(57)【特許請求の範囲】
【請求項１】
少なくとも２つ以上の１，０の繰り返しからなるビット同期用の同期信号を含むディジタル信号を再生するデータ再生回路において、
前記同期信号と同じビット周期をもつ再生クロックを生成するクロック再生手段と、
前記再生クロックの立ち上がり又は立ち下がりの一方のエッジで入力信号をサンプリングする第１のサンプリング手段と、
前記再生クロックの立ち上がり又は立ち下がりの他方のエッジで入力信号をサンプリングする第２のサンプリング手段と、
前記第１のサンプリング手段が前記入力信号の２ビット以上の１，０の繰り返しを検出せず、前記第２のサンプリング手段がその繰り返しを検出したとき、前記クロック再生手段を制御して前記再生クロックを反転させる判定手段と、
を具備し、
前記第１のサンプリング手段の出力データを再生データとすることを特徴とするデータ再生回路。
【請求項２】
前記クロック再生手段が、前記同期信号の受信期間のみ前記判定手段の制御を受け、その後は再生クロックの極性を保持することを特徴とする請求項１に記載のデータ再生回路。
【請求項３】
少なくとも２つ以上の１，０の繰り返しからなるビット同期用の同期信号を含むディジタル信号を再生するデータ再生回路において、
前記同期信号と同じビット周期をもつ再生クロックを生成するクロック再生手段と、
前記再生クロックの立ち上がり又は立ち下がりの一方のエッジで入力信号をサンプリングする第１のサンプリング手段と、
前記再生クロックの立ち上がり立ち下がりの他方のエッジで入力信号をサンプリングする第２のサンプリング手段と、
前記第１、第２のサンプリング手段のうち、前記入力信号の２ビット以上の１，０の繰り返しを検出した側のサンプリング手段の出力信号を再生データとして選択する選択手段と、
を具備することを特徴とするデータ再生回路。
【請求項４】
前記選択手段が、前記同期信号の受信期間のみ動作し、その後は選択状態を保持することを特徴とする請求項３に記載のデータ再生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力するビット同期用の信号から作成した再生クロック信号により入力データを再生するデータ再生回路に関するものである。
【０００２】
【従来の技術】
選択呼出信号は、通常ＰＯＣＳＡＧ（Ｐｏｓｔ  Ｏｆｆｉｃｅ  Ｃｏｄｅ  Ｓｔａｎｄａｒｄｉｚａｔｉｏｎ  Ａｄｖｉｓｏｒｙ  Ｇｒｏｕｐ）と呼ばれるディジタル信号プロトコルに沿って送受信される。この選択呼出信号は、文献「ＰＯＣＳＡＧ方式無線呼出システム  ＲＣＲ  ＳＴＤ−４２」（電波システム開発センター、平成６年１１月１０日策定）に示されている。
【０００３】
ＰＯＣＳＡＧ方式では、情報信号を送信する前に、ビット同期のために、送信ビットレートで最低５７６ビットの１，０の繰り返しを送信する。これはプリアンブルと呼ばれる。そして、このプリアンブルに続いて情報信号が送信される。通常の選択呼出信号受信機（ポケットベル等）では、このプリアンブルを受信しているときにビット同期をとることが行われる。
【０００４】
図５は上記したようなビット同期をとりデータ再生を行うための従来のデータ再生回路を示す図である。この回路は、位相比較器１で入力信号とディジタル制御発振器３の出力クロック（再生クロック）の位相を比較して、その結果をループフィルタ２を通した後にディジタル制御発振器３に入力するようＰＬＬループで構成したものである。そして、このディジタル制御発振器３で得られる再生クロックをＦＦ（フリップフロップ）回路４に入力して、その再生クロックの立ち下がりエッジで入力信号をサンプリングして、データ再生するものである。この従来のデータ再生回路では、図６に示すように、入力信号のデューティが５０％であれば、プリアンブルを常に再生できていた。
【０００５】
【発明が解決しようとする課題】
ところが、選択呼出受信機では、通常、２５％〜７５％のデューティのプリアンブルでもプリアンブルとして認識しなければならないが、図７に示すように、電波状態によって一部が欠け（斜線部分）デューティが５０％で受信できない場合には、同期がかかりきらない初期の段階で、プリアンブルを再生できない場合があった。これは、ＦＦ回路４においてデータを取り込むタイミングが遅れるためである。
【０００６】
本発明は以上のような点に鑑みてなされたものであり、その目的は、再生クロックの立ち上がりエッジと立ち下がりエッジの両方を使用して、高速にデータ再生が行われるようにすることである。
【０００７】
【課題を解決するための手段】
上記目的を達成するための第１の発明は、少なくとも２つ以上の１，０の繰り返しからなるビット同期用の同期信号を含むディジタル信号を再生するデータ再生回路において、前記同期信号と同じビット周期をもつ再生クロックを生成するクロック再生手段と、前記再生クロックの立ち上がり又は立ち下がりの一方のエッジで入力信号をサンプリングする第１のサンプリング手段と、前記再生クロックの立ち上がり又は立ち下がりの他方のエッジで入力信号をサンプリングする第２のサンプリング手段と、前記第１のサンプリング手段が前記入力信号の２ビット以上の１，０の繰り返しを検出せず、前記第２のサンプリング手段がその繰り返しを検出したとき、前記クロック再生手段を制御して前記再生クロックを反転させる判定手段と、を具備し、前記第１のサンプリング手段の出力データを再生データとするよう構成した。
第２の発明は、第１の発明において、前記クロック再生手段が、前記同期信号の受信期間のみ前記判定手段の制御を受け、その後は再生クロックの極性を保持するよう構成した。
第３の発明は、少なくとも２つ以上の１，０の繰り返しからなるビット同期用の同期信号を含むディジタル信号を再生するデータ再生回路において、前記同期信号と同じビット周期をもつ再生クロックを生成するクロック再生手段と、前記再生クロックの立ち上がり又は立ち下がりの一方のエッジで入力信号をサンプリングする第１のサンプリング手段と、前記再生クロックの立ち上がり立ち下がりの他方のエッジで入力信号をサンプリングする第２のサンプリング手段と、前記第１、第２のサンプリング手段のうち、前記入力信号の２ビット以上の１，０の繰り返しを検出した側のサンプリング手段の出力信号を再生データとして選択する選択手段と、を具備するよう構成した。
第４の発明は、第３の発明において、前記選択手段が、前記同期信号の受信期間のみ動作し、その後は選択状態を保持するよう構成した。
【０００８】
【発明の実施の形態】
［第１の実施の形態］
図１は本発明の第１の実施の形態のデータ再生回路のブロック図である。前述した図５に示したものと同一のものには、同一の符号を付している。５，６は直列データを入力して３ビットの並列データを出力するＳ／Ｐ（シリアル／パラレル）変換器であり、その一方のＳ／Ｐ変換器５は再生クロックの立ち下がりエッジで入力信号をサンプリングし、他方のＳ／Ｐ変換器６は再生クロックの立ち上がりエッジで入力信号をサンプリングする。７は再生クロックを反転させるためのインバータである。８は両Ｓ／Ｐ変換回路５，６の３ビットデータを比較して判定する判定器、９はプリアンブル受信時のみゲートを開くＡＮＤ回路であり、この出力はディジタル制御発振器３の極性制御端子に入力している。なお、再生データは、再生クロックの立ち下がりエッジで入力信号をサンプリングするＳ／Ｐ変換器５の第１ビット目の出力から取り出している。
【０００９】
以下、図２を参照して動作を説明する。入力する信号は、前記した図６に示した入力信号と同じとする。ディジタル制御発信器３で得られる再生クロックの立ち下がりエッジの時刻ｔ１、ｔ３、ｔ５では、Ｓ／Ｐ変換器５のサンプリングデータは０，０，０であり、再生クロックの立ち上がりエッジの時刻ｔ２，ｔ４、ｔ６では、Ｓ／Ｐ変換器６のサンプリングデータは１，０，１である。
【００１０】
このように、再生データを取り出す側のＳ／Ｐ変換器５の出力データのビット列が「０００」のとき、他方のＳ／Ｐ変換器６の出力データのビット列が「１０１」であれば、判定器８が「１」をＡＮＤ回路９を経由して、ディジタル制御発振器３に送る。このため、このディジタル制御発振器３から出力する再生クロックの位相が反転する。
【００１１】
再生クロックが反転した後は、Ｓ／Ｐ変換器５の第１ビット目の端子からプリアンブルが正常に再生されるようになる。なお、プリアンブル受信時以外では、ＡＮＤ回路９がゲートを閉じるので、ディジタル制御発振器３はプリアンブル受信以降は判定器８の判定結果の影響を受けない。
【００１２】
図３は、判定器８の判定内容を示す図である。この判定器８は、再生クロックの立ち下がりエッジでデータを取り込むＳ／Ｐ変換器５の出力に「０００」又は「１１１」のように同じデータが連続する（プリアンブルが受信できない）ときに、再生クロックの立ち上がりエッジでデータを取り込むＳ／Ｐ変換器６の出力に「１０１」又は「０１０」のように同じデータが続かない（プリアンブルを受信している）とき、動作して「１」を出力し再生クロックを反転させる。また、Ｓ／Ｐ変換器５の出力データに３ビットの内で１ビットでも変化があるときは、プリアンブル受信可能として、Ｓ／Ｐ変換器６のデータ如何にかかわらず、判定器８は「０」を出力する。
【００１３】
以上から、入力信号のプリアンブル部分がノイズ等により劣化してそのデューティを５０％で受信できない場合であっても、その入力信号の受信開始後早期にプリアンブルに同期したビット同期信号を再生することができる。
【００１４】
［第２の実施の形態］
図４は第２の実施の形態のデータ再生回路を示す図である。ここでは、図１に示した回路に対して、選択部１０を新たに設け、この選択部１０においてＳ／Ｐ変換部５またはＳ／Ｐ変換器６の第１ビット目の出力を選択して再生データとして出力するようにしている。判定器８では、「１０１」又は「０１０」のビット列、つまりプリアンブルが得られた側のＳ／Ｐ変換器の出力を選択部１０が選択するよう、その選択部１０を制御する。なお、ディジタル制御発振器３は制御していない。また、この選択部１０はプリアンブル受信が終了した後は、その選択状態を保持する。
【００１５】
従って、この実施の形態でも、入力信号のプリアンブル部分がノイズ等により劣化してそのデューティを５０％で受信できない場合であっても、その入力信号の受信開始後早期にプリアンブルに同期したビット同期信号を再生することができる。
【００１６】
［他の実施の形態］
なお、第１の実施の形態では、Ｓ／Ｐ変化器５の第１ビット目の出力を再生データとして取り出していたが、Ｓ／Ｐ変換器６の第１ビット目の出力を再生データとするときは、そのＳ／Ｐ変換器６の出力が「０００」又は「１１１」で且つのＳ／Ｐ変換器５の出力が「１０１」又は「０１０」のときに、再生クロックを反転させればよい。
【００１７】
また、前記したＳ／Ｐ変換器５，６は、出力データが３ビットに限られるものではない。例えば４ビットにした場合には、第１の実施の形態では、一方のＳ／Ｐ変換器５が「１０１０」又は「０１０１」のビット列を検出できなかったときに、他方のＳ／Ｐ変換器６がそれを検出すると、再生クロックを反転させればよい。同様に、Ｓ／Ｐ変換器５，６の出力ビット長を２ビット以上の何ビットにしようとも、一方のＳ／Ｐ変換器５が「１０１０・・・・・」又は「０１０１・・・・・」のビット列を検出できなかったときに、他方のＳ／Ｐ変換器６がそれを検出すると、再生クロックを反転させればよい。
【００１８】
また、一方のＳ／Ｐ変換器５が再生クロックの立ち上がりエッジで入力信号をサンプリングし、他方のＳ／Ｐ変換器６が立ち上がりエッジで入力信号をサンプリングするようにしても良い。
【００１９】
また、上記では、ＰＯＣＳＡＧ方式の呼出信号を受信する場合について説明したが、「１」、「０」の繰り返しからなるビット同期信号を含む信号を再生するすべての装置に適用できる。
【００２０】
【発明の効果】
以上から本発明によれば、入力信号がノイズ等により劣化していても、入力信号の受信開始後早期に、つまり高速にビット同期信号を再生することができるようになるという利点がある。
【図面の簡単な説明】
【図１】第１の実施の形態のデータ再生回路のブロック図である。
【図２】同データ再生回路の動作波形図である。
【図３】同データ再生回路の判定器の判定内容の説明図である。
【図４】第２の実施の形態のデータ再生回路のブロック図である。
【図５】従来のデータ再生回路のブロック図である。
【図６】従来のデータ再生回路のデューティ５０％の入力信号受信時の動作波形図である。
【図７】従来のデータ再生回路の劣化した入力信号受信時の動作波形図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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