(57)【特許請求の範囲】
【請求項１】
支持基板と、
前記支持基板の上に配置され、ｎ型不純物をドープされたＧａＡｓからなるキャリア走行層と、
前記キャリア走行層の上に配置され、ノンドープのＧａＡｓからなる緩和層と、
前記緩和層の上に配置され、ノンドープのＡｌＧａＡｓからなるゲートコンタクト層と、
前記ゲートコンタクト層の上に配置され、ノンドープのＧａＡｓからなるスペーサ層と、
前記スペーサ層の一部の領域上に、該スペーサ層に接するように配置され、導電性材料からなるゲート電極と、
前記ゲート電極の両側の前記スペーサ層上にそれぞれ配置され、ノンドープのＧａＡｓからなり、１００ｎｍ以上の厚さを有するキャップ層と、
前記ゲート電極の両側において、前記キャリア走行層とオーミック接続する２つの電流電極と
を有し、
前記ゲート電極に外部から電圧を印加しない状態において、前記キャリア走行層の前記ゲート電極下方領域の全厚さが空乏化している半導体装置。
【請求項２】
前記２つの電流電極が前記キャップ層の上に配置されている請求項１に記載の半導体装置。
【請求項３】
前記２つの電流電極が前記キャップ層の上面から少なくとも該キャップ層の下面に達する凹部内に配置されている請求項１に記載の半導体装置。
【請求項４】
前記２つの電流電極が前記キャップ層の上面から少なくとも前記ゲートコンタクト層の下面に達する凹部内に配置されている請求項３に記載の半導体装置。
【請求項５】
前記ゲート電極が、その両側にそれぞれ形成された前記キャップ層の各々に対向する側面を有し、
前記キャップ層が、前記ゲート電極の側面に接している請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記２つの電流電極の間隔が４μｍ以下である請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
さらに、前記スペーサ層と前記キャップ層との間に配置され、前記スペーサ層及び前記キャップ層とエッチング耐性の異なるエッチング停止層を有する請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
前記エッチング停止層がノンドープのＡｌＧａＡｓで形成されている請求項７に記載の半導体装置。
【請求項９】
前記ゲートコンタクト層のＡｌの組成比が０．４〜１．０である請求項１〜８のいずれかに記載の半導体装置。
【請求項１０】
前記支持基板がノンドープのＧａＡｓで形成されている請求項１〜９のいずれかに記載の半導体装置。
【請求項１１】
前記キャップ層は、該キャップ層の表面から伸びる表面空乏層の厚みと同等か、またはそれよりも大きい厚みを有する請求項１〜１０のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特にＭＥＳＦＥＴ（ｍｅｔａｌ−ｓｅｍｉｃｏｎｄｕｃｔｏｔ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ  ）型半導体装置に関する。
【０００２】
【従来の技術】
近年の移動電話、パーソナルハンディホンシステム（ＰＨＳ）の普及率の向上により、携帯電話用、基地局用の無線装置の低価格化及び小型化が望まれている。従来のｎチャネルＭＥＳＦＥＴはディプレションモードで使用されるため、ドレイン電極に正のバイアスを印加し、ゲート電極に負のバイアスを印加する必要がある。このため、２系統の電源を準備する必要があり、無線装置の大型化の要因になっている。
【０００３】
ゲート電極に負のバイアスを印加する必要のないエンハンスメントモードのＭＥＳＦＥＴが望まれている。
【０００４】
【発明が解決しようとする課題】
ＭＥＳＦＥＴをエンハンスメントモードにするためには、ゲート電極に電圧を印加していない状態において、ゲート電極の下の電子走行層の全厚さを空乏化すればよい。全厚さを空乏化するためには、電子走行層を薄くすればよいが、薄くするとシート抵抗が増加して利得、出力電力が低下する。また、エンハンスメント動作させる際、ゲートに正電圧をかけた時に、ゲートリーク電流が増大する。このため、大きな飽和ドレイン電流を得ることができず、出力低下を招く。
【０００５】
上記問題等のため、エンハンスメントモードのＭＥＳＦＥＴは未だ実用化されていない。
本発明の目的は、利得、出力電力の低下を抑制したエンハンスメントモードのＭＥＳＦＥＴを提供することである。
【０００６】
【課題を解決するための手段】
まず、エンハンスメントモードのＭＥＳＦＥＴにおいて、キャリア走行層のシート抵抗が高くなる理由について検討する。
【０００７】
まず、前述したようにゲート電極に負のバイアスを必要としないエンハンスメントモードのＭＥＳＦＥＴは、ゲート電極に電圧を印加していない状態において、キャリア走行層の全厚さが空乏層で満たされる厚さを実現する為に、比較的薄く形成せざるを得ない。
【０００８】
一方、キャリア走行層に接続されるソース、ドレイン領域は、ゲート電極とのショートを防止するために通常ゲート電極から離間して設けられる。この離間した領域（ゲート電極の両側の領域）におけるキャリア走行層のシート抵抗は、ゲート電極によって空乏層の制御が行われないので、ゲート電極の電位にかかわらず、実質的に一定である。
【０００９】
つまり、キャリア走行層は比較的薄いうえに、上記離間した領域においては、その内部に空乏層が浸食している分だけ電流路が狭くなり、狭くなった分だけ、キャリア走行層全体としてのシート抵抗が高くなるのである。
【００１０】
そこで、本発明の一観点によると、支持基板と、前記支持基板の上に配置され、ｎ型不純物をドープされたＧａＡｓからなるキャリア走行層と、前記キャリア走行層の上に配置され、ノンドープのＧａＡｓからなる緩和層と、前記緩和層の上に配置され、ノンドープのＡｌＧａＡｓからなるゲートコンタクト層と、前記ゲートコンタクト層の上に配置され、ノンドープのＧａＡｓからなるスペーサ層と、前記スペーサ層の一部の領域上に、該スペーサ層に接するように配置され、導電性材料からなるゲート電極と、前記ゲート電極の両側の前記スペーサ層上にそれぞれ配置され、ノンドープのＧａＡｓからなり、１００ｎｍ以上の厚さを有するキャップ層と、前記ゲート電極の両側において、前記キャリア走行層とオーミック接続する２つの電流電極とを有し、前記ゲート電極に外部から電圧を印加しない状態において、前記キャリア走行層の前記ゲート電極下方領域の全厚さが空乏化している半導体装置が提供される。
【００１１】
キャップ層の厚さを１００ｎｍ以上にすると、キャップ領域の表面からキャリア走行層に延びる空乏層の厚さよりもキャップ領域の方が厚くなり、その下に配置されたキャリア走行層に空乏層が到達しなくなるか、またはキャリア走行層中に侵入する空乏層の深さが浅くなる。このため、キャリア走行層のシート抵抗を低減することができる。
【００１２】
以上により、ＭＥＳＦＥＴをエンハンスメントモードにするために、ゲート電極に電圧を印加していない状態でゲート電極下方のキャリア走行層の全厚さが空乏化する程度まで薄くしても、キャリア走行層のシート抵抗の増加を抑制できる。
【００１４】
ゲートコンタクト層のバンドギャップを大きくすることにより、ゲートコンタクト層とキャリア走行層との間のポテンシャル障壁を増大し、ゲートリーク電流を低減することができる。緩和層が、キャリア走行層とゲートコンタクト層との界面の荒れを防止する。スペーサ層の表面上にゲート電極を形成することにより、ゲートコンタクト層の表面の荒れを防止することができる。
【００１５】
本発明の他の観点によると、さらに上述の構成に加えて、前記ゲート電極が、その両側にそれぞれ形成された前記キャップ層の各々に対向する側面を有し、前記キャップ層が、前記ゲート電極の側面に接している半導体装置が提供される。
【００１６】
ソース電極とゲート電極間、及びドレイン電極とゲート電極間のキャリア走行層の全領域がキャップ層によって覆われているため、全領域にわたって空乏層の発生を抑制することができる。
【００１８】
本発明の他の観点によると、さらに上述の構成に加えて、前記スペーサ層と前記キャップ層との間に配置され、前記スペーサ層及び前記キャップ層とエッチング耐性の異なるエッチング停止層とを有する半導体装置が提供される。
【００１９】
キャップ層を選択的にエッチングする際に、エッチング停止層でエッチングを自動的に停止させることができる。また、その後の後処理でエッチングダメージを受けたエッチング停止層を除去し、スペーサ層を表面に出すことができる。
【００２２】
【発明の実施の形態】
本発明者らは、エンハンスメントモードのＭＥＳＦＥＴを作製するために、ＭＥＳＦＥＴの構成とその特性の定量的な解析を行った。
【００２３】
図４は、解析を行ったＭＥＳＦＥＴの断面図を示す。半絶縁性ＧａＡｓ基板５０の表面上にｎ型不純物がドープされたＧａＡｓからなる電子走行層５１が形成され、その上にノンドープのＡｌＧａＡｓからなるゲートコンタクト層５２及びノンドープのＧａＡｓからなるキャップ層５３が積層されている。
【００２４】
キャップ層５３の一部の領域に、ゲートコンタクト層５２の上面まで達する凹部５６が形成されている。凹部５６は、導電性材料からなるゲート電極５５で埋め尽くされている。キャップ層５３の表面上の、ゲート電極５５の両側の領域にそれぞれＡｕＧｅ／Ａｕ（ここで、Ａ／Ｂは下側のＡ層と上側のＢ層の積層を表す。）の２層構造のソース電極５４Ｓ及びドレイン電極５４Ｄが形成されている。
【００２５】
ソース電極５４Ｓ及びドレイン電極５４Ｄの下方には、キャップ層５３から電子走行層５１の上層部分まで不純物がイオン注入され、低抵抗領域５７Ｓ及び５７Ｄが形成されている。ソース電極５４Ｓ及びドレイン電極５４Ｄとキャップ層５３との界面近傍は、電極形成後の熱処理により合金化されている。低抵抗領域５７Ｓ及び５７Ｄにより、それぞれソース電極５４Ｓと電子走行層５１及びドレイン電極５４Ｄと電子走行層５１がオーミックに接続される。
【００２６】
ゲート電極５５に電圧を印加していない状態では、ゲート電極５５が形成されている領域の電子走行層５１の少なくとも上層部分が空乏化し、空乏層５１ａが形成される。空乏層５１ａが電子走行層５１の上層部分にのみ広がる場合には、下層部分においてソース／ドレイン間が導通する。このため、ＭＥＳＦＥＴはディプレションモードになる。空乏層５１ａが電子走行層５１の全厚さ部分に広がる場合には、ソース／ドレイン間が導通しないため、ＭＥＳＦＥＴはエンハンスメントモードになる。
【００２７】
ここで、空乏層とは、半導体層の表面もしくは界面から、エネルギバンド端の傾きが０になるまでの空乏化した厚さ部分を意味する。
【００２８】
図５Ａは、図４に示すＭＥＳＦＥＴの電子走行層５１の厚さとピンチオフ電圧との関係を示す。ピンチオフ電圧は、空乏層が電子走行層を横切るときのゲートバイアス電圧で定義される。横軸は電子走行層５１の厚さを単位ｎｍで表し、縦軸はピンチオフ電圧を単位Ｖで表す。ピンチオフ電圧は、厚さ方向に関する１次元のポアッソン方程式を解き、電子走行層５１の厚さと空乏層５１ａの厚さとが等しくなる時のゲート電極印加電圧から求めた。なお、電子走行層５１の不純物濃度を１．５×１０１７ｃｍ−３、ゲートコンタクト層５２のＡｌの組成比を０．２、厚さを３５ｎｍとした。
【００２９】
図５Ａに示すように、電子走行層５１の厚さが厚くなるとピンチオフ電圧が単調に減少する（マイナス方向に増加する）。電子走行層５１の厚さが約５０ｎｍのときにピンチオフ電圧が０Ｖになり、それよりも薄い場合にはピンチオフ電圧が正になる。すなわち、電子走行層５１の厚さを５０ｎｍよりも薄くすると、エンハンスメントモードのＭＥＳＦＥＴが得られることがわかる。
【００３０】
図５Ｂは、図４に示すＭＥＳＦＥＴのゲート電極５５とゲートコンタクト層５２との界面のビルトインポテンシャルとピンチオフ電圧との関係を示す。横軸はビルトインポテンシャルを単位Ｖで表し、縦軸はピンチオフ電圧を単位Ｖで表す。ピンチオフ電圧は、図５Ａの場合と同様の方法で計算した。なお、電子走行層の不純物濃度を１．５×１０１７ｃｍ−３、厚さを１５０ｎｍ、ゲートコンタクト層５２の厚さを３５ｎｍとした。
【００３１】
図５Ｂに示すように、ビルトインポテンシャルを増加させると、ピンチオフ電圧も増加する。図５Ｂでは、ピンチオフ電圧が負の領域を示しているが、ビルトインポテンシャルを増加させるとピンチオフ電圧が増加する傾向にあるため、ビルトインポテンシャルを増加させることにより、エンハンスメントモードのＭＥＳＦＥＴが得られると考えられる。
【００３２】
ビルトインポテンシャルは、ゲートコンタクト層５２のＡｌの組成比により変動し、Ａｌの組成比を増加させるとビルトインポテンシャルも増加する。従って、ゲートコンタクト層５２のＡｌの組成比を増加させることにより、エンハンスメントモードのＭＥＳＦＥＴが得られるであろう。
【００３３】
次に、図６Ａを参照して、電子走行層の厚さと不純物濃度との関係を説明する。
ＭＥＳＦＥＴをエンハンスメントモードにするために電子走行層５１を薄くすると、電子走行層５１のシート抵抗が高くなる。シート抵抗の増加を抑制するためには、電子走行層５１の不純物濃度を高くすればよい。
【００３４】
図６Ａは、図４に示すＭＥＳＦＥＴのピンチオフ電圧Ｖｐ  を０Ｖにするための電子走行層５１の厚さと不純物濃度との関係を示す。横軸は不純物濃度を単位ｃｍ−３で表し、縦軸は電子走行層５１の厚さを単位ｎｍで表す。図中の折れ線はピンチオフ電圧が０Ｖになるときの電子走行層５１の厚さ及び不純物濃度を示す。この折れ線よりも下側の領域においてＭＥＳＦＥＴがエンハンスメントモードになり、上側の領域においてディプレションモードになる。
【００３５】
図６Ａに示すようにピンチオフ電圧０Ｖを与える折れ線は右下がりになっている。すなわち、電子走行層５１の厚さを一定に保って不純物濃度を高くしていくと、折れ線を横切る点でエンハンスメントモードからディプレションモードに変わってしまう。従って、電子走行層５１を薄くしたときにエンハンスメントモードを保ったままシート抵抗の増加を抑制するためには、図６Ａの折れ線より下側、好ましくは折れ線の付近で示される不純物濃度とすることが好ましい。
【００３６】
次に、図６Ｂを参照して、不純物濃度と飽和ドレイン電流との関係を説明する。
図６Ｂは、ピンチオフ電圧Ｖｐ  が０Ｖになるときの電子走行層５１の不純物濃度と厚さとの積を不純物濃度の関数として示す。横軸は電子走行層５１の不純物濃度を単位ｃｍ−３で表し、縦軸は不純物濃度と厚さとの積を表す。なお、ＭＥＳＦＥＴの条件は図６Ａの場合と同様である。
【００３７】
電子走行層５１の不純物濃度を増加させると、ピンチオフ電圧を０Ｖとする不純物濃度と厚さとの積も増加する。飽和ドレイン電流は、不純物濃度と厚さとの積と相関関係を有し、この積が増加すると飽和ドレイン電流も増加する。従って、電子走行層５１の不純物濃度を増加させると、飽和ドレイン電流も増加する。すなわち、電子走行層５１を薄くしても、それに対応して不純物濃度を増加させることにより、飽和ドレイン電流の低下を防止できるのみならず、より大きな飽和ドレイン電流を得ることができる。
【００３８】
次に、キャップ領域を設けた時のＭＥＳＦＥＴの電子走行層のシート抵抗と電子走行層上のキャップ領域の厚さとの関係について説明する。
図７Ａはゲート電極の両側に電子走行層の表面が露出している従来のリセス型ＭＥＳＦＥＴの断面図を示す。図４のＭＥＳＦＥＴでは電子走行層５１とゲート電極５５との間にゲートコンタクト層５２が配置されているが、図７Ａに示すＭＥＳＦＥＴでは、電子走行層５１の表面上に直接ゲート電極５５がショットキ接触している。その他の構成は、図４に示すＭＥＳＦＥＴと同様である。
【００３９】
図７Ａに示すＭＥＳＦＥＴでは、キャップ層５３とゲート電極５５との間に間隙が形成されている。従って、この間隙部に電子走行層５１の表面が露出している。
【００４０】
電子走行層５１の表面が露出すると、この露出した領域に表面空乏層５１ｂが形成される。表面空乏層５１ｂのために電子走行層５１の実効的な厚さが減少し、ソース／ドレイン間の抵抗が増加することが分かる。
【００４１】
一方、図７Ｂは、ゲート電極の両側の電子走行層の表面がキャップ層で覆われた埋込ゲート型ＭＥＳＦＥＴの断面図を示す。ゲート電極５５がキャップ層５３に形成された凹部内を埋め尽くし、キャップ層５３がゲート電極５５の側面に接触している。このため、ゲート電極５５の両側近傍領域において電子走行層５１の表面が露出せず、キャップ層５３で覆われる。このため、電子走行層５１の表面に空乏層が形成されにくい。電子走行層５１とキャップ層５３との界面に形成される空乏層の厚さは、キャップ層５３の厚さに依存する。
【００４２】
図７Ｃは、電子走行層のシート抵抗を、その上に形成されたキャップ層の厚さの関数として示す。横軸はキャップ層の厚さを単位ｎｍで表し、縦軸はシート抵抗を単位Ω／□で表す。なお、電子走行層の材料をＧａＡｓ、厚さを４６ｎｍ、不純物濃度を１×１０１８ｃｍ−３とし、キャップ層の材料をＧａＡｓとした。
【００４３】
図７Ｃに示すように、キャップ層を薄くするとシート抵抗が増加する。キャップ層の厚さを１００ｎｍよりも薄くすると、シート抵抗が急激に増加する。その理由は、キャップ層を形成したことで、キャップ層表面で生じる表面空乏層が、キャップ層の厚みの中で終端し、キャリア走行層中に実質的に到達しなくなったためであると考えられる。
【００４４】
従って、表面空乏層によるシート抵抗の増加を抑制するために、キャップ層の厚さを１００ｎｍ以上とすることが好ましく、また、同図より１３０ｎｍ以上とすることがより好ましいことが分かる。なお、以上の例ではキャップ領域として、キャップ層を用い、これを単層で形成された場合を想定し、その結果、そのキャップ層が１００ｎｍ以上であることが望ましいという結論を見いだしたのであるが、例えば、キャップ層とキャリア走行層との間に他の半導体層が介在した構造であっても、キャップ層として１００ｎｍ以上が形成されておれば、表面空乏層をキャリア走行層から十分に離せるので、その効果が低下することはない。
【００４５】
なお、図４で説明したゲートコンタクト層５２は、ゲート電極直下に生じる空乏層の伸び（キャリア走行層中への侵入深さ）を大きくする為のものであるが、例えば、ゲート電極の両側のソース、ドレイン領域までの離間部分に位置するゲートコンタクト層を前述のキャップ領域として作用させることも可能である。
【００４６】
すなわち、そのキャップ領域に位置するゲートコンタクト層の厚みをゲート電極直下の厚みよりも大きくし、キャップ領域に位置するゲートコンタクト層の表面で生じる表面空乏層が、その厚みの中で終端し、キャリア走行層中に空乏層が実質的に到達しない厚みで形成すればよいのである。このようにすれば、キャップ層５３が無いか、キャップ層５３の厚みがその内部で空乏層が終端しない厚さ（例えば１００ｎｍ以下）であっても、シート抵抗の増加は無くなるのである。
【００４７】
要するに、ソース、ドレイン領域とゲート電極との間の離間部のキャリア走行層上に、その表面で生じる表面空乏層がゲートコンタクト層を含めたキャップ領域の厚みの中で終端し、キャリア走行層中に実質的に到達しなくなるように、半導体からなるキャップ領域を形成すれば、シート抵抗の増加が防止できるのである。
【００４８】
次に、図１及び図２を参照して、本発明の第１の実施例について説明する。
図１は、第１の実施例によるＭＥＳＦＥＴの断面図を示す。以下、図１に示すＭＥＳＦＥＴの製造方法を説明する。
【００４９】
半絶縁性のＧａＡｓからなる基板１の上に、分子線エピタキシ（ＭＢＥ）により、バッファ層２、電子走行層３、界面の荒れを抑制するための緩和層４、ゲートコンタクト層５、スペーサ層６、エッチング停止層７、キャップ層８をこの順番に積層する。成長時の基板温度は約６３０℃とする。
【００５０】
バッファ層２は、ノンドープのＧａＡｓからなる厚さ５００ｎｍの層である。電子走行層３は、不純物濃度が１×１０１８ｃｍ−３になるようにＳｉがドープされたｎ型ＧａＡｓからなる厚さ２０ｎｍの層である。緩和層４は、ノンドープのＧａＡｓからなる厚さ５ｎｍの層である。ゲートコンタクト層５は、ノンドープのＡｌ０．５  Ｇａ０．５  Ａｓからなる厚さ２０ｎｍの層である。
【００５１】
スペーサ層６は、ノンドープのＧａＡｓからなる厚さ５ｎｍの層である。エッチング停止層７は、ノンドープのＡｌ０．５  Ｇａ０．５  Ａｓからなる厚さ５ｎｍの層である。キャップ層８は、ノンドープのＧａＡｓからなる厚さ１３０ｎｍの層である。
【００５２】
次に、ソース電極及びドレイン電極が形成される領域に対応した開口を有するレジストパターンを形成する。このレジストパターンをマスクとして、例えば、加速エネルギ１５０〜１７５ｋｅＶ、ドーズ量１×１０１３ｃｍ−２の条件でＳｉをイオン注入する。８５０℃で２０分間の熱処理を行い、注入されたＳｉ原子を活性化する。ソース電極及びドレイン電極が形成される領域に、キャップ層８から電子走行層３の上層部まで達する低抵抗領域１０Ｓ及び１０Ｄが形成される。
【００５３】
マスクとして使用したレジストパターンを残したまま、ＡｕＧｅ／Ａｕの積層を蒸着により形成する。例えば、ＡｕＧｅ層の厚さを５０ｎｍ、Ａｕ層の厚さを３００ｎｍとする。レジストパターンを、その上に蒸着されたＡｕＧｅ／Ａｕ層と共に除去する。このようにして、ソース電極９Ｓ及びドレイン電極９Ｄが形成される。本実施例においては、ソース電極９Ｓとドレイン電極９Ｄとの間隔ＬＳＤを４μｍとした。
【００５４】
Ｎ２  雰囲気中で温度を４５０℃とし、約２分間の熱処理を行い、ソース電極９Ｓ及びドレイン電極９Ｄとキャップ層８との界面を合金化する。
ソース電極９Ｓとドレイン電極９Ｄに挟まれたゲート電極形成領域に対応した開口を有するレジストパターンを形成する。このレジストパターンをマスクとし、エッチングガスとしてＳｉＣｌ４  ＋ＳＦ６  を用いた反応性イオンエッチング（ＲＩＥ）によりキャップ層８をエッチングする。このエッチングガスはＡｌＧａＡｓをほとんどエッチングしないため、ＡｌＧａＡｓからなるエッチング停止層７の上面が露出した時点で深さ方向のエッチングがほぼ停止する。
【００５５】
ＨＮＯ３  を用いたウェットエッチングにより、露出した領域のエッチング停止層７を後処理する。ＨＮＯ３  は、ドライエッチングにより、ダメージを受けたエッチング停止層７を除去し、スペーサ層６を表面に露出させる。このようにして、スペーサ層６の上面まで達する凹部１２が形成される。
【００５６】
エッチングマスクとして使用したレジストパターンを残したまま、厚さ３００ｎｍのＡｌ層を蒸着により形成する。レジストパターン上に蒸着されたＡｌ層と共にレジストパターンを除去する。凹部１２内を埋め尽くすＡｌからなるゲート電極１１が形成される。本実施例では、ソース電極９Ｓのゲート電極側の端部とゲート電極１１の中心までの距離ＬＳＧを１．５μｍ、ゲート長ＬＧ  を０．９μｍとした。
【００５７】
図２は、図１に示すＭＥＳＦＥＴの電流電圧特性を示す。横軸はドレイン電圧を単位Ｖで表し、縦軸はドレイン電流を単位ｍＡで表す。図中の各曲線に付した数字はゲート電圧を表す。ゲート電圧が０Ｖの時ドレイン電流がほとんど流れず、エンハンスメントモードになっていることがわかる。ゲート電圧を増加させると飽和ドレイン電流も増加し、ゲート電圧１．６Ｖの時の飽和ドレイン電流が約１６０ｍＡとなる。
【００５８】
図１に示すＭＥＳＦＥＴでは、キャップ層８の厚さを１３０ｎｍとしているため、図７Ｃで説明したように電子走行層３のシート抵抗の増加が抑制されていると考えられる。また、キャップ層８がゲート電極１１の側面に接触しているため、図７Ａに示すようなゲート電極の両側に形成される表面空乏層の発生が抑制される。
【００５９】
また、ＡｌＧａＡｓからなるゲートコンタクト層５のＡｌの組成比が０．５とされている。従来、ゲートコンタクト層５のＡｌの組成比は０．２程度とされていた。Ａｌの組成比を高くすることにより、ゲート電極１１とゲートコンタクト層５との間のビルトインポテンシャルを高くすることができる。図５Ｂで説明したように、ビルトインポテンシャルを高くするとピンチオフ電圧が高くなり、さらに、ゲート電圧を正に振り込んだ時のゲートリーク電流を低減できるため、エンハンスメントモードのＭＥＳＦＥＴの作製に有効である。なお、ゲートコンタクト層のＡｌの組成比を０．４〜１．０としても同様の効果が得られるであろう。
【００６０】
緩和層４は、電子走行層３とゲートコンタクト層５との界面の荒れを抑制する。
【００６１】
ゲートコンタクト層５の上に、スペーサ層６を形成し、その上にスペーサ層６及びキャップ層８の両方とエッチング耐性の異なるエッチング停止層７を形成している。このエッチング停止層７を設けることにより、凹部１２の深さの制御が容易になる。
【００６２】
第１の実施例では、図１に示すソース／ドレイン電極間距離ＬＳＤを４μｍとした。ＭＥＳＦＥＴのドレイン効率を高めるためには、ソース／ドレイン電極間距離ＬＳＤを４μｍ以下とすることが好ましい。また、ソース電極とゲート電極中心間距離ＬＳＧを１．５μｍとした。良好な相互コンダクタンスを得るためには、この距離ＬＳＧを１．５μｍ以下とすることが好ましい。
【００６３】
図３Ａは、本発明の第２の実施例によるＭＥＳＦＥＴの断面図を示す。図１に示すＭＥＳＦＥＴでは、ソース電極９Ｓとドレイン電極９Ｄをキャップ層８の上に配置した。これに対し、図３Ａに示すＭＥＳＦＥＴでは、キャップ層８からスペーサ層６の下面に達する凹部１３Ｓ及び１３Ｄを形成してゲートコンタクト層５の上面を露出させ、ゲートコンタクト層５に直接接するようにソース電極９Ｓとドレイン電極９Ｄを配置している。
【００６４】
図１に示すＭＥＳＦＥＴでは、Ｓｉを注入した低抵抗領域１０Ｓ、１０Ｄにより、ソース電極９Ｓ、ドレイン電極９Ｄと電子走行層３とをオーミック接続している。これに対し、図２に示すＭＥＳＦＥＴでは、ソース電極９Ｓ、ドレイン電極９Ｄと電子走行層３との間に緩和層４とゲートコンタクト層５のみしか存在しないため、ソース電極９Ｓ及びドレイン電極９Ｄの下方領域の合金化のみによりオーミック接続を確保することができる。その他の構成は、図１に示すＭＥＳＦＥＴと同様である。
【００６５】
次に、図３Ａに示すＭＥＳＦＥＴの製造方法を、図１に示すＭＥＳＦＥＴの製造方法との相違点に着目して説明する。
図１に示す低抵抗領域１０Ｓ、１０Ｄの形成のためのＳｉイオン注入の工程の代わりに、ソース電極９Ｓ及びドレイン電極９Ｄを形成すべき領域に対応した開口を有するレジストパターンを形成し、この開口を通してキャップ層８、エッチング停止層７及びスペーサ層６をエッチングし、凹部１３Ｓ及び１３Ｄを形成する。キャップ層８とエッチング停止層７のエッチング条件は、図１の凹部１２を形成する時の条件と同様である。スペーサ層６のエッチング条件は、キャップ層８のエッチング条件と同様である。
【００６６】
エッチングマスクとして使用したレジストパターンを残したままＡｕＧｅ／Ａｕの積層を蒸着により形成し、リフトオフすることにより、ソース電極９Ｓ及びドレイン電極９Ｄを形成する。Ｎ２  雰囲気中で温度を４５０℃とし、２分間の熱処理をおこなってソース電極９Ｓ及びドレイン電極９Ｄの下方領域を合金化する。
【００６７】
その他の工程は、図１で説明した工程と同様である。
図３Ａに示すＭＥＳＦＥＴでは、合金化された領域によってソース電極９Ｓ、ドレイン電極９Ｄと電子走行層３とがオーミックに接続される。これに対し、図１では、ゲートコンタクト層５を貫通して形成された低抵抗領域１０Ｓ及び１０Ｄによりソース電極９Ｓ、ドレイン電極９Ｄと電子走行層３とがオーミックに接続される。
【００６８】
ＡｌＧａＡｓからなるゲートコンタクト層３のＡｌの組成比は約０．５である。このようにＡｌの組成比を比較的高くすると、イオン注入されたＳｉ原子が活性化しにくくなる。このため、ソース電極９Ｓ、ドレイン電極９Ｄと電子走行層３との間の接続抵抗を低くすることが困難になる。
【００６９】
図３Ａに示すように、ソース電極９Ｓ、ドレイン電極９Ｄと電子走行層３とを合金化領域で接続することにより、ソース電極９Ｓ、ドレイン電極９Ｄと電子走行層３との間の接続抵抗を低減することが容易になる。
【００７０】
図３Ｂは、図３Ａに示す第２の実施例の変形例を示す。図３Ａに示すＭＥＳＦＥＴでは、ソース電極９Ｓ及びドレイン電極９Ｄがゲートコンタクト層５に接していたが、図３Ｂに示すＭＥＳＦＥＴでは、ソース電極９Ｓ及びドレイン電極９Ｄが緩和層４に接している。その他の構成は、図３ＡのＭＥＳＦＥＴと同様である。
【００７１】
図３Ｂに示す構成でも、ソース電極９Ｓ、ドレイン電極９Ｄと電子走行層３とが、ゲートコンタクト層５を貫通するＳｉ注入領域を介さず、合金化領域によってオーミック接続される。従って、ソース電極９Ｓ、ドレイン電極９Ｄと電子走行層３との間の接続抵抗の増加を抑制することができる。
【００７２】
図３Ｂでは、ソース電極９Ｓとドレイン電極９Ｄとを緩和層４に接触させる場合を示したが、緩和層４を設けない場合等には、電子走行層３に直接接触させてもよい。
【００７３】
上記第１及び第２の実施例では、ＧａＡｓ基板を用い、電子走行層３、緩和層４、スペーサ層６及びキャップ層８をＧａＡｓで形成し、ゲートコンタクト層５及びエッチング停止層７をＡｌＧａＡｓで形成した場合を説明したが、その他の材料で形成してもよい。
【００７４】
例えば、ＧａＡｓ基板を用い、電子走行層３をＩｎＧａＡｓで形成し、緩和層４をＩｎＧａＡｓ若しくはＧａＡｓで形成し、ゲートコンタクト層５及びエッチング停止層７をＡｌＧａＡｓで形成し、スペーサ層６及びキャップ層８をＧａＡｓで形成してもよい。また、ＩｎＰ基板を用い、電子走行層３、緩和層４及びスペーサ層６をＩｎＧａＡｓで形成し、ゲートコンタクト層５及びエッチング停止層７をＡｌＩｎＡｓで形成し、キャップ層８をＩｎＰで形成してもよい。
【００７５】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００７６】
【発明の効果】
以上説明したように、本発明によれば、電子走行層の上に配置されるキャップ層を厚くすることにより、電子走行層を薄くしたときのシート抵抗の増加を抑制することができる。このため、電子走行層を薄くしてＭＥＳＦＥＴをエンハンスメントモードにしたときのシート抵抗の増加による利得の低下等を抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例によるＭＥＳＦＥＴの断面図である。
【図２】図１に示すＭＥＳＦＥＴの電流電圧特性を示すグラフである。
【図３】本発明の第２の実施例及びその変形例によるＭＥＳＦＥＴの断面図である。
【図４】ＭＥＳＦＥＴの断面図である。
【図５】図４に示すＭＥＳＦＥＴのピンチオフ電圧を電子走行層の厚さ及びビルトインポテンシャルの関数として示すグラフである。
【図６】図４に示すＭＥＳＦＥＴのピンチオフ電圧を０Ｖとするための電子走行層の厚さを不純物濃度の関数として示すグラフ、及び電子走行層の不純物濃度と厚さとの積を不純物濃度の関数として示すグラフである。
【図７】リセス型ＭＥＳＦＥＴ及び埋込ゲート型ＭＥＳＦＥＴの断面図、及び電子走行層のシート抵抗をその上に形成されたキャップ層の厚さの関数として示すグラフである。
【符号の説明】
１  半絶縁性基板
２  ノンドープバッファ層
３  ｎ型電子走行層
４  緩和層
５  ゲートコンタクト層
６  スペーサ層
７  エッチング停止層
８  キャップ層
９Ｓ  ソース電極
９Ｄ  ドレイン電極
１０Ｓ、１０Ｄ  低抵抗領域
１１  ゲート電極
１２、１３Ｓ、１３Ｄ  凹部
５０  半絶縁性基板
５１  電子走行層
５１ａ、５１ｂ  空乏層
５２  ゲートコンタクト層
５３  キャップ層
５４Ｓ  ソース電極
５４Ｄ  ドレイン電極
５５  ゲート電極
５６  凹部
５７Ｓ、５７Ｄ  低抵抗領域
【図１】
0003616447.tif 000002
【図２】
0003616447.tif 000003
【図３】
0003616447.tif 000004
【図４】
0003616447.tif 000005
【図５】
0003616447.tif 000006
【図６】
0003616447.tif 000007
【図７】
0003616447.tif 000008