(57)【特許請求の範囲】
【請求項１】
基板上に形成された多結晶半導体膜にチャネル部及びソース、ドレイン領域が形成され、上記チャネル部上に絶縁膜を介して、ゲート電極が設けられた薄膜トランジスタであって、
上記多結晶半導体膜は、結晶粒径の大きな多結晶半導体膜からなる領域と、その両側に形成された結晶粒径の小さな多結晶半導体膜からなる領域と、からなり、
上記ゲート電極は、上記結晶粒径の大きな多結晶半導体膜からなる領域上を含み、その両側に形成された上記結晶粒径の小さな多結晶半導体膜からなる領域上の一部と重なるように形成され、
上記ゲート電極下の多結晶半導体膜がチャネル部となると共に、
上記ソース、ドレイン領域は、上記ゲート電極をマスクとしたイオン注入により、上記結晶粒径の小さな多結晶半導体膜からなる領域における上記ゲート電極から露出する部分に形成されていることを特徴とする薄膜トランジスタ。
【請求項２】
上記多結晶半導体膜は、上記結晶粒径の小さな多結晶半導体膜からなる領域に位置する箇所に凹凸が形成された基板上に積層した非晶質半導体を再結晶化させたものであることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
上記ドレイン領域に高抵抗となるイオンが選択的に導入されることを特徴とする請求項１または２に記載の薄膜トランジスタ。
【請求項４】
ソース、ドレイン領域に位置する箇所を含む領域の基板表面に凹凸を形成する工程と、該凹凸を形成した基板上に非晶質半導体膜を形成する工程と、この非晶質半導体膜に熱処理を施し再結晶化させることにより、上記凹凸上の領域では該凹凸の形成されていない領域上よりも結晶粒径が小さくなるように多結晶半導体膜を形成する工程と、上記凹凸の形成されていない領域上に形成された結晶粒径の大きな多結晶半導体膜上を含んで上記結晶粒径が小さくなるように形成された多結晶半導体膜の領域の一部と重なるように絶縁膜を介してゲート電極を形成する工程と、該ゲート電極下の多結晶半導体膜をチャネル部とすると共に、上記ゲート電極をマスクとして上記ゲート電極から露出する部分に不純物イオンを注入することにより、上記結晶粒径が小さくなるように形成された多結晶半導体膜にソース、ドレイン領域を形成する工程と、からなる薄膜トランジスタの製造方法。
【請求項５】
上記凹凸上に形成される多結晶半導体膜の粒径が凹凸の形成されていない領域上に形成される上記結晶粒径の大きな多結晶半導体膜の粒径の１／１０以下となるように、上記凹凸の深さを上記結晶粒径の大きな多結晶半導体膜の厚さの２／３倍から１倍とすることを特徴とする請求項４に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、薄膜トランジスタ及びその製造方法に関し、特に絶縁基板または導電性基板に絶縁層を作製した基板上に形成した多結晶薄膜半導体を用いた薄膜トランジスタのオフ電流を抑制するものである。
【０００２】
【従来の技術】
情報のパーソナル化、コンピュータの小型化・高性能化に伴い現代は情報化の時代と言われている。ここ数年来の情報機器のダウンサイジングは、マン・マシーンインターフェイスとしてのディスプレイ、特に薄膜半導体を用いたトランジスタ（薄膜トランジスタ）をスイッチング素子として用いた液晶ディスプレイ（ＬＣＤ）の研究が盛んである。
【０００３】
薄膜トランジスタの半導体膜としては、従来より非晶質薄膜半導体が用いられてきた。しかし、例えば、非晶質シリコンでは移動度が数ｃｍ２  ／Ｖｓ以下と低いため応答速度が遅く画素部にのみ用いられ、駆動部はＩＣチップ等を別に作製し後、ワイヤーボンディングなどで接続せねばならないなど種々の問題があった。
【０００４】
このような問題から非晶質薄膜半導体に替わる材料として多結晶薄膜半導体が精力的に研究されている。多結晶薄膜シリコンを例にとれば、その移動度は非晶質薄膜シリコンの２桁以上あり、高速応答かつ画素・駆動部一体型ディスプレイを実現でき、軽量・コンパクトなディスプレイを作るには良質の材料と考えられている。
【０００５】
このような利点を持つ多結晶薄膜トランジスタの問題点として、オフ電流の値が非晶質薄膜トランジスタと比べて数桁程度大きいことが挙げられる。この原因は、トランジスタ動作時、ドレイン側の半導体層と活性層界面に高い電界強度がかかるためと考えられており、この対応策として従来ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造が提案されている。
【０００６】
代表的なＬＤＤ構造をもった多結晶薄膜トランジスタの製造方法を図１５ないし図２０に示す。
【０００７】
絶縁性基板３０上に形成された多結晶半導体層３１上に、ゲート絶縁層３２、ゲート電極３３を形成した後、それぞれパターニングする（図１５参照）。
【０００８】
その後、ゲート電極３３をマスクとして、拡散係数の大きいＰ（燐）をイオン注入３４し、ｎ−  領域３５ａ、３５ｂを形成する（図１６参照）。
【０００９】
次に、化学気相成長（ＣＶＤ）法により絶縁膜３６を堆積し（図１７参照）、その絶縁膜３６を異方性エッチングによりゲート電極３３の両側にサイドウォール３７ａ，３７ｂを形成する（図１８参照）。
【００１０】
続いて、ゲート電極３３及びサイドウォール３７ａ，３７ｂをマスクとして、Ａｓ（砒素）をイオン注入３８し、ｎ＋  領域３９ａ、３９ｂを形成する（図１９参照）。
【００１１】
この後、約１０００℃の高温でアニールを行い（図２０参照）、ｎ−  領域３５ａ，３５ｂ，ｎ＋  領域３９ａ，３９ｂおよびゲート電極３３を活性化している。ここで、ｎ−  領域３５ａ，３５ｂがＬＤＤ領域と呼ばれ、トランジスタ動作時にチャネル部とドレイン領域との間の抵抗の傾斜部となり、電界を緩和する構造を作っている。
【００１２】
【発明が解決しようとする課題】
このようなＬＤＤ構造トランジスタの形成方法では、イオン注入が２回必要であり、かつ、ゲート電極の両側に壁を作るなど工程が複雑化になるなどの問題があった。
【００１３】
また、高温での活性化を行うために使用可能な基板の種類が限定されコストが高くなるという問題もあった。
【００１４】
更に、この構造自体の特徴としＬＤＤの最適条件範囲が狭く、ｎ−  領域特有の劣化モードを示すことが知られている。
【００１５】
ところで、多結晶薄膜半導体をトランジスタ素子に用いた場合、多結晶のサイズ（結晶粒径）と素子特性には相関があることが明らかとなっている。例えば特願平５−１５４１２８号に示すように、非晶質シリコン（Ｓｉ）に不純物イオンを注入した後、レーザで再結晶させ多結晶Ｓｉを作製した場合、結晶粒径の拡大と共にシート抵抗が低くなる傾向を示している。このことは、単位長さ当たりの粒界での電子散乱が少なくなったためと考えることができ、粒界を用いて電界を制御することが可能であることを示している。
【００１６】
この発明は、上述した問題点を解消するためになされたものにして、チャネル部とソース、ドレイン領域の結晶粒径を制御することでＬＤＤ構造と同様のオフ電流を低減する構造を作製し、工程の短縮および低コスト化を実現することを目的とする。
【００１７】
【課題を解決するための手段】
この発明は、基板上に形成された多結晶半導体膜にチャネル部及びソース、ドレイン領域が形成され、上記チャネル部上に絶縁膜を介して、ゲート電極が設けられた薄膜トランジスタであって、上記多結晶半導体膜は、結晶粒径の大きな多結晶半導体膜からなる領域と、その両側に形成された結晶粒径の小さな多結晶半導体膜からなる領域と、からなり、上記ゲート電極は、上記結晶粒径の大きな多結晶半導体膜からなる領域上を含み、その両側に形成された上記結晶粒径の小さな多結晶半導体膜からなる領域上の一部と重なるように形成され、上記ゲート電極下の多結晶半導体膜がチャネル部となると共に、上記ソース、ドレイン領域は、上記ゲート電極をマスクとしたイオン注入により、上記結晶粒径の小さな多結晶半導体膜からなる領域における上記ゲート電極から露出する部分に形成されていることを特徴とする。
【００１８】
上記多結晶半導体膜として、結晶粒径の小さな多結晶半導体膜からなる領域に位置する箇所に凹凸が形成された基板上に積層した非晶質半導体を再結晶化させたものを用いることができる。
【００１９】
上記ドレイン領域に高抵抗となるイオンを選択的に導入するとよい。
【００２１】
また、この発明の薄膜トランジスタの製造方法は、ソース、ドレイン領域に位置する箇所を含む領域の基板表面に凹凸を形成する工程と、該凹凸を形成した基板上に非晶質半導体膜を形成する工程と、この非晶質半導体膜に熱処理を施し再結晶化させることにより、上記凹凸上の領域では該凹凸の形成されていない領域上よりも結晶粒径が小さくなるように多結晶半導体膜を形成する工程と、上記凹凸の形成されていない領域上に形成された結晶粒径の大きな多結晶半導体膜上を含んで上記結晶粒径が小さくなるように形成された多結晶半導体膜の領域の一部と重なるように絶縁膜を介してゲート電極を形成する工程と、該ゲート電極下の多結晶半導体膜をチャネル部とすると共に、上記ゲート電極をマスクとして上記ゲート電極から露出する部分に不純物イオンを注入することにより、上記結晶粒径が小さくなるように形成された多結晶半導体膜にソース、ドレイン領域を形成する工程と、からなる
【００２２】
上記凹凸上に形成される多結晶半導体膜の粒径が凹凸の形成されていない領域上に形成される結晶粒径の大きな多結晶半導体膜の粒径の１／１０以下となるように、上記凹凸の深さを上記結晶粒径の大きな多結晶半導体膜の厚さの２／３倍から１倍とすればよい。
【００２３】
【作用】
この発明は、ソース、ドレイン領域の結晶粒径をチャネル部の結晶粒径より小さくなるように制御し、ゲート電極をソース、ドレイン領域の一部まで延在させることで、ソース、ドレイン領域とチャネル部の間に高抵抗な領域を設けることができ、ＬＤＤ構造のｎ−領域と同様の構造を採ることができるので、チャネルとドレイン間の電界緩和が図れる。
【００２４】
更に、ドレイン領域にソース領域よりも高抵抗となるイオンを導入することで、ドレイン領域とチャネル部間の電解が緩和され、トランジスタのオフ電流がより緩和される。
【００２６】
また、この発明の製造方法では、ソース、ドレイン領域となる基板表面上にあらかじめ選択的に凹凸部を形成し、レーザまたは低温加熱により非晶質半導体の再結晶化を行うと共に、ゲート電極を、ソース、ドレイン領域の一部まで延在するように設ける。この時、凹凸部では結晶粒径がその他の部分よりも小さくなり、その一部は従来のＬＤＤ構造でのｎ−領域の役割を異なる構造で果たすこととなる。このため、ＬＤＤ構造特有の劣化は解決し、ｎ−領域作成用のイオン注入工程、ゲート電極の側壁を作る工程が不要となる。さらにｎ＋領域およびゲート電極の活性化をレーザまたは低温加熱で行うことにより、工程全体の低温化・高スループット化が可能となり、コスト低減に寄与する。
【００２７】
【実施例】
以下、この発明の一実施例を図面に従い説明する。図１はこの発明の一実施例を示す断面図である。
【００２８】
石英ガラス或いはＳｉＯ２  、ＳｉＮｘ  等の絶縁膜を１００ｎｍ〜１μｍ成膜した低融点ガラスまたは導電性基板からなる基板１表面のソース、ドレイン領域４、５が形成される箇所には、予め凹凸部２が形成されている。この凹凸部２の高さ（深さ）は、再結晶化後のソース、ドレイン領域４、５の平均結晶粒径がチャネル部３の平均結晶粒粒径の１／１０以下となる様に、この基板１上に設けられる多結晶半導体膜の膜厚に応じて制御される。
【００２９】
図１１に、凹凸の深さとその上に形成される多結晶半導体膜の平均結晶粒径の関係を示す。この図は、形成される多結晶半導体膜の膜厚に対して凹凸部の高さを規格化し、凹凸を設けていないときとを１とし、その比を示している。この図より、凹凸部の高さ（深さ）が２／３以上で平均粒径が凹凸のない場合の１／１０以下となり飽和している。
【００３０】
図１２に結晶の平均粒径と抵抗値の関係を示す。一般にＬＤＤ構造を持つソース、ドレインとＬＤＤ構造を持たないソース、ドレインとでは、その抵抗値が１桁以上異なる。すなわち、ＬＤＤ構造の方が１桁以上大きい抵抗値を持つ。図１２に示すように、平均粒径が１／６であれば抵抗値は約５倍となっている。このことからチャネル部３の１／１０以下の粒径のソース、ドレイン領域４、５を形成すればＬＤＤ構造と同様の効果が得られる。
【００３１】
上記のように、基板１上に所定の凹凸部２が形成され、この上にプラズマＣＶＤ法等により形成された所定の膜厚の非晶質Ｓｉ（以下ａ−Ｓｉと略す）をレーザ照射等により再結晶化し、多結晶半導体膜が形成されている。この多結晶半導体膜は、チャネル部３の平均結晶粒径よりソース、ドレイン領域４、５の平均結晶粒径が１／１０以下である。そして、チャネル部３上にゲート絶縁膜６を介して、ゲート電極７が設けられ、このゲート電極７をマスクとして、Ｐ（燐）等の不純物がイオン注入等により、ソース、ドレイン領域４、５に導入されている。このゲート電極７はソース、ドレイン領域４、５部とそれぞれチャネル長の１／１０程度重なっている。
【００３２】
また、ドレイン領域５には、更に、Ｏ（酸素），Ａｌ（アルミニウム），Ｃ（炭素）などのイオンが選択的にドープされ、ソース領域４より高抵抗としても良い。
【００３３】
ゲート電極７を含め基板１上にＳｉＯ２等の保護絶縁膜８が設けられ、この保護絶縁膜８に設けたコンタクトホールを介してソース、ドレイン領域４、５とＡｌ等の金属電極９、９とのコンタクトが採られている。
【００３４】
次に、この発明による薄膜トランジスタの製造方法を２図ないし図１０に従い説明する。
【００３５】
図２に示すように、石英ガラス或いはＳｉＯ２  、ＳｉＮｘ  等の絶縁膜を１００ｎｍ〜１μｍ成膜した低融点ガラスまたは導電性基板１上の絶縁層上にレジスト１１を塗布し、ソース、ドレイン領域となる箇所にフォトリソグラフフィにより窓１１ａを形成する。
【００３６】
次に、図３に示すように、希釈ＨＦ，バッファードＨＦ等の水溶液を用いたウエットエッチング、またはＣＨ４  ，ＳＦ６  ，ＣＣｌ２  Ｆ６  等のガスを用いたドライエッチングにより凹凸部２，２を形成する。この時、上述したように、再結晶化後のソース、ドレイン領域４、５の平均粒径がチャネル部３の平均粒径の１／１０以下となる様にそれぞれの膜厚で条件出しをしておく。
【００３７】
続いて、図４に示すように、レジスト１１を除去した後、プラズマＣＶＤ、低圧ＣＶＤ、スパッタ法等を用いてａ−Ｓｉ膜を２０〜１００ｎｍ堆積させ、パターニングによりａ−Ｓｉからなるアイランド１２を形成する。また、ａ−Ｓｉ膜中に水素が多く含まれると再結晶化時に突沸し、膜荒れを起すため、成膜後６００℃以下の低温アニール等の方法で脱水素処理を行う。
【００３８】
その後、図５に示すように、レーザ照射１３によりａ−Ｓｉ膜の再結晶を行い、ソース、ドレイン領域とチャネル部との結晶粒径が異なる多結晶半導体膜１４を形成する。この時レーザとして、高エネルギー密度の短パルスレーザ（Ｆ２  ，ＡｒＦ，ＫｒＦ，ＸｅＣｌ，エキシマレーザ）を用いることで処理時間の短縮を行うことができる。また、この時のレーザエネルギーは１００ｍＪ／ｃｍ２  〜５００ｍＪ／ｃｍ２  、一カ所に照射する回数は１〜１００回である。
【００３９】
次に、常圧ＣＶＤ法、スパッタ法等により膜厚２０〜２００ｎｍのゲート絶縁膜６を成膜し、その上にゲート電極用のａ−Ｓｉ膜７ａを図４に示す方法と同様の方法で５０〜１５０ｎｍ成膜する。
【００４０】
そして、図７に示すように、ゲート部上にレジスト１５が残るようにパターニングを行いａ−Ｓｉ膜７ａ、絶縁膜６をエッチングする。この時、ゲート電極、ソース、ドレイン領域との重なりがそれぞれチャネル長の１／１０程度となるようにマスク設計を行っておく。
【００４１】
続いて、図８に示すように、レジストを除去後、ゲート電極７をマスクとして、五族元素（Ｐ，Ａｓ，Ｓｂ等）、三族元素（Ｂ等）またはこれらを含む化合物を不純物イオン１６として注入し、ｎまたはｐ型の不純物イオン層４ａ、５ｂを形成する。さらに、ドレイン領域５には、更に、Ｏ，Ａｌ，Ｃなどのイオンが選択的にドープされ、ソース領域４より高抵抗としても良い。
【００４２】
その後、図９に示すように、これら素子をレーザ１７で活性化し、ソース領域４、ドレイン領域５及びゲート電極７を形成する。
【００４３】
次に、図１０に示すように、膜厚３００〜５００ｎｍのＳｉＯ２からなる保護絶縁膜８を被着させ、多結晶Ｓｉ粒界でのリーク電流を抑えるため水素原子または分子によるパッシベーション１８を行う。そして、保護絶縁膜８にコンタクトホールを形成した後、Ａｌからなる金属電極を設けることにより、図１に示すこの発明の薄膜トランジスタが得られる。
【００４４】
上述した工程は、すべて６００℃以下の低温プロセスで行える。従って、基板として、ガラス基板等を用いることができるためコストダウンを行うことができる。
【００４５】
次に、この発明の第２の実施例につき図１３ないし図１４を参照にして説明する。この第２の実施例は、チャネル部２３となる部分の領域は膜厚が薄く、ソース、ドレイン領域２４、２５となる部分の膜厚は厚くした多結晶半導体膜２０を用いる。この第２の実施例は、特願平５−１５４１２８号に示されているように、膜厚の薄い多結晶または非晶質シリコン膜をレーザを用いて再結晶化させると、膜厚の厚い多結晶または非晶質シリコン膜をレーザを用いて再結晶化させたものより、結晶粒径が大きくなることを利用したものである。
【００４６】
以下、図１３及び図１４に従いこの第２の実施例を説明する。
図１３に示すように、ガラスからなる絶縁性透明基板２１上に，ａ−Ｓｉ膜２０をチャネル部となる領域を５０ｎｍの膜厚に、その両側のソースドレイン領域となる領域を１００ｎｍの膜厚になるように形成する。そして、真空雰囲気中において、基板表面側からレーザ２６を照射する。レーザとしては，ＡｒＦエキシマレーザを用い、この時の基板温度を４００℃とした。このレーザ照射により、膜厚が５０ｎｍの領域、すなわちチャネル部２３となる領域は結晶粒径の大きな多結晶半導体膜となり、膜厚が１００ｎｍのソース２４領域、ドレイン領域２５となる領域は結晶粒径の小さな多結晶半導体膜となる。
【００４７】
続いて、図１４に示すように、ゲート絶縁膜２７及びゲート電極２８を形成する。この時、ゲート電極がソース、ドレイン領域に前述の実施例と同様にチャネル長の１／１０程度と重なるように形成されている。このゲート電極２８をマスクとして、五族元素（Ｐ，Ａｓ，Ｓｂ等）、三族元素（Ｂ等）またはこれらを含む化合物を不純物イオン１９として注入し、ｎまたはｐ型の不純物イオン層を形成する。さらに、ドレイン領域２５には、更に、Ｏ，Ａｌ，Ｃなどのイオンが選択的にドープされ、ソース領域２４より高抵抗としても良い。そして、これら素子をレーザで活性化し、ソース領域２４、ドレイン領域２５及びゲート電極２８を形成する。
【００４８】
次に、図示はしないが、前述の実施例と同様に、膜厚３００〜５００ｎｍのＳｉＯ２からなる保護絶縁膜を被せ、多結晶Ｓｉ粒界でのリーク電流を抑えるため水素原子または分子によるパッシベーションを行った後、保護絶縁膜にコンタクトホールを形成した後、Ａｌからなる金属電極を設けることにより、この発明の薄膜トランジスタが得られる。
【００４９】
【発明の効果】
以上説明したように、この発明によれば、基板の凹凸部で多結晶半導体の粒径を制御し、これを用いてゲート部とソースドレイン界面での電界緩和を行うことから従来の方法より短時間・低コストでＬＤＤ構造を持ったものと同様のトランジスタを作製可能である。
【００５０】
さらに、従来、ＬＤＤ構造特有の問題であったｎ−  領域での抵抗値の経時変化が、この発明では構造的に起らないため高い信頼性が得られる。
【００５１】
また、全ての工程を６００℃以下の低温プロセスで行えるこめ基板のコストダウンを行うことができる。
【図面の簡単な説明】
【図１】この発明の第１実施例を示す断面図である。
【図２】この発明の第１実施例の薄膜トランジスタの製造例を工程別に示す断面図である。
【図３】この発明の第１実施例の薄膜トランジスタの製造例を工程別に示す断面図である。
【図４】この発明の第１実施例の薄膜トランジスタの製造例を工程別に示す断面図である。
【図５】この発明の第１実施例の薄膜トランジスタの製造例を工程別に示す断面図である。
【図６】この発明の第１実施例の薄膜トランジスタの製造例を工程別に示す断面図である。
【図７】この発明の第１実施例の薄膜トランジスタの製造例を工程別に示す断面図である。
【図８】この発明の第１実施例の薄膜トランジスタの製造例を工程別に示す断面図である。
【図９】この発明の第１実施例の薄膜トランジスタの製造例を工程別に示す断面図である。
【図１０】この発明の第１実施例の薄膜トランジスタの製造例を工程別に示す断面図である。
【図１１】基板表面の凹凸の深さとその表面に形成される多結晶半導体膜の平均結晶粒径の関係を示す図である。
【図１２】結晶の平均粒径と抵抗値の関係を示す図である。
【図１３】この発明の第２実施例の薄膜トランジスタの製造例を工程別に示す断面図である。
【図１４】この発明の第２実施例の薄膜トランジスタの製造例を工程別に示す断面図である。
【図１５】従来のＬＤＤ構造の薄膜トランジスタの製造例を工程別に示す断面図である。
【図１６】従来のＬＤＤ構造の薄膜トランジスタの製造例を工程別に示す断面図である。
【図１７】従来のＬＤＤ構造の薄膜トランジスタの製造例を工程別に示す断面図である。
【図１８】従来のＬＤＤ構造の薄膜トランジスタの製造例を工程別に示す断面図である。
【図１９】従来のＬＤＤ構造の薄膜トランジスタの製造例を工程別に示す断面図である。
【図２０】従来のＬＤＤ構造の薄膜トランジスタの製造例を工程別に示す断面図である。
【符号の説明】
１  基板
２  凹凸部
３  チャネル部
４  ソース領域
５  ドレイン領域
６  ゲート酸化膜
７  ゲート電極
８  保護絶縁膜
【図１】
0003615239.tif 000002
【図２】
0003615239.tif 000003
【図３】
0003615239.tif 000004
【図４】
0003615239.tif 000005
【図５】
0003615239.tif 000006
【図６】
0003615239.tif 000007
【図７】
0003615239.tif 000008
【図８】
0003615239.tif 000009
【図９】
0003615239.tif 000010
【図１０】
0003615239.tif 000011
【図１１】
0003615239.tif 000012
【図１２】
0003615239.tif 000013
【図１３】
0003615239.tif 000014
【図１４】
0003615239.tif 000015
【図１５】
0003615239.tif 000016
【図１６】
0003615239.tif 000017
【図１７】
0003615239.tif 000018
【図１８】
0003615239.tif 000019
【図１９】
0003615239.tif 000020
【図２０】
0003615239.tif 000021