(57)【特許請求の範囲】
【請求項１】
不揮発性記憶装置と、抵抗導電層を含む抵抗素子と、を含む半導体装置の製造方法であって、以下の工程を含む、半導体装置の製造方法。
半導体層の上方に、第１絶縁層を形成する工程、
前記第１絶縁層の上方に、第１導電層を形成する工程、
前記第１導電層のうち前記抵抗導電層となる部分の上方に、第２絶縁層を形成する工程、
前記第１導電層と前記第２絶縁層との上方に、ストッパ層を形成する工程、
前記ストッパ層と前記第１導電層とをパターニングして、ゲート層を形成する工程、
前記ストッパ層と前記第２絶縁層と前記第１導電層とをパターニングして、前記抵抗導電層を形成する工程、
前記ゲート層の両側面に、ＯＮＯ膜を介してサイドウォール状のコントロールゲートを形成する工程、
前記ゲート層と前記抵抗導電層との上方に、第３絶縁層を形成する工程、
前記ストッパ層が露出するように、前記第３絶縁層を研磨する工程、
前記ストッパ層を除去する工程、
前記ゲート層と前記抵抗導電層との上方に、第２導電層を形成する工程、
前記第２導電層をパターニングしてワード線を形成する工程、および
前記ゲート層をパターニングして、ワードゲートを形成する工程。
【請求項２】
不揮発性記憶装置と、抵抗導電層を含む抵抗素子と、を含む半導体装置の製造方法であって、以下の工程を含む、半導体装置の製造方法。
半導体層の上方に、第１絶縁層を形成する工程、
前記第１絶縁層の上方に、第１導電層を形成する工程、
前記第１導電層の上方に、ストッパ層を形成する工程、
前記ストッパ層と前記第１導電層とをパターニングして、ゲート層と前記抵抗導電層とを形成する工程、
前記ゲート層の両側面に、ＯＮＯ膜を介してサイドウォール状のコントロールゲートを形成する工程、
前記抵抗導電層の上方に形成された前記ストッパ層を除去する工程、
少なくとも前記抵抗導電層の上方に、第２絶縁層を形成する工程、
前記ゲート層と前記抵抗導電層との上方に、第３絶縁層を形成する工程、
前記ストッパ層は露出し、かつ、前記抵抗導電層の上方に形成された前記第２絶縁層は残存するように、前記第３絶縁層を研磨する工程、
前記ストッパ層を除去する工程、
前記ゲート層と前記抵抗導電層との上方に、第２導電層を形成する工程、
前記第２導電層をパターニングしてワード線を形成する工程、および
前記ゲート層をパターニングして、ワードゲートを形成する工程。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性記憶装置の製造方法および該不揮発性記憶装置を含む半導体装置の製造方法に関し、特に、１つのワードゲートに対して複数の電荷蓄積領域を有する不揮発性記憶装置の製造方法および該不揮発性記憶装置を含む半導体装置の製造方法に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
不揮発性記憶装置のひとつのタイプとして、チャネル領域とコントロールゲートとの間のゲート絶縁層が、酸化シリコン層−窒化シリコン層−酸化シリコン層からなる積層体からなり、前記窒化シリコン層に電荷がトラップされるMONOS（Metal  Oxide  Nitride  Oxide  Semiconductor）型もしくはSONOS（Silicon  Oxide  Nitride  Oxide  Silicon）型と呼ばれるタイプがある。
【０００３】
MONOS型の不揮発性記憶装置として、図２２に示すデバイスが知られている（文献：Ｙ．Hayashi，et  al  ，2000  Symposium  on  VLSI  Technology  Digest  of  Technical  Papers  ｐ．１２２−ｐ．１２３）。
【０００４】
このMONOS型のメモリセル１００は、半導体基板１０上に第１ゲート絶縁層１２を介してワードゲート１４が形成されている。そして、ワードゲート１４の両側には、それぞれサイドウォール状の第１コントロールゲート２０と第２コントロールゲート３０とが配置されている。第１コントロールゲート２０の底部と半導体基板１０との間には、第２ゲート絶縁層２２が存在し、第１コントロールゲート２０の側面とワードゲート１４との間には絶縁層２４が存在する。同様に、第２コントロールゲート３０の底部と半導体基板１０との間には、第２ゲート絶縁層２２が存在し、第２コントロールゲート３０の側面とワードゲート１４との間には絶縁層２４が存在する。そして、隣り合うメモリセルの、対向するコントロールゲート２０とコントロールゲート３０との間の半導体基板１０には、ソース領域またはドレイン領域を構成する不純物層１６，１８が形成されている。
【０００５】
このように、ひとつのメモリセル１００は、ワードゲート１４の側面に２つのMONOS型メモリ素子を有する。また、これらの２つのMONOS型メモリ素子は独立に制御される。したがって、ひとつのメモリセル１００は、２ビットの情報を記憶することができる。
【０００６】
本発明の目的は、複数の電荷蓄積領域を有するMONOS型の不揮発性記憶装置の製造方法および該不揮発性記憶装置を含む半導体装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
１．半導体装置の製造方法
本発明の一実施例による半導体装置の製造方法は、不揮発性記憶装置と、抵抗導電層を含む抵抗素子と、を含む半導体装置の製造方法であって、以下の工程を含む。
【０００８】
半導体層の上方に、第１絶縁層を形成する工程、
前記第１絶縁層の上方に、第１導電層を形成する工程、
前記第１導電層のうち前記抵抗導電層となる部分の上方に、第２絶縁層を形成する工程、
前記第１導電層と前記第２絶縁層との上方に、ストッパ層を形成する工程、
前記ストッパ層と前記第１導電層とをパターニングして、ゲート層を形成する工程、
前記ストッパ層と前記第２絶縁層と前記第１導電層とをパターニングして、前記抵抗導電層を形成する工程、
前記ゲート層の両側面に、ＯＮＯ膜を介してサイドウォール状のコントロールゲートを形成する工程、
前記ゲート層と前記抵抗導電層との上方に、第３絶縁層を形成する工程、
前記ストッパ層が露出するように、前記第３絶縁層を研磨する工程、
前記ストッパ層を除去する工程、
前記ゲート層と前記抵抗導電層との上方に、第２導電層を形成する工程、
前記第２導電層をパターニングしてワード線を形成する工程、および
前記ゲート層をパターニングして、ワードゲートを形成する工程。
【０００９】
２．半導体装置の製造方法
本発明の一実施例による半導体装置の製造方法は、不揮発性記憶装置と、抵抗導電層を含む抵抗素子と、を含む半導体装置の製造方法であって、以下の工程を含む。
【００１０】
半導体層の上方に、第１絶縁層を形成する工程、
前記第１絶縁層の上方に、第１導電層を形成する工程、
前記第１導電層の上方に、ストッパ層を形成する工程、
前記ストッパ層と前記第１導電層とをパターニングして、ゲート層と前記抵抗導電層とを形成する工程、
前記ゲート層の両側面に、ＯＮＯ膜を介してサイドウォール状のコントロールゲートを形成する工程、
前記抵抗導電層の上方に形成された前記ストッパ層を除去する工程、
少なくとも前記抵抗導電層の上方に、第２絶縁層を形成する工程、
前記ゲート層と前記抵抗導電層との上方に、第３絶縁層を形成する工程、
前記ストッパ層は露出し、かつ、前記抵抗導電層の上方に形成された前記第２絶縁層は残存するように、前記第３絶縁層を研磨する工程、
前記ストッパ層を除去する工程、
前記ゲート層と前記抵抗導電層との上方に、第２導電層を形成する工程、
前記第２導電層をパターニングしてワード線を形成する工程、および
前記ゲート層をパターニングして、ワードゲートを形成する工程。
【００１１】
【発明の実施の形態】
［第１の実施の形態］
１．半導体装置の構造
図１は、第１の実施の形態に係る製造方法によって得られた半導体装置のレイアウトを示す平面図である。半導体装置は、メモリ領域１０００とロジック回路領域２０００とを含む。ロジック回路領域２０００には、例えばメモリの周辺回路と抵抗素子６００とが形成されている。
【００１２】
メモリ領域１０００には、MONOS型不揮発性記憶装置（以下、「メモリセル」という）１００が複数の行および列に格子状に配列されている。メモリ領域１０００には、第１のブロックＢ１と、それに隣り合う他のブロックＢ０，Ｂ２の一部とが示されている。ブロックＢ０，Ｂ２は、ブロックＢ１を反転させた構成となる。
【００１３】
ブロックＢ１とそれに隣り合うブロックＢ０，Ｂ２との間の一部領域には、素子分離領域３００が形成されている。各ブロックにおいては、Ｘ方向（行方向）に延びる複数のワード線５０（ＷＬ）と、Ｙ方向（列方向）に延びる複数のビット線６０（ＢＬ）とが設けられている。一本のワード線５０は、Ｘ方向に配列された複数のワードゲート１４ａに接続されている。ビット線６０は不純物層１６，１８によって構成されている。
【００１４】
第１および第２コントロールゲート２０，３０を構成する導電層４０は、各不純物層１６，１８を囲むように形成されている。すなわち、第１，第２コントロールゲート２０，３０は、それぞれＹ方向に延びており、１組の第１，第２コントロールゲート２０，３０の一方の端部は、Ｘ方向に延びる導電層によって互いに接続されている。また、１組の第１，第２コントロールゲート２０，３０の他方の端部はともに１つの共通コンタクト部２００に接続されている。したがって、導電層４０は、メモリセルのコントロールゲートの機能と、Ｙ方向に配列された各コントロールゲートを接続する配線としての機能とを有する。
【００１５】
単一のメモリセル１００は、１つのワードゲート１４ａと、第１，第２コントロールゲート２０，３０と、不純物層１６，１８とを含む。第１，第２コントロールゲート２０，３０は、ワードゲート１４ａの両側に形成されている。不純物層１６，１８は、コントロールゲート２０，３０の外側に形成されている。そして、不純物層１６，１８は、それぞれ隣り合うメモリセル１００によって共有される。
【００１６】
Ｙ方向に互いに隣り合う不純物層１６であって、ブロックＢ１に形成された不純物層１６とブロックＢ２に形成された不純物層１６とは、半導体基板内に形成されたコンタクト用不純物層４００によって互いに電気的に接続されている。このコンタクト用不純物層４００は、不純物層１６に対し、コントロールゲートの共通コンタクト部２００とは反対側に形成される。
【００１７】
このコンタクト用不純物層４００上には、コンタクト３５０が形成されている。不純物層１６によって構成されたビット線６０は、このコンタクト３５０によって、上層の配線層に電気的に接続される。
【００１８】
同様に、Ｙ方向に互いに隣り合う２つの不純物層１８であって、ブロックＢ１に形成された不純物層１８とブロックＢ０に形成された不純物層１８とは、共通コンタクト部２００が配置されていない側において、コンタクト用不純物層４００によって互いに電気的に接続されている。図１からわかるように、１つのブロックにおいて、複数の共通コンタクト部２００の平面レイアウトは、不純物層１６と不純物層１８とで交互に異なる側に形成され、千鳥配置となる。また、１つのブロックに対し、複数のコンタクト用不純物層４００の平面レイアウトは、不純物層１６と不純物層１８とで交互に異なる側に形成され、千鳥配置となる。
【００１９】
ロジック回路領域２０００には、少なくともロジック回路を構成する絶縁ゲート電界効果トランジスタ（以下、「ＭＯＳトランジスタ」という）５００が形成されている。ＭＯＳトランジスタ５００は、ゲート電極１４ｂと、不純物層１６２，１８２と、サイドウォール絶縁層１５２とを含む。ゲート電極１４ｂの上面にはシリサイド層１９４が形成されている。
【００２０】
また、ロジック回路領域２０００には、抵抗素子６００が形成されている。ただし、抵抗素子６００が形成される領域は、ロジック回路領域に２０００に限定されるわけではなく、メモリ領域１０００に形成することもできる。
【００２１】
抵抗素子６００は、抵抗導電層１４ｃを含む。抵抗導電層１４ｃの上方には開口部を有する絶縁層（本実施形態において第２絶縁層）６１０が形成されている。また、この開口部内にはコンタクト層６５０が形成されている。この抵抗素子６００は、例えばチャージポンプ回路や発振回路の周波数切り替え回路等に利用できる。
【００２２】
次に図２を参照しながら、半導体装置の断面構造について説明する。図２は、図１のＡ−Ａ線に沿った断面図である。
【００２３】
まず、メモリ領域１０００について説明する。メモリセル１００は、ワードゲート１４ａと、不純物層１６，１８と、第１コントロールゲート２０と、第２のコントロールゲート３０とを含む。ワードゲート１４ａは、半導体基板１０の上方に第１ゲート絶縁層１２を介して形成されている。不純物層１６，１８は、半導体基板１０内に形成されている。各不純物層は、ソース領域またはドレイン領域となる。また、不純物層１６，１８上には、シリサイド層９２が形成されている。
【００２４】
第１および第２のコントロールゲート２０，３０は、ワードゲート１４ａの両側に沿ってそれぞれ形成されている。第１コントロールゲート２０は、半導体基板１０の上方に第２ゲート絶縁層２２を介して形成され、かつ、ワードゲート１４ａの一方の側面に対してサイド絶縁層２４を介して形成されている。同様に、第２コントロールゲート３０は、半導体基板１０の上方に第２ゲート絶縁層２２を介して形成され、かつ、ワードゲート１４ａの他方の側面に対してサイド絶縁層２４を介して形成されている。各々のコントロールゲートの断面形状は、従来のＭＯＳトランジスタにおけるサイドウォール絶縁層の断面構造と同様となる。
【００２５】
第２ゲート絶縁層２２は、ＯＮＯ膜である。具体的には、第２ゲート絶縁層２２は、ボトム酸化シリコン層（第１酸化シリコン層）２２ａ、窒化シリコン層２２ｂ、トップ酸化シリコン層（第２酸化シリコン層）２２ｃの積層膜である。第１酸化シリコン層２２ａは、チャネル領域と電荷蓄積領域との間に電位障壁（potential  barrier）を形成する。窒化シリコン層２２ｂは、キャリア（たとえば電子）をトラップする電荷蓄積領域として機能する。第２酸化シリコン層２２ｃは、コントロールゲートと電荷蓄積領域との間に電位障壁（potential  barrier）を形成する。
【００２６】
サイド絶縁層２４は、ＯＮＯ膜である。具体的には、サイド絶縁層２４は、第１酸化シリコン層２４ａ、窒化シリコン層２４ｂ、第２酸化シリコン層２４ｃの積層膜である。サイド絶縁層２４は、ワードゲート１４ａと、コントロールゲート２０，３０とをそれぞれ電気的に分離させる。また、サイド絶縁層２４の上端は、ワードゲート１４ａと第１，第２コントロールゲート２０，３０とのショートを防ぐために、コントロールゲート２０，３０の上端に比べ、半導体基板１０に対して上方に位置している。サイド絶縁層２４と第２ゲート絶縁層２２とは、同一の成膜工程で形成され、それぞれの層構造は等しくなる。
【００２７】
そして、隣り合うメモリセル１００において、隣り合う第１コントロールゲート２０と第２コントロールゲート３０との間には、絶縁層７０が形成される。この絶縁層７０は、少なくともコントロールゲート２０，３０が露出しないようにこれらを覆っている。さらに、絶縁層７０の上面は、ワードゲート１４ａの上面より半導体基板１０に対して上方に位置している。絶縁層７０をこのように形成することで、第１，第２コントロールゲート２０，３０と、ワードゲート１４ａおよびワード線５０との電気的分離をより確実に行うことができる。
【００２８】
ロジック回路領域２０００においては、ＭＯＳトランジスタ５００が形成されている。ゲート電極１４ｂは、半導体基板１０の上方に第３ゲート絶縁層１２２を介して形成されている。ゲート電極１４ｂの上面にはシリサイド層１９４が形成されている。不純物層１６２，１８２は、半導体基板１０内に形成されている。各不純物層は、ソース領域またはドレイン領域となる。また、不純物層１６２，１８２上には、シリサイド層１９２が形成されている。サイドウォール絶縁層１５２は、ゲート電極１４ｂの両側面に沿って形成されている。
【００２９】
また、ロジック回路領域２０００においては、抵抗素子６００が形成されている。抵抗素子６００を構成する抵抗導電層１４ｃは、半導体基板１０の上方に絶縁層１２０を介して形成されている。抵抗導電層１４ｃの上方には絶縁層６１０が形成されている。また、抵抗導電層１４ｃの側面には、絶縁層２６が形成されている。絶縁層２６は、絶縁層２６ａ，２６ｂ，２６ｃからなる。これらはそれぞれ、第２ゲート絶縁層２２を構成するボトム酸化シリコン層２２ａ、窒化シリコン層２２ｂ、トップ酸化シリコン層２２ｃと同一の材質からなる。抵抗導電層１４ｃの側面には、絶縁層２６を介してコントロールゲート２０，３０と同一の材質のサイドウォール状導電層２０ｂが形成されている。
【００３０】
ロジック回路領域２０００においては、ＭＯＳトランジスタ５００は絶縁層７０によって覆われている。
【００３１】
メモリ領域１０００とロジック回路領域２０００との境界領域には、図１および図２に示すように、ワードゲート１４ａおよびゲート電極１４ｂと同一の材質からなる境界部１４０ｃが形成される。境界部１４０ｃの一方の側面（メモリ領域１０００側）には、コントロールゲート２０，３０と同一の材質のサイドウォール状導電層２０ａが形成されている。また、境界部１４０ｃの他の側面（ロジック回路領域２０００側）には、ＭＯＳトランジスタ５００のサイドウォール絶縁層１５２の形成と同一の工程によって形成されたサイドウォール絶縁層１５２が形成されている。メモリセル１００およびＭＯＳトランジスタ５００などが形成された半導体基板１０上には、層間絶縁層７２が形成されている。
【００３２】
２．半導体装置の製造方法
次に、図３〜図１７を参照しながら、第１の実施の形態に係る半導体装置の製造方法について説明する。各断面図は、図１のＡ−Ａ線に沿った部分に対応する。図３〜図１７において、図１，図２で示す部分と実質的に同一の部分には同一の符号を付し、重複する記載は省略する。
【００３３】
（１）図３に示すように、まず、半導体基板１０の表面に、トレンチアイソレーション法によって素子分離領域３００を形成する。次いで、イオン注入によって、コンタクト用Ｎ型不純物層４００（図１参照）を半導体基板１０内に形成する。
【００３４】
次いで、半導体基板１０の表面に、ゲート絶縁層となる絶縁層（第１絶縁層）１２０を形成する。次いで、ワードゲート１４ａとゲート電極１４ｂとになるゲート層（第１導電層）１４０を絶縁層１２０上に堆積する。ゲート層１４０はドープトポリシリコンからなる。
【００３５】
次いで、ゲート層１４０に含まれるＮ型不純物を活性化するのためのアニール処理を行なう。このアニール処理において、ゲート層１４０の上面が酸化されて、ゲート層１４０の上面に絶縁層（本実施形態において第２絶縁層）６１０が形成される。
【００３６】
（２）次いで、ロジック領域２０００において、絶縁層６１０のうち後述する工程にて抵抗素子６００が形成される領域にレジスト層（図示せず）を形成した後、このレジスト層をマスクとして絶縁層６１０をパターニングする。これにより、図４に示すように、抵抗素子６００が形成される領域にのみ絶縁層６１０が残される。
【００３７】
（３）次いで、図５に示すように、後のＣＭＰ工程におけるストッパ層Ｓ１００をゲート層１４０上に形成する。ストッパ層Ｓ１００は、窒化シリコン層からなる。
【００３８】
（４）次いで、ロジック回路領域２０００のうち、少なくとも後述する工程にてＭＯＳトランジスタ５００が形成される領域を覆い、さらに、メモリ領域１０００の一部にまで張り出したレジスト層（図示しない）を形成する。次いで、このレジスト層をマスクとしてストッパ層Ｓ１００をパターニングする。その後、パターニングされたストッパ層をマスクとして、ゲート層１４０をエッチングする。図６に示すように、メモリ領域１０００では、ゲート層１４０がパターニングされゲート層１４０ａとなる。また、ロジック回路領域２０００内のゲート層１４０のうち抵抗素子６００が形成される領域はパターニングされ抵抗導電層１４ｃとなる。一方、この工程では、ロジック回路領域２０００内のゲート層１４０のうちＭＯＳトランジスタ５００が形成される領域はパターニングされない。（以後、ロジック回路領域内のゲート層１４０のうちＭＯＳトランジスタ５００が形成される領域を便宜的に１４０ｂと呼ぶ）。
【００３９】
パターニング後の様子を平面的に示したのが図７である。このパターニングによって、メモリ領域１０００内のゲート層１４０およびストッパ層Ｓ１００の積層体には、開口部１６０，１８０が設けられる。開口部１６０，１８０は、後のイオン注入によって不純物層１６，１８が形成される領域にほぼ対応している。そして、後の工程で、開口部１６０，１８０の側面に沿ってサイド絶縁層とコントロールゲートとが形成される。
【００４０】
（５）次いで、フッ酸を用いて半導体基板の表面を洗浄する。これにより、露出していた絶縁層１２０が除去される。次に、図８に示すように、第１酸化シリコン層２２０ａを熱酸化法により成膜する。熱酸化膜は半導体基板１０とゲート層１４０ａ，１４０ｂとの露出面に形成される。尚、第１酸化シリコン層２２０ａの形成にＣＶＤ法を用いてもよい。
【００４１】
次に、第１酸化シリコン層２２０ａに対しアニール処理を施す。このアニール処理は、ＮＨ3ガスを含む雰囲気で行なわれる。この前処理により、第１酸化シリコン層２２０ａ上に窒化シリコン層２２０ｂが均一に堆積し易くなる。その後、窒化シリコン層２２０ｂを、ＣＶＤ法によって成膜する。
【００４２】
次に、第２酸化シリコン層２２０ｃを、ＣＶＤ法、具体的には高温酸化法（ＨＴＯ：High Temperature Oxidation）で形成する。第２酸化シリコン層２２０ｃは、ＩＳＳＧ（In-situ Steam Generation）処理を用いて成膜することもできる。ＩＳＳＧ処理によって成膜された膜は緻密である。ＩＳＳＧ処理によって成膜した場合、後述するＯＮＯ膜を緻密化するためのアニール処理を省略することができる。
【００４３】
なお、上記工程において、窒化シリコン層２２０ｂと第２酸化シリコン層２２０ｃとを同一の炉内で成膜することにより、出炉による界面の汚染を防止することができる。これにより、均質なＯＮＯ膜を形成することができるため、安定した電気特性を有するメモリセル１００が得られる。また、界面の汚染を除去するための洗浄工程が不要となるため、工程数の削減を図ることができる。
【００４４】
これらの各層を成膜した後、たとえばウエット酸化またはＬＭＰ酸化によるアニール処理を行い、各層を緻密化することが好ましい。
【００４５】
本実施の形態においては、ＯＮＯ膜２２０は、後のパターニングによって、第２ゲート絶縁層２２、サイド絶縁層２４、および絶縁層２６となる（図２参照）。
【００４６】
（６）図９に示すように、ドープトポリシリコン層２３０を、第２酸化シリコン層２２０ｃ上に形成する。ドープトポリシリコン層２３０は、後にエッチングされて、コントロールゲート２０，３０を構成する導電層４０（図１参照）となる。
【００４７】
（７）次いで、図１０に示すように、ドープトポリシリコン層２３０を異方性エッチングする。ここで、形成されるコントロールゲート２０，３０の上面が、ゲート層１４０ａの上面よりも低くなるまで異方性エッチングを行なう。これにより、ゲート層１４０ａとストッパ層Ｓ１００との側壁に、第１および第２コントロールゲート２０，３０が形成される。尚、ロジック回路領域２０００の第２酸化シリコン層２２０ｃ上に堆積されたドープトポリシリコン層２３０はこの段階でほぼ除去される。
【００４８】
（８）図１１に示すように、メモリ領域１０００の全てを覆い、ロジック回路領域の一部にまで張り出し、かつ、抵抗導電層１４ｃが形成されている領域を覆うレジスト層Ｒ１００を形成する。次いで、レジスト層Ｒ１００をマスクとしてロジック回路領域２０００における第２酸化シリコン層２２０ｃと窒化シリコン層２２０ｂとストッパ層Ｓ１００とを除去する。このエッチング工程によって、ロジック回路領域２０００内のストッパ層Ｓ１００のうちレジスト層Ｒ１００で覆われていない部分は除去される。
【００４９】
（９）図１２に示すように、ゲート電極１４ｂを形成するためのレジスト層Ｒ２００が形成される。このレジスト層Ｒ２００は、メモリ領域１０００と、ロジック回路領域２０００のうちＭＯＳトランジスタ５００と抵抗導電層１４ｃとが形成される領域とを覆うようにパターニングされている。次いで、レジスト層Ｒ２００をマスクとしてゲート層１４０ｂをエッチングすることにより、ロジック回路領域２０００内にゲート電極１４ｂが形成される。その後、レジスト層Ｒ２００は除去される。
【００５０】
（１０）次に、フッ酸を用いて半導体基板の表面を洗浄する。これにより、露出していた絶縁層１２０と第２酸化シリコン層２２０ｃとが除去される。次いで、図１３に示すように、メモリ領域１０００と、ロジック回路領域２０００のうち少なくとも抵抗導電層１４ｃが形成されている領域とを覆うレジスト層Ｒ３００が形成される。このレジスト層Ｒ３００をマスクとしてＮ型不純物をドープすることで、ロジック回路領域２０００においてソース領域およびドレイン領域のエクステンション層１６１，１８１が形成される。その後、レジスト層Ｒ３００は除去される。
【００５１】
（１１）図１４に示すように、メモリ領域１０００およびロジック回路領域２０００において、酸化シリコンまたは窒化酸化シリコンなどの絶縁層２５０を全面的に形成する。
【００５２】
（１２）図１５に示すように、絶縁層２５０を異方性エッチングすることにより、ロジック回路領域２０００において、ゲート電極１４ｂの両側面にサイドウォール絶縁層１５２が形成される。これと共に、コントロールゲート２０，３０上には絶縁層１５２ａが残存させられる。さらに、このエッチングによって、後の工程でシリサイド層が形成される領域に堆積された絶縁層は除去され、半導体基板が露出する。
【００５３】
次いで、Ｎ型不純物をイオン注入することにより、半導体基板１０内に、メモリ領域１０００のソース領域またはドレイン領域を構成する不純物層１６，１８、およびロジック回路領域２０００のソース領域またはドレイン領域を構成する不純物層１６２，１８２を形成する。
【００５４】
次いで、シリサイド形成用の金属を全面的に堆積させる。シリサイド形成用の金属とは、例えば、チタンやコバルトである。その後、不純物層１６，１８，１６２，１８２と、ゲート電極１４ｂとの上に形成された金属をシリサイド化反応させることにより、不純物層１６，１８の上面にシリサイド層９２を形成させ、不純物層１６２，１８２の上面にシリサイド層１９２を形成させ、ゲート電極１４ｂの上面にシリサイド層１９４を形成させる。次いで、メモリ領域１０００およびロジック回路領域２０００において、酸化シリコンまたは窒化酸化シリコンなどの絶縁層（第３絶縁層）７０を全面的に形成する。絶縁層７０は、ストッパ層Ｓ１００を覆うように形成される。
【００５５】
（１３）図１６に示すように、絶縁層７０をＣＭＰ法により、ストッパ層Ｓ１００が露出するまで研磨し、絶縁層７０を平坦化する。この研磨によって、コントロールゲート２０，３０をはさんで対向する２つのサイド絶縁層２４の間に絶縁層７０が残される。このとき、ＭＯＳトランジスタ５００は絶縁層７０によって完全に覆われている。
【００５６】
（１４）ストッパ層Ｓ１００を熱りん酸で除去する。この結果、少なくともゲート層１４０ａの上面が露出する。その後、全面的にドープトポリシリコン層（第２導電層）を堆積させる。
【００５７】
次いで、図１７に示すように、前記ドープトポリシリコン層上にパターニングされたレジスト層Ｒ４００を形成する。レジスト層Ｒ４００をマスクとして、前記ドープトポリシリコン層をパターニングすることにより、ワード線５０が形成される。
【００５８】
引き続き、レジスト層Ｒ４００をマスクとして、ゲート層１４０ａのエッチングが行われる。このエッチングにより、ワード線５０が上方に形成されないゲート層１４０ａが除去される。その結果、アレイ状に配列したワードゲート１４ａを形成することができる。ゲート層１４０ａの除去領域は、後に形成されるＰ型不純物層（素子分離用不純物層）１５の領域と対応する（図１参照）。
【００５９】
尚、このエッチング工程では、第１，第２のコントロールゲート２０、３０をなす導電層４０は、絶縁層７０で覆われているために、エッチングされずに残る。また、ロジック回路領域２０００のＭＯＳトランジスタ５００は、絶縁層７０によって完全に覆われているため、このエッチングによって影響を受けることは無い。さらに、ロジック回路領域２０００の抵抗素子６００は、抵抗導電層１４ｃの上方に絶縁層６１０が形成されているため、このエッチングによって影響を受けることはない。
【００６０】
次いで、Ｐ型不純物を半導体基板１０に全面的にドープする。これにより、Ｙ方向におけるワードゲート１４ａの相互間の領域にＰ型不純物層（素子分離用不純物層）１５（図１参照）が形成される。このＰ型不純物層１５によって、不揮発性記憶装置１００相互の素子分離がより確実に行われる。
【００６１】
以上の工程により、図１、図２に示す半導体装置を製造することができる。
【００６２】
この製造方法の利点は以下の通りである。
【００６３】
第１に、前述の（１４）の工程において、ゲート層１４０ａをエッチングする際に、絶縁層６１０がエッチングストッパ層として機能することができる。すなわち、絶縁層６１０が抵抗導電層１４ｃの上方に形成されていることにより、ゲート層１４０ａをエッチングする際に、抵抗導電層１４ｃがエッチングされるのを防止することができる。
【００６４】
第２に、前述の（１２）の工程において、絶縁層６１０が抵抗導電層１４ｃの上方に形成されていることにより、ゲート電極１４ｂの上面にシリサイド層１９４を形成させる際に、抵抗導電層１４ｃの上面がシリサイド化されるのを防止することができる。
【００６５】
［第２の実施の形態］
１．半導体装置の構造
図１８は、第２の実施の形態に係る製造方法によって得られた半導体装置の断面構造を示す図である。なお、第２の実施の形態において、第１の実施の形態と実質的に同一の部分には同一の符号を付し、重複する記載は省略する。
【００６６】
第２の実施の形態に係る半導体装置は、抵抗素子６００の抵抗導電層１４ｃの上方に、絶縁層２５０が形成されている点を除いて、第１の実施の形態とほぼ同様である。すなわち、抵抗素子６００の抵抗導電層１４ｃの上に形成されている絶縁層は、絶縁層６１０と絶縁層（本実施形態において第２絶縁層）２５０との積層体である。但し、本実施の形態においては、絶縁層６１０は必ずしも必要では無い。
【００６７】
２．半導体装置の製造方法
次に、図１９〜図２１を参照しながら、第２の実施の形態に係る半導体装置の製造方法について説明する。
【００６８】
本実施の形態の半導体装置は、第１の実施の形態に係る製造工程のうち前記（１）〜（１０）の工程（図３〜図１３参照）に引き続いて、下記の工程を行なうことにより形成される。但し、本実施の形態においては、絶縁層６１０は必ずしも必要では無い。従って、絶縁層６１０を形成しない場合には、第１の実施の形態において絶縁層６１０の形成に対応する工程は省略される。
【００６９】
まず、図１９に示すように、抵抗素子６００を除く領域に、レジスト層Ｒ５００を形成する。その後、レジスト層Ｒ５００をマスクとして抵抗導電層１４ｃの上方に形成されているストッパ層Ｓ１００を除去する。
【００７０】
次いで、図２０に示すように、メモリ領域１０００およびロジック回路領域２０００において、酸化シリコンまたは窒化酸化シリコンなどの絶縁層２５０を全面的に形成する。
【００７１】
次いで、抵抗素子６００のみを覆うレジスト（図示せず）を形成する。このレジストをマスクとして図２１に示すように、絶縁層（本実施形態において第２絶縁層）２５０を異方性エッチングすることにより、ロジック回路領域２０００において、ゲート電極１４ｂの両側面にサイドウォール絶縁層１５２が形成されるとともに、コントロールゲート２０，３０上には絶縁層１５２ａが形成される。このとき、抵抗導電層１４ｃを覆う絶縁層２５０はエッチングされない。
【００７２】
次いで、前述の（１２）に記したソース／ドレイン形成工程となる。ソース／ドレイン形成工程以降は、第１の実施の形態に係る半導体装置の製造工程と同様となる。
【００７３】
以上の工程により、図１８に示す半導体装置を製造することができる。
【００７４】
この製造方法の利点は以下の通りである。
【００７５】
第１に、第１の実施の形態に係る半導体装置の製造工程中の（１４）の工程に相当する工程において、ゲート層１４０ａをエッチングする際に、絶縁層２５０がエッチングストッパ層として機能することができる。すなわち、絶縁層２５０が抵抗導電層１４ｃの上方に形成されていることにより、ゲート層１４０ａをエッチングする際に、抵抗導電層１４ｃがエッチングされるのを防止することができる。また、第１の実施の形態における絶縁層６１０は熱酸化により形成されるのに対し、本実施の形態の絶縁層２５０はＣＶＤ法によって形成される。従って、絶縁層２５０の膜厚は、絶縁層６１０に比べ厚くすることが容易となり、より確実にエッチングストッパの機能を果たすことができる。
【００７６】
第２に、第１の実施の形態に係る半導体装置の製造工程中の（１２）の工程に相当する工程において、絶縁層２５０が抵抗導電層１４ｃの上方に形成されていることにより、ゲート電極１４ｂの上面にシリサイド層１９４を形成させる際に、抵抗導電層１４ｃの上面がシリサイド化されるのを防止することができる。
【００７７】
以上、本発明の一実施の形態について述べたが、本発明はこれに限定されず、本発明の要旨の範囲内で種々の態様をとりうる。たとえば、上記実施の形態では、半導体層としてバルク状の半導体基板を用いたが、ＳＯＩ基板の半導体層を用いてもよい。
【図面の簡単な説明】
【図１】半導体装置のレイアウトを模式的に示す平面図である。
【図２】図１のＡ−Ａ線に沿った部分を模式的に示す断面図である。
【図３】本発明の一実施形態における一工程を示す図である。
【図４】本発明の一実施形態における一工程を示す図である。
【図５】本発明の一実施形態における一工程を示す図である。
【図６】本発明の一実施形態における一工程を示す図である。
【図７】本発明の一実施形態における一工程を示す図である。
【図８】本発明の一実施形態における一工程を示す図である。
【図９】本発明の一実施形態における一工程を示す図である。
【図１０】本発明の一実施形態における一工程を示す図である。
【図１１】本発明の一実施形態における一工程を示す図である。
【図１２】本発明の一実施形態における一工程を示す図である。
【図１３】本発明の一実施形態における一工程を示す図である。
【図１４】本発明の一実施形態における一工程を示す図である。
【図１５】本発明の一実施形態における一工程を示す図である。
【図１６】本発明の一実施形態における一工程を示す図である。
【図１７】本発明の一実施形態における一工程を示す図である。
【図１８】本発明の他の実施形態における一工程を示す図である。
【図１９】本発明の他の一実施形態における一工程を示す図である。
【図２０】本発明の他の一実施形態における一工程を示す図である。
【図２１】本発明の他の一実施形態における一工程を示す図である。
【図２２】公知のMONOS型メモリセルを示す断面図である。
【符号の説明】
１０  半導体基板、１２  第１ゲート絶縁層、１４ａ  ワードゲート、１４ｂ  ゲート電極、１４ｃ  抵抗導電層、２０  第１コントロールゲート、２２  第２ゲート絶縁層、２２ａ，２４ａ，２２０ａ  第１酸化シリコン層、２２ｂ，２４ｂ，２２０ｂ  窒化シリコン層、２２ｃ，２４ｃ，２２０ｃ  第２酸化シリコン層、２４  サイド絶縁層、２６  絶縁層、３０  第２コントロールゲート、１２２  第３ゲート絶縁層、１４０，１４０ａ，１４０ｂ  ゲート層、２２０  ＯＮＯ膜、６００  抵抗素子、６１０  絶縁層、Ｓ１００  ストッパ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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