(57)【特許請求の範囲】
【請求項１】
複数のセルが設けられ、各々の前記セルのエミッタ領域が共通のエミッタ電極を介して少なくとも１本のエミッタワイヤに少なくとも１箇所のボンディング部において接続された絶縁ゲート型バイポーラ半導体装置において、
前記ボンディング部からの距離が近いセルより、前記ボンディング部からの距離が遠いセルの方が閾値が高いことを特徴とする半導体装置。
【請求項２】
複数のセルが設けられ、各々の前記セルのエミッタ領域が共通のエミッタ電極を介して少なくとも１本のエミッタワイヤに少なくとも１箇所のボンディング部において接続された絶縁ゲート型バイポーラ半導体装置において、
前記ボンディング部からの距離が近いセルより、前記ボンディング部からの距離が遠いセルの方が、表面に一導電型の拡散層が形成された一導電型のベース領域における前記ベース領域の不純物濃度が高いことを特徴とする半導体装置。
【請求項３】
複数のセルが設けられ、各々の前記セルのエミッタ領域が共通のエミッタ電極を介して少なくとも一本のエミッタワイヤに少なくとも１箇所のボンディング部において接続された絶縁ゲート型バイポーラ半導体装置において、
前記ボンディング部からの距離が近いセルより、前記ボンディング部からの距離が遠いセルの方が、一導電型のベース領域の表面に形成され、前記ベース領域と前記エミッタ電極とを接続する一導電型の前記拡散領域の不純物濃度が高いことを特徴とする半導体装置。
【請求項４】
前記セルの閾値は、前記ボンディング部からの距離に従って連続的に変化することを特徴とする請求項１記載の半導体装置。
【請求項５】
前記ベース領域の不純物濃度は、前記ボンディング部からの距離に従って連続的に変化することを特徴とする請求項２記載の半導体装置。
【請求項６】
前記拡散領域の不純物濃度は、前記ボンディング部からの距離に従って連続的に変化することを特徴とする請求項３記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特にＭＯＳゲートで駆動する絶縁ゲート型バイポーラ半導体装置（以下、ＩＧＢＴという）に関するものである。
【０００２】
【従来の技術】
従来技術のＩＧＢＴの構成の一例として、図７にトレンチＩＧＢＴのチップの上面を、図８にこのチップに設けられた各々のセルの縦断面構造を、さらに図９に回路構成をそれぞれ示し、このトレンチＩＧＢＴの製造方法について述べる。
【０００３】
Ｐ+型コレクタ層６、Ｎ+型バッファ層５、及びＮ-型基板１を有するＰ+／Ｎ+／Ｎ-型エピタキシャルウェーハのＮ-型基板１の表面上に、Ｐ型ベース領域１０７、Ｐ+型拡散領域１０８、Ｎ+型エミッタ領域９を不純物拡散により形成する。
【０００４】
次に、Ｐ型ベース領域１０７とＮ+型エミッタ領域９とを突き抜けてトレンチを形成し、トレンチ側壁にゲート酸化膜１０を形成し、そのトレンチ内に多結晶シリコンゲート電極１１を埋め込む。
【０００５】
さらにその表面上に、層間膜１２を形成してパターニングし、Ｎ+型エミッタ領域９とＰ+型拡散領域１０８の表面を開口し、基板１の裏面側からコレクタ電極１３、表面側からエミッタ電極２を形成し、さらにＩＧＢＴ全体のゲート電極３及びゲート配線４を形成する。ここで、図７において、エミッタ電極２の下方に位置する複数本の多結晶シリコンゲート電極１１に沿って、図８に示された構成を有する複数のセルがそれぞれ配置されている。
【０００６】
【発明が解決しようとする課題】
しかし、従来のＩＧＢＴには次のような損失特性に関する問題があった。
【０００７】
ＩＧＢＴの損失には、定常損失とスイッチング損失とが存在し、これらの損失の低減を図ることが要求されている。
【０００８】
従来は、ＩＧＢＴのチップにおける各セルを微細化することでオン電圧（ＶＣＥ（Ｓａｔ））を低下させ、定常損失の低減を図ってきた。
【０００９】
一方、スイッチング損失は、ターンオフ時のテイル損失を低下することにより行われてきた。
【００１０】
ところで、オン電圧の低下はトレンチゲート構造の採用によるセルの微細化によって達成されてきた。しかし、ターンオフ時のテイル損失の低下は、例えば電子線を照射して結晶欠陥を増加させ、ホール電流を短時間で消滅させるライフタイムコントロールという手法により図られてきた。この手法によれば、キャリア濃度が低減しテイル損失は低下するが、一方のオン電圧の低下には逆効果となる。このように、トータル損失として、オン電圧の低下とテイル損失の低下とはトレードオフの関係にあり、テイル損失の低下は十分に実現されていなかった。
【００１１】
本発明は上記事情に鑑み、定常損失の低減化及び動作特性を損なうことなく、スイッチング損失の低下を実現することが可能な半導体装置を提供することを目的とする。
【００１２】
【課題を解決する手段】
本発明の半導体装置は、複数のセルが設けられ、各々の前記セルのエミッタ領域が共通のエミッタ電極を介して少なくとも１本のエミッタワイヤに少なくとも１箇所のボンディング部において接続された絶縁ゲート型バイポーラ半導体装置であって、前記ボンディング部からの距離が近いセルより、前記ボンディング部からの距離が遠いセルの方が閾値が高いことを特徴としている。
【００１３】
又は本発明の半導体装置は、前記ボンディング部からの距離が近いセルより、前記ボンディング部からの距離が遠いセルの方が、表面に一導電型の拡散層が形成された一導電型のベース領域における前記ベース領域の不純物濃度が高いことを特徴とする。
【００１４】
あるいは本発明の半導体装置は、前記ボンディング部からの距離が近いセルより、前記ボンディング部からの距離が遠いセルの方が、一導電型のベース領域の表面に形成され、前記ベース領域と前記エミッタ電極とを接続する一導電型の前記拡散領域の不純物濃度が高いことを特徴とする。
【００１６】
ここでセルの閾値、前記ベース領域の不純物濃度、前記拡散領域の不純物濃度は、前記ボンディング部からの距離に従って連続的に変化してもよい。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
従来は、ＩＧＢＴにおける各セルの閾値を全て均一に設計し均一に動作させていた。
【００１８】
即ち、図７において、エミッタ電極２にボンディング接続されたエミッタワイヤのボンディング部（ここで、１箇所接続する場合のエミッタワイヤのボンディング部をＷ１、２箇所接続する場合のエミッタワイヤのボンディング部をＷ２で示す）から各々のセルまでの距離にかかわらず、全て均一に図８に示される縦断面構造を有するようにセルを構成していた。
【００１９】
これに対し本実施の形態では、図１に示されたエミッタワイヤのボンディング部Ｗ１あるいはＷ２直下のセルよりも、エミッタワイヤのボンディング部Ｗ１又はＷ２から離れるに従ってセルの閾値が高くなるように設定している点に特徴がある。
【００２０】
例えば、エミッタワイヤＷ１又はＷ２のボンディング部と、閾値Ｖthとの関係を示した図６のように、ボンディング部直下（距離ゼロ）のときは閾値Ｖthが４［Ｖ］で、距離が離れるに従って閾値が大きくなり、距離が２［ｍｍ］のとき約７［Ｖ］となる。
【００２１】
これにより、ターンオフ時において、エミッタワイヤのボンディング部Ｗ１又はＷ２から離れた位置にあるセルにおいて従来残留していたホール電流が、ワイヤ直下のセルとほぼ同じタイミングで効率よくエミッタ電極２からエミッタワイヤを介して外部に排出されるので、フォールタイムが短縮しスイッチング損失が低減することになる。
【００２２】
また、ターンオン特性およびＶＣＥ（Ｓａｔ）特性は、本来の規格に合わせたエミッタワイヤのボンディング部直下に位置するセルの閾値特性で動作するので、要求されている動作特性及び定常損失の低減化を損なうおそれがない。
【００２３】
すなわち、本実施の形態により、定常損失の低減及び動作特性を損なうことなくスイッチング損失を十分に低減することが可能である。
【００２４】
図１に本実施の形態によるトレンチＩＧＢＴのチップを上面から見た平面構成、図２に同ＩＧＢＴのチップに設けられた複数のセルのうち、エミッタワイヤのボンディング部Ｗ１又はＷ２直下に位置するセルの縦断面構造、図３にエミッタワイヤのボンディング部Ｗ１又はＷ２から離れた位置にあるセルの縦断面構造、さらに図２及び図３におけるＡ−Ａ線に沿う横断面構造の一例を図４に、他の例を図５にそれぞれ示す。
【００２５】
エミッタワイヤのボンディング部Ｗ１又はＷ２直下に位置するセルの縦断面構造は、図８を用いて説明した従来のセルの構造と同様であり、説明を省略する。
【００２６】
エミッタワイヤのボンディング部Ｗ１又はＷ２から離れた位置にあるセルの縦断面構造は、図３に示されているように、拡散領域８ａの面積がエミッタワイヤのボンディング部直下のセルの拡散領域８よりも大きく設定されている。このように、拡散領域８ａの面積が大きいことにより、エミッタワイヤのボンディング部直下のセルよりも閾値が高くなる。ここで、エミッタワイヤのボンディング部Ｗ１又はＷ２直下に位置するセルの閾値は、定格の閾値に合致させることとする。
【００２７】
上記構造を採用したことにより、ターンオフ時にホール電流が効率よくエミッタ電極２からエミッタワイヤを介して外部へ排出されるので、フォールタイムが減少しスイッチング損失を低減させることができる。
【００２８】
また、ターンオン特性及び動作特性は、要求されている規格に合わせたエミッタワイヤ直下のセルの閾値特性でチップ全体が動作することにより、損なわれるおそれがない。従って、必要な動作特性を維持し、定常損失の低減化を損なうことなく、スイッチング損失の低減を実現することが可能である。
【００２９】
ここで、エミッタワイヤのボンディング部Ｗ１又はＷ２直下のセルの拡散領域８の面積と、エミッタワイヤのボンディング部Ｗ１又はＷ２から離れた位置にあるセルの拡散領域８ａの面積とは、図４に示されたように連続的に変化してもよく、あるいは図５に示されたように段階的に不連続に変化してもよい。
【００３０】
また、図１にはエミッタワイヤが１本の場合のボンディング部Ｗ１、あるいは２本の場合のボンディング部Ｗ２がそれぞれ示されているが、３本以上エミッタワイヤが接続される場合にも本発明を適用することができる。いずれの場合であっても、エミッタワイヤのボンディング部直下のセルよりエミッタワイヤのボンディング部から離れた位置のセルの方が閾値が高くなるように設定されていればよい。
【００３１】
上述した実施の形態は一例であり、本発明を限定するものではない。上記実施の形態では、エミッタワイヤのボンディング部直下に位置するセルとワイヤのボンディング部直下から離れた位置にあるセルとの間で閾値を変えるため、エミッタ電極２とベース領域７とを接続する拡散領域８、８ａの面積を変えている。しかし、他の手法を用いて閾値を変えることもできる。
【００３２】
例えば、拡散層８の面積を変えずに不純物濃度のみを変える手法、又は拡散層８の面積及び不純物濃度を共に変える手法、あるいはベース領域７の不純物濃度を変える手法のいずれかにより、閾値を変えてもよい。
【００３３】
【発明の効果】
以上説明したように、本発明の半導体装置は、エミッタワイヤのボンディング部からの距離が近いセルより遠いセルの閾値が高く設定されていることにより、動作特性及び定常損失に影響を与えることなく、ターンオフ時において従来は残存し易かったエミッタワイヤのボンディング部から離れたセルにおけるホール電流が短時間でエミッタワイヤを介して外部に排出されるので、フォールタイムが減少しスイッチング損失を低減させることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態によるＩＧＢＴのチップの平面構成を示した上面図。
【図２】同ＩＧＢＴに設けられた複数のセルのうち、エミッタワイヤのボンディング部直下に位置するセルの縦断面構成を示した縦断面図。
【図３】同ＩＧＢＴにおけるエミッタワイヤのボンディング部から離れた位置にあるセルの縦断面構成を示した縦断面図。
【図４】図２及び図３におけるＡ−Ａ線に沿う横断面及び縦断面構造の一例を示す斜視図。
【図５】図２及び図３におけるＡ−Ａ線に沿う横断面及び縦断面構造の他の例を示す斜視図。
【図６】同ＩＧＢＴにおけるセルの閾値とエミッタワイヤのボンディング部までの距離との関係を示すグラフ。
【図７】従来のＩＧＢＴのチップの平面構成を示した上面図。
【図８】同ＩＧＢＴにおける各セルの縦断面構成を示した縦断面図。
【図９】同ＩＧＢＴの回路構成を示した回路図。
【図１０】図８におけるＢ−Ｂ線に沿う横断面及び縦断面構造の一例を示す斜視図。
【符号の説明】
１  Ｎ-型半導体基板
２  エミッタ電極
３  ゲート電極
４  ゲート配線
５  Ｎ+型バッファ層
６  Ｐ+型コレクタ層
７  Ｐ型ベース層
８、８ａ  Ｐ+型拡散領域
９  Ｎ+型エミッタ領域
１０  ゲート酸化膜
１１  多結晶シリコンゲート電極
１２  層間膜
１３  コレクタ電極
Ｗ１、Ｗ２  エミッタワイヤのボンディング部
【図１】
0003708014.tif 000002
【図２】
0003708014.tif 000003
【図３】
0003708014.tif 000004
【図４】
0003708014.tif 000005
【図５】
0003708014.tif 000006
【図６】
0003708014.tif 000007
【図７】
0003708014.tif 000008
【図８】
0003708014.tif 000009
【図９】
0003708014.tif 000010
【図１０】
0003708014.tif 000011