(57)【特許請求の範囲】
【請求項１】
第１の入力インターフェースブロックから入力された第１の送信パケットデータにＦＣＳデータ部分を付加するＦＣＳ付加ブロックと、
前記ＦＣＳ付加ブロックから入力されたオクテット単位の第２の送信パケットデータに、オクテット単位のフラグデータ部分を付加するフラグ付加ブロックと、
前記フラグ付加ブロックから入力された第３の送信パケットデータに' ０' インサーションを行った第４の送信パケットデータを、第１の出力インターフェースブロックに出力するインサーションブロックと、
を有することを特徴とするＨＤＬＣ送信回路。
【請求項２】
前記フラグ付加ブロックは、
前記第２の送信パケットデータとオクテット単位の位相関係が確保された、前記ＦＣＳ付加ブロックが出力した送信パケットデータ出力期間信号をタイミングに、スタート／エンドフラグを発生させ、第１のフラグデータを作成するスタート／エンドフラグ発生回路と、
前記送信パケットデータ出力期間信号をタイミングに、連続フラグを発生させ、第２のフラグデータを作成するフラグ連続発生回路と、
前記ＦＣＳ付加ブロックが出力した前記第２の送信パケットデータと、前記第１のフラグデータと、前記第２のフラグデータと、を選択切替して、前記第３の送信パケットデータを作成して、前記インサーションブロックに出力する制御回路と、
を有することを特徴とする請求項１記載のＨＤＬＣ送信回路。
【請求項３】
第１の入力インターフェースから入力された第１の送信パケットデータにＦＣＳデータ部分を付加するＦＣＳ付加工程と、
前記ＦＣＳ付加工程により前記ＦＣＳデータ部分が付加されたオクテット単位の第２の送信パケットデータに、オクテット単位のフラグデータ部分を付加するフラグ付加工程と、
前記フラグ付加工程により前記フラグデータ部分が付加された第３の送信パケットデータに' ０' インサーションを行うインサーション工程と、
を有することを特徴とするＨＤＬＣ送信方法。
【請求項４】
第２の入力インターフェースブロックから入力された第１の受信パケットデータからフラグデータ部分を削除するフラグ削除ブロックと、
前記フラグ削除ブロックから入力された第２の受信パケットデータのパケット長が所定のバイト数未満のショートパケットを廃棄するフィルタリングブロックと、
前記フィルタリングブロックから入力された第３の受信パケットデータから' ０' インサーションされたビットを削除するデリーションブロックと、
前記デリーションブロックから入力された第４の受信パケットデータからＦＣＳデータ部分を削除した第５の受信パケットを第２の出力インターフェースブロックに出力するＦＣＳ削除ブロックと、
を有することを特徴とするＨＤＬＣ受信回路。
【請求項５】
前記フィルタリングブロックは、
前記第２の受信パケットデータを前記所定のバイト数シフトして、前記第３の受信パケットデータを出力するデータ信号シフト部と、
前記フラグ削除ブロックが出力したフラグ箇所を示すパルス信号を１バイト分に引延ばす引延ばし部と、
前記引延ばし部により引延ばされた信号を前記所定のバイト数分シフトする制御信号シフト部と、
前記フラグ箇所を示すパルス信号を基に、マスク信号を発生させるマスク回路と、
前記制御信号シフト部の出力信号と、前記マスク回路が発生させた前記マスク信号とに論理演算を行い、前記第２の受信パケットデータが前記所定のバイト数未満のときにノンアクティブとなる受信パケットデータ出力期間信号を生成し、前記デリーションブロックに出力する論理演算素子と、
を有することを特徴とする請求項４記載のＨＤＬＣ受信回路。
【請求項６】
前記所定のバイト数は、４バイトであることを特徴とする請求項４または５記載のＨＤＬＣ受信回路。
【請求項７】
第２の入力インターフェースから入力された第１の受信パケットデータからフラグデータ部分を削除するフラグ削除工程と、
前記フラグ削除工程により前記フラグデータ部分が削除された第２の受信パケットデータのパケット長が所定のバイト数未満のショートパケットを廃棄するフィルタリング工程と、
前記フィルタリング工程によりフィルタリングされた第３の受信パケットデータから' ０' インサーションされたビットを削除するデリーションブ工程と、
前記デリーション工程により前記' ０' インサーションされたビットが削除された第４の受信パケットデータからＦＣＳデータ部分を削除するＦＣＳ削除工程と、
を有することを特徴とするＨＤＬＣ受信方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＨＤＬＣショートパケットの発生を阻止したり、ショートパケットを廃棄する構成を論理回路で実現するＨＤＬＣ送信回路、ＨＤＬＣ送信方法、ＨＤＬＣ受信回路、およびＨＤＬＣ受信方法に関する。
【０００２】
【従来の技術】
実開平２−４７８４９号公報に開示されているように、ＨＤＬＣ送受信回路は、プロセッサではなく、論理回路で実現する場合、ショートパケットに対する処置回路が複雑になりやすい。また、本発明に関連する従来技術として、特開２００２−５１１０２号公報は、ＨＤＬＣフレーム変換回路における処理速度を向上させるために、後段にあるブロック程優先して処理する制御を行う優先処理回路を設ける技術を開示している。図１５は、従来のＨＤＬＣ受信ブロック構成図及び送信ブロック構成図である。図１６は、従来のＨＤＬＣ受信ブロック構成図のタイミング図である。図１７は、従来の送信ブロック構成図のタイミング図である。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記従来技術は、ショートパケットに対する処置回路が複雑になりやすいため、論理回路の増大による消費電力問題があった。
【０００４】
本発明は、以上の問題点を解決するためになされたものであり、ＨＤＬＣショートパケットの発生を阻止したり、ショートパケットを廃棄することにより、ＨＤＬＣ回路内の論理回路を簡素化し、消費電力を低減するＨＤＬＣ送信回路、ＨＤＬＣ送信方法、ＨＤＬＣ受信回路、およびＨＤＬＣ受信方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の発明は、第１の入力インターフェースブロックから入力された第１の送信パケットデータにＦＣＳデータ部分を付加するＦＣＳ付加ブロックと、ＦＣＳ付加ブロックから入力されたオクテット単位の第２の送信パケットデータに、オクテット単位のフラグデータ部分を付加するフラグ付加ブロックと、フラグ付加ブロックから入力された第３の送信パケットデータに' ０' インサーションを行った第４の送信パケットデータを、第１の出力インターフェースブロックに出力するインサーションブロックと、を有することを特徴としている。
【０００６】
請求項２記載の発明は、請求項１記載の発明において、フラグ付加ブロックは、第２の送信パケットデータとオクテット単位の位相関係が確保された、ＦＣＳ付加ブロックが出力した送信パケットデータ出力期間信号をタイミングに、スタート／エンドフラグを発生させ、第１のフラグデータを作成するスタート／エンドフラグ発生回路と、送信パケットデータ出力期間信号をタイミングに、連続フラグを発生させ、第２のフラグデータを作成するフラグ連続発生回路と、ＦＣＳ付加ブロックが出力した第２の送信パケットデータと、第１のフラグデータと、第２のフラグデータと、を選択切替して、第３の送信パケットデータを作成して、インサーションブロックに出力する制御回路と、を有することを特徴としている。
【０００７】
請求項３記載の発明は、第１の入力インターフェースから入力された第１の送信パケットデータにＦＣＳデータ部分を付加するＦＣＳ付加工程と、ＦＣＳ付加工程によりＦＣＳデータ部分が付加されたオクテット単位の第２の送信パケットデータに、オクテット単位のフラグデータ部分を付加するフラグ付加工程と、フラグ付加工程によりフラグデータ部分が付加された第３の送信パケットデータに' ０' インサーションを行うインサーション工程と、を有することを特徴としている。
【０００８】
請求項４記載の発明は、第２の入力インターフェースブロックから入力された第１の受信パケットデータからフラグデータ部分を削除するフラグ削除ブロックと、フラグ削除ブロックから入力された第２の受信パケットデータのパケット長が所定のバイト数未満のショートパケットを廃棄するフィルタリングブロックと、フィルタリングブロックから入力された第３の受信パケットデータから' ０' インサーションされたビットを削除するデリーションブロックと、デリーションブロックから入力された第４の受信パケットデータからＦＣＳデータ部分を削除した第５の受信パケットを第２の出力インターフェースブロックに出力するＦＣＳ削除ブロックと、を有することを特徴としている。
【０００９】
請求項５記載の発明は、請求項４記載の発明において、フィルタリングブロックは、第２の受信パケットデータを所定のバイト数シフトして、第３の受信パケットデータを出力するデータ信号シフト部と、フラグ削除ブロックが出力したフラグ箇所を示すパルス信号を１バイト分に引延ばす引延ばし部と、引延ばし部により引延ばされた信号を所定のバイト数分シフトする制御信号シフト部と、フラグ箇所を示すパルス信号を基に、マスク信号を発生させるマスク回路と、制御信号シフト部の出力信号と、マスク回路が発生させたマスク信号とに論理演算を行い、第２の受信パケットデータが所定のバイト数未満のときにノンアクティブとなる受信パケットデータ出力期間信号を生成し、デリーションブロックに出力する論理演算素子と、を有することを特徴としている。
【００１０】
請求項６記載の発明は、請求項４または５記載の発明において、所定のバイト数は、４バイトであることを特徴としている。
【００１１】
請求項７記載の発明は、第２の入力インターフェースから入力された第１の受信パケットデータからフラグデータ部分を削除するフラグ削除工程と、フラグ削除工程によりフラグデータ部分が削除された第２の受信パケットデータのパケット長が所定のバイト数未満のショートパケットを廃棄するフィルタリング工程と、フィルタリング工程によりフィルタリングされた第３の受信パケットデータから' ０' インサーションされたビットを削除するデリーション工程と、デリーション工程により' ０' インサーションされたビットが削除された第４の受信パケットデータからＦＣＳデータ部分を削除するＦＣＳ削除工程と、を有することを特徴としている。
【００１２】
【発明の実施の形態】
まず、本発明を概説すると、本発明は、ＨＤＬＣ(High level Data Link Control procedures) の送受信回路において、プロセッサではなく、論理回路で実現する場合、４バイト未満のショートパケット廃棄回路やショートパケット発生防止回路を設けたことを特徴とするものである。
【００１３】
図１は、本発明の実施の形態によるＨＤＬＣ受信ブロック構成図及び送信ブロック構成図である。ＨＤＬＣ受信ブロック構成図は、従来基本ブロック構成に対し、フィルタリングブロック３が新設されている。フィルタリングブロック３は、受信パケットにおいて４ｂｙｔｅ（３２ｂｉｔ）未満のショートパケットを廃棄する。従って、上記フィルタリングブロック３によって廃棄される受信パケットは、後段ブロックへ透過しないため、低消費電力化の効果が得られる。また、フィルタリングブロック３の後段ブロックは、４ｂｙｔｅ未満のショートパケットを受信パケットとして扱わないため、アラーム検出回路等の論理回路の簡素化を図ることができる。
【００１４】
次に、ＨＤＬＣ送信ブロック構成図は、従来基本ブロック構成に対し、フラグ付加ブロック１０がインサーションブロック１１の前段に位置している。この位置のフラグ付加ブロック１０は、送信パケットにインサーションブロック１１による' ０' ｂｉｔ挿入が無いため、送信パケット間がオクテット単位時間間隔となり、送信パケット間のフラグデータ挿入が容易に行うことができる。すなわち、送信パケット間のショートパケット発生防止が容易であり、従来基本ブロック構成位置のものより論理回路の簡素化が図れる。
【００１５】
以下、本発明の実施の形態を添付図面を参照しながら詳細に説明する。図１において、ＨＤＬＣ受信ブロック構成図は、入力インターフェースブロック１、フラグ削除ブロック２、フィルタリングブロック３、デリーションブロック４、ＦＣＳ（frame check sequence）削除ブロック５、出力インターフェースブロック６、及び優先処理機能及びアラーム検出回路ブロック７で構成される。本発明の特徴は、上記フィルタリングブロック３を新設した事にある。
【００１６】
図２は、フィルタリングブロック３の機能構成図である。フィルタリングブロック３の機能構成は、データ信号シフト部３１、引延ばし部３２、制御信号シフト部３３、３２ｂｉｔマスク回路／３２ｂｉｔ送り回路／廃棄通知回路部３４、及びＮＯＲ回路部３５で構成される。
【００１７】
データ信号シフト部３１は、パケットデータ入力ＤＩＮを４ｂｙｔｅ（３２ｂｉｔ）分シフトし、パケットデータ出力ＤＯＵＴする。引延ばし部３２は、前段フラグ削除ブロック２からのＦＬＧＤＥＴ＿ＰＬＳ入力１ｂｉｔパルスを１ｂｙｔｅ（８ｂｉｔ）分引延ばす。制御信号シフト部３３は、引延ばし部３２により１ｂｙｔｅ（８ｂｉｔ）分、引延ばされた出力信号を４ｂｙｔｅ（３２ｂｉｔ）分シフトし出力する。
【００１８】
３２ｂｉｔマスク回路／３２ｂｉｔ送り回路／廃棄通知回路部３４は、制御信号シフト部３３からの出力信号に対し、マスク制御するための信号を生成する。また、４ｂｙｔｅ未満のショートパケットを検知し、ＳＨＯＲＴ＿ＤＥＴに導出し、優先処理機能及びアラーム検出回路ブロック７に通知する。ＮＯＲ回路部３５は、制御信号シフト部３３からの出力信号と、３２ｂｉｔマスク回路／３２ｂｉｔ送り回路／廃棄通知回路部３４からの出力信号とを入力とするＮＯＲ論理回路であり、マスク処理後、その出力を出力信号ＶＡＬＩＤ＿ＯＵＴに導出する。
【００１９】
次に、図１に戻り、ＨＤＬＣ送信ブロック構成図は、入力インターフェースブロック８、ＦＣＳ付加ブロック９、フラグ付加ブロック１０、インサーションブロック１１、出力インターフェースブロック１２、及び優先処理機能ブロック１３で構成される。本発明の特徴は、上記フラグ付加ブロック１０の構成位置にある。
【００２０】
図３は、フラグ付加ブロック１０の機能構成図である。フラグ付加ブロック１０の機能構成は、スタート／エンドフラグ発生回路部１０１、フラグ連続発生回路部１０２、及び制御回路部１０３で構成される。スタート／エンドフラグ発生回路部１０１は、パケットデータ入力ＤＩＮに対しスタートフラグ及びエンドフラグを挿入させるためのフラグパターンを発生出力させる。フラグ連続発生回路部１０２は、パケットデータ間のアイドル状態時のパターンデータ挿入のためのフラグパターンを発生出力させる。制御回路部１０３は、パケットデータ入力ＤＩＮと、スタート／エンドフラグ発生回路部１０１からの出力信号と、フラグ連続発生回路部１０２からの出力信号とを選択し、出力信号ＤＯＵＴに導出する。また、パケットデータ出力期間を示す信号ＶＡＬＩＤ＿ＯＵＴを出力する。さらに、スタートフラグ及びエンドフラグの挿入タイミングを示す信号ＥＮを出力する。
【００２１】
以下、本発明の実施の形態の動作について説明する。まず、図１のＨＤＬＣ受信ブロック構成図の動作について、図４のタイミング図を用いて説明する。本タイミング図は、４ｂｙｔｅ以上のデータ長でＨＤＬＣフレーム受信パケットを１つ受信した場合の各ブロックの出力動作を示している。
【００２２】
入力インターフェースブロック１は、受信パケット出力信号ＤＯＵＴ１よりＨＤＬＣフレーム受信パケットを１つ出力している。フラグ削除ブロック２は、上記ＤＯＵＴ１からの受信パケットのフラグデータ部分を削除して、受信パケット出力信号ＤＯＵＴ２へ出力する。また、パケットデータ出力期間を示す信号ＶＡＬＩＤ＿ＯＵＴ２を出力する。
【００２３】
フィルタリングブロック３は、上記ＤＯＵＴ２からの受信パケット長が４ｂｙｔｅ以上であれば、受信パケット出力信号ＤＯＵＴ３及びパケットデータ出力期間を示す信号ＶＡＬＩＤ＿ＯＵＴ３へその受信パケットを透過させる。４ｂｙｔｅ未満であれば、パケットデータ出力期間を示す信号ＶＡＬＩＤ＿ＯＵＴ３は、ノンアクティブ' ０' となる。
【００２４】
デリーションブロック４は、上記ＤＯＵＴ３からの受信パケットにＨＤＬＣフレーム規格による' ０' ｂｉｔ挿入が存在した場合、' ０' ｂｉｔ削除を行い、受信パケット出力信号ＤＯＵＴ４へ出力する。また、パケットデータ出力期間を示す信号ＶＡＬＩＤ＿ＯＵＴ４を出力する。さらに' ０' ｂｉｔ削除のタイミングパルス信号ＥＮ４を出力する。
【００２５】
ＦＣＳ削除ブロック５は、上記ＤＯＵＴ４からの受信パケットのＦＣＳデータ部分を削除して、受信パケット出力信号ＤＯＵＴ５へ出力する。また、パケットデータ出力期間を示す信号ＶＡＬＩＤ＿ＯＵＴ５を出力する。
【００２６】
出力インターフェースブロック６は、上記ＤＯＵＴ５からの受信パケットを受信パケット出力信号ＤＯＵＴ６へ出力する。また、パケットデータ出力期間を示す信号ＶＡＬＩＤ＿ＯＵＴ６を出力する。さらに、優先処理機能用の制御信号ＥＮ６信号を出力する。
【００２７】
優先処理機能及びアラーム検出回路ブロック７については、上記各ブロックへの制御信号生成や上記各ブロックからの情報より、各種アラーム信号生成機能のため、タイミングチャートでの動作説明は割愛する。尚、上記図４のタイミング図は、各ブロック出力信号の位相関係を時間軸で表記していない。主に各ブロックのＨＤＬＣフレームに対する機能動作を表記している。
【００２８】
次に、図１のＨＤＬＣ受信ブロック構成図の動作について図５のタイミング図を用いて説明する。本タイミング図は、４ｂｙｔｅ未満のデータ長でＨＤＬＣフレーム受信パケットを１つ受信した場合の各ブロックの出力動作を示している。上記図４のタイミング図との相違点は、フィルタリングブロック３において受信パケット長が４ｂｙｔｅ未満であるため、パケットデータ出力期間を示す信号ＶＡＬＩＤ＿ＯＵＴ３は、ノンアクティブ' ０' となっている点である。従って、フィルタリングブロック３より後段のブロックは、すべてＨＤＬＣフレーム受信パケットに対する機能動作を行わない。
【００２９】
次に、図２に示したフィルタリングブロック３の機能構成図の動作について図６及び図７のタイミング図を用いて説明する。図６は、４ｂｙｔｅのデータ長パケットを連続して受信した場合のフィルタリングブロック３の動作を示している。データ信号シフト部３１は、受信パケット入力ＤＩＮを４ｂｙｔｅ（３２ｂｉｔ）分シフトした信号' ａ' を受信パケット出力信号ＤＯＵＴへ出力する。引延ばし部３２は、受信パケット中のフラグ箇所を示すパルス信号ＦＬＧＤＥＴ＿ＰＬＳを１ｂｙｔｅ（８ｂｉｔ）分引延ばす。
【００３０】
制御信号シフト部３３は、引延ばし部３２からの出力信号を４ｂｙｔｅ（３２ｂｉｔ）分シフトした信号' ｂ' を出力する。３２ｂｉｔマスク回路／３２ｂｉｔ送り回路／廃棄通知回路部３４は、制御信号シフト部３３からの出力信号に対し、マスク制御するための信号' ｃ' を出力する。また、４ｂｙｔｅ未満のショートパケットを検知した場合、ＳＨＯＲＴ＿ＤＥＴに' １' パルスを出力する。図６に示すタイミング図においては、受信パケットはすべて４ｂｙｔｅであるため、ＳＨＯＲＴ＿ＤＥＴは、' ０' のままである。
【００３１】
ＮＯＲ回路部３５は、制御信号シフト部３３からの出力信号' ｂ' と、３２ｂｉｔマスク回路／３２ｂｉｔ送り回路／廃棄通知回路部３４からの出力信号' ｃ' とを入力とするＮＯＲ論理回路であり、その出力をＶＡＬＩＤ＿ＯＵＴとする。図６は４ｂｙｔｅのデータ長パケットを連続したものなので、フィルタリングブロック３に入力された受信パケットは、すべて出力信号へ透過される。ＶＡＬＩＤ＿ＯＵＴが' １' アクティブで受信パケット透過を示している。
【００３２】
次に、図７は、４ｂｙｔｅと３ｂｙｔｅのデータ長パケットを混在させた場合のフィルタリングブロック３の動作を示している。上記図６のタイミング図との相違点は、受信パケット中で３ｂｙｔｅのデータ長パケット部分のＶＡＬＩＤ＿ＯＵＴが' ０' となり、３ｂｙｔｅのデータ長パケットが透過されていない点である。また、４ｂｙｔｅ未満のショートパケットを検知したため、ＳＨＯＲＴ＿ＤＥＴに' １' パルスを出力している。
【００３３】
次に、図１のＨＤＬＣ送信ブロック構成図の動作を図８のタイミング図を用いて説明する。本タイミング図は、送信パケットデータを１つ送信させた場合の各ブロックの出力動作を示している。入力インターフェースブロック８は、パケットデータを送信パケットデータ出力信号ＤＯＵＴ１に出力している。また、パケットデータ出力期間を示す信号ＶＡＬＩＤ＿ＯＵＴ１を出力する。さらに優先処理機能用の制御信号ＥＮ１を出力する。
【００３４】
ＦＣＳ付加ブロック９は、上記ＤＯＵＴ１からの送信パケットデータにＦＣＳデータ部分を付加し、送信パケットデータ出力信号ＤＯＵＴ２に出力する。また、パケットデータ出力期間を示す信号ＶＡＬＩＤ＿ＯＵＴ２を出力する。さらに、ＦＣＳ付加タイミング信号ＥＮ２を出力する。
【００３５】
フラグ付加ブロック１０は、上記ＤＯＵＴ２からの送信パケットデータにフラグデータ部分を付加し、送信パケットデータ出力信号ＤＯＵＴ３に出力する。また、パケットデータ出力期間を示す信号ＶＡＬＩＤ＿ＯＵＴ３を出力する。さらに、フラグ付加タイミング信号ＥＮ３を出力する。
【００３６】
インサーションブロック１１は、上記ＤＯＵＴ３からの送信パケットデータに対しＨＤＬＣフレーム規格により' ０' ｂｉｔ挿入し、送信パケットデータ出力信号ＤＯＵＴ４に出力する。また、パケットデータ出力期間を示す信号ＶＡＬＩＤ＿ＯＵＴ４を出力する。さらに、' ０' ｂｉｔ挿入タイミングパルス信号ＥＮ４を出力する。
【００３７】
出力インターフェースブロック１２は、上記ＤＯＵＴ４からの送信パケットデータを送信パケットデータ出力信号ＤＯＵＴ５に出力する。また、優先処理機能用の制御信号ＥＮ５を出力する。優先処理機能ブロック１３については、上記各ブロックへの制御信号生成機能のため、タイミングチャートでの動作説明は割愛する。尚、上記図８のタイミング図は、各ブロック出力信号の位相関係を時間軸で表記していない。主に各ブロックのＨＤＬＣフレーム生成に対する機能動作を表記している。
【００３８】
次に、図３に示すフラグ付加ブロック１０の機能構成図の動作について図９及び図１０のタイミング図を用いて説明する。図９は、本発明のＨＤＬＣ送信ブロック構成の場合のタイミング図を示している。スタート／エンドフラグ発生回路部１０１は、前段ＦＣＳ付加ブロック９からのパケットデータ出力期間を示す信号ＶＡＬＩＤ＿ＯＵＴを、入力信号ＶＡＬＩＤ＿ＩＮとして取込みスタート／エンドフラグ発生タイミングとし、フラグデータ出力信号' ａ' を出す。
【００３９】
フラグ連続発生回路部１０２は、入力信号ＶＡＬＩＤ＿ＩＮをフラグ連続発生タイミングとし、フラグデータ出力信号' ｂ' を出す。制御回路部１０３は、前段ＦＣＳ付加ブロック９からの送信パケットデータである送信パケットデータ入力ＤＩＮと、スタート／エンドフラグ発生回路部１０１の出力信号' ａ' と、フラグ連続発生回路部１０２の出力信号' ｂ' とを選択切替えし、送信パケットデータ出力信号ＤＯＵＴに出力する。
【００４０】
上記送信パケットデータ入力ＤＩＮは、前段ＦＣＳ付加ブロック９からの送信パケットデータであるため、そのパケットデータ長は必ずオクテット単位である。そのため、フラグ連続発生回路部１０２からのフラグ出力信号' ｂ' との位相関係を常にオクテット単位に保つ事が可能である。従って、制御回路部１０３による上記選択切替えが行われても、送信パケットデータ出力信号ＤＯＵＴのパケットデータ間のフラグデータは欠ける事なく挿入される。また、制御回路部１０３は、パケットデータ出力期間を示す信号ＶＡＬＩＤ＿ＯＵＴを出力する。さらに、フラグ付加タイミング信号ＥＮ３を出力する。上記ＶＡＬＩＤ＿ＯＵＴ信号は、スタート／エンドフラグデータ部分は、' ０' ディセーブルとする。
【００４１】
次に、図１０は、従来のＨＤＬＣ送信ブロック構成の場合のタイミング図を示している。上記図９のタイミング図との相違点は、送信パケットデータ入力ＤＩＮが前段インサーションブロックからの送信パケットデータである点である。ゆえに、送信パケットデータ入力ＤＩＮは、インサーションブロック機能である' ０' ｂｉｔ挿入がありえるため、そのパケットデータ長は必ずしもオクテット単位で割切れない。
【００４２】
従って、制御回路部による選択切替えが行われた場合、送信パケットデータ出力信号ＤＯＵＴのパケットデータ間のフラグデータは欠ける場合がある。フラグデータ欠けが起こると、それは数ｂｉｔのショートパケットデータに見えてしまう。尚、ＶＡＬＩＤ＿ＯＵＴ信号は、スタート／エンドフラグデータ部分も、' １' イネーブルとする。
【００４３】
次に、本発明の第２の実施の形態について説明する。本実施の形態のフィルタリングブロック３は、４ｂｙｔｅ（３２ｂｉｔ）未満のショートパケットを廃棄するだけでなく、各種受信パケットを廃棄する機能を持たせる事ができる。図１１に一例を示す。図１１は、上記４ｂｙｔｅ（３２ｂｉｔ）未満のショートパケット廃棄に加え、最初のフラグデータが来るまでのアイドルデータを廃棄（マスク）する保護回路機能（アイドルマスク回路３６）と、フラグデータ（０１１１１１１０）＋１１１１１１で始まる受信パケットを廃棄（マスク）する機能（７Ｅ＋１１１１１１  ＰＫＴ廃棄回路）とを付加したものである。
【００４４】
アイドルマスク回路部３６を図１２のタイミング図で動作説明する。アイドルマスク回路部３６は、受信パケット入力ＤＩＮ中にフラグデータ  ０１１１１１１０  が初めて来たとき、マスク出力信号' ｄ' を' １' から' ０' に変化させる。以後マスク出力信号' ｄ' は、' ０' 固定となる。上記マスク出力信号' ｄ' が' １' の間は、ＶＡＬＩＤ＿ＯＵＴ信号は、' ０' ディセーブルされる。
【００４５】
次に、７Ｅ＋１１１１１１  ＰＫＴ廃棄回路部３７を図１３のタイミング図で動作説明する。７Ｅ＋１１１１１１  ＰＫＴ廃棄回路部３７は、受信パケット入力ＤＩＮ中にフラグデータ（０１１１１１１０）＋１１１１１１で始まる受信パケットがあった場合、マスク出力信号' ｅ' を' １' 出力する。上記マスク出力信号' ｅ' が' １' の間は、ＶＡＬＩＤ＿ＯＵＴ信号は、' ０' ディセーブルされる。結果的に、その受信パケットを廃棄（マスク）させる。上記フラグデータ（０１１１１１１０）＋１１１１１１で始まる受信パケットは、スタートフラグとエンドフラグ間が、オール' １' の場合も含まれる。そのため、受信パケット間のアイドルデータをフラグデータの繰り返しを使用するだけでなく、オール' １' をアイドルデータとする受信パケットを受け付ける事ができる。
【００４６】
次に、本発明の第３の実施の形態について説明する。本実施の形態のフィルタリングブロック３は、４ｂｙｔｅ（３２ｂｉｔ）未満のショートパケットを廃棄するだけでなく、廃棄する受信パケットのパケットデータ長を可変にする事が可能である。図１４に、そのフィルタリングブロック機能構成図を示す。本発明の図２との相違点は、データ信号シフト部３１´と、制御信号シフト部３３´と、＊ｂｉｔマスク回路／＊ｂｉｔ送り回路／廃棄通知回路部３４´のそれぞれのシフト段数を可変としている点である。廃棄したいパケットデータ長分だけ、それぞれのシフト段数を変えれば良い。これにより、各種パケットデータ長の受信パケットを廃棄（マスク）することができる。
【００４７】
なお、上述した実施の形態は、本発明の好適な実施の形態の一例を示すものであり、本発明はそれに限定されることなく、その要旨を逸脱しない範囲内において、種々変形実施が可能である。
【００４８】
【発明の効果】
以上の説明から明らかなように、本発明の第１の効果は、本発明のフィルタリングブロックによって、廃棄される受信パケットは後段ブロックへ透過しないため、低消費電力化の効果が得られる。また、フィルタリングブロックの後段ブロックは、4 バイト未満のショートパケットを受信パケットとして扱わないため、アラーム検出回路等の論理回路の簡素化を図ることができる。
【００４９】
本発明の第２の効果は、本発明のフラグ付加ブロックによって、送信パケット間のショートパケット発生防止が容易になり、従来基本ブロック構成位置のものより論理回路の簡素化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態によるＨＤＬＣ受信ブロック構成図及び送信ブロック構成図である。
【図２】本発明の実施の形態によるフィルタリングブロック３の機能構成図である。
【図３】本発明の実施の形態によるフラグ付加ブロック１０の機能構成図である。
【図４】本発明の実施の形態によるＨＤＬＣ送信ブロックの動作を示すタイミング図である（受信パケットが４ｂｙｔｅ以上の場合の動作）。
【図５】本発明の実施の形態によるＨＤＬＣ送信ブロックの動作を示すタイミング図である（受信パケットが４ｂｙｔｅ未満の場合の動作）。
【図６】本発明の実施の形態による４ｂｙｔｅのデータ長パケットを連続して受信した場合のファイルタリングブロック３の動作を示すタイミング図である。
【図７】本発明の実施の形態による４ｂｙｔｅと３ｂｙｔｅのデータ長パケットを混在させた場合のフィルタリングブロック３の動作を示すタイミング図である。
【図８】本発明の実施の形態によるＨＤＬＣ送信ブロックの動作を示すのタイミング図である。
【図９】本発明の実施の形態によるＨＤＬＣ送信ブロックの動作を示すタイミング図である（フラグ付加ブロック１０の動作）。
【図１０】従来技術によるＨＤＬＣ送信ブロックの動作を示すタイミング図である（フラグ付加ブロック１０の動作）。
【図１１】本発明の第２の実施の形態によるフィルタリングブロック３の機能構成図である。
【図１２】本発明の第２の実施の形態によるファイルタリングブロック３の動作を示すタイミング図である。
【図１３】本発明の第２の実施の形態によるファイルタリングブロック３の動作を示すタイミング図である。
【図１４】本発明の第３の実施の形態によるフィルタリングブロック３の機能構成図である。
【図１５】従来技術によるＨＤＬＣ受信ブロック構成図及び送信ブロック構成図である。
【図１６】従来技術によるＨＤＬＣ受信ブロック構成図のタイミング図である。
【図１７】従来技術による送信ブロック構成図のタイミング図である。
【符号の説明】
１  入力インターフェースブロック
２  フラグ削除ブロック
３  フィルタリングブロック
４  デリーションブロック
５  ＦＣＳ削除ブロック
６  出力インターフェース
７  優先処理機能及びアラーム検出回路
８  入力インターフェースブロック
９  ＦＣＳ付加ブロック
１０  フラグ付加ブロック
１１  インサーションブロック
１２  出力インターフェース
１３  優先処理機能ブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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