(57)【特許請求の範囲】
【請求項１】
所定の位相差を有する多相クロック信号をデジタル制御による発振動作で生成して出力する多相クロック信号出力手段を備え、基準クロック発振回路によって出力される基準クロック信号の周期を前記多相クロック信号の周期に基づいて計測し、その計測値に基づき前記基準クロック信号の周波数を前記多相クロック信号の位相差を分解能としてｎ逓倍したｎ逓倍クロック信号を生成して出力する周波数逓倍回路と、
この周波数逓倍回路によって出力されるｎ逓倍クロック信号がクロック入力端子に与えられて動作するクロック同期回路の動作を停止させて低消費電力モードに移行させる場合に、前記多相クロック信号出力手段の発振動作を停止させる低消費電力制御手段とを備え、
前記周波数逓倍回路は、
前記基準クロック信号の周期に相当する時間を多相クロック信号周期でカウントするカウント手段と、
前記カウント手段によりカウントされたデータを逓倍数設定データに応じたデータに変換して出力するデータ出力手段と、
このデータ出力手段より出力されたデータに基づいて前記ｎ逓倍クロック信号を生成するデジタル制御発振器と、
前記基準クロック信号に基づいて、前記カウント手段及びデジタル制御発振器の動作シーケンスを制御するシーケンス制御手段とを備えて構成されていることを特徴とするクロック制御回路。
【請求項２】
前記カウント手段，前記データ出力手段及び前記デジタル制御発振器は、前記シーケンス制御手段によって設定されるシーケンス制御周期毎にｎ逓倍クロック信号を生成するための動作を行うことを特徴とする請求項１記載のクロック制御回路。
【請求項３】
前記周波数逓倍回路は、前記ｎ逓倍クロック信号の生成を、前記基準クロック信号周期の計測に用いられる多相クロック信号に基づいて行うことを特徴とする請求項１又は２記載のクロック制御回路。
【請求項４】
前記多相クロック発生手段は、複数個の論理反転回路がリング状に接続されてなるリングオシレータとして構成されていることを特徴とする請求項１乃至３の何れかに記載のクロック制御回路。
【請求項５】
前記リングオシレータは、奇数個の論理反転回路で構成されていることを特徴とする請求項４記載のクロック制御回路。
【請求項６】
前記基準クロック発振回路，前記周波数逓倍回路，前記クロック同期回路及び低消費電力制御手段は、半導体集積回路として一体に構成されていることを特徴とする請求項１乃至５の何れかに記載のクロック制御回路。
【請求項７】
所定の位相差を有する多相クロック信号をデジタル制御による発振動作で生成して出力する多相クロック信号出力手段を備え、基準クロック発振回路によって出力される基準クロック信号の周期を前記多相クロック信号の周期に基づいて計測すると共に当該多相クロック信号の位相差を分解能として計測し、その計測値に基づき前記基準クロック信号の周波数を前記多相クロック信号の位相差を分解能としてｎ逓倍したｎ逓倍クロック信号を生成して出力する周波数逓倍回路と、
この周波数逓倍回路によって出力されるｎ逓倍クロック信号がクロック入力端子に与えられて動作するクロック同期回路の動作を停止させて低消費電力モードに移行させる場合に、前記多相クロック信号出力手段の発振動作を停止させる低消費電力制御手段とを備え、
前記周波数逓倍回路は、
前記基準クロック信号の周期に相当する時間を多相クロック信号周期でカウントするカウント手段と、
前記カウント手段によりカウントされたデータを逓倍数設定データに応じたデータに変換して出力するデータ出力手段と、
このデータ出力手段より出力されたデータに基づいて前記ｎ逓倍クロック信号を生成するデジタル制御発振器と、
前記基準クロック信号に基づいて、前記カウント手段及びデジタル制御発振器の動作シーケンスを制御するシーケンス制御手段とを備えて構成されていることを特徴とするクロック制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロック信号がクロック入力端子に与えられると、そのクロック信号に同期して動作するクロック同期回路の動作を停止させて低消費電力モードに移行するように構成されたクロック制御回路に関する。
【０００２】
【従来の技術】
このようなクロック制御回路の従来例を図７に示す。自動車のエンジン制御などを行うＥＣＵ（Ｅｌｅｃｔｒｏｎｉｃ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）  １は、半導体集積回路（ＩＣ）として一体に構成されており、その内部回路として、例えばＣＰＵ２，メモリ３及びゲートアレイ４などのクロック同期回路を有している。そして、これらのＣＰＵ２，メモリ３及びゲートアレイ４のクロック入力端子には、水晶発振子５（ＩＣ１に外付け）及び水晶発振子５を発振させる発振回路６から出力されるクロック信号が与えられており、ＣＰＵ２，メモリ３及びゲートアレイ４はそのクロック信号に同期して動作するようになっている。
【０００３】
このようなＥＣＵ１では、自動車の停車時などＣＰＵ２，メモリ３及びゲートアレイ４の動作が要求されない場合には、消費電力をなるべく低減した状態（スリープモード，低消費電力モード）で待機させておき、動作が要求されるイベントが発生した場合にのみ通常の動作をさせる（スタンバイモード）ように動作モードの切替え行うようにしている。
【０００４】
このようなクロック制御回路における消費電力の大部分は、ＣＰＵ２，メモリ３及びゲートアレイ４の動作によるものであるため、ＥＣＵ１をスリープモードに移行させる場合には、ＣＰＵ２，メモリ３及びゲートアレイ４に対するクロック信号の供給を停止させてこれらの回路の動作を停止させるようにしている。そして、その際には、発振回路６の動作を停止させることで、クロック信号の供給を停止させるようにしていた。
【０００５】
【発明が解決しようとする課題】
しかしながら、発振回路６は、インバータゲートや抵抗等で構成されており、水晶発振子５にバイアスを与えて発振させるようなっている。従って、一旦スリープモードとなり発振を停止させた状態からスタンバイモードに移行させるために発振回路６を動作させると、再度発振が開始されてクロック信号が安定した状態となるまで（発振安定時間）数ｍｓ〜数１００ｍｓ程度の時間を要する。
【０００６】
従って、通常モードへの切替わり時にＣＰＵ２，メモリ３及びゲートアレイ４の動作の開始が遅れてしまう、即ち、ＥＣＵ１の応答が若干遅れてしまうという問題があった。また、この発振安定時間は水晶発振子５の種類などによっても変化するため、ＣＰＵ２，メモリ３及びゲートアレイ４の動作開始時間もそれに応じてばらつきを生じることになる。
【０００７】
本発明は上記事情に鑑みてなされたものであり、その目的は、低消費電力モードからスタンバイモードへ切替わった場合に、クロック同期回路の動作を直ちに開始させることができるクロック制御回路を提供することにある。
【０００８】
【課題を解決するための手段】
請求項１記載のクロック制御回路によれば、周波数逓倍回路は、基準クロック信号の周期を多相クロック信号手段が生成する多相クロック信号周期に基づいて計測すると、その計測値に基づいて基準クロック信号の周波数を多相クロック信号の位相差を分解能としてｎ逓倍したｎ逓倍クロック信号を生成してクロック同期回路に供給する。そして、低消費電力制御手段は、クロック同期回路の動作を停止させて低消費電力モードに移行させる場合に、多相クロック信号出力手段の発振動作を停止させる。
【０００９】
従って、低消費電力モードからクロック同期回路を動作させるために通常動作モードに移行させる場合には、多相クロック信号出力手段の発振動作を開始させれば、周波数逓倍回路がｎ逓倍クロック信号を生成してクロック同期回路に供給を開始するようになる。即ち、デジタル制御による発振動作を行う多相クロック信号出力手段は、極めて短時間で発振停止状態から発振動作を開始することができるので、従来とは異なり、低消費電力モードから通常動作モードへ移行させた場合にクロック同期回路の動作を直ちに開始させることができる。
【００１０】
しかも、周波数逓倍回路により基準クロック信号の周波数をｎ逓倍することができるので、基準クロック信号の周波数を比較的低く設定することが可能となる従って、例えば、基準クロック発振回路に安価な発振子を用いることができる。また、周波数逓倍回路をクロック同期回路の近傍に配置すれば、高速なｎ逓倍クロック信号のラインを回路基板上で長く引き回すことがないので、不要輻射を大幅に低減することもできる。
そして、周波数逓倍回路は、シーケンス制御手段の制御下において、基準クロック信号周期に相当する時間を多相クロック信号周期でカウントし、そのカウントデータを逓倍数設定データに応じたデータに変換してデジタル制御発振器に出力することでｎ逓倍クロック信号を生成する。
従って、ｎ逓倍クロック信号の逓倍数を逓倍数設定データに応じて容易に変化させることができるので、例えば、通常動作モードであっても逓倍数を低く設定して消費電力を抑制することが可能である。また、周波数逓倍回路を、基本的には所謂デジタルＰＬＬ回路と略同様に構成することができるので、例えば、外部のクロック同期回路との間で通信を行うような構成を採用する場合には、位相同期をとるためのループフィルタとしての機能を容易に追加することができる。
【００１１】
請求項２記載のクロック制御回路によれば、カウント手段，データ出力手段及びデジタル制御発振器は、シーケンス制御周期毎にｎ逓倍クロック信号を生成するための動作を行うので、ｎ逓倍クロック信号が常に現在の基準クロック信号に対してｎ逓倍となるように制御することができる。
【００１２】
請求項３記載のクロック制御回路によれば、周波数逓倍回路は、ｎ逓倍クロック信号の生成を、基準クロック信号周期の計測に用いられる多相クロック信号に基づいて行うので、例えば、周囲温度の高低に応じて多相クロック信号出力手段の発振周波数が変動したとしても、基準クロック信号周期の計測とｎ逓倍クロック信号の生成とを共通のクロック信号に基づいて行うことにより、前記発振周波数の変動の影響をキャンセルすることができ、ｎ逓倍クロック信号の周波数精度を向上させることができる。
【００１３】
請求項４記載のクロック制御回路によれば、多相クロック発生手段は、複数個の論理反転回路がリング状に接続されてなるリングオシレータとして構成するので、所定の論理反転回路の出力端子から多相クロック信号を容易に得ることができる。また、多相クロック信号の位相差は、論理反転回路のゲート遅延時間に応じて定まるので、多相クロック信号の発振周波数を極めて高く設定することが容易に可能であるから逓倍クロック信号を生成するための分解能を高く設定することができると共に、分解能の調整なども容易に行うことができる。
【００１４】
請求項５記載のクロック制御回路によれば、リングオシレータを、奇数個の論理反転回路で構成するので、同数の多相クロック信号を得る構成をより少ないゲート数で実現することが可能となり、低消費電力化を一層進めることができる。
【００１５】
請求項６記載のクロック制御回路によれば、基準クロック発振回路，周波数逓倍回路，クロック同期回路及び低消費電力制御手段を半導体集積回路として一体に構成するので、周波数逓倍回路を付加することによるスペースやコストの上昇を抑制することができる。
【００１８】
請求項７記載のクロック制御回路によれば、周波数逓倍回路は、基準クロック信号の周期を多相クロック信号手段が生成する多相クロック信号周期に基づいて計測すると共に多相クロック信号の位相差を分解能として計測すると、その計測値に基づいて基準クロック信号の周波数を多相クロック信号の位相差を分解能としてｎ逓倍したｎ逓倍クロック信号を生成してクロック同期回路に供給する。そして、低消費電力制御手段は、クロック同期回路の動作を停止させて低消費電力モードに移行させる場合に多相クロック信号出力手段の発振動作を停止させる。
そして、周波数逓倍回路は、シーケンス制御手段の制御下において、基準クロック信号周期に相当する時間を多相クロック信号周期でカウントし、そのカウントデータを逓倍数設定データに応じたデータに変換してデジタル制御発振器に出力することでｎ逓倍クロック信号を生成する。
【００１９】
従って、請求項１と同様の効果が得られると共に、基準クロック信号の周期を多相クロック信号の位相差を分解能として計測することで、測定精度を向上させることができる。そして、周波数逓倍回路に設定される逓倍数ｎが比較的小さい場合であっても、基準クロック信号周期の計測値を予め高分解能で得ておくことによって高精度で逓倍処理を行うために必要なデータが損なわれることがないので、処理精度を劣化させずに維持することができる。
【００２０】
【発明の実施の形態】
（第１実施例）
以下、本発明を自動車のＥＣＵ（半導体集積回路）１１に適用した場合の第１実施例について図１乃至図４を参照して説明する。ＥＣＵ（Ｅｌｅｃｔｒｏｎｉｃ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）  １１は、ＥＣＵ１と同様に半導体集積回路（ＩＣ）として構成されており、その内部回路として、ＣＰＵ１２，メモリ１３及びゲートアレイ１４などのクロック同期回路を有している。ＥＣＵ１１には、水晶発振子１５に外付けされており、発振回路（基準クロック発振回路）１６は、水晶発振子１５にバイアスを与えて周波数１６ＫＨｚの基準クロック信号ＰＲＥＦ  を出力するようになっている。
【００２１】
その基準クロック信号ＰＲＥＦ  は周波数逓倍回路１７に与えられており、周波数逓倍回路１７は、その基準クロック信号ＰＲＥＦ  を５１２逓倍した周波数８ＭＨｚ逓倍クロック信号ＰＯＵＴ  を生成して、ＣＰＵ１２，メモリ１３及びゲートアレイ１４のクロック入力端子に出力するようになっている。前記逓倍数は、ＣＰＵ１２より与えられる逓倍数設定データＤＶの値に応じて設定されるものであり、その逓倍数設定データＤＶは、デフォルト値で１０２４逓倍に相当する値“６”に設定される（後述するように、周波数逓倍回路１７の後段において２分周されるため）。
【００２２】
また、周波数逓倍回路１７には、低消費電力制御回路（低消費電力制御手段）１８によってＥＣＵ１１の動作モードを低消費電力モードとスタンバイモードとに切換えるためのモード制御信号ＰＡが出力されるようになっている。低消費電力制御回路１８は、発振回路１６からの基準クロック信号ＰＲＥＦ  が与えられて動作する。
【００２３】
キー検出スイッチ１９は、自動車のキーがキーシリンダ（何れも図示せず）に挿入されているか否かを検出するスイッチである。そして、キー検出スイッチ１９がキー検出信号を低消費電力制御回路１８に出力していなければ、低消費電力制御回路１８は、モード制御信号ＰＡをロウレベルにすることでＥＣＵ１１を低消費電力モードに維持するようになっている。また、キー検出スイッチ１９がキー検出信号を出力した場合、低消費電力制御回路１８は、モード制御信号ＰＡをハイレベルにして、ＥＣＵ１１を低消費電力モードからスタンバイモードに切換えるようになっている。尚、周波数逓倍回路１７及び低消費電力制御回路１８は、クロック制御回路１１ａを構成している。
【００２４】
図２は、周波数逓倍回路１７の概略構成を示す機能ブロック図である（尚、詳細な構成については、特開平８−２６５１１１号公報を参照）。制御回路（シーケンス制御手段）２０には、発振回路１６より出力される基準クロック信号ＰＲＥＦ  が与えられている。そして、制御回路２０は、３個のフリップフロップ（図示せず）で構成されるシーケンスカウンタを内蔵している。そして、このシーケンスカウンタによって基準クロック信号ＰＲＥＦ  の入力パルス数をカウントして基準クロック信号ＰＲＥＦ  の８周期を１シーケンス制御周期とし、基準クロック信号ＰＲＥＦ  同期して各種の制御タイミング信号をＤＣＯ（Ｄｉｇｉｔａｌ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ  ，デジタル制御発振器）２１及びカウンタ・データラッチ回路（カウント手段，データ出力手段）２２に出力するようになっている。
【００２５】
ＤＣＯ２１は、内部にリングオシレータ（多相クロック信号出力手段）２３を備えている。リングオシレータ２３は、図３に示すように、論理反転回路として２個の２入力ＮＡＮＤゲート２４，２５と、３０個のＩＮＶ（インバータ）ゲート２６〜５５（但し、２７〜４１，４３〜５４については符号の図示を省略）を備えて構成されている。これらの各論理反転回路は、各出力端子が次段の入力端子へとリング状に接続されており、ＮＡＮＤゲート２４の一方の入力端子はＮＡＮＤゲート２５の出力端子に接続され、他方の入力端子には外部からのモード制御信号ＰＡが与えられるようになっている。
【００２６】
また、ＮＡＮＤゲート２５の一方の入力端子はＩＮＶゲート５５の出力端子に接続され、他方の入力端子はＩＮＶゲート４２の出力端子に接続されている。そして、ＮＡＮＤゲート２４から数えて偶数段目に接続されている論理反転回路の出力端子からは、夫々多相クロック信号Ｒ１〜Ｒ１６が出力されるようになっている。
【００２７】
リングオシレータ２３は、モード制御信号ＰＡがロウレベルであれば、ＮＡＮＤゲート２４の出力レベルはハイとなるので、ＮＡＮＤゲート２４から数えて偶数段目のＩＮＶゲートの出力レベルはロウとなり、奇数段目のＩＮＶゲートの出力レベルはハイとなる。但し、偶数段目のＩＮＶゲート４２の出力レベルはロウであるから、ＮＡＮＤゲート２５だけは偶数段目であるにもかかわらずハイレベルを出力する。この状態で、各論理反転回路の信号レベルは安定した状態にある。
【００２８】
そして、モード制御信号ＰＡをロウレベルからハイレベルに変化させると、ＮＡＮＤゲート２４の出力レベルは反転してロウに変化する。このレベル反転は、奇数段目の論理反転回路の立下がりエッジ及び偶数段目の論理反転回路の立上がりエッジとして伝搬し（メインエッジ）、次段以降に接続されているＩＮＶゲートも出力レベルを順次反転させて行く。その反転がＩＮＶゲート４２に達して出力レベル（Ｒ９）がロウからハイに反転すると、ＮＡＮＤゲート２５の出力レベルは、その時点で（ＩＮＶゲート５５の出力レベルが反転するよりも先に）ハイからロウに反転する。
【００２９】
従って、奇数段目の論理反転回路の立上がりエッジ及び偶数段目の論理反転回路の立下がりエッジとして伝搬するリセットエッジは、前記メインエッジと同一周回上で周回する。そして、ＮＡＮＤゲート２４の出力レベルは、自身が発生させたメインエッジが戻ってくる前にリセットエッジによって反転され、ＮＡＮＤゲート２５の出力レベルは、自身が発生させたリセットエッジが戻ってくる前にメインエッジによって反転される、という動作を繰り返すことで、リングオシレータ２３は、安定状態になることなく両エッジを周回させることで発振する。
【００３０】
以上のように動作するリングオシレータ２３の各出力端子からは、各論理反転回路が反転するのに要する時間（即ち、ゲート遅延時間）をＴｄとすると、３２・Ｔｄを１周期とする多相クロック信号Ｒ１〜Ｒ１６が出力される。例えば、Ｔｄ＝約７５ｐｓとすると、多相クロック信号Ｒ１〜Ｒ１６の発振周波数は約４００ＭＨｚとなる。また、各多相クロック信号Ｒ１〜Ｒ１６は、夫々隣接する出力端子より出力されるものに対してＴｇ＝２・Ｔｄずつの位相差を有することになる。
【００３１】
再び、図２を参照して、カウンタ・データラッチ回路２２には、制御回路２０より出力される制御タイミング信号ＵＣＥ及びＣＬＲが与えられるようになっている。これらの制御タイミング信号ＵＣＥ及びＣＬＲは、基準クロック信号ＰＲＥＦ  １周期に相当するパルス幅を有しており、制御回路２０におけるシーケンス制御周期の第３及び第７周期に夫々出力される信号である。
【００３２】
また、カウンタ・データラッチ回路２２には、リングオシレータ２３より出力されるクロック信号Ｒ１３がＲＣＫとして与えられるようになっており、そのクロック信号ＲＣＫによって内部のアップカウンタ（１６ビット）によるカウント動作を行うようになっている。そして、カウンタ・データラッチ回路２２は、制御タイミング信号ＵＣＥが出力されている間、カウンタにアップカウント動作を行わせることで、基準クロック信号ＰＲＥＦ  １周期に相当する時間をクロック信号ＲＣＫによってカウントする。
【００３３】
そのカウントデータは、制御回路２０よりシーケンス制御周期の第５周期で出力される制御タイミング信号ＤＬＳがＤＣＯ２１を介して与えられるラッチ信号ＤＬＣのタイミングでラッチされ、制御タイミング信号ＣＬＲが出力されるとラッチされたデータはクリアされるようになっている。
【００３４】
カウンタ・データラッチ回路２２は、カウントした１６ビットのデータＤＴ１６〜ＤＴ１を、ＣＰＵ１２により与えられる逓倍数設定データＤＶの値“６”に応じて６ビット右シフトし、そのシフト後のデータの１２ビットをラッチするようになっている。そして、ラッチされた１２ビットのデータは、ＣＤ１２〜ＣＤ１としてＤＣＯ２１に出力されるようになっている。ＤＣＯ２１が出力する逓倍クロック信号ＰＯＵＴ  ′は、デューティ比を調整するための分周回路５６を介して２分周されて、逓倍クロック信号ＰＯＵＴ  として出力されるようになっている。
【００３５】
また、モード制御信号ＰＡは、制御回路２０にも与えられていると共に、例えば、基準クロック信号ＰＲＥＦ  １周期分程度の遅延時間を与える遅延回路５７を介して、制御回路２０に動作開始信号ＰＳＴＢとしても与えられるようになっている。
【００３６】
図４は、ＤＣＯ２１の詳細な構成を示す機能ブロックである。カウンタ・データラッチ回路２２より与えられるラッチデータＣＤ１２〜ＣＤ１の内、上位側の８ビットであるＣＤ１２〜ＣＤ５は、ダウンカウンタ５８のカウントデータとして所定のタイミングでロードされるようになっている。そして、ダウンカウンタ５８は、リングオシレータ２３より出力されるクロック信号Ｒ１３によってロードされたカウントデータをダウンカウントするようになっている。
【００３７】
また、ラッチデータＣＤ１２〜ＣＤ１の内、下位側の４ビットであるＣＤ４〜ＣＤ１は、加算器５９を介してレジスタ６０のデータ入力端子Ｄに与えられるようになっている。レジスタ６０は、タイミング制御部６１より出力されるタイミング信号によって加算器５９の出力データを５ビットのデータＤ５〜Ｄ１として出力するようになっており、その内の下位４ビットデータＤ４〜Ｄ１は、パルスセレクタ６２に与えられると共に、加算器５９に被加算値として入力されるようになっている。また、レジスタ６０より出力されるデータＤ５は、加算器５９における加算に応じて発生するキャリー信号に相当するものであり、タイミング制御部６１に与えられるようになっている。
【００３８】
パルスセレクタ６２には、リングオシレータ２３より出力される多相クロック信号Ｒ１６〜Ｒ１が与えられており、それらの多相クロック信号Ｒ１６〜Ｒ１の内、レジスタ６０より出力されるデータＤ４〜Ｄ１の値（１０進数値＋１）に相当する番号）に対応するものを１つ選択して、出力端子Ｐ１（Ｒ８〜Ｒ１），Ｐ２（Ｒ１６〜Ｒ９）の何れか一方からタイミング制御部６１に出力するようになっている。タイミング制御部６１には、リングオシレータ２３より出力されるクロック信号Ｒ５が与えられている。
【００３９】
また、ダウンカウンタ５８は、ロードされたカウントデータをダウンカウントして行き、そのカウント値が“２”になると出力信号ＣＮ２をハイレベルにし、カウント値が“１”になると出力信号ＣＮ１をハイレベルにしてタイミング制御部６１に出力するようになっている。
【００４０】
タイミング制御部６１の構成については、詳細を省略するが、概略的には、ダウンカウンタ５８によりダウンカウントされたデータ値が“２（キャリー信号Ｄ５＝０の時）”または“１（キャリー信号Ｄ５＝１の時）”になると、その１・ＲＣＫ後にレジスタ６０より出力されるデータＤ４〜Ｄ１の値に対応する多相クロック信号Ｒ１６〜Ｒ１の何れか１つを自身に入力させるようになっている。そして、多相クロック信号Ｒ１６〜Ｒ１の入力タイミングに更に１・ＲＣＫ分の遅延をバッファにより与えて、逓倍クロック信号ＰＯＵＴ  として出力するようになっている。それから、タイミング制御部６１は、ダウンカウンタ５８にＣＤ１２〜ＣＤ５をリロードするためのセット信号を出力し、また、レジスタ６０にトリガ信号を出力する。その時点から次の逓倍クロック信号の出力シーケンスが開始される。
【００４１】
即ち、以上の動作を総括すると、基準クロック信号ＰＲＥＦ  の８周期毎に、基準クロック信号ＰＲＥＦ  の１周期相当のカウントデータＤＴ１６〜ＤＴ１がカウントされ、その内の６ビット右シフトされた１２ビットデータＣＤ１２〜ＣＤ１がＤＣＯ２１に与えられる。そして、上位８ビットのＣＤ１２〜ＣＤ５がダウンカウントされると、レジスタ６０より与えられる下位データＤ４〜Ｄ１の値（＋１）に対応する多相クロック信号Ｒ１６〜Ｒ１の何れか１つが選択されて逓倍クロック信号ＰＯＵＴ  ′として出力される。
【００４２】
今、ＣＤ１２〜ＣＤ１の下位４ビットＣＤ４〜ＣＤ１が“０００１”であるとする。そして、最初の逓倍クロック周期では、レジスタ６０の出力データ（下位４ビット）は初期値“００００”であるから、パルスセレクタ６２によって選択される多相クロック信号はＲ１である。その次の周期では、加算器５９によりレジスタ６０の出力データ“００００”にＣＤ４〜ＣＤ１が“０００１”加算され、レジスタ６０の出力データは“０００１”となる。従って、ダウンカウンタ５８のカウント値が“２”の時点で選択される多相クロック信号はＲ２となる。以降、逓倍クロック周期が進むと、選択される多相クロック信号は以下のようになる。
0003633374.tif 000002
【００４３】
即ち、基準クロック信号ＰＲＥＦ  の１周期をリングオシレータ２３のクロック信号ＲＣＫでカウントしたデータの上位８ビットをダウンカウントした時点で、下位４ビットのデータが残っている。そして、クロック信号ＲＣＫの１周期を４ビットデータで表現される“１６”で分割した時間に相当する位相差（即ち、３２・Ｔｄ／１６＝２・Ｔｄ＝Ｔｇ）を有する多相クロック信号Ｒ１６〜Ｒ１を、上位８ビットをダウンカウントする毎にＤ４〜Ｄ１の値に応じて選択的に出力することで、逓倍クロック信号ＰＯＵＴ  ′は基準クロック信号ＰＲＥＦ  の１６×２６＝１０２４逓倍となる。そして、その逓倍クロック信号ＰＯＵＴ  ′は、分周回路５６により２分周され最終的に５１２逓倍となり、デューティ比５０％の逓倍クロック信号ＰＯＵＴ  として出力される。
【００４４】
また、上記の動作は、以下のように説明することもできる。即ち、ダウンカウンタ５８においてダウンカウントされる上位８ビットのＣＤ１２〜ＣＤ５は、基準クロック信号ＰＲＥＦ  の周期をクロック信号ＲＣＫの周期で除した商の整数部分に対応しており、下位４ビットのＣＤ４〜ＣＤ１は商の小数部分に対応している。そして、多相クロック信号Ｒ１６〜Ｒ１を、上位８ビットのダウンカウント毎に選択的に出力することは、商の小数部分を多相クロック信号Ｒ１６〜Ｒ１の位相差（２・Ｔｄ）の分解能で表現することに等しい。
【００４５】
以降、加算器５９における加算が進みレジスタ６０の出力データが“１１１１”の次に“００００”となると、キャリー信号Ｄ５が出力されて、タイミング制御部６１は、ダウンカウンタ５８のカウントデータ値が“１”の時に多相クロック信号Ｒ１６〜Ｒ１の何れか１つを自身に入力させるようになる。即ち、加算器５９における加算値のキャリーが発生したことに対応して、１・ＲＣＫ分の遅延を与えている。
【００４６】
尚、周波数逓倍回路１７の構成は、位相同期をとるための機能を備えていないものの、基本的な構成要素はデジタルＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）  回路と同様のものである。また、以上の構成は、特開平８−２６５１１１号公報に開示されている構成に比較するとデータの設定等が若干異なっているが、基本的な動作については全く同様である。
【００４７】
次に、本実施例の作用について説明する。自動車のキーがキーシリンダに挿入されておらず、自動車が停車している状態では、キー検出スイッチ１９はキー検出信号を出力しておらず、低消費電力制御回路１８は、モード制御信号ＰＡをロウレベルにしてＣＰＵ１２，メモリ１３及びゲートアレイ１４の動作を停止させ、低消費電力モードにする。
【００４８】
すると、リングオシレータ２３における各論理反転回路の出力レベルは安定して多相クロック信号Ｒ１６〜Ｒ１の発振が停止し、周波数逓倍回路１７のＤＣＯ２１も動作しないので、逓倍クロック信号ＰＯＵＴ  はロウレベルに保持される。従って、ＣＰＵ１２，メモリ１３及びゲートアレイ１４の動作も停止する。また、制御回路２０は、その内部においてシーケンスカウンタを構成するフリップフロップがリセットされた状態にあり、やはり動作を停止している。
【００４９】
この状態では、発振回路１６及び低消費電力制御回路１８のみが動作しているが、低消費電力制御回路１８は、１６ＫＨｚの基準クロック信号ＰＲＥＦ  で動作しているため、その消費電流は略零と見なすことができる。また、発振回路１６自体の消費電流は、高々数百μＡ程度である。
【００５０】
そして、キーがキーシリンダに挿入されてキー検出スイッチ１９がキー検出信号を出力すると、低消費電力制御回路１８は、モード制御信号ＰＡをハイレベルにする。すると、前述したように、リングオシレータ２３のＮＡＮＤゲート２４の出力レベルが反転して、多相クロック信号Ｒ１６〜Ｒ１の発振が開始される。この時、リングオシレータ２３は、ｎｓのオーダーで発振動作を開始する。
【００５１】
また、制御回路２０も、モード制御信号ＰＡがハイレベルになると一定のシーケンスで各制御タイミング信号を出力するようになる。また、モード制御信号ＰＡは、遅延回路５７を介して制御回路２０に動作開始信号ＰＳＴＢとして与えられ、その動作開始信号ＰＳＴＢは、制御回路２０におけるシーケンス制御周期の第７周期で出力される信号ＣＬＲの立上がりに同期して、制御信号ＰＣとしてＤＣＯ２１に与えられる。その制御信号ＰＣは、ＤＣＯ２１の内部で更にクロック信号ＲＣＫに同期した信号として出力され、タイミング制御部６１内部にある出力タイミング設定用フリップフロップのリセットを解除することで逓倍クロック信号ＰＯＵＴ  ′が出力可能となる。
【００５２】
制御回路２０のシーケンス制御周期は、基準クロック信号ＰＲＥＦ  の８周期であるから２０μｓ程度であり、２０μｓの経過後には周波数逓倍回路１７は動作を開始することになる。そして、ＣＰＵ１２，メモリ１３及びゲートアレイ１４に８ＭＨｚの逓倍クロック信号ＰＯＵＴ  が供給されてこれらの動作が開始されることで、ＥＣＵ１１はスタンバイモードとなる。
【００５３】
以上のように本実施例によれば、周波数逓倍回路１７は、リングオシレータ２３より出力される発振信号ＲＣＫに基づいて、発振回路１６より出力される基準クロック信号ＰＲＥＦ  の周期に相当する時間をカウンタ・データラッチ回路２２によりカウントし、そのカウントデータＤＴ１６〜ＤＴ１に基づいて逓倍クロック信号ＰＯＵＴ  をＤＣＯ２１によって生成し、ＣＰＵ１２，メモリ１３及びゲートアレイ１４に供給する。
【００５４】
そして、低消費電力制御回路１８がキー検出スイッチ１９からの信号を受けてＥＣＵ１１をスリープモードにする場合には、モード制御信号ＰＡをロウレベルにしてリングオシレータ２３の発振動作を停止させることで周波数逓倍回路１７からの逓倍クロック信号ＰＯＵＴ  の出力を停止させ、ＥＣＵ１１をスタンバイモードにする場合には、モード制御信号ＰＡをハイレベルにしてリングオシレータ２３の発振動作を開始させるようにした。
【００５５】
即ち、リングオシレータ２３は、ＮＡＮＤゲート２４及び２５，ＩＮＶゲート２６〜５５からなる論理反転回路のロジックレベルの遷移によって発振するので、モード制御信号ＰＡのレベルがロウからハイに変化すると直ちに（数ｎｓ以内に）発振動作を開始することができる。従って、ＥＣＵ１１をスリープモードからスタンバイモードに切替えた場合に、従来の発振回路１６の動作を停止させる構成における発振安定時間が存在しないことから、極めて短時間内に制御動作を開始させることが可能となり、ユーザが応答の遅れを感じることがない。
【００５６】
また、ＥＣＵ１１をスリープモードで待機させている状態では、高速（数１００ＭＨｚオーダー）で発振するリングオシレータ２３が停止しているので、消費電流は、発振回路１６による数百μＡ程度である。従って、周波数逓倍回路１７を設けたことによって消費電流が増加することもない。
【００５７】
そして、リングオシレータ２３を構成する所定の論理反転回路の出力端子から多相クロック信号Ｒ１６〜Ｒ１を容易に得ることができる。また、多相クロック信号Ｒ１６〜Ｒ１の位相差は、論理反転回路のゲート遅延時間Ｔｄの２倍（＝Ｔｇ）に応じて定まるので、多相クロック信号Ｒ１６〜Ｒ１の発振周波数を極めて高く設定することが容易に可能であるから、逓倍クロック信号ＰＯＵＴ  を生成するための分解能を高く設定することができ、また、分解能を調整することも容易に行い得る。
【００５８】
更に、本実施例によれば、周波数逓倍回路１７により基準クロック信号ＰＲＥＦ  を１０２４逓倍することができるので、基準クロック信号ＰＲＥＦ  の周波数は比較的低く設定しても良く、水晶発振子１５として安価な素子を用いることができる。そして、周波数逓倍回路１７をＣＰＵ１２，メモリ１３及びゲートアレイ１４の近くに配置すれば、高速のクロックラインを回路基板上で長く引き回すことがないので、不要輻射を大幅に低減することもできる。加えて、これらをＩＣとして一体に構成することで、周波数逓倍回路１７を付加することによるスペースやコストの上昇を抑制することができる。
【００５９】
また、周波数逓倍回路１７は、カウンタ・データラッチ回路２２において基準クロック信号ＰＲＥＦ  周期のカウントに用いられる多相クロック信号ＲＣＫ（Ｒ１３）に同期して逓倍クロック信号ＰＯＵＴ  を生成するので、例えば、周囲温度の高低に応じてリングオシレータ２３の発振周波数が変動したとしても、その変動の影響をキャンセルすることができ、逓倍クロック信号ＰＯＵＴ  の周波数精度を向上させることができる。
【００６０】
また、周波数逓倍回路１７によれば、逓倍クロック信号ＰＯＵＴ  の逓倍数をＣＰＵ１２によって設定される逓倍数設定データＤＶに応じてダイナミックに変化させることができるので、例えば、通常動作モードであっても逓倍数を低く設定することでＥＣＵ１１の消費電力を抑制することが可能である。また、周波数逓倍回路１７は、デジタルＰＬＬ回路と略同様に構成することができるので、例えば、外部の回路との間で通信を行うような構成を採用する場合には、位相同期をとるためのループフィルタとしての機能を容易に追加することもできる。
【００６１】
そして、シーケンス制御周期毎に逓倍クロック信号ＰＯＵＴ  を生成するための動作を行うので、逓倍クロック信号ＰＯＵＴ  が常に現在の基準クロック信号ＰＲＥＦ  に対して５１２逓倍となるように制御することができる。
【００６２】
（第２実施例）
図５及び図６は、本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第２実施例では、図５に示すＤＣＯ（デジタル制御発振器）６３の構成が第１実施例におけるＤＣＯ２１と異なっている。即ち、リングオシレータ（多相クロック信号出力手段）６４は、図６に示すように、１個のＮＡＮＤゲート６５及び１４個のＩＮＶゲート６６〜７９（但し、符号６７〜７８は図示を省略）からなる１５個の論理反転回路で構成されている。
【００６３】
そして、これらの各論理反転回路は、リングオシレータ２３と同様に各出力端子が次段の入力端子へとリング状に接続されており、ＮＡＮＤゲート６５の一方の入力端子はＩＮＶゲート７９の出力端子に接続され、他方の入力端子には外部からのモード制御信号ＰＡが与えられるようになっている。また、ＮＡＮＤゲート６５から数えて奇数段目に接続されている論理反転回路の出力端子からは、夫々多相クロック信号Ｒ１〜Ｒ８が出力されるようになっている。但し、ＮＡＮＤゲート６５のゲート遅延時間は、ＩＮＶゲート６６〜７９のゲート遅延時間Ｔｄの２倍（２・Ｔｄ）に設定されている。
【００６４】
リングオシレータ６４は、モード制御信号ＰＡがロウレベルであれば、ＮＡＮＤゲート６５の出力レベルはハイとなるので、次段のＩＮＶゲート６６の出力レベルはロウとなり、更にその次段のＩＮＶゲート６７の出力レベルはハイとなるように各論理反転回路の出力レベルが順次反転する。そして、ＮＡＮＤゲート６５には、自身の出力レベルと同じハイレベルの信号が入力されるので、リングオシレータ６４は発振することなく安定した状態にある。
【００６５】
そして、モード制御信号ＰＡをロウレベルからハイレベルに変化させると、ＮＡＮＤゲート６５の出力レベルは反転してロウに変化する。すると、各ＩＮＶゲート６６〜７９の１個のゲート遅延時間Ｔｄを略１６倍した時間１６・Ｔｄが経過した時点で、ＮＡＮＤゲート６５に自身の出力レベルと同じロウレベルの信号が入力されてＮＡＮＤゲート６５の出力レベルは再度反転する、という動作を繰り返す。
【００６６】
従って、リングオシレータ６４の各出力端子からは、３２・Ｔｄを１周期とする多相クロック信号Ｒ８〜Ｒ１が出力される。そして、各多相クロック信号Ｒ１〜Ｒ８は、夫々隣接する出力端子より出力されるものに対してＴｇ＝２・Ｔｄずつの位相差を有することになる。また、カウンタ・データラッチ回路１４及びダウンカウンタ５８に供給するクロック信号ＲＣＫとしては、多相クロック信号Ｒ５が選択されている。
【００６７】
リングオシレータ６４からの多相クロック信号Ｒ１〜Ｒ８が入力されるパルスセレクタ８０には、レジスタ６０より与えられる下位データＤ３〜Ｄ１の値（＋１）に対応する多相クロック信号Ｒ８〜Ｒ１の何れか１つが選択されて、出力端子Ｐ１よりタイミング制御部８１に出力されるようになっている。タイミング制御部８１は、パルスセレクタ８０より与えられる多相クロック信号Ｒ８〜Ｒ１を内部で反転させた逆相（位相差１８０度）信号をも作成するようになっている。即ち、多相クロック信号Ｒ８〜Ｒ１を反転させた逆相信号は、第１実施例における多相クロック信号Ｒ１６〜Ｒ９に対応する。
【００６８】
そして、タイミング制御部８１は、レジスタ６０より与えられるデータＤ４の“０，１”に応じて、多相クロック信号Ｒ８〜Ｒ１，その逆相信号である多相クロック信号Ｒ１６〜Ｒ９の何れか一方を逓倍クロック信号ＰＯＵＴ  ′のタイミングとするかを選択するようになっている。その他の構成は、第１実施例と同様である。
【００６９】
以上のように構成された第２実施例によれば、リングオシレータ６４をより少ないゲート数で構成できると共に、同様に、パルスセレクタ８０も選択信号数が１／２になるのでより少ないゲート数で構成することができる。従って、ＥＣＵをより消費電力が少ない構成とすることができる。
【００７０】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、次のような変形または拡張が可能である。
例えば、特開平７−１８３８００号公報に開示されている技術を利用して、基準クロック信号ＰＲＥＦ  の周期の測定精度を向上させることが可能である。即ち、例えば第１実施例において、カウンタ・データラッチ回路２２にリングオシレータ２３が出力する多相クロック信号Ｒ１６〜Ｒ１を与える。そして、制御タイミング信号ＵＣＥの立上がり時点において多相クロック信号Ｒ１６〜Ｒ１のレベルをラッチし、それらの内何れか１つのクロック信号Ｒ（ｘ）のレベルが“Ｈ”であり、その次段のクロック信号Ｒ（ｘ＋１）のレベルが“Ｌ”となっている出力パターンの組み合わせを検出し、（ｘ）を４ビットデータでエンコードする。
【００７１】
そのエンコードした４ビットデータを、クロック信号ＲＣＫによってカウントしたデータに下位ビットとして付加する。このようにして測定したデータと、１測定周期前のデータとの差分を取ることで、基準クロック信号ＰＲＥＦ  周期の測定データを得る。それから、測定データを逓倍数設定データＤＶの値に応じて右シフトするが、その場合、逓倍数設定データＤＶは、第１実施例とは異なり、１０２４逓倍であれば“１０”，８逓倍であれば“３”となるように２のべき乗数そのままで設定する。
即ち、斯様に構成すれば、基準クロック信号ＰＲＥＦ  の周期を多相クロック信号Ｒ１６〜Ｒ１の位相差を分解能として計測することになり、測定精度を向上させることができる。そして、設定される逓倍数ｎが比較的小さい場合であっても、基準クロック信号ＰＲＥＦ  の周期の計測データを予め高分解能で得ておくことで逓倍処理を行うために必要なデータが損なわれることがない。例えば、第１実施例の構成では、最小逓倍数は“１６”であるが、上記構成によれば、より小さい逓倍数を設定することができる。
【００７２】
発振周波数の精度が余り要求されない場合には、水晶発振子１５及び発振回路１６に代えて、ＣＲ発振回路を用いることで基準クロック信号ＰREF を生成しても良い。
クロック制御回路は、必ずしもＩＣとして一体に構成するものに限らず、各回路素子をディスクリートに構成し、プリント基板上に夫々配置するようにしても良い。
リングオシレータ２３を構成する反転回路の素子数は、適宜変更して良い。カウンタ・データラッチ回路２２のカウントビット数についても同様である。また、必要な逓倍数を得るためには、カウンタ・データラッチ回路２２がＤＣＯ２１に与えるカウントデータの右シフト数を適宜設定したり、或いは、ＤＣＯ２において、ダウンカウンタ５８と加算器５９に切り分けて与えるデータの上位ビットと下位ビットとの割合を適宜変化させれば良い。そして、その下位ビットで表現できる最大数に１を加えた数の多相クロック信号を出力するように、リングオシレータを構成すれば良い。
制御信号ＰＳＴＢは、モード制御信号ＰＡを遅延回路５７により遅延させて生成するものに限らず、低消費電力制御回路１８が内部で独立に生成して出力するようにしても良い。
【００７３】
逓倍数設定データＤＶは、ＣＰＵ１２によってダイナミックに設定されるものに限らず、固定値で設定しても良い。
シーケンス制御周期は、基準クロック信号ＰＲＥＦ  の８周期を単位とするものに限らず、適宜変更して良い。
分周回路５６は、クロック信号のデューティ比を調整する必要がある場合に設ければ良い。
クロック同期回路は、ＣＰＵ１２，メモリ１３及びゲートアレイ１４に限らず、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）やＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）コントローラ，ＳＣＳＩコントローラ等のＩＣでも良い。
ＥＣＵ１１に限ることなく、ＣＰＵやメモリ等のクロック同期回路が搭載されており、低消費電力モードと通常動作モードとの切換えを行う回路であれば、例えばパーソナルコンピュータなどにも適用が可能である。
【図面の簡単な説明】
【図１】本発明の第１実施例を示すものであり、ＥＣＵの電気的構成を示す機能ブロック図
【図２】周波数逓倍回路の詳細な電気的構成を示す機能ブロック図
【図３】リングオシレータの電気的構成を示す図
【図４】ＤＣＯの詳細な電気的構成を示す機能ブロック図
【図５】本発明の第２実施例を示す図２相当図
【図６】図３相当図
【図７】従来技術を示す図１相当図
【符号の説明】
１１はＥＣＵ（クロック制御回路，半導体集積回路）、１１ａはクロック制御回路、１２はＣＰＵ（クロック同期回路）、１３はゲートアレイ（クロック同期回路）、１４はメモリ１４（クロック同期回路）、１６は発振回路（基準クロック発振回路）、１７は周波数逓倍回路、１８は低消費電力制御回路（低消費電力制御手段）、２０は制御回路（シーケンス制御手段）、２１はＤＣＯ（デジタル制御発振器）、２２はカウンタ・データラッチ回路（カウント手段，データ出力手段）、２３はリングオシレータ（多相クロック信号出力手段）、２４，２５はＮＡＮＤゲート（論理反転回路）、２６〜５５はＩＮＶゲート（論理反転回路）、６３はＤＣＯ（デジタル制御発振器）、６４はリングオシレータ（多相クロック信号出力手段）、６５はＮＡＮＤゲート（論理反転回路）、６６〜７９はＩＮＶゲート（論理反転回路）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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