(57)【特許請求の範囲】
【請求項１】
複数のスイッチング回路部および前記複数のスイッチング回路部のうち、対応するスイッチング回路部に並列接続された複数の出力リアクトルを備え、デルタシグマ変調方式によって制御されるスイッチング電源装置を制御する制御回路であって、前記スイッチング電源装置の出力電圧を安定化させる電圧制御ループと、前記複数の出力リアクトルに流れる各リアクトル電流を均等化する電流制御ループとを備え、前記電圧制御ループと前記電流制御ループとが非干渉化されていることを特徴とする制御回路。
【請求項２】
前記電流制御ループは、前記複数の出力リアクトルに流れる各リアクトル電流と前記複数の出力リアクトルに流れるリアクトル電流の平均値との差に基づいて、前記電圧制御ループに対して補正を与えることを特徴とする請求項１に記載の制御回路。
【請求項３】
前記電流制御ループは、前記複数の出力リアクトルのうち所定の出力リアクトルに流れるリアクトル電流が前記平均値よりも小さい場合には前記複数のスイッチング回路部のうち前記所定の出力リアクトルに対応するスイッチング回路部による電力伝送が増大するように前記電圧制御ループに対して補正を与え、前記所定の出力リアクトルに流れるリアクトル電流が前記平均値よりも大きい場合には前記所定の出力リアクトルに対応するスイッチング回路部による電力伝送が減少するように前記電圧制御ループに対して補正を与えることを特徴とする請求項２に記載の制御回路。
【請求項４】
前記電流制御ループの応答性が、前記電圧制御ループの応答性よりも低いことを特徴とする請求項１乃至３のいずれか１項に記載の制御回路。
【請求項５】
複数のスイッチング回路部および前記複数のスイッチング回路部のうち、対応するスイッチング回路部に並列接続された複数の出力リアクトルを備え、デルタシグマ変調方式によって制御されるスイッチング電源装置を制御する制御回路であって、前記複数の出力リアクトルに流れる各リアクトル電流と前記複数の出力リアクトルに流れるリアクトル電流の平均値との差をそれぞれ算出する手段と、前記算出された差及び前記スイッチング電源装置の出力電圧に基づいて、前記複数のスイッチング回路部にそれぞれ対応する制御電圧を生成する手段と、前記制御電圧と基準電圧とを比較する複数のコンパレータと、クロック信号に応答して前記コンパレータの出力をラッチする複数のラッチ回路とを備えることを特徴とする制御回路。
【請求項６】
前記算出する手段には、応答性を低下させるローパスフィルタが設けられていることを特徴とする請求項５に記載の制御回路。
【請求項７】
前記ローパスフィルタは、前記クロック信号の周波数を遮断する特性を有していることを特徴とする請求項６に記載の制御回路。
【請求項８】
並列接続された複数のスイッチング回路部と、前記複数のスイッチング回路部にそれぞれ対応する並列接続された複数の出力リアクトルと、前記複数のスイッチング回路部の動作を制御する制御回路とを備え、デルタシグマ変調方式によって制御されるスイッチング電源装置であって、前記制御回路は、前記スイッチング電源装置の出力電圧を安定化させる電圧制御ループと、前記複数の出力リアクトルに流れる各リアクトル電流を均等化する電流制御ループとを備え、前記電圧制御ループと前記電流制御ループとが非干渉化されていることを特徴とするスイッチング電源装置。
【請求項９】
並列接続された複数のスイッチング回路部と、前記複数のスイッチング回路部にそれぞれ対応する並列接続された複数の出力リアクトルと、前記複数のスイッチング回路部の動作を制御する制御回路とを備え、デルタシグマ変調方式によって制御されるスイッチング電源装置であって、前記制御回路は、前記複数の出力リアクトルに流れる各リアクトル電流と前記複数の出力リアクトルに流れるリアクトル電流の平均値との差をそれぞれ算出する手段と、前記算出された差及び前記スイッチング電源装置の出力電圧に基づいて、前記複数のスイッチング回路部にそれぞれ対応する制御電圧を生成する手段と、前記制御電圧と基準電圧とを比較する複数のコンパレータと、クロック信号に応答して前記コンパレータの出力をラッチする複数のラッチ回路とを備えていることを特徴とするスイッチング電源装置。
【請求項１０】
前記算出する手段には応答性を低下させるローパスフィルタが設けられており、前記ローパスフィルタは前記クロック信号の周波数を遮断する特性を有していることを特徴とする請求項９に記載のスイッチング電源装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スイッチング電源装置用の制御回路及びこれを用いたスイッチング電源装置に関し、さらに詳細には、並列運転を行うスイッチング電源装置をデジタル制御する制御回路及びこれを用いたスイッチング電源装置に関する。
【０００２】
【従来の技術】
従来より、スイッチング電源装置は、コンピュータ、家電製品、自動車等、様々な製品において用いられている。代表的なスイッチング電源装置は、スイッチング回路を用いて直流入力を一旦交流に変換し、出力回路を用いて再びこれを直流に変換する装置（ＤＣ／ＤＣコンバータ）であり、これによって入力電圧とは異なる電圧を持った直流出力を得ることができる。
【０００３】
このようなスイッチング電源装置においては、制御回路によって出力電圧が検出され、これに基づいてスイッチング回路によるスイッチング動作が制御される。これにより、スイッチング電源装置が駆動すべき負荷には安定した動作電圧が供給されることになる。
【０００４】
【発明が解決しようとする課題】
従来より、負荷に対してより多くの電力を安定的に供給する方法として、複数のスイッチング電源装置を並列接続する、いわゆる並列運転方式が知られている。並列運転方式を用いた場合、並列接続したスイッチング電源装置の数に比例した出力電流を負荷に供給することができるため、ＣＰＵ（中央処理装置）やＤＳＰ（デジタル・シグナル・プロセッサ）等、特に低電圧・大電流が要求される負荷の駆動に適している。
【０００５】
一方、近年においては、回路規模の縮小等を目的として、スイッチング電源装置に用いる制御回路の一部若しくは全部をデジタル化する試みが数多くなされている。
【０００６】
しかしながら、本発明者らの研究によれば、並列運転方式によるスイッチング電源装置をデジタル制御した場合、出力電圧にリップルが発生しやすいことが判明した。つまり、スイッチング電源装置を単独で用いた場合には、制御回路の動作周波数を高めることによって出力電圧のリップルを十分に抑制することが可能であるものの、並列運転方式によるスイッチング電源装置においては、制御回路の動作周波数を高めてもリップルが十分に低減されないことが判明した。
【０００７】
したがって、本発明の目的は、並列運転方式によるスイッチング電源装置をデジタル制御する制御回路であって、出力電圧のリップルを抑制することが可能な制御回路を提供することである。
【０００８】
また、本発明の他の目的は、出力電圧のリップルが抑制された並列運転方式によるスイッチング電源装置を提供することである。
【０００９】
【課題を解決するための手段】
本発明のかかる目的は、複数のスイッチング回路部および前記複数のスイッチング回路部のうち、対応するスイッチング回路部に並列接続された複数の出力リアクトルを備え、デルタシグマ変調方式によって制御されるスイッチング電源装置を制御する制御回路であって、前記スイッチング電源装置の出力電圧を安定化させる電圧制御ループと、前記複数の出力リアクトルに流れる各リアクトル電流を均等化する電流制御ループとを備え、前記電圧制御ループと前記電流制御ループとが非干渉化されていることを特徴とする制御回路によって達成される。
【００１０】
本発明の好ましい実施態様においては、前記電流制御ループは、前記複数の出力リアクトルに流れる各リアクトル電流と前記複数の出力リアクトルに流れるリアクトル電流の平均値との差に基づいて、前記電圧制御ループに対して補正を与える。
【００１１】
本発明のさらに好ましい実施態様においては、前記電流制御ループは、前記複数の出力リアクトルのうち所定の出力リアクトルに流れるリアクトル電流が前記平均値よりも小さい場合には前記複数のスイッチング回路部のうち前記所定の出力リアクトルに対応するスイッチング回路部による電力伝送が増大するように前記電圧制御ループに対して補正を与え、前記所定の出力リアクトルに流れるリアクトル電流が前記平均値よりも大きい場合には前記所定の出力リアクトルに対応するスイッチング回路部による電力伝送が減少するように前記電圧制御ループに対して補正を与える。
【００１２】
本発明のさらに好ましい実施態様においては、前記電流制御ループの応答性が、前記電圧制御ループの応答性よりも低い。
【００１３】
本発明の前記目的はまた、複数のスイッチング回路部および前記複数のスイッチング回路部のうち、対応するスイッチング回路部に並列接続された複数の出力リアクトルを備え、デルタシグマ変調方式によって制御されるスイッチング電源装置を制御する制御回路であって、前記複数の出力リアクトルに流れる各リアクトル電流と前記複数の出力リアクトルに流れるリアクトル電流の平均値との差をそれぞれ算出する手段と、前記算出された差及び前記スイッチング電源装置の出力電圧に基づいて、前記複数のスイッチング回路部にそれぞれ対応する制御電圧を生成する手段と、前記制御電圧と基準電圧とを比較する複数のコンパレータと、クロック信号に応答して前記コンパレータの出力をラッチする複数のラッチ回路とを備えることを特徴とする制御回路によって達成される。
【００１４】
本発明の好ましい実施態様においては、前記算出する手段には、応答性を低下させるローパスフィルタが設けられている。
【００１５】
本発明のさらに好ましい実施態様においては、前記ローパスフィルタは、前記クロック信号の周波数を遮断する特性を有している。
【００１６】
本発明の前記目的はまた、並列接続された複数のスイッチング回路部と、前記複数のスイッチング回路部にそれぞれ対応する並列接続された複数の出力リアクトルと、前記複数のスイッチング回路部の動作を制御する制御回路とを備え、デルタシグマ変調方式によって制御されるスイッチング電源装置であって、前記制御回路は、前記スイッチング電源装置の出力電圧を安定化させる電圧制御ループと、前記複数の出力リアクトルに流れる各リアクトル電流を均等化する電流制御ループとを備え、前記電圧制御ループと前記電流制御ループとが非干渉化されていることを特徴とするスイッチング電源装置によって達成される。
【００１７】
本発明の前記目的はまた、並列接続された複数のスイッチング回路部と、前記複数のスイッチング回路部にそれぞれ対応する並列接続された複数の出力リアクトルと、前記複数のスイッチング回路部の動作を制御する制御回路とを備え、デルタシグマ変調方式によって制御されるスイッチング電源装置であって、前記制御回路は、前記複数の出力リアクトルに流れる各リアクトル電流と前記複数の出力リアクトルに流れるリアクトル電流の平均値との差をそれぞれ算出する手段と、前記算出された差及び前記スイッチング電源装置の出力電圧に基づいて、前記複数のスイッチング回路部にそれぞれ対応する制御電圧を生成する手段と、前記制御電圧と基準電圧とを比較する複数のコンパレータと、クロック信号に応答して前記コンパレータの出力をラッチする複数のラッチ回路とを備えていることを特徴とするスイッチング電源装置によって達成される。
【００１８】
本発明の好ましい実施態様においては、前記算出する手段には応答性を低下させるローパスフィルタが設けられており、前記ローパスフィルタは前記クロック信号の周波数を遮断する特性を有している。
【００１９】
本発明によれば、各出力リアクトルに流れるリアクトル電流が均等化されることから、並列運転方式によるスイッチング電源装置のリップルを抑制することが可能となる。
【００２０】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明の好ましい実施態様について詳細に説明する。
【００２１】
図１は、本発明の好ましい実施態様にかかるスイッチング電源装置の回路図である。
【００２２】
図１に示すように、本実施態様にかかるスイッチング電源装置は、入力電源端子１に供給される入力電圧Ｖｉｎを降圧して出力電圧Ｖｏを生成し、これを出力電源端子２に供給する装置であり、入力コンデンサ３と、スイッチング回路部１０、２０と、出力回路部３０と、制御回路４０とを備えて構成される。すなわち、本実施態様にかかるスイッチング電源装置は、並列運転方式によるスイッチング電源装置であり、出力電源端子２には、ＣＰＵ等、大電流を必要とする直流負荷４が接続される。
【００２３】
スイッチング回路部１０はスイッチ素子１１及び１２を備え、スイッチング回路部２０はスイッチ素子２１及び２２を備えている。スイッチ素子１１及び２１は、いずれも入力コンデンサ３と出力回路部３０との間に直列に接続されており、スイッチ素子１２はスイッチ素子１１と出力回路部３０の接続点とグランドとの間に接続され、スイッチ素子２２はスイッチ素子２１と出力回路部３０の接続点とグランドとの間に接続されている。これらスイッチ素子１１及び１２は、制御回路４０による制御のもと所定のデッドタイムを介して交互にオン状態とされ、同様に、スイッチ素子２１及び２２は、制御回路４０による制御のもと所定のデッドタイムを介して交互にオン状態とされる。
【００２４】
出力回路部３０は、出力リアクトル３１、３２と、出力コンデンサ３３と、リアクトル電流検出回路３４、３５とを備えている。出力リアクトル３１は、スイッチング回路部１０と出力電源端子２との間に直列に接続されており、出力リアクトル３２は、スイッチング回路部２０と出力電源端子２との間に直列に接続されている。また、出力コンデンサ３３は、出力電源端子２とグランドとの間に接続されている。さらに、リアクトル電流検出回路３４は出力リアクトル３１に対して直列に接続され、出力リアクトル３１に流れるリアクトル電流ＩＬ１に基づいて検出電圧ＶＬ１を生成する。同様に、リアクトル電流検出回路３５は出力リアクトル３２に対して直列に接続され、出力リアクトル３２に流れるリアクトル電流ＩＬ２に基づいて検出電圧ＶＬ２を生成する。これら検出電圧ＶＬ１、ＶＬ２は、出力電圧Ｖｏとともに制御回路４０に供給される。
【００２５】
図２は、制御回路４０の回路図である。
【００２６】
図２に示すように、制御回路４０は、加算器４１と、減算器４２〜４５と、１／２回路４６と、ローパスフィルタ４７と、コンパレータ４８、４９と、ラッチ回路５１，５２と、ドライバ回路６０とを備えている。
【００２７】
加算器４１は、リアクトル電流検出回路３４による検出電圧ＶＬ１及びリアクトル電流検出回路３５による検出電圧ＶＬ２を受けてこれらを加算する回路であり、その出力ＶＬは１／２回路４６に供給される。
【００２８】
１／２回路４６は、加算器４１からの出力ＶＬを受けてその１／２の電圧値を生成する回路である。したがって、／２回路４６の出力電圧ＶＬ／２は、検出電圧ＶＬ１と検出電圧ＶＬ２の平均値を示している。１／２回路４６の出力電圧ＶＬ／２は、ローパスフィルタ４７に供給され、ローパスフィルタ４７はこれに含まれる高周波成分を除去する。以下に詳述するが、ローパスフィルタ４７のフィルタ特性としては、電圧制御ループの応答周波数を十分に遮断する特性を有していることが好ましい。ローパスフィルタ４７からの出力は、減算器４２、４３に共通に供給される。
【００２９】
減算器４２は、検出電圧ＶＬ１からローパスフィルタ４７の出力電圧を減じる回路であり、その出力は減算器４４に供給される。同様に、減算器４３は、検出電圧ＶＬ２からローパスフィルタ４７の出力電圧を減じる回路であり、その出力は減算器４５に供給される。上述のとおり、ローパスフィルタ４７の出力電圧は、検出電圧ＶＬ１と検出電圧ＶＬ２の平均値ＶＬ／２をフィルタリングした電圧に相当することから、減算器４２の出力電圧ＶＤＥＦ１は、平均値に対する検出電圧ＶＬ１の乖離量を示すことになり、減算器４３の出力電圧ＶＤＥＦ２は、平均値に対する検出電圧ＶＬ２の乖離量を示すことになる。この場合、出力電圧ＶＤＥＦ１、ＶＤＥＦ１の絶対値が大きいほど、リアクトル電流ＩＬ１とＩＬ２のアンバランスが大きいことを意味している。
【００３０】
減算器４４は、出力電圧Ｖｏから減算器４２の出力ＶＤＥＦ１を減じる回路であり、その出力である制御電圧Ｖｏ１はコンパレータ４８の反転入力端子（−）に供給される。同様に、減算器４５は、出力電圧Ｖｏから減算器４３の出力ＶＤＥＦ２を減じる回路であり、その出力である制御電圧Ｖｏ２はコンパレータ４９の反転入力端子（−）に供給される。
【００３１】
コンパレータ４８は、反転入力端子（−）及び非反転入力端子（＋）を備え、反転入力端子（−）には減算器４４からの制御電圧Ｖｏ１が供給され、非反転入力端子（＋）には基準電圧Ｖｒｅｆが供給されている。同様に、コンパレータ４９は、反転入力端子（−）及び非反転入力端子（＋）を備え、反転入力端子（−）には減算器４５からの制御電圧Ｖｏ２が供給され、非反転入力端子（＋）には基準電圧Ｖｒｅｆが供給されている。ここで基準電圧Ｖｒｅｆとは出力電圧Ｖｏの目標値であり、したがって、制御電圧Ｖｏ１またはＶｏ２が目標値を下回るとコンパレータ４８または４９の出力はハイレベル（Ｈ）となり、制御電圧Ｖｏ１またはＶｏ２が目標値を上回るとコンパレータ４８または４９の出力はローレベル（Ｌ）となる。
【００３２】
ラッチ回路５１は、データ入力端子（Ｄ）に供給されるコンパレータ４８からの出力を、クロック端子（Ｃ）に供給されるクロック信号ＣＬＫの立ち上がりエッジに同期してラッチし、その値をデータ出力端子（Ｑ）より出力する。一方、ラッチ回路５２は、データ入力端子（Ｄ）に供給されるコンパレータ４９からの出力を、クロック端子（Ｃ）に供給されるクロック信号ＣＬＫの立ち下がりエッジに同期してラッチし、その値をデータ出力端子（Ｑ）より出力する。したがって、ラッチ回路５１の出力（５１ｏｕｔ）とラッチ回路５２の出力（５２ｏｕｔ）の位相は、互いに１８０度ずれることになる。ラッチ回路５１，５２からのこれら出力（５１ｏｕｔ、５２ｏｕｔ）はドライバ回路６０に供給される。
【００３３】
ドライバ回路６０は、バッファ６１，６３とインバータ６２，６４からなる。バッファ６１、インバータ６２、バッファ６３及びインバータ６４の出力である駆動信号Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２は、それぞれスイッチ素子１１，１２，２１，２２に供給され、これらスイッチ素子１１，１２，２１，２２は、対応する駆動信号Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２がハイレベル（Ｈ）である場合にオン状態となり、ローレベル（Ｌ）である場合にオフ状態となる。
【００３４】
特に限定されるものではないが、制御回路４０を構成する各要素のうち、加算器４１、減算器４２〜４５、１／２回路４６、ローパスフィルタ４７、コンパレータ４８，４９及びラッチ回路５１，５２については、大きなドライブ能力を必要としないことから、これらを１つの半導体チップ上に集積することが好ましい。
【００３５】
次に、本実施態様にかかるスイッチング電源装置の動作について説明する。
【００３６】
本実施態様にかかるスイッチング電源装置は、ＰＷＭ制御による一般的なスイッチング電源装置とは異なり、いわゆるデルタシグマ変調方式により制御が行われる。よく知られているように、ＰＷＭ制御によればスイッチング周波数を一定としつつ、デューティを調節することによって出力電圧Ｖｏの安定化が図られるが、図３に示すように、デルタシグマ変調による制御においては、出力電圧Ｖｏに応じ、連続する複数クロック周期においてスイッチ素子１１（２１）をオン状態（スイッチ素子１２（２２）をオフ状態）に維持し、或いは、連続する複数クロック周期においてスイッチ素子１１（２１）をオフ状態（スイッチ素子１２（２２）をオン状態）に維持することによって出力電圧Ｖｏの安定化が図られる。したがって、スイッチング回路部１０，２０に対するスイッチング周波数は一定とならず、このためクロック信号ＣＬＫの周波数を十分に高く設定しないと出力電圧Ｖｏに大きなリップルが発生してしまう。
【００３７】
具体的には、出力リアクトル３１（３２）のリアクタンスをＬ、出力コンデンサ３３のキャパシタンスをＣとした場合、クロック信号ＣＬＫの周波数ｆｃの値としては、少なくとも次式を満たす必要がある。
【００３８】
【数１】
0003624186.tif 000002
ここで、本実施態様にかかるスイッチング電源装置においては、出力電圧Ｖｏに基づく制御ループ（減算器４２の出力ＶＤＥＦ１及び減算器４３の出力ＶＤＥＦ２を使用しないループであり、本明細書においては「電圧制御ループ」と呼ぶことがある）と、リアクトル電流ＩＬ１、ＩＬ２に基づく制御ループ（減算器４２の出力ＶＤＥＦ１及び減算器４３の出力ＶＤＥＦ２を使用するループであり、本明細書においては「電流制御ループ」と呼ぶことがある）の２つが存在することになる。
【００３９】
電圧制御ループは、出力電圧Ｖｏの変動に関してスイッチング回路部１０及び２０に対し共通にフィードバックをかけるループであり、これによって出力電圧Ｖｏが目標値に安定するように制御される。
【００４０】
電流制御ループは、リアクトル電流ＩＬ１とリアクトル電流ＩＬ２との差に基づいてスイッチング回路部１０及び２０をそれぞれ制御するループであり、具体的には、リアクトル電流の小さい側のスイッチング回路部については電力伝送を増大させ、リアクトル電流の大きい側のスイッチング回路部については電力伝送を減少させる方向で電圧制御ループに対して補正を与える。これにより、リアクトル電流ＩＬ１とリアクトル電流ＩＬ２とのアンバランスが抑制されることから、リアクトル電流のアンバランスに起因するリップルを低減することが可能となる。
【００４１】
この場合、電圧制御ループの応答性は、クロック信号ＣＬＫの周波数によって定められる一方で、電流制御ループの応答性はローパスフィルタ４７の存在により抑制されることから、電流制御ループの応答性は、電圧制御ループの応答性に比べて十分に低くなる。すなわち、本実施態様においては、両制御ループ間における干渉が排除されている。したがって、出力電圧Ｖｏの安定化と、リアクトル電流の均等化を同時に達成することができ、一方の制御が他方の制御を乱すことがない。
【００４２】
このように、本実施態様にかかるスイッチング電源装置においては、リアクトル電流ＩＬ１とリアクトル電流ＩＬ２のアンバランスが抑制されることから、これに起因するリップルを低減することが可能となるとともに、電圧制御ループと電流制御ループとが非干渉化されていることから、リアクトル電流の均等化動作によって出力電圧Ｖｏの安定化動作が阻害されることがない。
【００４３】
本発明は、以上の実施態様に限定されることなく、特許請求の範囲に記載された発明の範囲内で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００４４】
例えば、上記実施態様においては、スイッチング回路部及び出力リアクトルを２組設けてこれらを並列接続しているが、本発明において並列に設けられるスイッチング回路部及び出力リアクトルの数としては２組に限定されるものではなく、３組以上のスイッチング回路部及び出力リアクトルを用いてこれらを並列接続しても構わない。この場合、１／２回路４６の代わりに、１／３回路、１／４回路等を用いることによりリアクトル電流の平均値を求めればよい。
【００４５】
また、上記各実施態様にかかるスイッチング電源装置においては、コンパレータ４８，４９にて制御電圧Ｖｏ１、Ｖｏ２と基準電圧Ｖｒｅｆとを直接比較することによって、現在の出力電圧Ｖｏと目標値との比較を行っているが、抵抗を用いた分圧回路により出力電圧Ｖｏまたは制御電圧Ｖｏ１、Ｖｏ２を分圧し、得られた電圧と基準電圧Ｖｒｅｆとを比較することによって、現在の出力電圧Ｖｏと目標値との比較を行っても構わない。
【００４６】
さらに、上記各実施態様にかかるスイッチング電源装置においては、加算器４１による加算、減算器４２〜４５による減算等をアナログ電圧値の状態で行っているが、Ａ／Ｄコンバータを用いて検出電圧ＶＬ１、ＶＬ２及び出力電圧Ｖｏをデジタル値に変換するとともに、基準電圧Ｖｒｅｆとしてデジタル値を用いることによって、デジタル的に処理を行っても構わない。
【００４７】
また、上記各実施態様にかかるスイッチング電源装置においては、１／２回路４６とローパスフィルタ４７とを別個の回路として示したが、図４に示すように、オペアンプ７０に接続する抵抗７１の抵抗値７１Ｒと抵抗７２の抵抗値７２Ｒとの比（７２Ｒ／７１Ｒ）を１／２に設定するとともに、抵抗７２の両端間にバイパスコンデンサ７３を接続して高周波成分を遮断することにより、１／２回路４６及びローパスフィルタ４７からなる部分の機能を実現することも可能である。
【００４８】
【発明の効果】
以上説明したように、本発明によれば、非常に簡単な方法によって、並列運転方式によるスイッチング電源装置のリップルを抑制することが可能となる。
【図面の簡単な説明】
【図１】本発明の好ましい実施態様にかかるスイッチング電源装置の回路図である。
【図２】制御回路４０の回路図である。
【図３】図２に示す制御回路４０の動作を示すタイミング図である。
【図４】１／２回路４６及びローパスフィルタ４７からなる部分の機能を実現する回路の一例を示す回路図である。
【符号の説明】
１  入力電源端子
２  出力電源端子
３  入力コンデンサ
４  負荷
１０，２０  スイッチング回路部
１１，１２，２１，２２  スイッチ素子
３０  出力回路部
３１，３２  出力リアクトル
３３  出力コンデンサ
３４，３５  リアクトル電流検出回路
４０  制御回路
４１  加算器
４２〜４５  減算器
４６  １／２回路
４７  ローパスフィルタ
４８，４９  コンパレータ
５１，５２  ラッチ回路
６０  ドライバ回路
６１，６３  バッファ
６２，６４  インバータ
７０  オペアンプ
７１，７２  抵抗
７３  バイパスコンデンサ
【図１】
0003624186.tif 000003
【図２】
0003624186.tif 000004
【図３】
0003624186.tif 000005
【図４】
0003624186.tif 000006