(57)【特許請求の範囲】
【請求項１】
データパスを含んだチップのエレクトロマイグレーション検証装置において、
前記データパスの設計時に前記データパスの上層の電源幹線から、前記データパスの電源配線に接続する電源ヴィアのエレクトロマイグレーション防止のための必要個数をあらかじめ計算して記憶手段に記憶する手段と、
チップレベルでの電源配線時に、前記記憶手段に記憶されている電源ヴィアの必要個数を参照し、前記データパスに接続する電源ヴィアの個数が前記必要個数を満たしているか否かチェックする手段と、
を備えたことを特徴とするエレクトロマイグレーション検証装置。
【請求項２】
チップ内のデータパスに対して、チップの電源配線からの電源ヴィアを前記データパス内の電源配線に接続するにあたり、前記チップの電源配線と前記データパス内の電源配線とを接続する電源ヴィアの個数が、前記データパス単体について予め求められている、エレクトロマイグレーション防止に必要な電源ヴィア数の条件を満たしているか否かのチェックを、チップレベルの信号配線の前に行う手段を備えたことを特徴とする、エレクトロマイグレーション検証装置。
【請求項３】
チップ内のデータパスを設計するにあたり、データパス設計結果である、データパスの形状、端子位置、データパス内の配線情報をライブラリ化し、チップレベルでの設計時に用いるためのデータパスライブラリを作成するデータパス設計手段と、
前記データパス設計手段からデータパスの設計結果を入力し、データパス単体でのエレクトロマイグレーションの検証を行う処理であって、データパス内の回路に流れる電流量を計算し、配線幅、電源ヴィアの個数が、前記電流量に耐え得るものになっているか否かを検証し、前記データパスに供給すべき電流量を含むデータパス・エレクトロマイグレーションライブラリを作成するデータパス・エレクトロマイグレーション検証手段と、
前記データパス・エレクトロマイグレーションライブラリを参照し、データパス全体への電源供給にあたり、チップの電源配線から前記データパスに接続する電源ヴィアのエレクトロマイグレーション防止のために最低限必要な個数を計算し、電源ヴィア必要数として記憶部に格納する電源ヴィア必要数計算手段と、
前記データパスライブラリを参照し、前記データパスを含んだ半導体集積回路全体の回路を対象に配置処理を実行するチップレベル配置手段と、
チップレベルの電源配線を行う電源配線手段と、
前記電源配線を行った結果、前記データパスへの電源ヴィアが、前記記憶部を参照し、必要な個数分設置されているか、及び、チップレベルの電源配線がそれぞれを流れる電流量に耐え得る配線幅、電源ヴィア数になっているか否かをチェックし、不足する場合は、注意を促すメッセージを出力する電源ヴィアチェック手段と、
チップレベルでの信号配線を行うチップレベル配線手段と、
を含む、ことを特徴とするエレクトロマイグレーション検証装置。
【請求項４】
（ａ）チップ内のデータパスを設計する処理であって、データパスの設計結果である、データパスの形状、端子位置、データパス内の配線情報を、ライブラリ化し、チップレベルでの設計時に用いるためのデータパスライブラリを作成するデータパス設計処理と、
（ｂ）前記データパス設計処理からデータパスの設計結果を入力し、データパス単体でのエレクトロマイグレーションの検証を行う処理であって、データパス内の回路に流れる電流量を計算し、配線幅、電源ヴィアの個数が、前記電流量に耐え得るものになっているか否かを検証し、前記データパスに供給すべき電流量を含むデータパス・エレクトロマイグレーションライブラリを作成するデータパス・エレクトロマイグレーション検証処理と、
（ｃ）前記データパス・エレクトロマイグレーションライブラリを参照し、データパス全体への電源供給にあたり、チップの電源配線から前記データパスに接続する電源ヴィアのエレクトロマイグレーション防止のために最低限必要な個数を計算し、電源ヴィア必要数として記憶部に格納するデータパスへの電源ヴィア必要数計算処理と、
（ｄ）前記データパスライブラリを参照し、前記データパスを含んだ半導体集積回路全体の回路を対象に配置処理を実行するチップレベル配置処理と、
（ｅ）チップレベルの電源配線を行う電源配線処理と、
（ｆ）前記チップレベルの電源配線を行った結果、前記データパスへの電源ヴィアが、前記記憶部に記憶されている電源ヴィア必要数分設置されているか、及び、チップレベルの電源配線がそれぞれを流れる電流量に耐え得る配線幅、電源ヴィア数になっているか否かをチェックし、不足する場合には、注意を促すメッセージを出力する電源ヴィアチェック処理と、
（ｇ）その後、チップレベルでの信号配線を行うチップレベル配線処理と、
が行われるコンピュータ支援型設計システムであって、
少なくとも前記（ｃ）と（ｆ）の各処理を、コンピュータで実行させるためのプログラムを記録した記録媒体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、エレクトロマイグレーション検証技術に関し、特に、データパスを含んだチップレベルのエレクトロマイグレーション検証装置並びに記録媒体に関する。
【０００２】
【従来の技術】
データパスを含んだ半導体集積回路（チップ）の設計時における電力集中によるエレクトロマイグレーションの検証について、その設計フローを示す図２を参照して、以下に説明する。なお、よく知られているように、データパス（Datapath）とは、定められたデータ幅（例えば、１６ビット、３２ビットや６４ビット等）で演算処理を行う回路のことをいい、その基本回路としては、ＡＬＵ、加算器、乗算器、レジスタ、マルチプレクサ等があり、マイクロプロセッサやＤＳＰ（デジタルシグナルプロセッサ）は、制御回路、データパス、入出力回路、メモリなどの機能ブロックからなり、データパス・ブロックの作成は、データパス・コンパイラ等によって自動生成される。
【０００３】
ＣＡＤ（コンピュータ支援型設計）端末上で、設計者は、チップ内で特に性能を要求する様な部分を切り出して、別個にデータパス（ＤＰ）設計処理１、及び、当該データパスのエレクトロマイグレーション（ＤＰ  ＥＭ）検証処理２を行う。その結果、設計されたデータパスの形状、端子位置、データパス内の配線情報をライブラリ化し、チップレベルでの設計時に用いるためのデータパス（ＤＰ）ライブラリ１１と、データパスに供給すべき電流量を含むエレクトロマイグレーション（ＥＭ）ライブラリ１２が出力される。
【０００４】
その後、半導体集積回路全体の配置を行うチップ（ｃｈｉｐ）レベル配置処理４、電源配線処理５、チップレベル配線処理７と、順に工程を進めていき、チップレベルの設計が完了する。
【０００５】
最後に、チップレベル・エレクトロマイグレーション（ＥＭ）検証処理８を、チップ全体に対して実施し、個々の電源配線に対し、必要な配線幅、電源ヴィア個数を満たしているか否かをチェックする。
【０００６】
このチップレベルＥＭ検証処理８で、何も問題が無ければ（ＯＫ）、設計は終了となる。一方、ＥＭ検証処理８で、必要な条件を満たしていない等何らかの問題があった場合には（ＮＧ）、電源配線処理５まで戻った上で、電源配線の修正を行い、再度、この修正に関連する他の信号配線等の修正内容をチップレベル配線処理７で盛り込んだ後、再び、チップレベルＥＭ検証処理８を実施し、エラーが無くなるまで、上記処理を繰り返す。
【０００７】
なお、例えば特開平９−２２９４４号公報には、アルゴリズム的に電源幹線の間隔を求めることによって実装率を向上させ、セルの自動配置方法によらずに、マイグレーションが発生しないようにセル配置ができる半導体集積回路装置の設計方法として、自動配置に先だって、実装率に起因する配置禁止領域の面積を参照して電源幹線の間隔を求め、マイグレーションの対象となるセル種のセル枠を仮拡大するために、セルの周りに設ける配置禁止領域を求め、これらの値をパラメータとしてセットし、自動配置、自動配線を行うようにした方法が開示されている。これは、チップレベルでの配置、配線を対象としたものであり、機能ブロック（セル）への電源ヴィアを介した接続における、エレクトロマイグレーションの防止は扱っていない。
【０００８】
また特開平５−２５９２８７号公報（特許２７７６１２０号）には、エレクトロマイグレーションによる配線劣化を防止し面積効率のよいレイアウトを短時間で実現する電源配線布設方法として、ＬＳＩ論理を構成する機能ブロックの消費電力計算用テストベクトルによる消費電力計算ステップと、ＬＳＩのフロアプラン実行ステップと、フロアプランにて配置された機能ブロックに消費電力計算ステップからの計算値を対応させたチップ面の消費電力値における星根位置を抽出するステップを含む方法が開示されている。この方法において、機能ブロックへの電源の接続はチップ周辺の電源配線引込口からの電源配線より行っている。
【０００９】
【発明が解決しようとする課題】
上記したように、図２を参照して説明した従来の方法は、チップ設計の最後（最終段階）にならなければ、チップレベルＥＭ検証処理８の結果が得られず、しかも、チップレベルＥＭ検証処理８で、エラーが残存している場合には、電源配線処理まで戻り、設計工程を大きく後戻りさせる必要が生じ、その結果、設計期間の増大を招く要因となっていた。
【００１０】
したがって本発明は、上記問題点に鑑みてなされたものであって、その目的は、チップ設計完了時点でのチップレベルＥＭ検証処理を実施することを不用とし、チップレベルＥＭ検証処理でエラーが出た場合の電源配線への後戻りをなくすことで、設計期間の短縮、設計効率の向上を図る装置並びに該システムを動作させるプログラムを記録した記録媒体を提供することにある。
【００１１】
【課題を解決するための手段】
前記目的を達成するため、本発明は、チップ内の機能ブロックであるデータパスへの電源配線にあたり、前記データパスに対して電源配線から電源ヴィアを接続するにあたり、前記電源ヴィアの個数が、前記データパスについて予め計算されている、必要個数を満たしているか否かをチェックし、チップレベルの信号線の配線の前に、データパス単位にエレクトロマイグレーションの検証を事前に行うようにし、設計の最終工程で行われていたチップレベルのエレクトロマイグレーションの検証を省略可能としたものである。
【００１２】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明は、チップの論理機能単位であるデータパスを含んだチップレベルのエレクトロマイグレーション（以下「ＥＭ」と略記する）検証を行うにあたり、データパス設計時点で、データパスと、データパスの上を通過して配線される電源配線とを接続する電源ヴィア（Ｖｉａ）の必要個数を計算し、電源ヴィア（Ｖｉａ）必要数をチップレベルでの電源配線時に参照し、必要個数をチェックすることによって、エレクトロマイグレーション防止に必要な電源ヴィア個数を確保し、これによって、従来、設計の最後に実施されていた、チップレベルのエレクトロマイグレーション（ＥＭ）検証を省略可能としたものである。
【００１３】
本発明は、その好ましい一実施の形態において、半導体集積回路（チップ）を設計するＣＡＤ装置において、チップ内で論理の単位を設計する処理である処理であって、前記データパス設計結果である、データパスの形状、端子位置、データパス内の配線情報をライブラリ化し、チップレベルでの設計時に用いるためのデータパスライブラリ（ＤＰライブラリ）１１を作成するデータパス設計処理１と、
データパスの設計結果を入力し、データパス単体でのエレクトロマイグレーションの検証を行う処理であって、データパス内の個々の回路に流れる電流量を計算し、配線幅、ヴィアの個数が、前記電流量に耐えうるものになっているかを検証し、前記データパスに供給すべき電流量を含むデータパス・エレクトロマイグレーションライブラリ（ＥＭライブラリ）１２を作成するデータパス・エレクトロマイグレーション検証処理２と、
データパス全体への電源供給にあたり、チップの電源配線から前記データパスに接続する電源ヴィア（Ｖｉａ）の最低限必要な個数を計算し記憶部に格納するデータパスへの電源ヴィア必要数計算処理３と、
前記データパスを含んだ半導体集積回路全体の回路を対象に（「チップレベル」という）、配置処理を実行するチップレベル配置処理４と、
チップ（ｃｈｉｐ）レベルの電源配線を行う電源配線処理５と、
前記電源配線を行った結果、前記データパスへの電源ヴィアが、前記記憶部を参照し、必要な個数分設置されているか、及び、チップレベルの電源配線がそれぞれを流れる電流量に耐えうる配線幅、電源ヴィア数になっているか否かをチェックし、不足する場合は、注意を促すメッセージを端末等に出力する電源ヴィアチェック処理６と、
電源配線後、チップレベルでの信号配線を行うチップレベル配線処理７と、
を備えている。
【００１４】
本発明において、上記電源ヴィア必要数計算処理３及び電源ヴィアチェック処理６、あるいは、上記処理１乃至７の処理は、チップレベルのエレクトロマイグレーション検証装置として機能する、ＣＡＤ（計算機支援型設計）装置を構成するコンピュータでプログラムを実行することで、その機能が実現される。
【００１５】
この場合、該プログラムを記録した記録媒体（磁気ディスク、磁気テープ、光ディスク、あるいは半導体メモリ等）から、該プログラムをコンピュータに読み出して実行することで、本発明を実施することができる。
【００１６】
【実施例】
本発明の実施例について図面を参照して以下に説明する。図１は、本発明の一実施例の設計フローを示す図である。なお、図１の各処理（機能）は、ＣＡＤ装置等のコンピュータ上で実現される。
【００１７】
データパス（ＤＰ）設計処理１は、チップ内で、特に、性能が要求されるような場合に採用される、あるまとまった論理の単位であるデータパスの設計処理を示す。
【００１８】
データパス・エレクトロマイグレーション（ＤＰ  ＥＭ）検証処理２は、データパスの設計結果を入力し、データパス内の個々の回路に流れる電流量を計算し、配線幅、ヴィアの個数が、それに耐えうるものになっているかを検証する。
【００１９】
データパスへの電源ヴィア必要数計算処理３は、データパス全体への電源供給にあたり、チップの電源幹線から接続する電源ヴィアの最低限必要な個数１３を計算して記憶部等に出力する。
【００２０】
チップレベル配置４は、データパスを含んだＬＳＩ全体の回路を対象に配置処理を実行する。
【００２１】
電源配線５は、チップレベルの電源配線を行う。
【００２２】
電源ヴィアチェック処理６は、電源配線を行った結果、電源ヴィア必要数１３を参照して、データパスへの電源ヴィアが必要な個数分設置されているか、チップレベルの電源配線がその各々を流れる電流量に耐え得る配線幅、電源ヴィア数になっているか否かをチェックする。もし、不足する場合は、メッセージを端末画面に出力して注意を促す。
【００２３】
チップレベル配線７は、電源配線後、残った一般の信号配線を行う。
【００２４】
データパス（ＤＰ）ライブラリ１１は、データパス設計の終了後、これをハードマクロとしてライブラリ化し、チップレベルでの設計時に用いるためのものである。データパスの形状、端子位置、データパス内の配線情報等から成る。
【００２５】
データパス・エレクトロマイグレーション（ＥＭ）ライブラリ１２は、データパス単体でのＥＭ検証を実施した結果であり、データパスを１つのハードマクロと見たときのデータパス全体に供給すべき電流量等が含まれている。
【００２６】
電源ヴィア必要数データ１３は、データパスに対してチップの電源幹線から電流を供給するために必要な電源ヴィア数を計算した結果が含まれている。
【００２７】
図１を参照して、本発明の一実施例の動作について説明する。
【００２８】
設計者は、チップ内で、特に性能が要求される部分等を抽出して、別個に、データパス設計処理１を行う。こうすることによって、特に性能、面積等に特化した最適な設計が可能となる。
【００２９】
データパス設計処理１の処理結果をチップレベルに組み入れるために、データパスライブラリ１１を出力し、チップ設計に備える。同時に、多くの検証処理が行われるが、ここでは、ＥＭ検証処理に着目する。
【００３０】
データパス設計処理１の結果、データパス単体でのＥＭ検証を、データパス・エレクトロマイグレーション（ＤＰ  ＥＭ）検証処理２で行う。この検証処理２では、データパス内に含まれる回路の電流量を計算し、さらに、該電流がどの回路の経路を通って、どの位、流れるのかも計算する。
【００３１】
その結果、各々の配線幅、ヴィア個数が、その部分を流れる電流量に比して、充分余裕があるか否かを検証する。検証結果は、チップレベルに対して、データパス部に供給すべき電流量等の情報が含まれるデータパス・エレクトロマイグレーション（ＥＭ）ライブラリ１２として出力される。
【００３２】
データパス設計は、通常、チップ設計で使用する全ての配線層を用いるのではなく、途中のある決められた配線層までを用いて設計する。その上層は、チップレベルの信号配線、クロック配線、電源配線等で使用される。
【００３３】
チップレベルでのデータパス部への信号配線は、通常、データパス部の周囲に設けられた端子を介して配線されるが、電源に関しては、データパス部の上層を通過するチップの電源幹線から、複数個の電源ヴィアを介して、データパス部内の特定の電源配線に接続される。
【００３４】
データパスへの電源ヴィア必要数計算処理３は、この時に必要となる電源ヴィアの個数を予め計算しておく。すなわち、データパス・エレクトロマイグレーション（ＤＰ  ＥＭ）検証処理２で得られた結果（ＥＭライブラリ１２）を参照し、データパス内で必要とされる電流量から、逆に、必要な電源ヴィア個数を算出する。この結果は、電源ヴィア必要数データ１３として出力される。
【００３５】
その後、チップレベル配置４で、データパスを含んだチップレベルの配置を行う。
【００３６】
電源配線５は、チップレベルの電源配線を行う。データパス以外に対しては、必要な電源の配線が、また、データパスに対してもここで上層の電源幹線からデータパス部内の電源配線に対して電源ヴィアの生成が行われる。通常は配線幅を考慮して、必要にして、十分な数の電源ヴィアがアレイ状に生成される。
【００３７】
この後、電源ヴィアチェック処理６で、データパス設計時に出力された電源ヴィア必要数データ１３を参照し、当該データパス部に必要な個数の電源ヴィアが生成されているか否かをチェックする。その結果、データパス部に接続される電源ヴィアが必要数に達していない場合には、メッセージ等を出して電源配線処理の修正を促す。
【００３８】
この処理を行うことによって、データパス部への電源ヴィア処理が完結する。
【００３９】
最後に、チップレベル配線７で残った信号の配線処理が行われる。
【００４０】
上記実施例では、電源ヴィアチェック処理６で、データパスへの電源ヴィア数をチェックするようにしたが、例えば、電源ヴィア必要数データ１３を、直接電源配線５に入力し、この中で、データパスへの電源ヴィア数を参照して、電源配線を行うようにしてもよい。
【００４１】
この場合、電源ヴィアチェック処理６を、個別の工程として、設ける必要はなくなり、この機能は、電源配線処理５に含まれることになる。
【００４２】
【発明の効果】
以上説明したように、本発明によれば、データパスへの電源ヴィア必要数計算処理をデータパス設計時点で行い、この結果の電源ヴィア必要数データを、チップの電源配線後の電源ヴィアチェック処理で参照することによって、この時点で、データパス部への電源ヴィア数の確認が行えるため、従来行っていたチップ設計完了時点でのチップレベルＥＭ検証処理を実施する必要が無くなり、またチップレベルＥＭ検証処理で、エラーが出た場合の電源配線５への後戻りも無くなるため、設計期間の短縮、設計効率の向上が期待できる。
【図面の簡単な説明】
【図１】本発明の一実施例の処理を説明する流れ図である。
【図２】従来の処理手順を説明する流れ図である。
【符号の説明】
１  ＤＰ設計処理
２  ＤＰ  ＥＭ設計処理
３  ＤＰへの電ヴィア必要数計算処理
４  チップレベル配置処理
５  電源配線処理
６  電源ヴィアチェック処理
７  チップレベル配線処理
８  チップレベルＥＭ検証処理
１１  ＤＰライブラリ
１２  ＥＭライブラリ
【図１】
0003661570.tif 000002
【図２】
0003661570.tif 000003