(57)【特許請求の範囲】
【請求項１】
シリコン基板の上にゲート電極を形成する工程と、
前記シリコン基板の主表面中であって前記ゲート電極の両側に一対のソース／ドレイン層を形成する工程と、
前記一対のソース／ドレイン層の表面に接触するように金属膜を、前記シリコン基板の上に形成する工程と、
前記シリコン基板を第１の温度で熱処理し、それによって、前記一対のソース／ドレイン層の表面に、一般式Ｍｅ2ＳｉまたはＭｅＳｉ（式中、Ｍｅは金属を表わす）で示される第１の金属シリサイド膜を形成する工程と、
前記金属膜の未反応部分を除去する工程と、
前記第１の金属シリサイド膜に接触するように、前記シリコン基板の全面上に、該第１の金属シリサイド膜を上から押さえるプレス用膜を、第２の温度で形成する工程と、
前記プレス用膜を形成した後、前記シリコン基板を第３の温度で熱処理し、前記第１の金属シリサイド膜を一般式ＭｅＳｉ2（式中、Ｍｅは金属を表わす）で示される第２の金属シリサイド膜に変える工程と、
前記第２の金属シリサイド膜に変える工程の後、前記プレス用膜を除去する工程と、
を備えた半導体装置の製造方法。
【請求項２】
シリコン基板の上にゲート電極を形成する工程と、
前記シリコン基板の主表面中であって、前記ゲート電極の両側に一対のソース／ドレイン層を形成する工程と、
前記一対のソース／ドレイン層の表面に接触するように、金属膜を、前記シリコン基板の上に形成する工程と、
前記シリコン基板を第１の温度で熱処理し、それによって、前記一対のソース／ドレイン層の表面に、一般式Ｍｅ2ＳｉまたはＭｅＳｉ（式中、Ｍｅは金属を表わす）で示される第１の金属シリサイド膜を形成する工程と、
前記金属膜の未反応部分を除去する工程と、
前記第１の金属シリサイド膜に接触するように、前記シリコン基板の全面上に、該第１の金属シリサイド膜を上から押える導電性のプレス用膜を、第２の温度で形成する工程と、
前記導電性のプレス用膜を形成した後、前記シリコン基板を第３の温度で熱処理し、前記第１の金属シリサイド膜を一般式ＭｅＳｉ2（式中、Ｍｅは金属を表わす）で示される第２の金属シリサイド膜に変える工程と、
前記第２の金属シリサイド膜に変える工程の後、前記導電性のプレス用膜をパターニングし、配線膜を形成する工程と、を備えた半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、一般に半導体装置の製造方法に関するものであり、より特定的には、シリサイド構造のトランジスタにおいて、リーク電流を防止することができるように改良された半導体装置に関する。この発明は、さらにそのような半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタの微細化に伴って、トランジスタのソース／ドレインを構成する不純物拡散層の抵抗上昇に起因した遅延が顕在化している。これを解決する手段として、サリサイド（Ｓａｌｉｃｉｄｅ，Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｓｉｌｉｃｉｄｅの略）ＭＯＳトランジスタが提案されている。これは、ゲートポリシリコン上とソース・ドレイン上にのみ、自己整合的に高融点金属シリサイドを形成し、抵抗の低減を図ったトランジスタ構造のことである。
【０００３】
図２０〜図２５は、従来のサリサイド構造を有するＬＤＤＭＯＳトランジスタの製造方法の主要工程を示す図である。
【０００４】
図２０を参照して、シリコン基板１の主表面に、素子領域を他の素子領域から分離するための素子分離用絶縁膜２を形成する。素子領域の上に、ゲート絶縁膜３とゲート電極４を形成する。ゲート電極４をマスクにして、シリコン基板１の主表面にソース／ドレイン層５の低濃度不純物拡散層５ａ（１０１７〜１０１８ａｔｏｍｓ／ｃｍ３  ）を形成する。ゲート電極４の側壁にサイドウォールスペーサ６を形成する。ゲート電極４とサイドウォールスペーサ６をマスクにして、シリコン基板１の主表面に不純物イオンを注入し、ソース／ドレイン層５の高濃度不純物拡散層５ｂ（１０１９〜１０２０ａｔｏｍｓ／ｃｍ３  ）を形成する。
【０００５】
図２１を参照して、ソース／ドレイン層５の表面に接触するように金属膜８（膜厚１５０Å）を、スパッタリング法により、シリコン基板１の上に形成する。金属膜８には、たとえば、Ｃｏ膜を使用される。金属膜８の表面を被覆するように、金属窒化膜９を形成する。金属窒化膜９には、たとえば、ＴａＮ膜を使用する。
【０００６】
図２２を参照して、真空または不活性雰囲気（Ｎ２  ，Ａｒ等）下で、ランプアニールを行なうことにより（４５０〜５００℃，１分間）、シリコン基板１と金属膜８とが接触する部分をシリサイド化し、かつゲート電極４と金属膜８とが接触する部分をシリサイド化する。これにより、ソース／ドレイン層５の表面とゲート電極４の表面に、Ｃｏ２  ＳｉまたはＣｏＳｉから形成される第１の金属シリサイド膜１０を形成される。なお、金属窒化膜９は、アニール時に金属膜８が酸化されるのを防止するの働きがあり、さらに、サイドウォールスペーサ６の表面に、金属シリサイド膜が形成されるのを抑制する働きがある。
【０００７】
図２２と図２３を参照して、ウェットエッチングにより、金属窒化膜９と、金属膜８の未反応部分を除去する。
【０００８】
図２３と図２４（ａ）を参照して、真空または不活性雰囲気（Ｎ２  ，Ａｒ等）下で、ランプアニールを行なう（７００〜８００℃，１分間）ことにより、第１の金属シリサイド膜１０と、シリコン基板１のＳｉおよびゲート電極４のＳｉとをさらに反応させ、ＣｏＳｉ２  からなる、低抵抗（２０μΩｃｍ以下）の第２の金属シリサイド膜１１を形成する。なお、図２４（ｂ）は、第２の金属シリサイド膜１１の部分拡大図である。
【０００９】
図２５を参照して、層間絶縁膜３０をシリコン基板１の上に形成し、さらに、金属配線３１を形成し、半導体装置を完成させる。
【００１０】
なお、上記従来例では、図２１を参照して、金属窒化膜９を形成したのち、第１の金属シリサイド膜８を形成する場合を例示したが、金属窒化膜９を形成せずに、直接アニールし、第１のシリサイド膜１０を形成する、より先の従来技術も知られている。図２０〜図２５に示す従来の技術は、このより先の従来の技術を改良したものである。
【００１１】
【発明が解決しようとする課題】
サリサイド構造を有するトランジスタの従来の製造方法は、以上のように行われていたので、次のような問題点があった。
【００１２】
すなわち、図２４（ａ），（ｂ）を参照して、第２の金属シリサイド膜１１の表面および下面の凹凸が大きくなり、ひいては、第２の金属シリサイド膜１１の最も膜厚の大きい最大膜厚部分の膜厚ｔｍａｘ  と、最も膜厚の小さい最小膜厚部分の膜厚ｔｍｉｎ  との差が、３０〜５０ｎｍに達する。それゆえに、浅い接合（ｘｚ  〜０．１２μｍ）を有するトランジスタの場合、第２の金属シリサイド膜１１の一部が、点線で示す接合部にまで達し、ひいては、リーク電流が発生する。その結果、ダイオード特性が破壊され、かつトランジスタが正常に動作しないという問題点があった。
【００１３】
それゆえに、この発明の目的は、高速動作を可能とする、サリサイド構造を有するトランジスタを提供することにある。
【００１４】
この発明の他の目的は、サリサイド構造を有するトランジスタにおいて、リーク電流が発生しないように改良することにある。
【００１５】
この発明のさらに他の目的は、半導体装置の製造方法において、表面が平滑なシリサイド膜を形成する方法を提供することにある。
【００１６】
この発明のさらに他の目的は、浅い接合部を有するトランジスタにも適用できる、シリサイド膜の形成方法を提供することである。
【００２１】
【課題を解決するための手段】
この発明に従う半導体装置の製造方法においては、まず、シリコン基板の上にゲート電極を形成する。上記シリコン基板の主表面中であって、上記ゲート電極の両側に、一対のソース／ドレイン層を形成する。上記一対のソース／ドレイン層の表面に接触するように、金属膜を、上記シリコン基板の上に形成する。上記シリコン基板を第１の温度で熱処理し、それによって、上記一対のソース／ドレイン層の表面に、一般式Ｍｅ2ＳｉまたはＭｅＳｉ（式中、Ｍｅは金属を表わす）で示される第１の金属シリサイド膜を形成する。上記金属膜の未反応部分を除去する。上記第１の金属シリサイド膜に接触するように、上記シリコン基板の全面上に、該第１の金属シリサイド膜を上から押さえるプレス用膜を、第２の温度で形成する。上記プレス用膜を形成した後、上記シリコン基板を第３の温度で熱処理し、上記第１の金属シリサイド膜を一般式ＭｅＳｉ2（式中、Ｍｅは金属を表わす）で示される第２の金属シリサイド膜に変える。該第２の金属シリサイド膜に変える工程の後、上記プレス用膜を除去する。
【００２２】
この発明の好ましい実施態様によれば、上記第２の温度を、上記第３の温度よりも低くして行なう。
【００２３】
この発明のさらに好ましい実施態様によれば、上記プレス用膜は、金属窒化膜、金属カーバイド膜および金属ボライド膜からなる群より選ばれる。
【００２８】
【作用】
この発明に従う半導体装置の製造方法によれば、第１の金属シリサイド膜の上にプレス用膜を形成しているので、第１の金属シリサイド膜が第２の金属シリサイド膜に変化するとき、該第２の金属シリサイド膜に応力が加えられる。
【００３０】
【実施例】
以下、この発明の実施例を図について説明する。
【００３１】
実施例１
図１は、実施例１に係る、サリサイド構造を有するＬＤＤＭＯＳトランジスタの断面図である。当該ＬＤＤＭＯＳトランジスタは、シリコン基板１を備える。シリコン基板１の主表面中に、素子領域を他の素子領域から分離するための素子分離用絶縁膜２が設けられている。素子領域の上に、ゲート絶縁膜３とゲート電極４が設けられている。シリコン基板１の主表面中であって、かつゲート電極４の両側に、低濃度不純物拡散層５ａと高濃度不純物拡散層５ｂとからなる、ＬＤＤ構造のソース／ドレイン層５が設けられている。一対のソース／ドレイン層５およびゲート電極４の表面には、ＣｏＳｉ２  で形成された金属シリサイド膜１１が設けられている。金属シリサイド膜１１の最も膜厚の大きい最大膜厚部分の膜厚と、最も膜厚の小さい最小膜厚部分の膜厚との差は、３０ｎｍ好ましくは２５ｎｍ以下にされている。ゲート電極４を覆うように、シリコン基板１の上に層間絶縁膜３０が設けられている。層間絶縁膜３０中に、ソース／ドレイン層５の表面に設けられた金属シリサイド膜１１の表面の一部を露出させるためのコンタクトホール３２が設けられている。コンタクトホール３２を通って、ソース／ドレイン層５の表面に形成された金属シリサイド膜１１に接続されるように、電極配線３３が形成されている。
【００３２】
本実施例によると、金属シリサイド膜１１の最も膜厚の大きい最大膜厚部分の膜厚と、最も膜厚の小さい最小膜厚部分の膜厚との差が３０ｎｍ未満にされているので、金属シリサイド膜１１の下面のは凹凸が小さくなっている。それゆえに、浅い接合を有するトランジスタに適用しても、金属シリサイド膜１１は、接合部３４にまで達しない。その結果、リーク電流が発生しない。ひいては、ダイオード特性は破壊されず、かつ、トランジスタが正常に動作する。
【００３３】
図２〜図９は、図１に示す半導体装置の製造方法の順序の各工程における断面図である。
【００３４】
図２を参照して、シリコン１の主表面に、素子分離用絶縁膜２を形成する。シリコン基板１の上に、ゲート絶縁膜３とゲート電極４を形成する。ゲート電極４は、ポリシリコンで形成される。ゲート電極４をマスクにして、シリコン基板１の主表面に不純物イオンを注入し、それによって、ソース／ドレイン層５の低濃度不純物拡散層５ａをシリコン基板１の主表面に形成する。ゲート電極４の側壁にサイドウォールスペーサ６を形成する。サイドウォールスペーサ６をマスクにして、シリコン基板１の主表面に不純物イオンを注入し、それによって、ソース／ドレイン層５の高濃度不純物拡散層５ｂを形成する。
【００３５】
図３を参照して、ゲート電極４の表面とソース／ドレイン層５の表面に接触するように、シリコン基板１の上に、スパッタ法で金属膜８（たとえばＣｏ，厚さ１５ｎｍ）をスパッタ法で形成する。
【００３６】
図３と図４を参照して、ランプアニール処理（４５０〜５００℃）により、第１の金属シリサイド膜１０（Ｃｏ２  ＳｉまたはＣｏＳｉ）をゲート電極４の上およびソース／ドレイン層５の上に形成する。
【００３７】
図４と図５を参照して、未反応の金属膜８をウェットエッチングにより除去する。
【００３８】
図６を参照して、第１の金属シリサイド膜１０に接触するように、該第１の金属シリサイド膜１０を上から押さえる金属窒化膜１２（たとえば、ＴｉＮ，厚み１００ｎｍ）、シリコン基板１の上に、スパッタ法で形成する。
【００３９】
スパッタ条件は、基板温度が３００℃になるような低温で形成する。このように、金属窒化膜１２の形成を低温で行なうと、金属窒化膜１２の形成時に、さらなるシリサイド化（Ｃｏ２  ＳｉまたはＣｏＳｉ→ＣｏＳｉ２  ）は進まない。換言すれば、体積変化は全く生じない。
【００４０】
図７を参照して、ランプアニール処理（７００〜８００℃）を行なうことにより、第１の金属シリサイド膜１０とシリコン基板１のＳｉとを反応させて、第２のシリサイド膜１１（ＣｏＳｉ２  ）を形成する。このとき、ゲート電極４の上に形成されていた第１の金属シリサイド膜１０も、第２の金属シリサイド膜１１（ＣｏＳｉ２  ）に変化する。
【００４１】
６００℃以上の温度でアニール処理を行なうと、図２６を参照して、急激な体積膨張が生ずる。
【００４２】
もしも、金属窒化膜１２が存在しない場合には、第１のシリサイド膜１０は、シリコン基板１のＳｉと自由に反応する。しかし、金属窒化膜１２が存在しないと、体積膨張時、第１の金属シリサイド膜１０中の各部分の応力が一定に保たれない。
【００４３】
また、ＣｏとＳｉとの界面の状態、Ｃｏ膜中の酸素等の不純物濃度、Ｃｏ膜中のグレーンサイズが、第１の金属シリサイド膜１０の各部分で異なる。これらの条件が重なって、金属窒化膜１２が存在しない場合、さらなるシリサイド化（Ｃｏ２  Ｓｉ→ＣｏＳｉ２  ）の反応速度が、膜の各部分で異なってくる。ひいては、第２の金属シリサイド膜１１の膜厚が各部分で異なってくる。すなわち、金属窒化膜１２が存在しない場合、第２の金属シリサイド膜１１の表面および下面の凹凸は大きくなる。
【００４４】
これに対して、図６と図７を参照して、金属窒化膜１２が存在すると、シリサイド膜の体積膨張が発生した部分には、この金属窒化膜１１からの応力が加えられる。そのため、金属シリサイド膜の各部分で、応力が均一化される。ひいては、第２の金属シリサイド膜１１の膜厚のばらつきは抑制される。金属窒化膜１２の膜厚を３０ｎｍ以上にすると、第２の金属シリサイド膜１１の最も膜厚の大きい最大膜厚部分の膜厚と最も膜厚の小さい最小膜厚部分の膜厚との差が、２５ｎｍ以下にされることが見い出された。
【００４５】
図７と図８を参照して、金属窒化膜１２を、Ｈ２  Ｏ２  等の酸によりエッチング除去する。
【００４６】
図９を参照して、ゲート電極４を覆うように、層間絶縁膜３０を形成する。層間絶縁膜３０中に、ソース／ドレイン領域５の表面中に形成された第２の金属シリサイド膜１１の表面の一部を露出させるためのコンタクトホール３２を形成する。コンタクトホール３２を通って、ソース／ドレイン層５に、第２の金属シリサイド膜１１を介在させて電気的接続される電極配線３１を、シリコン基板１の上に形成する。
【００４７】
なお上記実施例では、金属膜８として、Ｃｏを例示したが、この発明はこれに限られるものではなく、Ｎｉ，Ｗ，Ｔａ，Ｔｉ，Ｍｏ，Ｐｔのような金属や、その他の遷移金属、またはこれらの合金またはこれらの複合膜であってもよい。
【００４８】
また、上記実施例では、金属窒化膜１２としてＴｉＮ膜を例示したが、この発明はこれに限られるものでなく、Ｗ，Ｍｏ，Ｔａ，Ｃｏや、その他の遷移金属の窒化膜であってもよい。また、金属窒化膜と同様の性質を備えた金属カーバイトや金属ボライドであってもよい。
【００４９】
また、上記実施例では、熱処理としてランプアニールによる熱処理を例示したが、この発明はこれに限られるものではなく、ファーネスアニールによる熱処理であってもよい。
【００５０】
なお、本実施例に関連して、従来の技術である図２２と図２３を参照して、金属窒化膜９を除去せずに、そのまま直接、ランプアニール処理を行なって、第２の金属シリサイド膜を形成すると、同じような結果が得られるのではないだろうかという疑問が生じるかもしれない。しかし、この方法においては、次の問題点が生じ、実用的でない。
【００５１】
すなわち、この方法によると、第２の金属シリサイド膜１１がサイドウォールスペーサ６の表面に沿って形成され、ソース／ドレイン層５とゲート電極４を短絡させるという第１の問題点がある。
【００５２】
従来の技術は、上記第１の問題点を解消するために、図２１〜図２４に示すように、２段階で金属シリサイド膜を形成しているが、この従来の技術には既に述べた問題点の他、第２の金属シリサイド膜１１のシート抵抗が増大するという問題点がある。この問題点は、金属膜８上に金属窒化膜９を形成した状態で、シリサイド化するという、この方法に共通する問題点である。これが第２の問題点である。
【００５３】
これについて、詳細に説明する。
すなわち、（１）シリコン基板の上に金属膜を形成して、金属シリサイド膜を形成した場合と、（２）シリコン基板の上に金属膜と金属窒化膜を形成して、金属シリサイド膜を形成した場合とを比較してみると、後者（２）から得られた金属シリサイド膜のシート抵抗が、前者（１）から得られた金属シリサイド膜のシート抵抗の１．２倍以上大きく、かつシート抵抗のばらつきも、後者（２）は前者（１）の２倍以上も大きいことがわかった。これは、上層に形成された金属窒化膜がシリサイド化を抑制するためと考えられる。シート抵抗のばらつきは、デバイスの性能、品質を悪化させ、歩留りを著しく低下させる。
【００５４】
これに対し、本実施例では、図５と図７を参照して、２段階のランプアニール処理によってシリサイド化を行なっている。すなわち、図６を参照して、２段階目のアニールの前に、第１の金属シリサイド膜１０の上に金属窒化膜１２を形成している。実施例のように、まず、第１のシリサイド膜１０を形成し（図５）、その後金属窒化膜１２を形成し（図６）、次いで、第２の金属シリサイド膜１１を形成する（図７）と、シート抵抗は増大しない。
【００５５】
これについて、さらに詳細に説明する。
図１０（ａ），（ｂ）は、ゲート配線幅と、ゲート配線のシート抵抗との関係を示す図である。
【００５６】
図１０（ａ）中、白丸は、次のようにして作られたサンプルのデータである。すなわち、図１１（ａ），（ｂ）を参照して、金属膜８の上にＴｉＮ膜９を形成する。図１１（ｃ）を参照して、熱処理し、一挙に、第２の金属シリサイド膜１１を形成する。その後、ＴｉＮ膜９を除去する。こうして得られたサンプルをもとに得られたデータが白丸のデータである。
【００５７】
図１０（ａ）中、黒丸は、従来の技術である図２０〜図２５の処理（すなわち、第２の金属シリサイド膜１１の形成時に、ＴｉＮ膜９が存在しない）を行なって得たサンプルのデータである。
【００５８】
白丸と黒丸のデータを比較して、第２の金属シリサイド膜１１の形成時にＴｉＮ膜９が存在すると、得られたゲート電極のシート抵抗は高くなる。
【００５９】
一方、図１０（ｂ）中、黒丸は、図２〜図８の処理（第１の金属シリサイド膜１０の形成後に、ＴｉＮ膜１２を形成し、その後熱処理により第２の金属シリサイド膜１１を形成する）を経て得られたサンプルのデータである。図１０（ｂ）中、白丸は、図２０〜２５の処理を行なって得たサンプルのデータである。図１０（ｂ）から明らかなように、両者には差異は認められない。
【００６０】
図１２（ａ）は、従来の方法、すなわち、図２０〜図２５の処理を経て得られたサンプルの、接合リーク電流の分布図を示す。図１２（ｂ）は、実施例１の方法、すなわち、図２〜図８の処理を経て得られたサンプルの、接合リーク電流の分布図を示す。
【００６１】
従来の方法、すなわち、第２の金属シリサイド膜の形成時にＴｉＮ膜を形成しなかった場合には、図１２（ａ）に示すように、ばらつきが大きくなる。また、数百ｐＡ以上のリーク電流を有する不良チップも多かった。
【００６２】
これに対して、図１２（ｂ）に示すように、ＴｉＮ膜を形成した後に、第２の金属シリサイド膜を形成した場合には、接合リーク電流は１２±６．１ｐＡとなり、ばらつきも少ない。
【００６３】
なお、いずれの場合も、測定に当たっては、拡散層の面積が０．２１ｍｍ２  のパターンが使用された。
【００６４】
実施例２
なお、実施例１では、金属窒化膜をすべて除去する場合を例示した。しかし、図１３に示すように、金属窒化膜１２の一部が残るように、パターニングしてもよい。残された金属窒化膜１２は、ソース／ドレイン層５と隣のゲート電極４とを接続する配線として利用される。このような配線は、ローカルインターコネクタと呼ばれている。
【００６５】
実施例３
本実施例は、本発明を適用したバイポーラトランジスタに係るものである。
【００６６】
図１４を参照して、当該バイポーラトランジスタは、シリコン基板１を備える。シリコン基板１の主表面中に、ベース領域１４と、エミッタ領域１６と、コレクタ領域１８が形成されている。シリコン基板１の上であって、かつエミッタ領域１６に接触するように、不純物が注入されたポリシリコンで形成されたエミッタ電極１３が設けられている。ベース領域１４およびコレクタ領域１８のそれぞれの表面に、一般式ＭｅＳｉ２  （式中、Ｍｅは金属を表わす）で示される金属シリサイド膜１１が設けられている。エミッタ電極１３の表面にも、一般式ＭｅＳｉ２  （式中、Ｍｅは金属を表わす）で示される金属シリサイド膜１１が設けられている。金属シリサイド膜１１の最も膜厚の大きい最大膜厚部分の膜厚と、最も膜厚の小さい最小膜厚部分の膜厚との差は、３０ｎｍ未満にされている。
【００６７】
なお、図中、２は素子分離用絶縁膜であり、６はサイドウォールスペーサであり、１４はｐ−  拡散層（ボロン濃度：１０１７〜１０１８ａｔｏｍｓ／ｃｍ３  ）であり、１５はｐ＋  拡散層（ボロン濃度：１０１８〜１０１９ａｔｏｍｓ／ｃｍ３  ）、１６はｎ＋  拡散層（ヒ素濃度：１０２０ａｔｏｍｓ／ｃｍ３  ）であり、１７はｎ−  拡散層（ヒ素濃度：１０１５〜１０１６ａｔｏｍｓ／ｃｍ３  ）、１８はｎ＋  拡散層（ヒ素濃度：１０１８〜１０１９ａｔｏｍｓ／ｃｍ３  ）である。
【００６８】
なお、エミッタ領域１６は、エミッタ電極１３（１０２１ａｔｏｍｓ／ｃｍ３  以上の不純物がドープされている）中の不純物がシリコン基板１へ熱拡散することによって、形成される。また、他の拡散層は、イオン注入およびその後に続く熱拡散により形成される。サリサイドを形成するフローは、実施例１と全く同じである。また、本実施例では、ｎｐｎトランジスタの場合を例示したが、この発明はこれに限られるものでなく、ｐｎｐトランジスタであっても、同様の効果を奏する。
【００６９】
実施例４
実施例１〜３は、スパッタ法により金属窒化膜を形成した場合について例示した。しかし、実施例４は、これらの実施例よりも、安価に製造できる方法を提供する。
【００７０】
まず、図１５を参照して、実施例１と同様の方法で、ソース／ドレイン層５の表面およびゲート電極４の表面に、第１の金属シリサイド膜１０を形成する。
【００７１】
図１６を参照して、ソース／ドレイン層５の表面およびゲート電極４の表面を、窒化性雰囲気にさらす（条件：Ｎ２  流量１００ｓｃｃｍ，圧力５０ｍＴｏｒｒ，温度４００℃，ＲＦパワー２００Ｗ（１３．５６ＭＨｚ），時間３分）。これによって、第１の金属シリサイド膜１０（Ｃｏ２  ＳｉまたはＣｏＳｉ）の表面に、窒化膜１９が形成される。
【００７２】
図１７を参照して、ランプアニール（７００℃）を行なうことにより、第１の金属シリサイド膜１０を第２の金属シリサイド膜（ＣｏＳｉ２  ）１１に変化させる。
【００７３】
その後、図１８を参照して、窒化膜１９を除去し、実施例１と同様の方法で、半導体装置を完成させる。このような実施例であっても、第２の金属シリサイド膜１１の最も膜厚の大きい最大膜厚部分の膜厚と、最も膜厚の小さい最小膜厚部分の膜厚との差が３０ｎｍ未満にされる。
【００７４】
なお、本実施例ではＮ２  ガスを用いる場合を例示したが、アンモニアガスを用いても、同様の結果が得られる。
【００７５】
実施例５
実施例５は、低抵抗のサリサイド構造を得る、他の方法に係るものである。
【００７６】
図１９は、実施例５に係るサリサイド構造を有するＭＯＳＦＥＴの製造方法の順序の各工程における半導体装置の断面図である。
【００７７】
図１９（ａ）は、図２〜図５までの工程を経て得られた、半導体装置の断面図である。
【００７８】
図１９（ｂ）を参照して、選択ＣＶＤ法により、ソース／ドレイン層５およびゲート電極４の上にのみ、タングステン膜（Ｗ）４０を形成する。タングステン膜４０の形成条件は、ＷＦ６  ＝２０ｓｃｃｍ，ＳｉＨ４  ＝１０ｓｃｃｍ，圧力＝８ｍＴｏｒｒ、温度＝３００℃、時間＝３０秒である。このような条件下を選ぶと、膜厚５０ｎｍのタングステン膜４０を、第１の金属シリサイド膜１０の上にのみ、選択的に、形成することができる。また、下地（１０）がコバルトシリサイドであるため、ＷＦ６  とシリコン基板１のＳｉとは反応しない。したがって、シリコン基板１の表面は浸食されず、ひいては、接合は破壊されない。また、コバルトシリサイドは、４２５℃、６分間、ＷＦ６  ガスにさらされても、コバルトシリサイドとＷＦ６  は反応しないことが、実験により確認されている。
【００７９】
なお、コバルトシリサイド（１０）の上にタングステン膜４０が選択的に形成されるのは、ＷＦ６  とＳｉＨ４  との反応の際、コバルトシリサイド（１０）の表面が触媒として働くためである。タングステン膜４０の抵抗は１５μΩｃｍと非常に低いため、ゲート電極４およびソース／ドレイン層５のシート抵抗を、３Ω／□程度に減少できる。
【００８０】
その後、図１９（ｃ）を参照して、タングステン膜４０を覆うように、シリコン基板１の上に層間絶縁膜３０を形成する。層間絶縁膜３０中に、タングステン膜４０の表面の一部を露出させるためのコンタクトホール３２を形成する。コンタクトホール３２を通って、タングステン膜４０および第１の金属シリサイド膜１０を介在させて、ソース／ドレイン層５に接続される金属配線３１を形成する。
【００８１】
本実施例によると、第１のシリサイド膜１０の上に、タングステン膜を選択的に成長させてサリサイド構造を形成している。したがって、実施例１のように第２の金属シリサイド膜を形成することによりサリサイド構造を形成する場合と異なり、シリサイド化に伴うＳｉの消費量も少ない。その結果、接合を破壊することはない。また、タングステン膜４０と第１の金属シリサイド膜１０とにより、ソース／ドレイン層５の抵抗を低くさせている。
【００８５】
【発明の効果】
この発明に従う半導体装置の製造方法によれば、第１の金属シリサイド膜の上にプレス用膜を形成しているので、第１の金属シリサイド膜が第２の金属シリサイド膜に変化するとき、第２の金属シリサイド膜に応力が加えられる。その結果、第２の金属シリサイド膜の膜厚のばらつきが抑制される。
【図面の簡単な説明】
【図１】実施例１に係る半導体装置の断面図である。
【図２】図１に示す半導体装置の製造方法の第１の工程における半導体装置の部分断面図である。
【図３】図１に示す半導体装置の製造方法の第２の工程における半導体装置の部分断面図である。
【図４】図１に示す半導体装置の製造方法の第３の工程における半導体装置の部分断面図である。
【図５】図１に示す半導体装置の製造方法の第４の工程における半導体装置の部分断面図である。
【図６】図１に示す半導体装置の製造方法の第５の工程における半導体装置の部分断面図である。
【図７】図１に示す半導体装置の製造方法の第６の工程における半導体装置の部分断面図である。
【図８】図１に示す半導体装置の製造方法の第７の工程における半導体装置の部分断面図である。
【図９】図１に示す半導体装置の製造方法の第８の工程における半導体装置の部分断面図である。
【図１０】（ａ）は、従来の半導体装置の製造方法を用いてシリサイドを形成したときの、ゲート電極のシート抵抗とゲート幅との関係図である。（ｂ）は、実施例１に係る方法を用いて、ゲート電極を形成したときの、ゲート電極のシート抵抗とゲート幅との関係図である。
【図１１】実施例１と比較するための、参考工程図である。
【図１２】（ａ）は、従来の方法で得た半導体装置の、接合リーク電流の分布図である。（ｂ）は、実施例１の方法で得た半導体装置の接合リーク電流の分布図である。
【図１３】実施例２に係る半導体装置の断面図である。
【図１４】実施例３に係る半導体装置の部分断面図である。
【図１５】実施例４に係る半導体装置の製造方法の第１の工程における半導体装置の部分断面図である。
【図１６】実施例４に係る半導体装置の製造方法の第２の工程における半導体装置の部分断面図である。
【図１７】実施例４に係る半導体装置の製造方法の第３の工程における半導体装置の部分断面図である。
【図１８】実施例４に係る半導体装置の製造方法の第４の工程における半導体装置の部分断面図である。
【図１９】実施例５に係る半導体装置の製造方法の順序の各工程における半導体装置の部分断面図である。
【図２０】従来の半導体装置の製造方法の第１の工程における半導体装置の部分断面図である。
【図２１】従来の半導体装置の製造方法の第２の工程における半導体装置の部分断面図である。
【図２２】従来の半導体装置の製造方法の第３の工程における半導体装置の部分断面図である。
【図２３】従来の半導体装置の製造方法の第４の工程における半導体装置の部分断面図である。
【図２４】従来の半導体装置の製造方法の第５の工程における半導体装置の部分断面図である。
【図２５】従来の半導体装置の製造方法の第６の工程における半導体装置の部分断面図である。
【図２６】Ｃｏのシリサイド化反応に伴う、ランプアニール温度と、ＣｏＳｉｘ  膜の膜厚との関係図である。
【符号の説明】
１  シリコン基板
４  ゲート電極
５  ソース／ドレイン層
１１  金属シリサイド膜
【図１】
0003616122.tif 000002
【図２】
0003616122.tif 000003
【図３】
0003616122.tif 000004
【図４】
0003616122.tif 000005
【図５】
0003616122.tif 000006
【図６】
0003616122.tif 000007
【図７】
0003616122.tif 000008
【図８】
0003616122.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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