(57)【特許請求の範囲】
【請求項１】
入力端子と共通入力端子との間に接続されるＤＣ電圧源から出力端子と共通出力端子との間に接続されるＤＣ負荷へ電力を提供する変換器であって、
ＤＣ変圧器を形成するよう共通磁心に配置される入力インダクタ巻線、中間インダクタ巻線および出力インダクタ巻線であって、各々の巻線は、ドットの付いた一端と別の印の付いていない一端とを有し、それによって、前記中間インダクタ巻線に印加される如何なるＡＣ電圧も前記入力および出力インダクタ巻線にＡＣ電圧を誘導して、前記印加されたＡＣ電圧と前記誘導されたＡＣ電圧とが前記入力、出力および中間インダクタ巻線のドットの付いた一端で同相となるものとされる入力インダクタ巻線、中間インダクタ巻線および出力インダクタ巻線と、
前記入力インダクタ巻線のドットの付いた一端で前記入力端子に接続されて前記ＤＣ変圧器の入力巻線を形成する前記入力インダクタ巻線と、
前記出力インダクタ巻線のドットの付いた一端で前記出力端子に接続されて前記ＤＣ変圧器の出力巻線を形成する前記出力インダクタ巻線と、
前記中間インダクタ巻線のドットの付いた一端で前記共通入力端子および前記共通出力端子に接続されて前記ＤＣ変圧器の中間巻線を形成する前記中間インダクタ巻線と、
入力キャパシタであって、一端が前記入力インダクタ巻線の前記印の付いていない一端に接続され、前記入力キャパシタの他の一端が前記中間インダクタ巻線の前記印の付いていない一端に接続される入力キャパシタと、
一端が前記共通入力端子に接続され、他の一端が前記入力インダクタの前記印の付いていない一端に接続される入力スイッチと、
一端が前記共通出力端子に接続され、他の一端が前記出力インダクタ巻線の前記印の付いていない一端に接続される出力スイッチと、
相補出力スイッチであって、一端が前記出力インダクタ巻線の前記印の付いていない一端に接続され、前記相補出力スイッチの他の一端が前記中間インダクタ巻線の前記印の付いていない一端に接続される相補出力スイッチと、
相補入力スイッチと補助キャパシタとからなる枝であって、前記相補入力スイッチの一端が前記補助キャパシタの一端に接続され、一方前記相補入力スイッチの他の一端と前記補助キャパシタの他の一端とが前記枝の両端をなす枝と、
前記入力スイッチと前記出力スイッチの双方を時間インタバルＤＴSの間閉ざし続け、前記相補入力スイッチと前記相補出力スイッチの双方を相補時間インタバルＤ’ＴSの間閉ざし続けるスイッチング手段であって、ここで１つの完全かつ制御されたスイッチ動作サイクルＴS内でＤが負荷比でありＤ’が相補負荷比であるスイッチング手段と、
前記枝の前記両端を前記変換器に接続し、それによって、前記相補時間インタバルＤ’ＴSの間前記枝を流れる電流を、前記入力インダクタ巻線の前記ドットの付いた一端に流れ込む入力インダクタ電流と前記中間インダクタ巻線の前記ドットの付いた一端に流れ込む中間インダクタ電流との和を前記出力インダクタ巻線の前記ドットの付いた一端から流れ出る出力インダクタ電流だけ低減したものに等しくする手段と
を具備し、ここで
前記入力スイッチ、前記相補入力スイッチおよび前記相補出力スイッチは、半導体電流２方向スイッチング・デバイスであって、ＯＮ状態にある間双方向に電流を流し、かつＯＦＦ状態にある間１方向に電圧を保持することができ、
前記出力スイッチは、半導体電圧２方向スイッチング・デバイスであって、ＯＮ状態にある間電流を流し、かつＯＦＦ状態にある間双方向に電圧を保持することができ、
前記半導体スイッチング・デバイスは、高スイッチング周波数でＯＮおよびＯＦＦし、
前記変換器のＤＣ−ＤＣ電圧変換比は、線形的に前記負荷比Ｄに依存し、
０から１までの前記負荷比Ｄに対して、前記入力インダクタ巻線のＤＣ電流と前記中間インダクタ巻線のＤＣ電流の双方がそれぞれの巻線の前記ドットの付いた一端に流れ込み、一方前記出力インダクタ巻線のＤＣ電流が前記出力インダクタ巻線の前記ドットの付いた一端から流れ出、
０から１までの範囲にある前記負荷比Ｄに対して、前記入力インダクタ巻線および前記中間インダクタ巻線の前記ＤＣ電流の合計が前記出力インダクタ巻線の前記ＤＣ電流の大きさに等しく、
前記ＤＣ変圧器には、前記入力、出力および中間インダクタ巻線について同数の巻数が含まれ、そして前記負荷比Ｄで、前記入力インダクタ巻線および前記中間インダクタ巻線のＤＣアンペア回数が正であって相互に加わる正のＤＣ磁束を生成し、一方前記出力インダクタ巻線のＤＣアンペア回数が負であって負のＤＣ磁束を生成し、結果として前記共通磁心においてネットでゼロのＤＣ磁束を生じ、および
前記共通磁心が空気間隙を有しておらず、
それによって、前記共通磁心における前記ネットでゼロのＤＣ磁束が、前記入力、中間および出力インダクタのインダクタンスの増大を可能とし、そして前記スイッチングＤＣ−ＤＣ変換器が過負荷耐量を増大させ、かつ
それによって、前記ＤＣ変圧器が、前記入力インダクタ巻線、前記出力インダクタ巻線および前記中間インダクタ巻線を結合して、前記入力インダクタ巻線から前記出力インダクタ巻線へと効率的なＤＣ−ＤＣ電力転送を得て前記ＤＣ変圧器の前記共通磁心内のエネルギー蓄積を低減させ、それによって、前記共通磁心のサイズおよび重量を低減することによって前記スイッチングＤＣ−ＤＣ変換器のサイズおよび重量を低減し、一方同時に前記スイッチングＤＣ−ＤＣ変換器の効率および過負荷耐量を増大させ、かつ電磁干渉を低減させる
変換器。
【請求項２】
前記スイッチング手段には前記半導体スイッチング・デバイスの電子制御動作が含まれ、それによって、連続するスイッチ動作サイクルＴS各々の間移行ＤからＤ’およびＤ’からＤが得られ、ここで前記入力スイッチおよび前記相補入力スイッチが前記移行ＤからＤ’およびＤ’からＤの間双方ともＯＦＦであり、前記移行ＤからＤ’およびＤ’からＤが前記時間インタバルＤＴSおよび前記相補時間インタバルＤ’ＴSよりも短く、
それぞれのスイッチの前記スイッチング手段によるスイッチ・タイミングが以下の通りであり、すなわち
前記移行ＤからＤ’が前記出力スイッチをＯＦＦとすることによって開始され、前記相補出力スイッチにおける電圧がゼロに低減されるとき前記相補出力スイッチが前記スイッチング手段によってゼロ電圧でＯＮとされてゼロのスイッチング損とし、一方前記入力スイッチが同時にＯＦＦとされ、そして前記移行ＤからＤ’が、前記相補入力スイッチにおける電圧がゼロに低減するまで継続し、その瞬間前記相補入力スイッチもまた前記スイッチング手段によってゼロ電圧でＯＮとされてゼロのスイッチング損とし、かつ
前記移行Ｄ’からＤが前記相補入力スイッチをＯＦＦとすることによって開始されかつ前記入力スイッチにおける電圧がゼロに低減されるとき、前記入力スイッチが前記スイッチング手段によってゼロ電圧でＯＮとされてゼロのスイッチング損とし、一方前記相補出力スイッチが同時にＯＦＦとされ、そして前記出力スイッチにおける電圧が低減され、前記出力スイッチがＯＮとされてスイッチング損を低減しソフトスイッチング・サイクルを完了し、そして
それによって、前記ソフトスイッチング・サイクルは前記変換器の基本特性に基づくものとなり、ここで前記相補時間インタバルＤ’ＴＳの間の前記補助キャパシタが、前記入力スイッチ、相補入力スイッチおよび相補出力スイッチにおいてゼロのスイッチング損で、かつ前記出力スイッチにおいて低減されたスイッチング損で、前記移行ＤからＤ’およびＤ’からＤを完了するのに必要なＡＣ電流のみを担持し、および
それによって、前記移行ＤからＤ’およびＤ’からＤがＤＣ負荷電流から独立して前記補助キャパシタＡＣ電流のみに依存し、そうして結果として等しい移行インタバルおよび前記出力スイッチにかかる対称な電圧波形が得られそれ故「対称な」ソフトスイッチングと称され、および
それによって、前記半導体スイッチング・デバイスにかかる電圧ストレスが低減され、かつ前記変換器の効率が増大され、一方電磁干渉が低減され、および
それによって、スイッチング周波数が増大されて変換器の全体の効率に負の影響を与えることなく変換器のサイズと重量をさらに低減することができる
請求項１に記載の変換器。
【請求項３】
前記共通磁心がＵＵ磁心であり、
前記入力インダクタ巻線および前記中間インダクタ巻線が、前記ＵＵ磁心の１つのレッグにおいて並べて配置され、
前記出力インダクタ巻線が、前記ＵＵ磁心の別のレッグに配置され、
それによって、前記入力インダクタ巻線と前記中間インダクタ巻線との間の漏れインダクタンスが、前記入力インダクタ巻線におけるリプル電流を実質的にゼロとし、
それによって、前記出力インダクタ巻線と前記中間インダクタ巻線との間の漏れインダクタンスが、前記出力インダクタ巻線におけるリプル電流を低減する
請求項２に記載の変換器。
【請求項４】
前記出力インダクタ巻線を備える前記ＵＵ磁心の前記他のレッグに空気間隙が配置されて、前記出力インダクタ巻線の漏れインダクタンスと磁化インダクタンスとの間にＡＣ電圧分割器が設けられ、および
前記ＡＣ電圧分割器は、前記出力インダクタ巻線において誘導されたＡＣ電圧を固定負荷比Ｄで前記出力インダクタ巻線に印加されるＡＣ電圧と整合させ、
それによって、前記固定負荷比Ｄについて、前記出力インダクタ巻線における前記ＤＣ電流が実質的にゼロのリプル電流を有する
請求項３に記載の変換器。
【請求項５】
前記出力インダクタ巻線と直列に接続されて前記出力インダクタ巻線におけるリプル電流を低減する外部インダクタを含む請求項４に記載の変換器。
【請求項６】
前記共通磁心に、巻線を備えない別の漏れ磁気レッグおよび前記共通磁心を備える磁束路における空気間隙が含まれ、ここで、前記空気間隙は、前記出力インダクタ巻線に固定負荷比Ｄで実質的にゼロのリプル電流が流れるよう調整され、
それによって、前記漏れ磁気レッグが、前記出力インダクタ巻線と前記入力および中間インダクタ巻線との間の漏れインダクタンスを増大させ、かつ前記出力インダクタ巻線においてリプル電流を低減する
請求項４に記載の変換器。
【請求項７】
前記共通磁心がＥＥ磁心であり、
前記入力インダクタ巻線および前記中間インダクタが、前記ＥＥ磁心の中央レッグに並べて配置され、
前記出力インダクタ巻線と同じ巻数を備える追加の出力インダクタ巻線が前記出力インダクタ巻線と直列に接続されて、前記追加の出力インダクタ巻線および前記出力インダクタ巻線でのＡＣ電圧がドットの付いた一端で同位相でかつ加算するものとなり、
前記追加の出力インダクタ巻線が前記ＥＥ磁心の１つの外側のレッグに配置され、かつ前記出力インダクタ巻線が前記ＥＥ磁心の別の外側のレッグに配置され、
それによって、前記入力インダクタ巻線と前記中間インダクタ巻線との間の漏れインダクタンスが、前記入力インダクタ巻線におけるリプル電流を実質的にゼロとし、
それによって、前記追加の出力インダクタ巻線、前記出力インダクタ巻線と前記中間インダクタ巻線との間の漏れインダクタンスが、前記追加の出力インダクタ巻線および前記出力インダクタ巻線におけるリプル電流を低減する
請求項２に記載の変換器。
【請求項８】
前記追加の出力インダクタ巻線および前記出力インダクタ巻線を備える前記ＥＥ磁心の前記外側のレッグの各々に空気間隙が配置されて、前記追加の出力インダクタ巻線および前記出力インダクタ巻線の漏れインダクタンスと磁化インダクタンスとの間にＡＣ電圧分割器が備えられ、
前記ＡＣ電圧分割器は、前記追加の出力インダクタ巻線および前記出力インダクタ巻線において誘導されるＡＣ電圧を前記追加の出力インダクタ巻線および前記出力インダクタ巻線にそれぞれ印加されるＡＣ電圧に固定負荷比Ｄで整合させ、
それによって、前記固定負荷比Ｄについて、前記出力インダクタ巻線における前記ＤＣ電流が実質的にゼロのリプル電流を有する
請求項７に記載の変換器。
【請求項９】
前記スイッチング手段には前記半導体スイッチング・デバイスの電子制御動作が含まれおり、それによって、連続するスイッチ動作サイクルＴSの各々の間移行ＤからＤ’およびＤ’からＤが得られ、ここで、前記入力スイッチおよび前記相補入力スイッチが、前記移行ＤからＤ’およびＤ’からＤの間双方ともＯＦＦであり、ここで、前記移行ＤからＤ’およびＤ’からＤは、前記時間インタバルＤＴSおよび前記相補時間インタバルＤ’ＴSよりも短く、
それぞれのスイッチの前記スイッチング手段によるスイッチ・タイミングは以下のようであり、すなわち
前記移行ＤからＤ’は前記入力スイッチをＯＦＦとすることによって開始され、前記相補出力スイッチの電圧がゼロに低減されるとき、前記相補出力スイッチは前記スイッチング手段によってゼロ電圧でＯＮとされてゼロのスイッチング損とされ、一方、前記出力スイッチが同時にＯＮとされ、かつ前記移行ＤからＤ’が前記相補入力スイッチの電圧がゼロに低減されるまで継続し、その瞬間、前記相補入力スイッチもまた前記スイッチング手段によってゼロ電圧でＯＮとされてゼロのスイッチング損とされ、および
前記移行Ｄ’からＤは前記相補入力スイッチをＯＦＦとすることによって開始され、前記入力スイッチの電圧がゼロに低減されるとき、前記入力スイッチは前記スイッチング手段によってゼロ電圧でＯＮとされてゼロのスイッチング損とされ、一方、前記相補出力スイッチが同時にＯＦＦとされ、そして前記出力スイッチの電圧が低減されて前記出力スイッチがＯＮとされてスイッチング損が低減され、ソフトスイッチング・サイクルを完了し、そして
それによって、前記ソフトスイッチング・サイクルは前記変換器の基本特性に基づいており、ここで、前記相補時間インタバルＤ’ＴSの間の前記補助キャパシタは、前記入力スイッチ、相補入力スイッチおよび相補出力スイッチでのスイッチング損をゼロとしかつ前記出力スイッチでのスイッチング損を低減して前記移行ＤからＤ’およびＤ’からＤを完了するのに必要なＡＣ電流のみを担持し、および
それによって、前記移行ＤからＤ’がＤＣ負荷電流および前記補助キャパシタＡＣ電流の双方に依存し、一方、前記移行Ｄ’からＤが前記補助キャパシタＡＣ電流のみに依存し、そうして結果として前記出力スイッチにかかる非対称の電圧波形を備える等しくない移行インタバルを生じ、それ故に「非対称の」ソフトスイッチングと称され、
それによって、前記半導体スイッチング・デバイスにかかる電圧ストレスが低減され、かつ前記変換器の効率が増大し、一方、電磁干渉が低減され、および
それによって、スイッチング周波数が増大されて、変換器の全体の効率に負の影響を与えることなくさらに変換器のサイズと重量を低減することができる
請求項１に記載の変換器。
【請求項１０】
前記共通磁心がＵＵ磁心であり、
前記入力インダクタ巻線および前記中間インダクタ巻線が、前記ＵＵ磁心の１つのレッグにおいて並べて配置され、
前記出力インダクタ巻線が、前記ＵＵ磁心の別のレッグに配置され、
それによって、前記入力インダクタ巻線と前記中間インダクタ巻線との間の漏れインダクタンスが、前記入力インダクタ巻線におけるリプル電流を実質的にゼロとし、
それによって、前記出力インダクタ巻線と前記中間インダクタ巻線との間の漏れインダクタンスが、前記出力インダクタ巻線におけるリプル電流を低減する
請求項９に記載の変換器。
【請求項１１】
前記出力インダクタ巻線を備える前記ＵＵ磁心の前記他のレッグに空気間隙が配置されて、前記出力インダクタ巻線の漏れインダクタンスと磁化インダクタンスとの間にＡＣ電圧分割器が設けられ、および
前記ＡＣ電圧分割器は、前記出力インダクタ巻線において誘導されたＡＣ電圧を固定負荷比Ｄで前記出力インダクタ巻線に印加されるＡＣ電圧と整合させ、
それによって、前記固定負荷比Ｄについて、前記出力インダクタ巻線における前記ＤＣ電流が実質的にゼロのリプル電流を有する
請求項１０に記載の変換器。
【請求項１２】
前記出力インダクタ巻線と直列に接続されて前記出力インダクタ巻線におけるリプル電流を低減する外部インダクタを含む請求項１１に記載の変換器。
【請求項１３】
前記共通磁心に、巻線を備えない別の漏れ磁気レッグおよび前記共通磁心を備える磁束路における空気間隙が含まれ、ここで、前記空気間隙は、前記出力インダクタ巻線に固定負荷比Ｄで実質的にゼロのリプル電流が流れるよう調整され、
それによって、前記漏れ磁気レッグが、前記出力インダクタ巻線と前記入力および中間インダクタ巻線との間の漏れインダクタンスを増大させ、かつ前記出力インダクタ巻線においてリプル電流を低減する
請求項１１に記載の変換器。
【請求項１４】
前記共通磁心がＥＥ磁心であり、
前記入力インダクタ巻線および前記中間インダクタ巻線が、前記ＥＥ磁心の中央レッグに並べて配置され、
前記出力インダクタ巻線と同じ巻数を備える追加の出力インダクタ巻線が前記出力インダクタ巻線と直列に接続されて、前記追加の出力インダクタ巻線および前記出力インダクタ巻線でのＡＣ電圧がドットの付いた一端で同位相でかつ加算するものとなり、
前記追加の出力インダクタ巻線が前記ＥＥ磁心の１つの外側のレッグに配置され、かつ前記出力インダクタ巻線が前記ＥＥ磁心の別の外側のレッグに配置され、
それによって、前記入力インダクタ巻線と前記中間インダクタ巻線との間の漏れインダクタンスが、前記入力インダクタ巻線におけるリプル電流を実質的にゼロとし、
それによって、前記追加の出力インダクタ巻線、前記出力インダクタ巻線と前記中間インダクタ巻線との間の漏れインダクタンスが、前記追加の出力インダクタ巻線および前記出力インダクタ巻線におけるリプル電流を低減する
請求項９に記載の変換器。
【請求項１５】
前記追加の出力インダクタ巻線および前記出力インダクタ巻線を備える前記ＥＥ磁心の前記外側のレッグの各々に空気間隙が配置されて、前記追加の出力インダクタ巻線および前記出力インダクタ巻線の漏れインダクタンスと磁化インダクタンスとの間にＡＣ電圧分割器が備えられ、
前記ＡＣ電圧分割器は、前記追加の出力インダクタ巻線および前記出力インダクタ巻線において誘導されるＡＣ電圧を前記追加の出力インダクタ巻線および前記出力インダクタ巻線にそれぞれ印加されるＡＣ電圧に固定負荷比Ｄで整合させ、
それによって、前記固定負荷比Ｄについて、前記出力インダクタ巻線における前記ＤＣ電流が実質的にゼロのリプル電流を有する
請求項１４に記載の変換器。
【請求項１６】
前記中間インダクタがオートトランスを具備し、
前記オートトランスの巻線のドットの付いた一端が前記共通入力端子および前記共通の出力端子に接続され、前記オートトランスの前記巻線の印の付いていない一端が前記相補出力スイッチの前記別の一端に接続され、および前記オートトランスの前記巻線のタップの一端が前記入力キャパシタの前記別の一端に接続され、
前記オートトランスの前記巻線が、前記入力インダクタ巻線および前記出力インダクタ巻線を備える前記共通磁心に配置されてＤＣオートトランスを形成し、
前記オートトランスの前記巻線の巻数と、前記オートトランスの前記巻線の前記ドットの付いた一端と前記タップの一端との間の巻数の比によって、前記変換器のＤＣ−ＤＣ電圧変換比がさらに制御され、
前記入力インダクタ巻線が、前記オートトランスの前記巻線の前記ドットの付いた一端と前記タップの一端との間の巻数と同数の巻数を有し、かつ前記出力インダクタ巻線が、前記オートトランスの前記巻線と同じ巻数を有し、それによって、０から１の範囲にある前記負荷比Ｄについて、前記共通磁心においてゼロＤＣ磁束が得られ、
前記共通磁心は空気間隙を有しておらず、それによって、前記共通磁心における前記ゼロＤＣ磁束が、前記入力および出力インダクタ巻線および前記オートトランスの前記巻線のインダクタンスを増大することを可能とし、それによって、前記変換器に増大した過負荷耐量が備わり、そして
それによって、前記ＤＣ変圧器は、前記入力インダクタ巻線、前記出力インダクタ巻線および前記オートトランスの前記巻線を組み合わせて、前記入力ＤＣ電圧源と前記ＤＣ負荷との間の変換比を増大させおよび前記入力インダクタ巻線から前記出力インダクタ巻線への効率的なＤＣ−ＤＣ電力転送で前記ＤＣオートトランスの前記共通磁心内のエネルギー蓄積を低減させ、それによって、前記共通磁心のサイズと重量を低減することにより前記変換器のサイズと重量を低減し、一方、同時に効率と変換器過負荷耐量を増大させて電磁干渉を低減する
請求項１に記載の変換器。
【請求項１７】
前記入力キャパシタの一端が前記共通入力端子に接続され、かつ前記入力キャパシタの他端が前記共通出力端子に接続され、
前記中間インダクタ巻線の前記ドットの付いた一端が前記共通出力端子に接続され、および
前記中間インダクタ巻線の前記印の付いていない一端が前記入力インダクタの前記印の付いていない一端に接続される
請求項１に記載の変換器。
【請求項１８】
前記出力スイッチがＭＯＳＦＥＴデバイスと電流整流器（ダイオード）との直列接続からなり、
それによって、前記出力スイッチが２クォードラント・スイッチとして動作する電圧２方向スイッチであり、前記ＭＯＳＦＥＴデバイスの低い伝導損によって伝導損が低減される
請求項１に記載の変換器。
【請求項１９】
１つのＭＯＳＦＥＴデバイスのソース端子が別のＭＯＳＦＥＴデバイスのソース端子に接続されて（バック−ツゥ−バック接続）ゲート端子は相互に接続された該２つのＮチャンネルＭＯＳＦＥＴデバイスから前記出力スイッチが成り、
１つのＭＯＳＦＥＴデバイスのドレイン端子が前記共通出力端子に接続され、かつ別のＭＯＳＦＥＴデバイスのドレイン端子が前記出力インダクタ巻線の前記印の付いていない一端に接続され、
それによって、前記出力スイッチは、電圧２方向と電流２方向の双方であり、かつ前記２つのＭＯＳＦＥＴデバイスの低い伝導損によって実現される２クォードラント電圧２方向スイッチに比べて低減された電流伝導損を持つ４クォードラント・スイッチとして動作する
請求項１に記載の変換器。
【請求項２０】
入力端子と共通入力端子との間に接続されるＤＣ電圧源から出力端子と共通出力端子との間に接続されるＤＣ負荷へと電力を提供する変換器であって、
入力インダクタ巻線、一次および二次巻線を備える絶縁変圧器および出力インダクタ巻線であって、絶縁ＤＣ変圧器を形成するよう共通磁心に配置されており、かつ各巻線はドットの付いた一端と別の印の付いていない一端とを有していて、それによって、前記絶縁変圧器の前記一次巻線に印加される如何なるＡＣ電圧も前記絶縁変圧器の前記二次巻線および前記入力および出力インダクタ巻線にＡＣ電圧を誘導して前記印加されたＡＣ電圧と前記誘導されたＡＣ電圧とが前記入力インダクタ巻線、前記出力インダクタ巻線および前記絶縁変圧器の前記一次および二次巻線のドットの付いた一端で同位相となるようにされる入力インダクタ巻線、一次および二次巻線を備える絶縁変圧器および出力インダクタ巻線と、
前記入力インダクタ巻線のドットの付いた一端で前記入力端子に接続されて前記絶縁ＤＣ変圧器の入力巻線を形成する前記入力インダクタ巻線と、
前記出力インダクタ巻線のドットの付いた一端で前記出力端子に接続されて前記絶縁ＤＣ変圧器の出力巻線を形成する前記出力インダクタ巻線と、
前記絶縁変圧器の前記一次巻線のドットの付いた一端で前記共通入力端子に接続されて前記絶縁ＤＣ変圧器においてガルバーニ絶縁を可能とする前記一次巻線と、
前記絶縁変圧器の前記二次巻線のドットの付いた一端で前記共通出力端子に接続されて前記絶縁ＤＣ変圧器においてガルバーニ絶縁を可能とする前記二次巻線と、
前記入力インダクタ巻線の前記印の付いていない一端と前記絶縁変圧器の前記一次巻線の印の付いていない一端との間に接続される入力キャパシタと、
一端が前記共通入力端子に接続され、他端が前記入力インダクタの印の付いていない一端に接続される入力スイッチと、
一端が前記共通出力端子に接続され、他端が前記出力インダクタ巻線の印の付いていない一端に接続される出力スイッチと、
相補出力スイッチであって、一端が前記出力インダクタ巻線の前記印の付いていない一端に接続され、前記相補出力スイッチの他端が前記絶縁変圧器の前記二次巻線の印の付いていない一端に接続される相補出力スイッチと、
直列に接続される相補入力スイッチと補助キャパシタとからなる枝であって、前記枝の一端が前記絶縁変圧器の前記一次巻線のドットの付いていない一端に接続され、かつ前記枝の他端が前記入力インダクタの前記印の付いていない一端に接続される枝と、
時間インタバルＤＴSの間前記入力スイッチと前記出力スイッチの双方を閉じ続け、かつ相補時間インタバルＤ’ＴSの間前記相補入力スイッチと前記相補出力スイッチの双方を閉じ続け、ここで、１つの完全な制御されたスイッチ動作サイクルＴS内でＤは負荷比でありＤ’は相補負荷比である、スイッチング手段と
を具備し、ここで
前記入力スイッチ、前記相補入力スイッチおよび前記相補出力スイッチは、半導体電流２方向スイッチング・デバイスであり、ＯＮ状態にある間双方向に電流を流し、ＯＦＦ状態にある間１方向に電圧を保持することができ、
前記出力スイッチは、半導体電圧２方向スイッチング・デバイスであり、ＯＮ状態にある間電流を流し、ＯＦＦ状態にある間双方向に電圧を保持することができ、
前記半導体スイッチング・デバイスは、高スイッチング周波数でＯＮおよびＯＦＦし、
前記一次巻線および前記二次巻線は、前記一次巻線と前記二次巻線との間の漏れを低減するよう緊密に結合され、
前記変換器のＤＣ−ＤＣ電圧変換比は、前記負荷比Ｄに線形的に依存しており、
前記絶縁変圧器の前記二次巻線と前記一次巻線の巻数比によって、前記変換器のＤＣ−ＤＣ電圧変換比が付加的に制御され、
０から１の範囲にある前記負荷比Ｄについて、前記入力インダクタ巻線および前記絶縁変圧器の前記一次および二次巻線におけるＤＣ電流は、それぞれの巻線の前記ドットの付いた一端に流れ込み、一方前記出力インダクタ巻線におけるＤＣ電流は、前記出力インダクタ巻線の前記ドットの付いた一端から流れ出、
前記入力インダクタ巻線が前記絶縁変圧器の前記一次巻線と同数の巻数を有し、かつ前記出力インダクタ巻線が前記絶縁変圧器の前記二次巻線と同数の巻数を有し、それによって、０から１の範囲にある前記負荷比Ｄについて、前記共通磁心においてネットでゼロのＤＣ磁束が得られ、
前記共通磁心は空気間隙を有しておらず、
それによって、前記共通磁心における前記ネットでゼロのＤＣ磁束が、前記入力および出力インダクタ巻線および前記絶縁変圧器の前記一次および二次巻線のインダクタンスの増大を可能とし、それによって、前記変換器が過負荷耐量を増大させ、および
それによって、前記絶縁ＤＣ変圧器が、前記入力インダクタ巻線、前記出力インダクタ巻線および前記絶縁変圧器の前記一次および二次巻線を組み合わせて、前記入力ＤＣ電圧源と前記ＤＣ負荷との間にガルバーニ絶縁を備えさせ、かつ前記絶縁ＤＣ変圧器の前記共通磁心内のエネルギー蓄積を低減させて前記入力インダクタから前記出力インダクタへの効率的なＤＣ−ＤＣ電力転送を提供し、それによって、前記共通磁心のサイズと重量を低減することによって前記変換器のサイズと重量を低減し、一方同時に、効率と変換器過負荷耐量を増大させ電磁干渉を低減する
変換器。
【請求項２１】
前記入力キャパシタと直列に有効接続される前記絶縁変圧器の漏れインダクタンスをさらに含み、
前記スイッチング手段が前記半導体スイッチング・デバイスの電子制御動作を含み、それによって、連続するスイッチ動作サイクルＴSの各々の間移行ＤからＤ’およびＤ’からＤが得られ、ここで、前記入力スイッチおよび前記相補入力スイッチが、前記移行ＤからＤ’およびＤ’からＤの間双方ともＯＦＦであって、前記移行ＤからＤ’およびＤ’からＤは、前記時間インタバルＤＴSおよび前記相補時間インタバルＤ’ＴSよりも短く、
それぞれのスイッチの前記スイッチング手段によるスイッチ・シーケンスとタイミングは以下のようなものであり、すなわち
前記移行ＤからＤ’は前記入力スイッチをＯＦＦとすることによって開始され、前記相補出力スイッチの電圧がゼロに低減されるとき、前記相補出力スイッチは、前記スイッチング手段によって実質的にゼロの電圧でＯＮとされてゼロのスイッチング損とされ、および前記移行ＤからＤ’は前記相補入力スイッチの電圧がゼロに低減する間継続し、その瞬間前記相補入力スイッチもまた前記スイッチング手段によってゼロ電圧でＯＮとされてゼロのスイッチング損とされ、かつ前記移行ＤからＤ’は前記出力スイッチの電流がゼロに低減されるまで継続し、その瞬間前記出力スイッチがＯＦＦとされ、および
前記移行Ｄ’からＤは前記相補入力スイッチをＯＦＦとすることによって開始され、前記入力スイッチの電圧がゼロに低減されるとき、前記入力スイッチは前記スイッチング手段によってゼロ電圧でＯＮとされてゼロのスイッチング損とされ、一方、前記出力スイッチはスイッチング損が低減されて同時にＯＮとされ、かつ前記移行Ｄ’からＤは前記相補出力スイッチの電流がゼロに低減されるまで継続し、その瞬間前記相補出力スイッチがＯＮとされ、そして
それによって、前記移行ＤからＤ’およびＤ’からＤは、結果として前記入力スイッチ、前記相補入力スイッチおよび前記相補出力スイッチにおいて実質的にゼロのスイッチング損を生じ、かつ０から１の範囲にある前記負荷比Ｄについて、前記出力スイッチでスイッチング損を低減し、
それによって、前記移行ＤからＤ’はＤＣ負荷電流のみに依存し、一方、前記移行Ｄ’からＤは前記枝におけるＡＣ電流のみに依存し、そうして結果として前記移行ＤからＤ’は前記移行Ｄ’からＤよりもずっと短くなり、
それによって、前記漏れインダクタンスは前記移行ＤからＤ’の期間を低減し前記移行Ｄ’からＤには作用せず、
それによって、前記半導体デバイスにかかる電圧ストレスが低減され、かつ前記変換器の効率が増大され、一方、電磁干渉が低減され、および
それによって、スイッチング周波数が減少されて変換器の全体の効率に負の影響を与えることなく変換器のサイズと重量をさらに低減することができる
請求項２０に記載の変換器。
【請求項２２】
前記共通磁心がＵＵ磁心であり、
前記入力インダクタ巻線と前記絶縁変圧器とが前記ＵＵ磁心の１つのレッグに並べて配置され、
前記出力インダクタ巻線が前記ＵＵ磁心の別のレッグに配置され、
それによって、前記入力インダクタ巻線と前記絶縁変圧器巻線との間の漏れインダクタンスが、前記入力インダクタ巻線におけるリプル電流を実質的にゼロとし、および
それによって、前記出力インダクタ巻線と前記絶縁変圧器巻線との間の漏れインダクタンスが、前記出力インダクタ巻線におけるリプル電流を低減する
請求項２１に記載の変換器。
【請求項２３】
前記出力インダクタを備える前記ＵＵ磁心の前記他のレッグに空気間隙が配置されて、前記出力インダクタ巻線の漏れインダクタンスと磁化インダクタンスとの間にＡＣ電圧分割器が設けられ、および
前記ＡＣ電圧分割器が、前記出力インダクタ巻線に誘導されるＡＣ電圧を前記出力インダクタ巻線に印可されるＡＣ電圧と固定負荷比Ｄについて整合させ、
それによって、前記固定負荷比Ｄについて、前記出力インダクタ巻線における前記ＤＣ電流が、実質的にゼロのリプル電流を有する
請求項２２に記載の変換器。
【請求項２４】
前記出力インダクタ巻線と直列に接続されて前記出力インダクタ巻線におけるリプル電流を低減する外部インダクタを含む請求項２３に記載の変換器。
【請求項２５】
前記共通磁心には、巻線の無い別の漏れ磁気レッグと、前記共通磁心を備える磁束路における空気間隙とが含まれ、ここで前記空気間隙は、固定負荷比Ｄで前記出力インダクタ巻線におけるリプル電流を実質的にゼロとするよう調整され、そして
それによって、前記漏れ磁気レッグは、前記出力インダクタ巻線、前記入力インダクタ巻線と前記絶縁変圧器巻線との間の漏れインダクタンスを増大し、前記出力インダクタ巻線におけるリプル電流を低減する
請求項２３に記載の絶縁変換器。
【請求項２６】
前記共通磁心がＥＥ磁心であり、
前記入力インダクタ巻線と前記絶縁変圧器の前記一次および二次巻線とが前記ＥＥ磁心の中央レッグに並べて配置され、
前記出力インダクタ巻線と同数の巻線を備える追加の出力インダクタ巻線が前記出力インダクタ巻線と直列に接続されて、前記追加の出力インダクタ巻線と前記出力インダクタ巻線のＡＣ電圧がドットの付いた一端で同位相で加算するものとし、
前記追加の出力インダクタ巻線が前記ＥＥ磁心の１つの外側レッグに配置され、かつ前記出力インダクタ巻線が前記ＥＥ磁心の別の外側レッグに配置され、
それによって、前記入力インダクタ巻線と前記絶縁変圧器の前記一次および二次巻線との間の漏れインダクタンスが、前記入力インダクタ巻線におけるリプル電流を実質的にゼロとし、および
それによって、前記追加の出力インダクタ巻線、前記出力インダクタ巻線と前記絶縁変圧器の前記一次および二次巻線との間の漏れインダクタンスが、前記追加の出力インダクタ巻線および前記出力インダクタ巻線におけるリプル電流を低減する
請求項２１に記載の絶縁変換器。
【請求項２７】
前記追加の出力インダクタ巻線および前記出力インダクタ巻線を備える前記ＥＥ磁心の前記外側レッグの各々に空気間隙が配置されて、前記追加の出力インダクタ巻線および前記出力インダクタ巻線の漏れインダクタンスと磁化インダクタンスとの間にＡＣ電圧分割器が設けられ、
前記ＡＣ電圧分割器が、前記追加の出力インダクタ巻線および前記出力インダクタ巻線に誘導されるＡＣ電圧を、前記追加の出力インダクタ巻線および前記出力インダクタ巻線にそれぞれ印加されるＡＣ電圧と固定負荷比Ｄについて整合させ、そして
それによって、前記固定負荷比Ｄについて、前記出力インダクタ巻線における前記ＤＣ電流が実質的にゼロのリプル電流を有する
請求項２６に記載の絶縁変換器。
【請求項２８】
前記絶縁変圧器が、前記共通磁心で一体化されて多重出力絶縁ＤＣ変圧器を形成する多重出力絶縁変圧器であり、
前記枝の前記両端を前記変換器に接続する前記手段が、前記多重出力絶縁変圧器のガルバーニ絶縁を保持し、それによって、前記時間インタバルＤ’ＴSの間前記枝を流れる電流がＡＣ電流であり、
前記多重出力絶縁変圧器の前記二次巻線と前記一次巻線との巻数比によって、前記変換器のＤＣ−ＤＣ電圧変換比が付加的に制御され、
各ＤＣ負荷に対する各出力インダクタ巻線が前記多重出力絶縁変圧器のそれぞれの二次巻線と同数の巻数を有し、それによって、０から１までの負荷比Ｄの範囲について、前記共通磁心に実質的にゼロのＤＣ磁束が得られ、そして
それによって、前記共通磁心における前記実質的にゼロのＤＣ磁束が、前記変換器において過負荷耐量を増大させる
請求項２１に記載の変換器。
【請求項２９】
前記枝の一端が前記絶縁変圧器の前記一次巻線の前記ドットの付いた一端に接続され、かつ前記枝の他端が前記絶縁変圧器の前記一次巻線の前記印の付いていない一端に接続される
請求項２０に記載の変換器。
【請求項３０】
前記枝の一端が前記入力インダクタの前記ドットの付いた一端に接続され、かつ前記枝の他端が前記入力インダクタの前記印の付いていない一端に接続される
請求項２０に記載の変換器。
【請求項３１】
前記枝の一端が前記入力インダクタの前記ドットの付いた一端に接続され、かつ前記枝の他端が前記絶縁変圧器の前記一次巻線の前記印の付いていない一端に接続される
請求項２０に記載の変換器。
【請求項３２】
前記入力キャパシタの一端が前記共通入力端子に接続され、
前記絶縁変圧器の前記一次巻線の前記ドットの付いた一端が前記入力キャパシタの他端に接続され、
前記絶縁変圧器の前記一次巻線の前記印の付いていない一端が前記入力インダクタの前記印の付いていない一端に接続され、
前記枝の一端が前記絶縁変圧器の前記一次巻線の前記ドットの付いた一端に接続され、かつ前記枝の他端が前記絶縁変圧器の前記一次巻線の前記印の付いていない一端に接続される
請求項２０に記載の変換器。
【請求項３３】
前記枝の一端が前記絶縁変圧器の前記二次巻線の前記印の付いていない一端に接続され、かつ前記枝の他端が前記出力端子に接続される
請求項２０に記載の変換器。
【請求項３４】
前記相補出力スイッチの一端が前記共通端子に接続され、
前記絶縁変圧器の前記二次巻線の前記ドットの付いた一端が前記相補出力スイッチの他端に接続され、
前記絶縁変圧器の前記二次巻線の前記印の付いていない一端が前記出力インダクタの前記印の付いていない一端の他端に接続され、
前記枝の一端が前記絶縁変圧器の前記二次巻線の前記印の付いていない一端に接続され、かつ前記枝の他端が前記絶縁変圧器の前記二次巻線の前記ドットの付いた一端に接続される
請求項２０に記載の変換器。
【請求項３５】
前記出力スイッチがＭＯＳＦＥＴデバイスと電流整流器（ダイオード）の直列接続からなり、
それによって、前記出力スイッチが、２クォードラント・スイッチとして動作する電圧２方向スイッチであり、かつ前記ＭＯＳＦＥＴデバイスの低い伝導損によって低減された伝導損を有する
請求項２０に記載の変換器。
【請求項３６】
１つのＭＯＳＦＥＴデバイスのソース端子が別のＭＯＳＦＥＴデバイスのソース端子に接続されてバック−ツゥ−バック接続ゲート端子は相互に接続された該２つのＮチャンネルＭＯＳＦＥＴデバイスから前記出力スイッチが成り、
１つのＭＯＳＦＥＴデバイスのドレイン端子が前記共通出力端子に接続され、かつ別のＭＯＳＦＥＴデバイスのドレイン端子が前記出力インダクタ巻線の前記印の付いていない一端に接続され、
それによって、前記出力スイッチが、電圧２方向および電流２方向の双方であり、かつ前記２つのＭＯＳＦＥＴデバイスの低い伝導損によって、２クォードラント電圧２方向スイッチを実現したものに比べて低減された電流導電損を備える４クォードラント・スイッチとして動作する
請求項２０に記載の変換器。
【請求項３７】
前記枝の前記両端を前記変換器に接続してガルバーニ絶縁を保持し、それによって、前記相補時間インタバルの間前記枝を流れる電流がＡＣ電流であるようにする手段をさらに具備し、
それによって、前記共通磁心における前記ネットでゼロのＤＣ磁束が、前記入力、中間および出力インダクタのインダクタンスを低減することを可能とし、かつ前記スイッチングＤＣ−ＤＣ変換器が増大された過負荷耐量を有し、および
それによって、前記絶縁ＤＣ変圧器が、前記入力インダクタ巻線、前記出力インダクタ巻線および前記絶縁変圧器の前記一次および二次巻線を組み合わせて、前記入力ＤＣ電圧源と前記ＤＣ負荷との間にガルバーニ絶縁を設け、かつ前記入力インダクタから前記出力インダクタへの効率的なＤＣ−ＤＣ電力転送を提供して前記絶縁ＤＣ変圧器の前記共通磁心内のＤＣエネルギー蓄積を低減させ、それによって、前記共通磁心のサイズと重量を低減することによって前記変換器のサイズと重量を低減し、一方同時に、効率および変換器過負荷耐量を増大させ、および電磁干渉を低減する
請求項２０に記載の変換器。
【請求項３８】
前記入力キャパシタと直列に有効接続される前記絶縁変圧器の漏れインダクタンスをさらに含み、
前記スイッチング手段が前記半導体スイッチング・デバイスの電子制御動作を含み、それによって、連続するスイッチ動作サイクルＴSの各々の間移行ＤからＤ’およびＤ’からＤが得られ、ここで、前記入力スイッチおよび前記相補入力スイッチが、前記移行ＤからＤ’およびＤ’からＤの間双方ともＯＦＦであって、前記移行ＤからＤ’およびＤ’からＤは、前記時間インタバルＤＴSおよび前記相補時間インタバルＤ’ＴSよりも短く、
それぞれのスイッチの前記スイッチング手段によるスイッチ・シーケンスとタイミングは以下のようなものであり、すなわち
前記移行ＤからＤ’は前記入力スイッチをＯＦＦとすることによって開始され、前記相補出力スイッチの電圧がゼロに低減されるとき、前記相補出力スイッチは、前記スイッチング手段によって実質的にゼロの電圧でＯＮとされてゼロのスイッチング損とされ、および前記移行ＤからＤ’は前記相補入力スイッチの電圧がゼロに低減する間継続し、その瞬間前記相補入力スイッチもまた前記スイッチング手段によってゼロ電圧でＯＮとされてゼロのスイッチング損とされ、かつ前記移行ＤからＤ’は前記出力スイッチの電流がゼロに低減されるまで継続し、その瞬間前記出力スイッチがＯＦＦとされ、および
前記移行Ｄ’からＤは前記相補入力スイッチをＯＦＦとすることによって開始され、前記入力スイッチの電圧がゼロに低減されるとき、前記入力スイッチは前記スイッチング手段によってゼロ電圧でＯＮとされてゼロのスイッチング損とされ、一方、前記出力スイッチはスイッチング損が低減されて同時にＯＮとされ、かつ前記移行Ｄ’からＤは前記相補出力スイッチの電流がゼロに低減されるまで継続し、その瞬間前記相補出力スイッチがＯＮとされ、そして
それによって、前記移行ＤからＤ’およびＤ’からＤは、結果として前記入力スイッチ、前記相補入力スイッチおよび前記相補出力スイッチにおいて実質的にゼロのスイッチング損を生じ、かつ０から１の範囲にある前記負荷比Ｄについて、前記出力スイッチでスイッチング損を低減し、
それによって、前記移行ＤからＤ’はＤＣ負荷電流のみに依存し、一方、前記移行Ｄ’からＤは前記枝におけるＡＣ電流のみに依存し、そうして結果として前記移行ＤからＤ’は前記移行Ｄ’からＤよりもずっと短くなり、
それによって、前記漏れインダクタンスは前記移行ＤからＤ’の期間を低減し前記移行Ｄ’からＤには作用せず、
それによって、前記半導体デバイスにかかる電圧ストレスが低減され、かつ前記変換器の効率が増大され、一方、電磁干渉が低減され、および
それによって、スイッチング周波数が減少されて変換器の全体の効率に負の影響を与えることなく変換器のサイズと重量をさらに低減することができる
請求項３７に記載の変換器。
【請求項３９】
前記共通磁心がＵＵ磁心であり、
前記入力インダクタ巻線と前記絶縁変圧器とが前記ＵＵ磁心の１つのレッグに並べて配置され、
前記出力インダクタ巻線が前記ＵＵ磁心の別のレッグに配置され、
それによって、前記入力インダクタ巻線と前記絶縁変圧器巻線との間の漏れインダクタンスが、前記入力インダクタ巻線におけるリプル電流を実質的にゼロとし、および
それによって、前記出力インダクタ巻線と前記絶縁変圧器巻線との間の漏れインダクタンスが、前記出力インダクタ巻線におけるリプル電流を低減する
請求項３８に記載の変換器。
【請求項４０】
前記出力インダクタを備える前記ＵＵ磁心の前記他のレッグに空気間隙が配置されて、前記出力インダクタ巻線の漏れインダクタンスと磁化インダクタンスとの間にＡＣ電圧分割器が設けられ、および
前記ＡＣ電圧分割器が、前記出力インダクタ巻線に誘導されるＡＣ電圧を前記出力インダクタ巻線に印可されるＡＣ電圧と固定負荷比Ｄについて整合させ、
それによって、前記固定負荷比Ｄについて、前記出力インダクタ巻線における前記ＤＣ電流が、実質的にゼロのリプル電流を有する
請求項３９に記載の変換器。
【請求項４１】
前記出力インダクタ巻線と直列に接続されて前記出力インダクタ巻線におけるリプル電流を低減する外部インダクタを含む請求項４０に記載の変換器。
【請求項４２】
前記共通磁心には、巻線の無い別の漏れ磁気レッグと、前記共通磁心を備える磁束路における空気間隙とが含まれ、ここで前記空気間隙は、固定負荷比Ｄで前記出力インダクタ巻線におけるリプル電流を実質的にゼロとするよう調整され、そして
それによって、前記漏れ磁気レッグは、前記出力インダクタ巻線、前記入力インダクタ巻線と前記絶縁変圧器巻線との間の漏れインダクタンスを増大し、前記出力インダクタ巻線におけるリプル電流を低減する
請求項４０に記載の変換器。
【請求項４３】
前記共通磁心がＥＥ磁心であり、
前記入力インダクタ巻線と前記絶縁変圧器の前記一次および二次巻線とが前記ＥＥ磁心の中央レッグに並べて配置され、
前記出力インダクタ巻線と同数の巻線を備える追加の出力インダクタ巻線が前記出力インダクタ巻線と直列に接続されて、前記追加の出力インダクタ巻線と前記出力インダクタ巻線のＡＣ電圧がドットの付いた一端で同位相で加算するものとし、
前記追加の出力インダクタ巻線が前記ＥＥ磁心の１つの外側レッグに配置され、かつ前記出力インダクタ巻線が前記ＥＥ磁心の別の外側レッグに配置され、
それによって、前記入力インダクタ巻線と前記絶縁変圧器の前記一次および二次巻線との間の漏れインダクタンスが、前記入力インダクタ巻線におけるリプル電流を実質的にゼロとし、および
それによって、前記追加の出力インダクタ巻線、前記出力インダクタ巻線と前記絶縁変圧器の前記一次および二次巻線との間の漏れインダクタンスが、前記追加の出力インダクタ巻線および前記出力インダクタ巻線におけるリプル電流を低減する
請求項３８に記載の変換器。
【請求項４４】
前記追加の出力インダクタ巻線および前記出力インダクタ巻線を備える前記ＥＥ磁心の前記外側レッグの各々に空気間隙が配置されて、前記追加の出力インダクタ巻線および前記出力インダクタ巻線の漏れインダクタンスと磁化インダクタンスとの間にＡＣ電圧分割器が設けられ、
前記ＡＣ電圧分割器が、前記追加の出力インダクタ巻線および前記出力インダクタ巻線に誘導されるＡＣ電圧を、前記追加の出力インダクタ巻線および前記出力インダクタ巻線にそれぞれ印加されるＡＣ電圧と固定負荷比Ｄについて整合させ、そして
それによって、前記固定負荷比Ｄについて、前記出力インダクタ巻線における前記ＤＣ電流が実質的にゼロのリプル電流を有する
請求項４３に記載の変換器。
【請求項４５】
前記絶縁変圧器が、前記共通磁心で一体化されて多重出力絶縁ＤＣ変圧器を形成する多重出力絶縁変圧器であり、
前記枝の前記両端を前記変換器に接続する前記手段が、前記多重出力絶縁変圧器のガルバーニ絶縁を保持し、それによって、前記時間インタバルＤ’ＴSの間前記枝を流れる電流がＡＣ電流であり、
前記多重出力絶縁変圧器の前記二次巻線と前記一次巻線との巻数比によって、前記変換器のＤＣ−ＤＣ電圧変換比が付加的に制御され、
各ＤＣ負荷に対する各出力インダクタ巻線が前記多重出力絶縁変圧器のそれぞれの二次巻線と同数の巻数を有し、それによって、０から１までの負荷比Ｄの範囲について、前記共通磁心に実質的にゼロのＤＣ磁束が得られ、そして
それによって、前記共通磁心における前記実質的にゼロのＤＣ磁束が、前記変換器において過負荷耐量を増大させる
請求項３８に記載の絶縁スイッチングＤＣ−ＤＣ変換器。
【請求項４６】
制御可能な半導体ＣＢＳ（電流２方向スイッチ）スイッチであって、前記制御可能な半導体ＣＢＳスイッチの各々が寄生ボディ・ダイオードと寄生容量を並列に有する、入力および相補入力スイッチを提供し、
寄生容量を並列に有する制御可能な半導体ＶＢＳ（電圧２方向スイッチ）スイッチである出力スイッチ、および寄生容量を並列に有する半導体電流整流器である相補出力スイッチを提供し、
出力負荷電圧を規制する前記制御可能な半導体スイッチのＯＮ時間およびＯＦＦ時間を制御し、ここで前記制御可能な半導体スイッチの各々は前記ＯＮ時間およびＯＦＦ時間よりも短い自然なおよび強制された移行インタバルの間ＯＮまたはＯＦＦとされ、
枝における負の電流を、前記強制された移行インタバルの間前記相補入力制御可能半導体ＣＢＳスイッチに流し、
前記自然な移行インタバルの間前記制御可能な半導体スイッチのＯＮとする信号およびＯＦＦとする信号のシーケンスとタイミングを制御し、前記制御可能な半導体スイッチの前記容量の間で電荷をリサイクルし、そして前記相補入力制御可能半導体ＣＢＳスイッチを実質的にゼロの電圧で無損失にＯＮとし、
前記制御可能な半導体スイッチのＯＮとする信号およびＯＦＦとする信号のシーケンスおよびタイミングを前記強制された移行インタバルにわたって制御し、前記負の電流は前記制御可能な半導体スイッチの前記容量間で電荷をリサイクリングし、前記入力制御可能半導体ＣＢＳスイッチを実質的にゼロの電圧で無損失にＯＮとし、かつ同時に前記出力制御可能半導体ＶＢＳスイッチを前記出力制御可能半導体ＶＢＳスイッチの前記寄生容量にかかる負の電圧でＯＮとし、
入力インダクタ巻線、中間インダクタ巻線および出力インダクタ巻線を共通磁心で一体化してＤＣ変圧器とし、
前記入力、中間および出力インダクタ巻線に、前記入力、中間および出力インダクタ巻線のドットの付いた一端で同位相のＡＣ電圧をかけ、
前記入力インダクタ巻線および前記中間インダクタ巻線にそれらの前記ドットの付いた一端に流れ込むＤＣ電流を流して、それによって、前記共通磁心に１方向のＤＣ磁束を生成し、
前記出力インダクタ巻線にその前記ドットの付いた一端から流れ出るＤＣ電流を流して、それによって、前記共通磁心に反対方向のＤＣ磁束を生成し、結果として前記共通磁心において前記ＤＣ磁束の減算が生じ、
前記入力、中間および出力インダクタ巻線について選択された巻数を提供して巻線あたり等しい電圧および合計ゼロのＤＣアンペア回数を生成し、結果として前記共通磁心において実質的にゼロのＤＣ磁束を生じ、それによって、前記ＤＣ変圧器におけるＤＣエネルギー蓄積を低減する、
ステップを具備する電力変換方法において、
前記相補出力スイッチが、寄生ボディ・ダイオードと寄生容量とを並列に有する制御可能な半導体ＣＢＳスイッチであり、前記相補出力制御可能半導体ＣＢＳスイッチは、同期整流器としてＯＮおよびＯＦＦとされ、前記寄生ボディ・ダイオードをバイパスすることによって伝導損を低減する、
電力変換方法。
【請求項４７】
前記共通磁心がＵＵ磁心であり、
前記入力および中間インダクタ巻線を前記ＵＵ磁心の１つのレッグにおいて並べて一体化して、前記入力インダクタ巻線と前記中間インダクタ巻線との間の漏れインダクタンスを増大させ、前記入力インダクタ巻線におけるリプル電流を実質的にゼロに低減し、
前記出力インダクタ巻線を前記ＵＵ磁心の別のレッグにおいて一体化して、前記出力インダクタ巻線と前記入力および中間インダクタ巻線との間の漏れインダクタンスを増大させ、前記出力インダクタ巻線におけるリプル電流を低減する
ステップをさらに具備する、請求項４６に記載の方法。
【請求項４８】
前記ＵＵ磁心の前記他のレッグに空気間隙をさらに含み、前記出力インダクタ巻線の漏れインダクタンスと磁化インダクタンスとの間にＡＣ電圧分割器が設けられ、前記出力インダクタ巻線における電流リプルをさらに低減する、請求項４７に記載の方法。
【請求項４９】
前記出力インダクタ巻線と直列に接続されて前記出力インダクタ巻線におけるリプル電流を低減する外部インダクタを含む、請求項４８に記載の方法。
【請求項５０】
前記別の漏れ磁気レッグの磁束路に空気間隙を備える別の漏れ磁気レッグをさらに含み、前記出力インダクタ巻線におけるリプル電流をさらに低減する、請求項４８に記載の方法。
【請求項５１】
前記共通磁心がＥＥ磁心であり、
前記入力および中間インダクタ巻線を前記ＥＥ磁心の中央レッグに並べて一体化し、
前記出力インダクタ巻線を各々が前記出力インダクタ巻線と同じ巻数を有する２つの分割インダクタ巻線に分割し、
前記分割インダクタ巻線を前記ＥＥ磁心の２つの外側の磁気レッグへと一体化し、
前記分割インダクタ巻線を直列に接続して、それらそれぞれのＡＣ電圧を前記分割インダクタ巻線のドットの付いた一端で同相とし、
前記分割インダクタ巻線および前記入力インダクタ巻線において電流リプルを低減するステップをさらに具備する、請求項４６に記載の方法。
【請求項５２】
前記ＥＥ磁心の前記外側のレッグの各々に空気間隙をさらに含み、前記分割インダクタ巻線における電流リプルを低減するＡＣ電圧分割器を有する、請求項５１に記載の方法。
【請求項５３】
前記中間インダクタ巻線がオートトランス巻線と置き換えられて、ＤＣエネルギー蓄積の低減したオートトランスＤＣ変圧器を形成する、請求項４６に記載の方法。
【請求項５４】
制御可能な半導体ＣＢＳ（電流２方向スイッチ）スイッチであって、前記制御可能な半導体ＣＢＳスイッチの各々が寄生ボディ・ダイオードと寄生容量を並列に有する、入力および相補入力スイッチを提供し、
寄生容量を並列に有する制御可能な半導体ＶＢＳ（電圧２方向スイッチ）スイッチである出力スイッチ、および寄生容量を並列に有する半導体電流整流器である相補出力スイッチを提供し、
出力負荷電圧を規制する前記制御可能な半導体スイッチのＯＮ時間およびＯＦＦ時間を制御し、ここで前記制御可能な半導体スイッチの各々は前記ＯＮ時間およびＯＦＦ時間よりも短い自然なおよび強制された移行インタバルの間ＯＮまたはＯＦＦとされ、
枝における負の電流を、前記強制された移行インタバルの間前記相補入力制御可能半導体ＣＢＳスイッチに流し、
前記自然な移行インタバルの間前記制御可能な半導体スイッチのＯＮとする信号およびＯＦＦとする信号のシーケンスとタイミングを制御し、前記制御可能な半導体スイッチの前記容量の間で電荷をリサイクルし、そして前記相補入力制御可能半導体ＣＢＳスイッチを実質的にゼロの電圧で無損失にＯＮとし、
前記制御可能な半導体スイッチのＯＮとする信号およびＯＦＦとする信号のシーケンスおよびタイミングを前記強制された移行インタバルにわたって制御し、前記負の電流は前記制御可能な半導体スイッチの前記容量間で電荷をリサイクリングし、前記入力制御可能半導体ＣＢＳスイッチを実質的にゼロの電圧で無損失にＯＮとし、かつ同時に前記出力制御可能半導体ＶＢＳスイッチを前記出力制御可能半導体ＶＢＳスイッチの前記寄生容量にかかる負の電圧でＯＮとし、
入力インダクタ巻線、中間インダクタ巻線および出力インダクタ巻線を共通磁心で一体化してＤＣ変圧器とし、
前記入力、中間および出力インダクタ巻線に、前記入力、中間および出力インダクタ巻線のドットの付いた一端で同位相のＡＣ電圧をかけ、
前記入力インダクタ巻線および前記中間インダクタ巻線にそれらの前記ドットの付いた一端に流れ込むＤＣ電流を流して、それによって、前記共通磁心に１方向のＤＣ磁束を生成し、
前記出力インダクタ巻線にその前記ドットの付いた一端から流れ出るＤＣ電流を流して、それによって、前記共通磁心に反対方向のＤＣ磁束を生成し、結果として前記共通磁心において前記ＤＣ磁束の減算が生じ、
前記入力、中間および出力インダクタ巻線について選択された巻数を提供して巻線あたり等しい電圧および合計ゼロのＤＣアンペア回数を生成し、結果として前記共通磁心において実質的にゼロのＤＣ磁束を生じ、それによって、前記ＤＣ変圧器におけるＤＣエネルギー蓄積を低減する
ステップを具備する電力変換方法において、
前記中間インダクタ巻線が絶縁変圧器巻線と置き換えられて、ＤＣエネルギー蓄積の低減した絶縁ＤＣ変圧器を形成する、電力変換方法。
【請求項５５】
前記相補出力スイッチが、寄生ボディ・ダイオードと寄生容量とを並列に有する制御可能な半導体ＣＢＳスイッチであって、前記相補出力制御可能半導体ＣＢＳスイッチは、同期整流器としてＯＮおよびＯＦＦとされ、前記寄生ボディ・ダイオードをバイパスすることによって伝導損を低減する、請求項５４に記載の電力変換方法。
【請求項５６】
前記共通磁心がＵＵ磁心であり、
前記絶縁変圧器巻線と前記入力インダクタ巻線とを前記ＵＵ磁心の１つのレッグに並べて一体化して、前記絶縁変圧器巻線と前記入力インダクタ巻線との間の漏れインダクタンスを増大させ、前記入力インダクタ巻線におけるリプル電流を実質的にゼロに低減し、
前記出力インダクタ巻線を前記ＵＵ磁心の別のレッグに一体化して、前記出力インダクタ巻線および前記入力インダクタ巻線と前記絶縁変圧器巻線との間の漏れインダクタンスを低減し、前記出力インダクタ巻線におけるリプル電流を低減するステップをさらに具備する、請求項５５に記載の方法。
【請求項５７】
前記ＵＵ磁心の前記他のレッグに空気間隙をさらに含み、前記出力インダクタ巻線の漏れインダクタンスと磁化インダクタンスとの間にＡＣ電圧分割器が設けられ、前記出力インダクタ巻線において電流リプルをさらに低減する、請求項５６に記載の方法。
【請求項５８】
前記出力インダクタ巻線と直列に接続されて前記出力インダクタ巻線におけるリプル電流を低減する外部インダクタを含む、請求項５７に記載の方法。
【請求項５９】
別の漏れ磁気レッグであって、前記別の漏れ磁気レッグの磁束路に空気間隙を備える別の漏れ磁気レッグをさらに含み、前記出力インダクタ巻線における電流リプルをさらに低減する、請求項５７に記載の方法。
【請求項６０】
前記共通磁心がＥＥ磁心であり、
前記絶縁変圧器巻線と前記入力インダクタ巻線とを前記ＥＥ磁心の中央レッグに並べて一体化し、
前記出力インダクタ巻線を、各々が前記出力インダクタ巻線と同数の巻線を有する２つの分割インダクタ巻線に分割し、
前記分割インダクタ巻線を前記ＥＥ磁心の２つの外側磁気レッグで一体化し、
前記分割インダクタ巻線を直列に接続してそれらそれぞれのＡＣ電圧を前記分割インダクタ巻線のドットの付いた一端で同位相とし、
前記分割インダクタ巻線および前記入力インダクタ巻線における電流リプルを低減するステップをさらに具備する、請求項５５に記載の方法。
【請求項６１】
前記ＥＥ磁心の前記外側レッグの各々に空気間隙をさらに含み、前記分割インダクタ巻線における電流リプルを低減するＡＣ電圧分割器を有する、請求項６０に記載の方法。
【請求項６２】
前記絶縁変圧器が多重出力絶縁変圧器であって、ＤＣエネルギー蓄積の低減された多重出力絶縁ＤＣ変圧器を形成する、請求項５５に記載の方法。
【請求項６３】
共通磁心においてＤＣエネルギー蓄積を低減し、結果としてＤＣ変圧器を得る方法であって、
入力インダクタ巻線、中間インダクタ巻線および出力インダクタ巻線を共通磁心で一体化してＤＣ変圧器とし、
前記入力、中間および出力インダクタ巻線に、前記入力、中間および出力インダクタ巻線のドットの付いた一端で同位相のＡＣ電圧をかけ、
前記入力インダクタ巻線および前記中間インダクタ巻線に、それらの前記ドットの付いた一端に流れ込むＤＣ電流を流し、それによって、前記共通磁心において一方向にＤＣ磁束を生成し、
前記出力インダクタ巻線に、その前記ドットの付いた一端から流れ出すＤＣ電流を流し、それによって、前記共通磁心に反対方向のＤＣ磁束を生成し、結果として前記共通磁心において前記ＤＣ磁束の減算を生じ、
前記入力、中間および出力インダクタ巻線の巻数を選択して、巻数あたり等しい電圧および合計でゼロのＤＣアンペア回数を生成し、結果として前記共通磁心において実質的にゼロのＤＣ磁束を生じ、それによって、前記ＤＣ変圧器におけるＤＣエネルギー蓄積を低減する
ステップを具備し、
前記共通磁心がＵＵ磁心であり、
前記入力および中間インダクタ巻線を前記ＵＵ磁心の１つのレッグにおいて並べて一体化して、前記入力インダクタ巻線と前記中間インダクタ巻線との間の漏れインダクタンスを増大させ、前記入力インダクタ巻線におけるリプル電流を実質的にゼロに低減し、
前記出力インダクタ巻線を前記ＵＵ磁心の別のレッグにおいて一体化して、前記出力インダクタ巻線と前記入力および中間インダクタ巻線との間の漏れインダクタンスを増大させ、前記出力インダクタ巻線におけるリプル電流を低減する
ステップをさらに具備する、方法。
【請求項６４】
前記ＵＵ磁心の前記他のレッグに空気間隙をさらに含み、前記出力インダクタ巻線の漏れインダクタンスと磁化インダクタンスとの間にＡＣ電圧分割器が設けられ、前記出力インダクタ巻線における電流リプルをさらに低減する、請求項６３に記載の方法。
【請求項６５】
前記出力インダクタ巻線と直列に接続されて前記出力インダクタ巻線におけるリプル電流を低減する外部インダクタを含む、請求項６４に記載の方法。
【請求項６６】
前記別の漏れ磁気レッグの磁束路に空気間隙を備える別の漏れ磁気レッグをさらに含み、前記出力インダクタ巻線におけるリプル電流をさらに低減する、請求項６４に記載の方法。
【請求項６７】
共通磁心においてＤＣエネルギー蓄積を低減し、結果としてＤＣ変圧器を得る方法であって、
入力インダクタ巻線、中間インダクタ巻線および出力インダクタ巻線を共通磁心で一体化してＤＣ変圧器とし、
前記入力、中間および出力インダクタ巻線に、前記入力、中間および出力インダクタ巻線のドットの付いた一端で同位相のＡＣ電圧をかけ、
前記入力インダクタ巻線および前記中間インダクタ巻線に、それらの前記ドットの付いた一端に流れ込むＤＣ電流を流し、それによって、前記共通磁心において一方向にＤＣ磁束を生成し、
前記出力インダクタ巻線に、その前記ドットの付いた一端から流れ出すＤＣ電流を流し、それによって、前記共通磁心に反対方向のＤＣ磁束を生成し、結果として前記共通磁心において前記ＤＣ磁束の減算を生じ、
前記入力、中間および出力インダクタ巻線の巻数を選択して、巻数あたり等しい電圧および合計でゼロのＤＣアンペア回数を生成し、結果として前記共通磁心において実質的にゼロのＤＣ磁束を生じ、それによって、前記ＤＣ変圧器におけるＤＣエネルギー蓄積を低減する
ステップを具備し、
前記共通磁心がＥＥ磁心であり、
前記入力および中間インダクタ巻線を前記ＥＥ磁心の中央レッグに並べて一体化し、
前記出力インダクタ巻線を各々が前記出力インダクタ巻線と同じ巻数を有する２つの分割インダクタ巻線に分割し、
前記分割インダクタ巻線を前記ＥＥ磁心の２つの外側の磁気レッグへと一体化し、
前記分割インダクタ巻線を直列に接続して、それらそれぞれのＡＣ電圧を前記分割インダクタ巻線のドットの付いた一端で同相とし、
前記分割インダクタ巻線および前記入力インダクタ巻線において電流リプルを低減するステップをさらに具備する、方法。
【請求項６８】
前記ＥＥ磁心の前記外側のレッグの各々に空気間隙をさらに含み、前記分割インダクタ巻線における電流リプルを低減するＡＣ電圧分割器を有する、請求項６７に記載の方法。
【請求項６９】
共通磁心においてＤＣエネルギー蓄積を低減し、結果としてＤＣ変圧器を得る方法であって、
入力インダクタ巻線、中間インダクタ巻線および出力インダクタ巻線を共通磁心で一体化してＤＣ変圧器とし、
前記入力、中間および出力インダクタ巻線に、前記入力、中間および出力インダクタ巻線のドットの付いた一端で同位相のＡＣ電圧をかけ、
前記入力インダクタ巻線および前記中間インダクタ巻線に、それらの前記ドットの付いた一端に流れ込むＤＣ電流を流し、それによって、前記共通磁心において一方向にＤＣ磁束を生成し、
前記出力インダクタ巻線に、その前記ドットの付いた一端から流れ出すＤＣ電流を流し、それによって、前記共通磁心に反対方向のＤＣ磁束を生成し、結果として前記共通磁心において前記ＤＣ磁束の減算を生じ、
前記入力、中間および出力インダクタ巻線の巻数を選択して、巻数あたり等しい電圧および合計でゼロのＤＣアンペア回数を生成し、結果として前記共通磁心において実質的にゼロのＤＣ磁束を生じ、それによって、前記ＤＣ変圧器におけるＤＣエネルギー蓄積を低減する
ステップを具備し、
前記中間インダクタ巻線がオートトランス巻線と置き換えられて、ＤＣエネルギー蓄積の低減したオートトランスＤＣ変圧器を形成する、方法。
【請求項７０】
共通磁心においてＤＣエネルギー蓄積を低減し、結果としてＤＣ変圧器を得る方法であって、
入力インダクタ巻線、中間インダクタ巻線および出力インダクタ巻線を共通磁心で一体化してＤＣ変圧器とし、
前記入力、中間および出力インダクタ巻線に、前記入力、中間および出力インダクタ巻線のドットの付いた一端で同位相のＡＣ電圧をかけ、
前記入力インダクタ巻線および前記中間インダクタ巻線に、それらの前記ドットの付いた一端に流れ込むＤＣ電流を流し、それによって、前記共通磁心において一方向にＤＣ磁束を生成し、
前記出力インダクタ巻線に、その前記ドットの付いた一端から流れ出すＤＣ電流を流し、それによって、前記共通磁心に反対方向のＤＣ磁束を生成し、結果として前記共通磁心において前記ＤＣ磁束の減算を生じ、
前記入力、中間および出力インダクタ巻線の巻数を選択して、巻数あたり等しい電圧および合計でゼロのＤＣアンペア回数を生成し、結果として前記共通磁心において実質的にゼロのＤＣ磁束を生じ、それによって、前記ＤＣ変圧器におけるＤＣエネルギー蓄積を低減する
ステップを具備し、
前記中間インダクタ巻線が絶縁変圧器巻線と置き換えられ、ＤＣエネルギー蓄積の低減した絶縁ＤＣ変圧器を形成する、方法。
【請求項７１】
前記共通磁心がＵＵ磁心であり、
前記絶縁変圧器巻線と前記入力インダクタ巻線とを前記ＵＵ磁心の１つのレッグに並べて一体化して、前記絶縁変圧器巻線と前記入力インダクタ巻線との間の漏れインダクタンスを増大させ、前記入力インダクタ巻線におけるリプル電流を実質的にゼロに低減し、
前記出力インダクタ巻線を前記ＵＵ磁心の別のレッグに一体化して、前記出力インダクタ巻線および前記入力インダクタ巻線と前記絶縁変圧器巻線との間の漏れインダクタンスを低減し、前記出力インダクタ巻線におけるリプル電流を低減するステップをさらに具備する、請求項７０に記載の方法。
【請求項７２】
前記ＵＵ磁心の前記他のレッグに空気間隙をさらに含み、前記出力インダクタ巻線の漏れインダクタンスと磁化インダクタンスとの間にＡＣ電圧分割器が設けられ、前記出力インダクタ巻線において電流リプルをさらに低減する、請求項７１に記載の方法。
【請求項７３】
前記出力インダクタ巻線と直列に接続されて前記出力インダクタ巻線におけるリプル電流を低減する外部インダクタを含む、請求項７２に記載の方法。
【請求項７４】
別の漏れ磁気レッグであって、前記別の漏れ磁気レッグの磁束路に空気間隙を備える別の漏れ磁気レッグをさらに含み、前記出力インダクタ巻線における電流リプルをさらに低減する、請求項７２に記載の方法。
【請求項７５】
前記共通磁心がＥＥ磁心であり、
前記絶縁変圧器巻線と前記入力インダクタ巻線とを前記ＥＥ磁心の中央レッグに並べて一体化し、
前記出力インダクタ巻線を、各々が前記出力インダクタ巻線と同数の巻線を有する２つの分割インダクタ巻線に分割し、
前記分割インダクタ巻線を前記ＥＥ磁心の２つの外側磁気レッグで一体化し、
前記分割インダクタ巻線を直列に接続してそれらそれぞれのＡＣ電圧を前記分割インダクタ巻線のドットの付いた一端で同位相とし、
前記分割インダクタ巻線および前記入力インダクタ巻線における電流リプルを低減するステップをさらに具備する、請求項７０に記載の方法。
【請求項７６】
前記ＥＥ磁心の前記外側レッグの各々に空気間隙をさらに含み、前記分割インダクタ巻線における電流リプルを低減するＡＣ電圧分割器を有する、請求項７５に記載の方法。
【請求項７７】
前記絶縁変圧器が多重出力絶縁変圧器であって、ＤＣエネルギー蓄積の低減された多重出力絶縁ＤＣ変圧器を形成する、請求項７０に記載の方法。
【請求項７８】
制御可能な半導体ＣＢＳ（電流２方向スイッチ）スイッチであって、前記制御可能な半導体ＣＢＳスイッチの各々は寄生ボディ・ダイオードと寄生容量とを並列に有する入力および相補入力スイッチを備え、
寄生容量を並列に有する制御可能な半導体ＶＢＳ（電圧２方向スイッチ）スイッチである出力スイッチと、寄生容量を並列に有する半導体電流整流器である相補出力スイッチとを備え、
出力負荷電圧を規制する前記制御可能な半導体スイッチのＯＮ時間およびＯＦＦ時間を制御し、前記制御可能な半導体スイッチの各々は前記ＯＮ時間およびＯＦＦ時間よりも短い自然なおよび強制された移行インタバルの間ＯＮまたはＯＦＦとされ、
前記強制された移行インタバルの間に前記相補入力制御可能半導体ＣＢＳスイッチを備える枝に負の電流を流し、
前記自然な移行インタバルの間前記制御可能な半導体スイッチのＯＮとする信号およびＯＦＦとする信号のシーケンスとタイミングを制御し、前記制御可能な半導体スイッチの前記容量間で電荷をリサイクルし、かつ前記相補入力制御可能半導体ＣＢＳスイッチを実質的にゼロの電圧で無損失にＯＮとし
前記強制された移行インタバルにわたって前記制御可能な半導体スイッチのＯＮとする信号およびＯＦＦとする信号のシーケンスとタイミングを制御し、前記負の電流が前記制御可能な半導体スイッチの前記容量間の電荷をリサイクルし、前記入力制御可能半導体ＣＢＳスイッチを実質的にゼロの電圧で無損失にＯＮとし、かつ同時に前記出力制御可能半導体ＶＢＳスイッチを前記出力制御可能半導体ＶＢＳスイッチの前記寄生容量にかかる負の電圧でＯＮとする
ステップを具備し；
前記相補出力スイッチは、寄生ボディ・ダイオードと寄生容量を並列に有する制御可能な半導体ＣＢＳスイッチであり、前記相補出力制御可能半導体ＣＢＳスイッチは、同期整流器としてＯＮおよびＯＦＦとされて、前記寄生ボディ・ダイオードをバイパスすることによって伝導損を低減する、
ソフトスイッチング方法。
【請求項７９】
共通磁心においてＤＣエネルギー蓄積を低減し、結果としてＤＣ変圧器を得る方法であって、
入力インダクタ巻線、中間インダクタ巻線および出力インダクタ巻線を共通磁心で一体化し、
前記入力インダクタ、中間インダクタおよび出力インダクタ巻線に、前記入力インダクタ、中間インダクタおよび出力インダクタ巻線のドットの付いた一端で同位相のＡＣ電圧をかけ、
前記入力および中間インダクタ巻線に、それらの前記ドットの付いた一端に流れ込むＤＣ電流を流し、それによって、前記共通磁心に１つの方向にＤＣ磁束を生成し、
前記出力インダクタ巻線に、その前記ドットの付いた一端から流れ出るＤＣ電流を流し、それによって、前記共通磁心に反対方向のＤＣ磁束を生成して、結果として前記共通磁心に前記ＤＣ磁束の減算を生じ、
前記入力インダクタ、中間インダクタおよび出力インダクタ巻線の各々について巻数を選択して巻数あたり等しい電圧を提供し、かつ合計ＤＣアンペア回数を低減し、結果として前記共通磁心においてＤＣ磁束を低減する
ステップを具備し
前記中間インダクタ巻線が絶縁変圧器巻線と置き換えられて、ＤＣエネルギー蓄積の低減した絶縁ＤＣ変圧器を形成する、方法。
【発明の詳細な説明】
【０００１】
（発明の分野）
この発明は、スイッチングＤＣ−ＤＣ電力変換の分野に関し、詳しくはソフトスイッチング方法を使用し、超高効率、高過負荷耐量若しくは高負荷能力（ｈｉｇｈ  ｏｖｅｒｌｏａｄ  ｃａｐａｂｉｌｉｔｙ）、小型軽量および中−高スイッチング周波数での高電力密度で特徴付けられるスイッチング変換器の部類に関する。
【０００２】
（発明の背景）
種々の数量間の記述をより容易なものとするために、このテキスト全体を通して以下の表記が一貫して用いられる。
１．ＤＣ−かねてから直流のことを指す略記であるが、ここでより広い意味を得て全ての直流電気量（電流および電圧）を指す。
２．ＡＣ−かねてから交流のことを指す略記であるが、ここでより広い意味を得て全ての交流電気量（電流および電圧）を指す。
３．電流および電圧についてｉ1およびｖ2のように、瞬間時間領域量が下付文字を添えて表される。しばしばこれらの瞬間量はＤＣ成分を含むが、それはＩ1およびＶ2のように、対応する大文字で指示される。
４．瞬間成分とＤＣ成分との差がΔで指示され、それ故Δｉ1は電流ｉ1のリプル成分またはＡＣ成分を指示する。
５．入力スイッチＳ1の負荷比若しくはデューティレシオ（ｄｕｔｙ  ｒａｔｉｏ）ＤがＤ＝ｔON／ＴSとして定義され、ここでｔONはスイッチのＯＮ時間であり、ＴSはＴS＝１／ｆSとして定義されるスイッチング期間であり、ここでｆSは定スイッチング周波数である。スイッチＳ1は、ＤＴSインタバルの間閉じられる（ＯＮとされる）。
６．入力スイッチＳ1の相補負荷比Ｄ’は、Ｄ’＝１−Ｄとして定義され、またＤ’ＴSは入力スイッチＳ1がＯＦＦとされる間のインタバルである。
【０００３】
過去二十年間にわたり、変換効率を向上し、変換器のサイズを低減することを主な目的として多数のスイッチングＤＣ−ＤＣ変換器が発明されている。これらの目的の双方を同時に満たそうという過去の試みは、主に二つの障害によって妨げられているが、それらは今日まで全てのスイッチングＤＣ−ＤＣ変換器に固有のものであるように思われていた。
１．変換器の入力または出力のいずれかでフィルタリング・インダクタに存在する大きなＤＣ電流バイアス（ならびにいくつかの絶縁変換器の絶縁変圧器に存在するＤＣバイアス電流）のために、結果として磁気構成要素のサイズが大きくなったが、それは、磁心飽和を防止するために、ＤＣ電流バイアスに比例する空気間隙をＡＣ磁束路に挿入しなければならなかったからである。これはまた結果として、非常に非効率的に磁性材が用いられることとなり、それは大きくは浪費された。１ｍｍ（４０ミル）のオーダーの比較的小さな空気間隙でさえ合計インダクタンスを劇的に低減する。このインダクタンスの損失は、スイッチング周波数を極端に大きく増大（それ故損失を増大）するか、磁心のサイズを増大するかまたはそれら双方によって補償される。
２．従来技術のソフトスイッチング方法は、スイッチング損を低減するのに役立つ一方で多くの不利益を被っており、それらはスイッチング損を部分的に低減するに過ぎないものとなっており、ソフトスイッチングのタイプによっては、以下のいずれかの効率低減の問題が現れた。
ａ）大きな出力インダクタＡＣ電流リプル（大きさが最大ＤＣ負荷電流の２倍よりも大きい）がソフトスイッチング動作に必要とされるが、それによって伝導損を増大する。
ｂ）ソフトスイッチングは共振インダクタに依存し、それ故動作負荷比Ｄの範囲全体にわたって有効ではない。
ｃ）実際のスイッチング・デバイスに対してスイッチング損を支配する高電圧デバイスを備える絶縁変換器の一次側で、ほんの部分的にしかソフトスイッチングが達成されない。
【０００４】
（ＤＣ電流バイアスでの磁気飽和）
まず、磁気構成要素（インダクタおよび変圧器）のＤＣバイアスと関係する問題は、従来技術の図１ａに示される古典的なバック（ｂｕｃｋ）変換器およびそれに伴う図１ｂの出力インダクタ電流波形を参照して最も良く理解される。変換器出力はＤＣ電力を負荷に供給するので、バック変換器におけるインダクタは、ＩDCなる負荷電流のＤＣ成分を通さなければならない。したがって、それは明らかに、図２ａにおけるインダクタのような交流（ＡＣ）のアプリケーションで用いられる通常のインダクタとして設計することはできない。
【０００５】
テキスト全体を通して用いられるいくつかの数量が、それらの定義付けとなる関係をもってここで記述される。
・鎖交磁束λは、Ｎ巻数全てをリンクする合計磁束であり、Φが磁心における磁束であるとき、λ＝NΦである。
・磁束密度Bは、Ｓが磁心断面積であるとき、Ｂ＝Φ／Ｓで定義される単位面積あたりの磁束である。
・インダクタンスＬは、λ−ｉ特性の傾斜、すなわちＬ＝λ／ｉとして定義される。
【０００６】
ＡＣインダクタは、そのインダクタンス値を劇的に増大するために磁心材に巻かれる。例えば典型的なフェライト磁心材は、室温で
0003665023.tif 000002
のオーダーの比透磁率を有する。したがって、コイルのインダクタンスは、図２ａにおけるように空気間隙無しで磁心材を単に挿入することにより、３，０００なる係数で拡大される。それに対応する鎖交磁束「λ」対電流「ｉ」特性は、高インダクタンス値Ｌ（その磁心材で得ることのできる最大値）を図示する高い傾斜のある図２ｂのようなものである。鎖交磁束の振幅（ＡＣ電流によって引き起こされる）は、磁心動作特性の中心の周りに対称である。図２ｂに示される非常に小さなＤＣ電流ＩDCがこのコイルを流れようとするときでさえ、磁心材は飽和し、望ましい大きな誘導インピーダンスではなく、インダクタは短絡回路のように見える。したがって、磁心の飽和を回避するために、現行の全てのスイッチング変換器は、図３ａに図示されるように磁束路に空気間隙を挿入するという「ひどく強制された」方法でこのＤＣバイアスの問題を「解決する」。これによって明らかに、間隙の無いおよび間隙のある磁心およびそれらに対応するインダクタンスＬおよびＬgについての図３ｂの鎖交磁束特性に見られるように、挿入された空気間隙のサイズに比例してインダクタンス値が低減される（ＤＣ電流が大きければ大きいほどより大きな空気間隙が必要とされ、したがって、結果として得られるインダクタンス値が小さくなる）。明らかに三つの非常に不利益な要因が生じている。
１．空気間隙を挿入することによってインダクタンス値は劇的に低減される。もともと間隙の無いインダクタンスＬが１００から１０００の係数で空気間隙の含まれるインダクタンスＬgに低減されるのが示されることも珍しくない。このインダクタンスの損失を補償するために、スイッチング周波数が徹底的に増大されるか、ずっと大きな磁心サイズが用いられるか、またはそれら双方が行われる。
２．フェライト材に対して０．３Ｔ（テスラ）という有限かつ比較的低い飽和磁束密度ＢSATによって既に小さいＡＣ鎖交磁束振幅が、磁心にＤＣバイアスがあることによってさらに大きく低減される。例えば典型的なアプリケーションにおいて、ＤＣバイアスが、０．２５Ｔの磁束密度に対応し、そして重畳されたＡＣ磁束振幅に対して０．０５Ｔのみを残すであろう。続いて、これによって結果的により大きな磁心サイズが必要とされるか、スイッチング周波数が増大されるか、またはそれら双方となる。
３．強磁性材の浪費がさらに大きくなり、それは、飽和特性の負の部分が全く使用されず、それ故別のΔＢ＝ＢSAT＝０．３Ｔもまた浪費されるからである。
【０００７】
ＤＣバイアスの問題は、今日までＤＣ−ＤＣ変換器で用いられる全てのインダクタに限定されるばかりでなく、例えば図４ａに示される広く普及するフライバック変換器におけるような多くの絶縁変圧器においてもまた存在する。この変圧器は、ガルバーニ絶縁および変圧器巻数比を通して電圧をステップアップまたはステップダウンする能力を提供するが、通常のＡＣライン変圧器と反対に、それは、図４ｂに示されるように、大きなＤＣバイアスを有し、それに対応して大きな空気間隙を必要とする。したがって、磁心は一方向にバイアスされており、こうして図５に示されるような重畳されたＡＣ磁束振幅を制限する。
【０００８】
今日まで大きなＤＣバイアスの不利益な作用およびそれ故に大きな空気間隙が質的に導入された。ここでまた、これらの作用を、ＤＣ負荷電流Ｉ2＝２０Ａおよび巻線の巻数Ｎ＝６を有するバック様の５Ｖ、１００Ｗの変換器であって飽和磁束密度ＢSAT＝０．３Ｔ（テスラ）を有し、そのうちＢDC＝０．２ＴがＤＣバイアスに利用でき、残りの０．１Ｔが重畳ＡＣ磁束振幅に割り当てられるフェライト磁心で実現されるものについての出力インダクタの設計例で定量化する。ＮＩ＝１２０アンペア回数を支えるために必要とされる空気間隙はｌg＝μ0ＮＩ／ＢDC＝３０ミル＝０．７５ｍｍなる式で与えられ、ここでμ0＝４π１０-7Ｈ／ｍが自由空間の透磁率である。Lが空気間隙の無いときのインダクタンス、Ｌgが空気間隙ｌg＝３０ミルのときのインダクタンスであるならば、２つのインダクタンスの比はＬ／Ｌg＝μrｌg／ｌm＝５０で与えられ、ここでμrはフェライト材の比透磁率であり、それはスイッチング変換器で用いられる典型的な材料についてμr＝３０００であり、またｌm＝４．５ｃｍが用いられる磁心の磁気路長である。このように、２０Ａに過ぎない比較的穏やかなＤＣ電流レベルにあってでさえ、所定の磁心の利用可能な最大インダクタンスは５０という係数で低減される。フェライトの存在によって、コイルのインダクタンスが空気磁心のそれを超えてどれだけ増大するかの係数がμrであり、それはこの例において３０００である。そして、３０００／５０＝６０という比は、強磁性材を空気間隙に加えると強磁性材なしで同じ断面で構築されるインダクタのインダクタンスをどれだけ増大させるかである。より高い電力およびとりわけＤＣ負荷電流レベルでは、これは斬新的にずっと厳しくなる。キロワット範囲にあるいくつかの高電力ＤＣ変換器のアプリケーションで、強磁性材が挿入された後、飽和を防止するのに必要とされる大きな空気間隙によって、インダクタンスが磁性材の無いインダクタンスに対して２または３の係数でしか増大されないということが示されるのも珍しくは無い。明らかにこれは、インダクタンスを空気磁心コイルのそれに対して３０００倍増大させる能力のある磁性材の莫大な浪費である。これはまた、絶縁カク（Ｃｕｋ）変換器におけるように、絶縁変圧器がＤＣバイアスを有さないスイッチング変換器において、変圧器のサイズが入力および出力インダクタに必要とされるサイズおよび重量と比較してサイズおよび重量が数倍小さく、それはスイッチング変換器のサイズおよび重量を大きく支配し、また結果として損失を増大させる理由でもある。
【０００９】
上記の典型的な例において、空気間隙を磁束路に挿入することによるインダクタンスの損失は、磁心の断面を増大させ、それで変換器のサイズを実質的により大きなものとすることによるか、またはスイッチング周波数を大きさのオーダーによって増大させることによるか、または双方の組み合わせによって補償される。これは明らかに、ソフトスイッチングが存在するときでさえ、全体の効率を急速に低下させる。したがって、磁心におけるＤＣバイアスを実質的に低減するか、もし可能であるならばそれを完全に削除することが非常に望ましい。
【００１０】
過去においてこのようなＤＣ−ＤＣ変換器の基本的な制約を訂正しようという数多くの試みがなされたが、非常に限られた成功しか収められていない。日立（Ｒ）やＴＤＫ（Ｒ）のようなマグネティックの製造業者がひとつのアプローチに追随した。１９７９年５月のパワーコン（Ｐｏｗｅｒｃｏｎ）６会議の会報で出版された論文「反対バイアスのかかったフェライト磁心での磁気構成要素サイズの低減」において、著者の（日立の）シラキは、永久磁石を空気間隙に加え、そしてそれで永久磁石の適切な配向によって、図６ａに示されるようなマグネティクスの巻線の電流によって創出されるＤＣバイアスに反対の方向にコアにかかるバイアスを反転させることを提唱した。正味の効果は、ＡＣ磁束振幅が、ここでは図６ｃに示されるように負の磁心磁束スイング領域に延びており、またそれによって磁心の断面および容積が５０％まで低減されるというものである。ＴＤＫ社のナカムラおよびオオタによる論文「新規な反転バイアスされたチョークコイル」で１９８２年７月のパワーコン９の会報において報告されたように、ＴＤＫ社は、反対にバイアスのかかった磁心の修正に基づいてＰＣＨ磁心のラインを開発した。
【００１１】
しかしながら、双方のアプローチとも空気間隙を加えて作動されており、それは図６ｂおよび図６ｃに示されるような低減された「重いライン」の傾斜に沿うものであることに注意する。したがって、間隙の無い磁心の最大インダクタンス耐性（図６ｂおよび図６ｃにおける破線）からの大きなインダクタンス低減がなおも存在する。明らかに、磁心は設計された最大ＤＣアンペア回数のみを支えることができる。それが超過されるならば、磁心は飽和し、過負荷耐量が失われる。永久磁石は、ＤＣ負荷電流とは独立して固定の反対バイアスを無負荷電流に提供するので、磁心の磁束は完全に磁心の磁束飽和特性（図６ｃ）の負の部分に沿うものとなる。実際、永久磁石は、負の（反対の）方向のみに最大許容バイアスを生成する。これは後に、いかなるＤＣ負荷電流でも磁心に正味のＤＣバイアスが無く、またＤＣ磁束が無いといった自動自己バランシングのある新規なＤＣ変圧器スイッチング変換器と比べられる。
【００１２】
上記制限された性能の向上に加えて、永久磁石の挿入された特別な磁心というコストの増大、永久磁石の磁心損が加わることによる余分な損失等のような他の実用上の制限によってこのアプローチは魅力の無いものとなっており、それは今日までにこれらの会社の双方に捨てさられているように思える。
【００１３】
ＤＣバイアスの問題を低減または削除するための特別な磁心構造の代わりに、特別な変換器回路構成を用いる別の試みがなされた。そのようなアプローチは、「相補変圧器」が導入される「相補電力変換器」に対するブライスＬ．ヘスターマン（Ｂｒｙｃｅ  Ｌ．Ｈｅｓｔｅｒｍａｎ）による米国特許第５，１６６，８６９号に開示されている。この変圧器は、入力および出力インダクタを、入力インダクタＤＣ電流によって生成されるＤＣ磁束が出力インダクタＤＣ電流によって生成される磁束によって打ち消される結合インダクタ構成に組み合わされる。提案される変換器の主な欠点は、それが２つの巻線の固定巻数比によって決定される固定入力−出力電圧変換比しか生成することができないというものである。したがって、それは制限された入力電圧範囲にわたってでさえ、スイッチのパルス幅変調を通して規制された電圧を提供することができない。別の観点からは、５０％駆動ブリッジ型変換器のような他の固定変換比変換器があり、それらはＤＣバイアス電流の入力または出力フィルタリングにインダクタを必要とせず、それ故ＤＣバイアス問題は存在しない。
【００１４】
このように非常に望ましい目的は、可変変換比を備え、広い範囲の入力電圧を取り扱うことができ、規制された出力を提供し、かつ同時にＤＣバイアスを完全に除去するかそれを実質的に低減するかするスイッチング変換器を得ることである。
【００１５】
別の可能なアプローチは、入力および出力インダクタ巻線を、図７ａに示され、Ｓ．カク（Ｓ．Ｃｕｋ）およびＲ．Ｄ．ミドルブルック（Ｒ．Ｄ．Ｍｉｄｄｌｅｂｒｏｏｋ）による米国特許第４，１８４，１９７号の「ＤＣ−ＤＣスイッチング変換器」およびＳ．カクによる米国特許第４，２５７，０８７号の「ゼロ入力および出力電流リプルのＤＣ−ＤＣスイッチング変換器および集積マグネティクス回路」において開示されたような共通の結合インダクタ構造に組み合わせることである。上記特許に記述されるように、２つの巻線を共通の磁心で組み合わせるための基本的な前提は、結合前に２つのインダクタに同一のＡＣ電圧がかかるようにすることであり、またＡＣ電圧の整合が図７ａの変換器について図７ｂの同一ＡＣ電圧波形（負荷比Ｄ1およびＤ2）によって図示されるような広い動作範囲の負荷比Ｄにわたって維持されることである。実際のアプリケーションにおいては、ＡＣ電圧の小さな不整合は、以下で説明されるような２つの巻線間に絶えず存在する漏れインダクタンスによって見事に吸収され得る。
【００１６】
ＡＣ電圧が同一であるので、結合インダクタ構造において同じ磁心に２つの巻線を配置することで等しい数の巻数Ｎが要件とされ（同一変圧器におけるような巻数比に等しいＡＣ電圧比）、それは簡略化されたモデルにおいて漏れインダクタンスが含まれていないからである。結合インダクタおよび集積磁気構造におけるＡＣ電圧極性のマーキング（図７ａにおけるようなドットの付いた端部での極性マーキング）およびこれらのドット・マーキングに対する瞬間電流およびＤＣ電流の実際の方向（図７ａにおける電流ｉ1およびｉ2並びにそれらのＤＣ成分Ｉ1およびＩ2）を適切に理解することは、先の発明を理解するのに極めて重大であるだけでなく、本発明を理解するのに重大である。
【００１７】
この結合インダクタ構造と変圧器の違いに注意する。図７ａの結合インダクタにおける出力インダクタ瞬間電流ｉ2は、ドットの付いた端部へと流れ込み、一方ＡＣ変圧器においては、二次電流ｉ2はドットの付いた端子から流れ出る。明らかに、図８ａおよび図８ｂの対応する２つの別々のインダクタの空気間隙ｇ1およびｇ2が加わって、結果として、図９ａの結合インダクタ磁心構造に対して、より大きな合計空気間隙ｇ1＋ｇ2を生じる。それ故、結合インダクタ構造における負荷電流の対応するＤＣ成分Ｉ2もまた、ドットの付いた端部に流れ込む。結果として、生成されたＤＣ磁束Φ1およびΦ2がお互いに加わって（図９ａ）、結果として図９ｂの結合磁束対アンペア回数特性を生じる。空気間隙の合計がより大きいために、図９ｂにおける合計有効導磁度（パーミアンス）Ｐ（およびそれ故に対応するインダクタンス）が図８ｃおよび図８ｄにおける別々の磁心の導磁度からなおもさらに低減されることに注意する。
【００１８】
結合インダクタ構造の主な利点は、米国特許第４，１８４，１９７号に最初に開示されたとおり、それが出力側でリプル電流を劇的に低減することができ、ゼロの出力リプル電流を生成しさえするというものである。米国特許第５，７９０，００５号の「低プロフィールの結合インダクタおよび集積マグネティクス」に開示されるとおり、発明者のＥ．サンティ（Ｅ．Ｓａｎｔｉ）とＳ．カク（Ｓ．Ｃｕｋ）は、ゼロのリプル電流の調節において空気間隙位置が主要な役割を果たすことを示した。図１０ａにおけるように空気間隙のみが入力インダクタの側に配置されるとき、合計漏れインダクタンスＬLは、図１０ｂのモデルにおけるように、出力インダクタの側のみに有効に現れる。図７ａの変換器は、入力および出力インダクタに同一のＡＣ電圧を生成するので、この漏れインダクタンスにかかるネットのＡＣ電圧はゼロであり（Δｖ＝ｖL1−ｖL2＝０）、出力インダクタにゼロのリプル電流（Δｉ2＝０）をもたらす。
【００１９】
入力インダクタにおけるリプル電流は、空気間隙が存在するために比較的大きなままであることに注意する。そのリプルを低減する唯一の方法は、空気間隙を低減することである。それ故、図９ａの結合インダクタを意図的に図７ａの変換器に接続して、出力インダクタのドットの付いた一端を反転し、図１１ａにおけるようにダイオードＣＲ1とキャパシタＣ1との間の接合に接続しようという気になるであろう。そのような条件では、出力インダクタＤＣ電流Ｉ2は、ドットの付いた一端から流れ出るということに注意する。したがって、少なくとも１つの負荷比Ｄ＝０．５について、かつ双方の巻線で等しい巻数が用いられるとするなら、ＤＣ磁束の完全な打ち消し合いが結合インダクタ磁心において達成される。こうして空気間隙は除去できるが、それは２つの巻線のＤＣアンペア回数が打ち消しあうからである。しかしながら、リプル電流の除去は、この単一の動作点についてでさえ、可能ではなく、それは、図１１ｂのモデルが明瞭に指摘するとおり、ここで小さな残留漏れインダクタにＡＣ電圧がかかっており、それは入力インダクタのＡＣ電圧ｖL1よりも２倍大きく、結果として入力および出力インダクタ双方に大きな循環リプル電流を生じるからである。
【００２０】
明らかに必要なのは、入出力インダクタ巻線に対抗するＤＣ電流（ドットの付いた一端に流入するものとドットの付いた一端から流出するものそれぞれ）の流れを固有に有する特別なスイッチング変換器であり、さらに２つのインダクタの巻線におけるそれぞれのＡＣ電圧波形は、相互に同相であるべきである。さらなる制約はＡＣ電圧およびＤＣ電流双方の大きさが同一であるかまたはほとんど整合することである。さらに追加の制約は、前記の関係を広い動作範囲、すなわち負荷比Ｄの広い変化にわたって維持することである。（完全な打消しではないまでもネットＤＣアンペア回数の低減のための）対抗するＤＣ電流およびそれぞれのＡＣ電圧の同相波形という最初の制約でさえ、図７ａの変換器並びに過去に提案されたその他全ての結合インダクタおよび集積マグネティクス構造において実現されていないことに注意する。
【００２１】
入出力インダクタを備える可能な多数のスイッチング変換器のうち、ほんの一握りのものしか共通の磁心でそれらを結合するための前提条件、すなわち同一の電圧波形を有することを満たしさえしない。それ故、対抗するＤＣ電流並びにそれらの大きさを整合するといったような、さらに厳格な制約を追加して課することは、最初はあまりにも制限的で達成するのが全く不可能であるように思える。しかしながら、この発明が示すようにこれが該当するケースではない。
【００２２】
（ソフトスイッチングの利点と欠点）
スイッチング変換器の別の重大な性能特性は、スイッチング損がいかに充分に低減されるかというものであり、それは変換器のサイズをより小さなものへと駆り立てることで不可避的にスイッチング周波数が非常に高いレベル、例えば１００ｋＨｚおよびそれを超えるもの、さらには１ＭＨｚまでにも押し上げられるからである。その結果としてのスイッチング損の上昇並びに電磁波干渉（ＥＭＩ）ノイズの生成のために、これら双方の欠点を制御しておくソフトスイッチング方法という発明が行われている。
【００２３】
基礎的なＤＣ−ＤＣ変換器にソフトスイッチングを設ける従来技術の方法の一つは、Ｃ．ヘンツェ（Ｃ．Ｈｅｎｚｅ）、Ｈ．Ｃ．マーティン（Ｈ．Ｃ．Ｍａｒｔｉｎ）およびＤ．Ｗ．パーズリー（Ｄ．Ｗ．Ｐａｒｓｌｅｙ）によって、一例としてバック変換器を用いる「パルス幅変調を用いる高周波電力変換器におけるゼロ電圧スイッチング」ＩＥＥＥ応用パワーエレクトロニクス会議（ＩＥＥＥ出版８８ＣＨ２５０４−９）第３３乃至４０頁、１９８８レコードにおいて説明されている。
【００２４】
一定のスイッチング周波数で無損失ゼロ電圧スイッチングを得るために、共通のトランジスタ−ダイオードのペアが、ＭＯＳＦＥＴトランジスタで実際に実現される複合電流２方向スイッチＳおよびＳ’（ひとつのスイッチがＯＮのとき他方がＯＦＦであり、およびその反対である）と置き換えられる。ＭＯＳＦＥＴスイッチには、反並列「ボディ」ダイオードおよび寄生ドレイン−ソース・キャパシタが含まれており、それ故それらは、図１２ａ乃至図１２ｂにおけるような並列のダイオードとキャパシタを備える理想スイッチＳおよびＳ’としてモデル化することができる。合計スイッチング・サイクルは、図１３に示されるように、２つのスイッチＳおよびＳ’の適当な駆動タイミングによって４つのインタバルに分けられる。２つの制御可能スイッチで、双方のスイッチがＯＦＦとなる２つのはっきりと定義される移行インタバルが導入されることに注意する。（図１２ａにおけるように）スイッチＳがＯＦＦとされるときに開始する最初の移行インタバル（図１３におけるｔN）もまた「自然な」移行（ＤＴSからＤ’ＴSへの移行あるいは簡単にＤからＤ’への移行、ここでＤ’＝１−Ｄ）として知られており、それは、単にスイッチＳをＯＦＦとすることによって（図１２ａにおける電流源によって表される）、自然に正のインダクタ電流が、スイッチＳの寄生キャパシタＣSを充電し、そしてキャパシタＣ’Sが完全に放電され、スイッチＳ’のボディ・ダイオードが電圧をゼロでクランプしてスイッチＳ’のキャパシタＣ’Sの反転充電を防止するときまで、スイッチＳ’の寄生キャパシタＣ’Sを放電するからである。その瞬間、スイッチＳ’はゼロのスイッチング損（図１２ｂ）でＯＮとすることができ、それはＣ’Sの充電が既にスイッチＳ（Ｖgに充電されている）の容量ＣSへと配置換えされているからである。ここでＤ’からＤへの移行の間、反転プロセスを行うために、反転流、すなわち負のインダクタ電流が必要である。これを達成する最も簡単な方法は、出力インダクタがそのピークピーク・リプル電流が少なくとも最大ＤＣ負荷電流の２．５乃至３倍であるような大きなリプル電流を有するよう設計することである。図１３のインダクタ電流波形に見られるように、瞬間インダクタ電流はある点で方向を反転し（図１２ｃ参照）、大きさＩNを持つ負の電流源のように見える。相補インタバルＤ’ＴSがちょうど終わる前、スイッチＳ’がＯＦＦとされていわゆる「強制された」移行を開始する（それはインダクタ電流が回路設計によって意図的に負となるように強制されるからである）。この強制された移行インタバル（図１３のｔF）の間、反対のことが起こり、すなわち、この負のインダクタ電流は、スイッチＳ’のキャパシタＣ’Sを充電し、スイッチＳのキャパシタＣSをその電圧ＶSがゼロに到達するまで放電する。その瞬間ボディ・ダイオードはスイッチＳの電圧をゼロにクランプしてスイッチＳが無損失にゼロ電圧でＯＮとなることを可能とする。したがって、「ハードスイッチング」におけるように各サイクルで消散されるのではなく、寄生キャパシタＣSおよびＣ’Sに蓄積される電荷のリサイクリングが提供される。
【００２５】
たとえ無損失スイッチングがこの非常に簡単な方法で達成することができ、かつスイッチにかかる電圧ストレスがソフトスイッチングの無い基礎ＰＷＭ変換器におけるのと同じであるとしても、大きな欠点は、全ての動作条件でソフトスイッチングを達成するためには、出力インダクタ・リプル電流の大きさが、少なくとも最大ＤＣ負荷電流の２倍よりも大きくなければならないというものである。明らかにこのソフトスイッチング方法は、強制された移行を達成するためにＤ’ＴSインタバルが終わる前に負の瞬間インダクタ電流が得られるように大きなリプル電流を生み出す必要があるという難点がある。続いてこれによって伝導損が増大し、それ故スイッチング損が低減することによって得られた貯蓄が減少される。加えてこの大きなリプル電流を吸収し、出力リプル電圧を低減するのに出力キャパシタのサイズが増大する必要がある。
【００２６】
大きなインダクタ・リプル電流の必要性を削減する代替のソフトスイッチング方法が、Ａ．ピートキウィックス（Ａ．Ｐｉｅｔｋｉｅｗｉｃｚ）、Ｓ．カク（Ｓ．Ｃｕｋ）およびＭ．ブルコビック（Ｍ．Ｂｒｋｏｖｉｃ）によって、ブリッジ型変換器のための米国特許第５，５３９，６３０号「絶縁変圧器の二次側に電圧２方向スイッチを備えるＤＣ−ＤＣ絶縁ソフトスイッチング変換器」で提案されている。彼らのソフトスイッチング半ブリッジ変換器において、一次の高電圧スイッチング移行は一次側に反映されるＤＣ負荷電流によって支援され、それ故一次側でソフトスイッチングを実行するためのリプル電流を必要としない。しかしながら、この方法は二次側に２つの電圧２方向スイッチ（各々ＭＯＳＦＥＴトランジスタとダイオードの直列接続によって実現される）を必要とし、それらは、より高い電圧効果および過剰な伝導損のために、低出力ＤＣ電圧のアプリケーションには充分に適合しない。
【００２７】
擬似共振および多重共振変換器のような多数の様々な共振変換器およびそれらの派生物が従来技術で提案されている。共振変換器は、１つ以上のスイッチング波形（スイッチ電圧かスイッチ電流かのいずれか）がゼロ電圧交差かゼロ電流交差かで正弦波リンギング波形へと歪められ、それによって対応するゼロ電圧またはゼロ電流スイッチングが可能となってスイッチング損が低減される電力変換器である。たとえこれらの共振変換器がスイッチング損を低減するのに有効であるとしても、まさにそれらの動作の性質上、デバイスにおけるＲＭＳ電流か電圧ストレスかのいずれかが実質的に増大し、それ故究極的に伝導損を増大させてスイッチング損の低減のために貯蓄（ｓａｖｉｎｇｓ）を減少させている。
【００２８】
前述の見直しから、従来技術のソフトスイッチング方法と関係したその他全ての望ましくない特長を導入することなくスイッチング損を低減し、それによって全体の効率を高く保つ新しいソフトスイッチング方法が必要とされることが明らかである。この発明は、そのような新規なソフトスイッチング方法を導入するものであり、それは簡潔であるにも関わらず、適当な駆動シーケンスとスイッチング・デバイスのタイミングのみしか必要とせず、結果としてほとんど完全にスイッチング損を削減する。さらにはそのような低スイッチング損が、全体の負荷比動作範囲を通して維持される。
【００２９】
過去に多大な進歩がなされてきたけれども、効率とサイズの低減においてさらに実質的な改善が行われる前に２つの基本的な問題を解決する必要があった。
１．現在スイッチングＤＣ−ＤＣ変換器は、それらの巻線におけるＤＣ電流およびＤＣ磁束の存在による飽和を回避するために大きな空気間隙を備えた磁気構成要素を用いている。大きなインダクタンスの損失がスイッチング周波数の増大か磁心サイズの増大かまたはそれら双方によって補償され、結果として効率が直接低減され、磁心を、かつその結果変換器のサイズと重量を増大させている。磁心でＤＣ磁束を削減し、それ故マグネティクスが空気間隙の無いかつ浪費されるＤＣエネルギー蓄積の無い強磁性体磁心において構築されることを可能とする新しい磁気回路を備える変換器が必要である。その場合、強磁性材はその能力が完全に利用され、サイズの小さなマグネティクスであってでさえ適当なスイッチング周波数で大きなインダクタンスを生成し、有効にフィルタリングを提供する。
２．過去に提案された多くのソフトスイッチング方法は、有益なゼロ電圧スイッチングを生成し、スイッチング損を低減する一方で、典型的には伝導損を増大させまたはそれらのパルス幅変調（ＰＷＭ）駆動に比べて著しく高い電圧または電流ストレスをデバイスに生じるという難点があって、それ故究極的には結果として貯蓄が減少していた。したがって、そのような不利益な副損失（ｓｉｄｅ  ｌｏｓｓ）機構の無いソフトスイッチング方法が必要である。
【００３０】
以下に記述される新規なＤＣ変圧器ソフトスイッチング変換器および絶縁ＤＣ変圧器ソフトスイッチング変換器は、前述の問題を双方ともうまく解決する。
【００３１】
（発明の概要）
この発明の主な目的は、新しい磁気デバイス、すなわちＤＣ変圧器および新規なソフトスイッチング方法の使用を通して高効率、高過負荷耐量、小型軽量、低入出力リプル電流および低ＥＭＩノイズを同時に達成するソフトスイッチングＤＣ−ＤＣ変換器を提供することである。
【００３２】
別の目的は、特別な磁気デバイス、ＤＣ変圧器を用いるソフトスイッチングＤＣ−ＤＣ変換器であって、その変換器の全ての磁気構成要素を唯一の磁心上で結合し、合計ゼロのＤＣアンペア回数ゼロＤＣ磁束およびそれ故に磁心における空気間隙を無くすことを可能とする変換器を提供する。従来の別々のインダクタまたは結合インダクタおよび集積マグネティクス構造は、大きなＤＣ磁束を有しており、それ故磁心の飽和を防止するために大きな空気間隙を含む必要があって、結果として大きなインダクタンスの損失およびそれに対応する性能の劣化を招いている。磁路に空気間隙のないこのＤＣ変圧器は、高ＤＣ出力電流過負荷耐量を有して小型軽量であり、望ましいリプルの無いＤＣ入力およびＤＣ負荷電流を提供する。ＤＣ蓄積エネルギーもまたゼロに低減され、対応して効率を増大させている。
【００３３】
さらに別の目的は、３つの新規なソフトスイッチング方法の使用を通して、ＤＣ−ＤＣスイッチング変換器の効率のさらなる増大およびサイズの低減を提供することである。３つの新規なソフトスイッチング方法は全て、従来技術のスイッチング変換器のいずれにも存在しない独特の性能特性によって識別され、すなわち、ゼロ電圧スイッチングおよび損失低減が、いずれの動作点すなわちいかなる負荷比Ｄについても有効である。続いて、これによって、規制電源供給アプリケーションにおいて広い入力電圧範囲にわたって最高の効率が得られるものとなる。新規なソフトスイッチング技術の内の２つは、非絶縁変換器のバージョンに適用でき、「対称」および「非対称」ソフトスイッチングとして指示されるが、３つの電流２方向スイッチおよび１つの電圧２方向スイッチ（４つ全てがＭＯＳＦＥＴ様半導体スイッチであり得る）の駆動のタイミング調整のみで実質的にスイッチング損失を低減している。絶縁変換器バージョンで実現される第３の新規なソフトスイッチング方法は、スイッチング・デバイスの適当な駆動シーケンスおよびタイミングのみが必要であって、結果として動作範囲全体にわたってほとんど完全にスイッチング損を低減する。絶縁変圧器の漏れインダクタンスは、単に、既に損失の低いソフトスイッチング動作をさらに高めるのに用いられる。
【００３４】
これらのおよびその他の目的が、有効な非絶縁ＤＣ変圧器を形成するよう共通磁心に配置される入力、中間および出力インダクタ巻線を有するＤＣ変圧器ソフトスイッチング変換器において達成される。
【００３５】
続いて標準ＡＣ電圧テストが行われてＡＣ電圧が同相となるＤＣ変圧器巻線の一端を決定し、そしてこれらの一端はドットの付いた一端として指定され、以下のように接続される。すなわち、入力インダクタのドットの付いた一端を入力ＤＣ源端子に、出力インダクタのドットの付いた一端を出力ＤＣ負荷端子に、そして中間インダクタのドットの付いた一端を共通入力端子および共通出力端子へと接続する。入力キャパシタは、入力インダクタと中間インダクタの印の付いていない一端の間に接続される。入力スイッチは、入力インダクタの印の付いていない一端を共通入力端子に周期的に接続し、そして出力インダクタの印の付いていない一端を共通出力端子へと接続する出力スイッチと同相で動作し、すなわち、双方のスイッチはインタバルＤＴSの間ＯＮであり、相補スイッチング・インタバルＤ’ＴS＝（１−Ｄ）ＴSの間ＯＦＦである。相補出力スイッチは、出力インダクタの印の付いていない一端を中間インダクタの印の付いていない一端へと周期的に接続する。そして相補入力スイッチ（相補出力スイッチと同相で動作する）および直列の補助キャパシタを備える枝が変換器に接続されて、相補インタバルＤ’ＴSの間補助キャパシタを流れる電流が入力インダクタ電流と中間インダクタ電流の和から出力インダクタ電流だけ低減されたものに等しくなり、入力インダクタおよび中間インダクタ電流がそれらのドットの付いた一端へと流れ込み、かつ出力インダクタ電流がそのドットの付いた一端から流れ出すものとされる。３つの巻線全てについて同一の巻数を実現することで、ゼロの合計ＤＣアンペア回数が保証され、かつ磁束路に空気間隙を有さないＤＣ変圧器が高いＤＣ過負荷能力を提供することを保証する。ＤＣ変圧器を残りのスイッチング変換器回路に前述のように正確に接続することが、ＤＣ変圧器の性能を充分発揮するのに必要である。
【００３６】
ソースと負荷の間のガルバーニ絶縁が多くの実際のアプリケーションで必要とされる。これは本発明の別の実施例において中間インダクタを絶縁変圧器と置き換えることによって達成され、それにはガルバーニ絶縁並びに絶縁変圧器の二次巻数のその一次巻数に対する比に等しい出力ＤＣ電圧の追加電圧拡大縮小係数が備えられる。加えて、絶縁変圧器の漏れインダクタンスは、絶縁ＤＣ変圧器変換器の新規なソフトスイッチング動作の効率をさらに改善する。
【００３７】
この絶縁ＤＣ変圧器は、絶縁変圧器の巻線が中間インダクタの巻線のドットの付いた極性を保持し、かつ巻数が以下のように選択されるならば、すなわち入力インダクタの巻数が変圧器の一次巻数に等しく、出力インダクタの巻数が変圧器の二次巻数に等しいならば、その等価物の非絶縁ＤＣ変圧器の特性を全て保持する。これによって合計ＤＣアンペア回数がゼロであり、新しい磁気構成要素、すなわち磁束路に空気間隙を有さない絶縁ＤＣ変圧器が高いＤＣ過負荷耐量を備えることが保証される。絶縁ＤＣ変圧器を残りのスイッチング変換器構造に前述のように正確に接続することが、絶縁ＤＣ変圧器の性能を充分発揮するのに必要である。
【００３８】
本発明の別の実施例は、巻線を持たないが、適当な空気間隙を備える追加の磁気レッグを有しており、出力インダクタ巻線の有効漏れインダクタンスを増大し、それによって出力インダクタ・リプル電流を低減する。
【００３９】
本発明のさらに別の実施例においては、非絶縁ＤＣ変圧器ソフトスイッチング変換器がＭＯＳＦＥＴ様スイッチング・デバイスの駆動シーケンスおよびタイミングのみを用いて「対称」または「非対称」ソフトスイッチングのいずれかを達成し、変換器のスイッチング損を支配する入力高電圧スイッチのスイッチング損を完全に除去し、出力低電圧スイッチング・デバイスのスイッチング損を実質的に低減する。駆動シーケンスおよびタイミングは各スイッチング期間ＴSに２つの移行インタバルを提供するように調整される。対称なソフトスイッチングを実現する際の第一のいわゆる「自然な」移行インタバル（ＤからＤ’）は、（ＤからＤ’への意向におけるソフトスイッチングがまず入力スイッチＳ1をＯＦＦとすることによって開始される従来の方法と反対に）出力スイッチＳ2がＯＦＦとされるときに開始される。相補出力スイッチＳ’2および相補入力スイッチＳ’1のそれぞれの電圧がゼロに低減するときこれらのスイッチは理想的にゼロのスイッチング損でＯＮとされる。第二の移行インタバル（Ｄ’からＤ）は、通常「強制された」移行と呼ばれ、相補入力スイッチＳ’1がＯＦＦとされるとき開始される。入力スイッチＳ1の電圧がゼロに低減されるとき、このスイッチは続いてゼロのスイッチング損でＯＮとされ、一方出力スイッチＳ2の電圧は−Ｖgのレベルに低減され（負の入力電圧）、そしてスイッチング損が大きく低減されてＯＮとされ、かつ対称ソフトスイッチング・サイクルが完了する。双方のソフトスイッチング移行は、ＤＣ負荷電流とは独立しており、補助キャパシタＡＣ電流のみに依存し、したがって結果として等しい移行インタバルおよび前記出力スイッチにかかる対称な電圧波形を生じ、それ故対称ソフトスイッチングと称される。従来のソフトスイッチング方法と対照して、この対称ソフトスイッチングは、いかなる動作負荷比Ｄについてもスイッチング損を削減するのに等しく有効である。
【００４０】
非対称ソフトスイッチングを実現する場合に、入力スイッチＳ1がＯＦＦとされるときに最初のいわゆる「自然な」移行インタバル（ＤからＤ’）が開始される。相補出力スイッチおよび相補入力スイッチのそれぞれの電圧がゼロに低減するとき、これらのスイッチは理想的にゼロのスイッチング損でＯＮとされる。対称ソフトスイッチングの場合と同様に第二の移行インタバル（Ｄ’からＤ）が得られ、それ故結果として入力スイッチＳ1のスイッチング損がゼロとなり、かつ出力スイッチＳ2のスイッチング損が実質的に低減される。ＤからＤ’への移行は、ＤＣ負荷電流および前記補助キャパシタＡＣ電流の双方に依存し、一方Ｄ’からＤへの移行は、補助キャパシタＡＣ電流のみに依存し、こうして結果として前記出力スイッチにかかる非対称電圧波形を備える等しくない移行インタバルが得られ、それ故非対称ソフトスイッチングと称される。この非対称ソフトスイッチングは、ちょうど対称ソフトスイッチングのようにいかなる動作負荷比Ｄについても等しく有効である。
【００４１】
本発明のなお別の実施例において、新規なソフトスイッチング方法が絶縁ＤＣ変圧器ソフトスイッチング変換器において実現されている。再度ソフトスイッチングの実現は、３つの電流２方向スイッチおよび３つの電流２方向スイッチ全ての完全なゼロ電圧ソフトスイッチング並びに電圧２方向スイッチにおける低減されて無視できる損失を達成するための１つの電圧２方向スイッチの適切な駆動シーケンスおよびタイミングのみに依存している。
【００４２】
動作において漏れインダクタンスを含む他の全てのソフトスイッチング方法から区別されるようにこのソフトスイッチング方法、とりわけそのＤ’からＤへの移行は、ソフトスイッチングを達成するスイッチの寄生容量を備える漏れインダクタンスの共振に依存せず、それはＤ’からＤへの移行はスイッチおよび補助キャパシタＡＣリプル電流の適切な駆動シーケンスおよびタイミングのみに依存し、漏れインダクタンスのいかなる特定の値にも依存しないからである。漏れインダクタンスの共振は、そのＤ’からＤへの移行インタバルの間、出力スイッチを開放させることによって有効に防止される。
【００４３】
しかしながら、この新しいソフトスイッチング動作における漏れインダクタンスの存在は、以下のことを通してソフトスイッチング性能をさらに改善するのに役立つ。
ａ）相補出力スイッチのボディ・ダイオードの反転回復時間による損失の低減
ｂ）出力スイッチのスイッチング損のハードスイッチング損のみへの制限および相補出力スイッチのハードスイッチング損の除去
ｃ）ＤからＤ’への移行の２つのサブインタバル（非絶縁変換器の対称および非対称ソフトスイッチング双方に存在する）から入力スイッチＳ1での急速電圧上昇を備える単一インタバルへの低減であって、こうしてこの移行を非絶縁変換器の対称または非対称ソフトスイッチングのいずれかにおけるよりも相当に短くしているもの
【００４４】
最後に絶縁ＤＣ変圧器変換器の新規なソフトスイッチング動作がいかなる動作負荷比Ｄについても保証され、そして広い範囲の入力ＤＣ電圧の変化について有効である。同様にこの新規なソフトスイッチング動作は、その基本動作について漏れインダクタンスに依存しない。この特長のゆえに、このソフトスイッチング動作は、スイッチング周波数の広い範囲にわたって非常に有効である。そしてこれによって、スイッチング周波数を増大させ、それに伴って、効率に不利な影響を与えることなくサイズを低減させることが可能となる。しかしながら、これらの利点を全て得るためには、４つのスイッチ全てについて特定の駆動のシーケンスおよびタイミングを実行しなければならない。
【００４５】
駆動シーケンスおよびタイミングは、各スイッチング期間ＴSに２つの移行インタバルを提供するように調整される。第一の移行インタバルは、入力スイッチをＯＦＦとすることによって開始される。相補出力スイッチおよび相補入力スイッチのそれぞれの電圧がゼロに低減するとき、これらのスイッチは、理想的にゼロのスイッチング損でＯＮとされる。この移行インタバルは、ＤＣ負荷電流のみに依存する。第二の移行インタバルは、相補入力スイッチがＯＦＦとされるときに開始される。入力スイッチＳ1の電圧がゼロに低減されるとき、このスイッチはゼロのスイッチング損でＯＮとされ、一方出力スイッチＳ2の電圧は、Ｖg／ｎによって与えられる負の電圧レベルに低減され、ここでＶgは入力電圧であり、ｎは絶縁変圧器のステップダウン比であり、そして続いてスイッチング損が大きく低減されてＯＮとされる。この移行インタバルは、補助キャパシタＡＣ電流のみに依存するが、それは比較的小さく、それ故この移行はＤ’からＤへの移行よりも長い。
【００４６】
この発明の特徴であると考えられる新規な特長が、添付された特許請求の範囲において特に記述される。発明は、添付図面と関連付けて以下の記述を読むことで最も良く理解される。
【００４７】
（発明の詳細な説明）
（スイッチング変換器と動作の理論）
本発明の独特なＤＣ変圧器の構成および新規なソフトスイッチングの特長が一緒になることで、従来技術の変換器の問題を克服するスイッチングＤＣ−ＤＣ変換器が提供され、結果として高効率、極度の過負荷耐量および高電力密度を生じる。しかしながら、理解を容易とするために、スイッチング変換器の基本動作がまず、新規なＤＣ変圧器の詳細な構造が無く、４つの理想的な単一極、単一スロー（ｔｈｒｏｗ）スイッチＳ1、Ｓ’1、Ｓ2およびＳ’2を備え、ここで「主（ｐｒｉｍｅ）」が相補スイッチを指示する、図１４ａに導入される。図１４ａに示されるとおり、Ｓ1およびＳ2スイッチは同位相で動作され、すなわちこの理想化されたバージョンにおいて、それらは、双方が同時にＯＮとされて時間インタバルＤＴSだけＯＮに保たれ、そして同時にＯＦＦとされて相補インタバルＤ’ＴSだけＯＦＦに保たれ、ここでＤ’＝１−Ｄは相補負荷比であるように動作される。相補スイッチＳ’1およびＳ’2は、名称が示唆するように、相補的に動作され、すなわちそれらの等価物のスイッチＳ1およびＳ2それぞれに関して図１４ｃのタイミング図でも説明されるように反対位相である。この理想化されたスイッチングは、結果として変換器の「ハードスイッチング」動作を生じることに注意する。そうではあっても、この簡潔化された形態は新しい変換器の独特な特性を露呈するのに充分であり、それはその際立った性能特性、すなわち極度の過負荷耐量を備えての高効率および高電力密度の根源にある。
【００４８】
図１４ａの新しい変換器は、入力および出力電流の連続性を全ての動作条件で維持する入力インダクタＬ1および出力インダクタＬ2からなり、それ故結果として非脈動入出力電流を生じる。加えて、変換器の中間には、別のいわゆる中間インダクタＬm（簡単な区別のためにその名称が与えられており、それはそれが変換器の中間にあるからである）がある。その役割は、いくらかの分析によってその特性が明らかになってから後で説明される。変換器はまた、３つのキャパシタ、すなわち入力キャパシタＣ1、補助キャパシタＣおよび出力キャパシタＣ2を特長としている。出力キャパシタＣ2は、直接出力電圧がかかっていて、スイッチング・リプルをさらに低減するより有効な二次出力フィルタを作るだけのために含まれていることに注意する。こうしてキャパシタＣ2がリプル電圧を低減するために実際に実現される際に常に含まれている一方で、それは変換器のスイッチング動作について本質的なものではなく、したがってここでの分析およびさらなる説明からは取り残される。ここに補助キャパシタＣおよび入力キャパシタＣ1は残されており、それらはスイッチング・プロセスに関連する。
【００４９】
図１４ａにおける４つの理想スイッチの各々は、最も一般的な特性を有しており、それぞれのスイッチが閉じられる（ＯＮとされる）とき、いずれの方向にも電流を流すことができ、またスイッチが開放される（ＯＦＦとされる）とき、いずれかの極性の電圧を遮蔽することができ、そうして図１５ｂの電流／電圧（Ｉ−Ｖ）特性によって示されるような４クォードラント・スイッチとして動作する。現状の半導体スイッチング技術では、半導体４クォードラント・スイッチは、単一の構成要素として存在せず（それは近い将来変わるかもしれないが）、その代わりに複合スイッチが用いられなければならず、それはＭＯＳＦＥＴトランジスタおよび／またはダイオードのような２つ以上の半導体スイッチング・デバイスからなる。そのようなものを実際に実現したものが図１５ｃに示されており、ここで、２つのＮチャンネルＭＯＳＦＥＴデバイスが背中合わせとされていて、それらのソース端子がお互いに接続され、それらのゲート端子がお互いに接続され、有効な４クォードラント・スイッチを形成している。この特定の複合スイッチを実現したものにおいて、共通のゲート端子と共通のソース端子の間に課せられる駆動信号のみがそのスイッチを制御するのに必要とされる。それにもかかわらず、これは、４つのスイッチの各々についてバイポーラ・トランジスタまたはダイオード（整流器）のような単一クォードラント半導体スイッチを用いて実現するようなものよりもなお相当に複雑な解決方法である。しかしながら、そのように簡単に実現すると、結果として性能において重い報い（ペナルティ）を受けることとなり、それは、変換器の対応する「ハードスイッチング」動作によりおよび変換器が「ソフトスイッチング」モードで動作できないことによって、各スイッチング・デバイスが重いスイッチング損を被りそして効率が相当に劣化されるからである。
【００５０】
この変換器において用いられる特別な磁気構造によるサイズの低減および効率の改善に加えて、本発明の別の共存する目的は、ほとんど全てのスイッチング・デバイスでのスイッチング損を完全に除去し、有効な「ソフトスイッチング」動作を通して残りのスイッチング・デバイスにおいてスイッチング損を相当に低減することである。後の章「スイッチング損の低減」において示されるように、これには電子的に制御可能な半導体スイッチの、特別でむしろ通常でない実現および動作が必要である。
【００５１】
古典的な「ソフトスイッチング」は、変換器における全てのスイッチについて電流２方向スイッチ（ＣＢＳ）を用いることによって実現できる。電流２方向スイッチは、図１５ｄのシンボルで描かれ、ＣＢＳという印の付いた理想スイッチのシンボルの周りの長方形の箱で図１５ｅに示されるような２クォードラント領域（クォードラントＩおよびＩＶ）にその動作を制限することを明瞭に描写しており、すなわちスイッチが閉ざされるときそれはいずれの方向にも電流を流すことができ、それ故電流２方向スイッチという名前であって、またスイッチが開放されるときそれは１つの極性のみの電圧を遮断（ブロック）できる。
【００５２】
面白いことに、図１５ｆに示される単一ＭＯＳＦＥＴスイッチは、通常は単一クォードラント・スイッチとして動作することが期待されるが、実際には以下の２つの理由で２クォードラント・スイッチとして動作するのを観察できる。
ａ）特定の半導体を実現していることによって、ＭＯＳＦＥＴスイッチは、図１５ｆに点線で描かれる寄生（ボディ）ダイオードが内蔵されており、それによってドレイン−ソース電流と反対の電流路が提供される。
ｂ）ＭＯＳＦＥＴスイッチング・デバイスは、固有に電流２方向であり、それはチャンネルがいずれの方向の電流も流すことができるからである。実際その２番目の特長は、たいていの低電圧アプリケーションで用いられて、低ＯＮ抵抗ＭＯＳＦＥＴ導電チャンネルに電流を導くことによってボディ・ダイオードによる大きな伝導損を除去しており、それはこのいわゆるＭＯＳＦＥＴの同期整流器の実現においてボディ・ダイオードの導電をバイパスするものである。
【００５３】
しかしながら第一の特長は、実際上の制限であることが判明しており、それはＭＯＳＦＥＴスイッチ動作を１つの極性のみの電圧を遮蔽するよう制限するからである。
【００５４】
この理由のために、図１５ｇのシンボルで描かれ、図１５ｉで実際に実現したものにおいて図１５ｈの２クォードラント特性によって表される電圧２方向スイッチ（ＶＢＳ）が、ＭＯＳＦＥＴスイッチと電流整流器（ダイオード）の直列接続を備える複合スイッチからなっている。ダイオードを加えることで、複合スイッチの電圧２方向という特長がここに備わるが、同時にそうでなければＭＯＳＦＥＴの電流２方向という特長であったものが単一の電流方向に制限されるということに注意する。明らかに、そのような電圧２方向スイッチ（ＶＢＳ）は、より高い伝導損を有しており、それは、それが、各々それ自体の伝導損を有する２つのスイッチの直列接続からなっていて、ダイオードが合計伝導損を支配するからである。
【００５５】
電圧２方向スイッチを実際に実現した別のものが、２つの背中合わせのＭＯＳＦＥＴスイッチング・デバイスで既に図１５ｃに示されており、それは実際に本当の４クォードラント・スイッチであり、それは、それが同時に電圧２方向スイッチ並びに電流２方向スイッチ（ＶＢＳおよびＣＢＳ）であって、図１５ａのシンボルでそのように指示されるからである。
【００５６】
このように、「ソフトスイッチング」動作を通して最高の性能を備える最も簡単なスイッチの実現を同時に満たすために、図１４ａの変換器が図１４ｂに示されるように実現され、すなわち入力スイッチ、相補入力スイッチおよび相補出力スイッチが電流２方向スイッチ（ＣＢＳ）であるが、周知のソフトスイッチングを実現したいかなるものからも完全に決別すると出力スイッチＳ2が電圧２方向スイッチ（ＶＢＳ）で実現される。このように独自に「ソフトスイッチング」を実現すると、３つの全てのＣＢＳスイッチング・デバイスにおいていかなる動作負荷比Ｄについてもスイッチング損を完全に除去し、従来の「ソフトスイッチング」方法で必要とされるような共振インダクタのような追加の構成要素を用いる必要が無いといったような先例の無い性能の利点が可能となる。この重大なＶＢＳスイッチは、本発明の全ての実施例に含まれており、図１５ｇのシンボルで表されるが、現在例えば図１５ｉのＭＯＳＦＥＴ／ダイオード複合スイッチまたは図１５ｃの２つのＭＯＳＦＥＴの構成といったような多くの異なる方法で実現することができることに注意する。また、将来の半導体スイッチの研究によって２方向電圧遮断能力を備えた単一のスイッチング・デバイスがもたらされ、それは図１４ｂの出力スイッチＳ2として直ちに実現でき、さらに伝導損、変換器のサイズおよびコストを低減し得るであろうことにも注意する。
【００５７】
図１ａの従来技術のバック変換器のような単純なスイッチング変換器は、簡単に分析および理解された。図１４ａの最も簡略化された形態においてでさえ、新しい変換器は明らかにずっと複雑である。第一のステップとして、安定状態動作の存在が証明されなければならず、すなわちそれは一定のスイッチング周波数ｆSで多数繰り返してのスイッチングの後、回路における全てのキャパシタが有限のＤＣ電圧に充電されなければならず、また全てのインダクタが対応する有限のＤＣ電流を流さなければならない。このように、そのような安定状態動作の存在を証明するためにおよび安定状態負荷比Ｄ、入力電圧ＶgおよびＤＣ負荷電流Ｉ2の関数としてキャパシタにおける実際のＤＣ電圧およびインダクタにおけるＤＣ電流を求めるために、状態空間平均化方法が使用され、そのさらなる詳細は、Ｓ．カクおよびＲ．Ｄ．ミドルブルックによる著書「スイッチングされたモードの電力変換の前進」第Ｉ、ＩＩおよびＩＩＩ巻または同著者による、パワーエレクトロニクス専門家会議（ＰＥＳＣ）の会報で１９７６年６月に発表された技術論文「スイッチング変換器電力ステージをモデル化するための一般の統一されたアプローチ」に記述されている。
【００５８】
図１４ａおよび図１４ｂにおける３つのインダクタ巻線の適切な相互結合は、変換器の一体化の部分であり、その独特の性能について大きな役割を果たす。しかしながら、状態空間平均化方法を用いることで安定状態（ＤＣ）量を計算するために、巻線間の実際の相互結合は必要でない。
【００５９】
得られた２つのスイッチングされたネットワークについての完全な状態空間の等式、すなわち図１６ａに示されるようなＯＮ時間インタバルＤＴSについてのものと、図１６ｂに示されるようなＯＦＦ時間インタバルＤ’ＴSについてのものを書くことから分析が始まる。図１６ａおよび図１６ｂの双方のスイッチングされたネットワークにおいて、インダクタ電流の仮定された方向およびキャパシタのＤＣ電圧の極性は、印を付けられたようなものである。実際の計算の結果、例えば負の符号を持つＤＣ電圧が得られるならば、上で仮定された極性は正しくなく、反対の電圧極性が実際のキャパシタ電圧極性である。そして状態空間の等式が、それぞれの負荷比ＤおよびＤ’を重み付け係数とし、かつ安定状態判定基準を課して平均化される。そして、結果として得られる５つの未知数、ＤＣ電圧Ｖ1、Ｖ2およびＶC並びにＤＣ電流Ｉ1およびＩmを持つ５つの等式が、基地の既知量、負荷比Ｄ、入力電圧Ｖgおよび負荷電流Ｉ2について解かれ、結果として以下の安定状態の解を得る。
Ｖ1＝Ｖg  ＶC＝Ｖg／（１−Ｄ）  Ｖ2＝ＤＶg      （１）
Ｉ1＝ＤＩ2  Ｉm＝（１−Ｄ）Ｉ2      （２）
【００６０】
等式（１）および（２）によって与えられる安定状態の解はまた、この変換器が有限の安定状態を有することを確認するが、それはまた実験上のプロトタイプを構築して前述の安定状態の条件を実証することによってもまた確認されていた。（１）および（２）における全ての解が正の符号を備えて得られるので、図１６ａおよび図１６ｂで仮定されたインダクタ電流の方向およびキャパシタ電圧の極性もまた実際のインダクタ電流の方向に対応するということにも注意する。同じことがキャパシタ電圧についても成り立ち、キャパシタＤＣ電圧の実際の極性はもともと仮定されていたものとされ、入力端子と共通入力端子の間の正のＤＣ電圧源は、結果として出力端子と共通出力端子との間の正のＤＣ出力電圧を生じるものとされ、ここで、この非絶縁変換器の場合の入出力共通端子は共に、通常接地として指示される共通点に接続される。このように、図１４ｂの変換器は極性非反転であり、従来技術の通常のバック変換器と同じＤＣ変換器、すなわちＶ2／Ｖg＝Ｄを有する。実際のアプリケーションの多くにおいてＤＣ入力電圧源と出力ＤＣ負荷との間のガルバーニ絶縁は必要とされず、しばしばより簡単な非絶縁構成が好まれる。しかしながら、非絶縁変換器が適切である大半のアプリケーションにおいて、正の入力から正の出力への電圧変換が必要とされ、本発明の極性非反転という特長は明瞭な利点を有する。比較として図４ａの従来技術の変換器は、その基本的な非絶縁構成において固有に極性反転であるフライバック変換器であり、そうして非絶縁変換器としてのそのアプリケーションの範囲が制限されている。
【００６１】
本発明はバック変換器として同じ制限を有し、変換器は単にステップダウン変換を行うことができるに過ぎず、入力ＤＣ電圧よりも高い電圧を提供できないように思える。しかしながら、それがこの場合にはあてはまるのではなく、本発明の絶縁の拡大並びにオートトランスの拡大を導入することによってこの制約が後で取り除かれる。
【００６２】
実際のアプリケーションのほとんどにおいて、入力ＤＣ源電圧に大きなバリエーションがあり、かつ出力ＤＣ負荷電流に大きなバリエーションがあるにもかかわらず、出力電圧は寄生され、一定に保たれる必要がある。これら双方のバリエーションを吸収し、ＤＣ−ＤＣ変換器の周りの通常のフィードバック制御ループを閉じることによって出力電圧を規制して図１７ａにおけるような規制されたＤＣ供給を得ることができる。フィードバック制御ループは、出力電圧を規制するのに必要とされるとき、図１７ｂに示される負荷比Ｄを変調する。それ故、スイッチング変換器動作およびその主要な特長が、例えば２：１の入力ＤＣ電圧範囲についてＤ＝０．３３からＤ＝０．６６といったような動作負荷比Ｄの広い範囲にわたって有効であることが需要である。以下に記述され、新規なマグネティクス構造と関係する本発明の３つの基本的な特性は、実際に動作範囲全体にわたって保持される。「スイッチング損の低減」についての後の章で記述される第４の基本的な特性は、新規なソフトスイッチング方法に関係し、また動作範囲全体にわたって保持される。
【００６３】
（３つの基本的な特性）
（３つのインダクタのＤＣ電流間の関係）
式（２）における２つのＤＣ電流の等式から、３つのＤＣインダクタ電流間の非常に簡単で最も顕著な関係を容易に得ることができ、それはこの変換器の独特な性能の根幹にある。すなわち、式（２）からの入力インダクタのＤＣ電流Ｉ1および中間インダクタのＤＣ電流Ｉmを加えることによって、入力インダクタ、中間インダクタおよび出力インダクタＤＣ電流間のこの主要な関係が得られる。
Ｉ1＋Ｉm＝Ｉ2      （３）
【００６４】
かなり予想されない結果が得られており、すなわち基本関係式（３）は、入力インダクタＤＣ電流Ｉ1および中間インダクタＤＣ電流Ｉmの双方が式（２）のとおり強く動作負荷比Ｄに依存しているにもかかわらず、動作負荷比Ｄとは独立している。中間インダクタによって果たされる本質的な役割にもまた注意し、それは、関係式（３）がいかなる負荷比Ｄについても成り立つように必要とされる負荷比に依存するＤＣ電流のみを提供する。この関係を認識すること無しには、非常にコンパクトで高効率のマグネティクスが実現されないばかりか、自然なソフトスイッチングの改善もなされない。
【００６５】
この非常に独特で重大な関係もまた、図１７ｃに示される相補ＯＦＦ時間インタバルＤ’ＴS＝（１−Ｄ）ＴSの間スイッチングされるネットワークを検証するだけで、代替の簡単な方法で実証することができる。瞬間電流（ＤＣ電流および重畳されるＡＣリプル電流双方）の図１７ｃにおけるノードＡでの和によって、３つのインダクタ電流ｉ1、ｉmおよびｉ2について表される瞬間補助キャパシタ電流ｉC（ｔ）が次のように導かれる。
ｉC（ｔ）＝ｉ1（ｔ）＋ｉm（ｔ）−ｉ2（ｔ）      （４）
【００６６】
この等式はさらに２つの関係、インダクタ電流のＤｃ成分に関係するもの（それはここおよびテキストのその他のところで大文字で記される）およびＡＣリプル成分（それはここおよびテキストのその他のところでΔ符号で記される）に分けることができる。そうして下式を得る。
ＩC＝Ｉ1＋Ｉm−Ｉ2      （５）
ΔｉC（ｔ）＝Δｉ1（ｔ）＋Δｉm（ｔ）−Δｉ2（ｔ）      （６）
【００６７】
しかしながら、補助キャパシタＣにおける電流のＤＣ成分ＩCは、ゼロでなければならないことに注意する。
ＩC＝０      （７）
それは、補助キャパシタＣが、ＯＮ時間インタバルＤＴSの間変換器回路に接続されておらず、ＯＦＦ時間相補インタバルＤ’ＴS＝（１−Ｄ）ＴSの間のみ相補入力スイッチＳ’1を通して接続されるからである。そうして、ＯＦＦ時間インタバルＤ’ＴSの間の補助キャパシタは、ネットでゼロのＤＣ電流ＩC＝０を有さなければならない。さもなければ、例えば正のＤＣ電流ＩCは、全サイクルでこのキャパシタを充電し、それによってそのＤＣ電圧ＶCを無限大にまで増大し続けるものとなる。しかし、状態空間平均化によって、このキャパシタは、式（１）におけるようにＶC＝Ｖg／（１−Ｄ）によって与えられる有限のＤＣ電圧を有することが確認される。そうして、式（７）でもって、等式（５）は等式（３）と同じ結果に還元する。
【００６８】
（３つのインダクタのＡＣ電圧間の関係）
全てのＤＣインダクタ電流の実際の方向は、等式（２）によって既に確立されており、図１８ａにおけるようなものである。この変換器の独特の性能特性を充分に理解するのに極めて重要なのは、３つのインダクタのＡＣ電圧の実際の極性をもまた確立することである。そして、３つのインダクタの巻線のこれらの実際のＡＣ電圧とそれらそれぞれのＤＣ電流の実際の方向との相関関係によって、いくつかの実際に非常に驚くべき結果がもたらされる。インダクタのＡＣ電圧の極性の決定を容易とするために、３つのキャパシタ全てのＤＣ電圧が図１８ａのＶgおよび負荷比Ｄに関して明白に示されている。インダクタのＡＣ電圧は、ｖL1、ｖL2およびｖmとして指示され、それらの正の極性が図１８ａに示されるように正（＋）の符号が付けられており、それらはそれらがドットを付けられて指示されたのとも一致している。これらのインダクタの実際の時間範囲の電圧波形は、入力スイッチＳ1および出力スイッチＳ2が閉ざされる時間（ＤＴSインタバル）およびそれらが図１８ａの概略図において開放される時間（相補Ｄ’ＴSインタバル）インダクタ電圧レベルを見さえすれば図１８ｂにおけるようになるものと推論することができる。そうして、これらの３つのインダクタＡＣ電圧が図１８ａにおいて印を付けられた正極性の指示（および対応してドットの付けられた指示）に関して同位相となることを容易に確証できる。さらには、それらの大きさの間の以下の重要な関係を確認できる。
ｖL1＝ｖm      （８）
ｖL2＝Ｄｖm      （９）
【００６９】
第一の関係（８）はまた、Ｖg、Ｌ1、Ｃ1およびＬmからなるループにも容易に見られ、そこでは入力キャパシタＣ1およびＤＣ電圧源Ｖgが交流（ＡＣ）について短絡しており、それはＡＣの点で入力インダクタＬ1を中間インダクタＬmと並列に置き、それ故それらは同一のＡＣ電圧を共有する。さらには、式（８）はＤから独立するので、重要なことに、いかなる動作負荷比Ｄについてもこの関係が成り立つことが観察される。
【００７０】
関係（９）は同様に、入力スイッチＳ1と出力スイッチＳ2とが閉じられるときのインタバルＤＴSの間、電圧波形から容易に推論することができる。閉ざされたＳ1についてｖL1＝Ｖgであり、閉ざされたＳ2についてｖL2＝ＤＶg＝ＤｖL1であり、それ故インタバルＤ’ＴSについてｖL2＝ＤｖL1＝Ｄｖmである。双方の電圧ｖL1およびｖL2がボルト秒で釣り合わなければならないので、Ｄ’ＴSのインタバルにおけるそれらの大きさはそれぞれＶbおよびＤＶbであり、ここでＶbは下式で与えられる。
Ｖb＝ＶgＤ／（１−Ｄ）      （１０）
【００７１】
（３つのインダクタのＤＣ電流とＡＣ電圧の関係）
前記２つの章は、３つのインダクタ間の２つの基本的な関係を取り扱っており、すなわち
１．３つのインダクタのＤＣ電流の大きさの間の関係と、
２．３つのインダクタのＡＣ電圧の大きさの間の関係並びにそれらそれぞれの位相関係（それらが相互に対して同相であるか同相で無いか）である。
【００７２】
明らかに、ＤＣ電流間またはＡＣ電圧間のような同種の物理量の大きさの間の関係は、明瞭でうまく定義される関係である。見出しに提示されるようなＤＣ電流とＡＣ電圧の間といった異なる種類の物理量間に関係が求められるとより微妙な関係が存在する。第一にこの見出しは間違って定義されているように思え、これまで回路理論において別々のＤＣおよびＡＣ分析に用いられている異なる物理量、ＤＣおよびＡＣ量の間にどのような関係が存在し得るであろうか？
【００７３】
等式（１）および（２）に以前示されたように、新しいスイッチング変換器は、変換器の各インダクタ巻線にＤＣ電流の大きさだけではなく、インダクタ巻線におけるＤＣ電流の実際の方向（ＤＣ電流の正の方向が図１８ａの変換器において矢印で示される）もまた課している。加えて、スイッチング変換器はまた、式（２）におけるように全てのキャパシタにＤＣ電圧の大きさを課し、および図１８ｂにおける波形によって確立されるようなＡＣ電圧の特定の極性を含むＡＣ電圧の大きさをインダクタに課している。
【００７４】
ここで、共通の単一ループ磁心に配置された同じ巻線のＡＣ電圧から巻線におけるＤＣ電流を分離して考察する。説明を簡略化するために、最初に図１８ａの入力インダクタおよび出力インダクタのみに限定して考察を行い、それらがＤＣ電流のみを担持すると仮定する。そしてＡＣ電圧の存在が後で考慮される。巻線におけるＤＣ電流とそれらの方向を真直ぐな電流を担持する導体の周りのＤＣ磁束の配向に結びつけるものは、基礎電磁法則と低電流と磁気との間の直接の結び付きを確立する１８２０年のエルステッド（Ｏｅｒｓｔｅｄ）の発見に戻る。導体の周りに確立されるＤＣ磁束の配向は、配線におけるＤＣ電流の方向に一義的に依存する。別の真直ぐな導体が第一の導体のすぐ隣に配置され、図１９ａに示されるように反対方向に電流を担持するとその２つの反対のＤＣ電流は相互に打ち消し合うＤＣ磁束を生成し、結果として導体の周りの空間にゼロのＤＣ磁束を生じる。
【００７５】
２つの導体が、強磁性材からなる共通磁心において２つの巻線として図１９ｂにおけるように配置されるならば、同じことが成り立つ。空気よりもずっと高い磁性材の透磁率のために、各巻線におけるＤＣ電流によって生成されるほとんど全てのＤＣ磁束は、磁心に収容され、そうして空気中の漏れ磁束は、最初の近似で無視することができる。図１９ｂにおける各巻線が同数の巻数Ｎを有し、同じＤＣ電流Ｉを担持するが、図１９ａに直接類似させてＤＣ電流が反対の方向に流れるとするならば、磁心における合計ＤＣ磁束はゼロとされる。しかしながら、反対の電流方向が何であるかどうやって分かるであろうか？ここで古典的な右手の規則を引用することができる。右手の指を巻線の回転を通って流れる電流の方向に、巻線の周りに配置することによって親指がＤＣ磁束の実際の方向を指し示す。ここで、図１９ｂの一番上の巻線の磁束方向を正であるとして選択し、また電流の流れるこの巻線の特定の一端をドットの印で指定する。同じ磁心に配置される別の巻線における電流が同じ方向のＤＣ磁束を生成するなら、ＤＣ電流が流れ込む第二の巻線の一端もまたドットの付いた一端として指示される。そうして、巻線のドットの付いた一端を決定した後、以下の簡単な規則を確証できる。
ドットの付いた一端に流れ込むＤＣ電流は正のＤＣ磁束を生成し、一方ドットの付いた一端から流れ出るＤＣ電流は負のＤＣ磁束を生成する。
【００７６】
この規則は、ＤＣ電流と生成されるＤＣ磁束の方向のみならず、それらの大きさをも相関づける。しかしながら、アンペールの回路の法則によってもまた、量の関係並びに方向の関係が得られる。アンペールの法則からＤＣ磁束は、ＤＣアンペア回数ＮＩ、すなわち巻数ＮとＤＣ電流Ｉとの積に直接比例する。そうして、図１９ｂの２つの巻線の等しい巻数Ｎによって結果として、生成されるＤＣ磁束は大きさが等しいが反対方向となり、図１９ｂの磁心においてゼロのＤＣ磁束が生じる。
【００７７】
ここで、これらの規準を図１８ａの変換器の入力および出力インダクタ巻線に当てはめることができ、それらは図１９ｃおよび図１９ｄにそれぞれ示されている。入力インダクタＤＣ電流は、ドットの付いた一端に流れ込み、正のＤＣアンペア回数Ｎ1Ｉ1を生成して、結果として図１９ｃに示されるような磁心における正のＤＣ磁束を生じる。出力インダクタＤＣ電流は、ドットの付いた一端から流れ出て、そうして負のＤＣアンペア回数−Ｎ2Ｉ2を生成して、結果として磁心における負のＤＣ磁束を生じる。図１９ｃおよび図１９ｄの磁気抵抗モデルから同じことが観察できる。２つのインダクタ巻線が図１９ｂに類似する共通磁心に配置されるならば、合計ＤＣアンペア回数は下式で与えられる。
ΣＮＩ＝ＮＩ1−ＮＩ2＝−Ｎ（１−Ｄ）Ｉ2      （１１）
ここで式（２）がＩ1の依存を取り除くのに用いられた。明らかに式（１１）から合計ＤＣアンペア回数が低減されているが、まだ除去されていない。加えてそれらは負荷比Ｄに依存する。
【００７８】
前記の分析は完全にＤＣ電流のみに基づくものであり、インダクタ巻線のＡＣ電圧をまだ引用していなかったことに注意する。しかしながら、前述のようにＤＣアンペア回数の引き算が行われるためには入力および出力インダクタが共通磁心に配置されなければならない。しかしながら、いったん２つの巻線が共通磁心に置かれたならば、変換器のスイッチング動作によってそれらにＡＣ電圧が課せられるので、ＡＣ電圧はまた電磁誘導のファラデーの法則にも従わなければならず、各巻線の巻数あたり同一のＡＣ電圧という要件が追加して課せられる。ＤＣ磁束規準を満たすために同数の巻数が既に２つの巻線について選択されているので、これは２つの巻線のＡＣ電圧が大きさ並びにドットの付いた一端に関しての極性において相互に整合している（それ故同相である）ことが要請される。しかしながら、このことは、後に説明される、出力インダクタと入力インダクタのＡＣ電圧の大きさのわずかな不整合を除いて図１８ａの３つのインダクタ波形によって既に確立されていた。
【００７９】
前述の右手の規則によって既に巻線のドットの付いた一端は決定された。ここで、図２０ａに従う簡単なＡＣ電気テストに基づいての代替のアプローチによって、これらの印付けを確認することができる。図２０ａの１つの巻線が、最も簡単なテスト信号としての正弦波電圧のような交流電圧波形で励起され、双方の巻線の電圧がそれらのドットの付いた一端で測定された。測定された電圧は同相であって、図２０ａにおけるようにドットの付いた一端を確認している。これによってここで、インダクタのＤＣ電流とＡＣ電圧との間の、見出しで提示された相関関係についての調査に答えが与えられる。判明したのは、これが、それぞれの巻線のドットの付いた一端に関するＤＣ電流の方向の関係であって、そしてそれを通してそれらそれぞれのＡＣ電圧極性に直接関係するというものである。そうして、このＡＣ電圧テストを用いて、簡単な方法で右手の規則を参照することなく、ドットの付いた一端を決定することができる。
【００８０】
しかしながら、図１８ａにおけるように、ＤＣ電流Ｉmを備える中間インダクタ巻線がなおもあることに注意する。式（８）から、中間インダクタは入力インダクタと同一のＡＣ電圧波形を有しており、それ故共通磁心に配置されるときは直接ファラデーの法則を満たす。その場合、図１８ａの変換器の３つの全ての巻線は、同数の巻数Ｎであって、共通磁心に配置され、結果として図２０ｂのＤＣ変圧器を得ることができる。図２０ｂはまた、図１８ａの３つのインダクタ全てについてドットの付いた一端を決定するＡＣ電圧テストを示す。しかしながら、中間インダクタＤＣ電流はまた、このようにドットの付いた一端に流れ込んで、前述の規則から正のＤＣアンペア回数に寄与し、式（２）からそれらは下式に等しい。
ＮＩm＝Ｎ（１−Ｄ）Ｉ2      （１２）
これは、式（１１）によって与えられる結合された入力インダクタと出力インダクタの負のＤＣアンペア回数を正確に打ち消し、結果として合計でゼロに等しいＤＣアンペア回数を生じ、そうして共通磁心において合計ゼロのＤＣ磁束を生じる。中間インダクタＤＣ電流は、動作負荷比Ｄに依存するが、いかにして、正しいＤＣ電流だけを供給し、いかなる動作負荷比についても確実に合計ＤＣアンペア回数および合計ＤＣ磁束をゼロとするのかに注意する。
【００８１】
（ＤＣ変圧器）
図１８ｂを再度参照すると、入力インダクタＬ1と中間インダクタＬmとのＡＣ電圧が同一であり（完全に整合）、一方出力インダクタＬ2のＡＣ電圧は負荷比Ｄ＝０．９で大きさが９０％整合しており、そうして他の２つとはわずかに不整合である。先に示されたように、３つのインダクタすべての電圧はまた図１８ａのそれらの正の極性の指定に関して同相であり、３つの巻線全ては同数の巻数Ｎを有する。３つの電圧は全て同相であってほとんど大きさが整合しており、そうして結果として電圧／巻数がほとんど整合しているので、それらを組み合わせて図２０ｂに指示されるような空気間隙の無い単一の磁気回路構造とすることができ、それは全く新しい磁気構成要素を形成し、ここでＤＣ−ＤＣ変圧器または簡単にＤＣ変圧器と称されるが、それは以下に説明されるような３つの巻線全てにＤＣ電流が流されるときの独特の動作の故である。
【００８２】
（第一のステップ−ドットの付いた一端の決定）
前述の説明から、３つのインダクタのＡＣ電圧の絶対極性が重大である。それ故第一のステップは、中間インダクタにテストＡＣ電圧を印加し、そして図２０ｂのテスト装備（セット−アップ）において示されるような３つの巻線全てのＡＣ電圧を測定することによって、これらの電圧の絶対極性を決定することである。入力インダクタおよび出力インダクタ巻線は開放されており、すなわち、それらに負荷が付けられていないことに注意する。最も簡単で最も一般的なテストＡＣ電圧は、正弦波電圧源であり、それは入力および出力インダクタ巻線に正弦波ＡＣ電圧を誘導する。前記ＡＣ電圧が同相となるインダクタ巻線の一端がドットの付いた一端として指定され、そして丸いドットの印でそのように印付けられており、参照されるＡＣ電圧が正である巻線の一端として考えられ、そしてまたそのドットの付いた一端に流れ込むＤＣ電流は正の方向のものであると考えられる。各巻線の他端は、これ以降、それぞれの巻線の印の付いていない一端として言及され、参照されるＡＣ電圧が負である巻線の一端と考えられる。テストを簡略化して行うために、入力、出力および中間インダクタ巻線の巻数が等しくなるように選択され、結果として図２０ｂにおいて誘導される電圧が等しくなる。変換器の動作について同一の巻数を特に選択することの重要性が以下で確証される。
【００８３】
（第二のステップ−入力および出力端子への接続）
次のステップは、ＤＣ変圧器を適切に端子に、すなわち入力ＤＣ源、出力ＤＣ負荷および共通端子に、巻線の極性に特に注意を払って接続することである。各巻線には２つの端子があり、それ故異なる８つの可能な接続があり、そのうちの２つのみが正しいということに注意する。そのように、正しい巻線の一端が適切に接続されることを確認するために、以下の簡単な手順が続いて行われなければならず、すなわち、入力インダクタのドットの付いた一端を入力ＤＣ電圧源の正の端子に接続し、出力インダクタのドットの付いた一端を出力ＤＣ負荷の正の端子に接続し、そして最後に中間インダクタのドットの付いた一端をＤＣ入力源の共通端子および出力ＤＣ負荷の共通端子に接続する。明らかに、これらの巻線の全てが反対方向に接続されるならば（すなわち印の付いていない一端を用いて前記と同じ接続を行う）、その接続もまた正しい。
【００８４】
ＤＣ変圧器を入力源および出力負荷端子に適切に接続することによって、入力インダクタおよび中間インダクタのＤＣアンペア回数が確実に正となり、それは、それらそれぞれのＤＣ電流がそれらそれぞれの巻線のドットの付いた一端に流れ込むからであり、そうして結果として磁心に正のＤＣ磁束を生じる。他方出力インダクタＤＣ電流はドットの付いた一端から流れ出し、そうして負のＤＣアンペア回数に寄与し、そして結果として磁心に負のＤＣ磁束を生じる。したがって、負の磁心におけるＤＣ磁束の低減についての可能性が確立される。
【００８５】
（第三のステップ−等しい巻数を選択する）
このステップが最も重大であり、それは、最初の２つのステップは必要な前提条件を確立したに過ぎないが、それら自体でＤＣ変圧器をうまく実現させおよび動作させて完全なスイッチング変換器とすることを充分に保証するものではないからである。この第３のおよび重大な要件は、
入力インダクタ、中間インダクタおよび出力インダクタは、図２１の本発明の実働モデルに示されるように同一の巻数Ｎであって下式で与えられるようなものを有さなければならない。
Ｎ1＝Ｎ2＝Ｎm＝Ｎ      （１３）
【００８６】
式（３）によって与えられる基本的な関係と一緒にして、式（１３）は結果として下式となる。
ΣＮＩ＝Ｎ1Ｉ1＋ＮmＩm−Ｎ2Ｉ2＝Ｎ（Ｉ1＋Ｉm−Ｉ2）＝０      （１４）
【００８７】
式（１４）から、図２１の本発明の単一ループ磁気回路におけるネットのＤＣアンペア回数はゼロであり、結果として磁心に、そしてそれ故に磁性材を完全に使用して、ゼロのＤＣ磁束を生じ、それは、磁束路における空気間隙が完全に除去されているからである。ＤＣアンペア回数のこの完全な打消し合いは、如何なる動作負荷比Ｄについても有効であり、それは、式（３）から、関係（１４）が負荷比Ｄから独立しているからである。実際、ＤＣ磁束の打ち消し合いは、３つの巻線全てが同数の巻数Ｎを有する限り、如何なる巻数Ｎについても有効である。
【００８８】
等巻数条件（１３）は、同時に２つの必要な要件を満たしたことに注意する。
１．空気間隙の無い磁心におけるネットのＤＣアンペア回数はゼロでなければならない。
２．スイッチング動作によって課せられる、ＤＣ変圧器の３つの巻線への外部ＡＣ電圧は、電磁誘導のファラデーの法則に従って、それらそれぞれの巻数と同じ比にならなければならない。
【００８９】
第２の条件は、入力インダクタと中間インダクタとの間で、ちょうどそれらの巻数比による要件どおり１：１の電圧比（図１８ｂを参照）となって、明らかに直ちに満足されている。出力インダクタＡＣ電圧は幾分不整合であり、それは、例えば負荷比Ｄ＝０．９について、出力インダクタ巻線は完全な整合のために０．９Ｎという巻数を有するべきであるからである。しかしながら、出力インダクタ巻線についてもＮの巻数を用いることによるＡＣ電圧における不整合は、そのインダクタを、以下に説明するようにＤＣ変圧器の単一ループ磁心構造に適切に配置することによって補償される。
【００９０】
（第四のステップ−ＤＣ変圧器巻線の最適な配置）
出力インダクタおよび中間インダクタ巻線は、それらのＡＣ電圧における不整合に適合するために、図２４ｅに示されるようなＵＵ様磁心の反対のレッグに配置されるのが最善であって、これらの２つの巻線の間に高い相対漏れインダクタンスを得て、それによって出力インダクタ・リプル電流を低減するようにしている。出力インダクタにおけるこのリプル電流を最小化し、ある動作負荷比ではゼロに近いリプル電流を達成しさえするこのおよび他のいくつかの方法が、後の章で紹介される。同様に、図２４ｅにおけるように入力インダクタと中間インダクタとが並べて配置されて、これら２つの巻線間の相対漏れもまた増大される。しかしながら、それらのＡＣ電圧は、既に完全に整合されているので、入力インダクタにおけるリプル電流は、中間インダクタにおけるものと同じになる。入力インダクタ巻線の巻数をわずかに増大させることによって、入力電流リプルを中間インダクタへと導くことができる。この状態は、図２１の電流図において破線で示される。巻数が増大することによるアンペア回数の不均衡は非常に小さくて、直ちに無視することができる。
【００９１】
図２１のＤＣ変圧器のＤＣ磁気抵抗モデルが図２２に示されていて、ＤＣ磁束をネットでゼロに導き、それは入力インダクタと中間インダクタによって生成される正のＤＣ磁束が、式（１４）によって予想されるように、出力インダクタの負のＤＣ磁束によって正確に打ち消されるからである。
【００９２】
以下の２つの重要な条件を認識することが極めて重大であることを強調しすぎることはできない。
１．全ての巻線は同数の巻数を有さなければならない。
２．ＡＣ電圧極性に関する巻線におけるＤＣ電流の流れの方向がきわめて重要であることを認識すること。
【００９３】
例えば、特別な関係（３）があるにもかかわらず、３つのインダクタについて異なる巻数Ｎ1、Ｎ2およびＮmを使うとするならば、図２３ａのモデルに示されるようにＤＣアンペア回数が潜在的に大きく不整合となり、図２３ｂにおけるように実現される磁気回路の大きな間隙が用いられて、合計ＤＣアンペア回数が大きいことによる飽和を防止しなければならない。明らかに、巻数比におけるそのような潜在的に大きな不整合はまた、ＡＣ電圧の大きな不整合をも導き、それ故に結果として全ての巻線で大きなリプル電流を生じ得、それを完全に非実用的なものとしてしまう。
【００９４】
ここで、ＤＣ変圧器をステップごとに組み立てる代替の方法を図２４ａ乃至図２４ｆに略述されるように示す。まず、図２４ａにおけるように同一の巻数Ｎを持つインダクタＬ1およびＬmが並べて配置されて、共通の結合インダクタ構造とされる。図２１におけるＤＣ電流Ｉ1およびＩmが双方ともそれらそれぞれの巻線のドットの付いた一端に流れ込むので、それらのＡＣアンペア回数ＮＩ1およびＮＩmは加算し、結果として、結合ＤＣ磁束を示す図２４ｂの磁束対アンペア回数特性を生じる。ドットの付いた一端に流れ込むＤＣ電流（正のＤＣアンペア回数）によって、磁心は、磁性材飽和特性の正の半分に沿って（正の飽和端に向かって）バイアスされることにもまた注意する。分離した巻線ｇ1およびｇmの各々について対応する個別の空気間隙もまた加えられ、結果として図２４ａの磁心において示されるような合計磁心空気間隙ｇ1＋ｇmを生じる。出力インダクタＬ2について、分離された磁心が合計ＤＣアンペア回数ＮＩ2を支持するために、空気間隙ｇ2を有することが示される。ここで極めて重要なことに、この場合において対応するＤＣ磁束が、磁束対アンペア回数磁性材飽和特性の負の半分に沿うのが観察される。これは、出力インダクタＤＣ電流Ｉ2がその巻線のドットの付いた一端から流れ出ているからである。
【００９５】
ここで、図２４ａおよび図２４ｃの磁心が、いかなる空気間隙もない図２４ｅのＤＣ変圧器の単一磁心と何故置き換えることができるのかを理解するのは簡単である。図２４ｆの結合磁束対アンペア回数特性において示されるように、正のＤＣアンペア回数Ｎ（Ｉ1＋Ｉm）は、正確に負のＤＣアンペア回数ＮＩ2を打ち消し、結果として磁心にネットでゼロのＤＣ磁束を生じる。ここで、ＡＣ磁束の振幅が特性の元の急な傾斜に沿うもので、磁心材料の高い性能および空気間隙の無い磁心における巻線の高いインダクタンスを指示することにもまた注意する。
【００９６】
ここで、この結果を、図６ａ、図６ｂおよび図６ｃに示されたような磁心構造に挿入される永久磁石を用いて磁心におけるＤＣ磁束バイアスを低減しようという先の従来技術の試みと比較すると面白い。その場合、なおも存在する実質的な空気間隙のために同じ程度に低減される巻線インダクタンスが得られることに注意する。さらには、この特別な磁心は、所定の最大ＤＣ電流（挿入された空気間隙に基づく）を支持することのみができ、飽和の無いいかなる量の過負荷ＤＣ電流をも取り扱うことができない。反対に、ＤＣ変圧器の場合においては、磁心の最大透磁度が図２４ｆに示されるように保持される。加えて、理論的にはいかなる量のＤＣ過負荷電流も飽和無しで支持でき、それは巻線自体による自動的な補償があるからである。いかなる漏れ磁束も無視される単一ループ磁気回路の、この理想化されたイメージにおいて、増大されたＤＣ過負荷電流Ｉ2は、比例してＤＣ電流Ｉ1およびＩ2を増大させ、それを補償して、なおもゼロＤＣバイアスでの動作および磁心におけるゼロのＤＣ磁束を保つ。現実には、ずっと存在している内在漏れ磁束が、ＡＣ変圧器におけるのと同じ方法でＤＣ変圧器においても最大ＤＣ過負荷耐量を制限する。しかしながら、後の章で提示される実験データではこの最大の制限が極めて高いことが示される。
【００９７】
（ＤＣ変圧器モデル）
図２１の磁気構造は以下の理由で正しくＤＣ変圧器と名づけられ、すなわち、  １．ＡＣ変圧器に空気間隙が無いことで、エネルギーが磁心に蓄積されないことが示され、同様に図２１のＤＣ変圧器に空気間隙が無いことで、いかなるＤＣエネルギーの蓄積も無いことが示される。このＤＣエネルギーの蓄積の除去が、新しいＤＣ変圧器が同時に結果として、マグネティクスのサイズを実質的に低減し、効率を向上させ、かつ過負荷耐量を大きく増大させる基本的な理由である。
２．入力インダクタ巻線は、入力ＤＣ電力を受けてそれを出力インダクタを通して出力ＤＣ電力へと変換するが、まさに、入力巻線でＡＣ入力電力を吸収してそれを出力巻線でＡＣ出力電力に変圧してＡＣ負荷へと送配するＡＣ変圧器のようである。
３．このＤＣ変圧器は飽和の無い全ての巻線で大きなＤＣ電流を許容するが、まさに、ＡＣ変圧器が飽和の無いその巻線で大きなＡＣ電流を許容するかのようである。
４．ＡＣ変圧器はその動作上いかなる空気間隙も必要としないが、それは、出力巻線のＡＣアンペア回数が入力巻線のＡＣアンペア回数と対抗していて結果として磁化ＡＣ電流を小さくするからであるが、ちょうどそれと同様に、ＤＣ変圧器も結果として、全ての巻線のＤＣアンペア回数を打ち消し、かつ空気間隙無しに動作する。
【００９８】
ＤＣ変圧器の基本特性が再度図２５に表示されるが、そこでは各インダクタ巻線がそれぞれのＤＣ電流源で励起されるのが示されている。指定された等しい巻数Ｎと一緒に、磁心においてゼロのＤＣ磁束が得られる。
【００９９】
この新しい磁気構成要素、ＤＣ変圧器には、新しいシンボルもまた必要であり、それはその基本特性を反映すべきである。そのシンボルは、簡単な図柄でその基本の機能を思い起こさせてユーザーにその特性を喚起させるべきものである。図２６のシンボルは、大きさＩ1＋ＩmのＤＣ電流を吸収する入力巻線とＤＣ電流Ｉ2を送配する出力巻線とを有する。ドットの配置およびこれらの電流の方向は、指定された巻数ＮでＤＣアンペア回数の打消しをもたらすようなものである。ＤＣ電力が入力から出力巻線へと転送されることを表記するために、双方の巻線を通る直線が図２６におけるように引かれる。これはまた、このＤＣ変圧器のシンボルを古典的なＡＣ変圧器のシンボルから素早く区別するのに便利である。最後に、その図３７ｂの後に絶縁される等価物の違いおよびガルバーニ絶縁が無いことを指示するために、共通（底部）端子が相互に接続される。
【０１００】
（代替の構成）
基本関係（４）およびその結果式（３）は全て、たとえ図１４ａおよび図１４ｂの元の変換器に数々の構成上の再配置が行われたとしても維持されることに注意する。太線で強調されて示される、補助キャパシタＣと相補入力スイッチＳ’1との直列接続を備える枝は、基本特性（３）および（４）を変えることなく、そしてそれ故同じＤＣ変圧器および変換器動作をもって、図２７ａ乃至図２７ｌに例示されるような多くの異なった方法で接続することができる。例えば、この枝は、図２７ａにおけるように中間インダクタＬmと並列に接続することも、図２７ｂにおけるように入力インダクタＬ1と並列に接続することもできる。双方の場合において、補助キャパシタＣのＤＣ電圧は、式（１０）によって与えられる新しい安定状態値Ｖbへと変えられる。別の代替例は、この枝を入力電圧源の正の端子と中間インダクタＬmの印の付いていない一端との間に図２７ｃに示されるように接続するものである。その他のなおも２つの可能性は、図２７ｂおよび図２７ｅにおけるようなものである。
【０１０１】
図２７ｆにおけるように入力キャパシタＣ1を底部の戻り電流路に動かすと、さらなる変更例が得られる。これには、入力と出力との間の共通設置が失われ、ソースか負荷かのいずれかが浮遊するという明らかな不利益がある。にもかかわらず、そのような非絶縁変換器から得られる絶縁バージョンは、後で絶縁ＤＣ変圧器スイッチング変換器の章に示されるように、その欠陥を正すものである。そして補助キャパシタＣと相補入力スイッチＳ’1とを備える枝は、図２７ｆにおけるように中間インダクタと並列に接続することができる。この構成の利点は、補助キャパシタが式（１０）によって与えられるＤＣ電圧Ｖbを低減しており、一方同時に、スイッチＳ1およびＳ’1が、以下に記述されるようないわゆるハイ−サイドの駆動器（ｈｉｇｈ−ｓｉｄｅ  ｄｒｉｖｅｒ）を実現するのに好ましい位置にあるというものである。基本変換器の構成のその他の実行可能な変形が図２７ｇ乃至図２７ｌに示されている。基本変換器の構成のこれらの等価な変形全てにおいて、補助キャパシタＣの異なる位置に関わり無く、それは、電圧Ｖg、Ｖb、ＶCおよびＶ2の線形的な組み合わせであるＤＣ電圧を有する。
【０１０２】
図２７ａ乃至図２７ｌに示されるこれらの変形例に加えて、補助キャパシタＣと相補入力スイッチＳ’1とを備えるこの枝を基本変換器回路の他のノード間に配置してなおも基本関係（４）を満たすことのできる方法が、なおも数多くある。図１４ａおよび図１４ｂに示される基本変換器の構成の他の等価な変形が文字通り何百とあり、それらは、例えば、入力インダクタおよび／または出力インダクタのような他の構成要素を、図２７ｊにおけるように変換器の最上のレッグから最下のレッグ（戻り電流路）へと配置換えすることによって得られる。ちょうど入力キャパシタを最下のレッグに配置換えする場合におけるように、ソースと負荷との間の共通接地の望ましい特長がこの非絶縁変換器の場合には失われてしまう。にもかかわらず、絶縁の等価物はそれを正し、そして結果として２つの別々の接地を備える絶縁バージョンを得る。
【０１０３】
さらには、相補出力スイッチＳ’2もまた、図２７ｊの変換器の最下のレッグに配置換えされるとき、図２７ｋの非絶縁変換器が得られる。この変換器において、入力ＤＣ源と出力ＤＣ負荷の正の端子は、図２７ｋにおいて示されるように共通接地を有することができ、結果として負の出力変換器への負の入力を生じるということに注意する。さらに別の変形例が図２７ｌに示されており、補助キャパシタと相補入力スイッチとを備える枝が出力スイッチと並列に配置されている。
【０１０４】
しかしながら、同じ枝内でのこれらの構成要素の配置換え全ては、図１４ａおよび図１４ｂのまさに同じ基本の新しいスイッチング変換器の変形例に過ぎないということに注意する。このことは状態空間平均化分析方法（先に記述されたとおりカクによって導入された）によって簡単に証明される。これらの変換器の変形例全てについての状態空間等式は、図１４ａおよび図１４ｂの基本の新しいスイッチング変換器の状態空間等式と同一であり、そうしてこれらの変換器の全ての変形例は結果として動的にもおよび安定状態ででも同一の反応を生じる。例えば、入力インダクタＬ1を図２７ｊおよび図２７ｋにおけるように最下のレッグに再配置すると、結果として図１４ａおよび図１４ｂの基本変換器について（ＤＴSおよびＤ’ＴSインタバルについての）２つの同じループ等式が得られる。
【０１０５】
補助キャパシタＣと相補入力スイッチＳ’1とを備える枝のこれらの代替の接続全て、および入力インダクタ、入力キャパシタ、出力インダクタ、相補出力スイッチ等のような前述の他の構成要素の再配置には、全てに共通するひとつのこと、すなわち、相補インタバルＤ’ＴSの間の補助キャパシタ電流ｉC（ｔ）が式（４）で与えられるということがあることに注意する。この関係（４）が保持されるので、基本の新しい変換器の全ての独特な特性も保持され、それらは図２７ａ乃至図２７ｌの数多くの等価な変形のいずれにおいても、並びに図示されてはいないが条件（４）を満たす他の多くの例においても存在する。このように、補助キャパシタＣと相補入力スイッチＳ’1とを備える枝を全ての可能な変形例において接続する手段を基本的に記述するものとして条件（４）が用いられる。当業者は、変換器の変形の他のいくつかの代替例を見出すであろうが、それらの動作が同じ関係（４）を包含しているであろうものであり、それ故それらは全てこの元の変換器の構成の他の変形例に他ならない。
【０１０６】
前記変形例の全てにおいて、相補入力スイッチＳ’1と相補キャパシタＣとを備える枝を流れる電流は、ＡＣのみであり、それは式（７）によってＩC＝０であるからであるということを強調すべきである。そうして、相補入力スイッチＳ’1はまた、リプル電流のＡＣ成分のみを担持し、それはＤＣ負荷電流と比べて小さい。したがって相補入力スイッチＳ’1の伝導損は非常に小さく、電流が直接ＤＣ負荷電流に依存する電力スイッチである入力スイッチＳ1の伝導損に比べて無視できる。ちょうど相補入力スイッチＳ’1のように、相補キャパシタＣはまた、比較的サイズが小さく、損失成分が少なく、それは、それがまた同じく小さなＡＣリプル電流成分のみを担持するからである。それ故、より大きなＥＳＲを備える比較的小さな容量が用いられるときでさえ、補助キャパシタは無視できる損失を有する。そうして、補助キャパシタと相補入力スイッチＳ’1とを備える枝は、変換器損の合計にほんの少ししか寄与しないが極めて重要であり、それはそれが２つの基本的な関係（３）および（４）の存在を可能とするからである。
【０１０７】
しかしながら、この枝電流はＡＣのみであるので、相補入力スイッチＳ’1は、例えば、図２８ａのＮチャンネルＭＯＳＦＥＴトランジスタのような電流２方向スイッチで実現されなければならない。入力スイッチＳ1はまた、図２８ａのＮチャンネルＭＯＳＦＥＴスイッチＱ1のような電流２方向スイッチで実現されなければならない。さらに加わる利点は、ダイオードが既にＭＯＳＦＥＴスイッチＱ1に組み込まれており、外部ダイオードが必要とされないことである。さらには、入力ＭＯＳＦＥＴスイッチＱ1におけるボディ・ダイオードは、軽い負荷電流での途切れた導電モードを防止し、それは入力の先端が全体として電流２方向であるからである。
【０１０８】
相補入力スイッチＱ’1は浮動（フローティング）駆動を必要とする一方で、これはなおも、特別な集積回路（ＩＣ）ドライバ・チップ、いわゆる「ハイ−サイド・ドライバ」の有用性および有効性のために多くのアプリケーションで好まれており、それは、そのような駆動条件だけのために設計されていて、ソフトスイッチングを実現するために必要なタイミングの遅延さえをも提供する。
【０１０９】
別の代替案は、相補入力スイッチＱ’1をＰチャンネルＭＯＳＦＥＴで実現するものであり、それは図２８ｂに示されるように直接駆動に適切な好ましくは接地源（ソース）構成である。入力スイッチＱ1もまた、接地源構成であり、それ故、より複雑でより性能の低い浮動駆動ではなく、より簡単な直接駆動を双方のスイッチに用いることができることに注意する。
【０１１０】
さらには、全てＭＯＳＦＥＴデバイスを用いることで、ソフトスイッチングを有効に実現することが可能となる。アプリケーションによっては、図１８ａの構成における補助キャパシタのＤＣ電圧ＶC＝Ｖg／（１−Ｄ）と比べてより低いＶb＝ＤＶg／（１−Ｄ）で与えられるその電圧を有する図２７ａまたは図２７ｆの構成が好まれるであろう。それらのＤＣ電圧定格比は下式で与えられる。
Ｖb／ＶC＝Ｄ      （１５）
【０１１１】
そうして、負荷比Ｄ＝０．５で、補助キャパシタの電圧定格は、図２７ａにおけるような位置に配置するとき、図１８ａにおけるような位置と比べて２倍低い。後にその絶縁の実施例がその双方の利点、すなわち補助キャパシタＣの低電圧定格とハイサイド駆動構成を得る。補助キャパシタが他の位置にあると、キャパシタＣは電圧定格がより低くなりさえする。
【０１１２】
（ＡＣ電圧の不整合）
先に記述された多くの類似点に加えて、古典的なＡＣ変圧器と図２１のＤＣ変圧器との間には１つの重要な相違がある。ＡＣ変圧器においては、ＡＣ電力は入力巻線に印加され、かつ出力巻線は電圧源として動作して電流を負荷へと供給する。ＤＣ変圧器においては、磁気結合を通して出力インダクタ巻線に誘導されるＡＣ電圧が出力インダクタ巻線に印加されるＡＣ電圧と正確に同じであるならば、同じケースとなる。そして、完全なＡＣ電圧の整合が起こって出力においてゼロのリプル電流が得られる。しかしながら、巻線に最初に誘導された電圧と外部から印加されたＡＣ電圧との間に実質的なＡＣ電圧の不整合があるとき、電圧不整合に比例し、固有漏れインダクタンスに反比例してリプル電流が生じる。
【０１１３】
本発明の別の実施例は、図２４ｅにおけるのと同数の巻数Ｎを持つが、磁束路に小さな空気間隙が配置されて、ＡＣ電圧をよりよく整合させ、出力インダクタにおいてリプル電流をさらに低減する図２９ａのＤＣ変圧器である。図２９ａのＤＣ変圧器においては、インダクタ巻線間の磁気結合を通して、出力インダクタに誘導される電圧はｖmであり、一方変換器のスイッチング動作によって生成され、同じ出力インダクタ巻線に印加されるＡＣ電圧はＤｖmである。ここで、同じ出力インダクタ巻線におけるこのＡＣ電圧の不整合が、図２９ａの磁心において意図的に増大させた漏れ磁束のおかげで、および図２９ａの磁心に３つの巻線を戦略的に配置することによって、いかに見事に吸収できるのかを示す。
【０１１４】
図２９ａのインダクタＬ1およびＬmの巻線は、ＵＵ様磁心構造の同じレッグに配置され、そして意図的に並べて（お互いの上にではなく）配置されて両者間にいくらかの漏れインダクタンスを達成する。それらのＡＣ電圧は動作範囲全体にわたって同一であるので、入力インダクタにおけるゼロに近いリプル電流を、先に説明されたように入力インダクタ巻線の巻数比をわずかに調整することによって得ることができ、そしてそれ故に電磁干渉（ＥＭＩ）ノイズが低減される。
【０１１５】
他方、出力インダクタ巻線Ｌ2は、図２９ａのＵＵ様磁心の反対のレッグに意図的に配置されて、出力インダクタ巻線とＵＵ様磁心の反対レッグにおける２つの巻線との間に作り出される大きな漏れ磁束ΦLを利用する。そしてこの漏れ磁束は、相当な固有漏れインダクタンスを提供して以下に説明されるように出力インダクタＡＣリプル電流を低減する。
【０１１６】
出力リプル電流を低減する上での漏れ磁束の利点を最大限にするために、出力インダクタＬ2が図２９ａに示されるようなものである側に小さな空気間隙が配置される。さしあたり、入力インダクタ巻線に電圧が加えられていない（励起されていない）と仮定する。この空気間隙を配置した結果、たいていの漏れ磁束が巻線Ｌmと関係するものとなり、巻線Ｌ2と関係する小さいか無視できる漏れ磁束を生じ、結果としてＬmの側に大きな漏れインダクタンスＬLを備える図２９ｂに示されるのと等価の回路モデルが得られる。そうして、巻線Ｌmが図２９ｂのモデルにおける電圧ｖで励起されている。ＬLとＬMからなる電圧分割器（ＬMはインダクタＬmの磁化インダクタンスであり、ここでＬm＝ＬL＋ＬMである）は、入力電圧ｖを誘導分割器比ｒ＝ＬM／Ｌmだけステップダウンして、電圧ｒｖとする。そうして、ｒ＝０．８およびＤ＝０．８について図２９ｃのモデルの入力および出力ＡＣ電圧が同一であって、等価インダクタンスＬe＝ＬL‖ＬmにネットでゼロのＡＣ電圧を呈示し、そしてそれ故結果として、出力インダクタの側に非常に望ましいゼロのリプル電流を生じる。電圧分割器比ｒ＝０．８はたやすく得られ、それは、ＬMが固有若しくは内蔵（ビルト−イン）漏れインダクタンスＬLよりも４倍だけ大きくなるまで小さな空気間隙を調節することができるからである。しかしながら、１つの動作点でしかゼロに近いリプル電流を出力インダクタにおいて得ることができない。
【０１１７】
同時に、この構造における合計で非常に小さな空気間隙のために入力側における残留リプル電流もまた大きな係数で低減され、それは、中間インダクタのインダクタンスＬmが非常に大きいからであるということに注意する。比較のために、図７ａの結合インダクタを実現した結果、また出力インダクタにおいてゼロに近いリプル電流が得られるが、入力インダクタにおけるリプル電流は、大きなオーダーで図２９ａのＤＣ変圧器の場合よりも大きい（１０倍以上）。そうして、出力インダクタにおけるゼロのリプル電流と中間インダクタＬmにおける非常に小さなリプル電流の双方が同時に達成される。加えて、中間インダクタＬmの電圧と同一の入力インダクタＬ1の電圧のために、そのリプル電流もまた中間インダクタ巻線へと追いやることができ、そうしてその結果、この整合条件の下で得られる図２１の電流波形に例示されるように、入力および出力インダクタの双方において理想的なゼロのまたはゼロに近いリプル電流がおよび中間インダクタにおいて小さな残留リプルが得られる。しかしながら、出力リプル電流とは違って、入力リプル電流は、入力インダクタおよび中間インダクタの同一のＡＣ電圧励起のために動作範囲全体においてゼロに近いものとなることに注意する。この漏れ磁束はまた、巻線Ｌ1およびＬmを備える磁心レッグにおいて二次のＤＣ磁束を生じ、そうしてそのレッグにおいてＤＣバイアスを確立する。そのレッグの断面を増大することによって前記レッグにおけるＤＣ磁束密度を所望の通り低減することができる。
【０１１８】
ＡＣ電圧をなおよりよく整合させるために、出力インダクタ巻線の巻数をもまた、整合する巻数Ｎからわずかに変えることができ、それは既に存在している小さな空気間隙が小さなＤＣアンペア回数の不整合を許容できるからである。いくつかの実際の設計、とりわけ大きな数の巻数が用いられるものにおいて、この設計の代替案からはいくつかの利点が得られる。
【０１１９】
（出力インダクタ・リプル電流の評価）
図２９ｄのモデルから、出力リプル電流は、非常に小さな等価漏れインダクタンスＬに明らかに依存しており、出力インダクタの大きなインダクタンスＬ2には依存していない。そうして、動作負荷比がゼロのリプル条件から離れるとき、リプル電流の大きさが急速に増大するように思われる。しかしながら、それはこのケースに当てはまらない。等価漏れインダクタンスＬの値が小さいにもかかわらず、それにかかる電圧は完全な出力電圧Ｖ2ではなく、図２９ｄにおけるように、小さな不整合電圧であって、それは下式で与えられる負荷比Ｄでの最大出力インダクタ・リプル電流についての公式で定量化される。
Δｉ2M＝（Ｄ−ＤZR）Ｖ2ＴS／Ｌ      （１６）
ここで、ＤZRは、ゼロのリプル電流が得られる負荷比であり、Ｖは規制された出力ＤＣ電圧であり、ＴSはスイッチング期間であり、Ｌは出力インダクタの側に反映される有効漏れインダクタンスである。明らかに、電圧の不整合は（Ｄ−ＤZR）Ｖ2で与えられ、出力ＤＣ電圧Ｖ2の端数に過ぎない。
【０１２０】
所定の磁心の固有漏れインダクタンスのみによっておよび先に説明されたように出力インダクタの側に小さな空気間隙が配置されて、既にＤZR＝０．８が得られていることに注意する。出力インダクタの巻数もまた、それにしたがって調整されるならば、ゼロのリプル電流についての負荷比を、磁心にておよび小さな空気間隙の導入で増大されたＤＣ磁束において幾分相殺してＤZR＝０．５へと動かすことは比較的たやすい。４０Ｖから６０Ｖへの入力電圧の変化（１．５：１のダイナミック・レンジ）が必要であるならば、これは０．６から０．４への負荷比の変化に対応する。そうして式（１６）は、Δｉ2M＝０．１Ｖ2ＴS／Ｌへと還元され、ここで電圧の不整合は出力ＤＣ電圧の１０％である。例えば、変換器がＶ2＝５Ｖで規制され、かつＴS＝１０μｓｅｃ（１００ｋＨｚのスイッチング周波数）について、Ｌ＝１μＨに過ぎない非常に小さな漏れインダクタンスでさえ、結果として５Ａなる受け入れ可能な最大リプル電流を生じる。変換器は飽和せずに４０Ａ、６０Ａおよびより大きな高いＤＣ負荷電流を分配することが可能であるので、このリプル電流は比較的小さく全体の効率にほとんど影響を与えない。
【０１２１】
本発明のさらに別の実施例が図３０に示されており、そこでは出力インダクタの巻数が中間インダクタおよび入力インダクタの巻数に対して調整されていて、中間インダクタ巻線と出力インダクタ巻線の２：１の巻数比について、例えば、図３１に示されるＤ＝０．５のようなより低い負荷比でゼロのリプル電流が得られるものとされている。これは、ｖEXT＝Ｄｖmが図３１の線形関数としてプロットされており、一方、中間インダクタと出力インダクタの２：１の比が用いられているために、ｖINT＝０．５ｖmが図３１の一定の点線であるからである。Ｄ＝０．５でのそれらの交点は、整合する内部ＡＣ電圧ｖINTと外部ＡＣ電圧ｖEXTとをそしてそれ故にゼロのリプルを示している。明らかに、上で説明されるように同一の巻数が用いられていないので、ゼロのＤＣ磁束の特長が失われているが、部分的なＤＣバイアスの打ち消し合いが有効となっている。にもかかわらず、これによってなおも、この場合におけるように減算よりもむしろＤＣアンペア回数が加算する従来の設計の空気間隙からそれを実質的に低減したものとなる。なおも入力および中間インダクタにおけるリプル電流の実質的な低減が得られる。ＤＣ変圧器を実現すると図３０におけるようなものとなる。図３１に示されるようにそのような装置ではゼロのリプル電流がＤ＝０．５の動作点に近い出力インダクタに配置される。そのような装置の主な利点は、２：１の電圧範囲について、出力インダクタにおけるＡＣ電圧の不整合が最大で出力ＤＣ電圧の１／６であるというものである。アプリケーションによっては、磁心の固有漏れインダクタンスが、負荷比Ｄ＝１／３から負荷比Ｄ＝２／３までのまたは２：１の変換比の動作範囲の両端で受け入れ可能なリプル電流を結果として生じるのに充分である。しかしながら、たとえそのようなケースではなくとも、例えば、図３０に例示されるように、磁心に固有の漏れインダクタンスに等しい小さな外部インダクタＬEXTを加えることによって、リプル電流を半減することができる。そのようなインダクタはＡＣボルト秒の要件をずっと低減しており、それは、中間インダクタのＡＣ磁束の合計の１６％のみしかそれに印加されていないからであるということに注意する。加えて、そのインダクタンス値は、出力インダクタのインダクタンスの１０％のような端数にしか過ぎないことが必要である。このことを直接別の形に言い換えると、主ＤＣ変圧器磁心と比べて、そのような外部インダクタの磁心がずっと小さなものとなり、銅および磁心損が相対的に無視できるものとなる。そのようなものを実現することの別の利点は、高い設計の目標が、次に説明されるような特別なカスタム磁心に頼ることなく、標準磁心のタイプおよび磁心サイズと合致できるということである。
【０１２２】
本発明のさらなる実施例（図３２および図３３に示される）は、とりわけ、２：１または場合によっては４：１といった入力電圧の広い変化範囲にわたって出力電圧の規制が必要とされ、なおもリプル電流が出力で低減される必要もあり、ならびに効率の向上とさらなるサイズの低減が望まれるアプリケーションに適切である。図３３のＤＣ変圧器は、巻線が無く、磁束路に大きな空気間隙があって、ＡＣ磁束を幾分主磁束路からそらせ出力インダクタ巻線に誘導されるＡＣ電圧を、同じ巻数ｖEXT＝Ｄｖmで変換器によって生成されるＡＣ電圧と同じ値に低減する追加の漏れ磁気レッグを有する。例えば、選択された名目動作負荷比がＤ＝０．７であるならば、変圧器磁束の３０％がこのレッグにバイパスされるように漏れレッグを設計する。そして、出力インダクタに最初に誘導された電圧は、３０％のＡＣ磁束が漏れレッグへとそれたために中間インダクタＬmにおけるＡＣ電圧の７０％となる。しかし、これがまさに、スイッチング動作によって、この最初に誘導された電圧を、同じ巻線に生成されるＡＣ電圧へと整合させ、そうして出力インダクタにゼロのリプル電流を得るのに必要とされるものである。この追加の磁気漏れレッグは２倍の機能を行い、すなわち、
１．主磁束の３０％を漏れレッグにそらし、それによって、主磁束の残りの７０％が、出力インダクタにおいて、変換器を通してそれに印加されるＡＣ電圧と同じＡＣ電圧を誘導する。そしてこの結果、その特定の名目動作負荷比でゼロのリプル出力インダクタ電流を生じる。
２．漏れレッグは、実質的に合計漏れインダクタンスを増大させ、それによって、負荷比Ｄが名目値およびゼロのリプルの場合から離れるとき、実質的に出力リプル電流を低減する。
【０１２３】
主ＡＣ磁束路から必要なようにＡＣ磁束をそらすことは、図３２の概念上のカスタムＤＣ変圧器の磁心にて例示されるように、漏れ路において比例して大きくなる空気間隙を用いることによって簡単に達成することができる。この漏れレッグにおけるより小さなＡＣ磁束によって、それは、より小さな断面でも構成され、漏れ路に必要とされる空気間隙を、主磁束路におけるものと比べてさらに増大させる。出力インダクタ巻線で誘導される電圧を低減して変換器によって課せられる電圧を整合する代替の方法は、出力インダクタ巻線の巻数を低減することである。これは特に、より高い出力電圧について有用であり、そこでは巻数が大きい。漏れレッグを実現するか低減した巻数を用いるかのいずれかの方法、または双方を組み合わせたものによって、ＤＣ磁束が幾分不均衡となる。したがって、完全なＤＣ磁束の打消しは無く、またネットで幾分かのＤＣバイアスが導入される。実際に実現してみると、漏れレッグは、図３２の実際のカスタムＤＣ変圧器磁心において示されるようなＤＣ変圧器磁心構造の合計容量のほんの小さな部分を占めるに過ぎず、そこで漏れレッグは、合計磁気容量の約１５％のみを占める。図３２において、ＬＬは漏れレッグを指示し、ＩＬは入力インダクタおよび中間インダクタ・レッグを指示し、ＯＬは出力インダクタ・レッグを指示する。
【０１２４】
本発明のさらに別の実施例が図３４に示されており、ＤＣ変圧器が、多重ループ、ＥＥ様磁心構造を用いて構築されている。前述のように入力インダクタと中間インダクタとは同じレッグに並べて配置され、それは図３４に示されるようにＥＥ様磁心構造の中央レッグであり、そして同数の巻数Ｎを有する。出力インダクタは直列の２つの巻線に分割され、各々はそれらのＡＣ電圧が加算するように同数の巻数Ｎを有する。そして、これらの出力インダクタ巻線の各々が、ＥＥ様磁心の分離した外側磁気レッグに配置され、そこではドットの付いた一端が位置付けられて、双方の外側磁気ループにおけるＤＣ磁束がゼロとなることが可能となっている。そうして前述のように、空気間隙の無い磁心が用いられる。ＥＥ様磁心構造の主な利点の１つは、等価の単一ループ、ＵＵ様磁心構造と比べて、漏れインダクタンスがさらに増大し、リプル電流がさらに低減されるというものである。さらなる実用上の利点は、巻線を備える組み立てられたＥＥ様磁心は、ＵＵ様磁心より実質的により低いプロフィールを有する傾向があるというものである。
【０１２５】
ＤＣ変圧器の他の変形例が、本発明の独特の利点と、関係（３）および（４）の認識に基づくその主要な特長を使用する当業者によって想到されるであろう。これらの変形例は、本発明の開示に基づく代替案の延長に過ぎない。
【０１２６】
（絶縁の拡張例）
実際のアプリケーションの大半において、入力ＤＣ源と出力ＤＣ負荷との間のガルバーニ絶縁が、しばしば安全上の理由によるか、またはシステムの観点から必要とされる。一旦変換器の絶縁バージョンが得られると、出力ＤＣ電圧が変圧器の巻数比で拡大または縮小でき、負ならびに正のＤＣ出力電圧を提供でき、異なるＤＣ電圧および極性を備える多重出力を容易に得ることができるといったような追加の利点が生じる。
【０１２７】
しかしながら、非絶縁ＤＣ−ＤＣ変換器の存在によって、ガルバーニ絶縁の等価物の存在が全く保証されるわけではない。実際多くの非絶縁変換器はガルバーニ絶縁の拡張例を有していない。それを有するいくつかは、実際には、図１ａの従来技術のバック変換器から得られる順方向変換器のような、むしろ明瞭でない拡張例を有している。従来技術のフライバック変換器のようなさらに別の変換器は、絶縁バージョンを有しており、それらは単に、非絶縁バージョンのインダクタを絶縁変圧器と置き換えることによって得られる。本発明はその範疇に属する。本発明の非絶縁バージョンの１つが図３５ａに示されている。図３５ｂの対応する絶縁の拡張例は、単に元の中間インダクタを一次および二次巻線双方について同数の巻数Ｎを持つ絶縁変圧器と置き換え、一方、入力および出力インダクタ巻線を同様に同数の巻数Ｎを持ったままに保つことによって得られる。そうして図３５ａの非絶縁変換器の全ての特性は、図３５ｂの絶縁の等価物に引き継がれる。
【０１２８】
次の変形例は、図３６ａの本発明の別の実施例に示されるように、絶縁変圧器を用いてその二次巻線と一次巻線の比Ｎ2：Ｎ1によってさらにＤＣ電圧を縮小拡大するものであり、それは出力ＤＣ電圧を次のように変える。
Ｖ2＝ＤＶgＮ2／Ｎ1      （１７）
【０１２９】
非絶縁変換器が電圧ステップダウン機能のみを可能としていた一方で、図３６ａの絶縁の拡張例はステップアップならびにステップアップ／ステップダウン機能をもまた可能とする。また多くのアプリケーションにおいては、整流されたＡＣラインが一次ＤＣ源として用いられ、かつ５Ｖ、３．３Ｖおよびそれ未満といった低い電圧出力が必要とされるときのような、非常に大きなステップダウンが必要とされる。そのようなアプリケーションにおいて、変圧器の巻数比を通しての付加的な電圧ステップダウンは、ガルバーニ絶縁の特長でもあるように必須である。
【０１３０】
ここで、図３６ａの絶縁の拡張例にはまた、空気間隙の無い絶縁ＤＣ変圧器が含まれており、それは前述のように変換器と一体で分離できない部分であることに注意することが重要である。この磁気構造を、ガルバーニ絶縁を備えない図２１のＤＣ変圧器から区別するために、この新しい磁気構成要素は、絶縁ＤＣ−ＤＣ変圧器または単に絶縁ＤＣ変圧器と称され、それは、それがガルバーニ絶縁を備えるからである。これはまた、非絶縁バージョンにおけるように、単一ループ磁心における合計ＤＣ磁束がゼロでなければならず、それは実際図３６ｂに示されるようなものが備えられた場合であって、入力インダクタの巻数はＮ1に選択され、それは一次巻線の巻数と同じであり、また出力インダクタの巻数はＮ2に選択され、それは二次巻線の巻数と同じであり、そうして次式のようになることを指示する。
ＮP＝Ｎ1  かつ  ＮS＝Ｎ2      （１８）
ここでＮPおよびＮSは、絶縁変圧器の一次および二次巻数である。
【０１３１】
ここで式（１８）が、如何なる負荷比Ｄについても完全にＤＣ磁束を打ち消すために必要で充分な条件であることを証明する。相互時間インタバルＤ’ＴSの間、絶縁変換器は、図３６ｂに示される回路モデルに還元し、そこでは、絶縁変圧器は、その磁化インダクタンスＬmとＮS：ＮPの巻数比を持つ理想変圧器とを備えてモデル化されている。負荷電流ｉ2は巻数比ＮS／ＮPによって一次側に反映され、下式で与えられるｉ2’となる。
ｉ2’＝（ＮS／ＮP）ｉ2      （１９）
【０１３２】
電流のノードＡでの加算は、結果として下式を生じる。
ｉC＝ｉ1＋ｉm−ｉ2’      （２０）
【０１３３】
前述の通りＩC＝０であるので、式（１９）および（２０）から下式を得る。
Ｉ1＋Ｉm＝（ＮS／ＮP）Ｉ2      （２１）
【０１３４】
ここで合計ＤＣアンペア回数を求める。ＤＣアンペア回数の寄与を計算するために、絶縁変圧器は、巻数ＮPとＤＣ電流Ｉmとを備える磁化インダクタンスＬmで表すことができ、それ故絶縁変圧器のＤＣアンペア回数の寄与はＮPＩmである。中間インダクタとそれを置き換えた絶縁変圧器のドットの付いた一端は同じに保たれたので、絶縁変圧器のＤＣアンペア回数は入力インダクタのＤＣアンペア回数に加算し、一方、出力インダクタのＤＣアンペア回数は減算して、結果として下式で与えられる合計ＤＣアンペア回数を生じる。
ΣＮＩ＝Ｎ1Ｉ1＋ＮPＩm−Ｎ2Ｉ2＝（Ｎ1−ＮP）Ｉ1＋（ＮS−Ｎ2）Ｉ2      （２２）
【０１３５】
式（２２）は、以下の２つの等式が同時に満足されるならば、および満足されさえするならば、如何なる電流Ｉ1およびＩ2についてもゼロとできることに注意する。
Ｎ1−ＮP＝０  かつ  ＮS−Ｎ2＝０      （２３）
これは明らかに式（１８）によって要求されるものと同じである。そうして条件（１８）または（２３）は双方とも、絶縁ＤＣ変圧器においてＤＣアンペア回数を完全に打消すのに必要かつ充分である。ネットでゼロのＤＣアンペア回数を保つためには、出力インダクタ巻線と入力インダクタ巻線の比が、絶縁変圧器の二次巻線と一次巻線の比に整合することが必要であるのみならず、実際にはさらにずっと制限的な条件が必要であり、それは絶縁変圧器の一次巻線の巻数と入力インダクタの巻数とが等しく、かつまた絶縁変圧器の二次巻線の巻数と出力インダクタの巻数とが等しいことである。式（２２）および式（２３）のＤＣアンペア回数の打ち消し条件によって、空気間隙を完全に除去することができるか従来の解決法と比較して大きなオーダーで低減することができるかする。
【０１３６】
別の観点から、結合インダクタ・カク（Ｃｕｋ）変換器のような結合インダクタを使用する以前の技術水準の変換器においては、出力インダクタと入力インダクタの巻数の比を、絶縁変圧器の二次と一次の巻数比に整合するのみで充分であり、それは、結合インダクタがＡＣ電圧の整合のみと関係しており、結合インダクタと絶縁変圧器は別々の磁心上にあったからである。それに対して、絶縁ＤＣ変圧器の場合には、ＡＣ電圧の整合に加えての追加の要件は、ＤＣアンペア回数の打消しをも有するということである。後者が起こるには、巻数比のみではなく、絶対巻数が式（１８）に従って整合されなければならない。このことはまた、共通の単一ループ磁心でそれらが結合するのにも必要とされる。
【０１３７】
加えて、この結果（１８）はまた、入力インダクタにおける低リプル電流のために理想的には望まれる。入力インダクタおよび絶縁変圧器の一次におけるＡＣ電圧は同一であることに注意する。ここで、絶縁変圧器の入力インダクタと一次について同数の巻数が用いられるので、同じボルト／回数が保持され、それ故それらの直接の１：１の結合が導かれる。それ故ＡＣ電圧の完全な整合および有限の漏れインダクタンスによって、ゼロに近いリプル入力インダクタ電流および導通したＥＭＩノイズの実質的な低減が、入力インダクタにおいてわずかに巻数を増加することによって達成される。この増加によるＤＣ磁束の不均衡は無視できる。これは動作負荷比Ｄの広い範囲にわたって成り立つ。
【０１３８】
もちろん、特別な関係（１８）を先験的若しくは演繹的（ａ  ｐｒｉｏｒｉ）に仮定するならば、式（２１）はＤＣアンペア回数の打消しが成り立つことを直接証明する。しかしながら、それは式（１８）が充分条件であることを証明するのみで、同じ条件（１８）がまた必要条件であることを明らかにするものではない。ＤＣアンペア回数の打消しはまた、図３６ａの絶縁ＤＣ変圧器における瞬間のアンペア回数波形によってもまた表示される。再度繰り返すと、条件（１８）のもとで、この場合の絶縁変圧器が、如何なる動作負荷比についても、すなわち如何なる入力ＤＣ電圧Ｖgおよび如何なるＤＣ負荷電流Ｉ2についても、正しいＤＣバイアス電流Ｉmのみを提供し、合計がネットでゼロのＤＣアンペア回数が絶縁ＤＣ変圧器の単一ループ磁心において得られるものとなる。再度このことによって絶縁ＤＣ変圧器が変換器の動作の中心にあることが示される。そうして、非常に制限されているがはっきりと定義される巻数を式（１８）で選択し、また単一ループの磁心の周りに巻線を位置付けた絶縁ＤＣ変圧器が、変換器の前例の無い性能の根幹となっている。実際、変換器の構成の多くの変形例には、必要とされているＤＣ電流ならびに必要なＤＣ電圧を巻線に供給し、電流方向および電圧極性がはっきりと定義されて、それぞれの巻線のドットの付いた一端で参照されるものとするという同じ目的があり、絶縁または非絶縁ＤＣ変圧器が、予想されるように機能し、記述されたのと同じ性能の向上を提示することができるものとされている。
【０１３９】
図２１の非絶縁変換器について前述の通り、絶縁変換器は図３６ａにおけるように巻線を配置して示されており、絶縁ＤＣ変圧器の巻線の接続だけはより良く見えるようにされているが、実際の巻線の配置を指示してはいない。図３６ｃには、そのような相対的な配置が示されている。前述の通り入力インダクタと絶縁変圧器は並べて配置される（それらの間に幾分かの漏れは促進される）が、一方出力インダクタはＵＵ様磁心構造の反対のレッグに配置され、変圧器と出力インダクタとの間の漏れを実質的に増加させることに注意する。最後に、絶縁変圧器の一次および二次巻線が図３６ｃに示されていて、交互に配置されてそれらの間の漏れインダクタンスを最小限化し、そうして、緊密な結合を持つ他の如何なる絶縁変圧器についても同じ技術を用いる。
【０１４０】
新しい磁気構成要素としての絶縁ＤＣ変圧器は、それが、追加のガルバーニ絶縁と電圧拡大縮小能力をもたらしているという点を除いて、図２１の非絶縁の等価物と同じ特性を有する。絶縁変圧器は、その磁化インダクタンスで表され、それはドットの付いた端子に流れ込むＤＣ電流Ｉmを担持し、図３７ａに示されるような巻数Ｎ1を有することに注意する。そうして、絶縁ＤＣ変圧器は、図３７ｂに例示される新しいシンボルで表すことができ、そこでは磁化電流Ｉmと入力インダクタ電流Ｉ1が結合して、一次巻線のドットの付いた一端に流れ込む単一入力ＤＣ電流源Ｉ1＋Ｉmとなる。出力ＤＣ負荷電流Ｉ2が、二次巻線のドットの付いた一端から流れ出ており、そうして再度ネットでゼロのＤＣアンペア回数を指示する。
【０１４１】
ちょうど図３５ａの非絶縁変換器を図３５ｂにおけるその等価物に変換したように、ここで、図２７ａ乃至図２７ｌにおける変換器の中間インダクタを、それらの絶縁の等価物を得るために、絶縁変圧器と置き換えることができる。しかしながら、非絶縁変換器の変形例が全て、それらの絶縁の等価物を有する訳ではないことに注意する。例えば、そのようなステップの後も図２７ｄおよび図２７ｉはなおガルバーニ絶縁を有しておらず、それは、補助キャパシタＣと相補入力スイッチＳ’1とからなる枝が、一次側の１つの回路ノードと二次側の別の回路ノードとの間に接続されるからである。そうして、これらの変換器の構成を除外した後も、なお図１４ｂの基本的な非絶縁変換器の等価物が多数可能である。基本変換器の絶縁の等価物のいくつかが、図３８ａ乃至図３８ｈに示されている。図３８ｇおよび図３８ｈの変換器において、補助キャパシタＣと相補入力スイッチＳ’1とを備える枝が完全に二次側にあることに注意する。そうして、この枝が一次側にあったときの元の利点が失われており、すなわち、変圧器漏れインダクタンスに蓄積されるエネルギーが回復されずに失われて、結果として全体の効率が低減される。さらには、この余分のエネルギー損は、入力ＭＯＳＦＥＴ様スイッチのドレイン−ソース電圧の、減衰していない、または非常に軽く減衰したリンギングとして呈示される。続いて、これによって、このデバイスにおける高電圧スパイク、それのより高い電圧定格およびずっと増大した放射ＥＭＩノイズが導かれる。
【０１４２】
図２７ｆの非絶縁の構成においての共通接地の欠如は、その、図３８ｅの絶縁の等価物において解消されており、変圧器が浮遊している一方でソースと負荷が別々の接地を有している。この構成は、一次側のスイッチが図４０に示されるようなハイ−サイドの構成におけるＮチャンネルＭＯＳＦＥＴデバイスで実現でき、一方補助キャパシタＣが式（１０）で与えられるような低い電圧定格Ｖbを有するというさらなる利点を有している。同じ利点は、図３８ｆの絶縁の構成においても保持されており、それはそれの、図２７ｋにおける非絶縁の等価物の絶縁バージョンである。図２７ｇの変換器の絶縁の等価物は、入力キャパシタＣ1が最上のレッグにあり、相補出力スイッチＳ’2が出力戻りレッグにあることを除いて図３８ａの絶縁変換器と同一である。明らかに、双方の変換器は、お互いから明白な変形が行われたものである。
【０１４３】
ちょうど非絶縁の場合には、等価の変形を用いて文字通り何百もの変形例が得られているように、単に中間インダクタを絶縁変圧器と置き換えることによって同じように多数の絶縁変換器が得られている。これらのうちのほんのわずかのものだけが、図２７ｄおよび図２７ｉの変換器について説明されたように絶縁を有していないことが判明する。
【０１４４】
絶縁変圧器を挿入しても、図１４ｂの基本的な新しい非絶縁変換器の基本的な特性は変わっていない。したがって、非絶縁変換器に関して長く説明されたＤＣ変圧器の磁気回路の実現は全て絶縁の等価物に等しく利用できる。例えば、外部インダクタを図３０に示されるように出力インダクタと直列に加えることができ、結果として図３９ａの絶縁の等価物におけるのと同じ利点を生じる。図３９ｂの絶縁変換器は、それの図３３の非絶縁の等価物と同じように磁気漏れレッグを用いて実現される。最後に、空気間隙を有さないＥＥ様磁心構造は、図３４の非絶縁の等価物におけるのと同じ方法で図３９ｃの絶縁変換器において実現される。
【０１４５】
前述の記載から、絶縁変圧器を挿入しても変換器の基本動作または主要な特長および性能特性は変わらなかったことが明らかである。しかしながら、補助キャパシタを備える枝が一次側と二次側との間に位置づけられているこれらの変形例は、除外されるべきである。にもかかわらず、図３６ａの本発明の絶縁の拡張例としていくつかの追加の実施例があり、それらは非絶縁の構成で利用できないか、または新しい面白い特長を有する。
【０１４６】
図４０には、図３８ｅの４つの全てのスイッチがＮチャンネル半導体ＭＯＳＦＥＴ様スイッチング・デバイスと置き換えられる絶縁変換器の実施例が示されている。一次側スイッチは、ハイ−サイド・ドライバＩＣ回路を用いることができるように接続されており、それは紛れも無い実用上の利点である。相補出力スイッチＱ’2は、接地されて直接駆動用とされているそのソースと接続されている。しかしながら、２ＭＯＳＦＥＴ４クォードラント複合スイッチＱ2で実現される出力スイッチは、浮動駆動を必要とする。図４１において、電圧２方向出力スイッチがダイオードとソースが接地されたＰチャンネルＭＯＳＦＥＴとで実現され、それは、直接駆動に適切な構成である。補助キャパシタＣが同時に、それが低いＤＣ電圧定格を有する位置にあることにもまた注意する。
【０１４７】
注：スイッチＳ’1とキャパシタＣからなる枝が入力インダクタＬ1と並列に接続されるならば、キャパシタＣの電圧はさらに低くなる。しかしながら、この解決策において入力電流にはこの枝に流れ込む電流プラス入力インダクタ電流が含まれており、そうしてもはやリプルの無いものとはならない。
【０１４８】
一旦絶縁変圧器が実現されると多重出力が得られ、図４２に例示されるように、各分離出力を、対応する変圧器巻数比によって拡大縮小することができる。出力インダクタの巻数と２つ目の出力の変圧器の二次の巻数とが同じである限り、ネットのＤＣアンペア回数は再度ゼロとなることに注意する。そうして、再度繰り返すと、空気間隙の無い磁心をこの図４２の多重出力変換器に使用することができる。最後に、各出力は絶縁されているので、２つ目の出力の出力接地を適切に選択することによって負の極性出力電圧も得ることができる。
【０１４９】
絶縁が必要とされず、正の入力電圧源から正の出力電圧極性が必要とされるいくつかのアプリケーションにおいては、図４３に示されるように、単巻変圧器若しくはオートトランス（ａｕｔｏ  ｔｒａｎｓｆｏｒｍｅｒ）が絶縁変圧器に取って代わる別の実施例を用いるのが有利である。いかなるオートトランスの接続においても、一次および二次巻線は図４３におけるＮ1のようにある共通の巻数を共有する。この構成は、完全に絶縁したバージョンよりも効率がよい。図４３に示されるように、合計巻数Ｎ2の１つの巻線だけをオートトランスに設ける必要があり、それは一次巻線が巻数Ｎ1でタップを用いるだけでよいからである。図４３に示される構成において、Ｎ2＞Ｎ1で巻数比によって電圧のステップアップが行われる。しかしながら、Ｎ2＜Ｎ1のとき（二次巻線は一次巻線のタップを用いる）、さらなる電圧ステップダウンが得られる。加えて、ＡＣ銅損が低減され、それは、単一のオートトランス巻線もまたより低いｒｍｓ電流を有するからである。絶縁変圧器の場合におけるように、出力ＤＣ電圧のさらなる電圧拡大縮小が得られる。絶縁の場合、すなわち出力インダクタはオートトランスの二次と同数の巻数Ｎ2を有さねばならず、一方入力インダクタはオートトランスの一次と同数の巻数Ｎ1を有さなければならない場合に類似する条件の下で、図４３のオートトランスの拡張例において合計ゼロのＤＣアンペア回数もまた保持されることに注意する。
【０１５０】
整流されたＡＣラインからの動作といったアプリケーションの大半において、例えば４００Ｖから５Ｖまたはそれ未満の電圧へといった全体としてかなり大きなステップダウンが必要とされる。この場合、追加のステップダウンは、絶縁変圧器のステップダウン巻数比を通して提供される。図４０の絶縁の拡張例および図４３のオートトランスの拡張例は、その場合にもまた変換器の出力側から変換器の入力側を完全に切断するという重要な実用上の機能を行う。この望ましい性能は出力側の整流作用によるものである。完全な切断とは、入力側がその低い電流のみを「見て」出力側から反映されるＤＣ電流を見ないということを意味し、それは、低電圧において高電流のアプリケーションが入力側のデバイスにさらに加わる大きな電流ストレスを表し得る。同様に出力電圧は、入力側に反映されて入力側のデバイスの電圧定格を増大させることは無い。同様に入力側の電圧が出力側に反映されて出力側の構成要素の電圧定格を増大させることは無い。いずれも入力電流をオートトランスの巻数比を通して反映させて出力デバイスによって見られる電流の合計を増大させることは無い。そうして、追加の電圧および／または電流のオーバーヘッドの無いまま、入力スイッチング・デバイスは低い入力電流で動作し、一方出力デバイスは低い出力電圧で動作する。
【０１５１】
このことによってまた、図４０のいずれのＭＯＳＦＥＴスイッチング・デバイスが、入力対出力ステップダウン変換が大きな場合にスイッチング損の低減にとって最も重要であるのかが明らかになる。その場合、入力側のＭＯＳＦＥＴスイッチは高電圧デバイスであり、一方、出力側のＭＯＳＦＥＴデバイスは低電圧デバイスである。
【０１５２】
ＭＯＳＦＥＴスイッチがＯＦＦのとき、それらの寄生ドレイン−ソース容量は、１／２・ＣＶOFF2で与えられるＯＦＦ状態電圧蓄積エネルギーに充電され、ここでＶOFFは、デバイス遮断（ブロッキング）電圧であり、Ｃはデバイス・ドレイン−ソース寄生容量である。遮断電圧に二次的に依存することにより、入力側の高電圧デバイスは低電圧出力デバイスより相当に高い蓄積エネルギーを有する。それぞれのＭＯＳＦＥＴスイッチがＯＮとされるごとに、寄生キャパシタは短絡され、この損失を低減する他の措置が取られない限り、その蓄積エネルギーは熱として消散される。明らかに、入力側の高電圧デバイスは、この損失への寄与に関しては断然最も重大である。そうして、次の章では、いかなる動作点についても入力側の高電圧ＭＯＳＦＥＴ様スイッチのスイッチング損を完全に除去する本発明のソフトスイッチングの実施例が記述される。
【０１５３】
（スイッチング損の低減）
（第４の基本特性）
入力および出力インダクタのＤＣ構成要素およびＤＣ変圧器の単一磁心におけるそれらのＤＣ磁束への影響は、図１９ｃおよび図１９ｄを参照して先に記述された。図１８ａの変換器における２つのインダクタのＡＣ構成要素が図４４ａおよび図４４ｂに示されている。２つのインダクタ電流の所定の選択された方向および図１８ａに従って選択された２つの巻線の正のＡＣ電圧極性について以下の等式があてはまることに注意する。
ｖL1＝Ｌ1ｄｉ1／ｄｔ  かつ  ｖL2＝−Ｌ2ｄｉ2／ｄｔ      （２４）
【０１５４】
これらの２つの回路の表記の符号に違いがある結果として、出力インダクタ・リプル電流が、図４４ａおよび図４４ｂに示されるような入力インダクタ・リプル電流と比較して反対の極性にある。そして、図４４および図４４ｂのそれぞれのインダクタのＡＣリプル電流を備える図１９ｃおよび図１９ｄの正のＤＣ電流の重ね合わせによって、瞬間インダクタ電流が得られる。
【０１５５】
ここで、等式（５）、（６）および（７）の時間範囲の解釈を徹底的に調査する。インダクタ電流の合計ｉ1（ｔ）＋ｉm（ｔ）が図４５ａに示されており、そのＤＣ電流レベルＩ1＋ＩmおよびＡＣリプル電流レベルを示している。ｉ1（ｔ）およびｉm（ｔ）の双方が図１８ａのドットの付いた巻線の一端（正）に流れ込むので、それらのＡＣリプル成分は、お互いに加算しており、結果として正の極性を有する合計でΔｉ1（ｔ）＋Δｉm（ｔ）のピークピーク・リプル電流を生じている。他方、出力インダクタｉ2（ｔ）がドットの付いた巻線の一端から流れ出て、そうして結果として、入力および中間インダクタの極性と反対極性（同相に無い）の重畳したＡＣリプル電流を生じ、それ故図４５ｂに示されるようなものとなる。出力インダクタＤＣ電流レベルＩ2は、Ｉ1＋Ｉmと同じ大きさで、そうして減算の後、図４５ｃに示されるネットのＤＣ電流は常時ゼロとなり、関係（５）を示す。図４５ａのリプル電流Δｉ1（ｔ）＋Δｉm（ｔ）からの図４５ｂのリプル電流Δｉ2（ｔ）の減算は、結果として、図４５ｄの時間範囲合計リプル電流波形を生じる。出力インダクタ・リプル電流は、入力インダクタおよび中間インダクタ・リプル電流に関して同相に無く、かつ相違Δｉ1（ｔ）＋Δｉm（ｔ）−Δｉ2（ｔ）が得られているので、この結果図４５ｄに示されるような３つのリプル電流全ての大きさの実際の加算を生じる。補助キャパシタＣにおける時間領域電流ΔｉC（ｔ）は、相補時間インタバルＤ’ＴSの間、図４５ｄの波形と一致し、時間インタバルＤＴSの間、明らかにゼロであって、そうして結果として、図４５ｅの時間領域波形を生じる。この補助キャパシタ電流は、ＤＣ成分を有しておらず、そうして元の仮定を実証している。
【０１５６】
前述の分析において、３つのインダクタは最初別々のインダクタであると仮定されている。しかしながら、３つのインダクタがＤＣ変圧器の単一ループ磁心へと結合されるとき、図４５ｄおよび図４５ｅの同じ最終リプル電流波形が得られることに注意する。このようになるのは、３つのインダクタ巻線におけるリプル電流の相対的な位相に関わらず、ｉ1＋ｉm−ｉ2で与えられるそれらの合計が、いかなる負荷比Ｄでも、３つのインダクタ巻線を備える非絶縁ＤＣ変圧器の磁化インダクタンスのリプル電流に等しくなければならず、図４５ｄに示されるようなものとなるからである。そうして、ＤＣ変圧器の結合の制約の下ででさえ、図４５ｅの電流ＩNは、いかなる負荷比Ｄについても常に負であって、そうして、結合が無いのと同じようにソフトスイッチング動作を可能としている。明らかに、絶縁ＤＣ変圧器についてもまた、同じことが成り立つ。
【０１５７】
上で詳しく述べられた分析から、３つのインダクタにおけるリプル電流の大きさに関係なく、補助キャパシタ時間領域電流は、常に図４５ｅに示されるのと同じ形のものとなり、すなわち、ＤＴSからＤ’ＴS時間インタバルへの移行で正のピーク値ＩPでＤ’ＴSからＤＴSへの移行の間、大きさが同じであるが負のピークＩNであって、ここでＩP＝｜ＩN｜＝ΔｉC／２である。これによっていかにして、実現するのが困難なソフトスイッチングの強制の移行（Ｄ’からＤへの移行）について自動的に負のピーク電流ＩNが既に提供されているのかに注意する。共通のソフトスイッチング手法は、本発明まで、例えば、前述の、図１３に示される出力インダクタ・リプル電流を過度に増大させることによって、負の瞬間出力インダクタ電流を幾分強制的に生成しなければならなかった。
【０１５８】
ここで、３つの新規なソフトスイッチング方法を記述し、それらはまた、等式（４）および図４５ａ、図４５ｂおよび図４５ｅの波形で開示されるような本発明の独特で特別な関係によって可能とされる。とりわけ、相補インタバルＤ’ＴSの間の補助キャパシタ電流の負の部分に注意する。これによって、通常は強制するのが困難なスイッチングの移行を無理なく行うことが可能となる。加えて、電圧２方向出力スイッチの実現に伴うこの波形によって、３つの新しいソフトスイッチング方法が可能となり、それらは、４つのスイッチの適切なシーケンスおよびゲート駆動タイミングのみを用いることに基づいて、入力および相補入力スイッチの完全なゼロ電圧ソフトスイッチング動作を達成し、そして従来のソフトスイッチング方法と反対に、その動作のために共振インダクタのような共振素子を加える必要が無い。３つの新規なソフトスイッチング方法は全て、いかなる動作負荷比Ｄについても入力スイッチおよび相補入力スイッチのスイッチング損を完全に除去するのに有効であり、それは通常のソフトスイッチング方法の場合に当てはまらない。
【０１５９】
（非絶縁変換器におけるソフトスイッチング）
以下に記述されるソフトスイッチングの手法の２つは、２つのバージョン、すなわち、図１５ｃの電圧２方向スイッチ（ＶＢＳ）の２つのＭＯＳＦＥＴトランジスタ、４クォードラントを実現する図４６ａにおけるものと、図１５ｉにおけるようなＶＢＳスイッチのＭＯＳＦＥＴトランジスタ／ダイオード２クォードラントを実現する図４６ｂのもの、において示される非絶縁ＤＣ変圧器変換器について適切である。これらの２つのソフトスイッチング方法を説明するために、双方の変換器は、図４６ｃの変換器回路モデルで表され、そこにおいては、入力スイッチ、相互入力スイッチおよび相補出力スイッチのような電流２方向スイッチのためのＭＯＳＦＥＴデバイスは、理想スイッチ、ボディ・ダイオードとも呼ばれる寄生ダイオードおよび寄生ドレイン−ソース・キャパシタの並列接続からなる複合スイッチによって表されており、一方、２クォードラントＶＢＳスイッチまたは４クォードラントＶＢＳスイッチは、理想スイッチ、寄生背面若しくは背中合せ（バック−ツゥ−バック）接続ダイオードおよび寄生キャパシタ（直列に接続される各デバイスの２つの寄生ドレイン−ソース・キャパシタに等しい）からなる複合スイッチによって表される。
【０１６０】
第１のソフトスイッチング方法のスイッチ・デバイス・シーケンスおよびタイミングは、結果として、両側および対称な先端および後端でピークを成す負の特性電圧を備える出力スイッチにかかる電圧波形を生じる。図５７ｂの実験測定においてもまた示されるような入力および出力スイッチの電圧波形のそのような対称性のために、この方法は、これ以降対称ソフトスイッチングと指示される。駆動シーケンスおよびタイミングの別のパターンによって、図５９ｂの実験測定に示されるように、後端のみに負のピークを備える出力スイッチにかかる電圧波形が導かれ、これ以降非対称ソフトスイッチングと称される。以下に記述される第３のソフトスイッチング方法は、図４６ｄの絶縁ＤＣ変圧器変換器について適切である。絶縁変換器の回路モデルが図４６ｅに示されており、二次側が、一次対二次巻数比ｎによって一次側に反映されている。絶縁変圧器は、磁化インダクタンスＬmと漏れインダクタンスＬだけを備える簡略化モデルで表されていることに注意する。図４３のオートトランスのバージョンについて、同じ回路モデルが得られることに注意する。実際のスイッチの、それらの等価回路モデルとの置き換えの結果として、図４６ｆの回路モデルが生じ、それはソフトスイッチング動作の詳細な記述に用いられる。図６１に示される絶縁変換器の、実際に測定されたソフトスイッチング電圧波形は、以下に続けられる詳細な分析に記される相違を有する非絶縁変換器においての、非対称ソフトスイッチングのものに類似する。
【０１６１】
（絶縁変換器の一次側対二次側ハードスイッチング）
オフライン・スイッチング電力供給のような実用上の大抵のアプリケーションにおいて、ＡＣ入力電圧が最初に整流され、結果として高ＤＣ電圧を生じ、そして高ステップダウン変圧器巻数比を備える絶縁スイッチングＤＣ−ＤＣ変換器を用いることによって、この高入力電圧は電子用のアプリケーションのために５ＶＤＣまたはそれ未満の電圧に低減される。以下の分析によって、二次側低電圧デバイスと比べて、部分的にソフトスイッチングされるときでさえ、一次側高電圧デバイスがスイッチング損に断然最も寄与しており、それは完全にハードスイッチングされるときでさえ、無視できるスイッチング損にしか寄与しないことが明らかとなる。このことによって、図４６ｄの本発明の絶縁の拡張例に最初に導入されるソフトスイッチングの新しいタイプについて主要な動機が得られ、そこでは、高電圧一次側、入力スイッチおよび相補入力スイッチにおけるスイッチのスイッチング損がゼロとなる完全ソフトスイッチングが達成され、そのハードスイッチング動作によって出力スイッチに無視できるスイッチング損のみが残る。もちろん、それぞれのデバイスのゲート駆動損はなおも残っているが、スイッチング・デバイスの寄生ドレイン−ソース容量による主要なスイッチング損が実際上完全に除去される。従来のソフトスイッチング方法と比較して、この新しいソフトスイッチング方法の別の明らかな利点は、全体の動作範囲を通して、すなわち如何なる動作負荷比Ｄについても、そのような性能が維持されるというものである。等しく大切なことに、そのような優れた動作のために必要なのは、駆動の適切なシーケンスおよびタイミングのみである。それ故、ソフトスイッチング動作のために、変圧器漏れインダクタンスか追加の共振インダクタかのいずれかとそれらの共振に依存する、他の古典的なソフトスイッチング方法と違って、ここでは、変圧器漏れインダクタンスは、以下に記述されるようにソフトスイッチングの性能をさらに向上させはするが、それは基本的なソフトスイッチング動作にとって必須ではない。
【０１６２】
この比較を容易とするために、図４６ｂの絶縁変換器が選択され、以下の値が測定および波形のデモンストレーションについて以下に実験の章で用いられる。Ｖg＝４５０Ｖ、ｎ＝２７、Ｖ2＝５Ｖ、スイッチング周波数ｆS＝２００ｋＨｚ。
【０１６３】
いわゆる「ハードスイッチング」において、スイッチがＯＦＦのとき（それ故寄生キャパシタが遮断電圧ＶOFFに充電される）各スイッチの寄生容量に蓄積されるエネルギーは、それぞれのスイッチが引き続いてＯＮとされるごとに消散され、そうして結果として、次式により、遮断電圧ＶOFFの二乗に直接比例し、動作スイッチング周波数に直接比例するスイッチング損を生じる。
Ｐ＝１／２・ＣPＶOFF2ｆS      （２５）
ここで、ＣPは寄生容量であり、ＶOFFは遮断電圧である。
【０１６４】
ここで、高電圧一次側スイッチのハードスイッチングによる電力損を、図４６ｄの絶縁変換器の低電圧二次側スイッチのハードスイッチングの電力損と、２００ｋＨｚなる同じスイッチング周波数で比較することが有益である。実験の章において記述されるオフライン・スイッチング供給についての典型的なデータがここで用いられる。入力スイッチＱ1は、ＶOFF＝７５０Ｖで動作し、式（２５）からＰ1＝１９．７Ｗなる、かなり大きなハードスイッチング損を導くＣP＝３５０ｐＦを有する。たとえ、通常のソフトスイッチング方法の１つが、入力スイッチにおける電圧を、それがハードスイッチングされる前に、ＶOFF＝Ｖg＝４５０Ｖに低減するように用いられたとしても、スイッチング損はＰ1(450V)＝７．１Ｗに低減される。
【０１６５】
ソフトスイッチングのもう１つのタイプが、出力スイッチをハードスイッチングされる代わりに、図４６ｅの非絶縁変換器モデルの入力スイッチの完全なソフトスイッチングを達成することができると仮定する。例えば、図４６ｅの非絶縁変換器の入力スイッチの、ＶOFF＝Ｖg＝４５０Ｖでの先の部分ハードスイッチングが、ここで、Ｖg＝４５０Ｖの同じ電圧レベルの大きさで、後の詳細な分析が示すように負の極性の出力スイッチのハードスイッチングと置き換えられると仮定する。同じ寄生容量ＣP＝３５０ｐＦ（上述の通り）を備えるスイッチング・デバイスが、入力および出力スイッチの双方に用いられるならば、同じく大きな７．１Ｗのスイッチング損が出力スイッチによってここで寄与され、何の改善もなされなかったように見える。しかしながら、図４６ｅの変換器における電圧の大きさＶgでの出力スイッチＱ2の「ハードスイッチング」（図４６ｄの絶縁変換器の非絶縁モデル）は、変圧器巻数比ｎを通して、下式で与えられるずっと低い電圧レベルＶNEGで、図４６ｄの絶縁変換器における出力スイッチＱ2の「ハードスイッチング」へと変わる。
ＶNEG＝Ｖg／ｎ      （２６）
【０１６６】
そうして、ｎ＝２７について、図４６ｅの非絶縁変換器モデルにおける出力スイッチＱ2の｜Ｖg｜＝４５０Ｖなるハードスイッチング電圧は、式（２６）に従って、図４６ｄの絶縁変換器におけるＶNEG＝１６．７Ｖのみの等価ハードスイッチング電圧に低減する。出力スイッチＱ2にかかる電圧の後端でのこの負の特性電圧のピークは、ＶNEG＝１６．７Ｖで４５０Ｖの入力ＤＣ電圧を備えるオフライン変換器の実験用プロトタイプにて測定される図６１の波形によって確認される。この負の電圧もまた、測定波形においてＶNEGと指定されることに注意する。また、図４６ｄの絶縁変換器における出力スイッチの遮断電圧もまた比例して低減されて、低電圧定格スイッチが、ここで実験上のプロトタイプにおいて３０Ｖデバイスのように用いることができるようになることにも注意する。このスイッチはまた、比例して増大する電流耐量を有するので、それはまた結果として増大される寄生容量Ｃ2Pを生じる。実験上のプロトタイプにおいて用いられる典型的な場合において、図４６ｄの低電圧出力スイッチＱ2は、Ｑ1よりも８倍以上大きな寄生容量、すなわちＣ2P＝２９５０ｐＦを有する。しかしながら、そのハードスイッチング電圧はＶNEG＝１６．７Ｖに過ぎないので、それ故、一次側のハードスイッチング電圧より２７倍小さい（巻数比ｎと同じである）。加えて、式（２５）に従ってスイッチング損が遮断電圧に二次的に依存することにより、これは、結果として、式（２５）からＰ2＝０．０８２Ｗまたは一次側におけるハードスイッチング損の１．１％であると計算される図４６ｄの絶縁変換器における出力スイッチの極端に小さなハードスイッチング損を生じる。そうして、結論は、実用の低電圧デバイスのハードスイッチング損は無視できるものであって、スイッチング損の主なソースは一次側の高電圧スイッチング・デバイスのハードスイッチング損にあるというものである。そうして、図４６ｄを参照すると、スイッチＱ1およびＱ’1のスイッチング損が断然最も重大であって、ソフトスイッチング方法を使用して低減または削除する必要があり、一方、出力低電圧スイッチＱ2およびＱ’2のスイッチング損は実際上無視できる。これが正に、本発明の絶縁変換器において使われる新規なソフトスイッチング方法で達成されるものである。
【０１６７】
図４６ｄの絶縁変換きにおける電圧２方向スイッチの役割は、正に、如何なるハードスイッチングをも一次側高電圧スイッチから二次側低電圧スイッチへと動かすものであり、そしてそのプロセスにおいて入力一次側の高電圧スイッチのソフトスイッチングを完了して、それによって、スイッチング損の殆どを除去するものである。単一ＭＯＳＦＥＴ（ＣＢＳスイッチ）のみによって出力スイッチが実現されているならば、その内部ダイオードはＯＮすることによって出力スイッチの電圧が負となるのを防止し、それ故に変圧器電圧をゼロにクランプし、それは続いてソフトスイッチングすることができ、Ｄ’からＤへの移行の間入力スイッチの寄生キャパシタを単に電圧レベルＶGへと放電するが、その時点でこの入力スイッチはハードスイッチングされなければならなかったであろう。しかしながら、電圧２方向スイッチは、困難なＤ’からＤへの移行の間ゼロ電圧までずっと続けて入力スイッチ寄生キャパシタの放電を可能とし、そうして、そのスイッチング損をゼロへと導く。他方ここで出力スイッチは、Ｖg／ｎなるずっと低減された大きさの電圧で強制的にハードスイッチングされ、それは結果として始めてそのスイッチにかかる負の電圧でハードスイッチングを生じる。
【０１６８】
（安定状態と移行インタバル）
図１４ｃのタイミング図で表されるハードスイッチングは、明らかに２つのインタバル、ＯＮかＯＦＦかいずれかの対応するスイッチ状態を備えるＤＴSインタバルと相補インタバルＤ’ＴSのみを区別していた。ＤＴSインタバルからＤ’ＴSインタバルへの（ＤからＤ’への移行と称される）およびＤ’ＴSインタバルからＤＴSインタバルへの（Ｄ’からＤへの移行と称される）２つの移行もまた存在しており、それは実際の半導体スイッチは無限に速くはないからである。ソフトスイッチングの場合において、それらは、スイッチの特定の相対的なタイミングにより、充分に制御され有限の移行時間インタバル（既に従来技術の図１３に示されている）と置き換えられる。２つの移行インタバルのいずれかについて４つのスイッチの各々のかなり大きな数の駆動タイミングの可能性があるが、ほんの少数の極めて特定の駆動シーケンスおよびタイミングのみが、変換器動作と関係して、結果として３つの新規なソフトスイッチング方法により記述されるような望ましいソフトスイッチング動作を生じることに注意する。４つのスイッチについてのこのかなり大きな数の可能な駆動シーケンスおよびタイミングは、２つの安定状態インタバルおよび２つの移行インタバルのより正確な定義を必要とする。そうして、安定状態インタバルＤＴSおよびＤ’ＴSならびに安定状態負荷比Ｄがここで入力スイッチＳ1に関してのみ定義され、すなわちスイッチＳ1が閉ざされている（電流を導通させる）限りインタバルＤＴSが続き、そしてスイッチＳ1が開放されている限り相補インタバルＤ’ＴSが続く。このようにして、安定状態特性（キャパシタのＤＣ電圧およびインダクタのＤＣ電流）が、そのように定義された安定状態負荷比Ｄに関して一義的に決定される。
【０１６９】
２つの移行インタバルは以下の通り定義される。第１の移行インタバル（「自然な」移行）の間、ここで、これ以降ＤからＤ’への移行と称される間、スイッチの状態は、Ｓ1およびＳ2がＯＮであり、Ｓ’1およびＳ’2がＯＦＦである最初の状態からＳ1およびＳ2がＯＦＦであり、Ｓ’1およびＳ’2がＯＮである最後の状態へと変えられる。第２の移行（「強制された」移行）の間、スイッチの状態は、前記と反対に、Ｓ1およびＳ2がＯＦＦであり、Ｓ’1およびＳ’2がＯＮである最初の状態からＳ1およびＳ2がＯＮであり、Ｓ’1およびＳ’2がＯＦＦである最後の状態へと変えられる。この定義は、これらの２つの移行間隔の間の４つのスイッチの全ての可能な駆動シーケンスおよびタイミングのパターンをカバーする。
【０１７０】
そうして、第１の移行インタバル（ＤからＤ’への移行）の始まりは、もはやＤＴSインタバルの終わりで入力スイッチＳ1がＯＦＦとなるのと一致する必要は無く、どれでもそのような移行を開始するよう指定されたスイッチで開始する。例えば、対称的なソフトスイッチングにおいて、第１の移行は、出力スイッチＳ2をＯＦＦとすることで全く予期されずに開始し、一方、入力スイッチＳ1は同じＤからＤ’への移行の間後でＯＦＦとされて同じ移行の第２の部分を開始する。このタイミングシーケンスに対比して、従来技術のＤからＤ’への移行インタバルは、常に入力スイッチＳ1が最初にＯＦＦとされることで開始していた。
【０１７１】
移行インタバルの間適用できる回路図が、ＭＯＳＦＥＴスイッチを描写しており、それらは太線のものがＯＮであり、細線のものがＯＦＦである。移行インタバルの間の回路動作を容易に追随するために、ＤＴSまたはＤ’ＴSインタバル（移行インタバルの外側）の間ＯＦＦであるＭＯＳＦＥＴスイッチは回路図から省略されている。
【０１７２】
本発明において、Ｄ’ＴS時間インタバルの終わりの負の電流は、図４５ｅにおいて先に証明され、また図４８ａにも示されているように既に存在している。そうして大きな出力インダクタ・リプル電流が必要とされず、かつ多くの古典的なソフトスイッチングの構成における共振インダクタのような如何なる共振素子を加える必要もない。実際、以下に示されるように、本発明の独特のスイッチング構成は、主要な関係（４）を認識し、図４８ａ（および図４５ｅ）の時間領域波形におけるそれの結果をもって、図４６ｃの４つのスイッチの適切な駆動シーケンスおよびタイミングを用いるだけで、スイッチング損を著しく低減された実用上のソフトスイッチングの独特の可能性を強めている。
【０１７３】
（対称なソフトスイッチング）
まず、図４６ａの回路のＤからＤ’への移行を参照する。
【０１７４】
（ＤからＤ’への移行）
安定状態の分析および図４８ａの波形から、時間インタバルＤＴSの終わりに瞬間電流ｉ1＋ｉmがｉ2よりも大きい（事実上それらの差は図４８ａにおけるようにＩPに等しい）ということになる。ＤからＤ’への移行インタバルは、図４７ａ、図４７ｂ、図４７ｃおよび図４７ｄに示される４つの等価回路によって表すことができ、それらの対応する時間インタバルｔa、ｔb、ｔc、ｔdが図４８ｂに示される。
【０１７５】
（インタバルｔa）
図４７ａおよび図４８ｂのインタバルｔaは、ＤからＤ’への移行が開始する前のＤＴS時間インタバルに対応する。スイッチＳ1およびＳ2が双方ともＯＮであり、Ｓ’1およびＳ’2が双方ともＯＦＦである。出力スイッチＳ2がＯＦＦとされるとき、このインタバルが終わって最初のいわゆる「自然な」移行が開始され、それは結果として図４７ｂの回路を生じる。
【０１７６】
（インタバルｔb）
インタバルｔb（図４８ｂで表されるようなＤからＤ’への移行インタバルｔDD'＝ｔb＋ｔcの最初の部分）の間、電流ｉ2はスイッチＳ’2の寄生キャパシタを迅速に放電し、スイッチＳ2の寄生キャパシタを負の極性で充電する。このインタバルは、スイッチＳ’2にかかる電圧ＶS'2がゼロに低下するとき完結され、Ｓ’2のボディ・ダイオードが導通し始める。それ故、スイッチＳ’2はそれ自体の寄生ダイオードによってゼロ電圧で自然にＯＮとされる（ソフトスイッチングされる）。低電圧でのダイオードの導通は、ダイオードにかかる高い電圧低下のためにむしろ非効率であるので、これはまた、伝導損を最小限とするために、スイッチＳ’2をＯＮとする（または、等価のものとして元のＱ’2ＭＯＳＦＥＴをＯＮとする）理想的な時間である。Ｓ’2がＯＮとされるので入力スイッチＳ1は同時にＯＦＦとされ、その結果図４８ｂのインタバルｔcについて有効な図４７ｃの回路モデルが生じる。スイッチＳ1をＯＦＦとするのが遅延されるならば、中間インタバルがインタバルｔbに続いて全ての電圧を現在の値、すなわちスイッチＳ’1およびＳ2それぞれについてＶCおよび−Ｖgでクランプする。明らかにこのインタバルは、非生産的であって不必要であり、それは、それが、ＤからＤ’への移行の完了を遅延させるのみであって、それ故に図４８ｂにおけるような適切な駆動シーケンスおよびタイミングによって回避されなければならないからである。
【０１７７】
（インタバルｔc）
そして、図４８ｂのインタバルｔc（ＤからＤ’への移行の第２の部分）は、図４７ｃの等価回路によって特徴付けられ、その間３つのスイッチＳ1、Ｓ’1およびＳ2がＯＦＦであって、スイッチＳ’2のみがＯＮであり、それ自体のボディ・ダイオードをバイパスしている（図４７ｃにおいても太線で示されており、それがまず導通を開始してＳ’2をＯＮとする引き金となった事実を表しており、その導通はこの状態において終わっている）。電流ｉ1＋ｉm−ｉ2は、Ｓ1の寄生容量を充電し、Ｓ’1の寄生容量を放電し、そしてＳ2の寄生容量を放電／充電する。Ｉ1＋Ｉm＝Ｉ2である基本の関係（４）により、ここで、電流ｉ1＋ｉm−ｉ2は、それらそれぞれのＡＣリプル成分Δｉ1＋Δｉm−Δｉ2のみからなっており、結果として、先のインタバルｔbにおけるスイッチＳ2およびＳ’2の電圧変化の傾斜と比較してスイッチＳ1、Ｓ’1およびＳ2の電圧の傾斜が低減される。この合計ＡＣリプル電流Δｉ1＋Δｉm−Δｉ2は、Ｓ2にかかる容量を−Ｖgからゼロまで放電し始め、そしてそれを正の極性でＶC−Ｖgに充電し、一方同時にこのＡＣリプル電流はＳ1にかかる容量を電圧ＶCに充電し、Ｓ’1にかかる容量をゼロに放電する。スイッチＳ’1にかかる電圧がゼロに到達し、そのスイッチのボディ・ダイオードが導通し始めるとき、このインタバルｔCは終了する（インタバルｔdの始まりで変換器回路を示す図４７ｄにおいて示される）。これには、スイッチＳ1の電圧をＶCレベルにクランプする効果がある。この時点でスイッチＳ’1をゼロ電圧でＯＮとすることができ、それ故スイッチング損がゼロであって、また内部ボディ・ダイオードをバイパスして伝導損を低減する。
【０１７８】
（インタバルｔd）
図４７ｄの回路は、ＤからＤ’への移行が完了しており、ここで、スイッチＳ1およびＳ2が同時にＯＮとされた間の図４７ａの開始状態と比較して、スイッチＳ’1およびＳ’2が同時にＯＮとされることを示す。要するに、この第１の移行の間、全てのスイッチがゼロ電圧でＯＮとされ、そしてＤからＤ’への移行の完全なソフトスイッチングが達成され、それ故スイッチング損は無い。
【０１７９】
（Ｄ’からＤへの移行）
Ｄ’ＴSインタバルの終わりのこの移行の間、図５０ａの波形に示されるように電流ｉ1＋ｉmは電流ｉ2よりも小さい。そうして、Ｄ’からＤへの移行は図４９ａ、図４９ｂ、図４９ｃ、図４９ｄの回路および図５０ｂに示される、それらそれぞれのインタバルｔa、ｔb、ｔc、ｔdによって表される。
【０１８０】
（インタバルｔa）
図４９ａおよび図５０ｂのインタバルｔaは、Ｄ’からＤへの移行が開始するちょうど前のＤ’ＴS時間インタバルに対応する。スイッチＳ’1およびＳ’2は双方ともＯＮであり、Ｓ1およびＳ2はＯＦＦである。相補入力スイッチＳ’1がＯＦＦとされるとき、このインタバルが終わって、通常「強制された」移行と呼ばれる第２の移行が開始され、その結果強制された移行の最初の部分ｔbを表す図４９ｂの回路を生じる。
【０１８１】
（インタバルｔb）
このインタバルｔb（図４９ｂの回路によって表されるＤ’からＤへの移行インタバルｔD'D＝ｔb＋ｔcの合計の最初の部分）の間、電流ｉ2−ｉ1−ｉmが、インタバルｔbの間、図５０ｂにおける波形に示されるようにＳ’1を横切る寄生キャパシタを充電し、Ｓ1およびＳ2を横切る寄生キャパシタを放電している。この電流の合計ＤＣ成分はゼロであるので、合計ＡＣリプル成分のみが残される。そうして、この結果としてこれらの寄生キャパシタの比較的遅い充電および放電が生じ、それ故、スイッチＳ’1において遅い電圧の上昇が生じる。前述のように仮定されて（大きなインダクタンスが電流源によって置き換えられ、大きな容量が電圧源によって置き換えられて）、これらの３つのキャパシタは、ＡＣに関して並列に接続される。スイッチＳ1にかかる電圧ＶS1がゼロにまで降下してＳ1のボディ・ダイオードが導通し始めるとき、このインタバルは完結される。それ故、スイッチＳ1は、それ自体の寄生ボディ・ダイオードによってゼロ電圧で自然にＯＮとされる（ソフトスイッチングされる）。低電圧でのダイオードの導通は、ダイオードにかかる高い電圧降下によってかなり非効率的であるので、これは、伝導損を最小限とするために、スイッチＳ1をＯＮとする（または等価のものとして元のＱ1ＭＯＳＦＥＴをＯＮとする）理想の時間である。
【０１８２】
ここで、非常に厳密な観察がなされ、それは明らかに、出力スイッチＳ2のために電圧２方向スイッチを実現することの重要性を示す。インタバルｔbについて図５０ｂに示されるように、スイッチＳ2にかかる電圧は最初の正の電圧ＶC−Ｖgから負の電圧−Ｖgへと変化する。スイッチＳ2が電流２方向スイッチ（ＣＢＳ）で実現されるならば、スイッチＳ2にかかる負の電圧が防止され、それにかかる電圧がＣＢＳスイッチのボディ・ダイオードによってゼロ電圧でクランプされる。続いてこれは、入力スイッチＳ1を横切るキャパシタのゼロへの完全な放電を防止する。その代わりに、Ｓ1にかかる電圧は＋Ｖgでクランプされ、そしてこのスイッチは、結果として得られるハードスイッチング損を受け入れてＯＮとされなければならないものとなる。しかしながら、電圧２方向スイッチがスイッチＳ2の代わりに用いられ、この問題が除去されるが、それは、ここでＳ2にかかる負の電圧が可能となるからである。そうして、スイッチＳ1の寄生容量の放電がゼロ電圧まで妨げられずに続き、その瞬間それは、スイッチング損をゼロとしてＯＮとされる。
【０１８３】
（インタバルｔc）
スイッチＳ1がＯＮとされるとき、スイッチＳ’2が同時にＯＦＦとされ、その結果として図５０ｂのインタバルｔcについて有効な図４９ｃの回路モデルが得られる。移行インタバルの残りの部分は、ソフトスイッチング的には完了できない。そうして、スイッチＳ2は低減された電圧−Ｖgで「ハード」にＯＮされなければならず、そしてその寄生キャパシタは急に放電される。この第３のインタバルｔcは、理想的には削除されるべきであって、それは、それが、何の有用な機能も持たずに移行インタバルの完了を遅延させるのみだからである。
【０１８４】
（インタバルｔd）
スイッチＳ2をハードにＯＮとすることと関係する損失は、有効電圧がＶgであるスイッチＳ2の寄生キャパシタにおける１／２・ＣＶ2損失であり、そしてスイッチＳ’2のボディ・ダイオードにおいて回復電流損を反転する。それ故図４９ｄは、スイッチＳ1およびＳ2がＯＮとされるＤ’からＤへの移行の完了の後の最後の段階を示す。図５０ｂはまた、スイッチＳ’1の寄生キャパシタの最終電圧がＶCであり、スイッチＳ’2の寄生キャパシタの最終電圧がＶgであることを示しており、それらは、次のＤからＤ’への移行のためのそれらの最初の値である。
【０１８５】
ここで面白いことに、このタイプのソフトスイッチングが如何に有効であるかが示されている。ＤからＤ’への移行が結果として完全なソフトスイッチングを生じ、一方、Ｄ’からＤへの移行が結果として部分的なソフトスイッチングを生じていることが明らかであり、それは、ＯＮとするとスイッチＳ2の寄生キャパシタが入力電圧Ｖgに充電されるからである。非常に簡単な分析によって、Ｄ’からＤへの移行の間のこの部分的なソフトスイッチングもまた、特により高い負荷比での動作のために、非常に有効であるということが明らかになる。例えば、Ｄ＝０．８に対してＶC＝Ｖg／（１−Ｄ）＝５Ｖgである。それ故、スイッチＳ1を横切る寄生キャパシタが高電圧ＶC＝５Ｖgからゼロ・レベルにまで放電され、かつスイッチＳ’1の寄生キャパシタがゼロからＶCまで充電されて、これらの２つの高電圧スイッチについて損失をゼロとする完全なソフトスイッチングを可能とし、一方、低電圧スイッチＳ2を横切る寄生キャパシタは、ＶC−Ｖg（それは負荷比Ｄ＝０．８のこの場合について４Ｖgに等しい）から−Ｖgレベルにソフトスイッチング的に放電され、そしてハードスイッチング的にＯＮとされるが、スイッチング損は大きく低減される。それ故、ＯＮとするときの損失が下式で与えられるときのハードスイッチングの場合と比べて、スイッチに蓄積されるエネルギーの端数のみが消失される。
１／２（５Ｖg）2（ＣS1＋ＣS'1）＋１／２（４Ｖg）2ＣS2＋１／２Ｖg2ＣS'2      （２７）
【０１８６】
ソフトスイッチングが実現されるとき、ＯＮとされるときの損失が１／２・Ｖg2（ＣS2＋ＣS'2）まで低減される。スイッチの寄生容量が同じであるならば、ソフトスイッチングの損失はハードスイッチングの損失の３％未満であるであろう（２対６７の比！）。
【０１８７】
（非対称ソフトスイッチング）
まず、図４６ａの回路のＤからＤ’への移行に注目する。
【０１８８】
（ＤからＤ’への移行）
安定状態の分析および図５２ａの波形から、時間インタバルＤＴSの終わりに瞬間電流ｉ1＋ｉmがｉ2よりも大きい（事実上それらの差は図５２ａにおけるようにＩPに等しい）ということになる。ＤからＤ’への移行インタバルは、図５１ａ、図５１ｂ、図５１ｃおよび図５１ｄに示される４つの等価回路によって表すことができ、それらの対応する時間インタバルｔa、ｔb、ｔc、ｔdが図５２ｂに示される。
【０１８９】
（インタバルｔa）
図５１ａおよび図５２ｂのインタバルｔaは、ＤからＤ’への移行が開始する前のＤＴS時間インタバルに対応する。スイッチＳ1およびＳ2が双方ともＯＮであり、Ｓ’1およびＳ’2が双方ともＯＦＦである。Ｓ1がＯＦＦとされるとき、このインタバルが終わって最初のいわゆる「自然な」移行が開始され、それは結果として図５１ｂの回路を生じる。
【０１９０】
（インタバルｔb）
インタバルｔb（図５２ｂに表される合計のＤからＤ’への移行インタバルｔDD'＝ｔb＋ｔcの最初の部分）の間、電流ｉ1＋ｉmはＳ1の寄生キャパシタ（それは最初、スイッチＳ1が少し前にＯＮであったときに完全に放電された）を充電しており、そしてスイッチＳ’1およびＳ’2を横切る寄生容量を放電している。この電流はＤＣ成分Ｉ1＋Ｉmを含むので、この結果、これらの寄生キャパシタは比較的速く充電および放電し、それ故、スイッチＳ1において速く電圧が上昇する。上記のように仮定されているので（大きなインダクタンスが電流源で置き換えられ、かつ大きな容量が電圧源で置き換えられる）、これらの３つのキャパシタは、ＡＣに関して並列に接続される。このインタバルは、スイッチＳ’2を横切る電圧ＶS'2がゼロにまで降下し、そしてＳ’2のボディ・ダイオードが導通し始めるとき終結する。それ故、スイッチＳ’2はそれ自体の寄生ダイオードによってゼロ電圧で自然にＯＮとされる（ソフトスイッチングされる）。低電圧でのダイオードの導通は、ダイオードにかかる高電圧低下によってかなり非効率であるので、これはまた、伝導損を最小にするためにスイッチＳ’2をＯＮとする（または、等価的には元のＱ’2ＭＯＳＦＥＴをＯＮとする）理想的な時間である。Ｓ’2がＯＮとされるときスイッチＳ2は同時にＯＦＦとされ、その結果、図５２ｂのインタバルｔcについて有効な図５１ｃの回路モデルを生じる。スイッチＳ2をＯＦＦとするのが遅れるならば、中間インタバルがインタバルｔbに続き、全ての電圧をスイッチＳ1およびＳ’1それぞれについて現在の値ＶgおよびＶC−Ｖgでクランプする。明らかにこのインタバルは非生産的かつ不必要であり、それは、それが、最初の移行インタバルの完了を遅延させるだけであって、それ故、図５２ｂにおけるような適切な駆動シーケンスおよびタイミングによって避けられるべきだからである。
【０１９１】
（インタバルｔc）
そして、図５２ｂのインタバルｔc（ＤからＤ’への移行インタバルｔDD'の第２の部分）は、図５１ｃの等価回路によって特徴付けられ、その間３つのスイッチＳ1、Ｓ’1およびＳ2がＯＦＦであって、スイッチＳ’2のみがＯＮであり、それ自体のボディ・ダイオードをバイパスしている（図５１ｃにおいても太線で示されており、それがまず導通を開始してＳ’2をＯＮとする引き金となった事実を表しており、その導通はこの状態において終わっている）。ｉ1＋ｉm＝ｉ2である基本の関係（４）により、ここで、電流ｉ1＋ｉm−ｉ2は、それらそれぞれのＡＣリプル成分Δｉ1＋Δｉm−Δｉ2のみからなっており、結果として、先のインタバルｔbと比較してスイッチＳ1の電圧上昇の傾斜が低減される。この合計ＡＣリプル電流は、前のインタバルｔbにおけるよりもずっと遅い速度ではあるが、Ｓ1を横切る容量を充電し始め、一方、同時にそれはＳ1を横切る容量を充電し、そしてＳ’1にかかる容量を放電し続ける。このインタバルは、スイッチＳ’1の電圧がゼロに到達し、そしてそのスイッチのボディ・ダイオードが、インタバルｔdの始まりの変換器回路を示す図５１ｄに示されるように導電を開始するとき終了する。これは、スイッチＳ1の電圧をＶＣレベルでクランプする効果を有する。この時点でスイッチＳ’1はゼロ電圧でＯＮとすることができ、それ故、スイッチング損がゼロであって、また内部ボディ・ダイオードをバイパスして伝導損を低減する。
【０１９２】
（インタバルｔd）
図５１ｄの回路は、スイッチＳ1とＳ2とが同時にＯＮであった間の図５１ａの始まりの状態と比べて、ＤからＤ’への移行が完了しており、ここでスイッチＳ’1およびＳ’2が同時にＯＮであることを示す。要するに、この最初の移行の間、全てのスイッチがゼロ電圧でＯＮとされ、そしてＤからＤ’への移行の完全なソフトスイッチングが達成され、それ故、スイッチング損はない。
【０１９３】
（Ｄ’からＤへの移行）
この移行は、対称的なタイミングが実現されるときＤ’からＤへの移行と同一であって、既に説明され、図４９ａ乃至図４９ｄの回路によって示されており、それらそれぞれのインタバルｔa、ｔb、ｔc、ｔdが図５０ｂに示されている。
【０１９４】
（絶縁変換器のソフトスイッチング）
図４６ｄの絶縁変換器で実現される新規なソフトスイッチングの方法の分析がここで行われる。しかしながら、説明を簡素化するために、ソフトスイッチングの分析が、図４６ｅの非絶縁回路モデルにおいて以下で行われ、図４６ｄの変換器の二次側をその一次側に反映することによって得られる。
【０１９５】
そうして、以下の分析で説明されるように、図４６ｅの変換器のスイッチＱ2の「ハードスイッチング」が大きさＶgで行われるとき、図４６ｄの元の絶縁変換器のスイッチＱ2の実際の「ハードスイッチング」は、ずっと低い電圧の大きさＶg／ｎで行われる。
【０１９６】
先に観察されたとおり、絶縁変換器におけるこの新規なソフトスイッチング方法は、ハードスイッチングを高電圧の一次側から低電圧の二次側へと移し、ここで、ハードスイッチングは無害であり、無視できるスイッチング損を有する。実際変換器のステップダウン比が高ければ高いほど、出力スイッチの残留ハードスイッチング損は低くなる。それ故、大きなステップダウン巻数比を備える絶縁変圧器は、実際にはソフトスイッチングの性能を向上する。
【０１９７】
この新規のソフトスイッチングは、その「識別特性（ｓｉｇｎａｔｕｒｅ）」−出力スイッチＳ2にかかる電圧の後端（トレイリング・エッジ）の負の電圧ピーク−によって他のソフトスイッチングのタイプから容易に認識される。後端の線形の傾斜によって、強制されたＤ’からＤへの移行において共振放電がないことが確認される。
【０１９８】
このソフトスイッチングのもう１つの実用上の利点は、一次側の双方の高電圧デバイスがゼロ電圧でＯＮとされて、それ故、如何なる動作点においてもスイッチング損が無いというものである。そうして、出力低電圧デバイスにかかる非常に低い電圧でのハードスイッチングにより、残留スイッチング損が無視できて、５００ｋＨｚおよびそれ以上というずっと高いスイッチング周波数での動作が、ほんのわずかしかスイッチング損を上昇させずに可能となる。図４６ｅの非絶縁モデルに関するソフトスイッチングの分析が以下に続けられる。大きなインダクタおよび大きな非寄生キャパシタについて、前の分析におけるのと同じように仮定される。
【０１９９】
（ＤからＤ’への移行）
ＤからＤ’へのインタバルからの移行は、図５３ａ、図５３ｂ、図５３ｃ、図５３ｄ、図５３ｅの５つの特性回路および図５４ａと図５４ｂの対応する波形によって表される。図５４ｂは、５つのインタバルｔa、ｔb、ｔc、ｔd、ｔeに分割され、それぞれのインタバルが、例えばｔaは図５３ａに、ｔbは図５３ｂに、といったようにそれぞれの回路モデルに対応するタイミング図を有する。図５４ａの波形から以下の不等式が適応される。
ｉ1＋ｉm＞ｉ2      （２８）
各インタバルにおける回路動作の説明は以下の通りである。
【０２００】
（インタバルｔa）
これは、移行が開始する前のＤＴSインタバルの終わりに対応する。図５３ａにおけるようにＳ1およびＳ2はＯＮであり、Ｓ’1およびＳ’2はＯＦＦである。Ｓ1がＯＦＦとされるときこのインタバルが終了し移行が開始される。
【０２０１】
（インタバルｔb）
この移行は、Ｓ1をＯＦＦとすることによって開始され、図５３ｂの回路が適用される。電流ｉ1とｉの和は、Ｓ1を横切るキャパシタを充電しており、Ｓ’1を横切るキャパシタを放電している。電流ｉの初期値はｉmであり、そうして最初はＳ’2に向かって電流が流れていない。Ｓ1を横切る電圧が上昇するとき、漏れインダクタの電圧ｖもまた上昇し始める。この電圧によってｉは大きさが小さくなる。結果として、スイッチＳ’2における電流は、もはやゼロではなく、そのスイッチの寄生キャパシタもまたその最初の値Ｖgから放電されている。対応する波形が、図５４ｂのインタバルｔbに示されている。このインタバルは、この寄生キャパシタが完全に放電され、Ｓ’2のボディ・ダイオードが導電し始めるとき終了する。このとき、スイッチＳ’2は、ボディ・ダイオードをバイパスするためにゼロ電圧でＯＮとされて（それ故、スイッチング損は無い）伝導損を低減する。
【０２０２】
（インタバルｔc）
電流ｉ1およびｉは、図５３ｃにおけるように、Ｓ1の寄生キャパシタを充電し、そしてＳ’1の寄生キャパシタを放電し続ける。電圧ｖがさらに築き上げられ、それはｉの大きさをさらに低減する。このインタバルは、スイッチＳ’1の電圧がゼロに到達して、スイッチＳ’1のボディ・ダイオードが図５４ｂのインタバルｔCにおいて示されるように導通し始めるとき、終結される。ここでスイッチＳ’1はまた、スイッチング損なしにＯＮとでき、それはこのインタバルを終結する。
【０２０３】
（インタバルｔd）
ここで電圧ｖはＶC−Ｖgで与えられ、そうしてｉは図５３ｂにおけるように線形に減少し続ける。この、または先の、２つのサブインタバルの間のある時点で、それは負になっている（最初それはｉmであった）。ｉがｉm−ｉ2という値に到達するとき、スイッチＳ2の電流はゼロとなる。スイッチＳ2はこの時点でＯＦＦとされなければならない。
【０２０４】
（インタバルｔe）
ここで負となり、図５３ｅに従ってスイッチＳ2の寄生キャパシタを充電するスイッチＳ2の電流は、図５４ｂのインタバルｔeに示される波形を備える。このインタバルにおけるｉの初期値はまた、ＤからＤ’への移行が完了した後の最終値でもある。そうして、Ｓ2の寄生キャパシタをその最終値（ＶC−Ｖg）に充電するために、電流ｉは幾分行き過ぎなければならない。続いてこれによって、スイッチＳ2の電圧が行き過ぎることとなる。その結果が、ＬとＣS2との間の、減衰しないならば無限に続く振動である。振動素子と関係する固有の寄生抵抗が充分に振動を減衰させないならば、追加のＲ−ＣネットワークをＬmと並列に接続することができる。この特定のＲ−Ｃネットワークの接続が選択されるが、それは、それがまた、Ｄ’からＤへの移行の終わりに同様の振動を減衰するからである。一旦振動が消失してしまうとＤ’ＴSインタバルが到達されて、ＤからＤ’への移行が終結される。
【０２０５】
（Ｄ’からＤへの移行）
この移行について、５つの回路モデルが図５５ａ、図５５ｂ、図５５ｃ、図５５ｄ、図５５ｅに、および対応する波形が図５６ａおよび図５６ｂに示されている。図５６ｂの５つのインタバルは、図５５ａ乃至図５５ｅの５つの回路に対応する。この移行について図５６から以下の不等式が成り立つ。
ｉ1＋ｉm＜ｉ2      （２９）
【０２０６】
（インタバルｔa）
このインタバルは、図５５ａの等価回路に属するが、移行が開始するちょうど前のＤ’ＴSインタバルを表す。対応する波形が図５６ｂに示されている。Ｓ1およびＳ2がＯＦＦであり、Ｓ’1およびＳ’2がＯＮである。Ｓ’1がＯＦＦとされるとき、このインタバルが終わりＤ’からＤへの移行が開始される。
【０２０７】
（インタバルｔb）
図５５ｂに示されるこのインタバルについての等価回路に基いて、電流の差ｉ−ｉ1が、図５６ｂのインタバルｔbに指示されるように、スイッチＳ1の寄生容量を放電しており、スイッチＳ’1の寄生容量を充電している。この電流は、前記不等式によって正の値を有するｉ2−ｉ1−ｉmによって与えられる。ＤからＤ’への移行と比べて最初の電流ｉはずっと低く、それは、それが、合計インダクタ電流のＡＣ（リプル電流）部分の代数和に過ぎないからである。Ｓ2が電流２方向スイッチで実現されるならば、このインタバルは、電圧ＶS1がＶgに到達するとき終わり、それは、ＶS2がゼロに到達してＳ2のボディ・ダイオードが導通し始めるときである。この条件は、スイッチＳ2を時期尚早にＯＮとすることによって向上することができ、それによって、ソフトスイッチングを補助する共振プロセスが開始する。スイッチＳ2が４クォードラント・スイッチまたは電圧２方向スイッチとして実現される場合、スイッチＳ2をＯＮとするのが意図的に遅延され、それによって、その電圧が負となることが可能となる。このインタバルは、スイッチＳ1の電圧がゼロ・レベルに到達して、スイッチＳ1のボディ・ダイオードが全ての電圧を電流レベルにクランプするとき、最終的に終わる。この時点でスイッチＳ1をＯＮとすることができる。
【０２０８】
インタバルｔbの間、対称的なソフトスイッチングのためにＤ’からＤへの移行について先になされたように、ここで同じ観察が成り立つ。電圧２方向スイッチによって実現される出力スイッチＳ2によって、このスイッチにかかる電圧が負となることが可能となり、そうして、入力スイッチＳ1を横切るキャパシタのゼロへの完全な放電が可能となる。このことは、電流２方向スイッチが出力スイッチＳ2を実現するのに用いられているならば可能となっていない。その場合、入力スイッチＳ1のキャパシタは部分的にのみ放電され、＋Ｖg電圧でクランプされ、そして、大きなスイッチング損でハードスイッチングされなければならなかったであろう。
【０２０９】
（インタバルｔc）
このインタバルに属する等価回路が図５５ｃに示されており、一方、波形が図５６ｂのインタバルｔCに示されている。スイッチＳ2をＯＮとすることで、この第３のインタバルｔCが終結され、それは、特定の目的の役に立つものではなく、移行をよりよく理解するためだけに含まれている。したがって、このインタバルはできる限り短く保たれるべきで、スイッチＳ1およびＳ2は同時にＯＮとすることができる。Ｓ2をＯＮとすることは、ハードスイッチングのプロセスである。しかしながら、それは低電圧の側で生じ、関係する寄生キャパシタのみがそれ自体の側である。
【０２１０】
（インタバルｔd）
ここで、図５５ｄの回路が図５６ｂのインタバルｔdに適用される。この時点まで漏れインダクタンスＬの電流はｉ2−ｉmで一定であり、それは、外部電圧が漏れインダクタンスに印加されておらず、そうしてその電圧ｖはゼロであったからである。この時点で、電圧ｖは−Ｖgになっており、それは、３つのスイッチＳ1、Ｓ2およびＳ’2が全てＯＮであるからである。これが意味することは、漏れインダクタンスの電流が素早く低下して負になるということである。それが−ｉmのレベルに到達するときＳ’2の電流はゼロとなる。これが、負の方向の導通を防止するためにスイッチＳ’2をＯＦＦとするべく最後の瞬間である。スイッチＳ’2をＯＦＦとすることでこのインタバルが終結する。
【０２１１】
（インタバルｔe）
このインタバルについての対応する等価回路が、図５５ｅに示されており、その波形が図５６ｂのインタバルｔeに見られる。Ｓ’2の枝における電流は、ここで負になりつつあるが、Ｓ’2のキャパシタを充電している。ＤからＤ’への移行の最後のインタバルにおけるのと同様に、Ｓ’2の容量を充電するためにｉが行過ぎなければならない。この結果再び、スイッチＳ’2の寄生キャパシタと漏れインダクタンスＬとの間に振動を生じる。前述のものと同じＲ−Ｃネットワークがこのリンギングを減衰する。一旦振動が消失すると、ＤＴSインタバルが到達され、そうして、Ｄ’からＤへの移行が終結される。
【０２１２】
漏れインダクタンスのある場合において、移行は、先に説明された、漏れインダクタンスの無い対称的および非対称的なソフトスイッチングと異なるということが指摘されるべきである。ＤからＤ’への移行は、ここで入力スイッチ電圧において速い単一の傾斜のみが観察されることを除いて、非対称的な移行に類似する。
【０２１３】
Ｄ’からＤへの移行は、漏れインダクタンスの存在によって実際に改善されている。第１に、Ｓ’2のボディ・ダイオードにおける反転回復損が、ずっと低い電流傾斜の結果として低減されるからである。第２に、Ｓ2をハードにＯＮとすることが回避できないことによる１／２・ＣＶ2の損失がＳ2の寄生容量に限定される。前の場合において（非絶縁変換器の対称的なおよび非対称的なソフトスイッチング）Ｓ2およびＳ’2の双方の寄生容量は、１／２・ＣＶ2の損失を経験していた。有効電圧は全ての場合においてＶgである。
【０２１４】
（実験による実証）
本発明の性能を実証するために３つのプロトタイプが構築された。
１．ガルバーニ絶縁が無く、４クォードラント電圧２方向スイッチを２つのＭＯＳＦＥＴで実現した、図４６ａのソフトスイッチングＤＣ変圧器変換器。
２．ガルバーニ絶縁が無く、２クォードラント電圧２方向スイッチを単一のＰチャンネルＭＯＳＦＥＴ／ダイオードで実現した、図４６ｂのソフトスイッチングＤＣ変圧器変換器。
３．ガルバーニ絶縁があり、４クォードラント電圧２方向スイッチを２つのＭＯＳＦＥＴで実現した、図４６ｄのソフトスイッチング絶縁ＤＣ変圧器スイッチング変換器。
【０２１５】
本発明の主要な性能の特長を実証するために、数多くのテストが行われた。第１に、明細書において詳細に説明されたようなＶＢＳ出力スイッチを備えるこの変換器に独特のソフトスイッチング機構の３つのタイプを実証するために数多くのテストがなされた。
１．図４６ａの非絶縁変換器の対称的なソフトスイッチングと、
２．図４６ａの非絶縁変換器の非対称的なソフトスイッチングと、
３．図４６ｄの絶縁変換器の独特なソフトスイッチング性能。
【０２１６】
前述のソフトスイッチング機構によってもたらされる際立った効率の改善を明らかに呈示するために、１００ｋＨｚから４００ｋＨｚまでの広い範囲の動作スイッチング周波数にわたって「ハードスイッチング」の等価物と、効率および波形の比較がなされる。とりわけ、図４６ａのソフトスイッチングの非絶縁変換器がそのハードスイッチングの等価物と比較され、そこでは、ＶＢＳ出力スイッチがＣＢＳ出力スイッチと置き換えられて、図１４ｃのハードスイッチングのタイミングを用いている。
【０２１７】
そして、図４６ｄの絶縁変換器のソフトスイッチングがテストされる。これによって、明らかに示されるのは、図４６ｄのＶＢＳスイッチングの実現によって、如何なる動作負荷比Ｄについても、殆ど理想的な性能と完全なソフトスイッチングがもたらされるということである。そして、完全なソフトスイッチング動作の効率上の利点とその低ノイズ性能への影響を明らかに呈示するために、意図的に「ハードスイッチング」のモードにあるＤ’からＤへの移行を備える同じ変換器の動作との比較がなされる。
【０２１８】
次に絶縁ＤＣ変換器のプロトタイプがデモンストレーションされて、広い動作範囲にわたる際立ったゼロのリプル入力電流特性、ならびに１つの動作点でのゼロに近いリプル出力電流と他の点での低リプル電流を示す。
【０２１９】
ＯＦＦラインのスイッチング変換器のプロトタイプの効率的な測定もまた含まれていて、広い２：１の入力電圧範囲にわたる高効率が確認される。
【０２２０】
最後に、ＤＣ変圧器の際立った特長を実証することに注意が向けられ、それは、サイズと重量が低減され、効率が向上されているのに加えて、同時に、通常の変換器の解決策と比べて、ＤＣ過負荷耐量を桁違いの大きさで向上させている。
【０２２１】
（非絶縁ＤＣ変圧器変換器のソフトスイッチング）
図４６ａのソフトスイッチング非絶縁ＤＣ変圧器スイッチング変換器のプロトタイプは、名目５０Ｗ、１０Ｖ出力用に構築された。入力電圧は、使用されるテストのタイプによって１３Ｖから２０Ｖの範囲にあった。１００ｋＨｚ、２００ｋＨｚ、３００ｋＨｚ、４００ｋＨｚという別個の値の一定スイッチング周波数が用いられて、ハードスイッチングおよびソフトスイッチングの性能をテストした。以下の構成成分の値が、ブレッドボードのプロトタイプに用いられた。
Ｓ1およびＳ’1はＩＲＦ３７１０（１００Ｖ／２８ｍΩ）、Ｓ2およびＳ’2はＳＵＰ７０Ｎ０６−１４（６０Ｖ／１４ｍΩ）、
Ｃ＝２×４．４μＦ／１００Ｖ、Ｃ1＝５×１０μＦ／５０Ｖ、Ｃ2＝２２００μＦ／２５Ｖ、
ＤＣ変圧器は０．８３ｉｎ3なる容量を有していた。
【０２２２】
（４クォードラントＶＢＳスイッチでの対称的なソフトスイッチング）
まず、スイッチング・デバイスのシーケンスおよびタイミングが調整されて、対称的なソフトスイッチングの場合が得られるようにし、すなわち、ＤからＤ’への移行について、図４８ｂの波形によって記述されたように、入力スイッチＳ1がＯＦＦとされる前に、出力スイッチＳ2がＯＦＦとされる。図５７ａにおいて、最上のトレースは入力スイッチの電圧の測定された波形を示し、最下のトレースは１００ｋＨｚでの出力スイッチＳ2の電圧を示す。対応する２００ｋＨｚ、３００ｋＨｚおよび４００ｋＨｚでの波形は、図５７ｂ、図５７ｃ、図５７ｄにそれぞれ示されており、電圧波形において対称的な先端および後端に示されるように、双方のスイッチについて明らかに対称的な振る舞いを呈示している。図５７ａ、図５７ｂ、図５７ｃ、図５７ｄに示されているように、入力スイッチＳ1にかかる電圧は完全にゼロに低下し、そうしてＤ’からＤへの移行の間の、達成するのが困難であるゼロ電圧スイッチングを可能としている。他の動作点でもさらなる実験が行われており、同様の、対称的なソフトスイッチング波形が観察され、全ての動作点でゼロのスイッチング損性能が確認されている。
【０２２３】
また、出力スイッチＶＢＳにかかる約２０Ｖの絶対値の異なる負の電圧ピークにも注意し、それは、分析によって予想されるようにＶg＝２０Ｖの入力ＤＣ電圧に対応する。加えて、ＤからＤ’への移行は明らかに、出力スイッチＳ2にかかる電圧波形において２つの別個のサブインタバルを示しており、最初は非常に速い負の傾斜のインタバルであり、それに続いて、ＡＣリプル電流のみによってずっと遅い正の傾斜がある。また如何にして、端部における電圧波形の移行が、４００ｋＨｚのスイッチング周波数ででも丸められて滑らかなものとされ、通常は高い周波数リンギングおよびハードスイッチングと関連するスパイク・ノイズが無いものとされるかに注意する。
【０２２４】
最大限の５０Ｗ電力出力で各別個の周波数で効率が測定され、データが以下の表Ｉにまとめられている。
【表１】
0003665023.tif 000003
【０２２５】
前記効率の測定には、全てのスイッチング・デバイスの寄生ドレイン−ソース容量のエネルギー蓄積による損失に関してソフトスイッチング方法の有効性を比較するために、ゲート駆動損が含まれていなかった。測定されたデータは明らかに、スイッチング損が実際に除去されたことを示しており、それは、４から１という広範囲のスイッチング周波数にわたって、約１％の小さな効率の劣化が観察されるからである。磁気回路の設計は、１００ｋＨｚのスイッチング周波数について最適化されており、より高い周波数にも同じサイズの磁気回路の設計が用いられていることにもまた注意すべきである。しかしながら、４００ｋＨｚのスイッチング周波数について最適化された設計は、結果として磁心サイズが小さくなるだけでなく、巻線のより低い平均長によって、銅損がより低いものとなり、また認められた１％の効率の劣化を実際に埋め合わせるために、さらに幾分か効率が向上される。
【０２２６】
このタイプのソフトスイッチングによる、高いスイッチング周波数でのこの高い効率性能が、同じプロトタイプにおいて得られるが、図１４ｃの真っ直ぐなタイミングに従わされる効率データであって、次に示されるようなハードスイッチングをもたらすものと、次に比較される。
【０２２７】
（２クォードラントＣＢＳスイッチでのハードスイッチング）
ここで、同じプロトタイプが、ＣＢＳ出力スイッチでおよび図１４ｃの真っ直ぐな駆動タイミングで動作するように変更され、それは、ＤからＤ’へのおよびＤ’からＤへの双方の移行のハードスイッチングおよび全体のハードスイッチングの性能をもたらす。図５８ａにおいて最上のトレースは入力スイッチの電圧の波形を示し、また最下のトレースは出力スイッチＳ2の１００ｋＨｚでの電圧を示す。２００ｋＨｚ、３００ｋＨｚおよび４００ｋＨｚでの対応する波形が図５８ｂ、図５８ｃ、図５８ｄにそれぞれ示されている。２つの電圧波形の立ち上がり端および立ち下がり端双方での高周波数リンギング電圧に注意するものとし、それは、高周波数でより顕著なものとなって、それ故に、高ＥＭＩノイズをもたらしている。絶縁の場合には、変圧器の漏れインダクタンスによって、このリンギングおよび電力損はさらにより顕著なものとなることに注意する。最大限の５０Ｗ電力での効率の比較は、表ＩＩにまとめられるようにさらにもっと際立っている。
【表２】
0003665023.tif 000004
【０２２８】
最初は１００ｋＨｚで、独特な変換器の構成およびその効率的なＤＣ変圧器構造によって、効率が９４％でなおも非常に高いことに注意する。しかしながら、スイッチング周波数が増大するにつれ、半導体デバイスのスイッチング損により効率は４００ｋＨｚで８０．７％までに低くかなり急に衰える。そして、殆ど１４％という効率の劣化は、前述のソフトスイッチングを実現していないことに直接起因すると考えられる。この比較は控えめでさえあり、それは、ソフトスイッチングの場合におけるＶＢＳスイッチは、ハードスイッチングの場合におけるＣＢＳスイッチよりも高い伝導損を有するからである。ソフトスイッチングおよびハードスイッチングの性能の４００ｋＨｚでの実際の損失の比較は、さらにもっと意味深く、９５．３％の効率は、８０．７％の効率を持つハードスイッチングの場合において招かれる損失と比較して約５（４．８５）倍も損失が低減していると言い換えられる。
【０２２９】
（非対称ソフトスイッチング）
ここで、スイッチング駆動のタイミングが変更されて、非対称ソフトスイッチングの場合が得られ、すなわち、ＤからＤ’への移行について、図５２ｂの波形に示されるように、出力スイッチＳ2がＯＦＦとされる前に、ここで入力スイッチＳ1がＯＦＦとされるものとなる。Ｄ’からＤへの移行の駆動タイミングは、対称ソフトスイッチングの場合におけるものと同じであり、すなわち、まず相補入力スイッチＳ’1をＯＦＦとすることによって第２の移行が開始される。図５９ａおよび図５９ｂにおいて、最上のトレースは、入力スイッチＳ1の電圧の波形を示しており、かつ最下のトレースは、２００ｋＨｚおよび４００ｋＨｚのスイッチング周波数それぞれでの出力スイッチＳ2の電圧を示す。対称ソフトスイッチングの場合において存在するＤからＤ’への移行に負のピークがないことによって、出力スイッチ電圧波形の形が非対称であることに注意する。加えて、ＤからＤ’への移行での入力スイッチでの電圧は、２つの別個の傾斜を有しており、それはさらに、波形に非対称性をもたらしている。しかしながら、Ｄ’からＤへの移行の間の入力スイッチ電圧の下降する傾斜は対称の場合におけるのと同じであり、そうして、結果として如何なる動作点においても入力スイッチのゼロの電圧スイッチングとゼロのスイッチング損を生じていることに注意する。実際、ＤからＤ’への移行の間の相補入力スイッチのゼロの電圧スイッチングもまた確認され、Ｄ’からＤへの移行の間ハードスイッチングされる出力スイッチのみを残している。
【０２３０】
（２クォードラントＶＢＳスイッチでの対称ソフトスイッチング）
ここで、出力４クォードラント・スイッチが、図４６ｂに示されるようなＰチャンネルＭＯＳＦＥＴとダイオードとの直列接続からなる２クォードラントＶＢＳスイッチと置き換えられる。対称ソフトスイッチングについて駆動シーケンスとタイミングが調整され、結果として図６０の対称ソフトスイッチング波形が生じる。４クォードラント・スイッチを実現することは、低出力電圧でのより低い伝導損のために、より効率的であるように思われる。
【０２３１】
（ソフトスイッチング絶縁ＤＣ変圧器変換器）
整流されたＡＣラインから動作する実用上のオフライン変換器のプロトタイプが構築され、ソフトスイッチング絶縁ＤＣ変圧器スイッチング変換器をテストする。２１０Ｖから４５０Ｖまでの入力ＤＣ電圧が、１００Ｗの名目電力で５Ｖの出力ＤＣ電圧に変換されて、２００ｋＨｚのスイッチング周波数で動作する。以下の値を備える構成要素が図３９ｂの変換器について用いられた。
Ｃ＝４７ｎＦ、Ｃ1＝１μＦ、Ｃ2＝３×１２００μＦ、Ｑ1⇒ＳＴＵ１０ＮＢ８０、Ｑ’1⇒ＳＴＰ４ＮＢ８０ＦＰ、Ｑ2＆Ｑ’2⇒ＳＴＶ１６０ＮＦ０３Ｌ
【０２３２】
２７：１のステップダウン巻数比を備える絶縁ＤＣ変圧器が、図３２のカスタム磁心構成を用い、および図３９ｂの絶縁ＤＣ変圧器スイッチング変換器の構成を用いて構築された。３つの磁気レッグを備えるカスタム磁心がフェライト強磁性材を用いて構築された。絶縁ＤＣ変圧器の容量は、０．７９ｉｎ3であった。
【０２３３】
絶縁変圧器の漏れインダクタンスが幾分回路の振る舞いを修正する絶縁変換器の場合についての、正しい駆動シーケンスおよびタイミングは、入力スイッチをＯＦＦとすることによって開始されるＤからＤ’への移行についての非対称ソフトスイッチングの場合におけるようである。絶縁ＤＣ変圧器変換器のソフトスイッチングの性能は、４５０ＶのＤＣ入力電圧での動作について図６１に示されている。この図の最上のトレースは、入力スイッチＳ1のドレイン−ソース電圧を表し、中間のトレースは出力スイッチＳ2のドレイン−ソース電圧を表し、そして最下のトレースは相補出力スイッチＳ’2のドレイン−ソース電圧を表す。図６１は移行の端部双方を表し、ＤからＤ’への移行端が入力スイッチＳ1の速い電圧上昇によって印付けられている。入力スイッチおよび出力スイッチにかかる電圧の全体の見た目は、幾分小さな相違のある非絶縁変換器での非対称ソフトスイッチングにおけるのと同じ波形に類似する。例えば、ＤからＤ’への移行は、図５９ａおよび図５９ｂの非対称ソフトスイッチングにおけるＤからＤ’への移行の２つの別個の傾斜と比較して、単一の傾斜へと低減されることに注意する。変圧器の漏れインダクタンスは、図５９ｂの入力スイッチにおける電圧の最初の急速な上昇を維持し（ピーク入力スイッチ電流による）、結果としてＤからＤ’への移行がずっと短くなる。図６１の最下のトレースから、相補出力スイッチ電圧がゼロに低減されることに注意し、またスイッチが、図６２ａにおいてこの移行を拡大して表示したものに示されるように、ＤからＤ’への移行の間ゼロ電圧でＯＮとされる。同様に、相補入力スイッチ電圧は、入力スイッチ電圧がピーク電圧に到達するときゼロ・ボルトに低下し、またスイッチング損をゼロとしてゼロ電圧でＯＮとされる。図６１のＤ’からＤへの移行を拡大して表示したものが図６２ｂに示されている。図６１および図６２ｂの双方から、ＡＣリプル電流のみに依存することによって、入力スイッチ電圧波形の一端がゆっくり低下することに注意する。入力スイッチ電圧はゼロに低減され、スイッチはゼロ電圧でＯＮとされて、結果としてＤ’からＤへの移行でスイッチング損がゼロとなる。また、Ｖg＝４５０Ｖおよびｎ＝２７について、等式（２６）による、出力スイッチでのおよそ１６．７Ｖの負の電圧ピークにも注意する。この性能はまた、一次側高電圧デバイスと相補出力スイッチＳ’2の完全なソフトスイッチングを明らかに結果として生じる３００Ｖの入力ＤＣ電圧について得られる、図６３ａおよび図６３ｂのソフトスイッチング波形によって示されるような如何なる動作点についても、実験的に確認される。Ｖg＝３００Ｖについて、等式（２６）による、出力スイッチの１１Ｖの負の電圧ピークに注意する。このスイッチは、Ｄ’からＤへの移行の間にハードスイッチング損を生じてＯＮとされるものに過ぎない。しかしながら、図６１および図６２ｂに示されるように、この負の電圧ピークは、ハードスイッチングがＶg＝４５０Ｖで一次側に残るならば４５０Ｖであるものと比べて、約１６．７Ｖに過ぎない。低電圧出力デバイスの寄生容量（この場合において３０Ｖの遮断電圧）は、ＣS2＝２９５０ｐＦである。ハードスイッチングさ��る電圧もまた非常に低いので（１６．７Ｖ）、電力損は実際には無視できてＰLOSS＝１／２・ＣS2ＶB2ｆS＝８０ｍＷに等しい。再度繰り返すと、これによって、高電圧の一次側で高電圧スイッチング・デバイスの完全なソフトスイッチングを有することの重要性、および低電圧の二次側で低電圧出力スイッチング・デバイスによる比較的重要でないスイッチング損が確認される。
【０２３４】
Ｖg＝４５０Ｖである高電圧一次側でハードスイッチングが起こっていたならば、実際のスイッチの容量は、
ＣQ1＝３５０ｐＦ  かつ  ＣQ'1＝９５ｐＦ  であるので  Ｃeq＝４４５ｐＦであり
計算される合計スイッチング損はＰ＝９Ｗとなり、それは二次の低電圧側でハードスイッチングの損失があるときよりも、９／０．０８２＝１１０という係数倍大きい。そうして、１００Ｗの変換器について、９％効率の低減する高電圧一次側の部分的なソフトスイッチングによって、ハードスイッチングが低電圧の二次側に移されるとき無視できるスイッチング損が導かれる。
【０２３５】
（ハードスイッチング動作での比較）
前述のソフトスイッチングのモードにおける４クォードラントＶＢＳスイッチでの効率は、９４．１５％であると測定された。通常は非常に困難なＤ’からＤへの移行が極めて重要であることを例示するために、スイッチの駆動シーケンスおよびタイミングが変更され、結果としてＤ’からＤへの移行のみのハードスイッチングを生じ、その結果、プロトタイプで測定されたように、効率が８７．９％へと劇的に低減する。ＤからＤ’への移行はなおもソフトスイッチングモードに残されていたことに注意する。この移行のハードスイッチングは、漏れインダクタンスに蓄積されるエネルギーによって付加的に大きな損失を結果として生じるだけでなく、回路によって許容されることのない大きな電圧のスパイク・ノイズを結果として生じ、プロトタイプで実現されたものよりも高い、入力スイッチの電圧定格が必要とされる。
【０２３６】
（入力および出力インダクタ・リプル電流の測定）
まず、リプル電流の性能が２つの動作点で測定された。示されている波形は以下の順序にある。最上のトレースは主スイッチＳ1のドレイン−ソース電圧である。２番目のトレースは絶縁変圧器の一次電流であり、３番目のトレースは０．５Ａ／ｄｉｖでの入力インダクタ電流リプルであり、最下のトレースは２Ａ／ｄｉｖでの出力インダクタ電流リプルである。図６４は、２７０ＶのＤＣ入力電圧で得られるこれらの波形を示す。入力インダクタ・リプル電流はおよそ１００ｍＡのピークピークに過ぎず、それ故、それは実際にはゼロのリプル電流である。出力インダクタ・リプル電流もまた非常に小さく、およそ３Ａのピークピークが測定される。これは、名目ＤＣ負荷電流が２０Ａであることを考えると１５％というかなり低いリプル電流である。
【０２３７】
（効率の測定）
２１０ＶのＤＣから４５０ＶのＤＣまでの動作範囲にわたって、効率の測定が行われ、得られたデータが図６５に示される。変換器それ自体の性能を強調するために、効率の測定には駆動損が含まれておらず、電力段階の損失のみが含まれていた。１００Ｗの出力電力について測定がなされたが、その固有の高ＤＣ過負荷耐量のために、変換器は、効率がわずかおよそ１％だけ低下して１５０Ｗで連続的に動作することができた。効率は、実際には連続していて、Ｖg＝２４０ＶからＶg＝４５０Ｖまでの広い電圧範囲にわたって非常に高いものであるということに注意する。この効率の測定によって、新規なソフトスイッチングの技術の２つの最も重要な特性が確認され、すなわち
ソフトスイッチングは、動作点から独立しており、そして動作範囲全体にわたって等しく有効であり、
ソフトスイッチング損は、全体の高い効率によって実証されるように実用上除去されている。
【０２３８】
この極めて有効なソフトスイッチングによって初めて、効率が少しだけ低下するスイッチング周波数を、付加的に増大させることが可能となる。続いてこれによって、変換器のサイズおよび重量をさらに大きく低減することが可能となり、一方、全体の効率と低い温度上昇は保持される。
【０２３９】
（過負荷電流テスト−非対称ソフトスイッチング）
ＤＣ過負荷電流のテストのために、スイッチの適切な駆動シーケンスおよびタイミングで非対称ソフトスイッチングが使用された。大きな過負荷耐量をテストするために、まず、ＵＵ様磁心構造のインダクタ・レッグにおいて６ミルの間隙を有するＤＣ変圧器が構築された。変換器は、Ｄ＝０．８の名目負荷比および１０Ｖで５Ａの出力電流、それ故、およそ１３Ｖの入力電圧で、動作するよう調整された。これらの名目条件の下での３つのインダクタのリプル電流が、２μｓ／ｄｉｖの時間スケールで図６６ａに示されている（最上のトレースは出力インダクタ電流であり、２番目のトレースは入力インダクタ電流であり、３番目のトレースは中間インダクタ電流である）。なおも存在するＡＣ電圧の不整合による出力インダクタ・リプル電流は２Ａのピークピークであり、一方、ｉ1およびｉmのリプル電流はそれぞれ３Ａのピークピーク未満であるということに注意する。
【０２４０】
これらの名目の条件および５Ａの負荷電流の下で、効率は９５．４５％であると測定された。ブレッドボードのプロトタイプの設計は、過負荷電流耐量をテストするという目的で構築されており、効率を最適化するためではないということに注意し、それは、最低のＯＮ抵抗デバイスのような最新技術水準の構成要素が用いられなかったからである。
【０２４１】
そして、プロトタイプの設計に、１Ｈｚのパルス周波数と２ｍｓのパルス期間（過負荷期間）を用いる大きなパルス過負荷電流を流して、過負荷電流耐量をテストした。図６６ｂ（２μｓ／ｄｉｖの時間スケール）に示されるように、１２２Ａの過負荷耐量が、２４倍を上回る有効過負荷耐量について実証された。図６６ｃは、出力スイッチ電圧の後端の特性負電圧を示し、変換器がこの過負荷電流テストのためのソフトスイッチングモードにおいて動作していたことを確認する。
【０２４２】
この過負荷の大きさを全体に釣り合わせるために、この設計を、ＤＣ変圧器が用いられずに２つの別個の磁心、すなわち、入力インダクタと中間インダクタを図２４ａの単一磁心に組み合わせたものと、ＤＣバイアスを備える出力インダクタについて図２４ｃにおけるような対応する空気間隙を備えるもう１つの別個の磁心と、が用いられていた別のものと比較する。２つの別個の磁心は、各々１２０Ａの５倍または６００アンペア回数を支持しなければならず、そうして、飽和を回避するために、各磁心は、１０ＤＣアンペア回数当たり２ミルの空気間隙という規準に基づいて合計で１２０ミルまたは３ｃｍ（！）の空気間隙を有さなければならず、それによって、０．２５Ｔ（テスラ）のＤＣ磁束密度が導かれる。そのような空気間隙では強磁性材もまた完全に取り残され、それは、それが、空気磁心のコイルのインダクタンス・レベルを超えてそれを上昇させるのに実際上何の寄与もしないからである。結果として、全ての巻線におけるＡＣリプル電流は巨大で実用的でないものとなる。しかしながら、本発明のＤＣ変圧器は、あらゆるリプル電流を備える２４倍を超える出力ＤＣ電流の過負荷を、なおも名目５Ａ負荷電流と同じレベルで支持することができた。
【０２４３】
（結論）
現在の技術水準のスイッチングＤＣ−ＤＣ変換器を通り一遍眺めても、それらの電力と関係なく、磁気構成要素が、変換器の全体のサイズと重量の双方を支配しており、損失の合計の半分以上に寄与していることが明らかとなる。
【０２４４】
磁気構成要素のサイズを、そしてそれ故に、変換器全体のサイズと重量を低減しようという過去の殆ど全ての試みは、結果としてスイッチング周波数を極端に増大させてしまった。スイッチング周波数を増大させると、最初は磁気構成要素のサイズを小さくすることが可能である一方で、磁気構成要素においてずっと電力損が増大し（磁心損、表皮効果および近接効果）ならびに半導体デバイスのスイッチングおよび駆動損によって、すぐに見返りが消失することとなり、すなわち、損失が増大していることから、構成要素の温度上昇を受け入れ可能なレベルにまで低減するために、熱を消散させるヒートシンクのサイズと重量を大きくすることが必要となる。最終的には、変換器の全体のサイズは、マグネティクスがより小さくなっているにもかかわらず殆ど減少されない。そうして、解決法がうまく成功するには、磁気構成要素のサイズが大きく低減され、かつ適切および高いスイッチング周波数での効率が実質的に向上されなければならない。
【０２４５】
本発明は、これらの要件を双方とも満たす。ＤＣ変圧器の新しいマグネティクスは、特別なスイッチング回路と結びついて、変換器の、さもなければ別々であった磁気構成要素の全てが、前例の無い方法で単一の共通磁心に結合されることを可能とする。非常に不利益な、大きなＤＣバイアス電流が、各磁気巻線に存在しており、それ故に、それらの対応する大きなＤＣ磁束は、共通磁心におけるＤＣ磁束の合計が如何なる動作負荷比Ｄについてもゼロに低減されるような方法で処理される。スイッチング変換器のマグネティクスの不可避の部分であるとこれまで考えられていた大きな空気間隙が、新しいＤＣ変圧器では完全に除去されている。過去に避けることができないと思われていたもの、すなわち、以前は常に存在した空気間隙における不利益なＤＣエネルギーの蓄積も、また完全に除去された。結果として得られる磁気構造は、ＤＣ磁束バイアスを全く持たないＡＣ変圧器のように振る舞い、それ故、スイッチング変換器は、対応してサイズが低減し、効率が向上して動作する。さらには、自動的にＤＣアンペア回数が打ち消されるため、新しいＤＣ変圧器は簡単に動作することが示されており、ＤＣ過負荷耐量が途方もなく大きくなっていて、それは、名目負荷電流よりも大きなオーダーの大きさである。
【０２４６】
本発明の別の観点は、特別なソフトスイッチング手法を実現することであり、それは、ゼロ電圧にあるものを除く全てのスイッチング・デバイスをＯＮとすることであり、それ故、スイッチング損がなく、一方、低電圧の二次側にある唯一のスイッチング・デバイスのみがハードスイッチングを経験するが、非常に低い電圧であって、それ故、無視できるスイッチング損を生成する。この非常に有効なソフトスイッチングは、結果として効率をさらに向上させ、変換器のサイズを低減し、放射ＥＭＩノイズをずっと低減し、半導体スイッチング・デバイスにかかるストレスを低くし、そうして、変換器の信頼性を増大する。変換器のサイズと重量を、始めて、既に達成された極めて高い効率を劣化させることなく、スイッチング周波数の増大によってさらに低減することができる。さらには、４つのスイッチング・デバイスの適切な駆動シーケンスおよびタイミングのみを用いてそれを簡単に実現するにもかかわらず、全てのスイッチング・デバイスの寄生ドレイン−ソース容量によるスイッチング損は、絶縁変換器において実際には除去されており、そのような高い効率の性能が動作範囲全体にわたって維持される。
【０２４７】
独特のＤＣ変圧器構造および特別なソフトスイッチング動作を備える新しい変換器は、予期されない驚くべき結果を生じ、すなわち、９４．５％の効率を持つ、絶縁４５０Ｖから５Ｖの１００Ｗ変換器の実験用プロトタイプに示されるように、磁気構成要素をサイズと重量において実質的に低減し、同時に効率を劇的に改善して過負荷耐量を増大した。比較として、現在の技術水準変換器は８８％未満の効率で動作し、本発明の電力損よりも２００％から３００％高い電力損を有する。
【０２４８】
最後に本発明は、広い動作範囲にわたって入力でゼロのリプル電流、ならびに、限られた動作範囲について出力でゼロのリプル電流といった、導通したＥＭＩノイズの低減に寄与する、さらなる性能の向上を提供する。
【０２４９】
発明の特定の実施例がここに記述されて例示されているけれども、当業者は直ちに変更を行うものと認められる。したがって、特許請求の範囲はそのような変更およびそれと等価のものをカバーするよう解釈されることが意図されている。
【図面の簡単な説明】
【図１ａ】  従来技術のバック変換器のトポロジーを示す。
【図１ｂ】  バック変換器の一例であって、スイッチングＤＣ−ＤＣ変換器のインダクタが、三角ＡＣリプル電流成分に加えてＤＣバイアス電流ＩDCを有することを示す。
【図２ａ】  ＤＣ電流成分を有さない純粋なＡＣインダクタが、磁心材路に空気間隙を持たずに実現されることを示す。
【図２ｂ】  図２ａのＡＣインダクタの鎖交磁束対電流特性を示す。
【図３ａ】  ＤＣバイアス電流を持つインダクタが、強磁性磁心材の飽和を防止するために磁（束）路に空気間隙を有さなければならないことを示す。
【図３ｂ】  間隙の無い磁心インダクタンスＬの空気間隙ｇを持つインダクタンスＬgへの大きな低減を示す。
【図４ａ】  従来技術のフライバック変換器である。
【図４ｂ】  フライバック変換器の変圧器が空気間隙を有さなければならないことを示す。
【図５】  磁心に必要とされる空気間隙による、図４ａのフライバック変換器の変圧器磁化インダクタンスの大きな低減を示す。
【図６ａ】  空気間隙および強磁性材に加えて、固定反対（逆）バイアスを提供するために磁束路に挿入される小さな永久磁石をも有する特別な磁心構造で実現されるインダクタを示す。
【図６ｂ】  巻線における高いＤＣ電流による正のＤＣバイアスへの永久磁石反対バイアスの作用を示す。
【図６ｃ】  磁束振幅が、インダクタの巻線における小さなまたはゼロのＤＣ電流に対する磁束飽和特性の負の部分に制約されることを示す。
【図７ａ】  従来技術の結合インダクタ・カク（Ｃｕｋ）変換器である。
【図７ｂ】  （２つの異なる負荷比Ｄ1およびＤ2について）結合に先立つ２つのインダクタにおける同一のＡＣ電圧波形を、共通の磁心でそれらを一体化するための条件として示す。
【図８ａ】  図７ａの各インダクタが、別々に用いられるとき、適切な空気間隙を有さなければならないことを示す。
【図８ｂ】  図７ａの各インダクタが、別々に用いられるとき、適切な空気間隙を有さなければならないことを示す。
【図８ｃ】  それぞれの空気間隙による各インダクタのインダクタンス値の劣化を示す。
【図８ｄ】  それぞれの空気間隙による各インダクタのインダクタンス値の劣化を示す。
【図９ａ】  結合インダクタを実現するには、空気間隙を有さなくてはならず、それは図８ａおよび図８ｂの元の別々のインダクタの２つの空気間隙の合計であることを示す。
【図９ｂ】  結合磁束対アンペア回数の特性であって、空気間隙の増大によってインダクタンス値の劣化がいっそう高くなっているものを示す。
【図１０ａ】  入力インダクタ巻線の側に集中する空気間隙での結合インダクタの実現を示す。
【図１０ｂ】  図１０ａから導かれ、漏れインダクタンスが完全に出力インダクタの巻線の側に集中し、それ故出力インダクタ巻線においてゼロのリプル電流を示す回路モデルである。
【図１１ａ】  図７ａのものとは反対の出力インダクタの巻線の極性と接続されて、ＤＣアンペア回数の減算を引き起こす結合インダクタ・マグネティクスを示す。
【図１１ｂ】  図１１ａにおける接続の大きな電圧不整合によって、入力および出力インダクタの双方に大きなリプル電流がもたらされることを示す。
【図１２ａ】  従来技術のソフトスイッチング・バック変換器の四つの回路モデルのひとつを示す。
【図１２ｂ】  従来技術のソフトスイッチング・バック変換器の四つの回路モデルのひとつを示す。
【図１２ｃ】  従来技術のソフトスイッチング・バック変換器の四つの回路モデルのひとつを示す。
【図１２ｄ】  従来技術のソフトスイッチング・バック変換器の四つの回路モデルのひとつを示す。
【図１３】  図１２のバック変換器におけるソフトスイッチングを達成するのに必要とされる負の値を持つ高いリプル電流の必要性を例示するタイミング図である。
【図１４ａ】  入力スイッチＳ1、相補入力スイッチＳ’1、出力スイッチＳ2および相補出力スイッチＳ’2として理想のスイッチを用いる本発明の簡略化された回路図である。
【図１４ｂ】  電流２方向スイッチ（ＣＢＳ）および電圧２方向スイッチ（ＶＢＳ）として実現されるこれらのスイッチを示す。
【図１４ｃ】  図１４ｂの回路図における理想スイッチの相対的な状態を定義するスイッチ・タイミング図であって、それらの同期された動作が示されている。
【図１５ａ】  ４クォードラント・スイッチの記号を示す。
【図１５ｂ】  図１５ａのスイッチが電流２方向性でも、電圧２方向性でもあることを示す。
【図１５ｃ】  ひとつの可能性として、このスイッチを２つのＭＯＳＦＥＴ様デバイスで実現したものを示す。
【図１５ｄ】  ２クォードラント電流２方向スイッチ（ＣＢＳ）の記号を示す。
【図１５ｅ】  図１５ｄのスイッチは、電流をいずれの向きにも流すが、ひとつの極性の電圧のみを遮断することを示す。
【図１５ｆ】  ひとつの可能性として、このスイッチを単一のＭＯＳＦＥＴ様デバイスを用いて実現したものを示す。
【図１５ｇ】  ２クォードラント電圧２方向スイッチ（ＶＢＳ）の記号を示す。
【図１５ｈ】  図１５ｇのスイッチは、いずれの極性の電圧も遮断するが、一方向のみ電流を流すことを示す。
【図１５ｉ】  ひとつの可能性として、このスイッチを整流ダイオードと直列の単一ＭＯＳＦＥＴ様デバイスを用いて実現したものを示す。
【図１６ａ】  図１４ｂの変換器のインタバルＤＴSについて得られるスイッチングされたネットワークを示す。
【図１６ｂ】  図１４ｂの変換器の相補インタバルＤ’ＴSについて得られるスイッチングされたネットワークを示す。
【図１６ｃ】  図１４ｂの本発明の線形ＤＣ電圧変換比を示すグラフである。
【図１７ａ】  図１４ｂの変換器についての閉ループ調整器（レギュレータ）を示す。
【図１７ｂ】  図１７ａの変換器の出力ＤＣ電圧を調整する電子制御によって提供される可変負荷比Ｄを示す。
【図１７ｃ】  三つのインダクタの電流間の基本的な関係を確立するのに用いられる相補インタバルＤ’ＴＳについてスイッチングされたネットワークを示す。
【図１８ａ】  インタバルＤＴSの間のインダクタ電流の方向とインダクタ電圧の正の極性を添えて図１４ｂの変換器を示す。
【図１８ｂ】  ＴSなる完全なサイクルの間、図１８ａの３つのインダクタに存在するＡＣ電圧を示す。
【図１９ａ】  反対方向の２つのＤＣ電流が結果としてゼロのＤＣ磁束を生じることを示す。
【図１９ｂ】  反対のＤＣ電流が結果として磁心にゼロのＤＣ磁束を生じる２つの巻線を持つ磁気回路を示す。
【図１９ｃ】  ドットの付いた一端に流れ込むＤＣ電流がどのように正のＤＣアンペア回数および正のＤＣ磁束を生成するかを示す。
【図１９ｄ】  ドットの付いた一端から流れ出るＤＣ電流がどのように負のＤＣアンペア回数および負のＤＣ磁束を生成するかを示す。
【図２０ａ】  ＡＣ電圧が同位相となるドットの付いた一端を決定する電気テストを示す。
【図２０ｂ】  図２１の本発明のＤＣ変圧器の巻線についてのドットの付いた一端の測定を示す。
【図２１】  本発明の第一の実施例を示す。
【図２２】  図２１のＤＣ変圧器のＤＣ磁気抵抗モデルの図である。
【図２３ａ】  インダクタ巻線の巻数が等しくなく、図２３ｂの磁心におけるＤＣ磁束が十分な場合のＤＣ磁気抵抗モデルの図である。
【図２３ｂ】  巻線の巻数不整合により大きな空気間隙を有する磁心。
【図２４ａ】  空気間隙を有さなければならない１つの磁気素子へと結合される図１４ｂの変換器の入力インダクタおよび中間インダクタを示す。
【図２４ｂ】  図２４ａのマグネティクスについて磁性材飽和特性の正の部分での動作を示すグラフである。
【図２４ｃ】  図１４ｂの変換器の別の出力インダクタが空気間隙を有さなければならないことを示す。
【図２４ｄ】  負荷電流Ｉ2の方向が、負のアンペア回数によって磁性材飽和特性の負の部分で動作が行われるようなものであることを示すグラフである。
【図２４ｅ】  空気間隙無しに単一ループ磁心ＤＣ変圧器を実現したものを用いる本発明の別の実施例を示す。
【図２４ｆ】  図２４ｅのＤＣ変圧器についての磁束対アンペア回数特性のグラフであって、間隙の無い材料の大きな傾斜を示しており、また磁性材飽和特性の真ん中に集中している。
【図２５】  各インダクタ巻線がそれぞれのＤＣバイアス電流を流している図２１のＤＣ変圧器のモデルを示す。
【図２６】  図２５のＤＣ変圧器モデルの新しい記号を示す。
【図２７ａ】  補助キャパシタＣにおける電流が常にｉ1＋ｉm−ｉ2に等しく、その３つのインダクタ電流の方向が図２１で指定されるという共通した特性を全てが共有する、図２１に示される本発明の１２の等価な変形の１つを示す。ただし、補助キャパシタをもつ枝および補助入力スイッチＳ’1は、図において太線で強調されている。
【図２７ｂ】  補助キャパシタＣにおける電流が常にｉ1＋ｉm−ｉ2に等しく、その３つのインダクタ電流の方向が図２１で指定されるという共通した特性を全てが共有する、図２１に示される本発明の１２の等価な変形の１つを示す。ただし、補助キャパシタをもつ枝および補助入力スイッチＳ’1は、図において太線で強調されている。
【図２７ｃ】  補助キャパシタＣにおける電流が常にｉ1＋ｉm−ｉ2に等しく、その３つのインダクタ電流の方向が図２１で指定されるという共通した特性を全てが共有する、図２１に示される本発明の１２の等価な変形の１つを示す。ただし、補助キャパシタをもつ枝および補助入力スイッチＳ’1は、図において太線で強調されている。
【図２７ｄ】  補助キャパシタＣにおける電流が常にｉ1＋ｉm−ｉ2に等しく、その３つのインダクタ電流の方向が図２１で指定されるという共通した特性を全てが共有する、図２１に示される本発明の１２の等価な変形の１つを示す。ただし、補助キャパシタをもつ枝および補助入力スイッチＳ’1は、図において太線で強調されている。
【図２７ｅ】  補助キャパシタＣにおける電流が常にｉ1＋ｉm−ｉ2に等しく、その３つのインダクタ電流の方向が図２１で指定されるという共通した特性を全てが共有する、図２１に示される本発明の１２の等価な変形の１つを示す。ただし、補助キャパシタをもつ枝および補助入力スイッチＳ’1は、図において太線で強調されている。
【図２７ｆ】  補助キャパシタＣにおける電流が常にｉ1＋ｉm−ｉ2に等しく、その３つのインダクタ電流の方向が図２１で指定されるという共通した特性を全てが共有する、図２１に示される本発明の１２の等価な変形の１つを示す。ただし、補助キャパシタをもつ枝および補助入力スイッチＳ’1は、図において太線で強調されている。
【図２７ｇ】  補助キャパシタＣにおける電流が常にｉ1＋ｉm−ｉ2に等しく、その３つのインダクタ電流の方向が図２１で指定されるという共通した特性を全てが共有する、図２１に示される本発明の１２の等価な変形の１つを示す。ただし、補助キャパシタをもつ枝および補助入力スイッチＳ’1は、図において太線で強調されている。
【図２７ｈ】  補助キャパシタＣにおける電流が常にｉ1＋ｉm−ｉ2に等しく、その３つのインダクタ電流の方向が図２１で指定されるという共通した特性を全てが共有する、図２１に示される本発明の１２の等価な変形の１つを示す。ただし、補助キャパシタをもつ枝および補助入力スイッチＳ’1は、図において太線で強調されている。
【図２７ｉ】  補助キャパシタＣにおける電流が常にｉ1＋ｉm−ｉ2に等しく、その３つのインダクタ電流の方向が図２１で指定されるという共通した特性を全てが共有する、図２１に示される本発明の１２の等価な変形の１つを示す。ただし、補助キャパシタをもつ枝および補助入力スイッチＳ’1は、図において太線で強調されている。
【図２７ｊ】  補助キャパシタＣにおける電流が常にｉ1＋ｉm−ｉ2に等しく、その３つのインダクタ電流の方向が図２１で指定されるという共通した特性を全てが共有する、図２１に示される本発明の１２の等価な変形の１つを示す。ただし、補助キャパシタをもつ枝および補助入力スイッチＳ’1は、図において太線で強調されている。
【図２７ｋ】  補助キャパシタＣにおける電流が常にｉ1＋ｉm−ｉ2に等しく、その３つのインダクタ電流の方向が図２１で指定されるという共通した特性を全てが共有する、図２１に示される本発明の１２の等価な変形の１つを示す。ただし、補助キャパシタをもつ枝および補助入力スイッチＳ’1は、図において太線で強調されている。
【図２７ｌ】  補助キャパシタＣにおける電流が常にｉ1＋ｉm−ｉ2に等しく、その３つのインダクタ電流の方向が図２１で指定されるという共通した特性を全てが共有する、図２１に示される本発明の１２の等価な変形の１つを示す。ただし、補助キャパシタをもつ枝および補助入力スイッチＳ’1は、図において太線で強調されている。
【図２８ａ】  ２つのＮチャンネルＭＯＳＦＥＴトランジスタＱ1およびＱ’1のハイ側のドライバ構成と、２つのＭＯＳＦＥＴ様デバイスからなる複合スイッチＱ2を用いて実現した図２１のＶＢＳ出力スイッチＳ2とで、図２１の本発明の全ＭＯＳＦＥＴトランジスタを実現したものを示す。
【図２８ｂ】  直接駆動構成においてソースが接地されたＰチャンネルＭＯＳＦＥＴトランジスタＱ’1を示す。
【図２９ａ】  出力インダクタにおけるゼロのリプル電流について調節するための小さな空気間隙を持つＤＣ変圧器を用いての、図２１の本発明のＤＣ変圧器の別の実施例である。
【図２９ｂ】  図２９ａのＤＣ変圧器回路の簡略化された等価磁気回路モデルを示す。
【図２９ｃ】  さらに簡略化された図２９ｂのモデルを示す。
【図２９ｄ】  出力においてゼロのリプル電流を呈示する等価回路モデルを示す。
【図３０】  本発明の別の実施例であって、出力インダクタ・リプル電流を低減するのに小さな外部インダクタＬextを使用するものを示す。入力および中間インダクタの巻数は、出力インダクタの巻数の２倍であることに注意する。
【図３１】  負荷比Ｄ＝１／２でゼロの出力リプル電流となるＤ＝１／２をほぼ中心とする図３０の変換器の動作範囲のグラフである。
【図３２】  図３３の変換器のためのカスタム磁心構成を用いて漏れレッグＬＬが構築される、本発明のための磁心構造の実施例を等角投影図で示す。
【図３３】  ＤＣ変圧器が追加の磁気漏れレッグＬＬで構築される、本発明の実施例の回路図である。
【図３４】  出力インダクタＬ2が、空気間隙の無いＥＥ様磁心における、ＤＣ変圧器で用いられる直列の巻数Ｎの２つの同一の巻線Ｌ2aおよびＬ2bに分けられる本発明の別の実施例の回路図である。
【図３５ａ】  本発明の別の実施例を示す。
【図３５ｂ】  図３５ａの中間インダクタが巻数比１：１の絶縁変圧器で置き換えられる別の実施例が示される。
【図３６ａ】  絶縁変換器および単一ループ磁心における合計ＤＣアンペア回数がゼロの絶縁ＤＣ変圧器を示す本発明の好ましい実施例を示す。
【図３６ｂ】  相補インタバルＤ’ＴSの間の図３６ａの変換器の等価回路モデルを示す。
【図３６ｃ】  図３６ａの絶縁変換器の絶縁ＤＣ変圧器における巻線の実際の配置を示す。
【図３７ａ】  絶縁変圧器を磁化インダクタンスおよびＤＣバイアス電流Ｉmで表した図３６ａの絶縁ＤＣ変圧器のモデルを示す。
【図３７ｂ】  図３７ａの絶縁ＤＣ変圧器モデルの新しい記号を示す。
【図３８ａ】  図２７ａ乃至図２７ｌの非絶縁変換器から得られる等価な８つの様々な絶縁変換器の１つを示す。
【図３８ｂ】  図２７ａ乃至図２７ｌの非絶縁変換器から得られる等価な８つの様々な絶縁変換器の１つを示す。
【図３８ｃ】  図２７ａ乃至図２７ｌの非絶縁変換器から得られる等価な８つの様々な絶縁変換器の１つを示す。
【図３８ｄ】  図２７ａ乃至図２７ｌの非絶縁変換器から得られる等価な８つの様々な絶縁変換器の１つを示す。
【図３８ｅ】  図２７ａ乃至図２７ｌの非絶縁変換器から得られる等価な８つの様々な絶縁変換器の１つを示す。
【図３８ｆ】  図２７ａ乃至図２７ｌの非絶縁変換器から得られる等価な８つの様々な絶縁変換器の１つを示す。
【図３８ｇ】  図２７ａ乃至図２７ｌの非絶縁変換器から得られる等価な８つの様々な絶縁変換器の１つを示す。
【図３８ｈ】  図２７ａ乃至図２７ｌの非絶縁変換器から得られる等価な８つの様々な絶縁変換器の１つを示す。
【図３９ａ】  図３０の変換器の絶縁バージョンを示す。
【図３９ｂ】  図３３の変換器の絶縁バージョンを示す。
【図３９ｃ】  図３４の変換器の絶縁バージョンを示す。
【図４０】  図３６の変換器のＶＢＳ出力スイッチを２つのＭＯＳＦＥＴで実現する別の実施例を示す。
【図４１】  図３６ａの変換器のＶＢＳ出力スイッチをＰチャンネルＭＯＳＦＥＴ／ダイオードで実現した別の実施例を示す。
【図４２】  図４０の変換器の２出力の実施例を示す。
【図４３】  オートトランスを用いる本発明の別の実施例を示す。
【図４４ａ】  ｖL1＝Ｌ1ｄｉ1／ｄｔで記述されるＡＣ電圧とインダクタＬ1のリプル電流波形のグラフである。
【図４４ｂ】  ｖL2＝−Ｌ2ｄｉ2／ｄｔで記述されるＡＣ電圧とインダクタＬ2のリプル電流波形のグラフである。
【図４５ａ】  図１８ａの変換器の入力および中間インダクタ電流の合計の時間領域波形を示す。
【図４５ｂ】  図１８ａの変換器の出力インダクタ電流の時間領域波形を示す。
【図４５ｃ】  図１８ａの変換器の３つのインダクタのＤＣ電流の合計を示し、それはゼロに等しい。
【図４５ｄ】  ３つの組み合わされたリプル電流の時間領域波形である。
【図４５ｅ】  図１８ａの変換器の補助キャパシタＣの電流のグラフであって、それはＤ’ＴS時間インタバルの間しか存在せず、Ｄ’ＴS時間インタバルの終わりで負の部分ＩNを持つＡＣリプル成分のみから成る。
【図４６ａ】  電圧２方向スイッチを２つのＭＯＳＦＥＴで実現した全ＭＯＳＦＥＴの実現を示す。
【図４６ｂ】  同じものをＭＯＳＦＥＴ／ダイオードで実現したものを示す。
【図４６ｃ】  各ＭＯＳＦＥＴ電流２方向スイッチ（ＣＢＳ）が、理想スイッチ、寄生ボディ・ダイオードおよび寄生容量の並列接続からなる複合スイッチで置き換えられ、かつ出力２ＭＯＳＦＥＴ電圧２方向スイッチ（ＶＢＳ）が、理想スイッチ、背中合せ（バック−ツゥ−バック）寄生ボディ・ダイオードおよび等価な寄生容量の並列接続から成る複合スイッチで置き換えられる図４６ａの変換器の回路モデルを表す。
【図４６ｄ】  ソフトスイッチングの分析に用いられる絶縁変換器を示す。
【図４６ｅ】  一次側において絶縁変換器が磁化インダクタンスＬmおよび漏れインダクタンスＬで置き換えられ、二次側は変圧器巻数比ｎ：１を用いて一次側に反映される図４６ｄの等価回路モデルを表す。
【図４６ｆ】  各半導体スイッチがその各々の回路モデルで置き換えられた、図４６ｅの変換器の回路モデルを表す。
【図４７ａ】  対称なソフトスイッチング動作の場合におけるＤＴSからＤ’ＴSへの移行に関する４つの変換器回路モデルの１つを示す。
【図４７ｂ】  対称なソフトスイッチング動作の場合におけるＤＴSからＤ’ＴSへの移行に関する４つの変換器回路モデルの１つを示す。
【図４７ｃ】  対称なソフトスイッチング動作の場合におけるＤＴSからＤ’ＴSへの移行に関する４つの変換器回路モデルの１つを示す。
【図４７ｄ】  対称なソフトスイッチング動作の場合におけるＤＴSからＤ’ＴSへの移行に関する４つの変換器回路モデルの１つを示す。
【図４８ａ】  図４６ａの回路のＤＴSからＤ’ＴSへの移行とインダクタ電流との関係のグラフである。
【図４８ｂ】  対称なソフトスイッチング動作の場合のＤＴSからＤ’ＴSへの移行とスイッチ駆動信号および電圧との特性波形のグラフである。
【図４９ａ】  対称なソフトスイッチング動作の場合のＤ’ＴSからＤＴSへの移行に関する４つの変換器回路モデルの１つを示す。
【図４９ｂ】  対称なソフトスイッチング動作の場合のＤ’ＴSからＤＴSへの移行に関する４つの変換器回路モデルの１つを示す。
【図４９ｃ】  対称なソフトスイッチング動作の場合のＤ’ＴSからＤＴSへの移行に関する４つの変換器回路モデルの１つを示す。
【図４９ｄ】  対称なソフトスイッチング動作の場合のＤ’ＴSからＤＴSへの移行に関する４つの変換器回路モデルの１つを示す。
【図５０ａ】  図４６ａの回路におけるＤ’ＴSからＤＴSへの移行とインダクタ電流との関係のグラフである。
【図５０ｂ】  対称なソフトスイッチング動作の場合のＤ’ＴSからＤＴSへの移行とスイッチ駆動信号および電圧との特性波形のグラフである。
【図５１ａ】  非対称なソフトスイッチング動作の場合のＤＴSからＤ’ＴSへの移行に関する４つの変換器回路モデルの１つを示す。
【図５１ｂ】  非対称なソフトスイッチング動作の場合のＤＴSからＤ’ＴSへの移行に関する４つの変換器回路モデルの１つを示す。
【図５１ｃ】  非対称なソフトスイッチング動作の場合のＤＴSからＤ’ＴSへの移行に関する４つの変換器回路モデルの１つを示す。
【図５１ｄ】  非対称なソフトスイッチング動作の場合のＤＴSからＤ’ＴSへの移行に関する４つの変換器回路モデルの１つを示す。
【図５２ａ】  図４６ａの変換器におけるＤＴSからＤ’ＴSへの移行とインダクタ電流との関係のグラフである。
【図５２ｂ】  非対称なソフトスイッチング動作の場合のＤＴSからＤ’ＴSへの移行とスイッチ駆動信号および電圧との特性波形のグラフである。
【図５３ａ】  絶縁変圧器の漏れインダクタンスが含まれるときの図４６ｅの変換器のソフトスイッチング動作の場合のＤＴSからＤ’ＴSへの移行と関係する５つの変換器回路モデルの１つを示す。
【図５３ｂ】  絶縁変圧器の漏れインダクタンスが含まれるときの図４６ｅの変換器のソフトスイッチング動作の場合のＤＴSからＤ’ＴSへの移行と関係する５つの変換器回路モデルの１つを示す。
【図５３ｃ】  絶縁変圧器の漏れインダクタンスが含まれるときの図４６ｅの変換器のソフトスイッチング動作の場合のＤＴSからＤ’ＴSへの移行と関係する５つの変換器回路モデルの１つを示す。
【図５３ｄ】  絶縁変圧器の漏れインダクタンスが含まれるときの図４６ｅの変換器のソフトスイッチング動作の場合のＤＴSからＤ’ＴSへの移行と関係する５つの変換器回路モデルの１つを示す。
【図５３ｅ】  絶縁変圧器の漏れインダクタンスが含まれるときの図４６ｅの変換器のソフトスイッチング動作の場合のＤＴSからＤ’ＴSへの移行と関係する５つの変換器回路モデルの１つを示す。
【図５４ａ】  図４６ｅの変換器におけるＤＴSからＤ’ＴSへの移行とインダクタ電流との関係のグラフである。
【図５４ｂ】  絶縁変圧器の漏れインダクタンスが含まれるときの図４６ｅの変換器のソフトスイッチング動作の場合におけるＤＴSからＤ’ＴSへの移行とスイッチ駆動信号および電圧との特性波形のグラフである。
【図５５ａ】  絶縁変圧器の漏れインダクタンスが含まれるときの図４６ｅの変換器のソフトスイッチング動作の場合のＤ’ＴSからＤＴSへの移行と関係する５つの変換器回路モデルの１つを示す。
【図５５ｂ】  絶縁変圧器の漏れインダクタンスが含まれるときの図４６ｅの変換器のソフトスイッチング動作の場合のＤ’ＴSからＤＴSへの移行と関係する５つの変換器回路モデルの１つを示す。
【図５５ｃ】  絶縁変圧器の漏れインダクタンスが含まれるときの図４６ｅの変換器のソフトスイッチング動作の場合のＤ’ＴSからＤＴSへの移行と関係する５つの変換器回路モデルの１つを示す。
【図５５ｄ】  絶縁変圧器の漏れインダクタンスが含まれるときの図４６ｅの変換器のソフトスイッチング動作の場合のＤ’ＴSからＤＴSへの移行と関係する５つの変換器回路モデルの１つを示す。
【図５５ｅ】  絶縁変圧器の漏れインダクタンスが含まれるときの図４６ｅの変換器のソフトスイッチング動作の場合のＤ’ＴSからＤＴSへの移行と関係する５つの変換器回路モデルの１つを示す。
【図５６ａ】  図４６ｅの変換器のＤ’ＴSからＤＴSへの移行とインダクタ電流との関係のグラフである。
【図５６ｂ】  絶縁変圧器の漏れインダクタンスが含まれるときの図４６ｅの変換器のソフトスイッチング動作の場合におけるＤ’ＴSからＤＴSへの移行とスイッチ駆動信号および電圧との特性波形のグラフである。
【図５７ａ】  １００ｋＨｚのスイッチング周波数での入力スイッチの電圧（最上のトレース）および４つのクォードラント出力スイッチの電圧（最下のトレース）の対称なソフトスイッチング波形のオッシロスコープのトレースを示す。
【図５７ｂ】  ２００ｋＨｚでの対応する同じ電圧波形を示す。
【図５７ｃ】  ３００ｋＨｚでの対応する同じ電圧波形を示す。
【図５７ｄ】  ４００ｋＨｚのスイッチング周波数での対応する同じ電圧波形を示す。
【図５８ａ】  １００ｋＨｚのスイッチング周波数での入力スイッチの電圧（最上のトレース）および２つのクォードラント電流２方向出力スイッチの電圧（最下のトレース）のハードスイッチング波形のオッシロスコープのトレースを示す。
【図５７ｂ】  ２００ｋＨｚでの対応する同じ電圧波形を示す。
【図５７ｃ】  ３００ｋＨｚでの対応する同じ電圧波形を示す。
【図５７ｄ】  ４００ｋＨｚのスイッチング周波数での対応する同じ電圧波形を示す。
【図５９ａ】  ２００ｋＨｚのスイッチング周波数での入力スイッチの電圧（最上のトレース）および４つのクォードラント出力スイッチの電圧（最下のトレース）の非対称なソフトスイッチング波形のオッシロスコープのトレースを示す。
【図５９ｂ】  ４００ｋＨｚのスイッチング周波数での対応する同じ電圧波形を示す。
【図６０】  入力スイッチの電圧（最上のトレース）およびＰチャンネルＭＯＳＦＥＴとショットキー・ダイオードとの直列接続からなる２つのクォードラント電圧２方向出力スイッチの電圧（最下のトレース）の対称なソフトスイッチング波形の２００ｋＨｚのスイッチング周波数でのオッシロスコープのトレースを示す。
【図６１】  ４５０ＶＤＣ入力電圧での絶縁ＤＣ変圧器変換器の入力スイッチ（最上のトレース）、出力スイッチ（中のトレース）および相補出力スイッチ（最下のトレース）のソフトスイッチングのドレイン−ソース電圧波形のオッシロスコープのトレースを示す。
【図６２ａ】  図６１のＤからＤ’への移行（先端）を拡大表示したオッシロスコープのトレースを示す。
【図６２ｂ】  図６１のＤ’からＤへの移行（後端）を拡大表示したオッシロスコープのトレースを示す。
【図６３ａ】  ３００ＶＤＣ入力電圧での絶縁ＤＣ変圧器変換器の入力スイッチ（最上のトレース）、出力スイッチ（中のトレース）および相補出力スイッチ（最下のトレース）のソフトスイッチングのドレイン−ソース電圧波形のオッシロスコープのトレースを示す。
【図６３ｂ】  図６３ａのＤ’からＤへの移行（後端）を拡大表示したオッシロスコープのトレースを示す。
【図６４】  ２７０ＶＤＣ入力電圧で動作するソフトスイッチング絶縁ＤＣ変圧器変換器における以下の波形のオッシロスコープのトレースを示す。最上のトレースは入力スイッチのドレイン−ソース電圧であり、２番目のトレースは絶縁変圧器の一次電流であり、３番目のトレースは入力インダクタの電流リプルであり、下のトレースは出力インダクタの電流リプルである。
【図６５】  ２１０Ｖから４５０Ｖの入力ＤＣ電圧の範囲における実験プロトタイプの効率のグラフである。
【図６６ａ】  ＤＣ変圧器を持つ５０Ｗ、２０Ｖから１０Ｖの変換器のプロトタイプにおいて５Ａの名目負荷電流で測定される３つのインダクタ電流波形のオッシロスコープのトレースを示す。
【図６６ｂ】  出力が、繰り返し速度１Ｈｚで２ｍｓ間負荷電流１１８Ａという大きなパルス過負荷を受けることを除いて図６６ａと同じ条件の下で３つのインダクタ電流のオッシロスコープのトレースを示す。
【図６６ｃ】  過負荷電流テストで用いられる実験変換器のソフトスイッチング動作を確認する入力スイッチおよび出力スイッチの電圧波形を示す。
【図１ａ】
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【図１ｂ】
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【図２ａ】
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【図２ｂ】
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【図３ａ】
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【図３ｂ】
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【図４ａ】
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【図４ｂ】
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【図５】
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【図６ａ】
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【図６ｂ】
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【図６ｃ】
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【図７ａ】
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【図７ｂ】
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【図８ａ】
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【図８ｂ】
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【図８ｃ】
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【図８ｄ】
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【図９ａ】
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【図９ｂ】
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【図１０ａ】
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【図１０ｂ】
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【図１１ａ】
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【図１１ｂ】
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【図１２】
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【図１３】
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【図１４ａ】
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【図１４ｂ】
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【図１４ｃ】
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【図１５ａ】
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【図１５ｂ】
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【図１５ｃ】
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【図１５ｄ】
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【図１５ｅ】
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【図１５ｆ】
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【図１５ｇ】
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【図１５ｈ】
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【図１５ｉ】
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【図１６ａ】
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【図１６ｂ】
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【図１６ｃ】
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【図１７ａ】
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【図１７ｂ】
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【図１７ｃ】
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【図１８ａ】
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【図１８ｂ】
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【図１９ａ】
0003665023.tif 000051
【図１９ｂ】
0003665023.tif 000052
【図１９ｃ】
0003665023.tif 000053
【図１９ｄ】
0003665023.tif 000054
【図２０ａ】
0003665023.tif 000055
【図２０ｂ】
0003665023.tif 000056
【図２１】
0003665023.tif 000057
【図２２】
0003665023.tif 000058
【図２３ａ】
0003665023.tif 000059
【図２３ｂ】
0003665023.tif 000060
【図２４ａ】
0003665023.tif 000061
【図２４ｂ】
0003665023.tif 000062
【図２４ｃ】
0003665023.tif 000063
【図２４ｄ】
0003665023.tif 000064
【図２４ｅ】
0003665023.tif 000065
【図２４ｆ】
0003665023.tif 000066
【図２５】
0003665023.tif 000067
【図２６】
0003665023.tif 000068
【図２７ａ】
0003665023.tif 000069
【図２７ｂ】
0003665023.tif 000070
【図２７ｃ】
0003665023.tif 000071
【図２７ｄ】
0003665023.tif 000072
【図２７ｅ】
0003665023.tif 000073
【図２７ｆ】
0003665023.tif 000074
【図２７ｇ】
0003665023.tif 000075
【図２７ｈ】
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【図２７ｉ】
0003665023.tif 000077
【図２７ｊ】
0003665023.tif 000078
【図２７ｋ】
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【図２７ｌ】
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【図２８ａ】
0003665023.tif 000081
【図２８ｂ】
0003665023.tif 000082
【図２９ａ】
0003665023.tif 000083
【図２９ｂ】
0003665023.tif 000084
【図２９ｃ】
0003665023.tif 000085
【図２９ｄ】
0003665023.tif 000086
【図３０】
0003665023.tif 000087
【図３１】
0003665023.tif 000088
【図３２】
0003665023.tif 000089
【図３３】
0003665023.tif 000090
【図３４】
0003665023.tif 000091
【図３５ａ】
0003665023.tif 000092
【図３５ｂ】
0003665023.tif 000093
【図３６ａ】
0003665023.tif 000094
【図３６ｂ】
0003665023.tif 000095
【図３６ｃ】
0003665023.tif 000096
【図３７ａ】
0003665023.tif 000097
【図３７ｂ】
0003665023.tif 000098
【図３８ａ】
0003665023.tif 000099
【図３８ｂ】
0003665023.tif 000100
【図３８ｃ】
0003665023.tif 000101
【図３８ｄ】
0003665023.tif 000102
【図３８ｅ】
0003665023.tif 000103
【図３８ｆ】
0003665023.tif 000104
【図３８ｇ】
0003665023.tif 000105
【図３８ｈ】
0003665023.tif 000106
【図３９ａ】
0003665023.tif 000107
【図３９ｂ】
0003665023.tif 000108
【図３９ｃ】
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【図４０】
0003665023.tif 000110
【図４１】
0003665023.tif 000111
【図４２】
0003665023.tif 000112
【図４３】
0003665023.tif 000113
【図４４ａ】
0003665023.tif 000114
【図４４ｂ】
0003665023.tif 000115
【図４５ａ】
0003665023.tif 000116
【図４５ｂ】
0003665023.tif 000117
【図４５ｃ】
0003665023.tif 000118
【図４５ｄ】
0003665023.tif 000119
【図４５ｅ】
0003665023.tif 000120
【図４６ａ】
0003665023.tif 000121
【図４６ｂ】
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【図４６ｃ】
0003665023.tif 000123
【図４６ｄ】
0003665023.tif 000124
【図４６ｅ】
0003665023.tif 000125
【図４６ｆ】
0003665023.tif 000126
【図４７ａ】
0003665023.tif 000127
【図４７ｂ】
0003665023.tif 000128
【図４７ｃ】
0003665023.tif 000129
【図４７ｄ】
0003665023.tif 000130
【図４８ａ】
0003665023.tif 000131
【図４８ｂ】
0003665023.tif 000132
【図４９ａ】
0003665023.tif 000133
【図４９ｂ】
0003665023.tif 000134
【図４９ｃ】
0003665023.tif 000135
【図４９ｄ】
0003665023.tif 000136
【図５０ａ】
0003665023.tif 000137
【図５０ｂ】
0003665023.tif 000138
【図５１ａ】
0003665023.tif 000139
【図５１ｂ】
0003665023.tif 000140
【図５１ｃ】
0003665023.tif 000141
【図５１ｄ】
0003665023.tif 000142
【図５２ａ】
0003665023.tif 000143
【図５２ｂ】
0003665023.tif 000144
【図５３ａ】
0003665023.tif 000145
【図５３ｂ】
0003665023.tif 000146
【図５３ｃ】
0003665023.tif 000147
【図５３ｄ】
0003665023.tif 000148
【図５３ｅ】
0003665023.tif 000149
【図５４ａ】
0003665023.tif 000150
【図５４ｂ】
0003665023.tif 000151
【図５５ａ】
0003665023.tif 000152
【図５５ｂ】
0003665023.tif 000153
【図５５ｃ】
0003665023.tif 000154
【図５５ｄ】
0003665023.tif 000155
【図５５ｅ】
0003665023.tif 000156
【図５６ａ】
0003665023.tif 000157
【図５６ｂ】
0003665023.tif 000158
【図５７ａ】
0003665023.tif 000159
【図５７ｂ】
0003665023.tif 000160
【図５７ｃ】
0003665023.tif 000161
【図５７ｄ】
0003665023.tif 000162
【図５８ａ】
0003665023.tif 000163
【図５８ｂ】
0003665023.tif 000164
【図５８ｃ】
0003665023.tif 000165
【図５８ｄ】
0003665023.tif 000166
【図５９ａ】
0003665023.tif 000167
【図５９ｂ】
0003665023.tif 000168
【図６０】
0003665023.tif 000169
【図６１】
0003665023.tif 000170
【図６２ａ】
0003665023.tif 000171
【図６２ｂ】
0003665023.tif 000172
【図６３ａ】
0003665023.tif 000173
【図６３ｂ】
0003665023.tif 000174
【図６４】
0003665023.tif 000175
【図６５】
0003665023.tif 000176
【図６６ａ】
0003665023.tif 000177
【図６６ｂ】
0003665023.tif 000178
【図６６ｃ】
0003665023.tif 000179