(57)【特許請求の範囲】
【請求項１】
ガラス基板上にニッケルの濃度が１×１０17ｃｍ-3未満のアモルファスシリコン膜を形成し、
前記アモルファスシリコン膜を結晶化して結晶性シリコン膜とし、
前記結晶性シリコン膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極をマスクとして、前記結晶性シリコン膜中にＰ型又はＮ型の導電型を付与する不純物を添加し、
前記ゲート電極が形成されていない領域の結晶性シリコン膜に接して、珪化ニッケル膜を形成し、
前記結晶性シリコン膜をアニールして、前記不純物の活性化を行う半導体装置の作製方法であって、
前記アニール後の結晶性シリコン膜には１×１０17ｃｍ-3を超える濃度であって、１×１０20ｃｍ-3未満の濃度で前記珪化ニッケル膜から拡散したニッケルが含まれていることを特徴とする半導体装置の作製方法。
【請求項２】
ガラス基板上にニッケルの濃度が１×１０17ｃｍ-3未満のアモルファスシリコン膜を形成し、
前記アモルファスシリコン膜を結晶化して結晶性シリコン膜とし、
前記結晶性シリコン膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極をマスクとして、前記結晶性シリコン膜中にＰ型又はＮ型の導電型を付与する不純物を添加し、
前記ゲート電極をマスクとして、前記結晶性シリコン膜中にニッケルイオンを導入し、
前記結晶性シリコン膜をアニールして、前記不純物の活性化を行う半導体装置の作製方法であって、
前記アニール後の結晶性シリコン膜には１×１０17ｃｍ-3を超える濃度であって、１×１０20ｃｍ-3未満の濃度でニッケルが含まれていることを特徴とする半導体装置の作製方法。
【請求項３】
ガラス基板上にニッケルの濃度が１×１０17ｃｍ-3未満のアモルファスシリコン膜を形成し、
前記アモルファスシリコン膜を結晶化して結晶性シリコン膜とし、
前記結晶性シリコン膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極が形成されていない領域の結晶性シリコン膜に接して、珪化ニッケル膜を形成し、
前記ゲート電極をマスクとして、前記結晶性シリコン膜中にＰ型又はＮ型の導電型を付与する不純物を添加し、
前記結晶性シリコン膜をアニールして、前記不純物の活性化を行う半導体装置の作製方法であって、
前記アニール後の結晶性シリコン膜には１×１０17ｃｍ-3を超える濃度であって、１×１０20ｃｍ-3未満の濃度で前記珪化ニッケル膜から拡散したニッケルが含まれていることを特徴とする半導体装置の作製方法。
【請求項４】
ガラス基板上にニッケルの濃度が１×１０17ｃｍ-3未満のアモルファスシリコン膜を形成し、
前記アモルファスシリコン膜を結晶化して結晶性シリコン膜とし、
前記結晶性シリコン膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極をマスクとして、前記結晶性シリコン膜中にニッケルイオンを導入し、
前記ゲート電極をマスクとして、前記結晶性シリコン膜中にＰ型又はＮ型の導電型を付与する不純物を添加し、
前記結晶性シリコン膜をアニールして、前記不純物の活性化を行う半導体装置の作製方法であって、
前記アニール後の結晶性シリコン膜には１×１０17ｃｍ-3を超える濃度であって、１×１０20ｃｍ-3未満の濃度でニッケルが含まれていることを特徴とする半導体装置の作製方法。
【請求項５】
請求項１から４のいずれか一項において、
前記結晶性シリコン膜のアニール処理は、６００℃以下、８時間以下で行われることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体装置の作製方法に関するものである。本発明によって作製される半導体装置は、ガラス等の絶縁基板上、単結晶シリコン等の半導体基板上、いずれにも形成される。特に本発明は、熱アニールによる結晶化、活性化を経て作製される半導体装置に関する。
【０００２】
【従来の技術】
最近、絶縁基板上に、薄膜状の活性層（活性領域ともいう）を有する絶縁ゲイト型の半導体装置の研究がなされている。特に、薄膜状の絶縁ゲイトトランジスタ、いわゆる薄膜トランジスタ（ＴＦＴ）が熱心に研究されている。これらは、透明な絶縁基板上に形成され、マトリクス構造を有する液晶等の表示装置において、各画素の制御用に利用することや駆動回路に利用することが目的であり、利用する半導体の材料・結晶状態によって、アモルファスシリコンＴＦＴや結晶性シリコンＴＦＴというように区別されている。
【０００３】
一般にアモルファス状態の半導体の電界移動度は小さく、したがって、高速動作が要求されるＴＦＴには利用できない。また、アモルファスシリコンでは、Ｐ型の電界移動度は著しく小さいので、Ｐチャネル型のＴＦＴ（ＰＭＯＳのＴＦＴ）を作製することができず、したがって、Ｎチャネル型ＴＦＴ（ＮＭＯＳのＴＦＴ）と組み合わせて、相補型のＭＯＳ回路（ＣＭＯＳ）を形成することができない。
【０００４】
一方、結晶半導体は、アモルファス半導体よりも電界移動度が大きく、したがって、高速動作が可能である。結晶性シリコンでは、ＮＭＯＳのＴＦＴだけでなく、ＰＭＯＳのＴＦＴも同様に得られるのでＣＭＯＳ回路を形成することが可能で、例えば、アクティブマトリクス方式の液晶表示装置においては、アクティブマトリクス部分のみならず、周辺回路（ドライバー等）をもＣＭＯＳの結晶性ＴＦＴで構成する、いわゆるモノリシック構造を有するものが知られている。このような理由から、最近は結晶性シリコンを使用したＴＦＴの研究開発が盛んである。
【０００５】
【発明が解決しようとする課題】
結晶性シリコンを得る方法の１つとして、レーザーもしくはそれと同等な強光を照射することによってアモルファスシリコンを結晶化させる方法が挙げられるが、レーザーの出力の不安定性や極めて短時間のプロセスであることに由来する不安定性のために量産実用化の目処がついていない。
【０００６】
現在、実用的に採用できる考えられる方法は、熱によってアモルファスシリコンを結晶化させる方法である。この方法では、バッチ間のばらつきが少ない結晶シリコンを得ることができる。しかし、問題がないわけではない。
【０００７】
通常、結晶性シリコンを得るには６００℃程度の温度での長時間のアニールか、もしくは１０００℃以上の高温でのアニールが必要であった。後者の方法を採用すれば選択できる基板が石英に限られ、基板コストが非常に高くなった。前者の方法では基板選択の余地は拡がるが、別な問題がある。
【０００８】
安価な無アルカリガラス基板（コーニング社７０５９番等）を採用した場合の従来のＴＦＴの作製プロセスは、概ね以下のような流れである。
▲１▼  アモルファスシリコン膜の成膜
▲２▼  アモルファスシリコン膜の結晶化（６００℃以上、２４時間以上）
▲３▼  ゲイト絶縁膜の成膜
▲４▼  ゲイト電極の形成
▲５▼  ドーピング不純物の導入（イオン注入もしくはイオンドーピング法による）▲６▼  ドーピング不純物の活性化（６００℃以上、２４時間以上）
▲７▼  層間絶縁物の形成
▲８▼  ソース、ドレイン電極の形成
【０００９】
ここで、特に問題となるのは▲６▼のプロセスである。この段階では、多くの無アルカリガラスの歪み温度が６００℃近辺（コーニング７０５９の場合は５９３℃）であるので、基板のちぢみが問題となる。最初のアニールプロセスである▲２▼の段階では、まだ、パターニングがされていないから基板の収縮は問題とはならなかった。しかし、▲６▼の段階では、回路のパターニングがされているため、基板が収縮すると、以後のマスクあわせができなくなり、歩留りの低下の大きな原因となる。そこで、▲６▼のプロセスをより低温（好ましくはガラスの歪み温度より５０℃以上低い温度）でおこなうことが望まれた。
【００１０】
そのためには、例えば、前述のようなレーザー等を用いる方法も考えられるが、レーザーの不安定性に加えて、レーザーの照射される部分（ソース、ドレイン領域）とレーザーの照射されない部分（活性領域＝ゲイト電極の下の領域）との間で温度上昇の違いから応力が発生し、信頼性が低下することが観測された。
【００１１】
このため、レーザー等を採用することは量産的に困難であった。一方、その他の方法としても有効な方法は見出せないのが現状であった。本発明はこのような困難な課題に対して解答を与えんとするものである。本発明は、量産性を維持しつつ、上記の問題点を解決することを課題とする。
【００１２】
【課題を解決するための手段】
本発明者の研究の結果、実質的にアモルファス状態のシリコン被膜に微量の触媒材料を添加することによって結晶化を促進させ、結晶化温度を低下させ、結晶化時間を短縮できることが明らかになった。触媒材料としては、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、白金（Ｐｔ）の単体、もしくはそれらの珪化物等の化合物が適している。具体的には、これらの触媒元素を有する膜、粒子、クラスター等をアモルファスシリコン膜の下、もしくは上に密着して形成し、あるいはイオン注入法等の方法によってアモルファスシリコン膜中にこれらの触媒元素を導入し、その後、これを適当な温度、典型的には５８０℃以下の温度で熱アニールすることによって結晶化させることができる。
【００１３】
当然のことであるが、アニール温度が高いほど結晶化時間は短いという関係がある。また、ニッケル、鉄、コバルト、白金の濃度が大きいほど結晶化温度が低く、結晶化時間が短いという関係がある。本発明人の研究では、結晶化を進行させるには、これらのうちの少なくとも１つの元素の濃度が１×１０17ｃｍ-3を越えること、好ましくは５×１０18ｃｍ-3以上存在することが必要であることがわかった。
【００１４】
一方、上記触媒材料はいずれもシリコンにとっては好ましくない材料であるので、できるだけその濃度が低いことが望まれる。本発明人の研究では、これらの触媒材料の濃度は合計して１０20ｃｍ-3を越えないことが望まれる。特に活性層として利用する場合には、十分な信頼性および特性を得るために１×１０17ｃｍ-3未満、好ましくは１×１０16ｃｍ-3未満の濃度であることが必要とされる。
【００１５】
本発明人は、この触媒元素の効果に着目し、これを利用することによって上記の問題を解決できることを見出した。本発明におけるＴＦＴの作製プロセスは、概ね以下のようなものである。
▲１▼  アモルファスシリコン膜の成膜
▲２▼  アモルファスシリコン膜の結晶化（６００℃以上、２４時間以上）
▲３▼  ゲイト絶縁膜の成膜
▲４▼  ゲイト電極の形成
▲５▼  ドーピング不純物の導入（イオン注入もしくはイオンドーピング法による）▲５▼’触媒元素を有する物質のシリコン膜への成膜
▲６▼  ドーピング不純物の活性化（６００℃以下、８時間以内）
▲７▼  層間絶縁物の形成
▲８▼  ソース、ドレイン電極の形成
【００１６】
あるいは、
▲１▼  アモルファスシリコン膜の成膜
▲２▼  アモルファスシリコン膜の結晶化（６００℃以上、２４時間以上）
▲３▼  ゲイト絶縁膜の成膜
▲４▼  ゲイト電極の形成
▲５▼  ドーピング不純物の導入（イオン注入もしくはイオンドーピング法による）▲５▼’触媒元素の導入（イオン注入もしくはイオンドーピング法による）
▲６▼  ドーピング不純物の活性化（６００℃以下、８時間以内）
▲７▼  層間絶縁物の形成
▲８▼  ソース、ドレイン電極の形成
【００１７】
これらの工程において、▲５▼および▲５▼’はその順序を逆転させることも可能である。本発明において、上記工程▲５▼’によって主としてソース、ドレイン領域に導入された触媒元素は、その領域の結晶化を著しく促進する。そのため、活性化のためには、６００℃以下、典型的には５５０℃以下の温度で十分であり、また、アニール時間も８時間以内、典型的には４時間以内で十分である。特に、後者のようにイオン注入法やイオンドーピング法によって最初から均等に触媒元素が分布している場合には、極めて結晶化が進行しやすかった。
【００１８】
本発明の優れた点は、シリコンに有害な触媒元素をＴＦＴに添加するものの、その濃度は活性領域では著しく低い（１×１０18ｃｍ-3以下）ことである。すなわち、いずれのプロセスを採用しても、活性領域の上にゲイト電極が存在するので、活性領域にじかに触媒元素が密着したり、注入されたりすることはない。その結果、ＴＦＴの信頼性、特性は何ら損なわれることはない。熱平衡状態を利用するアニールであるので、レーザーを利用する場合の温度差も生じない。
以下に実施例を用いて、より詳細に本発明を説明する。
【００１９】
【実施例】
〔実施例１〕  図１に本実施例の作製工程の断面図を示す。まず、基板（コーニング７０５９）１０上にスパッタリング法によって厚さ２０００Åの酸化珪素の下地膜１１を形成した。さらに、プラズマＣＶＤ法によって、厚さ５００〜１５００Å、例えば１５００Åの真性（Ｉ型）のアモルファスシリコン膜を堆積した。そして、このアモルファスシリコン膜を窒素雰囲気中、６００℃、４８時間アニールして結晶化させた。アニール後、シリコン膜をパターニングして、島状シリコン領域１２を形成し、さらに、スパッタリング法によって厚さ１０００Åの酸化珪素膜１３をゲイト絶縁膜として堆積した。スパッタリングには、ターゲットとして酸化珪素を用い、スパッタリング時の基板温度は２００〜４００℃、例えば３５０℃、スパッタリング雰囲気は酸素とアルゴンで、アルゴン／酸素＝０〜０．５、例えば０．１以下とした。
【００２０】
引き続いて、減圧ＣＶＤ法によって、厚さ６０００〜８０００Å、例えば６０００Åのシリコン膜（０．１〜２％の燐を含む）を堆積した。なお、この酸化珪素とシリコン膜の成膜工程は連続的におこなうことが望ましい。そして、シリコン膜をパターニングして、ゲイト電極１４を形成した。（図１（Ａ））
【００２１】
次に、プラズマドーピング法によって、シリコン領域にゲイト電極をマスクとして不純物（燐）を注入した。ドーピングガスとして、フォスフィン（ＰＨ3 ）を用い、加速電圧を６０〜９０ｋＶ、例えば８０ｋＶとした。ドーズ量は１×１０15〜８×１０15ｃｍ-2、例えば、２×１０15ｃｍ-2とした。この結果、Ｎ型の不純物領域１５ａ、１５ｂが形成された。（図１（Ｂ））
【００２２】
次に、不純物領域上の酸化珪素膜１３をエッチングして、不純物領域１５を露出させ、スパッタリング法によって、平均的に厚さ５〜２００Å、例えば２０Åの珪化ニッケル膜（化学式ＮｉＳｉx 、０．４≦ｘ≦２．５、例えば、ｘ＝２．０）１６を図に示すように全面に形成した。２０Å程度の厚さでは膜は連続的なものではなく、どちらかというと粒子の集合体の様相を呈していたが、本実施例では問題はない。（図１（Ｃ））
【００２３】
その後、窒素雰囲気中、５００℃で４時間アニールすることによって、不純物を活性化させた。このとき、先にＮ型不純物領域１５ａおよび１５ｂにはその上に被着した珪化ニッケル膜からニッケルが拡散するので、このアニールによって再結晶化が容易に進行した。こうして不純物領域１５ａ、１５ｂを活性化した。（図１（Ｄ））
【００２４】
続いて、厚さ６０００Åの酸化珪素膜１７を層間絶縁物としてプラズマＣＶＤ法によって形成し、これにコンタクトホールを形成して、金属材料、例えば、窒化チタンとアルミニウムの多層膜によってＴＦＴのソース領域、ドレイン領域の電極・配線１８ａ、１８ｂを形成した。最後に、１気圧の水素雰囲気で３５０℃、３０分のアニールをおこなった。以上の工程によって薄膜トランジスタが完成した。（図１（Ｅ））
得られた薄膜トランジスタのソース、ドレイン領域および活性領域のニッケルの濃度を２次イオン質量分析（ＳＩＭＳ）法によって測定したところ、前者は１×１０18〜５×１０18ｃｍ-3程度、後者は測定限界（１×１０16ｃｍ-3）以下であった。
【００２５】
〔実施例２〕  図２に本実施例の作製工程の断面図を示す。まず、基板（コーニング７０５９）２０上にスパッタリング法によって厚さ２０００Åの酸化珪素の下地膜２１を形成した。さらに、プラズマＣＶＤ法によって、厚さ５００〜１５００Å、例えば１５００Åの真性（Ｉ型）のアモルファスシリコン膜を堆積した。そして、このアモルファスシリコン膜を窒素雰囲気中、６００℃、４８時間アニールして結晶化させた。その後、このシリコン膜をパターニングして、島状シリコン領域２２を形成した。
【００２６】
さらに、テトラ・エトキシ・シラン（Ｓｉ（ＯＣ2 Ｈ5 ）4 、ＴＥＯＳ）と酸素を原料として、プラズマＣＶＤ法によって結晶シリコンＴＦＴのゲイト絶縁膜として、厚さ１０００Åの酸化珪素２３を形成した。原料には、上記ガスに加えて、トリクロロエチレン（Ｃ2 ＨＣｌ3 ）を用いた。成膜前にチャンバーに酸素を４００ＳＣＣＭ流し、基板温度３００℃、全圧５Ｐａ、ＲＦパワー１５０Ｗでプラズマを発生させ、この状態を１０分保った。その後、チャンバーに酸素３００ＳＣＣＭ、ＴＥＯＳを１５ＳＣＣＭ、トリクロロエチレンを２ＳＣＣＭを導入して、酸化珪素膜の成膜をおこなった。基板温度、ＲＦパワー、全圧は、それぞれ３００℃、７５Ｗ、５Ｐａであった。成膜完了後、チャンバーに１００Ｔｏｒｒの水素を導入し、３５０℃で３５分の水素アニールをおこなった。
【００２７】
引き続いて、スパッタリング法によって、厚さ３０００〜８０００Å、例えば６０００Åのタンタル膜を堆積した。タンタルの代わりにチタンやタングステン、モリブテン、シリコンでもよい。但し、後の活性化に耐えられるだけの耐熱性が必要である。なお、この酸化珪素２３とタンタル膜の成膜工程は連続的におこなうことが望ましい。そして、タンタル膜をパターニングして、ＴＦＴのゲイト電極２４を形成した。さらに、このタンタル配線の表面を陽極酸化して、表面に酸化物層２５を形成した。陽極酸化は、酒石酸の１〜５％エチレングリコール溶液中でおこなった。得られた酸化物層の厚さは２０００Åであった。（図２（Ａ））
【００２８】
次に、プラズマドーピング法によって、シリコン領域にゲイト電極をマスクとして不純物（燐）を注入した。ドーピングガスとして、フォスフィン（ＰＨ3 ）を用い、加速電圧を８０ｋＶとした。ドーズ量は２×１０15ｃｍ-2とした。この結果、Ｎ型の不純物領域２６ａ、２６ｂが形成された。このとき、陽極酸化物のために、ゲイト電極２４と不純物領域２６とはオフセット状態となっている。（図２（Ｂ））
【００２９】
さらに、今度はイオン注入によって、シリコン領域にゲイト電極をマスクとしてニッケルイオンを注入した。ドーズ量は２×１０13〜２×１０14ｃｍ-2、例えば５×１０13ｃｍ-2とした。この結果、Ｎ型の不純物領域２６ａ、２６ｂのニッケルの濃度は、５×１０18ｃｍ-3程度になった。（図２（Ｃ））
【００３０】
その後、窒素雰囲気中、５００℃で４時間アニールすることによって、不純物を活性化させた。このとき、Ｎ型不純物領域２６ａおよび２６ｂにはニッケルイオンが注入されているので、このアニールによって再結晶化が容易に進行した。こうして不純物領域２６ａ、２６ｂを活性化した。（図２（Ｄ））
【００３１】
続いて、層間絶縁物として厚さ２０００Åの酸化珪素膜２７をＴＥＯＳを原料とするプラズマＣＶＤ法によって形成し、これにコンタクトホールを形成して、金属材料、例えば、窒化チタンとアルミニウムの多層膜によってソース、ドレイン電極・配線２８ａ、２８ｂを形成した。以上の工程によって半導体回路が完成した。（図２（Ｅ））
【００３２】
作製された薄膜トランジスタの電界効果移動度は、ゲイト電圧１０Ｖで７０〜１００ｃｍ2 ／Ｖｓ、しきい値は２．５〜４．０Ｖ、ゲイトに−２０Ｖの電圧を印加したときのリーク電流は１０-13 Ａ以下であった。
【００３３】
【発明の効果】
本発明は、例えば、５００℃というような低温、かつ、４時間という短時間でシリコン中のドーピング不純物の活性化をおこなうことによって、スループットを向上させることができる。加えて、従来、６００℃以上のプロセスを採用した場合にはガラス基板の縮みが歩留り低下の原因として問題となっていたが、本発明を利用することによってそのような問題点は一気に解消できた。
【００３４】
このことは、大面積の基板を一度に処理できることを意味するものである。すなわち、大面積基板を処理することによって、１枚の基板から多くの半導体回路（マトリクス回路等）を切りだすことによって単価を大幅に低下させることができる。これを液晶ディスプレーに応用した場合には、量産性の向上と特性の改善が図られる。このように本発明は工業上有益な発明である。
【図面の簡単な説明】
【図１】    実施例１の作製工程断面図を示す。
【図２】    実施例２の作製工程断面図を示す。
【符号の説明】
１０・・・基板
１１・・・下地絶縁膜（酸化珪素）
１２・・・島状シリコン領域
１３・・・ゲイト絶縁膜（酸化珪素）
１４・・・ゲイト電極（燐ドープされたシリコン）
１５・・・ソース、ドレイン領域
１６・・・触媒元素を含んだ被膜（珪化ニッケル）
１７・・・層間絶縁物（酸化珪素）
１８・・・金属配線・電極（窒化チタン／アルミニウム）
【図１】
0003637069.tif 000002
【図２】
0003637069.tif 000003