(57)【特許請求の範囲】
【請求項１】
ＯＰＣ不適合パターン及びその対策をライブラリ記憶装置に格納するステップと、
レイアウト設計、ＯＰＣ、リソグラフィ・ルール・チェック、危険箇所の登録のうちの少なくとも１の段階において、得られた設計パターンに対して前記ライブラリ記憶装置に格納されている前記ＯＰＣ不適合パターンとパターンマッチングを行うステップ
とを含むことを特徴とする光近接効果補正方法。
【請求項２】
前記ライブラリ記憶装置に格納されている既知の前記ＯＰＣ不適合パターンを抽出するステップと、
前記ＯＰＣ不適合パターンに対応して、前記ライブラリ記憶装置に格納されている前記対策を抽出し、前記対策を前記ＯＰＣ不適合パターンに施し、ＯＰＣに最適なレイアウト設計を実現するステップ
とを更に有することを特徴とする請求項１記載の光近接効果補正方法。
【請求項３】
前記危険箇所の登録の段階において危険箇所記憶装置に格納されている全ての危険箇所のパターンと前記ライブラリ記憶装置に格納されている前記ＯＰＣ不適合パターンと前記パターンマッチングを行い、前記ＯＰＣ不適合パターンと一致しない場合は、転写イメージ出力を行うステップを有することを特徴とする請求項１又は２のいずれか１項記載の光近接効果補正方法。
【請求項４】
マスク製造工程において製造されたフォトマスクを検査するステップ、ウエハ上のフォトレジスト膜に前記フォトマスクを用いて露光されたパターンを検査するステップ、前記フォトレジスト膜をエッチングマスクとして前記フォトレジスト膜の下層の薄膜をエッチングし、基板上に生成されたパターンを検査するステップからなるグループのうち少なくとも１からなる検査ステップと、
前記検査ステップによりＯＰＣ不適合パターンを抽出するステップと、
抽出された前記ＯＰＣ不適合パターンを前記ライブラリ記憶装置に格納するステップ
とを更に有することを特徴とする請求項１〜３のいずれか１項記載の光近接効果補正方法。
【請求項５】
ＯＰＣ不適合パターン及びその対策をライブラリ記憶装置に格納する登録手段と、
レイアウト設計を行うレイアウト設計手段、ＯＰＣを行うＯＰＣ手段、リソグラフィ・ルール・チェックを行うリソグラフィ・ルール・チェック手段、危険箇所の判定を行い危険箇所記憶装置に格納する危険箇所登録手段のうちの少なくとも１の手段において、得られた設計パターンに対して前記ライブラリ記憶装置に格納されている前記ＯＰＣ不適合パターンとパターンマッチングを行うパターンマッチング手段
とを含むことを特徴とする光近接効果補正システム。
【請求項６】
前記ライブラリ記憶装置に格納されている既知の前記ＯＰＣ不適合パターンを抽出し、抽出された前記ＯＰＣ不適合パターンに対応して前記ライブラリ記憶装置に格納されている前記対策を抽出し、前記対策を前記ＯＰＣ不適合パターンに施し、ＯＰＣに最適なレイアウト設計を実現するレイアウト設計手段
を更に有することを特徴とする請求項５記載の光近接効果補正システム。
【請求項７】
前記パターンマッチングを行い、前記ＯＰＣ不適合パターンと一致しない場合は、転写イメージを出力する転写イメージ出力手段
を有することを特徴とする請求項５又は６のいずれか１項記載の光近接効果補正システム。
【請求項８】
マスク製造工程において製造されたフォトマスクセットを検査するマスク検査装置、ウエハ上のフォトレジスト膜に前記フォトマスクを用いて露光されたパターンを検査するレジストパターン検査装置、前記フォトレジスト膜をエッチングマスクとして前記フォトレジスト膜の下層の薄膜をエッチングし、基板上に生成されたパターンを検査するエッチング形状検査装置からなるグループの少なくとも１つを有するパターン検査手段を更に有し、
前記ライブラリ登録手段は、前記パターン検査手段の結果抽出されたＯＰＣ不適合パターンを前記ライブラリ記憶装置に格納することを特徴とする請求項５〜７のいずれか１項記載の光近接効果補正システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路のレイアウト設計、マスクデータ作成検証処理に関する光近接効果補正（以下において「ＯＰＣ」と言う。）システム及びその方法に係わる。
【０００２】
【従来の技術】
半導体装置の微細化に伴い、光学露光方式で微細なマスクのパターン形状をウエハ上に忠実に形成することが次第に困難になる。このため、微細化されたマスクパターンにおいては予めマスクパターンに図形を付加したり、疎密に応じてサイズを補正するＯＰＣが行われている。このＯＰＣは、ルールベースＯＰＣとモデルベースＯＰＣという手法で実現されている。「ルールベースＯＰＣ」とは、ＯＰＣテストパターンの転写結果から得られた実測値をベースに、ライン幅毎、スペース毎に近接効果によるひずみ量との相関表を作成し、レイアウト・パターンに変更を加えるルールを作成し、このルールにより補正を実現する方法である。すなわち、ルールベースＯＰＣは、回路パターンにおけるパターンカテゴリごとにＯＰＣパターンの作成ルールを規定し、規定した作成ルールに従ってＯＰＣパターンを作成する方法である。このルールベースＯＰＣは、ライン・アンド・スペース・パターンのように、近接図形を一次元的に調べて補正する処理を得意としている。一方、「モデルベースＯＰＣ」とは、リソグラフィ・シミュレーションをベースとしたモデルを用いた補正であり、パターン転写結果から得られた実測値をもとに、モデルをキャリブレーション（調整）し、さらに詳細に複雑なプロセスに対応することを可能とする方法である。すなわち、モデルベースＯＰＣは、加工寸法をシミュレーションするモデル式を用いて、加工後のマスクパターンの寸法が設計パターンと一致するように算出する方法である。このモデルベースＯＰＣは、近接図形の効果を二次元的に調べて補正する処理を得意とし、ルールベースＯＰＣに比べて処理時間はかかるが、全般的な補正精度は高い。近年の先端デバイスでは、二次元的補正を行うＯＰＣが必要とされ、これが比較的容易に実現できるモデルベースＯＰＣが使用されている。また、ルールベースＯＰＣとモデルベースＯＰＣとを組み合わせて補正する手法も使用されている。
【０００３】
しかし、プロセス世代を増す毎に、ＯＰＣに要求される精度は高くなってきており、正しく補正することが出来ないパターンが増えてきている。これに対して、モデルベースＯＰＣにおいて、実測値をベースにしたキャリブレーションで全てを対応させることは、実測値の測定時間及び膨大な量のデータに対する調整が難しいという点において現実的な方法ではない。そのため、
（ａ）要求精度が異なる領域等があれば、それぞれに対して特化したモデルを作成し、使い分ける方法；または、
（ｂ）マスク製造、ウエハ上へのリソグラフィ、エッチング等のリソグラフィ以降のウエハ加工プロセス等、それぞれの工程に特化したモデル（またはルール）を使用した方が精度の向上が図れる場合（例えば、エッチングにおける近接効果の傾向が、他の工程における近接効果の傾向と異なるとき等）は、異なるモデル（またはルール）を作成し、各工程用の補正を順次行う方法が用いられる。
【０００４】
次に、図１２に従来の高精度ＯＰＣ処理の全体フローを示す。
【０００５】
（イ）ステップＳ２０１のレイアウト設計段階において、ＤＲＣ（デザイン・ルール・チェック）／ＬＶＳ（レイアウト対スケマティック）等を用いてレイアウト検証を行う。ここで、ＤＲＣとは、設計したマスクパターンが設計ルールに適合しているか否かを検証するソフトウェアのことである。従って、設計規則違反は、ＤＲＣにおいて見つけられる。また、ＬＶＳとは、レイアウト対スケマティックを検証するソフトウェアで、これを用いて元のスケマティックとそのレイアウトの整合性を検証するものである。その後、検証済のレイアウト設計データを図１３のレイアウト記憶装置４３に格納する。図１４（ａ）にＯＰＣ処理前のパターン（図形９０、９１）、図１４（ｂ）にＯＰＣ処理後のパターン（図形９０、９１、補正部分９２ａ、９３ａ）を示す。
【０００６】
（ロ）次に、ステップＳ２０２のＯＰＣでは、ステップＳ２０１で設計された検証済みのレイアウトデータに対して、ＯＰＣ処理を行う。尚、ここでは、ＯＰＣ処理の前処理においてはＯＰＣ対象図形の抽出・合成等、ＯＰＣ処理の後処理においてはマスクデータとして出力する図形の合成等を行う。
【０００７】
（ハ）次に、ステップＳ２０３のＯＰＣルール・チェックにおいて、ＯＰＣ後のパターンの図形的な正当性をＤＲＣを用いて検証する。例えば、ＯＰＣルール・チェックでは、取り決めたマスク検査及び作製における限界値、ウエハ・プロセスにおける限界値を違反した補正がなされていないかを検証する。
【０００８】
（ニ）次にステップＳ２０４のリソグラフィ・ルール・チェックにおいて、ＯＰＣ前後のパターンを入力し、ＯＰＣ後（又はＯＰＣ前）のエッジ（ＯＰＣ対象図形の辺）毎に簡易なリソグラフィ・シミュレーションを実行することにより、所望のパターンのエッジとのズレが指定値よりも大きなものを危険箇所として出力することを行う。例えば、図１４（ｃ）に示す例では、危険箇所となるエッジ９２ｃ、９３ｃが指定した許容誤差をオーバーする場合、抽出される。
【０００９】
（ホ）次に、ステップＳ２０５において、危険箇所を含む危険箇所近傍パターン（図１４（ｃ）危険箇所となるエッジ９２ｃ、９３ｃ参照）を読込み、危険箇所近傍パターンに対して詳細なリソグラフィ・シミュレーションを実行することにより、図１４（ｄ）に示すような転写イメージ９４、９５を取得する。
【００１０】
（ヘ）そして、ステップＳ２０６において、転写イメージ出力による判定を行い、ＯＰＣ結果の問題の有無を判断する。ステップＳ２０６の判定により、問題がある場合は、ステップＳ２０１又はステップＳ２０２の処理へ戻り、回避策等を検討し、レイアウトを変更したり、ＯＰＣ設定を最適化する等、対処する。ステップＳ２０６の判定により、問題がなければ、ステップＳ２０７において、ＯＰＣ検証済みのデータを電子ビーム（ＥＢ）描画用のデータに変換し、ステップＳ２０８のマスク（レティクル）製造の工程に進む。以上の（ハ）〜（へ）のステップＳ２０３〜Ｓ２０６までの処理がＯＰＣ検証である。そして、このＯＰＣ検証は、図１３のステップＳ３４、Ｓ３８、Ｓ４２等の細分化された各ＯＰＣ処理後においてもそれぞれ行われる。
【００１１】
（ト）そして、ステップＳ２０８のマスク製造の工程において製造された複数枚のフォトマスクからなるセットは、ステップＳ２０９で、それぞれ検査され、問題がなければ、ステップＳ２１０のウエハ上へのリソグラフィ工程へ進む。ステップＳ２１０では、ウエハ上にフォトレジスト膜をスピンナーを用いて塗布し、ステッパーに搭載されたフォトマスク（レティクル）を用いて、フォトレジスト膜を露光する。更に、現像、リンス、ポストベーク、キュア等の工程を経て、ステップＳ２１１のリソグラフィ検査の工程へ進む。ステップＳ２１１において、ウエハ上のフォトレジストパターンの検査が行われた結果、問題がなければ、ステップＳ２１２のエッチング工程へ進む。ステップＳ２１２では、反応性イオンエッチング（ＲＩＥ）等により、ウエハ上に形成されたフォトレジスト膜をエッチングマスクとしてフォトレジスト膜の下層の薄膜をエッチングする。エッチングが終了すると、ステップＳ２１３のエッチング形状の検査へ進む。ステップＳ２０９のマスク検査、ステップＳ２１１のリソグラフィ検査、ステップＳ２１３のエッチング形状検査の結果、問題があれば、ステップＳ２０２の処理へ戻り、ＯＰＣ設定の修正を行う。また、レイアウト修正が必要なものについては、ステップＳ２０１の処理へ戻りレイアウト修正を行う。
【００１２】
【発明が解決しようとする課題】
上述してきた従来のＯＰＣ及びＯＰＣ検証フローでは、転写イメージを取得するリソグラフィ・シミュレーション時間と、リソグラフィ・シミュレーションの結果危険箇所として出力されたパターンとを解析し、対策を検討する時間及び工程数は、多大なものであり、検証に多大な時間を要するという問題がある。また、各領域毎、各工程毎にＯＰＣ処理後にリソグラフィ・ルール・チェックを行い、その後、転写イメージの詳細なシミュレーションを行うというフローを繰り返し行わなければならず、半導体集積回路の製造までに、多大な時間を要した。また、従来は、各工程又は各領域において、パターンが不適合であると判断されるたび、フローの始めに戻り、ＯＰＣ設定の変更を行うか、レイアウト設計の変更を行う等していたため、多くの時間を要しなければならなかった。更に、ＯＰＣ検証結果をもとにＯＰＣの設定等を変更し、精度向上を図っているが、他のパターンに与える副作用等による精度劣化の問題もあり、ＯＰＣの最適化は困難になってきている。
【００１３】
また、図１５に示すように、ＯＰＣ補正対象エッジの分類例として、ライン端８０ａ、ライン部８０ｂ、内部コーナー８０ｃ、外部コーナー８０ｄ等があげられる。まず、図１６（ａ）に示すように、パターン８１の有するライン端８３ａとパターン８２の有する外部コーナー８４ａが接近する部分について、制約のない（またはデフォルト値である）ルール又はモデルによる補正を考えてみる。この場合、図１６（ｂ）に示すように、補正部分８３ｂ及び８４ｂにより、図形８１及び８２のスペースが詰まりすぎる傾向にあり、転写後に図形８１と８２がショートしてしまう危険性がある。従って、ＯＰＣ処理を行うに際して、図１６（ｃ）に示すように、ライン端８３ｃと外部コーナー８４ｃに適切な最小スペースを確保することができる制約値を与え、ショートする危険性を回避する必要がある。
【００１４】
そこで、図１５に示すように分類したエッジの種類（８０ａ、８０ｂ、８０ｃ、８０ｄ等）毎に、きめ細かい補正の設定を行うことにより、それぞれのパターンに特化した対策が可能となるが、現実には新たなパターンバリエーションに柔軟に対応することは難しい。例えば、図１６（ｃ）に示すような、補正制約値においても、周辺環境及びパターン自体の線幅等の違いにより、異なる値が必要となる場合も生じてくる。
【００１５】
更に、メモリ混載チップ等におけるロジック部、メモリ部（メモリセル内部、セル端部、セル周辺部等）等のチップ上の領域毎、又はレティクル製造、ウエハ上でのリソグラフィ、エッチング・プロセス等の工程毎に、最適なＯＰＣが行われても全体の平均的な精度を向上させるものであって、パターンによっては対応することができないものもあり、パターン毎に特化した対策が必要となっている。尚、メモリ部は、メモリセル内部、セル端部、セル周辺部等に分けられ、それぞれにおいても異なったＯＰＣが行われる。
【００１６】
前述してきたように、従来の手法では、ほとんどのパターン・バリエーションに対応したＯＰＣを早期に立ち上げることは難しい。
【００１７】
本発明は上述の如き従来の課題を解決するためになされたもので、その目的は、パターンを短時間で適切に補正し、ほとんどのパターンに対応したＯＰＣを早期に立ち上げることである。
【００１８】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の特徴は、（イ）ＯＰＣ不適合パターン及びその対策をライブラリ記憶装置に格納するステップ；（ロ）レイアウト設計、ＯＰＣ、リソグラフィ・ルール・チェック、危険箇所の登録のうちの少なくとも１の段階において、得られた設計パターンに対してライブラリ記憶装置に格納されているＯＰＣ不適合パターンとパターンマッチングを行うステップとを含む光近接効果補正方法としたことである。
【００１９】
「ＯＰＣ不適合パターン」は、ＯＰＣにとって厳しい条件となりそうなＯＰＣテストパターンまたは製品処理のＯＰＣ検証でＯＰＣ不適合と判断されたパターンのことをいう。「対策」は、ＯＰＣ不適合パターンに対して問題点を改善する方法等のことをいう。「ライブラリ記憶装置」は、ＯＰＣ不適合パターン及びその対策（解決策）を格納しておくための記憶装置である。「レイアウト設計」の段階とは、パターンマッチングによって抽出されたＯＰＣ不適合パターンについてＯＰＣ適合パターンとなるようにレイアウト設計を行う段階のことをいう。「ＯＰＣ」の段階とは、レイアウト設計データに基づきマスクパターンとウエハ上に転写されるパターンとの差異を計算し、予めマスクパターンデータに対して光近接効果補正（ＯＰＣ）を行う段階のことをいう。「リソグラフィ・ルール・チェック」の段階とは、ウエハ上に転写されるパターンに対して、危険箇所の有無を検証する段階のことをいう。「危険箇所」とは、欠陥を起因する危険性のある箇所のことをいう。
【００２０】
本発明の第１の特徴に係わるＯＰＣ方法では、予めＯＰＣ不適合パターンを抽出し、ライブラリ記憶装置に格納しておくほか、処理をシンプルにしたため、ＯＰＣの失敗による再実行の回数を減らすことが出来、従来に比べＯＰＣ処理時間を短くし、結果、ＯＰＣの高速化を実現することが出来る。また、本発明の第１の特徴に係わるＯＰＣ方法では、各ステップにおいて、マスクレイアウトをライブラリ記憶装置に格納されたＯＰＣ不適合パターンとパターンマッチングを行うステップと、一致するＯＰＣ不適合パターンの対策を抽出するステップと、対策に基づきマスクパターンに補正を加えるステップと、マスクパターン、対策、及び補正後パターンをライブラリ記憶装置に登録するステップとを更に有するため、従来複雑であり、処理時間が長かったＯＰＣ処理をシンプルな処理で実現し、ＯＰＣ処理時間を短縮することができる。
【００２１】
本発明の第２の特徴は、（イ）ＯＰＣ不適合パターン及びその対策をライブラリ記憶装置に格納する登録手段と、（ロ）レイアウト設計を行うレイアウト設計手段、ＯＰＣを行うＯＰＣ手段、リソグラフィ・ルール・チェックを行うリソグラフィ・ルール・チェック手段、危険箇所を危険箇所記憶装置に格納する危険箇所登録手段のうちの少なくとも１の手段において、得られた設計パターンに対してライブラリ記憶装置に格納されているＯＰＣ不適合パターンとパターンマッチングを行うパターンマッチング手段とを含む光近接効果補正システムとしたことである。
【００２２】
「登録手段」は、レイアウト設計手段、ＯＰＣ手段、リソグラフィ・ルール・チェック手段、危険箇所登録手段においてパターンマッチング手段により抽出されたＯＰＣ不適合パターン、その対策、レイアウトパターン、補正後レイアウトパターン、エラー箇所等のデータをそれぞれライブラリ記憶装置、エラー箇所記憶装置、レイアウト記憶装置、補正後レイアウト記憶装置、危険箇所記憶装置に登録するための手段であり、テストパターンを解析するテストパターン解析手段、ＯＰＣ不適合パターンを抽出する不適合パターン抽出手段、ＯＰＣ不適合パターンに対する修正案としての対策を解析する対策解析手段、ＯＰＣ不適合パターンをライブラリ記憶装置に登録するライブラリ登録手段、レイアウト設計データをレイアウト記憶装置に登録するレイアウト登録手段、ＯＰＣ設定に基づき補正した後のレイアウトを補正後レイアウト記憶装置に登録する補正後レイアウト登録手段、エラーを起こす可能性のある箇所をエラー箇所記憶装置に危険箇所登録手段から構成される。「パターン・マッチング手段」は、各段階において得られた所望の設計パターンと、ライブラリ記憶装置に格納されているＯＰＣ不適合パターンとのパターンマッチングを行う。「レイアウト設計手段」は、レイアウト設計段階において、パターンマッチング手段を用いて、ライブラリ記憶装置に登録されているＯＰＣ不適合パターンとレイアウトとのパターンマッチングを行い、ＯＰＣ不適合パターンについてＯＰＣ適合パターンとなるようにレイアウト設計を行う。「ＯＰＣ手段」は、レイアウト設計データに基づきマスクパターンとウエハ上に転写されるパターンとの差異を計算し、予めマスクパターンデータに対してＯＰＣを行う。「リソグラフィ・ルール・チェック手段」は、ＯＰＣ前後のパターンを入力し、ＯＰＣ後（又はＯＰＣ前）のＯＰＣ対象図形の辺（エッジ）毎に簡易なリソグラフィ・シミュレーションを実行し、所望のパターンのエッジとのズレが指定値よりも大きなものを危険箇所として抽出する。「危険箇所登録手段」は、抽出された危険箇所について、危険箇所記憶装置に格納する。
【００２３】
本発明の第２の特徴に係わるＯＰＣシステムでは、予めＯＰＣ不適合パターンを抽出し、ライブラリ記憶装置に格納しておくため、従来に比べてＯＰＣ処理時間を短くすることができる。また、本発明の第２の特徴に係わるＯＰＣシステムでは、レイアウト設計手段、ＯＰＣ手段、リソグラフィ・ルール・チェック手段、及び危険箇所登録手段の各手段において、マスクレイアウトをライブラリ記憶装置に格納されたＯＰＣ不適合パターンとパターンマッチングを行うパターンマッチング手段、一致するＯＰＣ不適合パターンの対策（ルール又はモデルの変更）を抽出する対策抽出手段、対策に基づきマスクパターンに補正を加える補正手段と、マスクパターン、対策、及び補正後パターンをライブラリ記憶装置に登録するライブラリ登録手段を更に有することによって、シンプルな処理を実現し、ＯＰＣ処理時間を短縮することができる。
【００２４】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【００２５】
以下の実施の形態の説明においては、ＯＰＣの早期立ち上げを可能とするＯＰＣ結果の妥当性を検証するシステム及びこれを用いたＯＰＣ方法について述べる。
【００２６】
（システム全体）
本発明の実施の形態に係わるＯＰＣ検証システム１は、図１に示すように、中央演算処理装置（ＣＰＵ）３０と、ＣＰＵ３０に接続された入出力制御装置３４、一時記憶装置３３、テストパターン記憶装置４０、ライブラリ記憶装置４１、エラー箇所記憶装置４２、レイアウト記憶装置４３、補正後レイアウト記憶装置４４、危険箇所記憶装置４８とから少なくとも構成されている。入出力制御装置３４には、入力装置３１、出力装置３２、パターン検査手段３５等が接続されている。パターン検査手段３５には、マスク検査装置３６、レジストパターン検査装置３７、エッチング形状検査装置３８等が含まれる。
【００２７】
ＣＰＵ３０には、登録手段１０、パターンマッチング手段１８、レイアウト設計手段１９、ＯＰＣ手段２０、ＯＰＣ検証手段２３が少なくとも含まれている。更に、図示を省略しているが、ＣＰＵ３０には、データベース管理手段等他の種々の手段が備えられている。たとえば、テストパターン記憶装置４０、ライブラリ記憶装置４１、エラー箇所記憶装置４２、レイアウト記憶装置４３、補正後レイアウト記憶装置４４、危険箇所記憶装置４８との入出力が必要な場合は、このデータベース管理手段を介して、必要なファイルの格納場所を探し、ファイルの読み出し・書き込み処理がなされる。登録手段１０は、必要なデータを抽出し、適宜、データベース管理手段を用いてＣＰＵ３０に接続している各記憶装置にデータを格納する。この登録手段１０には、図２に示すように、テストパターン解析手段１１、不適合パターン抽出手段１２、対策解析手段１３、ライブラリ登録手段１４、レイアウト登録手段１５、補正後レイアウト登録手段１６、危険箇所登録手段１７が含まれている。テストパターン解析手段１１は、登録手段１０の一部として、テストパターン記憶装置４０からＯＰＣテストパターンを抽出し、解析する。不適合パターン抽出手段１２は、登録手段１０の一部として、ＯＰＣテストパターン中に欠陥（エラー）などを有するＯＰＣ不適合パターンを抽出する。「ＯＰＣ不適合パターン」としては、例えば次の（ａ）〜（ｄ）が対象となる：
（ａ）ＯＰＣのモデルのキャリブレーションに使用出来ないため問題となるパターン；
（ｂ）同じプロセス世代のＯＰＣ等において、従来から問題となっているパターン；
（ｃ）危険そうなパターン（密集パターン、デザインルールでは許されているがあまり目にしない特異なパターン等）のバリエーションを振り、この危険そうなパターンをＯＰＣとシミュレーションによる検証を用いて絞り込んだ結果問題となるパターン；及び
（ｄ）テストエレメント群（ＴＥＧ）等を用いたウエハ検証の結果得られた問題となるパターン。
【００２８】
この不適合パターン抽出手段１２では、まず、欠陥などを起因する領域、欠陥を起因する箇所、エラー要因箇所に大きな影響を及ぼしている周辺パターン等を抽出し、例えば、エラー要因箇所に対して抽出した周辺パターンとは異なる周辺パターンのバリエーションを生成する。次に、バリエーションがエラー要因箇所に対して欠陥を起因するか否かを判定し、バリエーション（若しくはパターン）において、エラーとなるショート、断線、配線の細り／太り許容値オーバーなどの問題の有無が判定される。そして、バリエーションがエラー要因箇所に対して欠陥を起因する可能性のあるパターンを抽出する。対策解析手段１３は、抽出したＯＰＣ不適合パターンに対して欠陥などの問題を解決するための対策を解析する。対策解析手段１３は、ＯＰＣ不適合パターンに対して対策を施すことにより、周辺にある他の部分への副作用の発生の有無について検証したり、ＯＰＣ不適合パターンに対して施す対策を設定する。ライブラリ登録手段１４は、抽出したＯＰＣ不適合パターン、それに対応する対策などをライブラリ記憶装置４１に格納する。レイアウト登録手段１５は、レイアウト設計段階のパターンマッチングの結果、適合すると判断されたＯＰＣ適合パターンをレイアウト記憶装置４３に格納する。補正後レイアウト登録手段１６は、ＯＰＣ段階のパターンマッチングの結果適用されるＯＰＣ設定に基づき補正された補正後レイアウトパターンを補正後レイアウト記憶装置４４に格納する。危険箇所登録手段１７は、ＯＰＣ検証の結果、危険であると判断された箇所を危険箇所記憶装置４８に格納する。
【００２９】
パターンマッチング手段１８は、レイアウト設計、ＯＰＣ、リソグラフィー・ルール・チェック、危険箇所の登録の各段階において、レイアウト設計手段１９、ＯＰＣ手段２０、危険箇所抽出手段２５、危険箇所登録手段１７によって得られた設計パターンに対して、ライブラリ記憶装置４１に格納されているＯＰＣ不適合パターンとパターンマッチングを行う。
【００３０】
レイアウト設計手段１９は、レイアウト設計段階において、パターンマッチング手段１８を用いてライブラリ記憶装置４１に登録されているＯＰＣ不適合パターンとパターンマッチングを行い、ＯＰＣ不適合パターンについてＯＰＣ適合パターンとなるようにレイアウト設計を行う。
【００３１】
ＯＰＣ手段２０は、レイアウト設計データに基づきマスクパターンとウエハ上に転写されるパターンとの差異を計算し、予めマスクパターンデータに対してＯＰＣを行う。図１に示すように、ＯＰＣ手段２０には、対策抽出手段２１と補正手段２２とが含まれている。対策抽出手段２１は、一致するＯＰＣ不適合パターンの対策（ルール又はモデル、ＯＰＣ設定など欠陥等の問題を解決するための対策）をライブラリ記憶装置４１から抽出する。補正手段２２は、対策（ルール又はモデル、ＯＰＣ設定など）に基づきマスクパターンに補正を加える。
【００３２】
ＯＰＣ検証手段２３は、ＯＰＣ処理後のパターンの図形的な正当性の検証、危険箇所の抽出（簡易シミュレーションベース）、及び転写出力による判定を行い、取り決めたマスク限界値及びプロセスの限界値を違反した補正がされていないかを検証する。このＯＰＣ検証手段２３には、ＯＰＣルールチェック手段２４、危険箇所抽出手段２５、危険箇所判定手段２６、転写イメージ出力手段２７が少なくとも含まれている。ＯＰＣルールチェック手段２４は、ＯＰＣ処理後のパターンの図形的な正当性をＤＲＣ等を用いて検証する。例えば、取り決めたマスク限界値、プロセス限界値を違反した補正がされていないかを検証する。危険箇所抽出手段（リソグラフィ・ルール・チェック手段）２５は、リソグラフィ・ルール・チェック、及びシミュレーション・ルール・チェック等を用いて、欠陥を起因する危険性のある箇所を解析し抽出する。危険箇所判定手段２６は、危険箇所抽出手段２５で抽出した危険箇所を読込み、危険箇所記憶装置４５に格納する。転写イメージ出力判定手段２７は、マスクパターンの転写イメージを出力し欠陥の有無を判定する。
【００３３】
図１のパターン検査手段３５は、マスク検査装置３６、レジストパターン検査装置３７、エッチング形状検査装置３８から構成される。マスク検査装置３６は、透過型でも、光学顕微鏡のような反射型でも良い。透過型の場合は、例えば、マスク（レティクル）を搭載し、移動させるＸ−Ｙステージ、マスクに光を照射する光源、マスクを透過した光を検出するイメージセンサ等を備えて構成される。このマスク検査装置３６は、完成したマスクパターン中に存在するであろう欠陥の検査を行う。レジストパターン検査装置３７は、ウエハ上に露光・現像されたレジストパターン中に存在するであろう欠陥の検査をレーザ顕微鏡等の光学顕微鏡等を用いて行う。エッチング形状検査装置３８は、レジストパターンをエッチングマスクとしてエッチングした後、レジストを除去し、その表面の加工状態を観察する装置である。このエッチング形状検査装置３８としては、光学顕微鏡の他、走査型電子顕微鏡（ＳＥＭ）等が使用できる。断面観察するのであれば、レジストを付けたままＳＥＭ等によりエッチング形状を検査しても良い。
【００３４】
入力装置３１は、キーボード、マウス、ＯＣＲ等の認識装置、イメージスキャナ等の図形入力装置、音声認識装置等の特殊入力装置などにより、出力装置３２は、液晶ディスプレイ、ＣＲＴディスプレイ等の表示装置、インクジェットプリンタ、レーザープリンタなどの印刷装置等によりそれぞれ構成される。
【００３５】
入出力制御装置（入出力インタフェース）３４は、マスク検査装置３６、レジストパターン検査装置３７、エッチング形状検査装置３８、入力装置３１、出力装置３２、あるいは図示を省略したＣＤ−ＲＯＭ、ＭＯ、ＺＩＰなどの記憶装置の読み取り装置等をＣＰＵ３０につなぐインタフェースである。データの流れからみると、入出力制御装置３４は、マスク検査装置３６、レジストパターン検査装置３７、エッチング形状検査装置３８、入力装置３１、出力装置３２、外部記憶装置の読み取り装置と一時記憶装置（主記憶装置）３３とのインタフェースとなる。一時記憶装置（主記憶装置）３３には、ＲＯＭ及びＲＡＭが組み込まれている。ＲＯＭは、ＣＰＵ３０において実行されるプログラムを格納しているプログラム記憶装置等として機能する。ＲＡＭは、ＣＰＵ３０におけるプログラム実行処理中に利用されるデータ等を一時的に格納したり、作業領域として利用される一時的なデータメモリ等として機能する。テストパターン記憶装置４０は、ＯＰＣテストパターンを格納しておくための記憶装置である。ライブラリ記憶装置４１は、ＯＰＣ不適合パターン及びその対策としてのＯＰＣ設定を格納しておくための記憶装置である。レイアウト記憶装置４３は、レイアウト設計データを格納しておくための記憶装置である。エラー箇所記憶装置４２は、エラーが生じる箇所を格納しておくための記憶装置である。補正後レイアウト記憶装置４４は、ＯＰＣ設定に基づき補正した後のレイアウトを格納しておくための記憶装置である。危険箇所記憶装置４８は、エラーを起こす可能性のある箇所（危険箇所）を格納しておくための記憶装置である。
【００３６】
本発明の実施の形態に係わるＯＰＣ検証システム１は、上記のように構成されており、このようなＯＰＣ検証システムを用いることにより、従来に比べて短期間にレイアウト設計及び検証環境を立ち上げることができる。
【００３７】
（システム全体フロー）
次に、図３及び図４を用いて、本発明の実施の形態に係わる光近接効果検証方法について説明する。なお、以下に述べる光近接効果検証方法は、一例であり、この変形例を含めて、これ以外の種々の検証方法により実現可能であることは勿論である。図３、図４は、本発明の実施の形態における高精度ＯＰＣ処理を含む全体フローを示したものである。
【００３８】
（イ）まず、図３に示すステップＳ１０１において、テストパターン記憶装置４０からＯＰＣテストパターンを読み込み、ステップＳ１０２において、図２のテストパターン解析手段１１を用いて、読み込んだＯＰＣテストパターンを解析する。更に、この解析の結果、読み込んだＯＰＣテストパターン中のＯＰＣ不適合パターンを不適合パターン抽出手段１２を用いて抽出し、ステップＳ１０３において、ライブラリ登録手段１４を用いてライブラリ記憶装置４１に登録しておく。
【００３９】
（ロ）次に、図１のレイアウト設計手段１９により、ステップＳ１０４において、対象とするＬＳＩの機能を実現するためのＬＳＩレイアウト設計を行う。このレイアウト設計段階において、ＤＲＣ／ＬＶＳ等を用いて、レイアウト検証を行う。次に、検証済みのレイアウト設計データに対して、ステップＳ１０５において、パターンマッチング手段１８を用いてライブラリ記憶装置４１に登録されているＯＰＣ不適合パターンとパターンマッチングを行う。そして、ＯＰＣ不適合パターンと一致するものと、ＯＰＣ不適合パターンと一致しないものとに分け、レイアウト登録手段１５を用いて、ＯＰＣ不適合パターンと一致するものをレイアウト記憶装置４３に格納する。ＯＰＣ不適合パターンと一致するパターンについては、ＯＰＣ適合パターンとなるようにレイアウトの再設計を行う。あるいは、後続処理で対応可能なものはレイアウト変更せず、ステップＳ１０６に進んでも良い。
【００４０】
（ハ）次に、ステップＳ１０６では、ステップＳ１０４で設計された検証済みのレイアウトデータに対してＯＰＣ処理を施す。このステップＳ１０６のＯＰＣ処理に際して、ＯＰＣ対象図形の抽出・合成等を行う。このとき、ステップＳ１０７において、パターンマッチング手段１８を用いてライブラリ記憶装置４１に登録されているＯＰＣ不適合パターンを用いてマッチングを行う。そして、ＯＰＣ不適合パターンと一致するパターンが有る場合は、対策抽出手段２１を用いて、一致したＯＰＣ不適合パターンに対応する対策（問題内容、改善方法、回避方法等からなる補正のための情報）を抽出し、抽出した改善方法及び回避方法等の対策に基づき補正手段２２を用いて、設計パターンに補正を加え、ＯＰＣ処理を施す。ＯＰＣ処理を施したパターンは、補正後レイアウト登録手段１６を用いて補正後レイアウト記憶装置４４に格納される。尚、ステップＳ１０６では、ＯＰＣ処理の後処理としてマスクデータとして出力する図形の合成等も行う。
【００４１】
（ニ）次に、ステップＳ１０８において、まず、ＯＰＣルールチェック手段２４を用いて、補正後レイアウト記憶装置４４に格納されているＯＰＣ処理後のパターンの図形的な正当性をＤＲＣ等を用いて検証する。例えば、ＯＰＣルールチェックとして、取り決めたマスク検査及び作製における限界値、ウエハ・プロセスにおける限界値を違反した補正がなされていないかを検証する。次に、ステップＳ１０９において、レイアウト記憶装置４３の情報が適宜抽出され、パターンマッチング手段１８を用いてライブラリ記憶装置４１に登録されているＯＰＣ不適合パターンとマッチングさせ、ＯＰＣのパターンマッチングと同じ条件でリソグラフィ・ルール・チェックを行う。
【００４２】
（ホ）そして、ステップＳ１１１において、危険箇所抽出手段２５を用いて所望のパターンのエッジとのズレが指定値よりも大きなものを危険箇所として判定し、抽出する。このときも、ステップＳ１１２において、パターンマッチング手段１８を用いて、ＯＰＣ検証が終了したパターンをライブラリ記憶装置４１に格納されているＯＰＣ不適合パターンとマッチングさせる。そして抽出された危険箇所は、危険箇所判定手段２６を用いて、危険箇所の判定が行われる。そして、ステップＳ１１１において、危険箇所登録手段１７を用いて危険箇所記憶装置４８に危険箇所となる部分の情報を格納する。
【００４３】
（ヘ）次に、図４のステップＳ１１３において、転写イメージ出力手段２７を用いて、転写イメージ出力による判定を行う。このとき、ステップＳ１１４において、転写イメージ出力をライブラリ記憶装置４１に格納されているＯＰＣ不適合パターンとパターンマッチングさせる。そして、マッチングの結果をステップＳ１１３において判定した結果、問題があると判定されたパターンは、ステップＳ１１５のライブラリ登録において、問題のあるパターンをＯＰＣ不適合パターンとしてその対策等のデータと共にライブラリ記憶装置４１に登録される。以上の（ニ）〜（ト）のステップＳ１０９〜Ｓ１１４までの処理が本発明の実施の形態におけるＯＰＣ検証である。ステップＳ１１３の判定により、全てのパターンが適合パターンであると判定された場合は、ＯＰＣ検証済みのデータを電子ビーム（ＥＢ）描画用のデータに変換し、ステップＳ１１８のマスク（レティクル）製造の工程へ進む。
【００４４】
（ト）次に、ステップＳ１１８のマスク（レティクル）製造の工程において、製造された必要な枚数のフォトマスクのセットは、ステップＳ１１９で、それぞれ検査される。ステップＳ１１９において、マスク検査装置３６を用いてフォトマスクの検査が行われた結果、ＯＰＣ不適合パターンであると判定された場合は、ステップＳ１１６においてライブラリ登録し、ステップＳ１０４のレイアウト設計に戻る。ステップＳ１１９のフォトマスクの検査の結果、適切なＯＰＣであると判定された場合は、ステップＳ１２０のウエハ上へのリソグラフィの工程へ進む。ステップＳ１２０では、ウエハ上にフォトレジスト膜をスピンナーを用いて塗布（スピンコート）し、ステッパーに搭載されたステップＳ１１９で合格と判定されたフォトマスク（レティクル）を用いて、フォトレジスト膜を露光する。さらに、現像、リンス、ポストベーク、キュア等の工程を経て、ステップＳ１２１のリソグラフィ検査の工程に進む。
【００４５】
（チ）次に、ステップＳ１２１において、レジストパターン検査装置３７を用いてウエハ上でのフォトレジストパターンの検査が行われた結果、判定がＯＰＣ不適合パターンであるとされた場合は、ステップＳ１１６のライブラリ登録の処理を経て、ステップＳ１０４のレイアウト設計に戻る。ウエハのリソグラフィ検査の結果、判定が適切なＯＰＣであると判断された場合は、ステップＳ１２２のエッチングの工程に進む。ステップＳ１２２では、反応性イオンエッチング（ＲＩＥ）等により、ウエハ上に形成されたステップＳ１２０で合格とされたフォトレジスト膜をエッチングマスクとしてフォトレジスト膜の下層の薄膜をエッチングする。半導体基板（Ｓｉ）をエッチングする場合は、半導体基板上に酸化膜（ＳｉＯ２膜）を形成し、この酸化膜をエッチングし、レジスト膜を除去してから酸化膜をエッチングマスクとして半導体基板をエッチングしても良い。エッチングを終了したら、ステップＳ１２３のエッチング形状の検査に進む。酸化膜マスクで半導体基板をエッチングする場合は、酸化膜マスクが出来上がった時に、ステップＳ１２３において、エッチング形状検査装置３８を用いてエッチング形状の検査をし、さらに半導体基板のエッチングが終了した時点で、再びステップＳ１２３において、エッチング形状検査装置３８を用いてエッチング形状の検査を行う。ステップＳ１２３のエッチング形状の検査の結果、判定が適切なＯＰＣであれば処理を終了する。判定が不適切なＯＰＣであれば、ステップＳ１１６のライブラリ登録の処理を経て、ステップＳ１０４のレイアウト設計に戻る。ステップＳ１１６では、Ｓ１１９、Ｓ１２１、Ｓ１２３の判定においてＯＰＣ不適合パターンであると判定されたパターンをライブラリ登録手段１４を用いてライブラリ記憶装置４１に記憶し、ステップＳ１０４に戻る。尚、本発明の実施の形態において、ステップＳ１１９、Ｓ１２１、Ｓ１２３のいずれかを省略してもよい。
【００４６】
（不適合パターンの抽出）
次に、図５〜図７を用いて、ＯＰＣ不適合パターンを抽出しライブラリ記憶装置４１に格納する処理について説明する。図５は、ＯＰＣ不適合パターンを抽出し登録する処理を示したフロー図である。図６は、抽出するパターン例を示したものである。図７は、ライブラリ記憶装置４１に記憶されている内容（データベース）の一例を示した模式図である。
（イ）まず、図５のステップＳ１２５において、図２の不適合パターン抽出手段１２を用いて図１のレイアウト記憶装置４３に格納されたレイアウト・データとエラー箇所記憶装置４２に記憶されたエラー箇所データとを参照し、現状のＯＰＣの設定（ルール又はモデル）で問題となる箇所を中心として近接効果の影響が考えられる領域（以下、「エラーパターン」とする。）を抽出する。例えば、図６（ａ）のレイアウトパターン４９において、領域５０の内部にある図形５０ｂと図形５０ｅとの間でエラーが発生する場合、レイアウトパターン４９から領域５０をエラーパターンとして抽出する。
【００４７】
（ロ）次に、ステップＳ１２５で抽出した領域（エラーパターン）５０からステップＳ１２６において、不適合パターン抽出手段１２を用いて図６（ｂ）に示すように、エラーを直接起こしている図形５０ｂ及び５０ｅを抽出する。次に、ステップＳ１２７において、不適合パターン抽出手段１２を用いて図６（ｃ）に示すように、エラーに大きく影響を及ぼしている他の図形（５０ａ、５０ｃ、５０ｄ）を抽出する。
【００４８】
（ハ）次に、ステップＳ１２８において、エラーパターン５０以外のレイアウトとなるようなエラーパターンの組み合わせ（バリエーション）をデザインルールの範囲内において許される限り割り振る。そして、シミュレーションを行い、不適合パターン抽出手段１２を用いて、ショート、断線、配線の細り／太り許容値オーバーなどの問題（欠陥等）の有無を判定し、問題の有無で分類する。パターンを分類した後、不適合パターン抽出手段１２を用いて図６（ｅ）、図６（ｆ）に示すようなエラーパターンのバリエーション５１、５２を抽出する。また、図６（ｇ）に示すようなエラー箇所（図形５０ｂ、５０ｅ）が問題とならないパターン、及びエラー箇所には影響を及ぼさないことが明らかであるパターンについては除外する。このように、抽出したエラーパターン５０に対してバリエーションを適宜振り、問題の有無を判定することによって、図６（ｅ）及び図６（ｆ）に示すような抽出したエラーパターン５０以外のエラーとなるバリエーション５１、５２、及び図６（ｇ）に示すようなエラーとならないバリエーション５３についても同時に抽出することができる。尚、パターンのバリエーション振りとシミュレーションは、適切で無駄のない範囲で実行させるために、問題箇所に対してほとんど影響を及ぼさない部分を予め判定し、パターンのバリエーション振りを最小限にするような環境のもとで実行する。
【００４９】
（ニ）次に、図５のステップＳ１２９において、ステップＳ１２８で得られたエラーパターンのバリエーション５１、５２について、対策解析手段１３を用いてバリエーション毎に特化した対策（図７の対策１０１、１０２参照）を解析する。そして、ステップＳ１３０において、対策解析手段１３を用いて、対策を施すことにより周辺にある他の部分（エラー周辺パターン）への副作用発生の有無について検証する。対策を施すことにより他の部分への副作用が発生する場合は、ステップＳ１２９の処理へ戻り、副作用が発生しないような対策を更に解析する。対策を施すことによる他の部分への影響が生じない場合は、ステップＳ１３１において、図７に示すように、エラーパターン５０、バリエーション５１〜５６と、図７に示すようなエラーを改善・回避するための対策１００〜１０６（例えば、該当パターンに対するＯＰＣモデルの変更・ＯＰＣ設定（ルール）の変更・レイアウト変更等）をライブラリ登録手段１４を用いてライブラリ記憶装置４１に登録し、エラーパターンのライブラリ登録処理を終了する。
【００５０】
図７に示すライブラリ記憶装置４１には、例えば、図３のステップＳ１０１〜Ｓ１０３において抽出されたＯＰＣ不適合パターン５５、５６が、対応した対策（ルール・モデル）１０５、１０６とともに格納される。また、図５のステップＳ１２５において抽出されたエラーパターン５０が、ステップＳ１２９において解析されるエラーパターン５０に対応する対策１００（図７参照）とともにライブラリ記憶装置４１に格納される。更に、図５のステップＳ１２８において抽出されたエラーパターンのバリエーション５１、５２が、ステップＳ１２９で解析されるバリエーション５１、５２に対応する対策１０１、１０２（図７参照）とともに、ステップＳ１３１においてライブラリ記憶装置４１に格納される。これらのＯＰＣ不適合パターン（エラーパターン）５０〜５６に対応する対策１００〜１０６とは、それぞれのパターンにおけるショート、断線、配線の細り／太り許容値オーバーなどの問題内容、改善方法、レイアウト修正等の回避方法等の対策のことをいう。各段階において形成されるパターンをライブラリ記憶装置４１に格納されているＯＰＣ不適合パターンデータとパターンマッチングを行うことによって、瞬時にエラーパターン（ＯＰＣ不適合パターン）を見つけることができる。
【００５１】
（対策方法の解析）
次に、ＯＰＣ不適合パターン及びそのバリエーションに特化した対策を解決する方法について、図８を参照し説明する。
【００５２】
（イ）まず、現状のＯＰＣ設定による補正結果が図８（ａ）に示すような補正パターンであるとした場合、図形６０と図形６１との間はＯＰＣが施されることにより、補正部分６２ａ、６３ａの分だけ互いに接近することとなる。そのため、十分なスペースを確保できなくなり、ショートする可能性が生じる。そこで、図８（ｂ）に示すように、図形６０、図形６１に対してＯＰＣを施す際に、対策解析手段１３を用いて最小スペース制約を設定することによって、補正部分６２ｂ、６３ｂを最小限に留めることにより、問題となっているショートの可能性を回避する。
【００５３】
（ロ）次に、対策解析手段１３を用いて、ＯＰＣ設定を変更することにより、このパターンの他の部分への影響（他の部分への副作用）が生じないかどうかを検証する。例えば、図８（ｃ）に示すように、ＯＰＣ設定を変更することにより、コンタクト・ホール６４ｃ及び６５ｃに対して、コンタクト・カバレッジ不足という影響が生じたり、図形６０及び６１の線幅にズレが生じるという影響が生じたりするか否かが検証される。このようなコンタクト・カバレッジ不足や線幅のズレが許容範囲でない場合、「副作用有り」として、他のＯＰＣ設定を変更するか、レイアウトを変更するかという対策が検討される。レイアウト変更とは、図６（ｄ）に示すように、補正部分６２ｄ及び６３ｄ等の補正については、もとのＯＰＣ設定のままで、図形６０と図形６１の配置（レイアウト）を動かし、双方の間のスペースを緩和させることにより、ショートの可能性、コンタクト・カバレッジ不足、及び線幅のズレ等の副作用を回避する方法である。また、上記問題が許容範囲である場合は、「副作用無し」としてＯＰＣ設定の変更、又はレイアウト変更の２つの対策が抽出され、適用される。
【００５４】
（レイアウト設計）
次に、本発明の実施の形態におけるＯＰＣ向きレイアウト設計について図９を参照し説明する。半導体の製造工程において、１つの回路ブロックのレイアウト設計が終了し、判定パターンが完成したとする。この場合、ＤＲＣと同時又は直後に、図９（ａ）に示すライブラリ記憶装置４１に記憶されたＯＰＣ不適合パターン５０〜５６（ＯＰＣ不適合パターン５０〜５２については図示省略のため、図７参照。）と図９（ｂ）に示す被判定パターン７２とのパターンマッチングにより、被判定パターン７２がＯＰＣ不適合パターン５０〜５６のいずれかと一致するか否かの判定を行う。このＯＰＣ不適合パターンの判定は、ＤＲＣと同様に、レイアウト・エディタ上で起動することもでき、検証結果はレイアウト・エディタ上でハイライトされ、問題内容及び改善方法等ライブラリ記憶装置４１に格納されている内容を検索することができる。そして、ライブラリ記憶装置４１に格納されている内容を検索し、適用するルール又はモデルが決定すると、そのルール又はモデルをもとに、図９（ｃ）に示すように、ＯＰＣ不適合パターン５６とマッチングした被判定パターン７２をレイアウト・エディタ上で修正することができる。本発明の実施の形態では、図９（ｂ）に示す被判定パターン７２が図９（ａ）のライブラリ記憶装置４１のＯＰＣ不適合パターン５６とマッチしている。この場合は、対策（ルール又はモデル）１０６の情報に基づきレイアウト修正を行い、図９（ｃ）の修正箇所７３に示すように、エラー図形間のスペースを緩和することにより修正を行う。
【００５５】
尚、本発明の実施の形態に係わるＯＰＣ向きレイアウト設計は、（１）自動配置配線ツール、（２）デザインマイグレーション・ツール等の設計支援ツールを具備した環境にも利用可能であり、図示した構造に限定されるものではない。
【００５６】
（ＯＰＣ処理）
図１０は、本発明の実施の形態における高精度ＯＰＣ処理を示したものである。ＯＰＣを行う前処理として、パターンマッチング手段１８を用いて、図７に示すようなライブラリ記憶装置４１に格納されたＯＰＣ不適合パターン５５、５６と被判定パターン７０、７１とのパターンマッチングを行う。パターンマッチングを行った結果、マッチングした被判定パターンの該当箇所に対してライブラリ記憶装置４１にＯＰＣ不適合パターン５５、５６と共に改善方法として登録・格納されている対策（ルール又はモデル）１０５、１０６が、ＯＰＣ処理時に適用されるようにする。即ち、図１０に示す例では、被判定パターン７０とライブラリ記憶装置４１に格納されたパターン５５、被判定パターン７１とライブラリ記憶装置４１に格納されたパターン５６とがそれぞれマッチングする。従って、被判定パターン７０にはパターン５５の対策１０５、被判定パターン７１にはパターン５６の対策１０６がそれぞれＯＰＣ処理時において適用されることとなる。
【００５７】
本発明の実施の形態におけるＯＰＣ処理では、パターンマッチングの結果マッチしたパターンの該当箇所にはライブラリ記憶装置４１に格納されたＯＰＣ不適合パターンのＯＰＣ設定を適用し、パターンマッチングにおいてマッチングしなかった箇所には、現状のＯＰＣ設定を適用しＯＰＣ処理を行う。このＯＰＣ処理では、従来の技術の欄において記した（ａ）要求精度が異なる領域毎にモデル等を使い分ける方法、（ｂ）マスク製造、ウエハ上へのリソグラフィ、エッチングのそれぞれの工程に特化したモデル又はルールを用いて各工程に対応したＯＰＣを順次実行する方法が実現出来るようになっている。本発明の実施の形態では、ライブラリ記憶装置４１に格納されているＯＰＣ不適合パターンとのマッチングは各ＯＰＣ手段２０で行い、各工程用のライブラリ記憶装置と区別して実施する。
【００５８】
（ＯＰＣ検証）
次に、本発明の実施の形態に係わるＯＰＣ検証について図１１を参照し説明する。図１０に示すような、複数のルール又はモデルを用いたＯＰＣ結果に対し、ＯＰＣ検証を行うためには、それぞれの補正箇所に使った複数のルール又はモデルが必要である。例えば、本提案のＯＰＣで特別に処理された部分に対して異なるルール又はモデルを用いてＯＰＣ検証を行うと、被判定パターン７０にはＯＰＣ不適合パターン５５が該当し、被判定パターン７１にはＯＰＣ不適合パターン５６が該当するため、対策１０５及び１０６を用いることが必要である。
【００５９】
図１１（ｂ）に示すように、被判定パターン７４及び７５について、パターンマッチング手段１８を用いて図１１（ａ）に示すライブラリ記憶装置４１に格納されているＯＰＣ不適合パターンとパターンマッチングを行い、マッチした被判定パターン７４、７５の該当箇所に対して登録されている対策１０５、１０６がＯＰＣ検証において使用されるように設定される。ＯＰＣ検証において、新たなルール又はモデルが割り当てられた箇所については、それぞれ新たなルール又はモデルを、その他の箇所については現状のルール又はモデルをもとに検証を行う。
【００６０】
本発明の実施の形態に係わるＯＰＣ検証方法は、ＯＰＣ不適合パターンを事前にライブラリ記憶装置４１に格納しておき、格納されているＯＰＣ不適合パターンと被判定パターンとのパターンマッチングを行う手法を用いることによって、無駄なシミュレーションを行わない等、検証ターン・アラウンド・タイム（ＴＡＴ）を向上させることができる。
【００６１】
本発明の実施の形態に係わるＯＰＣ検証方法では、予めＯＰＣ不適合パターンを抽出し、ライブラリ記憶装置に格納しておき、ライブラリ記憶装置に格納されているＯＰＣ不適合パターンと同じパターンについては、予めライブラリ記憶装置に格納してあるＯＰＣ設定を適用するほか、処理をシンプルにしたため、ＯＰＣの失敗による再実行の回数を減らすことが出来るため、従来に比べＯＰＣ処理時間を短くし、結果としてＯＰＣの高速化を実現することができる。また、ＯＰＣ不適合パターン毎に最適なＯＰＣルール又はモデルを適用することができる。
【００６２】
更に、本発明の実施の形態に係わるＯＰＣ検証方法は、ライブラリ記憶装置にＯＰＣ不適合パターン及び対応するＯＰＣ設定を格納する際、予め副作用のリスクを検証し副作用がないＯＰＣ設定を検討した後に格納するため、ＯＰＣの高精度化のための改良について、副作用のリスクを最小限にし、実現することができる。
【００６３】
また、従来の手法では、レイアウト設計段階において、ＯＰＣ不適合パターンを検証するためには、ＯＰＣ処理の後にＯＰＣ検証を行い、転写イメージの詳細なシミュレーションを行わなければならなかった。しかし、本発明の実施の形態に係わるＯＰＣ検証方法は、予め、ＯＰＣ不適合パターンに対してＯＰＣ処理を行い、ＯＰＣ検証において転写イメージの詳細なシミュレーションを行った上でライブラリ記憶装置４１に格納しておき、実際のレイアウト設計段階では、ライブラリ記憶装置４１に格納されているパターンとパターンマッチングを行うため、格納されているＯＰＣ不適合パターンと同じパターンについては、直ちに検証することができ、レイアウト設計を容易に実現することができる。
【００６４】
【発明の効果】
本発明によれば、パターンを短時間で適切に補正し、ほとんどのパターンに対応したＯＰＣを早期に立ち上げることができる。
【図面の簡単な説明】
【図１】本発明におけるＯＰＣシステムの構成図である。
【図２】本発明に係わるＯＰＣシステムの登録手段の構成図である。
【図３】本発明に係わるＯＰＣ方法の全体を示したフローチャート（その１）である。
【図４】本発明に係わるＯＰＣ方法の全体を示したフローチャート（その２）である。
【図５】本発明に係わるＯＰＣ不適合パターン抽出方法を示したフローチャートである。
【図６】図６（ａ）は、本発明に係わるＯＰＣ不適合パターン抽出方法におけるエラー領域の一例、図６（ｂ）は、エラー要因箇所の一例、図６（ｃ）は、周辺パターンの一例、図６（ｄ）は、エラー領域の一例、図６（ｅ）〜（ｆ）は、バリエーションの一例を示したものである。
【図７】本発明に係わるレイアウト記憶装置の一例である。
【図８】図８（ａ）は、本発明に係わるＯＰＣ不適合パターンの一例、図８（ｂ）は、ＯＰＣ不適合パターンに対してＯＰＣを施した場合のパターンの一例、図８（ｃ）は、ＯＰＣ不適合パターンにＯＰＣを施した場合に欠陥が生じる場合の一例、図８（ｄ）は、ＯＰＣ不適合パターンにおいてＯＰＣを施した場合に生じる欠陥を回避した場合の一例を示したものである。
【図９】図９（ａ）は、本発明に係わるライブラリ記憶装置の一例、図９（ｂ）は、レイアウト設計におけるパターンマッチングの一例、図９（ｃ）は、レイアウト設計における対策の一例である。
【図１０】本発明に係わるＯＰＣにおけるパターンマッチングの一例である。
【図１１】本発明に係わるＯＰＣ検証におけるパターンマッチングの一例である。
【図１２】従来の光近接効果方法のフローチャートである。
【図１３】従来のＯＰＣ処理において各半導体製造工程に特化したルール又はモデルを用いる方法を示したものである。
【図１４】図１４（ａ）は、ＯＰＣ前の図形を示したものである。図１４（ｂ）は、ＯＰＣを施した後の図形を示したものである。図１４（ｃ）は、ＯＰＣを施すことによりエラーが生じる危険性のある危険箇所を示したものである。図１４（ｄ）は、補正を施さない場合に転写されるパターンの一例を示したものである。
【図１５】補正対象エッジの分類例を示したものである。
【図１６】図１６（ａ）は、ＯＰＣ前の図形を示したものである。図１６（ｂ）は、ＯＰＣを施した後の図形を示したものである。図１６（ｃ）は、ＯＰＣを施すことによる欠陥を補正した図形を示したものである。
【符号の説明】
１  ＯＰＣ検証システム
１０  登録手段
１１  テストパターン解析手段
１２  不適合パターン抽出手段
１３  対策解析手段
１４  ライブラリ登録手段
１５  レイアウト登録手段
１６  補正後レイアウト登録手段
１７  危険箇所登録手段
１８  パターンマッチング手段
１９  レイアウト設計手段
２０  ＯＰＣ手段
２１  対策抽出手段
２２  補正手段
２３  ＯＰＣ検証手段
２４  ＯＰＣルール・チェック手段
２５  危険箇所抽出手段
２６  危険箇所判定手段
２７  転写イメージ出力手段
３１  入力装置
３２  出力装置
３３  一時記憶装置
３４  入出力制御装置
３５  パターン検査装置
３６  マスク検査装置
３７  レジストパターン検査装置
３８  エッチング形状検査装置
４０  テストパターン記憶装置
４１  ライブラリ記憶装置
４２  エラー箇所記憶装置
４３  レイアウト記憶装置
４４  補正後レイアウト記憶装置
４８  危険箇所記憶装置
４９  レイアウトパターン
５０、５５〜５６  エラーパターン
５０ａ〜５０ｆ、６０、６１、８０、８１、８２、９０、９１  図形
５１〜５３バリエーション
６２ａ〜６２ｄ、６３ａ〜６３ｄ、８３ａ〜８３ｃ、８４ａ〜８４ｃ、９２ａ、９２ｂ、９２ｄ、９３ａ、９３ｂ、９３ｄ  補正部分
６４ａ〜６４ｄ、６５ａ〜６５ｄ  コンタクトホール
７０〜７２、７４、７５  被判定パターン
７３  修正箇所
８０ａ  ライン端
８０ｂ  ライン部
８０ｃ  内部コーナー
８０ｄ  外部コーナー
９２ｃ、９３ｃ  エッジ
９４、９５  転写イメージ
１００〜１０６  対策
【図１】
0003615182.tif 000002
【図２】
0003615182.tif 000003
【図３】
0003615182.tif 000004
【図４】
0003615182.tif 000005
【図５】
0003615182.tif 000006
【図６】
0003615182.tif 000007
【図７】
0003615182.tif 000008
【図８】
0003615182.tif 000009
【図９】
0003615182.tif 000010
【図１０】
0003615182.tif 000011
【図１１】
0003615182.tif 000012
【図１２】
0003615182.tif 000013
【図１３】
0003615182.tif 000014
【図１４】
0003615182.tif 000015
【図１５】
0003615182.tif 000016
【図１６】
0003615182.tif 000017