(57)【特許請求の範囲】
【請求項１】
第１及び第２の伝送路を介して送信側装置と受信側装置との間で信号の送受信を行う際に、前記第１の伝送路と前記第２の伝送路との無瞬断切替を行う無瞬断切替伝送システムであって、
前記受信側装置は、前記第１の伝送路を介して受信されるフレームを受信ポインタ処理によって装置内位相に変換する第１の受信機能と、前記第２の伝送路を介して受信されるフレームを受信ポインタ処理によって装置内位相に変換する第２の受信機能と、前記第１の受信機能で前記装置内位相に変換されたフレームのずれが装置内のパスにおいて生じないようにする第１のフレームアライメント機能と、前記第２の受信機能で前記装置内位相に変換されたフレームのずれが装置内のパスにおいて生じないようにする第２のフレームアライメント機能と、前記第１の伝送路を介して受信した第１のデータと前記第２の伝送路を介して受信した第２のデータとの経路長差を検出する検出機能と、前記検出機能で検出された前記経路長差を基に経路長が短い方のデータに前記経路長差分の遅延を挿入する遅延挿入機能とを有し、
前記第１及び第２のフレームアライメント機能と前記遅延挿入機能とを独立したブロック構成とし、
前記第１及び第２のフレームアライメント機能にて前記装置内のパスの導通確認用の信号として割付けされたＪ１バイトの先頭位置を予め設定された値に固定することで、前記Ｊ１バイトによるＪ１マルチフレーム位相を共通に制御するようにしたことを特徴とする無瞬断切替伝送システム。
【請求項２】
前記受信側装置内での前記Ｊ１マルチフレーム位相を前記受信側装置内のパスに対して共通に制御することでビット列順序の保存を保証するようにしたことを特徴とする請求項１記載の無瞬断切替伝送システム。
【請求項３】
前記Ｊ１バイトによる位相合せパスを決めて前記受信側装置内の前記Ｊ１マルチフレーム位相合せを行いかつ前記位相合せパス以外のパスはＪ１バイトを使用自在としたことを特徴とする請求項１または請求項２記載の無瞬断切替伝送システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は無瞬断切替伝送システムに関し、特に伝送信号が二重化された伝送路の無瞬断切替を行う無瞬断切替伝送システムに関する。
【０００２】
【従来の技術】
同期網通信システムの多重化端局装置、中継機、及びこれらの間を結ぶ光ファイバ伝送路から構成されるディジタル多重伝送システムにおいては、ＳＴＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｎｓｐｏｒｔ  Ｍｏｄｕｌｅ）信号を処理する同期網が用いられている。
【０００３】
ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｉｇｉｔａｌ  Ｈｉｅｒａｒｃｈｙ：同期ディジタルハイアラーキ）ディジタル多重伝送では信頼性や保守性の向上のために伝送路の二重化が採用されているが、運用系と非運用系とを無瞬断で、サービスに影響を与えることなく、切替えることが要求されている。
【０００４】
また、ＳＤＨディジタル多重伝送では情報量の増大に対応するためにＳＴＭ−ｎ信号を用いているが、近年、伝送路の大容量化で、高速側伝送速度が６００Ｍｂｐｓ（ＳＴＭ−４）から２．４Ｇｂｐｓ（ＳＴＭ−１６）、１０Ｇｂｐｓ（ＳＴＭ−６４）へと変化している。
【０００５】
従来、この種の大容量長距離伝送装置においては、低速側信号の多重化を行ってから高速側信号を生成し、その後に局間伝送路を介して遠方へ情報を転送するようにしている。
【０００６】
大容量長距離伝送装置の高速インタフェース部は１＋１切替系を構成しており、０系の経路差と１系の経路差との経路長差による遅延量を調整することによって、強制切替時に主信号を無瞬断で切替ることを可能としている。また、大容量長距離伝送装置は故障検出分のメモリと、伝送路Ｂ３エラー検出回路とを備え、伝送路故障を検出することによって、故障時の無瞬断切替を可能としている。
【０００７】
上記の伝送路無瞬断切替方法の原理を図１１に示す。この図１１において、送信側装置８は送信部８ａと、Ｊ１挿入部８ｂとを備えており、受信側装置９は０系受信部９ａと、１系受信部９ｂと、０系ＰＴＲ  ＲＣＶ（Ｐｏｉｎｔｅｒ  Ｒｅｃｅｉｖｅｒ）部９ｃと、１系ＰＴＲ  ＲＣＶ部９ｄと、０系Ｊ１  ＤＥＴ（Ｄｅｔｅｃｔｏｒ）部９ｅと、１系Ｊ１  ＤＥＴ部９ｆと、０系フレームメモリ部９ｇと、１系フレームメモリ部９ｈと、位相差検出部９ｉと、０系ＰＴＲ  ＩＮＳ（Ｐｏｉｎｔｅｒ  Ｉｎｓｅｒｔ）部９ｊと、１系ＰＴＲ  ＩＮＳ部９ｋと、読出制御部９ｌと、０系Ｂ３  ＤＥＴ部９ｍと、１系Ｂ３  ＤＥＴ部９ｎと、切替制御部９ｏと、０系フレームメモリ９ｐと、１系フレームメモリ９ｑと、選択部９ｒとを備えている。
【０００８】
送信部８ａはＯＨ（Ｏｖｅｒ  Ｈｅａｄ：オーバヘッド）付加及び多重、Ｅ／Ｏ（Ｅｌｅｃｔｒｉｃａｌ／Ｏｐｔｉｃａｌ）変換等の機能を有し、Ｊ１挿入部８ｂはＰＯＨ（Ｐａｔｈ  Ｏｖｅｒ  Ｈｅａｄ：パスオーバヘッド）にＪ１バイト（パスの導通確認用の信号）を付加する。
【０００９】
受信側装置９における０系受信部９ａ及び１系受信部９ｂはＯ／Ｅ変換や分離、ＯＨ終端等の機能を有し、受信ポインタ処理によって装置内位相に変換する。０系ＰＴＲ  ＲＣＶ部９ｃ及び１系ＰＴＲ  ＲＣＶ部９ｄは受信ポインタ値によって０系フレームメモリ部９ｇ及び１系フレームメモリ部９ｈへの書込み位相指示及びスタッフ指示を行う。
【００１０】
また、０系Ｊ１  ＤＥＴ部９ｅ及び１系Ｊ１  ＤＥＴ部９ｆにおいて、Ｊ１バイトの６４マルチフレーム同期を検出し、０系フレームメモリ部９ｇ及び１系フレームメモリ部９ｈへ６４マルチフレームの先頭位置にしたがって書込み位相指示を行う。
【００１１】
０系フレームメモリ部９ｇ及び１系フレームメモリ部９ｈは０系ＰＴＲ  ＲＣＶ部９ｃ及び１系ＰＴＲ  ＲＣＶ部９ｄと、０系Ｊ１  ＤＥＴ部９ｅ及び１系Ｊ１  ＤＥＴ部９ｆとの書込み位相指示によってメモリへデータの書込みを行い、読出制御部９ｌからの読出しフレームにしたがってメモリからのデータの読出しを行う。０系フレームメモリ部９ｇ及び１系フレームメモリ部９ｈのメモリ容量は最大３２フレームを有する。
【００１２】
０系ＰＴＲ  ＩＮＳ部９ｊ及び１系ＰＴＲ  ＩＮＳ部９ｋはＡＵ（Ａｄｍｉｎｉｓｔｒａｔｉｖｅ  Ｕｎｉｔ）ポインタへ、固定のポインタ値５２２の値を書込む。位相差検出部９ｉは０系Ｊ１  ＤＥＴ部９ｅ及び１系Ｊ１  ＤＥＴ部９ｆからの６４マルチフレームの先頭位置を基に０系データ及び１系データのフレーム位相差を計算し、フレーム位相差情報を読出制御部９ｌに渡す。
【００１３】
読出制御部９ｌはフレーム位相差情報から０系データ及び１系データの遅延量を決定し、０系フレームメモリ部９ｇ及び１系フレームメモリ部９ｈへ読出しフレームを指示する。
【００１４】
０系Ｂ３  ＤＥＴ部９ｍ及び１系Ｂ３  ＤＥＴ部９ｎは０系データ及び１系データの伝送路故障を検出する。０系フレームメモリ９ｐ及び１系フレームメモリ９ｑは０系データ及び１系データの伝送路故障検出時間分のメモリ容量を有し、切替制御部９ｏの指示によって選択部９ｒのセレクタを制御することによって、選択指示及び伝送路故障時の無瞬断切替を可能とする。
【００１５】
上記の方法は、新同期網ＳＤＨディジタル多重伝送方式の二重化伝送路の切替において、経路差に関係なく、伝送路間データの無瞬断切替を可能とする伝送路無瞬断切替方法を提供することを目的としている。
【００１６】
上記の伝送路無瞬断切替方法の動作を図１２及び図１３に示す。図１２はフレームメモリ通過前のデータの流れを示し、図１３はフレームメモリ通過後のデータの流れを示している。
【００１７】
これら図１２及び図１３において、０系伝送路と１系伝送路との経路長差によって、１系データが０系データよりも４フレーム分多く遅延して受信側装置に到達している場合、受信側装置が０系データと１系データとのマルチフレーム同期を検出し、０系データと１系データとのマルチフレーム位相差を認識し、より遅れている１系データに対してもマルチフレーム位相の変動を考慮し、３フレームの遅延を挿入した位置でそれぞれに位相が一致するように遅延量を挿入している。その結果、上記の例においては０系データに７フレーム、１系データに３フレームの遅延を挿入することで、無瞬断切替が可能となる。
【００１８】
【発明が解決しようとする課題】
近年、伝送路の大容量化で、高速側伝送速度は６００Ｍｂｐｓ（ＳＴＭ−４）から２．４Ｇｂｐｓ（ＳＴＭ−１６）、１０ｇｂｐｓ（ＳＴＭ−６４）へと変化している。１つの装置における無瞬断切替機能を実現するための伝送路位相制御部の回路構成においては、回路規模の縮小が重要な課題である。
【００１９】
また、処理する信号の形態も、従来の低速側の５０Ｍｂｐｓインタフェースに対応するＶＣ（Ｖｉｒｔｕａｌ  Ｃｏｎｔａｉｎｅｒ）−３信号及び低速側の１５０Ｍｂｐｓインタフェースに対応するＶＣ−４信号に加えて、低速側の６００Ｍｂｐｓインタフェースに対応するＶＣ−４−４ｃ信号及び低速側の２．４Ｇｂｐｓインタフェースに対応するＶＣ−４−１６ｃ信号に対応することも必要である。
【００２０】
上述した従来の伝送装置では、伝送路位相制御部の回路が多重化端局装置で処理する最小単位であるＶＣ−３パス（５０Ｍｂｐｓ相当）単位に構成されるため、回路規模が処理するパスの大きさに比例して大きくなる。ＶＣ−４−１６ｃ信号（２．４Ｇｂｐｓ相当）を処理する場合にはＶＣ−３信号に対して４８倍の回路規模が必要になるので、１０Ｇｂｐｓ、２．４Ｇｂｐｓ等の大容量多重化端局装置で無瞬断切替機能を具備する場合、伝送路位相制御部の回路規模が大きくなるという問題がある。
【００２１】
また、従来の伝送装置では、伝送路位相制御部の回路が多重化端局装置で処理する最小単位であるＶＣ−３パス（５０Ｍｂｐｓ相当）単位に構成されるため、伝送路位相制御用のメモリをＶＣ−３パス（５０Ｍｂｐｓ相当）単位に備えている。ＶＣ−４信号（１５０Ｍｂｐｓ相当）を処理する場合には、３組のＶＣ−３パス（５０Ｍｂｐｓ相当）単位のメモリを共通に制御することによって、ＶＣ−４信号（１５０Ｍｂｐｓ相当）の処理を実現している。
【００２２】
さらに、従来の伝送装置では、ＶＣ−４−４ｃ信号（６００Ｍｂｐｓ相当）、ＶＣ−４−１６ｃ信号（２．４Ｇｂｐｓ相当）へ対応する場合、ＶＣ−３パス（５０Ｍｂｐｓ相当）単位のメモリを共通に制御し、ＴＳＳＩ（Ｔｉｍｅ  Ｓｌｏｔ  Ｓｅｑｕｅｎｃｅ  Ｉｎｔｅｇｒｉｔｙ：ビット列順序の保存）を保証することが回路規模の増大によって困難である。
【００２３】
そのため、上記の従来の技術では１０Ｇｂｐｓ、２．４Ｇｂｐｓ等の大容量多重化端局装置で無瞬断切替機能を具備する場合、ＶＣ−４−４ｃ信号（６００Ｍｂｐｓ相当）、ＶＣ−４−１６ｃ信号（２．４Ｇｂｐｓ相当）への対応が難しいという問題がある。
【００２４】
そこで、本発明の目的は上記の問題点を解消し、回路規模を縮小することができ、ＶＣ−４−４ｃ信号及びＶＣ−４−１６ｃ信号に容易に対応することができるとともに、Ｊ１バイトの透過が可能な無瞬断切替伝送システムを提供することにある。
【００２５】
【課題を解決するための手段】
本発明による無瞬断切替伝送システムは、第１及び第２の伝送路を介して送信側装置と受信側装置との間で信号の送受信を行う際に、前記第１の伝送路と前記第２の伝送路との無瞬断切替を行う無瞬断切替伝送システムであって、
前記受信側装置は、前記第１の伝送路を介して受信されるフレームを受信ポインタ処理によって装置内位相に変換する第１の受信機能と、前記第２の伝送路を介して受信されるフレームを受信ポインタ処理によって装置内位相に変換する第２の受信機能と、前記第１の受信機能で前記装置内位相に変換されたフレームのずれが装置内のパスにおいて生じないようにする第１のフレームアライメント機能と、前記第２の受信機能で前記装置内位相に変換されたフレームのずれが装置内のパスにおいて生じないようにする第２のフレームアライメント機能と、前記第１の伝送路を介して受信した第１のデータと前記第２の伝送路を介して受信した第２のデータとの経路長差を検出する検出機能と、前記検出機能で検出された前記経路長差を基に経路長が短い方のデータに前記経路長差分の遅延を挿入する遅延挿入機能とを有し、
前記第１及び第２のフレームアライメント機能と前記遅延挿入機能とを独立したブロック構成とし、
前記第１及び第２のフレームアライメント機能にて前記装置内のパスの導通確認用の信号として割付けされたＪ１バイトの先頭位置を予め設定された値に固定することで、前記Ｊ１バイトによるＪ１マルチフレーム位相を共通に制御するようにしている。
【００２６】
すなわち、本発明の無瞬断切替伝送システムは、送信側装置と受信側装置とが、第一の経路及び第二の経路で接続される伝送システムにおいて第一の経路と第二の経路との無瞬断切替を行うシステムにおいて、第一の経路を介して受信した第一のデータと第二の経路を介して受信した第二のデータとの経路長差を検出し、経路長が短い方のデータに経路長差分の遅延を挿入することで、無瞬断切替を実現し、１０Ｇｂｐｓ、２．４Ｇｂｐｓ等の大容量多重化端局装置で無瞬断切替機能を具備するために適した機能ブロック構成とするためのメモリ構成としている。
【００２７】
ここで、２．４Ｇｂｐｓインタフェースフレームの構成において、ペイロードの先頭位置を示すＪ１バイトの位置はＡＵ  ＰＴＲ（Ａｄｍｉｎｉｓｔｒａｔｉｖｅ  Ｕｎｉｔ  Ｐｏｉｎｔｅｒ）によって示される。また、無瞬断切替装置においてはフレームがマルチフレーム構成をとっており、マルチフレームの最後の２フレーム（６３，６４フレーム目）のＪ１バイトが同期検出用のバイトとして割付けされている。
【００２８】
従来の０系フレームメモリ及び１系フレームメモリにおいては、０系ＰＴＲ  ＲＣＶ部及び１系ＰＴＲ  ＲＣＶ部の指示にしたがってスタッフに対応し、０系Ｊ１  ＤＥＴ部及び１系Ｊ１  ＤＥＴ部からの６４フレーム位相でデータが書込まれ、読出し制御部からの読出しフレームにしたがって、ポインタ値５２２固定で６４マルチフレームの読出しが行われる。つまり、０系フレームメモリ及び１系フレームメモリはフレームアライナ機能と経路長差分の遅延挿入機能とを兼用している。
【００２９】
これら０系フレームメモリ及び１系フレームメモリは最大３２フレーム分のメモリ容量を必要とするため、汎用のメモリをゲートアレイに外付けすることで実現している。また、これら０系フレームメモリ及び１系フレームメモリはＶＣ−３パス（５０Ｍｂｐｓ相当）単位の個別処理が必要であるため、大容量多重化端局装置では使用する汎用のメモリの数が処理するパスの大きさに比例して多くなる。
【００３０】
従来の伝送装置のメモリ構成を図１４に示す。この従来のメモリ構成ではメモリがフレームアライナ機能と経路長差分の遅延挿入機能とを兼用しているため、アドレス制御メモリ１０ｂを採用する必要があり、メモリ制御ＬＳＩ（大規模集積回路）１０ａとの端子数もメモリの個数に比例して増えるため、ＶＣ−４−４ｃ信号（６００Ｍｂｐｓ相当）、ＶＣ−４−１６ｃ信号（２．４Ｇｂｐｓ相当）の処理には適さない。
【００３１】
これに対し、本発明の無瞬断切替伝送システムでは、メモリのフレームアライナ機能と経路長差分の遅延挿入機能とを独立したブロック構成としているので、メモリのフレームアライナ機能用のメモリ容量が２フレーム分の容量であれば充分であり、メモリＬＳＩ内部回路で構成することが可能となる。このフレームアライナ機能ブロックは装置内の複数のＶＣ−３パス（５０Ｍｂｐｓ相当）において、フレームのずれが生じないように制御される。
【００３２】
また、遅延挿入機能用のメモリは最大３２フレーム分のメモリ容量を必要とするため、汎用のメモリをメモリ制御ＬＳＩに外付けして実現する。但し、このメモリの入力においてはフレームアライナ機能の処理が完了しているため、装置内の複数のＶＣ−３パス（５０Ｍｂｐｓ相当）について個別に遅延量を設定する必要はなく、装置内の全てのＶＣ−３パスに同じ遅延量を設定することが可能である。その結果、各ＶＣ−３パス（５０Ｍｂｐｓ相当）の信号を多重してより高速のメモリを使用することが可能となる。
【００３３】
本発明の無瞬断切替伝送システムは、メモリのフレームアライナ機能と経路長差分の遅延挿入機能とを独立したブロック構成とすることによって、遅延挿入用のメモリに汎用のメモリを使用することが可能となるので、装置における無瞬断切替制御部の回路構成を縮小することが可能となる。
【００３４】
また、本発明の無瞬断切替伝送システムは、メモリのフレームアライナ機能と経路長差分の遅延挿入機能とを独立したブロック構成とし、装置内のＶＣ−３パス（５０Ｍｂｐｓ相当）においてフレームのずれが生じないように制御されたフレームアライナ機能とすることで、遅延挿入用のメモリに入力されるパスの先頭位置が常に装置内で揃うように制御されることとなり、ＶＣ−４−４ｃ信号（６００Ｍｂｐｓ相当）やＶＣ−４−１６ｃ信号（２．４Ｇｂｐｓ相当）への対応に適したブロック構成となる。
【００３５】
さらに、本発明の無瞬断切替伝送システムは、メモリのフレームアライナ機能と経路長差分の遅延挿入機能とを独立したブロック構成とし、遅延挿入用のメモリへの遅延量設定を装置内の複数のＶＣ−３パス（５０Ｍｂｐｓ相当）において全て同じ遅延量としている。
【００３６】
したがって、複数のＶＣ−３パス（５０Ｍｂｐｓ相当）のうち、代表のパスを設定し、遅延量を決定することが可能となる。代表のパス以外は実質的にＪ１マルチフレームを構成する必要がないため、Ｊ１バイトを透過し、自由に使うことが可能となる。
【００３７】
また、装置内で、例えば２．４Ｇｂｐｓ分の処理ブロックを一つの無瞬断切替制御部として構成すれば、１０Ｇｂｐｓ装置であれば４つの遅延量を設定することが可能となる。本発明の無瞬断切替伝送システムは１０Ｇｂｐｓ装置の持つクロスコネクト機能と併用することで、リング装置に対応することも可能となる。
【００３８】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。図１は本発明の実施の形態による伝送路無瞬断切替システムの構成を示すブロック図である。図１において、送信側装置１は送信部１ａと、Ｊ１挿入部１ｂとから構成されている。
【００３９】
受信側装置２は０系受信部２ａと、１系受信部２ｂと、０系ＰＴＲ  ＲＣＶ（Ｐｏｉｎｔｅｒ  Ｒｅｃｅｉｖｅｒ）部２ｃと、１系ＰＴＲ  ＲＣＶ部２ｄと、０系フレームアライナ部２ｅと、１系フレームアライナ部２ｆと、０系ＰＴＲ  ＩＮＳ（Ｐｏｉｎｔｅｒ  Ｉｎｓｅｒｔ）部２ｇと、１系ＰＴＲ  ＩＮＳ部２ｈと、０系Ｊ１  ＤＥＴ（Ｄｅｔｅｃｔｏｒ）部２ｉと、１系Ｊ１  ＤＥＴ部２ｊと、位相差検出部２ｋと、読出制御部２ｌと、０系Ｂ３  ＤＥＴ部２ｍと、１系Ｂ３  ＤＥＴ部２ｎと、切替制御部２ｏと、０系フレームメモリ部２ｐと、１系フレームメモリ部２ｑと、選択部２ｒとから構成されている。
【００４０】
図２は本発明の実施の形態におけるフレームアライナ通過前のデータの流れを示す図であり、図３は本発明の実施の形態におけるフレームアライナ通過後のデータの流れを示す図であり、図４は本発明の実施の形態におけるフレームメモリ通過後のデータの流れを示す図である。これら図１〜図４を参照して本発明の実施の形態の各条件における動作について説明する。
【００４１】
送信部１ａはＯＨ（Ｏｖｅｒ  Ｈｅａｄ：オーバヘッド）付加及び多重、Ｅ／Ｏ（Ｅｌｅｃｔｒｉｃａｌ／Ｏｐｔｉｃａｌ）変換等の機能を有し、Ｊ１挿入部１ｂはＰＯＨ（Ｐａｔｈ  Ｏｖｅｒ  Ｈｅａｄ：パスオーバヘッド）にＪ１バイト（パスの導通確認用の信号）を付加する。
【００４２】
受信側装置２における０系受信部２ａ及び１系受信部２ｂはＯ／Ｅ変換や分離、ＯＨ終端等の機能を有し、受信ポインタ処理によって装置内位相に変換する。０系ＰＴＲ  ＲＣＶ部２ｃ及び１系ＰＴＲ  ＲＣＶ部２ｄは受信ポインタ値によって０系フレームアライナ部２ｅ及び１系フレームアライナ部２ｆへの書込み位相指示及びスタッフ指示を行う。
【００４３】
０系フレームアライナ部２ｅ及び１系フレームアライナ部２ｆは、図２に示すように、それぞれポインタ値及びＪ１マルチフレーム位相の異なる０系データ及び１系データを０系ＰＴＲ  ＲＣＶ部２ｃ及び１系ＰＴＲ  ＲＣＶ部２ｄからの書込み位相指示及びスタッフ指示にしたがって内部メモリ（図示せず）へ書込む。また、書込まれた位相から固定的に、例えば２フレーム後のポインタ値「５２２」の位置への０系データ及び１系データをそれぞれ読出す。この時、固定的に挿入する値はＰＴＲ値の変動を考慮した値であり、２フレーム程度が妥当である。
【００４４】
０系ＰＴＲ  ＩＮＳ部２ｇ及び１系ＰＴＲ  ＩＮＳ部２ｈはＡＵ（Ａｄｍｉｎｉｓｔｒａｔｉｖｅ  Ｕｎｉｔ）ポインタへ、固定のポインタ値「５２２」の値を書込む。ここでは、図３に示すように、０系読出しデータ及び１系読出しデータがフレームアライメントされ、各Ｊ１バイトの先頭位置がポインタ値「５２２」の値に固定されるが、０系読出しデータ及び１系読出しデータのＪ１マルチフレーム位相合せは行わない構成とする。
【００４５】
０系Ｊ１  ＤＥＴ部２ｉ及び１系Ｊ１  ＤＥＴ部２ｊは０系読出しデータ及び１系読出しデータのＪ１バイト６４マルチフレーム同期をそれぞれ検出し、０系フレームメモリ部２ｐ及び１系フレームメモリ部２ｑへ６４マルチフレームの先頭位置にしたがって書込み位相指示を行う。また、位相差検出部２ｋは０系読出しデータ及び１系読出しデータのＪ１マルチフレーム位相差を検出し、フレーム位相差情報を読出制御部２ｌに送出する。
【００４６】
０系フレームメモリ部２ｐ及び１系フレームメモリ部２ｑは０系Ｊ１  ＤＥＴ部２ｉ及び１系Ｊ１  ＤＥＴ部２ｊからの書込み位相指示によってメモリへデータの書込みを行い、読出制御部２ｌからの読出しフレームにしたがってメモリからのデータの読出しを行う。０系フレームメモリ部２ｐ及び１系フレームメモリ部２ｑのメモリ容量は最大３２フレームを有する。
【００４７】
ここで用いるメモリは書込み側がすでにスタッフしないように制御されているため、図１０に示すようなＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）メモリ等を用いることができる。
【００４８】
位相差検出部２ｋは０系Ｊ１  ＤＥＴ部２ｉ及び１系Ｊ１  ＤＥＴ部２ｊからの６４マルチフレームの先頭位置によって、０系データ及び１系データのフレーム位相差を計算し、フレーム位相差情報を読出制御部２ｌに渡す。また、読出制御部２ｌはフレーム位相差情報から０系データ及び１系データの遅延量を決定し、０系フレームメモリ部２ｐ及び１系フレームメモリ部２ｑへ読出しフレームを指示する。
【００４９】
０系Ｂ３  ＤＥＴ部２ｍ及び１系Ｂ３  ＤＥＴ部２ｎは０系読出しデータ及び１系読出しデータの伝送路故障を検出する。０系フレームメモリ部２ｐ及び１系フレームメモリ部２ｑは０系データ及び１系データの最低伝送路故障検出時間分のメモリ容量を有し、切替制御部２ｏの指示によって選択部２ｒのセレクタを制御することによって、選択指示及び伝送路故障時の無瞬断切替を可能とする。フレームメモリは遅延吸収用に３２フレームの容量を必要とする。また、故障検出用に３フレームの余裕を持たせて設計してもよい。
【００５０】
上記の方法は、新同期網ＳＤＨディジタル多重伝送方式に二重化伝送路の切替において、経路差に関係なく、伝送路間データの無瞬断切替を可能とする伝送路無瞬断切替方法を提供している。
【００５１】
上記の基本動作時の詳細な条件については後述する。また、上記の構成が伝送路の大容量化に対応する無瞬断切替システムとして適していることも併せて後述する。
【００５２】
図５は本発明の一実施例による伝送路無瞬断切替システムの構成を示すブロック図である。図５において、送信側装置３は送信部３ａと、Ｊ１挿入部３ｂとから構成され、受信側装置４は０系受信部４ａと、１系受信部４ｂと、０系フレームアライナ部４ｃと、１系フレームアライナ部４ｄと、メモリ制御部４ｅと、０系フレームメモリ部４ｆと、１系フレームメモリ部４ｇと、選択部４ｈとから構成されている。
【００５３】
ここで、０系フレームアライナ部４ｃ及び１系フレームアライナ部４ｄは、図１に示す本発明の実施の形態による伝送路無瞬断切替システムの受信側装置２のＰＴＲ  ＲＣＶ部２ｃ、１系ＰＴＲ  ＲＣＶ部２ｄ、０系フレームアライナ部２ｅ、１系フレームアライナ部２ｆ、０系ＰＴＲ  ＩＮＳ部２ｇ、１系ＰＴＲ  ＩＮＳ部２ｈ各々の機能を有する。
【００５４】
また、メモリ制御部４ｅは、図１に示す本発明の実施の形態による伝送路無瞬断切替システムの受信側装置２の０系Ｊ１  ＤＥＴ部２ｉ、１系Ｊ１  ＤＥＴ部２ｊ、位相差検出部２ｋ、読出制御部２ｌ各々の機能を有する。
【００５５】
尚、図１に示す本発明の実施の形態による伝送路無瞬断切替システムの受信側装置２の０系Ｂ３  ＤＥＴ部２ｍ、１系Ｂ３  ＤＥＴ部２ｎ、切替制御部２ｏ各々に対応する機能については、説明する上で省略しても支障がないので、図５においてはその図示及び説明を省略する。
【００５６】
送信側装置３における送信部３ａはＯＨ付加及び多重、Ｅ／Ｏ変換等の機能を有し、Ｊ１挿入部３ｂはＰＯＨにＪ１バイトを付加する。
【００５７】
受信側装置４における０系フレームアライナ部４ｃ及び１系フレームアライナ部４ｄはフレームアライメント機能を有し、図２に示す動作を、図３に示す動作のように固定的に２フレーム後のポインタ値「５２２」の位置へ０系データ及び１系データをそれぞれ読出す。
【００５８】
また、０系フレームアライナ部４ｃ及び１系フレームアライナ部４ｄはＶＣ−３信号１ｃｈ（チャネル）毎の処理を必要とする。入力信号がＶＣ−４やＶＣ−４−４ｃ等の信号であっても、内部メモリの構成は縮小できない。
【００５９】
メモリ制御部４ｅはフレームアライナ通過後の０系データ及び１系データのＪ１マルチフレーム位相差を検出し、０系フレームメモリ部４ｆ及び１系フレームメモリ部４ｇへ遅延量の挿入指示を行う。図３に示すように、伝送路位相を揃えることによって、選択部４ｈにおいて無瞬断切替が可能となる。
【００６０】
０系フレームメモリ部４ｆ及び１系フレームメモリ部４ｇはＶＣ−３信号が複数ある場合でも、同一の伝送路によって伝送されたＶＣ−３信号が同じ伝送路経路長による遅延であるため、０系データまたは１系データの複数のＶＣ−３信号に挿入する遅延量は同一の値でよい。つまり、ある固定のＶＣ−３信号または代表のＶＣ−３信号のＪ１マルチフレーム位相で、０系データ及び１系データのフレーム位相差によって装置内の複数のＶＣ−３信号の遅延量を制御することが可能である。０系フレームメモリ部４ｆ及び１系フレームメモリ部４ｇは実際、複数のＶＣ−３信号を多重し、共通に制御する高速メモリを使用することができる。
【００６１】
図６は本発明の一実施例による受信側装置の構成を示すブロック図である。図６においては、複数のＶＣ−３信号を処理する場合について示している。この図６を参照して本発明の一実施例による受信側の構成例について説明する。
【００６２】
０系受信部５ａ及び１系受信部５ｂは１０Ｇｂｐｓや２．４Ｇｂｐｓ等の大容量信号を受信し、Ｏ／Ｅ変換や分離、ＯＨ終端等の機能を有し、受信ポインタ処理によって装置内位相に変換する。
【００６３】
０系フレームアライナ部５ｃ及び１系フレームアライナ部５ｄへの入力では、各ＶＣ−３パス単位の処理が必要であるため、ＶＣ−３パス単位に分離された信号を入力する。
【００６４】
メモリ制御部５ｅはフレームアライナ通過後の０系データ及び１系データのＪ１マルチフレーム位相差を検出し、０系フレームメモリ部５ｆ及び１系フレームメモリ部５ｇへ遅延の挿入指示を行う。図３に示すように、伝送路位相を揃えることによって、選択部５ｈにおいて無瞬断切替が可能である。
【００６５】
０系フレームメモリ部５ｆ及び１系フレームメモリ部５ｇはＶＣ−３信号が複数ある場合でも、同一の伝送路によって伝送されたＶＣ−３信号が同じ伝送路経路長による遅延であるため、０系データまたは１系データの複数のＶＣ−３信号に挿入する遅延量が同一の値でよい。つまり、ある固定のＶＣ−３信号または代表のＶＣ−３信号のＪ１マルチフレーム位相で、０系データ及び１系データのフレーム位相差によって装置内の複数のＶＣ−３信号の遅延量を制御することが可能である。０系フレームメモリ部５ｆ及び１系フレームメモリ部５ｇには複数のＶＣ−３信号を多重し、共通に制御する高速メモリを使用することができる。
【００６６】
図７は本発明の一実施例による無瞬断切替装置の構成を示すブロック図である。図７においては、本発明の動作における無瞬断切替装置の実施形態を示している。図７を参照して本発明の一実施例による無瞬断切替装置の動作について説明する。
【００６７】
無瞬断切替装置６ａ，６ｄは０系伝送路６ｂ及び１系伝送路６ｃによって接続されている。０系伝送路６ｂは１０Ｇｂｐｓや２．４Ｇｂｐｓ等の大容量信号であり、複数のＶＣ−３信号の遅延量を制御する場合、同一の伝送路によって伝送されたＶＣ−３信号は同じ伝送路経路長による遅延であるため、０系データまたは１系データの複数のＶＣ−３信号に挿入する遅延量は同一でよい。この場合、無瞬断切替装置６ａ，６ｄは、図１に示す本発明の実施の形態による構成とすることで、少ない回路構成で実現することが可能である。
【００６８】
無瞬断切替装置６ａ，６ｄを図１に示す本発明の実施の形態による構成とすることで、ある固定のＶＣ−３信号または代表のＶＣ−３信号のＪ１マルチフレーム位相で、０系データ及び１系データのフレーム位相差によって装置内の複数のＶＣ−３信号の遅延量を制御することが可能である。
【００６９】
Ｊ１バイトによる位相合せパスは装置内で１パスまたは予備として、さらにもう１パス管理する構成とすることで、位相合せパス以外のパスはＪ１バイトの透過が可能であり、Ｊ１バイトをユーザが自由に使うことも可能である。
【００７０】
図８は２．４Ｇｂｐｓインタフェースフレーム構成を示す図であり、図９はＪ１バイトマルチフレーム構成を示す図である。これら図８及び図９において、２．４Ｇｂｐｓインタフェースフレームの構成では、ペイロードの先頭位置を示すＪ１バイトの位置がＡＵ  ＰＴＲ（Ａｄｍｉｎｉｓｔｒａｔｉｖｅ  Ｕｎｉｔ  Ｐｏｉｎｔｅｒ）によって示される。また、無瞬断切替装置においてはフレームがマルチフレーム構成をとっており、マルチフレームの最後の２フレーム（６３，６４フレーム目）のＪ１バイトが同期検出用のバイトとして割付けされている。
【００７１】
図１０は本発明の一実施例で使用するメモリ構成を示す図である。図１０においては、ＶＣ−４パス（１５０Ｍｂｐｓ相当）を処理する場合について示しており、メモリ制御ＬＳＩ７ａに接続されるアドレス制御メモリ７ｂは従来のアドレス制御メモリよりも簡単な構成で遅延挿入制御を実現することができる。
【００７２】
このように、フレームアライメント用メモリと、位相合せ用メモリとを個別に持つことによって、装置内でのＪ１マルチフレーム位相を共通に制御する構成とし、単純な構成のメモリを採用することができる。結果して、メモリ制御ＬＳＩに外付けするメモリの個数を減らすことができるので、回路規模を縮小することができる。
【００７３】
また、装置内でのＪ１マルチフレーム位相を共通に制御し、ＴＳＳＩ（Ｔｉｍｅ  Ｓｌｏｔ  Ｓｅｑｕｅｎｃｅ  Ｉｎｔｅｇｒｉｔｙ：ビット列順序の保存）を保証することが容易な回路構成とすることで、ＶＣ−４−４ｃ信号やＶＣ−４−１２ｃ信号に容易に対応することができる。
【００７４】
さらに、Ｊ１バイトによる位相合せパスを決め、装置内のＪ１マルチフレーム位相合せを行うことで、位相合せパス以外のパスにおいてＪ１バイトをユーザが自由に使うことが可能となるので、Ｊ１バイトの透過が可能となる。
【００７５】
【発明の効果】
以上説明したように本発明によれば、第１及び第２の伝送路を介して送信側装置と受信側装置との間で信号の送受信を行う際に、第１の伝送路と第２の伝送路との無瞬断切替を行う無瞬断切替伝送システムにおいて、第１及び第２の伝送路を介して送受信されるフレームのずれが生じないようにするためのフレームアライメント用メモリと、第１及び第２の伝送路の経路長差分の遅延挿入を行うための位相合せ用メモリとを受信側装置で独立したブロック構成とし、受信側装置内でのパスの導通確認用の信号として割付けされたＪ１バイトによるＪ１マルチフレーム位相を共通に制御することによって、回路規模を縮小することができ、ＶＣ−４−４ｃ信号及びＶＣ−４−１６ｃ信号に容易に対応することができるとともに、Ｊ１バイトの透過が可能なシステムを実現することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態による伝送路無瞬断切替システムの構成を示すブロック図である。
【図２】本発明の実施の形態による伝送路無瞬断切替システムのフレームアライナ通過前のデータの流れを示すタイムチャートである。
【図３】本発明の実施の形態による伝送路無瞬断切替システムのフレームアライナ通過後のデータの流れを示すタイムチャートである。
【図４】本発明の実施の形態による伝送路無瞬断切替システムのフレームメモリ通過後のデータの流れを示すタイムチャートである。
【図５】本発明の一実施例による伝送路無瞬断切替システムの構成を示すブロック図である。
【図６】本発明の一実施例による受信側装置の構成を示すブロック図である。
【図７】本発明の一実施例による無瞬断切替装置の構成を示すブロック図である。
【図８】２．４Ｇｂｐｓインタフェースフレーム構成を示す図である。
【図９】Ｊ１バイトマルチフレーム構成を示す図である。
【図１０】本発明の一実施例で使用するメモリ構成を示す図である。
【図１１】従来例による伝送路無瞬断切替システムの構成を示すブロック図である。
【図１２】従来例による伝送路無瞬断切替システムのフレームメモリ通過前のデータの流れを示すタイムチャートである。
【図１３】従来例による伝送路無瞬断切替システムのフレームメモリ通過後のデータの流れを示すタイムチャートである。
【図１４】従来例で使用するメモリ構成を示す図である。
【符号の説明】
１，３  送信側装置
１ａ，３ａ  送信部
１ｂ，３ｂ  Ｊ１挿入部
２，４  受信側装置
２ａ，４ａ，５ａ  ０系受信部
２ｂ，４ｂ，５ｂ  １系受信部
２ｃ  ０系ＰＴＲ  ＲＣＶ部
２ｄ  １系ＰＴＲ  ＲＣＶ部
２ｅ，４ｃ，５ｃ  ０系フレームアライナ部
２ｆ，４ｄ，５ｄ  １系フレームアライナ部
２ｇ  ０系ＰＴＲ  ＩＮＳ部
２ｈ  １系ＰＴＲ  ＩＮＳ部
２ｉ  ０系Ｊ１  ＤＥＴ部
２ｊ  １系Ｊ１  ＤＥＴ部
２ｋ  位相差検出部
２ｌ  読出制御部
２ｍ  ０系Ｂ３  ＤＥＴ部
２ｎ  １系Ｂ３  ＤＥＴ部
２ｏ  切替制御部
２ｐ，４ｆ，５ｆ  ０系フレームメモリ部
２ｑ，４ｇ，５ｇ  １系フレームメモリ部
２ｒ，４ｈ，５ｈ  選択部
４ｅ，５ｅ  メモリ制御部
６ａ，６ｄ  無瞬断切替装置
６ｂ  ０系伝送路
６ｃ  １系伝送路
７ａ  メモリ制御ＬＳＩ
７ｂ  アドレス制御メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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