(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成され第１の開口を有する第１の膜をマスクとして用いて、前記第１の開口における前記半導体基板に第１の溝を形成する第１の工程と、
前記第１の溝の表面に第１の絶縁膜を形成してから該第１の溝に第１の物質を充填するとともに、前記第１の膜を除去する第２の工程と、
前記半導体基板の上面に、前記第１の物質の上面を完全に露出させ、該露出部よりも広い第２の開口を有する第２の膜を形成する第３の工程と、
前記第２の膜をマスクとして用いて、前記第２の開口における前記半導体基板に前記第１の溝よりも浅い第２の溝を形成した後に該第２の溝の表面に第２の絶縁膜を形成する第４の工程と、
前記第２の溝に、素子分離用の第２の物質を前記第２の膜の上面まで充填する第５の工程と、
前記第２の膜の厚さ方向における少なくとも一部を除去する第６の工程とを備え、
前記半導体基板はシリコンからなり、前記第１の絶縁膜は熱酸化膜からなり、且つ前記第１の物質は多結晶シリコンからなると共に、
前記第４の工程では、前記第２の溝を形成する際に、該第２の溝の底面に前記半導体基板の一部及び前記第１の絶縁膜の一部とからなる突起が発生し、
前記第２の絶縁膜を形成する前に、前記突起及び前記第２の溝の表面を酸化することにより前記突起を含む酸化膜を形成する工程と、前記突起を含む前記酸化膜を除去する工程とを更に備えたことを特長とする半導体装置の製造方法。
【請求項２】
半導体基板上に形成され第１の開口を有する第１の膜をマスクとして用いて、前記第１の開口における前記半導体基板に第１の溝を形成する第１の工程と、
前記第１の溝の表面に第１の絶縁膜を形成してから該第１の溝に第１の物質を充填するとともに、前記第１の膜を除去する第２の工程と、
前記半導体基板の上面に、前記第１の物質の上面を完全に露出させ、該露出部よりも広い第２の開口を有する第２の膜を形成する第３の工程と、
前記第２の膜をマスクとして用いて、前記第２の開口における前記半導体基板に前記第１の溝よりも浅い第２の溝を形成した後に該第２の溝の表面に第２の絶縁膜を形成する第４の工程と、
前記第２の溝に、素子分離用の第２の物質を前記第２の膜の上面まで充填する第５の工程と、
前記第２の膜の厚さ方向における少なくとも一部を除去する第６の工程とを備え、
前記半導体基板はシリコンからなり、前記第１の絶縁膜は熱酸化膜からなり、且つ前記第１の物質は多結晶シリコンからなると共に、
前記第４の工程において、前記半導体基板の上面から所定の深さだけ前記第１の絶縁膜を予め除去する工程を更に備えたことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２記載の半導体装置の製造方法において、前記第２の工程では、
前記第１の膜をマスクとして用いて前記第１の絶縁膜を形成し、
前記第１の溝を完全に埋め込むように前記半導体基板の全面に前記第１の物質を堆積させ、
前記第１の膜をストッパとして用いて前記第１の物質を除去することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１又は２記載の半導体装置の製造方法において、前記第２の工程では、
前記第１の膜を除去した後に、前記半導体基板の上面と前記第１の溝の表面とに第３の絶縁膜を形成し、
前記第１の溝を完全に埋め込むように前記半導体基板の全面に前記第１の物質を堆積させ、
前記半導体基板の上面における前記第３の絶縁膜をストッパとして用いて前記第１の物質を除去し、
前記第１の溝の表面における前記第３の絶縁膜を前記第１の絶縁膜として残し、前記半導体基板の上面における前記第３の絶縁膜を除去することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１〜４のいずれか１つに記載の半導体装置の製造方法において、前記第５の工程では、
前記第２の溝を完全に埋め込むように前記半導体基板の全面に前記第２の物質を堆積させ、
前記第２の膜をストッパとして用いて前記第２の物質を研磨することを特徴とする半導体装置の製造方法。
【請求項６】
シリコンからなる半導体基板上に形成され、平面的に同じ領域を持つ第１の開口をそれぞれ有する、第１の膜と該第１の膜の下に設けられた第２の膜とをマスクとして用いて、前記第１の開口における前記半導体基板に第１の溝を形成する第１の工程と、
前記第１の溝の表面に第１の絶縁膜を形成し、該第１の溝に多結晶シリコンからなる第１の物質を充填し、前記第１の膜を除去する第２の工程と、
前記第２の膜に、前記第１の物質の上面を完全に露出させ、かつ前記第１の開口よりも広くなるように第２の開口を形成する第３の工程と、
前記第２の膜をマスクとして用いて、前記第２の開口における前記半導体基板に前記第１の溝よりも浅い第２の溝を形成した後に該第２の溝の表面に第２の絶縁膜を形成する第４の工程と、
前記第２の溝に、素子分離用の第２の物質を前記第２の膜の上面まで充填する第５の工程と、
前記第２の膜の厚さ方向における少なくとも一部を除去する第６の工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、前記第２の工程では、
前記第１の膜をマスクとして用いて前記第１の絶縁膜を形成し、
前記第１の溝を完全に埋め込むように前記半導体基板の全面に前記第１の物質を堆積させ、
前記第１の膜をストッパとして用いて前記第１の物質を除去することを特徴とする半導体装置の製造方法。
【請求項８】
請求項６又は７のいずれかに記載の半導体装置の製造方法において、前記第５の工程では、
前記第２の溝を完全に埋め込むように前記半導体基板の全面に前記第２の物質を堆積させ、
前記第２の膜をストッパとして用いて前記第２の物質を研磨することを特徴とする半導体装置の製造方法。
【請求項９】
請求項１〜８のうちいずれか１つに記載の半導体装置の製造方法において、前記第２の工程では、
前記第１の物質をエッチバックにより除去することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１〜８のうちいずれか１つに記載の半導体装置の製造方法において、前記第２の工程では、
前記第１の物質を研磨により除去することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項６〜１０のうちいずれか１つに記載の半導体装置の製造方法において、
前記第１の絶縁膜は熱酸化膜からなり、
前記第４の工程では、前記第２の溝を形成する際に、該第２の溝の底面に前記半導体基板の一部及び前記第１の絶縁膜の一部とからなる突起が発生し、
前記第２の絶縁膜を形成する前に、前記突起及び前記第２の溝の表面を酸化することにより前記突起を含む酸化膜を形成する工程と、前記突起を含む前記酸化膜を除去する工程とを更に備えたことを特長とする半導体装置の製造方法。
【請求項１２】
請求項６〜１０のうちいずれか１つに記載の半導体装置の製造方法において、
前記第１の絶縁膜は熱酸化膜からなり、
前記第４の工程では、前記半導体基板の上面から所定の深さだけ前記第１の絶縁膜を予め除去する工程を更に備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、バイポーラトランジスタの製造方法と、バイポーラトランジスタ及びＭＯＳトランジスタを含むＢｉ−ＣＭＯＳ型半導体装置の製造方法とに関するものであり、特に素子分離に関係するものである。
【０００２】
【従来の技術】
半導体装置の高速化及び高集積化を図るためには、寄生容量の低減及びパターンの微細化が必要である。特に、バイポーラトランジスタを形成するにあたってはコレクタ接合容量の低減を目的として、フィールド酸化膜による素子分離に加えて、基板中の高濃度層を分離するための深い溝（トレンチ）を形成して高濃度層分離を行う方法が用いられている。
【０００３】
従来の、高濃度層分離と素子分離とを行う第１の方法として、ＬＯＣＯＳ法によりフィールド酸化膜を形成した後に半導体基板に深い溝を形成し、その溝の内表面を酸化してからポリシリコンを埋め込み、そのポリシリコンの上部を酸化してキャッピングする方法が採用されている。
【０００４】
また、第２の方法として、ＬＯＣＯＳ法によるフィールド酸化膜に代えて、半導体基板上に形成され絶縁物が埋め込まれた溝を用いる方法も採用されている。この場合には、半導体基板にフィールド領域となる浅い溝を形成し、その溝の内側に深い溝を形成し、２つの溝に同一の絶縁物を埋め込む。あるいは、２つの溝を形成した後に半導体基板の全面に保護膜を形成し、深い溝を埋め込むための埋め込み材を半導体基板の全面に厚く堆積させ、エッチバックを用いて深い溝の内部にのみ埋め込み材を残存させ、半導体基板の全面に絶縁膜を成長させた後に機械研磨等を用いて絶縁膜を研磨し、浅い溝にのみ絶縁膜を残存させて埋め込む。従来は、これらの方法により、高濃度層分離と素子分離とを行っていた。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述の従来の第１の方法によれば、ＬＯＣＯＳ法により素子分離を行った場合には、バーズビークが発生することにより素子分離領域の面積が増大するので、微細化の妨げになる。また、素子分離領域の増大により、コレクタ・基板間の接合容量が増大するので、バイポーラトランジスタの高速化をも妨げる。また、深い溝を用いた高濃度層分離領域の上部を酸化してキャッピングするので、素子分離領域の表面にキャッピングによる段差が発生し、パターンレイアウトに制約が生じるおそれがある。更に、深い溝内部のポリシリコンの上部を酸化してキャッピングする際に、キャッピングする部分近傍のフィールド酸化膜に熱ストレスが印加されるので、クラックの発生により半導体装置の信頼性が低下するおそれがある。加えて、専用のキャッピング工程を設ける必要があるので、工程数の増大にもつながる。
【０００６】
また、従来の第２の方法によれば、素子分離に浅い溝を、高濃度層分離に深い溝を用いる素子分離方法の場合には、素子分離用の浅い溝を形成した後に深い溝を形成する際に、複雑な技術を要する。つまり、深い溝による高濃度層分離領域を形成する工程において、基板表面と浅い溝とによる段差に起因するマスク材や埋込材のサイドウォール発生を防いだり、発生したサイドウォールの除去を想定すると、工程数の増加や工程の複雑化を招くことになる。
【０００７】
本発明は、上記従来の問題を改善するためになされたものであり、小さい面積及び良好な表面形状を持つ素子分離領域と、小さい寄生容量とを有する半導体装置を、少ない工程数により製造できる半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上述の目的を達成するために、本発明に係る第１の半導体装置の製造方法は、半導体基板上に形成され第１の開口を有する第１の膜をマスクとして用いて、第１の開口における半導体基板に第１の溝を形成する第１の工程と、第１の溝の表面に第１の絶縁膜を形成してから該第１の溝に第１の物質を充填するとともに、第１の膜を除去する第２の工程と、半導体基板の上面に、第１の物質の上面を完全に露出させ、該露出部よりも広い第２の開口を有する第２の膜を形成する第３の工程と、第２の膜をマスクとして用いて、第２の開口における半導体基板に第１の溝よりも浅い第２の溝を形成した後に該第２の溝の表面に第２の絶縁膜を形成する第４の工程と、第２の溝に、素子分離用の第２の物質を第２の膜の上面まで充填する第５の工程と、第２の膜の厚さ方向における少なくとも一部を除去する第６の工程とを備えている。
【０００９】
この方法により、深い第１の溝へ第１の物質を、第１の溝の上に形成した浅い第２の溝へ第２の物質をそれぞれ確実に充填し、かつ第２の物質を半導体基板の上面から突出させて、素子分離領域を形成する。したがって、素子分離領域の面積と寄生容量とが小さく、確実に素子分離された半導体装置を製造できる。また、素子分離領域の形成と第１の溝上部のキャッピングとを同一工程で行うので、少ない工程数で半導体装置を製造できる。
【００１０】
第１の半導体装置の製造方法において、第２の工程では、第１の膜をマスクとして用いて第１の絶縁膜を形成し、第１の溝を完全に埋め込むように半導体基板の全面に第１の物質を堆積させ、第１の膜をストッパとして用いて第１の物質を除去することとしてもよい。
【００１１】
この方法により、それぞれ確実に、第１の溝の表面に第１の絶縁膜を形成し、第１の溝の内部に第１の物質を充填することができる。
【００１２】
第１の半導体装置の製造方法において、第２の工程では、第１の膜を除去した後に、半導体基板の上面と第１の溝の表面とに第３の絶縁膜を形成し、第１の溝を完全に埋め込むように半導体基板の全面に第１の物質を堆積させ、半導体基板の上面における第３の絶縁膜をストッパとして用いて第１の物質を除去し、第１の溝の表面における第３の絶縁膜を第１の絶縁膜として残し、半導体基板の上面における第３の絶縁膜を除去することとしてもよい。
【００１３】
この方法によっても、それぞれ確実に、第１の溝の表面に第１の絶縁膜を形成し、第１の溝の内部に第１の物質を充填することができる。
【００１４】
第１の半導体装置の製造方法において、第５の工程では、第２の溝を完全に埋め込むように半導体基板の全面に第２の物質を堆積させ、第２の膜をストッパとして用いて第２の物質を研磨することが好ましい。
【００１５】
この方法により、浅い第２の溝の内部に第２の物質を確実に充填するとともに、第２の物質の表面、つまり素子分離領域の表面において段差が発生することを抑制して、表面形状がよい素子分離領域を確実に形成できる。
【００１６】
本発明に係る第２の半導体装置の製造方法は、半導体基板上に形成され、平面的に同じ領域を持つ第１の開口をそれぞれ有する、第１の膜と該第１の膜の下に設けられた第２の膜とをマスクとして用いて、第１の開口における半導体基板に第１の溝を形成する第１の工程と、第１の溝の表面に第１の絶縁膜を形成し、該第１の溝に第１の物質を充填し、第１の膜を除去する第２の工程と、第２の膜に、第１の物質の上面を完全に露出させ、かつ第１の開口よりも広くなるように第２の開口を形成する第３の工程と、第２の膜をマスクとして用いて、第２の開口における半導体基板に第１の溝よりも浅い第２の溝を形成した後に該第２の溝の表面に第２の絶縁膜を形成する第４の工程と、第２の溝に、素子分離用の第２の物質を第２の膜の上面まで充填する第５の工程と、第２の膜の厚さ方向における少なくとも一部を除去する第６の工程とを備えている。
【００１７】
この方法により、第１の半導体装置の製造方法の場合と同様に、素子分離領域の面積と寄生容量とが小さく、確実に素子分離された半導体装置を、少ない工程数で製造できる。また、半導体基板の表面に最初に形成した第２の膜を最後まで用い、かつ第２の膜の一部を後工程へと残すので、工程数をいっそう削減してより低コストで半導体装置を製造できる。
【００１８】
第２の半導体装置の製造方法において、第２の工程では、第１の膜をマスクとして用いて第１の絶縁膜を形成し、第１の溝を完全に埋め込むように半導体基板の全面に第１の物質を堆積させ、第１の膜をストッパとして用いて第１の物質を除去することとしてもよい。
【００１９】
この方法により、それぞれ確実に、第１の溝の表面に第１の絶縁膜を形成し、第１の溝の内部に第１の物質を充填することができる。
【００２０】
第２の半導体装置の製造方法において、第５の工程では、第２の溝を完全に埋め込むように半導体基板の全面に第２の物質を堆積させ、第２の膜をストッパとして用いて第２の物質を研磨することが好ましい。
【００２１】
この方法により、浅い第２の溝の内部に第２の物質を確実に充填するとともに、第２の物質の表面、つまり素子分離領域の表面において段差が発生することを抑制して、表面形状がよい素子分離領域を確実に形成できる。
【００２２】
第１及び第２の半導体装置の製造方法において、第２の工程では、第１の物質をエッチバック又は研磨により除去することとしてもよい。
【００２３】
この方法により、第１の溝の内部に第１の物質をより確実に充填することができる。
【００２４】
第１及び第２の半導体装置の製造方法において、第４の工程では、形成された第２の溝の底面における突起を除去する工程を更に備えたこととしてもよい。
【００２５】
この方法により、第２の物質により第２の溝を充填する際に障害になる突起を、予め除去するので、表面形状がよい素子分離領域を確実に形成できる。
【００２６】
第１及び第２の半導体装置の製造方法において、第４の工程では、半導体基板の上面から所定の深さだけ第１の絶縁膜を予め除去する工程を更に備えたこととしてもよい。
【００２７】
この方法により、第２の物質により第２の溝を充填する際に障害となる突起の発生原因となる第１の絶縁膜を、所定の深さだけ予め除去するので、表面形状がよい素子分離領域を確実に形成できる。
【００２８】
上述の半導体装置の製造方法において、所定の深さは、４００ｎｍ以下であることが好ましい。
【００２９】
この方法により、第２の物質により第２の溝を充填する際に障害となる突起の発生原因となる第１の絶縁膜を、所定の深さだけ、かつ深すぎることなく予め除去するので、表面形状がよい素子分離領域をより確実に形成できる。
【００３０】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態について図１及び図２を参照しながら説明する。図１（ａ）〜（ｅ）及び図２（ａ）〜（ｅ）は、本実施形態の各工程をそれぞれ示す断面図である。
【００３１】
まず、図１（ａ）に示す工程で、例えばシリコンからなる半導体基板１の表面にシリコン酸化膜２を形成し、続いてＬＰ−ＣＶＤ法により窒化シリコン膜３を形成する。
【００３２】
次に、図１（ｂ）に示す工程で、リソグラフィにより窒化シリコン膜３上にレジストマスクからなるマスクパターンを形成し、ＲＩＥ等による異方性エッチングを用いて窒化シリコン膜３とシリコン酸化膜２とをパターニングして、半導体基板１が露出する開口を形成する。そして、レジストマスクを除去した後に、窒化シリコン膜３をマスクにして、異方性エッチングにより半導体基板１に第１の溝４を形成する。ここで、溝の深さがバイポーラトランジスタの高濃度埋め込み層を分離するために十分な深さ、例えば３μｍになるようにして、第１の溝４を形成する。その後に、パターニングされた窒化シリコン膜３とシリコン酸化膜２とをマスクにして、選択的に第１の溝４の底部にのみ、チャネルストッパ層を形成するための不純物をイオン注入を用いて導入する。
【００３３】
次に、図１（ｃ）に示す工程で、第１の溝４の内表面に、熱酸化等により選択的に絶縁膜５を形成する。
【００３４】
次に、図１（ｄ）に示す工程で、窒化シリコン膜３を除去し、半導体基板１上に第１の溝４を完全に埋め込むために十分な膜厚だけ多結晶シリコンを成長させた後に、例えばシリコン酸化膜２をエッチングストッパとするエッチバックにより第１の溝４内部以外の部分の多結晶シリコンを除去して、多結晶シリコン膜６を形成する。これにより、半導体基板１と多結晶シリコン膜６との表面同士がほぼ同一の面になるようにして、第１の溝４の内部にのみ多結晶シリコン膜６を埋め込んだことになる。この工程では、エッチバックに代えて、シリコン酸化膜２をストッパとする化学的機械研磨（ＣＭＰ）を用いてもよい。
【００３５】
次に、図１（ｅ）に示す工程で、シリコン酸化膜２を除去し、シリコン酸化膜７と窒化シリコン膜８とを順次堆積させ、リソグラフィにより窒化シリコン膜８上にレジストマスクからなるマスクパターンを形成し、ＲＩＥ等による異方性エッチングを用いて窒化シリコン膜８とシリコン酸化膜７とをパターニングして、半導体基板１と絶縁膜５と多結晶シリコン膜６とが露出する開口を形成する。この工程では、多結晶シリコン膜６の上面が完全に露出し、更に絶縁膜５を取り囲む半導体基板１の表面が露出するようにして開口を形成する。
【００３６】
次に、図２（ａ）に示す工程で、半導体基板１と多結晶シリコン膜６との間に形成された絶縁膜５を、選択的に適当な深さだけ除去する。つまり、後述のように次工程で形成する第２の溝の底面に突起が生じない程度の深さだけ、好ましくは４００ｎｍ以下だけ除去して、空隙９を形成する。空隙９の深さは、例えば本実施形態においては、半導体基板１の表面から１５０ｎｍ程度とする。
【００３７】
次に、図２（ｂ）に示す工程で、窒化シリコン膜８をマスクにして、ＲＩＥ等による異方性エッチングを用いて第２の溝１０を形成する。ここで、後工程での絶縁物による埋め込みを容易にするために、溝の底面が小さくなるようなテーパーを付けて、第２の溝１０を形成する。そして、第２の溝１０の深さを、第１の溝４よりも浅い、例えば４００ｎｍ程度とする。この第２の溝１０を、素子分離（表面分離）のために用いる。
【００３８】
次に、図２（ｃ）に示す工程で、第２の溝１０の表面に酸化膜１１を形成し、窒化シリコン膜８と酸化膜１１とが形成された半導体基板１の全面に、絶縁物１２を堆積させる。本実施形態においては、第２の溝１０を埋め込むための絶縁物１２として、アスペクト比２．５のＨＤＰ−ＮＳＧ（Ｈｉｇｈ  ＤｅｎｓｉｔｙＰｌａｓｍａ  Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）を用いるが、ＨＤＰ−ＮＳＧに代えて、ＣＶＤによる酸化膜を用いてもよい。
【００３９】
次に、図２（ｄ）に示す工程で、化学的機械研磨（ＣＭＰ）を用いて、窒化シリコン膜８をＣＭＰストッパとして絶縁物１２を除去する。これにより、窒化シリコン膜８と絶縁物１２との表面同士が同一の面になるようにして、第２の溝１０の内部にのみ絶縁物１２を埋め込んだことになる。
【００４０】
次に、図２（ｅ）に示す工程で、窒化シリコン膜８を除去し、絶縁物１２からなる素子分離領域を形成して、素子分離を完了する。以上の工程により、高濃度層分離と素子分離とを行ったことになる。
【００４１】
ここで、本実施形態に係る半導体装置の製造方法の特徴は、深い第１の溝４に多結晶シリコン膜６を埋め込み、窒化シリコン膜８をマスクにして多結晶シリコン膜６を露出するように浅い第２の溝１０を形成し、絶縁物１２により第２の溝１０を完全に埋め込み、窒化シリコン膜８をストッパとする化学的機械研磨（ＣＭＰ）を用いてその絶縁物１２を除去することである。これにより、第２の溝１０を絶縁物１２で埋め込むのでバーズビークが発生しない。したがって、素子分離領域の面積を増大させないので、微細化を可能にし、かつコレクタ・基板間の接合容量の増大を抑制して高速化を可能にして、半導体装置を製造できる。
【００４２】
また、図２（ａ）に示す工程で絶縁膜５に予め空隙９を形成するので、図２（ｂ）に示す工程で第２の溝１０の底面に突起が発生しない。したがって、第２の溝１０に確実に絶縁物１２を埋め込むので、素子分離領域を安定して形成することができる。
【００４３】
また、図２（ｃ）に示す工程で素子分離用の浅い第２の溝１０を絶縁物１２により完全に埋め込み、図２（ｄ）に示す工程で余分な絶縁物１２を化学的機械研磨（ＣＭＰ）を用いて除去して、絶縁物１２からなる素子分離領域を形成する。したがって、素子分離領域の表面には段差が発生しないので、パターンレイアウトには段差を回避するための制約を設ける必要がない。また、図２（ｄ）に示す工程で、窒化シリコン膜８により保護されているので、半導体基板１の上面における絶縁物１２以外の領域を、欠陥が少ない安定した素子領域として後工程で用いることができる。
【００４４】
特に、図２（ｅ）に示す工程で、半導体基板１の上面から突出した絶縁物１２を確実に形成するので、より確実に素子分離を行う。したがって、特性が優れたバイポーラトランジスタ、あるいは、Ｂｉ−ＣＭＯＳ型半導体装置を製造することができる。
【００４５】
また、深い溝を用いた高濃度層分離領域の上部を酸化してキャッピングする方法に比べて、キャッピング専用の工程が不要となり、かつ素子分離用の絶縁物１２において発生する熱ストレスが小さいので、クラックの発生を抑制して信頼性が高い半導体装置を製造することができる。
【００４６】
更に、浅い溝の内側へ深い溝を形成する場合に比べて、半導体基板１の表面と浅い第２の溝１０との段差に起因するマスク材等のサイドウォールが発生しないので、サイドウォール除去などの工程が不要になる。したがって、工程数を削減できるので、低コストで半導体装置を製造することができる。
【００４７】
（第２の実施形態）
以下、本発明の第２の実施形態について説明する。図３（ａ）〜（ｄ）は、本実施形態の各工程をそれぞれ示す断面図である。第１の実施形態での構成要素と同じ構成要素には、図２における符号と同じ符号を付してその説明を省略する。本実施形態の製造方法では、第１の実施形態における空隙９を形成する工程は設けず、第２の溝１０を形成する際に発生する、半導体基板１の一部と絶縁膜５とからなる突起を除去する工程を設ける。
【００４８】
まず、第１の実施形態における図１（ａ）〜（ｅ）に示す工程と同様の処理を行って、多結晶シリコン膜６の上面が完全に露出し、更に絶縁膜５を取り囲む半導体基板１の表面が露出するようにして開口を形成する。
【００４９】
次に、図３（ａ）に示す工程で、後工程で絶縁物による埋め込みを容易にするためのテーパーを付けて、第２の溝１０を形成する。ここで、絶縁膜５の一部は、第２の溝１０を形成する際の半導体基板１との選択比のために、第２の溝１０の底面から突出する。更に、テーパーを付けて第２の溝１０を形成するので、絶縁膜５の突出した部分には、半導体基板１の一部であって断面形状がくさび状のシリコンが付く。絶縁膜５の突出した部分とくさび状のシリコンとは、突起１３を形成する。この突起１３は、後工程における、絶縁物による第２の溝１０の埋め込みを阻害するとともに、絶縁物の表面形状を悪化させる。
【００５０】
次に、図３（ｂ）に示す工程で、底面に突起１３を有する第２の溝１０の表面を酸化する。これにより、突起１３の一部であって断面形状がくさび状のシリコンを酸化するので、突起１３自体も酸化膜になる。つまり、第２の溝１０において、突起１３自体を含む表面に酸化膜を形成する。
【００５１】
次に、図３（ｃ）に示す工程で、例えばフッ酸を用いたウエットエッチングにより、第２の溝１０において表面に形成された突起１３を含む酸化膜全体を除去する。
【００５２】
次に、図３（ｄ）に示す工程で、第２の溝１０の表面に酸化膜１１を形成した後に、半導体基板１の全面に絶縁物１２を堆積させる。その後に、第１の実施形態と同様に、図２（ｄ），（ｅ）に示す工程を経て、絶縁物１２からなる素子分離領域を形成する。
【００５３】
ここで、本実施形態に係る半導体装置の製造方法の特徴は、第２の溝１０を形成する工程で発生する突起１３を除去し、その後に絶縁物１２により第２の溝１０を埋め込むことである。これにより、第２の溝１０を埋め込む際の障害になる突起１３を除去して第２の溝１０を確実に埋め込むので、表面形状がよい素子分離領域を安定して形成することができる。
【００５４】
なお、本実施形態においては、図３（ｂ）に示す工程で、絶縁膜５の突出した部分とくさび状のシリコンとからなる突起１３を酸化した後に、図３（ｃ）に示す工程で、酸化膜となった突起１３をウエットエッチングすることにより突起１３の部分を除去した。これに限らず、図３（ａ）に示す工程の後に、底面に残存する突起１３を異方エッチング等により除去してもよい。この場合の異方エッチングの条件としては、第２の溝１０の底面から突出している絶縁膜５とくさび状のシリコンとを同時に除去できる条件に設定すればよい。例えば、図３（ａ）に示すような場合には、絶縁膜５の側面にはくさび状のシリコンが薄くしか残存しない。したがって、半導体基板１に対する絶縁膜５のエッチングレート比を６倍程度と高い条件に設定することにより、半導体基板１自体をそれほどエッチングすることなく、突起１３の部分を確実に除去することができる。
【００５５】
（第３の実施形態）
以下、本発明の第３の実施形態について説明する。図４（ａ）〜（ｄ）及び図５（ａ）〜（ｃ）は、本実施形態の各工程をそれぞれ示す断面図である。第１の実施形態での構成要素と同じ構成要素には、図１及び図２における符号と同じ符号を付してその説明を省略する。本実施形態は、第１の実施形態における窒化シリコン膜３の上に、更にＴＥＯＳ膜を形成するものである。
【００５６】
まず、図４（ａ）に示す工程で、半導体基板１の表面にシリコン酸化膜２と窒化シリコン膜３とＴＥＯＳ膜１４とを順次形成する。
【００５７】
次に、図４（ｂ）に示す工程で、リソグラフィによりＴＥＯＳ膜１４上にレジストマスクからなるマスクパターンを形成し、ＲＩＥ等による異方性エッチングを用いてＴＥＯＳ膜１４と窒化シリコン膜３とシリコン酸化膜２とをパターニングして、半導体基板１が露出する開口を形成する。そして、レジストマスクを除去した後に、パターニングされたＴＥＯＳ膜１４をマスクにして異方性エッチングにより半導体基板１に第１の溝４を形成し、ＴＥＯＳ膜１４と窒化シリコン膜３とシリコン酸化膜２とをマスクにして、選択的に第１の溝４の底部にのみ、不純物をイオン注入を用いて導入する。
【００５８】
次に、図４（ｃ）に示す工程で、第１の溝４の内表面に、熱酸化等により選択的に絶縁膜５を形成する。
【００５９】
次に、図４（ｄ）に示す工程で、半導体基板１上に第１の溝４を完全に埋め込むために十分な膜厚だけ多結晶シリコンを成長させた後に、例えばＴＥＯＳ膜１４をストッパとするエッチバックにより第１の溝４内部以外の部分の多結晶シリコンを除去して、多結晶シリコン膜６を形成する。この工程では、エッチバックに代えて、ＴＥＯＳ膜１４をストッパとする化学的機械研磨（ＣＭＰ）を用いてもよい。
【００６０】
次に、図５（ａ）に示す工程で、ＴＥＯＳ膜１４を除去し、リソグラフィにより窒化シリコン膜３上にレジストマスクからなるマスクパターンを形成し、ＲＩＥ等による異方性エッチングを用いて窒化シリコン膜３とシリコン酸化膜２とをパターニングして、半導体基板１と絶縁膜５と多結晶シリコン膜６とが露出する開口を形成する。
【００６１】
以下、第１の実施形態と同様に、図５（ｂ），（ｃ）に示す工程で第２の溝１０を形成した後に、第１の実施形態における図２（ｃ）〜図２（ｅ）に示す工程と同様の処理を行って、絶縁物１２からなる素子分離領域を形成する。
【００６２】
ここで、本実施形態に係る半導体装置の製造方法の特徴は、シリコン酸化膜２と窒化シリコン膜３とＴＥＯＳ膜１４とを順次形成し、そのＴＥＯＳ膜１４を、第１の溝４を形成するためのマスクと、第１の溝４に多結晶シリコン膜６を形成する際のストッパとして用いることである。これにより、半導体基板１上に最初に形成したシリコン酸化膜２と窒化シリコン膜３とを最後まで用いるとともに、残したシリコン酸化膜２を半導体装置を構成する絶縁膜として用いる。したがって、工程数をいっそう削減して、より低コストで半導体装置を製造することができる。
【００６３】
なお、ここまで説明した各実施形態においては、半導体基板１上に最初にシリコン酸化膜２と窒化シリコン膜３とを順次形成したが、これに代えて、シリコン酸化膜のみを形成してもよい。この場合には、シリコン酸化膜をマスクとして用いて第１の溝を形成した後にそのシリコン酸化膜を除去して、半導体基板上面と第１の溝の内表面とに絶縁膜を同時に堆積させる。つまり、図１（ｃ）に示す工程におけるシリコン酸化膜２と絶縁膜５とに相当する部分を、同時に形成する。そして、半導体基板全面に多結晶シリコンを堆積させ、半導体基板上面における絶縁膜をストッパとして、エッチバック又は化学的機械研磨（ＣＭＰ）を用いて余分な多結晶シリコンを除去する。その後に、第１の溝の内部にのみ多結晶シリコン膜を形成し、半導体基板上面における絶縁膜を除去する。以下、第１の実施形態の各工程、つまり、図１（ｅ）及び図２（ａ）〜（ｅ）に示す工程と同様の処理を行う。この方法によっても、高濃度層分離と素子分離とを確実に行うことができる。
【００６４】
【発明の効果】
本発明によれば、第２の物質により浅い第２の溝を確実に充填し、第２の物質を半導体基板の上面から突出させて素子分離領域を形成するので、素子分離領域の面積と寄生容量とが小さく、かつ確実に素子分離された、優れた特性を有する半導体装置を製造できる。
【００６５】
また、浅い第２の溝を充填する際に第２の物質を研磨することにより、第２の物質の表面、つまり素子分離領域の表面に段差が発生することを抑制できる。これにより、段差に起因するパターンレイアウトの制約を低減して、半導体装置を製造できる。
【００６６】
また、素子分離用の第２の物質を浅い第２の溝に充填する際の熱ストレスが小さいことにより、クラックの発生が抑制されるので、信頼性が高い半導体装置を製造できる。
【００６７】
また、深い第１の溝上部のキャッピングと素子分離領域の形成とを同一工程で行うことにより、キャッピング専用の工程が不要になるので、工程数を削減することができる。
【００６８】
更に、最初に形成した第２の膜の一部を後工程へと残すので、工程数をより削減することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｅ）は、本発明の第１及び第２の実施形態に係る半導体装置の製造工程のうち、多結晶シリコンを埋め込んだ深い第１の溝上に開口を形成するまでの各工程をそれぞれ示す断面図である。
【図２】（ａ）〜（ｅ）は、第１の実施形態に係る半導体装置の製造工程のうち、第１の溝内部の絶縁膜に空隙を形成した後の各工程をそれぞれ示す断面図である。
【図３】（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造工程のうち、底面に突起を有する第２の溝を形成した後の各工程をそれぞれ示す断面図である。
【図４】（ａ）〜（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造工程のうち、深い第１の溝の内部に多結晶シリコンを埋め込むまでの各工程をそれぞれ示す断面図である。
【図５】（ａ）〜（ｃ）は、第３の実施形態に係る半導体装置の製造工程のうち、多結晶シリコンを埋め込んだ深い第１の溝上に開口を形成した後の各工程をそれぞれ示す断面図である。
【符号の説明】
１  半導体基板
２，７  シリコン酸化膜
３，８  窒化シリコン膜
４  第１の溝
５  絶縁膜（第１の絶縁膜）
６  多結晶シリコン膜（第１の物質）
９  空隙
１０  第２の溝
１１  酸化膜（第２の絶縁膜）
１２  絶縁物（第２の物質）
１３  突起
１４  ＴＥＯＳ膜
【図１】
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【図２】
0003719854.tif 000003
【図３】
0003719854.tif 000004
【図４】
0003719854.tif 000005
【図５】
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