(57)【特許請求の範囲】
【請求項１】
半絶縁性半導体基板上に少なくとも一導電型コレクタ層、反対導電型ベース層、及び、一導電型エミッタ層を順次堆積させる工程、前記ベース層が露出しない深さまで前記エミッタ層の一部をエッチングする工程、前記エッチングにより露出したエミッタ層の少なくとも一部に反応性イオンエッチング法を用いてダメージを与えて高抵抗領域を形成する工程、前記高抵抗領域の一部にベース電極を形成する工程、前記ベース層に達する合金化領域を形成する工程、前記エミッタ層及び前記ベース層をエッチングして前記コレクタ層の一部を露出させる工程、及び、前記エミッタ層及び前記コレクタ層に夫々エミッタ電極及びコレクタ電極を形成する工程を有することを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【請求項２】
上記ベース層が露出しない深さまでエミッタ層の一部をエッチングする工程の後に、全面に絶縁膜を形成し、反応性イオンエッチング法を用いて前記絶縁膜からなるサイドウォールを形成すると同時に、前記露出したエミッタ層にダメージを与えて高抵抗領域を形成することを特徴とする請求項１記載のヘテロ接合バイポーラトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はヘテロ接合バイポーラトランジスタの製造方法に関するものであり、特に、III-Ｖ族化合物半導体からなるエミッタメサ構造を有するＨＢＴ（ヘテロ接合バイポーラトランジスタ）におけるエミッタ電極とベース電極との間に存在するエミッタ層の高抵抗化に関するものである。
【０００２】
【従来の技術】
従来、ＧａＡｓ等の電子移動度の大きなＩＩＩ−Ｖ族化合物半導体を用いたヘテロ接合バイポーラトランジスタ等の化合物半導体装置は、高周波素子或いは高速スイッチング素子として広く用いられている。
【０００３】
このヘテロ接合バイポーラトランジスタは、エミッタ層としてＡｌＧａＡｓを用い、ベース層及びコレクタ層としてＧａＡｓを用いて構成するのが一般的であったが、近年、エミッタ層としてのＡｌＧａＡｓ層に形成される深い準位に起因する劣化の問題を解決するために、エミッタ層としてＩｎＧａＰ層が用いられるようになっている。
【０００４】
即ち、エミッタ層として活性な原子であるＡｌを含むＡｌＧａＡｓ層を用いた場合には、ＡｌＧａＡｓ層に深い準位に起因する多くの非発光性再結合中心が形成され、この非発光性再結合中心を介してヘテロ接合バイポーラトランジスタの劣化が進行するため、Ａｌを含まないＩｎＧａＰ層をエミッタ層として用いることによって劣化の問題を解決して、ヘテロ接合バイポーラトランジスタの信頼性を向上させている。
【０００５】
この様な従来のヘテロ接合バイポーラトランジスタを図５を参照して説明する。
なお、図５（ａ）はヘテロ接合バイポーラトランジスタの概略的断面図であり、また、図５（ｂ）はヘテロ接合バイポーラトランジスタのベース電極の形状を示す部分的上面図である。
【０００６】
図５（ａ）参照
まず、ＭＯＶＰＥ法（有機金属気相成長法）、或いは、ＭＢＥ法（分子線エピタキシャル成長法）を用いて、半絶縁性ＧａＡｓ基板２１上にｎ+ 型ＧａＡｓサブコレクタ層２２、ｎ型ＧａＡｓコレクタ層２３、ｐ+ 型ＧａＡｓベース層２４、及び、ｎ型ＩｎＧａＰ層２５／ｎ型ＧａＡｓ層２６／ｎ+ 型ＩｎＧａＡｓ層２７からなるエミッタ層２８を順次成長させる。
【０００７】
次いで、エミッタメサ、ベースメサ、及び、コレクタメサを形成してキャップ層としてのｎ＋  型ＩｎＧａＡｓ層２７、ｎ型ＧａＡｓ層２６の露出部、及び、ｎ＋  型ＧａＡｓサブコレクタ層１２の露出部に夫々導電層を設けてオーミック性のエミッタ電極３０、ベース電極３５、及び、コレクタ電極３７を形成し、最後にパッシベーション膜としてＳｉＯＮ膜３８を設けてヘテロ接合バイポーラトランジスタが完成する。
【０００８】
図５（ｂ）参照
この場合、ベース電極３５は、エミッタメサを取り囲むように、従って、エミッタ電極３０を取り囲むようにＵ字状に設けられており、このベース電極３５とエミッタ電極３０との間にガードリング３４が形成される。
【０００９】
なお、この従来のヘテロ接合バイポーラトランジスタにおいては、熱処理を行ってベース電極３５の構成元素をｎ型ＧａＡｓ層２６及びｎ型ＩｎＧａＰ層２５に拡散させて合金化領域３６を形成し、この合金化領域３６によってベース電極３５とｐ型ＧａＡｓベース層２４とをオーミックに接続している。
【００１０】
また、ｐ＋  型ＧａＡｓベース層２４を直接露出させた場合には、エミッタ／ベース接合、即ち、ｐｎ接合が表面に露出し、表面準位に起因して劣化が進行するので、キャップ層のｎ＋  型ＩｎＧａＡｓ層２７のみをメサエッチングしてエミッタメサを形成している。
【００１１】
また、露出する層がｎ型ＩｎＧａＰ層２５の場合には、具体的理由は解明されていないもののベース電極３５の合金化反応の制御が困難になり、且つ、ｎ型ＩｎＧａＰ層２５の禁制帯幅がｎ型ＧａＡｓ層２６の禁制帯幅より大きいので、ベース電極３５の接触抵抗が大きくなり素子特性が低下することになる。
【００１２】
【発明が解決しようとする課題】
しかし、ｎ型ＧａＡｓ層２６を残存させた従来の構造において、ｎ型ＩｎＧａＰ層２５及びｎ型ＧａＡｓ層２６はエミッタ層２８を構成する層であるのでドナー濃度をある程度以下には下げることができず、ベース電極３５とエミッタ電極３０との間のガードリング３４が導電性を有することになり、この導電性に基づく表面電導が素子の安定動作を阻害し、素子劣化の原因となっている。
【００１３】
したがって、本発明は、ガードリング３４の表面を高抵抗化することによって、ヘテロ接合バイポーラトランジスタの動作を安定にし、且つ、劣化を抑制することを目的とする。
【００１４】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
【００１５】
図１参照
（１）本発明は、ヘテロ接合バイポーラトランジスタの製造方法において、半絶縁性半導体基板１上に少なくとも一導電型コレクタ層２、反対導電型ベース層３、及び、一導電型エミッタ層７（４〜６）を順次堆積させる工程、ベース層３が露出しない深さまでエミッタ層７の一部をエッチングする工程、このエッチングにより露出したエミッタ層７（４，５）の少なくとも一部に反応性イオンエッチング法を用いてダメージを与えて高抵抗領域１３を形成する工程、高抵抗領域１３の一部にベース電極９を形成する工程、ベース層３に達する合金化領域１４を形成する工程、エミッタ層７及びベース層３をエッチングしてコレクタ層２の一部を露出させる工程、及び、エミッタ層７及びコレクタ層２に夫々エミッタ電極８及びコレクタ電極１０を形成する工程を有することを特徴とする。
【００１６】
この様に、エミッタ電極８とベース電極９との間のガードリング１２の表面にダメージ領域からなる高抵抗領域１３を設けることによって表面電導を抑制したので、表面電導による素子の劣化を防止することができ、且つ、ベース層３を露出させることがないのでｐｎ接合の露出に伴う表面準位に起因する劣化も防止することができる。
【００２２】
また、本発明においては、ヘテロ接合バイポーラトランジスタを製造する際に、ベース層３が露出しない深さまでエミッタ層７の一部をエッチングすると共に、このエッチングによって露出したエミッタ層７（４，５）の少なくとも一部に反応性イオンエッチング法を用いてダメージを与えて高抵抗領域１３を形成するので、簡単な工程によって導電性を有するガードリング１２を高抵抗化することができる。
【００２３】
この事情を図２を参照して説明する。
なお、図２は半絶縁性ＧａＡｓ基板上に設けた厚さ１９０ｎｍで、不純物濃度が２．５×１０１２ｃｍ−３のｎ型ＧａＡｓ層を、ＣＦ４  とＣＨＦ３  を反応ガスとして用いたＲＩＥ（反応性イオンエッチング）法によってエッチングした場合のｎ型ＧａＡｓ層の電流変動（ＲＩＥ処理後／初期値）を示したものである。
【００２４】
この場合の具体的条件としては、ＣＦ４  とＣＨＦ３  を夫々３６ｓｃｃｍ及び３０ｓｃｃｍ流して、内容積２４０００ｃｃの反応室の圧力を４．０Ｐａにした状態で、室温で３００秒間エッチングを行い、エッチング終了後にｎ型ＧａＡｓ層に直流電圧（Ｖｄｃ）を印加して流れる電流値を測定したものである。
【００２５】
図２参照
この様なＲＩＥ処理によってｎ型ＧａＡｓ層は損傷を受け、表面にダメージ領域が形成されて電流値が減少し、この電流値の減少の程度は印加電圧値の増加と共に大きくなる。
【００２６】
したがって、実際のヘテロ接合バイポーラトランジスタにおいては、ＲＩＥを用いたエッチング処理によって露出したエミッタ層７（４，５）の抵抗値が増加して、表面電導が抑制されることになる。
なお、実際の製造工程においては、ＲＩＥ処理時間は３００秒以上であるので、受ける損傷はより大きくなり、抵抗値はさらに増加することになる。
【００２７】
（２）また、本発明は、上記（１）において、ベース層３が露出しない深さまでエミッタ層７の一部をエッチングする工程の後に、全面に絶縁膜を堆積させ、反応性イオンエッチング法を用いて絶縁膜からなるサイドウォール１１を形成すると同時に露出したエミッタ層７（４，５）にダメージを与えて高抵抗領域１３を形成することを特徴とする。
【００２８】
この様に、エミッタメサ側面を保護するためのサイドウォール１１の形成工程を用いて高抵抗領域１３を形成することができるので、高抵抗化工程が簡素化されスループットが向上する。
なお、図において符号１５はパッシベーション膜を表す。
【００３３】
【発明の実施の形態】
ここで、図３乃至図４を参照して、本発明の第１の実施の形態を説明する。
図３（ａ）参照
まず、半絶縁性ＧａＡｓ基板２１上にＭＯＶＰＥ法を用いて、不純物濃度が４×１０１８ｃｍ−３で厚さが５００ｎｍのｎ＋  型ＧａＡｓサブコレクタ層２２、不純物濃度が４×１０１７ｃｍ−３で厚さが６００ｎｍのｎ型ＧａＡｓコレクタ層２３、不純物濃度が４×１０１９ｃｍ−３で厚さが７０ｎｍのｐ＋  型ＧａＡｓベース層２４、及び、不純物濃度が４×１０１７ｃｍ−３で厚さが２４ｎｍのｎ型ＩｎＧａＰ層２５／不純物濃度が４×１０１７ｃｍ−３で厚さが６ｎｍのｎ型ＧａＡｓ層２６／不純物濃度が３×１０１９ｃｍ−３で厚さが１１０ｎｍのｎ＋  型ＩｎＧａＡｓ層２７からなる積層エミッタ層２８を順次成長させる。
【００３４】
なお、本発明の特許請求の範囲の記載においては、ｎ＋  型ＧａＡｓサブコレクタ層２２及びｎ型ＧａＡｓコレクタ層２３を総称してコレクタ層と言うものであり、コレクタ層と言う場合には、ｎ型ＧａＡｓコレクタ層２３及びｎ＋  型ＧａＡｓサブコレクタ層２２の一方を指す場合もあるし、両者を指す場合もある。
【００３５】
また、ｎ＋  型ＩｎＧａＡｓ層２７は、実際には、不純物濃度が４×１０１７ｃｍ−３で厚さが１０ｎｍのｎ＋  型ＩｎＧａＰ層、不純物濃度が４×１０１８ｃｍ−３で厚さが２５０ｎｍのｎ＋  型ＧａＡｓ層、及び、不純物濃度が３×１０１９ｃｍ−３で厚さが１１０ｎｍのＩｎＧａＡｓ層を順次積層させた３層構造からなり、このｎ＋  型ＩｎＧａＡｓ層２７を構成するｎ＋  型ＩｎＧａＰ層はエッチングストッパ層として機能し、またｎ＋  型ＧａＡｓ層は応力緩和層として機能する。
【００３６】
また、結晶成長法は、ＭＯＶＰＥ法に限られるものでなく、ＭＢＥ法を用いても良く、また、ｐ＋  型不純物としては拡散係数の小さな炭素（Ｃ）を用い、ｎ型不純物としても拡散係数の小さなＳｉを用いているが、他の導電型決定不純物を用いても良い。
【００３７】
図３（ｂ）参照
次いで、ｎ＋  型ＩｎＧａＡｓ層２７上にＷシリサイドからなるエミッタ電極形成用導電層を設け、その上に設けたＳｉＯＮ膜パターン２９をマスクとして、ＣＨ４  及びＯ２  を反応ガスとしたＲＩＥ（反応性イオンエッチング）法によってＷシリサイド層を異方性エッチングすることによってエミッタ電極３０を形成したのち、エミッタ電極３０をマスクとして、Ｈ３  ＰＯ４  、Ｈ２  Ｏ２  、及び、Ｈ２  Ｏからなるエッチング液を用いたウェット・エッチングによってｎ＋  型ＩｎＧａＡｓ層２７をエッチングしてｎ型ＧａＡｓ２６の表面を露出させてエミッタメサ構造を形成する。
【００３８】
なお、エッチングに際しては、ｎ＋  型ＩｎＧａＡｓ層２７を構成するｎ＋  型ＩｎＧａＡｓ層をウェット・エッチングにより除去したのち、ＳｉＯＮ膜パターン２９を除去し、次いで、ＣＣｌ２  Ｆ２  及びＨｅを反応ガスとしたＲＩＥ法によりｎ＋  型ＩｎＧａＡｓ層２７を構成するｎ＋  型ＧａＡｓ層及びｎ＋  型ＩｎＧａＰ層も除去する。
【００３９】
図３（ｃ）
次いで、減圧化学気相成長法（ＬＰＣＶＤ法）を用いて、全面に厚さ７０ｎｍのＳｉ３  Ｎ４  膜３１（図においては点線で示している）を堆積させたのち、ＣＨＦ３  ／ＣＦ４  をエッチングガスとしたＲＩＥ法を用いて異方性エッチングすることによってサイドウォール３２を形成する。
なお、このＳｉ３  Ｎ４  膜３１は、エミッタメサ側面を保護する保護膜として設けるものであり、ＳｉＯ２  等の他の絶縁膜より保護作用が良好である。
【００４０】
また、このＲＩＥ工程において、図２に示したように露出しているｎ型ＧａＡｓ層２６及びその下のｎ型ＩｎＧａＰ層２５はＲＩＥに伴うプラズマダメージを受けてプラズマダメージによる高抵抗化領域３３が形成されるが、このＲＩＥ工程に特別の条件は必要とされず通常のサイドウォールを形成する条件のＲＩＥ工程で十分である。
【００４１】
図４（ｄ）参照
次いで、全面にＰｄ／Ｚｎ／Ｐｔ／Ａｕからなる４層構造のベース電極形成用導電層を堆積させ、パターニングすることによってｎ型ＧａＡｓ層２６上にベース電極３５を形成したのち、Ｎ２  雰囲気中で３５０〜４００℃、好適には３７５℃の基板温度で、３〜５分、好適には４分間の熱処理を行ってベース電極３５中のＰｄ及びＺｎをｎ型ＧａＡｓ層２６及びｎ型ＩｎＧａＰ層２５中に固相拡散して合金化領域３６を形成し、ベース電極３５とｐ＋  型ＧａＡｓベース層２４とをオーミックに接続する。
【００４２】
図４（ｅ）参照
次いで、所定パターンのフォトレジストマスクを用いてｎ型ＧａＡｓ層２６乃至ｎ型ＧａＡｓコレクタ層２３をエッチングしてｎ＋  型ＧａＡｓサブコレクタ層２２を露出させてベースメサ構造を形成したのち、全面にＴｉ／ＡｕＧｅ／Ａｕからなるコレクタ電極形成用導電層を堆積させ、次いで、パターニングしたのち合金化処理することによってｎ＋  型ＧａＡｓサブコレクタ層２２上にコレクタ電極３７を形成し、最後に、全面にパッシベーション膜として厚さ６００ｎｍのＳｉＯＮ膜３８を形成してヘテロ接合バイポーラトランジスタが完成する。
なお、パッシベーション膜としてＳｉＯＮ膜３８を用いるのは、応力を緩和するためである。
【００４３】
この第１の実施の形態においては、ｎ型ＧａＡｓ層２６上にベース電極３５を形成しているので、エミッタ／ベース接合からなるｐｎ接合が露出することがなく、表面準位の起因する劣化を抑制することができる。
【００４４】
また、ｎ型ＩｎＧａＰ層２５に直接ベース電極３５を形成するものではないので、合金化領域３６を制御性良く形成することができ、また、ベース電極３５の接触抵抗が大きくならずオーミック性が良好になる。
【００４５】
なお、上記第１の実施の形態においては、エミッタメサ形成工程における制御性を高めるためにエミッタキャップ層をｎ＋  型ＩｎＧａＰ層、ｎ＋  型ＧａＡｓ層、及び、ｎ＋  型ＩｎＧａＡｓ層の３層構造で構成しているが、ｎ＋  型ＩｎＧａＡｓ層のみで構成しても良い。
【００４６】
また、エミッタ電極３０の構成部材として、ノンアロイでＩｎＧａＡｓに対するオーミック電極の形成が可能なＷシリサイドを用いているが、同じくノンアロイでオーミック電極の形成が可能であるＴｉＷ合金を用いても良い。
【００５３】
また、上記の第１の実施の形態においては、ベース電極３５の合金化反応とコレクタ電極３７の合金化反応を別工程で行っているが、同じ工程で行っても良く、また、用いている導電性部材の組成は単なる一例を示したものであり、従来のＩｎＧａＡｓやＧａＡｓのオーミック電極として用いられている他の組成の導電性部材を用いても良いものである。
【００５４】
また、上記の第１の実施の形態においては、ワイドエミッタとしてＩｎＧａＰを用いたＩｎＧａＰ／ＧａＡｓ系ヘテロ接合バイポーラトランジスタを説明しているが、本発明はワイドエミッタとしてＡｌＧａＡｓを用いたＡｌＧａＡｓ／ＧａＡｓ系ヘテロ接合バイポーラトランジスタ等の他のヘテロ接合バイポーラトランジスタをも対象とするものである。
【００５５】
このようなワイドエミッタとしてＡｌＧａＡｓを用いたＡｌＧａＡｓ／ＧａＡｓ系ヘテロ接合バイポーラトランジスタに上記の構成を適用することにより、ｐｎ接合を露出させることがないので、界面準位に起因する劣化を抑制することができ、また、酸化しやすく且つ禁制帯幅の大きなＡｌＧａＡｓ層を露出させないことによってベース電極のオーミック性を良好にすることができる。
【００５６】
さらに、上記の第１の実施の形態においては、ｎｐｎ型ヘテロ接合バイポーラトランジスタを説明しているが、本発明はｐｎｐ型ヘテロ接合バイポーラトランジスタをも対象とするものである。
【００５７】
【発明の効果】
本発明によれば、エミッタ電極とベース電極との間のガードリング領域の少なくとも一部に高抵抗領域を設けたので、エミッタ／ベース接合を露出させることがなく、したがって、表面準位に基づく劣化を抑制することができ、また、ガードリング領域の導電性を高抵抗領域によって低下させたので表面電導に基づく劣化も抑制することができ、ヘテロ接合バイポーラトランジスタの信頼性を高め、長寿命化することができる。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の作用の説明図である。
【図３】本発明の第１の実施の形態の途中までの製造工程の説明図である。
【図４】本発明の第１の実施の形態の図３以降の製造工程の説明図である。
【図５】
従来のヘテロ接合バイポーラトランジスタの説明図である。
【符号の説明】
１  半絶縁性半導体基板
２  コレクタ層
３  ベース層
４  ワイドエミッタ層
５  エミッタ付加層
６  エミッタキャップ層
７  エミッタ層
８  エミッタ電極
９  ベース電極
１０  コレクタ電極
１１  サイドウォール
１２  ガードリング
１３  高抵抗領域
１４  合金化領域
１５  パッシベーション膜
２１  半絶縁性ＧａＡｓ基板
２２  ｎ+ 型ＧａＡｓサブコレクタ層
２３  ｎ型ＧａＡｓコレクタ層
２４  ｐ+ 型ＧａＡｓベース層
２５  ｎ型ＩｎＧａＰ層
２６  ｎ型ＧａＡｓ層
２７  ｎ+ 型ＩｎＧａＡｓ層
２８  エミッタ層
２９  ＳｉＯＮマスク層
３０  エミッタ電極
３１  Ｓｉ3 Ｎ4 膜
３２  サイドウォール
３３  高抵抗化領域
３４  ガードリング
３５  ベース電極
３６  合金化領域
３７  コレクタ電極
３８  ＳｉＯＮ膜
【図１】
0003624357.tif 000002
【図２】
0003624357.tif 000003
【図３】
0003624357.tif 000004
【図４】
0003624357.tif 000005
【図５】
0003624357.tif 000006