(57)【特許請求の範囲】
【請求項１】
データの入出力を行う入出力端子を有し、ライトイネーブル信号がアクティブ状態のとき前記入出力端子に信号を出力し、リードイネーブル信号がアクティブ状態のとき入出力端子からデータを受け取る入出力バッファ回路において、前記ライトイネーブル信号およびリードイネーブル信号が両者とも非アクティブ状態のとき、非アクティブレベルの信号を出力することを特徴とする入出力バッファ回路。
【請求項２】
前記入出力バッファ回路は、イネーブル端子付きバッファ回路を有し、このイネーブル端子付きのバッファ回路のイネーブル端子には、前記リードイネーブル信号の反転信号が入力される請求項１記載の入出力バッファ回路。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
この発明は、マイクロコンピュータなどにおいて、入出力端子に接続される外部バスを制御する入出力バッファ回路に関するものである。
【０００２】
【従来の技術】
マイクロコンピュータなどにおいては、外部バスを制御する入出力バッファ回路が設けられている。この入出力バッファ回路は、入出力端子に接続されるデータバスに接続され、主にリードイネーブル信号ＲＤ及びライトイネーブルＷＲにより制御されている。データバスは双方向バスのため、入出力制御が必要である。
【０００３】
一般に、入力を許可する制御信号としてはリードイネーブル信号ＲＤまたはそれに類似したタイミングの信号を使用する。出力を許可する制御信号としてはライトイネーブル信号ＷＲ  またはそれに類似したタイミングの信号を使用する。また、入力を許可する制御信号が無く、常に入力を許可して、出力を許可する制御信号としてのみライトイネーブル信号ＷＲまたはそれに類似したタイミングの信号を使用する場合もある。
【０００４】
しかしながら、上記構成の入出力バッファ回路では、外部へアクセスしない時間は出力を許可する制御信号としてのライトイネーブル信号ＷＲまたはそれに類似したタイミングの信号がアクティブとならないため、データバスの出力はハイインピーダンスＨｉｚとなる。また、ライトイネーブル信号ＷＲがアクティブのとき、リードイネーブル信号ＲＤはネガティブとなるため、入出力端子に接続している外部部品からもデータバスへの出力が無い場合データバスはハイインピーダンスＨｉｚとなる。
【０００５】
【発明が解決しようとする課題】
一般的な外部接続部品は、マイクロコンピュータ側の入出力端子に接続されているデータバスがハイインピーダンスＨｉｚになると、外部接続部品の入力ゲートに貫通電流が流れるものがある。このため、マイクロコンピュータ及び外部接続部品を含むシステムの消費電流が増加する問題があった。特にクロックを停止する低消費電力モード時には、この問題が大きな問題となり、その対策としてデータバスをプルアップまたはプルダウンする、または、バスホールド回路を外付けすることでデータバスがハイインピーダンスＨｉｚとならない対策をとる場合がある。しかしながら、この対策はデータバス動作時の消費電流をかえって増加する問題があった。
【０００６】
この発明の目的は、クロックを停止する低消費電力モード時においてもシステム全体における消費電流の増大を押さえることができる入出力バッファ回路を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本願発明は、データの入出力を行う入出力端子を有し、ライトイネーブル信号がアクティブ状態のとき前記入出力端子に信号を出力し、リードイネーブル信号がアクティブ状態のとき入出力端子からデータを受け取る入出力バッファを前提としている。
そして、本願発明の入出力バッファでは、ライトイネーブル信号およびリードイネーブル信号が両者とも非アクティブ状態のとき、入出力バッファに与えられる信号のいずれかに基づいた信号を出力することを特徴としている。
【０００８】
【発明の実施の形態】
図１は、この発明の第１の実施例を示す回路図である。入出力端子１０に接続される第１の実施例の入出力バッファ回路は、イネーブル端子付きバッファ回路１２、インバータ１４、第１ＡＮＤ回路１６及び第２ＡＮＤ回路１８から構成される。第１ＡＮＤ回路１６の第１入力には入出力端子１０が接続され、第２入力にはリードイネーブル信号ＲＤが与えられる。第１ＡＮＤ回路１６の出力は入力データとして回路の内部へ伝達される。
【０００９】
第２ＡＮＤ回路１８の第１入力には回路内部からの出力データが与えられ、第２入力にはライトイネーブル信号ＷＲが与えられる。第２ＡＮＤ回路１８の出力は、ライトイネーブル信号ＷＤがＨレベル（アクティブレベル）のときのみ、出力データを出力する。
【００１０】
イネーブル端子付きバッファ回路１２の入力は第２ＡＮＤ回路１８の出力に接続され、その回路１２の出力は入出力端子１０に接続される。イネーブル端子付きバッファ回路１２のイネーブル端子にはリードイネーブル信号ＲＤがインバータ１４によって反転された信号が与えられる。
【００１１】
イネーブル端子付きバッファ回路１２は、イネーブル端子にアクティブレベルの信号が入力した場合のみ入力で受け取った信号を出力し、イネーブル端子にディスエーブルレベルの信号を受け取った場合は、その入力で受け取った信号のレベルに関係なく出力をハイインピーダンスＨｉｚにする回路である。
【００１２】
イネーブル端子付きバッファ回路１２の具体的回路としては、図２に示されるような回路が例としてあげられる。図２に示したバッファ回路は、ＰＭＯＳトランジスタ２２、ＮＭＯＳトランジスタ２４、ＮＡＮＤ回路２６、ＮＯＲ回路２８、及びインバータ３０から構成される。ＰＭＯＳトランジスタ２２とＮＭＯＳトランジスタ２４は、電源ＶＤＤと接地間に直列に接続され、それらの接続点には入出力端子１０が接続されている。
【００１３】
ＮＡＮＤ回路２６の第１入力には、回路内部からの出力データが与えられ、第２入力にはイネーブル端子に与えられる信号（ここではイネーブル信号Ｅｎａｂｌｅと現している）をインバータ３０によって反転した信号が与えられる。ＮＯＲ回路２８の第１入力には、回路内部からの出力データが与えられ、第２入力にはイネーブル信号Ｅｎａｂｌｅが与えられる。ＮＡＮＤ回路２６の出力は、ＰＭＯＳトランジスタ２２のゲートに接続され、ＮＯＲ回路２８の出力はＮＭＯＳトランジスタ２４のゲートに接続される。
【００１４】
図２に示したイネーブル端子付きバッファ回路１２は、イネーブル信号ＥｎａｂｌｅがＨレベル（アクティブレベル）のときは出力データを入出力端子１０に出力する。しかしながら、イネーブル信号ＥｎａｂｌｅがＬレベルのとき、このイネーブル端子付きバッファ回路１２の出力はハイインピーダンスとなる。
【００１５】
なお、イネーブル端子付きバッファ回路１２としては、図２に示した回路以外にもさまざまな回路が存在する。この発明ではイネーブル信号Ｅｎａｂｌｅによってハイインピーダンス状態もしくは通常出力状態が切り替えられる回路ならば、図２以外の回路でも利用することができる。
【００１６】
次に、図１に示した入出力バッファ回路について、その動作を説明する。
【００１７】
入力状態のときリードイネーブル信号ＲＤはＨレベル（アクティブレベル）になるため、入出力端子１０に外部接続回路から与えられた信号はＡＮＤ回路１６を介して内部へと伝達される。一方、イネーブル端子付きバッファ回路１２には、リードイネーブル信号ＲＤがインバータ１４によって反転した信号（Ｌレベルの信号）が与えられるため、イネーブル端子付きバッファ回路１２はその入力信号に関係なくハイインピーダンス状態となる。したがって、入出力端子１０に与えられる信号は、イネーブル端子付きバッファ回路１２によって干渉されない。
【００１８】
出力状態のときリードイネーブル信号ＲＤはＬレベル（非アクティブレベル）になる。したがって、イネーブル端子付きバッファ回路１２には、リードイネーブル信号ＲＤがインバータ１４によって反転した信号（Ｈレベルの信号）が与えられるため、イネーブル端子付きバッファ回路１２はその入力信号を出力する。一方、ライトイネーブル信号ＷＲはＨレベル（アクティブレベル）になるため、ＡＮＤ回路１８に与えられた出力データは、イネーブル端子付きバッファ回路１２に送られる。したがって、入出力端子１０には出力データが伝達される。
【００１９】
出力状態および入力状態でもない期間においては、リードイネーブル信号ＲＤ及びライトイネーブル信号ＷＲはＬレベル（非アクティブレベル）になる。したがって、イネーブル端子付きバッファ回路１２には、リードイネーブル信号ＲＤがインバータ１４によって反転した信号（Ｈレベルの信号）が与えられるため、イネーブル端子付きバッファ回路１２はその入力信号を出力する。しかしながら、ライトイネーブル信号ＷＲはＬレベル（非アクティブレベル）になるため、ＡＮＤ回路１８の出力はＬレベルに固定されている。したがって、イネーブル端子付きバッファ回路１２はＬレベルの信号を出力するのである。
【００２０】
以上説明したように、この発明の第１の実施例の入出力バッファ回路は、出力状態および入力状態でもない期間においてもＬレベルの信号が出力されるため、入出力端子１０に接続される外部装置の入力バッファにもＬレベルの信号が与えられる。したがって、入出力端子１０に接続される外部装置の入力バッファがハイインピーダンスの入力を受けて貫通電流が発生するということが防止できる。
【００２１】
図３はこの発明の第２の実施例の入出力バッファ回路を示す回路図である。第２の実施例の入出力バッファ回路が第１の入出力バッファ回路と異なる点は、ＡＮＤ回路１６に代えてバッファ回路３６が設けられている点である。バッファ回路３６は、リードイネーブル信号ＲＤによって制御されていないため、入出力端子１０の信号を常に内部へ伝える。したがって、入力状態のときは第１の実施例と同様に動作する。出力状態のときは、イネーブル端子付きバッファ回路１２の出力信号をそのまま内部回路に伝える。また、出力状態および入力状態でもない期間においても、イネーブル端子付きバッファ回路１２の出力信号をそのまま内部回路に伝えるが、イネーブル端子付きバッファ回路１２の出力信号がＬレベルであるため、第１の実施例と同様な動作になる。
【００２２】
第２の実施例の入出力バッファは、出力状態において出力データがそのまま内部へ入力データとして入力される以外は、第１の実施例と同様に動作する。したがって、第２の実施例の入出力バッファは、第１の実施例の入出力バッファの利点に加えて、出力状態における出力データの内部への取り込みを行えるという利点がある。
【００２３】
図４はこの発明の第３の実施例の入出力バッファ回路を示す回路図である。第３の実施例の入出力バッファ回路が第１の入出力バッファ回路と異なる点は、イネーブル端子付きバッファ回路４２のイネーブル端子に、リードイネーブル信号ＲＤ、ライトイネーブル信号ＷＲ及び一次機能信号の論理を取った信号が与えられる点、及びイネーブル端子付きバッファ回路４２の入力に、出力データ、一次データ及びライトイネーブル信号ＷＲの論理を取った信号が与えられる点である。
【００２４】
具体的には、出力データとライトイネーブル信号ＷＲが第１のＡＮＤ回路５０の入力に与えられ、その出力が第１のＯＲ回路４８の一方の入力に接続される。一次データとライトイネーブル信号ＷＲを第１のインバータで反転した信号が第２のＡＮＤ回路５２の入力に与えられ、その出力が第１のＯＲ回路４８の他方の入力に接続される。第１のＯＲ回路４８の出力は、イネーブル端子付きバッファ回路４２の入力に接続される。
【００２５】
第３のＡＮＤ回路５８は３つの入力を有している。その第１入力には一次機能信号が、第２入力にはリードイネーブル信号ＲＤを第２のインバータ６２によって反転した信号が、第３入力にはライトイネーブル信号ＷＲが第３のインバータ６０で反転された信号が与えられる。この第３のＡＮＤ回路５８の出力は第２のＯＲ回路５６の一方の入力に接続される。第２のＯＲ回路５６の他方の入力には、ライトイネーブル信号ＷＲが与えられ、その回路５０の出力はイネーブル端子付きバッファ回路４２のイネーブル入力に接続される。
【００２６】
第３の実施例の入出力バッファにおいて、入力状態ではイネーブル端子付きバッファ回路４２のイネーブル入力にライトイネーブル信号ＲＤの反転信号が他の信号に関係なく入力されるため、第１の実施例と同じ動作になる。
【００２７】
また、出力状態においては、ライトイネーブル信号ＷＲがＨレベルであるので第１のＡＮＤ回路５０は出力データを、第２のＡＮＤ回路５２は一次データにかかわらずＬレベル信号を出力する。したがって、第１のＯＲ回路４８は出力データを出力することになる。一方、第２のＯＲ回路５６は一方の入力（第３のＡＮＤ回路５８の出力）にかかわらず、ライトイネーブル信号ＷＲのＨレベルを出力する。したがって、やはり第１の実施例と同様な動作となる。
【００２８】
出力状態および入力状態でもない期間においては、リードイネーブル信号ＲＤ及びライトイネーブル信号ＷＲはＬレベル（非アクティブレベル）になる。したがって、第１のＡＮＤ回路５０は出力データにかかわらずＬレベル信号を、第２のＡＮＤ回路５２は一次データを出力する。したがって、第１のＯＲ回路４８は一次データを出力することになる。
【００２９】
一方、第３のＡＮＤ回路５８は、一次機能信号を出力し、第２のＯＲ回路５６もこの一次機能信号を通過させるため、イネーブル端子付きバッファ回路４２は、一次機能信号がＨレベルならば一次データを出力し、一次機能信号がＬレベルならばハイインピーダンス状態となる。したがって、出力状態および入力状態でもない期間においては、イネーブル端子付きバッファ回路４２は、ハイインピーダンス状態になるか一次データを出力するかを一次機能信号によって制御されることになる。
【００３０】
【発明の効果】
以上詳細に説明したように、本願発明によれば出力状態および入力状態でもない期間においても入出力端子からＬレベルの信号が出力されるため、入出力端子に接続される外部装置の入力バッファの貫通電流発生を防止できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に関わる入出力バッファ示す回路図である。
【図２】イネーブル端子付きバッファ回路の回路例を示す図である。
【図３】本発明の第２の実施例に関わる入出力バッファ示す回路図である。
【図４】本発明の第２の実施例に関わる入出力バッファ示す回路図である。
【符号の説明】
１０    入出力端子
１２、４２    イネーブル端子付きバッファ回路
１６、１８、５０、５２、５８    ＡＮＤ回路
４８、５６    ＯＲ回路
１４、５４、６０、６２    インバータ
ＲＤ    リードイネーブル信号
ＷＲ    ライトイネーブル信号
【図１】
0003615189.tif 000002
【図２】
0003615189.tif 000003
【図３】
0003615189.tif 000004
【図４】
0003615189.tif 000005