【手続補正書】
【提出日】令和3年7月21日(2021.7.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＨＢＭ（Ｈｉｇｈ−Ｂａｎｄｗｉｄｔｈ  Ｍｅｍｏｒｙ）システムにおいてインメモリのコマンドを処理する方法であって、
処理装置のＨＢＭコントローラによって、ＦＩＭ（ファンクション・イン・メモリ）命令がスクラッチパッド演算である演算及び指定を含む前記ＦＩＭ命令をＨＢＭに送信する段階と、
コントローラ、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ  Ｌｏｇｉｃ  Ｕｎｉｔ）、及びスクラッチパッドとして構成されたＳＲＡＭを含む前記ＨＢＭのロジック部分によって、前記ＦＩＭ命令を受信する段階と、
前記コントローラと、ＤＲＡＭ、前記ＡＬＵ、又は前記ＳＲＡＭのうちの少なくとも１つとを用いる前記ロジック部分によって、前記ＦＩＭ命令の実行を調整する段階と、を有することを特徴とする方法。
【請求項２】
前記ＦＩＭ命令の実行を調整する段階は、
前記コントローラによって、前記ＦＩＭ命令を少なくとも１つのデータ位置を含む計算ＦＩＭ命令として識別する段階と、
前記コントローラによって、前記少なくとも１つのデータ位置に応じて少なくとも１つのデータを取得する段階と、
前記コントローラによって、前記少なくとも１つのデータ及び前記演算を前記ＡＬＵに提供する段階と、
前記ＡＬＵによって、前記少なくとも１つのデータに対して前記演算を実行する段階と、
前記実行の結果を前記ＨＢＭに格納する段階と、を含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記演算は、アトミック演算（ａｔｏｍｉｃ  ｏｐｅｒａｔｉｏｎ）及びデータ型を含み、
前記少なくとも１つのデータ位置は、宛先レジスタ、メモリアドレス、ソースレジスタ、定数、又は参照レジスタのうちの少なくとも１つを含むことを特徴とする請求項２に記載の方法。
【請求項４】
前記アトミック演算は、ＡＤＤ、ＳＵＢＴＲＡＣＴ、ＥＸＣＨＡＮＧＥ、ＭＡＸ、ＭＩＮ、ＩＮＣＲＥＭＥＮＴ、ＤＥＣＲＥＭＥＮＴ、ＣＯＭＰＡＲＥ−ＡＮＤ−ＳＷＡＰ、ＡＮＤ、ＯＲ、ＸＯＲ、又はＮＯＴの関数のうちの少なくとも１つを含むことを特徴とする請求項３に記載の方法。
【請求項５】
前記演算は、ＡＬＵ演算及びＳＲＡＭアクセス演算を含み、
前記少なくとも１つのデータ位置は、宛先レジスタ及び少なくとも１つのソースレジスタを含むことを特徴とする請求項２に記載の方法。
【請求項６】
前記ＳＲＡＭアクセス演算は、対のロード命令又は対の格納命令を含むことを特徴とする請求項５に記載の方法。
【請求項７】
前記ＦＩＭ命令の実行を調整する段階は、
前記演算を用いる前記コントローラによって、前記ＦＩＭ命令をソースレジスタ及び宛先レジスタを含むＦＩＭ移動命令として識別する段階と、
前記コントローラによって、前記ソースレジスタに応じて少なくとも１つのデータを前記ＳＲＡＭから取得する段階と、
前記コントローラによって、前記宛先レジスタに応じて前記少なくとも１つのデータを前記ＳＲＡＭに格納する段階と、を更に含むことを特徴とする請求項１に記載の方法。
【請求項８】
前記ＦＩＭ命令の実行を調整する段階は、
前記演算を用いる前記コントローラによって、前記ＦＩＭ命令をソースレジスタ及び宛先レジスタのうちの少なくとも１つを含むＦＩＭスクラッチパッド命令として識別する段階と、
前記コントローラのタイミングパラメータを、ＤＲＡＭのタイミングパラメータからＳＲＡＭのタイミングパラメータに調整する段階と、
前記コントローラによって、前記ＳＲＡＭ上で前記ＳＲＡＭのタイミングパラメータに応じて前記ＦＩＭスクラッチパッド命令を実行する段階と、を更に含むことを特徴とする請求項１に記載の方法。
【請求項９】
前記ＦＩＭ命令は、少なくとも１つのデータ位置を含み、
前記方法は、前記少なくとも１つのデータ位置が処理装置のキャッシュを含むことに応答して、前記ＨＢＭコントローラによって、前記処理装置上の前記ＦＩＭ命令の実行を調整する段階を更に有することを特徴とする請求項１に記載の方法。
【請求項１０】
ＨＢＭ（Ｈｉｇｈ−Ｂａｎｄｗｉｄｔｈ  Ｍｅｍｏｒｙ）であって、
ＤＲＡＭと、
コントローラ、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ  Ｌｏｇｉｃ  Ｕｎｉｔ）、及びスクラッチパッドとして構成されたＳＲＡＭを含んで命令を実行するように構成されたロジック部分と、を備え、
前記命令が前記ロジック部分によって実行されると、ＦＩＭ（ファンクション・イン・メモリ）命令に基づいて、前記ＤＲＡＭ、前記コントローラ、前記ＡＬＵ、又は前記ＳＲＡＭのうちの少なくとも１つを用いる前記ロジック部分によって、前記ＦＩＭ命令の実行を調整し、
前記ＦＩＭ命令は、演算、前記ＦＩＭ命令をＦＩＭとして識別するＦＩＭの指示子、及び前記ＦＩＭ命令がスクラッチパッド演算であるとの指定を含むことを特徴とするＨＢＭ。
【請求項１１】
前記ＦＩＭ命令の実行の調整は、
前記コントローラによって、前記ＦＩＭ命令を少なくとも１つのデータ位置を含む計算ＦＩＭ命令として識別し、
前記コントローラによって、前記少なくとも１つのデータ位置に応じて少なくとも１つのデータを取得し、
前記コントローラによって、前記少なくとも１つのデータ及び前記演算を前記ＡＬＵに提供し、
前記ＡＬＵによって、前記少なくとも１つのデータに対して前記演算を実行し、
前記実行の結果を前記ＨＢＭに格納することを更に含むことを特徴とする請求項１０に記載のＨＢＭ。
【請求項１２】
前記演算は、アトミック演算（ａｔｏｍｉｃ  ｏｐｅｒａｔｉｏｎ）及びデータ型を含み、
前記少なくとも１つのデータ位置は、宛先レジスタ、メモリアドレス、ソースレジスタ、定数、又は参照レジスタのうちの少なくとも１つを含むことを特徴とする請求項１１に記載のＨＢＭ。
【請求項１３】
前記アトミック演算は、ＡＤＤ、ＳＵＢＴＲＡＣＴ、ＥＸＣＨＡＮＧＥ、ＭＡＸ、ＭＩＮ、ＩＮＣＲＥＭＥＮＴ、ＤＥＣＲＥＭＥＮＴ、ＣＯＭＰＡＲＥ−ＡＮＤ−ＳＷＡＰ、ＡＮＤ、ＯＲ、ＸＯＲ、又はＮＯＴの関数のうちの少なくとも１つを含むことを特徴とする請求項１２に記載のＨＢＭ。
【請求項１４】
前記演算は、ＡＬＵ演算及びＳＲＡＭアクセス演算を含み、
前記少なくとも１つのデータ位置は、宛先レジスタ及び少なくとも１つのソースレジスを含むことを特徴とする請求項１１に記載のＨＢＭ。
【請求項１５】
前記ＳＲＡＭアクセス演算は、対のロード命令又は対の格納命令を含むことを特徴とする請求項１４に記載のＨＢＭ。
【請求項１６】
前記ＦＩＭ命令の実行の調整は、
前記演算を用いる前記コントローラによって、前記ＦＩＭ命令をソースレジスタ及び宛先レジスタを含むＦＩＭ移動命令として識別し、
前記コントローラによって、前記ソースレジスタに応じて少なくとも１つのデータを前記ＳＲＡＭから取得し、
前記コントローラによって、前記宛先レジスタに応じて前記少なくとも１つのデータを前記ＳＲＡＭに格納することを更に含むことを特徴とする請求項１０に記載のＨＢＭ。
【請求項１７】
前記ＦＩＭ命令の実行の調整は、
前記演算を用いる前記コントローラによって、前記ＦＩＭ命令をソースレジスタ及び宛先レジスタのうちの少なくとも１つを含むＦＩＭスクラッチパッド命令として識別し、
前記コントローラのタイミングパラメータを、ＤＲＡＭのタイミングパラメータからＳＲＡＭのタイミングパラメータに調整し、
前記コントローラによって、前記ＳＲＡＭ上で前記ＳＲＡＭのタイミングパラメータに応じて前記ＦＩＭスクラッチパッド命令を実行することを更に含むことを特徴とする請求項１０に記載のＨＢＭ。
【請求項１８】
ＨＢＭ（Ｈｉｇｈ−Ｂａｎｄｗｉｄｔｈ  Ｍｅｍｏｒｙ）システムであって、
ＤＲＡＭを含むＤＲＡＭダイと、コントローラ、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ  Ｌｏｇｉｃ  Ｕｎｉｔ）、及びスクラッチパッドとして構成されたＳＲＡＭを含むロジックダイと、を有するＨＢＭと、
前記ＨＢＭから分離して前記コントローラに命令を送信するように構成されたメモリコントローラと、を備え、
前記コントローラは、前記命令を受信し、前記命令が一般命令であることに応答して前記ＤＲＡＭダイ上の前記ＤＲＡＭに前記命令を送信し、前記命令がＦＩＭ（ファンクション・イン・メモリ）命令であることに応答して前記命令の実行を調整するように構成され、
前記ＦＩＭ命令は、演算、前記ＦＩＭ命令をＦＩＭとして識別するＦＩＭの指示子、及び前記ＦＩＭ命令がスクラッチパッド演算であるとの指定を含み、
前記命令の実行は、前記コントローラと、前記ＤＲＡＭ、前記ＡＬＵ、又は前記ＳＲＡＭのうちの少なくとも１つとを用いて実行されることを特徴とするＨＢＭシステム。
【請求項１９】
前記ＦＩＭ命令の実行の調整は、
前記コントローラによって、前記ＦＩＭ命令を少なくとも１つのデータ位置を含む計算ＦＩＭ命令として識別し、
前記コントローラによって、前記少なくとも１つのデータ位置に応じて少なくとも１つのデータを取得し、
前記コントローラによって、前記少なくとも１つのデータ及び前記演算を前記ＡＬＵに提供し、
前記ＡＬＵによって、前記少なくとも１つのデータに対して前記演算を実行し、
前記実行の結果を前記ＨＢＭに格納することを特徴とする請求項１８に記載のＨＢＭシステム。
【請求項２０】
前記演算は、アトミック演算（ａｔｏｍｉｃ  ｏｐｅｒａｔｉｏｎ）及びデータ型を含み、
前記少なくとも１つのデータ位置は、宛先レジスタ、メモリアドレス、ソースレジスタ、定数、又は参照レジスタのうちの少なくとも１つを含むことを特徴とする請求項１９に記載のＨＢＭシステム。
【請求項２１】
前記アトミック演算は、ＡＤＤ、ＳＵＢＴＲＡＣＴ、ＥＸＣＨＡＮＧＥ、ＭＡＸ、ＭＩＮ、ＩＮＣＲＥＭＥＮＴ、ＤＥＣＲＥＭＥＮＴ、ＣＯＭＰＡＲＥ−ＡＮＤ−ＳＷＡＰ、ＡＮＤ、ＯＲ、ＸＯＲ、又はＮＯＴの関数のうちの少なくとも１つを含むことを特徴とする請求項２０に記載のＨＢＭシステム。
【請求項２２】
前記演算は、ＡＬＵ演算及びＳＲＡＭアクセス演算を含み、
前記少なくとも１つのデータ位置は、宛先レジスタ及び少なくとも１つのソースレジスタを含むことを特徴とする請求項１９に記載のＨＢＭシステム。
【請求項２３】
前記ＳＲＡＭアクセス演算は、対のロード命令又は対の格納命令を含むことを特徴とする請求項２２に記載のＨＢＭシステム。
【請求項２４】
前記ＦＩＭ命令の実行の調整は、
前記演算を用いる前記コントローラによって、前記ＦＩＭ命令をソースレジスタ及び宛先レジスタを含むＦＩＭ移動命令として識別し、
前記コントローラによって、前記ソースレジスタに応じて少なくとも１つのデータを前記ＳＲＡＭから取得し、
前記コントローラによって、前記宛先レジスタに応じて前記少なくとも１つのデータを前記ＳＲＡＭに格納することを更に含むことを特徴とする請求項１８に記載のＨＢＭシステム。
【請求項２５】
前記ＦＩＭ命令の実行の調整は、
前記演算を用いる前記コントローラによって、前記ＦＩＭ命令をソースレジスタ及び宛先レジスタのうちの少なくとも１つを含むＦＩＭスクラッチパッド命令として識別し、
前記コントローラのタイミングパラメータを、ＤＲＡＭのタイミングパラメータからＳＲＡＭのタイミングパラメータに調整し、
前記コントローラによって、前記ＳＲＡＭ上で前記ＳＲＡＭのタイミングパラメータに応じて前記ＦＩＭスクラッチパッド命令を実行することを更に含むことを特徴とする請求項１８に記載のＨＢＭシステム。