(57)【特許請求の範囲】
【請求項１】
フラッシュメモリ回路のそれぞれのセルを構成するソース部とドレイン部と基板部とゲート部とを当該フラッシュメモリの消去動作中に電気的に直接接続させるための共通放電回路部が設けられている事を特徴とするフラッシュメモリの消去動作制御装置。
【請求項２】
フラッシュメモリ回路のそれぞれのセルを構成するソース部、ドレイン部及び基板部の少なくとも一つは、共通放電節点に接続され、前記共通放電節点は、前記セルのゲートへ接続される第１の放電経路と、接地電位へ接続される第２の放電経路とを有し、当該フラッシュメモリの消去動作中に、前記共通放電節点は、前記第１の放電経路を介してゲートに接続されるように制御されると共に、前記第２の放電経路を介して接地電位に接続されように制御され、且つ、前記第１、第２の放電経路が、同時に接続状態になるように制御されることを特徴とするフラッシュメモリの消去動作制御装置。
【請求項３】
当該ソース部、ドレイン部及び基板部の少なくとも一つには正の電圧が印加されており、当該ゲート部には負の電圧が印加されている事を特徴とする請求項１又は２に記載のフラッシュメモリの消去動作制御装置。
【請求項４】
フラッシュメモリ回路のそれぞれのセルを構成するソース部、ドレイン部及び基板部の少なくとも一つは、共通放電節点に接続され、前記共通放電節点は、前記セルのゲートへ接続される第１の放電経路と、接地電位へ接続される第２の放電経路と、前記共通放電節点の電位が、負電位となることを防止するための第３の放電経路とからなることを特徴とするフラッシュメモリの消去動作制御装置。
【請求項５】
前記共通放電節点の電位が、負電位となることを防止する第３の放電経路が設けられ、前記第３の放電経路は、前記共通放電節点と第１の電源間に設けられていることを特徴とする請求項２又は３に記載のフラッシュメモリの消去動作制御装置。
【請求項６】
当該フラッシュメモリ回路を構成する複数のセル群を複数のグループに分割し、各グループ毎に上記した請求項１乃至５の何れかに記載されたフラッシュメモリの消去動作制御装置を個別に配置し、当該消去動作を各グループ毎に個別に実行し得るように構成したことを特徴とするフラッシュメモリの消去動作制御装置。
【請求項７】
フラッシュメモリ回路の消去動作中に、それぞれのセルを構成するソース部とドレイン部と基板部とゲート部とを、共通放電節点を介して電気的に直接接続させる工程を含むことを特徴とするフラッシュメモリの消去動作制御方法。
【請求項８】
当該ソース部、ドレイン部及び基板部の少なくとも一つには、当該消去動作中に正の電圧を印加し、当該ゲート部には、当該消去動作中に負の電圧を印加する事を特徴とする請求項７記載のフラッシュメモリの消去動作制御方法。
【請求項９】
前記消去動作中に、前記共通放電節点の電位が、負電位となることを防止することを特徴とする請求項７又は８に記載のフラッシュメモリの消去動作制御方法。
【請求項１０】
当該フラッシュメモリ回路を構成する複数のセル群を複数のグループに分割し、各グループ毎に請求項７乃至１１の何れかに記載されたフラッシュメモリの消去動作を各グループ毎に個別に実行する事を特徴とするフラッシュメモリの消去動作制御方法。
【請求項１１】
前記共通放電回路部は、前記セルを構成するソース部、ドレイン部及び基板部に接続される共通放電節点を有し、前記共通放電節点は、前記セルのゲートへ接続される第１の放電経路と、接地電位へ接続される第２の放電経路とからなることを特徴とする請求項１記載のフラッシュメモリの消去動作制御装置。
【請求項１２】
前記共通放電節点と第１の電源との間に更に第３の放電経路を設けたことを特徴とする請求項１１記載のフラッシュメモリの消去動作制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリの消去動作制御装置及びフラッシュメモリの消去動作制御方法に関するものであり、特に詳しくは、メモリセルに残留する電荷を短時間に確実に放電させる事により、誤動作のない、高速化に適したフラッシュメモリに関するものである。
【０００２】
【従来の技術】
従来から、フラッシュメモリは周知であり、従来に於ける当該フラッシュメモリにおける消去方法である例えば基板消去方式に適したメモリセルの等価回路図及び構造断面図を図１４と図１５に示す。
【０００３】
即ち、係る基板消去方式では、ゲートＶｇを負電圧Ｖｎｅｇ（例えば−８Ｖ）、ソースＶｓとドレインＶｄをオープン状態、基板Ｖｂを正電圧Ｖｅｓ（例えば８Ｖ）として、フローティングゲート１５８に蓄積された電子を基板１に放出し、消去が行われる。
【０００４】
このメモリセルはＰ型基板１５１上にＮウェル１５２によりＰ型基板１５１と電気的に分離されたＰウェル１５３を形成し、Ｎウェル１５２上にＮウェル１５２に電圧を印加するためのＮ型拡散層１５４を形成し、Ｐウェル１５３上にＰウェル１５３に電圧を印加するためのＰ型拡散層１５５を形成する。
【０００５】
更に、当該メモリセルはＰウェル１５３上にＮ型ソース拡散層１５６とＮ型ドレイン拡散層１５７が形成され、さらにフローティングゲート１５８とコントロールゲート１５９が形成される。
【０００６】
更に、各拡散層１５６、１５７はフィールド絶縁膜１６０により分離される
以上のような構造をとることで、メモリセルの基板部分に正電圧を印加する基板消去方式が可能になる。
【０００７】
処で、図９は、上記した従来の基板消去方式のフラッシュメモリの構造の一例を示すブロックダイアグラムであり、その動作を説明するならば、先ず、メモリセルＭＣ１のゲートは行線ＷＬを介して行デコーダ１により制御され、消去時には負電圧昇圧回路２の出力Ｖｎｅｇが行デコーダ１を介してメモリセルのゲートに供給される。
【０００８】
又、負電圧Ｖｎｅｇの接点に設けられたＮ型ＭＯＳＦＥＴ、ＭＮ６は消去動作時以外は負電圧昇圧回路２の出力であるＶｎｅｇを接地電位ＧＮＤとすることを目的に設けられている。
【０００９】
一方、メモリセルＭＣ１のドレインＣＢＬは、読み出し、書き込み回路３に接続されており、メモリセルのソースＣＳＬは、読み出しや書き込み時にはＮ型ＭＯＳＦＥＴ、ＭＮ２を導通状態とすることで接地電位ＧＮＤが供給され、消去時はＮ型ＭＯＳＦＥＴ、ＭＮ２を非導通状態とすることでメモリセルのソースＣＳＬをオープン状態とする。
【００１０】
更に、メモリセルＭＣ１の基板ＣＷＬはデータの読み出しや書き込み時にはＮ型ＭＯＳＦＥＴ、ＭＮ４を導通状態とすることで接地電位ＧＮＤが供給され、消去時はＮ型ＭＯＳＦＥＴ、ＭＮ４を非導通状態、Ｐ型ＭＯＳＦＥＴ、ＭＰ１を導通状態とすることでメモリセルの基板ＣＷＬに正電圧昇圧回路４の出力Ｖｅｓを供給する。
【００１１】
又、Ｎ型ＭＯＳＦＥＴ、ＭＮ３、ＭＮ５、ＭＮ１、ＭＮ７は消去終了時にメモリーセルＭＣ１のソースＣＳＬ、基板ＣＷＬ、ドレインＣＢＬ及びゲートＷＬのそれぞれの電荷を放電するために設けられている。
【００１２】
先に説明したように、当該フラッシュメモリの各メモリセルに於ける消去動作はセクタ単位に行われ、そのメモリセルＭＣ１の容量は５１２Ｋビットと大きいために寄生容量も非常に大きく、急激な放電により接地電位ＧＮＤなどに大きなノイズを発生させないように放電用のＮ型ＭＯＳＦＥＴ  ＭＮ３、ＭＮ５、ＭＮ１、ＭＮ７はトランジスタ能力を調整して配置される。
【００１３】
次に図１０と図１１の電圧波形図を参照しながら当該フラッシュメモリの消去動作を説明する。
【００１４】
図１０は消去開始時の動作を示す電圧波形図である。
【００１５】
時間Ｔ１に信号ＣＳＧ、ＣＷＧ、ＣＷＰ、ＸＤＧが共にＨレベルからＬレベルに変化することで、Ｎ型ＭＯＳＦＥＴ、ＭＮ２、ＭＮ４、ＭＮ６は非導通状態に、Ｐ型ＭＯＳＦＥＴ  ＭＰ１は導通状態となる。
【００１６】
又、時間Ｔ１以降に正電圧昇圧回路と負電圧昇圧回路が動作を開始することで、消去正電圧ＶｅｓはＶｃｃから例えば８Ｖまで昇圧され、これに伴いメモリセルの基板ＣＷＬも８Ｖまで上昇し、消去負電圧ＶｎｅｇはＧＮＤレベルから例えば−８Ｖまで昇圧され、これに伴いメモリセルをゲートＷＬも−８Ｖまで変化しメモリセルの消去動作が行われる。
【００１７】
この時、メモリセルのソースとドレインであるＣＳＬとＣＢＬはオープン状態であるが、メモリセルの基板とソース及びドレインのＰＮ接合が順方向バイアスされることで基板からソース及びドレインに電流が流れ、ＰＮ接合の順方向耐圧である約０．６Ｖ低い７．４Ｖ程度の電圧を示す。
【００１８】
一方、図１１は消去終了時の動作を示す電圧波形図である。
【００１９】
即ち、時間Ｔ３に信号ＣＷＰはＬレベルからＶｅｓと同レベルの８Ｖに変化することでＰ型ＭＯＳＦＥＴ  ＭＰ１は非導通状態となり消去正電圧Ｖｅｓとメモリセルの基板ＣＷＬの電流経路を遮断する。
【００２０】
負電圧昇圧回路は時間Ｔ３で動作を停止する。
【００２１】
同時に時間Ｔ３に信号ＤＩＳＰ及びＤＩＳＮがＬレベルからＨレベルに変化することでＮ型ＭＯＳＦＥＴ、ＭＮ１，ＭＮ３、ＭＮ５、ＭＮ７が共に導通状態となり消去時に印加された負電圧及び正電圧を接地電位ＧＮＤに放電し、時間Ｔ４で放電が完了した段階で正電圧昇圧回路４の動作も停止して消去正電圧ＶｅｓをＶｃｃとして消去動作を終了する。
【００２２】
上記した従来のフラッシュメモリに於いては、例えば、消去終了時のメモリセルの各接点（ゲート、ソース、ドレイン、基板）の電荷を個別に放電制御しているので、各放電用のトランジスタ能力の調整が非常に難しく各種のノイズを発生させる欠点がある。
【００２３】
例えば、図１２は、消去負電圧Ｖｎｅｇを放電するＮ型ＭＯＳＦＥＴ、ＭＮ７の放電能力が、他のＮ型ＭＯＳＦＥＴ、ＭＮ１、ＭＮ３、ＭＮ５よりも大きい場合の例を示すものである。
【００２４】
消去負電圧Ｖｎｅｇは時間Ｔ３で急激に−８Ｖから接地電位ＧＮＤに遷移し、この影響で半導体メモリ内部の接地電位ＧＮＤは負電圧方向に変化し周辺回路の動作を阻害する可能性があり、さらに消去負電圧Ｖｎｅｇはメモリセルのゲート容量によりメモリセルのソース、基板、ドレインと容量結合しているので、メモリセルのソース、基板、ドレインの電位を押し上げて、この接点に接続されたトランジスタに過度なストレスを与えてしまう不具合がある。
【００２５】
又、図１３は、正の高電圧の端子を放電するＮ型ＭＯＳＦＥＴ  ＭＮ１、ＭＮ３、ＭＮ５の放電能力が、消去負電圧Ｖｎｅｇを放電するＮ型ＭＯＳＦＥＴ  ＭＮ７よりも大きい場合の例を示すものである。
【００２６】
正の高電圧であるメモリセルの基板ＣＷＬ、ソースＣＳＬ、ドレインＣＤＬは時間Ｔ３で急激に８Ｖから接地電位ＧＮＤに遷移し、この影響で半導体メモリ内部の接地電位ＧＮＤは正電圧方向に変化し周辺回路の動作を阻害する可能性があり、さらに図１２の場合と同様の原理により消去負電圧Ｖｎｅｇを押し下げてしまい、この接点に接続されたトランジスタに過度なストレスを与えてしまう不具合がある。
【００２７】
さらに図示はしないが、同じ正の高電圧に昇圧されているメモリセルのソース、基板、ドレインの放電においても、これらの放電時の電圧変化を揃えることは、各接点の寄生容量を正確に見積もり、各放電用のトランジスタ能力を調整する必要があり設定が非常に困難となる。
【００２８】
係る問題が生じる原因としては、消去終了時のメモリセルの各接点（ゲート、ソース、ドレイン、基板）の電荷を放電する時に、各接点の放電制御が個別に行われているためと考えられる。
【００２９】
一方、フラッシュメモリの消去方式にはメモリセルの異なるノードに正電圧と負電圧を印加して消去を行う消去方式がある。例えば特開平６−２７５８４２号公報に開示されているメモリセルのゲートに負電圧、メモリセルの基板部分に正電圧を印加して消去を行う基板消去方式や、米国特許第５０７７６９１号明細書に開示されているメモリセルのゲートに負電圧、メモリセルのソースに正電圧を印加して消去を行うゲートソース消去方式がある。
【００３０】
例えば最近の基板消去方式の３２Ｍビットフラッシュメモリでは、５１２Ｋビットを一つの消去単位とし、消去時には５１２Ｋビットのメモリセルのすべてのゲートに負電圧を、基板に正電圧を印加し消去を行う。
【００３１】
消去時の負電圧及び正電圧は半導体メモリ内部に搭載された昇圧回路により発生してメモリセルに供給するが、昇圧回路の昇圧能力はそれほど大きくないので、消去開始時のメモリセルのゲート及び基板は数〜数１０μ秒と比較的ゆっくりと電圧が変化するが、消去終了時には５１２Ｋビットのメモリセルのゲート及び基板にたまった電荷をＭＯＳＦＥＴを介して接地電位に放電するので、放電用のＭＯＳＦＥＴを適切に設計しないと、半導体メモリ内部の接地電位が変動して内部回路の動作を損なう問題がある。
【００３２】
つまり、従来に於いては、消去動作として、正の電荷の放電に関して主に検討されてきているが、負の電荷の放電が十分に行われないと、基板電位が変動し易くなると同時に、当該基板電位が負の電位に固定されてしまう危険性もあり、その場合には、フラッシュメモリ自体の動作に異常が発生すると言う問題がある。
【００３３】
一方、特開平１０−２１４４９１号公報には、フラッシュメモリに於ける消去方法が記載されているが、その基本的な技術思想は、チャンネル消去方式であり、ゲートに負電位を印加すると共に、チャンネルに外部からＶｃｃ以上の正電位を印加し、且つメモリセルのソース及びドレインに高抵抗の電流径路を介して接地電位に接続すると言う必須構成要件からなる技術構成が開示されているが、本願の様に、ゲート部と、ソース部、ドレイン部及び基板部の少なくとも一つとを直接接続させる様にした消去方法を開示してはいない。
【００３４】
又、特開平５−１７４５８８号公報には、メモリセルのソース及びドレインに接地電位若しくは接地電位以上の正の電荷を印加すると共に、ゲートには接地電位以下の負の電位を印加することによる消去方法が記載されており、特開平１０−１７２２９３号公報には、メモリセルのドレイン電圧をソース電圧より低くする第一のステップ、メモリセルのドレインをオープンにする第二のステップ及びメモリセルのソースに正電圧を印加する第三のステップとからなる第一の消去モードと、メモリセルのゲートを接地電位とする第四のステップとメモリセルのソースを接地電位とする第五のステップとからなる第二の消去モードとを使用する方法が記載されているのみであって、本願の様に、ゲート部と、ソース部、ドレイン部及び基板部の少なくとも一つとを直接接続させる様にした消去方法を開示してはいない。
【００３５】
更に、特開平１０−２７５４８４号公報には、それぞれのメモリセルにダミーメモリセルを配置し、書き込み動作を行う際に、ゲートに正電位を印加する前にダミーメモリセルをＯＮ状態にしてデータ線とソース線を同電位とする方法が記載されているが、本願の様に、ゲート部と、ソース部、ドレイン部及び基板部の少なくとも一つとを直接接続させる様にした消去方法を開示してはいない。
【００３６】
【発明が解決しようとする課題】
従って、本発明の目的は、上記した従来技術の欠点を改良し、メモリセルに残留する電荷を短時間に確実に放電させる事により、誤動作のない、高速化に適したフラッシュメモリに於ける消去動作制御方法及びフラッシュメモリの消去動作制御装置を提供するものである。
【００３７】
【課題を解決する手段】
本発明は上記した目的を達成するため、以下に記載されたような技術構成を採用するものである。即ち、本発明に係る第１の態様としては、フラッシュメモリ回路のそれぞれのセルを構成するソース部とドレイン部と基板部とゲート部とを当該フラッシュメモリの消去動作中に電気的に直接接続させるための共通放電回路部が設けられている事を特徴とするフラッシュメモリの消去動作制御装置であり、又、本発明に係る第２の態様としては、フラッシュメモリ回路のそれぞれのセルを構成するソース部、ドレイン部及び基板部の少なくとも一つは、共通放電節点に接続され、前記共通放電節点は、前記セルのゲートへ接続される第１の放電経路と、接地電位へ接続される第２の放電経路とを有し、当該フラッシュメモリの消去動作中に、前記共通放電節点は、前記第１の放電経路を介してゲートに接続されるように制御されると共に、前記第２の放電経路を介して接地電位に接続されように制御され、且つ、前記第１、第２の放電経路が、同時に接続状態になるように制御されることを特徴とするフラッシュメモリの消去動作制御装置である。
【００３８】
【発明の実施の形態】
本発明に係る当該フラッシュメモリの消去動作制御方法及びフラッシュメモリの消去動作制御装置は、上記した様な技術構成を採用しているので、メモリセルに残留する電荷を短時間に確実に放電させる事により、誤動作のない、高速化に適したフラッシュメモリに於ける消去動作制御方法及びフラッシュメモリの消去動作制御装置が容易に得られる。
【００３９】
即ち、本発明に係る当該フラッシュメモリの消去動作制御装置及びフラッシュメモリの消去動作制御方法の基本的な技術的特徴としては、メモリセルのゲートに印加される負電圧（Ｖｎｅｇ）、ソース（ＣＳＬ）、基板（ＣＷＬ）、ドレイン（ＣＢＬ）の各接点をＮ型ＭＯＳＦＥＴ、ＭＤＮ３〜６を介して共通放電接点ＤＩＳＣＯＭに接続し、さらに共通放電接点ＤＩＳＣＯＭと接地電位の間にＮ型ＭＯＳＥＦＴ、ＭＤＮ７を設け、メモリセルの各接点の電位を共通放電接点ＤＩＳＣＯＭを介して放電する様に構成したものである。
【００４０】
【実施例】
以下に、本発明に係るフラッシュメモリの消去動作制御方法及びフラッシュメモリの消去動作制御装置の具体例の構成を図面を参照しながら詳細に説明する。
【００４１】
即ち、図１及び図４は、本発明に係るフラッシュメモリの消去動作制御装置１０の一具体的の構成を示すブロックダイアグラムであって、図中、フラッシュメモリ回路のセルアレイ９を構成するそれぞれのセルＭＣ００〜ＭＣｍｎを構成するソース部ＣＳＬ、ドレイン部ＣＢＬ及び基板部ＣＷＬの少なくとも一つと、ゲート部ＷＬとを当該フラッシュメモリに於ける消去動作中に電気的に直接接続させる共通放電回路部２０が設けられているフラッシュメモリの消去動作制御装置１０が示されている。
【００４２】
本発明に於ける当該フラッシュメモリの消去動作制御装置１０に於いては、当該共通放電回路部２０には、当該消去動作中に当該共通放電回路部２０を導通させる、当該セルのゲート部ＷＬとソース部ＣＳＬ、ドレイン部ＣＢＬ及び基板部ＣＷＬの少なくとも一つとを電気的に接続させるスイッチ手段２１が設けられている事が望ましい。
【００４３】
又、本発明に於ける当該フラッシュメモリの消去動作制御装置１０に於いては、当該ソース部ＣＳＬ、ドレイン部ＣＢＬ及び基板部ＣＷＬの少なくとも一つには正の電圧が印加されており、当該ゲート部ＷＬには負の電圧が印加されている事が望ましい。
【００４４】
つまり、本発明に於いては、当該ゲート部ＷＬには、必ず負の電圧、例えば、
−−８Ｖ〜−９Ｖ程度の負の電圧である事が望ましく、又当該ソース部ＣＳＬ、ドレイン部ＣＢＬ及び基板部ＣＷＬの少なくとも一つには正の電圧か、場合によっては、何れかがオープン状態となっている場合であっても良い。
【００４５】
例えば、基板消去を考える場合には、当該ゲート部ＷＬに、−９Ｖの負の電圧を印加する場合には、当該基板部ＣＷＬの電圧は＋９Ｖであることが望ましく、その際、当該ソース部ＣＳＬ、ドレイン部ＣＢＬは、何れもオープン状態であっても良く、又、適宜の正の電圧、例えば＋９Ｖを印加しておいても良い。
【００４６】
又、本発明に於て、ソース消去を考える場合には、当該当該ゲート部ＷＬと、当該基板部ＣＷＬの電圧を０Ｖに設定し、当該ソース部ＣＳＬの電圧を例えば＋９Ｖに、当該ドレイン部ＣＢＬをオープン状態に設定する事が出来る。
【００４７】
一方、本発明に於て、ゲート・ソース消去を考える場合には、当該ゲート部ＷＬに−９Ｖの負の電圧を印加すると共に、当該基板部ＣＷＬの電圧は０Ｖとし、且つ当該ソース部ＣＳＬの電圧を＋９Ｖに設定し、当該ドレイン部ＣＢＬをオープン状態に設定する様にする事も可能である。
【００４８】
又、本発明に於ける当該フラッシュメモリの消去動作制御装置１０で使用される、当該共通放電回路部２０は、特にその構成が限定されるものではなく、当該セルのゲート部ＷＬとソース部ＣＳＬ、ドレイン部ＣＢＬ及び基板部ＣＷＬの少なくとも一つとを電気的に接続させる機能をもつものであれば如何なる構成のものでも使用可能であり、具体的には、適宜の配線を使用する事が出来る。
【００４９】
更に、本発明に於ける当該共通放電回路部２０に使用される当該スイッチ手段２１はＭＯＳＦＥＴ等で構成されるトランジスタタイプのスイッチ手段を使用する事が可能である。
【００５０】
図４に示す具体例に於いては、当該ＭＯＳＦＥＴ等で構成されるトランジスタタイプのスイッチ手段は、Ｎ型ＭＯＳＦＥＴを使用し、当該スイッチ手段２１は、当該ゲート部ＷＬとソース部ＣＳＬ、ドレイン部ＣＢＬ及び基板部ＣＷＬの接点（ＤＩＳＣＯＭ）との間に形成された配線部２２の中間に配置されている。
【００５１】
又、本発明に係る当該フラッシュメモリの消去動作制御装置１０の他の具体的としては、当該共通放電回路部２０の電位を確実に且つ急速に接地電位に固定させる為に、接地電圧設定手段２３が設けられている事も望ましい。
【００５２】
係る接地電圧設定手段２３は、当該共通放電回路部のソース部ＣＳＬ、ドレイン部ＣＢＬ及び基板部ＣＷＬの接点（ＤＩＳＣＯＭ）と接地部との間に設けられる事が望ましく、その構成は、例えばＭＯＳＦＥＴ等で構成されるトランジスタタイプのスイッチ手段を使用する事が可能である。
【００５３】
以下に、本発明に係る当該フラッシュメモリの消去動作制御装置１０の具体例をより詳細に図１乃至４を参照しながら説明する。
【００５４】
即ち、図１は、本発明に係る当該フラッシュメモリの消去動作制御装置１０の一具体例の構成の概要を説明するブロックダイアグラムであり、複数のセル群ＭＣ００〜ＭＣｍｎからなるメモリアレイ９における各メモリセルのゲートＷＬに接続され、所定の行を選択する行デコーダ１と、当該メモリアレイ９における各メモリセルのドレインＣＢＬに接続され、所定の列選択スイッチを介して所定の列を選択する列デコーダ６と、当該各列に接続されている読み出し、書き込み回路３と、当該行デコーダ１に接続された負電圧スイッチ５と、当該負電圧スイッチ５に接続された負電圧昇圧回路２と、当該各メモリセルのソースＣＳＬと基板ＣＷＬとに接続されたソース・基板電圧制御回路７と、当該ソース・基板電圧制御回路７に接続された正電圧昇圧回路４と、当該負電圧昇圧回路２に接続されると共に、当該各メモリセルのドレインＣＢＬ、ソースＣＳＬ及び基板ＣＷＬとに共通に接続された放電制御回路８とから構成されているものであり、図２は図１に示した負電圧スイッチ５及び行デコーダ１の一例を示す回路ブロックダイアグラムである。
【００５５】
又、図３は、図１に示したソース・基板電圧制御回路７の構成の一例を示すブロック図であり、図４は図１に示した放電制御回路８の構成の一例を示すブロック図である。
【００５６】
図１の実施例ではＭＣ００、ＭＣ０１〜ＭＣｍｎがマトリックス配置され、それぞれのメモリセルのゲートは行線ＷＬ０、ＷＬ１、ＷＬｍに、ドレインは列線ＢＬ０，ＢＬ１，ＢＬｎに接続される。
【００５７】
行線ＷＬ０，ＷＬ１，ＷＬｍは行デコーダ１により選択的に制御され、列線ＢＬ０，ＢＬ１，ＢＬｎは列デコーダ６と列選択スイッチ６０を介して共通列線ＣＢＬとして選択的に読み出し、書き込み回路３に接続される。
【００５８】
メモリセルＭＣ００、ＭＣ０１〜ＭＣｍｎの基板及びソースはそれぞれ共通の基板電位ＣＷＬとソース電位ＣＳＬに接続される。
【００５９】
図２に示す行デコーダ１は、行線ＷＬを制御し、データの読み出し時やデータの書き込み時には選択した行線ＷＬに正電圧Ｖｐｘを供給し、データの消去時には負電圧スイッチを介して接点Ｖｘに負電圧Ｖｎｅｇが供給されることで行線ＷＬに負電圧Ｖｎｅｇを供給する。
【００６０】
負電圧スイッチ５は、データの読み出し時やデータの書き込み時はＮ型ＭＯＳＦＥＴ、ＭＧＮ３を非導通状態とし、Ｎ型ＭＯＳＦＥＴ、ＭＧＮ４を導通状態として接点Ｖｘに接地電位ＧＮＤを供給し、データの消去時はＮ型ＭＯＳＦＥＴ、ＭＧＮ３を導通状態としＮ型ＭＯＳＦＥＴ、ＭＧＮ４を非導通状態として接点Ｖｘに消去負電圧Ｖｎｅｇを供給する様に構成されている。
【００６１】
図３に示すソース・基板電圧制御回路７は、データの読み出し時やデータの書き込み時はＰ型ＭＯＳＦＥＴ、ＭＷＰ３を非導通状態とし、Ｎ型ＭＯＳＦＥＴ、ＭＳＮ１とＭＷＮ３を導通状態としてメモリセルのソース電位ＣＳＬと基板電位ＣＷＬを接地電位ＧＮＤとし、データの消去時はＰ型ＭＯＳＦＥＴ、ＭＷＰ３を導通状態とし、Ｎ型ＭＯＳＦＥＴ、ＭＳＮ１とＭＷＮ３を非導通状態としてメモリセルのソース電位ＣＳＬは開放状態Ｏｐｅｎとし、基板電位ＣＷＬにはＰ型ＭＯＳＦＥＴ、ＭＷＰ３を介して消去正電圧Ｖｅｓが供給される。
【００６２】
図４に示す放電制御回路８は、データの消去を終了すべくメモリセルに印加した正電圧及び負電圧を放電する時に動作し、この放電時にはＮ型ＭＯＳＦＥＴ、ＭＤＮ３、ＭＤＮ４〜ＭＤＮ６を導通状態としてメモリセルのソース、基板、ドレイン、ゲートの各接点に電気的に接続されるＣＳＬ、ＣＷＬ、ＣＢＬ、Ｖｎｅｇを共通放電接点ＤＩＳＣＯＭで構成される共通放電回路部２０に接続し、さらにＮ型ＭＯＳＦＥＴ、ＭＤＮ７を導通状態として共通放電接点ＤＩＳＣＯＭによって構成される当該共通放電回路部２０が最終的には接地電位ＧＮＤとなりメモリセルの各接点も接地電位ＧＮＤとなって放電を完了するように構成されている。
【００６３】
図４に於て使用されている当該Ｎ型ＭＯＳＦＥＴは、スイッチ手段として機能するものであって、当該Ｎ型ＭＯＳＦＥＴ、ＭＤＮ３は、負電位が印加されているゲートと当該共通放電回路部２０（ＤＩＳＣＯＭ）との間を電気的に接続若しくは遮断する為に設けられたスイッチ手段２１であり、又、当該Ｎ型ＭＯＳＦＥＴ、ＭＤＮ４〜ＭＤＮ６は、当該セルのソースＣＳＬ、基板ＣＷＬ及び当該セルのドレインＣＢＬと当該共通放電回路部２０（ＤＩＳＣＯＭ）との間を電気的に接続若しくは遮断する為に設けられたスイッチ手段２９である。
【００６４】
一方、当該Ｎ型ＭＯＳＦＥＴ、ＭＤＮ７は、当該共通放電回路部２０（ＤＩＳＣＯＭ）と接地電位電源との間を電気的に接続若しくは遮断する為に設けられたスイッチ手段２３である。
【００６５】
尚、上記した図１乃至図４に於て使用される各種の制御信号、例えば、消去ゲート制御信号ＥＲＧ１、ソース電圧制御信号ＣＳＬＣＴ１、基板電圧制御信号１ＣＷＬＣＴ１及び基板電圧制御信号２ＣＷＬＣＴ２及び放電制御信号ＤＩＳＣＴ等は、適宜の回路に於て、所定の制御プログラムに応答して、所定のタイミングで発生される様に構成されているものである。
【００６６】
次に、上記した本発明に係る当該フラッシュメモリの消去動作制御装置１０を使用したフラッシュメモリの消去動作制御方法の操作手順の具体例について、図５乃至図６を参照しながら説明する。
【００６７】
即ち、図５は、本発明に係る当該フラッシュメモリの消去動作制御装置１０を使用した場合に於ける、消去開始時の動作を示す電圧波形図である。
【００６８】
つまり、時間Ｔ１において、消去ゲート制御信号１ＥＲＧ１がＬレベルからＨレベルに変化することで、図２の負電圧スイッチ５内のＮ型ＭＯＳＦＥＴ、ＭＧＮ４のゲート電圧ＥＲＧ１Ｂは、消去負電圧Ｖｎｅｇと同電位となり非導通状態となり、Ｎ型ＭＯＳＦＥＴ、ＭＧＮ３のゲート電圧ＥＲＧ１ＡはＶｃｃとなり導通状態となり、消去負電圧Ｖｎｅｇは負電圧スイッチ内のＮ型ＭＯＳＦＥＴ、ＭＧＮ３と行デコーダ内のＭＸＮ２を介して行線ＷＬへの供給経路が確保される。
【００６９】
同じく時間Ｔ１に、ソース電圧制御信号１ＣＳＬＣＴ１がＨレベルからＬレベルに変化することでソース・基板電圧制御回路７内のＮ型ＭＯＳＦＥＴ、ＭＳＮ１は非導通状態となりメモリセルのソースＣＳＬはオープン状態となり、基板電圧制御信号１ＣＷＬＣＴ１がＬレベルからＨレベルへ変化し、基板電圧制御信号２ＣＷＬＣＴ２がＨレベルからＬレベルへ変化することで、ソース・基板電圧制御回路７内のＰ型ＭＯＳＦＥＴ、ＭＷＰ３は導通状態、Ｎ型ＭＯＳＦＥＴ、ＭＷＮ３は非導通状態となり、消去正電圧Ｖｅｓはソース・基板電圧制御回路７内のＰ型ＭＯＳＦＥＴ、ＭＷＰ３を介してメモリセルの基板ＣＷＬへの供給経路が確保される。
【００７０】
さらに図４の放電制御回路８への入力となる放電制御信号ＤＩＳＣＴは、Ｌレベルのままであり、放電制御回路８内のＮ型ＭＯＳＦＥＴ、ＭＤＮ３、ＭＤＮ４〜ＭＤＮ７はすべて非導通状態である。
【００７１】
時間Ｔ１以降に正電圧昇圧回路と負電圧昇圧回路が動作を開始することで、消去正電圧ＶｅｓはＶｃｃから例えば８Ｖまで昇圧され、これに伴いメモリセルの基板ＣＷＬも８Ｖまで上昇し、消去負電圧Ｖｎｅｇは、ＧＮＤレベルから例えば−８Ｖまで昇圧され、これに伴いメモリセルをゲートＷＬ０〜ＷＬｍも−８Ｖまで変化しメモリセルの消去動作が行われる。
【００７２】
この時、メモリセルのソースとドレインであるＣＳＬとＣＢＬはオープン状態であるが、メモリセルの基板ＣＷＬとソースＣＳＬ及びドレインＣＢＬのＰＮ接合が順方向バイアスされることで基板ＣＷＬからソースＣＳＬ及びドレインＣＢＬに電流が流れ、ＰＮ接合の順方向耐圧である約０．６Ｖ低い７．４Ｖ程度の電圧を示す。
【００７３】
図６は、本発明に係るフラッシュメモリの消去動作制御方法に於ける、消去終了時の動作を示す電圧波形図である。
【００７４】
即ち、時間Ｔ３に基板電圧制御信号ＣＷＬＣＴ１がＨレベルからＬレベルに変化することでソース・基板電圧制御回路７内のＰ型ＭＯＳＦＥＴ、ＭＷＰ３は非導通状態となり消去正電圧Ｖｅｓとメモリセルの基板ＣＷＬの電流経路を遮断する。
【００７５】
一方、負電圧昇圧回路２は時間Ｔ３で動作を停止する。
【００７６】
同時に時間Ｔ３に放電制御信号ＤＩＳＣＴがＬレベルからＨレベルに変化することで放電制御回路８内のＮ型ＭＯＳＦＥＴ、ＭＤＮ３、ＭＤＮ４、ＭＤＮ５、ＭＤＮ６はすべて導通状態となり、メモリセルのソース、基板、ドレイン、ゲートの各接点に電気的に接続されるＣＳＬ、ＣＷＬ、ＣＢＬ、Ｖｎｅｇは共通放電接点ＤＩＳＣＯＭに接続され、さらにＮ型ＭＯＳＦＥＴ  ＭＤＮ７が導通状態となり共通放電接点ＤＩＳＣＯＭと接地電位ＧＮＤ間の電流経路が確保される。
【００７７】
なお図には示していないが列デコーダの出力ＹＳ０〜ＹＳｎはすべてＨレベルとし、列選択スイッチのＮ型トランジスタＴＳ０〜ＴＳｎは全て導通状態としてメモリセルのドレインが接続される各列線ＢＬ０〜ＢＬｎから接点ＣＢＬの電流経路を確保しておく。
【００７８】
時間Ｔ３からＴ４の期間では、正の高電圧となっていたＣＳＬ、ＣＷＬ、ＣＢＬの正の電荷は放電制御回路内のＮ型ＭＯＳＦＥＴ  ＭＤＮ４、ＭＤＮ５、ＭＤＮ６を介して共通放電接点ＤＩＳＣＯＭに移動し、さらに共通放電接点ＤＩＳＣＯＭからＮ型ＭＯＳＦＥＴ  ＭＤＮ３とＭＤＮ７を介して消去負電圧Ｖｎｅｇ及び接地電位ＧＮＤに放電される。
【００７９】
消去負電圧Ｖｎｅｇは共通放電接点ＤＩＳＣＯＭから正の電荷が放電されることで負電圧−８Ｖから接地電位ＧＮＤ方向に変化しメモリセルのゲートＷＬ０〜ＷＬｍも負電圧スイッチ及び行デコーダを介して負電圧が放電されることになる。
【００８０】
時間Ｔ４でＣＳＬ、ＣＷＬ、ＣＢＬが接地電位ＧＮＤまで放電されると、消去負電圧Ｖｎｅｇの残る負電圧は放電制御回路内のＮ型ＭＯＳＦＥＴ  ＭＤＮ３とＭＤＮ７を介して接地電位ＧＮＤに対して放電され、時間Ｔ５で最終的に消去負電圧ＶｎｅｇおよびメモリセルのゲートＷＬ０〜ＷＬｍは接地電位ＧＮＤとなり、その後は消去ゲート信号１ＥＲＧ１はＨレベルからＬレベルへ、ソース電圧制御信号１ＣＳＬＣＴ１はＬレベルからＨレベルに、基板電圧制御信号２ＣＷＬＣＴ２はＬレベルからＨレベルに、放電制御信号ＤＩＳＣＴはＨレベルからＬレベルにそれぞれ変化し、正電圧昇圧回路も動作を停止して消去正電圧ＶｅｓをＶｃｃレベルとすることで消去動作が終了する。
【００８１】
上記の説明から明らかな様に、本発明に於いては、先ず、図５に示す時間Ｔ１から時間Ｔ２の間で、当該フラッシュメモリに於ける消去動作の準備の為の操作が行われる。
【００８２】
当該消去動作の準備操作の一例としては、先ず当該メモリセルアレイを構成する各セルを構成するトランジスタのソース・ドレインの電位をオープンにする第１の工程、当該基板電位を０Ｖから所定の正の電圧、例えば９Ｖを印加する第２の工程、及び当該トランジスタのゲートに負の電圧、例えば−９Ｖを印加する第３の工程とが実行される。
【００８３】
その後、当該時間Ｔ２と図６に示す時間Ｔ３の間で、消去動作が実行され、次いで図６に示す時間Ｔ３と時間Ｔ４との間で当該消去動作の終了の為の操作が行われる。
【００８４】
当該消去動作の終了の為の操作の一例としては、先ず基板電圧ＣＷＬをオープンにする第４の工程、当該スイッチ２１、２３、２９を含めて導通させ、基板、ソース、ドレインとゲートとの間を共通放電回路部２０を介して接続させ、放電操作を実行する第５の工程が実行される。
そして、最後に時間Ｔ５に於て、消去動作が終了する。
【００８５】
次に、本発明に係る当該フラッシュメモリの消去動作制御装置１０の他の具体例に付いて図７を参照しながら詳細に説明する。
【００８６】
即ち、フラッシュメモリは、一般にメモリセルを複数の消去単位（以下「セクタ」という）に分割し、各セクタ単位に消去を行う。
【００８７】
たとえば３２Ｍビットのフラッシュメモリでは５１２Ｋビットを１つのセクタとして６４個のセクタに分割される。
【００８８】
さらにシステム上でのフラッシュメモリのパフォーマンスを向上させるために、あるセクタを消去中に他のセクタからのデータ読み出しを同時に行う動作を実現する製品も存在している。
【００８９】
図７はこのようなフラッシュメモリに本発明を適用した他の実施例を示す回路図である。
【００９０】
図７ではメモリアレイ０とメモリアレイ１の２つのセクタを有し、メモリアレイ０のメモリセルのソースＣＳＬ０、基板ＣＷＬ０、ドレインＣＢＬ０はそれぞれＮ型ＭＯＳＦＥＴ、ＭＤＮ４０、ＭＤＮ５０、ＭＤＮ６０を介して共通放電接点ＤＩＳＣＯＭである共通放電回路部２０に接続され、メモリアレイ１のメモリセルのソースＣＳＬ１、基板ＣＷＬ１、ドレインＣＢＬ１はそれぞれＮ型ＭＯＳＦＥＴ  ＭＤＮ４１、ＭＤＮ５１、ＭＤＮ６１を介して共通放電接点ＤＩＳＣＯＭである共通放電回路部２０に接続されている。
【００９１】
ここで、例えばメモリアレイ０を消去中にメモリアレイ１からデータを読み出す場合はメモリアレイ１に対する放電制御信号ＤＩＳＣＴ１は常にＬレベルとしてＮ型ＭＯＳＦＥＴ、ＭＤＮ４１、ＭＤＮ５１、ＭＤＮ６１を非導通状態とし、ソース・基板電圧制御回路７１によりメモリアレイ１のソースＣＳＬ１、基板ＣＷＬ１に接地電位ＧＮＤを供給することでメモリアレイ１は共通放電接点ＤＩＳＣＯＭから分離されてメモリセルからのデータ読み出しが可能となる。
【００９２】
一方、メモリアレイ０を消去し、消去終了時にメモリアレイ０の電荷を放電する場合には図６に示した電圧波形図の放電制御信号ＤＩＳＣＴと同じタイミングでメモリアレイ０用の放電制御信号ＤＩＳＣＴ０を変化させることで、先の実施例と同様の消去終了時の放電が行われる。
【００９３】
本発明の特徴である共通放電接点ＤＩＳＣＯＭからなる共通放電回路部２０を介して消去終了時のメモリセルの電荷を放電する方式を採用することで、複数のセクタに分割されたフラッシュメモリにおいても、各セクタに対しメモリアレイのソース、基板、ドレインと共通放電接点ＤＩＳＣＯＭ間にＮ型ＭＯＳＦＥＴを設けるだけでよく、半導体メモリのチップサイズの増加や、回路構成や制御が複雑になることも無い。
【００９４】
即ち、本発明に於ける他の具体例としては、図７に示す様に、当該フラッシュメモリ回路を構成するメモリアレイ９を構成する複数のセル群ＭＣ００〜ＭＣｍｎを複数のグループ、例えば２個のグループ（グループ０とグループ１）に分割し、各グループ毎に上記したフラッシュメモリの消去動作制御装置１０を個別に配置し、当該消去動作を各グループ毎に個別に実行しえる様に構成したものである。
【００９５】
つまり、本具体例に於いては、例えば、１セクタが６４ｋｂｙｔｅ＝５１２ｋｂｉｔで構成されるメモリアレイを一単位として消去動作を行わせる様に構成してもよく、図７に示す様に、各セクタ毎に、読出し、書込み回路３０、３１、放電制御信号ＤＩＳＣＴ入力端子部（ＤＩＳＣＴ０、ＤＩＳＣＴ１）、列選択スイッチ６０、６１、メモリセルアレイＭＣ０、ＭＣ１、ソース・基板電圧制御回路７０、７１とが個別に設けられると共に、当該放電制御回路８は、当該複数のセクタに対して共通に１個配置されるものである。
【００９６】
図８に本発明の放電制御回路８の他の実施例の回路図を示す。
【００９７】
本発明ではメモリセルのソース、基板、ドレイン、ゲートの各接点に電気的に接続されるＶｎｅｇ、ＣＳＬ、ＣＷＬ、ＣＢＬをＮ型ＭＯＳＦＥＴ、ＭＤＮ３，ＭＤＮ４，ＭＤＮ５，ＭＤＮ６を介しては共通放電接点ＤＩＳＣＯＭに接続し、さらに共通放電接点ＤＩＳＣＯＭをＮ型ＭＯＳＦＥＴ、ＭＤＮ７を介して接地電位ＧＮＤに接続しているため、消去終了時の正の高電圧と、負の高電圧のそれぞれの電荷量が等しい場合でも正の高電圧の電荷はＮ型ＭＯＳＦＥＴ、ＭＤＮ３を介して負の高電圧に放電される経路と、Ｎ型ＭＯＳＦＥＴ、ＭＤＮ７を介して接地電位ＧＮＤに放電される経路を有するので、図６に示すように正の高電圧が時間Ｔ４で先に接地電位ＧＮＤに放電され、その後時間Ｔ５で負の高電圧が接地電位ＧＮＤに放電されることになる。
【００９８】
この時間Ｔ４からＴ５の期間は負の高電圧であるＶｎｅｇはＮ型ＭＯＳＦＥＴ、ＭＤＮ３とＭＤＮ７を介して接地電位ＧＮＤに放電されるために共通放電接点ＤＩＳＣＯＭが負電圧になる場合があり、これがさらにＮ型ＭＯＳＦＥＴ、ＭＤＮ４、ＭＤＮ５，ＭＤＮ６を介してメモリセルのソース、基板、ドレインに影響を与えることが懸念される。
【００９９】
この実施例では共通放電接点ＤＩＳＣＯＭと電源電圧Ｖｃｃの間にＮ型ＭＯＳＦＥＴ、ＭＤＮ８を設け、そのゲートを接地電位ＧＮＤとしている。
【０１００】
このＮ型ＭＯＳＦＥＴ、ＭＤＮ８を設けることで共通接続接点ＤＩＳＣＯＭが負電圧となり、その絶対値がＮ型ＭＯＳＦＥＴ、ＭＤＮ８のしきい値電圧よりも大きくなれば、Ｎ型ＭＯＳＦＥＴ、ＭＤＮ８のゲートソース間電位差がしきい値電圧よりも高くなっているので導通状態となり、電源電圧Ｖｃｃから共通放電接点ＤＩＳＣＯＭに電流が流れ、共通放電接点ＤＩＳＣＯＭが大きく負電圧方向に遷移することを防止できる。
【０１０１】
また、Ｎ型ＭＯＳＦＥＴ、ＭＤＮ８のゲートに自身のしきい値電圧Ｖｔｎにほぼ等しい電圧を供給すれば、共通放電接点ＤＩＳＣＯＭが接地電位ＧＮＤよりも低い負電圧になった時点でＮ型ＭＯＳＦＥＴ、ＭＤＮ８は導通状態になり、共通放電接点ＤＩＳＣＯＭが負電圧方向に遷移することを防止できる。
【０１０２】
以上、基板消去方式に関して本発明の実施例を説明したが、ゲートソース消去方式においても正電圧を印加する部分が基板からソースに変わるだけであり、本発明を同様に適用可能である。
【０１０３】
即ち、本発明に係る当該フラッシュメモリの消去動作制御装置１０に於いては、当該共通放電回路部２０は、一方の端部が、負の電位に接続されている為、状況によっては、当該共通放電回路部２０の電位が接地電位に固定されずに、負の電位に固定されるおそれがある。
【０１０４】
その結果、基板電位が変化して、フラッシュメモリ自体の機能に悪影響を与える恐れがあることから、本発明の別の具体例に於いては、図８に示す様に、特に当該共通放電回路部２０の一部に当該共通放電回路部２０の電圧が負電位となる状態の発生を防止する為の接地電位固定手段２５を設ける事も好ましい。
【０１０５】
当該接地電位固定手段２５も一般的には、例えばＭＯＳＦＥＴ等で構成されるトランジスタを使用する事が可能であり、その場合に、当該ＭＯＳＦＥＴのゲートを接地電圧としておく事が望ましい。
【０１０６】
以上の説明から明らかな様に、本発明に係る当該フラッシュメモリの消去動作制御装置１０を使用したフラッシュメモリの消去動作制御方法の一具体例としては、フラッシュメモリ回路に於て、消去動作を行うに際し、当該それぞれのセルを構成するソース部、ドレイン部及び基板部の少なくとも一つとゲート部とを、当該フラッシュメモリに於ける消去動作中に電気的に直接接続させる様に構成したフラッシュメモリの消去動作制御方法であり、当該フラッシュメモリの消去動作制御方法に於いては、当該ソース部、ドレイン部及び基板部の少なくとも一つには、当該消去動作中に正の電圧を印加し、当該ゲート部には、当該消去動作中に負の電圧を印加する事によってフラッシュメモリの消去動作制御方法が実行される事が好ましい。
【０１０７】
更に、本発明に係る当該フラッシュメモリの消去動作制御方法に於ては、当該それぞれのセルを構成するソース部、ドレイン部及び基板部の少なくとも一つとゲート部とを、当該フラッシュメモリに於ける消去動作中に電気的に直接接続させ共通放電回路として機能させる事が好ましい。
【０１０８】
又、本発明に於ける当該フラッシュメモリの消去動作制御方法に於いては、当該共通放電回路の電位を、当該消去動作中に接地電圧に設定する様に構成することも好ましく、又、当該共通放電回路の電位を、当該消去動作中に負電位となる状態の発生を防止する処理を実行する事も望ましい。
【０１０９】
一方、本発明に於ける当該フラッシュメモリの消去動作制御方法に於いては、当該フラッシュメモリ回路を構成する複数のセル群を複数のグループに分割し、各グループ毎に上記したフラッシュメモリの消去動作を各グループ毎に個別に実行する事も好ましい。
【０１１０】
【発明の効果】
以上のように、本発明に於ける当該フラッシュメモリの消去動作制御方法及びフラッシュメモリの消去動作制御装置は、上記した技術構成を採用しているので、消去終了時に正の高電圧となっている接点と負の高電圧となっている接点を共通放電接点ＤＩＳＣＯＭに接続することで正の高電圧の接点の正の電荷を負の高電圧となっている接点に放電することで接地電位ＧＮＤへの電荷の放電が軽減され、消去終了時の電荷の放電に伴う半導体メモリ内部の接地電位ＧＮＤの変動を最小限に抑えることが可能となり、半導体メモリの周辺回路の誤動作を防止できる効果がある。
【０１１１】
また、消去終了時に正の高電圧となっている接点と負の高電圧となっている接点間に電流経路が確保され、互いに電荷を移動させて接地電位ＧＮＤ方向に遷移するのでメモリセルのゲート、ソース、ドレインと基板間の寄生容量に起因する異常な電圧変化も回避できる効果がある。
【０１１２】
さらに、メモリセルの正の高電圧に昇圧されているメモリセルのソース、基板、ドレインの放電においても、Ｎ型ＭＯＳＦＥＴ  ＭＤＮ４，ＭＤＮ５，ＭＤＮ６を介して共通放電接点ＤＩＳＣＯＭに共通接続した後に放電を行うので、メモリセルのソース、基板、ドレインの放電時の電圧変化も揃えることができる。
【図面の簡単な説明】
【図１】図１は、本発明に係るフラッシュメモリの消去動作制御装置の一具体例の構成を示すブロックダイアグラムである。
【図２】図２は、本発明に係る当該フラッシュメモリの消去動作制御装置に於ける負電圧スイッチ及び行デコーダの構成の一例を示すブロックダイアグラムである。
【図３】図３は、本発明に係る当該フラッシュメモリの消去動作制御装置に於けるソース・基板電圧制御回路の構成の一例を示すブロックダイアグラムである。
【図４】図４は、本発明に係る当該フラッシュメモリの消去動作制御装置に於ける放電制御回路の構成の一例を示すブロックダイアグラムである。
【図５】図５は、本発明に係る当該フラッシュメモリの消去動作制御装置に於ける消去動作を説明する為の波形図である。
【図６】図６は、本発明に係る当該フラッシュメモリの消去動作制御装置に於ける消去動作を説明する為の波形図である。
【図７】図７は、本発明に係るフラッシュメモリの消去動作制御装置の他の具体例の構成を示すブロックダイアグラムである。
【図８】図８は、本発明に係るフラッシュメモリの消去動作制御装置の別の具体例の構成を示すブロックダイアグラムである。
【図９】図９は、従来に於けるフラッシュメモリの消去動作制御装置に於ける構成の一例を示すブロックダイアグラムである。
【図１０】図１０は、従来に於けるフラッシュメモリの消去動作制御装置に於ける消去動作を説明する為の波形図である。
【図１１】図１１は、従来に於けるフラッシュメモリの消去動作制御装置に於ける消去動作を説明する為の波形図である。
【図１２】図１２は、従来に於けるフラッシュメモリの消去動作制御装置に於ける問題点を説明する波形図である。
【図１３】図１３は、従来に於けるフラッシュメモリの消去動作制御装置に於ける問題点を説明する波形図である。
【図１４】図１４は、従来に於ける基板消去方式に適したフラッシュメモリの構造の例を説明したブロックダイアグラムである。
【図１５】図１５は、従来に於ける基板消去方式に適したフラッシュメモリの構造の例を説明したブロックダイアグラムである。
【符号の説明】
１…行デコーダ
２…負電圧昇圧回路
３、３０、３１…読み出し、書き込み回路
４、４０、４１…正電圧昇圧回路
５…負電圧スイッチ
６…列デコーダ
７、７０、７１…ソース・基板電圧制御回路
８…放電制御回路
９…メモリアレイ
１０…フラッシュメモリの消去動作制御装置
２０…共通放電回路部
２１、２９…スイッチ手段
２２…配線部
２３…接地電圧設定手段、スイッチ手段
２５…接地電位固定手段、スイッチ手段
６０、６１…列選択スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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