(57)【特許請求の範囲】
【請求項１】
制御信号により設定された遅延時間だけ入力信号を遅延させて出力する遅延回路であって、
上記入力信号を所定のレベルに保持して出力する複数個のバッファと、
上記バッファの出力側に一端が接続され、他端に上記制御信号が供給され、上記バッファの出力側から導出された信号の立ち上がりまたは立ち下がりに応じて遅延させる前記制御信号のレベルに応じて駆動される重み付された第１の導電型の電界効果トランジスタと第２の導電型の電界効果トランジスタで形成された容量素子とを有し、
前記第１の導電型の電界効果トランジスタと第２の導電型の電界効果トランジスタとで形成されたそれぞれの容量の前記他端を前記制御信号で駆動し、容量値を増減するようにした
ディジタル遅延回路。
【請求項２】
リング状に接続した複数の遅延回路により構成し、制御信号に応じて、発振周波数が制御される発振回路であって、
上記遅延回路は、上記入力信号を所定のレベルに保持して出力する複数個のバッファと、
上記バッファの出力側に一端が接続され、他端に上記制御信号が供給され、上記バッファの出力側から導出された信号の立ち上がりまたは立ち下がりに応じて遅延させる前記制御信号のレベルに応じて駆動される重み付された第１の導電型の電界効果トランジスタと第２の導電型の電界効果トランジスタで形成された容量素子とを有し、
前記第１の導電型の電界効果トランジスタと第２の導電型の電界効果トランジスタとで形成されたそれぞれの容量の前記他端を前記制御信号で駆動し、容量値を増減するようにした
ディジタル制御発振回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタル遅延回路およびそれを用いたディジタル制御発振回路に関するものである。
【０００２】
【従来の技術】
ＰＬＬ（Phase Locked Loop ）回路などに用いられる発振器は、その発振周波数のレンジが広く、且つ周波数の偏移は連続的で滑らかな特性が要求されている。このため、従来ではアナログ値である電圧信号により、発振周波数を制御する電圧制御発振器（ＶＣＯ）が殆どである。
ディジタル回路の場合、ディジタル信号で直接発振器の発振周波数を制御できるいわゆるディジタル制御発振器（ＤＣＯ: Digital Controlled Oscillator ）が用いられている。
【０００３】
図８はディジタル制御発振器（以下、単にＤＣＯと表記する）を用いたＰＬＬ回路の一例を示している。
図８に示すように、本例のＰＬＬ回路は位相比較器２、ディジタルカウンタ３およびＤＣＯ４により構成されている。
【０００４】
位相比較器２は、外部から入力された基準信号Ｓref とＤＣＯ４からの発振信号ＳO の位相を比較し、比較結果に応じて、アップ信号Ｓupまたはダウン信号Ｓdwを発生し、ディジタルカウンタ３に出力する。
ディジタルカウンタ３は、位相比較器２からのアップ信号Ｓupまたはダウン信号Ｓdwを受けて、これらの信号のレベルに応じて、例えば、ｎビットのカウント値ＳC を発生し、ＤＣＯ４に出力する。
ＤＣＯ４は、ディジタルカウンタ３からのカウント値ＳC を受けて、これに応じて発振周波数を設定し、発振信号Ｓo を生成し、位相比較器２に出力する。
【０００５】
図８に示すＰＬＬ回路において、位相比較器２により、外部から入力された基準信号Ｓref とＤＣＯ４から発生された発振信号ＳC の位相が比較され、比較結果に応じてアップ信号Ｓupまたはダウン信号Ｓdwが生成され、ディジタルカウンタ３に出力される。ディジタルカウンタ３により、ｎビットのカウント値ＳC が生成される。そして、カウント値ＳC がＤＣＯ４にフィードバックされ、これに応じて、ＤＣＯ４の発振周波数が制御されるので、ＤＣＯ４により発生された発振信号ＳC の位相は、位相比較器２に入力された基準信号Ｓref の位相に追従する。
【０００６】
上述のように、従来の電圧制御発振器（ＶＣＯ）を用いたＰＬＬ回路と同様に、図８に示すディジタル制御発振器（ＤＣＯ）により構成されたＰＬＬ回路により、入力された基準信号の位相に追従する発振信号が生成できる。
【０００７】
以下、図９〜１１を参照しながら、一般に用いられているＤＣＯの構成およびその動作について簡単に説明する。
図９は異なる遅延時間を与える遅延素子および反転出力を与えるセレクタを複数用いて構成されているＤＣＯの一例を示す回路図である。
図９に示すように、本例のＤＣＯは、例えば、遅延素子Ｄi （ｉ＝ｎ−１，ｎ−２，…，２，１，０）とセレクタＳＥＬi により構成された遅延段をｎ段直列に接続して構成されている。
なお、ここでは、ｎは偶数である。
【０００８】
図示のように、本例のＤＣＯにおいて、各遅延段を構成するセレクタＳＥＬi の一方の入力端子Ａは前段のセレクタの出力端子に接続され、他方の入力端子Ｂは遅延素子Ｄi の出力端子に接続されている。遅延素子Ｄi の入力端子は前段のセレクタの出力端子に接続されている。
なお、初段のセレクタＳＥＬn-1 の入力端子ＡはＮＡＮＤゲートＮＧＴの出力端子に接続され、入力端子Ｂは遅延素子Ｄn-1 を介して、ＮＡＮＤゲートＮＧＴの出力端子に接続されている。
また、最後段のセレクタＳＥＬ0 の出力端子はＮＡＮＤゲートＮＧＴの一方の入力端子に接続され、ＮＡＮＤゲートＮＧＴの他方の入力端子にイネーブル信号ＥＮＢが入力される。
さらに、ＮＡＮＤゲートＮＧＴの出力端子はインバータＩＮＶを介して、発振信号ＳO の出力端子Ｔout に接続されている。
【０００９】
各セレクタＳＥＬn-1 ，ＳＥＬn-2 ，…，ＳＥＬ2 ，ＳＥＬ1 ，ＳＥＬ0 の選択信号入力端子ｃｋに、例えば、ｎビットのカウント値ＳC の各ビットＳn-1 ，Ｓn-2 ，…，Ｓ2 ，Ｓ1 ，Ｓ0 がそれぞれ入力される。各セレクタは、選択信号入力端子に入力された信号のレベルに応じて、入力端子Ａまたは入力端子Ｂの信号を選択して、その反転した信号を出力する。
例えば、選択信号入力端子ｃｋにローレベルの信号が入力されるとき、セレクタは入力端子Ａに入力された信号を選択して、それを反転して出力端子に出力する。逆に、選択信号入力端子ｃｋにハイレベルの信号が入力されたとき、セレクタは入力端子Ｂに入力された信号を選択して、それを反転して出力端子に出力する。
【００１０】
さらに、遅延素子Ｄ0 の遅延時間はＴD とすると、遅延素子Ｄi の遅延時間は２i ＴD となる。例えば、遅延素子Ｄn-1 の遅延時間は２n-1 ＴD となり、遅延素子Ｄ1 の遅延時間は２ＴD となる。
【００１１】
上述したＤＣＯにより、カウント値ＳC の各ビットＳn-1 ，Ｓn-2 ，…，Ｓ2 ，Ｓ1 ，Ｓ0 のレベルに応じて、ＮＡＮＤゲートＮＧＴの出力端子から、最後段のセレクタＳＥＬ0 の出力端子までの信号の遅延時間が設定される。ＮＡＮＤゲートＮＧＴにハイレベルのイネーブル信号ＥＮＢが入力されるとき、各遅延段およびＮＡＮＤゲートＮＧＴによりリングオシレータが構成され、カウント値ＳC により制御された発振周波数で発振する。
【００１２】
図１０は他のＤＣＯの一構成例を示す回路図である。
図１０に示すように、本例のＤＣＯはＮＡＮＤゲートＮＧＴと直列に接続されたｎ個の遅延素子ＤＬＹn-1 ，ＤＬＹn-2 ，…，ＤＬＹ2 ，ＤＬＹ1 ，ＤＬＹ0 により構成され、遅延素子ＤＬＹ0 の出力端子はＮＡＮＤゲートＮＧＴの入力端子に接続され、リングオシレータを構成されている。
なお、ここで、前例と同様にｎは偶数である。
【００１３】
遅延素子ＤＬＹn-1 ，ＤＬＹn-2 ，…，ＤＬＹ2 ，ＤＬＹ1 ，ＤＬＹ0 は同様な構成を有し、図１１は遅延素子ＤＬＹ0 を例として、その構成を示している。
図示のように、遅延素子ＤＬＹ0 はｎＭＯＳトランジスタＴｎn-1 ，Ｔｎn-2 ，…，Ｔｎ2 ，Ｔｎ1 ，Ｔｎ0 ，Ｔｎ00、ｐＭＯＳトランジスタＴｐn-1 ，Ｔｐn-2 ，…，Ｔｐ2 ，Ｔｐ1 ，Ｔｐ0 ，Ｔｐ00により構成されている。
【００１４】
ｐＭＯＳトランジスタＴｐn-1 ，Ｔｐn-2 ，…，Ｔｐ2 ，Ｔｐ1 ，Ｔｐ0 は電源電圧ＶCCの供給線とノードＮＤｐとの間に並列に接続されている。即ち、ｐＭＯＳトランジスタＴｐn-1 ，Ｔｐn-2 ，…，Ｔｐ2 ，Ｔｐ1 ，Ｔｐ0 のソースは電源電圧ＶCCの供給線に接続され、ドレインはノードＮＤｐに接続されている。さらに、これらのｐＭＯＳトランジスタのゲートにそれぞれカウント値ＳC の各ビットＳn-1 ，Ｓn-2 ，…，Ｓ2 ，Ｓ1 ，Ｓ0 の反転信号／Ｓn-1 ，／Ｓn-2 ，…，／Ｓ2 ，／Ｓ1 ，／Ｓ0 が入力されている。
ｐＭＯＳトランジスタＴｐ00のソースはノードＮＤｐに接続され、ドレインは出力端子Ｔout に接続されている。
【００１５】
ｎＭＯＳトランジスタＴｎｎ−１，Ｔｎｎ−２，…，Ｔｎ２，Ｔｎ１，Ｔｎ０はグランド（ＧＮＤ）とノードＮＤｎとの間に並列に接続されている。即ち、ｎＭＯＳトランジスタＴｎｎ−１，Ｔｎｎ−２，…，Ｔｎ２，Ｔｎ１，Ｔｎ０  のソースはグランド（ＧＮＤ）に接続され、ドレインはノードＮＤｎに接続されている。更に、これらのｎＭＯＳトランジスタのゲートにそれぞれカウント値Ｓｃ  の各ビットＳｎｎ−１，Ｓｎｎ−２，…，Ｓ２，Ｓ１，Ｓ０が入力されている。ｎＭＯＳトランジスタＴｎ００のドレインは出力端子Ｔｏｕｔに接続され、ソースはノードＮＤｎに接続されている。
【００１６】
即ち、ｎＭＯＳトランジスタＴｎ00のドレインとｐＭＯＳトランジスタＴｐ00のドレインが遅延素子の出力端子Ｔout に共通に接続されている。さらに、ｎＭＯＳトランジスタＴｎ00のゲートとｐＭＯＳトランジスタＴｐ00のゲートが入力端子Ｔinに共通に接続されている。
【００１７】
図１０に示す遅延素子においては、ｎＭＯＳトランジスタＴｎ00とｐＭＯＳトランジスタＴｐ00は駆動用トランジスタとして機能する。
カウント値ＳC の各ビットＳn-1 ，Ｓn-2 ，…，Ｓ2 ，Ｓ1 ，Ｓ0 のレベルに応じて、ｐＭＯＳトランジスタＴｐn-1 ，Ｔｐn-2 ，…，Ｔｐ2 ，Ｔｐ1 ，Ｔｐ0 およびｎＭＯＳトランジスタＴｎn-1 ，Ｔｎn-2 ，…，Ｔｎ2 ，Ｔｎ1 ，Ｔｎ0 の導通状態がそれぞれ設定される。
【００１８】
また、各トランジスタのサイズ、例えば、チャネル幅がそれぞれ異なるように設定されるので、各トランジスタのオン／オフ状態に応じて、例えば、電源電圧ＶCCの供給線とノードＮＤｐ間の抵抗値と駆動用ｐＭＯＳトランジスタＴｐ00の抵抗値との比が変化し、同様に、接地線とノードＮＤｎ間の抵抗値と駆動用ｎＭＯＳトランジスタＴｎ00の抵抗値との比も変化するので、入力端子Ｔinに入力された信号の反転信号が出力端子Ｔout に出力されるまでの遅延時間がこの抵抗比の変化に応じて制御される。
【００１９】
即ち、各遅延素子ＤＬＹn-1 ，ＤＬＹn-2 ，…，ＤＬＹ2 ，ＤＬＹ1 ，ＤＬＹ0 の遅延時間は、それぞれの遅延素子に入力されたカウント値ＳC により制御される。
このため、ＮＡＮＤゲートＮＧＴにハイレベルのイネーブル信号ＥＮＢが入力されるとき、各遅延素子およびＮＡＮＤゲートＮＧＴによりリングオシレータが構成され、カウント値ＳC により制御された発振周波数で発振する。
【００２０】
【発明が解決しようとする課題】
ところで、上述したＤＣＯにはそれぞれの問題点がある。例えば、図９に示すＤＣＯにおいては、発振周波数のレンジが広くとることができるが、信号のパスがダイナミックに切り換えられるため、カウント値ＳC の何れかのビットの値が変化する場合、信号が一瞬切れる恐れがあり、信号の連続性に問題がある。
また、図１０に示すＤＣＯにおいては、発振信号の周波数偏移は連続的で滑らかであるが、各遅延素子の電流は駆動用トランジスタＴｐ00およびＴｎ00の抵抗に大きく影響され、発振周波数のレンジを広くとることができないという問題がある。
【００２１】
図１０に示すＤＣＯの発振周波数レンジを広くとるため、駆動用トランジスタＴｐ00およびＴｎ00の抵抗を小さくし、即ち、トランジスタのサイズを大きくする必要がある。これは遅延素子の消費電力の増大を招く結果となる。また、実際に基板上にトランジスタを形成する場合に、トランジスタのサイズに限界がある。
【００２２】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、発振周波数のレンジが広く、且つ発振周波数の偏移は連続的で滑らかなディジタル制御発振回路を提供することにある。
【００２３】
【課題を解決するための手段】
上記目的を達成するため、本発明のディジタル遅延回路は、制御信号により設定された遅延時間だけ入力信号を遅延させて出力する遅延回路であって、上記入力信号を所定のレベルに保持して出力する複数個のバッファと、上記バッファの出力側に一端が接続され、他端に上記制御信号が供給され、該制御信号のレベルに応じて駆動される重み付された第１の導電型の電界効果トランジスタと第２の導電型の電界効果トランジスタで形成され、上記バッファの出力側から導出された信号の立ち上がりまたは立ち下がりに応じて遅延させる容量素子とを有し、前記第１の導電型の電界効果トランジスタと第２の導電型の電界効果トランジスタとで形成されたそれぞれの容量の前記他端を前記制御信号で駆動し、容量値を増減するようにした。
【００２４】
また、本発明では、好適には、上記容量素子は、拡散層が上記バッファの出力側に接続し、ゲートが上記制御信号の入力端子に接続する絶縁ゲート型電界効果トランジスタにより構成されている。
【００２５】
また、本発明のディジタル制御発振回路はリング状に接続した複数の遅延回路により構成し、制御信号に応じて、発振周波数が制御される発振回路であって、上記遅延回路は、上記入力信号を所定のレベルに保持して出力するバッファと、上記バッファの出力側に一端が接続され、他端に上記制御信号が供給され、該制御信号のレベルに応じて重み付された第１の導電型の電界効果トランジスタと第２の導電型の電界効果トランジスタで形成され、上記バッファの出力側から導出された信号の立ち上がりまたは立ち下がりに応じて遅延させるマトリックス状に配列された容量素子とを有し、前記第１の導電型の電界効果トランジスタと第２の導電型の電界効果トランジスタとで形成されたそれぞれの容量の前記他端を前記制御信号で駆動し、容量値を増減するようにした。
【００２６】
さらに、本発明では、好適には、上記制御信号はｎビットのディジタル信号であり、且つ、上記遅延回路をｎ段有し、上記ｉ段目の遅延回路の容量素子を構成する絶縁ゲート型電界効果トランジスタのゲートに、上記ｎビットのディジタル信号の内ｉビット目の信号が入力され、さらに、上記絶縁ゲート型電界効果トランジスタのサイズは、当該絶縁ゲート型電界効果トランジスタのゲートに入力されるディジタル信号のビット位置に応じて、設定される。
【００２７】
本発明によれば、入力信号に応じて遅延時間が制御されるディジタル遅延回路を複数用いて、リング状の発振回路が構成され、各ディジタル遅延回路の遅延時間を入力信号に応じて設定することにより、発振回路の発振周波数が制御される。
【００２８】
各ディジタル遅延回路は、例えば、バッファとその出力端子に接続され、容量が入力信号に応じて設定される容量素子により構成され、容量素子は、例えば、ソース、ドレイン拡散層がバッファの出力端子に共通に接続され、基板が接地または電源電圧によりバイアスされ、ゲートに入力信号が印加されるｎＭＯＳトランジスタまたはｐＭＯＳトランジスタにより構成される。トランジスタのゲートに入力される信号のレベルに応じて、トランジスタのチャネル領域と基板間の空乏層の厚さが制御され、トランジスタの拡散層と基板間の容量が変化するので、各ディジタル遅延回路の遅延時間は入力信号に応じて制御される。
【００２９】
本発明により、ディジタル制御発振回路の周波数レンジを広く設定でき、且つ、入力信号が変化するとき、発振信号周波数の偏移が連続的に実現でき、さらに発振回路を構成する素子数を少なくでき、回路構造の簡単化および低消費電力化を実現できる。
【００３０】
【発明の実施の形態】
第１実施形態
図１は本発明に係るディジタル制御発振回路の第１の実施形態を示す回路図である。
図１に示すように、本実施形態のディジタル制御発振回路（ＤＣＯ）は、バッファとその出力端子に接続されている可変容量素子からなる遅延段を複数用いて構成されている。
【００３１】
図１において、ＢＵＦn-1 ，ＢＵＦn-2 ，…，ＢＵＦ2 ，ＢＵＦ1 ，ＢＵＦ0 ，ＢＵＦ00はバッファ、Ｔｎn-1 ，Ｔｎn-2 ，…，Ｔｎ2 ，Ｔｎ1 ，Ｔｎ0 は容量素子を構成するｎＭＯＳトランジスタ、ＮＧＴはＮＡＮＤゲート、ＩＮＶはインバータをそれぞれ示している。
なお、バッファＢＵＦn-1 ，ＢＵＦn-2 ，…，ＢＵＦ2 ，ＢＵＦ1 ，ＢＵＦ0 ，ＢＵＦ00は、それぞれ例えば、２段のインバータが直列に接続して構成されている。
【００３２】
図１に示すＤＣＯにおいて、バッファＢＵＦi とｎＭＯＳトランジスタＴｎi からなる容量素子により、ｉ番目の遅延段が構成され、各遅延段はＮＡＮＤゲートＮＧＴの出力端子とバッファＢＵＦ00の入力端子との間に直列に接続されている。
各遅延段において、ｎＭＯＳトランジスタＴｎi のソースおよびドレインはバッファＢＵＦi の出力端子に接続され、ｐ型基板は接地されている。ゲートにはカウント値ＳC のｉビット目の信号Ｓi が入力されている。
【００３３】
ＮＡＮＤゲートＮＧＴの一方の入力端子がバッファＢＵＦ00の出力端子に接続され、他方の入力端子にはイネーブル信号ＥＮＢが入力されている。
また、ＮＡＮＤゲートＮＧＴの出力端子はインバータＩＮＶを介して、発振信号ＳO の出力端子Ｔout に接続されている。
【００３４】
本発明では、ＭＯＳトランジスタの拡散層と基板間の容量をトランジスタのゲートに印加する信号のレベルにより設定し、ＤＣＯを構成する各遅延段の遅延時間を変化させることにより、ＤＣＯの発振周波数を制御する。
【００３５】
容量素子を構成するｎＭＯＳトランジスタＴｎi においては、ゲートに入力された信号Ｓi のレベルに応じて、容量が変化する。
例えば、ｎＭＯＳトランジスタＴｎi のゲートにハイレベルの信号Ｓi が入力された場合、トランジスタのチャネル領域と基板間に空乏層が形成され、共通に接続されているソース、ドレイン拡散層と基板間の容量は空乏層を介するチャネル領域と基板間の容量が加わり、大きくなる。
逆に、ｎＭＯＳトランジスタＴｎi のゲートにローレベルの信号Ｓi が入力された場合、トランジスタのチャネル領域と基板間に空乏層が形成せず、共通に接続されているソース、ドレイン拡散層と基板間の容量はそれぞれの拡散層と基板間の容量の和のみであり、容量が小さくなる。
【００３６】
その結果、格遅延段により、入力信号に与える遅延時間は、その遅延段を構成するｎＭＯＳトランジスタのゲートに印加する信号Ｓｉのレベルにより制御される。更に、各遅延段の容量素子を構成するｎＭＯＳトランジスタのサイズをその遅延段に入力されるカウント値Ｓｃのビットに応じて、２の冪乗に比例して設定される。
【００３７】
例えば、カウント値ＳC の最下位ビットＳ0 により制御されている遅延段の最大遅延時間がＴD とすると、カウント値ＳC の最上位ビットＳn-1 により制御されている遅延段の最大遅延時間は２n-1 ＴD になるように、ｎＭＯＳトランジスタＴｎn-1 のサイズが設定される。
【００３８】
このため、ＮＡＮＤゲートＮＧＴにハイレベルのイネーブル信号ＥＮＢが入力されるとき、各遅延段およびＮＡＮＤゲートＮＧＴによりリングオシレータが構成され、カウント値ＳC により制御された発振周波数の発振信号ＳO が出力端子Ｔout から得られる。
このように構成されたＤＣＯにおいて、発振信号ＳO の周波数レンジが広く、且つカウント値ＳC が切り換わるとき、リングオシレータにおける信号のパスが切れることなく、連続的な周波数の偏移が得られる。
【００３９】
以上説明したように、本実施形態によれば、バッファおよびその出力端子に接続されているｎＭＯＳトランジスタからなる可変容量素子により構成された遅延段をｎ段用いて、リングオシレータを構成し、各遅延段を構成する容量素子はソース、ドレインが共通に接続し、ゲートがカウント値ＳC の所定のビットに接続するｎＭＯＳトランジスタにより構成し、入力ビットに応じて、トランジスタのサイズを設定し、各遅延段の遅延時間を重み付けることにより、カウント値ＳC の値に応じて、遅延時間が設定され、ＮＡＮＤゲートＮＧＴにハイレベルのイネーブル信号ＥＮＢを入力するとき、カウント値ＳC に応じてＤＣＯの発振周波数を制御するので、ＤＣＯの発振周波数のレンジが広く、発振信号の周波数偏移が連続的で滑らかになる。さらに、ＤＣＯを構成する素子数は少なく、回路の消費電力の低減が図れる。
【００４０】
なお、以上の説明において、各遅延段のバッファは、例えば、２段のインバータを直列接続して構成される。リングオシレータを構成する場合、バッファの代わりに、インバータを用いることもできる。しかし、本実施形態に示す遅延段を用いて単に遅延回路を構成する場合には、容量素子はｎＭＯＳトランジスタにより構成されたため、入力信号の立ち上がりエッジに対してのみ遅延を与え、立ち下がりエッジに与える遅延量が小さく、遅延回路の動作は入力信号の立ち上がりエッジおよび立ち下がりエッジにおいて非対称となる。
なお、インバータを用いてＤＣＯを構成する場合、遅延段の段数ｎは偶数に限られる。
【００４１】
第２実施形態
図２は本発明に係るディジタル制御発振回路の第２の実施形態を示す回路図である。
図２に示すように、本実施形態のＤＣＯは図１に示す第１の実施形態とほぼ同じであり、但し、本実施形態においては、各遅延段の容量素子を構成するトランジスタは、ｐＭＯＳトランジスタにより構成されている。
【００４２】
図２に示すように、ｉ番目の遅延段において、バッファＢＵＦi の出力端子Ｔに、容量素子を構成するｐＭＯＳトランジスタＴｐi のソース、ドレイン拡散層が共通に接続されている。ｐＭＯＳトランジスタＴｐi のｎ型基板は、例えば、電源電圧ＶCCの供給線に接続されている。ｐＭＯＳトランジスタＴｐi のゲートには、カウント値ＳC のｉビット目の信号Ｓi の反転信号／Ｓi が入力されている。
【００４３】
ｐＭＯＳトランジスタＴｐi のゲートにハイレベルの信号／Ｓi が入力されたとき、チャネル領域と基板間に空乏層が形成せず、共通に接続されたソース、ドレイン拡散層と基板間の容量は、各拡散層と基板間の容量の和となり、容量が小さい。
逆に、ｐＭＯＳトランジスタＴｐi のゲートにローレベルの信号／Ｓi が入力されたとき、チャネル領域に空乏層が形成され、共通に接続されたソース、ドレイン拡散層と基板間の容量は、各拡散層と基板間の容量の和に空乏層を介するチャネル領域と基板間の容量が加わり、容量が大きくなる。
【００４４】
このため、遅延段を構成するｐＭＯＳトランジスタＴｐi のゲートに入力される信号／Ｓi のレベルを設定することにより、バッファＢＵＦi の出力端子に接続された容量素子の容量が変化し、遅延段により入力信号に与える遅延時間が変化する。
【００４５】
各遅延段の容量素子を構成するｐＭＯＳトランジスタＴｐi のサイズは、その遅延段の重みに応じて設定されている。
例えば、カウント値ＳC の最下位ビットの反転信号／Ｓ0 により制御されている遅延段の最大遅延時間がＴD とすると、カウント値ＳC の最上位ビットの反転信号／Ｓn-1 により制御されている遅延段の最大遅延時間は２n-1 ＴD になるように、ｎＭＯＳトランジスタＴｐn-1 のサイズが設定される。
【００４６】
このため、カウント値ＳC の各ビットのレベルに応じて、各遅延段の遅延時間が制御され、ＮＡＮＤゲートＮＧＴの出力端子からバッファＢＵＦ00の入力端子までの信号の遅延時間はカウント値ＳC に比例して設定されるので、ＮＡＮＤゲートＮＧＴにハイレベルのイネーブル信号ＥＮＢが入力されるとき、各遅延段およびＮＡＮＤゲートＮＧＴによりリングオシレータが構成され、カウント値ＳC により制御された発振周波数の発振信号ＳO が出力端子Ｔout から得られる。
【００４７】
なお、図１に示す第１の実施形態と同様に、本実施形態のＤＣＯにおいて、発振信号ＳO の周波数レンジが広く、且つカウント値ＳC が切り換わるとき、リングオシレータにおける信号のパスが切れることなく、連続的な周波数の偏移が得られる。
但し、第１実施形態においては、各遅延段の容量素子はｎＭＯＳトランジスタにより構成され、これらのｎＭＯＳトランジスタの基板はｐ型領域により構成され、接地されるため、各遅延段の入力信号の立ち上がりエッジにおいて、容量素子がチャージされる。即ち、第１の実施形態においては、各遅延段は入力信号の立ち上がりエッジに対してのみ遅延時間を与える。本実施形態においては、各遅延段の容量素子は、ｐＭＯＳトランジスタにより構成され、これらのｎＭＯＳトランジスタの基板はｎ型領域により構成され、電源電圧ＶCCのによりバイアスされているため、各遅延段の入力信号の立ち下がりエッジにおいて、容量素子がチャージされる。即ち、本第２の実施形態においては、各遅延段は入力信号の立ち下がりエッジに対してのみ遅延時間を与える。
【００４８】
このため、遅延段により単に遅延回路を構成して動作するとき、第１の実施形態の遅延段および第２の実施形態の遅延段から構成された遅延回路は、入力信号に対して、遅延動作は異なるが、図１および図２に示すように、遅延段によりリングオシレータを構成して発振動作を行う場合、両者の相違はない。
【００４９】
以上説明したように、本実施形態によれば、バッファおよびその出力端子に接続されているｐＭＯＳトランジスタからなる可変容量素子により構成された遅延段をｎ段用いて、リングオシレータを構成し、各遅延段を構成する容量素子はソース、ドレインが共通に接続し、ゲートにカウント値ＳC の所定のビットの反転信号を入力するｐＭＯＳトランジスタにより構成し、入力ビットに応じて、トランジスタのサイズを設定し、各遅延段の遅延時間を重み付けることにより、カウント値ＳC の各ビットの値に応じて、遅延時間が設定され、ＮＡＮＤゲートＮＧＴにハイレベルのイネーブル信号ＥＮＢを入力するとき、カウント値ＳC に応じてＤＣＯの発振周波数を制御するので、ＤＣＯの発振周波数のレンジが広く、発振信号の周波数偏移が連続的で滑らかになる。
【００５０】
なお、以上の説明において、各遅延段のバッファは、例えば、２段のインバータを直列接続して構成される。リングオシレータを構成する場合、バッファの代わりに、インバータを用いることもできる。しかし、本実施形態に示す遅延段を用いて単に遅延回路を構成する場合には、容量素子がｐＭＯＳトランジスタにより構成されたため、入力信号の立ち下がりエッジに対してのみ遅延を与え、立ち上がりエッジに与える遅延量が小さく、遅延回路の動作は入力信号の立ち上がりエッジおよび立ち下がりエッジにおいて非対称となる。
なお、インバータを用いてＤＣＯを構成する場合、遅延段の段数ｎは偶数に限られる。
【００５１】
第３実施形態
図３は本発明に係るディジタル制御発振回路の第３の実施形態を示す回路図である。
図３に示すように、本実施形態のＤＣＯは図１に示す第１の実施形態および図２に示す第２の実施形態と同じく、カウント値ＳC により遅延時間が制御される遅延段を複数段により、リングオシレータを構成し、その発振周波数はカウント値ＳC により制御するものである。
但し、本実施形態においては、各遅延段の容量素子はｎＭＯＳトランジスタおよびｐＭＯＳトランジスタの組合せにより構成されている。
【００５２】
図３において、ＩＮＶn-1 ，ＩＮＶn-2 ，…，ＩＮＶ2 ，ＩＮＶ1 ，ＩＮＶ0 はインバータ、ＢＵＦ00はバッファ、Ｔｎn-1 ，Ｔｎn-2 ，…，Ｔｎ2 ，Ｔｎ1 ，Ｔｎ0 は容量素子を構成するｎＭＯＳトランジスタ、Ｔｐn-1 ，Ｔｐn-2 ，…，Ｔｐ2 ，Ｔｐ1 ，Ｔｐ0 は容量素子を構成するｐＭＯＳトランジスタ、ＮＧＴはＮＡＮＤゲート、ＩＮＶはインバータをそれぞれ示している。
【００５３】
図３に示すように、インバータＩＮＶi とその出力端子に接続されているｎＭＯＳトランジスタＴｎi およびｐＭＯＳトランジスタＴｐi により、ｉ番目の遅延段を構成している。
ｎＭＯＳトランジスタＴｎi のソース、ドレイン拡散層はインバータＩＮＶi の出力端子に接続され、基板は接地されている。ゲートには、カウント値ＳC のｉビット目の信号Ｓi が入力されている。
ｐＭＯＳトランジスタＴｐi のソース、ドレイン拡散層はインバータＩＮＶi の出力端子に接続され、基板は電源電圧ＶCCの供給線に接続されている。ゲートには、カウント値ＳC のｉビット目の信号の反転信号／Ｓi が入力されている。
【００５４】
このようにｎＭＯＳトランジスタおよびｐＭＯＳトランジスタにより構成された容量素子において、共通に接続されているソース、ドレイン拡散層と基板間の結合容量が利用される。そして、ゲートに印加された信号のレベルに応じて、拡散層と基板間の容量が変化し、容量素子の容量がゲートへの入力信号レベルに応じて制御される。
【００５５】
例えば、ｎＭＯＳトランジスタＴｎi において、ゲートにハイレベルの信号が入力されたとき、トランジスタのチャネル領域と基板間に空乏層が形成され、共通に接続されたソース、ドレイン拡散層と基板間の容量が大きくなり、ゲートにローレベルの信号が入力されたとき、トランジスタのチャネル領域と基板間に空乏層が形成せず、容量素子の容量が小さくなる。
ｐＭＯＳトランジスタＴｐi においては、これとは逆に、ゲートにハイレベルの信号が入力されたとき、トランジスタのチャネル領域と基板間に空乏層が形成せず、共通に接続されたソース、ドレイン拡散層と基板間の容量が小さくなり、ゲートにローレベルの信号が入力されたとき、トランジスタのチャネル領域と基板間に空乏層が形成され、共通に接続されたソース、ドレイン拡散層と基板間の容量が大きくなる。
【００５６】
さらに、各遅延段の容量素子を構成するｎＭＯＳトランジスタおよびｐＭＯＳトランジスタのサイズは、入力ビットに応じて設定されている。例えば、下位ビットに接続されているｎＭＯＳトランジスタＴｎ0 、ｐＭＯＳトランジスタＴｐ0 から上位ビットに接続されているｎＭＯＳトランジスタＴｎn-1 、ｐＭＯＳトランジスタＴｐn-1 に向かって、トランジスタのサイズは２の巾乗に比例して大きく設定されている。
【００５７】
このため、各遅延段を構成する容量素子の容量は２の巾乗に比例して増加し、それぞれの遅延段により生じた遅延時間も同様に重み付けられる。例えば、最下位ビットに接続された遅延段の最大遅延時間をＴD とすると、最上位ビットに接続された遅延段の最大遅延時間は２n-1 ＴD となる。
【００５８】
上述した構成を有する遅延段により構成されたＤＣＯにおいては、ＮＡＮＤゲートＮＧＴの入力端子にハイレベルのイネーブル信号ＥＮＢが入力されているとき、リングオシレータが構成され、ＤＣＯが発振し、発振周波数はカウント値ＳC に応じて制御される。
なお、本例においては、インバータの段数ｎは偶数とする。このため、リングオシレータを構成する反転素子の数は、ＮＡＮＤゲートＮＧＴを含めて、奇数個となる。
【００５９】
上述したように、本例のＤＣＯにおいては、各遅延段を構成する容量素子は、インバータの出力端子に並列に接続されているｎＭＯＳトランジスタとｐＭＯＳトランジスタとにより構成されるので、インバータの出力信号の立ち上がりエッジおよび立ち下がりエッジのどちらに対しても遅延させることができ、入力信号に対して、確実に遅延を与えることができる。
【００６０】
図１に示す第１の実施形態および図２に示す第２の実施形態のおける遅延段は、ｎＭＯＳトランジスタまたはｐＭＯＳトランジスタの何れかにより構成され、信号の立ち上がりエッジまたは立ち下がりエッジの何れかにしか遅延を与えることができないのに対して、本実施形態における遅延段は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとの組合せにより構成され、信号の立ち上がりエッジおよび立ち下がりエッジの両方に対して有効に遅延を与えることができる。
【００６１】
以上説明したように、本実施形態によれば、インバータの出力端子にｎＭＯＳトランジスタおよびｐＭＯＳトランジスタにより構成された容量素子を並列に接続して構成した遅延段を複数段用いて、ＮＡＮＤゲートＮＧＴともにリングオシレータを構成し、各遅延段の容量素子を構成するｎＭＯＳトランジスタおよびｐＭＯＳトランジスタのサイズは、入力ビットに応じて、２の巾乗に比例して設定し、ｎＭＯＳトランジスタのゲートにカウント値ＳC の所定のビットを入力し、ｐＭＯＳトランジスタのゲートにそのビットの反転信号を入力するので、ＤＣＯの発振周波数は入力したカウント値ＳC により制御され、且つ、ＤＣＯの発振周波数のレンジを広く取れ、カウント値ＳC の切り換えに伴う発振周波数の偏移は連続的である。
【００６２】
第４実施形態
図４は本発明に係るディジタル制御発振回路の第４の実施形態を示す回路図である。
図４に示すように、本実施形態のＤＣＯはバッファおよびその出力端子に接続された複数の容量素子からなる遅延段を複数段用いて構成されている。各遅延段の容量素子はｎＭＯＳトランジスタにより構成されている。
【００６３】
図４において、ＢＵＦn-1 ，ＢＵＦn-2 ，…，ＢＵＦ2 ，ＢＵＦ1 ，ＢＵＦ0 ，ＢＵＦ00はバッファ、Ｔｎn-1 ，Ｔｎn-2 ，…，Ｔｎ2 ，Ｔｎ1 ，Ｔｎ0 は容量素子を構成するｎＭＯＳトランジスタ、ＮＧＴはＮＡＮＤゲート、ＩＮＶはインバータをそれぞれ示している。
なお、バッファＢＵＦn-1 ，ＢＵＦn-2 ，…，ＢＵＦ2 ，ＢＵＦ1 ，ＢＵＦ0 ，ＢＵＦ00は、例えば、２段のインバータが直列に接続して構成される。
【００６４】
図示のように、例えば、ｉ段目の遅延段は、バッファＢＵＦi とその出力端子に接続されたｎ個の容量素子からなる。これらの容量素子は、ｎＭＯＳトランジスタＴｎn-1 ，Ｔｎn-2 ，…，Ｔｎ2 ，Ｔｎ1 ，Ｔｎ0 により構成されている。
【００６５】
各ｎＭＯＳトランジスタのソース、ドレイン拡散層はバッファの出力端子に共通に接続され、基板は接地され、ゲートは、それぞれカウント値ＳC の各ビットに接続されている。例えば、ｎＭＯＳトランジスタＴｎn-1 のゲートはビットＳn-1 に接続され、ｎＭＯＳトランジスタＴｎ0 のゲートはビットＳ0 に接続されている。
【００６６】
このため、ｎＭＯＳトランジスタＴｎi のゲートにハイレベルの信号が入力されているとき、ｎＭＯＳトランジスタＴｎi のチャネル領域と基板間に空乏層が形成され、容量素子の容量が大きくなり、逆にｎＭＯＳトランジスタＴｎi のゲートにローレベルの信号が入力されたとき、チャネル領域と基板間に空乏層が形成せず、容量素子の容量が小さくなる。
【００６７】
各遅延段の容量素子を構成するｎＭＯＳトランジスタのサイズは、入力ビットに応じて設定されている。例えば、下位ビットに接続されているｎＭＯＳトランジスタＴｎ0 から上位ビットに接続されているｎＭＯＳトランジスタＴｎn-1 に向かって、トランジスタのサイズは２の巾乗に比例して大きく設定されているので、それにより構成された容量素子の容量は２の巾乗に比例した値となる。
【００６８】
このような遅延段に構成されたＤＣＯにおいて、図４に示すように、例えば、ビットＳn-1 がハイレベルに保持されたとき、バッファＢＵＦn-1 ，ＢＵＦn-2 ，…，ＢＵＦ2 ，ＢＵＦ1 ，ＢＵＦ0 の出力端子にそれぞれ接続されているｎＭＯＳトランジスタＴｎn-1 の容量が大きくなり、ＮＡＮＤゲートＮＧＴの出力端子からバッファＢＵＦ00の入力端子までの間に信号の遅延時間がｎＭＯＳトランジスタＴｎn-1 の容量に応じて大きく設定される。また、ビットＳ0 がハイレベルに保持されたとき、ＮＡＮＤゲートＮＧＴの出力端子からバッファＢＵＦ00の入力端子までの間に信号の遅延時間がｎＭＯＳトランジスタＴｎn-1 の容量に応じて設定される。
【００６９】
なお、図４に示すように、本実施形態においては、各遅延段は入力信号に対して、同じ遅延時間を与える。これに対して、前述した第１、第２および第３の実施形態は、各遅延段の遅延時間は、入力ビットに応じて、２の巾乗に比例して重み付けられている。
【００７０】
このため、図４に示すＤＣＯにおいては、カウント値ＳC に応じて、各遅延段の遅延時間が設定され、ＮＡＮＤゲートＮＧＴにハイレベルのイネーブル信号ＥＮＢが入力されるとき、各遅延段およびＮＡＮＤゲートＮＧＴによりリングオシレータが構成され、カウント値ＳC により制御された発振周波数の発振信号ＳO が出力端子Ｔout から得られる。
【００７１】
以上説明したように、本実施形態によれば、ＤＣＯを構成する各遅延段はバッファとその出力端子に接続されている複数の容量素子により構成され、これらの容量素子は、ゲートはカウント値ＳC のそれぞれのビットに接続され、拡散層はバッファの出力端子に並列に接続されているｎＭＯＳトランジスタにより構成される。カウント値ＳC により、各遅延段の遅延時間を制御し、ＮＡＮＤゲートＮＧＴとともにリングオシレータを構成する場合、発振周波数をカウント値ＳC により制御するので、発振周波数のレンジを広く設定でき、且つ、カウント値ＳC の切り換えに伴う発振周波数の偏移は連続的である。
【００７２】
なお、以上の説明においては、各遅延段を構成するバッファは、例えば、２段のインバータを直列接続して構成される。リングオシレータを構成する場合、バッファの代わりに、インバータを用いることもできる。しかし、本実施形態に示す遅延段を用いて単に遅延回路を構成する場合には、容量素子がｎＭＯＳトランジスタにより構成されたため、入力信号の立ち上がりエッジに対してのみ遅延を与え、立ち下がりエッジに与える遅延量が小さく、遅延回路の動作は入力信号の立ち上がりエッジおよび立ち下がりエッジにおいて非対称となる。
【００７３】
第５実施形態
図５は本発明に係るディジタル制御発振回路の第５の実施形態を示す回路図である。
図５に示すように、本実施形態のＤＣＯはバッファおよびその出力端子に接続された複数の容量素子からなる遅延段を複数段用いて構成されている。各遅延段の容量素子はｐＭＯＳトランジスタにより構成されている。
【００７４】
図５と第４の実施形態を示す図４を比較すると、本実施形態は、ｎＭＯＳトランジスタの代わりに、ｐＭＯＳトランジスタを用いて、遅延段の容量素子を構成することで異なる。この相違点を除けば、本実施形態は、第４の実施形態とほぼ同じである。以下、本実施形態の異なる点についてのみ説明し、それ以外の説明を省略する。
【００７５】
図５に示すように、ＤＣＯを構成する各遅延段はバッファとその出力端子に接続されている複数のｐＭＯＳトランジスタからなる容量素子により構成されている。これらのｐＭＯＳトランジスタのソース、ドレイン拡散層はバッファの出力端子に共通に接続され、基板は電源電圧ＶCCの供給線に接続され、ゲートには、カウント値ＳC の各ビットの反転信号が入力されている。
【００７６】
このため、ｐＭＯＳトランジスタのゲートにハイレベルの信号が入力されたとき、チャネル領域と基板間に空乏層が形成せず、容量素子の容量が小さく、逆に、ｐＭＯＳトランジスタのゲートにローレベルの信号が入力されたとき、チャネル領域と基板間に空乏層が形成され、容量素子の容量が大きくなる。
【００７７】
各遅延段の容量素子を構成するｐＭＯＳトランジスタのサイズは、入力ビットに応じて設定されている。例えば、下位ビットに接続されているｐＭＯＳトランジスタＴｐ0 から上位ビットに接続されているｐＭＯＳトランジスタＴｐn-1 に向かって、トランジスタのサイズは２の巾乗に比例して大きく設定されているので、それにより構成された容量素子の容量は２の巾乗に比例した値となる。
【００７８】
このため、各遅延段の遅延時間は、その遅延段の容量素子を構成する各ｐＭＯＳトランジスタのゲートに印加されている信号のレベルに応じて設定される。例えば、ゲートにハイレベルの信号が印加された場合、ｐＭＯＳトランジスタの容量が小さく、遅延段の遅延時間も小さく設定されている。逆に、ゲートにローレベルの信号が印加された場合、ｐＭＯＳトランジスタの容量が大きくなり、遅延段の遅延時間も大きく設定される。
【００７９】
即ち、図５に示すＤＣＯにおいては、カウント値ＳC に応じて、各遅延段の遅延時間が制御され、ＮＡＮＤゲートＮＧＴにハイレベルのイネーブル信号ＥＮＢが入力されているとき、各遅延段およびＮＡＮＤゲートＮＧＴによりリングオシレータが構成され、カウント値ＳC により制御された発振周波数の発振信号ＳO が出力端子Ｔout から得られる。
【００８０】
以上説明したように、本実施形態によれば、ＤＣＯを構成する各遅延段はバッファとその出力端子に接続されている複数の容量素子により構成され、これらの容量素子は、ゲートはカウント値ＳC のそれぞれのビットの反転信号端子に接続され、拡散層はバッファの出力端子に並列に接続されているｐＭＯＳトランジスタにより構成される。カウント値ＳC により、各遅延段の遅延時間を制御し、ＮＡＮＤゲートＮＧＴとともにリングオシレータを構成する場合に、発振周波数はカウント値ＳC により制御するので、発振周波数のレンジを広く設定でき、且つ、カウント値ＳC の切り換えに伴う発振周波数の偏移は連続的である。
【００８１】
なお、以上の説明においては、各遅延段を構成するバッファは、例えば、２段のインバータを直列接続して構成される。リングオシレータを構成する場合、バッファの代わりに、インバータを用いることもできる。しかし、本実施形態に示す遅延段を用いて単に遅延回路を構成する場合には、容量素子がｐＭＯＳトランジスタにより構成されたため、入力信号の立ち下がりエッジに対してのみ遅延を与え、立ち上がりエッジに与える遅延量が小さく、遅延回路の動作は入力信号の立ち上がりエッジおよび立ち下がりエッジにおいて非対称となる。
【００８２】
第６実施形態
図６は本発明に係るディジタル制御発振回路の第６の実施形態を示す回路図である。
図６に示すように、本実施形態のＤＣＯはバッファおよびその出力端子に接続された複数の容量素子からなる遅延段を複数段用いて構成されている。各遅延段の容量素子はｎＭＯＳトランジスタおよびｐＭＯＳトランジスタにより構成されている。
【００８３】
なお、本実施形態は、図４に示す第４の実施形態および図５に示す第５の実施形態の概念を組み合わせたものであり、上述した第４および第５の実施形態により、本実施形態の構成および動作が説明できるので、ここでは、本実施形態の構成および動作については、その詳細の説明を省略する。
【００８４】
但し、図６に示すとおりに、本実施形態においては、各遅延段の容量素子は、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタの両方を用いて構成するので、信号の立ち上がりエッジおよび立ち下がりエッジのどちらに対しても同じ遅延時間を与えることができる。
【００８５】
このため、本実施形態の遅延段を用いて、単に遅延回路を構成する場合には、上述した第４および第５の実施形態とは異なり、入力信号の立ち上がりエッジおよび立ち下がりエッジに対して、同じ遅延時間を与えることができ、即ち、遅延回路の動作は入力信号の立ち上がりエッジおよび立ち下がりエッジに対して対称である。
【００８６】
第７実施形態
図７は本発明に係るディジタル制御発振回路の第７の実施形態を示す回路図である。
図７に示すように、本実施形態のＤＣＯはバッファおよびその出力端子に接続された容量素子からなる遅延段を複数段用いて構成されている。
但し、図示のように、下位ビットに接続されている３つの遅延段においては、バッファの出力端子にそれぞれ３つのｎＭＯＳトランジスタＴｎ2 ，Ｔｎ1 ，Ｔｎ0 により構成された容量が接続されている。それ以外の遅延段においては、バッファとその出力端子に接続されている一つのｎＭＯＳトランジスタからなる容量素子が接続されている。
【００８７】
即ち、本実施形態は、図１に示す本発明の第１の実施形態および図４に示す第４の実施形態両方の概念を取り入れたものであり、これにより、例えば、上位ビットに接続されている遅延段においては、２の巾乗に比例してサイズが設定されたｎＭＯＳトランジスタＴｎn-1 ，Ｔｎn-2 ，Ｔｎn-3 を用いて、入力ビットに応じた重み付けされた遅延時間を与えることができる。
【００８８】
一方、下位のビットに接続された遅延段、例えば、図７に示すように、下位３ビットＳ2 ，Ｓ1 ，Ｓ0 に接続された遅延段は、バッファの出力端子にそれぞれ３つのｎＭＯＳトランジスタＴｎn-1 ，Ｔｎn-2 ，Ｔｎn-3 からなる容量素子を接続し、これらのｎＭＯＳトランジスタのサイズは、接続されたビットに応じて、２の巾乗に比例して細かく設定することにより、下位３ビットＳ2 ，Ｓ1 ，Ｓ0 の信号レベルに応じて、これらの遅延段の遅延時間を細かく設定することができ、カウント値ＳC に応じて、ＤＣＯの発振周波数を精度よく制御することができる。なお、上位および下位のビット数は限定されず、任意の自然数である。
【００８９】
図７に示すＤＣＯにおいては、各遅延段の容量素子はｎＭＯＳトランジスタにより構成されているが、これに限定されるものではなく、ｐＭＯＳトランジスタにより容量素子を構成することができることはいうまでもない。但し、この場合、ｐＭＯＳトランジスタのゲートにカウント値ＳC の各ビットの反転信号が入力される。
【００９０】
【発明の効果】
以上説明したように、本発明のディジタル遅延回路およびそれを用いたディジタル制御発振回路によれば、発振周波数のレンジを広く設定することができ、且つ、ディジタル信号に応じて発振周波数を制御する場合、発振周波数の偏移を連続的で滑らかにできる利点がある。
【図面の簡単な説明】
【図１】本発明に係るディジタル制御発振回路の第１の実施形態を示す回路図である。
【図２】本発明に係るディジタル制御発振回路の第２の実施形態を示す回路図である。
【図３】本発明に係るディジタル制御発振回路の第３の実施形態を示す回路図である。
【図４】本発明に係るディジタル制御発振回路の第４の実施形態を示す回路図である。
【図５】本発明に係るディジタル制御発振回路の第５の実施形態を示す回路図である。
【図６】本発明に係るディジタル制御発振回路の第６の実施形態を示す回路図である。
【図７】本発明に係るディジタル制御発振回路の第７の実施形態を示す回路図である。
【図８】ディジタル制御発振回路を用いたＰＬＬ回路の一例を示す回路図である。
【図９】従来のディジタル制御発振回路の一例を示す回路図である。
【図１０】従来のディジタル制御発振回路の一例を示す回路図である。
【図１１】図１０における遅延素子の構成を示す回路図である。
【符号の説明】
ＩＮＶn-1 ，ＩＮＶn-2 ，…，ＩＮＶ2 ，ＩＮＶ1 ，ＩＮＶ0 ，ＩＮＶ…インバータ、ＢＵＦn-1 ，ＢＵＦn-2 ，…，ＢＵＦ2 ，ＢＵＦ1 ，ＢＵＦ0 ，ＢＵＦ00…バッファ、Ｔｎn-1 ，Ｔｎn-2 ，…，Ｔｎ2 ，Ｔｎ1 ，Ｔｎ0 …ｎＭＯＳトランジスタ、Ｔｐn-1 ，Ｔｐn-2 ，…，Ｔｐ2 ，Ｔｐ1 ，Ｔｐ0 …ｐＭＯＳトランジスタ、ＮＧＴ…ＮＡＮＤゲート、ＶCC…電源電圧、ＧＮＤ…接地電位。
【図１】
0003637706.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003637706.tif 000009
【図９】
0003637706.tif 000010
【図１０】
0003637706.tif 000011
【図１１】
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