(57)【特許請求の範囲】
【請求項１】
表示パネルの複数の電極にそれぞれ電気的に接続される複数の出力端子を有する出力端子群と、
第1のトランジスタを介して第1の基準電位に電気的に接続され得る第1の端子と、
第2のトランジスタを介して第2の基準電位に電気的に接続され得る第2の端子と、
スキャンパルス供給の制御のための第1のパルス信号を第1のクロック信号に応じて順次にシフトする複数のシフトレジスタを含む第1のシフトレジスタ群と、
維持パルス供給を制御するための第2のパルス信号を第2のクロック信号に応じて順次にシフトする複数のシフトレジスタを含む第2のシフトレジスタ群と、
上記第1のシフトレジスタ群の各シフトレジスタの出力に基づいて上記出力端子群の各出力端子を第2の基準電位にそれぞれ電気的に接続する複数のトランジスタを含む第1のトランジスタ群と、
上記第1のトランジスタ群の各トランジスタと相補的に動作して上記出力端子群の各出力端子を上記第1の端子にそれぞれ電気的に接続する複数のトランジスタを含む第2のトランジスタ群と、
上記第2のシフトレジスタ群の各シフトレジスタの出力に基づいて上記出力端子群の各出力端子を上記第2の端子にそれぞれ電気的に接続する複数のトランジスタを含む第3のトランジスタ群と、
上記第1のトランジスタ群の各トランジスタと上記第3のトランジスタ群の各トランジスタとが非導通状態であるときに、上記出力端子群の各出力端子を第1の基準電位にそれぞれ電気的に接続する複数のトランジスタを含む第4のトランジスタ群と、
上記第2のトランジスタ群の各トランジスタの制御端子と上記出力端子群の各出力端子との間にそれぞれ電気的に接続された複数の電圧維持回路を含む第1の電圧維持回路群と、
上記第3のトランジスタ群の各トランジスタの制御端子と上記第2の端子との間にそれぞれ電気的に接続された複数の電圧維持回路を含む第2の電圧維持回路群と、
を有し、
上記第4のトランジスタ群のトランジスタを介して上記出力端子群の出力端子に第1の基準電位が供給され、上記第1のトランジスタ群のトランジスタを介して上記出力端子群の出力端子に第2の基準電位が供給されることで上記出力端子群の出力端子にスキャンパルスが出力され、
上記第1のトランジスタと上記第2のトランジスタとが第3のパルス信号に応じて相補的に動作して、上記第1のトランジスタ及び上記第2のトランジスタ群のトランジスタを介して上記出力端子群の出力端子に第1の基準電位が供給され、上記第2のトランジスタ及び上記第3のトランジスタ群のトランジスタを介して上記出力端子群の出力端子に第2の基準電位が供給されることで上記出力端子群の出力端子に維持パルスが出力される
表示パネル駆動回路。
【請求項２】
上記第1の電圧維持回路群の各電圧維持回路が、アノードが上記第2のトランジスタ群の各トランジスタの制御端子に電気的に接続され、カソードが上記出力端子群の各出力端子に電気的に接続されたダイオードを含み、
上記第2の電圧維持回路群の各電圧維持回路が、アノードが上記第3のトランジスタ群の各トランジスタの制御端子に電気的に接続され、カソードが上記第2の端子に電気的に接続されたダイオードを含む
請求項1に記載の表示パネル駆動回路。
【請求項３】
上記表示パネルの複数の電極がプラズマディスプレイパネルの複数のカソード電極であり、
上記第1のトランジスタ群の各トランジスタの導通により上記各カソード電極に所定の位相差を持ったスキャンパルスがそれぞれ印加され、
上記第2のトランジスタの導通により上記各カソード電極に所定の位相差を持った維持パルスがそれぞれ印加される、
請求項1又は2に記載の表示パネル駆動回路。
【請求項４】
所定の出力端子に隣接する出力端子に接続された上記第1のトランジスタ群のトランジスタが導通状態にあるときに、当該所定の出力端子に接続された上記第4のトランジスタ群のトランジスタが導通状態にある
請求項1、2又は3に記載の表示パネル駆動回路。
【請求項５】
上記出力端子群の出力端子に維持パルスが供給される際に、上記第2のトランジスタ群のトランジスタと上記第3のトランジスタ群のトランジスタとが非飽和状態で導通する
請求項1、2、3又4に記載の表示パネル駆動回路。
【請求項６】
上記第1の基準電位が高電位側電源電圧であり、上記第2の基準電位が低電位側電源電圧である
請求項1、2、3、4又は5に記載の表示パネル駆動回路。
【請求項７】
上記出力端子群と、上記第1の端子と、上記第2の端子と、上記第1のシフトレジスタ群と、上記第2のシフトレジスタ群と、上記第1のトランジスタ群と、上記第2のトランジスタ群と、上記第3のトランジスタ群と、上記第4のトランジスタ群と、上記第1の電圧維持回路群と、上記第2の電圧維持回路群とが1つの半導体集積回路として構成されている
請求項1、2、3、4、5又は6に記載の表示パネル駆動回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、プラズマディスプレイ等の表示パネルの駆動回路に関するものである。
【０００２】
【従来の技術】
プラズマディスプレイは、プラズマの放電を利用して表示動作を行うが、その駆動は、マトリクス状に配列されたセルに対してアノードまたは補助アノード電圧とカソード電圧とを所定レベルで供給することにより行われる。
この駆動に際して、放電を開始する場合には、たとえばアノード電圧として６０Ｖが供給され、カソード電圧としてマイナス２８０Ｖが所定時間Ｔ１の間供給される。そして、１回放電が行われると、以降の放電には１回目の放電開始電圧より小さい放電維持電圧、具体的にはカソード電圧の供給のみが、所定時間、たとえば４μ秒の間隔をおいて行われる。
【０００３】
図１２は、プラズマディスプレイ用の従来のＤＣ型表示パネルのカソード電極用駆動回路の構成例を示す回路図である。
このＤＣ型表示パネル駆動回路１は、ディスクリートＩＣにより構成されており、入力バッファ回路Ｂ１〜Ｂ８、シフトレジスタ回路（ＳＦＲ）１１ａ−１，１１ａ−２，…、１１ｂ−１，１１ｂ−２，…、ラッチ回路（ＬＴＣ）１２ａ−１，１２ａ−２，…、１２ｂ−１，１２ｂ−２，…、ゲート回路１３−１，１３−２、レベルシフト回路（Ｌ／Ｓ）１４−１，１４−２，…、バッファ回路ＢＰ１，ＢＰ２，…、ＢＮ１，ＢＮ２，…、並びにドライブ回路を構成する直列接続れたＰＭＯＳトランジスタＰＴ１，ＰＴ２，…、ＮＭＯＳトランジスタＮＴ１，ＮＴ２，…により構成されている。
また、図１２において、ＨＶＯ１，ＨＶＯ２は出力端子、ＧＮＤは接地電位、ＶDDは電源電圧、ＶH は高電源電圧をそれぞれ示している。
【０００４】
入力バッファ回路Ｂ１の入力はデータ信号Ｄ１の入力端に接続され、出力はシフトレジスタ回路１１ａ−１の入力端ＩＮに接続されている。そして、シフトレジスタ回路１１ａ−１の出力端ＯＵＴがシフトレジスタ回路１１ａ−２の入力端ＩＮに接続されている。
入力バッファ回路Ｂ２の入力はクロック信号ＣＫＤ１の入力端に接続され、出力はシフトレジスタ回路１１ａ−１，１１ａ−２，…のクロック入力端ＣＫに接続されている。
【０００５】
入力バッファ回路Ｂ３の入力はデータ信号Ｄ２の入力端に接続され、出力はシフトレジスタ回路１１ｂ−１の入力端ＩＮに接続されている。そして、シフトレジスタ回路１１ｂ−１の出力端ＯＵＴがシフトレジスタ回路１１ｂ−２の入力端ＩＮに接続されている。
入力バッファ回路Ｂ４の入力はクロック信号ＣＫＤ２の入力端に接続され、出力はシフトレジスタ回路１１ｂ−１，１１ｂ−２，…のクロック入力端ＣＫに接続されている。
【０００６】
シフトレジスタ回路１１ａ−１，１１ｂ−１，１１ａ−２，１１ｂ−２の出力はラッチ回路１２ａ−１，１２ｂ−１，１２ａ−２，１２ｂ−２の入力に接続されている。
【０００７】
入力バッファ回路Ｂ５の入力は信号ＬＥＤ１の入力端に接続され、出力はラッチ回路１２ａ−１，１２ａ−２の制御端ＬＥに接続されている。入力バッファ回路Ｂ６の入力は信号ＬＥＤ２の入力端に接続され、出力はラッチ回路１２ｂ−１，１２ｂ−２の制御端ＬＥに接続されている。
入力バッファＢ７の入力は信号Ｔ１の入力端に接続され、出力はゲート回路１３−１の２入力アンド回路１３１の一方の入力およびゲート回路１３−２の２入力アンド回路１３１の一方の入力に接続されている。
入力バッファＢ８の入力は信号Ｔ２の入力端に接続され、出力はゲート回路１３−１の２入力アンド回路１３２の一方の入力およびゲート回路１３−２の２入力アンド回路１３２の一方の入力に接続されている。
【０００８】
ゲート回路１３−１の２入力アンド回路１３１の他方の入力はラッチ回路１２ａ−１の出力に接続され、２入力アンド回路１３２の他方の入力はラッチ回路１２ｂ−１の出力に接続されている。
そして、アンド回路１３１，１３２の出力は２入力オア回路１３３の入力に接続され、オア回路１３３の出力はレベルシフト回路１４−１の入力端ＩＮに接続さている。
【０００９】
ゲート回路１３−２の２入力アンド回路１３１の他方の入力はラッチ回路１２ａ−２の出力に接続され、２入力アンド回路１３２の他方の入力はラッチ回路１２ｂ−２の出力に接続されている。
そして、アンド回路１３１，１３２の出力は２入力オア回路１３３の入力に接続され、オア回路１３３の出力はレベルシフト回路１４−２の入力端ＩＮに接続さている。
【００１０】
レベルシフト回路１４−１および１４−２は、２つの出力端Ｏ１，Ｏ２を有し、入力端ＩＮにハイレベルの信号が入力されると、これら出力端Ｏ１，Ｏ２からバッファ回路ＢＰ１，ＢＮ１の電源電圧にほぼ等しいハイレベルの信号を出力する。
そして、レベルシフト回路１４−１の出力端Ｏ１はバッファ回路ＢＰ１を介してＰＭＯＳトランジスタＰＴ１のゲートに接続され、出力端Ｏ２はバッファ回路ＢＮ１を介してＮＭＯＳトランジスタＮＴ１のゲートに接続されている。
同様に、レベルシフト回路１４−２の出力端Ｏ１はバッファ回路ＢＰ２を介してＰＭＯＳトランジスタＰＴ２のゲートに接続され、出力端Ｏ２はバッファ回路ＢＮ２を介してＮＭＯＳトランジスタＮＴ２のゲートに接続されている。
【００１１】
以上のように、従来のドライバＩＣによる表示パネル駆動回路は、１つの出力端子ＨＶＯに対して、２つのシフトレジスタ回路１１ａ，１１ｂ，２つのラッチ回路１２ａ，１２ｂ、ゲート回路１３、レベルシフト回路１４、バッファ回路ＢＰ，ＢＮおよびドライブ回路ＰＴ，ＮＴが設けられて構成されている。
【００１２】
図１３は、図１２の回路における各入力駆動信号と出力端ＨＶＯ１，ＨＶＯ２のレベルとの関係を示すタイミングチャートである。
以下に、図１３を参照しながら図１２の回路の動作を説明する。
この回路は、１つのドライブ回路をタイミングの異なる２つのデータ信号Ｄ１およびデータ信号Ｄ２で駆動するものである。データ信号Ｄ１およびデータ信号Ｄ２は、どの出力端子ＨＶＯをオン状態（接地レベル）にするかを決めるデータであり、シフトレジスタ回路１１ａ，１１ｂとラッチ回路１２ａ，１２ｂにおいて、シリアル・パラレル変換される。
【００１３】
すなわち、これらデータは、シフトレジスタ回路１１ａ，１１ｂへのクロック信号ＣＫＤ１、ＣＫＤ２により転送され、さらに信号ＬＥＤ１，ＬＥＤ２の入力に基づいてラッチ回路１２ａ，１２ｂにそれぞれ保持される。
そして、ゲート回路１３において、信号Ｔ１およびＴ２がハイレベルになるタイミングで論理がとられ、レベルシフト回路１４を通し、データ信号Ｄ１およびＤ２のデータの状態に応じ、ドライブ回路のＰＭＯＳトランジスタＰＴおよびＮＭＯＳトランジスタＮＴのゲートへの供給電圧が制御され、所定のパルス信号が出力端子ＨＶＯに出力される。
【００１４】
図１２の回路の場合、図１３に示すように、各出力端子ＨＶＯ１，ＨＶＯ２に出力されるパルス信号は一定の位相差ＰＨＤ、すなわち信号Ｔ１およびＴ２の周期に応じたものとなる。
なお、一般的に信号Ｔ１に基づいて出力される波形はスキャンパルス、信号Ｔ２に基づいて出力される波形は維持パルスと称される。
【００１５】
【発明が解決しようとする課題】
しかしながら、上述した従来の回路では、以下に示すように消費電力が大きく、ＩＣ化が困難であるという問題がある。
たとえば、図１２の回路について、周波数をｆ、負荷容量をＣl として容量性負荷に対する消費電力ＰCLは、次式で求めることができる。
ＰCL＝ｆ×ＣL ×Ｖ2                           …（１）
【００１６】
ここで、周波数ｆを２５０ＫＨｚ、負荷容量ＣL を１２０ｐＦ、電圧を１００Ｖとし、また、１つのＩＣがＨＶＯ１〜ＨＶＯ３２の３２個の出力端子ＨＶＯを有していると考えると、上記（１）式から次の値が求まる。
0003654948.tif 000002
この値は、ドライバＩＣとしての消費電力はパッケージの制約等から２Ｗ程度が限界であることからＩＣ化を実現するには困難な値である。
【００１７】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、集積回路（ＩＣ）における消費電力の低減を図れ、ＩＣ化を実現できる表示パネル駆動回路を提供することにある。
【００１８】
【課題を解決するための手段】
上記目的を達成するために、本発明の表示パネル駆動回路は、表示パネルの複数の電極にそれぞれ電気的に接続される複数の出力端子(HVO)を有する出力端子群と、第1のトランジスタ(EXP21)を介して第1の基準電位(VH)に電気的に接続され得る第1の端子(VSU)と、第2のトランジスタ(EXN21)を介して第2の基準電位(GND)に電気的に接続され得る第2の端子(VSD)と、スキャンパルス供給の制御のための第1のパルス信号(D1)を第1のクロック信号(CKD1)に応じて順次にシフトする複数のシフトレジスタを含む第1のシフトレジスタ群と、維持パルス供給を制御するための第2のパルス信号(D2)を第2のクロック信号(CKD2)に応じて順次にシフトする複数のシフトレジスタを含む第2のシフトレジスタ群と、上記第1のシフトレジスタ群の各シフトレジスタの出力に基づいて上記出力端子群の各出力端子を第2の基準電位にそれぞれ電気的に接続する複数のトランジスタ(XSC)を含む第1のトランジスタ群と、上記第1のトランジスタ群の各トランジスタと相補的に動作して上記出力端子群の各出力端子を上記第1の端子にそれぞれ電気的に接続する複数のトランジスタ(XSU)を含む第2のトランジスタ群と、上記第2のシフトレジスタ群の各シフトレジスタの出力に基づいて上記出力端子群の各出力端子を上記第2の端子にそれぞれ電気的に接続する複数のトランジスタ(XSD)を含む第3のトランジスタ群と、上記第1のトランジスタ群の各トランジスタと上記第3のトランジスタ群の各トランジスタとが非導通状態であるときに、上記出力端子群の各出力端子を第1の基準電位にそれぞれ電気的に接続する複数のトランジスタ(XPUL)を含む第4のトランジスタ群と、上記第2のトランジスタ群の各トランジスタの制御端子と上記出力端子群の各出力端子との間にそれぞれ電気的に接続された複数の電圧維持回路を含む第1の電圧維持回路群と、上記第3のトランジスタ群の各トランジスタの制御端子と上記第2の端子との間にそれぞれ電気的に接続された複数の電圧維持回路を含む第2の電圧維持回路群とを有し、上記第4のトランジスタ群のトランジスタを介して上記出力端子群の出力端子に第1の基準電位が供給され、上記第1のトランジスタ群のトランジスタを介して上記出力端子群の出力端子に第2の基準電位が供給されることで上記出力端子群の出力端子にスキャンパルスが出力され、上記第1のトランジスタと上記第2のトランジスタとが第3のパルス信号(T2)に応じて相補的に動作して、上記第1のトランジスタ及び上記第2のトランジスタ群のトランジスタを介して上記出力端子群の出力端子に第1の基準電位が供給され、上記第2のトランジスタ及び上記第3のトランジスタ群のトランジスタを介して上記出力端子群の出力端子に第2の基準電位が供給されることで上記出力端子群の出力端に維持パルスが出力される。
【００１９】
本発明の表示パネル駆動回路は、上記第1の電圧維持回路群の各電圧維持回路が、アノードが上記第2のトランジスタ群の各トランジスタの制御端子に電気的に接続され、カソードが上記出力端子群の各出力端子に電気的に接続されたダイオードを含み、上記第2の電圧維持回路群の各電圧維持回路が、アノードが上記第3のトランジスタ群の各トランジスタの制御端子に電気的に接続され、カソードが上記第2の端子に電気的に接続されたダイオードを含む。
【００２０】
また、本発明の表示パネル駆動回路においては、上記表示パネルの複数の電極がプラズマディスプレイパネルの複数のカソード電極であり、上記第１のトランジスタ群の各トランジスタの導通により上記各カソード電極に所定の位相差を持ったスキャンパルスがそれぞれ印加され、上記第２のトランジスタの導通により上記各カソード電極に所定の位相差を持った維持パルスがそれぞれ印加される。また、本発明の表示パネル駆動回路においては、所定の出力端子に隣接する出力端子に接続された上記第１のトランジスタ群のトランジスタが導通状態にあるときに、当該所定の出力端子に接続された上記第４のトランジスタ群のトランジスタが導通状態にある。更に、上記第１の基準電位が高電位側電源電圧であり、上記第２の基準電位が低電位側電源電圧である。
【００２１】
【作用】
本発明の表示パネル駆動回路によれば、出力端子群の各出力端子に第１の駆動パルスを出力する場合には、第１のトランジスタ群の上記各出力端子に対応するトランジスタが導通して、その出力端子に第２の基準電位(接地電位)を出力する。このとき、第２のトランジスタ群の上記各出力端子に対応するトランジスタは非導通状態にある。一方、出力端子群の各出力端子に第２の駆動パルスを出力する場合には、第３のトランジスタ群の上記各出力端子に対応するトランジスタが導通状態にあるときに、第２のトランジスタが導通して、その出力端子に第２の基準電位を出力する。第２のトランジスタ群の各トランジスタは、それ自身に対応する第１のトランジスタ群の各トランジスタが非導通状態にあるときに導通状態となり、第１のトランジスタの導通により出力端子群の各出力端子に第１の基準電位(電源電位)をそれぞれ出力する。
【００２２】
第４のトランジスタ群の各トランジスタは、出力端子群の各出力端子に第１の駆動パルスと第２の駆動パルスの何れも出力されないときに、出力端子群の各出力端子に第１の電源電位をそれぞれ出力する。すなわち、出力端子群の各出力端子に対応する第１のトランジスタ群の各トランジスタと第３のトランジスタ群の各トランジスタ及び第２のトランジスタが非導通にあるときに、その出力端子がフローティング状態になることを防止する。第１の駆動パルスは直流駆動用のプラズマディスプレイのカソード電極に印加されるスキャンパルスであり、第２の駆動パルスは維持パルスである。これらの駆動パルスは各カソード電極にそれぞれ位相差をもって印加される。
【００２３】
表示パネル駆動回路の駆動電力の大部分を第１のトランジスタと第２のトランジスタに負担させることにより、それら以外の回路素子を半導体集積回路装置（ＩＣ）で構成することができるので、表示パネルの駆動回路の実装面積が小さくなる。
【００２４】
また、本発明の表示パネル駆動回路によれば、第２のパルス信号が直接、或いはレベルシフト回路等でレベルシフトされた信号がトランジスタ群のトランジスタに入力され、このトランジスタが導通状態になる場合、第２のトランジスタが第３のパルス信号により導通状態になるように制御する。従って、このとき第１のトランジスタは非導通状態に保持される。その結果、導通状態にあるトランジスタに接続された出力端子に第２の基準電位を出力する。これに対して、第１のトランジスタが導通状態であり、第２のトランジスタが非導通状態である場合、導通状態にあるトランジスタに接続された出力端子に第１の基準電位を出力する。
【００２５】
また、第１の端子と出力端子群の各出力端子との間に、第１の端子から各出力端子に向かって順方向となるようにそれぞれ接続された整流素子を設けることにより、各出力端子を、選択的に書き込みあるいは維持状態とすることができる。
【００２６】
【実施例】
図１は、本発明に係る表示パネルの駆動回路の第１の実施例を示す回路図であって、従来例を示す図１２と同一構成部分は同一符号をもって表す。
すなわち、１ＡはＩＣ部、２Ａはディスクリート部、Ｂ１〜Ｂ８は入力バッファ回路、１１ａ−１，１１ａ−２，…、１１ｂ−１，１１ｂ−２，…はシフトレジスタ回路（ＳＦＲ）、１２ａ−１，１２ａ−２，…、１２ｂ−１，１２ｂ−２，…はラッチ回路（ＬＴＣ）、１３Ａ−１，１３Ａ−２，…はゲート回路、１４Ａ−１１，１４Ａ−２１，…、１４Ａ−１２，１４Ａ−２２，…、１４Ａ−１３，１４Ａ−２３，…はレベルシフト回路、１５Ａ−１，１５Ａ−２，…は出力回路（ＨＶＯ）、ＢＰ２１，ＢＮ２１はバッファ回路、ＥＸＰ２１はＰＭＯＳトランジスタ、ＥＸＮ２１はＮＭＯＳトランジスタ、ＨＶＯ１，ＨＶＯ２は出力端子、ＧＮＤは接地電位、ＶDDは電源電圧、ＶH は高電源電圧をそれぞれ示している。
【００２７】
ＩＣ部１Ａは、入力バッファ回路Ｂ１〜Ｂ８と、シフトレジスタ回路１１ａ−１，１１ａ−２，…、１１ｂ−１，１１ｂ−２，…、ラッチ回路１２ａ−１，１２ａ−２，…、１２ｂ−１，１２ｂ−２，…、ゲート回路１３Ａ−１，１３Ａ−２，…、レベルシフト回路１４Ａ−１１，１４Ａ−２１，…、１４Ａ−１２，１４Ａ−２２，…、１４Ａ−１３，１４Ａ−２３，…および出力回路１５Ａ−１，１５Ａ−２，…により構成されている。
そして、１つの出力端子ＨＶＯに対し、２つのシフトレジスタ回路１１ａ，１１ｂ、２つのラッチ回路１２ａ，１２ｂ、１つのゲート回路１３Ａ、３つのレベルシフト回路１４Ａ、および１つの出力回路１５Ａが設けられている。
【００２８】
ゲート回路１３Ａ−１，１３Ａ−２，…は、３つの２入力ナンド回路１３４〜１３６および１つのインバータ１３７により構成され、信号Ｔ１およびＴ３と論理演算を行い、信号Ｓ１〜Ｓ３を発生する。
【００２９】
ゲート回路１３Ａ−１の２入力ナンド回路１３４の一方の入力は入力バッファ回路Ｂ７を介して信号Ｔ１の入力端に接続され、他方の入力はラッチ回路１２ａ−１の出力に接続され、出力は２入力ナンド回路１３６の一方の入力およびインバータ１３７の入力に接続されている。
２入力ナンド回路１３５の一方の入力は入力バッファ回路Ｂ８を介して信号Ｔ３の入力端に接続され、他方の入力はラッチ回路１２ｂ−１の出力に接続され、出力は２入力ナンド回路１３６の他方の入力およびレベルシフト回路１４Ａ−１３の入力端ＩＮに接続されている。
２入力ナンド回路１３６の出力はレベルシフト回路１４Ａ−１１の入力端ＩＮに接続され、インバータ１３７の出力はレベルシフト回路１４Ａ−１２の入力端ＩＮおよび出力回路１５Ａ−１の一入力に接続されている。
そして、２入力ナンド回路１３６から信号Ｓ１を、インバータ１３７の出力から信号Ｓ２を、２入力ナンド回路１３５から信号Ｓ３をそれぞれ出力する。
【００３０】
ゲート回路１３Ａ−２の２入力ナンド回路１３４の一方の入力は入力バッファ回路Ｂ７を介して信号Ｔ１の入力端に接続され、他方の入力はラッチ回路１２ａ−２の出力に接続され、出力は２入力ナンド回路１３６の一方の入力およびインバータ１３７の入力に接続されている。
２入力ナンド回路１３５の一方の入力は入力バッファ回路Ｂ８を介して信号Ｔ３の入力端に接続され、他方の入力はラッチ回路１２ｂ−２の出力に接続され、出力は２入力ナンド回路１３６の他方の入力およびレベルシフト回路１４Ａ−２３の入力端ＩＮに接続されている。
２入力ナンド回路１３６の出力はレベルシフト回路１４Ａ−２１の入力端ＩＮに接続され、インバータ１３７の出力はレベルシフト回路１４Ａ−２２の入力端ＩＮおよび出力回路１５Ａ−２の一入力に接続されている。
そして、２入力ナンド回路１３６から信号Ｓ11を、インバータ１３７の出力から信号Ｓ12を、２入力ナンド回路１３５から信号Ｓ13をそれぞれ出力する。
【００３１】
レベルシフト回路１４Ａ−１１（Ｌ／Ｓ）は、入力端ＩＮに信号Ｓ１がハイレベル（ＶDDレベル）で入力されると出力端Ｏ１からハイレベルの信号Ｓ１’を出力回路１５Ａ−１に出力する。
レベルシフト回路１４Ａ−１２（Ｌ／Ｓ１）は、論理レベルの入力信号（ＧＮＤ〜ＶDD）をフル振幅（ＧＮＤ〜ＶH ）の信号に変換する回路であって、入力端ＩＮにローレベル（ＧＮＤレベル）の信号Ｓ２が入力されると高電源電圧ＶH レベルの信号Ｓ２’を、入力端ＩＮにハイレベル（電源電圧ＶDDレベル）の信号Ｓ２が入力されると接地（ＧＮＤ）レベルの信号Ｓ２’を反転出力端Ｏ１ から出力回路１５Ａ−１に出力する。
レベルシフト回路１４Ａ−１３（Ｌ／Ｓ１）は、論理レベルの入力信号（ＧＮＤ〜ＶDD）をフル振幅（ＧＮＤ〜ＶH ）の信号に変換する回路であって、入力端ＩＮにローレベル（ＧＮＤレベル）の信号Ｓ３が入力されると高電源電圧ＶH レベルの信号Ｓ３’を、入力端ＩＮにハイレベル（電源電圧ＶDDレベル）の信号Ｓ３が入力されると接地（ＧＮＤ）レベルの信号Ｓ３’を反転出力端Ｏ１ から出力回路１５Ａ−１に出力する。
【００３２】
レベルシフト回路１４Ａ−２１（Ｌ／Ｓ）は、入力端ＩＮに信号Ｓ11がハイレベル（ＶDDレベル）で入力されると出力端Ｏ１からハイレベルの信号Ｓ１”を出力回路１５Ａ−２に出力する。
レベルシフト回路１４Ａ−２２（Ｌ／Ｓ１）は、論理レベルの入力信号（ＧＮＤ〜ＶDD）をフル振幅（ＧＮＤ〜ＶH ）の信号に変換する回路であって、入力端ＩＮにローレベル（ＧＮＤレベル）の信号Ｓ12が入力されると高電源電圧ＶH レベルの信号Ｓ２”を、入力端ＩＮにハイレベル（電源電圧ＶDDレベル）の信号Ｓ２が入力されると接地（ＧＮＤ）レベルの信号Ｓ２”を反転出力端Ｏ１ から出力回路１５Ａ−２に出力する。
レベルシフト回路１４Ａ−２３（Ｌ／Ｓ１）は、論理レベルの入力信号（ＧＮＤ〜ＶDD）をフル振幅（ＧＮＤ〜ＶH ）の信号に変換する回路であって、入力端ＩＮにローレベル（ＧＮＤレベル）の信号Ｓ13が入力されると高電源電圧ＶH レベルの信号Ｓ３”を、入力端ＩＮにハイレベル（電源電圧ＶDDレベル）の信号Ｓ３が入力されると接地（ＧＮＤ）レベルの信号Ｓ３”を反転出力端Ｏ１ から出力回路１５Ａ−２に出力する。
【００３３】
図２は、論理レベルの入力信号を（ＧＮＤ〜ＶDD）をフル振幅（ＧＮＤ〜ＶH ）の信号に変換するレベルシフト回路の構成例を示す回路図である。
このレベルシフト回路は、図２に示すように、高電圧ＶH の供給ラインと接地ＧＮＤとの間に電流を制限する回路としての電流源Ｉe 、ＰＭＯＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮ、並びに抵抗素子Ｒ１，Ｒ２およびＮＭＯＳトランジスタＭＮＩＮがそれぞれ直列に接続されている。抵抗素子Ｒ１とＲ２との接続中点Ｎ１はＰＭＯＳトランジスタＭＰのゲートに接続され、入力信号ＩＮはＮＭＯＳトランジスタＭＮＩＮのゲートとインバータＩＮＶの入力に供給され、インバータＩＮＶの出力はＮＭＯＳトランジスタＭＮのゲートに接続されている。そして、ＰＭＯＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮのドレイン同士の接続中点Ｏ１からレベル変換された信号が出力される。なお、各ＭＯＳトランジスタは薄膜トランジスタであるので、そのしきい値電圧Ｖthは１〜２Ｖ程度である。
【００３４】
出力回路１５Ａ−１および１５Ａ−２は、たとえば図３に示すような回路構成を有しており、信号Ｓ２，Ｓ１’〜Ｓ３’およびＳ12、信号Ｓ１”〜Ｓ３”の入レベルに応じて、出力端子ＨＶＯにスキャンパルスまたは維持パルスを出力する。
【００３５】
出力回路１５Ａ−１および１５Ａ−２は、図３に示すように、ダイオードＤ１〜Ｄ１６、高耐圧ダイオードＤＨ１，ＤＨ２、ドレイン耐圧の高い薄膜ゲートのＮＭＯＳトランジスタＸＳＵ，ＸＳＤ，ＸＳＣおよびドレイン耐圧の高い薄膜ゲートのＰＭＯＳトランジスタＸＰＵＬにより構成されている。
【００３６】
ダイオードＤ１〜Ｄ７は直列に接続され、ダイオードＤ１のアノードは接続端子ＯＳＵおよびＮＭＯＳトランジスタＸＳＵのゲートに接続され、ダイオードＤ７のカソードはＮＭＯＳトランジスタＸＳＵのソースに接続されている。ダイオードＤ７のカソードとＮＭＯＳトランジスタＸＳＵのソースとの接続中点にダイオードＤ８のアノードが接続され、ダイオードＤ１のアノードと接続端子ＯＳＵおよびＮＭＯＳトランジスタＸＳＵのゲートとの接続中点にダイオードＤ８のカソードに接続されている。
ＮＭＯＳトランジスタＸＳＵのドレインは高耐圧ダイオードＤＨ１のカソードに接続され、高耐圧ダイオードＤＨ１のアノードはディスクリート部２Ａとの接続端子ＶＳＵに接続されている。
また、接続端子ＯＳＵはレベルシフト回路１４Ａ−１２（−２２）の反転出力端Ｏ１ に接続されている。
【００３７】
ダイオードＤ９〜Ｄ１５は直列に接続され、ダイオードＤ９のアノードは接続端子ＰＳＤおよびＮＭＯＳトランジスタＸＳＤのゲートに接続され、ダイオードＤ１５のカソードはＮＭＯＳトランジスタＸＳＤのソースに接続されている。ダイオードＤ１５のカソードとＮＭＯＳトランジスタＸＳＤのソースとの接続中点にダイオードＤ１６および高耐圧ダイオードＤＨ２のアノードが接続され、ダイオードＤ９のアノードと接続端子ＰＳＤおよびＮＭＯＳトランジスタＸＳＤのゲートとの接続中点にダイオードＤ１６のカソードが接続されている。
ＮＭＯＳトランジスタＸＳＤのドレインはＮＭＯＳトランジスタＸＳＵのソースに接続され、高耐圧ダイオードＤＨ２のカソードはディスクリート部２Ａとの接続端子ＶＳＤに接続されている。
また、接続端子ＰＳＤはレベルシフト回路１４Ａ−１３（−２３）の反転出力端Ｏ１ に接続されている。
【００３８】
ＰＭＯＳトランジスタＸＰＵＬおよびＮＭＯＳトランジスタＸＳＣはドレイン同士が接続され、その接続中点はＮＭＯＳトランジスタＸＳＵのソースとＮＭＯＳトランジスタＸＳＤのドレインとの接続中点、並びに出力端子ＨＶＯに接続されている。
ＰＭＯＳトランジスタＸＰＵＬのソースは高電源電圧ＶH の供給ラインに接続され、ゲートは接続端子ＰＵＬに接続され、接続端子ＰＵＬはレベルシフト回路１４−１１（−２１）の出力端Ｏ１に接続されている。
ＮＭＯＳトランジスタＸＳＣのソースは接地ラインＧＮＤに接続され、ゲートは接続端子ＯＳＣに接続され、接続端子ＯＳＣはゲート回路１３Ａ−１（−２）のインバータ１３７の出力に接続されている。
なお、図３において、各ＭＯＳトランジスタは薄膜トランジスタであるので、そのしきい値電圧Ｖthは１〜２Ｖ程度である。
【００３９】
また、ディスクリート部２Ａは、レベルシフト回路（Ｌ／Ｓ）２１、バッファ回路ＢＰ２１，ＢＮ２１およびプルアップ用のＰＭＯＳトランジスタＥＸＰ２１とプルダウン用のＮＭＯＳトランジスタＥＸＮ２１とから構成されている。
レベルシフト回路（Ｌ／Ｓ）２１は、２つの出力端Ｏ１，Ｏ２を有し、入力端ＩＮにハイレベルの信号Ｔ２が入力されると、これら出力端Ｏ１，Ｏ２からバッファ回路ＢＰ２１，ＢＮ２１の電源電圧にほぼ等しいハイレベルの信号を出力する。
ＰＭＯＳトランジスタＥＸＰ２１のゲートはバッファ回路ＢＰ２１を介してレベルシフト回路２１の出力端Ｏ１に接続され、ソースは高電源電圧ＶH の供給ラインに接続され、ドレインはＩＣ部１Ａの接続端子ＶＳＵに接続されている。
ＮＭＯＳトランジスタＥＸＮ２１のゲートはバッファ回路ＢＮ２１を介してレベルシフト回路２１の出力端Ｏ２に接続され、ソースは接地ラインＧＮＤに接続され、ドレインはＩＣ部１Ａの接続端子ＶＳＤに接続されている。
【００４０】
次に、上記構成による動作を、図４のタイミングチャートを参照しながら説明する。
なお、この回路においては、データ信号Ｄ１は、プラズマ放電開始時に所定のカソードラインに印加すべきスキャンパルス発生のためのデータであって、図３に示す出力回路１５Ａ−１（−２）におけるＮＭＯＳトランジスタＸＳＵおよびＸＳＣをコントロールするデータである。
また、データ信号Ｄ２は、２回目以降の放電時に所定のカソードラインに印加すべき維持パルス発生のためのデータであって、出力回路１５Ａ−１（−２）におけるＮＭＯＳトランジスタＸＳＵおよびＸＳＤをコントロールするデータである。
【００４１】
これらデータ信号Ｄ１およびＤ２は、シフトレジスタ回路１１ａ，１１ｂとラッチ回路１２ａ，１２ｂにおいて、シリアル・パラレル変換される。
すなわち、これらデータは、シフトレジスタ回路１１ａ，１１ｂへのクロック信号ＣＫＤ１、ＣＫＤ２により転送され、さらに信号ＬＥＤ１，ＬＥＤ２の入力に基づいてラッチ回路１２ａ，１２ｂにそれぞれ保持される。
そして、ゲート回路１３Ａにおいて、ラッチ回路１２ａ，１２ｂに保持されたデータと信号Ｔ１，Ｔ３との論理演算が行われる。その結果、図４中、Ｓ１，Ｓ２およびＳ３で示すような波形の信号が発生される。
【００４２】
ゲート回路１３Ａ−１で発生された信号Ｓ１は、レベルシフト回路１４Ａ−１１に、信号Ｓ２は出力回路１５Ａ−１の接続端子ＯＳＣおよびレベルシフト回路１４Ａ−１２に、信号Ｓ３はレベルシフト回路１４Ａ−１３にそれぞれ入力される。
同様に、ゲート回路１３Ａ−２で発生された信号Ｓ１は、レベルシフト回路１４Ａ−２１に、信号Ｓ２は出力回路１５Ａ−２の接続端子ＯＳＣおよびレベルシフト回路１４Ａ−２２に、信号Ｓ３はレベルシフト回路１４Ａ−２３にそれぞれ入力される。
【００４３】
各レベルシフト回路１４Ａ−１１〜１４Ａ−１３、１４Ａ−２１〜１４Ａ−２３では、入力信号に対するレベル変換作用が行われ、レベルシフト回路１４Ａ−１１からは図４中、Ｓ１’で示すような波形の信号が、レベルシフト回路１４Ａ−１２からはＳ２’で示すような波形の信号が、レベルシフト回路１４Ａ−１３からはＳ３’で示すような波形の信号が、出力回路１５Ａ−１の接続端子ＰＵＬ、ＯＳＵおよびＰＳＤにそれぞれ出力される。
同様に、レベルシフト回路１４Ａ−２１からは図４中、Ｓ１”で示すような波形の信号が、レベルシフト回路１４Ａ−２２からは信号Ｓ２’と同様の信号Ｓ２”が、レベルシフト回路１４Ａ−２３からはＳ３’と同様の信号Ｓ３”が信号Ｓ１’〜Ｓ３’と所定の位相差をもって出力回路１５Ａ−２の接続端子ＰＵＬ、ＯＳＵおよびＰＳＤにそれぞれ出力される。
【００４４】
ここで、たとえばデータ信号Ｄ１がハイレベルでデータ信号Ｄ２がローレベルの場合には、信号Ｔ１がハイレベルのタイミングで、信号Ｓ１、信号Ｓ２および信号Ｓ３はハイレベルとなる。その結果、信号Ｓ１’は高電源電圧ＶH レベルのハイレベルで、信号Ｓ２’および信号Ｓ３’は接地レベルのローレベルで出力回路１５Ａ−１に入力される。
したがって、出力回路１５Ａ−１において、いわゆるトーテムポール回路を構成するＮＭＯＳトランジスタＸＳＣはオン状態に保持され、ＮＭＯＳトランジスタＸＳＵはオフ状態に保持され、また、ＮＭＯＳトランジスタＸＳＤおよびＰＭＯＳトランジスタＸＰＵＬもオフ状態に保持される。
その結果、出力端子ＨＶＯは接地レベルに引き込まれ、スキャンパルスが発生される。
このスキャンパルスは、データ信号Ｄ１が、シフトレジスタ回路１１ａにて転送されていくため、一定の位相差をもって出力されていく。
【００４５】
また、維持パルスの出力に関しては、どの出力端子ＨＶＯに出力するかがデータ信号Ｄ２によって決定される。
すなわち、データ信号Ｄ２がハイレベルのとき（このときデータ信号Ｄ１はローレベル）、信号Ｔ３のハイレベルのタイミングで、信号Ｓ３はローレベルに切り換わる。このとき信号Ｓ１はハイレベルに切り換わり、信号Ｓ２はローレベルである。
その結果、信号Ｓ１’はハイレベルで、信号Ｓ２’およびＳ３’は高電源電圧ＶH レベルで、出力回路１５Ａ−１の接続端子ＰＵＬ、ＯＳＵおよびＰＳＤにそれぞれ入力される。
これにより、出力回路１５Ａ−１において、ＮＭＯＳトランジスタＸＳＣおよびＸＰＵＬはオフ状態に保持され、ＮＭＯＳトランジスタＸＳＵ、ＸＳＤはオン状態に保持される。
【００４６】
そして、ディスクリート部２ＡのＰＭＯＳトランジスタＥＸＰ２１およびＮＭＯＳトランジスタＥＸＮ２１が信号Ｔ２のレベルシフト回路２１への入力に応じて交互にオン／オフされて、維持パルスが選択的に出力される。
スキャンパルスのデータ信号Ｄ１と同様にデータ信号Ｄ２もシフトレジスタ回路にて、一定の位相差をもって出力端子ＨＶＯに出力される。
また、出力端子ＨＶＯ１がスキャン動作をしているとき、出力端子ＨＶＯ１とＨＶＯ２との間の容量により、出力端子ＨＶＯ２が出力端子ＨＶＯ１に引かれてしまうことから、スキャンのタイミング（Ｔ１）と維持パルスのタイミング（Ｔ３）以外のタイミングでＰＭＯＳトランジスタＸＰＵＬをオン状態に保持させて、これを防止している。
【００４７】
上述したように、維持パルス入力時には、出力回路１５ＡのＰＭＯＳトランジスタＸＰＵＬおよびＮＭＯＳトランジスタＸＳＣをオフ状態に保持し、ＮＭＯＳトランジスタＸＳＵ、ＸＳＤは、常にオン状態に保持するように動作をする。
このとき、ＮＭＯＳトランジスタＸＳＵおよびＸＳＤのゲートに接続された接続端子ＯＳＵおよびＯＳＣにはレベルシフト回路１４Ａ−１２および１４Ａ−１３の出力である高電源電圧ＶH レベルの信号Ｓ２’，Ｓ３’が印加される。
その結果、ダイオードＤ１〜Ｄ７およびＤ９〜Ｄ１５に順方向電流が流れ、ＮＭＯＳトランジスタＸＳＵおよびＸＳＤのゲート・ソース間電圧ＶGSが常に、５Ｖ近くに維持される。
これにより、たとえば今、出力端子ＨＶＯ１がローレベルにあるとして、外付けのＰＭＯＳトランジスタＥＸＰ２１がオン状態に保持され、接続端子ＶＳＵが高電源電圧ＶH レベルにプルアップされたとき、ＮＭＯＳトランジスタＸＳＵは常にオン状態であるため、ＮＭＯＳトランジスタＸＳＵのソース、ドレインおよびゲートはほぼ同じ電位差を保ちながら、出力端子ＨＶＯ１がほぼ〔ＶH −ＶTN−α〕になるまでプルアップされていく。ただし、ＶTNはＮＭＯＳトランジスタのスレッシュホールド電圧であり、αはレベルシフト回路のオン電圧である。
【００４８】
このとき、外付けのＮＭＯＳトランジスタＥＸＮ２１はオフ状態にあるので、ＮＭＯＳトランジスタＸＳＤのドレイン・ゲート・ソースのレベルもほぼ出力端子ＨＶＯ１と同様にもち上げられる。
【００４９】
ここで、出力端子ＨＶＯの容量負荷に対するプルアップ時のＩＣ部１Ａの消費電力とディスクリート部２Ａの消費電力は、図３において、理想的には次式のように表すことができる。
0003654948.tif 000003
ここで、ＶDIODE はダイオードＤ１〜Ｄ７の順方向電圧で約５Ｖ、ΔＶDS(XSU) はＮＭＯＳトランジスタＸＳＵのドレイン・ソース間電圧、ＶDH1 は高耐圧ダイオードＤＨ１の順方向電圧で約０．７Ｖ、ΔＶDS(EXP21) はディスクリート部２ＡのＰＭＯＳトランジスタＥＸＰ２１のスイッチング時のドレイン・ソース間電圧をそれぞれ示している。
【００５０】
上記（３）式からわかるように、ＩＣ部１Ａとディスクリート部２Ａの消費電力の比はほぼＮＭＯＳトランジスタＸＳＵのドレイン・ソース間電圧ＶDS(XSU) とＰＭＯＳトランジスタＥＸＰ２１のスイッチング時のドレイン・ソース間電圧ＶDS(EXP21) で決まる。
ここで、ＮＭＯＳトランジスタＸＳＵの素子能力をＰＭＯＳトランジスタＥＸＰ２１の素子能力より十分良く設計すると、図５に示すように、ＮＭＯＳトランジスタＸＳＵは常に非飽和領域で動作し、ＰＭＯＳトランジスタＥＸＰ２１は常に飽和領域と非飽和領域との往復で動作させることができる。すなわち、ＮＭＯＳトランジスタＸＳＵの動作特性は、ドレイン電位に応じて、図５において左右に変化する。
これにより、次式で示す関係を満足させることができる。
ΔＶDS(XSU) ≦ΔＶDS(EXP21)                           …（４）
同様に、プルダウン時を考えると、ＮＭＯＳトランジスタＸＳＤの素子能力をＮＭＯＳトランジスタＥＸＮ２１の素子能力より十分良く設計すると、ＮＭＯＳトランジスタＸＳＤは常に非飽和領域で動作し、ＮＭＯＳトランジスタＥＸＮ２１は常に飽和領域と非飽和領域との往復で動作させることができる。したがって、次式で示す関係を満足させることができる。
ΔＶDS(XSD) ≦ΔＶDS(EXN21)                           …（５）
ここで、ΔＶDS(XSD) はＮＭＯＳトランジスタＸＳＤのドレイン・ソース間電圧、ΔＶDS(EXN21) はＮＭＯＳトランジスタＥＸＮ２１のスイッチング時のドレイン・ソース間電圧をそれぞれ示している。
すなわち、絶対消費電力〔ＣＶ2 ・ｆ〕をΔＶDS(XSU) とΔＶDS(EXP21) およびΔＶDS(XSD) とΔＶDS(EXN21) との比で約２：８程度に分割することによってドライバＩＣで消費する電力を従来回路の９．６Ｗの２割である約２Ｗとすることができる。
また、各出力端子ＨＶＯに対して、フローティング状態のＮＭＯＳトランジスタＸＳＵ，ＸＳＤ素子を備えているので維持パルスを一定の位相差で出力することができる。
【００５１】
以上説明したように、本実施例によれば、表示パネル駆動回路の構成をモノリシックなＩＣ部１Ａとディスクリート部２Ａにより構成し、消費電力を分割するように構成したので、ＩＣ部での消費電力をパッケージ等による制約である約２Ｗ程度の低消費電力に抑えることができる。
また、各出力端子ＨＶＯに対して、フローティング状態のＮＭＯＳトランジスタＸＳＵ，ＸＳＤ素子を備えているので維持パルスを一定の位相差で出力することができる。
上述した実施例においては、カソード電極用の駆動回路について説明しているが、この実施例は容易にアノード電極用の駆動回路に転用できる。すなわち、信号Ｄ１を画像データ信号とし、信号Ｄ２をＧＮＤレベルに固定することにより、上述の実施例をアノード用の駆動回路に転用することができ、やはりＩＣ部での低消費電力化が可能となる。
【００５２】
図６は、本発明に係る出力回路の他の構成例を示す回路図である。
本回路が図３の回路と異なる点は、図３に示す回路のダイオードＤ１〜Ｄ８、並びにダイオードＤ９〜Ｄ１６の代わりに、ツェナーダイオードＺＤ１並びにＺＤ２を用いたことにある。
その他の構成は図３と同様であり、得られる作用効果も上述した図３の回路と同様の作用効果を得ることができる。
【００５３】
図７は、本発明に係る出力回路のレベルシフト回路および出力回路の他の構成例を示す回路図である。
図７において、１４Ｂ、１４Ｃはレベルシフト回路、１５Ｂは出力回路をそれぞれ示している。
【００５４】
レベルシフト回路１４Ｂは、ＰＭＯＳトランジスタＰＴ141 、ＮＭＯＳトランジスタＮＴ141 、ＰＭＯＳトランジスタＰＴ142 、ＮＭＯＳトランジスタＮＴ142 およびインバータＩＮＶ141 から構成されている。そして、信号ＳＣはＮＭＯＳトランジスタＮＴ142 のゲート、およびインバータＩＮＶ141 を介してＮＭＳＯトランジスタＮＴ141 のゲートに供給される。
同様に、レベルシフト回路１４Ｃは、ＰＭＯＳトランジスタＰＴ143 、ＮＭＯＳトランジスタＮＴ143 、ＰＭＯＳトランジスタＰＴ144 、ＮＭＯＳトランジスタＮＴ144 およびインバータＩＮＶ142 から構成されている。そして、信号ＳＵＳはＮＭＯＳトランジスタＮＴ144 のゲート、およびインバータＩＮＶ142 を介してＮＭＳＯトランジスタＮＴ143 のゲートに供給される。
【００５５】
また、出力回路１５Ｂは、接続端子ＶＳＵと接続端子ＶＳＤとの間に直列に接続されたＰＭＯＳトランジスタＭＰＢ１およびＮＭＯＳトランジスタＭＨＢ１、および両者の接続中点により構成される出力端子ＨＶＯと接地ラインとの間に接続されたＮＭＯＳトランジスタＭＮＢ２、並びに信号ＳＣをレベル反転させてＮＭＯＳトランジスタＭＮＢ２のゲートに供給するインバータＩＮＶ15B により構成されている。
【００５６】
この回路では、レベルシフト回路１４ＢのＰＭＯＳトランジスタＰＴ141 ，ＰＴ142 、レベルシフト回路１４ＣのＰＭＯＳトランジスタＰＴ143 ，ＰＴ144 、並びに出力回路１５ＢのＰＭＯＳトランジスタＭＰＢ１およびＮＭＯＳトランジスタＭＮＢ１は、高耐圧の厚膜ゲートＭＯＳトランジスタにより構成されている。
そして、接続端子ＶＳＵおよび接続端子ＶＳＤに信号源ＳＶによる信号が入力される。
【００５７】
このような構成において、たとえば接続端子ＶＳＵがプルアップされているとき、接続端子ＶＳＤはＮＭＯＳトランジスタＭＮＢ１のしきい値電圧ＶT 分、ゲート入力ＩＮから下がった電位になってしまう。
同様に、プルダウン時には、接続端子ＶＳＵは、ＭＰＢ１のしきい値電圧ＶT 分、ゲート入力ＩＰから上がった電位になる。
そのため、ＮＭＯＳトランジスタＭＮＢ１およびＰＭＯＳトランジスタＭＰＢ１のドレイン・ソース間電圧ＶDSの変化は、図１および図３に示す回路よりも高くなってしまう。
これは、厚膜ゲートＭＯＳトランジスタのしきい値電圧は、薄膜ゲートＭＯＳトランジスタのしきい値電圧より大きいためである。また、レイアウト面積も大きくなる。
しかし、レベルシフト回路１４Ｂおよび１４Ｃがいわゆるラッチ式なので、低消費電力化が可能である。
【００５８】
図８は、本発明に係る表示パネルの駆動回路の第２の実施例を示す回路図である。
本装置は、ＩＣ部１Ｂとディスクリート部２Ｂとからなり、スキャン（書き込み）および維持動作をディスクリート部２Ｂの外付け素子により切り換えるように構成されている。
【００５９】
ＩＣ部１Ｂは、１つの出力端子ＨＶＯに対して、ゲート回路Ｇ（ｎ＝１，２，…）、レベルシフト回路ＬＳ（ｎ）、クランプ用ダイオードＤＰ（ｎ）、出力端子分離用ダイオードＤＨ（ｎ１），ＤＨ（ｎ２）、ドライブ回路を構成するＮＭＯＳトランジスタＭＮ（ｎ）、並びにＮＭＯＳトランジスタＭＮのゲート保護用ツェナーダイオードＺＤ（ｎ）がそれぞれ設けられている。
【００６０】
ゲート回路Ｇ（ｎ）の入力は維持（サステイン）信号ＳＵＳ（ｎ）およびスキャン信号ＳＣＡＮ（ｎ）の入力ラインに接続され、出力はレベルシフト回路ＬＳ（ｎ）の入力端ＩＮに接続されている。
【００６１】
レベルシフト回路ＬＳ（ｎ）は、１つの出力端Ｏ１を有し、入力端ＩＮにハイレベルの信号が入力されると、出力端Ｏ１からは、ドライブ回路を構成するＮＭＯＳトランジスタＭＮ（ｎ）が十分にオンになるような略高電源電圧ＶH のレベルの信号を出力する。また、入力端ＩＮにローレベルの信号が入力されると、出力端Ｏ１からはＮＭＯＳトランジスタＭＮ（ｎ）が十分オフになるような略接地レベルの信号を出力する。
なお、レベルシフト回路ＬＳ（ｎ）は、たとえば図２に示す構成と同様の回路により構成される。
そして、レベルシフト回路ＬＳ（ｎ）の出力端Ｏ１は、ＮＭＯＳトランジスタＭＮ（ｎ）のゲートおよびツェナーダイオードＺＤ（ｎ）のカソードにそれぞれ接続され、ＮＭＯＳトランジスタＭＮ（ｎ）のソースはツェナーダイオードＺＤ（ｎ）のアノードおよび出力端子分離用ダイオードＤＨ（ｎ２）のアノードに接続され、出力端子分離用ダイオードＤＨ（ｎ２）のカソードがＩＣ部１Ｂとディスクリート部２Ｂとの接続端子ＶＳＤに接続されている。
ＮＭＯＳトランジスタＭＮ（ｎ）のドレインはクランプ用ダイオードＤＰ（ｎ）のアノードおよび出力端子分離用ダイオードＤＨ（ｎ１）のカソードに接続され、また、高圧出力端子ＨＶＯ（ｎ）にそれぞれ接続されている。
また、クランプ用ダイオードＤＰ（ｎ）のカソードは高電源電圧ＶH の供給ラインに接続され、出力端子分離用ダイオードＤＨ（ｎ１）のアノードがＩＣ部１Ｂとディスクリート部２Ｂとの接続端子ＶＳＵにそれぞれ接続されている。
【００６２】
ディスクリート部２Ｂは、プルアップ用ＰＭＯＳトランジスタＥＸＰ２２、およびプルダウン用ＮＭＯＳトランジスタＥＸＮ２２により構成されている。
プルアップ用ＰＭＯＳトランジスタＥＸＰ２２のソースは高電源電圧ＶH の供給ラインに接続され、ドレインは接続端子ＶＳＵに接続され、ゲートは信号ＳＵＩＮの入力ラインに接続されている。
プルダウン用ＮＭＯＳトランジスタＥＸＮ２２のソースは接地ラインに接続され、ドレインは接続端子ＶＳＤに接続され、ゲートは信号ＳＣＩＮの入力ラインに接続されている。
【００６３】
図９は、図８の回路における各入力駆動信号ＳＣＡＮ（ｎ）、ＳＵＳ（ｎ）、ＳＵＩＮ、ＳＣＩＮと出力端ＨＶＯ（ｎ）のレベルとの関係を示すタイミングチャートである。
信号ＳＣＡＮ（ｎ）は、信号ＳＣＡＮ（１）をここでは４（ｎ−１）μ秒だけ位相をずらした信号であり、一般的にプラズマディスプレイの駆動において、書き込み動作タイミングを制御する信号である。
信号ＳＵＳ（ｎ）は、信号ＳＵＳ（１）をここでは４（ｎ−１）μ秒だけ位相をずらした信号であり、一般的にプラズマディスプレイの駆動において、維持タイミングを制御する信号である。
また、信号ＳＣＩＮは書き込み動作を、信号ＳＵＩＮは維持動作を、ディスクリート部２ＢのＩＣ、すなわち、プルダウン用ＮＭＯＳトランジスタＥＸＮ２２、およびプルアップ用ＰＭＯＳトランジスタＥＸＰ２２に行わせるための信号である。
【００６４】
信号ＳＣＡＮ（ｎ）およびＳＵＳ（ｎ）は、プルダウン用ＮＭＯＳトランジスタＥＸＮ２２、およびプルアップ用ＰＭＯＳトランジスタＥＸＰ２２の動作により行われる書き込み・維持という状態を、どの出力端ＨＶＯ（ｎ）に出力させるかをドライブ回路としてのＮＭＯＳトランジスタＭＮ（ｎ）のオン／オフというスイッチ動作により制御する信号である。すなわち、プルダウン用ＮＭＯＳトランジスタＥＸＮ２２の出力を出力端ＨＶＯ（ｎ）に伝えるように、ＮＭＯＳトランジスタＮＭ（ｎ）が制御される。
また、そのタイミングは、信号ＳＣＡＮ（ｎ）およびＳＵＳ（ｎ）によりＮＭＯＳトランジスタＭＮ（ｎ）がオン状態に切り換わってからプルダウン用ＮＭＯＳトランジスタＥＸＮ２２を動作させることにより実現される。
【００６５】
次に、図８の回路の動作について説明する。
なお、本回路は、上述したように１つのドライブ回路を信号ＳＵＳ（ｎ）、ＳＣＡＮ（ｎ）、並びにすべてのドライブ回路に共通に入力される信号ＳＵＩＮ、ＳＣＩＮで駆動されるものであり、信号ＳＵＳ（ｎ）は信号ＳＵＳ（１）をｔ（ｎ−１）μ秒だけ位相をずらした信号であり、信号ＳＣＡＮ（ｎ）は、信号ＳＣＡＮ（１）をｔ（ｎ−１）μ秒だけ位相をずらした信号であるとする。ここで、ｔは定数である。
【００６６】
まず、ゲート回路Ｇ（ｎ）において、信号ＳＵＳ（ｎ）およびＳＣＡＮ（ｎ）がハイレベルになるタイミングで論理がとられ、レベルシフト回路ＬＳ（ｎ）を通し、ドライブ回路としてのＮＭＯＳトランジスタＭＮ（ｎ）のゲートおよびツェナーダイオードＺＤ（ｎ）のカソードはハイレベルとなる。
これにより、ツェナーダイオードＺＤ（ｎ）が逆バイアスされ、ＮＭＯＳトランジスタＭＮ（ｎ）のゲート・ソース間電圧ＶGSがツェナー電圧により確保され、ＮＭＯＳトランジスタＭＮ（ｎ）はオン状態となる。
この状態で、ハイレベルの信号ＳＵＩＮがディスクリート部２Ｂのプルアップ用ＰＭＯＳトランジスタＥＸＰ２２のゲートに供給され、同じくハイレベルの信号ＳＣＩＮがディスクリート部２Ｂのプルダウン用ＮＭＯＳトランジスタＥＸＮ２２のゲートに供給される。その結果、プルアップ用ＰＭＯＳトランジスタＥＸＰ２２はオフ状態、プルダウン用ＮＭＯＳトランジスタＥＸＮ２２はオン状態となる。
【００６７】
ツェナーダイオードＺＤ（ｎ）には、レベルシフト回路ＬＳ（ｎ）の出力端Ｏ１より常に定電流が供給されているので、ＮＭＯＳトランジスタＭＮ（ｎ）は、常にオン状態を維持しつつ、ＮＭＯＳトランジスタＭＮ（ｎ）のゲート・ソース・ドレインはそれぞれ略同じ電位差を保ちつつ、プルダウン用ＮＭＯＳトランジスタＥＸＮ２２により接地レベルに引き込まれ、出力端ＨＶＯ（ｎ）のレベルは最終的に略接地レベルとなる。なお、このとき、ＮＭＯＳトランジスタＭＮ（ｎ）のゲート・ソース間電圧は約５Ｖ、ソース・ドレイン間電圧は約０Ｖ、ゲート・ドレイン間電圧は約５Ｖである。
すなわち、信号ＳＵＳ（ｎ）とＳＣＡＮ（ｎ）は、プルダウン用ＮＭＯＳトランジスタＥＸＮ２２がオン状態となる前に、レベルシフト回路ＬＳ（ｎ）の出力端Ｏ１がハイレベルになるように入力される。つまり、ＮＭＯＳトランジスタＭＮ（ｎ）はプルダウン用ＮＭＯＳトランジスタＥＸＮ２２がオン状態になる前にオン状態となるスイッチとして働く。
【００６８】
また、逆に信号ＳＵＳ（ｎ）およびＳＣＡＮ（ｎ）の両信号がローレベルの場合には、レベルシフト回路ＬＳ（ｎ）の出力端Ｏ１からはローレベルの信号が出力され、ＮＭＯＳトランジスタＭＮ（ｎ）は完全にオフ状態となる。
この状態で、ローレベルの信号ＳＵＩＮがディスクリート部２Ｂのプルアップ用ＰＭＯＳトランジスタＥＸＰ２２のゲートに供給され、同じくローレベルの信号ＳＣＩＮがディスクリート部２Ｂのプルダウン用ＮＭＯＳトランジスタＥＸＮ２２のゲートに供給される。その結果、プルアップ用ＰＭＯＳトランジスタＥＸＰ２２はオン状態、プルダウン用ＮＭＯＳトランジスタＥＸＮ２２はオフ状態となる。
これにより、出力端ＨＶＯ（ｎ）は略ハイレベルとなる。
なお、プルアップ用ＰＭＯＳトランジスタＥＸＰ２２とプルダウン用ＮＭＯＳトランジスタＥＸＮ２２とは、貫通電流が流れない程度にオン状態となる期間を信号ＳＵＳ（ｎ）およびＳＣＡＮ（ｎ）により、相補性を持つように制御される。
【００６９】
次に、出力端子分離用ダイオードＤＨ（ｎ１）の働きについて説明する。
今、出力端ＨＶＯ（ｎ）およびＨＶＯ（ｎ＋１）が、ハイレベルの状態にあり、次の瞬間、ＮＭＯＳトランジスタＭＮ（ｎ）がオン状態、ＮＭＯＳトランジスタＭＮ（ｎ＋１）がオフ状態となり、プルダウン用ＮＭＯＳトランジスタＥＸＮ２２がオン状態となり、プルアップ用ＰＭＯＳトランジスタＥＸＰ２２がオフ状態になったとすると、ＮＭＯＳトランジスタＭＮ（ｎ）がオン状態にあることから、出力端ＨＶＯ（ｎ）はローレベルとなる。
また、出力端子分離用ダイオードＤＨ（ｎ１）は、接続端子ＶＳＵが浮遊容量によりハイレベルに保持されているため、順方向にバイアスされ、接続端子ＶＳＵはローレベルになる。
このとき、出力端子分離用ダイオードＤＨ（ｎ＋１）はＮＭＯＳトランジスタＭＮ（ｎ＋１）がオフ状態にあり、出力端ＨＶＯ（ｎ＋１）が浮遊容量によりハイレベルに保持されることから、逆バイアスされることによりハイレベルに保持することができる。
これにより、選択的に各出力端ＨＶＯ（ｎ）を書き込みあるいは維持状態とすることが可能となる。
【００７０】
次に、図８の回路において、書き込み動作時のＩＣ部１Ｂとディスクリート部２Ｂのプルダウン用ＮＭＯＳトランジスタＥＸＮ２２の消費電力について考察する。
【００７１】
今、出力端ＨＶＯ（ｎ）に負荷容量ＣL があり十分高電源電圧ＶH まで充電されている時、この負荷容量のエネルギーは、次式のようになる。
Ｐ＝１／２・ＣL ・ＶH 2 （Ｗ）                      …（６）
また、この負荷容量ＣL を放電する時、図８のＮＭＯＳトランジスタＭＮ（ｎ）に流れる電流をＩHVO とすると、次式のように表すことができる。
Ｐ＝ＩHVO ×ΔＶDS(MN(n)) ＋ＩHVO ×ΔＶDS(EXN)     …（７）
ここで、ツェナーダイオードＺＤ（ｎ）に流れる電流Ｉｅは、ＩHVO に対して十分小さいものとする。
上記（７）式からわかるように、ＩＣ部１Ｂとディスクリート部２Ｂでの消費電力は（６）式で与えられる値をΔＶDS(MN(n)) 対ΔＶDS(EXN) で分けた値となる。
【００７２】
ここで、ＮＭＯＳトランジスタＭＮ（ｎ）とプルダウン用ＮＭＯＳトランジスタＥＸＮ２２の動作点について考えてみる。
動作条件として、ＮＭＯＳトランジスタＭＮ（ｎ）は、プルダウン用ＮＭＯＳトランジスタＥＸＮ２２がオン状態となる十分前にオン状態にあるとする。
また、ＮＭＯＳトランジスタＭＮ（ｎ）の能力をプルダウン用ＮＭＯＳトランジスタＥＸＮ２２よりも十分良く設計してあるとすると、その動作範囲は図１０に示すようになる。なお、ここでは、ダイオードＤＨ（ｎ２）における順方向電圧降下は無視している。
【００７３】
図１０の点Ｑにおいては、ＮＭＯＳトランジスタＭＮ（ｎ）がオン状態にあり、プルダウン用ＮＭＯＳトランジスタＥＸＮ２２がまさにオンした状態であり、
△ＶDS(MN(n)) ≦ＶT （ＶT ：ＭＮ（ｎ）のしきい値電圧）
また、
△ＶDS(EXN) ≦ＶH −ＶT 
と表せる。
また、点Ｑ’においては、プルダウン用ＮＭＯＳトランジスタＥＸＮ２２が動作し、高圧出力端ＨＶＯ（ｎ）をまさに接地レベルへとプルダウンしている状態であり、ＮＭＯＳトランジスタＭＮ（ｎ）は、ゲート・ソースドレイン端がほぼ同電位（ＶGS＝ＶZ ，ＶDS＝ＯＮ電圧）を保持したまま、プルダウン用ＮＭＯＳトランジスタＥＸＮ２２より接地方向へ引かれていくため、図１０に示すように、いわゆるＩ−Ｖ特性曲線が平行移動したように動く。このため、結果として設計により理想的には、ΔＶDS(MN(n)) ≦５Ｖを実現することができる。
【００７４】
また、プルダウン用ＮＭＯＳトランジスタＥＸＮ２２は、図１０に示すようなＩ−Ｖ特性上を動作点が動くため、
ΔＶDS(EXN) ＝ＶH −ＶDS(MN(n)) ＝ＶH −５Ｖ        …（８）
となる。すなわち、ＮＭＯＳトランジスタＭＮ（ｎ）はリニア領域で、プルダウン用ＮＭＯＳトランジスタＥＸＮ２２は飽和領域→リニア領域の往復で動作させる。
したがって、負荷容量ＣL のエネルギーＰ＝１／２ＣL ・ＶH 2 はドライバＩＣ部１Ｂとディスクリート部２Ｂで理想的には、次のように分割されることになる。
ＰドライバＩＣ：Ｐディスクリート＝５：ＶH −５          …（９）
ただし、実際には、ドライバＩＣの面積の都合からＮＭＯＳトランジスタＭＮ（ｎ）の能力をプルダウン用ＮＭＯＳトランジスタＥＸＮ２２の能力より十分良くすることは困難である。
しかし、本発明では、たとえば高圧出力端ＨＶＯ１〜ＨＶＯ６４、すなわち、図８のＮＭＯＳトランジスタＭＮ１〜ＭＮ６４に１つのプルダウン用素子としてのＮＭＯＳトランジスタＥＸＮ２２で良く、ＮＭＯＳトランジスタが複数個オン状態、すなわち出力端ＨＶＯ１〜ＨＶＯ（ｎ）（ｎ＝２…６４）が、同時に高圧出力を出力する場合は、まさに（９）式に表される状態となり、ドライバＩＣ部１Ｂでの消費電力を小さくすることが可能となる。
【００７５】
たとえば、ＶH ＝１００Ｖ，ＣL ＝１２０ｐＦ，ＦHVO ＝２５０ＫＨＺで３２ＨＶＯ出力端の時、従来までは、Ｐ＝９．６Ｗの消費電力のため、ＩＣ化が困難であったが、ΔＶDS(MN(n)) ：ΔＶDS(EXN) ＝２：８程度に設計することにより、ドライバＩＣ部１Ｂで消費する電力を約２Ｗとすることができ、ＩＣ化が容易となる。
また、ＩＣ部１Ｂのドライバ段回路が従来よりも小さく構成できることから、６４ＨＶＯ出力も可能となり、ＩＣ部１Ｂのパワー対策が十分であるならば、たとえばパッケージ＋Ｆｉｎ等で４Ｗ程度の熱損失があるとすれば、ＶH ＝１００Ｖ，ＣL ＝１２０ｐＦ，ＦHVO ＝２５０ＫＨＺ，６４ＨＶＯで、ΔＶDS(MN(n)) ：ΔＶDS(EXN) ＝２：８程度に設計することによりＩＣによる駆動が可能となる。
【００７６】
以上のように、本第２の実施例によれば、表示装置の構成をドライバＩＣ（モノリシック）とディスクリートＩＣにより構成し、パワーを分割するようにしたので、ドライバＩＣ部の回路構成をシンプルにでき、ＩＣの集積率を上げることができる。
【００７７】
なお、図８の構成では、レベルシフト回路ＬＳ（ｎ）を設けた場合を例に説明したが、たとえば図１１に示すように、ゲート（ｎ）の出力が０Ｖ〜５Ｖの振幅であるこから、ゲート（ｎ）の出力をドライバ回路としてのＮＭＯＳトランジスタＭＮ（ｎ）のゲートに直接入力させるように構成してもよい。
【００７８】
また、ドライバ回路としてのＮＭＯＳトランジスタＭＮ（ｎ）をゲート耐圧の高い厚膜素子で構成すれば、レベルシフト回路ＬＳ（ｎ）の電流を少なくできる。
さらに、ツェナーダイオードＺＤ（ｎ）に対して並列に抵抗素子を接続することにより、接続端子ＶＳＤがフローティング状態となったときなどにおける誤動作を防止することができる。
【００７９】
【発明の効果】
以上説明したように、本発明によれば、消費電力の低減を図れ、ＩＣ化を実現できる。
また、第２のパルス信号を一定の位相差で出力することができる。
【図面の簡単な説明】
【図１】本発明に係る表示パネル駆動回路の第１の実施例を示す回路図である。
【図２】論理レベルの入力信号を（ＧＮＤ〜ＶDD）をフル振幅（ＧＮＤ〜ＶH ）の信号に変換するレベルシフト回路の構成例を示す回路図である。
【図３】本発明に係る出力回路の構成例を示す回路図である。
【図４】図１の回路の動作を説明するためのタイミングチャートである。
【図５】図１の回路で維持パルス発生時の動作および効果を説明するための図である。
【図６】本発明に係る出力回路の他の構成例を示す回路図である。
【図７】本発明に係るレベルシフト回路および出力回路の他の構成例を示す回路図である。
【図８】本発明に係る表示パネル駆動回路の第２の実施例を示す回路図である。
【図９】図８の回路における各入力駆動信号ＳＣＡＮ（ｎ）、ＳＵＳ（ｎ）、ＳＵＩＮ、ＳＣＩＮと出力端ＨＶＯ（ｎ）のレベルとの関係を示すタイミングチャートである。
【図１０】図８の回路で維持パルス発生時の動作および効果を説明するための図である。
【図１１】図８の回路の変形例を説明するための回路図である。
【図１２】従来の表示パネル駆動回路の構成例を示す回路図である。
【図１３】図１２の回路の動作を説明するためのタイミングチャートである。
【符号の説明】
１Ａ，１Ｂ…ＩＣ部
Ｂ１〜Ｂ８…入力バッファ回路
１１ａ−１，１１ａ−２，１１ｂ−１，１１ｂ−２…シフトレジスタ回路
１２ａ−１，１２ａ−２，１２ｂ−１，１２ｂ−２…ラッチ回路
１３Ａ−１，１３Ａ−２…ゲート回路
１４Ａ−１１〜１４Ａ−１３、１４Ａ−２１〜１４Ａ−２３，１４Ｂ，１４Ｃ、…レベルシフト回路
１５Ａ−１，１５Ａ−２、１５Ｂ…出力回路
ＨＶＯ１，ＨＶＯ２…出力端子
２Ａ，２Ｂ…ディスクリート部
２１…レベルシフト回路
ＢＰ２１，ＢＮ２１…バッファ回路
ＥＸＰ２１，ＥＸＰ２２…ＰＭＯＳトランジスタ
ＥＸＮ２１，ＥＸＮ２２…ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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