(57)【特許請求の範囲】
【請求項１】
光検出素子と、
前記光検出素子に電流を流すための電荷を蓄積する蓄積容量と、
ｐ型の半導体基板上に形成され、ゲート信号に応答してオン／オフするエンハンスメント型の第１のｎチャネルＭＯＳトランジスタと、
前記光検出素子の一端に前記半導体基板の電位よりも低い電圧を印加する第１のバイアス電源と、
前記第１のｎチャネルＭＯＳトランジスタのソースを共有するように前記半導体基板上に形成され、前記ゲート信号の位相と逆位相の信号に応答してオン／オフするエンハンスメント型の第２のｎチャネルＭＯＳトランジスタと、
前記第２のｎチャネルＭＯＳトランジスタのドレインに前記半導体基板の電位以上の電圧を印加する第２のバイアス電源とを備え、
前記第１のｎチャネルＭＯＳトランジスタのドレインが前記蓄積容量の一端に接続されると共に、該蓄積容量の他端が前記第１のバイアス電源を介して前記光検出素子の一端に接続され、前記第１及び第２のｎチャネルＭＯＳトランジスタが共有するソースが前記光検出素子の他端に接続されていることを特徴とする光検出回路。
【請求項２】
前記第２のバイアス電源によって前記第２のｎチャネルＭＯＳトランジスタのドレインに印加されるべき電圧を前記ゲート信号の振幅と等しい大きさに設定したことを特徴とする請求項１に記載の光検出回路。
【請求項３】
光検出素子と、
前記光検出素子に電流を流すための電荷を蓄積する蓄積容量と、
ｎ型の半導体基板上に形成され、ゲート信号に応答してオン／オフするエンハンスメント型の第１のｐチャネルＭＯＳトランジスタと、
前記光検出素子の一端に前記半導体基板の電位よりも高い電圧を印加する第１のバイアス電源と、
前記第１のｐチャネルＭＯＳトランジスタのソースを共有するように前記半導体基板上に形成され、前記ゲート信号の位相と逆位相の信号に応答してオン／オフするエンハンスメント型の第２のｐチャネルＭＯＳトランジスタと、
前記第２のｐチャネルＭＯＳトランジスタのドレインに前記半導体基板の電位以下の電圧を印加する第２のバイアス電源とを備え、
前記第１のｐチャネルＭＯＳトランジスタのドレインが前記蓄積容量の一端に接続されると共に、該蓄積容量の他端が前記第１のバイアス電源を介して前記光検出素子の一端に接続され、前記第１及び第２のｐチャネルＭＯＳトランジスタが共有するソースが前記光検出素子の他端に接続されていることを特徴とする光検出回路。
【請求項４】
前記第２のバイアス電源によって前記第２のｐチャネルＭＯＳトランジスタのドレインに印加されるべき電圧を前記ゲート信号の振幅と等しい大きさに設定したことを特徴とする請求項３に記載の光検出回路。
【請求項５】
前記蓄積容量に予め所定量の電荷を蓄積させるためのリセット回路を更に備えることを特徴とする請求項１又は３に記載の光検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、光を検出して電気信号に変換する回路技術に係り、特に、光検出素子にバイアス電圧を印加すると共に蓄積容量と蓄積ゲートを用いて光検出素子に電流を流すことで検出信号に応じた電荷の蓄積動作を行わせて電圧信号を取り出すようにした光検出回路に関する。
【０００２】
【従来の技術】
図１には従来技術の一例としての光検出回路の構成が模式的に示される。
【０００３】
図中、１は光導電型の抵抗体を用いた光検出素子（例えば量子井戸型赤外線検出素子）を示す。かかる光導電型の抵抗体を用いた光検出素子を、以下、便宜上「ＰＣ (Photo-Conductive) 素子」と称する。また、２はＰＣ素子１に電流を流すための電荷を蓄積する蓄積容量、３は蓄積容量２に予め所定量の電荷を蓄積させるためのリセット回路を示す。このリセット回路３は、所定電位ＶRST のリセット用電源ラインと、この電源ラインと回路の出力端ＯＵＴの間に設けられたスイッチＳＷとを有している。
【０００４】
また、１０は蓄積ゲートとして機能するエンハンスメント型のｎチャネルＭＯＳ（ｎＭＯＳ）トランジスタを示す。このｎＭＯＳトランジスタ１０は、ｐ型の半導体基板１１と、この基板１１上に形成されたゲート絶縁膜１２と、他の素子との分離や層間絶縁のための絶縁膜１３と、ゲート絶縁膜１２の上に形成されたゲート１４と、ソース及びドレインをそれぞれ構成する高濃度のｎ型（ｎ+ ）不純物領域１５及び１６と、ゲート１４、ソース１５及びドレイン１６にそれぞれ接触するように形成された電極１７，１８及び１９とを有している。このｎＭＯＳトランジスタ１０のゲート１４にはそのオン／オフを制御するためのゲート信号φG が電極１７を介して入力されている。
【０００５】
ＰＣ素子１の一端は、グランドＧＮＤの電位にバイアスされた半導体基板１１に接続され、ＰＣ素子１の他端は、電極１８（ソース１５）に接続されている。また、蓄積容量２は、出力端ＯＵＴとグランドＧＮＤの間に接続されている。
【０００６】
この回路構成において、先ず、リセット回路３のスイッチＳＷをオンにして蓄積容量２にリセット電圧ＶRST を印加し、その電圧まで電荷を蓄積させた後、スイッチＳＷをオフにする。次に、ゲート信号φG の電圧を制御して蓄積ゲート１０をオンにし、ソース１５とドレイン１６の間にチャネルを形成する。これによって蓄積容量２から電荷（電流）が流れ出し、このチャネルを介してＰＣ素子１に電流が流れ、さらにＰＣ素子１を通してグランドＧＮＤに流れ込む。つまり、蓄積ゲート１０がオンになっている間、蓄積容量２から電流が流れ出し、それに応じて蓄積容量２の電荷が減少し続ける。
【０００７】
そして、任意の時点で蓄積ゲート１０をオフにすると、蓄積容量２からＰＣ素子１への電流の通路が遮断され、蓄積容量２の電荷の減少が止まる。この時、蓄積容量２に最終的に残った電荷に応じた電圧、つまり出力端ＯＵＴに現れる電圧は、次段の回路（例えば読み出し回路）によって読み出され、光の検出に用いられる。なお、出力端ＯＵＴに現れる電圧、つまり蓄積容量２に最終的に残る電荷の量は、蓄積ゲート１０がオンになっている時間で制御することができる。
【０００８】
近年、トランジスタ素子の微細化に伴い、ゲート絶縁膜の厚さも薄くなってきており、それに応じて蓄積容量に印加できる電圧も小さくなってきている。このため、従来のプロセスルールでは蓄積容量に印加した電圧（図１の場合、リセット電圧ＶRST ）のみでＰＣ素子を十分に駆動できていたものが、蓄積容量に印加可能な電圧が小さくなってきたことにより、その印加電圧だけでは必ずしもＰＣ素子を満足に駆動できなくなってきた。
【０００９】
そこで、より大きな電圧をＰＣ素子に印加できるようにＰＣ素子に相応のバイアス電圧を印加する技術が提案されている。その一例が図２に示される。
【００１０】
図２に示す回路構成は、上述した図１の回路構成との対比において、ＰＣ素子１に負のバイアス電圧を印加するバイアス電源４をＰＣ素子１とグランドＧＮＤの間に接続した点で異なっている。また、ＡはＰＣ素子１の一端とバイアス電源４を接続するライン（配線）、ＢはＰＣ素子１の他端と電極１８（ソース１５）を接続するライン（配線）を示す。他の構成については、図１の構成と同じであるので、その説明は省略する。
【００１１】
図２の回路構成によれば、蓄積ゲート１０をオンにした時、ＰＣ素子１の両端間（ラインＡとラインＢの間）に、図１の回路構成の場合よりも大きな電圧、すなわち蓄積容量２の印加電圧（ＶRST ）にバイアス電源４のバイアス電圧を付加した電圧が印加される。従って、近年のトランジスタ素子の微細化により蓄積容量２への印加電圧が小さくなったとしても、その小さくなった分をバイアス電源４のバイアス電圧で補うことでＰＣ素子１を満足に駆動することができる。
【００１２】
【発明が解決しようとする課題】
上述したように図２に示す従来の回路構成では、蓄積ゲート１０をオンにした時は、仮に蓄積容量２への印加電圧を小さくする必要が生じた場合でも、バイアス電源４のバイアス電圧で補うことによりＰＣ素子１を満足に駆動することができる。この時、ＰＣ素子１の他端（ラインＢ）には、ソース１５とドレイン１６の間に形成されたチャネルを介して蓄積容量２から正の電圧が印加されているので、ｎ型のソース１５は正の電位を呈し、グランドＧＮＤの電位（０Ｖ）にバイアスされたｐ型基板１１はｎ型のソース１５に対して逆バイアスの状態となる。従って、基板１１とソース１５の間に電流は流れず、蓄積容量２から流れ出す電流のみがチャネル及びソース１５を介してＰＣ素子１の他端（ラインＢ）に流れ込み、結果として、蓄積ゲート１０のオン状態を正常に維持することができる。このように、蓄積ゲート１０をオンにした時は問題は生じない。
【００１３】
しかしながら、蓄積ゲート１０をオフにした時に問題が生じる。蓄積ゲート１０をオフにすると、ソース１５とドレイン１６の間の電流の通路（チャネル）が遮断され、ソース１５（電極１８）に接続されている方のＰＣ素子１の他端（ラインＢ）はフローティング状態となるため、このラインＢには、図４（ｂ）に示されるようにＰＣ素子１の一端（ラインＡ）に印加されている負のバイアス電圧による相応の負の電圧が印加される。その結果、ラインＢに接続されているｎ型のソース１５は負の電位を呈し、グランドＧＮＤの電位（０Ｖ）にバイアスされたｐ型基板１１はｎ型のソース１５に対して順バイアスの状態となる。従って、基板１１からソース１５に電流が流れ、この電流は電極１８を介してＰＣ素子１の他端（ラインＢ）に流れ込む。
【００１４】
他方、基板１１とソース１５の間に電流が流れるため、基板１１の抵抗によりゲート１４の下方の部分で基板１１の表面近くの部分（ソース・ドレイン間の領域）が負電位を呈し、この部分にｎ型チャネルが構成される。このチャネルは、本来のオン動作時にゲート１４に印加される電圧（φG ）により形成されたものではないので、ゲート電圧（φG ）をたとえ０Ｖにしても、形成されたままとなる。このような形でソース１５とドレイン１６の間にチャネルが形成されると、このチャネルを介して蓄積容量２からＰＣ素子１に電流が流れ、蓄積容量２の電荷が減少し続ける。これは、本来のオン状態と変わらない状態である。
【００１５】
このように、蓄積ゲート１０をオフにした時、そのオフ状態を確実に維持することができず、そのため蓄積ゲート１０のオフ動作を正常に行うことができないといった問題があった。
【００１６】
また、蓄積ゲート１０のオフ動作を正常に行えないと、蓄積容量２における電荷の蓄積量を制御できないため、最終的に出力端ＯＵＴに現れる電圧が不安定となり、ひいては光検出を満足に行えないといった不都合も生じる。
【００１７】
以上、ｎＭＯＳトランジスタを蓄積ゲートとして用いた場合の問題点について記述したが、かかる問題点は、蓄積ゲートとしてｐチャネルＭＯＳ（ｐＭＯＳ）トランジスタを用いた場合にも同様に起こり得る。この場合、上記とは逆に、蓄積ゲート（ｐＭＯＳトランジスタ）をオフにした時にｐ型のソースがｎ型基板に対して順バイアスの状態となり両者間に電流が流れることにより、同様の問題が生じる。
【００１８】
本発明は、かかる従来技術における課題に鑑み創作されたもので、蓄積ゲートをオフにした時もその動作を正常に行えるようにし、ひいては蓄積容量における電荷の蓄積量を制御可能とし、満足な光検出に寄与することができる光検出回路を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記課題を解決するため、本発明では、蓄積ゲート用ＭＯＳトランジスタをオフにした時に基板とソースの間に順バイアスの電圧が加わって両者間に電流が流れないように、光検出素子等に印加するバイアス電圧が適正なものとなるように工夫している。
【００２０】
従って、本発明の第１の形態によれば、光検出素子と、前記光検出素子に電流を流すための電荷を蓄積する蓄積容量と、ｐ型の半導体基板上に形成され、ゲート信号に応答してオン／オフするエンハンスメント型の第１のｎＭＯＳトランジスタと、前記光検出素子の一端に前記半導体基板の電位よりも低い電圧を印加する第１のバイアス電源と、前記第１のｎＭＯＳトランジスタのソースを共有するように前記半導体基板上に形成され、前記ゲート信号の位相と逆位相の信号に応答してオン／オフするエンハンスメント型の第２のｎＭＯＳトランジスタと、前記第２のｎＭＯＳトランジスタのドレインに前記半導体基板の電位以上の電圧を印加する第２のバイアス電源とを備え、前記第１のｎＭＯＳトランジスタのドレインが前記蓄積容量の一端に接続されると共に、該蓄積容量の他端が前記第１のバイアス電源を介して前記光検出素子の一端に接続され、前記第１及び第２のｎＭＯＳトランジスタが共有するソースが前記光検出素子の他端に接続されていることを特徴とする光検出回路が提供される。
【００２１】
この第１の形態に係る光検出回路は、第１のｎＭＯＳトランジスタを蓄積ゲートとして用いた場合に相当する。この構成によれば、蓄積ゲート（第１のｎＭＯＳトランジスタ）をオンにした時、蓄積ゲートのドレイン・ソース間に形成されたチャネルを介して蓄積容量から電荷が光検出素子の他端に供給されるので、この光検出素子の他端に接続されているソース（ｎ型領域）はｐ型の基板に対して相対的に高い電位を呈し、ｐ型の基板はｎ型のソースに対して逆バイアスの状態となる。従って、基板とソースの間に電流は流れず、蓄積容量から流れ出す電流のみが蓄積ゲートのチャネルを介して光検出素子に流れ込み、結果として、蓄積ゲートのオン状態を正常に維持することができる。この時、第２のｎＭＯＳトランジスタはオフになっているので、そのドレイン・ソース間にチャネルは形成されず、ドレインはフローティング状態となるため、そのドレインに印加されている第２のバイアス電源による電圧は他の回路素子に何の影響も及ぼさない。
【００２２】
他方、蓄積ゲートをオフにすると、蓄積ゲートのドレイン・ソース間のチャネルは遮断されるが、この時、第２のｎＭＯＳトランジスタがオンしてそのドレイン・ソース間にチャネルが形成されるので、光検出素子の他端に接続されている共通のソースはフローティング状態とはならず、このソースに、第２のｎＭＯＳトランジスタのチャネルを介して第２のバイアス電源による電圧（半導体基板の電位以上の電圧）が印加される。つまり、ｎ型のソースの電位をｐ型の基板の電位以上の高い電位にすることができ、ｐ型の基板をｎ型のソースに対して逆バイアスの状態とすることができる。従って、基板とソースの間に電流は流れず、その結果、従来の回路構成（図２参照）に見られたような蓄積ゲートのチャネルが構成されてしまうといった不都合も生じないので、蓄積ゲートのオフ状態を確実に維持することができる。
【００２３】
これによって、蓄積ゲートのオフ動作をオン動作と同様に正常に行うことができ、ひいては蓄積容量における電荷の蓄積量を安定に制御し、光検出を満足に行うことが可能となる。
【００２４】
また、本発明の第２の形態によれば、光検出素子と、前記光検出素子に電流を流すための電荷を蓄積する蓄積容量と、ｎ型の半導体基板上に形成され、ゲート信号に応答してオン／オフするエンハンスメント型の第１のｐＭＯＳトランジスタと、前記光検出素子の一端に前記半導体基板の電位よりも高い電圧を印加する第１のバイアス電源と、前記第１のｐＭＯＳトランジスタのソースを共有するように前記半導体基板上に形成され、前記ゲート信号の位相と逆位相の信号に応答してオン／オフするエンハンスメント型の第２のｐＭＯＳトランジスタと、前記第２のｐＭＯＳトランジスタのドレインに前記半導体基板の電位以下の電圧を印加する第２のバイアス電源とを備え、前記第１のｐＭＯＳトランジスタのドレインが前記蓄積容量の一端に接続されると共に、該蓄積容量の他端が前記第１のバイアス電源を介して前記光検出素子の一端に接続され、前記第１及び第２のｐＭＯＳトランジスタが共有するソースが前記光検出素子の他端に接続されていることを特徴とする光検出回路が提供される。
【００２５】
この第２の形態に係る光検出回路は、第１のｐＭＯＳトランジスタを蓄積ゲートとして用いた場合に相当する。この第２の形態に係る作用効果については、上述した第１の形態に係る作用効果の記載から当業者であれば容易に類推され得るので、その具体的な説明については記述の簡単化のため省略する。
【００２６】
但し補足的に説明すると、この第２の形態では、蓄積ゲートをオフにした時、ｐ型のソースの電位をｎ型の基板の電位以下の低い電位にし、ｐ型のソースをｎ型の基板に対して逆バイアスの状態とすることができ、これによって基板とソースの間に電流が流れるのを防止し、蓄積ゲートのオフ動作をオン動作と同様に正常に行うことができる。
【００２７】
【発明の実施の形態】
図３は本発明の一実施形態に係る光検出回路の構成を模式的に示したものである。図３に用いられている参照符号のうち、上述した図２に用いられている参照符号と同じものは同等の構成要素を示しており、その説明については記述の簡単化のため省略する。
【００２８】
本実施形態に係る光検出回路の特徴は、▲１▼蓄積ゲートを構成するｎＭＯＳトランジスタ１０のソース１５を共有するようにｐ型基板１１上に隣接して同じ構造のエンハンスメント型のｎＭＯＳトランジスタ２０をスイッチゲートとして設けたこと、▲２▼このスイッチゲート２０を、蓄積ゲート１０のゲート信号（パルス電圧）φG の位相と逆位相の信号ＸφG でオン／オフ動作させるようにしたこと、▲３▼スイッチゲート２０をオンにした時（つまり蓄積ゲート１０をオフにした時）にソース１５の電位を強制的に基板電位以上の電位（本実施形態では所定の正の電位）にするためのバイアス電源５を設けたこと、である。
【００２９】
具体的には、スイッチゲート用ｎＭＯＳトランジスタ２０は、ｐ型基板１１上に形成されたゲート絶縁膜２２と、他の素子との分離や層間絶縁のための絶縁膜２３と、ゲート絶縁膜２２の上に形成されたゲート２４と、蓄積ゲート用ｎＭＯＳトランジスタ１０と共有されるソース１５及びその電極１８と、ドレインを構成する高濃度のｎ型（ｎ+ ）不純物領域２６と、ゲート２４及びドレイン２６にそれぞれ接触するように形成された電極２７及び２９とを有しており、さらに、ゲート２４にはそのオン／オフを制御するためのゲート信号ＸφG が電極２７を介して入力されている。また、バイアス電源５は、スイッチゲート２０のドレイン２６に所定の正のバイアス電圧を印加できるように電極２９とグランドＧＮＤの間に接続されている。
【００３０】
本実施形態では、バイアス電源５によるバイアス電圧の大きさは、蓄積ゲート１０に印加されるゲート信号φG （又はスイッチゲート２０に印加されるゲート信号ＸφG ）の振幅と等しい大きさに設定されている。また、蓄積容量２は、各ゲート（ｎチャネルＭＯＳトランジスタ１０，２０）と共に同じ半導体基板１１上に形成されている。
【００３１】
以下、本実施形態に係る光検出回路の動作について、図４に示す各部の電位分布の波形図を参照しながら説明する。
【００３２】
先ず、リセット回路３のスイッチＳＷをオンにして蓄積容量２にリセット電圧ＶRST を印加し、その電圧まで電荷を蓄積させて、スイッチＳＷをオフにする。他方、ＰＣ素子１の一端（ラインＡ）には、バイアス電源４によってｐ型基板１１の電位（０Ｖ）よりも低い電圧（負のバイアス電圧）が印加されている。
【００３３】
この状態で、蓄積ゲート１０をオンにすると、そのドレイン１６とソース１５の間に形成されたチャネルを介して蓄積容量２から電荷がＰＣ素子１の他端（ラインＢ）に供給されるので、図４（ａ）に示されるように、このラインＢにつながっているｎ型のソース１５はｐ型基板１１の電位（０Ｖ）よりも高い電位を呈する。その結果、ｐ型基板１１はｎ型のソース１５（ラインＢ）に対して逆バイアスの状態となる。従って、ｐ型基板１１とｎ型のソース１５の間に電流は流れず、蓄積容量２から流れ出す電流のみが蓄積ゲート１０のチャネルを介してＰＣ素子１の他端（ラインＢ）に流れ込み、結果として、蓄積ゲート１０のオン状態を正常に維持することができる。
【００３４】
この時、ＰＣ素子１の両端間（ラインＡとラインＢの間）には、蓄積容量２の印加電圧（ＶRST ）にバイアス電源４のバイアス電圧を付加した比較的大きい電圧が印加される。従って、仮に蓄積容量２への印加電圧を小さくする必要が生じた場合でも、その小さくなった分をバイアス電源４のバイアス電圧で補うことでＰＣ素子１を満足に駆動することができる。
【００３５】
また、この時、スイッチゲート２０はオフになっているので、そのドレイン２６とソース１５の間にチャネルは形成されず、ドレイン２６はフローティング状態となるため、そのドレイン２６に印加されているバイアス電源５による正のバイアス電圧は、他の回路素子に何の影響も及ぼさない。
【００３６】
他方、蓄積ゲート１０をオフにすると、そのドレイン・ソース間のチャネルは遮断されるが、この時、スイッチゲート２０がオンしてそのドレイン・ソース間にチャネルが形成されるので、ＰＣ素子１の他端（ラインＢ）に接続されている共通のソース１５はフローティング状態とはならず、このソース１５に、スイッチゲート２０のチャネルを介してバイアス電源５による正のバイアス電圧が印加される。つまり、図４（ｃ）に示されるように、ラインＢにつながっているｎ型のソース１５の電位をｐ型基板１１の電位よりも高い電位にし、ｐ型基板１１をｎ型のソース１５（ラインＢ）に対して逆バイアスの状態とすることができる。従って、オン動作の時と同様にｐ型基板１１とｎ型のソース１５の間に電流は流れず、また、従来の回路構成（図２参照）に見られたような蓄積ゲートのチャネルが構成されてしまうといった不都合も生じないので、蓄積ゲート１０のオフ状態を確実に維持することができる。
【００３７】
このように、本実施形態の光検出回路の構成によれば、蓄積ゲート１０のオフ動作をオン動作と同様に正常に行うことができ、これによって蓄積容量２における電荷の蓄積量を安定に制御し、光検出を満足に行うことができる。
【００３８】
また、スイッチゲート２０のドレイン２６に印加されるバイアス電源５によるバイアス電圧の大きさがゲート信号（パルス電圧）φG の振幅と等しい大きさに設定されているので、蓄積ゲート１０とスイッチゲート２０のオン／オフの切り換え時のノイズを低減できるという利点が得られる。
【００３９】
さらに、蓄積容量２が各ゲート（ｎチャネルＭＯＳトランジスタ１０，２０）と共に同じｐ型基板１１上に形成されているので、全体としての回路規模を縮小できるという利点もある。
【００４０】
上述した実施形態では、蓄積ゲートとしてｎＭＯＳトランジスタを用いた場合について説明したが、このｎＭＯＳトランジスタをｐＭＯＳトランジスタに置き換えてもよいことはもちろんである。この場合の構成例が図５に示される。
【００４１】
図５に示す実施形態の回路構成において、上述した実施形態（図３参照）の回路における各構成要素と同等の構成要素には、それぞれ対応する参照番号に添え字「ａ」が付してある。
【００４２】
図５に示す回路構成は、図３に示す回路構成との対比において、導電型をｐ型からｎ型に或いはその逆に変更したことに伴う種々の変形（バイアス電源４ａ，５ａ及び蓄積容量２ａの接続の向き（極性）を逆にする、基板電位をグランドＧＮＤの電位から所定の正の電位ＶDDに変更する、リセット電圧を正の電位ＶRST からグランドＧＮＤの電位に変更する等）を行った点で異なっている。
【００４３】
本実施形態の光検出回路の基本的な構成については、図３の回路構成と同じであるので、その説明は省略する。また、回路の動作についても、上述した実施形態（図３参照）の記載から当業者であれば容易に類推され得るので、その説明については記述の簡単化のため省略する。
【００４４】
本実施形態の光検出回路の構成によれば、上述した実施形態（図３参照）の場合と同様の効果を奏することができる。
【００４５】
【発明の効果】
以上説明したように本発明によれば、蓄積ゲート用ＭＯＳトランジスタをオフにした時に基板とソースの間に順バイアスの電圧が加わって両者間に電流が流れないように、光検出素子等に印加されるバイアス電圧を適正なものとなるように工夫しているので、蓄積ゲートのオフ動作をオン動作と同様に正常に行うことができ、これによって蓄積容量における電荷の蓄積量を安定に制御し、光検出を満足に行うことが可能となる。
【図面の簡単な説明】
【図１】従来技術の一例としての光検出回路の構成を模式的に示した図である。
【図２】従来技術の他の例としての光検出回路の構成を模式的に示した図である。
【図３】本発明の一実施形態に係る光検出回路の構成を模式的に示した図である。
【図４】図３の回路における蓄積ゲートがオン／オフの時の各部の電位分布を従来技術の場合と対比させて示した図である。
【図５】本発明の他の実施形態に係る光検出回路の構成を模式的に示した図である。
【符号の説明】
１…ＰＣ素子（光検出素子）
２，２ａ…蓄積容量
３，３ａ…リセット回路
４，５，４ａ，５ａ…バイアス電源
１０…エンハンスメント型のｎＭＯＳトランジスタ（蓄積ゲート）
１０ａ…エンハンスメント型のｐＭＯＳトランジスタ（蓄積ゲート）
１１，１１ａ…半導体基板
１４，２４，１４ａ，２４ａ…ゲート
１５，１５ａ…ソース（不純物領域）
１６，２６，１６ａ，２６ａ…ドレイン（不純物領域）
１７〜１９，２７，２９，１７ａ，１８ａ，１９ａ，２７ａ，２９ａ…電極
２０…エンハンスメント型のｎＭＯＳトランジスタ（スイッチゲート）
２０ａ…エンハンスメント型のｐＭＯＳトランジスタ（スイッチゲート）
φG ，ＸφG …ゲート信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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