(57)【特許請求の範囲】
【請求項１】
金属配線を有する半導体装置の製造方法であって、
半導体基板に形成された第１絶縁膜の上層に金属配線を形成する工程と、
触媒メッキ工程および洗浄工程を含む無電解メッキ工程により、前記金属配線の上層に前記金属配線の構成元素の拡散を防止するバリア層を形成する工程と、
前記バリア層の上層に第２絶縁膜を形成する工程と
を有し、
前記金属配線を形成する工程において、前記バリア層を形成する工程において前記金属配線に与えられるダメージを低減する添加物として、前記触媒メッキ工程においてメッキされる触媒よりもイオン化傾向が小さい元素を含む添加物を前記金属配線に含有させて形成する
半導体装置の製造方法。
【請求項２】
前記金属配線を形成する工程が、金属配線のシード層を形成する工程と、シード層と一体に金属配線を形成する工程とを含み、
前記金属配線に与えられるダメージを低減する添加物を前記シード層に混合させて形成する
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記金属配線を形成する工程が、金属配線のシード層を形成する工程と、シード層と一体に金属配線を形成する工程とを含み、
前記金属配線に与えられるダメージを低減する添加物を前記シード層中に積層させて形成する
請求項１に記載の半導体装置の製造方法。
【請求項４】
前記金属配線を形成する工程の後、前記バリア層を形成する工程において前記金属配線に与えられるダメージを低減する添加物が前記金属配線の粒界に偏析するように熱処理を行う工程をさらに有する
請求項１に記載の半導体装置の製造方法。
【請求項５】
前記金属配線を形成する工程が、金属配線のシード層を形成する工程と、シード層と一体に金属配線を形成する工程とを含み、
前記金属配線に与えられるダメージを低減する添加物を、前記シード層と一体に金属配線を形成する工程において前記金属配線に混合させる
請求項１に記載の半導体装置の製造方法。
【請求項６】
前記金属配線を形成する工程の前に、前記第１絶縁膜に配線用溝を形成する工程を有し、
前記金属配線を形成する工程においては、前記配線用溝を配線材料で埋め込み形成する
請求項１に記載の半導体装置の製造方法。
【請求項７】
前記金属配線を形成する工程の前に、前記第１絶縁膜に配線用溝および前記配線用溝に連通するコンタクトホールを形成する工程を有し、
前記金属配線を形成する工程においては、前記配線用溝および前記コンタクトホールを配線材料で埋め込み形成する
請求項１に記載の半導体装置の製造方法。
【請求項８】
前記金属配線を形成する工程においては、銅（Ｃｕ）を含む金属配線を形成する
請求項１に記載の半導体装置の製造方法。
【請求項９】
前記バリア層を形成する工程においては、コバルト（Ｃｏ）を含むバリア層を形成する
請求項１に記載の半導体装置の製造方法。
【請求項１０】
前記バリア層を形成する工程においては、コバルト（Ｃｏ）−タングステン（Ｗ）−リン（Ｐ）を含むバリア層を形成する
請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記触媒メッキ工程においてメッキされる触媒がパラジウム（Ｐｄ）であり、
前記触媒メッキ工程においてメッキされる触媒よりもイオン化傾向が小さい元素が、少なくともイリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）のいずれかを含む
請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に、銅（Ｃｕ）配線を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＬＳＩなどの半導体装置においては、デザインルールの縮小化に伴い、縮小された配線における配線容量の低減が必要となってきている。このため、配線材料には銅（Ｃｕ）の適用が広く行われている。Ｃｕ配線を適用すると、配線容量の低減はもとより、配線の信頼性も向上することが知られている。
【０００３】
上記のＣｕを用いて埋め込み金属配線を構成した半導体装置とその製造方法について説明する。
図７はＣｕを用いて埋め込み金属配線を構成した半導体装置の断面図である。
不図示のトランジスタなどの半導体素子が形成された半導体基板１００上を被覆して、例えば酸化シリコンなどの絶縁性材料からなる層間絶縁膜１０１が形成されており、シングルダマシン法あるいはデュアルダマシン法による配線用溝（１０１ａ，１０１ｂ）が層間絶縁膜１０１に形成されている。デュアルダマシン法の場合は、配線用溝の底面にさらに半導体基板１００などに達するコンタクトホールが設けられている構成である。
配線用溝（１０１ａ，１０１ｂ）の内壁を被覆するように、例えばＴａ、ＴａＮ、ＴｉＮ、Ｗ、ＷＮなどからなるバリア層１０２が形成されており、その内側に配線用溝（１０１ａ，１０１ｂ）を埋め込むようにＣｕからなる埋め込み金属配線（１０３ａ，１０３ｂ）が形成されている。
上記の配線用溝（１０１ａ，１０１ｂ）に埋め込まれた埋め込み金属配線（１０３ａ，１０３ｂ）を被覆して全面に窒化シリコンからなるバリア絶縁膜１０４が形成されており、その上層に例えば酸化シリコンなどの絶縁性材料からなる上層絶縁膜１０５が形成されている。
【０００４】
次に、上記のＣｕを用いて埋め込み金属配線を構成した半導体装置の製造方法について説明する。
まず、図８（ａ）に示すように、不図示のトランジスタなどの半導体素子が形成された半導体基板１００上を被覆して、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、酸化シリコンなどの絶縁性材料を堆積させ、層間絶縁膜１０１を形成し、フォトリソグラフィー工程およびＲＩＥ（反応性イオンエッチング）などのエッチング処理などにより、配線用溝（１０１ａ，１０１ｂ）を層間絶縁膜１０１に形成する。
【０００５】
次に、図８（ｂ）に示すように、例えばスパッタリング法あるいはＣＶＤ法によりＴａ、ＴａＮ、ＴｉＮ、Ｗ、ＷＮなどを堆積させ、バリア層１０２を形成する。
次に、大気暴露することなく、上記のバリア層１０２の形成と連続的に、バリア層１０２を被覆して全面にＣｕのシード層を形成する。
次に、電解メッキ処理によりＣｕのシード層を成長させるようにして、Ｃｕの埋め込み導電層１０３を形成する。
【０００６】
次に、図９（ａ）に示すように、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法あるいは電解研磨処理などにより埋め込み導電層１０３の上面から研磨し、配線用溝（１０１ａ，１０１ｂ）の外部におけるＣｕを除去して、配線用溝（１０１ａ，１０１ｂ）に埋め込まれた埋め込み金属配線（１０３ａ，１０３ｂ）とする。このとき、バリア層１０２についても配線用溝（１０１ａ，１０１ｂ）の外部の部分は除去される。
【０００７】
次に、図９（ｂ）に示すように、例えばスパッタリング法あるいはＣＶＤ法により窒化シリコンを堆積させ、バリア絶縁膜１０４を形成する。
次に、バリア絶縁膜１０４の上層に酸化シリコンなどの絶縁性材料からなる上層絶縁膜１０５が形成されている。
次に、バリア絶縁膜１０４の上層に、例えばＣＶＤ法により酸化シリコンなどの絶縁性材料を堆積させ、上層絶縁膜１０５を形成する。
以上で、図７に示すＣｕを用いて埋め込み金属配線を構成した半導体装置を製造することができる。
【０００８】
上記の構成のＣｕ配線においては、（１）Ｃｕの酸化シリコン絶縁膜中への拡散を抑制するために、誘電率の高いＳｉＮ、ＳｉＣなどのバリア絶縁膜を必要とし、この誘電率の高いバリア絶縁膜材料は配線容量を上昇させてしまう、（２）Ｃｕ配線とバリア絶縁膜との界面はエレクトロマイグレーション（ＥＭ）耐性が弱い、というデメリットも存在する。
【０００９】
上記のようなデメリットを回避するために、Ｃｕ配線上のみにＣｕ拡散防止材料を適用する試みがなされている。配線はメタル材料であるため、そのキャップにはメタル材料を使用する方法が広く使われている。
例えば、Ｃｕ配線の上部に数１０ｎｍ程度のリセスを形成し、その上にＴｉＮ、ＴｉＷなどのバリアメタル材料を全面に成膜し、ＣＭＰ法にて配線部分に成膜されたバリアメタルを残す方法、ＷのＣＶＤ法によりＣｕ上に選択的に成膜する方法などがある。
【００１０】
また、Ｃｏ系材料を無電解メッキにてＣｕ配線上に成膜する方法も一つの方法としてあげられる。この技術は、上記２つの技術と比較して、簡単な装置で成膜が可能であること、複数の異なるプロセスを必要としないこと、かつ、材料コストを含むプロセスコストが安価であることがメリットである。
【００１１】
その一方、Ｃｕ上への選択成長の困難さ、Ｃｏ系材料の無電解メッキ処理に含まれる触媒プロセスによるＣｕへのダメージなどの課題がある。
このうち、Ｃｕ上への選択成長に関しては、無電解メッキされる下地において、ＨＦなどによりフィールド上をライトエッチすることにより解決されつつある（例えば非特許文献１参照）。
【００１２】
【非特許文献１】
第６１回半導体集積回路シンポジウム予講集（ｐｐ１３〜１８，２００１）
【００１３】
【発明が解決しようとする課題】
しかしながら、一方、触媒プロセスにおけるＣｕへのダメージに関しては、以下に示すように、まだ解決されていない。
触媒プロセスを用いる無電解メッキでは、その触媒にはパラジウム（Ｐｄ）が広く用いられている。触媒プロセスとは、下地であるＣｕとＰｄを置換する置換メッキであり、下地であるＣｕの一部をエッチングすることは避けられない。
図１０は上記触媒プロセス（置換メッキ）における問題点を説明するための模式図である。
下地であるＣｕは結晶粒からなっており、その境界は結晶粒界１０３ｃと呼ばれている。触媒プロセス（置換メッキ）において、結合の弱い結晶粒界１０３ｃへの侵食は、Ｃｕの結晶よりも顕著であり、酷い場合には、Ｃｕの表面だけではなく、内部まで侵食する時がある。その侵食により、配線を形成するＣｕには侵食穴、すなわち、配線中のボイドが形成され、配線の実効的な断面積を減少させ、エレクトロマイグレーション（ＥＭ）などの信頼性を著しく劣化させてしまう。
さらに、Ｐｄ源として広く使用されている硫酸パラジウムや塩化パラジウムなどであり、これらの薬液のｐＨは酸性側に大きいことからＣｕをイオン化しやすい領域にあり、その侵食を加速させる要因となっている。
【００１４】
本発明は上記の状況に鑑みてなされたものであり、従って本発明の目的は、Ｃｕなどの配線を有する半導体装置の製造方法であって、Ｃｏ系材料などを無電解メッキ処理するときに行われる触媒プロセスにおける配線へのダメージを抑制することができる半導体装置の製造方法を提供することである。
【００１５】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置の製造方法は、金属配線を有する半導体装置の製造方法であって、半導体基板に形成された第１絶縁膜の上層に金属配線を形成する工程と、触媒メッキ工程および洗浄工程を含む無電解メッキ工程により、前記金属配線の上層に前記金属配線の構成元素の拡散を防止するバリア層を形成する工程と、前記バリア層の上層に第２絶縁膜を形成する工程とを有し、前記金属配線を形成する工程において、前記バリア層を形成する工程において前記金属配線に与えられるダメージを低減する添加物として、前記触媒メッキ工程においてメッキされる触媒よりもイオン化傾向が小さい元素を含む添加物を前記金属配線に含有させて形成する
【００１６】
上記の本発明の半導体装置の製造方法は、金属配線を有する半導体装置の製造方法であって、半導体基板に形成された第１絶縁膜の上層に金属配線を形成し、金属配線の上層に金属配線の構成元素の拡散を防止するバリア層を形成し、バリア層の上層に第２絶縁膜を形成する。
ここで、金属配線を形成する工程において、バリア層を形成するときに金属配線に与えられるダメージを低減する添加物を金属配線に含有させて形成しており、バリア層を形成するときに金属配線に与えられるダメージが低減される。
【００１７】
上記の本発明の半導体装置の製造方法において、バリア層を形成する工程は、触媒メッキ工程および洗浄工程を含む無電解メッキ工程により、行う。
【００１８】
上記の本発明の半導体装置の製造方法において、金属配線の添加物として、触媒メッキ工程においてメッキされる触媒よりもイオン化傾向が小さい元素を含む添加物を金属配線に含有させて形成する。
【００１９】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照して説明する。
半導体装置においてＣｕ配線にダメージを与えることは、半導体装置の配線信頼性を損なうことになり、致命的欠陥となる。本実施形態に係る半導体装置の製造方法と、そのような製造方法で製造された半導体装置は、このＣｕ配線ダメージを低減する方法を提供するものである。
【００２０】
図１は、本実施形態に係るＣｕを用いて埋め込み金属配線を構成した半導体装置の断面図である。
不図示のトランジスタなどの半導体素子が形成された半導体基板１０上を被覆して、例えば酸化シリコンなどの絶縁性材料からなる層間絶縁膜１１が形成されており、シングルダマシン法あるいはデュアルダマシン法による配線用溝（１１ａ，１１ｂ）が層間絶縁膜１１に形成されている。デュアルダマシン法の場合は、配線用溝の底面にさらに半導体基板１０などに達するコンタクトホールが設けられている構成である。
配線用溝（１１ａ，１１ｂ）の内壁を被覆するように、例えばＴａ、ＴａＮ、ＴｉＮ、Ｗ、ＷＮなどからなる第１バリア層１２が形成されており、その内側に配線用溝（１１ａ，１１ｂ）を埋め込むようにＣｕからなる埋め込み金属配線（１３ａ，１３ｂ）が形成されている。
上記の配線用溝（１１ａ，１１ｂ）に埋め込まれた埋め込み金属配線（１３ａ，１３ｂ）の上層に、Ｃｏ−Ｗ−ＰなどのＣｏ系材料からなる第２バリア層１５が形成されており、その上層に例えば酸化シリコンなどの絶縁性材料からなる上層絶縁膜１６が形成されている。
【００２１】
ここで、上記の埋め込み金属配線（１３ａ，１３ｂ）は、第２バリア層１５を形成する工程において埋め込み金属配線に与えられるダメージを低減する添加物を含有していることを特徴としている。この添加物としては、第２バリア層１５を形成する工程においてＰｄの触媒メッキが行われる場合、Ｐｄよりもイオン化傾向が小さい元素である、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）などが含まれる。
このため、その製造工程において、バリア層を形成するときに金属配線に与えられるダメージが低減されている。
【００２２】
次に、上記の本実施形態に係るＣｕを用いて埋め込み金属配線を構成した半導体装置の製造方法について説明する。
図２〜図６は上記の半導体装置の製造方法の製造工程を示す断面図である。
まず、図２（ａ）に示すように、不図示のトランジスタなどの半導体素子が形成された半導体基板１０上を被覆して、例えばＣＶＤ法により、酸化シリコンなどの絶縁性材料を堆積させ、層間絶縁膜１１を形成し、フォトリソグラフィー工程およびＲＩＥ（反応性イオンエッチング）などのエッチング処理などにより、配線用溝（１１ａ，１１ｂ）を層間絶縁膜１１に形成する。
【００２３】
次に、図２（ｂ）に示すように、例えばスパッタリング法あるいはＣＶＤ法によりＴａ、ＴａＮ、ＴｉＮ、Ｗ、ＷＮなどを堆積させ、第１バリア層１２を形成する。
【００２４】
次に、図３（ａ）に示すように、例えばスパッタリング法あるいはＣＶＤ法により、第１バリア層１２を被覆して全面にＣｕのシード層１３ｓを形成する。この工程は、上記の第１バリア層１２の形成と連続的に大気暴露することなく行う。
【００２５】
次に、図３（ｂ）に示すように、例えば電解メッキ処理によりＣｕのシード層１３ｓを成長させるようにして、Ｃｕの埋め込み導電層１３をＣｕのシード層１３ｓと一体に形成する。
【００２６】
ここで、Ｃｕの埋め込み導電層１３としては、後工程である第２バリア層１５を形成する工程において、Ｃｕの埋め込み導電層１３から形成される埋め込み金属配線（１３ａ，１３ｂ）に与えられるダメージを低減する添加物を含有させて形成する。
この添加物としては、後述のように第２バリア層１５を形成する工程においてＰｄの触媒メッキが行われる場合、Ｐｄよりもイオン化傾向が小さい元素を用いることができ、例えばＩｒ、Ｐｔ、Ａｕなどが挙げられる。
【００２７】
次に、図４（ａ）に示すように、例えばＣＭＰ法あるいは電解研磨処理などにより埋め込み導電層１３の上面から研磨し、配線用溝（１１ａ，１１ｂ）の外部におけるＣｕを除去して、配線用溝（１１ａ，１１ｂ）に埋め込まれた埋め込み金属配線（１３ａ，１３ｂ）とする。このとき、第１バリア層１２についても配線用溝（１１ａ，１１ｂ）の外部の部分は除去される。
【００２８】
次に、無電解メッキ処理により、埋め込み金属配線（１３ａ，１３ｂ）の上層に、例えばＣｏ−Ｗ−ＰなどのＣｏ系材料からなる埋め込み金属配線（１３ａ，１３ｂ）の構成元素の拡散を防止する第２バリア層１５を形成する。
この工程は図４（ｂ）〜図６（ｂ）に示す複数の工程からなり、この各工程について図４（ｂ）〜図６（ｂ）を参照して以下に説明する。
【００２９】
ＣＭＰ法または電解研磨処理による埋め込み金属配線（１３ａ，１３ｂ）を形成した時点でウエハは研磨剤にて汚染されているので、図４（ｂ）に示すように、これを除去するようにウエハの表面および裏面を洗浄する第１洗浄Ｗ１を行う。
第１洗浄Ｗ１は、後工程における第２バリア層形成の選択性を得るためのキーポイントとなり、フィールド上のメタルを不純物測定装置にて検出限界以下（１×１０9 ａｔｏｍ／ｃｍ2 以下) にすることを一つの目的としている。
さらに、上記の第１洗浄Ｗ１においては、埋め込み金属配線（１３ａ，１３ｂ）上の不純物除去も同時に行う。
本工程で使用される薬液の代表例としては、ＨＦ、キレート剤などが挙げられ、さらに除去性をあげるため、ブラシ洗浄や超音波洗浄の併用も有効である。
【００３０】
また、薬液で除去しにくいＣｕからなる埋め込み金属配線（１３ａ，１３ｂ）の表面上に形成されるＣｕ保護膜（例えば、ＢＴＡ（ベンゾトリアゾール）などを含んだ研磨剤で研磨するとＣｕとＢＴＡの化合物が形成されるが、非常に強固な結合を有しているため、標準的な洗浄液では除去できない）を除去するための工程を追加することもある。
Ｃｕ保護膜の除去方法の例を以下に示す。基本的には物理的に除去する方法である。一つは、イオン照射によるスパッタリングであり、Ａｒ、Ｎｅ、Ｋｒなどの不活性ガスをプラズマ化し、ウエハ表面の５ｎｍ以下のエッチングを行う方法である。もう一つは、陰極電解法があり、電解液中にウエハ側を陰極として設置し、電圧を印加する方法である。電解液の電解により、陰極側（ウエハ側）から水素（Ｈ）が発生し、その水素の脱離により、Ｃｕ保護膜がリフトオフされるメカニズムである。
これらのＣｕ保護膜除去工程は、単独でＣＭＰ法あるいは電解研磨後の洗浄として適用してもよいが、ＣＭＰ法あるいは電解研磨後の洗浄（薬液洗浄）を行った後、Ｃｕ保護膜除去を行い、その後に再度薬液洗浄を行う方法が最も好ましい。
【００３１】
次に、図５（ａ）に示すように、Ｃｕからなる埋め込み金属配線（１３ａ，１３ｂ）の表面に対して触媒メッキ処理を行う。埋め込み金属配線（１３ａ，１３ｂ）の表層部分が触媒１４により置換される。
例えば、触媒材料としてはパラジウム（Ｐｄ）を用いる。このＰｄ源としては、硫酸パラジウム、塩化パラジウムなどが広く用いられている。
【００３２】
次に、図５（ｂ）に示すように、フィールド上に存在するＰｄを除去するための第２洗浄Ｗ２を行う。
洗浄は純水で十分ではあるが、より選択性を向上させるために、キレート剤などで洗浄してもよい。また、ブラシ洗浄や超音波洗浄との併用も有効である。
【００３３】
次に、図６（ａ）に示すように、Ｐｄからなる触媒１４で置換メッキされた埋め込み金属配線（１３ａ，１３ｂ）の表面に、無電解メッキ処理により、例えばＣｏ−Ｗ−Ｐからなる第２バリア層１５を形成する。この工程が、図４（ｂ）〜図６（ｂ）に示す工程の中の主たる工程である。
メッキ液の主体は、硫酸（塩化）コバルト、次亜燐酸ナトリウム、クエン酸ナトリウム（酒石酸ナトリウム）、硫酸アンモニウム、タングステン酸ナトリウムなどである。これら薬品には、アルカリ金属であるナトリウムが混入されていると半導体装置に適用するには難しいので、アルカリ金属であるナトリウムをアンモニア系で置き換えた薬品を使用することが望ましい。
【００３４】
最後に、図６（ｂ）に示すように、フィールド上に残留されている無電解メッキ薬液を除去するために、第３洗浄Ｗ３を行う。
第３洗浄Ｗ３は純水洗浄でも十分であるが、より効果的な洗浄はキレート剤入りアルカリ薬液を用いた洗浄である。
【００３５】
次に、第２バリア層１５を被覆して全面に、例えばＣＶＤ法により酸化シリコンなどの絶縁性材料を堆積させ、上層絶縁膜１６を形成する。
以上で、図１に示すＣｕを用いて埋め込み金属配線を構成した半導体装置を製造することができる。
【００３６】
本実施形態の半導体装置の製造方法においては、無電解メッキによる第２バリア層の成膜において、Ｃｕ配線に対するダメージが抑制されている。
これは、Ｃｕの埋め込み配線がＰｄよりイオン化傾向の小さいＩｒ、Ｐｔ、Ａｕなどの添加物を含有しており、Ｐｄの触媒メッキ液に耐性を有しているためであり、この理由について以下に述べる。
【００３７】
Ｃｕ配線のダメージが顕著に見られるのは、Ｃｕ配線の結晶部ではなく、結晶と結晶の間である結晶粒界である。すなわち、Ｃｕ配線のダメージはＣｕ配線の結晶粒界で発生している。これは、結晶粒界にはＣｕ膜中に存在する酸素（Ｏ）や窒素（Ｎ）などの不純物が集まってくるので、それらはＣｕとの結合が非常に弱く、簡単にそのボンドを切り離してしまい、結晶粒界に優先的にダメージが入りやすくなっているからである。
従って、Ｐｄ触媒メッキ液で結晶粒界にさえダメージを与えなければよいわけである。
このようにＰｄ触媒メッキ液でエッチング（ダメージ）起因となるところは結晶粒界であることがわかっていることを考慮に入れ、本実施形態では結晶粒界を補強することを目的として、上述のように添加物を導入している。
【００３８】
Ｐｄ触媒メッキ液によるエッチングでは、硫酸または塩酸によるエッチングとＰｄとの置換によるエッチングの２つが広く用いられている。硫酸または塩酸によるエッチングでは、ＣｕＳＯ4 またはＣｕＣｌ2 として、Ｐｄとの置換によるエッチングでは、Ｐｄのイオン化傾向はＣｕのそれより小さいため、Ｃｕはイオン化、エッチングされ、逆にＰｄはＣｕのエッチングされたサイトに結合することになる。
さらに、腐食化学でポピュラーな孔食腐食現象が結晶粒界で起こり、結晶粒界で腐食が発生すると酸濃度が加速度的に上がり、腐食が大きく進む。
【００３９】
従って、Ｃｕ配線に対するダメージを抑制するためには、結晶粒界にエッチングされにくい材料を析出させることが最も重要である。エッチングされにくい材料としては、上記に示したようにイオン化傾向がキーポイントであり、触媒Ｐｄよりもイオン化傾向の小さいものを結晶粒界に析出させることで解決することが可能である。
【００４０】
無電解めっきによるＣｏ−Ｗ−Ｐ層をＣｕ配線の上層のバリア層として適用するプロセスにおいて、本実施形態における触媒めっきプロセスでダメージを受けにくいＣｕ配線、すなわち、Ｐｄよりイオン化傾向の小さい材料の添加されたＣｕ配線を配線部に適用することにより、Ｐｄ触媒めっきによるＣｕ配線へのダメージが低減する。
本実施形態の製造方法においては、半導体装置のＣｕ配線の上層にバリア層として無電解めっきによるＣｏ−Ｗ−Ｐ層が有効に作用され、半導体装置に対して、以下に示すような大きなメリットを獲得することができる。
【００４１】
（１）Ｃｏ−Ｗ−Ｐ層には、Ｃｕに対する拡散バリア性を有するため、Ｃｕ配線上にＣｏ−Ｗ−Ｐ層を成膜することにより、Ｃｕはバリア性を有するメタルで被覆される。そのため、従来のＣｕ配線プロセスで適用されているＳｉＮ，ＳｉＣなどの絶縁膜によるキャッププロセスが不要または薄膜化できる。ＳｉＮ，ＳｉＣなどのバリア絶縁膜の誘電率は４〜７と大きく、層間膜の実効誘電率を上げているのが実状であり、それらを省略または薄膜化することにより、層間膜の実効誘電率を低減することができる。実効誘電率の低減は、配線容量の低減、さらには配線遅延の低減につながり、半導体装置のより高速化が可能になる。
【００４２】
（２）Ｃｕ配線信頼性劣化の一つの要因として、Ｃｕとバリア絶縁膜との界面におけるエレクトロマイグレーション（ＥＭ）による断線がある。これはＣｕと絶縁膜との密着性が弱いためである。
半導体デバイスの微細化および高速化に伴い、配線断面積は減少し、印加される電流密度は増加し、その増加に伴い配線の電流によるジュール発熱は増大する方向であるため、ＥＭ耐性はより厳しくなる。さらに、高速化に至っては、クロック周波数の高速化により、電流パスは配線の表面を流れるようになるため、ますます、ＥＭ耐性は厳しくなる。
本実施形態においては、Ｃｕ配線はメタルで覆われることになるため、ＥＭ耐性を劣化させるＣｕ／絶縁膜の界面がなくなるので、ＥＭ耐性の向上が期待できる。
【００４３】
以下に、Ｃｕの埋め込み配線にＰｄよりイオン化傾向の小さいＩｒ、Ｐｔ、Ａｕなどの添加物を含有させる方法について説明する。
大きく分けて、（ｉ）Ｃｕのシード層１３ｓに添加物を混入する方法と（ｉｉ）Ｃｕの埋め込み導電層１３を形成する電解メッキ処理で添加物を混入する方法がある。
【００４４】
（ｉ）のＣｕのシード層１３ｓに添加物を混入する方法について説明する。
Ｃｕのシード層の成膜には、従来方法では、純Ｃｕをターゲットとしてスパッタリングにて成膜する方法が広く用いられており、ＬＳＩの微細化に伴い、微細部でもカバレッジが良好なＳＩＳ（ｓｅｌｆ  ｉｏｎｉｚｅｄ  ｓｐｕｔｔｅｒｉｎｇ）やＳＩＰ（ｓｅｌｆ  ｉｏｎｉｚｅｄ  ｐｌａｓｍａ）などが用いられている。また、さらに微細化が進むと、スパッタリングでは幾何学的にカバレッジの限界が来るため、ｈｆａｃ（ｔｍｖｓ）などの材料を用いたＣＶＤ法による成膜も実施されている。
【００４５】
（ｉ−１）ターゲットであるＣｕに添加物を混ぜておく方法
Ｃｕのシード層１３ｓに添加物を混入するため、ターゲットであるＣｕに添加物を混ぜておくことで、添加物の混入されたＣｕターゲットをスパッタリング法にて成膜し、Ｃｕシード層として用いる。
ターゲットへの添加物の混入量は、０．１％以上を必要とする。上限に関しては、適用されたデバイスの配線抵抗値のスペックにもよるが、一般的には１０％以下である。
【００４６】
（ｉ−２）Ｃｕと添加物を別々に成膜して積層させる方法
Ｃｕのシード層１３ｓに添加物を混入するため、Ｃｕと添加物を交互に成膜する。
成膜後のシード層にはＣｕ層と添加物層が交互に層をなしている。その層数に関しては任意であるが、シード層膜厚が１００ｎｍ以下であり、Ｃｕのスパッタリングのコントローラビリティーが１０ｎｍ程度であるとすると、Ｃｕ層と添加物層を１レイヤーと考えた場合、１０レイヤー程度が最大層数となる。１レイヤー中のＣｕ層と添加物層の膜厚比（Ｃｕ層膜厚／添加物層膜厚）に関しては、最大で１０程度であり、これらはデバイスの配線抵抗スペックで決定される。
【００４７】
（ｉ−３）Ｃｕと添加物を別々に成膜してＣｕと添加物が混在した状態で堆積させる方法
Ｃｕのシード層１３ｓに添加物を混入するため、Ｃｕと添加物を別々に成膜するが、それらは層状ではなく、いわゆるｃｏ−ｓｐｕｔｔｅｒｉｎｇ法で成膜する。
ｃｏ−ｓｐｕｔｔｅｒｉｎｇ法とは同時にＣｕと添加物を成膜する方法であり、シード層は層状になっておらず、Ｃｕと添加物が混在した状態になっている。添加物の混入量は０．１％以上である。ここで注意しなければならないのは、Ｃｕおよび添加物のスパッタリング速度である。膜厚の制御はスパッタリングレートで制御することになるので、添加物のスパッタリング速度をＣｕのスパッタリング速度の１／１０００（最小）にする必要がある。
【００４８】
ＣＶＤ法によるシード層の場合、（ｉ−２）の成膜方法のように積層させて成膜するにはＣｕと添加物を交互に成膜すればよいので、同様な方法で形成が可能である。
（ｉ−１）の方法と同様な形態にするには、ＣＶＤ法によるＣｕ成膜時に添加物を含んだ有機系ガス原料を混ぜればよい。
（ｉ−３）の方法に関しては、スパッタリング圧力とＣＶＤ圧力の違いおよび成膜のガス系の違いがあり、非常に困難ではあるが、ＣＶＤのガス圧およびスパッタリングガス圧の最適化、ＣＶＤのキャリアガスとしてＡｒを使用して、そのＡｒにてスパッタリングを行うことによって、不可能ではない。
【００４９】
次に、（ｉｉ）Ｃｕの埋め込み導電層１３を形成する電解メッキ処理で添加物を混入する方法について説明する。
Ｃｕの埋め込み導電層１３に添加物を混入させるためには、電解メッキ成膜中に添加物を混入させる必要がある。添加物の混入方法としては、電解メッキ液の主成分、例えば、硫酸系ならば硫酸（添加物）x のような形態で導入する。
電解メッキ液の主成分に溶解しない添加物の場合、添加物を錯体化して混入させる方法がある。錯体化に関しては、添加物をキレート化させるキレート剤を使用すればよく、例としては、クエン酸系、カルボン酸系、酒石酸系、ホスホン酸系などがあげられる。
その添加量に関しては、０．０１％以上が望ましく、その上限に関しては、適用デバイスの抵抗値スペックにもよるが、１０％以下が望ましい。
【００５０】
以上のようにして、配線Ｃｕ膜中へ添加物を混入することができる。
添加物を混入する上記方法は単独で実施してもよいが、併用して実施しても何ら問題はない。例えば、（ｉ−１）に示すシード層への添加物混入方法と、（ｉｉ）の電解メッキでの混入実施例を併用することは特に問題とならない。ただし、併用することにより、添加物の濃度が変わるので、それらは適用デバイスの抵抗値スペックを考慮して、最適化する必要がある。
【００５１】
Ｃｕ配線への添加物導入は上記のようなプロセスを実施するが、Ｃｕ配線中に添加物を混入させただけでは効果が乏しく、本発明の効果を引き出すためには、添加物混入後に熱処理をすることが好ましい。
熱処理条件としては、例えば、熱処理温度：４５０℃以下、熱処理時間：１分以上、熱処理雰囲気: 真空中、窒素中、水素中、不活性ガス中、熱処理方法: 熱拡散炉、ホットプレート、ＲＴＡ（ｒａｐｉｄ  ｔｈｅｒｍａｌ  ａｎｎｅａｌｉｎｇ）、とする。
推奨する条件は、熱処理温度：１５０〜２５０℃、熱処理時間：１〜２時間、熱処理雰囲気: 不活性ガス中または窒素ガス中、熱処理方法：熱拡散炉またはホットプレート、である。
【００５２】
また、さらに効果を引き出す技術として、熱処理後の急冷方法がある。急冷速度は５０℃／秒以下が望ましい。
急冷方法の例としては、ホットプレートによる熱処理終了後、ホットプレートを水冷冷却、熱処理を終えたウエハ表面へ気化されたドライアイス（ＣＯ2 ）をノズル噴射させる、などがある。このような熱処理および熱処理後の後処理により、添加物はＣｕの結晶粒界に偏析され、Ｐｄ触媒メッキ液に対する結晶粒界の強化作用を及ぼす。
熱処理のタイミングであるが、電解メッキＣｕ成膜後、またはＣＭＰ法または電解研磨による配線部形成後に実施することが望ましい。
【００５３】
その他、プロセス工数が増えることになるが、以下の工程をさらに行うことも好ましい。
（Ａ）図３（ｂ）に示す電解メッキによるＣｕの埋め込み後、その上層にスパッタリング法、蒸着法などにより添加物層または添加物の混入されたＣｕ層を成膜し、熱処理を行う方法。
【００５４】
（Ｂ）図３（ｂ）に示す電解メッキによるＣｕの埋め込み後、添加物をイオン注入装置にてイオン打ち込みし、その後、熱処理を行う方法。
【００５５】
（Ｃ）図４（ａ）に示すＣＭＰ法または電解研磨による平坦化および配線形成後、その上層にスパッタ法、蒸着法などにより、添加物層または添加物の混入されたＣｕ層を成膜し、熱処理を施し、最後にＣＭＰ法にてフィールド上に添加物およびＣｕが残留しないように研磨を行う方法。
この方法において、注意が必要なのは、図４（ａ）に示す工程における配線形成時において、Ｃｕの下地である第１バリア層１２は研磨せずに残しておく必要がある。なぜならば、その上層に成膜された添加物または添加物の混入されたＣｕが拡散してしまうからである。
【００５６】
（Ｄ）図４（ａ）に示すＣＭＰ法または電解研磨による平坦化および配線形成後、添加物をイオン注入装置にてイオン打ち込みし、熱処理を施し、最後にＣＭＰ法にてフィールド上に添加物イオンが残留しないように研磨を行う方法。
この方法において、フィールド上にも添加物イオンが注入されるため、添加物イオンの進入深さまで最後のＣＭＰ法にて研磨する必要がある。イオン注入エネルギーで規定される注入深さ量と層間膜の必要とされる膜厚の最適化が必要である。
【００５７】
上記の本実施形態に係る半導体装置の製造方法と、その製造方法による製造された半導体装置によれば、以下のような効果が得られる。
（１）Ｃｕ配線上部に被覆メタルを形成することにより、従来技術で必須であった誘電率の高いＳｉＮ、ＳｉＣなどのバリア絶縁膜が薄くまたは不要となる。
（２）誘電率の高いＳｉＮ、ＳｉＣなどが薄くまたは不要になるため、半導体の層間絶縁膜の実効的な誘電率が減少し、配線容量も同時に減少する。したがって、配線速度の向上が期待できる。
（３）誘電率の高いＳｉＮ、ＳｉＣなどが薄くまたは不要になるため、半導体の層間絶縁膜の積層種類および積層段数が減少することになる。そのため、層間絶縁膜へのホールおよびトレンチ加工が容易になり、安定した加工プロセスが適用できる。安定した加工プロセスは半導体の歩留まり向上につながる。
（４）Ｃｕ配線と絶縁膜との界面の密着性は弱いため、エレクトロマイグレーション（ＥＭ）を誘起させる基点となり、ＥＭ耐性を劣化させる。Ｃｕ配線上に被覆メタルを適用することにより、Ｃｕ配線と絶縁膜との界面が存在しなくなるので、ＥＭ耐性の向上が期待できる。
（５）バリア絶縁膜ＳｉＮ、ＳｉＣなどは圧縮応力の高い膜であり、ストレスマイグレーション（ＳＭ）、ＥＭ耐性を劣化させる要因である。それらバリア絶縁膜は薄くまたは不要であるため、ＳＭ、ＥＭ耐性の向上が期待できる。
（６）Ｐｄ置換メッキ液による配線Ｃｕへのダメージが低減されるため、実効配線体積がレイアウトどおりに維持され、駆動電圧印加時の電流密度は設計どおりに維持されるので予測された配線信頼性を確保することができる。
（７）Ｐｄ置換メッキ液による配線Ｃｕへのダメージが低減されるため、配線抵抗の上昇がなく、設計仕様の配線遅延時間が達成できる。
（８）Ｐｄ置換メッキ液による配線Ｃｕへの表面アタックが低減され、Ｃｕの表面モフォロジーがＣＭＰ法または電解研磨後と同等のスムーズな状態に維持されるため、界面拡散によるＥＭ不良が軽減される。
（９）添加物の偏析により、Ｃｕ配線の結晶粒界は強化されるので、ＥＭパスである粒界拡散は抑止され、粒界拡散の活性化エネルギーは大きくなり、さらなるＥＭ耐性および配線信頼性の向上が見込まれる。
【００５８】
本発明は上記の実施の形態に限定されない。
例えば、第２バリア層の上層に、窒化シリコンなどからなるバリア絶縁膜をさらに形成してもよい。
例えば、上層の配線および接続孔形成におけるリソグラフィー工程におけるコントローラビリティがなく、リソグラフィー工程で、アライメントずれでレイアウトどおりにリソグラフィーができず、合わせずれが発生し、接続孔が配線部より外れて形成された場合、次の配線溝および孔加工の際、配線部ではエッチングがストップするが、バリア絶縁膜のないフィールドではエッチングが進み、孔の形状不良となってしまう。孔の形状不良は、次のメタル成膜において、埋め込み不良の原因となり、配線部のボイド形成、酷い時にはバリアメタルのカバレッジ不足によるＣｕのバリア性破れが発生し、デバイスに大きな被害をもたらすことになる。しかし、バリア絶縁膜を設けることにより、このような問題を回避できる。
また、エッチングプロセスにおいてコントローラビィリティがない場合にも有効である。アライメントずれ時のエッチング加工で、精度良く配線部とフィールド部が同一平面でエッチングストップすることが非常に困難であるが、バリア絶縁膜を設けることにより、この問題が解消する。
また、実施形態の図面上はシングルダマシン法について説明しているが、デュアルダマシン法、即ち、配線用溝の底面にさらに半導体基板などに達するコンタクトホールが設けられている構成とし、配線用溝およびコンタクトホールを配線材料で埋め込み形成することも可能である。
その他、本発明の要旨を逸脱しない範囲で種々の変更を行うことができる。
【００５９】
【発明の効果】
本発明の半導体装置の製造方法によれば、Ｃｕなどの配線を有する半導体装置の製造方法であって、Ｃｏ系材料などを無電解メッキ処理するときに行われる触媒プロセスにおける配線へのダメージを抑制することができる。
【００６０】
また、本発明の半導体装置は、本発明の製造方法により製造され、製造工程におけるＣｏ系材料などを無電解メッキ処理するときに行われる触媒プロセスにおける配線へのダメージを抑制することができる。
【図面の簡単な説明】
【図１】図１は本発明の実施形態に係る半導体装置の断面図である。
【図２】図２（ａ）および（ｂ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図３】図３（ａ）および（ｂ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図４】図４（ａ）および（ｂ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図５】図５（ａ）および（ｂ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図６】図６（ａ）および（ｂ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図７】図７は従来例に係る半導体装置の断面図である。
【図８】図８（ａ）および（ｂ）は従来例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図９】図９（ａ）および（ｂ）は従来例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１０】図１０は従来例の触媒プロセス（置換メッキ）における問題点を説明するための模式図である。
【符号の説明】
１０…基板、１１…層間絶縁膜、１１ａ，１１ｂ…溝、１２…第１バリア層、１３…埋め込み導電層、１３ａ，１３ｂ…埋め込み配線、１３ｓ…シード層、１４…触媒、１５…第２バリア層、１６…上層絶縁膜、１００…基板、１０１…層間絶縁膜、１０１ａ，１０１ｂ…溝、１０２…バリア層、１０３…埋め込み導電層、１０３ａ，１０３ｂ…埋め込み配線、１０３ｃ…結晶粒界、１０４…バリア絶縁膜、１０５…上層絶縁膜、Ｗ１…第１洗浄、Ｗ２…第２洗浄、Ｗ３…第３洗浄。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003636186.tif 000008
【図８】
0003636186.tif 000009
【図９】
0003636186.tif 000010
【図１０】
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