(57)【特許請求の範囲】
【請求項１】
プリチャージ電圧を保持する電圧保持回路を含む読み出し回路を備えたメモリ回路であって、
前記電圧保持回路は、前記メモリ回路の低速動作において前記電圧保持回路を動作させ、前記メモリ回路の高速動作において前記電圧保持回路の動作を禁止する制御信号入力端子を具備し、
かつ、前記メモリ回路の低速テストモード動作においてメモリセルアレイの全てのカラムを選択し、全てのロウを非選択とするようにカラムデコーダ及びロウデコーダを制御するテスト制御回路を具備することを特徴とするメモリ回路。
【請求項２】
前記電圧保持回路は前記プリチャージ電圧を保持するホールドトランジスタを備え、このホールドトランジスタのソースはプリチャージトランジスタのソースに接続され、このソース同士の接続点はカラムセレクタをなす選択トランジスタのドレインに接続され、前記ホールドトランジスタのドレインは前記プリチャージトランジスタのドレインに接続され、このドレイン同士の接続点はプリチャージ電源に接続されることを特徴とする請求項１記載のメモリ回路。
【請求項３】
前記メモリ回路の低速動作において、前記電圧保持回路の制御信号入力端子に第１の電圧レベルのスローモード入力信号が入力され、このスローモード入力信号を受けて前記電圧保持回路の出力が前記プリチャージ電圧を保持するホールドトランジスタをオン状態にし、このオン状態のホールドトランジスタで前記プリチャージ電源とビット線とが接続されることにより、前記ビット線にプリチャージされた前記プリチャージ電圧が保持され、
かつ、前記メモリ回路の高速動作において、前記電圧保持回路の制御信号入力端子に第２の電圧レベルのスローモード入力信号が入力され、このスローモード入力信号を受けて前記電圧保持回路の出力が前記プリチャージ電圧を保持する前記ホールドトランジスタをオフ状態にし、このオフ状態のホールドトランジスタで前記プリチャージ電源と前記ビット線とが遮断されることを特徴とする請求項１記載のメモリ回路。
【請求項４】
前記電圧保持回路における前記ホールドトランジスタはＰチャネル型トランジスタからなり、前記電圧保持回路は少なくともＮＡＮＤゲート回路を備え、前記ＮＡＮＤゲート回路は２入力のＮＡＮＤゲート回路であって、その一方の入力端子は反転入力端子であり、
前記電圧保持回路はインバータをさらに備え、前記Ｐチャネル型トランジスタのソースは前記インバータの入力端子に接続され、前記インバータの出力は前記２入力ＮＡＮＤゲート回路の前記一方の反転入力端子に接続され、前記電圧保持回路の制御信号入力端子をなすＮＡＮＤゲート回路の他方の入力端子にはスローモード入力信号が入力され、前記ＮＡＮＤゲート回路の出力端子は前記Ｐチャネル型トランジスタのゲートに接続され、前記Ｐチャネル型トランジスタのドレインはプリチャージ電圧に接続されることを特徴とする請求項２、３のいづれか１つに記載のメモリ回路。
【請求項５】
プリチャージ電圧を保持する前記ホールドトランジスタのオン状態におけるドレイン電流は、前記メモリセルアレイを形成するセルトランジスタのリーク電流の和よりも大きく、かつ、前記メモリセルアレイを形成するいずれか１つのセルトランジスタのオン状態におけるドレイン電流よりも小さいことを特徴とする請求項２乃至４のいづれか１つに記載のメモリ回路。
【請求項６】
前記カラムデコーダ及びロウデコーダのテスト制御回路は、このテスト制御回路のテスト信号が第１の電圧レベルであれば前記カラムデコーダの出力はカラムセレクタの全ての選択トランジスタを選択状態とし、前記テスト信号が第１の電圧レベルであれば前記ロウデコーダの出力は前記メモリセルアレイの全てのセルトランジスタを非選択状態とし、
かつ、前記テスト制御回路のテスト信号が第２の電圧レベルであれば、前記カラムデコーダ及びロウデコーダはカラム入力アドレス信号及びロウアドレス入力信号に対応して前記メモリセルアレイのセルトランジスタを選択することを特徴とする請求項１乃至４のいづれか１つに記載のメモリ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はメモリ回路に係り、特に低速動作が要求されるマスクＲＯＭ(Read
Only Memory)回路に使用されるものである。
【０００２】
【従来の技術】
従来のメモリ回路には、マスクパターンを用いてメモリセルをビット線に接続するか否かを定めることによりメモリセルへの記憶データの書き込みを行うものがある。図２に示す従来のマスクＲＯＭを例として、メモリ回路の構成と記憶データの書き込み、及び読み出し方法について説明する。
【０００３】
図２に示すメモリ回路は、ＮＯＲ型マスクＲＯＭと呼ばれるものであり、メモリセルアレイからなるデータ記憶部１と、カラムセレクタ２と、読み出し回路３から構成される。なお、データ記憶部１とカラムセレクタ２に記入された破線の矢印は、メモリ回路の規模の増大と共に回路が拡大される状況を示している。
【０００４】
データ記憶部１のメモリセルアレイは、ロウ及びカラム方向にマトリックス状に配置されたセルトランジスタ５からなり、各セルトランジスタ５のゲートはロウ方向に隣り合うものが互いに接続されて、メモリセルアレイのワード線６を形成する。また、カラム方向に沿って配置された各セルトランジスタ５のドレインは、それぞれビット線９に並列に接続され、ソースは全て接地される。このようにしてＮＯＲ型マスクＲＯＭのメモリセルアレイが形成される。
【０００５】
カラムセレクタ２は、ソースが各ビット線９の端部にそれぞれ接続された選択トランジスタ７と、隣り合う前記選択トランジスタ７のゲートが互いに接続された選択制御線８とで形成され、前記選択トランジスタ７のドレインは読み出し回路３に接続される。なお、データ記憶部１を構成するメモリセルアレイのワード線６にはロウデコーダ１９の出力が接続され、また、カラムセレクタ２の選択制御線８にはカラムデコーダ２０の出力が接続される。
【０００６】
読み出し回路３は、データ記憶部１のメモリセルアレイのビット線９をプリチャージ電源１２に接続するプリチャージトランジスタ１０と、そのゲートに接続されるプリチャージ制御線１１と、読み出し信号の出力増幅器をなすインバータ１３とで構成される。
【０００７】
ＮＯＲ型マスクＲＯＭにおいて、データ記憶部１におけるセルトランジスタ５への記憶データの書き込み状態は次のように定義される。すなわち、“０”データの書き込み状態は、セルトランジスタ５のドレインがビット線９に接続されることにより定義され、“１”データの書き込み状態は、セルトランジスタ５のドレインがビット線９に接続されないことにより定義される。
【０００８】
したがって、データ記憶部１に書き込まれる記憶データは、あらかじめアルミ配線、コンタクト、ビア等の配列としてマスクパターン上に形成され、フォト工程を用いてセルトランジスタ５のドレインとビット線９との接続、又は非接続を定めれば、データ記憶部１を構成するメモリセルアレイに所定の“０”、“１”データが書き込まれる。
【０００９】
次に、データ記憶部１に書き込まれたデータの読み出し方法について説明する。はじめに、読み出しの対象として選択されたセルトランジスタ５に対応するビット線９をプリチャージする。先に述べたように、メモリセルアレイのワード線６にはロウデコーダ１９の出力が接続され、カラムセレクタ２の選択制御線８にはカラムデコーダ２０の出力が接続される。
【００１０】
プリチャージ期間中、図２に示すカラムデコーダ２０の出力を受けて、カラムセレクタ２の選択トランジスタ７を介して、読み出し対象として選択されたセルトランジスタ５（Ａ1 ）に対応するビット線９（ＢＬ1 ）を選択し、プリチャージトランジスタ１０を介してビット線ＢＬ1 をプリチャージ電源１２に接続し、ビット線ＢＬ1 のプリチャージを行う。
【００１１】
このプリチャージ期間中、前記ロウデコーダ１９、及びカラムデコーダ２０の出力電圧が確定しているように読み出し動作のタイミング波形が設定される。すなわち、前記プリチャージ期間中、カラムデコーダ２０の出力ハイレベルを受けて選択トランジスタ７のゲートはハイレベルとなり、ビット線ＢＬ1 はプリチャージ電源１２に接続される。また、ロウデコーダ１９の全ての出力電圧はローレベルとなって、ビット線ＢＬ1 につながる全てのセルトランジスタ５は、ロウデコーダ１９の出力ローレベルを受けて非選択（オフ状態）となる。
【００１２】
このプリチャージ期間が終了すると、次にディスチャージ期間が開始する。ディスチャージ期間において、データ記憶部１のメモリセルアレイのうち、ロウデコーダ１９により選択されたワード線６（ＷＬ1 ）につながる読み出しの対象として選択されたセルトランジスタＡ1 のゲートはハイレベル、その他の読み出し非選択のセルトランジスタ５のゲートにつながるワード線６はローレベルとなる。同様に、カラムセレクタ２の選択トランジスタ７のゲートについても、カラムデコーダ２０により選択されたビット線ＢＬ1 に対応する選択トランジスタ７のゲートはハイレベル、その他の読み出し非選択のビット線９に対応する選択トランジスタ７のゲートはローレベルとなる。
【００１３】
このようにして、データ記憶部１におけるメモリセルアレイのうち例えば
“０”データが書き込まれたセルトランジスタＡ1 が選択されれば、先に説明したように、このセルトランジスタＡ1 のドレインは選択されたビット線ＢＬ1 に接続されているので、セルトランジスタＡ1 がオンすることにより、選択されたビット線ＢＬ1 のプリチャージ電圧は前記セルトランジスタＡ1 のソース端子を介して接地され、ディスチャージされる。
【００１４】
また、選択されたセルトランジスタＡ1 に“１”データが書き込まれていれば、このトランジスタＡ1 のドレインは選択されたビット線ＢＬ1 に接続されていないので、セルトランジスタＡ1 がオンしてもビット線ＢＬ1 のプリチャージ電圧は一定時間保持される。
【００１５】
ここで問題となるのは、このように読み出しの対象として選択されたセルトランジスタＡ1 に“１”データが書き込まれていて、そのドレイン端子が選択されたビット線ＢＬ1 に接続されておらず、セルトランジスタＡ1 がオンしても選択されたビット線ＢＬ1 のプリチャージ電圧が一定時間保持される場合である。
【００１６】
実際のメモリ回路では、選択されたビット線ＢＬ1 に対して多数の読み出し非選択のセルトランジスタ５が存在し、これらの読み出し非選択のセルトランジスタ５の幾つかに“０”データが書き込まれていれば、これらがオフ状態であってもそのソース・ドレイン接合には微小なリーク電流が流れるので、これらの読み出し非選択のセルトランジスタ５を介して選択されたビット線ＢＬ1 のプリチャージ電圧がディスチャージし、読み出しに必要な一定の保持時間が短縮されるという問題が生じる。
【００１７】
通常、１個のトランジスタのソース・ドレイン接合のリーク電流は無視し得る程小さいので、前記プリチャージ電圧の保持時間に大きな影響を与えないが、データ記憶部１の面構成が大となり、選択されたビット線ＢＬ1 につながるセルトランジスタ５の数が増加すれば、前記ソース・ドレイン接合のリーク電流の和も無視できない値となる。
【００１８】
特に、メモリ回路を低速で動作させる場合には、選択されたビット線ＢＬ1 のプリチャージ電圧は長い保持時間を有することが要求され、メモリ回路をダイナミック動作させる際、低速動作の限界がこの保持時間に依存して定まることになる。すなわち前記リーク電流の和（以下リーク量と呼ぶ）によるビット線ＢＬ1 のディスチャージ量が大となれば、ビット線ＢＬ1 のプリチャージ電圧がメモリ回路のダイナミックな読み出し動作に必要な保持時間の経過前にディスチャージされてしまうので、セルトランジスタＡ1 に書き込まれた“１”データを“０”データと誤って読み出すことになり、メモリ回路の誤動作を生じる。
【００１９】
その結果、大容量のメモリ回路では製造プロセスの多少の変動により、通常の回路では無視できる程度の僅かなリーク量のバラツキを生じても不良品の発生につながり、製造歩留まりが大幅に低下することになる。
【００２０】
さらに、メモリ回路の低速動作を保証するためには、上記したようにリーク量により良品／不良品の別が定まるので、３２ｋＨｚ動作を保証するためには、例えば３０ｋＨｚでの読み出し評価を行わなければならない。また、このリーク電流がメモリ回路のどの場所で、どの程度発生するかを予測することができないので、メモリ回路のデータ記憶部１の全域に亘ってこの評価を行わなければならない。これに要するテスト時間は、例えば２５６ｋｂｙｔｅのＲＯＭにおいて、
ｂｙｔｅ単位の読み出しを行えば、
０．０３３ｍｓｅｃ×２５６×１０２４＝８．６５ｓｅｃ      …（１）
という膨大なテスト時間を必要とする。仮に３２ｂｉｔ構成であったとしても、２．１６ｓｅｃを要することになりコストアップの原因となる。
【００２１】
【発明が解決しようとする課題】
上記したように、従来のマスクＲＯＭ等の大容量メモリ回路はリーク量の多少の変動が不良品の発生につながり、製造歩留まりを低下させるという問題があった。また、リーク量の変動は特にメモリ回路の低速動作に大きな影響を及ぼすので、低速動作を保証するために膨大なテスト時間が必要となり、マスクＲＯＭ等の大容量メモリ回路のコストアップの原因となっていた。
【００２２】
本発明は上記の問題点を解決すべくなされたもので、高速動作に悪影響を与えることなく、短時間に低速動作を保証することができるメモリ回路を提供することを目的とする。
【００２３】
【課題を解決するための手段】
本発明のメモリ回路は、短時間に低速動作を保証することができるプリチャージ電圧の電圧保持回路と、その動作を制御する制御信号入力端子と、テスト制御回路とを具備することを特徴とする。
【００２４】
具体的には本発明のメモリ回路は、プリチャージ電圧を保持する電圧保持回路を含む読み出し回路を備えたメモリ回路であって、前記電圧保持回路は、前記メモリ回路の低速動作において前記電圧保持回路を動作させ、前記メモリ回路の高速動作において前記電圧保持回路の動作を禁止する制御信号入力端子を具備し、かつ、低速テストモード動作においてメモリセルアレイの全てのカラムを選択し、全てのロウを非選択とするようにカラムデコーダ及びロウデコーダを制御するテスト制御回路を具備することを特徴とする。
【００２５】
好ましくは前記電圧保持回路は、前記プリチャージ電圧を保持するホールドトランジスタを備え、このホールドトランジスタのソースはプリチャージトランジスタのソースに接続され、このソース同士の接続点はカラムセレクタをなす選択トランジスタのドレインに接続され、前記ホールドトランジスタのドレインは前記プリチャージトランジスタのドレインに接続され、このドレイン同士の接続点はプリチャージ電源に接続されることを特徴とする。
【００２６】
また、好ましくは前記メモリ回路の低速動作において、前記電圧保持回路の制御信号入力端子に第１の電圧レベルのスローモード入力信号が入力され、このスローモード入力信号を受けて前記電圧保持回路の出力が前記プリチャージ電圧を保持するホールドトランジスタをオン状態にし、このオン状態のホールドトランジスタで前記プリチャージ電源と前記ビット線とが接続されることにより、前記ビット線にプリチャージされたプリチャージ電圧が保持され、
かつ前記メモリ回路の高速動作において、前記電圧保持回路の制御信号入力端子に第２の電圧レベルのスローモード入力信号が入力され、このスローモード入力信号を受けて前記電圧保持回路の出力が前記前記プリチャージ電圧を保持する前記ホールドトランジスタをオフ状態にし、このオフ状態のホールドトランジスタで前記プリチャージ電源と前記ビット線とが遮断されることを特徴とする。
【００２７】
さらに好ましくは、前記電圧保持回路における前記ホールドトランジスタはＰチャネル型トランジスタからなり、前記電圧保持回路は少なくともＮＡＮＤゲート回路を備え、前記ＮＡＮＤゲート回路は２入力ＮＡＮＤゲート回路であって、その一方の入力端子は反転入力端子であり、
前記電圧保持回路はインバータをさらに備え、前記Ｐチャネル型トランジスタのソースは前記インバータの入力端子に接続され、前記インバータの出力は前記２入力ＮＡＮＤゲート回路の前記一方の反転入力端子に接続され、前記電圧保持回路の制御信号入力端子をなすＮＡＮＤゲート回路の他方の入力端子にはスローモード入力信号が入力され、前記ＮＡＮＤゲート回路の出力端子は前記Ｐチャネル型トランジスタのゲートに接続され、前記Ｐチャネル型トランジスタのドレインはプリチャージ電圧に接続されることを特徴とする。
【００２８】
また、好ましくは前記プリチャージ電圧を保持する前記ホールドトランジスタのオン状態におけるドレイン電流は、前記メモリセルアレイを形成するセルトランジスタのリーク電流の和よりも大きく、かつ前記メモリセルアレイを形成するいずれか１つのセルトランジスタのオン状態におけるドレイン電流よりも小さいことを特徴とする。
【００２９】
また、好ましくは前記カラムデコーダ及びロウデコーダのテスト制御回路は、このテスト制御回路のテスト信号が前記第１の電圧レベルであれば前記カラムデコーダの出力はカラムセレクタの全ての選択トランジスタを選択状態とし、前記テスト信号が第１の電圧レベルであれば前記ロウデコーダの出力は前記メモリセルアレイの全てのセルトランジスタを非選択状態とし、
かつ、前記テスト制御回路のテスト信号が第２の電圧レベルであれば、前記カラムデコーダ及びロウデコーダはカラム入力アドレス信号及びロウアドレス入力信号に対応して前記メモリセルアレイのセルトランジスタを選択することを特徴とする。
【００３０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００３１】
図１は、本発明のＮＯＲ型マスクＲＯＭからなるメモリ回路の構成を示す図である。図１に示す本発明のメモリ回路の主要部は、先に図２を用いて説明した従来のメモリ回路と同様に、メモリセルアレイからなるデータ記憶部１と、カラムセレクタ２と、読み出し回路３ａから構成される。データ記憶部１とカラムセレクタ２の構成については図２と同一であるため、対応する部分に同一の参照番号を付して詳細な説明を省略する。
【００３２】
本発明のメモリセルアレイのワード線６にはロウデコーダ１９ａの出力が接続され、カラムセレクタ２の選択制御線８にはカラムデコーダ２０ａの出力が接続される。本発明のメモリ回路は、テスト動作において前記ロウデコーダ１９ａとカラムデコーダ２０ａとを制御するテスト制御回路２１を備えている。
【００３３】
また、本発明のメモリ回路は、図２と異なり読みだし回路３ａの内部にインバータ１３とＮＡＮＤゲート１４とホールドトランジスタ１６からなるプリチャージ電圧の電圧保持回路を備えている。
【００３４】
図１に示す読み出し回路３ａを用いて、本発明の第１の実施の形態について説明する。第１の実施の形態では、メモリ回路の低速動作におけるセルトランジスタ５のリーク量の変動に基づく読み出し誤りの発生と、その対策について説明する。
【００３５】
読み出しの対象として選択されたセルトランジスタＡ1 に対応して、カラムセレクタ２で選択されたビット線ＢＬ1 のリーク量によるディスチャージが大となれば、ビット線ＢＬ1 のプリチャージ電圧がメモリ回路のダイナミックな読み出し動作に必要な保持時間の経過前にディスチャージされてしまうので、セルトランジスタＡ1 に書き込まれた“１”データを“０”データとして読み出すことになり、メモリ回路の読み出し誤りを生じる。
【００３６】
特に、メモリ回路を低速で動作させる場合には、ビット線ＢＬ1 のプリチャージ電圧は長い保持時間を有することが要求され、メモリ回路をダイナミック動作させる際、低速動作の限界がこの保持時間に依存して定まることになる。セルトランジスタ５のリーク量の変動に基づく読み出し誤りの発生を防止するためには、プリチャージ期間の終了後も引き続きプリチャージ電源１２からセルトランジスタ５のリーク量を上回る電流を供給して、ビット線ＢＬ1 のプリチャージ電圧の低下を回避すれば良い。
【００３７】
このため、従来の読み出し回路３のプリチャージトランジスタ１０に対して、前記リーク量を上回る電流を選択されたビット線ＢＬ1 に供給するホールドトランジスタ１５と、そのゲート１６を制御するＮＡＮＤゲート１４を含むプリチャージ電圧の電圧保持回路を追加し、新たな読み出し回路３ａを形成した。前記ホールドトランジスタ１５は、プリチャージトランジスタ１０によりプリチャージされたビット線ＢＬ1 のハイレベルを保持する役割を果たすものである。なお、プリチャージトランジスタ１０のゲートに接続される制御線１１には読み出し制御回路４の出力が接続される。
【００３８】
次に読み出し回路３ａの動作を説明する。図２に示す従来の読み出し回路３では前記電圧保持回路が存在しないため、プリチャージ期間の終了後フローティング状態にされたビット線ＢＬ1 のハイレベルは前記リーク量により一定時間内にディスチャージされるので、ダイナミックな読み出し動作で選択されたセルトランジスタＡ1 の“１”データを読み出すためには、前記一定時間内にビット線ＢＬ1 のハイレベル状態を検出しなければならない。
【００３９】
しかし、第１の実施の形態では、プリチャージ電源１２でプリチャージ電圧に設定されたインバータ１３の入力側のハイレベルが、その出力側でローレベルになり、この出力ローレベルがＮＡＮＤゲート１４の一方の反転入力端子１７に接続され、このＮＡＮＤゲート１４の他方の入力端子１８にスローモード入力信号が入力される。このスローモード入力信号がハイレベルであれば、ＮＡＮＤゲート１４の出力はローレベルとなり、これをゲート１６で受けるホールドトランジスタ１５はオン状態となるので、プリチャージトランジスタ１０によるプリチャージ期間の終了後もこのフィードバック経路によりプリチャージされたビット線ＢＬ1 のハイレベルが保持される。
【００４０】
このように、ビット線ＢＬ1 のハイレベル状態が保持されるためには、ビット線ＢＬ1 に接続されたセルトランジスタＡ1 に“１”データが書き込まれ、かつ、ホールドトランジスタ１５のオン電流が、ビット線ＢＬ1 のリーク量に比べて大でなければならない。通常、トランジスタのドレイン電流の大きさは、トランジスタのソース・ドレイン接合のリーク電流に比べて極めて大なので、容易にホールドトランジスタ１５のオン電流をビット線ＢＬ1 のリーク量よりも大となるように設定することができる。
【００４１】
このとき、セルトランジスタＡ1 に“０”データが書き込まれていれば、セルトランジスタＡ1 はビット線ＢＬ1 に接続され、かつ、セルトランジスタＡ1 を選択するワード線ＷＬ1 のハイレベルにより、前記セルトランジスタＡ1 はオン状態となるので、前記ホールドトランジスタ１５により保持されたビット線ＢＬ1 のハイレベルは前記セルトランジスタＡ1 により接地され、“０”データの書き込み状態が検出される。
【００４２】
このように、ホールドトランジスタ１５のオン電流により保持されたビット線ＢＬ1 のハイレベルが、前記セルトランジスタＡ1 のオン電流により接地電位に遷移するためには、ホールドトランジスタ１５のドレイン電流が、セルトランジスタＡ1 のドレイン電流に比べて極めて小でなければならない。
【００４３】
すなわち、ホールドトランジスタ１５のドレイン電流がビット線ＢＬ1 のリーク量に比べて十分大であり、かつ、セルトランジスタＡ1 のドレイン電流に比べて十分小となるように設定されれば、プリチャージ終了後、読み出し回路３ａに設けた電圧保持回路を用いてプリチャージされたビット線ＢＬ1 のハイレベルを保持することにより、ディスチャージ時間によらず任意の低速度の範囲で“０”データ、及び“１”データの読み出し動作を行うことが可能になる。このようにしてセルトランジスタ５のリーク量による読み出し誤りの発生を防止し、低速動作におけるメモリ回路の歩留まり向上を図ることができる。
【００４４】
次に、再度図１に示す読み出し回路３ａを用いて本発明の第２の実施の形態について説明する。第２の実施の形態では、第１の実施の形態で述べたインバータ１３と、ＮＡＮＤゲート１４と、ホールドトランジスタ１５からなる前記電圧保持回路がメモリ回路の高速動作を妨げる問題とその対策について説明する。
【００４５】
メモリ回路の高速読み出しにおいて問題となるのは、図１の選択されたセルトランジスタＡ1 に“０”データが書き込まれ、そのドレインが選択されたビット線ＢＬ1 に接続されている時、この“０”データを読みだすために選択されたワード線ＷＬ1 をハイレベルとしてセルトランジスタＡ1 をオン状態とし、ビット線ＢＬ1 にプリチャージされたハイレベルをローレベル（接地）にディスチャージさせる際の遷移速度である。
【００４６】
このとき、プリチャージ期間の終了後も、ホールドトランジスタ１５を介してプリチャージ電源１２からビット線ＢＬ1 のプリチャージ電圧を保持するドレイン電流が流れているため、このドレイン電流分だけディスチャージに要する電流が増加し、このため、前記ビット線ＢＬ1 にプリチャージされたハイレベルが、セルトランジスタＡ1 を介してローレベルに遷移する遷移速度が低下する。
【００４７】
この遷移速度の低下を回避するためには、ＮＡＮＤゲート１４の一方の入力端子１８におけるスローモード入力信号をローレベルにし、ＮＡＮＤゲート１４の出力をハイレベルにして、ホールドトランジスタ１５を遮断状態にすればよい。このとき、ビット線ＢＬ1 に接続されたセルトランジスタＡ1 以外のセルトランジスタ５のリーク量により、ビット線ＢＬ1 のプリチャージ電圧が低下することになるが、高速読み出しに際しては、多少リークが発生しても誤動作に至る前に読み出し動作が終了することから、このプリチャージ電圧の低下がメモリ回路の歩留まり低下につながることはない。
【００４８】
すなわち、低速動作時には第１の実施の形態で述べたように、ＮＡＮＤゲート１４のスローモード入力信号をハイレベルとして、ビット線にプリチャージされたハイレベルを保持する電圧保持回路を動作させ、高速動作時にはスローモード入力信号をローレベルとして、読み出し速度が低下しないように前記電圧保持回路の動作を禁止すればよい。このようにすれば、広い動作速度範囲に亘って読み出し誤りを発生しないので、メモリ回路の歩留まりを大幅に向上させることが可能になる。
【００４９】
次に、図１に示すカラムデコーダ１９ａと、ロウデコーダ２０ａと、その動作を制御するテスト制御回路２１とを用いて、本発明の第３の実施の形態を説明する。第３の実施の形態では、低速動作におけるメモリ回路の評価時間を短縮する方法について説明する。
【００５０】
先に述べたように、例えばｂｙｔｅ単位の読み出し動作をデータ記憶部１の全域に対して行い、メモリ回路の低速動作を保証しようとすれば膨大なテスト時間が必要となる。しかし、低速動作の保証は必ずしもｂｙｔｅ単位に行う必要はなく、データ記憶部１において、“０”、“１”データが書き込まれたデータ記憶部１の全てのビット線９を一括してプリチャージし、メモリセルアレイに接続された全てのワード線６を用いて、全てのセルトランジスタ５を非選択（オフ状態）にし、これを一括して１回の低速の読み出し動作を行えばよい。なお、このとき読み出し回路３ａのスローモード入力信号をローレベルにして、前記電圧保持回路を遮断状態にすることが望ましい。
【００５１】
前記一括読み出し動作において、全てのセルトランジスタ５が非選択にされるので、特に大きなリーク電流の発生箇所が無ければセルトランジスタ５がビット線９に接続されていないことを示す“１”データが読み出されるはずである。もし、全てのセルトランジスタ５を非選択にしたにもかかわらずビット線９のプリチャージ電圧が保持されず、“０”データが読み出されれば、メモリセルアレイのいずれかに大きなリーク電流の発生箇所があることがわかる。
【００５２】
第３の実施の形態において、このような低速の一括読み出しテストは次のように行われる。図１に示すテスト制御回路２１からのテスト信号がハイレベルになれば、カラムデコーダ２０ａは選択制御線８を介してカラムセレクタ２につながる全ての選択トランジスタ７を選択（オン）状態にし、データ記憶部１の全てのビット線９を選択状態にする。
【００５３】
また、テスト制御回路２１からのテスト信号がハイレベルになれば、ロウデコーダ１９ａは全てのワード線６を非選択（ローレベル）にし、データ記憶部１の全てのセルトランジスタ５を非選択（オフ）状態にする。このようにして、低速動作の１サイクルを用いて１回の一括読み出しを行えばよい。
【００５４】
テスト制御回路２１を用いた１回の一括読み出しで“１”データが読み出されれば、記憶情報として“０”、“１”データが書き込まれたデータ記憶部１のリーク量は低速読み出しに対して問題のないレベルであることがわかる。このような１回の一括読み出しによるリークレベルのテストでは、データ記憶部１のどの場所で、どの程度リーク電流が発生したかを知ることはできないが、このテストを行えば、データ書き込み後のデータ記憶部１のリーク不良に関して十分な確度で不良品の選別を行うことができる。
【００５５】
先に述べたように、メモリ回路のテストにおいて長時間を要するのは、データ記憶部１の全域に亘って通常ｂｙｔｅ単位で繰り返し行われる低速動作のリーク量テストであるから、僅か１回の低速読み出しで良品／不良品の選別が可能な第３の実施の形態のテスト方法を用れば、大幅なテスト時間の短縮を図ることができる。
【００５６】
例えば、従来３２ｂｉｔ構成の２５６ｋｂｙｔｅＲＯＭにおいて低速動作の保証のため２．１６ｓｅｃを要していたが、第３の実施の形態のテスト方法を用れば、僅か０．０３３ｍｓｅｃのテスト時間で良品／不良品の選別を行うことができるので大幅なテストコストの削減を図ることができる。
【００５７】
なお、第３の実施の形態において、高速動作での読み出しはデータ記憶部１の全域に亘って行われるので、このとき“０”、“１”データが書き込まれたデータ記憶部１の全ビットの機能を確認することができる。
【００５８】
なお本発明は上記の実施の形態に限定されるものではない。例えば前記第１乃至第３の実施の形態において、読みだし回路３ａはインバータ１３と、一方の入力に反転入力端子を備えた２入力ＮＡＮＤゲート１４と、ホールドトランジスタ１５からなるプリチャージ電圧の電圧保持回路を備え、スローモード入力信号をハイレベルにして前記電圧保持回路を動作させていた。しかし、前記電圧保持回路の構成と動作は必ずしもこれに限定されるものではない。
【００５９】
前記電圧保持回路は、メモリ回路の低速動作において入力信号が第１の電圧レベルに設定され、この第１の電圧レベルの入力信号を受けて前記電圧保持回路の出力がプリチャージ電圧を保持するトランジスタをオン状態にし、このオン状態のトランジスタが前記プリチャージ電源と前記ビット線とを接続することによりプリチャージ電圧が保持され、メモリ回路の高速動作において入力信号が第２の電圧レベルに設定され、この第２の電圧レベルの入力信号を受けて前記電圧保持回路の出力がプリチャージ電圧を保持するトランジスタをオフ状態にし、このオフ状態のトランジスタが前記プリチャージ電源と前記ビット線とを遮断する作用があればよい。
【００６０】
また、前記第１、第２の実施の形態において、データ記憶部１のメモリセルアレイに含まれる１個のセルトランジスタＡ1 を例としてメモリ回路の高速及び低速読み出しについて説明したが、必ずしも読み出しの対象として１個のセルトランジスタを選定する必要はない。読み出しの対象として複数のセルトランジスタを用いる場合にも同様に実施されることはいうまでもない。
【００６１】
また、前記第１乃至第３の実施の形態において、セルトランジスタへの“０”データの書き込み状態を前記セルトランジスタのドレインが対応するビット線に接続されることで定義し、セルトランジスタへの“１”データの書き込み状態を前記セルトランジスタのドレインが対応するビット線に接続されないことで定義したが、逆に“０”データを非接続状態、“１”データを接続状態としても何等問題なく本発明を適用することができる。その他本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００６２】
【発明の効果】
上述したように本発明のメモリ回路によれば、プリチャージ終了後、読み出し回路に設けた電圧保持回路のスローモード入力信号をハイレベルとして、選択されたビット線ＢＬ1 のプリチャージ電圧を保持することにより、ディスチャージ時間によらず低速動作の任意の速度範囲で、データ記憶部に書き込まれた記憶情報の読み出しを行うことができる。
【００６３】
また、高速動作時には電圧保持回路のスローモード入力信号をローレベルとして、読み出し速度が低下しないように前記電圧保持回路の動作を禁止すれば、高速から低速までの広い動作速度範囲に亘って読み出し誤りを発生せず、メモリ回路の歩留まりを大幅に向上させることができる。
【００６４】
また、記憶情報が書き込まれたデータ記憶部において、全てのカラム（ビット線）を選択状態にしてプリチャージし、全てのロウ（ワード線につながるセルトランジスタ）を非選択にし、一括して１回の低速の読み出しによる低速動作テストを行えば、僅か１回の低速読み出し動作で良品／不良品の選別ができるので、大幅なテスト時間の短縮を図ることが可能になる。
【図面の簡単な説明】
【図１】本発明のＮＯＲ型マスクＲＯＭからなるメモリ回路の構成を示す図。
【図２】従来のＮＯＲ型マスクＲＯＭからなるメモリ回路の構成を示す図。
【符号の説明】
１…データ記憶部
２…カラムセレクタ
３、３ａ…読み出し回路
４…読み出し制御回路
５…セルトランジスタ
６…ワード線
７…選択トランジスタ
８…選択制御線
９…ビット線
１０…プリチャージトランジスタ
１１…制御線
１２…プリチャージ電源
１３…インバータ
１４…ＮＡＮＤゲート
１５…ホールドトランジスタ
１６…ＮＡＮＤゲートの出力端子
１７…ＮＡＮＤゲートの一方の端子
１８…ＮＡＮＤゲートの他方の端子
１９、１９ａ…ロウデコーダ
２０、２０ａ…カラムデコーダ
２１…テスト制御回路
【図１】
0003719902.tif 000002
【図２】
0003719902.tif 000003