(57)【特許請求の範囲】
【請求項１】
第１および第２データ入力端子と、
出力端子と、
第１から第３ノードと、
前記第１データ入力端子と前記第１ノードとの間に接続された第１のトランスミッションゲートと、
前記第２データ入力端子と前記第１ノードとの間に接続された第２のトランスミッションゲートと、
前記第１ノードに接続された入力ノードと前記第２ノードに接続された出力ノードとを有する第１のラッチ回路と、
前記第２および前記第３ノードとの間に接続された第３のトランスミッションゲートと、
前記第３のトランスミッションゲートと前記出力端子との間に接続された第１インバータとからなり、
前記第１のトランスミッションゲートは、第１の選択信号と基準信号とが入力される第１のＮＯＲ回路の出力により制御され、
前記第２のトランスミッションゲートは、第２の選択信号と前記基準信号とが入力される第２のＮＯＲ回路の出力により制御され、
前記第３のトランスミッションゲートは、前記基準信号により制御されることを特徴とするフリップフロップ回路。
【請求項２】
前記第３ノードに接続された入力ノードと前記第１インバータの入力に接続された出力ノードとを有する第２のラッチ回路とを含む請求項１に記載のフリップフロップ回路。
【請求項３】
前記第１から第３のトランスミッションゲートは、ｎチャネル電界効果トランジスタとｐチャネル電界効果トランジスタとで形成される請求項１に記載のフリップフロップ回路。
【請求項４】
前記ｎチャネル電界効果トランジスタとｐチャネル電界効果トランジスタは、相補的な制御信号が入力される請求項３に記載のフリップフロップ回路。
【請求項５】
前記第１のラッチ回路は第２インバータと第３インバータとを含み、
前記第２インバータの入力ノードは前記第１ノードと前記第３インバータの出力ノードに接続され、
前記第２インバータの出力ノードは前記第３インバータの入力ノードに接続される請求項１に記載のフリップフロップ回路。
【請求項６】
前記第３インバータはトライステートインバータである請求項５に記載のフリップフロップ回路。
【請求項７】
前記第２ラッチ回路は第４インバータと第５インバータとを含み、
前記第４インバータの入力ノードは前記第３ノードと前記第５インバータの出力ノードに接続され、
前記第４インバータの出力ノードは前記第５インバータの入力ノードに接続される請求項２に記載のフリップフロップ回路。
【請求項８】
前記第５インバータはトライステートインバータである請求項７に記載のフリップフロップ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は論理回路に係り、特にデータの選択機能を有するフリップフロップ回路として動作する論理回路に関する。
【０００２】
【従来の技術】
高速動作する論理回路を構成する場合、組合せ回路中にフリップフロップを挿入して組合せ回路をフリップフロップで区切られる複数のステージに分割し、各ステージで並列に処理を実行させる構成、すなわちパイプライン構成とすることが一般に知られている。パイプライン構成とすることによりスループットを向上させ、論理回路全体の高速動作を図ることができる。そのため、フリップフロップは論理回路を構成する基本回路となっている。
【０００３】
図２は、従来用いられてきたフリップフロップ回路の一例であり、５個のインバータＩＶ１〜ＩＶ５と、２個のトライステートインバータＴＩＶ１，ＴＩＶ２と、２個のトランスミッションゲートＴＧ１，ＴＧ２とから構成されている。このフリップフロップ回路は、回路動作の基準信号であるクロック信号ＣＬＫの立ち上がり時点での入力信号Ｉ１の電圧を取り込み、その信号を出力端子Ｏ１に出力し、再度クロック信号ＣＬＫが立ち上がるまで保持する機能を持つ。図３に、図２のフリップフロップ回路の真理値表を示す。
【０００４】
図２に示したフリップフロップ回路を実際に作成すると、図４のタイミングチャートに示すように、回路に伝播遅延があるため、クロック信号ＣＬＫの立ち上がりから一定の時間（遅延時間ｔｄ）だけずれて出力端子Ｏ１に信号が出力される。また、入力端子Ｉ１とデータを記憶するノードｎ１との間にも伝播遅延を持つ素子が介在するため、クロック信号ＣＬＫが立ち上がるよりも一定時間（セットアップ時間ｔｓ）以上前に入力端子Ｉ１への信号が確定していなくてはならない。
【０００５】
図５は、フリップフロップ回路Ｆ／Ｆ間に組合せ回路Ｃｏｍｂをはさんだパイプライン回路の例である。パイプライン回路では、フリップフロップ回路自身の遅延（遅延時間ｔｄとセットアップ時間ｔｓ）とフリップフロップ回路間の遅延時間（すなわち、組合せ回路の遅延時間ｔｃｏｍｂ）との和がパイプライン回路のサイクル時間ｔｃｙｃを決めている。そのため、これらの遅延時間をできるだけ短くすることが高速動作するパイプライン回路を設計する際に重要である。パイプライン回路のサイクル時間ｔｃｙｃは、次式のように決まる。
【０００６】
ｔｃｙｃ ＝ｔｓ＋ｔｄ＋ｔｃｏｍｂ …(１)
従って、論理回路を高速に動作させるには、このサイクル時間ｔｃｙｃを短くすることが必要である。しかし、大規模集積回路（ＬＳＩ）に目的の論理機能を持たせるためには、組合せ回路Ｃｏｍｂを削減することはできず、また１素子あたりの遅延時間もフリップフロップ回路Ｆ／Ｆに比べ小さい。そこで、フリップフロップ回路の高速化が、論理回路の高速化を達成する上で必要とされている。
【０００７】
フリップフロップ回路を用いた論理回路の高速化手法に、フリップフロップ回路中に機能を付加する構成が知られている。たとえば、特開平７−２３１２４６号公報や特開平６−４５８７９号公報などに開示されている。
【０００８】
特開平７−２３１２４６号公報は、フリップフロップ回路の構成要素であるラッチ回路に論理積否定（ＮＡＮＤ）の機能を持たせた例である。このＮＡＮＤの機能を有するラッチ回路を用いてフリップフロップ回路を構成した場合、図２に示したインバータＩＶ３あるいはインバータＩＶ５をＮＡＮＤ素子に置き換えたような形のフリップフロップ回路となる。この置き換えにより、ＮＡＮＤ機能を有するフリップフロップ回路を実現している。
【０００９】
また、特開平６−４５８７９号公報は、フリップフロップ回路にデータの選択機能を持たせた例である。この例では、マスター・スレーブ型のフリップフロップ回路を対象としており、マスター部に複数のデータをラッチする機構と、そのうちの一つを選択してスレーブ側に供給する機構を追加することによりデータ選択機能を有するフリップフロップ回路を実現している。
【００１０】
【発明が解決しようとする課題】
しかしながら、前述した特開平６−４５８７９号公報に開示された従来のデータ選択機能付きフリップフロップ回路では、データを保持する回路が３箇所に必要となるため、面積が大きくなる。さらに、選択できるデータ数は２つである。
【００１１】
そこで、本発明の目的は、２つのデータを選択できるデータ選択機能を持つにもかかわらず動作速度が従来のフリップフロップ回路と同等であり、かつ、従来のデータ選択機能付きフリップフロップ回路と比べて面積が小さいデータ選択機能付きフリップフロップ回路として動作する論理回路を提供することである。
また、３個以上のデータが選択できるデータ選択機能付きフリップフロップ回路として動作する論理回路を提供することも本発明の目的である。
【００１２】
【課題を解決するための手段】
本発明に係る第１の論理回路は、第１および第２のデータ入力端子と、第１および第２の選択信号入力端子と、基準信号入力端子と、出力端子とを有し、前記第１および第２のデータ入力端子に入力された第１および第２のデータのどちらかを、前記第１および第２の選択信号入力端子に入力された互いに反転した選択信号により選択し、前記基準信号入力端子に入力された基準信号に同期して前記選択信号により選択されたデータを前記出力端子から出力するように構成した論理回路であって、２入力のデータ選択機能付きフリップフロップ回路として動作する。
【００１３】
この第１の論理回路は、以下のように構成する。すなわち、出力部が第３のトランスミッションゲート（例えば、図６の回路で言えば、トランスミッションゲートＴＧ１１である。以下、図６と対応する構成部分には、その参照符号を付して説明する。）に接続された第１のインバータＩＶ１０と、出力部が前記出力端子Ｏ１に接続された第２のインバータＩＶ１１と、一方の入力に前記第１の選択信号入力端子／ｓｅｌが接続され、他方の入力に前記基準信号ＣＬＫが接続された第１の論理和否定回路１２ａと、一方の入力に前記第２の選択信号入力端子ｓｅｌが接続され、他方の入力に前記基準信号が接続された第２の論理和否定回路１２ｂと、前記第１のデータ入力端子Ｉ１と前記第１のインバータの入力部との間に接続され、前記第１の論理和否定回路の出力に基づいて制御される第１のトランスミッションゲートＴＧ１０ａと、前記第２のデータ入力端子Ｉ２と前記第１のインバータの入力部との間に接続され、前記第２の論理和否定回路の出力に基づいて制御される第２のトランスミッションゲートＴＧ１０ｂと、前記第１および第２のインバータの間に接続され、前記基準信号入力端子に入力された基準信号に基づいて制御される第３のトランスミッションゲートＴＧ１１とから構成したことを特徴とするものである。
【００１４】
上述した第１の論理回路において、前記第１、第２、第３のトランスミッションゲートを、例えば、図１４の回路のように、ｎチャネル電界効果トランジスタとｐチャネル電界効果トランジスタで構成する場合、前記第１および第２のトランスミッションゲートを制御するための前記第１および第２の論理和否定回路に基づく信号は、それぞれ前記第１および第２の論理和否定回路の出力信号と該出力信号を反転した信号とし、前記第３のトランスミッションゲートを制御するための前記基準信号に基づく信号は、前記基準信号と該基準信号を反転した信号とすればよい。
【００１５】
さらに、前記第１のインバータＩＶ１０とループを形成する第１のトライステートインバータを設けて第１のラッチ回路を構成し、前記第２のインバータＩＶ１１の入力部に、第２のトライステートインバータと第３のインバータからなる第２のラッチ回路を設けてもよい。
【００１６】
また、本発明に係る第２の論理回路は、第１、第２、第３、および第４のデータ入力端子と、第１、第２、第３、および第４の選択信号入力端子と、第１および第２のゲート入力端子と、第１および第２のゲート選択端子と、基準信号入力端子と、出力端子とを有し、前記第１および第２のデータ入力端子に入力されたデータのどちらかを前記第１および第２の選択信号入力端子に入力された互いに反転した第１および第２の選択信号により選択し、前記第３および第４のデータ入力端子に入力されたデータのどちらかを前記第３および第４の選択信号入力端子に入力された互いに反転した第３および第４の選択信号により選択し、前記第１および第２のゲート入力端子に入力されたゲート入力データのどちらかを前記第１および第２のゲート選択端子に入力された互いに反転した第１および第２のゲート選択信号により選択する。そして、前記第１および第２の選択信号により選択されたデータと前記第３および第４の選択信号により選択されたデータのどちらかを、前記第１および第２のゲート選択信号により選択されたゲート入力データにより選択して、前記基準信号入力端子に入力された基準信号に同期して出力端子より出力するように構成した論理回路であって、４入力のデータ選択機能付きフリップフロップ回路として動作する。
【００１７】
この第２の論理回路は、以下のように構成する。すなわち、前記第１および第２のデータ入力端子（例えば、図１０の回路で言えば、入力端子ｄ１_１，ｄ１_２である。以下、図１０と対応する構成部分には、その参照符号を付して説明する。）に入力されたデータを選択する回路は、出力部が第１のトランスミッションゲートＴＧ１１ａに接続された第１のインバータＩＶ１０ａと、一方の入力に前記第１の選択信号入力端子／ｓｅｌ１が接続され、他方の入力に前記基準信号ＣＬＫが接続された第１の論理和否定回路１２ａと、一方の入力に前記第２の選択信号入力端子ｓｅｌ１が接続され、他方の入力に前記基準信号が接続された第２の論理和否定回路１２ｂと、前記第１のデータ入力端子と前記第１のインバータの入力部との間に接続され、前記第１の論理和否定回路の出力に基づいて制御される第２のトランスミッションゲートＴＧ１０ａと、前記第２のデータ入力端子と前記第１のインバータ入力部との間に接続され、前記第２の論理和否定回路の出力に基づいて制御される第３のトランスミッションゲートＴＧ１０ｂとで構成し、
前記第３および第４のデータ入力端子ｄ２_１，ｄ２_２に入力されたデータを選択する回路は、出力部が第４のトランスミッションゲートＴＧ１１ｂに接続された第２のインバータＩＶ１０ｂと、一方の入力に前記第３の選択信号入力端子／ｓｅｌ２が接続され、他方の入力に前記基準信号が接続された第３の論理和否定回路１２ｃと、一方の入力に前記第４の選択信号入力端子ｓｅｌ２が接続され、他方の入力に前記基準信号が接続された第４の論理和否定回路１２ｄと、前記第３のデータ入力端子と前記第２のインバータの入力部との間に接続され、前記第３の論理和否定回路の出力に基づいて制御される第５のトランスミッションゲートＴＧ１０ｃと、前記第４のデータ入力端子と前記第２のインバータの入力部との間に接続され、前記第４の論理和否定回路の出力に基づいて制御される第６のトランスミッションゲートＴＧ１０ｄとで構成し、
前記第１および第２のゲート入力端子ｇ１，ｇ２に入力されたゲート入力データを選択する回路は、第３のインバータＩＶ１０ｇと、一方の入力に前記第１のゲート選択端子／ｇｓｅｌが接続され、他方の入力に前記基準信号が接続された第５の論理和否定回路１２ｇａと、一方の入力に前記第２のゲート選択端子ｇｓｅｌが接続され、他方の入力に前記基準信号が接続された第６の論理和否定回路１２ｇｂと、前記第１のゲート入力端子と前記第３のインバータの入力部との間に接続され、前記第５の論理和否定回路の出力に基づいて制御される第７のトランスミッションゲートＴＧ１０ｇａと、前記第２のゲート入力端子と前記第３のインバータの入力部との間に接続され、前記第６の論理和否定回路の出力に基づいて制御される第８のトランスミッションゲートＴＧ１０ｇｂとで構成し、
前記選択されたゲート入力データにより前記第１および第２の選択信号／ｓｅｌ１，ｓｅｌ１と第３および第４の選択信号／ｓｅｌ２，ｓｅｌ２により選択されたどちらかのデータを選択する回路は、一方の入力に前記第７のトランスミッションゲートの出力が接続され、他方の入力に前記基準信号が接続され、出力が前記第１のトランスミッションゲートＴＧ１１ａの制御ゲートに接続された第７の論理和否定回路１４ｇａと、一方の入力に前記第３のインバータの出力が接続され、他方の入力に前記基準信号が接続され、出力が前記第４のトランスミッションゲートＴＧ１１ｂの制御ゲートに接続された第８の論理和否定回路ＮＯＲ１４ｇｂとで構成し、
前記選択されたゲート入力データにより選択されたデータを前記出力端子に出力するための、入力部が前記第１のトランスミッションゲートと前記第４のトランスミッションゲートに接続され、出力部が前記出力端子に接続された第４のインバータＩＶ１１とで構成したことを特徴とするものである。
【００１８】
上述した第２の論理回路において、前記第１から第８のトランスミッションゲートを、例えば、図１０の回路のように、ｎチャネル電界効果トランジスタとｐチャネル電界効果トランジスタで構成する場合、前記第１のトランスミッションゲートＴＧ１１ａを制御する信号は、前記第７の論理和否定回路１４ｇｂの出力信号と該出力を反転した信号とし、前記第２のトランスミッションゲートＴＧ１０ａを制御する信号は、前記第１の論理和否定回路１２ａの出力信号と該出力を反転した信号とし、前記第３のトランスミッションゲートＴＧ１０ｂを制御する信号は、前記第２の論理和否定回路１２ｂの出力信号と該出力を反転した信号とし、前記第４のトランスミッションゲートＴＧ１１ｂを制御する信号は、前記第８の論理和否定回路１４ｇｂの出力信号と該出力を反転した信号とし、前記第５のトランスミッションゲートＴＧ１０ｃを制御する信号は、前記第３の論理和否定回路１２ｃの出力信号と該出力を反転した信号とし、前記第６のトランスミッションゲートＴＧ１０ｄを制御する信号は、前記第４の論理和否定回路１２ｄの出力信号と該出力を反転した信号とし、前記第７のトランスミッションゲートＴＧ１０ｇａを制御する信号は、前記第５の論理和否定回路１２ｇａの出力信号と該出力を反転した信号とし、前記第８のトランスミッションゲートＴＧ１０ｇｂを制御する信号は、前記第６の論理和否定回路１２ｇｂの出力信号と該出力を反転した信号とすればよい。
【００１９】
さらに、前記第１のインバータＩＶ１０ａとループを形成する第１のトライステートインバータＴＩＶ１１ａを設けて第１のラッチ回路を構成し、前記第２のインバータＩＶ１０ｂとループを形成する第２のトライステートインバータＴＩＶ１１ｂを設けて第２のラッチ回路を構成し、前記第３のインバータＩＶ１０ｇとループを形成する第３のトライステートインバータＴＩＶ１１ｇを設けて第３のラッチ回路を構成し、前記第４のインバータＩＶ１１の入力部に第４のトライステートインバータＴＩＶ１２と第５のインバータＩＶ１２からなる第４のラッチ回路を設けてもよい。
【００２０】
また、本発明に係る第３の論理回路は、第１、第２、第３、および第４のデータ入力端子と、第１、第２、第３、第４、および第５の選択信号入力端子と、基準信号入力端子と、出力端子とを有し、前記第１および第２のデータ入力端子に入力されたデータのどちらかを前記第１および第２の選択信号入力端子に入力された互いに反転した第１および第２の選択信号により選択し、前記第３および第４のデータ入力端子に入力されたデータのどちらかを前記第３および第４の選択信号入力端子に入力された互いに反転した第３および第４の選択信号により選択する。そして、前記第１および第２の選択信号により選択されたデータと前記第３および第４の選択信号により選択されたデータのどちらかを、前記第５の選択信号入力端子に入力された第５の選択信号により選択して、前記基準信号入力端子に入力された基準信号に同期して出力端子より出力するように構成した論理回路であって、４入力のデータ選択機能付きフリップフロップ回路として動作する。
【００２１】
この第３の論理回路は、以下のように構成する。すなわち、前記第１および第２のデータ入力端子（例えば、図１５の回路で言えば、入力端子ｄ１_１，ｄ１_２である。以下、図１５と対応する構成部分には、その参照符号を示して説明する。）に入力されたデータを選択する回路は、出力部が第１のトランスミッションゲートＴＧ１１ａに接続された第１のインバータＩＶ１０ａと、一方の入力に前記第１の選択信号入力端子／ｓｅｌ１が接続され、他方の入力に前記基準信号ＣＬＫが接続された第１の論理和否定回路１２ａと、一方の入力に前記第２の選択信号入力端子ｓｅｌ１が接続され、他方の入力に前記基準信号が接続された第２の論理和否定回路１２ｂと、前記第１のデータ入力端子と前記第１のインバータの入力部との間に接続され、前記第１の論理和否定回路の出力に基づいて制御される第２のトランスミッションゲートＴＧ１０ａと、前記第２のデータ入力端子と前記第１のインバータの入力部との間に接続され、前記第２の論理和否定回路の出力に基づいて制御される第３のトランスミッションゲートＴＧ１０ｂとで構成し、
前記第３および第４のデータ入力端子ｄ２_１，ｄ２_２に入力されたデータを選択する回路は、出力部が第４のトランスミッションゲートＴＧ１１ｂに接続された第２のインバータＩＶ１０ｂと、一方の入力に前記第３の選択信号入力端子／ｓｅｌ２が接続され、他方の入力に前記基準信号が接続された第３の論理和否定回路１２ｃと、一方の入力に前記第４の選択信号入力端子ｓｅｌ２が接続され、他方の入力に前記基準信号が接続された第４の論理和否定回路１２ｄと、前記第３のデータ入力端子と前記第２のインバータの入力部との間に接続され、前記第３の論理和否定回路の出力に基づいて制御される第５のトランスミッションゲートＴＧ１０ｃと、前記第４のデータ入力端子と前記第２のインバータの入力部との間に接続され、前記第４の論理和否定回路の出力に基づいて制御される第６のトランスミッションゲートＴＧ１０ｄとで構成し、
前記第１および第２の選択信号と第３および第４の選択信号により選択されたどちらかのデータを選択する回路は、第３のインバータＩＶ１０ｇと、入力部が前記第５の選択信号入力端子ｓｅｌ３に接続され、出力部が前記第３のインバータの入力部に接続された第７のトランスミッションゲートＴＧ１０ｇと、一方の入力に前記第７のトランスミッションゲートの出力が接続され、他方の入力に前記基準信号が接続され、出力が前記第１のトランスミッションゲートＴＧ１１ａの制御ゲートに接続された第５の論理和否定回路１４ｇａと、一方の入力に前記第３のインバータの出力が接続され、他方の入力に前記基準信号が接続され、出力が前記第４のトランスミッションゲートＴＧ１１ｂの制御ゲートに接続された第６の論理和否定回路１４ｇｂとで構成し、
前記選択されたデータを前記出力端子に出力するための、入力部が前記第１のトランスミッションゲートと前記第４のトランスミッションゲートに接続され、出力部が前記出力端子に接続された第４のインバータＩＶ１１とで構成したことを特徴とするものである。
【００２２】
上述した第３の論理回路において、前記第１から第７のトランスミッションゲートを、例えば、図１５の回路のように、それぞれｎチャネル電界効果トランジスタとｐチャネル電界効果トランジスタで構成する場合、前記第１のトランスミッションゲートＴＧ１１ａを制御する信号は、前記第５の論理和否定回路１４ｇａの出力信号と該出力を反転した信号とし、前記第２のトランスミッションゲートＴＧ１０ａを制御する信号は、前記第１の論理和否定回路１２ａの出力信号と該出力を反転した信号とし、前記第３のトランスミッションゲートＴＧ１０ｂを制御する信号は、前記第２の論理和否定回路１２ｂの出力信号と該出力を反転した信号とし、前記第４のトランスミッションゲートＴＧ１１ｂを制御する信号は、前記第６の論理和否定回路１４ｇｂの出力信号と該出力を反転した信号とし、前記第５のトランスミッションゲートＴＧ１０ｃを制御する信号は、前記第３の論理和否定回路１２ｃの出力信号と該出力を反転した信号とし、前記第６のトランスミッションゲートＴＧ１０ｄを制御する信号は、前記第４の論理和否定回路１２ｄの出力信号と該出力を反転した信号とし、前記第７のトランスミッションゲートＴＧ１０ｇを制御する信号は、前記基準信号と該基準を反転した信号とすればよい。
【００２３】
さらに、前記第１のインバータＩＶ１０ａとループを形成する第１のトライステートインバータＴＩＶ１１ａを設けて第１のラッチ回路を構成し、前記第２のインバータＩＶ１０ｂとループを形成する第２のトライステートインバータＴＩＶ１１ｂを設けて第２のラッチ回路を構成し、前記第３のインバータＩＶ１０ｇとループを形成する第３のトライステートインバータＴＩＶ１１ｇを設けて第３のラッチ回路を構成し、前記第４のインバータＩＶ１１の入力部に第４のトライステートインバータＴＩＶ１２と第５のインバータＩＶ１２からなる第４のラッチ回路を設けてもよい。
【００２４】
【発明の実施の形態】
本発明に係る論理回路の好適な実施の形態について説明する。なお、以下の説明において、端子名を表わす参照符号は同時に配線名、信号名も兼ね、電源の場合はその電圧値も兼ねるものとする。
【００２５】
図６に示すように、本発明に係る論理回路は２個のインバータＩＶ１０，ＩＶ１１と、２個の論理和否定（ＮＯＲ）回路１２ａ，１２ｂと、ｎチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）ｍ１，ｍ４，ｍ１１でそれぞれ構成される３個のトランスミッションゲートＴＧ１０ａ，ＴＧ１０ｂ，ＴＧ１１とから成る。第１の入力データ端子Ｉ１と内部ノードｎ１との間にソース・ドレイン経路が接続されたＮＭＯＳトランジスタｍ１のゲートは、選択信号／ｓｅｌとクロック信号ＣＬＫを入力とするＮＯＲ回路１２ａの出力により制御される。また、第２の入力端子Ｉ２と内部ノードｎ１との間にソース・ドレイン経路が接続されたＮＭＯＳトランジスタｍ１１のゲートは、選択信号ｓｅｌとクロック信号ＣＬＫを入力とするＮＯＲ回路１２ｂの出力により制御される。ここで斜線“／”は、否定或いは反転を意味する「バー」記号の代用である。また、インバータＩＶ１０，ＩＶ１１間にソース・ドレイン経路が接続されたＮＭＯＳトランジスタｍ４のゲートは、クロック信号ＣＬＫにより制御される。
【００２６】
このように構成される論理回路は、クロック信号ＣＬＫの立ち上がりに同期して２つの入力データＩ１，Ｉ２のうちのどちらかの信号を取り込み、その信号をフリップフロップ回路の出力端子Ｏ１から出力するという入力データの選択機能を持つフリップフロップ回路（以下、機能付きフリップフロップ回路と呼ぶ）として動作する。入力データＩ１，Ｉ２のどちらのデータを取り込むかは、選択信号ｓｅｌ，／ｓｅｌにより決定され、選択信号ｓｅｌがハイレベルの時には入力端子Ｉ１のデータを取り込み、選択信号／ｓｅｌがハイレベルの時には入力端子Ｉ２のデータを取り込む。
【００２７】
このデータ選択の機能付きフリップフロップ回路の真理値表を図７に、等価回路を図９に示す。等価回路は、２入力のデータ選択回路ＳＥＬとＤ型フリップフロップ回路ＤＦＦとの縦続回路で表わされる。
【００２８】
この機能付きフリップフロップ回路の特徴は、データ選択機能を追加しているにもかかわらず、データ入力端子Ｉ１，Ｉ２から出力端子Ｏ１までのそれぞれの遅延時間が、図２に示した従来型フリップフロップ回路と変わらない点である。
【００２９】
図２の従来型フリップフロップ回路では、入力端子Ｉ１から出力端子Ｏ１まで信号が伝播するまでに伝播する素子は、トランスミッションゲートＴＧ１、インバータＩＶ３、トランスミッションゲートＴＧ２、インバータＩＶ４の計４個の論理ゲートである。
【００３０】
これに対して、図６に示した機能付きフリップフロップ回路の構成では、入力端子Ｉ１（Ｉ２）から出力端子Ｏ１までの信号経路中の素子は、トランスミッションゲートＴＧ１０ａ（ＴＧ１０ｂ）、インバータＩＶ１０、トランスミッションゲートＴＧ１１、インバータＩＶ１１と、従来型フリップフロップ回路と同様に計４個の論理ゲートである。
【００３１】
このため、本実施の形態の機能付きフリップフロップ回路を用いて回路を構成すると、従来型フリップフロップ回路を用いた場合に比べ、同じ遅延時間のままデータ選択機能を追加できるという利点がある。
【００３２】
すなわち、本発明の好適な実施形態の論理回路は、基本的には、図２に示した従来のＤ型フリップフロップにおけるマスター部のトランスミッションゲートＴＧ１の部分を、トランスミッションゲートＴＧ１０ａ，ＴＧ１０ｂと２重化し、どちらか一方のトランスミッションゲートだけがスレーブ部にデータを供給するようにＮＯＲ回路１２ａ，１２ｂにより制御論理を加えることにより、遅延時間の増加なしに２入力データの選択機能付きＤ型フリップフロップを実現したものである。
【００３３】
通常、パイプライン回路では図５に示した構成のように従来型フリップフロップ回路Ｆ／Ｆの間に組合せ回路Ｃｏｍｂを挟み、全体回路を構成する。全体回路のサイクル時間ｔｃｙｃが、（フリップフロップ回路のセットアップ時間ｔｓ）＋（フリップフロップ回路の遅延時間ｔｄ）＋（組合せ回路の遅延時間ｔｃｏｍｂ）で決まることは、前述したとおりである。
【００３４】
ここで、図８（ａ）の従来型フリップフロップ回路Ｆ／Ｆとその前段のセレクタ回路ＳＥＬの部分を、図８（ｂ）に示したように上述したデータ選択の機能付きフリップフロップ回路に置き換えると、フリップフロップの遅延ｔｄに関しては置き換えの前後で特に変わらないが、組合せ回路Ｃｏｍｂの遅延ｔｃｏｍｂがセレクタＳＥＬの分だけ短くなる。そのため、サイクル時間ｔｃｙｃもセレクタ１段分だけ短くすることが可能であり、全体回路の高速化ができる。
【００３５】
また、２入力データ選択機能を有する特開平６−４５８７９号公報に記載の機能付きフリップフロップ回路では、データを保持する回路が３箇所に必要だったが、このデータ保持回路が図６の回路構成では不要なので、そのぶん面積を小さくできる利点がある。
【００３６】
また図６では、トランスミッションゲートＴＧ１０ａ，ＴＧ１０ｂ，ＴＧ１１をそれぞれＮＭＯＳトランジスタだけで構成した場合を示したが、トランスミッションゲートの動作がＮＭＯＳトランジスタのしきい値で制限されないように、ＮＭＯＳトランジスタに並列にｐチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称する）を設けたＣＭＯＳ構成としても良いことは言うまでもない。その場合、ＰＭＯＳトランジスタのゲートを駆動するために、ＮＭＯＳトランジスタのゲートを駆動する信号と反対の反転信号を生成するインバータを設ける必要がある。
【００３７】
ここで、図６の回路を、トランジスタ記号を用いた回路で表わせば図１のようになる。なお、図１において、参照符号１は第１の動作電位点（通常は回路に供給される電源電圧）、２は第２の動作電位点（通常は接地電圧）であり、ｎ１〜ｎ７は内部ノードを示している。図６におけるインバータＩＶ１０を電源電圧１と接地電圧２との間に設けたＰＭＯＳトランジスタｍ２とＮＭＯＳトランジスタｍ３からなるＣＭＯＳインバータで構成し、インバータＩＶ１１をＰＭＯＳトランジスタｍ５とＮＭＯＳトランジスタｍ６からなるＣＭＯＳインバータで構成し、ＮＯＲ回路１２ａをＰＭＯＳトランジスタｍ７，ｍ８とＮＭＯＳトランジスタｍ９，ｍ１０で構成し、ＮＯＲ回路１２ｂをＰＭＯＳトランジスタｍ１２，ｍ１３とＮＭＯＳトランジスタｍ１４，ｍ１５で構成している。
【００３８】
そして、選択信号入力端子／ｓｅｌをＰＭＯＳトランジスタｍ８とＮＭＯＳトランジスタｍ１０のゲートに接続し、選択信号入力端子ｓｅｌをＰＭＯＳトランジスタｍ１３とＮＭＯＳトランジスタｍ１５のゲートに接続し、クロック入力端子ＣＬＫをＰＭＯＳトランジスタｍ７，ｍ１２とＮＭＯＳトランジスタｍ４，ｍ９，ｍ１４のゲートに接続することにより、図６に示した回路が実現できる。
【００３９】
なお、図１において、図６と同じ構成部分には同じ参照符号を付してある。後述する実施例で用いる図においても、同様である。
【００４０】
ここで、用いる回路の論理ゲート表現とトランジスタ記号表現との対応を、図１７に示しておく。同図（ａ）はインバータ、（ｂ）はＮＯＲゲート、（ｃ）はトライステートインバータである。
【００４１】
【実施例】
次に、本発明に係る論理回路の具体的な実施例につき、添付図面を参照しながら以下詳細に説明する。
【００４２】
＜実施例１＞
図１４は本発明に係る論理回路の一実施例を示す回路図であり、２つの入力データの選択機能を持つフリップフロップ回路を構成した場合の実施例である。実施の形態で述べた図１及び図６の基本的な回路構成を用いているが、図６のトランスミッションゲートＴＧ１０ａ，ＴＧ１０ｂ，ＴＧ１１をＣＭＯＳで構成し、インバータＩＶ１０とトライステートインバータとでループを構成したラッチ回路を設け、インバータＩＶ１１の入力部分に出力Ｏ１を安定に取り出すためにＣＭＯＳインバータとトライステートインバータからなるラッチ回路を設けている点が相違する。
【００４３】
具体的には、トランスミッションゲートＴＧ１０ａを構成するＰＭＯＳトランジスタｍ１６のゲートへノードｎ４の反転信号を供給するための、ＰＭＯＳトランジスタｍ１７とＮＭＯＳトランジスタｍ１８からなるＣＭＯＳインバータＩＶ９ａを設ける。同様にトランスミッションゲートＴＧ１０ｂを構成するＰＭＯＳトランジスタｍ１９のゲートへノードｎ５の反転信号を供給するための、ＰＭＯＳトランジスタｍ２０とＮＭＯＳトランジスタｍ２１からなるＣＭＯＳインバータＩＶ９ｂを設ける。
【００４４】
また、ＰＭＯＳトランジスタｍ２３，ｍ２４とＮＭＯＳトランジスタｍ２５，ｍ２６からなるトライステートインバータＴＩＶ１１と、ＰＭＯＳトランジスタｍ２とＮＭＯＳトランジスタｍ３からなるＣＭＯＳインバータＩＶ１０とでラッチ回路を構成する。さらに、ＰＭＯＳトランジスタｍ２７，ｍ２８とＮＭＯＳトランジスタｍ２９，ｍ３０からなるトライステートインバータＴＩＶ１２と、ＰＭＯＳトランジスタｍ３１とＮＭＯＳトランジスタｍ３２からなるＣＭＯＳインバータＩＶ１２とでラッチ回路を構成する。
【００４５】
さらに、クロック信号の反転信号入力端子／ＣＬＫを設け、クロック反転信号／ＣＬＫを、トランスミッションゲートＴＧ１１を構成するＰＭＯＳトランジスタｍ２２と、トライステートインバータＴＩＶ１１を構成するＰＭＯＳトランジスタｍ２３と、トライステートインバータＴＩＶ１２を構成するＮＭＯＳトランジスタｍ３０の各ゲートに供給する。
【００４６】
なお、上記クロックの反転信号／ＣＬＫは、図２のように、クロック信号入力端子ＣＬＫにインバータを接続して反転信号を取り出す構成としても良い。また図１４において、参照符号ｎ１〜ｎ８は内部ノードを示している。
【００４７】
このように構成した本実施例の論理回路は、図１及び図６の回路と同様に、クロック信号ＣＬＫの立ち上がりに同期して入力データＩ１とＩ２のうちのどちらかの信号を取り込み、その信号を出力端子Ｏ１に出力する２入力データの選択機能を有する機能付きフリップフロップ回路として動作する。
【００４８】
入力データＩ１とＩ２のどちらのデータを取り込むかは、選択信号ｓｅｌと／ｓｅｌにより決定され、選択信号ｓｅｌがハイレベルの時には入力端子Ｉ１のデータを取り込み、選択信号／ｓｅｌがハイレベルの時には入力端子Ｉ２のデータを取り込む。選択信号ｓｅｌと／ｓｅｌは、互いに反転した信号である。この図１４に示した機能付きフリップフロップ回路の真理値表は、図１及び図６の回路で示した図７の真理値表と同じであるので省略する。
【００４９】
本実施例の機能付きフリップフロップ回路も、図１及び図６の回路と同様にデータ選択機能を追加しているにもかかわらず、入力端子Ｉ１やＩ２から出力端子Ｏ１までの遅延時間が、図２に示した従来型フリップフロップ回路と変わらない点である。すなわち、図１４の機能付きフリップフロップ回路では、入力端子Ｉ１から出力端子Ｏ１までの経路中の素子は、ＭＯＳトランジスタｍ１とｍ１６からなるトランスミッションゲートＴＧ１０ａ、ＭＯＳトランジスタｍ２とｍ３からなるインバータＩＶ１０、ＭＯＳトランジスタｍ４とｍ２２からなるトランスミッションゲートＴＧ１１、ＭＯＳトランジスタｍ５とｍ６とからなるインバータＩＶ１１と、計４個の論理ゲートであり、従来例と同じである。
【００５０】
なお、図１４の入力端子Ｉ２から出力端子Ｏ１までの経路中の素子も、ＭＯＳトランジスタｍ１１とｍ１９からなるトランスミッションゲートＴＧ１０ｂ、ＭＯＳトランジスタｍ２とｍ３からなるインバータＩＶ１０、ＭＯＳトランジスタｍ４とｍ２２からなるトランスミッションゲートＴＧ１１、ＭＯＳトランジスタｍ５とｍ６とからなるインバータＩＶ１１と、計４個の論理ゲートである。
【００５１】
図２と比較すると、図１４に示した回路中での中間ノードｎ１の容量が、このノードに接続している回路の量が増加しているため、図２に示した従来型フリップフロップ回路に比べて、データ選択機能付きフリップフロップ回路の方が増加している。そのため、内部ノードｎ１の前後の回路での遅延時間が多少大きくなるが、それ以外の部分では回路的に全く等価であり、遅延時間も（セットアップ時間ｔｓ、遅延時間ｔｄともに）ほぼ同じとなる。
【００５２】
従って、本実施例のデータ選択機能付きフリップフロップ回路を用いて回路を構成すると、従来型フリップフロップ回路を用いた場合に比べ、同じ遅延時間のままで、データ選択機能を追加できるという利点がある。
【００５３】
また、入力データ選択機能を有する特開平６−４５８７９号公報に記載の機能付きフリップフロップ回路と比べ、図１４の回路構成ではデータを保持するラッチ回路が２箇所と少ないので、そのぶん面積を小さくできる利点がある。
【００５４】
＜実施例２＞
図１０は本発明に係る論理回路の別の実施例を示す図であり、論理ゲートで表わした回路図である。本実施例は、前述した実施例１の図１４に示した２入力のデータ選択機能付きフリップフロップ回路を元に、４入力のデータ選択機能を構成した場合である。
【００５５】
図１０において、入力端子ｄ１_１，ｄ１_２は図１４における入力端子Ｉ１，Ｉ２に相当し、選択信号／ｓｅｌ１，ｓｅｌ１は図１４における選択信号／ｓｅｌ，ｓｅｌに相当する。２個のＮＯＲ回路１２ａ，１２ｂと、３個のインバータＩＶ９ａ，ＩＶ９ｂ，ＩＶ１０ａと、２個のトランスミッションゲートＴＧ１０ａ，ＴＧ１０ｂと、トライステートインバータＴＩＶ１１ａで、２つの入力データｄ１_１とｄ１_２を選択するマスター・スレーブ型の選択機能付きフリップフロップ回路のマスター側を構成する。
【００５６】
同様に、入力データｄ２_１とｄ２_２の２入力データを選択する選択機能付きフリップフロップ回路のマスター側を、２個のＮＯＲ回路１２ｃ，１２ｄと、３個のインバータＩＶ９ｃ，ＩＶ９ｄ，ＩＶ１０ｂと、２個のトランスミッションゲートＴＧ１０ｃ，ＴＧ１０ｄと、トライステートインバータＴＩＶ１１ｂで構成する。
【００５７】
上記２つのマスター側により選択された２つの入力データのどちらかをさらに選択するためのゲート選択回路を、４個のＮＯＲ回路１２ｇａ，１２ｇｂ，１４ｇａ，１４ｇｂと、５個のインバータＩＶ９ｇａ，ＩＶ９ｇｂ，ＩＶ１０ｇ，ＩＶ１５ｇａ，ＩＶ１５ｇｂと、トライステートインバータＴＩＶ１１ｇとで、構成する。このゲート選択回路には、入力端子ｇ１，ｇ２と、ゲート選択端子ｇｓｅｌ，／ｇｓｅｌが設けられ、入力端子ｇ１はトランスミッションゲートＴＧ１０ｇａの入力側に接続され、入力端子ｇ２はトランスミッションゲートＴＧ１０ｇｂの入力側に接続され、ゲート選択端子／ｇｓｅｌはＮＯＲ回路１２ｇａの一方の入力に接続され、ゲート選択端子ｇｓｅｌはＮＯＲ回路１２ｇｂの一方の入力に接続されている。
【００５８】
そして、上記フリップフロップ回路のスレーブ側をそれぞれ構成するトランスミッションゲートＴＧ１１ａ，ＴＧ１１ｂのゲートを、前記実施例１の場合のクロック信号ＣＬＫ，／ＣＬＫで駆動する代わりに、ゲート選択回路を構成するＮＯＲ回路１４ｇａ，１４ｇｂおよびインバータＩＶ１５ｇａ，１５ｇｂの出力信号により駆動するように接続し、トランスミッションゲートＴＧ１１ａ，ＴＧ１１ｂの出力を、インバータＩＶ１１を介して出力端子Ｏ１から取り出す。
【００５９】
クロック信号ＣＬＫはインバータＩＶ１を介した／ＣＬＫ信号が、トライステートインバータＴＩＶ１１ａ，ＴＩＶ１１ｂ，ＴＩＶ１１ｇのＰＭＯＳ側ゲートとＴＩＶ１２のＮＭＯＳ側ゲートに接続され、インバータＩＶ１とＩＶ２とを介したＣＬＫ信号がトライステートインバータＴＩＶ１１ａ，ＴＩＶ１１ｂ，ＴＩＶ１１ｇのＮＭＯＳ側ゲートとＴＩＶ１２のＰＭＯＳ側ゲートとＮＯＲ回路１２ａ〜１２ｄ，１２ｇａ，１２ｇｂ，１４ｇａ，１４ｇｂの他方の入力に接続される。
【００６０】
前記実施例１と同様に、出力Ｏ１を安定して取り出すために、出力端子Ｏ１の入力側にインバータＩＶ１２とトライステートインバータＴＩＶ１２からなるラッチ回路を設けている。
【００６１】
このように構成される本実施例の４入力のデータ選択機能付きフリップフロップ回路を、Ｄ型フリップフロップＤＦＦとセレクタＳＥＬにより表わした等価回路が、図１１である。２入力のデータ選択機能付きフリップフロップ回路では、マスター・スレーブ型の従来型ＤＦＦのマスター部のラッチを２重化してデータ選択機能を付加したが、本実施例の４入力データ選択機能付きフリップフロップ回路では、スレーブ側のラッチも２重化して４入力のデータ選択機能を実現している。この４入力選択機能付きフリップフロップ回路の真理値表を示せば、図１８の通りである。
【００６２】
本実施例の４入力データの選択機能付きフリップフロップ回路は、２入力データの選択機能付きフリップフロップ回路と比べ、選択できるデータ数は増えているが、データの通るパス中での回路数は変わらないため、同じ速度で動作する。すなわち、本実施例でも、４入力のデータ選択機能を追加したにもかかわらず、各入力データ端子ｄ１_１，ｄ１_２，ｄ２_１，ｄ２_２から出力端子Ｏ１までの経路中の素子は、２個のトランスミッションゲートと２個のインバータの計４個の論理ゲートであり、図２に示した従来のＤ型フリップフロップ回路と同じである。同じ遅延時間のままで４入力のデータ選択機能を追加することができる。
【００６３】
この４入力のデータ選択機能付きフリップフロップ回路の特徴は、もともとＤ型フリップフロップ中に含まれていたトランスミッションゲートを多重化し、排他的にトランスミッションゲートを選択することにより、セレクタの機能を実現している点である。この構成により、データの入力端子から出力端子までの信号伝播経路に回路を増加させずに、データ選択機能を実現している。逆に、この信号伝播経路以外に回路を付加して制御に利用している。すなわち、図１１で示した各セレクタＳＥＬは、図１０から分かるように、２つの２入力のＮＯＲ回路を持ち、マスター部の場合、どちらのＮＯＲ回路とも一方の入力にはクロック信号が印加される。これにより、クロックがローの時にはどちらか一方のトランスミッションゲートだけがオンとなり、クロックがハイの時には両者ともオフとなるように制御される。これにより、マスター部のラッチに必要な動作を維持したまま、選択機能を付加している。
【００６４】
なお、０．２５μｍのＣＭＯＳデバイステクノロジを用いて本実施例のフリップフロップ回路を製造した場合を仮定した回路シミュレーションでは、２ＧＨｚ以上の動作が可能との結果を得ている。
【００６５】
＜実施例３＞
図１５は本発明に係る論理回路のまた別の実施例を示す回路図であり、４入力のデータ選択機能付きフリップフロップ回路を構成した場合である。前記実施例２との相違は、２つのマスター側により選択された２つの入力データのどちらかを更に選択するために設けていた入力端子ｇ１，ｇ２とゲート選択端子ｇｓｅｌ、／ｇｓｅｌを有するゲート選択回路の代わりに、選択信号端子ｓｅｌ３を有するゲート選択回路に置き換えたものである。
【００６６】
すなわち、選択信号ｓｅｌ３を入力とし、クロック信号ＣＬＫ，／ＣＬＫで動作するトランスミッションゲートＴＧ１０ｇを、図１０におけるトランスミッションゲートＴＧ１０ｇａの代わりに設け、図１０におけるＮＯＲ回路１２ｇａ，１２ｇｂ、インバータＩＶ９ｇａ，ＩＶ９ｇｂを削除した構成である。図１６に本実施例の４入力データ選択機能付きフリップフロップ回路の真理値表を示す。また、Ｄ型フリップフロップ回路ＤＦＦとセレクタＳＥＬにより表わした等価回路で示せば、図１９のようになる。図１１と比較して分かるように、同じ動作を行うのにセレクタの使用数が少なくて済む利点がある。勿論、実施例２と同様に、選択機能を追加しても各入力データ端子ｄ１_１，ｄ１_２，ｄ２_１，ｄ２_２から出力端子Ｏ１までの経路中の素子は計４個の論理ゲートであり、図２の従来型フリップフロップと同じである。実施例２に比べて、回路を構成する使用素子数が少ないぶん本実施例の構成は、面積低減の点で有利である。
【００６７】
＜実施例４＞
図１２は本発明に係る論理回路の更に別の実施例を示す回路図であり、機能付きフリップフロップ回路を用いて４×４ビットのパイプライン乗算器を設計した場合である。図１２において、ｘ１，ｘ２，ｘ３，ｘ４は４ビットのＸ入力、ｙ１，ｙ２，ｙ３，ｙ４は４ビットのＹ入力を示し、図中のＸ方向の部分積１１，…，４１はｘ１・ｙ１，…，ｘ４・ｙ１を表わし、Ｙ方向の部分積４１，…，４４はｘ４・ｙ１，…，ｘ４・ｙ４を表わし、出力Ｚのｚ１，ｚ２，…は、ｘ１・ｙ１，ｘ２・ｙ１＋ｘ１・ｙ２，…をそれぞれ表わしている。
【００６８】
乗算器の方式はキャリーセーブ型を用い、図１３に示す機能を持つ単位セルの組み合わせにより構成した。図１３（ａ）は被加数と加数の２つの入力端子ａ，ｂと桁上げ入力端子Ｃｉｎと桁上げ出力端子Ｃｏｕｔと和出力端子ｓｕｍとを備えた全加算器ＦＡと２入力ＡＮＤ回路からなる単位セルを示し、同図（ｂ）はこの単位セルの構成を示すブロック図である。単位セルは、同図（ｂ）に示すように、Ｄ型フリップフロップ回路ＤＦＦと４つの２入力セレクタを１組とする２組の回路と、３個のインバータとから構成される。ここで、図１３（ｂ）において２入力セレクタ記号内に示した「１」と「０」は、選択信号に応じて選択する入力端子を示し、選択信号が１の場合に図中「１」と記した側の入力端子を選択し、０の場合に図中「０」と記した側の入力端子を選択することを意味する。
【００６９】
Ｄ型フリップフロップ回路ＤＦＦと４つの２入力セレクタからなる２組の回路を、前述した実施例２の４入力データ選択機能付きフリップフロップ回路２つにより構成する。従って、この機能付きフリップフロップ回路で構成した本実施例のパイプライン乗算器は、機能付きフリップフロップ回路間にある組み合わせ回路が反転信号を作るインバータのみと短いので、サイクル時間は、
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となる。
【００７０】
この乗算器を構成するデバイスの製造技術として、０．２５μｍのＣＭＯＳデバイステクノロジを仮定して回路シミュレーションを行ったところ、サイクル時間は５００ｐｓ以下に収まるとの結果が得られ、２ＧＨｚ以上での回路動作が可能であることが分かった。
【００７１】
以上、本発明の好適な実施例について説明したが、本発明は前記実施例に限定されることなく、本発明の精神を逸脱しない範囲内において種種の設計変更をなし得ることは勿論である。
【００７２】
【発明の効果】
前述した実施例から明らかなように、機能付きフリップフロップ回路として動作する本発明の論理回路を用いることにより、クロック信号に同期して動作する同期回路のサイクル時間を短縮することが可能である。特に、実施例で述べたようなパイプライン回路に本発明の機能付きフリプフロップ回路を適用するとサイクル時間短縮に効果的である。
【図面の簡単な説明】
【図１】本発明に係る論理回路の一実施の形態を示す回路図であり、２入力のデータ選択機能付きフリップフロップ回路として動作する論理回路の構成図である。
【図２】従来のフリップフロップ回路を示す回路図である。
【図３】図２に示した従来のフリップフロップ回路の真理値表である。
【図４】従来のフリップフロップ回路のタイミングチャートである。
【図５】パイプライン回路の例を示す説明図である。
【図６】図１に示した２入力のデータ選択機能付きフリップフロップ回路を論理ゲートで表わした回路図である。
【図７】図６に示した回路の真理値表である。
【図８】パイプライン回路におけるデータ選択機能付きフリップフロップ回路の使用例を（ａ）従来構成と、（ｂ）本発明の構成とで比較した説明図である。
【図９】図６に示した回路の等価回路図である。
【図１０】本発明に係る論理回路の一実施例を示す回路図であり、４入力のデータ選択機能付きフリップフロップ回路である。
【図１１】図１０に示した回路の等価回路図である。
【図１２】本発明に係る論理回路を適用するパイプライン乗算器の例を示す図である。
【図１３】図１２のパイプライン乗算器の単位セルを示す図であり、（ａ）は単位セルの全加算器とＡＮＤゲートからなる構成を示す図、（ｂ）は内部回路構成を示す図である。
【図１４】本発明に係る論理回路の別の実施例を示す回路図であり、２入力のデータ選択機能付きフリップフロップ回路である。
【図１５】本発明に係る論理回路のまた別の実施例を示す回路図であり、４入力のデータ選択機能付きフリップフロップ回路である。
【図１６】図１５に示した回路の真理値表である。
【図１７】論理ゲート表現とトランジスタ記号表現との対応を示す図である。
【図１８】図１０に示した回路の真理値表である。
【図１９】図１５に示した回路の等価回路図である。
【符号の説明】
１…第１の動作電位点（電源電圧）、２…第２の動作電位点（接地電圧）、１２ａ〜１２ｄ，１２ｇａ，１２ｇｂ，１４ｇａ，１４ｇｂ…ＮＯＲ回路、Ｉ１，Ｉ２，ｄ１_１，ｄ１_２，ｄ２_１，ｄ２_２…入力データ端子（入力データ）、ＩＶ１０，ＩＶ１１，ＩＶ１２…インバータ、ＩＶ９ａ〜ＩＶ９ｄ，ＩＶ９ｇａ，ＩＶ９ｇｂ…インバータ、ＩＶ１０ａ〜ＩＶ１０ｄ，ＩＶ１０ｇ，ＩＶ１５ｇａ，ＩＶ１５ｇｂ…インバータ、Ｏ１…出力端子、ｓｅｌ，ｓｅｌ１，ｓｅｌ２，／ｓｅｌ，／ｓｅｌ１，／ｓｅｌ２…選択信号入力端子（選択信号）、ＴＧ１０ａ〜ＴＧ１０ｄ，ＴＧ１０ｇａ，ＴＧ１０ｇｂ…トランスミッションゲート、ＴＧ１１，ＴＧ１１ａ，ＴＧ１１ｂ…トランスミッションゲート、ＴＩＶ１１ａ，ＴＩＶ１１ｂ，ＴＩＶ１１ｇ，ＴＩＶ１２…トライステートインバータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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