(57)【特許請求の範囲】
【請求項１】
レジスタ部，受信データ処理部および送信データ処理部を備え、フレーム・データとセル・データを変換する物理レイヤ・デバイスにおいて、受信フレーム・データのペイロード領域から前記レジスタ部への書込み／読み出しアクセス・データを抽出するバス抽出制御部と、前記バス抽出制御部からのアドレス・データおよび前記レジスタ部からの読み出しデータをアクセス・タイミングに基いて格納するとともに、前記送信データ処理部からの送信フレーム・データ部に対して挿入するバス挿入制御部とを有し、テスト・モード信号により外部ＣＰＵと前記レジスタ部との経路を前記バス抽出制御部と前記レジスタ部との経路に切替え、前記レジスタ部に対して高速の書込み／読み出しを実行することを特徴とするＡＴＭ通信におけるレジスタ・アクセス・システム。
【請求項２】
前記バス抽出制御部は、前記受信データ処理部から送出される受信クロックに対応した複数のタイミング信号に基いて、前記受信フレーム・データのペイロード領域に格納されているレジスタ・アクセス・データを抽出し、書込みアクセスのときは、前記レジスタ・アクセス・データより前記レジスタに対する書込みデータ，データ・セレクト信号，レジスタ・セレクト信号および書込み／読み出し信号を作成して送出するとともに、前記バス挿入制御部に対してｎｏｎアクセス結果挿入タイミング信号を送出する一方、読み出しアクセスのときは、前記レジスタ・アクセス・データより前記レジスタに対するデータ・セレクト信号，レジスタ・セレクト信号および書込み／読み出し信号を作成して送出するとともに、前記バス挿入制御部に対してアドレス・データ，読み出しアクセス結果挿入タイミング信号を送出する請求項１記載のＡＴＭ通信におけるレジスタ・アクセス・システム。
【請求項３】
前記バス挿入制御部は、前記バス抽出制御部からのアドレス・データ，読み出しアクセス結果挿入タイミング信号およびｎｏｎアクセス結果挿入タイミング信号と、前記受信データ処理部からの受信オーバヘッド領域信号と、前記レジスタ部からの読み出しデータとを入力するとともに、前記送信データ処理部からの複数のタイミング信号および送信オーバヘッド領域信号に基き、前記送信データ処理部からの送信フレーム・データ部に対してレジスタ・アクセス結果データを挿入することにより、送信フレーム・データとして出力する請求項１記載のＡＴＭ通信におけるレジスタ・アクセス・システム。
【請求項４】
前記フレーム・データは、前記ペイロード領域に読み出し／書込みコード領域とアドレス領域とデータ領域とからなるレジスタ・アクセス・データを格納する請求項１記載のＡＴＭ通信におけるレジスタ・アクセス・システム。
【請求項５】
前記バス挿入制御部は、前記バス抽出制御部からのアドレス・データおよび前記レジスタ部から読み出した読み出しデータを読み出しアクセス結果挿入タイミング信号とｎｏｎアクセス結果挿入タイミング信号に基いて格納する読み出しアクセス結果データ格納ブロックと、前記読み出しアクセス結果データ格納ブロックの出力を第１のバッファ格納タイミング信号および受信オーバヘッド領域信号により格納する第１のオーヘッド分のデータ格納バッファと、前記第１のオーヘッド分のデータ格納バッファの出力を第２のバッファ格納タイミング信号および前記受信オーバヘッド領域信号により格納する第２のオーヘッド分のデータ格納バッファと、前記第１および第２のオーヘッド分のデータ格納バッファの出力を前記送信データ処理部からの送信フレーム・データ部に対し、送信オーバヘッド領域信号，第１および第２のレジスタ・アクセス結果データ挿入タイミング信号および前記受信オーバヘッド領域信号に基いて挿入するレジスタ・アクセス結果データ挿入部とで形成した請求項１記載のＡＴＭ通信におけるレジスタ・アクセス・システム。
【請求項６】
前記バス挿入制御部は、前記第２のオーヘッド分のデータ格納バッファを、サポート・フレームの次数に基づいた段数で形成する請求項５記載のＡＴＭ通信におけるレジスタ・アクセス・システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＡＴＭ（非同期転送モード）通信におけるレジスタ・アクセス・システムに関し、特にＡＴＭ交換機に組込まれる物理レイヤ（ＰＨＹレイヤ）デバイスのレジスタ試験のためのアクセス・システムに関する。
【０００２】
【従来の技術】
従来のＡＴＭ交換機において、受信用フレームデータを受信セル・データに変換したり、送信セル・データを送信用フレームデータに変換したりするにあたっては、情報の流れを処理する各種レイヤ（ＡＡＬ，ＡＴＭ，ＰＨＹレイヤ等）のうち最下層のレイヤを形成するＰＨＹレイヤ・デバイスが用いられている。その際、外部のＣＰＵとデバイス内部のレジスタとの間でデータや制御信号の送受信を行うこと、すなわちレジスタ・アクセスを行うにあたっては、外部ＣＰＵのいずれとも接続できるようにするために、外部ＣＰＵの形態や種類によって決まるバス・モード１，０の２種類が国際フォーラム（“Ｔｈｅ  ＡＴＭ  Ｆｏｒｕｍ”）で規定（標準化）されている。
【０００３】
図９は従来の一例を説明するためのＡＴＭ用ＰＨＹレイヤ・デバイスのブロック構成図である。図９に示すように、回線や端末間（あるいは回線間や端末間）を接続するためのＡＴＭ交換機あるいはこのＡＴＭ交換機に搭載される各種デバイス、例えばＡＴＭ用ＰＨＹレイヤ・デバイス３０は、外部ＣＰＵ３１との間のデータの転送を行うデータ・バスＤ１，アドレス・バス（以下、単にアドレスと称す）ＡＤ１およびデバイス３０への制御信号を転送する制御信号線（以下、単に制御信号と称す）Ｃ１とで接続され、デバイス内部のレジスタにデータを書込んだり、あるいはこのレジスタからのデータを読み出したりする。
【０００４】
このデバイス３０は、受信データや送信データを処理する部分（ポート）３２が１つの場合を示し、比較的小容量のＡＴＭ交換機に搭載される例である。また、このデバイス３０は、それぞれ回線や端末側に接続するためのインターフェース（ＩＦ）３３，３４と、外部ＣＰＵ３１に接続するためのインターフェース（ＩＦ）３５とを備え、フレーム構成や信号形式などを合わせる機能を有している。さらに、ポート３２は、前述したように、回線側などからの受信フレーム・データを受信ＡＴＭセル・データに分解する受信データ処理部３６と、端末側などからの送信ＡＴＭセル・データを送信フレーム・データに組立てる送信データ処理部３７と、外部ＣＰＵインターフェース３５およびデータ・バスＤ２，制御信号Ｃ２を用い、外部ＣＰＵ３１との間でデータ・アクセスを行うレジスタ部３８とを有している。なお、制御信号Ｃ２は、読み出し／書込み信号やレジスタ選択信号およびデータ選択信号等から通常形成される。
【０００５】
図１０は従来の他の例を説明するためのＡＴＭ用ＰＨＹレイヤ・デバイスのブロック構成図である。このＡＴＭ用ＰＨＹレイヤ・デバイス３０は、基本的には前述した図９のデバイスと同様であるが、ポート３２Ａ〜３２Ｄが４つの場合を示し、比較的大容量のＡＴＭ交換機に搭載される例である。これらポート３２Ａ〜３２Ｄの各々は、図９で説明したポート３２と同様に、受信データ処理部３６と，送信データ処理部３７と，レジスタ部３８とから構成され、外部ＣＰＵ３１との間で、データ・バスＤ２および制御信号Ｃ２によりデータ・アクセスが行われる。
【０００６】
以下、図９，図１０におけるデバイス３０のレジスタ・アクセスについて、図１１，図１２を参照し、バスモード１および０のときの書込み／読み出し動作を説明する。
【０００７】
図１１（ａ），（ｂ）はそれぞれ図９，図１０において、バス・モード１のときの書込みアクセスおよび読み出しアクセス動作を説明するタイミング図である。まず、図１１（ａ）に示すように、バス・モード１のときの書込みアクセスにおいては、特にＳＤＨ（同期ディジタル・ハイアラーキ）ベースの伝送速度においては、１秒間に８０００フレームが伝送され（１フレームは１２５μｓｅｃ）るため、ＣＰＵ３１とＩＦ３５間で転送される１回のアドレス信号ＡＤ１の転送時間も最小（ｍｉｎ）６４ｎｓｅｃと決められている。このアドレス信号ＡＤ１の１回の転送時間６４ｎｓｅｃは、サポート・フレームＳＴＳ−１（同期転送信号−レベル１）やＳＴＳ−３（ＳＴＳ−１を３本分束ねたもの）などのサポート・フレームの次数に拘わらず、絶対時間として固定されている。このため、内部制御信号Ｃ２を形成するデータ・セレクト信号Ｓｅｌや書込み信号Ｗｒおよび読み出し信号Ｒｄもそれ以内に納まるように制約を受けることになる。この書込みアクセスにおける書込み信号Ｗｒは、ＣＰＵ３１からレジスタ部３８への書込み時間として５０ｎｓｅｃ設定されるとともに、その前後に書込み保証時間としてそれぞれ１０ｎｓｅｃ，４ｎｓｅｃが設けられる。また、データＤａｔａはＣＰＵ３１からレジスタ部３８に書込まれるデータである。
【０００８】
かかるレジスタ・アクセスは、信号Ｓｅｌ，Ｗｒ，Ｒｄの論理を用いて、書込み／読み出しが判断される。最終的に、ＣＰＵ３１からレジスタ部３８への書込みが終了すると、すなわち書込みアクセスが終了すると、レジスタ部３８からＣＰＵ３１に対して書込み終了信号Ｒｄｙが返送される。
【０００９】
このように、従来のレジスタ・アクセスは、連続で行われるのではなく、ＣＰＵから任意のタイミングで行われるため、送受信データの１フレームの伝送時間において、約１９５３回（１２５μｓｅｃ／６４ｎｓｅｃ）のアクセスが可能である。
【００１０】
次に、図１１（ｂ）に示すように、バス・モード１のときの読み出しアクセスにおいては、読み出し信号ＲｄもＣＰＵ３１からレジスタ部３８への読み出し時間として５０ｎｓｅｃ設定されるとともに、その前後に読み出し保証時間としてそれぞれ１０ｎｓｅｃ，４ｎｓｅｃが設けられ、読み出しアクセス終了信号としてのレディ信号Ｒｄｙが返送される。この場合も、レジスタ・アクセスは、信号Ｓｅｌ，Ｗｒ，Ｒｄの論理を用いて書込み／読み出しが判断され、書込みアクセス同様に、１フレームの伝送時間において約１９５３回のレジスタ・アクセスが可能である。
【００１１】
図１２（ａ），（ｂ）はそれぞれ図９，図１０において、バス・モード０のときの書込みアクセスおよび読み出しアクセス動作を説明するタイミング図である。これら図１２（ａ），（ｂ）に示すように、バス・モード０のときの書込みアクセスおよび読み出しアクセス動作も、基本的には図１１（ａ），（ｂ）と同様である。すなわち、ＤＳが読み出し信号、Ｄｔａｃｋがレディ信号として用いられているだけであり、約１９５３回のレジスタ・アクセスが行われる点では、同様である。なお、レジスタ部３８への書込み／読み出しを判断するにあたっては、信号Ｓｅｌ，ＤＳ，Ｒ／Ｗの論理を用いて行われる。
【００１２】
いずれにしても、従来のＡＴＭ用ＰＨＹレイヤにおける外部ＣＰＵからのレジスタ・アクセス方式は、国際フォーラムでバスモード１およびバスモード０の２通りに規定され、しかも１回のレジスタ・アクセスにかかる時間は、最小でも６４ｎｓｅｃとＡＣ特性で定められている。したがって、そのアクセス時間は絶対値となり、処理単位時間（１２５μｓｅｃ）に行えるレジスタ・アクセス回数は固定されてしまう。
【００１３】
また、従来のレジスタ・アクセス試験においては、図９および図１０のいずれにおいても、レジスタ・アクセス・データを外部ＣＰＵとレジスタとの間で直接送受信して行っている。
【００１４】
【発明が解決しようとする課題】
上述した従来のレジスタ・アクセス・システムは、ＳＴＳ−１やＳＴＳ−３のような次数の低いサポート・フレームにおいても、あるいはＳＴＳ−１２よりも高次のサポート・フレームにおいても、単位時間内でのアクセス回数が固定されているので、レジスタ数やポート数が増加した場合には、全体のレジスタ・アクセス試験時間が長くなるという欠点がある。
【００１５】
すなわち、従来の１ポートのデバイスにおけるレジスタのアクセス方式では、全レジスタのアクセス試験を行うと、全レジスタのアクセス試験時間は、試験項目数（レジスタ数に依存）×１回の最低レジスタ・アクセス時間だけ必要になる。このため、複数のポートを有するデバイスの場合、全レジスタのアクセス試験時間は、試験項目数（レジスタ数に依存）×１回の最低レジスタ・アクセス時間×ポート数が必要になる。
【００１６】
なお、前述したように、従来のＡＴＭ用ＰＨＹレイヤ・デバイスでは、１ポートあるいは４ポートが一般的であり、複数ポ−トを有するデバイスの場合、有するポ−ト数分の通信経路を形成することが出来るが、その分のレジスタ数も増加する。
【００１７】
かかる理由により、サポ−ト・フレ−ムが高次になるに従い、レジスタ数、ポ−ト数が増加した場合、レジスタ・アクセス試験時間の増加も避けられないことになる。
【００１８】
また、従来のレジスタ・アクセス・システムは、ＣＰＵとデータ，アドレス，制御信号を送受信してレジスタ部を試験するために、試験方法そのものが複雑になるという欠点がある。
【００１９】
本発明の目的は、高次のサポート・フレームにおけるレジスタ・アクセスの試験時間を短縮するとともに、試験方法を容易にすることのできるＡＴＭ通信におけるレジスタ・アクセス・システムを提供することにある。
【００２０】
【課題を解決するための手段】
本発明のＡＴＭ通信におけるレジスタ・アクセス・システムは、レジスタ部，受信データ処理部および送信データ処理部を備え、フレーム・データとセル・データを変換する物理レイヤ・デバイスにおいて、受信フレーム・データのペイロード領域から前記レジスタ部への書込み／読み出しアクセス・データを抽出するバス抽出制御部と、前記バス抽出制御部からのアドレス・データおよび前記レジスタ部からの読み出しデータをアクセス・タイミングに基いて格納するとともに、前記送信データ処理部からの送信フレーム・データ部に対して挿入するバス挿入制御部とを有し、テスト・モード信号により外部ＣＰＵと前記レジスタ部との経路を前記バス抽出制御部と前記レジスタ部との経路に切替え、前記レジスタ部に対して高速の書込み／読み出しを実行するように構成される。
【００２１】
また、本発明におけるバス抽出制御部は、前記受信データ処理部から送出される受信クロックに対応した複数のタイミング信号に基いて、前記受信フレーム・データのペイロード領域に格納されているレジスタ・アクセス・データを抽出し、書込みアクセスのときは、前記レジスタ・アクセス・データより前記レジスタに対する書込みデータ，データ・セレクト信号，レジスタ・セレクト信号および書込み／読み出し信号を作成して送出するとともに、前記バス挿入制御部に対してｎｏｎアクセス結果挿入タイミング信号を送出する一方、読み出しアクセスのときは、前記レジスタ・アクセス・データより前記レジスタに対するデータ・セレクト信号，レジスタ・セレクト信号および書込み／読み出し信号を作成して送出するとともに、前記バス挿入制御部に対してアドレス・データ，読み出しアクセス結果挿入タイミング信号を送出するように形成される。
【００２２】
また、本発明におけるバス挿入制御部は、前記バス抽出制御部からのアドレス・データ，読み出しアクセス結果挿入タイミング信号およびｎｏｎアクセス結果挿入タイミング信号と、前記受信データ処理部からの受信オーバヘッド領域信号と、前記レジスタ部からの読み出しデータとを入力するとともに、前記送信データ処理部からの複数のタイミング信号および送信オーバヘッド領域信号に基き、前記送信データ処理部からの送信フレーム・データ部に対してレジスタ・アクセス結果データを挿入することにより、送信フレーム・データとして出力するように形成される。
【００２３】
また、本発明におけるフレーム・データは、前記ペイロード領域に読み出し／書込みコード領域とアドレス領域とデータ領域とからなるレジスタ・アクセス・データを格納するように形成される。
【００２４】
また、本発明におけるバス挿入制御部は、前記バス抽出制御部からのアドレス・データおよび前記レジスタ部から読み出した読み出しデータを読み出しアクセス結果挿入タイミング信号とｎｏｎアクセス結果挿入タイミング信号に基いて格納する読み出しアクセス結果データ格納ブロックと、前記読み出しアクセス結果データ格納ブロックの出力を第１のバッファ格納タイミング信号および受信オーバヘッド領域信号により格納する第１のオーヘッド分のデータ格納バッファと、前記第１のオーヘッド分のデータ格納バッファの出力を第２のバッファ格納タイミング信号および前記受信オーバヘッド領域信号により格納する第２のオーヘッド分のデータ格納バッファと、前記第１および第２のオーヘッド分のデータ格納バッファの出力を前記送信データ処理部からの送信フレーム・データ部に対し、送信オーバヘッド領域信号，第１および第２のレジスタ・アクセス結果データ挿入タイミング信号および前記受信オーバヘッド領域信号に基いて挿入するレジスタ・アクセス結果データ挿入部とで形成される。
【００２５】
さらに、本発明における前記バス挿入制御部は、前記第２のオーヘッド分のデータ格納バッファを、サポート・フレームの次数に基づいた段数で形成される。
【００２６】
【発明の実施の形態】
次に、本発明の実施の形態について、図面を参照して説明する。
【００２７】
図１は本発明の一実施の形態を説明するためのＡＴＭ用ＰＨＹレイヤ・デバイスの回路図である。図１に示すように、本実施の形態は、レジスタ試験のために、ＡＴＭ用ＰＨＹレイヤのフレ−ム・デ−タのペイロード（ユーザー情報）領域を用いて高速に内部レジスタに書き込み／読み出しアクセスを実現するものである。
【００２８】
まず、図１に示すように、回線や端末間（あるいは回線間や端末間）を接続するためのＡＴＭ交換機あるいはこのＡＴＭ交換機に搭載される各デバイス、例えばＡＴＭ用ＰＨＹレイヤ・デバイス１は、外部ＣＰＵ２との間のデータの転送を行うデータ・バスＤ１，アドレスＡＤ１および制御信号Ｃ１とで接続され、フレーム・データをセル・データに分解したり、セル・データをフレーム・データに組立てたりする。また、デバイス内部の設定のために、レジスタにデータを書込んだり、あるいはデバイス内部情報を得るために、レジスタからのデータを読み出したりする。
【００２９】
このデバイス１は、受信データや送信データを処理する部分（ポート）３が１つの場合を示し、比較的小容量のＡＴＭ交換機に搭載される例である。また、このデバイス１は、それぞれ回線や端末側に接続するためのインターフェース（ＩＦ）４，５と、外部ＣＰＵ２に接続するためのインターフェース（ＩＦ）６とを備え、フレーム構成や信号形式などを合わせる機能を有している。さらに、ポート３は、前述したように、回線側などからの受信フレーム・データを受信ＡＴＭセル・データに分解する受信データ処理部１１と，ＩＦ４からの受信フレーム・データからレジスタ・アクセス・データを抽出するバス抽出制御部１２とを備えた受信ブロック７と、端末側などからの送信ＡＴＭセル・データを送信フレーム・データに組立てる送信データ処理部１４と，回線側への送出データに対してレジスタ・アクセス・データを挿入するバス挿入制御部１３と，送信データ処理部１４およびバス挿入制御部１３の出力データを回線側にフレーム・データとして送出するにあたり、テスト・モード（ＴＭ）信号に基いて切替えるセレクタ１５とを備えた送信ブロック８と、外部ＣＰＵインターフェース６および受信ブロック７のバス抽出制御部１２から転送されるデータや制御信号をＴＭ信号に基いて切替えるセレクタ９と、セレクタ９で切替えたデータを書込む一方、送信ブロック８のバス挿入制御部１３もしくはセレクタ９へデータを読み出されるレジスタ部１０とを有している。
【００３０】
ここで、外部ＣＰＵ２からのデータ・バスＤ１，アドレスＡＤ１および制御信号Ｃにより外部ＣＰＵインターフェース６で変換されセレクタ９に転送されるデータ・バスＤ２，データ・セレクト信号ＤＳ１，レジスタ・セレクト信号ＲＳ１，読み出し／書込み信号ＲＷ１は、前述した図９および図１０の従来例と同様である。
【００３１】
本実施の形態におけるバス抽出制御部１２は、受信データ処理部１１からのタイミング信号であるコード・チェック・タイミング信号Ｔ１，レジスタ・チェック・タイミング信号Ｔ２，データ・チェック・タイミング信号Ｔ３に基いて受信フレーム・データのペイロード領域よりレジスタ・アクセス・データとしての書込みデータＷＤ，データ・セレクト信号ＤＳ２，レジスタ・セレクト信号ＲＳ２，読み出し／書込み信号ＲＷ２を抽出する。また、バス抽出制御部１２は、受信したフレーム・データからアドレス・データを抽出し、セレクタ１５への送信フレーム・データに挿入するにあたり、アドレス・データＡＤ２，読み出しアクセス結果挿入タイミング信号ＲＡＴ，ｎｏｎアクセス結果挿入タイミング信号ＮＡＴを送信ブロック８に送出するとともに、受信ブロック７の受信データ処理部１１からは受信オーバヘッド領域信号Ｔ４が送信ブロック８に送出される。このため、レジスタ部１０には、通常動作では、データ・セレクト信号ＤＳ１，レジスタ・セレクト信号ＲＳ１，読み出し／書込み信号ＲＷ１およびデータ・バスＤ２により書込み／読み出しが行われるが、テスト・モードのときには、データ・セレクト信号ＤＳ２，レジスタ・セレクト信号ＲＳ２，読み出し／書込み信号ＲＷ２および書込みデータＷＤにより書込みが行われる一方、レジスタ１０からの読み出しデータＲＤは送信ブロック８に読み出される。
【００３２】
一方、バス挿入制御部１３は、送信データ処理部１４からのタイミング信号である第１および第２のバッファ格納タイミング信号Ｔ５およびＴ６と，第１および第２のレジスタ・アクセス結果データ挿入タイミング信号Ｔ７およびＴ８と，送信オーバヘッド領域信号Ｔ９と，受信データ処理部１１からの受信オーバヘッド領域信号Ｔ４と，バス制御部１２からの読み出しアクセス結果挿入タイミング信号ＲＡＴやｎｏｎアクセス結果挿入タイミング信号ＮＡＴとに基いて、送信フレーム・データ（アクセス結果挿入前データ）ＳＤのペイロード領域に、バス抽出制御部１２からのアドレス・データＡＤ２および読み出しデータＲＤを挿入する。このため、送信ブロック８における通常動作では、送信ＡＴＭセル・データが送信データ処理部１４からセレクタ１５を介し、回線側へ送信フレーム・データとして送出されるが、ＴＭ信号によるテスト・モードのとき、書込みアクセスでは回線側にｎｏｎアクセス・データを送出し、読み出しアクセスでは、レジスタ部１０より読み出した読み出し信号ＲＤおよびアドレス・データＡＤ２がアクセス結果挿入前の送信フレーム・データＳＤに挿入（マッピング）され、回線側に送出される。
【００３３】
また、セレクタ９は、ＴＭ信号によって通常動作時とテスト・モード時のデータおよび制御信号を切替える。同様に、セレクタ１５は、ＴＭ信号によって通常動作時のデータ、すなわち送信ＡＴＭセル・データを組立てる送信データ処理部１４の出力と、テスト・モード時のデータ、すなわち送信側におけるレジスタ・アクセス・データ（読み出しデータ）をマッピングしたフレーム・データとを切替える。
【００３４】
なお、レジスタ部１０は従来と同様の構成であり、通常動作時は書込み／読み出しアクセス共にセレクタ９との間でデータや制御信号の転送を行なうが、テスト・モード時は読み出しデータＲＤをバス挿入制御部１３へ送出する。
【００３５】
図２（ａ）〜（ｃ）はそれぞれ図１で送受信されるＡＴＭフレーム・データにおけるＳＴＳ−１の場合のフレーム構成図，ＳＰＥ構成図およびレジスタ・アクセス・データ構成図である。
【００３６】
まず、図２（ａ）に示すように、このフレーム構成は、ネッノワークの運用／管理のための情報（Ａ１，Ａ２・・・Ｈ１，Ｈ２等）を表示するために３バイト分用意されたトランスポート・オーバヘッド部２０と、セルの内容を収容するために８７バイト分用意されたＳＴＳ−１エンベロープ領域２１とから形成（フレームの全体では、９０バイト）されている。これらのオーバヘッド部２０やエンベロープ領域２１は共に９列設けられ、１つのフレーム・データを送信もしくは受信するためには、前述したように、１２５μｓｅｃの時間を必要とする。
【００３７】
また、図２（ｂ）に示すように、エンベロープ領域２１にマッピングされる同期ペイロード・エンベロープ（ＳＰＥ）２１ａは、１バイトのパス（Ｊ１）接続先を表わすパス・オーバー・ヘッド（ＰＯＨ）部２２と、ユーザ情報として確保された８４バイト分のペイロード領域２３とＦＳ部２５とから構成される。また、このペイロード領域２３は、ペイロード容量が７５６バイト〔＝（８７−３）×９バイト〕であり、通常セル・データが入るが、本実施の形態では、ここに上述したレジスタ・アクセス・データ（３バイト）２４が格納される。なお、ＦＳ部２５は、ＰＯＨ部２２と同様に、１バイト分設けられ、ペイロード領域２３間に配置される速度調整のためのフィックスト・スタッフ領域である。
【００３８】
さらに、図２（ｃ）に示すように、３バイトのレジスタ・アクセス・データ２４は、書込みや読み出しなどのコード情報からなるＲＷコード領域（２ビット）と、レジスタ部１０のアドレスを指定するアドレス領域（１０ビット）と、レジスタ部１０に記憶させたり、あるいは読み出したデータを記憶させるデータ領域（１２ビット）とで形成される。これらアドレス１０ビットやデータ１２ビットは、ＰＨＹレイヤ・デバイス１の内部、すなわちインターフェースＩＦ４，ポートの内側で展開されるものであり、インターフェースＩＦ４の外側、つまり回線に対しては、回線の仕様に基づいたビットに変換される。
【００３９】
上述したように、通常ＡＴＭ用のＰＨＹレイヤ・デバイス１のフレーム・データのペイロード領域２３には、５バイトのヘッダ部と４８バイトの情報からなる５３バイトのＡＴＭセル・データを乗せて転送するが、本実施の形態では、かかるデータに代えて、ここに３バイトのレジスタ・アクセス・データ２４をマッピングする。
【００４０】
例えば、レジスタ・アクセス・データ２４のＭＳＢ（Ｄ２３，Ｄ２２）に配置されるＲＷコード領域に‘０１’（ｒｅａｄコード：ｗｒｉｔｅコード，ｎｏｎコードと値が異なるのであれば‘０１’以外でもよい。）が指定され、アドレス領域（Ｄ２１〜Ｄ１２）にアドレス・データが、またデータ領域（Ｄ１１〜Ｄ０）に読み出しデータが指定されているとき、受信側すなわち受信ブロック７でｒｅａｄコードを認識すると、アドレス領域のアドレス・データを用いてレジスタ部１０の対象となるレジスタに読み出しアクセスを行う。しかし、このときデータ領域に指定されている読み出しデータの値は無視される。一方、送信側、すなわち送信ブロック８では、受信側で行った読み出しアクセスの結果を表示する。
【００４１】
また、このＲＷコード領域に‘１０’（ｗｒｉｔｅコード：ｒｅａｄコード，ｎｏｎコードと値が異なるのであれば‘１０’以外でもよい。）が指定され、アドレス領域にアドレス・データが、またデータ領域に書込みデータが指定されているとき、受信側でｗｒｉｔｅコードを認識すると、アドレス領域のアドレス・データを用いてレジスタ部１０の対象となるレジスタに書込みアクセスを行う。一方、送信側では、ｗｒｉｔｅコードの出力は行われない。すなわち、ＣＰＵからのアクセスを考えると、書込みアクセスの場合、ＣＰＵに返送されるデータが無いのと同様に、かかるレジスタ・アクセス・システムでもｗｒｉｔｅコードを出力しない。しかし、フレーム・データを用いているので、何かデータをマッピングしなければならず、ｎｏｎアクセス・データを出力するようにしている。
【００４２】
さらに、ＲＷコード領域に‘００’（ｎｏｎコード：ｒｅａｄコード，ｗｒｉｔｅコードと値が異なるのであれば‘００’以外でもよい。）が指定されているとき（アドレス領域，データ領域は共に無視）、受信側でこのｎｏｎコードを認識すると、レジスタ部１０に対するアクセスは行わず、同様に送信側でもレジスタ部１０に対する読み出し、もしくは書込みのアクセスを行っていないことを示す。
【００４３】
但し、上述したレジスタ・アクセスにおけるデータ長は、レジスタのアドレスやデータ量によって変更され得る。
【００４４】
このように、ＰＨＹレイヤ・デバイス１の動作にあたっては、受信側よりレジスタ・アクセス・データ２４をマッピングしたフレーム・データを入力し、レジスタ部１０に対してアクセスを行う。また、レジスタ部１０の読み出しアクセスに対しては、読み出しアクセス結果ＲＤを取り込んだレジスタ・アクセス・データ２４をマッピングしたフレーム・データを送信側より出力する。
【００４５】
上述したＰＨＹレイヤ・デバイス１におけるサポート・フレームＳＴＳ−１（１ポート）の場合の１フレーム（１２５μｓｅｃ）におけるレジスタ・アクセス回数は、〔｛（１×８７バイト−３バイト）×９列｝×１ポート〕÷３（バイト）より、２５２回となる。なお、ＳＴＳ−１で４ポートの場合は、４倍の１００８回となる。
【００４６】
ここで、１回のレジスタ・アクセス時間は、３バイトであるので、同一時間（１２５μｓｅｃ）内にアクセスできる回数は、従来の回数（１９５３回）に比べて少なくなるものの、受信フレーム・データとクロックを入力するだけで試験できるため、試験方法が簡略化される。
【００４７】
図３（ａ）〜（ｃ）はそれぞれ図１で送受信されるＡＴＭフレーム・データにおけるＳＴＳ−Ｎの場合のフレーム構成図，ＳＰＥ構成図およびレジスタ・アクセス・データ構成図である。
【００４８】
図３（ａ）〜（ｃ）に示すように、ＳＴＳ−Ｎ（Ｎ＝３Ｘ  Ｘ＝１，２，３，・・・）のフレーム構成も基本的には、図２（ａ）〜（ｃ）と同様である。例えば、ＳＴＳ−３（ＳＴＳ−１が３個），ＳＴＳ−１２（ＳＴＳ−３が４個），ＳＴＳ−４８（ＳＴＳ−１２が４個），ＳＴＳ−９６（ＳＴＳ−４８が２個）に代表される高次のフレーム構成においては、図３（ａ）のトランスポート・オーバヘッド部２０やＳＴＳ−Ｎエンベロープ領域２１のバイト数がそれぞれＮ倍になる。このＳＴＳ−Ｎで異なるのは、図３（ｂ）において、ＳＰＥ２１ａの一部に（Ｎ／３）−１バイトのＦＳ領域２５が付加されているだけである。なお、図３（ｃ）に示すように、レジスタ・アクセス・データ２４は、まったく同一である。
【００４９】
また、上述したＰＨＹサポート・フレームＳＴＳ−３（１ポート）の場合の１フレームにおけるレジスタ・アクセス回数は、１ポート内のペイロード部２３のデータ量（バイト）を求め、ポート数倍するとともに、１回のレジスタ・アクセス時間で割算すれば、アクセス回数が求められる。すなわち、〔｛（３×８７バイト−３／３バイト）×９列｝×１ポート〕÷３（バイト）より、７８０回となる。なお、ＳＴＳ−３で４ポートの場合は、４倍の３１２０回となる。
【００５０】
さらに、サポート・フレームＳＴＳ−１２（１ポート）の場合の１フレームにおけるレジスタ・アクセス回数は、〔｛（１２×８７バイト−１２／３バイト）×９列｝×１ポート〕÷３（バイト）より、３１２０回となり、ＳＴＳ−１２で４ポートの場合は、４倍の１２４８０回となる。
【００５１】
同様に、サポート・フレームＳＴＳ−４８（１ポート）の場合の１フレームにおけるレジスタ・アクセス回数は、〔｛（４８×８７バイト−４８／３バイト）×９列｝×１ポート〕÷３（バイト）より、１２４８０回となり、ＳＴＳ−４８で４ポートの場合は、４倍の４９９２０回となる。また、サポート・フレームＳＴＳ−９６（１ポート）の場合の１フレームにおけるレジスタ・アクセス回数は、〔｛（９６×８７バイト−９６／３バイト）×９列｝×１ポート〕÷３（バイト）より、２４９６０回となり、ＳＴＳ−９６で４ポートの場合は、４倍の９９８４０回となる。
【００５２】
いずれにしても、サポート・フレームＳＴＳ−３で４ポート以上、あるいはサポート・フレームＳＴＳ−１２で１ポート以上のときのアクセス回数は、従来の固定的な１９５３回を超えてしまう。このことは、同一時間内に試験できる項目数が増えること、すなわち１回の試験時間が相対的に短縮されることになり、サポート・フレームＳＴＳ−Ｎが高次になればなる程、顕著になる。
【００５３】
図４は図１に示すバス挿入制御部のブロック構成図である。図４に示すように、バス挿入制御部１３は、１０ビットからなるアドレス・データＡＤ２およびレジスタ部１０からの１２ビットからなる読み出しデータＲＤを２ビット構成の読み出しアクセス結果挿入タイミング信号ＲＡＴあるいはｎｏｎアクセス結果挿入タイミング信号ＮＡＴに応じて格納する読み出しアクセス結果データ格納ブロック２６と、このデータ格納ブロック２６の２４ビット出力を入力し、受信オーバヘッド領域信号Ｔ４および第１のバッファ格納タイミング信号Ｔ５に基いて第１のオーバヘッド分のデータを格納する第１のオーバヘッド分のデータ格納バッファ２７と、このバッファ２７と同様に、データ格納バッファ２７の２４ビット出力を入力し、受信オーバヘッド領域信号Ｔ４および第２のバッファ格納タイミング信号Ｔ６に基いて第２のオーバヘッド分のデータを格納する第２のオーバヘッド分のデータ格納バッファ２８と、これら第１，第２のオーバヘッド分のデータ格納バッファ２７，２８の各２４ビット出力を入力し、受信オーバヘッド領域信号Ｔ４，第１および第２のレジスタ・アクセス結果データ挿入タイミング信号Ｔ７，Ｔ８と送信オーバヘッド領域信号Ｔ９に基いて、レジスタ・アクセス結果データに変換するとともに、８ビットのレジスタ・アクセスデータ挿入前の送信フレーム・データ部ＳＤに対して前記レジスタ・アクセス結果データを挿入し且つ８ビットに変換してセレクタ１５へ出力するレジスタ・アクセス結果データ挿入部２９とを備えている。ここで、データ格納バッファ２７，２８を２段に設けているのは、ＡＴＭ通信における送信側と受信側が非同期で通信されるためである。つまり、送受信における位相差を吸収するために、このような２段のバッファ構成を採用している。
【００５４】
かかる構成により、送信ブロック８のバス挿入制御部１３においては、受信ブロック７のバス抽出制御部１２から転送されたアドレス・データＡＤ２およびレジスタ部１０からの読み出しデータＲＤを展開し、送信データ処理部１４から受信した送信フレーム・データ部ＳＤにオーバヘッド・データとして挿入することにより、通常時の送信フレーム・データと同様の送信フォーマットを実現することができる。これにより、通常動作時とテストモード時とで、フレーム・データのフォーマットを同じにできるので、テスト方法を簡略化することができる。
【００５５】
また、バス挿入制御部１３の読み出しアクセス結果データ格納ブロック２６において、アドレス・データＡＤ２および読み出しデータＲＤを格納する際、読み出しアクセス結果挿入タイミング信号ＲＡＴがアクティブのときは、ｒｅａｄコードを、逆にｎｏｎアクセス結果挿入タイミング信号ＮＡＴがアクティブのときは、ｎｏｎコードをＲＷコード領域のＭＳＢ２ビットに格納している。
【００５６】
さらに、バス挿入制御部１３の第２のオーバヘッド分のデータ格納バッファ２８は、ここでは一段（ＳＴＳ−１の場合）として表わしているが、汎用的には（α−１）段設けられる。すなわち、ＳＴＳ−１の場合は、α＝２であり、またＳＴＳ−Ｎ（Ｎ＝３Ｘ  Ｘ＝１，２，３，・・・）の場合は、α＝（Ｎ×３＋Ｎ／３）÷３の商〔余りがでたときは＋１〕として表わされる。
【００５７】
図５は図４に示すバス挿入制御部の回路動作を説明するための各種データおよび信号のタイミング図である。図５に示すように、時刻ｔ１において、ローアクティブのリセット信号（ローのときデバイスを初期化し、ハイになるとデバイスが動作）が入力され、第１のオーバヘッド分のデータ格納バッファ２７およびレジスタ・アクセス結果データ挿入部２９がリセットされると、第１のバッファ格納タイミング信号Ｔ５がアクティブになるとともに、第１のレジスタ・アクセス結果データ挿入タイミング信号Ｔ７が立ち上がり、セレクタ１５に対する送信フレーム・データとしてレジスタ・アクセス・データが出力される。なお、リセット信号が外部からデバイス端子を介して与えられるハードリセットの場合、テスト・モード設定は必らず端子でなくてはならない。その理由は、レジスタでの設定では、初期化されてしまうからである。一方、ソフト・リセットの場合は、レジスタでのテスト・モード設定が初期化されない構成にしなければならない。
【００５８】
ついで、時刻ｔ２において、受信ブロック７の受信データ処理部１１から受信オーバヘッド領域信号Ｔ４が第１のオーバヘッド分のデータ格納バッファ２７に送出されると、この第１のオーバヘッド分のデータ格納バッファ２７において所定（ｔ４−ｔ２）の格納停止期間ＳＴＰが設定される。
【００５９】
ついで、時刻ｔ３において、レジスタ・アクセス結果データ挿入部２９への送信オーバヘッド領域信号Ｔ９が所定期間（ｔ５−ｔ３）アクティブになると、送信フレーム・データＳＤとしてのオーバヘッド・データが入力されるとともに、第２のバッファ格納タイミング信号Ｔ６がアクティブに且つ第１のレジスタ・アクセス結果データ挿入タイミング信号Ｔ７が立ち下がる。この結果、レジスタ・アクセス結果データ挿入部２９は、レジスタ・アクセス・データに代えてオーバヘッド・データが出力される。なお、所定（ｔ３−ｔ２）のｎｏｎ期間は、ｎｏｎアクセス・データを格納バッファ２７の出力として、タイミング信号Ｔ４がハイのとき、タイミング信号Ｔ５の立ち上がりで出力する。その際、ｔ３−ｔ２でｎｏｎアクセス・データをレジスタ・アクセス結果データ挿入部２９の出力とすることができる。
【００６０】
しかる後、時刻ｔ４を経て時刻ｔ５になると、送信オーバヘッド領域信号Ｔ９が立ち下がり、送信フレーム・データＳＤとしてのオーバヘッド・データが停止すると、第２のレジスタ・アクセス結果データ挿入タイミング信号Ｔ８が立ち上がるので、送信フレーム・データとしては、オーバヘッド・データからレジスタ・アクセス・データに切替えて出力する。
【００６１】
以下、時刻ｔ６〜ｔ９においても、前述した時刻ｔ２〜ｔ５における動作と同様の動作を繰返す。但し、時刻ｔ９においては、第１のレジスタ・アクセス結果データ挿入タイミング信号Ｔ７に代り、第２のレジスタ・アクセス結果データ挿入タイミング信号Ｔ８が用いられる。これは、前述したように、ＡＴＭ通信の送信側と受信側が非同期で通信される際の位相差を吸収することによっている。
【００６２】
ここでは、バス挿入制御部１３の詳細について説明したが、バス抽出制御部１２についても、基本的にはバス挿入制御部１３の動作とは逆の動作を行わせるだけで良く、受信フレーム・データからアドレス・データを抽出し、それをレジスタ部１０に書込んだり、レジスタ部１０からの読み出しにあたっては、バス挿入制御部１３に転送したりする。
【００６３】
以下、フレーム・データを用いたレジスタ部１０への書込み／読み出しアクセスおよびｎｏｎアクセス動作について、図１および図６〜図８を参照して説明する。
【００６４】
まず、ＰＨＹレイヤ・デバイス１に対して、通常動作モードか、テスト動作モードかのモード設定を行う。その場合、外部ＣＰＵからの設定と、外部入力端子からの設定との２通りがある。外部ＣＰＵ２からの設定の場合には、受信フレーム・データから対象レジスタ（ビット）へモ−ド解除コ−ドの書込みアクセスを行うと、外部ＣＰＵ２からの書込み／読み出しアクセス・モ−ド（デフォルト）に切り替わる。また、外部入力端子からの設定（図１のＴＭ信号入力）の場合には、外部入力端子から直接モ−ド設定を行うが、この外部入力端子から直接設定するには、端子として独立した１ピンが必要になる。要するに、これら設定方法の選択は、レジスタに対応ビットを追加するか、あるいはデバイスとしての端子を１つ犠牲にするかであるが、その選択はいずれでも良い。
【００６５】
図６は図１における受信フレ−ム・デ−タにマッピングしたレジスタ・アクセス・デ−タによる書込みアクセスのタイミング図である。図６に示すように、書込みアクセスにあたっては、まず受信ブロック７のバス制御抽出部１２において、受信フレ−ム・デ−タのペイロード領域（図２参照）２３より受信クロック３個分の期間に相当する書込みアクセス・データとしてのレジスタ・アクセス・デ−タ２４を抽出する。その際、バス制御抽出部１２へ入力されるコード・チェック・タイミング信号Ｔ１，レジスタ・チェック・タイミング信号Ｔ２，データ・チェック・タイミング信号Ｔ３が受信クロックに応じて順次アクティブになる。
【００６６】
ついで、レジスタ・アクセス・デ−タ２４におけるＲ／Ｗコード領域（Ｄ２３，Ｄ２２）よりｗｒｉｔｅコードを認識し、読み出し／書込み信号ＲＷ２をハイレベルにした後、レジスタ・アクセス・デ−タ２４におけるアドレス領域（Ｄ２１〜Ｄ１２）からアドレスを認識し、対象となるレジスタ部１０のレジスタ・セレクト信号ＲＳ２をハイレベルにする。
【００６７】
さらに、レジスタ・アクセス・デ−タ２４におけるデータ領域（Ｄ１１〜Ｄ０）から書込みデータＷＤを抽出し、データ・バスにその書込みデータを乗せて出力する。同時に、セレクタ９がレジスタ部１０に対し、点線で示す書込みアクセスを行うようにするため、バス抽出制御部１２はデータ・セレクト信号ＤＳ２をハイレベルにして出力する。
【００６８】
この結果、セレクタ９はこれらの信号を基にレジスタ部１０にデータを書込むが、レジスタ部１０では、点線で示す書込みアクセス・タイミングで対象レジスタに書込みアクセスを行う。
【００６９】
ここで、書込みアクセスにおいては、レジスタ部１０へのアクセス結果データが出力されないため、バス抽出制御部１２からバス挿入制御部１３に対しては、ｎｏｎアクセス結果挿入タイミング信号ＮＡＴのみをハイレベルにして出力する。すなわち、この書込みアクセスの場合、バス抽出制御部１２からバス挿入制御部１３に対して、アドレス・データＡＤ２と、読み出しアクセス結果挿入タイミング信号ＲＡＴとは出力されず、ｎｏｎアクセス結果挿入タイミング信号ＮＡＴに乗せて回線に出力される。
【００７０】
要するに、書込みアドレス・データは、レジスタ・アクセス・データのＲＷコードに書込みコードが書込まれるとともに、データ領域に書込みデータが書込まれ、また読み出しアクセス・データは、ＲＷコードに読み出しコードが書込まれるとともに、データ領域に読み出しデータが書込まれ、さらにｎｏｎアクセス・データは、ＲＷコードにｎｏｎコードが書込まれるとともに、アドレスおよびデータ領域とも無視される。
【００７１】
図７は図１における受信フレ−ム・デ−タにマッピングしたレジスタ・アクセス・デ−タによる読み出しアクセスのタイミング図である。図７に示すように、読み出しアクセスにあたっては、まず受信ブロック７のバス制御抽出部１２において、受信フレ−ム・デ−タのペイロード領域（図２参照）２３より受信クロック３個分の期間に相当する読み出しアクセス・データとしてのレジスタ・アクセス・デ−タ２４を抽出する。その際、バス制御抽出部１２へ入力されるコード・チェック・タイミング信号Ｔ１，レジスタ・チェック・タイミング信号Ｔ２，データ・チェック・タイミング信号Ｔ３が受信クロックに応じて順次アクティブになる。
【００７２】
ついで、レジスタ・アクセス・デ−タ２４におけるＲ／Ｗコード領域（Ｄ２３，Ｄ２２）よりｒｅａｄコードを認識し、読み出し／書込み信号ＲＷ２をロウレベルにした後、レジスタ・アクセス・デ−タ２４におけるアドレス領域（Ｄ２１〜Ｄ１２）からアドレスを認識し、対象となるレジスタ部１０のレジスタ・セレクト信号ＲＳ２をハイレベルにする。しかしながら、読み出しアクセスの場合、レジスタ・アクセス・デ−タ２４におけるデータ領域（Ｄ１１〜Ｄ０）は無視される。これらＲＷ２およびレジスタ・セレクト信号ＲＳ２は、セレクタ９で選択され、レジスタ部１０に入力される。
【００７３】
一方、バス抽出制御部１２は、バス挿入制御部１３に対し、読み出しアドレス・データＡＤ２および読み出しアクセス結果挿入タイミング信号ＲＡＴを出力する。
【００７４】
この結果、レジスタ部１０は、点線で示す読み出しアクセス・タイミングで対象レジスタに読み出しアクセスを行い、読み出しデータＲＤを出力する。
【００７５】
ここで、送信ブロック８のバス挿入制御部１３は、読み出しアクセス結果挿入タイミング信号ＲＡＴに基いて、読み出し結果データＲＤを取り込み、送信フレーム・データのペイロード領域へ挿入し、セレクタ１５を介して回線側へ出力する。
【００７６】
図８は図１における受信フレ−ム・デ−タにマッピングしたレジスタ・アクセス・デ−タによるｎｏｎアクセスのタイミング図である。図８に示すように、ｎｏｎアクセスについては、まず受信ブロック７のバス抽出制御部１２において、受信フレ−ム・デ−タのペイロード領域よりレジスタ・アクセス・デ−タ２４を抽出する。その際、バス制御抽出部１２へ入力されるコード・チェック・タイミング信号Ｔ１，レジスタ・チェック・タイミング信号Ｔ２，データ・チェック・タイミング信号Ｔ３が受信クロックに応じて順次アクティブになる。
【００７７】
ついで、このバス抽出制御部１２は、レジスタ・アクセス・デ−タ２４のＲＷコード領域（Ｄ２３，Ｄ２２）からｎｏｎコードを認識し、セレクタ９に対する読み出し／書込み信号ＲＷ２をロウレベルのままにする。同様に、ｎｏｎアクセスの場合は、セレクタ９に対するレジスタ・セレクト信号ＲＳ２やデータ・セレクト信号ＤＳ２もロウレベルのままとするので、レジスタ部１０に対するアクセスは行われない。さらに、バス抽出制御部１２からバス挿入制御部１３に対しては、ｎｏｎアクセス結果挿入タイミング信号ＮＡＴをハイレベル出力する。
【００７８】
一方、送信ブロック８のバス挿入制御部１３では、ｎｏｎアクセス・タイミングでｎｏｎアクセス結果デ−タを送信フレ−ム・デ−タのペイロード領域へ挿入しセレクタ１５を介して外部へ出力する。
【００７９】
上述したように、本実施の形態によれば、サポート・フレームが高次になるに伴なって、単位時間内のレジスタ・アクセス回数を大幅に増大させることにより、試験項目数を増やすことができ、相対的にレジスタのアクセス試験時間を短縮するとともに、外部ＣＰＵを用いずに受信フレーム・データと受信クロックによりレジスタのアクセス試験を実現できるので、試験方法を簡略化することができる。
【００８０】
【発明の効果】
以上説明したように、本発明のＡＴＭ通信におけるレジスタ・アクセス・システムは、受信ブロックに設けたバス抽出制御部と、送信ブロックに設けたバス挿入制御部と、テスト・モード信号によりＣＰＵからのデータを受信フレーム・データに切替える第１のセレクタおよびバス挿入制御部，送信データ処理部の出力を切替える第２のセレクタとを有することにより、受信フレーム・データや送信フレーム・データの１フレーム（１２５μｓｅｃ）を処理単位時間としたとき、単位時間内のレジスタ・アクセス回数を増大させることができるので、ＳＴＳ−１２など高次のフレームでのレジスタ・アクセス試験時間を短縮することができるという効果がある。すなわち、一定時間内に詰め込むデータ量を増やせるため、相対的にレジスタ・アクセス試験時間を短縮することができる。
【００８１】
また、本発明は、送信ブロックにバス挿入制御部および第２のセレクタを設け、受信フレーム・データおよびクロックを用いることにより、レジスタ・アクセス試験を実施できるので、従来の外部ＣＰＵを用いたレジスタ試験に比べ、試験方法を簡略化できるという効果がある。また、本発明は、複数ポートを有する場合、複数ポートを同時に試験することができ、しかも受信フレーム・データを同一にすることにより、送信フレーム・データの出力結果が同じになり、試験方法を容易にすることができる。
【００８２】
これらのことより、本発明では、ＰＨＹレイヤ・デバイス内部のレジスタをテストするにあたっては、従来よりも高速で容易なレジスタ試験を実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態を説明するためのＡＴＭ用ＰＨＹレイヤ・デバイスの回路図である。
【図２】図１で送受信されるＡＴＭフレーム・データにおけるＳＴＳ−１の場合のフレーム構成，ＳＰＥおよびレジスタ・アクセス・データ構成を表わす図である。
【図３】図１で送受信されるＡＴＭフレーム・データにおけるＳＴＳ−Ｎの場合のフレーム構成，ＳＰＥおよびレジスタ・アクセス・データ構成を表わす図である。
【図４】図１に示すバス挿入制御部のブロック構成図である。
【図５】図４に示すバス挿入制御部の回路動作を説明するための各種データおよび信号のタイミング図である。
【図６】図１における受信フレ−ム・デ−タにマッピングしたレジスタ・アクセス・デ−タによる書込みアクセスのタイミング図である。
【図７】図１における受信フレ−ム・デ−タにマッピングしたレジスタ・アクセス・デ−タによる読み出しアクセスのタイミング図である。
【図８】図１における受信フレ−ム・デ−タにマッピングしたレジスタ・アクセス・デ−タによるｎｏｎアクセスのタイミング図である。
【図９】従来の一例を説明するためのＡＴＭ用ＰＨＹレイヤ・デバイスのブロック構成図である。
【図１０】従来の他の例を説明するためのＡＴＭ用ＰＨＹレイヤ・デバイスのブロック構成図である。
【図１１】図９，図１０において、バス・モード１のときの書込みアクセスおよび読み出しアクセス動作を説明するタイミング図である。
【図１２】図９，図１０において、バス・モード０のときの書込みアクセスおよび読み出しアクセス動作を説明するタイミング図である。
【符号の説明】
１    物理レイヤ（ＰＨＹレイヤ）・デバイス
２    ＣＰＵ
３    ポート
４〜６    インターフェース（ＩＦ）
７    受信ブロック
８    送信ブロック
９    セレクタ
１０    レジスタ部
１１    受信データ処理部
１２    バス抽出制御部
１３    バス挿入制御部
１４    送信データ処理部
１５    セレクタ
２０    トランスポート・オーバヘッド部
２１    エンベロープ領域
２１ａ    ＳＰＥ（同期ペイロード・エンベロープ）
２２    ＰＯＨ部（ペイロード・オーバヘッド部）
２３    ペイロード領域（ユーザー情報領域）
２４    レジスタ・アクセス・データ
２５    ＦＳ部
２６    読み出しアクセス結果データ格納ブロック
２７，２８    オーバヘッド分のデータ格納バッファ
２９    レジスタ・アクセス結果データ挿入部
Ｄ１，Ｄ２    データ（バス）
ＡＤ１，ＡＤ２    アドレス
Ｃ    制御信号
ＤＳ１，ＤＳ２    データ・セレクト信号
ＲＳ１，ＲＳ２    レジスタ・セレクト信号
ＲＷ１，ＲＷ２    読み出し／書込み信号
ＷＤ    書込みデータ
ＲＤ    読み出しデータ
ＳＤ    レジスタ・アクセス・データ挿入前の送信フレーム・データ部
ＲＡＴ    読み出しアクセス結果挿入タイミング信号
ＮＡＴ    ｎｏｎアクセス結果挿入タイミング信号
Ｔ１    コード・チェック・タイミング信号
Ｔ２    レジスタ・チェック・タイミング信号
Ｔ３    データ・チェック・タイミング信号
Ｔ４    受信オーバヘッド領域信号
Ｔ５，Ｔ６    バッファ格納タイミング信号
Ｔ７，Ｔ８    レジスタ・アクセス結果データ挿入タイミング信号
Ｔ９    送信オーバヘッド領域信号
ＴＭ信号    テスト・モード信号
【図１】
0003664932.tif 000002
【図２】
0003664932.tif 000003
【図３】
0003664932.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
0003664932.tif 000008
【図８】
0003664932.tif 000009
【図９】
0003664932.tif 000010
【図１０】
0003664932.tif 000011
【図１１】
0003664932.tif 000012
【図１２】
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