(57)【特許請求の範囲】
【請求項１】
（ａ）昇圧クロック信号を用いて入力電圧を昇圧することにより昇圧電圧を発生するステップと、
（ｂ）前記昇圧電圧を制御クロック信号に同期してホールドし、ホールドされた昇圧電圧を少なくとも１つの所定の電圧と比較するステップと、
（ｃ）ステップ（ｂ）における比較結果に基づいて、ステップ（ａ）において用いる昇圧クロック信号の周波数を調整し、又は、少なくとも１つのスイッチング素子を制御する昇圧クロック信号を固定するステップと、
を具備することを特徴とするＤＣ−ＤＣ昇圧方法。
【請求項２】
ステップ（ｃ）が、ステップ（ａ）において用いる少なくとも１つのスイッチング素子を制御する昇圧クロック信号を固定することによりステップ（ａ）における入力電圧の昇圧倍率を変化させるステップを含むことを特徴とする請求項１記載のＤＣ−ＤＣ昇圧方法。
【請求項３】
（ａ）昇圧クロック信号を用いて入力電圧を昇圧することにより昇圧電圧を発生するステップと、
（ｂ）前記昇圧電圧を用いて、安定化された動作電圧を発生するステップと、
（ｃ）前記昇圧電圧と前記動作電圧との間のマージン電圧を制御クロック信号に同期してホールドし、ホールドされたマージン電圧を検出するステップと、
（ｄ）ステップ（ｃ）における検出結果に基づいて、ステップ（ａ）において用いる昇圧クロック信号の周波数を調整し、又は、少なくとも１つのスイッチング素子を制御する昇圧クロック信号を固定するステップと、
を具備することを特徴とするＤＣ−ＤＣ昇圧方法。
【請求項４】
ステップ（ｄ）が、ステップ（ａ）において用いる少なくとも１つのスイッチング素子を制御する昇圧クロック信号を固定することによりステップ（ａ）における入力電圧の昇圧倍率を変化させるステップを含むことを特徴とする請求項３記載のＤＣ−ＤＣ昇圧方法。
【請求項５】
ステップ（ｃ）が、前記マージン電圧を第１の所定の電圧及び第２の所定の電圧と比較するステップを含み、
ステップ（ｄ）が、前記マージン電圧が第１の所定の電圧よりも大きいときに昇圧倍率を１段階下げるステップと、前記マージン電圧が第１の所定の電圧よりも小さく第２の所定の電圧よりも大きいときに昇圧クロック信号の周波数を１段階下げるステップと、前記マージン電圧が第２の所定の電圧よりも小さいときに昇圧クロック信号の周波数を１段階上げるか又は昇圧倍率を１段階上げるステップとを含むことを特徴とする請求項４記載のＤＣ−ＤＣ昇圧方法。
【請求項６】
ステップ（ｃ）が、前記マージン電圧を第１から第３までの所定の電圧と比較するステップを含み、
ステップ（ｄ）が、前記マージン電圧が第１の所定の電圧よりも大きいときに昇圧倍率を１段階下げるステップと、前記マージン電圧が第１の所定の電圧よりも小さく第２の所定の電圧よりも大きいときに昇圧クロック信号の周波数を１段階下げるステップと、前記マージン電圧が第２の所定の電圧よりも小さく第３の所定の電圧よりも大きいときに昇圧倍率と昇圧クロック信号の周波数とを維持するステップと、前記マージン電圧が第３の所定の電圧よりも小さいときに昇圧クロック信号の周波数を１段階上げるか又は昇圧倍率を１段階上げるステップとを含むことを特徴とする請求項４記載のＤＣ−ＤＣ昇圧方法。
【請求項７】
入力電圧が供給され、昇圧クロック信号を用いて入力電圧を昇圧することにより昇圧電圧を発生する昇圧回路と、
前記昇圧回路が発生する昇圧電圧を制御クロック信号に同期してホールドし、ホールドされた昇圧電圧を少なくとも１つの所定の電圧と比較するホールド・比較回路と、
前記ホールド・比較回路の比較結果に基づいて、前記昇圧回路が用いる昇圧クロック信号の周波数を調整し、又は、少なくとも１つのスイッチング素子を制御する昇圧クロック信号を固定する昇圧クロック調整回路と、
を具備することを特徴とする電源回路。
【請求項８】
前記昇圧クロック調整回路が、前記昇圧回路が用いる少なくとも１つのスイッチング素子を制御する昇圧クロック信号を固定することにより前記昇圧回路における入力電圧の昇圧倍率を変化させることを特徴とする請求項７記載の電源回路。
【請求項９】
入力電圧が供給され、昇圧クロック信号を用いて入力電圧を昇圧することにより昇圧電圧を発生する昇圧回路と、
前記昇圧回路が発生する昇圧電圧を用いて、安定化された動作電圧を発生する電圧調整回路と、
前記昇圧回路が発生する昇圧電圧と前記電圧調整回路が発生する動作電圧との間のマージン電圧を制御クロック信号に同期してホールドし、ホールドされたマージン電圧を検出するホールド・検出回路と、
前記ホールド・検出回路の検出結果に基づいて、前記昇圧回路が用いる昇圧クロック信号の周波数を調整し、又は、少なくとも１つのスイッチング素子を制御する昇圧クロック信号を固定する昇圧クロック調整回路と、
を具備することを特徴とする電源回路。
【請求項１０】
前記昇圧クロック調整回路が、前記昇圧回路が用いる少なくとも１つのスイッチング素子を制御する昇圧クロック信号を固定することにより前記昇圧回路における入力電圧の昇圧倍率を変化させることを特徴とする請求項９記載の電源回路。
【請求項１１】
前記ホールド・検出回路が、前記マージン電圧を第１の所定の電圧及び第２の所定の電圧と比較し、
前記昇圧クロック調整回路が、前記マージン電圧が第１の所定の電圧よりも大きいときに昇圧倍率を１段階下げ、前記マージン電圧が第１の所定の電圧よりも小さく第２の所定の電圧よりも大きいときに昇圧クロック信号の周波数を１段階下げ、前記マージン電圧が第２の所定の電圧よりも小さいときに昇圧クロック信号の周波数を１段階上げるか又は昇圧倍率を１段階上げるように、昇圧クロック信号の振幅又は周波数を調整することを特徴とする請求項１０記載の電源回路。
【請求項１２】
前記ホールド・検出回路が、前記マージン電圧を第１から第３までの所定の電圧と比較し、
前記昇圧クロック調整回路が、前記マージン電圧が第１の所定の電圧よりも大きいときに昇圧倍率を１段階下げ、前記マージン電圧が第１の所定の電圧よりも小さく第２の所定の電圧よりも大きいときに昇圧クロック信号の周波数を１段階下げ、前記マージン電圧が第２の所定の電圧よりも小さく第３の所定の電圧よりも大きいときに昇圧倍率と昇圧クロック信号の周波数とを維持し、前記マージン電圧が第３の所定の電圧よりも小さいときに昇圧クロック信号の周波数を１段階上げるか又は昇圧倍率を１段階上げるように、昇圧クロック信号の振幅又は周波数を調整することを特徴とする請求項１０記載の電源回路。
【請求項１３】
コンデンサと、複数の抵抗と、前記昇圧クロック調整回路から出力される複数の制御信号に従って前記複数の抵抗の接続を変化させる複数のスイッチ回路とを含み、可変周波数の昇圧クロック信号を発生して前記昇圧回路に供給する昇圧クロック発生回路をさらに具備することを特徴とする請求項７〜１２のいずれか１項記載の電源回路。
【請求項１４】
前記昇圧回路に含まれる、上部電極と下部電極に第１の位相で信号が印加される少なくとも１つのコンデンサと、上部電極と下部電極に第１の位相と逆の第２の位相で信号が印加される少なくとも１つのコンデンサとが、半導体基板内にＭ×Ｎの市松状（Ｍ、Ｎは自然数）に配置されたことを特徴とする請求項７〜１３のいずれか１項記載の電源回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＤＣ−ＤＣ昇圧方法及びそれを用いた電源回路に関し、特に、液晶駆動用電源昇圧回路や液晶駆動用電源内臓のドライバＩＣにおいて用いられるチャージポンプ方式のＤＣ−ＤＣ昇圧方法及び電源回路に関する。
【０００２】
【従来の技術】
一般的に、液晶を用いる機器においては、液晶を駆動するための高圧電源が必要となるが、この高圧電源をＤＣ−ＤＣ昇圧によって作り出すことが多い。
【０００３】
このような液晶駆動用のドライバＩＣにおける一般的な電源回路の構成を図１３に示す。このＩＣは、高電位側の電源電圧ＶDDと低電位側の電源電圧ＶSSとが供給されて動作する。図１３において、昇圧回路１０は、高電位側の電源電圧ＶDDを昇圧して、昇圧電圧ＶOUTを出力する。昇圧電圧ＶOUTが供給された電圧調整回路２０は、液晶表示装置のための動作電圧ＶLCDを作成する。ボルテージフォロワ回路３０は、この動作電圧ＶLCDを分圧及びバッファして、各機能における負荷に応じた各種の電圧Ｖ1、Ｖ2、Ｖ3、Ｖ4を出力する。
【０００４】
昇圧回路１０の構成例を図１４に、電圧調整回路２０の構成例を図１５に示す。図１４の昇圧回路において、高電位側の電源電圧ＶDDと低電位側の電源電圧ＶSSとの間には、ＰチャネルトランジスタＱ1PとＮチャネルトランジスタＱ1Nとが直列に接続されており、これと並行して、ＰチャネルトランジスタＱ2PとＮチャネルトランジスタＱ2Nとが直列に接続されている。また、高電位側の電源電圧ＶDDには、ＰチャネルトランジスタＱ3、Ｑ4、Ｑ5が直列に接続されている。
【０００５】
トランジスタＱ1P及びトランジスタＱ1NのドレインとトランジスタＱ3のソースとの間にはコンデンサＣ1が接続され、トランジスタＱ2P及びトランジスタＱ2NのドレインとトランジスタＱ4のソースとの間にはコンデンサＣ2が接続されている。また、トランジスタＱ5のソースから昇圧電圧ＶOUTが取り出される。
【０００６】
図１６は、３倍昇圧の場合に図１４の昇圧回路に入力されるクロック信号の波形を示す図である。トランジスタＱ1Pのゲートに入力されるクロック信号ＣＬ1Pと、トランジスタＱ1Nのゲートに入力されるクロック信号ＣＬ1Nとは同一である。また、トランジスタＱ2Pのゲートに入力されるクロック信号ＣＬ2Pと、トランジスタＱ2Nのゲートに入力されるクロック信号ＣＬ2Nは、クロック信号ＣＬ1P及びＣＬ1Nと逆相である。これらのクロック信号ＣＬ1P、ＣＬ1N、ＣＬ2P、ＣＬ2Nは、電源電圧ＶDDとＶSSとの間で遷移する。
【０００７】
また、トランジスタＱ3のゲートに入力されるクロック信号ＣＬ3と、トランジスタＱ5のゲートに入力されるクロック信号ＣＬ5は、クロック信号ＣＬ1P及びＣＬ1Nと逆相である。また、トランジスタＱ4のゲートに入力されるクロック信号ＣＬ4は、クロック信号ＣＬ2P及びＣＬ2Nと逆相である。これらのクロック信号ＣＬ3、ＣＬ4、ＣＬ5は、昇圧電圧ＶOUTと電源電圧ＶSSとの間で遷移する。
【０００８】
なお、２倍昇圧の場合には、クロック信号ＣＬ2PとＣＬ2Nが電源電圧ＶDDに固定され、クロック信号ＣＬ5が電源電圧ＶSSに固定される。
【０００９】
液晶駆動用のドライバＩＣをガラス基板上に搭載するＣＯＧ（チップオングラス）方式においては、プリント回路基板と液晶表示装置との接続端子数を削減する必要があるため、液晶駆動用のドライバＩＣに昇圧用チャージポンプコンデンサの内蔵が要求されている。
【００１０】
【発明が解決しようとする課題】
しかしながら、信頼性やコストの面から、ＩＣに大きなコンデンサを内蔵することはできない。昇圧電源の電流供給能力はコンデンサの容量値とスイッチングの周波数に依存するので、昇圧電源の電流供給能力を確保しようとすると、高い周波数でスイッチング動作させる必要がある。
【００１１】
ところが、ＩＣに内蔵されるコンデンサには、必ず寄生容量が発生する。スイッチング周波数が高いと、寄生容量の充放電による無効電流が大きくなる。図１７に、この寄生容量を示す。
【００１２】
図１７の（ａ）において、半導体基板９１上に、絶縁膜９２を介してコンデンサの下部電極９３が形成されている。さらに、その上に誘電体９４を介してコンデンサの上部電極９５が形成されている。ここで、下部電極９３と半導体基板９１との間には、寄生容量ＣSが発生している。
【００１３】
図１７の（ｂ）においては、半導体基板９１内にＮ+領域９６がコンデンサの下部電極として形成され、その上に誘電体９４を介してコンデンサの上部電極９５が形成されている。ここで、下部電極９６と半導体基板９１との間には、寄生容量ＣSが発生している。
【００１４】
ＩＣに内蔵されるコンデンサは寄生容量の小さい構成とし、スイッチング周波数は必要十分な高さに変調する必要がある。
【００１５】
スイッチング周波数を変調する方法としては、日本国特許出願公開公報（特開）平４−１６２５６０号、特開平５−６４４２９号、特開平７−１６０２１５号に掲載されているものが知られている。しかし、昇圧回路の電源電圧ＶDDを流れる電流は、昇圧電源の負荷電流をＩOUTとすると、ほぼＩOUT×昇圧倍率となり、消費電流を低減するためには、昇圧倍率を、昇圧電圧ＶOUT＞動作電圧ＶLCDとなる最小の昇圧倍率に設定する必要がある。
【００１６】
ここで、昇圧電圧ＶOUTは、昇圧電源の出力インピーダンスと負荷電流ＩOUTとに依存する。昇圧電源の出力インピーダンスは、コンデンサの容量値とスイッチング周波数とに依存する。ＩＣに内蔵されるコンデンサは小さいこと、また、スイッチング周波数はなるべく低くしたいことから、昇圧電源の出力インピーダンスは大きくなる。また、負荷電流ＩOUTとしては、液晶パネルの充放電電流が支配的であり、液晶パネルの充放電電流は、表示モードと表示内容とに依存する。
【００１７】
このため、表示モードや表示内容によって昇圧電圧ＶOUTが大きく変動するので、表示モードや表示内容に応じて必要最小限の昇圧倍率となるように、昇圧倍率を変調する必要がある。上記の特許公報によれば、スイッチング周波数の変調には対応しているが、昇圧倍率の変調には対応していない。一方、昇圧倍率の変調はＭＰＵからのソフトウェア制御によっても可能ではあるが、この場合には、表示モードに応じて昇圧倍率を変調することはできても、表示内容に応じて昇圧倍率を変調することはできない。
【００１８】
また、近年においては、液晶パネルの表示容量が大きくなってきており、液晶駆動用のドライバＩＣにおける消費電流が増加する傾向にある。しかしながら、特に携帯機器では、表示容量が大きくなっても消費電力の増加は認められず、むしろ低消費電力化が求められている。このような機器においては、表示モードをより細かく制御することにより消費電力を必要最小限に抑えようとしている。
【００１９】
そこで、上記の点に鑑み、本発明の目的は、液晶パネルの表示モードや表示内容が変化しても、昇圧電圧のマージンを検出することにより消費電力を低減することができるＤＣ−ＤＣ昇圧方法及び昇圧回路を提供することである。また、ＩＣにスイッチングコンデンサを内蔵する場合に適した、寄生容量の小さいレイアウト構成を提供することである。
【００２０】
【課題を解決するための手段】
以上の課題を解決するため、本発明の第１の観点によるＤＣ−ＤＣ昇圧方法は、（ａ）昇圧クロック信号を用いて入力電圧を昇圧することにより昇圧電圧を発生するステップと、（ｂ）昇圧電圧を制御クロック信号に同期してホールドし、ホールドされた昇圧電圧を少なくとも１つの所定の電圧と比較するステップと、（ｃ）ステップ（ｂ）における比較結果に基づいて、ステップ（ａ）において用いる昇圧クロック信号の周波数を調整し、又は、少なくとも１つのスイッチング素子を制御する昇圧クロック信号を固定するステップとを具備する。
【００２１】
また、本発明の第１の観点による電源回路は、入力電圧が供給され、昇圧クロック信号を用いて入力電圧を昇圧することにより昇圧電圧を発生する昇圧回路と、昇圧回路が発生する昇圧電圧を制御クロック信号に同期してホールドし、ホールドされた昇圧電圧を少なくとも１つの所定の電圧と比較するホールド・比較回路と、ホールド・比較回路の比較結果に基づいて、昇圧回路が用いる昇圧クロック信号の周波数を調整し、又は、少なくとも１つのスイッチング素子を制御する昇圧クロック信号を固定する昇圧クロック調整回路とを具備する。
【００２２】
さらに、本発明の第２の観点によるＤＣ−ＤＣ昇圧方法は、（ａ）昇圧クロック信号を用いて入力電圧を昇圧することにより昇圧電圧を発生するステップと、（ｂ）昇圧電圧を用いて、安定化された動作電圧を発生するステップと、（ｃ）昇圧電圧と動作電圧との間のマージン電圧を制御クロック信号に同期してホールドし、ホールドされたマージン電圧を検出するステップと、（ｄ）ステップ（ｃ）における検出結果に基づいて、ステップ（ａ）において用いる昇圧クロック信号の周波数を調整し、又は、少なくとも１つのスイッチング素子を制御する昇圧クロック信号を固定するステップとを具備する。
【００２３】
また、本発明の第２の観点による電源回路は、入力電圧が供給され、昇圧クロック信号を用いて入力電圧を昇圧することにより昇圧電圧を発生する昇圧回路と、昇圧回路が発生する昇圧電圧を用いて、安定化された動作電圧を発生する電圧調整回路と、昇圧回路が発生する昇圧電圧と電圧調整回路が発生する動作電圧との間のマージン電圧を制御クロック信号に同期してホールドし、ホールドされたマージン電圧を検出するホールド・検出回路と、ホールド・検出回路の検出結果に基づいて、昇圧回路が用いる昇圧クロック信号の周波数を調整し、又は、少なくとも１つのスイッチング素子を制御する昇圧クロック信号を固定する昇圧クロック調整回路とを具備する。
【００２４】
ここで、少なくとも１つのスイッチング素子を制御する昇圧クロック信号を固定することにより、入力電圧の昇圧倍率を変化させるようにしても良い。
【００２５】
また、マージン電圧を第１の所定の電圧及び第２の所定の電圧と比較して、マージン電圧が第１の所定の電圧よりも大きいときに昇圧倍率を１段階下げ、マージン電圧が第１の所定の電圧よりも小さく第２の所定の電圧よりも大きいときに昇圧クロック信号の周波数を１段階下げ、マージン電圧が第２の所定の電圧よりも小さいときに昇圧クロック信号の周波数を１段階上げるか又は昇圧倍率を１段階上げるようにしても良い。
【００２６】
さらに、マージン電圧を第１から第３までの所定の電圧と比較して、マージン電圧が第１の所定の電圧よりも大きいときに昇圧倍率を１段階下げ、マージン電圧が第１の所定の電圧よりも小さく第２の所定の電圧よりも大きいときに昇圧クロック信号の周波数を１段階下げ、マージン電圧が第２の所定の電圧よりも小さく第３の所定の電圧よりも大きいときに昇圧倍率と昇圧クロック信号の周波数とを維持し、マージン電圧が第３の所定の電圧よりも小さいときに昇圧クロック信号の周波数を１段階上げるか又は昇圧倍率を１段階上げるようにしても良い。
【００２７】
以上の電源回路においては、コンデンサと、複数の抵抗と、昇圧クロック調整回路から出力される複数の制御信号に従って複数の抵抗の接続を変化させる複数のスイッチ回路とを含み、可変周波数の昇圧クロック信号を発生して昇圧回路に供給する昇圧クロック発生回路をさらに具備するようにしても良い。
【００２８】
また、以上の電源回路において、昇圧回路に含まれる、上部電極と下部電極に第１の位相で信号が印加される少なくとも１つのコンデンサと、上部電極と下部電極に第１の位相と逆の第２の位相で信号が印加される少なくとも１つのコンデンサとが、半導体基板内にＭ×Ｎの市松状（Ｍ、Ｎは自然数）に配置されるようにしても良い。
【００２９】
以上の様に構成した本発明によれば、液晶パネルの表示モードや表示内容が変化しても、昇圧電圧又はマージン電圧を制御クロック信号に同期してホールドし、ホールドされた電圧に基づいて、昇圧クロック信号の周波数を調整し、又は、少なくとも１つのスイッチング素子を制御する昇圧クロック信号を固定することにより、消費電力を低減することができる。
【００３０】
【発明の実施の形態】
以下、図面に基づいて、本発明の実施の形態について説明する。尚、同一の要素には同一の番号を付して、説明を省略する。
【００３１】
本発明の第１の実施形態に係る電源回路は、全体としては図１に示すような構成となっている。この電源回路は、高電位側の電源電圧ＶDDと低電位側の電源電圧ＶSSとが供給されて動作する。なお、これらの電源電圧の内の一方がアース電位であっても良い。本実施形態においては、低電位側の電源電圧ＶSSがアース電位と等しいとする。
【００３２】
図１において、昇圧回路１０は、高電位側の電源電圧ＶDDを昇圧して、昇圧電圧ＶOUTを出力する。昇圧電圧ＶOUTが供給された電圧調整回路２０は、液晶表示装置のための動作電圧ＶLCDを作成する。ボルテージフォロワ回路３０は、この動作電圧ＶLCDを分圧及びバッファして、各機能における負荷に応じた各種の電圧Ｖ1、Ｖ2、Ｖ3、Ｖ4を出力する。昇圧回路１０と電圧調整回路２０の構成及び動作は、それぞれ図１４及び図１５に示すものと同一でも良い。図１４に示す昇圧回路を用いて３倍昇圧を行う場合には、図１６に示すような昇圧クロック信号を用いることができる。なお、動作電圧ＶLCDを昇圧電圧ＶOUTと等しくする場合には、電圧調整回路２０は不要である。
【００３３】
図１に示すように、本実施形態に係る電源回路は、さらに昇圧クロック調整回路４０を含んでいる。昇圧クロック調整回路４０は、昇圧回路１０から昇圧電圧ＶOUTが供給され、電圧調整回路２０から動作電圧ＶLCDが供給されており、これらを比較することにより昇圧回路１０に供給される昇圧クロック信号をゲートしたり周波数を変化させる等の調整をして、昇圧回路１０の昇圧動作を制御する。なお、動作電圧ＶLCDを昇圧電圧ＶOUTと等しくする場合には、昇圧クロック調整回路４０は、昇圧電圧ＶOUTのみに基づいて昇圧クロック信号を調整する。
【００３４】
図２に、この昇圧クロック調整回路４０の構成例を示す。図２に示すように、昇圧クロック調整回路は、ＰチャネルトランジスタとＮチャネルトランジスタとを有するスイッチ回路１〜４を含んでいる。スイッチ回路１〜４は、互いに逆相の制御クロック信号φとφバーとに従って開閉する。例えば、スイッチ回路１においては、制御クロック信号φがハイレベルで制御クロック信号φバーがローレベルのときにスイッチが閉じ、制御クロック信号φがローレベルで制御クロック信号φバーがハイレベルのときにスイッチが開く。
【００３５】
昇圧電圧ＶOUTと動作電圧ＶLCDとの電位差（実際のマージン電圧）は、スイッチ回路１と２が閉じスイッチ回路３と４が開いたときにコンデンサ５に供給され、コンデンサ５の両端の電位差は、スイッチ回路３と４が閉じスイッチ回路１と２が開いたときにコンデンサ６に供給される。コンデンサ６の両端の電位差ＶCは、コンパレータ７に印加される。コンパレータ７は、この電位差ＶCを所定の電圧ＶREFと比較して、比較結果を少なくとも１つのゲート回路８に出力する。なお、電圧を比較するための回路として、コンパレータ７のかわりにＡ／Ｄコンバータを使用することも可能である。
【００３６】
本実施形態においては、ゲート回路８としてＯＲ回路を用いている。また、所定の電圧ＶREFを、昇圧電圧ＶOUTと動作電圧ＶLCDとの間の所望のマージン電圧と等しく設定している。ＯＲ回路８は、コンデンサ６の両端の電位差ＶCが所定の電圧ＶREFよりも小さい場合に、入力された昇圧クロック信号を出力する。この昇圧クロック信号は、例えば、図１４の昇圧回路におけるＰチャネルトランジスタＱ2Pのゲートに、昇圧クロック信号ＣＬ2Pとして供給される。電位差ＶCが所定の電圧ＶREFよりも大きくなった場合には、ＯＲ回路８は、昇圧クロック信号のかわりにハイレベルの信号を昇圧回路に供給する。これにより、昇圧回路の昇圧倍率を変化させ、昇圧電圧ＶOUTと動作電圧ＶLCDとの間の電位差を所望のマージン電圧に近付けることができる。
【００３７】
図２においては、昇圧電圧ＶOUTと動作電圧ＶLCDとの電位差を、スイッチ回路１〜４とコンデンサ５及び６を用いて検出する構成としたが、図３に示すように分圧回路を用いて、昇圧電圧ＶOUTを分圧した電圧と、動作電圧ＶLCDを分圧した電圧とを比較する構成としても良い。昇圧電圧ＶOUTには抵抗Ｒ11〜Ｒ15が接続されており、動作電圧ＶLCDには抵抗Ｒ21〜Ｒ25が接続されている。コンパレータ７において、例えば、分圧された電圧Ｖ14とＶ24とを比較することにより、比較結果を少なくとも１つのゲート回路８に出力する。
【００３８】
また、図４に示すように、昇圧電圧ＶOUTを分圧した電圧を、所定の電圧ＶREFと比較する構成としても良い。昇圧電圧ＶOUTには抵抗Ｒ11〜Ｒ15が接続されている。コンパレータ７において、例えば、分圧された電圧Ｖ14を所定の電圧ＶREFと比較することにより、比較結果を少なくとも１つのゲート回路８に出力する。ここで、昇圧電圧ＶOUTを動作電圧ＶLCDとして用いるようにしても良い。
【００３９】
図２の電源回路は、昇圧電圧ＶOUTと動作電圧ＶLCDとの電位差（実際のマージン電圧）が一定の値（所望のマージン電圧）となるように制御する。これに対し、図３の電源回路においては、昇圧電圧ＶOUTと動作電圧ＶLCDとの電位差が、昇圧電圧ＶOUT又は動作電圧ＶLCDの値によって変化する。また、図４の電源回路は、昇圧電圧ＶOUTが一定の値となるように制御する。図３又は図４の電源回路の構成は比較的簡単であるが、分圧回路を抵抗により構成する場合にはチップ面積が多少大きくなり、抵抗を流れる電流によって消費電力も多少増加する。
【００４０】
次に、本発明の第２の実施形態について説明する。本実施形態においては、図５に示すような昇圧クロック調整回路を使用している。第１の実施形態と異なる点は、コンデンサ６の両端の電位差ＶCが、第１のコンパレータ７と第２のコンパレータ９とに印加されるようにしたことである。第１のコンパレータ７は、この電位差ＶCを第１の所定の電圧ＶREF１と比較して、比較結果Ａを出力する。また、第２のコンパレータ９は、この電位差ＶCを第２の所定の電圧ＶREF２と比較して、比較結果Ｂを出力する。
【００４１】
本実施形態においては、第２の所定の電圧ＶREF２を、昇圧電圧ＶOUTと動作電圧ＶLCDとの間の所望のマージン電圧と等しく設定し、第１の所定の電圧ＶREF１を、これよりも大きい電圧（例えば、ＶDD−ＶSS）に設定している。そして、比較結果Ａを昇圧倍率制御フラグとして使用し、比較結果Ｂを昇圧クロック周波数制御フラグとして使用する。
【００４２】
図６に、具体的な制御動作を示す。昇圧倍率制御フラグＡがハイレベル１の場合には、昇圧倍率を１段階下げる。昇圧倍率制御フラグＡがローレベル０で昇圧クロック周波数制御フラグＢがハイレベル１の場合には、昇圧クロック周波数を１段階下げる。昇圧倍率制御フラグＡと昇圧クロック周波数制御フラグＢがともにローレベル０の場合には、昇圧クロック周波数を１段階上げる。ただし、昇圧クロック周波数が最大値であれば、昇圧倍率を１段階上げる。
【００４３】
ここで、昇圧倍率の制御は、第１の実施形態と同様にして行うことができる。また、昇圧クロック周波数の制御は、図７に示す昇圧クロック発生回路を制御することにより行う。または、高い発振周波数が必要となるが、分周回路の分周比を変えることにより行うこともできる。
【００４４】
図７において、昇圧クロック発生回路は、直列接続されたインバータ５１と５２を含む。インバータ５２の出力は、コンデンサ５４を介して、インバータ５１の入力に正帰還されている。また、インバータ５２の出力は、インバータ５３と直列接続された抵抗Ｒ1〜Ｒ8とを介して、インバータ５１の入力に負帰還されている。以上の構成により、ＣＲ発振器が形成される。抵抗Ｒ1〜Ｒ7の一部を短絡するためにスイッチ回路Ｓ1〜Ｓ7が接続されており、これらのスイッチ回路の状態によってＣＲ発振器の発振周波数を変更できる。図８に、スイッチ回路の具体的な回路例を示す。
【００４５】
ここで、スイッチ回路Ｓ4に供給される制御信号ＥＮ0のみがアクティブである状態が標準であるとする。この状態においては、スイッチ回路Ｓ4により抵抗Ｒ1〜Ｒ4がショートされて、発振周波数が標準値となっている。ここで、スイッチ回路Ｓ7に供給される制御信号ＥＮ3Pがアクティブになると、スイッチ回路Ｓ7により抵抗Ｒ1〜Ｒ7がショートされて、発振周波数が最大値となる。一方、どの制御信号もアクティブでなくなると、いずれの抵抗もショートされず、発振周波数が最小値となる。
【００４６】
次に、本発明の第３の実施形態について説明する。本実施形態においては、図２に示すコンデンサ６の両端の電位差ＶCを、図９に示すコンパレータ７において、３種類の所定の電圧ＶREF１、ＶREF２、ＶREF３と時分割で比較する。ここで、例えば、ＶREF１＝ＶDD−ＶSSとし、ＶREF１＞ＶREF２＞（所望のマージン電圧）＞ＶREF３とする。コンパレータ７の出力をシリアル／パラレル変換することにより、それぞれの比較結果としてフラグＡ、Ｂ、Ｃを得ている。
【００４７】
３種類の所定の電圧を切り換えるために、図８に示すのと同様なスイッチ回路Ｓ１１、Ｓ１２、Ｓ１３を用いている。また、コンパレータ７の出力をシリアル／パラレル変換するために、フリップフロップ６１〜６４を用いている。これらのスイッチ回路及びフリップフロップには、図１０に示すような制御クロック信号φ2〜φ6が供給される。
【００４８】
フラグＡとＢはＮＯＲ回路６５の入力に供給され、比較結果ＣはＮＯＲ回路６５の反転入力に供給される。ＮＯＲ回路６５の出力は、ロード・イネーブル付きアップダウンカウンタ６６のイネーブル反転入力に供給される。アップダウンカウンタ６６は、制御クロック信号φ6バーが供給されて動作する。フラグＡとＢがローレベル０でフラグＣがハイレベル１のときには、アップダウンカウンタ６６がカウント動作を停止するので、昇圧倍率及び昇圧クロック周波数が維持される。
【００４９】
アップダウンカウンタ６６のそれぞれのカウント出力には、インバータ６７〜７０が接続されている。ＡＮＤ回路７１、７２、…は、アップダウンカウンタ６６のカウント出力及び反転されたインバータ出力を用いて、図７に示すような昇圧クロック発生回路に供給するための昇圧クロック周波数制御信号ＥＮ3M、ＥＮ2M、…を発生する。
【００５０】
一方、フラグＡと制御クロック信号φ6はＡＮＤ回路７３の入力に供給され、フラグＣとアップダウンカウンタ６６のキャリー出力はＡＮＤ回路７４の反転入力に供給される。ＡＮＤ回路７３と７４の出力はＮＯＲ回路７５の入力に供給され、ＮＯＲ回路７５の出力はロード付きアップダウンカウンタ７６のクロック入力に供給される。
【００５１】
アップダウンカウンタ７６のそれぞれのカウント出力には、インバータ７７と７８が接続されている。ＡＮＤ回路７９〜８１は、アップダウンカウンタ７６のカウント出力及び反転されたインバータ出力を用いて、図１４に示すような昇圧回路に供給する昇圧クロック信号をゲートするための昇圧倍率制御信号Ｘ１〜Ｘ３を発生する。
【００５２】
図１１に、具体的な制御動作を示す。フラグＡ、Ｂ、Ｃがハイレベル１の場合には、昇圧倍率を１段階下げる。フラグＡがローレベル０でフラグＢとＣがハイレベル１の場合には、昇圧クロック周波数を１段階下げる。フラグＡとＢがローレベル０でフラグＣがハイレベル１の場合には、現状を維持する。フラグＡ、Ｂ、Ｃがローレベル０であれば昇圧クロック周波数を１段階上げる。ただし、昇圧クロック周波数が最大値であれば、昇圧倍率を１段階上げる。
【００５３】
次に、本発明に係る電源回路に含まれる昇圧回路において使用するコンデンサの形成に関する一実施形態について説明する。図１７の（ａ）（ｂ）を参照して説明したように、半導体基板に形成されたコンデンサには、下部電極と半導体基板との間に寄生容量ＣSが存在する。
【００５４】
本実施形態によるコンデンサは、このような寄生容量を等価的に低減させるものである。図１２に示すように、半導体基板にコンデンサを形成するに際し、コンデンサを細分化して形成する。このように細分化されたコンデンサを、互いに逆相で動作するＭ個の第１群のコンデンサＣAとＮ個の第２群のコンデンサＣBとに分けて（Ｍ、Ｎは自然数）、市松状に配置する。
【００５５】
コンデンサを細分化して逆相で動作させることにより、コンデンサに電流が流れることによって発生する半導体基板内の電位は打ち消される。その結果、細分化された寄生容量の和ＣS・ＭとＣS・Ｎとが直列接続されたのと等価になる。従って、等価的な寄生容量は、ＣS・Ｍ・Ｎ／（Ｍ＋Ｎ）になる。ここで、Ｍ＝Ｎとすると、等価的な寄生容量は、ＣS・Ｎ／２である。即ち、通常のように寄生容量が並列接続される場合と比較して、１／２に減少する。さらに、図１４に示すような昇圧回路において、逆相で動作するトランジスタ同士を隣接させると、トランジスタの寄生容量を低減することができる。
【００５６】
【発明の効果】
以上述べた様に、本発明によれば、液晶パネルの表示モードが変化しても、昇圧電圧のマージンを検出して、クロック信号の周波数を調整し、又は、少なくとも１つのスイッチング素子を制御するクロック信号を固定することにより、消費電力を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る電源回路のブロック図である。
【図２】本発明の第１の実施形態に係る電源回路における昇圧クロック調整回路の構成例を示す回路図である。
【図３】本発明の第１の実施形態に係る電源回路における昇圧クロック調整回路の他の構成例を示す回路図である。
【図４】本発明の第１の実施形態に係る電源回路における昇圧クロック調整回路のさらに他の構成例を示す回路図である。
【図５】本発明の第２の実施形態に係る電源回路における昇圧クロック調整回路の構成例を示す回路図である。
【図６】本発明の第２の実施形態に係る電源回路の制御動作を示す図である。
【図７】本発明の第２の実施形態に係る電源回路における昇圧クロック発生回路の構成例を示す回路図である。
【図８】図７の昇圧クロック発生回路におけるスイッチ回路の構成例を示す回路図である。
【図９】本発明の第３の実施形態に係る電源回路における昇圧クロック調整回路の構成例を示す回路図である。
【図１０】図９の昇圧クロック調整回路に入力される制御クロック信号の波形を示す図である。
【図１１】本発明の第３の実施形態に係る電源回路の制御動作を示す図である。
【図１２】本発明に係る電源回路において使用するコンデンサの形成に関する一実施形態を示す図である。
【図１３】液晶駆動用のドライバＩＣにおける一般的な電源回路の構成を示すブロック図である。
【図１４】図１３の電源回路における昇圧回路の構成例を示す回路図である。
【図１５】図１３の電源回路における電圧調整回路の構成例を示す回路図である。
【図１６】３倍昇圧の場合に図１４の昇圧回路に入力されるクロック信号の波形を示す図である。
【図１７】ＩＣに内蔵されるコンデンサに発生する寄生容量を示す図である。
【符号の説明】
１〜４、Ｓ1〜Ｓ13  スイッチ回路
５、６、５４、Ｃ1、Ｃ2、ＣA、ＣB  コンデンサ
７、９  コンパレータ
８  ゲート回路
１０  昇圧回路
２０  電圧調整回路
３０  ボルテージフォロワ回路
４０  昇圧クロック調整回路
５１〜５３、６７〜７０、７７、７８  インバータ
６１〜６４  フリップフロップ
６５、７５  ＮＯＲ回路
６６、７６  アップダウンカウンタ
７１〜７４、７９〜８１  ＡＮＤ回路
Ｒ1〜Ｒ25  抵抗
Ｑ1〜Ｑ5  トランジスタ
φ、φ2〜φ6  制御クロック信号
ＣＬ1〜ＣＬ5  昇圧クロック信号
ＶDD、ＶSS  電源電圧
ＶOUT  昇圧電圧
ＶLCD  動作電圧
【図１】
0003656495.tif 000002
【図２】
0003656495.tif 000003
【図３】
0003656495.tif 000004
【図４】
0003656495.tif 000005
【図５】
0003656495.tif 000006
【図６】
0003656495.tif 000007
【図７】
0003656495.tif 000008
【図８】
0003656495.tif 000009
【図９】
0003656495.tif 000010
【図１０】
0003656495.tif 000011
【図１１】
0003656495.tif 000012
【図１２】
0003656495.tif 000013
【図１３】
0003656495.tif 000014
【図１４】
0003656495.tif 000015
【図１５】
0003656495.tif 000016
【図１６】
0003656495.tif 000017
【図１７】
0003656495.tif 000018