(57)【特許請求の範囲】
【請求項１】
半導体基板に素子分離絶縁層を形成し、
前記半導体基板の上方にダミーゲート層を形成し、
前記半導体基板の上方に、前記ダミーゲート層の両側面に隣接してスペーサ層を形成し、
前記半導体基板の上方にシリコン層をエピタキシャル成長によって選択的に形成し、
前記ダミーゲート層を除去した後、ゲート電極を形成し、
前記スペーサ層を除去した後、イオン注入によって、該スペーサが除去された領域の前記半導体基板に不純物を導入してエクステンション領域を形成し、
前記ゲート電極の両側面に隣接するサイドウォール絶縁層を形成し、
イオン注入によって、前記シリコン層を介して前記半導体基板に不純物を導入してソース／ドレイン領域を形成し、
前記シリコン層をシリサイド化すること、を含む、半導体装置の製造方法。
【請求項２】
請求項１において、
前記スペーサ層は、前記ダミーゲート層と異なる材料を前記半導体基板の上に堆積させた後、異方性エッチングを行うことにより形成される、半導体装置の製造方法。
【請求項３】
請求項１または２において、
前記シリコン層を形成した後、該シリコン層の表面に、熱酸化によって酸化シリコンからなるストッパ層を形成することを含む、半導体装置の製造方法。
【請求項４】
半導体基板に素子分離絶縁層を形成し、
前記半導体基板の上方に絶縁層を形成した後、所定領域に溝を形成し、
前記半導体基板の上方にダミーゲート層を形成し、該ダミーゲート層は、下部が前記溝内にあり、上部は前記溝より大きい幅を有し、該上部の側面は前記溝より外側に位置し、
前記ダミーゲート層をマスクとして前記絶縁層をパターニングし、前記半導体基板の上方に、前記ダミーゲート層の両側面に隣接するスペーサ層を形成し、
前記半導体基板の上方にシリコン層をエピタキシャル成長によって選択的に形成し、
前記ダミーゲート層を除去した後、ゲート電極を形成し、
前記スペーサ層を除去した後、イオン注入によって、該スペーサ層が除去された領域の前記半導体基板に不純物を導入してエクステンション領域を形成し、
前記ゲート電極の両側面に隣接するサイドウォール絶縁層を形成し、
イオン注入によって、前記シリコン層を介して前記半導体基板に不純物を導入してソース／ドレイン領域を形成し、
前記シリコン層をシリサイド化すること、を含む、半導体装置の製造方法。
【請求項５】
請求項４において、
前記シリコン層を形成した後、該シリコン層の表面に、熱酸化によって酸化シリコンからなるストッパ層を形成することを含む、半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に選択エピタキシャル成長によりソース／ドレイン領域の上にシリコン層を形成する、エレベーテッド・ソース／ドレイン（Elevated  Source／Drain）技術を用いる半導体装置の製造方法に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
エレベーテッド・ソース／ドレイン技術では、半導体基板に形成されたソース／ドレイン領域の上に、エピタキシャル成長によって単結晶シリコン層を形成し、このシリコン層においてシリサイド化を行い、半導体基板の上にシリサイド層を形成する。このようにすることで、ソース／ドレイン領域の不純物層を浅くすることができ、素子の微細化に対応できる。
【０００３】
ところで、かかるエレベーテッド・ソース／ドレイン技術では、通常、シリコンをエピタキシャル成長で形成する工程で７００℃以上の熱処理を必要とする。そのため、あらかじめイオン注入などによって形成された、ソース／ドレイン領域などの不純物プロファイルが変化してしまい、設計通りの不純物層を形成することが困難な場合がある。
【０００４】
また、メタルゲートを用いる場合には、メタルゲートを形成した後に上述した７００℃以上の熱処理を行うと、界面反応によってメタルゲートの成分とゲート絶縁層の成分とが反応してゲート絶縁層の特性が劣化する問題を生じる。
【０００５】
本発明の目的は、上述したエピタキシャル成長の工程での熱処理の影響を受けずに精度の高い不純物層を形成できる、半導体装置の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
本発明にかかる製造方法は、半導体基板の上方にダミーゲート層を形成し、
前記半導体基板の上方に、前記ダミーゲート層の両側面に隣接してスペーサ層を形成し、
前記半導体基板の上方にシリコン層をエピタキシャル成長によって選択的に形成し、
前記ダミーゲート層を除去した後、ゲート電極を形成し、
前記シリコン層を介して前記半導体基板に不純物を導入してソース／ドレイン領域を形成し、
前記シリコン層をシリサイド化すること、を含む。
【０００７】
本発明によれば、エピタキシャル成長によってシリコン層を形成した後に、ゲート電極を形成し、さらにソース／ドレイン領域を形成する。したがって、エピタキシャル成長の工程で行われる高温のアニール処理の影響を受けずに不純物層を形成できるので、不純物の拡散を抑制でき、設計通りの不純物プロファイルを有する浅いソース／ドレイン領域を形成できる。また、エピタキシャル成長の工程で行われる高温のアニール処理の影響を受けずにゲート電極を形成できるので、ゲート電極の材料としてポリシリコンのみならずタンタルなどの金属を採用でき、ゲート電極の材料の選択性が広くなる。
【０００８】
本発明において、半導体基板の上方に特定の層を形成するとは、半導体基板上に直接特定の層を形成する場合と、半導体基板上の他の層を介して特定の層を形成する場合とを含む。本発明において、「シリコン層」とは、主成分がシリコン単体の場合のみならず、シリコンに他の物質、たとえばゲルマニウムが含まれていてもよい。また、「ソース／ドレイン領域」とは、ソース領域またはドレイン領域を意味する。
【０００９】
本発明の製造方法は、より具体的に以下の態様をとることができる。
【００１０】
第１の態様にかかる発明は、半導体基板に素子分離絶縁層を形成し、
前記半導体基板の上方にダミーゲート層を形成し、
前記半導体基板の上方に、前記ダミーゲート層の両側面に隣接してスペーサ層を形成し、
前記半導体基板の上方にシリコン層をエピタキシャル成長によって選択的に形成し、
前記ダミーゲート層を除去した後、ゲート電極を形成し、
前記スペーサ層を除去した後、イオン注入によって、該スペーサが除去された領域の前記半導体基板に不純物を導入してエクステンション領域を形成し、
前記ゲート電極の両側面に隣接するサイドウォール絶縁層を形成し、
イオン注入によって、前記シリコン層を介して前記半導体基板に不純物を導入してソース／ドレイン領域を形成し、
前記シリコン層をシリサイド化すること、を含むことができる。
【００１１】
この発明において、前記スペーサ層は、前記ダミーゲート層と異なる材料を前記半導体基板の上方に堆積させた後、異方性エッチングを行うことにより形成できる。
【００１２】
第２の態様にかかる発明は、
半導体基板に素子分離絶縁層を形成し、
前記半導体基板の上方に絶縁層を形成した後、所定領域に溝を形成し、
前記半導体基板の上方にダミーゲート層を形成し、該ダミーゲート層は、下部が前記溝内にあり、上部は前記溝より大きい幅を有し、該上部の側面は前記溝より外側に位置し、
前記ダミーゲート層をマスクとして前記絶縁層をパターニングし、前記半導体基板の上方に、前記ダミーゲート層の両側面に隣接するスペーサ層を形成し、
前記半導体基板の上方にシリコン層をエピタキシャル成長によって選択的に形成し、
前記ダミーゲート層を除去した後、ゲート電極を形成し、
前記スペーサ層を除去した後、イオン注入によって、前記スペーサ層が除去された領域の前記半導体基板に不純物を導入してエクステンション領域を形成し、
前記ゲート電極の両側面に隣接するサイドウォール絶縁層を形成し、
イオン注入によって、前記シリコン層を介して前記半導体基板に不純物を導入してソース／ドレイン領域を形成し、
前記シリコン層をシリサイド化すること、を含むことができる。
【００１３】
第１および第２の態様の発明において、前記シリコン層を形成した後、該シリコン層の表面に熱酸化によって酸化シリコンからなるストッパ層を形成することを含むことができる。この方法によれば、シリコン層をエッチングから保護するためのストッパ層を選択的に形成できる。
【００１４】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００１５】
［第１の実施の形態］
図１〜図８は、第１の実施の形態に係る製造方法を示す断面図である。
【００１６】
（ａ）図１に示すように、シリコンなどの半導体基板１０に、素子分離絶縁層１２を形成する。素子分離絶縁層１２は、公知の方法によって形成することができる。素子分離絶縁層１２は、たとえば、シャロートレンチアイソレーション技術を用いて形成することができる。
【００１７】
ついで、熱酸化法によって半導体基板１０の表面に酸化シリコン層を形成する。ついで、この酸化シリコン層上にＣＶＤ法等を用いて窒化シリコン層を形成する。その後、酸化シリコン層および窒化シリコン層を公知のリソグラフィ（例えば光、Ｘ線あるいは電子ビームを用いたリソグラフィ）およびエッチング（例えば反応性イオンエッチング）によってパターニングすることにより、保護層１４とダミーゲート層１６とを形成する。保護層１４の幅は、ゲート長に相当する。
【００１８】
この工程で形成される保護層１４は、後のダミーゲート層１６のエッチング工程（ｄ）において半導体基板１０を保護する機能を有する。保護層１４の膜厚は、この保護機能を有し、かつできるだけ容易に除去されるように設定される。これらのことを考慮すると、保護層１４は、数ｎｍ〜１０ｎｍの膜厚を有することができる。なお、保護層１４が無くても問題のない場合には、これを設けなくともよい。また、ダミーゲート層１６の膜厚は、後のゲート電極の形成工程（ｅ）における電極材料の埋込み性などを考慮して設定される。ダミーゲート層１６は、例えば１０〜１００ｎｍの膜厚を有することができる。
【００１９】
ついで、ダミーゲート層１６の両側面に接してスペーサ層１８を形成する。スペーサ層１８は、ＣＶＤ法などを用いて酸化シリコン層を基板上に堆積した後、反応性イオンエッチングなどの異方性エッチングを行うことにより形成することができる。したがって、スペーサ層１８は、エッチングにおいてダミーゲート層１６に対して充分に異なる選択比をとれるように、ダミーゲート層１６と異なる材料によって形成される。本実施の形態では、ダミーゲート層１６は窒化シリコン層から構成され、スペーサ層１８は酸化シリコン層から構成されている。
【００２０】
（ｂ）図２に示すように、半導体基板１０上に、エピタキシャル成長によってシリコン層２０を選択的に形成する。シリコン層２０は、半導体基板１０上においてシリサイド化されるのに必要な膜厚と、つぎの酸化シリコン層（ストッパ層）の形成工程（ｃ）での熱酸化に必要な膜厚とを考慮して決めることができる。シリコン層２０の膜厚は、このような点を考慮すると、５０〜１００ｎｍとすることができる。
【００２１】
シリコン層２０は、公知のエピタキシャル成長によって形成できる。シリコン層２０は、例えば、以下のように形成される。まず、半導体基板１０の表面をＲＣＡ洗浄などの公知の方法で洗浄する。ＲＣＡ洗浄は、自然酸化膜を希フッ酸などを用いたライトエッチングで除去する工程を最後に含む。ついで、水素雰囲気中または真空中で半導体基板１０に熱処理を施すことにより、半導体基板１０の表面の酸化膜を完全に除去する。ついで、８００℃以上の温度で半導体基板１０を加熱した状態で、ＳｉＨｘＣｌ４−ｘ（ｘ＝０〜４）、Ｓｉ２Ｈ６、Ｓｉ３Ｈ８、ＧｅＨ４、Ｈ２、Ｃｌ２などガスを成膜装置内に供給する。これにより、シリコンからなる半導体基板１０の露出部分にエピタキシャル成長によって選択的にシリコン層２０を形成することができる。
【００２２】
（ｃ）図３に示すように、熱酸化法によって、シリコン層２０の表面に酸化シリコン層からなるストッパ層２２を選択的に形成する。ストッパ層２２は、後の工程（ｅ）のエッチングにおいてシリコン層２０を保護する機能を有する。このような機能を考慮すると、ストッパ層２２は、３〜２０ｎｍの膜厚を有することができる。
【００２３】
（ｄ）図４に示すように、窒化シリコン層からなるダミーゲート層１６を熱リン酸によってエッチングして除去する。この工程では、半導体基板１０は酸化シリコン層からなる保護層１４で覆われ、また、シリコン層２０は酸化シリコン層からなるストッパ層２２とスペーサ層１８とによって覆われているため、いずれも熱リン酸によるエッチングでダメージを受けることがない。ついで、保護層１４を希フッ酸によるライトエッチングで除去し、半導体基板１０を露出させる。
【００２４】
（ｅ）図５に示すように、ゲート絶縁層２４、ゲート電極２６およびキャップ層２８を形成する。ゲート絶縁層２４としては、酸化シリコン、酸化窒化シリコン、窒化シリコンの他、酸化タンタルなどの高誘電体を用いることができる。ゲート電極２６としては、ポリシリコンあるいはタングステン、タンタルなどの金属を用いることができる。キャップ層２８としては、酸化シリコン、窒化シリコンなどを用いることができる。ゲート電極２６としてタンタルなどの金属を用いた場合には、かかる金属の酸化を防止するために、キャップ層は酸素を含まない窒化シリコンなどを用いることが好ましい。キャップ層２８は、ゲート電極２６のエッチング後のプロセスでゲート電極２６の酸化を防止する機能を有する。
【００２５】
本実施の形態では、ダミーゲート層１６を除去した後の溝部にゲート電極２６を形成するので、この溝部が完全に埋め込まれるようにマスクのアライメントなどを考慮して、ゲート電極２６の幅（上部の幅）は溝部の幅より大きく設定されている。
【００２６】
ゲート電極２６としてタンタルを用いる場合には、ゲート絶縁層２４として窒化シリコン層を用い、ゲート電極２６として第１窒化タンタル層／タンタル層／第２窒化タンタル層の積層構造を用い、キャップ層２８として窒化シリコンを用いることができる。この場合、ゲート絶縁層２４、ゲート電極２６およびキャップ層２８は、たとえば、プラズマＣＶＤあるいは高密度プラズマ、アトミックレイヤーデポジション法、スパッタ法でゲート絶縁層を形成し、スパッタ法あるいはプラズマＣＶＤ、高密度プラズマでゲート電極およびキャップ層を形成した後、反応性イオンエッチングなどのドライエッチングによりパターニングを行うことで形成できる。ゲート電極２６において、第１窒化タンタル層は主に仕事関数制御層として機能し、第２窒化タンタル層は耐酸化機能を有する。かかる積層構造のタンタルゲート電極の例は、特開２００１−２９８１９３号公報に記載されている。
【００２７】
この工程では、シリコン層２０はストッパ層２２とスペーサ層１８とによって覆われているため、ゲート電極２６のエッチング時にダメージを受けることがない。
【００２８】
（ｆ）図６に示すように、酸化シリコンからなるスペーサ層１８を例えば希フッ酸によってエッチングする。このとき、シリコン層２０上のストッパ層２２も同時にエッチングされる。ついで、斜めイオン注入によって半導体基板１０の露出部（スペーサ層１８が除去された領域）に不純物を導入して、エクステンション領域３０を形成する。エクステンション領域３０は、つぎの工程（ｇ）で形成されるソース／ドレイン領域より浅く形成される。
【００２９】
（ｇ）図７に示すように、ゲート絶縁層２４、ゲート電極２６およびキャップ層２８の両側面にサイドウォール絶縁層３２を形成する。サイドウォール絶縁層３２は、酸化シリコン層、窒化シリコン層などの絶縁層をＣＶＤ法によって半導体基板１０上に全面的に形成した後、反応性イオンエッチングなどの異方性エッチングを行うことにより形成される。ゲート電極２６としてタンタルなどの金属を用いる場合には、かかる金属の酸化を防止するために、酸素を含まない窒化シリコン層を用いることが好ましい。
【００３０】
ついで、イオン注入（図示の例では斜めイオン注入）によって、シリコン層２０を介して半導体基板１０に不純物を導入し、ソース／ドレイン領域３４を形成する。そして、アニールを行うことによりソース／ドレイン領域の不純物を活性化させる。このときのアニール温度は、不純物の熱拡散を抑制し、ゲート電極に悪影響を与えない程度の温度で行われることが望ましい。特に、ゲート電極２６としてタンタルなどの金属を用いた場合には、低温アニール（４５０〜６００℃）を行うことが望ましい。ゲート電極２６としてタンタルなどの金属を用いた場合には、約７００℃以上の高温に晒されると、この金属とゲート絶縁層とが反応して所望のゲート構造を得ることができないことがある。
【００３１】
（ｈ）図８に示すように、シリコン層２０にサリサイド技術によってシリサイド層３６を形成する。シリサイド層３６は、遷移金属、たとえばコバルト、ニッケル、チタンなどをスパッタ法によって成膜した後、アニールによってシリコン層２０でシリサイドを自己整合的に形成する。このサリサイド工程においては、アニール温度は、不純物の熱拡散を抑制し、ゲート電極に悪影響を与えない程度の温度で行われることが望ましい。金属としてニッケルを用いることにより、５００℃程度の低温でシリサイド化を行うことができる。この場合、ゲート電極としてタンタルなどの金属を用いてもこれにダメージを与えることがなく、また、不純物層の熱による拡散を抑制できる。
【００３２】
この後は、通常のプロセス技術により層間絶縁層および配線層を形成し、半導体装置を完成することができる。
【００３３】
本実施の形態にかかる製造方法では、主に以下の作用効果を有する。
【００３４】
本実施の形態では、工程（ｂ）でエピタキシャル成長によってシリコン層２０を形成した後に、工程（ｅ）でゲート電極２６を形成し、工程（ｆ），（ｇ）でエクステンション領域３０およびソース／ドレイン領域３４を形成する。したがって、エクステンション領域３０およびソース／ドレイン領域３４は、工程（ｂ）で行われる高温のアニール処理の影響を受けずに形成できる。そのため、不純物の拡散を抑制でき、設計通りの不純物プロファイルを有する浅い不純物層を形成できる。このような浅い不純物層の形成は、デバイスの微細化にとって非常に重要である。
【００３５】
また、ゲート電極２６も、工程（ｂ）で行われる高温のアニール処理の影響を受けずに形成できるので、ゲート電極の材料としてポリシリコンのみならずタンタルなどの金属を採用できる。ゲート電極として金属を用いた場合には、一般的に、ゲート電極が例えば７００℃以上の高温に晒されると、ゲート電極とゲート絶縁層との間で化学反応（界面反応）を生じ、所望のゲート構造を形成できない。
【００３６】
このように、本実施の形態では、工程（ｂ）より後の工程のアニール処理、例えば工程（ｇ）、（ｈ）におけるアニールを４５０〜６００℃で行うことにより、浅い不純物層を形成でき、また、ゲート電極に金属を用いることができる。
【００３７】
本実施の形態では、工程（ｃ）でシリコン層２０の表面に熱酸化法によって酸化シリコン層からなるストッパ層２２を選択的に形成することができる。このストッパ層２２はゲート電極のエッチング時にストッパとして機能する充分な膜厚を確保できるため、ゲート電極の材料として酸化シリコンに対する選択比が小さい金属などの材料を採用できる。
【００３８】
［第２の実施の形態］
図９〜図１７は、第２の実施の形態に係る製造方法を示す断面図である。これらの図において図１〜図８（第１の実施の形態）に示す部分と実質的に同じ部分には同一符号を付してその詳細な説明を一部省略する。第２の実施の形態は、ダミーゲート層およびスペーサ層の形成方法の点で、第１の実施の形態と異なる。
【００３９】
（ａ）図９に示すように、シリコンなどの半導体基板１０に、素子分離絶縁層１２を形成する。ついで、ＣＶＤ法によって半導体基板１０の表面に酸化シリコン層１３を形成する。その後、酸化シリコン層１３を公知のリソグラフィおよびエッチングによってパターニングすることにより溝部１３ａを形成する。溝部１３ａの幅はゲート長に相当する。ついで、溝部１３ａにおいて、熱酸化法によって半導体基板１０上に酸化シリコン層からなる保護層１４を形成する。保護層１４は、後のダミーゲート層のエッチング工程（ｄ）において半導体基板１０を保護する機能を有する。保護層１４の膜厚などは第１の実施の形態と同様である。
【００４０】
ついで、半導体基板１０の上方に溝部１３ａを埋めるように第１ダミーゲート層１６ａを形成する。第１ダミーゲート層１６ａは、ＣＶＤ法などを用いて窒化シリコン層を基板上に堆積した後、フォトリソグラフィおよび反応性イオンエッチングなどの異方性エッチングを行うことにより形成することができる。この第１ダミーゲート層１６ａは、下部が溝部１３ａ内にあり、溝部１３ａより上の上部は溝部１３ａより大きい幅を有し、かつ上部の両側面は溝部１３ａより所定距離外側に位置するように形成される。
【００４１】
ついで、図１０に示すように、第１ダミーゲート層１６ａの両側面に接してサイドウォール状の第２ダミーゲート層１６ｂを形成する。第２ダミーゲート層１６ｂは、ＣＶＤ法などを用いて窒化シリコン層を基板上に堆積した後、反応性イオンエッチングなどの異方性エッチングを行うことにより形成することができる。このようにして、第１ダミーゲート層１６ａとサイドウォール状の第２ダミーゲート層１６ｂとからなるダミーゲート層１６を形成できる。ダミーゲート層１６は、次のエッチング工程において酸化シリコン層１３に対して充分に異なる選択比をとれるように、酸化シリコン層１３と異なる材料によって形成される。本実施の形態では、第１の実施の形態と同様に、ダミーゲート層１６は窒化シリコン層から構成され、スペーサ層となる層は酸化シリコン層から構成されている。
【００４２】
（ｂ）図１１に示すように、ダミーゲート層１６をマスクとして酸化シリコン層１３をエッチングすることにより、スペーサ層１８を形成できる。
【００４３】
ついで、半導体基板１０上の露出面に、エピタキシャル成長によってシリコン層２０を選択的に形成する。シリコン層２０は、半導体基板１０上においてシリサイド化されるのに必要な膜厚と、つぎの酸化シリコン層（ストッパ層）の形成工程（ｃ）で熱酸化に必要な膜厚とを考慮して決めることができる。シリコン層２０の膜厚は、このような点を考慮すると、５０〜１００ｎｍとすることができる。シリコン層２０は、第１の実施の形態と同様にして形成できる。
【００４４】
以下の工程（ｃ）〜（ｈ）は、第１の実施の形態と同様であるので主要な点のみ記載する。
【００４５】
（ｃ）図１２に示すように、熱酸化法によって、シリコン層２０の表面に酸化シリコン層からなるストッパ層２２を選択的に形成する。ストッパ層２２は、後の工程（ｅ）のエッチングにおいてシリコン層２０を保護する機能を有する。
【００４６】
（ｄ）図１３に示すように、窒化シリコン層からなるダミーゲート層１６を熱リン酸によってエッチングして除去する。この工程では、半導体基板１０は酸化シリコン層からなる保護層１４で覆われ、また、シリコン層２０は酸化シリコン層からなるストッパ層２２とスペーサ層１８とによって覆われているため、いずれも熱リン酸によるエッチングでダメージを受けることがない。
【００４７】
ついで、保護層１４を希フッ酸によるライトエッチングで除去し、半導体基板１０を露出させる。
【００４８】
（ｅ）図１４に示すように、ゲート絶縁層２４、ゲート電極２６およびキャップ層２８を形成する。ゲート絶縁層２４、ゲート電極２６およびキャップ層２８などは、第１の実施の形態と同様の形成方法および材料を採用できる。また、この工程では、シリコン層２０はストッパ層２２とスペーサ層１８とによって覆われているため、ゲート電極２６のエッチング時にダメージを受けることがない。
【００４９】
（ｆ）図１５に示すように、第１の実施の形態と同様に、酸化シリコンからなるスペーサ層１８を例えば希フッ酸によってエッチングする。ついで、斜めイオン注入によって半導体基板１０の露出部（スペーサ層１８が除去された領域）に不純物を導入して、エクステンション領域３０を形成する。
【００５０】
（ｇ）図１６に示すように、ゲート絶縁層２４、ゲート電極２６およびキャップ層２８の両側面にサイドウォール絶縁層３２を形成する。サイドウォール絶縁層３２は、第１の実施の形態と同様の形成方法および材料などを採用できる。
【００５１】
ついで、イオン注入（図示の例では斜めイオン注入）によって、シリコン層２０および半導体基板１０に不純物を導入し、半導体基板１０にソース／ドレイン領域３４を形成する。そして、アニールを行うことによりソース／ドレイン領域の不純物を活性化させる。このときのアニール温度は、第１の実施の形態と同様に、不純物の熱拡散を抑制し、ゲート電極に悪影響を与えない程度の温度で行われることが望ましい。特に、ゲート電極２６としてタンタルなどの金属を用いた場合には、低温アニール（５５０℃程度）を行うことが望ましい。
【００５２】
（ｈ）図１７に示すように、シリコン層２０にサリサイド技術によってシリサイド層３６を形成する。シリサイド層３６は、第１の実施の形態と同様の形成方法を採用できる。また、サリサイド工程においては、アニール温度は、不純物の熱拡散を抑制し、ゲート電極に悪影響を与えない程度の温度で行われることが望ましい。金属としてニッケルを用いることにより、５００℃程度の低温でシリサイド化を行うことができる。この場合、ゲート電極としてタンタルなどの金属を用いた場合でもこれにダメージを与えることがなく、また、不純物層の熱による拡散を抑制できる。
【００５３】
この後は、通常のプロセス技術により層間絶縁層および配線層を形成し、半導体装置を完成することができる。
【００５４】
第２の実施の形態では、ダミーゲート層１６を第１ダミーゲート層１６ａと第２ダミーゲート層１６ｂとで構成している。このようにダミーゲート層１６を２段階で形成することにより、第１ダミーゲート層１６ａとゲート電極２６，キャップ層２８とを同じマスクを用いてパターニングできる。もちろん、ダミーゲート層１６は、１回のパターニングで形成してもよい。
【００５５】
第２の実施の形態でも第１の実施の形態と同様な作用効果を得ることができる。すなわち、本実施の形態では、工程（ｂ）でエピタキシャル成長によってシリコン層２０を形成した後に、工程（ｅ）でゲート電極２６を形成し、工程（ｆ），（ｇ）でエクステンション領域３０およびソース／ドレイン領域３４を形成する。したがって、エクステンション領域３０およびソース／ドレイン領域３４は、工程（ｂ）で行われる高温のアニール処理の影響を受けずに形成できる。そのため、不純物の拡散を抑制でき、設計通りの不純物プロファイルを有する浅い不純物層を形成できる。
【００５６】
また、ゲート電極２６も、工程（ｂ）で行われる高温のアニール処理の影響を受けずに形成できるので、ゲート電極の材料としてポリシリコンのみならずタンタルなどの金属を採用できる。
【００５７】
このように、本実施の形態では、工程（ｂ）より後の工程のアニール処理、例えば工程（ｇ）、（ｈ）におけるアニールを４５０〜６００℃で行うことにより、浅い不純物層を形成でき、また、ゲート電極に金属を用いることができる。
【００５８】
本実施の形態では、工程（ｃ）でシリコン層２０の表面に熱酸化法によって酸化シリコン層からなるストッパ層２２を選択的に形成することができる。このストッパ層２２はゲート電極のエッチング時にストッパとして機能する充分な膜厚を確保できるため、ゲート電極の材料として酸化シリコンに対する選択比が小さい金属などの材料を採用できる。
【００５９】
本発明は以上の実施の形態に限定されず、本発明の要旨の範囲内で各種の態様をとることができる。
【図面の簡単な説明】
【図１】  第１の実施の形態にかかる製造方法の一工程を模式的に示す断面図である。
【図２】  第１の実施の形態にかかる製造方法の一工程を模式的に示す断面図である。
【図３】  第１の実施の形態にかかる製造方法の一工程を模式的に示す断面図である。
【図４】  第１の実施の形態にかかる製造方法の一工程を模式的に示す断面図である。
【図５】  第１の実施の形態にかかる製造方法の一工程を模式的に示す断面図である。
【図６】  第１の実施の形態にかかる製造方法の一工程を模式的に示す断面図である。
【図７】  第１の実施の形態にかかる製造方法の一工程を模式的に示す断面図である。
【図８】  第１の実施の形態にかかる製造方法の一工程を模式的に示す断面図である。
【図９】  第２の実施の形態にかかる製造方法の一工程を模式的に示す断面図である。
【図１０】  第２の実施の形態にかかる製造方法の一工程を模式的に示す断面図である。
【図１１】  第２の実施の形態にかかる製造方法の一工程を模式的に示す断面図である。
【図１２】  第２の実施の形態にかかる製造方法の一工程を模式的に示す断面図である。
【図１３】  第２の実施の形態にかかる製造方法の一工程を模式的に示す断面図である。
【図１４】  第２の実施の形態にかかる製造方法の一工程を模式的に示す断面図である。
【図１５】  第２の実施の形態にかかる製造方法の一工程を模式的に示す断面図である。
【図１６】  第２の実施の形態にかかる製造方法の一工程を模式的に示す断面図である。
【図１７】  第２の実施の形態にかかる製造方法の一工程を模式的に示す断面図である。
【符号の説明】
１０  半導体基板、１２  素子分離絶縁層、１４  保護層、１６  ダミーゲート層、１６ａ  第１ダミーゲート層、１６ｂ  第２ダミーゲート層、１８  スペーサ層、２０  シリコン層、２２  ストッパ層、２４  ゲート絶縁層、２６  ゲート電極、２８  キャップ層、３０  エクステンション領域、３２  サイドウォール絶縁層、３４  ソース／ドレイン領域、３６  シリサイド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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