(57)【特許請求の範囲】
【請求項１】
内部回路から供給される信号が入力する第１制御回路と、
前記第１制御回路の出力信号および前記内部回路から供給される信号が入力し、２つの制御出力ノードの電位を前記第１制御回路に帰還させ、互いの立ち上がりのタイミングおよび立ち下がりのタイミングが異なるとともに同一論理レベルの期間が異なる２つの出力信号を２つの出力ノードから出力する第２制御回路と、
前記第２制御回路の２つの出力信号が対応してゲートに供給される電流吐き出し用のPMOS FETおよび電流吸い込み用のNMOS FETの各ドレインが出力端子に接続された出力バッファ回路とを具備し、
前記第１制御回路は、内部回路から供給される信号の論理レベルと前記第２制御回路の２つの制御出力ノードから帰還する電位の論理レベルが所定の条件を満たした時に出力信号の論理レベルが確定し、
前記第２制御回路の出力信号は前記電流吐き出し用のPMOS FETおよび電流吸い込み用のNMOS FETのうちの一方のオン状態のFET がオフ状態に反転した後に他方のオフ状態のFET がオン状態になるように制御することを特徴とする半導体集積回路。
【請求項２】
前記第１制御回路は、
ソースが電源ノードに接続された第１のPMOS FETおよびこの第１のPMOS FETのドレインにソースが接続された第２のPMOS FETからなる第１のPMOS制御回路と、ソースが接地ノードに接続された第１のNMOS FETおよびこの第１のNMOS FETのドレインにソースが接続された第２のNMOS FETからなる第１のNMOS制御回路とからなり、
前記第１のPMOS FETと前記第１のNMOS FETは各ゲートが共通に接続されており、前記第２のPMOS FETと第２のNMOS FETは各ドレインが共通に接続されて出力ノードになっていることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記第２制御回路は、
ソースが電源ノードに接続された第３のPMOS FETと、この第３のPMOS FETとゲート同士、ドレイン同士が接続され、ソースが第１の制御出力ノードとなる第３のNMOS FETと、ドレイン・ソース間が電源ノードと前記第１の制御出力ノードとの間に接続された第４のNMOS FETと、ドレイン・ソース間が前記第１の制御出力ノードと接地ノードとの間に接続された第５のNMOS FETとからなり、前記第３のPMOS FETと第３のNMOS FETの各ゲートに第１制御回路の出力ノードの信号が共通に入力し、前記第１の制御出力ノードの電位が前記第１のNMOS制御回路の第２のNMOS FETのゲートに帰還し、前記第３のPMOS FETと第３のNMOS FETの各ドレイン接続ノードの出力信号が前記出力バッファ回路の電流吐き出し用のPMOS FETのゲートに入力する第２のPMOS制御回路と、
ソースが接地ノードに接続された第６のNMOS FETと、この第６のNMOS FETとゲート同士、ドレイン同士が接続され、ソースが第２の制御出力ノードとなる第６のPMOS FETと、ソース・ドレイン間が電源ノードと前記第２の制御出力ノードとの間に接続された第４のPMOS FETと、ソース・ドレイン間が前記第２の制御出力ノードと接地ノードとの間に接続された第５のPMOS FETとからなり、前記第６のPMOS FETと第６のNMOS FETの各ゲートに第１制御回路の出力ノードの信号が共通に入力し、前記第２の制御出力ノードの電位が前記第１のPMOS制御回路の第２のPMOS FETのゲートに帰還し、前記第６のPMOS FETと第６のNMOS FETの各ドレイン接続ノードの出力信号が前記出力バッファ回路の電流吸い込み用のNMOS FETのゲートに入力する第２のNMOS制御回路と、
前記内部回路から供給される信号が入力し、この入力信号を前記第２のPMOS制御回路の第４のNMOS FETのゲートおよび第２のNMOS制御回路の第５のPMOS FETのゲートに直接に供給するとともに、この入力信号の反転信号を前記第２のPMOS制御回路の第５のNMOS FETのゲートおよび第２のNMOS制御回路の第４のPMOS FETのゲートに供給する接続ノード切換制御回路
とを具備することを特徴とする請求項１または２記載の半導体集積回路。
【請求項４】
前記入力信号の反転信号は、前記入力信号を１個のインバータ回路で反転させた信号を共通に使用することを特徴とする請求項３記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路(LSI) に係り、特に出力回路の貫通電流を低減させるように制御する出力制御回路に関するもので、例えばCMOS LSIに使用されるものである。
【０００２】
【従来の技術】
図８は、従来のLSI のCMOS構成の出力回路の一例を示す。
【０００３】
LSI 内部回路から入力端子71に供給される入力信号は、２段のCMOSインバータ73,74 を介してCMOSインバータ構成の出力バッファ回路70に入力する。この出力バッファ回路70は、ソース・ドレイン間が電源ノードと出力端子72との間に接続された電流吐き出し用のPMOS FET75と、ドレイン・ソース間が出力端子72と接地ノードとの間に接続された電流吸い込み用のNMOS FET76とからなり、上記したようにドレインが共通に出力端子に接続された２つのFET75,76は、各ゲートが共通に接続されており、プッシュプル駆動される。
【０００４】
このプッシュプル駆動に際して、一方のオン状態のFET がオフ状態に反転する前に他方のオフ状態のFET がオン状態になると、CMOS FETが同時にオン状態の期間が存在し、電源ノードと接地ノードとの間でCMOS FETを貫通する電流が流れる。この点について以下に詳細に説明する。
【０００５】
図９は、図８の出力回路の動作波形の一例を示す。
【０００６】
入力信号が期間Ａに"L" から"H" に変化し、２段のCMOSインバータの前段の出力信号が期間Ｂに"H" から"L" に変化し、２段のCMOSインバータの後段の出力信号（出力バッファ回路の入力信号）が期間Ｃに"L" から"H" に変化する。これにより、出力バッファ回路のPMOS FETはオン状態からオフ状態に変化し、NMOS FETはオフ状態からオン状態に変化するので、出力端子の出力信号は"H" から"L" に変化する。
【０００７】
この際、図１０に示すように、出力バッファ回路の入力信号の論理レベルが"L" から"H" に遷移（変化）する過程において、NMOS FETの閾値電圧Ｖthn を越えてNMOS FETがオン状態になった時点ｔ1 では、PMOS FETは未だオン状態を維持しているので、貫通電流が流れ始め、時刻ｔ2 で貫通電流の値がピークに達する。そして、出力バッファ回路の入力信号がPMOS FETの閾値電圧Ｖthp を越えた時点ｔ3 でPMOS FETがオフ状態になり、貫通電流が流れなくなる。
【０００８】
上記とは逆に、出力回路の入力信号のレベルが"H" から"L" に変化する過程においてPMOS FETの閾値電圧Ｖthp を越えてPMOS FETがオン状態になった時点では、NMOS FETは未だオン状態を維持しているので、貫通電流が流れ始め、やがて貫通電流の値がピークに達する。そして、出力バッファ回路の入力信号がNMOS FETの閾値電圧Ｖthn より低くなった時点でNMOS FETがオフ状態になり、貫通電流が流れなくなる。
【０００９】
上記したように従来の半導体集積回路の出力バッファ回路は、CMOS FETのプッシュプル駆動に際して貫通電流が流れるが、この貫通電流はFET のサイズが大きくなると多くなり、消費電流の増大をまねく。
【００１０】
【発明が解決しようとする課題】
上記したように従来の半導体集積回路のCMOS構成の出力バッファ回路は、CMOS FETのサイズが大きくなると貫通電流が大きくなり、消費電流の増大をまねくという問題があった。
【００１１】
本発明は上記の問題点を解決すべくなされたもので、CMOS FETのサイズが大きい場合でも貫通電流を抑制でき、消費電流の増大を抑制し得るCMOS構成の出力バッファ回路を備えた半導体集積回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の半導体集積回路は、内部回路から供給される信号が入力する第１制御回路と、前記第１制御回路の出力信号が入力し、互いの立ち上がりのタイミングおよび立ち下がりのタイミングが異なるとともに同一論理レベルの期間が異なる２つの出力信号を生成する第２制御回路と、前記第２制御回路の２つの出力信号が対応してゲートに供給される電流吐き出し用のPMOS FETおよび電流吸い込み用のNMOS FETの各ドレインが出力端子に接続された出力バッファ回路とを具備し、前記第２制御回路は前記電流吐き出し用のPMOS FETおよび電流吸い込み用のNMOS FETのうちの一方のオン状態のFET がオフ状態に反転した後に他方のオフ状態のFET がオン状態になるように制御することを特徴とする。
【００１３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１４】
図１は、本発明の第１の実施の形態に係る半導体集積回路のCMOS構成の出力回路の一例を示している。
【００１５】
LSI 内部回路から入力端子51に供給される入力信号は、第１制御回路10に入力し、この第１制御回路10の出力信号および前記内部回路から供給される信号が第２制御回路20に入力する。この第２制御回路20は、２つの制御出力ノード1,2 の電位を前記第１制御回路10に帰還させ、互いの立ち上がりのタイミングおよび立ち下がりのタイミングが異なるとともに同一論理レベルの期間が異なる２つの出力信号を２つの出力ノード3,4 から出力する。
【００１６】
出力バッファ回路30は、前記第２制御回路20の２つの出力信号が対応してゲートに供給される電流吐き出し用のPMOS FET31および電流吸い込み用のNMOS FET32の各ドレインが共通に出力端子52に接続されている。
【００１７】
即ち、この出力バッファ回路30は、ソース・ドレイン間がVCC （電源電位）ノードと出力端子52との間に接続された電流吐き出し用のPMOS FET31と、ドレイン・ソース間が出力端子52とGND （接地電位）ノードとの間に接続された電流吸い込み用のNMOS FET32とからなる。
【００１８】
前記第２制御回路20は、上記したCMOS FET31、32をプッシュプル駆動する際、CMOS FETのうちの一方のオン状態のFET がオフ状態に反転した後に他方のオフ状態のFET がオン状態になるように制御するように構成されている。
【００１９】
以下、前記第１制御回路10および第２制御回路20の構成を詳細に説明する。
【００２０】
前記第１制御回路10は、内部回路から供給される信号の論理レベルと前記第２制御回路20の２つの制御出力ノード1,2 から帰還する電位の論理レベルが所定の条件を満たした時に出力信号の論理レベルが確定するように構成されている。
【００２１】
具体例として、第１制御回路10は、第１のPMOS制御回路10a および第１のNMOS制御回路10b からなる。上記第１のPMOS制御回路10a は、ソースがVCC ノードに接続された第１のPMOS FET11と、この第１のPMOS FETのドレインにソースが接続された第２のPMOS FET12とからなる。また、前記第１のNMOS制御回路10b は、ソースがGND ノードに接続された第１のNMOS FET14と、この第１のNMOS FET14のドレインにソースが接続された第２のNMOS FET13とからなる。
【００２２】
上記第１のPMOS FET11と前記第１のNMOS FET14は、各ゲートが共通に接続されており、前記第２のPMOS FET12と第２のNMOS FET13は、各ドレインが共通に接続され、第１制御回路10の出力ノードになっている。
【００２３】
前記第２制御回路20は、第２のPMOS制御回路20a 、第２のNMOS制御回路20b および接続ノード切換制御回路20c からなる。
【００２４】
上記第２のPMOS制御回路20a は、ソースがVCC ノードに接続された第３のPMOS FET21と、この第３のPMOS FETとゲート同士、ドレイン同士が接続され、ソースが第１の制御出力ノード1 となる第３のNMOS FET22と、ドレイン・ソース間がVCC ノードと上記第１の制御出力ノード1 との間に接続された第４のNMOS FET23と、ドレイン・ソース間が上記第１の制御出力ノード1 とGND ノードとの間に接続された第５のNMOS FET24とからなる。
【００２５】
そして、上記第３のPMOS FET21と第３のNMOS FET22の各ゲートに第１制御回路10の出力ノードの信号が共通に入力し、上記第１の制御出力ノード1 に接続された第４のNMOS FET23および第５のNMOS FET24の各ゲートには前記接続ノード切換制御回路20c から別々に供給される信号が別々に入力する。
【００２６】
前記第２のNMOS制御回路20b は、ソースがGND ノードに接続された第６のNMOS FET28と、この第６のNMOS FETとゲート同士、ドレイン同士が接続され、ソースが第２の制御出力ノード2 となる第６のPMOS FET27と、ソース・ドレイン間がVCC ノードと上記第２の制御出力ノード2 との間に接続された第４のPMOS FET26と、ソース・ドレイン間が上記第２の制御出力ノード2 とGND ノードとの間に接続された第５のPMOS FET25とからなる。
【００２７】
そして、上記第６のPMOS FET27と第６のNMOS FET28の各ゲートに第１制御回路10の出力ノードの信号が共通に入力し、上記第２の制御出力ノード2 に接続された第４のPMOS FET26および第５のPMOS FET25の各ゲートには前記接続ノード切換制御回路20c から別々に供給される信号が別々に入力する。
【００２８】
前記接続ノード切換制御回路20c は、前記LSI 内部回路から供給される入力信号が入力し、この入力信号を前記第２のPMOS制御回路20a の第４のNMOS FET23のゲートおよび第２のNMOS制御回路20b の第５のPMOS FET25のゲートに直接に供給する。また、上記入力信号をインバータ回路41で反転させた後に前記第２のPMOS制御回路20a の第５のNMOS FET24のゲートおよび第２のNMOS制御回路20b の第４のPMOS FET26のゲートに供給する。
【００２９】
そして、前記第２のPMOS制御回路20a の第１の制御出力ノード1 の電位は前記第１のNMOS制御回路10b の第２のNMOS FET13のゲートの帰還入力となり、前記第２のNMOS制御回路20b の第２の制御出力ノード2 の電位は前記第１のPMOS制御回路10a の第２のPMOS FET12のゲートの帰還入力となる。
【００３０】
そして、前記第２のPMOS制御回路20a の第３のPMOS FET21と第３のNMOS FET22の各ドレインが接続された出力ノード3 の出力信号は、出力バッファ回路30の電流吐き出し用のPMOS FET31のゲートに入力し、前記第２のNMOS制御回路20b の第６のPMOS FET27と第６のNMOS FET28の各ドレインが接続された出力ノード4 の出力信号は、出力バッファ回路30の電流吸い込み用のNMOS FET32のゲートに入力する。
【００３１】
図２乃至図５は、図１の出力回路の入力信号の論理レベルが一定状態の時、あるいは遷移（変化）する時にオン状態になっているFET のソース・ドレイン間を太線で短絡して示した回路図である。
【００３２】
図２は、図１の出力回路の入力信号が"L" の時にオン状態になっているFET のソース・ドレイン間を太線で短絡して示した回路図である。
【００３３】
図３は、図１の出力回路の入力信号が"L" から"H" に変化する時にオン状態になるFET のソース・ドレイン間を太線で短絡して示した回路図である。
【００３４】
図４は、図１の出力回路の入力信号が"H" の時にオン状態になっているFET のソース・ドレイン間を太線で短絡して示した回路図である。
【００３５】
図５は、図１の出力回路の入力信号が"H" から"L" に変化する時にオン状態になるFET のソース・ドレイン間を太線で短絡して示した回路図である。
【００３６】
図６は、図１の出力回路の動作の一例を示す波形図である。
【００３７】
以下、図６を参照しながら、図１の出力回路の動作例を詳細に説明する。
【００３８】
まず、入力信号が"L" の時には、図２に示すように、第１のPMOS制御回路10aの２個のPMOS FET11、12はそれぞれオン状態であり、第１制御回路10の出力ノードの信号は"H" である。そして、第２のPMOS制御回路20a のNMOS FET22とNMOS FET24がそれぞれオン状態であり、第２のPMOS制御回路20a の出力信号が"L" であり、出力バッファ回路30の電流吐き出し用のPMOS FET31がオン状態に駆動されている。
【００３９】
この時、第２のNMOS制御回路20b のPMOS FET25とNMOS FET28がそれぞれオン状態であり、第２のNMOS制御回路20b の出力信号は"L" であり、出力バッファ回路30の電流吸い込み用のNMOS FET32はオフ状態である。したがって、出力端子52は"H" である。
【００４０】
次に、期間Ａに示すように、入力信号が"L" から"H" に変化すると、図３に示すように、第１のPMOS制御回路10a のPMOS FET11がオンからオフに変化し、第１のNMOS制御回路10b のNMOS FET14がオフからオンに変化する。そして、第２のPMOS制御回路20a のNMOS FET23がオフからオンに変化し、第２のPMOS制御回路20aのNMOS FET24がオンからオフに変化し、第２のNMOS制御回路20b のPMOS FET25がオンからオフに変化し、第２のNMOS制御回路20b のPMOS FET26がオフからオンに変化する。
【００４１】
これにより、第２のPMOS制御回路20a の出力信号は"L" から"H" に変化するが、第２のNMOS制御回路20b の出力信号は"L" のままである。これにより、期間Ｂに示すように、出力バッファ回路30の電流吐き出し用のPMOS FET31がオン状態からオフ状態に変化するように駆動されるが、出力バッファ回路30の電流吸い込み用のNMOS FET32はオフ状態のままであり、したがって、出力端子52は"H" のままである。この時、貫通電流は流れない。
【００４２】
次に、期間Ｃに示すように、入力信号が"H" の時には、図４に示すように、第２のPMOS制御回路20a のNMOS FET22のソースノードの電位"H" が第１のNMOS制御回路10b のPMOS FET13のゲートに帰還し、このNMOS FET13がオフからオンに変化する。また、第２のNMOS制御回路20b のPMOS FET27のソースノードの電位"H" が第１のPMOS制御回路10a のPMOS FET 12 のゲートに帰還し、このPMOS FET12がオンからオフに変化する。
【００４３】
これにより、第１制御回路10の出力ノードの信号が"H" から"L" に変化し、第２のPMOS制御回路20a のNMOS FET22がオンからオフに変化し、第２のPMOS制御回路20a のPMOS FET21がオフからオンに変化するが、第２のPMOS制御回路20a の出力信号は"H" のままであり、出力バッファ回路30の電流吐き出し用のPMOS FET31はオフ状態のままである。
【００４４】
また、前記したように第１制御回路10の出力ノードの信号が"H" から"L" に変化すると、第２のNMOS制御回路20b のNMOS FET28がオンからオフに変化し、第２のNMOS制御回路20b のPMOS FET27がオフからオンに変化し、第２のNMOS制御回路20b の出力信号は"L" から"H" に変化する。
【００４５】
これにより、出力バッファ回路30の電流吸い込み用のNMOS FET32がオフ状態からオン状態に変化するように駆動され、出力端子52は"H" から"L" に変化する。この時、貫通電流は殆んど流れない。
【００４６】
次に、期間Ｄに示すように、入力信号が"H" から"L" に変化すると、図５に示すように、第１のPMOS制御回路10a のPMOS FET11がオフからオンに変化し、第１のNMOS制御回路10b のNMOS FET14がオンからオフに変化する。そして、第２のPMOS制御回路20a のNMOS FET23がオンからオフに変化し、第２のPMOS制御回路20aのNMOS FET24がオフからオンに変化し、第２のNMOS制御回路20b のPMOS FET26がオンからオフに変化し、第２のNMOS制御回路20b のPMOS FET25がオフからオンに変化する。
【００４７】
これにより、第２のPMOS制御回路20a の出力信号は"H" のままであるが、第２のNMOS制御回路20b の出力信号は"H" から"L" に変化する。これにより、期間Ｅに示すように、出力バッファ回路30の電流吐き出し用のPMOS FET31はオフ状態のままであるが、出力バッファ回路30の電流吸い込み用のNMOS FET32はオン状態からオフ状態に変化するように駆動され、したがって、出力端子52は"H" のままである。この時、貫通電流は流れない。
【００４８】
次に、期間Ｆに示すように、入力信号が"L" の時には、図２に示したように、第２のPMOS制御回路20a のNMOS FET22のソースノードの電位"L" が第１のNMOS制御回路10b のPMOS FET13のゲートに帰還し、このPMOS FET13がオフからオンに変化する。また、第２のNMOS制御回路20b のPMOS FET27のソースノードの電位"H"が第１のPMOS制御回路10a のPMOS FET12のゲートに帰還し、このPMOS FET12がオンからオフに変化する。
【００４９】
これにより、第１制御回路10の出力ノードの信号が"L" から"H" に変化し、第２のNMOS制御回路20a のPMOS FET21がオンからオフに変化し、第２のNMOS制御回路20a のNMOS FET22がオフからオンに変化するが、第２のNMOS制御回路20a の出力信号は"L" のままであり、出力バッファ回路30の電流吸い込み用のNMOS FET32はオフ状態のままである。
【００５０】
また、前記したように第１制御回路10の出力ノードの信号が"L" から"H" に変化すると、第２のPMOS制御回路20a のNMOS FET22がオンからオフに変化し、第２のPMOS制御回路20a のPMOS FET21がオフからオンに変化し、第２のPMOS制御回路20a の出力信号は"H" から"L" に変化する。
【００５１】
これにより、出力バッファ回路30の電流吐き出し用のPMOS FET31がオフ状態からオン状態に変化するように駆動され、出力端子52は"L" から"H" に変化する。この時、貫通電流は殆んど流れない。
【００５２】
上記したように、第１の制御回路10および第２制御回路20は、出力バッファ回路30のCMOS FETをプッシュプル駆動する際、CMOS FETの一方のオン状態のFET がオフ状態に反転した後に他方のオフ状態のFET がオン状態になるように制御する。この際、入力信号の論理レベルが遷移した後に一定状態になった時に、第２制御回路20により第１の制御回路10を帰還制御する。これにより、出力バッファ回路30のCMOS FETが同時にオン状態の期間が存在しなくなり、VCC ノードとGND ノードとの間でCMOS FETを貫通する電流が流れなくなる。
【００５３】
＜変形例＞
図１に示した出力回路において、接続ノード切換制御回路20c は、入力信号を１個のインバータ回路41で反転した後に第２のPMOS制御回路20a のNMOS FET24および第２のNMOS制御回路20b のPMOS FET26の各ゲートに共通に供給したが、図７に示すように変形実施することも可能である。
【００５４】
即ち、図７に示す接続ノード切換制御回路は、入力信号を第１のインバータ回路42で反転した後に第２のPMOS制御回路20a のNMOS FET24のゲートに供給し、入力信号を第２のインバータ回路43で反転した後に第２のNMOS制御回路20b のPMOS
FET26のゲートに供給している。
【００５５】
なお、図７において、図１中と同一部分には同一符号を付してその説明を省略する。
【００５６】
【発明の効果】
上述したように本発明によれば、CMOS FETのサイズが大きい場合でも貫通電流を抑制でき、消費電流の増大を抑制し得るCMOS構成の出力回路を備えた半導体集積回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体集積回路のCMOS構成の出力回路の一例を示す回路図。
【図２】図１の出力回路の入力信号が"L" の時にオン状態になっているFET のソース・ドレイン間を太線で短絡して示した回路図。
【図３】図１の出力回路の入力信号が"L" から"H" に変化する時にオン状態になるFETのソース・ドレイン間を太線で短絡して示した回路図。
【図４】図１の出力回路の入力信号が"H" の時にオン状態になっているFET のソース・ドレイン間を太線で短絡して示した回路図。
【図５】図１の出力回路の入力信号が"H" から"L" に変化する時にオン状態になるFETのソース・ドレイン間を太線で短絡して示した回路図。
【図６】図１の出力回路の動作例を示す波形図。
【図７】図１中の接続ノード切換制御回路の変形例を示す回路図。
【図８】従来のLSI のCMOS構成の出力回路の一例を示す回路図。
【図９】図８の出力回路の動作例を示す波形図。
【図１０】図９に示す動作例において出力バッファ回路の入力信号のレベルが遷移する過程において貫通電流が流れる様子を示す波形図。
【符号の説明】
1 …第１の制御出力ノード、
2 …第２の制御出力ノード、
3,4 …出力ノード、
10…第１制御回路、
10a …第１のPMOS制御回路、
10b …第１のNMOS制御回路、
11…第１のPMOS FET、
12…第２のPMOS FET、
14…第１のNMOS FET、
13…第２のNMOS FET、
20…第２制御回路、
20a …第２のPMOS制御回路、
20b …第２のNMOS制御回路、
20c …接続ノード切換制御回路、
21…第３のPMOS FET、
22…第３のNMOS FET、
23…第４のNMOS FET、
24…第５のNMOS FET、
25…第５のPMOS FET、
26…第４のPMOS FET、
27…第６のPMOS FET、
28…第６のNMOS FET、
30…出力バッファ回路、
31…電流吐き出し用のPMOS FET、
32…電流吸い込み用のNMOS FET、
41…インバータ回路、
51…入力端子、
52…出力端子。
【図１】
0003665560.tif 000002
【図２】
0003665560.tif 000003
【図３】
0003665560.tif 000004
【図４】
0003665560.tif 000005
【図５】
0003665560.tif 000006
【図６】
0003665560.tif 000007
【図７】
0003665560.tif 000008
【図８】
0003665560.tif 000009
【図９】
0003665560.tif 000010
【図１０】
0003665560.tif 000011