(57)【特許請求の範囲】
【請求項１】
シリアルデータ入力端子から入力されたシリアルデータをパラレルデータに変換する直並列変換回路と、リセット信号がアクティブであるときの前記シリアルデータ入力端子のレベルに応じて設定すべき動作モードを選択する選択手段と、該選択手段により選択した動作モードを設定する動作モード設定手段と、リセット信号がアクティブからノンアクティブへ変化したことを検出する検出手段と、該検出手段によりリセット信号の変化を検出した後に、外部から与えられるクロック信号に同期する内部クロック信号を前記直並列変換回路へ供給する内部クロック供給手段と、外部から与えられるクロック信号を計数するカウンタと、該カウンタにより所定クロック数を計数した後に、内部クロック供給手段による内部クロック信号の供給開始を制御する手段とを備え、リセット信号の変化を検出した後に入力されるシリアルデータを前記直並列変換回路においてパラレルデータに変換し、該パラレルデータにより規定される動作モードを前記動作モード設定手段に設定するマイクロコンピュータにおいて、
前記直並列変換回路により所定のスタートビットを含むシリアルデータを変換して得たパラレルデータの所定ビット位置から前記スタートビットを検出するスタートビット検出手段と、
該スタートビット検出手段によりスタートビットを検出したとき、内部クロック供給手段による内部クロック信号の供給停止を制御する手段と
を備え、
前記カウンタにより第１クロック数を計数した後に内部クロック信号を供給し、前記カウンタの計数値が第１クロック数から第２クロック数にある間にスタートビットが検出されない場合、内部クロック信号の供給を停止すべくなしたことを特徴とするマイクロコンピュータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、動作モードを設定するマイクロコンピュータに関する。
【０００２】
【従来の技術】
マイクロコンピュータには複数の動作モードを備えるものが存在する。その中でも特にシングルチップコンピュータは、外部のＲＯＭに格納した命令により動作するプロセッサモード及び内部のＲＯＭに格納した命令によりシングルチップコンピュータのみで動作するシングルチップモードの他に複数のテストモード、エミュレーションモード等の数多くの動作モードを備える。そしてこれらの動作モードの設定のために、動作モード毎にモード設定データを定めておき、これをパラレルデータにより１サイクルで受取るための複数の端子を用意していた。
従って、前述のようなマイクロコンピュータは動作モードの多さに相応して端子の数も多くなる。端子数が多くなることは、チップ面積の増大を惹起し、このマイクロコンピュータを実装したボードの面積の縮小を妨げる。
【０００３】
このため、動作モード毎に定めたモード設定データをパラレルデータによって入力していたところをシリアルデータによって入力し、これをシフトレジスタによってパラレルデータに変換して、動作モードを設定すべく構成することにより、動作モード設定のための端子を大幅に削減する回路及びメモリがそれぞれ特開平１−１１２１８２号公報及び特開平３−２３８６９４号公報において提案されている。
【０００４】
【発明が解決しようとする課題】
前述の回路及びメモリは、モード設定データをシリアルデータによって入力すべく構成することにより、動作モード設定のための端子を削減し、チップ面積の縮小を実現するが、シリアル／パラレル変換を行うためにシフトレジスタを用いている。このシフトレジスタにシリアルデータを受信する場合には、その正常な受信のためにシリアルデータとシフトクロック信号とのタイミングを同期させなければならない。また、シフトレジスタにシフトクロック信号を常時与えた場合、ノイズ等の影響によって動作モードが期せずして変更されうるので、動作モードの設定時を除いてシフトクロック信号を停止させておく必要がある。
【０００５】
一般に、前述の如き性質を有するシフトクロック信号は、シリアルデータのタイミング及びシリアルデータの出力期間が分かっており、その出力制御が容易なことからシリアルデータを出力する側から与えられる。
前記回路及びメモリは、その外部にシフトクロック信号を供給する手段を必要とするものであって、このことはこのマイクロコンピュータを実装したボードの面積を縮小するという本来の目的に背反することになり兼ねないといえる。
【０００６】
一般に、マイクロコンピュータにはその事象又は演算の歩調を合わせるためのクロック信号が外部から与えられている。また通常、シリアルデータを出力する側にも前記クロック信号が入力され、シリアルデータを出力する側はこのクロック信号とタイミングを同期させたシフトクロック信号を前記シリアルデータと共に前記マイクロコンピュータへ出力している。
そこで、このクロック信号をシフトクロック信号として用い、シフトクロック信号を供給する手段を省くことが考えられるが、クロック信号は電源投入直後にパルス幅が安定していないので、シリアルデータの正常な受信が保証されないという問題が存在する。
【０００７】
ところで、シングルチップコンピュータは、その品質管理のための動作テストモード，耐環境試験モード等のテストモードを備えるが、これらのテストモードは通常使用されるプロセッサモード及びシングルチップモードとは動作が著しく異なる。したがって、このコンピュータが組込まれた製品を使用する者の操作によりテストモードへ誤って移行することを防止しておく必要がある。
【０００８】
また、一方で近年のチップの微細化傾向がチップのノイズに対する耐性を低下せしめ、パルス状のノイズによって動作モードが変更されうることが問題になっている。本発明はこのような従来の問題点を解決すべくなされたものであって、特定の動作モードを設定することが可能な期間を限定してノイズに対する耐性の向上及びテストモードの誤設定の防止を実現するマイクロコンピュータの提供を目的とする。
【０００９】
【課題を解決するための手段】
本発明のマイクロコンピュータは、シリアルデータ入力端子から入力されたシリアルデータをパラレルデータに変換する直並列変換回路と、リセット信号がアクティブであるときの前記シリアルデータ入力端子のレベルに応じて設定すべき動作モードを選択する選択手段と、該選択手段により選択した動作モードを設定する動作モード設定手段と、リセット信号がアクティブからノンアクティブへ変化したことを検出する検出手段と、該検出手段によりリセット信号の変化を検出した後に、外部から与えられるクロック信号に同期する内部クロック信号を前記直並列変換回路へ供給する内部クロック供給手段と、外部から与えられるクロック信号を計数するカウンタと、該カウンタにより所定クロック数を計数した後に、内部クロック供給手段による内部クロック信号の供給開始を制御する手段とを備え、リセット信号の変化を検出した後に入力されるシリアルデータを前記直並列変換回路においてパラレルデータに変換し、該パラレルデータにより規定される動作モードを前記動作モード設定手段に設定するマイクロコンピュータにおいて、前記直並列変換回路により所定のスタートビットを含むシリアルデータを変換して得たパラレルデータの所定ビット位置から前記スタートビットを検出するスタートビット検出手段と、該スタートビット検出手段によりスタートビットを検出したとき、内部クロック供給手段による内部クロック信号の供給停止を制御する手段とを備え、前記カウンタにより第１クロック数を計数した後に内部クロック信号を供給し、前記カウンタの計数値が第１クロック数から第２クロック数にある間にスタートビットが検出されない場合、内部クロック信号の供給を停止すべくなしたことを特徴とする。
【００１７】
このマイクロコンピュータは、電源投入直後からクロック信号のパルス幅が安定するまでの時間に相当する第１クロック数及び電源投入直後からモード設定データを入力する制限時間としての第２クロック数を予め設定しておき、カウンタの計数値が第１クロック数から第２クロック数にある間に動作モードを規定するシリアルデータの入力が完了しない場合には、動作モードの設定が行われなかったものとして、第２クロック数以降にノイズの影響等によって誤って入力されたスタートビットに基づき動作モードが設定されることが無い様に、動作モードの設定を終了する。
【００１８】
【発明の実施の形態】
図１は本発明に係るマイクロコンピュータの要部ブロック図である。図において、９８はシリアルのモード設定データＭＯＤＥを入力するモードデータ入力端子である。９９はリセット信号を入力するリセット端子である。
【００１９】
１００はモードデータ入力端子９８及びリセット端子９９と接続してあるモード選択回路であって、２つのＮＯＴ回路１００ａ，１００ｄ及び２つのＮＡＮＤ回路１００ｂ，１００ｃからなっており、リセット端子９９はＮＯＴ回路１００ａの入力端子と接続してあって、ＮＯＴ回路１００ａの出力端子はＮＡＮＤ回路１００ｂ，１００ｃのそれぞれの一の入力端子と接続してある。モードデータ入力端子９８はＮＡＮＤ回路１００ｂの他の入力端子及びＮＯＴ回路１００ｄの入力端子と接続してあって、ＮＯＴ回路１００ｄの出力端子は、ＮＡＮＤ回路１００ｃの他の入力端子と接続してある。ＮＡＮＤ回路１００ｂの出力端子はＤフリップフロップを用いてなるラッチ回路１０２ａ〜１０２ｅのセット端子Ｓと接続し、ＮＡＮＤ回路１００ｃの出力端子はラッチ回路１０２ａ〜１０２ｅのリセット端子Ｒと接続してある。
【００２０】
また、ＮＯＴ回路１００ａの出力端子から出力されたリセットの反転信号バーＲＥＳＥＴは、７ビットのシフトレジスタ１０１のリセット入力端子ＣＬＲへ与えられ、モードデータ入力端子９８から入力されたモード設定データＭＯＤＥはモード選択回路１００を通してシフトレジスタ１０１のシリアルのデータ入力端子Ｄへ与えられる。
【００２１】
シフトレジスタ１０１はモード設定データＭＯＤＥを入力するシリアルのデータ入力端子Ｄ、シフトレジスタ１０１の各ビットをパラレルデータとして出力する出力端子Ｑ１〜Ｑ７、シフトクロック信号ＳＣＫを入力するクロック入力端子ＣＬＫ及びリセットの反転信号バーＲＥＳＥＴを入力するリセット入力端子ＣＬＲを備える。
【００２２】
シフトレジスタ１０１の出力端子Ｑ１〜Ｑ５はそれぞれラッチ回路１０２ａ〜１０２ｅの各データ入力端子Ｄと接続してある。ラッチ回路１０２ａ〜１０２ｅはそれぞれ、クロック入力端子Ｔに書込み信号ＷＲを入力されたときにシフトレジスタ１０１の出力端子Ｑ１〜Ｑ５のビットをラッチする。ラッチ回路１０２ａ〜１０２ｅのそれぞれにおいてラッチされた値により動作モードが規定され、そのそれぞれの出力端子Ｑからの出力信号Ｍ４〜Ｍ０は図示しないＩ／Ｏポート制御部へ出力される。このＩ／Ｏポート制御部はＩ／Ｏポートが外部に接続したメモリへアクセスするプロセッサモードにおいては、外部メモリのアドレスを指定するためのアドレスポート及びデータを読出し又は書込むためのデータポートの役割を担い、またあるテストモードにおいてはマイクロコンピュータの外部からマイクロコンピュータ内部のメモリへデータを書込み又は前記メモリからマイクロコンピュータの外部へ読出しするためのポートとしての役割を担うべく制御する。
【００２３】
シフトレジスタ１０１の出力端子Ｑ６及びＱ７（ＬＳＢ）はスタートビット検出回路１０３と接続している。スタートビット検出回路１０３はＮＯＴ回路及びＮＡＮＤ回路からなり、シフトレジスタ１０１の出力端子Ｑ６をＮＯＴ回路の入力端子に接続し、その出力端子及びシフトレジスタ１０１の出力端子Ｑ７をＮＡＮＤ回路のそれぞれの入力端子へ接続してある。ＮＡＮＤ回路の出力信号は、ラッチタイミング制御信号ａとしてクロック制御回路１０４へ与えられる。
【００２４】
クロック制御回路１０４は、４進カウンタ１０４ａ，１０４ｃ及びゲート１０４ｂからなり、４進カウンタ１０４ａには、外部から与えられるクロック信号（以下、クロック信号と称す。）Ｘin及びリセットの反転信号バーＲＥＳＥＴが与えられる。４進カウンタ１０４ａの出力信号は４進カウンタ１０４ｃ及びゲート１０４ｂへ与えられ、４進カウンタ１０４ｃの出力はゲート１０４ｂへ与えられる。また、ゲート１０４ｂにはクロック信号Ｘin及びラッチタイミング制御信号ａが与えられている。
【００２５】
クロック制御回路１０４のゲート１０４ｂの出力信号はシフトクロック信号ＳＣＫとしてシフトレジスタ１０１のクロック入力端子ＣＬＫへ与えられ、スタートビット検出回路１０３から入力されたラッチタイミング制御信号ａはクロック制御回路１０４を通して書込み信号ＷＲとしてラッチ回路１０２ａ〜１０２ｅのクロック入力端子Ｔへ与えられる。
【００２６】
シフトレジスタ１０１はクロック制御回路１０４から入力されるシフトクロック信号ＳＣＫによってデータ入力端子Ｄに入力されたモード設定データを出力端子Ｑ１，Ｑ２，Ｑ３…と順を追ってシフトさせる。
なお、本実施の形態においてはスタートビットを“１”，“０”と定めてあり、スタートビット検出回路１０３はシフトレジスタ１０１の出力端子Ｑ７，Ｑ６がそれぞれ“１”，“０”であるときにのみラッチタイミング制御信号ａとして“０”を出力し、これ以外の組合わせにおいては“１”を出力する。
【００２７】
クロック制御回路１０４は、リセット信号ＲＥＳＥＴがアクティブからノンアクティブへ変化したこと、すなわちリセットの反転信号バーＲＥＳＥＴがノンアクティブからアクティブへ変化したことを検出すると、４進カウンタ１０４ａにおいて４サイクル計数した後にゲート１０４ｂを開いてクロック信号Ｘinをシフトクロック信号ＳＣＫとしてシフトレジスタ１０１のクロック入力端子ＣＬＫへ出力する。そしてラッチタイミング制御信号ａが“０”になったときにゲート１０４ｂを閉じてシフトクロック信号ＳＣＫの出力を停止し、これと同時に書込み信号ＷＲをラッチ回路１０２ａ〜１０２ｅのクロック入力端子Ｔへ与える。また、リセット信号の変化から４進カウンタ１０４ｃにおいて４サイクル、すなわち４進カウンタ１０４ａにおいて１６サイクル計数した場合にもゲート１０４ｂを閉じる。
【００２８】
図２、図３は前述のマイクロコンピュータの動作モード設定動作を示すタイミング図であって、図２はシリアルのモード設定データＭＯＤＥに基づき動作モードを設定したときのタイミング図であり、図３はモード設定データＭＯＤＥが入力されなかったときのタイミング図である。なお、図２，３においてリセット信号ＲＥＳＥＴはローアクティブである。
【００２９】
本実施の形態においてリセット信号ＲＥＳＥＴがアクティブであるときにモードデータ入力端子９８のレベルが“Ｌ”である場合は、シングルチップモードとしてラッチ回路１０２ａ〜１０２ｅのそれぞれに“０”をセットし、モードデータ入力端子９８のレベルが“Ｈ”である場合は、プロセッサモードとしてラッチ回路１０２ａ〜１０２ｅのそれぞれに“１”をセットすべくなしてある。
【００３０】
さて、図２のリセット信号ＲＥＳＥＴがアクティブになったｔ１において、モードデータ入力端子９８のレベルが“Ｌ”であるので、ラッチ回路１０２ａ〜１０２ｅにはそれぞれ“０”がセットされ、シングルチップモードに設定される。
【００３１】
リセット信号ＲＥＳＥＴがアクティブからノンアクティブへ変化すると、ＮＯＴ回路１００ａの出力信号が“Ｌ”から“Ｈ”になり、これを検出した４進カウンタ１０４ａはクロック信号Ｘinの計数を開始する（時刻ｔ２）。４進カウンタ１０４ａは４サイクル計数する都度、出力信号をゲート１０４ｂ及び４進カウンタ１０４ｃへ与える。４進カウンタ１０４ａが計数を開始してから４サイクル経過した時刻ｔ３において、クロック制御回路１０４はゲート１０４ｂを開いてクロック信号Ｘinをシフトクロック信号ＳＣＫとして出力し、これをシフトレジスタ１０１のクロック入力端子ＣＬＫへ与える。
【００３２】
シフトクロック信号ＳＣＫがシフトレジスタ１０１へ供給されている間、シフトレジスタ１０１はモード設定データＭＯＤＥを１ビットずつデータ入力端子から取込み、順にシフトさせる。シフトレジスタ１０１の出力端子Ｑ７，Ｑ６が“１”，“０”であるとき、これをスタートビットと識別したスタートビット検出回路１０３はラッチタイミング制御信号ａを出力し、これをクロック制御回路１０４へ与える。クロック制御回路１０４は入力されたラッチタイミング制御信号ａを書込み信号ＷＲとしてラッチ回路１０２ａ〜１０２ｅのクロック入力端子Ｔへ与える。この時刻ｔ４においてゲート１０４ｂを閉じてシフトクロック信号ＳＣＫの供給を停止し、この時のシフトレジスタ１０１の出力端子Ｑ１〜Ｑ５の出力がラッチ回路１０２ａ〜１０２ｅに取込まれて動作モードが設定される。
なお、時刻ｔ１においてモードデータ入力端子９８が“Ｈ”である場合には、ラッチ回路１０２ａ〜１０２ｅはそれぞれ“１”にセットされ、全ビットが“１”に対応するプロセッサモードに設定される。
【００３３】
図３においてリセット信号ＲＥＳＥＴがアクティブになった時刻ｔ１１から、リセット信号ＲＥＳＥＴのアクティブからノンアクティブへの変化を検出し、４進カウンタ１０４ａにおいて４サイクル計数後の時刻ｔ１３までの動作は、前述の図２の時刻ｔ１から時刻ｔ３までの動作と同一である。
【００３４】
時刻ｔ１３以降、シフトクロック信号ＳＣＫがシフトレジスタ１０１へ供給されている間、モード設定データＭＯＤＥはシフトレジスタ１０１へ取込まれる。この間、４進カウンタ１０４ａ，１０４ｃはクロック信号Ｘinを計数しており、リセット信号ＲＥＳＥＴが変化してから１６サイクル以内にラッチタイミング制御信号ａの入力がない場合にはシフトクロック信号ＳＣＫの出力を停止させて、以後シリアルのモード設定データによる動作モードの設定を禁止する（時刻ｔ１４）。この場合、動作モードは時刻ｔ１１において設定されたシングルチップモードに確定する。
【００３５】
なお、本発明に係るマイクロコンピュータを製品に組込む場合に、プロセッサモード及びシングルチップモードを規定するモード設定データにそれぞれ全ての桁のビット値が同じである“０００００”又は“１１１１１”のいずれかを対応させ、テストモードを規定するモード設定データを前記２つのそれと違えて定めておき、モードデータ入力端子９８に高低２種類の固定電位を切替えスイッチによって選択的に与えるべくなし、モードデータ入力端子９８から入力されるモード設定データを“０００００”又は“１１１１１”の２種類に限定することによって、この製品の使用者がテストモードを設定することを防止することが可能である。
【００３６】
【発明の効果】
以上のように本発明によれば、シフトクロック信号の供給期間を制御して動作モードを設定可能な期間を限定することによりノイズに対する耐性を向上させるだけでなく、オペレータによるテストモードの誤設定を防止することができる。
【００３７】
さらに、本発明に係るマイクロコンピュータを製品に組込む場合に、使用者が設定可能な動作モードのモード設定データを、全ての桁のビット値を同一に定め、テストモードのモード設定データを前記設定可能な動作モードのそれと違えて定めておき、シリアルデータを入力する端子に固定電位を与えるべくなすことにより、この製品の使用者がテストモードを設定することを防止することができる。
【図面の簡単な説明】
【図１】  本発明のマイクロコンピュータを示す要部ブロック図である。
【図２】  本発明のマイクロコンピュータの動作を示すタイミング図である。
【図３】  本発明のマイクロコンピュータの動作を示すタイミング図である。
【符号の説明】
９８  モードデータ入力端子、９９  リセット端子、１００  モード選択回路、１０１  シフトレジスタ、１０２ａ〜１０２ｅ  ラッチ回路、１０３  スタートビット検出回路、１０４  クロック制御回路。
【図１】
0003669750.tif 000002
【図２】
0003669750.tif 000003
【図３】
0003669750.tif 000004