(57)【特許請求の範囲】
【請求項１】
半導体集積回路装置の内部回路から供給されるデータ信号を伝送線路へ送出するための出力バッファ回路であって、
前記データ信号を前記伝送線路へそれぞれ所定の出力インピーダンスで送出する、並列に接続された複数のドライバ回路と、
前記内部回路から供給されるデータ信号が同じ値で所定数だけ連続する場合は、前記複数のドライバ回路による出力インピーダンスが前記伝送線路の特性インピーダンスと一致するように、前記データ信号にしたがって所定数のドライバ回路を駆動させ、前記内部回路から供給されるデータ信号の値が遷移する場合は、前記複数のドライバ回路による出力インピーダンスが前記伝送線路の特性インピーダンスよりも小さくなるように、前記データ信号にしたがって所定数のドライバ回路を駆動させる信号判定回路と、
を有する出力バッファ回路。
【請求項２】
半導体集積回路装置の内部回路から供給されるデータ信号を伝送線路へ送出するための出力バッファ回路であって、
前記伝送線路の特性インピーダンスと等しい出力インピーダンスで、前記伝送線路へ前記データ信号を送出する第１のドライバ回路と、
前記伝送線路の特性インピーダンスよりも小さい出力インピーダンスで前記伝送線路へ前記データ信号を送出するために前記第１のドライバ回路と共に駆動される、前記第１のドライバ回路と並列に接続された第２のドライバ回路と、
前記内部回路から供給されるデータ信号が同じ値で２つ連続する場合は、前記データ信号にしたがって前記第１のドライバ回路のみ駆動させ、前記内部回路から供給されるデータ信号の値が遷移する場合は、前記データ信号にしたがって前記第１のドライバ回路及び前記第２のドライバ回路をそれぞれ駆動させる信号判定回路と、
を有する出力バッファ回路。
【請求項３】
前記信号判定回路は、
前記内部回路から供給されるデータ信号をそれぞれシステムクロックのタイミングでそれぞれラッチする、直列に接続された第１のフリップフロップ及び第２のフリップフロップと、
前記第１のフリップフロップの出力にしたがって前記第１のドライバ回路を駆動させると共に、前記第１のフリップフロップ及び前記第２のフリップフロップの出力値が不一致のときに前記第１のフリップフロップの出力にしたがって前記第２のドライバ回路を駆動させ、前記第１のフリップフロップ及び前記第２のフリップフロップの出力値が一致したときに前記第２のドライバ回路の動作を停止させる制御回路と、
を有する請求項２記載の出力バッファ回路。
【請求項４】
前記制御回路は、
前記第１のフリップフロップの出力にしたがって前記第１のドライバ回路に駆動信号を供給するインバータと、
前記第１のフリップフロップの出力値と第２のフリップフロップの出力値の論理和を出力する第１の論理和ゲートと、
前記第１のフリップフロップの出力値と前記第２のフリップフロップの出力値の論理積を出力する第１の論理積ゲートと、
前記第２のドライバ回路のｐチャネルＭＯＳＦＥＴのゲートへ前記第１のフリップフロップの出力値と前記第１の論理和ゲートの論理積を出力する第２の論理積ゲートと、
前記第２のドライバ回路のｎチャネルＭＯＳＦＥＴのゲートへ前記第１のフリップフロップの出力値と第１の論理積ゲートの論理和を出力する第２の論理和ゲートと、
を有する請求項３記載の出力バッファ回路。
【請求項５】
前記制御回路は、
前記第１のフリップフロップの出力にしたがって前記第１のドライバ回路に駆動信号を供給する第１のインバータと、
前記第１のフリップフロップの出力値と第２のフリップフロップの出力値の論理積を出力する第１の論理積ゲートと、
前記第１のフリップフロップの反転出力値と前記第２のフリップフロップの反転出力値の論理積を出力する第２の論理積ゲートと、
前記第２のドライバ回路のｐチャネルＭＯＳＦＥＴに駆動信号を供給する、直列に接続された第１のトランスファーゲート及び第２のトランスファーゲートと、
前記第２のドライバ回路のｎチャネルＭＯＳＦＥＴに駆動信号を供給する、直列に接続された第３のトランスファーゲート及び第４のトランスファーゲートと、
前記第１の論理積ゲートの出力にしたがって前記第１のトランスファーゲート及び第２のトランスファーゲートをそれぞれ動作させる第２のインバータ及び第３のインバータと、
前記第２の論理積ゲートの出力にしたがって前記第３のトランスファーゲート及び前記第４のトランスファーゲートをそれぞれ動作させる第４のインバータ及び第５のインバータと、
を有する請求項３記載の出力バッファ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ信号を送出するための出力バッファ回路に関し、特に高速データ転送に用いて好適な出力バッファ回路に関する。
【０００２】
【従来の技術】
近年のコンピュータシステムは、ＣＰＵの高速化に伴って半導体装置間、あるいは半導体装置が搭載されるプリント基板間の信号転送速度も高速化され、例えば、数ＧＨｚ程度の高周波信号が送受信されるようになってきた。したがって、これらの高周波信号を伝送するための伝送線路には、プリント基板上あるいはプリント基板間を接続するためのマザーボード上に形成されたマイクロストリップラインや同軸ケーブルが用いられる。
【０００３】
データ転送速度が比較的遅い低周波信号を伝送する場合、伝送線路長に対して信号波長が十分に長いため、伝送線路のどの部位でみても信号の位相はほぼ同じになる。したがって、伝送線路内でインピーダンス不整合に起因する反射ノイズが発生したとしても、それらのノイズも信号とほぼ同位相のため、信号波形を著しく損なうことは無い。
【０００４】
しかしながら、高周波信号を伝送する場合は、伝送線路長に対して信号波長が極端に短くなるため、伝送線路の部位によって信号の位相が変わってくる。したがって、反射ノイズがどの位相に影響するかが不確定であり、信号波形を著しく損なう可能性がある。
【０００５】
このような問題に対処するため、一般に、高周波信号を伝送する場合は、伝送線路の特性インピーダンスと信号受信端あるいは信号送信端のインピーダンスを一致（整合）させ、伝送線路端における反射ノイズの発生を抑制する終端処理が実施される。
【０００６】
図６は信号受信側で行う並列終端の一例を示す回路図であり、図７は信号送信側で行う直列終端の一例を示す回路図である。
【０００７】
信号受信側で行う並列終端は、図６に示すように受信端と電源電圧や接地電位間を伝送線路の特性インピーダンスと等しい抵抗器（終端抵抗）で接続する方法である。一方、信号送信側で行う直列終端は、図７に示すように、所定の出力インピーダンスを備えたｐチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びｎチャネルＭＯＳＦＥＴから成る複数の（ｎ段：ｎは正の整数）ドライバ回路を並列に動作させることで、データ信号を送出する出力バッファ回路としての出力インピーダンスを伝送線路の特性インピーダンスに一致させる方法である。
【０００８】
信号受信側で行う並列終端は、受信端で反射が起きないため、高速バスに用いて好適である。しかしながら、受信端と電源電圧や接地電位間が終端抵抗で接続されるため、送信側の出力インピーダンスと終端抵抗で信号が分圧され、受信端における信号振幅が縮小してノイズマージンが低下する問題がある。また、比較的低抵抗である終端抵抗を介して電源電圧と接地電位間に電流が流れることになるため消費電力が増大する問題がある。さらに、終端抵抗を新たに設ける必要があるため、コストが増大する問題もある。
【０００９】
一方、信号送信側で行う直列終端は、出力バッファ回路の出力インピーダンスを伝送線路の特性インピーダンスに整合させればよいため、終端抵抗が不要であり、消費電力やコストの増大が防止され、ノイズマージンの低下が防止される。しかしながら、受信端で反射した信号を送信側で終端することになるため、バスに適用すると信号送信端に近い部位ほど信号転送に時間を要するという問題が生じる。すなわち、信号が送出されてから受信されるまでに、伝送線路を信号が１往復する時間だけかかってしまう。但し、信号送信側と信号受信側とが１対１に固定された１対１通信では、上記消費電力やコストの増大の防止、及びノイズマージンの低下を防止できる点から送信側で直列終端を行う方が好ましい。
【００１０】
【発明が解決しようとする課題】
以下では、１対１通信に好適な直列終端を行う場合を例にして、本発明の課題を説明する。
【００１１】
図８は転送データのアイ・ダイアグラム（eye diagram）波形の一例を示す模式図である。
【００１２】
近年の高速データ転送用のインタフェースでは、データ受信用の回路として、例えばＳＳＴＬ（Stub Series Terminated Logic）規格に対応した、差動増幅回路を備えた入力バッファ回路が用いられる。このような入力バッファ回路では、受信信号のレベルが所定の基準電圧Ｖｒｅｆ（通常はＶｒｅｆ＝ＶＤＤ／２）を用いて判定され、その判定結果にしたがってパルス整形された受信データが出力される。
【００１３】
ここで、入力バッファ回路で用いられる基準電圧Ｖｒｅｆは周囲温度の変動等によって所定の範囲内（Ｖｒｅｆ＋〜Ｖｒｅｆ−）で変わるため、データを安定して受信するためには図８に示すアイ・ダイアグラムの開口をできるだけ大きくすることが好ましい。
【００１４】
しかしながら、図７で示したような信号送信端で終端する構成では、図８の実線で示すように、波形ノイズが比較的少なく信号波形の帯を狭くすることが可能であるが、出力バッファ回路の出力インピーダンスを伝送線路の特性インピーダンスに一致させることで駆動能力が制約され、パルス信号であるデータ信号の立ち上がり／立ち下がり時間が長くなってしまう問題がある。したがって、データ転送レートが高速な場合にアイ・ダイアグラムの開口を十分に大きくすることができなくなる。
【００１５】
そこで、出力バッファ回路の出力インピーダンスを低くして駆動能力を向上させればデータ信号の立ち上がり／立ち下がり時間（以下、ＡＣ性能と称す）を短くすることができる。しかしながら、この場合は信号受信端及び信号送信端のいずれも終端されていないため、反射ノイズが発生し、図８の斜線で示す波形のようにジッター成分が増えて信号波形の帯が広がってしまう。すなわち、いずれの手段もアイ・ダイアグラムの開口を十分に大きくすることができないという問題があった。
【００１６】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、ＡＣ性能を向上させると共に反射ノイズを抑制してデータ転送時のアイ・ダイアグラムの開口を大きくすることができる出力バッファ回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記目的を達成するため本発明の出力バッファ回路は、半導体集積回路装置の内部回路から供給されるデータ信号を伝送線路へ送出するための出力バッファ回路であって、
前記データ信号を前記伝送線路へそれぞれ所定の出力インピーダンスで送出する、並列に接続された複数のドライバ回路と、
前記内部回路から供給されるデータ信号が同じ値で所定数だけ連続する場合は、前記複数のドライバ回路による出力インピーダンスが前記伝送線路の特性インピーダンスと一致するように、前記データ信号にしたがって所定数のドライバ回路を駆動させ、前記内部回路から供給されるデータ信号の値が遷移する場合は、前記複数のドライバ回路による出力インピーダンスが前記伝送線路の特性インピーダンスよりも小さくなるように、前記データ信号にしたがって所定数のドライバ回路を駆動させる信号判定回路と、
を有する構成である。
【００１８】
または、半導体集積回路装置の内部回路から供給されるデータ信号を伝送線路へ送出するための出力バッファ回路であって、
前記伝送線路の特性インピーダンスと等しい出力インピーダンスで、前記伝送線路へ前記データ信号を送出する第１のドライバ回路と、
前記伝送線路の特性インピーダンスよりも小さい出力インピーダンスで前記伝送線路へ前記データ信号を送出するために前記第１のドライバ回路と共に駆動される、前記第１のドライバ回路と並列に接続された第２のドライバ回路と、
前記内部回路から供給されるデータ信号が同じ値で２つ連続する場合は、前記データ信号にしたがって前記第１のドライバ回路のみ駆動させ、前記内部回路から供給されるデータ信号の値が遷移する場合は、前記データ信号にしたがって前記第１のドライバ回路及び前記第２のドライバ回路をそれぞれ駆動させる信号判定回路と、
を有する構成である。
【００１９】
このとき、前記信号判定回路は、
前記内部回路から供給されるデータ信号をそれぞれシステムクロックのタイミングでそれぞれラッチする、直列に接続された第１のフリップフロップ及び第２のフリップフロップと、
前記第１のフリップフロップの出力にしたがって前記第１のドライバ回路を駆動させると共に、前記第１のフリップフロップ及び前記第２のフリップフロップの出力値が不一致のときに前記第１のフリップフロップの出力にしたがって前記第２のドライバ回路を駆動させ、前記第１のフリップフロップ及び前記第２のフリップフロップの出力値が一致したときに前記第２のドライバ回路の動作を停止させる制御回路と、
を有する構成であってもよい。
【００２０】
また、前記制御回路は、
前記第１のフリップフロップの出力にしたがって前記第１のドライバ回路に駆動信号を供給するインバータと、
前記第１のフリップフロップの出力値と第２のフリップフロップの出力値の論理和を出力する第１の論理和ゲートと、
前記第１のフリップフロップの出力値と前記第２のフリップフロップの出力値の論理積を出力する第１の論理積ゲートと、
前記第２のドライバ回路のｐチャネルＭＯＳＦＥＴのゲートへ前記第１のフリップフロップの出力値と前記第１の論理和ゲートの論理積を出力する第２の論理積ゲートと、
前記第２のドライバ回路のｎチャネルＭＯＳＦＥＴのゲートへ前記第１のフリップフロップの出力値と第１の論理積ゲートの論理和を出力する第２の論理和ゲートと、
を有する構成であってもよく、
前記第１のフリップフロップの出力にしたがって前記第１のドライバ回路に駆動信号を供給する第１のインバータと、
前記第１のフリップフロップの出力値と第２のフリップフロップの出力値の論理積を出力する第１の論理積ゲートと、
前記第１のフリップフロップの反転出力値と前記第２のフリップフロップの反転出力値の論理積を出力する第２の論理積ゲートと、
前記第２のドライバ回路のｐチャネルＭＯＳＦＥＴに駆動信号を供給する、直列に接続された第１のトランスファーゲート及び第２のトランスファーゲートと、
前記第２のドライバ回路のｎチャネルＭＯＳＦＥＴに駆動信号を供給する、直列に接続された第３のトランスファーゲート及び第４のトランスファーゲートと、
前記第１の論理積ゲートの出力にしたがって前記第１のトランスファーゲート及び第２のトランスファーゲートをそれぞれ動作させる第２のインバータ及び第３のインバータと、
前記第２の論理積ゲートの出力にしたがって前記第３のトランスファーゲート及び前記第４のトランスファーゲートをそれぞれ動作させる第４のインバータ及び第５のインバータと、
を有する構成であってもよい。
【００２１】
上記のように構成された出力バッファ回路では、内部回路から供給されるデータ信号が遷移する場合は出力バッファ回路の出力インピーダンスが小さくなるために駆動能力が向上し、データ信号が同じ値で所定数だけ連続する場合は出力バッファ回路の出力インピーダンスが伝送線路の特性インピーダンスと整合される。
【００２２】
【発明の実施の形態】
次に本発明について図面を参照して説明する。
【００２３】
図１は本発明の出力バッファ回路の一構成例を示すブロック図であり、図２は図１に示した出力バッファ回路で送信されるデータのアイ・ダイアグラム波形の一例を示す模式図である。
【００２４】
図１に示すように、本発明の出力バッファ回路は、データ信号（Ｄａｔａ）を伝送線路へそれぞれ所定の出力インピーダンスで送出する、並列に接続されたｎ（ｎは正の整数）個のドライバ回路２1〜２nと、内部回路から供給されるデータ信号の遷移の有無を検出し、その検出結果に応じてドライバ回路２1〜２nの動作をそれぞれ制御する信号判定回路１とを有する構成である。
【００２５】
信号判定回路１は、内部回路から供給されるデータ信号をそれぞれシステムクロック（ｃｌｏｃｋ）のタイミングでラッチする直列に接続されたｍ（ｍは正の整数）個のレジスタ（Ｒｅｇ１〜Ｒｅｇｍ）１１1〜１１mと、各レジスタ１１1〜１１mの出力からデータ信号の遷移の有無を検出し、その検出結果に応じて所定のドライバ回路２に駆動信号を供給する制御回路１２とを有する構成である。
【００２６】
制御回路１２は、例えば、レジスタ１１1〜１１mの出力値をそれぞれ比較し、データ信号が同じ値（“１”または“０”）で連続した場合は、出力インピーダンスが伝送線路の特性インピーダンスと整合するように、所定数のドライバ回路２を動作させてデータ信号を伝送線路へ送出させる。一方、データ信号の遷移を検出した場合は、ドライバ回路２の駆動数を増やして駆動能力を増大させ、伝送線路の特性インピーダンスよりも低い出力インピーダンスでデータ信号を伝送線路へ送出させる。
【００２７】
このような信号判定回路１を備えることで、内部回路から供給されるデータ信号が遷移する場合は出力バッファ回路の出力インピーダンスが小さくなるために駆動能力が向上し、データ信号が同じ値で所定数だけ連続する場合は出力バッファ回路の出力インピーダンスが伝送線路の特性インピーダンスと整合される。したがって、図２の斜線で示すように、ＡＣ性能が向上して立ち上がり時間／立ち下がり時間が短縮されると共に、反射ノイズが抑制されてデータ転送時のアイ・ダイアグラムの開口を十分に大きくすることができる。
【００２８】
【実施例】
次に本発明の出力バッファ回路の実施例について図面を用いて説明する。
【００２９】
（第１実施例）
図３は本発明の出力バッファ回路の第１実施例の構成を示す回路図であり、図４は図３に示した出力バッファ回路の動作を示すタイミングチャートである。
【００３０】
図３に示すように、本実施例の出力バッファ回路は、伝送線路の特性インピーダンスと等しい出力インピーダンスでデータ信号（Ｄａｔａ）を伝送線路へ送出する第１のドライバ回路２１と、伝送線路の特性インピーダンスよりも小さい出力インピーダンスで伝送線路へデータ信号を送出するために第１のドライバ回路２１と共に駆動される、第１のドライバ回路２１と並列に接続された第２のドライバ回路２２と、外部から供給されるデータ信号の遷移の有無を検出し、その検出結果に応じて第１のドライバ回路２１及び第２のドライバ回路２２の動作をそれぞれ制御する信号判定回路１とを有する構成である。
【００３１】
信号判定回路１は、内部回路から供給されるデータ信号をそれぞれシステムクロック（Ｃｌｏｃｋ）のタイミングでラッチする、直列に接続された第１のフリップフロップ（ＦＦ０）１１１及び第２のフリップフロップ（ＦＦ１）１１２と、第１のフリップフロップ１１１の出力にしたがって第１のドライバ回路２１を駆動させると共に、第１のフリップフロップ１１１及び第２のフリップフロップ１１２の出力値が不一致のときに第１のフリップフロップ１１１の出力にしたがって第２のドライバ回路２２を駆動させ、第１のフリップフロップ１１及び第２のフリップフロップ１１２の出力値が一致したときに第２のドライバ回路２２の動作を停止させる制御回路１２とを有する構成である。なお、第１のフリップフロップ１１１及び第２のフリップフロップ１１２は、それぞれ図１に示したレジスタに相当する。
【００３２】
第１のドライバ回路２１は、プッシュプル接続されたｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴを有する構成であり、例えば、各トランジスタのサイズをそれぞれ最適化することで出力インピーダンスが伝送線路の特性インピーダンスと整合される。
【００３３】
また、第２のドライバ回路２２は、プッシュプル接続されたｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴを有する構成であり、第１のドライバ回路２１と同時に駆動したときにＡＣ性能として所望の立ち上がり時間／立ち下がり時間が得られる出力インピーダンスに設定される。
【００３４】
制御回路１２は、第１のフリップフロップ１１１の出力にしたがって第１のドライバ回路２１のｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴに駆動信号をそれぞれ供給するインバータ１２１と、第１のフリップフロップ１１１の出力値（ＱＢ）と第２のフリップフロップ１１２の出力値（ＱＢ）の論理和を出力する第１の論理和ゲート１２２と、第１のフリップフロップ１１１の出力値（ＱＢ）と第２のフリップフロップ１１２の出力値（ＱＢ）の論理積を出力する第１の論理積ゲート１２３と、第２のドライバ回路２２のｐチャネルＭＯＳＦＥＴのゲートへ第１のフリップフロップ１１１の出力値（Ｑ）と第１の論理和ゲート１２２の論理積を出力する第２の論理積ゲート１２４と、第２のドライバ回路２２のｎチャネルＭＯＳＦＥＴのゲートへ第１のフリップフロップ１１１の出力値（Ｑ）と第１の論理積ゲート１２３の論理和を出力する第２の論理和ゲート１２５とを有する構成である。
【００３５】
図４に示すように、本実施例の出力バッファ回路では、データ信号として２クロック連続して“１”が供給された場合は、第１の論理和ゲート１２２から“０”が出力（ｄｐｅｌｐ）され、第２のドライバ回路２２のｐチャネルＭＯＳＦＥＴがＯＦＦされ、伝送線路には第１のドライバ回路２１のｐチャネルＭＯＳＦＥＴのみでデータ信号が送出される。また、データ信号として２クロック連続して“０”が供給された場合は、第１の論理積ゲート１２３から“１”が出力（ｄｐｅｌｎ）され、第２のドライバ回路２２のｎチャネルＭＯＳＦＥＴがＯＦＦされ、伝送線路には第１のドライバ回路２１のｎチャネルＭＯＳＦＥＴのみでデータ信号が送出される。
【００３６】
このような状態はそれぞれデータ信号が遷移するまで維持され、第１の論理和ゲート１２２の出力（ｄｐｅｌｐ）は、データ信号が“１”から“０”に遷移した後の最初のクロックの立ち上がりに同期して“０”から“１”に切り換わる。続いて、データ信号が“０”から“１”に遷移すると、遷移後の最初のクロックの立ち上がりに同期して第１のフリップフロップ１１１から“１”が出力され、第２の論理積ゲート１２４から“０”が出力されて第２のドライバ回路２２のｐチャネルＭＯＳＦＥＴがＯＮされる。
【００３７】
一方、第１の論理積ゲート１２３の出力（ｄｐｅｌｎ）は、データ信号が“０”から“１”に遷移した後の最初のクロックの立ち上がりに同期して“１”から“０”に切り換わる。続いて、データ信号が“１”から“０”に遷移すると、遷移後の最初のクロックの立ち上がりに同期して第１のフリップフロップ１１１から“０”が出力され、第２の論理和ゲート１２５から“１”が出力されて第２のドライバ回路２２のｎチャネルＭＯＳＦＥＴがＯＮされる。
【００３８】
すなわち、データ信号が“０”から“１”に遷移したときには、遷移後の最初のクロックの立ち上がりに同期して、第１のドライバ回路２１のｐチャネルＭＯＳＦＥＴ及び第２のドライバ回路２２のｐチャネルＭＯＳＦＥＴにより伝送線路に“１”が送出され、データ信号が“１”から“０”に遷移したときには、遷移後の最初のクロックの立ち上がりに同期して、第１のドライバ回路２１のｎチャネルＭＯＳＦＥＴ及び第２のドライバ回路２２のｎチャネルＭＯＳＦＥＴにより伝送線路に“０”が送出される。
【００３９】
したがって、本実施例の構成によれば、内部回路から供給されるデータ信号が遷移する場合は第１のドライバ回路２１及び第２のドライバ回路２２で並列に駆動され、出力バッファ回路の出力インピーダンスが小さくなって駆動能力が向上される。また、データ信号が同じ値で２クロック連続する場合は第１のドライバ回路２１のみで駆動され、出力バッファ回路の出力インピーダンスが伝送線路の特性インピーダンスに整合される。よって、ＡＣ性能が向上してデータ信号の立ち上がり時間／立ち下がり時間が短くなると共に伝送線路内での反射ノイズの発生が抑制されてアイ・ダイアグラムの開口を大きくすることができる。
【００４０】
（第２実施例）
図５は本発明の出力バッファ回路の第２実施例の構成を示す回路図である。
【００４１】
本実施例の出力バッファ回路は、信号判定回路が備える制御回路が第１実施例と異なった構成である。その他の構成は第１実施例と同様であるため、その説明は省略する。
【００４２】
本実施例の制御回路１３は、第１のフリップフロップ（ＦＦ０）の出力にしたがって第１のドライバ回路のｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴに駆動信号をそれぞれ供給する第１のインバータ１３１と、第１のフリップフロップの出力値（Ｑ）と第２のフリップフロップ（ＦＦ１）の出力値（Ｑ）の論理積を出力する第１の論理積ゲート１３２と、第１のフリップフロップの反転出力値（ＱＢ）と第２のフリップフロップの反転出力値（ＱＢ）の論理積を出力する第２の論理積ゲート１３３と、第２のドライバ回路のｐチャネルＭＯＳＦＥＴに駆動信号を供給する、直列に接続された第１のトランスファーゲート１３４及び第２のトランスファーゲート１３５と、第２のドライバ回路のｎチャネルＭＯＳＦＥＴに駆動信号を供給する、直列に接続された第３のトランスファーゲート１３６及び第４のトランスファーゲート１３７と、第１の論理積ゲート１３２の出力にしたがって第１のトランスファーゲート１３４及び第２のトランスファーゲート１３５をそれぞれ動作させる第２のインバータ１３８及び第３のインバータ１３９と、第２の論理積ゲート１３３の出力にしたがって第３のトランスファーゲート１３６及び第４のトランスファーゲート１３７をそれぞれ動作させる第４のインバータ１４０及び第５のインバータ１４１とを有する構成である。なお、第２のトランスファーゲート１３７と第４のトランスファーゲート１３７とは直列に接続され、それらの接続点は第１のインバータ１３１の出力に接続されている。
【００４３】
このような構成において、本実施例の出力バッファ回路では、第１実施例と同様に、データ信号として２クロック連続して“１”が供給された場合は、第１の論理積ゲート１３２から“０”が出力（ｄｐｅｌｐ）され、第１のトランスファーゲート１３４がＯＮされ、第２のトランスファーゲート１３５がＯＦＦされて第２のドライバ回路のｐチャネルＭＯＳＦＥＴがＯＦＦされ、伝送線路には第１のドライバ回路のｐチャネルＭＯＳＦＥＴのみでデータ信号が送出される。また、データ信号として２クロック連続して“０”が供給された場合は、第２の論理積ゲート１３３から“１”が出力（ｄｐｅｌｎ）され、第３のトランスファーゲート１３６がＯＮされ、第４のトランスファーゲート１３７がＯＦＦされ、伝送線路には第１のドライバ回路のｎチャネルＭＯＳＦＥＴのみでデータ信号が送出される。
【００４４】
このような状態はそれぞれデータ信号が遷移するまで維持され、第１の論理積ゲート１３２の出力（ｄｐｅｌｐ）は、データ信号が“１”から“０”に遷移した後の最初のクロックの立ち上がりに同期して“０”から“１”に切り換わる。続いて、データ信号が“０”から“１”に遷移すると、遷移後の最初のクロックの立ち上がりに同期して第１のインバータ１３１から“０”が出力され、第１のトランスファーゲート１３４がＯＦＦされ、第２のトランスファーゲート１３５がＯＮされて第２のドライバ回路のｐチャネルＭＯＳＦＥＴがＯＮされる。
【００４５】
一方、第２の論理積ゲート１３３の出力（ｄｐｅｌｎ）は、データ信号が“０”から“１”に遷移した後の最初のクロックの立ち上がりに同期して“１”から“０”に切り換わる。続いて、データ信号が“１”から“０”に遷移すると、遷移後の最初のクロックの立ち上がりに同期して第１のインバータ１３１から“１”が出力され、第３のトランスファーゲート１３６がＯＦＦされ、第４のトランスファーゲート１３７がＯＮされて第２のドライバ回路のｎチャネルＭＯＳＦＥＴがＯＮされる。
【００４６】
すなわち、データ信号が“０”から“１”に遷移したときには、遷移後の最初のクロックの立ち上がりに同期して、第１のドライバ回路のｐチャネルＭＯＳＦＥＴ及び第２のドライバ回路のｐチャネルＭＯＳＦＥＴにより伝送線路に“１”が送出され、データ信号が“１”から“０”に遷移したときには、遷移後の最初のクロックの立ち上がりに同期して、第１のドライバ回路のｎチャネルＭＯＳＦＥＴ及び第２のドライバ回路のｎチャネルＭＯＳＦＥＴにより伝送線路に“０”が送出される。
【００４７】
したがって、本実施例の構成でも、第１実施例と同様に、ＡＣ性能が向上してデータ信号の立ち上がり時間／立ち下がり時間が短くなると共に伝送線路内での反射ノイズの発生が抑制されてアイ・ダイアグラムの開口を大きくすることができる。
【００４８】
さらに、本実施例の構成では、第２のドライバ回路を駆動する回路としてトランスファーゲートを用いているため、第１実施例で示した論理ゲートを用いる構成に比べてｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのＯＮ／ＯＦＦ時のスルーレートを速くすることができる。したがって、第１のドライバ回路と第２のドライバ回路の動作タイミングをより一致させることができる。
【００４９】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【００５０】
内部回路から供給されるデータ信号が遷移する場合は出力バッファ回路の出力インピーダンスが小さくなるために駆動能力が向上し、データ信号が同じ値で所定数だけ連続する場合は出力バッファ回路の出力インピーダンスが伝送線路の特性インピーダンスと整合される。
【００５１】
したがって、ＡＣ性能が向上して立ち上がり時間／立ち下がり時間が短縮されると共に、反射ノイズが抑制されてデータ転送時のアイ・ダイアグラムの開口を十分に大きくすることができる。
【図面の簡単な説明】
【図１】本発明の出力バッファ回路の一構成例を示すブロック図である。
【図２】図１に示した出力バッファ回路から送信されるデータのアイ・ダイアグラム波形の一例を示す模式図である。
【図３】本発明の出力バッファ回路の第１実施例の構成を示す回路図である。
【図４】図３に示した出力バッファ回路の動作を示すタイミングチャートである。
【図５】本発明の出力バッファ回路の第２実施例の構成を示す回路図である。
【図６】信号受信側で行う並列終端の一例を示す回路図である。
【図７】信号送信側で行う直列終端の一例を示す回路図である。
【図８】転送データのアイ・ダイアグラム波形の一例を示す模式図である。
【符号の説明】
１    信号判定回路
２1〜２n    ドライバ回路
１１1〜１１m    レジスタ
１２、１３    制御回路
２１    第１のドライバ回路
２２    第２のドライバ回路
１１１    第１のフリップフロップ
１１２    第２のフリップフロップ
１２１    インバータ
１２２    第１の論理和ゲート
１２３、１３２    第１の論理積ゲート
１２４、１３３    第２の論理積ゲート
１２５    第２の論理和ゲート
１３１    第１のインバータ
１３４    第１のトランスファーゲート
１３５    第２のトランスファーゲート
１３６    第３のトランスファーゲート
１３７    第４のトランスファーゲート
１３８    第２のインバータ
１３９    第３のインバータ
１４０    第４のインバータ
１４１    第５のインバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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