(57)【特許請求の範囲】
【請求項１】
印加される電圧の大きさおよび極性に対応する少なくとも２つの分極状態を書き換え可能に保持する強誘電体層を有する不揮発性メモリ素子、
不揮発性メモリ素子に書込むべきデータを入力する入力端子、
不揮発性メモリ素子へのデータの書込みを許可するか否かの信号を入力する書込み許可端子、
書込み許可端子からの信号に従い、入力端子に入力されたデータに対応した電圧を強誘電体層に印加するか否かを切り換える第１スイッチング手段、
強誘電体層の分極状態に対応した不揮発性メモリ素子の状態を検出する検出手段、
検出手段の検出出力を出力する出力端子、
を備えたデータ保持回路において、
不揮発性メモリ素子のドレイン領域とコントロールゲートを短絡して検出手段に接続し、
不揮発性メモリ素子のフローティングゲートに入力端子を接続した、
ことを特徴とするデータ保持回路。
【請求項２】
印加される電圧の大きさおよび極性に対応する少なくとも２つの分極状態を書き換え可能に保持する強誘電体層を有する不揮発性メモリ素子、
不揮発性メモリ素子に書込むべきデータを入力する入力端子、
不揮発性メモリ素子へのデータの書込みを許可するか否かの信号を入力する書込み許可端子、
書込み許可端子からの信号に従い、入力端子に入力されたデータに対応した電圧を強誘電体層に印加するか否かを切り換える第１スイッチング手段、
強誘電体層の分極状態に対応した不揮発性メモリ素子の状態を検出する検出手段、
検出手段の検出出力を出力する出力端子、
を備えたデータ保持回路において、
書込み許可端子から書込みを許可する信号が与えられない場合に不揮発性メモリ素子を待機状態とするか、読み出し状態とするかの信号を入力する待機端子、
待機端子からの信号に従い、不揮発性メモリ素子に流れる電流を継断する第２スイッチング手段、
を設けたことを特徴とするデータ保持回路。
【請求項３】
請求項２のデータ保持回路において、
入力端子と待機端子とを兼用したこと、
を特徴とするもの。
【請求項４】
請求項１から請求項３のいずれかの請求項に記載されたデータ保持回路において、
書込み許可端子および入力端子若しくは書込み許可端子および待機端子からの信号に従い、強誘電体層に印加する電圧を強制的に設定するカレントミラー回路を備えたこと、
を特徴とするもの。
【請求項５】
請求項１から請求項４のいずれかの請求項に記載されたデータ保持回路において、
検出手段を、不揮発性メモリ素子に一定の基準電流を供給する定電流源としたこと、
を特徴とするもの。
【請求項６】
第１導電型のソース領域およびドレイン領域、
ソース領域とドレイン領域との間に形成された第２導電型のチャネル領域、
チャネル領域の上に、チャネル領域と絶縁して形成された導電体層であるフローティングゲート、
印加される電圧の大きさおよび極性に対応する少なくとも２つの分極状態を書き換え可能に保持する、フローティングゲートの上に形成された強誘電体層、
強誘電体層の上に形成された導電体層であるコントロールゲート、
を備えており、ドレイン領域とコントロールゲートを短絡して電流源に接続した不揮発性メモリ素子に対するデータの書込み方法であって、
不揮発性メモリ素子にドレイン電流を流すことにより、電流源からコントロールゲートゲートに電圧が直接印加されないようにするとともに、不揮発性メモリ素子のフローティングゲートからフローティングゲートとコントロールゲートとの間に所望の電位差を生じる電圧を印可することにより、強誘電体層を第１の状態に分極させ、
不揮発性メモリ素子にドレイン電流を流さないことにより、電流源からコントロールゲートに電圧が直接印加されるようにするとともに、不揮発性メモリ素子のフローティングゲートからフローティングゲートとコントロールゲートとの間に所望の電位差を生じる電圧を印可することにより、強誘電体層を第２の状態に分極させる、
ことを特徴とするもの。
【請求項７】
印加される電圧の大きさおよび極性に対応する少なくとも２つの分極状態を書き換え可能に保持する強誘電体層を有する不揮発性メモリ素子、
不揮発性メモリ素子に書込むべきデータを入力する入力端子、
不揮発性メモリ素子へのデータの書込みを許可するか否かの信号を入力する書込み許可端子、
書込み許可端子からの信号に従い、入力端子に入力されたデータに対応した電圧を強誘電体層に印加するか否かを切り換える第１スイッチング手段、
強誘電体層の分極状態に対応した不揮発性メモリ素子の状態を検出する検出手段、
検出手段の検出出力を出力する出力端子、
を備えたデータ保持回路へのデータの書込みおよび読み出し方法であって、
書込み許可端子から書込みを許可する信号が与えられない場合に不揮発性メモリ素子を待機状態とするか、読み出し状態とするかの信号を待機端子から入力し、
待機端子からの信号に従い、第２スイッチング手段が不揮発性メモリ素子に流れる電流を継断することを特徴とするもの。
【請求項８】
印加される電圧の大きさおよび極性に対応する少なくとも２つの分極状態を書き換え可能に保持する強誘電体層を有する不揮発性メモリ素子、
不揮発性メモリ素子に書込むべきデータを入力する入力端子、
不揮発性メモリ素子へのデータの書込みを許可するか否かの信号を入力する書込み許可端子、
書込み許可端子からの信号に従い、入力端子に入力されたデータに対応した電圧を強誘電体層に印加するか否かを切り換える第１スイッチング手段、
不揮発性メモリ素子を待機状態とするか否かの信号を入力する待機端子、
待機端子からの信号に従い、不揮発性メモリ素子に流れる電流を継断する第２スイッチング手段、
強誘電体層の分極状態に対応した不揮発性メモリ素子の状態を検出する検出手段、
検出手段の検出出力を出力する出力端子、
を備えたことを特徴とするデータ保持回路において、
入力端子と待機端子とを兼用したこと、
を特徴とするデータ保持回路。
【請求項９】
印加される電圧の大きさおよび極性に対応する少なくとも２つの分極状態を書き換え可能に保持する強誘電体層を有する不揮発性メモリ素子、
不揮発性メモリ素子に書込むべきデータを入力する入力端子、
不揮発性メモリ素子へのデータの書込みを許可するか否かの信号を入力する書込み許可端子、
書込み許可端子からの信号に従い、入力端子に入力されたデータに対応した電圧を強誘電体層に印加するか否かを切り換える第１スイッチング手段、
強誘電体層の分極状態に対応した不揮発性メモリ素子の状態を検出する検出手段、
検出手段の検出出力を出力する出力端子、
を備えたデータ保持回路において、
書込み許可端子および入力端子からの信号に従い、強誘電体層に印加する電圧を強制的に設定するカレントミラー回路を備えたこと、
を特徴とするデータ保持回路。
【請求項１０】
印加される電圧の大きさおよび極性に対応する少なくとも２つの分極状態を書き換え可能に保持する強誘電体層を有する不揮発性メモリ素子、
不揮発性メモリ素子に書込むべきデータを入力する入力端子、
不揮発性メモリ素子へのデータの書込みを許可するか否かの信号を入力する書込み許可端子、
書込み許可端子からの信号に従い、入力端子に入力されたデータに対応した電圧を強誘電体層に印加するか否かを切り換える第１スイッチング手段、
不揮発性メモリ素子を待機状態とするか否かの信号を入力する待機端子、
待機端子からの信号に従い、不揮発性メモリ素子に流れる電流を継断する第２スイッチング手段、
強誘電体層の分極状態に対応した不揮発性メモリ素子の状態を検出する検出手段、
検出手段の検出出力を出力する出力端子、
を備えたデータ保持回路において、
書込み許可端子および入力端子若しくは書込み許可端子および待機端子からの信号に従い、強誘電体層に印加する電圧を強制的に設定するカレントミラー回路を備えたこと、
を特徴とするデータ保持回路。
【請求項１１】
印加される電圧の大きさおよび極性に対応する少なくとも２つの分極状態を書き換え可能に保持する強誘電体層を有する不揮発性メモリ素子、
不揮発性メモリ素子に書込むべきデータを入力する入力端子、
不揮発性メモリ素子へのデータの書込みを許可するか否かの信号を入力する書込み許可端子、
書込み許可端子からの信号に従い、入力端子に入力されたデータに対応した電圧を強誘電体層に印加するか否かを切り換える第１スイッチング手段、
不揮発性メモリ素子を待機状態とするか否かの信号を入力する待機端子、
待機端子からの信号に従い、不揮発性メモリ素子に流れる電流を継断する第２スイッチング手段、
強誘電体層の分極状態に対応した不揮発性メモリ素子の状態を検出する検出手段、
検出手段の検出出力を出力する出力端子、
を備え、入力端子と待機端子とを兼用したデータ保持回路において、  
書込み許可端子および入力端子若しくは書込み許可端子および待機端子からの信号に従い、強誘電体層に印加する電圧を強制的に設定するカレントミラー回路を備えたこと、
を特徴とするデータ保持回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、データ保持回路に関し、特に、不揮発性メモリ素子を用いたデータ保持回路に関する。
【０００２】
【従来の技術】
データ保持回路として、ＣＭＯＳを用いたＤラッチ回路（スタティックタイプまたはダイナミックタイプ）が知られている。図５Ａに、ＣＭＯＳを用いたスタティックタイプのＤラッチ回路の回路図を示す。
【０００３】
このＤラッチ回路は、入力端子ＩＮ、出力端子ＯＵＴ、インバータＷ１、Ｗ２、Ｗ３およびＷ４、アナログスイッチＳ１、Ｓ２、Ｓ３およびＳ４を有している。アナログスイッチＳ１およびＳ４は、クロックφ１の”Ｈ”で閉じ、”Ｌ”で開く。アナログスイッチＳ２およびＳ３は、クロックφ２の”Ｈ”で閉じ、”Ｌ”で開く。ここで、クロックφ２はクロックφ１の反転信号である。
【０００４】
したがって、図５Ｂのタイミング図に示すように、入力端子ＩＮから入力されたデータのクロックφ２の立ち上がり時（時刻ｔ１）における値がＤラッチ回路に書込まれる。書込まれたデータは、クロックφ２の次の立ち上がり時（時刻ｔ２）まで保持され、保持された値が出力端子ＯＵＴから出力される。
【０００５】
このようにして、Ｄラッチ回路は所定タイミングにおけるデータを所定期間保持することができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記のようなＣＭＯＳを用いたＤラッチ回路には、次のような問題点があった。ＣＭＯＳを用いたＤラッチ回路においては、データを保持するために、回路に常に電圧を印加しておかなければならない。したがって、データの書込み、読み出しを行なわない場合であっても、データを保持しておくための電源が必要となる。このため、データ保持の際、無用の電力を消費していた。また、事故などにより電源がダウンした場合には、記憶したデータが消失してしまうという不都合があった。
【０００７】
この問題を解決するために、記憶素子として不揮発性メモリ素子であるＥＥＰＲＯＭを用いることも考えられる。しかし、ＥＥＰＲＯＭは書込みに長時間を要するため、高速応答が要求されるラッチ回路に適しない。さらに、ＥＥＰＲＯＭは、書込み、消去時に高電圧（たとえば、１２Ｖ以上）を要するため、チップ内に昇圧回路を設けるか、通常電源の他に高圧電源を別途用意しなければならず、チップのコンパクト化、低コスト化に反する。
【０００８】
この発明は、このような従来のＣＭＯＳを用いたＤラッチ回路などデータ保持回路の問題点を解消し、データ保持のための電源が不要で、高速応答可能なデータ保持回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
この発明のデータ保持回路は、
印加される電圧の大きさおよび極性に対応する少なくとも２つの分極状態を書き換え可能に保持する強誘電体層を有する不揮発性メモリ素子、
不揮発性メモリ素子に書込むべきデータを入力する入力端子、
不揮発性メモリ素子へのデータの書込みを許可するか否かの信号を入力する書込み許可端子、
書込み許可端子からの信号に従い、入力端子に入力されたデータに対応した電圧を強誘電体層に印加するか否かを切り換える第１スイッチング手段、
強誘電体層の分極状態に対応した不揮発性メモリ素子の状態を検出する検出手段、
検出手段の検出出力を出力する出力端子、
を備えたことを特徴とする。
【００１０】
この発明のデータ保持回路は、
不揮発性メモリ素子を待機状態とするか否かの信号を入力する待機端子、
待機端子からの信号に従い、不揮発性メモリ素子に流れる電流を継断する第２スイッチング手段、
を設けたことを特徴とする。
【００１１】
この発明のデータ保持回路は、
入力端子と待機端子とを兼用したこと、
を特徴とする。
【００１２】
この発明のデータ保持回路は、
書込み許可端子および入力端子からの信号に従い、強誘電体層に印加する電圧を強制的に設定するカレントミラー回路を備えたこと、
を特徴とする。
【００１３】
この発明のデータ保持回路は、
検出手段を、不揮発性メモリ素子に一定の基準電流を供給する定電流源としたこと、
を特徴とする。
【００１４】
この発明のデータ保持回路は、
不揮発性メモリ素子が、
第１導電型のソース領域およびドレイン領域、
ソース領域とドレイン領域との間に形成された第２導電型のチャネル領域、
チャネル領域の上に、チャネル領域と絶縁して形成された導電体層であるフローティングゲート、
フローティングゲートの上に形成された強誘電体層、
強誘電体層の上に形成された導電体層であるコントロールゲート、
を備えていることを特徴とする。
【００１５】
この発明のデータの書込みおよび読み出し方法は、
印加される電圧の大きさおよび極性に対応する少なくとも２つの分極状態を書き換え可能に保持する強誘電体層を有する不揮発性メモリ素子に対するデータの書込みおよび読み出し方法であって、
データの書込みを許可するか否かの信号を与え、
書込みを許可する信号が与えられた場合には、与えられたデータに対応した電圧を強誘電体層に印加し、
書込みを許可する信号が与えられない場合には、電圧を強誘電体層に印加せず、
強誘電体層の分極状態に対応した不揮発性メモリ素子の状態を検出して出力する、
ことを特徴とする。
【００１６】
【作用】
この発明のデータ保持回路、ならびに、データの書込みおよび読み出し方法は、書込みを許可する信号が与えられた場合には、与えられたデータに対応した電圧を強誘電体層に瞬間的に印加して分極を起こさせ、書込みを許可する信号が与えられない場合には、強誘電体層の分極状態に対応した不揮発性メモリ素子の状態を検出して出力することができる。
【００１７】
したがって、強誘電体に分極を起こさせるのに要する時間は、ＥＥＰＲＯＭにデータを書込む時間に比し、極めて小さい。また、いったん分極した強誘電体は、つぎに電圧が印加されるまでその分極状態を保持し、分極状態は電源を切っても失われない。このため、電源を再投入した後、その分極状態を検出することができる。
【００１８】
この発明のデータ保持回路は、さらに、待機端子と、待機端子からの信号に従い、不揮発性メモリ素子に流れる電流を継断する第２スイッチング手段を設けたことを特徴とする。したがって、書込みを許可する信号が与えられない場合には、さらに、待機状態を選択することができる。待機状態においては、第２スイッチング手段により不揮発性メモリ素子に流れる電流を遮断することができる。
【００１９】
この発明のデータ保持回路は、さらに、入力端子と待機端子とを兼用したことを特徴とする。したがって、待機端子を別途設ける必要がない。
【００２０】
この発明のデータ保持回路は、書込み許可端子および入力端子からの信号に従い、強誘電体層に印加する電圧を強制的に設定するカレントミラー回路を備えたことを特徴とする。したがって、書込み動作の際、強誘電体層に印加する電圧を確実に設定することができる。
【００２１】
この発明のデータ保持回路は、検出手段を、不揮発性メモリ素子に一定の基準電流を供給する定電流源としたことを特徴とする。したがって、読み出し動作の際、強誘電体の分極状態に対応して定電流源出力端に生ずる電圧の変化により、強誘電体の分極状態を検出することができる。
【００２２】
【実施例】
図３Ａに、この発明の一実施例による不揮発性メモリ素子Ｍの構造を示す。Ｐ型シリコン基板２０に、Ｎ型ソース領域２２とＮ型ドレイン領域２４が形成されている。Ｐ型チャネル領域２６の上には、酸化シリコン(SiO2)や窒化シリコン(SiN)等による絶縁層２８が設けられている。絶縁層２８の上には白金等による下部導電体層（フローティングゲート）３０が設けられている。その上にはＰＺＴ等の強誘電体層３２が設けられ、さらにその上には白金等による上部導電体層（コントロールゲート）３４が設けられている。
【００２３】
なお、下部導電体層３０、上部導電体層３４としては上記白金の他に、RuOx,IrOx,ITO等の酸化物導電体や、Pb,Au,Ag,Al,Ni等の金属を用いることができる。また、シリコン基板２０をＮ型、ソース領域、ドレイン領域をＰ型としてもよい。
【００２４】
図３Ａの不揮発性メモリ素子Ｍを記号で表すと、図３Ｂのようになる。上部導電体層３４にはコントロールゲート電極ＣＧが接続され、下部導電体層３０にはフローティングゲート電極ＦＧが接続され、ソース領域２２にはソース電極Ｓが接続され、ドレイン領域２４にはドレイン電極Ｄが接続されている。
【００２５】
この不揮発性メモリ素子Ｍに情報を記録する場合には、コントロールゲート電極ＣＧとフローティングゲート電極ＦＧとの間に、電圧を印加する。これにより、強誘電体層３２が分極し、電圧を取り去った後も分極状態を維持する。印加する電圧の極性を変えることにより、極性の異なる２つの分極状態を得ることができる。
【００２６】
たとえば、コントロールゲート電極ＣＧ側に対してフローティングゲート電極ＦＧに低い電圧を与えると、強誘電体層３２はコントロールゲート電極ＣＧ側を負極性として分極する（第２の状態に分極）。反対に、フローティングゲート電極ＦＧ側に高い電圧を与えると、強誘電体層３２はコントロールゲート電極ＣＧ側を正極性として分極する（第１の状態に分極）。このようにして、２つの状態を不揮発的に記録することができる。
【００２７】
コントロールゲート電極ＣＧ側を負極として分極している場合（第２の状態に分極している場合）には、チャネルを形成するために必要なコントロールゲート電極ＣＧの電圧は小さくなる。また、コントロールゲート電極ＣＧ側を正極として分極している場合（第１の状態に分極している場合）には、チャネルを形成するために必要なコントロールゲート電極ＣＧの電圧は大きくなる。したがって、ドレイン電極Ｄに一定電流を供給し、コントロールゲート電極ＣＧに生ずる電圧を検出することにより、記録した情報の読み出しを行うことができる。
【００２８】
上記の関係を、図４Ｂの回路によって測定した、図４Ａの特性曲線によって説明する。図４Ａにおいて、曲線βは、コントロールゲート電極ＣＧとフローティングゲート電極ＦＧを短絡した場合の、コントロールゲート電圧ＶCGとドレイン電流ＩDの特性を示すものである。コントロールゲート電圧ＶCGを上昇させていくと、ドレイン電流ＩDは増加する。さらにコントロールゲート電圧ＶCGを上昇させると、抵抗Ｒによって決定される設定最大ドレイン電流ＩOMAXにて、ドレイン電流の増加が止る。
【００２９】
曲線αは、コントロールゲート電極ＣＧ側を負極として、強誘電体層３２が分極している場合（第２の状態に分極している場合）の、特性を示すものである。曲線βの場合と同じような傾向を示すが、強誘電体層３２の分極の影響により、小さなコントロールゲート電圧ＶCGにてドレイン電流が流れている。また、小さなコントロール電圧ＶCGにてドレイン電流が設定最大ドレイン電流ＩOMAXに達している。
【００３０】
曲線γは、コントロールゲート電極ＣＧ側を正極として、強誘電体層３２が分極している場合（第１の状態に分極している場合）の、特性を示すものである。曲線βの場合と同じような傾向を示すが、強誘電体層３２の分極の影響により、大きなコントロールゲート電圧ＶCGにてドレイン電流が流れ始めている。また、大きなコントロール電圧ＶCGにてドレイン電流が設定最大ドレイン電流ＩOMAXに達し、増加が止っている。
【００３１】
読み出しの際には、たとえば、設定最大ドレイン電流ＩOMAXの半分の電流ＩSを、定電流源により、ドレイン電極Ｄに供給する。この時コントロールゲート電極ＣＧに生ずるコントロールゲート電圧ＶCGが、基準電圧Ｖrefよりも小さいか（点Ｘ）、大きいか（点Ｙ）により、記憶されている情報を知ることができる。ここで基準電圧Ｖrefとは、曲線βにおいて、ドレイン電流として電流ＩSを流した場合にコントロールゲート電極ＣＧに生ずる電圧をいう。
【００３２】
つぎに、図３Ｂの不揮発性メモリ素子Ｍを用いたデータ保持回路であるラッチ回路２を、図１に示す。不揮発性メモリ素子Ｍのドレイン電極Ｄとコントロールゲート電極ＣＧとは短絡され、定電流源４に接続されている。定電流源４は、定電圧源ＶCC（図示せず）に接続された電源端子６に接続され、設定最大ドレイン電流ＩOMAXの半分の電流ＩS（基準電流）を発生するよう構成されている。また、コントロールゲート電極ＣＧは、出力端子Ｑに接続されている。
【００３３】
不揮発性メモリ素子Ｍのソース電極Ｓは、第２スイッチング手段であるＮチャンネルのトランジスタＱＮ３を介して接地されている。トランジスタＱＮ３のゲート電極は、待機端子ＳＢ（ローアクティブ）でもある入力端子ＤＴに接続されている。
【００３４】
不揮発性メモリ素子Ｍのフローティングゲート電極ＦＧは、第１スイッチング手段であるＰチャンネルのトランジスタＱＰ３を介して、入力端子ＤＴに接続されている。トランジスタＱＰ３のゲート電極は、書込み許可端子ＷＥ（ローアクティブ）に接続されている。また、フローティングゲート電極ＦＧは、ＮチャンネルのトランジスタＱＮ２を介して接地されている。
【００３５】
ＰチャンネルのトランジスタＱＰ１およびＱＰ２、ならびにＮチャンネルのトランジスタＱＮ１は、定電圧源ＶCCに接続された電源端子６とグランドＧの間に直列に接続配置されている。トランジスタＱＰ１のゲート電極は、書込み許可端子ＷＥに接続され、トランジスタＱＰ２のゲート電極は、入力端子ＤＴに接続されている。
【００３６】
トランジスタＱＮ１のドレイン電極とゲート電極とは短絡されている。また、トランジスタＱＮ１のゲート電極は、トランジスタＱＮ２のゲート電極と接続されている。すなわち、トランジスタＱＮ１とトランジスタＱＮ２とによりカレントミラー回路８を構成している。
【００３７】
つぎに、図２を参照しつつ図１に基づいて、ラッチ回路２に対する書込み、読み出しおよび待機動作を説明する。まず、書込み動作について説明する。書込みを行なう場合、書込み許可端子ＷＥに、”Ｌ（接地電位）”を入力する。これにより、トランジスタＱＰ１およびＱＰ３が、”ＯＮ”となる。
【００３８】
また、書込みたいデータを入力端子ＤＴに入力する。入力端子ＤＴの入力値が、”Ｌ”である場合、入力値”Ｌ”は、”ＯＮ”となっているトランジスタＱＰ３を介して、不揮発性メモリ素子Ｍのフローティングゲート電極ＦＧに印加される。
【００３９】
このため、Ｎチャンネルの不揮発性メモリ素子Ｍは、”ＯＦＦ”となり、不揮発性メモリ素子Ｍのドレイン電流は流れない。したがって、不揮発性メモリ素子Ｍのドレイン電極Ｄに接続されたコントロールゲート電極ＣＧの電位は、定電流源４に吊り上げられて、”Ｈ”となる。このため、フローティングゲート電極ＦＧとコントロールゲート電極ＣＧとの間に電位差が生じ、強誘電体層３２は、第２の状態（図４Ａ参照）に分極する。
【００４０】
なお、入力端子ＤＴに”Ｌ”が入力されることにより、トランジスタＱＮ３が”ＯＦＦ”となる。したがって、より確実にドレイン電流を遮断することができ、不揮発性メモリ素子Ｍのコントロールゲート電極ＣＧの電位を、確実に”Ｈ”にすることができる。
【００４１】
また、入力端子ＤＴに”Ｌ”が入力されることにより、トランジスタＱＰ２が”ＯＮ”となる。このため、トランジスタＱＰ１およびＱＰ２を介してカレントミラー回路８を構成する一方のトランジスタＱＮ１にドレイン電流が供給される。したがって、カレントミラー回路８を構成する他方のトランジスタＱＮ２も、トランジスタＱＮ１と同じ大きさのドレイン電流を流そうとする。このため、フローティングゲート電極ＦＧの電位を、より確実に”Ｌ”に落とすことができる。
【００４２】
一方、入力端子ＤＴの入力値が、”Ｈ”である場合、入力値”Ｈ”は、”ＯＮ”となっているトランジスタＱＰ３を介して、不揮発性メモリ素子Ｍのフローティングゲート電極ＦＧに印加される。
【００４３】
このため、Ｎチャンネルの不揮発性メモリ素子Ｍは、”ＯＮ”となる。また、入力端子ＤＴが”Ｈ”であるため、不揮発性メモリ素子Ｍのソース電極に接続されたトランジスタＱＮ３も”ＯＮ”となる。このため、不揮発性メモリ素子Ｍのドレイン電流は流れる。したがって、不揮発性メモリ素子Ｍのコントロールゲート電極ＣＧの電位は、”Ｌ”となる。このため、フローティングゲート電極ＦＧとコントロールゲート電極ＣＧとの間には、上述の場合と逆方向の電位差が生じ、強誘電体層３２は、第１の状態（図４Ａ参照）に分極する。
【００４４】
なお、入力端子ＤＴに”Ｈ”が入力されることにより、トランジスタＱＰ２が”ＯＦＦ”となる。したがって、カレントミラー回路８が作動することはない。このため、不揮発性メモリ素子Ｍのフローティングゲート電極ＦＧが”Ｌ”に落ちることはない。
【００４５】
つぎに、読み出し動作について説明する。読み出しを行なう場合、書込み許可端子ＷＥに、”Ｈ”を入力する。これにより、トランジスタＱＰ１が、”ＯＦＦ”となる。このため、カレントミラー回路８を構成するトランジスタＱＮ１およびＱＮ２が”ＯＦＦ”となる。また、トランジスタＱＰ３も”ＯＦＦ”となる。したがって、不揮発性メモリ素子Ｍのフローティングゲート電極ＦＧは、フローティング状態となる。このため、フローティングゲート電極ＦＧとコントロールゲート電極ＣＧとの間に電位差は生ぜず、強誘電体層３２の分極状態は変化しない。
【００４６】
また、待機端子ＳＢ（入力端子ＤＴ）に”Ｈ”を入力する。これにより、トランジスタＱＮ３が”ＯＮ”となる。このため、不揮発性メモリ素子Ｍのドレイン電極Ｄには、定電流源４により一定電流ＩSが供給される。したがって、不揮発性メモリ素子Ｍのコントロールゲート電極ＣＧには、強誘電体層３２の分極状態に対応したコントロールゲート電圧ＶCGが生ずる。
【００４７】
たとえば、強誘電体が第２の状態（図４Ａ参照）に分極している場合、不揮発性メモリ素子Ｍのコントロールゲート電極ＣＧには、図４Ａに示すＸ点に相当するコントロールゲート電圧ＶCGが生ずる。このコントロールゲート電圧ＶCGは、基準電圧Ｖrefよりも小さい。このため、コントロールゲート電極ＣＧの電位すなわち出力端子Ｑの電位は”Ｌ”となる。上述のように、第２の状態は、入力端子にデータ”Ｌ”を入力して書込み動作を行なった場合に生ずる。すなわち、読取り動作により、出力端子Ｑには、入力端子ＤＴに入力されたデータ”Ｌ”と同じ値が出力されることになる。
【００４８】
一方、強誘電体が第１の状態（図４Ａ参照）に分極している場合、不揮発性メモリ素子Ｍのコントロールゲート電極ＣＧには、図４Ａに示すＹ点に相当するコントロールゲート電圧ＶCGが生ずる。このコントロールゲート電圧ＶCGは、基準電圧Ｖrefよりも大きい。このため、コントロールゲート電極ＣＧの電位すなわち出力端子Ｑの電位は”Ｈ”となる。この場合も、出力端子Ｑには、入力端子ＤＴに入力されたデータ”Ｈ”と同じ値が出力されることになる。
【００４９】
つぎに、待機動作について説明する。待機動作を行なう場合、書込み許可端子ＷＥに、”Ｈ”を入力する。これにより、トランジスタＱＰ１およびＱＰ３が、”ＯＦＦ”となる。このため、読み出し動作時と同様に、不揮発性メモリ素子Ｍのフローティングゲート電極ＦＧは、フローティング状態となり、フローティングゲート電極ＦＧとコントロールゲート電極ＣＧとの間に電位差は生ぜず、したがって、強誘電体層３２の分極状態は変化しない。
【００５０】
また、待機端子ＳＢ（入力端子ＤＴ）に”Ｌ”を入力する。これにより、トランジスタＱＮ３が”ＯＦＦ”となる。このため、不揮発性メモリ素子Ｍには、強誘電体層３２の分極状態のいかんに拘らず、ドレイン電流は流れない。したがって、待機動作時における消費電力を極めて小さくすることができる。
【００５１】
また、上述の実施例においては、定電流源４により供給される基準電流として、設定最大ドレイン電流ＩOMAXの半分の電流ＩSを用いたが、分極状態に応じ異なったコントロールゲート電圧ＶCGが得られるならば、基準電流として、設定最大ドレイン電流ＩOMAX以下のいかなる値の電流を用いてもよい。
【００５２】
また、強誘電体層３２に印加する電圧を強制的に設定するカレントミラー回路８を用いたが、カレントミラー回路８を用いることなく、ラッチ回路を構成することもできる。
【００５３】
また、入力端子ＤＴと待機端子ＳＢとを兼用するよう構成したが、入力端子ＤＴと待機端子ＳＢとを別個に設けるよう構成することもできる。さらに、待機端子ＳＢを設けないでラッチ回路を構成することもできる。
【００５４】
また、検出手段として定電流源４を用い、ドレイン電流ＩDを一定とした場合のコントロールゲート電圧ＶCGを検出するよう構成したが、検出手段として定電圧源を用い、コントロールゲート電圧ＶCGを一定とした場合のドレイン電流ＩDを検出するよう構成してもよい。
【００５５】
また、不揮発性メモリ素子として、図３Ａに示す、ソース領域２２、ドレイン領域２４、チャネル領域２６、絶縁層２８、フローティングゲート３０、強誘電体層３２およびコントロールゲート３４を備えた不揮発性メモリ素子Ｍを用いたが、この発明はこれに限定されるものではない。不揮発性メモリ素子として、たとえば、強誘電体層の両側を導電体層で挟み込んだ３層状の素子等を用いることもできる。
【００５６】
また、上述の実施例においては、フローティングゲート電極ＦＧとコントロールゲート電極ＣＧとの間に印加する電圧の方向の正逆（極性）に対応した２つの分極状態を設定するよう構成したが、フローティングゲート電極ＦＧとコントロールゲート電極ＣＧとの間に印加する電圧の大きさに対応した２つの分極状態を設定するよう構成することもできる。
【００５７】
また、フローティングゲート電極ＦＧとコントロールゲート電極ＣＧとの間に印加する電圧の極性および大きさに対応した２つの分極状態を設定するよう構成することもできる。
【００５８】
さらに、２つの分極状態のみならず、３つ以上の分極状態を設定するよう構成することもできる。３つ以上の分極状態を設定するよう構成する場合には、１つの不揮発性メモリ素子に３以上の状態を有するデータ（多値データ）を記憶させることができる。
【００５９】
なお、図１に示す回路は、この発明の１実施例を例示するものであり、この発明は同図に示す回路に限定されるものではない。また、上述の実施例においては、ラッチ回路にこの発明を適用した場合を例に説明したが、この発明は、ラッチ回路に限定されるものではなく、フリップフロップ、レジスタなど高速応答が要求されるデータ保持回路一般に適用される。
【００６０】
【発明の効果】
この発明のデータ保持回路、ならびに、データの書込みおよび読み出し方法は、書込みを許可する信号が与えられた場合には、与えられたデータに対応した電圧を強誘電体層に瞬間的に印加して分極を起こさせ、書込みを許可する信号が与えられない場合には、強誘電体層の分極状態に対応した不揮発性メモリ素子の状態を検出して出力することができる。
【００６１】
したがって、強誘電体に分極を起こさせるのに要する時間は、ＥＥＰＲＯＭ等にデータを書込む時間に比し、極めて小さい。また、いったん分極した強誘電体は、つぎに電圧が印加されるまでその分極状態を保持し、分極状態は電源を切っても失われない。このため、電源を再投入した後、その分極状態を検出することができる。すなわち、データ保持のための電源が不要で、高速応答可能なデータ保持回路を得ることができる。
【００６２】
この発明のデータ保持回路は、さらに、待機端子と、待機端子からの信号に従い、不揮発性メモリ素子に流れる電流を継断する第２スイッチング手段を設けたことを特徴とする。
【００６３】
したがって、書込みを許可する信号が与えられない場合には、さらに、待機状態を選択することができる。待機状態においては、第２スイッチング手段により不揮発性メモリ素子に流れる電流を遮断することができる。すなわち、待機状態において、電力消費量のきわめて小さいデータ保持回路を得ることができる。
【００６４】
この発明のデータ保持回路は、さらに、入力端子と待機端子とを兼用したことを特徴とする。したがって、待機端子を別途設ける必要がない。すなわち、待機状態において電力消費量がきわめて小さく、かつ、コンパクトなデータ保持回路を得ることができる。
【００６５】
この発明のデータ保持回路は、書込み許可端子および入力端子からの信号に従い、強誘電体層に印加する電圧を強制的に設定するカレントミラー回路を備えたことを特徴とする。
【００６６】
したがって、書込み動作の際、強誘電体層に印加する電圧を確実に設定することができる。すなわち、さらに信頼性の高いデータ保持回路を得ることができる。
【００６７】
この発明のデータ保持回路は、検出手段を、不揮発性メモリ素子に一定の基準電流を供給する定電流源としたことを特徴とする。
【００６８】
したがって、読み出し動作の際、強誘電体の分極状態に対応して定電流源出力端に生ずる電圧の変化により、強誘電体の分極状態を検出することができる。すなわち、より容易に強誘電体の分極状態を検出することができる。
【図面の簡単な説明】
【図１】この発明の一実施例によるラッチ回路を示す図面である。
【図２】この発明の一実施例によるラッチ回路における書込み動作、読み出し動作、待機状態時の入出力の状態を示す図面である。
【図３】この発明の一実施例によるラッチ回路を構成する不揮発性メモリ素子の構成を示す図面、および不揮発性メモリ素子を記号により表した図面である。
【図４】この発明の一実施例によるラッチ回路を構成する不揮発性メモリ素子の強誘電体層の電気的性質を示す図面、および電気的性質を測定するための回路を示す図面である。
【図５】従来のＣＭＯＳを用いたスタティックタイプのＤラッチ回路を示す図面、およびＤラッチ回路の動作を示すタイミング図である。
【符号の説明】
３２・・・・・・強誘電体層
ＣＧ・・・・・・コントロールゲート電極
Ｄ・・・・・・・ドレイン電極
ＤＴ・・・・・・入力端子
ＦＧ・・・・・・フローティングゲート電極
ＩS ・・・・・・基準電流
ＱＮ３・・・・・トランジスタ
ＱＰ３・・・・・トランジスタ
ＳＢ・・・・・・待機端子
ＶCG・・・・・・コントロールゲート電圧
ＷＥ・・・・・・書込み許可端子
【図１】
0003669742.tif 000002
【図２】
0003669742.tif 000003
【図３】
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【図４】
0003669742.tif 000005
【図５】
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