(57)【特許請求の範囲】
【請求項１】
回路を構成するトランジスタを含む内部セルが配置される内部領域と、該内部領域の周辺部に外部との入出力をする入出力セル領域とを含む半導体集積装置において、外部に信号を出力する出力駆動用バッファが前記内部領域にある第１の内部セルと、第２の内部セルとからなり、前記出力駆動用バッファの出力を入力とし常時活性化されることのない回路素子からなる入出力セルが前記入出力セル領域に配設されてなり、該入出力セルを介して外部に前記信号を出力してなることを特徴とする半導体集積装置。
【請求項２】
前記出力駆動用バッファを制御する制御回路と該出力駆動用バッファを駆動する駆動回路とが前記第１および第２の内部セル配線により形成されて成り、該出力駆動用バッファを制御する制御回路と該出力駆動用バッファを駆動する駆動回路とが、前記出力駆動用バッファの近傍に配置されて成ることを特徴とする請求項１記載の半導体集積装置。
【請求項３】
前記出力駆動用バッファと、前記制御回路と、前記駆動回路とが、前記入出力セルの近傍に配設されてなることを特徴とする請求項１又は請求項２記載の半導体集積装置。
【請求項４】
前記第１および第２の内部セルを直列又は並列に接続してなることを特徴とする請求項１又は請求項２記載の半導体集積装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は配線工程のみを変更することによって各種論理回路を構成するゲ−トアレイ形マスタ−スライス半導体集積装置に関し、特に出力バッファ回路に関する。
【０００２】
【従来の技術】
従来のマスタ−スライス方式半導体集積装置を図３に示す。２１は内部領域であり、マクロセル２２と、トランジスタを回路構成素子として構成される内部セル（以後「ベ−シックセル」と称す）とが、アレイ２３にアレイ状に該内部領域２１に配置されて構成される。２４は入出力セル領域であり、内部領域２１の周辺部に配置され、外部装置（図示せず）とのインタ−フェイスのための入出力用のバッファが該領域２４に配置されている。そして、所定の電気的特性を実現する為に、入出力セル、ベ−シックセルによる回路構成素子、及びマクロセルの相互間を配線工程のみによって変更することで、入出力領域に形成された外部出力駆動用バッファ回路および各種論理回路を作成、構成していた。即ち、予め定められた位置にトランジスタを形成しておき、このソ−ス、ドレイン、ゲ−トに独立に接続するためのコンタクト孔を配し、アルミニウム等の導電膜の１層または２層構造を利用して相互の接続をとり回路を形成するものであった。
【０００３】
特に、従来の入出力セル領域２４に形成される入出力セル３０を一例として図４に示す。セルは予め配置されており、セルのサイズ及び回路は配線工程により形成されており、３１の静電気保護回路、３２の外部出力駆動用回路、３３の制御回路、３４の入力回路を含んでいた。
【０００４】
ＭＯＳＦＥＴで構成されるＩＣの場合、静電破壊の保護回路が必要である。保護回路は、入力端子においては抵抗とダイオ−ドとで形成され、入出力端子においては、トランジスタの拡散容量を含み構成される。該拡散容量としては一定の容量が必要である。また拡散容量としては、外部出力駆動用回路におけるトランジスタのドレイン領域を用いて構成され、所望の容量値を得るためにそれなりのチャネル幅（通常３００ミクロン程度）が必要であった。この要因によりまた比較的大きなチャネル幅の単位で複数のトランジスタを並列接続することで外部出力駆動用バッファを構成していた。
【０００５】
外部出力駆動用のトランジスタの能力は顧客の要求仕様に合わせて設計する必要があるため、上記３００ミクロンのチャネル幅のトランジスタを全て活性化、オン状態にするのではなく、３００ミクロンの一部のみのトランジスタを活性化し、残りのトランジスタを常時非活性化、オフ状態にしたいわゆるゲ−トコントロ−ルダイオ−ドとしてトランジスタを使用することで静電保護回路を構成していた。
【０００６】
【発明が解決しようとする課題】
近年、出力駆動用バッファとして電源ノイズの低減をするために低出力駆動用バッファの要求仕様が増加しており特に携帯用機器などで要求が強い。しかるに上述した従来の方式では、入出力セルのレイアウトの占有面積を小さくするために外部出力駆動用バッファのチャネル幅をある単位で並列に複数トランジスタを用いて構成されていた。しかし、並列に配置されるトランジスタのそれぞれのチャネル幅を小さくすることにより並列に配置するトランジスタ数が増加する。そして、所定のチャネル幅を確保するため、すなわち所定の拡散容量を確保するため、レイアウト上無駄な領域が生じレイウアトの占有面積が大きくなりチップサイズが大きくなってしまう。そのため、むやみにチャネル幅を小さくすることができなかった。この結果、小外部能力駆動用トランジスタ例えば１ｍＡ以下（電源電圧５Ｖ）の要求仕様が生じた場合であっても、配線工程の配線だけでは出力駆動用バッファを構成できず、そのため電気的特性を実現するためにはマスタ−スライス方式を使用することができないこととなり、その都度、予め作成すべきトランジスタを拡散工程から作り直おさねばならないという欠点があった。
【０００７】
また、外部出力駆動能力は並列に構成されたトランジスタの単位での整数倍となり、最適な駆動能力を配線工程だけで実現できないという問題点を有していた。
【０００８】
そこで、本発明は、小外部能力駆動用バッファをマスタ−スライス方式を用いまた、最適な駆動能力をもった外部駆動用バッファをマスタ−スライス方式で実現でき、その都度要求仕様に合わせて予めトランジスタを作り直す必要がないような半導体集積装置の提供を目的とする。
【０００９】
【課題を解決するための手段】
本発明の半導体集積装置は、回路を構成するトランジスタを含む内部セルが配置される内部領域と、該内部領域の周辺部に外部との入出力をする入出力セル領域とを含む半導体集積装置において、外部に信号を出力する出力駆動用バッファが前記内部領域にある内部セルからなり、前記出力駆動用バッファの出力を入力とし常時活性化されることのない回路素子からなる入出力セルが前記入出力セル領域に配設されてなり、該入出力セルを介して外部に前記信号を出力してなることを特徴とする。
【００１０】
この発明によれば、入出力セル領域ではなく、内部領域に、外部装置に信号出力するための出力駆動用バッファがトランジスタの回路構成素子となる内部セルを用いて配線工程で回路を形成される。そして、出力駆動用バッファが、入出力セル領域にあって回路素子を有しない入出力セルを介して外部装置に供給されるべき外部端子に接続される。従って、この発明によれば、ベ−シックセルを用いて外部出力駆動用バッファを形成することができるため、マスタ−スライス方式でバッファを作成、構成できるという効果を奏する。
【００１１】
また、本発明の半導体集積装置は、さらに、前記出力駆動用バッファを制御する制御回路と該出力駆動用バッファを駆動する駆動回路とが前記内部セル配線により形成されて成り、該出力駆動用バッファを制御する制御回路と該出力駆動用バッファを駆動する駆動回路とが、前記出力駆動用バッファの近傍に配置されて成ることを特徴とする。
【００１２】
この発明によれば、出力駆動用バッファを制御する制御回路及びバッファを駆動するための駆動回路をトランジスタの回路構成素子となる内部セルを用いて配線工程で回路を形成して成り、制御回路及び駆動回路が前記出力駆動用バッファ回路の近傍に配置される。
【００１３】
したがって、この発明によれば、ベ−シックセルを用いて外部出力駆動用バッファ、出力駆動用バッファを制御する制御回路、バッファを駆動するための駆動回路をを形成することができるため、マスタ−スライス方式でバッファ回路を作成、構成できかつ各回路の遅延時間を短くすることができ外部駆動用バッファ回路の設計が容易になるという効果を奏する。
【００１４】
また、本発明の半導体集積装置は、さらに、前記出力駆動用バッファと、前記制御回路と、前記駆動回路とが、前記入出力セルの近傍に配設されてなることを特徴とする。
【００１５】
この発明によれば、出力駆動用バッファと、制御回路と、バッファ駆動回路が、外部装置に接続されるべき入出力セルの近傍に配置される。
【００１６】
したがって、この発明によれば、外部出力駆動用バッファ回路を外部装置に接続されるべき入出力セルの近傍に配置して成り外部出力駆動用バッファ回路と外部への信号供給端子との遅延時間を短くすることができ外部駆動用バッファ回路の設計が容易になるという効果を奏する。
【００１７】
また、この発明によれば、前記内部セルを直列又は並列に接続してなるため、並列及び直列にベ−シックセルの配線組み合わせることにより要求仕様に最適な駆動能力を実現することができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について以下に図面を用いて説明する。
【００１９】
（実施の形態１）
図１は本発明に係わる半導体集積装置の第一の実施の形態を示す図である。
【００２０】
１１は、内部領域２１に敷き詰められたベ−シックセル上にあらかじめ配線工程のみにより構成された外部出力駆動用バッファの一例であり、１個のＰチャネルトランジスタ１４を含むベ−シックセルおよび１個のＮチャネルトランジスタ１５を含むベ−シックセルを含み構成されている。１個当たりのＮチャネルトランジスタ１５のベ−シックセルの電流駆動能力としては、０．１ｍＡ程度を実現でき小さな電流を駆動するバッファ即ち低出力駆動用バッファを容易に実現することができる。またＰチャネル及びＮチャネルトランジスタ１４、１５については、ベ−シックセルによるトランジスタの配線の組み合わせにより上記の０．１ｍＡを変えることができる。即ち、並列にベ−シックセルを配線組み合わせることにより駆動能力を増加することができ、また直列にベ−シックセルを配線組み合わせることにより駆動能力を減少することができる。更に並列及び直列にベ−シックセルの配線組み合わせることにより要求仕様に最適な駆動能力を実現することができる。
【００２１】
１２は予め敷き詰められたベ−シックセル上に配線工程のみにより構成される外部出力駆動用バッファ１１を制御する制御回路の一例であり、外部出力駆動用バッファ１１を駆動するためのバッファ回路１６を含み、駆動と制御を兼ねている。実施の形態１では３値状態を実現できる制御回路である。外部出力駆動用バッファ１１を駆動するためのバッファ回路１６は、外部出力駆動用バッファ１１の信号の立ち上がり、立ち下がりを制御調整する為の回路として用いられる。
【００２２】
１３は入出力セルの一例であり、入出力セル領域２４に配置され、配線工程のみにより構成され、入力及び出力機能を具備した双方向セルである。入出力セル１３には、予め入出力バッファ回路を構成する為の複数の回路素子１７、２０及び外部装置に接続されるべき端子いわゆるパッド端子１８から構成され、外部出力駆動用バッファ１１を構成する出力駆動用トランジスタ１４、１５と、静電気保護ダイオ−ド１７とを含み構成され、配線工程のみを変更することにより所望の機能を実現するマスタ−スライス方式が採られている。入出力セル領域２４には、活性化されることのない回路素子のみが配置され、かかる活性化されることのない回路素子のみにより静電気保護ダイオ−ド１７が形成される。
【００２３】
本実施の形態では、このマスタ−スライス方式としての入出力セルとしては、入力バッファ回路１９はそのまま従来と同様とし、出力バッファ１１とバッファ制御回路１２からなる出力バッファ回路は上記静電気保護ダイオ−ド１７のみが接続され、内部領域２１と上記パッド端子１８にのみ接続された構成となっている。このことにより内部領域２１でベ−シックセルを用いて構成された出力バッファ回路の信号出力をそのまま外部端子に接続された構成にすることができ、ベ−シックセルで構成された出力バッファの駆動電流のまま外部装置を駆動することができる。
【００２４】
また、図２は入出力用セル１３及び内部領域２１に配線される低出力駆動用バッファ回路の配置を示す図である。ベ−シックセルを用いて外部出力駆動用バッファ１１、外部出力駆動用バッファ１１を制御する制御回路１２、外部出力駆動用バッファ１１を駆動するための駆動回路１６を形成しているため、近接してこれらの回路を互いに近傍に配置することができ、各回路の結線を短い信号線で作成、構成することにより、各回路の遅延時間を短くすることができ外部駆動用バッファ回路の設計が容易にすることができる。
【００２５】
更に、内部領域におけるベ−シックセルをもちいて配線工程によって各回路を構成できるため、出力駆動用バッファ１１と、制御回路１２、駆動回路１６が、外部装置に接続されるべき入出力セル１３の近傍に配置することができ、外部出力駆動用バッファ回路の遅延時間の見積が容易となり出力バッファ回路の設計が容易にすることができる。
【００２６】
【発明の効果】
以上述べたように、本発明の半導体集積装置によれば、ベ−シックセルを用いて外部出力駆動用バッファを形成することができるため、マスタ−スライス方式でバッファを作成、構成できるという効果がある。
【００２７】
また、ベ−シックセルを用いて外部出力駆動用バッファ、外部出力駆動用バッファを制御する制御回路、外部出力駆動用バッファを駆動するための駆動回路を近接して配置形成することにより、各回路の接続された信号の遅延時間を短くすることができ外部駆動用バッファ回路の設計が容易になるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施の形態を示す回路構成図。
【図２】本発明の一実施の形態を示す配置図。
【図３】従来の半導体記憶装置の配置図。
【図４】従来の入出力セルの回路図。
【符号の説明】
１１．外部出力駆動用バッファ
１２．出力駆動用バッファを制御する制御回路
１３．入出力セル
１４．Ｐチャネルトランジスタを構成するべ−シックセル
１５．Ｎチャネルトランジスタを構成するべ−シックセル
１６．出力駆動用バッファを駆動するバッファ回路
１７．静電気保護ダイオ−ド
１８．パッド端子
１９．入力バッファ
２０．抵抗
２１．内部領域
２２．予め配置されたマクロセル
２３．予め複数個アレイ状に配置されたベ−シックセル領域
２４．入出力セル領域
２５．内部領域と入出力セル領域との間の領域
３０．従来の入出力セル
３１．静電気保護回路
３２．外部駆動用回路
３３．制御回路
３４．入力回路
【図１】
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【図２】
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【図３】
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【図４】
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