(57)【特許請求の範囲】
【請求項１】
ｎ本の真値導線および１本の相補値導線からなり、ｎ個の入力ブロック（２、３、４）からｎ個の出力ブロック（５、６、７）へ通ずるｎ＋１（ｎ≧２）本の導線を形成するデータバスにおいて、
データバス（１）の始端に位置して最も長い信号伝搬時間を有しかつ１本の真値導線および相補値導線が付設されている入力ブロック（２）の後に、ナンド論理回路（１０）が設けられ、その出力端がそれぞれ各出力ブロック（５、６、７）と接続されることを特徴とするデータバス。
【請求項２】
出力ブロック（５、６、７）がそれぞれ、相補性信号により制御されるトライステートインバータ（１１）を有することを特徴とする請求項１記載のデータバス。
【請求項３】
ナンド論理回路の後に別の遅延要素、特に直列に接続されている２つのインバータが接続されることを特徴とする請求項１または２記載のデータバス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ｎ本の真値導線および１本の相補値導線からなり、ｎ個の入力ブロックからｎ個の出力ブロックへ通ずるｎ＋１（ｎ≧２）本の導線を形成するデータバスに関する。
【０００２】
【従来の技術】
データバスは設計上の理由からしばしば、真値導線と相補値導線から構成されており、その際データビットを伝送するためには入力ブロックと出力ブロックとの間に２本の導線が必要である。それによってデータは出力ブロックの後で、場合によっては別々に以後の処理をすることができる。
【０００３】
またデータビットを伝送するために２本の導線をこのように配置することは、各データビットに対して、いつこのビットがバス上で有効であるか有効でないかを指示することを可能にする。すなわち信頼できるデータ伝送のためには、バス上のそのつどのデータがいつ有効であるか、またいつ有効でないかを知ることが重要である。
【０００４】
この有効性検査を実行するため、たとえば両方の互いに相補性のデータ導線が取り得る状態のうち、利用されない状態が、有効なデータがバス上に存在していないことを指示するために使用され得る。これはたとえば、１つの状態"高"が両方の相補性データ導線にこの利用されない状態を指示するために対応付けられることによって行われる。いま両方の導線の１つが他方の状態"低"をとるならば、そのことから有効なデータビットが存在していることが認識され得る。換言すれば、両方の導線が状態"高"を有するならば、このことは、有効なデータビットがバスのこの導線上に存在していないことを意味する。しかし両方の導線があい異なるレベル、すなわち"高"および"低"の状態を有するならば、そのことから有効なデータビットがこれらの導線を介して伝送されるべきであることが認識され得る。
【０００５】
もちろん、電位を反転すること、すなわちたとえば有効なデータがそれぞれ導線の上に存在していないことを指示するために、もう一方の状態"低"を利用することも可能である。
【０００６】
しかし、ｐチャネルＭＯＳトランジスタは電流収率が小さいので、好ましい仕方では、時間的にクリティカルでない、すなわちリアルタイムで処理される必要のない充電フェーズで充電され、また時間的にクリティカルな、すなわちリアルタイム処理がされるスイッチングフェーズでｐチャネルＭＯＳトランジスタよりも速いｎチャネルＭＯＳトランジスタを介して再び放電される。すなわち、バスのそれぞれの導線上のデータが有効でないことを指示するためには、状態"高"を利用するほうが好ましい。
【０００７】
すなわち要約すると、データビットを伝送するためにデータバスのそれぞれ２本の導線が設けられるべきであることがわかる。両方の導線の等しい状態では、伝送されたデータビットが無効であることが指示され、他方において両方の導線のあい異なる状態では、伝送されたデータビットが有効として評価すべきであることが報知される。
【０００８】
データビットに対してそれぞれ２本の導線を有する２個のブロック間のバスに比較的長い配線を必要とする場合には、多大な面積が必要とされるので、このような措置、すなわちデータバスにそれぞれ２本の導線を設けることは、この理由から目的にかなっていない。しかし、データビットごとにただ１本の導線が利用される場合には、いつそのときのデータビットを有効とみなすべきか、有効とみなすべきでないかについての情報が欠けることになる。
【０００９】
この理由から、これまで、ビットごとにただ１本の導線（真値のみ導線）を利用し、追加的にコントロール信号を発生することも考えられていた。このことは、ｎ個のデータビットを伝送するために２ｎ本の導線の代わりにｎ＋１本の導線しか必要としないという利点を有する。しかし、どのようにしてこのようなコントロール信号を作るかが重要となる。すなわち、この信号が他の補助信号から導出されるならば、コントロール信号の前のデータビットが有効であることが保証されなければならない。このことは遅延要素の使用により達成され得る。しかしこのような措置は必然的にある時間帯を必要とするので、データ伝送が全体として遅くなる。
【００１０】
【発明が解決しようとする課題】
従って、本発明の課題は、冒頭に記載されている種類のデータバスを、わずかな占有面積および簡単な構成において、いつデータビットが有効であるかについての情報を含めて迅速なデータ伝送を可能にするように改良することにある。
【００１１】
【課題を解決するための手段】
この課題は、本発明によれば、冒頭に記載されている種類のデータバスにおいて、データバスの始端に位置して最も長い信号伝搬時間を有しまた１本の真値導線および相補値導線が付設されている入力ブロックの後に、ナンド論理回路が設けられ、その出力端がそれぞれ各出力ブロックと接続されることにより解決される。出力ブロックはその際に、相補性信号により制御されるトライステートインバータを有することができる。
【００１２】
本発明によるデータバスでは、第１の入力ブロックのデータ出力が、先に説明したように、"真値"および"相補値"である。バス自体は真値のみ導線およびコントロール導線、すなわち単一の相補性導線から成っている。このコントロール導線は信号伝搬時間の理由から、受信ブロックにおいてコントロール信号がそれぞれデータビットの後に到着することが保証されるように、バスの始端に位置しているデータビットの相補性の導線である。受信ブロックにおいてはこうして各々の後続のデータビットに追加的に第１の入力ブロックから供給されたコントロール信号がナンド論理回路を介して供給され、そこで評価される。ナンド論理回路に供給されている信号の１つが状態"低"をとり、他方の信号が状態"高"を維持すると、直ちに、このことは、そのときの入力ブロックのデータビットが有効であることを意味する。こうしてバスの始端におけるデータビットのナンド論理回路はただ１個のナンドゲートに要する費用だけで早い時点で完成したコントロール信号を供給する。ナンド論理回路はこうして受信ブロックにおける最初のデータビットにあり、コントロール信号を受信ブロックの他のビットに伝達する。
【００１３】
本発明で重要なことは、他の補助信号を使用せずにいずれにせよ存在している真値／相補値データから直接コントロール信号を発生し、その際に１個のナンド論理回路に要する最小の回路費用しか必要とせず、また信号伝搬時間が、ナンド論理回路がバスの始端における入力ブロックの後に接続されている点でだけ、考慮に入れられていることである。特別な時間帯を設けることによる時間遅延が生じないので、速いデータ伝送が保証されることになる。
【００１４】
【発明の実施の形態】
以下、本発明を図面により一層詳細に説明する。図１には、入力ブロックおよび出力ブロックを有する本発明によるデータバスの概要が示されている。
【００１５】
図１は、入力ブロック２、３、４から出力ブロック５，６，７へ通ずる導線から成るデータバス１を示す。もちろん、３個よりも多い入力ブロックまたは出力ブロックが設けられていてもよい。データバス１の始端に位置しているデータビットＡを有する入力ブロック２の後に、ナンドゲート１０に通ずる２本の相補性の導線８、９が接続されている。両導線８、９が"高"状態にあれば、このことは、有効なデータがこれらの導線の上に存在していないことを意味する。導線８、９の一方が他のレベル、すなわち"低"をとると直ちに、このことは、有効なデータが存在していることを示す。
【００１６】
ナンドゲート１０の出力は個々の出力ブロック５、６、７に、またそこでそれぞれトライステートインバータ１１に導かれている。それにより各出力ブロック６、７においてはデータビット"Ｂ"または"Ｃ"に追加的にデータビット"Ａ"および"ｂＡ"がナンドゲート１０を介して供給され、またこうして出力ブロック６、７で評価され得る。導線８、９の上のデータビット"Ａ"または"ｂＡ"の１つが"低"状態になると直ちに、このことは、データビット"Ｂ"または"Ｃ"が有効とみなされるべきであることを意味する。
【００１７】
重要なことは、完成したコントロール信号、すなわちナンドゲート１０の出力信号が既に早い時点で発生されるように、データビット"Ａ"または"ｂＡ"のナンドゲートが直接に第１の入力ブロックのデータビット"Ａ"の出力端に置かれていることである。このようにして、すべての出力ブロック６、７にコントロール信号を供給することが保証される。
【００１８】
上述のように、本発明によるデータバスでは、１個のナンドゲート１０だけが必要とされ、これはバスの始端に位置しているデータビット"Ａ"に対応付けられており、また他のビットに対するコントロール信号を伝達する働きをする。
【００１９】
ナンドゲート１０の後に、場合によっては、追加的な遅延を導入するため、たとえば２つの直列に接続されているインバータのようなもう１つの別の遅延要素を接続することができる。
【図面の簡単な説明】
【図１】本発明によるデータバスの概要を示す接続図。
【符号の説明】
１  データバス
２〜４  入力ブロック
５〜７  出力ブロック
８、９  導線
１０  ナンドゲート
【図１】
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