(57)【特許請求の範囲】
【請求項１】
半導体基板上に金属膜を形成し、前記半導体基板と前記金属膜とを反応させて前記半導体基板におけるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの拡散層上に化合物膜を形成するＣＭＯＳトランジスタの製造方法において、
相対的に低濃度のＡｓと相対的に高濃度のＳｂとを前記半導体基板に選択的に導入して前記ＮＭＯＳトランジスタのＬＤＤ構造の前記拡散層を形成する工程と、
前記ＰＭＯＳトランジスタのＬＤＤ構造の前記拡散層のうちで相対的に高濃度の拡散層を、ＳｉＯ2膜を介するイオン注入で形成する工程と、
前記ＮＭＯＳトランジスタ及び前記ＰＭＯＳトランジスタの前記拡散層の形成後で且つ前記金属膜の形成前に前記半導体基板の全面にＳｂをイオン注入してこの半導体基板の表面部を非晶質化する工程と
を具備することを特徴とするＣＭＯＳトランジスタの製造方法。
【請求項２】
前記半導体基板としてＳｉ基板を用い、
前記金属膜として、Ｔｉ膜、Ｃｏ膜、Ｎｉ膜、Ｐｔ膜、Ａｕ膜、Ｃｕ膜、Ｚｒ膜、Ｈｆ膜、Ｐｄ膜、Ｗ膜、Ｍｏ膜、Ｔａ膜の何れかを用い、
前記化合物膜として、ＴｉＳｉ2膜、ＣｏＳｉ2膜、ＮｉＳｉ膜、ＮｉＳｉ2膜、Ｎｉ2Ｓｉ膜、ＰｔＳｉ膜、ＰｔＳｉ2膜、ＡｕＳｉ2膜、ＣｕＳｉ2膜、ＨｆＳｉ2膜、ＰｄＳｉ2膜、ＷＳｉ2膜、ＭｏＳｉ2膜、ＴａＳｉ2膜の何れかを形成することを特徴とする請求項１記載のＣＭＯＳトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本願の発明は、半導体基板と金属膜とを反応させて半導体基板におけるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの拡散層上に化合物膜を形成するＣＭＯＳトランジスタの製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の微細化に伴う短チャネル効果等を抑制するために、電界効果トランジスタのソース／ドレイン等になっている拡散層を浅くする必要があるが、拡散層を浅くすると、この拡散層のシート抵抗が増大して、高速、低消費電力の半導体装置を製造することが困難になる。そこで、半導体と金属との低抵抗の化合物膜であるＴｉＳｉ2膜やＣｏＳｉ2膜等を拡散層上に形成する構造が考えられている。
【０００３】
図３は、この様な構造を有するＣＭＯＳトランジスタの製造方法の一従来例を示している。この一従来例では、図３（ａ）に示す様に、Ｓｉ基板１１の表面に素子分離酸化膜としてのＳｉＯ2膜１２とゲート酸化膜としてのＳｉＯ2膜１３とを形成し、Ｗポリサイド層１４でゲート電極を形成する。
【０００４】
その後、Ｗポリサイド層１４及びＳｉＯ2膜１２をマスクにして、ＮＭＯＳトランジスタの形成領域にはＡｓを低濃度でイオン注入し、ＰＭＯＳトランジスタの形成領域にはＢＦ2を低濃度でイオン注入し、ＳｉＯ2膜１５でゲート電極の側壁スペーサを形成する。
【０００５】
そして、Ｗポリサイド層１４及びＳｉＯ2膜１２、１５をマスクにして、ＮＭＯＳトランジスタの形成領域にはＡｓを高濃度でイオン注入し、ＰＭＯＳトランジスタの形成領域にはＢＦ2を高濃度でイオン注入して、ＬＤＤ構造のＮ型の拡散層１６及びＰ型の拡散層１７を夫々形成する。
【０００６】
次に、図３（ｂ）に示す様に、拡散層１６、１７上の自然酸化膜（図示せず）を弗酸で完全に除去してから、Ｔｉ膜１８を全面に形成する。そして、図３（ｃ）に示す様に、熱処理でＳｉ基板１１とＴｉ膜１８とを反応させてＴｉＳｉ2膜１９を選択的に形成し、アンモニア過水等に浸して、ＳｉＯ2膜１２、１５上及びＷポリサイド層１４上に未反応のまま残っているＴｉ膜１８を除去する。
【０００７】
次に、図３（ｄ）に示す様に、層間絶縁膜２１を形成し、層間絶縁膜２１に接続孔２２を形成し、ＴｉＮ／Ｔｉ膜２３及びＷ膜２４で接続孔２２を埋める。そして、Ｔｉ膜２５及びＡｌ−Ｓｉ膜２６で配線を形成し、更に従来公知の工程を実行して、ＮＭＯＳトランジスタ２７及びＰＭＯＳトランジスタ２８を有するＣＭＯＳトランジスタ２９を完成させる。
【０００８】
【発明が解決しようとする課題】
ところが、ＣＭＯＳトランジスタ２９の微細化に伴って拡散層１６、１７の線幅も細くなってきており、Ａｓで形成して且つ線幅の細い拡散層１６上では、図３（ｃ）（ｄ）に示した様にＴｉＳｉ2膜１９が凝集する。しかも、線幅が０．２μｍ程度以下であると、Ｂで形成した拡散層１７上のＴｉＳｉ2膜１９が低抵抗のＣ４９結晶になるのに対して、Ａｓで形成した拡散層１７上のＴｉＳｉ2膜１９は高抵抗のＣ５４結晶になり易い。
【０００９】
また、Ｂで形成した拡散層１７上のＴｉＳｉ2膜１９の結晶粒径に比べて、Ａｓで形成した拡散層１６上のＴｉＳｉ2膜１９の結晶粒径は１／１０程度以下である。これは、Ｔｉ−Ａｓ系の反応と同時にＴｉ−Ｏ−Ａｓ系の反応も生じて、拡散層１６上ではＴｉＳｉ2膜１９の結晶成長が不十分になるためであると考えられる。そして、結晶粒径が小さいＴｉＳｉ2膜１９では抵抗が高いのみならず耐熱性が低く、耐熱性が低いと、その後の熱処理の余裕が小さい。
【００１０】
従って、図３に示した一従来例では、ＴｉＳｉ2膜１９を形成しても拡散層１６のシート抵抗が低減しないという細線効果が生じ易く、また、ＴｉＳｉ2膜１９を形成した後の熱処理の余裕が小さいので、高速、低消費電力及び微細なＣＭＯＳトランジスタ２９を高い歩留りで製造することが困難であった。
【００１１】
しかも、既述の様にＣＭＯＳトランジスタ２９を微細化するためには拡散層１６を浅くする必要があるので、ＴｉＳｉ2膜１９とＳｉ基板１１との短絡を防止するためにＴｉＳｉ2膜１９も薄くする必要がある。このため、ＴｉＳｉ2膜１９が更に凝集し易くて、高速、低消費電力及び微細なＣＭＯＳトランジスタ２９を製造することが更に困難であった。
【００１２】
これに対して、ＴｉＳｉ2膜１９の代わりにＣｏＳｉ2膜を拡散層１６上に形成すると、細線効果が生じにくい。しかし、ＣｏＳｉ2膜の耐熱性もＴｉＳｉ2膜１９と同等程度の７５０〜８００℃程度であまり高くなく、その後の熱処理の余裕が小さくて、高速、低消費電力及び微細な半導体装置を高い歩留りで製造することが困難であった。
【００１３】
また、細線効果を抑制する別の方法として、Ａｓのイオン注入でＳｉ基板１１の表面部を非晶質化しておいた状態でＴｉ膜１８を形成し、その後の高速熱処理でＴｉＳｉ2膜１９を形成する方法があった。しかし、この方法でも、非晶質化のためにイオン注入したＡｓによってもＴｉ−Ｏ−Ａｓ系の反応が生じると考えられて、耐熱性の高いＴｉＳｉ2膜１９を形成することができなかった。
【００１４】
一方、耐熱性の高いＴｉＳｉ2膜１９を形成する方法として、Ｓｉ基板１１上にＴｉ膜１８を形成した状態でＳｉをイオン注入してＳｉ基板１１とＴｉ膜１８との界面においてこれらを混合させ、その後の高速熱処理でＴｉＳｉ2膜１９を形成する方法があった。この方法では、８５０℃程度までＴｉＳｉ2膜１９の耐熱性が向上していた。
【００１５】
しかし、この方法で耐熱性の高いＴｉＳｉ2膜１９を形成するためには、１０15ｃｍ-2台以上のドーズ量でＳｉをイオン注入する必要があり、その結果、Ｓｉ基板１１とＴｉ膜１８との界面に多数の結晶欠陥が形成されて、この結晶欠陥をその後の熱処理で消滅させることができなかった。このため、拡散層１６における接合リーク電流が多くて、特性の優れたＣＭＯＳトランジスタ２９を製造することが困難であった。
【００１６】
【課題を解決するための手段】
本願の発明によるＣＭＯＳトランジスタの製造方法は、半導体基板上に金属膜を形成し、前記半導体基板と前記金属膜とを反応させて前記半導体基板におけるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの拡散層上に化合物膜を形成するＣＭＯＳトランジスタの製造方法において、前記半導体基板にＳｂを選択的に導入して前記ＮＭＯＳトランジスタの前記拡散層を形成する工程と、前記ＮＭＯＳトランジスタ及び前記ＰＭＯＳトランジスタの前記拡散層の形成後で且つ前記金属膜の形成前に前記半導体基板の全面にＳｂをイオン注入してこの半導体基板の表面部を非晶質化する工程とを具備することを特徴としている。
【００１７】
本願の発明によるＣＭＯＳトランジスタの製造方法は、前記半導体基板としてＳｉ基板を用い、前記金属膜として、Ｔｉ膜、Ｃｏ膜、Ｎｉ膜、Ｐｔ膜、Ａｕ膜、Ｃｕ膜、Ｚｒ膜、Ｈｆ膜、Ｐｄ膜、Ｗ膜、Ｍｏ膜、Ｔａ膜の何れかを用い、前記化合物膜として、ＴｉＳｉ2膜、ＣｏＳｉ2膜、ＮｉＳｉ膜、ＮｉＳｉ2膜、Ｎｉ2Ｓｉ膜、ＰｔＳｉ膜、ＰｔＳｉ2膜、ＡｕＳｉ2膜、ＣｕＳｉ2膜、ＨｆＳｉ2膜、ＰｄＳｉ2膜、ＷＳｉ2膜、ＭｏＳｉ2膜、ＴａＳｉ2膜の何れかを形成することができる。
【００１８】
本願の発明によるＣＭＯＳトランジスタの製造方法では、ＳｂでＮＭＯＳトランジスタの拡散層を形成しているので、線幅の細い拡散層上に化合物膜を形成しても、この化合物膜をＣ５４結晶にすることができて、低抵抗の化合物膜を形成することができる。また、ＮＭＯＳトランジスタの拡散層を形成しているＳｂのために化合物膜の結晶成長が不十分になることがなく、この化合物膜の結晶粒径を大きくすることができて、低抵抗でしかもその後の熱処理の余裕が大きい高耐熱性の化合物膜を形成することができる。
【００１９】
しかも、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの拡散層の形成後で且つ金属膜の形成前に半導体基板の全面にＳｂをイオン注入してこの半導体基板の表面部を非晶質化しているので、半導体基板と金属膜との反応が均一に進行して、化合物膜の結晶粒径を更に大きくすることができ、また、非晶質化のためにイオン注入したＳｂによっても化合物膜の結晶成長が不十分にならず、この化合物膜の結晶粒径を大きくすることができて、低抵抗でしかもその後の熱処理の余裕が大きい高耐熱性の化合物膜を形成することができる。
【００２０】
【発明の実施の形態】
以下、本願の発明の第１及び第２実施形態を、図１、２を参照しながら説明する。図１が、化合物膜としてＴｉＳｉ2膜を形成する第１実施形態を示している。この第１実施形態でも、図１（ａ）に示す様に、ＳｉＯ2膜１５でゲート電極の側壁スペーサを形成するまでは、図３に示した一従来例と実質的に同様の工程を実行する。
【００２１】
しかし、この第１実施形態では、その後、Ｏ2ガスを４ｓｌｍの割合で供給し８００℃、１０分の熱酸化を施して、Ｓｉ基板１１の露出部及びＷポリサイド層１４の上面に厚さ１０ｎｍのＳｉＯ2膜３１を形成する。
【００２２】
そして、ＮＭＯＳトランジスタの形成領域を覆うレジスト（図示せず）とＷポリサイド層１４及びＳｉＯ2膜１２、１５とをマスクにして、４０ｋｅＶの加速エネルギー及び３×１０15ｃｍ-2のドーズ量でＢＦ2をイオン注入して、ＰＭＯＳトランジスタの形成領域にＰ型の拡散層１７を形成する。
【００２３】
次に、図１（ｂ）に示す様に、ＳｉＯ2膜３１を弗酸で除去した後、ＰＭＯＳトランジスタの形成領域を覆うレジスト（図示せず）とＷポリサイド層１４及びＳｉＯ2膜１２、１５とをマスクにして、６０ｋｅＶの加速エネルギー及び３×１０15ｃｍ-2のドーズ量でＳｂをイオン注入して、ＮＭＯＳトランジスタの形成領域にＮ型の拡散層１６を形成する。そして、Ｎ2雰囲気中で１０００℃、１０秒の熱処理を施して、拡散層１６、１７中の不純物を活性化させる。
【００２４】
次に、図１（ｃ）に示す様に、緩衝弗酸で自然酸化膜（図示せず）等を除去してから、４０ｋｅＶの加速エネルギー及び１×１０14ｃｍ-2のドーズ量でＳｉ基板１１の全面にＳｂをイオン注入して、Ｓｉ基板１１の表面部に非晶質層３２を形成する。
【００２５】
なお、ＳｂはＡｓよりも原子半径が大きいので、Ａｓの場合よりも少ないドーズ量で非晶質層３２を形成することができる。その後、再び緩衝弗酸で自然酸化膜（図示せず）等を除去してから、電力０．５ｋＷ、温度１５０℃、Ａｒ１００ｓｃｃｍ、圧力０．４７Ｐａのスパッタ法で、厚さ３０ｎｍのＴｉ膜１８をＳｉ基板１１上の全面に形成する。
【００２６】
次に、図１（ｄ）に示す様に、Ｎ2ガスを５ｓｌｍの割合で供給し６５０℃、３０秒の熱処理を施して、Ｓｉ基板１１とＴｉ膜１８とを反応させてＴｉＳｉ2膜１９を選択的に形成する。そして、アンモニア過水に浸して、ＳｉＯ2膜１２、１５上及びＷポリサイド層１４上に未反応のまま残っているＴｉ膜１８を除去した後、再び、Ｎ2ガスを５ｓｌｍの割合で供給し８００℃、３０秒の熱処理を施して、ＴｉＳｉ2膜１９を安定化させる。
【００２７】
次に、ＳｉＨ4／Ｏ2ガス＝０．０３／０．５４ｓｌｍ、温度４００℃、圧力１０．２Ｐａの減圧ＣＶＤ法で厚さ１００ｎｍのＳｉＯ2膜を形成するか、または、ＳｉＨ2Ｃｌ2／ＮＨ3／Ｎ2ガス＝０．０５／０．２／０．２ｓｌｍ、温度７６０℃、圧力７０Ｐａの減圧ＣＶＤ法で厚さ５０ｎｍのＳｉＮ膜を形成する。
【００２８】
そして、Ｏ3＋ＴＥＯＳガス＝５０ｓｃｃｍ、温度７２０℃、圧力４０Ｐａの減圧ＣＶＤ法で厚さ５００ｎｍのＢＰＳＧ膜を形成する。以上のＳｉＯ2膜またはＳｉＮ膜とＢＰＳＧ膜とで、図１（ｅ）に示す様に、層間絶縁膜２１を形成する。
【００２９】
その後、層間絶縁膜２１上でレジスト（図示せず）をパターニングし、このレジストをマスクにして、Ｃ4Ｆ8ガス＝５０ｓｃｃｍ、高周波電力１．２ｋＷ、圧力２Ｐａのドライエッチングを施して、層間絶縁膜２１に接続孔２２を形成する。
【００３０】
その後、接続孔２２のマスクずれに対応するために、レジスト（図示せず）及び層間絶縁膜２１をマスクにして、ＮＭＯＳトランジスタの形成領域の接続孔２２から露出しているＳｉ基板１１に５０ｋｅＶの加速エネルギー及び３×１０15ｃｍ-2のドーズ量でＡｓをイオン注入する。
【００３１】
また、ＰＭＯＳトランジスタの形成領域の接続孔２２から露出しているＳｉ基板１１に５０ｋｅＶの加速エネルギー及び３×１０15ｃｍ-2のドーズ量でＢＦ2をイオン注入する。そして、Ｎ2雰囲気中で８５０℃、３０秒の熱処理を施して、接続孔２２からＳｉ基板１１にイオン注入した不純物を活性化させる。
【００３２】
その後、電力８ｋＷ、温度１５０℃、Ａｒ１００ｓｃｃｍ、圧力０．４７Ｐａのスパッタ法で厚さ１０ｎｍのＴｉ膜を形成し、更に、電力５ｋＷ、Ａｒ／Ｎ2＝４０／２０ｓｃｃｍ、圧力０．４７Ｐａの反応性スパッタ法で厚さ７０ｎｍのＴｉＮ膜を形成して、接続孔２２内を含むＳｉ基板１１上の全面にＴｉＮ／Ｔｉ膜２３を形成する。
【００３３】
その後、Ａｒ／Ｎ2／Ｈ2／ＷＦ6ガス＝２２００／３００／５００／７５ｓｃｃｍ、温度４５０℃、圧力１０６４０ＰａのＣＶＤ法で、厚さ４００ｎｍのＷ膜２４を形成する。そして、ＳＦ6ガス＝５０ｓｃｃｍ、高周波電力１５０Ｗ、圧力１．３３Ｐａのエッチバックを施して、ＴｉＮ／Ｔｉ膜２３及びＷ膜２４で接続孔２２を埋める。
【００３４】
その後、電力４ｋＷ、温度１５０℃、Ａｒ１００ｓｃｃｍ、圧力０．４７Ｐａのスパッタ法で厚さ３０ｎｍのＴｉ膜２５を形成し、更に、電力２２．５ｋＷ、温度１５０℃、Ａｒ５０ｓｃｃｍ、圧力０．４７Ｐａのスパッタ法で厚さ０．５μｍのＡｌ−Ｓｉ膜２６を形成する。
【００３５】
その後、Ａｌ−Ｓｉ膜２６上でレジスト（図示せず）をパターニングし、このレジストをマスクにして、ＢＣｌ3／Ｃｌ2ガス＝６０／９０ｓｃｃｍ、マイクロ波電力１ｋＷ、高周波電力５０Ｗ、圧力０．０１６Ｐａのドライエッチングを施して、Ｔｉ膜２５及びＡｌ−Ｓｉ膜２６で配線を形成する。そして、更に従来公知の工程を実行して、ＮＭＯＳトランジスタ２７及びＰＭＯＳトランジスタ２８を有するＣＭＯＳトランジスタ２９を完成させる。
【００３６】
図２が、化合物膜としてＣｏＳｉ2膜を形成する第２実施形態の途中の工程であって上述の第１実施形態における図１（ｃ）（ｄ）に対応する工程を示している。この第２実施形態でも、Ｓｂのイオン注入でＳｉ基板１１の表面部に非晶質層３２を形成した後、緩衝弗酸で自然酸化膜等を除去するまでは、図１に示した第１実施形態と実質的に同様の工程を実行する。
【００３７】
しかし、この第２実施形態では、その後、図２（ａ）に示す様に、電力１ｋＷ、Ａｒ１００ｓｃｃｍ、圧力０．４７Ｐａのスパッタ法で、厚さ１０ｎｍのＣｏ膜３３をＳｉ基板１１上の全面に形成する。そして、引き続き、電力５ｋＷ、Ａｒ／Ｎ2＝４０／２０ｓｃｃｍ、圧力０．４７Ｐａの反応性スパッタ法で、厚さ２０ｎｍのＴｉＮ膜３４をＣｏ膜３３上の全面に形成する。
【００３８】
なお、電力０．５ｋＷ、Ａｒ／Ｎ2＝４０／２０ｓｃｃｍ、圧力０．４７Ｐａのスパッタ法で、厚さ１０ｎｍのＴｉ膜をＴｉＮ膜３４の代わりに形成してもよい。
【００３９】
次に、図２（ｂ）に示す様に、Ｎ2ガスを５ｓｌｍの割合で供給し５５０℃、３０秒の熱処理を施して、Ｓｉ基板１１とＣｏ膜３３とを反応させてＣｏＳｉ2膜３５を選択的に形成する。そして、硫酸過水に浸して、ＳｉＯ2膜１２、１５上及びＷポリサイド層１４上に未反応のまま残っているＣｏ膜３３を除去した後、再び、Ｎ2ガスを５ｓｌｍの割合で供給し７００℃、３０秒の熱処理を施して、ＣｏＳｉ2膜３５を安定化させる。
【００４０】
そして、層間絶縁膜２１の形成以降について、再び、上述の第１実施形態と実質的に同様の工程を実行して、ＮＭＯＳトランジスタ２７とＰＭＯＳトランジスタ２８とを有するＣＭＯＳトランジスタ２９を完成させる。
【００４１】
この第２実施形態ではＣｏ膜３３上にＴｉＮ膜３４またはＴｉ膜を形成しているが、これらのＴｉＮ膜３４またはＴｉ膜は必ずしも形成しなくてもよい。しかし、これらのＴｉＮ膜３４またはＴｉ膜は、Ｃｏ膜３３の表面の酸化を防止してこのＣｏ膜３３の実質的な厚さが減少するのを防止することができる。
【００４２】
また、Ｓｉ基板１１の表面の自然酸化膜や吸着酸素等を、ＴｉＮ膜３４またはＴｉ膜がＣｏ膜３３を介して吸着して、Ｓｉ基板１１とＣｏ膜３３とを均一に反応させることができて、Ｓｉ基板１１に形成される結晶欠陥を低減させることができる。
【００４３】
なお、以上の第１及び第２実施形態ではＴｉ膜１８やＣｏ膜３３をスパッタ法で形成しているが、これらの膜をＣＶＤ法で形成してもよい。
【００４４】
また、以上の第１及び第２実施形態では、Ｔｉ膜１８またはＣｏ膜３３を用いてＴｉＳｉ2膜１９またはＣｏＳｉ2膜３５を形成しているが、Ｎｉ膜、Ｐｔ膜、Ａｕ膜、Ｃｕ膜、Ｚｒ膜、Ｈｆ膜、Ｐｄ膜、Ｗ膜、Ｍｏ膜、Ｔａ膜等の何れかを用いて、ＮｉＳｉ膜、ＮｉＳｉ2膜、Ｎｉ2Ｓｉ膜、ＰｔＳｉ膜、ＰｔＳｉ2膜、ＡｕＳｉ2膜、ＣｕＳｉ2膜、ＨｆＳｉ2膜、ＰｄＳｉ2膜、ＷＳｉ2膜、ＭｏＳｉ2膜、ＴａＳｉ2膜等の何れかを形成してもよい。
【００４５】
【発明の効果】
本願の発明によるＣＭＯＳトランジスタの製造方法では、線幅の細い拡散層上に化合物膜を形成しても、低抵抗でしかもその後の熱処理の余裕が大きい高耐熱性の化合物膜を形成することができるので、高速、低消費電力及び微細なＣＭＯＳトランジスタを高い歩留りで製造することができる。
【図面の簡単な説明】
【図１】  本願の発明の第１実施形態を順次に示す側断面図である。
【図２】  本願の発明の第２実施形態の途中の工程であって図１（ｃ）（ｄ）に対応する工程を順次に示す側断面図である。
【図３】  本願の発明の一従来例を順次に示す側断面図である。
【符号の説明】
１１  Ｓｉ基板（半導体基板）        １６  拡散層
１８  Ｔｉ膜（金属膜）              １９  ＴｉＳｉ2膜（化合物膜）
３２  非晶質層                      ３３  Ｃｏ膜（金属膜）
３５  ＣｏＳｉ2膜（化合物膜）
【図１】
0003640079.tif 000002
【図２】
0003640079.tif 000003
【図３】
0003640079.tif 000004