(57)【特許請求の範囲】
【請求項１】
基板の上方に形成された第１の絶縁膜と、
前記第１の絶縁膜の上に形成された半導体薄膜層と、
前記半導体薄膜層の上に形成された第２の絶縁膜と、
前記第２の絶縁膜の上に形成された浮遊導体層と、
前記浮遊導体層の上に形成された第３の絶縁膜と、
前記半導体薄膜層に接続された電極と、を有する半導体装置であって、
前記半導体薄膜層は、不純物を含む第１の領域と第３の領域と、前記第１の領域と前記第３の領域とに挟まれた領域であって前記第１の領域又は前記第３の領域の不純物濃度よりも低濃度の不純物を含む第２の領域と、を有し、
前記電極は、前記第１の領域と前記第３の領域とに接続され、
前記浮遊導体層は、前記第２の絶縁膜を介して、少なくとも前記第２の領域の上方に形成され、かつ、前記第１の領域の上方に形成された領域のほうが、前記第３の領域の上方に形成された領域よりも面積が大きくなるように形成されたものであることを特徴とする半導体装置。
【請求項２】
基板の上方に形成された第１の絶縁膜と、
前記第１の絶縁膜の上に形成された浮遊導体層と、
前記浮遊導体層の上に形成された第２の絶縁膜と、
前記第２の絶縁膜の上に形成された半導体薄膜層と、
前記半導体薄膜層の上に形成された第３の絶縁膜と、
前記半導体薄膜層に接続された電極と、を有する半導体装置であって、
前記半導体薄膜層は、不純物を含む第１の領域と第３の領域と、前記第１の領域と前記第３の領域とに挟まれた領域であって前記第１の領域と前記第３の領域との不純物濃度よりも低濃度の不純物を含む第２の領域と、を有し、
前記電極は、前記第１の領域と前記第３の領域とに接続され、
前記浮遊導体層は、前記第２の絶縁膜を介して、少なくとも前記第２の領域の下方に形成され、かつ、前記第１の領域の下方に形成された領域のほうが、前記第３の領域の下方に形成された領域よりも面積が大きくなるように形成されたものであることを特徴とする半導体装置。
【請求項３】
基板の上方に形成された第１の絶縁膜と、
前記第１の絶縁膜の上に形成された半導体薄膜層と、
前記半導体薄膜層の上に形成された第２の絶縁膜と、
前記第２の絶縁膜の上に形成された浮遊導体層と、
前記浮遊導体層の上に形成された第３の絶縁膜と、
前記半導体薄膜層に接続された電極と、を有する半導体装置であって、
前記半導体薄膜層は、第１の領域と第３の領域と、前記第１の領域と前記第３の領域とに挟まれた領域であって前記第１の領域と前記第３の領域との抵抗よりも抵抗が高い第２の領域と、を有し、
前記電極は、前記第１の領域と前記第３の領域とに接続され、
前記浮遊導体層は、前記第２の絶縁膜を介して、少なくとも前記第２の領域の上方に形成され、かつ、前記第１の領域の上方に形成された領域のほうが、前記第３の領域の上方に形成された領域よりも面積が大きくなるように形成されたものであることを特徴とする半導体装置。
【請求項４】
基板の上方に形成された第１の絶縁膜と、
前記第１の絶縁膜の上に形成された浮遊導体層と、
前記浮遊導体層の上に形成された第２の絶縁膜と、
前記第２の絶縁膜の上に形成された半導体薄膜層と、
前記半導体薄膜層の上に形成された第３の絶縁膜と、
前記半導体薄膜層に接続された電極と、を有する半導体装置であって、
前記半導体薄膜層は、第１の領域と第３の領域と、前記第１の領域と前記第３の領域とに挟まれた領域であって前記第１の領域と前記第３の領域との抵抗よりも抵抗が高い第２の領域と、を有し、
前記電極は、前記第１の領域と前記第３の領域とに接続され、
前記浮遊導体層は、前記第２の絶縁膜を介して、少なくとも前記第２の領域の下方に形成され、かつ、前記第１の領域の下方に形成された領域のほうが、前記第３の領域の下方に形成された領域よりも面積が大きくなるように形成されたものであることを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれかに記載の半導体装置において、前記浮遊導体層は、前記第１の領域と前記第３の領域とに所定の大きさの電圧を印加することにより帯電させられるものであることを特徴とする半導体装置。
【請求項６】
（ａ）基板の上方に第１の絶縁膜を形成する工程と、
（ｂ）前記第１の絶縁膜の上に半導体薄膜層を形成する工程と、
（ｃ）前記半導体薄膜層の上方にマスクを形成する工程と、
（ｄ）前記半導体薄膜層に不純物を拡散することにより、前記半導体薄膜層に、不純物を含む第１の領域と第３の領域と、不純物を含まない第２の領域とを形成する工程と、
（ｅ）前記半導体薄膜層を覆うように第２の絶縁膜を形成する工程と、
（ｆ）前記第２の絶縁膜を介して、少なくとも前記第２の領域の上方であって、かつ、前記第１の領域の上方に形成された領域のほうが、前記第３の領域の上方に形成された領域よりも面積が大きくなるように、浮遊導体層を形成する工程と、
（ｇ）前記浮遊導体層を覆うように第３の絶縁膜を形成する工程と、
（ｈ）前記半導体薄膜層に接続される電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、前記（ｄ）工程と前記（ｅ）工程との間に、さらに、
（ｄ−１）前記マスクを除去する工程と、
（ｄ−２）前記半導体薄膜層に、前記（ｄ）工程において拡散した不純物の濃度よりも低濃度の不純物を拡散する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、浮遊ゲートを用いたヒューズ素子を適用した、半導体装置に関する。
【０００２】
【従来の技術】
従来のヒューズ素子の構造は、図２及び図３の様であった。図２は断面図、図３は平面図である。すなわち、図２において半導体基板２０１上に第１絶縁膜２０２が形成されており、その上に燐または硼素または砒素など３族または５族の原子を高濃度にドーピングしたシリコン薄膜２０３が形成されており、その上に第２絶縁膜２０４が形成されており、コンタクトホール２０５を介してアルミニウムなどの配線２０６が形成されていた。このヒューズ素子（前記燐または硼素または砒素など３族または５族の原子を高濃度にドーピングしたシリコン薄膜２０３）を熔断するには、レーザー光線を照射していた。このとき前記シリコン薄膜によるヒューズ素子はこのレーザー光線を吸収し、発熱することにより熔断する。
【０００３】
また図５（ａ）から図５（ｃ）は、従来の製造工程ごとの主要断面図である。
なお、全図において、同一の機能を有するものには、同一の符号を付け、その繰り返しの説明は省略する。以下、図５（ａ）から図５（ｃ）に従い、順に説明していく。
【０００４】
まず図５（ａ）の如く、半導体基板２０１上に、ＣＶＤ法（化学気相成長法）により第１絶縁膜２０２を形成する．ＳｉＯ２膜で５００ｎｍぐらいが適当であろう。そして前記第１絶縁膜２０２上にＣＶＤ法により多結晶シリコン膜２０７を１００ｎｍ程度形成する。通常モノシランガスの熱分解により前記多結晶シリコン膜２０７を堆積させる。
【０００５】
次に図５（ｂ）の如く、前記多結晶シリコン膜２０７に燐または硼素または砒素など３族または５族の原子をイオン打ち込み法を用いて、２×１０１５ａｔｏｍｓ・ｃｍ−２以上注入する。そして前記多結晶シリコン膜２０７をフォト及びエッチング法により、不要な部分を排除する。
【０００６】
次に図５（ｃ）の如く、活性化するために、熱する。ハロゲンランプを用いて、窒素雰囲気中で１０００度６０秒ほど熱する。前記多結晶シリコン膜２０７上にＣＶＤ法（化学気相成長法）に第２絶縁膜２０４を形成する。５００ｎｍぐらいが適当であろう。そして他の素子と接続するために前記第２絶縁膜２０４にコンタクトホール２０５をフォト及びエッチング法により形成する。
【０００７】
最後に図２の如く、他の素子と接続するためにアルミニウムをスパッタ法などにより前記第２絶縁膜２０４上に形成し、フォト及びエッチング法により不要な部分を排除する。
【０００８】
以上の工程を経て、従来の技術の半導体装置を得る。
【０００９】
【発明が解決しようとする課題】
しかし、従来の技術では、レーザー光線による熔断のためレーザー光線発生装置が必要という問題点を有する。またレーザー光線による熔断のためヒューズ素子の下も発熱する。したがってヒューズ素子の下にはたとえばトランジスターなどの素子を作ることができず微細化が困難である。またレーザー光線による熔断のためＩＣの場合、実装後の熔断は不可能という問題点を有する。
【００１０】
そこで本発明は、この様な問題点を解決するもので、その目的とするところは、レーザー光線発生装置が不要で電気的にスイッチング可能で、実装後もスイッチング可能で、素子の下にたとえばトランジスターなどの素子を作ることができ微細化が可能であるというヒューズ素子を提供するところにある。またレーザー光線発生装置が不要で電気的にスイッチング可能で、実装後もスイッチング可能で、素子の下にはたとえばトランジスターなどの素子を作ることができ微細化が可能であるというヒューズ素子の製造方法を提供するところにある。
【００１１】
【課題を解決するための手段】
（１）  本発明の半導体装置は、基板の上方に形成された第１の絶縁膜と、上記第１の絶縁膜の上に形成された半導体薄膜層と、上記半導体薄膜層の上に形成された第２の絶縁膜と、上記第２の絶縁膜の上に形成された浮遊導体層と、上記浮遊導体層の上に形成された第３の絶縁膜と、上記半導体薄膜層に接続された電極と、を有する半導体装置であって、
上記半導体薄膜層は、不純物を含む第１の領域と第３の領域と、上記第１の領域と上記第３の領域とに挟まれた領域であって上記第１の領域又は上記第３の領域の不純物濃度よりも低濃度の不純物を含む第２の領域と、を有し、上記電極は、上記第１の領域と上記第３の領域とに接続され、上記浮遊導体層は、上記第２の絶縁膜を介して、少なくとも上記第２の領域の上方に形成され、かつ、上記第１の領域の上方に形成された領域のほうが、上記第３の領域の上方に形成された領域よりも面積が大きくなるように形成されたものであることを特徴とする。
【００１２】
（２）  本発明の半導体装置は、基板の上方に形成された第１の絶縁膜と、上記第１の絶縁膜の上に形成された浮遊導体層と、上記浮遊導体層の上に形成された第２の絶縁膜と、上記第２の絶縁膜の上に形成された半導体薄膜層と、上記半導体薄膜層の上に形成された第３の絶縁膜と、上記半導体薄膜層に接続された電極と、を有する半導体装置であって、
上記半導体薄膜層は、不純物を含む第１の領域と第３の領域と、上記第１の領域と上記第３の領域とに挟まれた領域であって上記第１の領域と上記第３の領域との不純物濃度よりも低濃度の不純物を含む第２の領域と、を有し、上記電極は、上記第１の領域と上記第３の領域とに接続され、上記浮遊導体層は、上記第２の絶縁膜を介して、少なくとも上記第２の領域の下方に形成され、かつ、上記第１の領域の下方に形成された領域のほうが、上記第３の領域の下方に形成された領域よりも面積が大きくなるように形成されたものであることを特徴とする半導体装置。
【００１３】
（３）  本発明の半導体装置は、基板の上方に形成された第１の絶縁膜と、上記第１の絶縁膜の上に形成された半導体薄膜層と、上記半導体薄膜層の上に形成された第２の絶縁膜と、上記第２の絶縁膜の上に形成された浮遊導体層と、上記浮遊導体層の上に形成された第３の絶縁膜と、上記半導体薄膜層に接続された電極と、を有する半導体装置であって、
上記半導体薄膜層は、第１の領域と第３の領域と、上記第１の領域と上記第３の領域とに挟まれた領域であって上記第１の領域と上記第３の領域との抵抗よりも高抵抗な第２の領域と、を有し、上記電極は、上記第１の領域と上記第３の領域とに接続され、上記浮遊導体層は、上記第２の絶縁膜を介して、少なくとも上記第２の領域の上方に形成され、かつ、上記第１の領域の上方に形成された領域のほうが、上記第３の領域の上方に形成された領域よりも面積が大きくなるように形成されたものであることを特徴とする。
【００１４】
（４）  本発明の半導体装置は、基板の上方に形成された第１の絶縁膜と、
上記第１の絶縁膜の上に形成された浮遊導体層と、上記浮遊導体層の上に形成された第２の絶縁膜と、上記第２の絶縁膜の上に形成された半導体薄膜層と、上記半導体薄膜層の上に形成された第３の絶縁膜と、上記半導体薄膜層に接続された電極と、を有する半導体装置であって、
上記半導体薄膜層は、第１の領域と、第３の領域と、上記第１の領域と上記第３の領域とに挟まれた領域であって上記第１の領域と上記第３の領域との抵抗よりも高抵抗な第２の領域と、を有し、上記電極は、上記第１の領域と上記第３の領域とに接続され、上記浮遊導体層は、上記第２の絶縁膜を介して、少なくとも上記第２の領域の下方に形成され、かつ、上記第１の領域の下方に形成された領域のほうが、上記第３の領域の下方に形成された領域よりも面積が大きくなるように形成されたものであることを特徴とする。
（５）  本発明の半導体装置は、上記（１）乃至（４）に記載の半導体装置において、上記浮遊導体層は、上記第１の領域と上記第３の領域とに所定の大きさの電圧を印加することにより帯電させられるものであることを特徴とする。
【００１５】
（６）  本発明の半導体装置の製造方法は、
（ａ）基板の上方に第１の絶縁膜を形成する工程と、
（ｂ）上記第１の絶縁膜の上に半導体薄膜層を形成する工程と、
（ｃ）上記半導体薄膜層の上方にマスクを形成する工程と、
（ｄ）上記半導体薄膜層に不純物を拡散することにより、上記半導体薄膜層に、不純物を含む第１の領域と第３の領域と、不純物を含まない第２の領域とを形成する工程と、
（ｅ）上記半導体薄膜層を覆うように第２の絶縁膜を形成する工程と、
（ｆ）上記第２の絶縁膜を介して、少なくとも上記第２の領域の上方であって、かつ、上記第１の領域の上方に形成された領域のほうが、上記第３の領域の上方に形成された領域よりも面積が大きくなるように、浮遊導体層を形成する工程と、
（ｇ）上記浮遊導体層を覆うように第３の絶縁膜を形成する工程と、
（ｈ）上記半導体薄膜層に接続される電極を形成する工程と、を有することを特徴とする。
（７）本発明の半導体装置の製造方法は、上記（８）記載の半導体装置の製造方法において、上記（ｄ）工程と上記（ｅ）工程との間に、さらに、
（ｄ−１）上記マスクを除去する工程と、
（ｄ−２）上記半導体薄膜層に、上記（ｄ）工程において拡散した不純物の濃度よりも低濃度の不純物を拡散する工程と、を有することを特徴とする。
【００１６】
【実施例】
図１は、本発明の一実施例における半導体装置の断面図である。１０１は半導体基板、１０２は第１絶縁膜、１０５は燐または硼素または砒素など３族または５族の原子をドーピングした領域、１０６は３族または５族の原子をドーピングしない領域、１０７は第２絶縁膜、１０９は浮遊導体層、１１０は第３絶縁膜、１１１はアルミニウムである。
【００１７】
また図４（ａ）から図４（ｄ）は、その製造工程ごとの主要断面図である。なお、実施例の全図において、同一の機能を有するものには、同一の符号を付け、その繰り返しの説明は省略する。以下、図４（ａ）から図４（ｄ）に従い、順に説明していく。
【００１８】
まず図４（ａ）の如く、半導体基板１０１上に、ＣＶＤ法（化学気相成長法）により第１絶縁膜１０２を形成する．ＳｉＯ２膜で５００ｎｍぐらいが適当であろう。そして前記第１絶縁膜１０２上にＣＶＤ法により第１多結晶シリコン膜１０３を１００ｎｍ程度形成する。通常モノシランガスの熱分解により前記多結晶シリコン１０３を堆積させる。
【００１９】
次に図４（ｂ）の如く、前記第１多結晶シリコン膜１０３に燐または硼素または砒素など３族または５族の原子をドーピングした領域１０５を形成するために、レジストマスク１０４を前記第１多結晶シリコン膜１０３上に形成する。そして低抵抗化するために、たとえば５族叉は３族の元素（たとえば燐や砒素や硼素）をイオン打ち込み法を用いて、２×１０１５ａｔｏｍｓ・ｃｍ−２以上注入する。
そして前記レジストマスク１０４を除去する。前記レジストマスク１０４の下の前記第１多結晶シリコン膜１０３が３族または５族の原子をドーピングしない領域１０６になる。
【００２０】
次に図４（ｃ）の如く、前記第１多結晶シリコン膜１０３をフォト及びエッチング法により、不要な部分を排除する。また最終工程後のヒューズ素子の特性を最適化するために、前記第１多結晶シリコン膜１０３にイオン打ち込み法を用いてたとえば５族叉は３族の元素（たとえば燐や砒素や硼素）を注入してもいい。
こうすることにより３族または５族の原子の濃度の低い領域になる。そしてＣＶＤ法により第２絶縁膜１０７を形成する。この膜はトンネル電流が流れる膜厚である３０ｎｍ以下にする。
【００２１】
次に図４（ｄ）の如く、前記第２絶縁膜１０７上に浮遊導体層を形成するためにＣＶＤ法により第２多結晶シリコン膜１０８を２００ｎｍ程度形成する。通常モノシランガスの熱分解により第２多結晶シリコン膜１０８を堆積させる。そして低抵抗化するために、たとえば５族叉は３族の元素（たとえば燐元素や砒素や硼素）をイオン打ち込み法を用いて、２×１０１５ａｔｏｍｓ・ｃｍ−２以上注入する。そして、活性化するために、熱する。ハロゲンランプを用いて、窒素雰囲気中で１０００度６０秒ほど熱する。
【００２２】
最後に図１の如く、前記第２多結晶シリコン膜１０８をフォト及びエッチング法により、不要な部分を排除し浮遊導体層１０９を形成する。そして、前記浮遊導体層１０９上にＣＶＤ法（化学気相成長法）により第３絶縁膜１１０を形成する。５００ｎｍぐらいが適当であろう。最後に他の素子と接続するために前記第３絶縁膜１１０にコンタクトホールをフォト及びエッチング法により形成し、他の素子と接続するためにアルミニウム１１１をスパッタ法などにより前記第３絶縁膜上１１０に形成し、フォト及びエッチング法により不要な部分を排除する。
【００２３】
以上の工程を経て、本発明の一実施例を得る。
【００２４】
この様に、燐または硼素または砒素など３族または５族の原子をドーピングしたシリコン薄膜からなる配線の一部に、前記３族または５族の原子をドーピングしない領域１０６を作り、その上に前記第２絶縁膜１０７を形成し、その上に前記浮遊導体層１０９を形成することにより、この状態で配線に５ボルト印加すると前記３族または５族の原子をドーピングしない領域１０６の抵抗値が高いため微小な電流しか流れない。またたとえば燐または硼素または砒素など３族または５族の原子をドーピングしたシリコン薄膜からなる配線の片側に１０ボルト以上印加すると、電圧の高い側の配線から電子が前記浮遊導体層に、供給され帯電する。すると、例えば薄膜トランジスタがＯＮ状態になるのと同様に前記３族または５族の原子をドーピングしない領域１０６に反転層が形成され、見かけ上抵抗値がさがる。この後、同様に配線に５ボルト印加すると前記３族または５族の原子をドーピングしない領域１０６の抵抗値が低いため高い電流が流れる。この電流の大きさをヒューズ素子のスイッチングにする。レーザー光線による熔断ではなく電気的にスイッチング可能なので、レーザー光線発生装置も必要としない。またレーザー光線による熔断ではないのでヒューズ素子の下も発熱しない。したがってヒューズ素子の下にたとえばトランジスターなどの素子を作ることが可能となり微細化できる。またレーザー光線による熔断ではないためＩＣの場合、回路によっては実装後のスイッチングも可能である。
【００２５】
また電子を前記第２絶縁膜１０７を通り抜けさせるために前記第２絶縁膜１０７の膜厚は３０ｎｍ以下であることが望ましい。
【００２６】
図１０は、本発明の第２の実施例における半導体装置の断面図である。１０１は半導体基板、１０２は第１絶縁膜、１０５は燐または硼素または砒素など３族または５族の原子をドーピングした領域、１０６は３族または５族の原子をドーピングしない領域、１０７は第２絶縁膜、１０９は浮遊導体層、１１０は第３絶縁膜、１１１はアルミニウムである。
【００２７】
本発明の第２の実施例における半導体装置の製造方法を工程順に説明していく。
【００２８】
まず前述の第１の実施例の図４（ｄ）の工程までは同様の工程で製造していく。
つぎに、図１０の如く、前記第２多結晶シリコン膜１０８をフォト及びエッチング法により、不要な部分を排除し浮遊導体層１０９を形成する。この時、前記燐または硼素または砒素など３族または５族の原子をドーピングした領域１０５に電位を印加した場合、電位の低い側の領域上の前記浮遊導体層１０９の重なり面積が、電位の高い側の領域上の重なり面積よりも広く形成する。そして、前記浮遊導体層１０９上にＣＶＤ法（化学気相成長法）により第３絶縁膜１１０を形成する。５００ｎｍぐらいが適当であろう。最後に他の素子と接続するために前記第３絶縁膜１１０にコンタクトホールをフォト及びエッチング法により形成し、他の素子と接続するためにアルミニウム１１１をスパッタ法などにより前記第３絶縁膜上１１０に形成し、フォト及びエッチング法により不要な部分を排除する。
【００２９】
以上の工程を経て、本発明の第２の実施例を得る。
【００３０】
この様に、前記燐または硼素または砒素など３族または５族の原子をドーピングしたシリコン薄膜からなる配線の一部に、前記３族または５族の原子をドーピングしない領域１０６を作り、その上に前記第２絶縁膜１０７を形成し、その上に前記浮遊導体層１０９を形成しかつ、前記燐または硼素または砒素など３族または５族の原子をドーピングした領域１０５に電位を印加した場合、電位の低い側の領域上の前記浮遊導体層１０９の重なり面積が、電位の高い側の領域上の重なり面積よりも広く形成することにより、たとえば前記燐または硼素または砒素など前記３族または５族の原子をドーピングしたシリコン薄膜からなる配線の片側に１０ボルト以上印加すると、電圧の高い側の配線から電子が前記浮遊導体層１０９に、供給され帯電する。この際電圧の高い側の配線と前記浮遊導体層１０９との容量よりも電圧の低い側の配線と前記浮遊導体層１０９との容量の方が大きいので、前記浮遊導体層１０９と電圧の高い側の配線との電界が大きくなり電子が前記浮遊導体層１０９に、供給されやすくなりより帯電する。すると、前記３族または５族の原子をドーピングしない領域１０６により反転層が形成され、より抵抗値がさがる。したがってスイッチングが明確になる。
【００３１】
また電子を前記第２絶縁膜１０７を通り抜けさせるために前記第２絶縁膜１０７の膜厚は３０ｎｍ以下であることが望ましい。
【００３２】
図６は、本発明の第３の実施例における半導体装置の主要断面図である。８０１は半導体基板、８０２は第１絶縁膜、８０４は浮遊導体層、８０５は第２絶縁膜、８０７は燐または硼素または砒素など３族または５族の原子をドーピングした領域、８０９は３族または５族の原子をドーピングしない領域、８１０は第３絶縁膜、８１１はアルミニウムである。
【００３３】
また図８（ａ）から図８（ｄ）は、その製造工程ごとの主要断面図である。なお、実施例の全図において、同一の機能を有するものには、同一の符号を付け、その繰り返しの説明は省略する。以下、図８（ａ）から図８（ｄ）に従い、順に説明していく。
【００３４】
まず図８（ａ）の如く、半導体基板８０１上に、ＣＶＤ法（化学気相成長法）により第１絶縁膜８０２を形成する．ＳｉＯ２膜で５００ｎｍぐらいが適当であろう。そして浮遊導体層を形成するために前記第１絶縁膜８０２上にＣＶＤ法により第１多結晶シリコン膜８０３を２００ｎｍ程度形成する。通常モノシランガスの熱分解により前記第１多結晶シリコン膜８０３を堆積させる。そして低抵抗化するために、たとえば５族叉は３族の元素（たとえば燐元素や砒素や硼素）をイオン打ち込み法を用いて、２×１０１５ａｔｏｍｓ・ｃｍ−２以上注入する。
【００３５】
次に図８（ｂ）の如く、前記第１多結晶シリコン膜８０３をフォト及びエッチング法により、不要な部分を排除し浮遊導体層８０４を形成する。
【００３６】
次に図８（ｃ）の如く、そしてＣＶＤ法により第２絶縁膜８０５を形成する。
この膜はトンネル電流が流れる膜厚である３０ｎｍ以下にする。そして前記第２絶縁膜８０５上にＣＶＤ法により第２多結晶シリコン膜８０６を１００ｎｍ程度形成する。通常モノシランガスの熱分解により前記第２多結晶シリコン膜８０６を堆積させる。
【００３７】
次に図８（ｄ）の如く、前記第２多結晶シリコン膜８０６に燐または硼素または砒素など３族または５族の原子をドーピングした領域８０７を形成するために、レジストマスク８０８を前記第２多結晶シリコン膜８０６上に形成する。そして低抵抗化するために、たとえば５族叉は３族の元素（たとえば燐や砒素や硼素）をイオン打ち込み法を用いて、２×１０１５ａｔｏｍｓ・ｃｍ−２以上注入する。前記レジストマスク８０８の下の前記第１多結晶シリコン膜８０６が３族または５族の原子をドーピングしない領域８０９になる。
【００３８】
最後に図６の如く、前記レジストマスク８０８を除去する。そして前記第２多結晶シリコン膜８０６をフォト及びエッチング法により、不要な部分を排除する。また最終工程後のヒューズ素子の特性を最適化するために、前記第２多結晶シリコン膜８０６にイオン打ち込み法を用いてたとえば５族叉は３族の元素（たとえば燐や砒素や硼素）を注入してもいい。こうすることにより３族または５族の原子の濃度の低い領域になる。そしてＣＶＤ法により前記第３絶縁膜８１０を形成する。この膜は２００ｎｍぐらいが適当であろう。
【００３９】
そして、活性化するために、熱する。ハロゲンランプを用いて、窒素雰囲気中で１０００度６０秒ほど熱する。前記第２多結晶シリコン膜８０６をフォト及びエッチング法により、不要な部分を排除する。そして、ＣＶＤ法（化学気相成長法）により第３絶縁膜８１０を形成する。５００ｎｍぐらいが適当であろう。最後に他の素子と接続するために前記第３絶縁膜８１０にコンタクトホールをフォト及びエッチング法により形成し、他の素子と接続するためにアルミニウム８１１をスパッタ法などにより前記第３絶縁膜上８１０に形成し、フォト及びエッチング法により不要な部分を排除する。
【００４０】
以上の工程を経て、本発明の第３の実施例を得る。
【００４１】
この様に、前記燐または硼素または砒素など３族または５族の原子をドーピングしたシリコン薄膜からなる配線の一部に、前記３族または５族の原子をドーピングしない領域８０９を作り、その下に前記第２絶縁膜８０５を形成し、その下に前記浮遊導体層８０４を形成することにより、この状態で配線に５ボルト印加すると前記３族または５族の原子をドーピングしない領域８０９の抵抗値が高いため微小な電流しか流れない。またたとえば前記燐または硼素または砒素など３族または５族の原子をドーピングしたシリコン薄膜からなる配線の片側に１０ボルト以上印加すると、電圧の高い側の配線から電子が前記浮遊導体層に、供給され帯電する。すると、例えば薄膜トランジスタがＯＮ状態になるのと同様に前記３族または５族の原子をドーピングしない領域８０９に反転層が形成され、見かけ抵抗値がさがる。この後、同様に配線に５ボルト印加すると前記３族または５族の原子をドーピングしない領域８０９の抵抗値が低いため高い電流が流れる。
この電流の大きさをヒューズ素子のスイッチングにする。レーザー光線による熔断ではなく電気的にスイッチング可能なので、レーザー光線発生装置も必要としない。またレーザー光線による熔断ではないのでヒューズ素子の下も発熱しない。したがってヒューズ素子の下にたとえばトランジスターなどの素子を作ることが可能となり微細化できる。またレーザー光線による熔断ではないためＩＣの場合、回路によっては実装後のスイッチングも可能である。
【００４２】
また電子を前記第２絶縁膜８０５を通り抜けさせるために前記第２絶縁膜８０５の膜厚は３０ｎｍ以下であることが望ましい。
【００４３】
図７は、本発明の第４の実施例における半導体装置の主要断面図である。８０１は半導体基板、８０２は第１絶縁膜、８０４は浮遊導体層、８０５は第２絶縁膜、８０７は燐または硼素または砒素など３族または５族の原子をドーピングした領域、８０９は３族または５族の原子をドーピングしない領域、８１０は第３絶縁膜、８１１はアルミニウムである。
【００４４】
また図９（ａ）から図９（ｄ）は、その製造工程ごとの主要断面図である。なお、実施例の全図において、同一の機能を有するものには、同一の符号を付け、その繰り返しの説明は省略する。以下、図９（ａ）から図９（ｄ）に従い、順に説明していく。
【００４５】
まず図９（ａ）の如く、半導体基板８０１上に、ＣＶＤ法（化学気相成長法）により第１絶縁膜８０２を形成する．ＳｉＯ２膜で５００ｎｍぐらいが適当であろう。そして浮遊導体層を形成するために前記第１絶縁膜８０２上にＣＶＤ法により第１多結晶シリコン膜８０３を２００ｎｍ程度形成する。通常モノシランガスの熱分解により前記第１多結晶シリコン膜８０３を堆積させる。そして低抵抗化するために、たとえば５族叉は３族の元素（たとえば燐元素や砒素や硼素）をイオン打ち込み法を用いて、２×１０１５ａｔｏｍｓ・ｃｍ−２以上注入する。
【００４６】
次に図９（ｂ）の如く、前記第１多結晶シリコン膜８０３をフォト及びエッチング法により、不要な部分を排除し浮遊導体層８０４を形成する。
【００４７】
次に図９（ｃ）の如く、そしてＣＶＤ法により第２絶縁膜８０５を形成する。この膜はトンネル電流が流れる膜厚である３０ｎｍ以下にする。そして前記第２絶縁膜８０５上にＣＶＤ法により第２多結晶シリコン膜８０６を１００ｎｍ程度形成する。通常モノシランガスの熱分解により前記第２多結晶シリコン膜８０６を堆積させる。
【００４８】
次に図９（ｄ）の如く、前記第２多結晶シリコン膜８０６に燐または硼素または砒素など３族または５族の原子をドーピングした領域８０７を形成するために、レジストマスク８０８を前記第２多結晶シリコン膜８０６上に形成する。そして低抵抗化するために、たとえば５族叉は３族の元素（たとえば燐や砒素や硼素）をイオン打ち込み法を用いて、２×１０１５ａｔｏｍｓ・ｃｍ−２以上注入する。
この時、前記燐または硼素または砒素など３族または５族の原子をドーピングした領域８０７に電位を印加した場合、電位の低い側の領域上の前記浮遊導体層８０４の重なり面積が、電位の高い側の領域上の重なり面積よりも広く形成する。
前記レジストマスク８０８の下の前記第１多結晶シリコン膜８０６が３族または５族の原子をドーピングしない領域８０９になる。
【００４９】
最後に図７の如く、前記レジストマスク８０８を除去する。そして前記第２多結晶シリコン膜８０６をフォト及びエッチング法により、不要な部分を排除する。また最終工程後のヒューズ素子の特性を最適化するために、前記第２多結晶シリコン膜８０６にイオン打ち込み法を用いてたとえば５族叉は３族の元素（たとえば燐や砒素や硼素）を注入してもいい。こうすることにより３族または５族の原子の濃度の低い領域になる。そしてＣＶＤ法により前記第３絶縁膜８１０を形成する。この膜は２００ｎｍぐらいが適当であろう。
【００５０】
そして、活性化するために、熱する。ハロゲンランプを用いて、窒素雰囲気中で１０００度６０秒ほど熱する。前記第２多結晶シリコン膜８０６をフォト及びエッチング法により、不要な部分を排除する。そして、ＣＶＤ法（化学気相成長法）により第３絶縁膜８１０を形成する。５００ｎｍぐらいが適当であろう。最後に他の素子と接続するために前記第３絶縁膜８１０にコンタクトホールをフォト及びエッチング法により形成し、他の素子と接続するためにアルミニウム８１１をスパッタ法などにより前記第３絶縁膜上８１０に形成し、フォト及びエッチング法により不要な部分を排除する。
【００５１】
以上の工程を経て、本発明の第３の実施例を得る。
【００５２】
この様に、前記燐または硼素または砒素など３族または５族の原子をドーピングしたシリコン薄膜からなる配線の一部に、前記３族または５族の原子をドーピングしない領域８０９を作り、その下に前記第２絶縁膜８０５を形成し、その下に前記浮遊導体層８０４を形成しかつ、前記燐または硼素または砒素など３族または５族の原子をドーピングした領域８０７に電位を印加した場合、電位の低い側の領域上の前記浮遊導体層８０４の重なり面積が、電位の高い側の領域上の重なり面積よりも広く形成することにより、たとえば前記燐または硼素または砒素など３族または５族の原子をドーピングしたシリコン薄膜からなる配線の片側に１０ボルト以上印加すると、電圧の高い側の配線から電子が前記浮遊導体層に、供給され帯電する。この際電圧の高い側の配線と前記浮遊導体層８０４との容量よりも電圧の低い側の配線と前記浮遊導体層８０４との容量の方が大きいので、前記浮遊導体層８０４と電圧の高い側の配線との電界が大きくなり電子が前記浮遊導体層８０４に、供給されやすくなりより帯電する。すると、前記３族または５族の原子をドーピングしない領域１０６により反転層が形成され、より抵抗値がさがる。したがってスイッチングが明確になる。
【００５３】
図１１は、本発明の第５の実施例における半導体装置の主要断面図である。４０１は半導体基板、４０２は第１絶縁膜、４０３は第２絶縁膜、４０４は第１浮遊導体層、４０５は第３絶縁膜、４０６は燐または硼素または砒素など３族または５族の原子をドーピングした領域、４０７は３族または５族の原子をドーピングしない領域、４０８は第４絶縁膜、４０９は第２浮遊導体層、４１０はアルミニウムである。
【００５４】
また製造方法は、前述の本発明の第１または第２の実施例における半導体装置の製造方法と、前述の本発明の第３または第４の実施例における半導体装置の製造方法との組合せにより製造する事ができる。
【００５５】
この様に、前記燐または硼素または砒素など３族または５族の原子をドーピングしたシリコン薄膜からなる配線の一部に、前記３族または５族の原子をドーピングしない領域４０７を作り、その下に前記第２絶縁膜４０３を形成し、その下に前記第１浮遊導体層４０４を形成し、かつその上に前記第３絶縁膜４０５を形成し、その上に前記第２浮遊導体層４０９を形成することにより、上下の浮遊導体層を帯電することができ、より強い反転層が形成され、見かけ抵抗値もよりがさがることができる。
【００５６】
以上本発明者によってなされた発明を、前記実施例に基づき、具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において、変形し得ることは勿論である。
【００５７】
たとえば、前記の全ての実施例では浮遊導体層は、５族叉は３族の元素（たとえば燐元素や砒素や硼素）をイオン打ち込み法を用いて、２×１０１５ａｔｏｍｓ・ｃｍ−２以上注入した多結晶シリコン膜により形成されているが金属やシリコンと金属の化合物でも同様の効果を有する。
【００５８】
【発明の効果】
以上述べた様に、本発明によれば、燐または硼素または砒素など３族または５族の原子をドーピングしたシリコン薄膜からなる配線の一部に、３族または５族の原子をドーピングしない領域を作り、その上に絶縁膜を形成し、その上に浮遊導体層を形成する、またはその下に絶縁膜を形成し、その下に浮遊導体層を形成することにより、以下に示す効果がえられる。
【００５９】
１、配線に５ボルト印加すると３族または５族の原子をドーピングしない領域の抵抗値が高いため微小な電流しか流れない。またたとえば燐または硼素または砒素など３族または５族の原子をドーピングしたシリコン薄膜からなる配線の片側に１０ボルト以上印加すると、電圧の高い側の配線から電子が浮遊導体層に、供給され帯電する。すると、３族または５族の原子をドーピングしない領域に反転層が形成され、見かけ上抵抗値がさがる。この後、同様に配線に５ボルト印加すると３族または５族の原子をドーピングしない領域の抵抗値が低いため高い電流が流れる。この電流の大きさをヒューズ素子のスイッチングにすることが可能となる。
【００６０】
２、このヒューズ素子は、レーザー光線による熔断ではなく電気的にスイッチングするので、レーザー光線発生装置も必要としない。
【００６１】
３、このヒューズ素子は、レーザー光線による熔断ではないのでヒューズ素子の下も発熱しない。したがってヒューズ素子の下にたとえばトランジスターなどの素子を作ることが可能となり微細化できる。
【００６２】
４、このヒューズ素子は、レーザー光線による熔断ではないためＩＣの場合、回路によっては実装後のスイッチングも可能である。
【００６３】
また、燐または硼素または砒素など３族または５族の原子をドーピングした領域に電位を印加した場合、電位の低い側の領域上の浮遊導体層の重なり面積が、電位の高い側の領域上の重なり面積よりも広く形成することにより以下に示すより一層の効果がえられる。
【００６４】
１、配線に１０ボルト以上印加すると、電圧の高い側の配線から電子が浮遊導体層に、供給され帯電する。この際電圧の高い側の配線と浮遊導体層との容量よりも電圧の低い側の配線と浮遊導体層との容量の方が大きいので、浮遊導体層と電圧の高い側の配線との電界が大きくなり電子が浮遊導体層に、供給されやすくなりより帯電する。すると２、３族または５族の原子をドーピングしない領域により反転層が形成され、より抵抗値がさがる。したがってスイッチングが明確になる。
【図面の簡単な説明】
【図１】本発明の半導体装置の第１の実施例を示す主要断面図である。
【図２】従来の半導体装置を示す主要断面図である。
【図３】従来の半導体装置を示す主要平面図である。
【図４】（ａ）から（ｄ）は、本発明の半導体装置の製造方法の第１の実施例を工程順に説明するための主要断面図である。
【図５】（ａ）から（ｃ）は、従来の半導体装置の製造方法の一例を工程順に説明するための主要断面図である。
【図６】本発明の半導体装置の第３の実施例を示す主要断面図である。
【図７】本発明の半導体装置の第４の実施例を示す主要断面図である。
【図８】（ａ）から（ｄ）は、本発明の半導体装置の製造方法の第３の実施例を工程順に説明するための主要断面図である。
【図９】（ａ）から（ｄ）は、本発明の半導体装置の製造方法の第４の実施例を工程順に説明するための主要断面図である。
【図１０】本発明の半導体装置の第２の実施例を示す主要断面図である。
【図１１】本発明の半導体装置の第５の実施例を示す主要断面図である。
【符号の説明】
１０１  半導体基板
１０２  第１絶縁膜
１０３  第１多結晶シリコン膜
１０４  レジストマスク
１０５  燐または硼素または砒素など３族または５族の原子をドーピングした領域
１０６  ３族または５族の原子をドーピングしない領域
１０７  第２絶縁膜
１０８  第２多結晶シリコン膜
１０９  浮遊導体層
１１０  第３絶縁膜
１１１  アルミニウム
２０１  半導体基板
２０２  第１絶縁膜
２０３  燐または硼素または砒素など３族または５族の原子を高濃度にドーピングしたシリコン薄膜
２０４  第２絶縁膜
２０５  コンタクトホール
２０６  配線
２０７  多結晶シリコン膜
４０１  半導体基板
４０２  第１絶縁膜
４０３  第２絶縁膜
４０４  第１浮遊導体層
４０５  第２絶縁膜
４０６  燐または硼素または砒素など３族または５族の原子をドーピングした領域
４０７  ３族または５族の原子をドーピングしない領域
４０８  第４絶縁膜
４０９  第２浮遊導体層
４１０  アルミニウム
８０１  半導体基板
８０２  第１絶縁膜
８０３  第１多結晶シリコン膜
８０４  浮遊導体層
８０５  第２絶縁膜
８０６  第２多結晶シリコン膜
８０７  燐または硼素または砒素など３族または５族の原子をドーピングした領域
８０８  レジストマスク
８０９  ３族または５族の原子をドーピングしない領域
８１０  第３絶縁膜
８１１  アルミニウム
【図１】
0003633492.tif 000002
【図２】
0003633492.tif 000003
【図３】
0003633492.tif 000004
【図４】
0003633492.tif 000005
【図５】
0003633492.tif 000006
【図６】
0003633492.tif 000007
【図７】
0003633492.tif 000008
【図８】
0003633492.tif 000009
【図９】
0003633492.tif 000010
【図１０】
0003633492.tif 000011
【図１１】
0003633492.tif 000012