(57)【特許請求の範囲】
【請求項１】
半導体基板内部に形成された溝部と、
前記溝部の下部の側壁に配置された容量部であって、前記溝部の下部の位置に接して前記半導体基板内部に形成された第１の導電性層と、前記溝部の内部に埋め込まれた第２の導電性層と、前記第１および第２の導電性層に挟まれた絶縁膜とで構成された容量部と、
前記半導体基板の主面に前記第２の導電性層の上部の高さ方向の一部を取り囲むように配置された第３の導電性層であって、前記第２の導電性層の上部の高さ方向の一部のすべての側面と接続された第３の導電性層
とからなるフューズ素子を有することを特徴とする半導体記憶装置。
【請求項２】
前記第３の導電性層の上部に絶縁層および配線層が配置され、前記第３の導電性層と前記配線層が前記絶縁層内部に形成された少なくとも一つの接続孔を介して接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記フューズ素子は、前記第１の導電性層と前記第３の導電性層の間に高電圧を印加し、前記容量部の前記絶縁膜を破壊することにより情報が記録されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記フューズ素子には制御回路が接続され、前記制御回路は前記フューズ素子に記録された情報に基づいて前記半導体記憶装置の内部回路の置き換えを行うことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記フューズ素子には所定のテスト結果に応じた不良内部回路の位置情報が記録され、前記制御回路は前記不良内部回路に換えて予め用意された同機能の内部回路を動作させることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記フューズ素子にはメモリセルアレイ内の不良メモリセルを含む行・列番地が記録され、前記制御回路は前記不良メモリセルを含む列・行番地が選択された時には、前記不良メモリセルを予め用意された追加のメモリセルアレイ内のメモリセルに置き換えることを特徴とする請求項５に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置の構造に係り、特に、冗長回路の置き換え情報を記録するフューズ素子の構造に関する。
【０００２】
【従来の技術】
ダイナミックＲＡＭ等のＬＳＩメモリは、マトリックスの行（ロー）および列（カラム）の交点にＭＯＳトランジスタ等から構成されるメモリセルを平面的に規則正しく並べた構成となっている。各メモリセルは、行方向の信号線（ワード線）と列方向の信号線（ビット線）の両方を選択することによって選ぶことができる。
【０００３】
ＬＳＩメモリの製造工程は、極度の清浄環境において行われるが、それでもミクロン単位の塵等に起因する不良メモリセル、不良ワード線、不良ビット線等（以下、単に「不良メモリセル」と呼ぶ）が発生してしまう。このため、多くのＬＳＩメモリは、歩留りを向上させるために、冗長回路（リダンダンシー回路）を設けている。冗長回路は追加のメモリセル（以下、「冗長メモリセル」と呼ぶ）で構成された追加のメモリセルアレイ（以下、「冗長メモリセルアレイ」と呼ぶ）を有しており、この冗長メモリセルを用いてメモリセルアレイ内に発生した不良メモリセルの置き換えを行うものである。ウェーハプローブテストの段階で不良メモリセルが発見されると、そのセルを冗長回路によって冗長メモリセルアレイ内の冗長メモリセルに置き換え、不良セルの発生したチップを良品とすることが可能である。この置き換えのための情報はレーザフューズの切断によってプログラムされる。レーザフューズにはたとえば不良メモリセルを含む行・列番地といった情報が書き込まれることになる。
【０００４】
【発明が解決しようとする課題】
通常、ウェーハプローブテストに合格したチップは組立工程でパッケージ封止され、その後出荷前の検査を受けることになる。ところが、組立工程において新たに不良メモリセルが発生してしまう場合がある。上述したように、不良メモリセルの置き換えはレーザフューズを切断することによって可能とされるが、チップがすでにパッケージ内に封止された組立工程後ではレーザフューズの切断は不可能である。このため、出荷前の検査において不良が検出されてもそのチップを救済し、良品とすることができず、最終的な製品歩留りは低下することになる。また、その不良チップのパッケージ等も結局は無駄となるため、組立工程のコスト削減を妨げる要因となり得るものである。
【０００５】
本発明は、このような課題を解決し、電気的に不良メモリセルの置き換えを行うことができるフューズ素子の構造を有する半導体記憶装置を提供することを目的とする。
【０００６】
本発明の他の目的は、不良メモリセルの置き換えを精度良く制御することができるフューズ素子の構造を有する半導体記憶装置を提供することにある。
【０００７】
本発明のさらに他の目的は、上記フューズ素子の構造を用いて、パッケージ実装後に電気的に不良メモリセルを置き換え、それにより製造コストを低減することができる半導体記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記課題を解決するため、本発明は、半導体基板内部に形成された溝部と、溝部の下部の側壁に配置された容量部であって、溝部の下部の位置に接して半導体基板内部に形成された第１の導電性層と、溝部の内部に埋め込まれた第２の導電性層と、第１および第２の導電性層に挟まれた絶縁膜とで構成された容量部と、半導体基板の主面に第２の導電性層の上部の高さ方向の一部を取り囲むように配置された第３の導電性層であって、第２の導電性層の上部の高さ方向の一部のすべての側面と接続された第３の導電性層とからなるフューズ素子を有する半導体記憶装置であることを特徴とする。
【０００９】
ここで、「溝部」とは半導体基板内部に掘った溝のことであり、たとえば周知技術であるドライエッチングによって半導体基板内部に形成される。トレンチ構造のメモリセルを有するダイナミックＲＡＭであれば、フューズ素子の「溝部」をメモリセルの溝形成時に同時に形成すればよい。
【００１０】
「容量部」は情報を記録する場所である。通常、「容量部」を構成する第１の導電性層と第２の導電性層との間には絶縁膜の存在によって電流は流れない。しかし、第１の導電性層と第２の導電性層と間に高電圧を印加して絶縁膜を破壊することで、その破壊後は２つの導電性層間を電流が流れることになる。すなわち、絶縁膜の破壊前は第１の導電性層と第２の導電性層間の抵抗値は十分高く、破壊後に十分低くなる。この抵抗値の差によってフューズ素子は情報を記録する。トレンチ構造のメモリセルを有するダイナミックＲＡＭであれば、「容量部」はメモリセルのデータを保持する蓄積容量をそのまま利用することが可能である。
【００１１】
「第１の導電性層」、「第２の導電性層」および「第３の導電性層」は様々な構成によって実現されるが、たとえば「第１の導電性層」は半導体基板内部に形成され、ｎ型またはｐ型不純物が導入された埋め込み拡散層で構成すればよい。埋め込み拡散層は周知のイオン注入技術および拡散技術によって容易に実現できる。また、「第２の導電性層」はｎ型またはｐ型不純物が導入された多結晶シリコン層で形成すればよい。また、多結晶シリコン層は半導体製造工程によっては多層構造を有するものであっても構わない。「第３の導電性層」は半導体基板表面近傍に形成されたｎ型またはｐ型拡散層であり、「第２の導電性層」とフューズ素子外部とを電気的に接続するものである。
【００１２】
本発明の特徴によれば、第２の導電性層と第３の導電性層とを前記第２の導電性層の上部の一部のすべての側面で電気的に接続されるようにしたので、第２導電性層と第３の導電性層との間の抵抗値は非常に小さいものとなる。このため、容量部破壊後によってフューズ素子を低抵抗化した際、第２導電性層と第３の導電性層との間の抵抗値がフューズ素子全体の低抵抗化の妨げとなることはない。したがって、フューズ素子の抵抗値の変化幅を十分大きくすることができる。また、第３の導電性層を第２の導電性を取り囲むように配置したので、第２の導電性層と第３の導電性層の重ね合わせのマージンは広く、半導体製造工程の容易化が図られる。さらに、トレンチ構造のメモリセルを有する半導体記憶装置に適用すれば、メモリセルアレイの構造を利用してフューズ素子を実現することができるので、半導体製造工程を短縮化し、半導体記憶装置のコスト削減を図ることができる。
【００１３】
本発明の特徴において、第３の導電性層は、第３の導電性層の上部の絶縁層内部に形成された接続孔を介して絶縁層の上部の配線層に接続される。第３の導電性層にはこの配線層を通して所定の電圧が印加される。接続孔は少なくとも１つ設ければよいが、配線層と第３の導電性層とのコンタクト抵抗低減のためには２つ以上あってももちろん構わない。
【００１４】
本発明の半導体記憶装置には、フューズ素子に接続され、フューズ素子に記録された情報に基づいて半導体記憶装置の内部回路の置き換えを行う制御回路が設けられる。そして、フューズ素子には所定のテスト結果に応じた不良内部回路の位置情報が記録され、制御回路はその不良内部回路に換えて予め用意された同機能の内部回路を動作させることで半導体記憶装置を良品とするものである。ここで、たとえば「不良内部回路」はメモリセルアレイ内の不良メモリセルであり、「不良内部回路の位置情報」は「不良メモリセルを含む行・列番地」であり、「制御回路」は冗長回路であり、「同機能の内部回路」とは冗長メモリセルアレイ内のメモリセルである。
【００１５】
【発明の実施の形態】
以下図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率の異なる部分が含まれていることはもちろんである。
【００１６】
まず最初に、本発明に係る半導体記憶装置のメモリマトリクスについて説明し、次に、本発明に係る半導体記憶装置のフューズ素子の構造について４つの実施の形態で説明する。
【００１７】
（半導体記憶装置のメモリセルアレイ）
図１は、本発明に係る半導体記憶装置のメモリセルアレイの一部を示す等価回路図、図２は、メモリセル１０および１２を含んだメモリセルアレイの一部を示す平面図、図３は、図２の線Ａ−Ａ’についての断面図である。図１に示すように、本発明に係る半導体記憶装置のメモリセル１０および１２は、ｎ型ＭＯＳトランジスタから成るスイッチング用のメモリセルトランジスタ１４（１４ａ，１４ｂ）と、電荷を保持する容量１６（１６ａ，１６ｂ）とで構成された、１トランジスタ１キャパシタ構造を有している。メモリセル１０および１２においては、ワード線Ｗを高電位にしてメモリセルトランジスタ１４を導通状態とし、ビット線Ｂで容量１６の電荷を検出して読み出し動作を行い、一方、ビット線Ｂで容量１６を充電して書き込み動作を行う。
【００１８】
図２の平面図に示すように、ビット線は層間絶縁膜の中に設けられるコンタクトホール１８を介してｎ-型拡散領域２０に接続されている。ｎ-型拡散領域２０はメモリセル１０および１２のメモリセルトランジスタ１４（１４ａ，１４ｂ）のソース・ドレイン領域を構成し、さらにｎ-型拡散領域２０の上部にはｎ-型拡散領域２０と直交するようにワード線Ｗであるポリシリコンゲート電極２２（２２ａ，２２ｂ）が配置されている。また、基板の垂直方向にトレンチ（溝）２４（２４ａ，２４ｂ）が形成されており、トレンチ２４（２４ａ，２４ｂ）の側壁を利用して容量１６（１６ａ，１６ｂ）が作られている。ｎ- 型拡散領域２０はトレンチ２４（２４ａ，２４ｂ）内の容量１６（１６ａ，１６ｂ）と電気的に接続されている。
【００１９】
図３の断面図に示すように、メモリセル１０のメモリセルトランジスタ１４ａは、ゲートとなるポリシリコンゲート電極２２ａと、ソース領域となるｎ- 型拡散領域２０ａと、ドレイン領域となるｎ- 型拡散領域２０ｂとを有している。同様に、メモリセル１２のメモリセルトランジスタ１４ｂは、ゲートとなるポリシリコンゲート電極２２ｂと、ソース領域となるｎ- 型拡散領域２０ｃと、メモリセルトランジスタ１４ａと共用のドレイン領域となるｎ- 型拡散領域２０ｂとを有している。メモリセルトランジスタ１４（１４ａ，１４ｂ）はｐ型又はｎ型半導体基板２６に形成されたｐ型ウェル２８の主面上に形成されている。そして、ｐ型ウェル２８直下には、ｐ型ウェル２８に接触するようにしてｎ型埋め込み拡散層３０が形成されている。
【００２０】
一方、トレンチ２４（２４ａ，２４ｂ）は半導体基板２６の垂直方向に形成される。トレンチ２４（２４ａ，２４ｂ）内には下から順に第１のポリシリコン層３２、第２のポリシリコン層３４および第３のポリシリコン層３６が埋め込まれている。トレンチ２４（２４ａ，２４ｂ）の側壁には、その下方に窒化膜（ＳｉＮ）３８、上方に酸化膜４０が形成されている。窒化膜３８はメモリセル１０および１２の容量１６（１６ａ，１６ｂ）の容量絶縁膜であり、窒化膜３８と、第１の電極である第１のポリシリコン層３２と、第２の電極であるｎ型埋め込む拡散層３０とで容量１６（１６ａ，１６ｂ）を構成している。容量１６（１６ａ，１６ｂ）の第１の電極である第１のポリシリコン層３２は、第２のポリシリコン層３４と第３のポリシリコン層３６を介してメモリセルトランジスタ１４（１４ａ，１４ｂ）のソース領域であるｎ- 型拡散領域２０ａ，２０ｃに接続されている。一方、酸化膜４０は、第２のポリシリコン層３４とｐ型ウェル２８、第３のポリシリコン層３６とｐ型ウェル２８を電気的に絶縁するものである。酸化膜４０は、容量１６（１６ａ，１６ｂ）から読み出された電荷が、第２のポリシリコン層３４および第３のポリシリコン層３６からｎ型埋め込む拡散層３０およびｐ型ウェル２８に漏れ出すことを防止する。
【００２１】
ポリシリコンゲート電極２２（２２ａ，２２ｂ）の上部には、ＳｉＯ2 膜、ＰＳＧ膜、ＢＰＳＧ膜等からなる層間絶縁膜４２が形成されている。そして、層間絶縁膜４２の上部にビット線Ｂである配線４４が形成されており、層間絶縁膜４２の中に設けられたコンタクトホール１８を介して配線４４と共用のドレイン領域であるｎ- 型拡散領域２０ｂとが接続されている。ビット線Ｂである配線４４は、メモリセルトランジスタ１４ａを介して容量１６ａに接続され、メモリセルトランジスタ１４ｂを介して容量１６ｂに接続される。すなわち、ワード線Ｗであるポリシリコンゲート電極２２ａが高電位のときにメモリセル１０のデータがビット線Ｂに読み出され、ポリシリコンゲート電極２２ｂが高電位のときにメモリセル１２のデータがビット線Ｂに読み出されることになる。
【００２２】
このようなメモリセルアレイを有する半導体記憶装置に対して、電気的に不良のメモリセルの置き換えを可能とするフューズ素子の構造を検討した。そして、メモリセルアレイの構造を利用すれば、新たなプロセス工程を追加することなく、フューズ素子を形成することができると考えた。図４は、本発明の前段階として検討した、メモリセルアレイの構造を利用したフューズ素子の平面図、図５は、図４の線Ｂ−Ｂ’についての断面図である。図４に示すように、このフューズ素子４６は、図２に示したメモリセルアレイ構造からポリシリコンゲート電極２２（２２ａ，２２ｂ）を除いた構造となっている。このフューズ素子では、容量１６（１６ａ，１６ｂ）に高電界を印加し、容量絶縁膜である窒化膜３８を破壊することで置き換えのための情報をプログラムする。電界の印加条件としては、たとえばｎ型埋め込み拡散層３０を７．５Ｖ、ｐ型ウェル２８を−０．５Ｖ、ｎ- 型拡散領域２０を０Ｖとすればよい。このような電圧が印加されることによって、窒化膜３８は破壊され、その結果ｎ- 型拡散領域２０−ｎ型埋め込み拡散層３０間は導通状態となる。これにより、ｎ- 型拡散領域２０−ｎ型埋め込み拡散層３０間の抵抗値は大幅に下がり、その抵抗値の低下によって置き換え情報がプログラムされる。
【００２３】
しかしながら、メモリセルアレイ構造をそのまま利用した図４および図５のフューズ素子の構造では、以下に述べるように、窒化膜３８破壊後の抵抗値が十分低減されない場合があるという不具合があることを本発明者は見出した。すなわち、図４および図５に示すように、ｎ- 型拡散領域２０とトレンチ内の第３のポリシリコン層３６とは図中Ｃで示す１つの接触面のみで電気的に接続しているため、ｎ- 型拡散領域２０の仕上がり寸法等によっては、ｎ- 型拡散領域２０−第３のポリシリコン層３６間の抵抗値が非常に大きなものとなってしまう場合がある。この場合、フューズ素子４６全体の抵抗値としては窒化膜３８破壊後であっても十分期待された低抵抗値とはならない。また、図２および図３に示すように、メモリセルトランジスタ１４（１４ａ，１４ｂ）のソース・ドレイン領域は、隣接するソース・ドレイン領域が拡散によって導通しないよう、低不純物濃度拡散層であるｎ- 型拡散領域２０で構成されている。しかし、不純物濃度が低ければその分シート抵抗は高くなるので、ｎ- 型拡散領域２０の抵抗値がフューズ素子４６の低抵抗化を妨げる要因となり得る。
【００２４】
このように、トレンチ型メモリセルで構成されたメモリセルアレイの構造をそのまま利用してフューズ素子を形成した場合、フューズ素子の信頼性を十分高くすることができないことが本発明者の検討によって見出された。
【００２５】
（第１の実施の形態）
図６は、本発明の第１の実施の形態に係るフューズ素子の平面図、図７は、図６の線Ｄ−Ｄ’についての断面図である。図７に示すように、本発明の第１の実施の形態に係るフューズ素子４８は、メモリセルアレイ構造を基本とし、新たにｎ+ 型拡散領域５０を追加した構成となっている。すなわち、本発明の第１の実施の形態に係るフューズ素子４８の構造は、トレンチ２４（２４ｃ，２４ｄ）をｎ+ 型拡散領域５０で囲んだ構成を採用している。この構成により、ｎ+ 型拡散領域５０とトレンチ２４（２４ｃ，２４ｄ）内の第３のポリシリコン層３６との接触面が、図４および図５に示した構造と比べて、大幅に増大する。このため、ｎ+ 型拡散領域５０−第３のポリシリコン層３６間の抵抗値は大幅に低減され、この抵抗値がフューズ素子４８全体の抵抗値に影響を及ぼすことはなくなる。また、高不純物濃度のｎ+型拡散領域５０を形成することで、ｎ+型拡散領域５０のシート抵抗もフューズ素子４８全体の抵抗値に影響を及ぼすこともなくなる。ｎ+ 型拡散領域５０はメモリセルアレイの周辺に配置される周辺回路を構成するＭＯＳトランジスタのｎ+型拡散領域形成工程を利用すれば容易に実現できる。
【００２６】
次に、本発明の第１の実施の形態に係るフューズ素子４８の上記した効果を確認するための実験データを図８に示す。図８（ａ）は、本発明の前段階として検討したフューズ素子４６のデータであり、図８（ｂ）は、本発明の第１の実施の形態に係るフューズ素子４８のデータである。この実験では、まず最初に、フューズ素子４６および４８それぞれの窒化膜３８を破壊した（図８（ａ）および図８（ｂ）の「破壊時」参照）。すなわちフューズ素子４６および４８のプログラムを行った。その破壊は、図８（ａ）のフューズ素子４６においては、ｐ型ウェル２８を−０．５Ｖ、ｎ- 型拡散領域２０を０Ｖとして、ｎ型埋め込み拡散層３０の印加電圧を０Ｖから１０Ｖまで上昇させて行った。図８（ｂ）のフューズ素子４８では、ｐ型ウェル２８を−０．５Ｖ、ｎ+ 型拡散領域５０を０Ｖとして、ｎ型埋め込み拡散層３０の印加電圧を０Ｖから１０Ｖまで上昇させて行った。
【００２７】
窒化膜３８の破壊後、さらにフューズ素子４６および４８それぞれに流れる電流を測定した。図８（ａ）のフューズ素子４６においては、▲１▼ｐ型ウェル２８を−０．５Ｖ、ｎ- 型拡散領域２０を０Ｖとして、ｎ型埋め込み拡散層３０の印加電圧を０Ｖから１０Ｖまで上昇させた場合（図８（ａ）の「▲１▼」参照）、▲２▼ｐ型ウェル２８を−０．５Ｖ、ｎ型埋め込み拡散層３０を０Ｖとし、ｎ- 型拡散領域２０の印加電圧を０Ｖから１０Ｖまで上昇させた場合（図８（ａ）の「▲２▼」参照）、それぞれについて電流を測定した。一方、図８（ｂ）のフューズ素子４８においては、▲１▼ｐ型ウェル２８を−０．５Ｖ、ｎ+ 型拡散領域５０を０Ｖとして、ｎ型埋め込み拡散層３０の印加電圧を０Ｖから１０Ｖまで上昇させた場合（図８（ｂ）の「▲１▼」参照）、▲２▼ｐ型ウェル２８を−０．５Ｖ、ｎ型埋め込み拡散層３０を０Ｖとし、ｎ+ 型拡散領域５０の印加電圧を０Ｖから１０Ｖまで上昇させた場合（図８（ｂ）の「▲２▼」参照）、それぞれについて電流を測定した。図８（ａ）および（ｂ）から明らかなように、窒化膜３８破壊後、本発明の第１の実施の形態に係るフューズ素子４８に流れる電流は、本発明の前段階として検討したフューズ素子４６に流れる電流に比べて大幅に増加した。たとえば図８（ａ）および（ｂ）の「▲１▼」のグラフでは、各フューズ素子に１Ｖの電圧を印加した時、フューズ素子４６に流れる電流は１．１７Ｅ−０５Ａ（ｎ- 型拡散領域２０に１Ｖを印加）であるが、フューズ素子４８に流れる電流は６．６７Ｅ−０５Ａ（ｎ+ 型拡散領域５０に１Ｖを印加）となり、流れる電流がほぼ６倍に増加するという結果が得られた。すなわち、本発明の第１の実施の形態によって、破壊後のフューズ素子の低抵抗化が実現されたことになる。
【００２８】
また、レイアウトサイズの観点からも同様のことが言える。たとえば図４のフューズ素子４６のｎ- 型拡散領域２０の幅が０．３μｍ、図４および図６のトレンチ２４（２４ａ，２４ｂ，２４ｃ，２４ｄ）の幅が０．３２５μｍ、長さが０．８μｍであるとする。この場合、ｎ- 型拡散領域２０−第３のポリシリコン層３６の接触長はｎ- 型拡散領域２０の幅自体の０．３μｍであるが、ｎ+ 型拡散領域５０−第３のポリシリコン層３６の接触長は（０．３２５μｍ＋０．８μｍ）・２＝２．２５μｍとなり、ほぼ７．５倍の接触長を得ることができる。単純に考えれば、接触抵抗値を１／７．５にすることが可能である。
【００２９】
図９は、本発明に係る半導体記憶装置の冗長回路技術を実現する回路構成を示すブロック図である。図９に示した回路構成では、メモリセルアレイ中に不良のメモリセルがあった場合、プログラム回路５２はその不良メモリセルを含む行又は列に対応するフューズ素子５４を切断する。判定回路５６は各フューズ素子５４の抵抗値を測定し、不良メモリセルを含む行又は列を判定する。冗長回路５８は判定回路５６から判定結果を受け取り、不良メモリセルを含む行又列を検知する。そして、不良メモリセルを含む行又は列番地が入力されると、冗長回路５８は冗長メモリセルアレイ内の最適な行又は列を選択する。プログラムされたフューズ素子５４は大幅に低抵抗化されるので、判定回路５６は確実に不良メモリセルを含む行又は列を判定することが可能である。
【００３０】
以上説明したように、本発明の第１の実施の形態によれば、メモリセルアレイの構造を基本として簡単なレイアウト変更によって、高信頼性のフューズ素子構造を実現できる。このため、従来の製造工程に何ら新たな工程を追加することなくそのまま利用することができ、コストの増大を招くこともない。したがって、高信頼性のフューズ素子を有する半導体記憶装置を低コストで実現することができる。また、製品の歩留りを向上させることができる。
【００３１】
（第２の実施の形態）
次に、本発明の第２の実施の形態について説明する。図１０は、本発明の第２の実施の形態に係るフューズ素子の平面図であり、図６と共通する要素には同一の符号を付す。本発明の第２の実施の形態は、図６に示した第１の実施の形態において、フューズ素子４８における２つのトレンチ２４（２４ｃ，２４ｄ）を、１つのトレンチ２４ｃに減じたものである。
【００３２】
図１０の第２の実施の形態に係るフューズ素子６０によれば、レイアウト変更によってトレンチ２４ｃを１つとしたので、コンタクトホール１８の配置の自由度が大きくなる。したがって、フューズ素子のレイアウト生成が容易となり、設計工期の短縮化が図られる。
【００３３】
また、図６に示した第１の実施の形態のフューズ素子４８は２つの容量を有していたが、第２の実施の形態のフューズ素子６０では容量は１つとなる。したがって、電界印加時には、すべての電界が１つの容量に加わることとなり、より低い電界で容量を破壊することができる。このため、電界印加時にフューズ素子以外の素子を破壊する危険性がより小さくなり、製品の信頼性を向上させることができる。
【００３４】
（第３の実施の形態）
次に、本発明の第３の実施の形態について説明する。図１１は、本発明の第３の実施の形態に係るフューズ素子の平面図である。本発明の第３の実施の形態は、図６に示した第１の実施の形態において、１つのコンタクトホール１８を、２つのコンタクトホール１８に増やしたものである。
【００３５】
図６に示した第１の実施の形態に係るフューズ素子４８においては、図７の配線４４とｎ+ 型拡散領域５０の接合が、配線４４の材料やｎ+ 型拡散領域５０の不純物濃度の如何によっては十分低い接触抵抗が得られない場合があり得る。図１１の第３の実施の形態にかかるフューズ素子６２によれば、コンタクトホール１８を２つに増やしたので、コンタクトホール１８が１つの場合と比べて、配線４４とｎ+型拡散領域６４の抵抗をより小さくすることができる。
【００３６】
（第４の実施の形態）
次に、本発明の第４の実施の形態について説明する。図１２は、本発明の第４の実施の形態に係るフューズ素子の平面図である。本発明の第４の実施の形態は、図６に示した第１の実施の形態において、１つのコンタクトホール１８を、４つのコンタクトホール１８に増やしたものである。
【００３７】
この第４の実施の形態によれば、第３の実施の形態の効果をより顕著なものとすることができる。
【００３８】
（その他の実施の形態）
上記のように、本発明は第１乃至第４の実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００３９】
たとえば上記の第１乃至第４の実施の形態においてはメモリセルアレイ内の不良メモリセルを置き換える冗長回路技術について説明したが、メモリセルアレイ周辺に配置された制御用の回路（周辺回路）を構成するＭＯＳトランジスタの置き換え技術にも本発明は同様に適用可能である。もちろん、この場合にはそのＭＯＳトランジスタがｎ型のみならず、ｐ型であっても構わない。
【００４０】
このように、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の記載に係る発明特定事項によってのみ限定されるものである。
【００４１】
【発明の効果】
本発明によれば、電気的に不良メモリセルの置き換え可能なフューズ素子を有する半導体記憶装置を実現できる。
【００４２】
本発明によれば、半導体記憶装置の冗長技術の高信頼性化が容易で、低コスト化可能である。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置のメモリセルアレイの一部を示す等価回路図である。
【図２】図１に示したメモリセルを含んだメモリセルアレイの一部を示す平面図である。
【図３】図２の線Ａ−Ａ’方向から見た断面図である。
【図４】本発明に至る過程において本発明者が検討したメモリセルアレイの構造を利用したフューズ素子の平面図である。
【図５】図４の線Ｂ−Ｂ’方向から見た断面図である。
【図６】本発明の第１の実施の形態に係るフューズ素子の平面図である。
【図７】図６の線Ｄ−Ｄ’についての断面図である。
【図８】本発明に至る過程において本発明者が検討したフューズ素子および本発明の第１の実施の形態に係るフューズ素子それぞれの印加電圧と電流の関係を示すグラフ図である。
【図９】本発明に係る半導体記憶装置の冗長回路技術を実現する回路構成を示すブロック図である。
【図１０】本発明の第２の実施の形態に係るフューズ素子の平面図である。
【図１１】本発明の第３の実施の形態に係るフューズ素子の平面図である。
【図１２】本発明の第４の実施の形態に係るフューズ素子の平面図である。
【符号の説明】
１０，１２  メモリセル
１４  メモリセルトランジスタ
１６  容量
１８  コンタクトホール
２０  ｎ-型拡散領域
２２  ポリシリコンゲート電極
２４  トレンチ（溝）
２６  ｎ型又はｐ型半導体基板
２８  ｐ型ウェル
３０  ｎ型埋め込み拡散層
３２  第１のポリシリコン層
３４  第２のポリシリコン層
３６  第３のポリシリコン層
３８  窒化膜
４０  酸化膜
４２  層間絶縁膜
４４  配線
４６，４８，５４，６０，６２，６６  フューズ素子
５０，６４  ｎ+型拡散領域
５２  プログラム回路
５６  判定回路
５８  冗長回路
【図１】
0003636619.tif 000002
【図２】
0003636619.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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