(57)【特許請求の範囲】
【請求項１】
半導体基板に形成されるヒューズ素子であって、第１導電形のウェル内にチャネル領域を挟んで形成した第２導電形の第１不純物領域及び第２不純物領域からなる電界効果トランジスタと、前記ウェル及び前記第１、第２不純物領域からなるバイポーラトランジスタと、前記第１不純物領域に電気的に接続するヒューズ層と、を少なくとも備えることを特徴とするヒューズ素子。
【請求項２】
半導体基板に形成されるヒューズ素子であって、第１導電形のウェル内にチャネル領域を挟んで形成した第２導電形の第１不純物領域及び第２不純物領域と、前記第１不純物領域内に形成した第１導電形の第３不純物領域と、前記チャネル領域上の電極層と、前記第３不純物領域に電気的に接続されたヒューズ層と、を備えることを特徴とするヒューズ素子。
【請求項３】
半導体装置用のヒューズ回路において、所定電圧の提供を受けるヒューズと、このヒューズにエミッタ端子を接続した第１バイポーラトランジスタと、この第１バイポーラトランジスタのコレクタ端子にベース端子を接続し、前記第１バイポーラトランジスタのベース端子にコレクタ端子を接続した第２バイポーラトランジスタと、前記第１バイポーラトランジスタのベース端子にドレイン端子を接続し、前記第２バイポーラトランジスタのエミッタ端子にソース端子を接続し接地した切断トランジスタと、を備えたヒューズ素子を１以上有してなることを特徴とするヒューズ回路。
【請求項４】
ヒューズ素子に、第１バイポーラトランジスタのベース端子から接地へ接続した読取トランジスタを更に備える請求項３記載のヒューズ回路。
【請求項５】
前記ヒューズ層は、
切断部位のヒューズパターンと、
該ヒューズパターンの幅より広くされ、配線接続用のコンタクト領域を有するコンタクトパターンと、
から成り、前記ヒューズパターンと前記コンタクトパターンとが接する部分の切断角が８５°〜９５°である請求項１または２記載のヒューズ素子。
【請求項６】
前記ヒューズは、
切断部位のヒューズパターンと、
該ヒューズパターンの幅より広くされ、配線接続用のコンタクト領域を有するコンタクトパターンと、
から成り、前記ヒューズパターンと前記コンタクトパターンとが接する部分の切断角が８５°〜９５°である請求項３または４記載のヒューズ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置のヒューズ素子に関し、特に、メモリで使用される電気溶断可能なヒューズ素子に関する。
【０００２】
【従来の技術】
一般に半導体メモリ装置では、不良救済用の冗長技術が広く使用されている。この冗長に際してはヒューズ素子を用いたアドレスセット等が行われるが、その際のヒューズ切断では、ウェーハ状態等のヒューズ素子が露出している状態で適用可能なレーザビーム切断、溶断用電流を流して切断するパッケージ後でも可能な電気切断が代表的である。このうち電気切断法は、パッケージ後でも不良ビット救済ができ、システムユーザーの多様な要求に応じるためのプログラム手段として応用できるため、現在一般的に使用されている。このような電気式ヒューズ(electrical fuse) は、切断に必要な電源を選択ヒューズに流すために、各ヒューズごとに独立した大容量スイッチ手段を必要とする。このスイッチ手段は、高電圧、高容量を有するように設計しなければならない。即ち、通常、ヒューズが数十〜数百Ωの抵抗を持つポリシリコンヒューズやポリサイドヒューズであれば、これを溶断するためには１３００℃以上の高温度が必要となり、数十〜数百ｍＡのピーク電流値が必要とされる（IEEE Trans. Electron Devices, Vol. ED-29, No. ４，pp 719〜724, April 1982,“programming Mechanism of Polysilicon Resistor Fuses ”参照）。
【０００３】
ヒューズ切断用のスイッチ手段としてはＭＯＳトランジスタが使用され、ＭＯＳトランジスタではそのサイズ（チャネル幅・長）により電流駆動能力が決定されるので、ヒューズに十分な切断電流を流すためにはトランジスタサイズをかなり大きくせざるを得ない。従って、ヒューズ素子は、集積性への影響やピーク電流による動作不安定化の点で制限的に使用されている。
【０００４】
図１は、ヒューズ素子の従来例を示すもので、米国特許４，５１７，５８３号に開示されたものである。即ち、電源電圧Ｖｃｃ又は電源電圧Ｖｃｃを所定レベルへ昇圧した昇圧電圧Ｖｐｐから出力端Ｖｏｕｔへ接続され、切断制御信号φＰ又は読取制御信号φＲにより制御される負荷用ＰＭＯＳトランジスタ１と、出力端Ｖｏｕｔから接地電圧Ｖｓｓへ並列接続されたｎ個のヒューズ素子５と、からヒューズ回路が構成されている。各ヒューズ素子５は、出力端Ｖｏｕｔに並列接続したヒューズＦｉ（ｉ＝１〜ｎ）と、ヒューズＦｉとソースライン２との間に接続され、切断／読取制御電圧Ｇｉにより制御されるＮＭＯＳの選択トランジスタＳｉと、から構成されている。このｎ個のヒューズ素子５はすべて同じ構成である。ソースライン２は、接地電圧Ｖｓｓ（又は基板電圧）へつながれる。
【０００５】
このようにヒューズ素子５は、１個のヒューズＦｉと１個の選択トランジスタＳｉとからなり、例えば、ヒューズＦ１の切断を行う場合は、昇圧電圧Ｖｐｐレベルの切断電圧Ｇ１を選択トランジスタＳ１のゲート端子に印加することで負荷用ＰＭＯＳトランジスタ１から昇圧電圧Ｖｐｐによる切断電流をヒューズＦ１に流せば、この切断電流による温度上昇でヒューズＦ１が切断される。このとき、選択トランジスタＳ２〜Ｓｎの各ゲート端子には０Ｖの切断電圧Ｇ２〜Ｇｎが印加され、ヒューズＦ２〜Ｆｎは非選択とされる。
【０００６】
ヒューズ切断つまりプログラム完了後、負荷用ＰＭＯＳトランジスタ１に読取電圧φＲ及び選択トランジスタＳ１に読取電圧Ｇ１を提供することにより、選択ヒューズＦ１の状態に応じた出力端Ｖｏｕｔの論理検出が行われ、ヒューズ状態が読取られる。この読取動作における読取電圧は例えば電源電圧Ｖｃｃで、切断電圧より低く設定する必要がある。これは、読取動作で発生する読取電流が切断電流と同じレベルになると、ヒューズの誤切断やヒューズ特性の劣化が生じてしまうためである。しかしながら、選択トランジスタＳｉは切断電流を流すために元々多量の電流を流す大きさとされているため、読取動作における電流を適切には制御し難く、従って信頼性は確かなものではない。
【０００７】
そこで図２に示すように、読取動作の適切な電流制御のために読取用のスイッチ手段を別途設けた回路が提案されている。即ち、電流を適切に制限し得る小サイズのトランジスタを、切断用のトランジスタの他に備えるようにしたものである。
【０００８】
このヒューズ回路は、２つの負荷用ＰＭＯＳトランジスタ１，３を昇圧電圧Ｖｐｐと電源電圧Ｖｃｃとに対しそれぞれ設けて切断制御信号φＰと読取制御信号φＲとで制御し、そして各ヒューズ素子５に、切断トランジスタＳｉと並列に接続した読取トランジスタＲｉを備えて読取制御電圧Ｇｉｒで制御している。読取トランジスタＲｉは切断トランジスタＳｉより小さくされ、切断動作では切断電圧Ｇｉｐの提供で切断トランジスタＳｉを使用する一方、読取動作では読取電圧Ｇｉｒの提供で読取トランジスタＲ１を使用する。この構成によれば、切断動作とは別途の負荷素子３とサイズを小さくした読取トランジスタＲｉにより読取電流が効果的に制限されるので、信頼性が高い。
【０００９】
しかしながら、サイズの大きい切断トランジスタＳｉと読取トランジスタＲｉとを併用するためにレイアウト面積の増加は避けられず、また、切断時のピーク電流抑制の点で改善の余地がある。
【００１０】
【発明が解決しようとする課題】
上記のような従来技術に鑑みて本発明では、切断用スイッチ手段を小さくした半導体装置用のヒューズ素子を提供する。また、切断動作におけるピーク電流を抑制可能な半導体装置用の電気式ヒューズを提供する。そして、このようなヒューズ素子を利用した信頼性の高いヒューズ回路を提供する。
【００１１】
【課題を解決するための手段】
この目的のために本発明は、半導体基板に形成されるヒューズ素子として、第１導電形のウェル内にチャネル領域を挟んで形成した第２導電形の第１不純物領域及び第２不純物領域からなる電界効果トランジスタと、前記ウェル及び前記第１、第２不純物領域からなるバイポーラトランジスタと、前記第１不純物領域に電気的に接続するヒューズ層と、を少なくとも備えることを特徴としたヒューズ素子を提供する。或いは、半導体基板に形成されるヒューズ素子として、第１導電形のウェル内にチャネル領域を挟んで形成した第２導電形の第１不純物領域及び第２不純物領域と、前記第１不純物領域内に形成した第１導電形の第３不純物領域と、前記チャネル領域上の電極層と、前記第３不純物領域に電気的に接続されたヒューズ層と、を備えることを特徴としたヒューズ素子を提供する。
【００１２】
そして本発明によれば、半導体装置用のヒューズ回路において、所定電圧の提供を受けるヒューズと、このヒューズにエミッタ端子を接続した第１バイポーラトランジスタと、この第１バイポーラトランジスタのコレクタ端子にベース端子を接続し、前記第１バイポーラトランジスタのベース端子にコレクタ端子を接続した第２バイポーラトランジスタと、前記第１バイポーラトランジスタのベース端子にドレイン端子を接続し、前記第２バイポーラトランジスタのエミッタ端子にソース端子を接続し接地した切断トランジスタと、を備えたヒューズ素子を１以上有してなることを特徴としたヒューズ回路を提供する。この場合、ヒューズ素子に、第１バイポーラトランジスタのベース端子から接地へ接続した読取トランジスタを更に備えるのが好ましい。
【００１３】
また更に本発明によれば、切断部位のヒューズパターンと、該ヒューズパターンの幅より広くされ、配線接続用のコンタクト領域を有するコンタクトパターンと、からなる半導体装置用の電気式ヒューズにおいて、前記ヒューズパターンと前記コンタクトパターンとが接する部分の切断角を８５°〜９５°にしたことを特徴とする電気式ヒューズが提供される。
【００１４】
このような本発明によるヒューズ素子の作用効果等については、次に述べる実施形態に交えて説明する。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。尚、図中の共通部分には同じ符号を付して説明する。
【００１６】
図３に示す本実施形態のヒューズ回路では、負荷素子のＰＭＯＳトランジスタ１が電源電圧Ｖｃｃ又は昇圧電圧Ｖｐｐから出力端Ｖｏｕｔへつながれ、切断制御信号φＰ又は読取制御信号φＲにより制御されている。そして、出力端Ｖｏｕｔ（負荷用ＰＭＯＳトランジスタ１のドレイン端子）と接地電圧Ｖｓｓへ接地されるソースライン７との間に、並列接続したｎ個のヒューズ素子６が設けられる。昇圧電圧Ｖｐｐは、メモリの電源電圧Ｖｃｃをチャージポンプ等を使用して所定レベルへ昇圧して得るものである。
【００１７】
ヒューズ素子６はそれぞれ、１個のヒューズＦｉ（ｉ＝１〜ｎ）、１個のＰＮＰ形バイポーラトランジスタＱｉ１、ＮＰＮ形バイポーラトランジスタＱｉ２、切断トランジスタＳｉ、及び読取トランジスタＲｉからなる同構成である。ヒューズＦｉが出力端Ｖｏｕｔに接続され、そしてヒューズＦｉにＰＮＰ形バイポーラトランジスタＱｉ１のエミッタ端子が接続されている。このＰＮＰ形バイポーラトランジスタＱｉ１のコレクタ端子はＮＰＮ形バイポーラトランジスタＱｉ２のベース端子に接続され、またＮＰＮ形バイポーラトランジスタＱｉ２のコレクタ端子はＰＮＰ形バイポーラトランジスタＱｉ１のベース端子に接続される。ゲート端子に切断電圧Ｇｉｐを受けて制御される切断トランジスタＳｉは、ドレイン端子がＰＮＰ形バイポーラトランジスタＱｉ１のベース端子に接続されると共にソース端子がＮＰＮ形バイポーラトランジスタＱｉ２のエミッタ端子と接続されて接地電圧Ｖｓｓへつながれている。ゲート端子に読取電圧Ｇｉｒを受けて制御される読取トランジスタＲｉは、ドレイン端子がＰＮＰ形バイポーラトランジスタＱｉ１のベース端子に接続されると共にソース端子がソースライン７に接続されている。尚、読取トランジスタＲｉは、ヒューズＦｉにドレイン端子を接続するように形成してもよい。
【００１８】
ＰＮＰ形バイポーラトランジスタＱｉ１及びＮＰＮ形バイポーラトランジスタＱｉ２は、ＭＯＳ形の切断トランジスタＳｉの形成領域内に存在する。切断トランジスタＳｉは、従来に比べ小さいものでよい。
【００１９】
図４に示す要部断面図は、図３に示したヒューズ素子６を半導体基板に集積したときの断面構造の一例である。即ち同図には、読取トランジスタＲｉを除いた構成、ヒューズＦｉ、ＰＮＰバイポーラトランジスタＱｉ１、ＮＰＮバイポーラトランジスタＱｉ２、及び切断トランジスタＳｉの断面図を示している。
【００２０】
Ｐ形ウェル１２がＰ形半導体基板１０のＮ形ウェル１１内に形成され、このＰ形ウェル１２内に、Ｎ- 形拡散領域１３及びＮ+ 形拡散領域１４がチャネル領域だけ離して形成されている。そしてＰ+ 形拡散領域１５がＮ- 形拡散領域１３内に形成され、Ｎ- ／Ｐ+ のＰＮ接合をなしている。Ｎ- 形拡散領域１３とＮ+ 形拡散領域１４との間の基板領域が切断トランジスタＳｉのチャネル領域として作用し、このチャネル領域上にポリシリコンの電極層１６が形成されて切断トランジスタＳｉのゲート端子となっている。このポリシリコンゲート層１６は絶縁層１７（ゲート絶縁膜）により基板から絶縁されている。従って、Ｎ- 形拡散領域１３及びＮ+ 形拡散領域１４が切断トランジスタＳｉのドレイン端子及びソース端子となり、この切断用スイッチ手段はｎチャネルＭＯＳトランジスタである。Ｎ+ 形拡散領域１４は第３金属層２１を通じて接地電圧Ｖｓｓへつながれる。
【００２１】
また一方、Ｎ- 形拡散領域１３をベース端子、Ｐ+ 形拡散領域１５をエミッタ端子、Ｐ形ウェル１２をコレクタ端子としてＰＮＰ形バイポーラトランジスタＱｉ１が形成されており、また、Ｎ- 形拡散領域１３をコレクタ端子、Ｐ形ウェル１２をベース端子、Ｎ+ 拡散領域１４をエミッタ端子としてＮＰＮ形バイポーラトランジスタＱｉ２が形成されている。
【００２２】
ヒューズＦｉとなるポリシリコンのヒューズ層１８は、半導体基板１０上に形成した絶縁層１７で囲ってあり、コンタクトホールにより接続する第１金属層１９を通じて一端が出力端Ｖｏｕｔにつながれ、コンタクトホールにより接続する第２金属層２０を通じて他端がＰ+ 形拡散領域１５につながれる。
【００２３】
Ｎ- 形拡散領域１３は、８０〔ｋｅＶ〕の加速電圧で、５×１０13〔ｉｏｎｓ／ｃｍ2 〕の不純物濃度を有するように燐等の不純物を注入・拡散させて形成し、また、Ｐ+ 形拡散領域１５は、４０〔ｋｅＶ〕の加速電圧で、２×１０15〔ｉｏｎｓ／ｃｍ2 〕の不純物濃度を有するようにホウ素(boron) 等の不純物を拡散させて形成する。
【００２４】
図３、図４に示す実施形態で、ヒューズＦｉを切断する場合のプログラム動作を説明する。所定の切断電圧Ｇｉｐが切断トランジスタＳｉのゲート端子１６に印加されることで切断トランジスタＳｉが導通し、これにより、負荷用ＰＭＯＳトランジスタ１を介し供給される電流が、ヒューズＦｉ、ＰＮＰ形バイポーラトランジスタＱｉ１、及び切断トランジスタＳｉを通じて接地電圧Ｖｓｓへ流れる。このとき発生する電流は、切断トランジスタＳｉの電流駆動能力に従って決定されるＰＮＰ形バイポーラトランジスタＱｉ１のベース電流として作用する。
【００２５】
ＰＮＰ形バイポーラトランジスタＱｉ１のベース電流をＩｂ１、コレクタ電流をＩｃ１とすると、電流増幅率ｈｆｅはＩｃ１／Ｉｂ１なのでＩｃ１＝ｈｆｅ×Ｉｂ１である。電流増幅率ｈｆｅを１０に設計した場合、コレクタ端子（＝Ｐ形ウェル１２）を通じて接地電圧Ｖｓｓへ流れる電流は、ＮＭＯＳである切断トランジスタＳｉのドレイン端子（＝Ｎ- 形拡散領域１３）を通じてＰ形ウェル（ポケットＰウェル）１２へ流れる電流の１０倍となる。従って、切断トランジスタＳｉのサイズを小さくしてもヒューズ切断に十分な切断電流を流すことができる。
【００２６】
次に、Ｐ形ウェル１２を流れるＰＮＰ形バイポーラトランジスタＱｉ１のコレクタ電流Ｉｃ１は、ＮＰＮ形バイポーラトランジスタＱｉ２のベース電流Ｉｂ２になる。コレクタ電流Ｉｃ１がＰ形ウェル１２を通じて流れるときは、バルク領域としてのＰ形ウェル１２内での抵抗ＲｂによりＩｃ／Ｒｂだけの電圧降下が起こるが、このバルク電圧が、Ｐ形ウェル１２及びＮ+ 形拡散領域１４により形成されるＰ- ／Ｎ+ 接合領域のビルトイン(built-in)電圧、例えば０．６Ｖ以上になると、Ｐ- ／Ｎ+ 接合領域に順方向バイアスがかかる。すると、ＮＰＮ形バイポーラトランジスタＱｉ２のエミッタ端子つまり切断トランジスタＳｉのソース端子を通じて接地電圧Ｖｓｓへ電流が流れる。この過程でＮＰＮ形バイポーラトランジスタＱｉ２の増幅作用も働き、更に多くの電流を接地電圧Ｖｓｓへ流すことになる。即ち、順方向バイアスされたＰ- ／Ｎ+ 接合領域によりＮ+ 形拡散領域１４から多量の電子がＰ形ウェル１２へ注入され、この注入された多量の電子は、切断トランジスタＳｉのドレイン端子における衝突電離により更に多い電流をＰ形ウェル１２へ流入させるフィードバック作用を発揮する。このような電流増幅のフィードバック作用が、ヒューズＦ１の切断まで継続することになる。
【００２７】
この電流増幅フィードバック作用を安定させるためには、ＰＮＰ形バイポーラトランジスタＱｉ１の電流増幅率ではなくＮＰＮ形バイポーラトランジスタＱｉ２が低電圧で動作するように設計することが重要である。即ち、ヒューズ切断動作においてＰ形ウェル１２へ流入する電流量（少なくとも切断トランジスタＳｉのドレイン電流のｈｆｅ倍になる電流量）に無関係に接地電圧Ｖｓｓへ十分な電流を流せることで切断トランジスタＳｉのサイズを小さくでき、また、ＰＮＰ形バイポーラトランジスタＱｉ１の電流増幅率ｈｆｅは、Ｐ+ 形拡散領域１５及びＮ- 形拡散領域１３の蝕刻損傷や熱処理状態等により決定されるベース幅に従って変動し得るからである。ＮＰＮ形バイポーラトランジスタＱｉ２の導通電圧を低めるためには、図４に示すように、ＮＰＮ形バイポーラトランジスタＱｉ２のベース領域として働くＰ形ウェル１２の部分をＰ形半導体基板１０及びＮ形ウェル１１から離隔させてＰ形ウェル１２の抵抗Ｒｂを大きくすればよい。
【００２８】
以上の結果、切断トランジスタＳｉのドレイン端子を通過する電流量の１０倍の電流がＰ形ウェル１２へ流れ、この電流は、ＮＰＮ形バイポーラトランジスタＱｉ２による電流増幅フィードバック作用により更に十分な量とされて接地電圧Ｖｓｓへ流れるようになるので、切断トランジスタＳｉのサイズはバイポーラトランジスタの電流増幅率ｈｆｅ以下にまで小さくすることができる。また、各バイポーラトランジスタは縦形素子なので、レイアウト面積に影響することはないので、非常に集積性に優れている。
【００２９】
尚、切断電圧Ｇｉｐを十分に高くとれる場合は、ＰＮＰ形バイポーラトランジスタＱｉ１を形成する必要はなく、Ｎ- 形拡散領域１３とＰ形ウェル１２との間の漏れ電流によりＮＰＮ形バイポーラトランジスタＱｉ２が導通する構成でも可能である。この特性は、ＭＯＳトランジスタのスナップバック現象を利用したものである。
【００３０】
図３の回路における読取動作は、図２の場合と同じである。
【００３１】
一方、ヒューズＦｉの放熱面積に比べて切断トランジスタＳｉのドレイン接合面積を大きくしておくと、ヒューズＦｉの切断前にドレイン接合が壊れる現象を防止できる。またヒューズＦｉにおける温度が上昇すると、その熱はポリシリコンヒューズ層１８を取り囲んでいる絶縁層１７へ発散する。従って、この発散面積を小さくすることにより、切断トランジスタＳｉの信頼性を高められ、更に、ヒューズ切断に際してのピーク電流を減少させられる。
【００３２】
図５Ａに従来のヒューズＦｉの平面形状、図５Ｂに本実施形態におけるヒューズＦｉの平面形状を示し、比較説明する。
【００３３】
図５Ｂに示すように、ヒューズＦｉの切断位置ａにおける急激な抵抗変化により温度が急激に上昇するようにするためには、この切断位置ａにおけるポリシリコンパターンを矩形に形成し、金属層１９，２０のそれぞれに接続されるコンタクト領域２５，２７を形成する２つのコンタクトパターン２６，２８とヒューズパターンｂとが接する切断位置ａにおける切断角θｃを８５°〜９５°に設定する。これに対し、図５Ａの従来の場合は、ヒューズＦｉの切断位置ａにおけるポリシリコンパターンが傾斜しており切断角θｃが大きいので、発散面積が図５Ｂの場合よりも広くなり、温度上昇が緩慢になる。
【００３４】
上記実施形態では、読出、切断の両トランジスタとしてＮＭＯＳトランジスタを使用しているが、ＰＭＯＳトランジスタを使用してもよいのは勿論である（この場合の基板、ウェル、拡散領域等の導電形は反対になる）。
【図面の簡単な説明】
【図１】従来におけるヒューズ素子の一例を示す回路図。
【図２】従来におけるヒューズ素子の他の例を示す回路図。
【図３】本発明によるヒューズ素子の構成を示す回路図。
【図４】図３のヒューズ素子の要部断面構造を示す断面図。
【図５】従来のヒューズと本発明のヒューズとの平面形状を比較して示す平面図。
【符号の説明】
６  ヒューズ素子
１０  Ｐ形半導体基板
１１  Ｎ形ウェル
１２  Ｐ形ウェル（ＰＮＰ形バイポーラトランジスタのコレクタ端子、ＮＰＮ形バイポーラトランジスタのベース端子）
１３  Ｎ- 形拡散領域（ＰＮＰ形バイポーラトランジスタのベース端子、ＮＰＮ形バイポーラトランジスタのコレクタ端子）
１４  Ｎ+ 形拡散領域（ＮＰＮ形バイポーラトランジスタのエミッタ端子）
１５  Ｐ+ 形拡散領域（ＰＮＰ形バイポーラトランジスタのエミッタ端子）
１６  ポリシリコンゲート層（切断トランジスタのゲート端子）
１７  絶縁層
１８  ポリシリコンヒューズ層（ヒューズ）
１９，２０，２１  金属層
２５，２７  コンタクト領域
２６，２８  コンタクトパターン
Ｆｉ（Ｆ１〜Ｆｎ）  ヒューズ
Ｓｉ（Ｓ１〜Ｓｎ）  切断トランジスタ
Ｒｉ（Ｒ１〜Ｒｎ）  読取トランジスタ
Ｑｉ１（Ｑ１１〜Ｑｎ１）  ＰＮＰ形バイポーラトランジスタ
Ｑｉ２（Ｑ１２〜Ｑｎ２）  ＮＰＮ形バイポーラトランジスタ
Ｇｉｐ（Ｇ１ｐ〜Ｇｎｐ）  切断電圧
Ｇｉｒ（Ｇ１ｒ〜Ｇｎｒ）  読取電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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