(57)【特許請求の範囲】
【請求項１】
半導体基板に活性領域を限定するフィールド酸化膜を形成する段階と、
前記活性領域上にドーピングされた第１シリサイド膜がゲート電極上に形成されたトランジスタを形成する段階と、
前記半導体基板の全面にコンタクトホールを有する層間絶縁膜を形成する段階と、
前記コンタクトホールの内壁にスペーサを形成する段階と、
前記半導体基板の全面に、ドーピングされた多結晶シリコン膜を形成する段階と、
前記コンタクトホールを埋込みながら前記ドーピングされた多結晶シリコン膜の全面にドーピングされた第２シリサイド膜を形成する段階を含み、
前記多結晶シリコン膜は、前記第２シリサイド膜よりも薄く形成されることを特徴とするトランジスタの製造方法。
【請求項２】
前記第１、第２シリサイド膜はホスフィン、三水素化砒素の中から選択された何れか一つを使用してドーピングされることを特徴とする請求項１記載のトランジスタの製造方法。
【請求項３】
前記第１、第２シリサイド膜はタングステン、チタニウム、モリブデン、ニッケルおよびコバルトシリサイド膜よりなるグループの中から選択された少なくとも何れか一つで形成することを特徴とする請求項１記載のトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置のトランジスタの製造方法に係り、特に、ドーピングされたシリサイドで形成することを特徴とする半導体装置のトランジスタの製造方法に関する。
【０００２】
【従来の技術】
シリコン基板上にニッケルのような金属膜を形成すれば、原子等の相互拡散によって前記ニッケルより低い熱力学的自由エネルギーを有する金属−シリコン化合物、すなわち、シリサイドが形成される。このようなシリサイドは抵抗が低いので、ニッケルはシリサイドと低抵抗接触で形成しうる。
【０００３】
メモリセルを形成する過程でシリサイドを形成する理由は、シリサイドとシリコン基板とのインタフェースを平面で形成することができ、８００℃以上の高温でも安定性を維持しうるからである。シリサイドを形成する間には、良好な真空状態を維持するべきで汚染粒子が流入されることを防ぐべきである。それだけでなく、シリサイドの形成過程で炭化水素や酸化物等が注入されるとシリサイドと基板の間のインタフェースは粗くなる。多くのシリコンを含有する化合物、例えば、ＭＳｉ2 で示されるdisilicide（ここで、Ｍは耐熱性金属である）は、シリサイドが分解されるほどの高い温度でなければ形成されない。シリサイドを形成する方法には２つがある。第１は金属原子とシリコン原子等を一緒にシリコン基板上に形成する方法である。第２はシリコン基板上に金属膜を蒸着した後、熱拡散によってシリサイドを形成する方法である。このような方法でシリサイドを形成する間に熱処理が必要である。これは、前記金属原子とシリコン原子が同時に蒸着されると、いったん非晶質のアモルファス状態を形成するためである。アモルファスは、適切な熱処理を加えることにより多結晶物質に変えることができる。また、前記金属膜をシリコン基板上に蒸着する場合には、熱処理を加えることにより金属原子とシリコン原子を相互拡散させてシリサイドを形成しうるためである。
【０００４】
金属と半導体を接触させると、界面ではショットキー障壁というポテンシャル障壁が形成される。このようなポテンシャル障壁によって、低濃度でドーピングされた半導体基板上に蒸着された金属膜はp-n接合ダイオードとほどんど同じ電流−電圧（I-V）特性を示す。また、高濃度でドーピングされた半導体と接する金属膜は一般的に電流の流れに対してインピーダンス特性が示されない線形の電流−電圧特性を有するオーム接触を形成する。
【０００５】
半導体装置の動作速度を速くするために既存のポリシリコンゲートをポリサイドゲートに代置している。なぜなら、ポリサイドで形成されたゲートは既存のポリシリコンゲートに比べて線抵抗が１／２０以下と非常に低いので半導体装置の動作速度を速くするのに寄与するからである。
しかし、ゲートを形成するのにポリサイドを利用する場合、ゲートを形成した後にいろいろの段階の熱処理を経る間にシリサイド下部に形成された多結晶シリコン内に含有されたりんはシリサイド方向へ外部拡散を起こす。従って、前記多結晶シリコン内のりんの量は減少することになる。このようなりんの減少は、図２に示すように、トランジスタの特性等の中で飽和電流を減少させ、スレショルド電圧を増加させ、また接触抵抗を増加させる問題点がある。ゲートと接触抵抗との関係を表１に示す。
【０００６】
【表１】
0003664793.tif 000002
【０００７】
従って、この問題点を解決するために人為的にゲートへ不純物を注入する研究（参照：J JAP,1984,VOL 23No.7 PP L493-L495,"Deposition of Phosphorus Doped Silicon Films by Thermal Decomposition of Disilane"）が進行されているが、この工程は不純物の注入時、ゲート下部のゲート酸化膜に影響を与える可能性が高い。
【０００８】
図１は、従来の技術によって製造された半導体装置のトランジスタを示した図面である。その製造方法を見れば、半導体基板上１にフィールド酸化膜２を形成して活性領域と非活性領域を区分した後、前記活性領域上にゲート酸化膜３を蒸着する。次いで、前記ゲート酸化膜３の全面に多結晶シリコンを形成した後、フォトレジスト（図示せず）を薄く塗布する。前記フォトレジストをパタニングしてゲート電極を限定するパターンを形成する。これをマスクとして前記多結晶シリコンをパタニングする。前記パタニングされた多結晶シリコン（以下、「第１導電層」という）を包含する基板全面に導電性不純物をイオン注入してソース領域７およびドレイン領域９を形成する。フォトレジストパターンを除去した後、引続いて前記第１導電層５の全面に純粋金属を薄く蒸着した後、熱処理を施す。これにより、前記第１導電層５と純粋金属の界面で前記金属原子と前記第１導電層５を形成するシリコン原子の間の相互拡散によりシリサイド１１が形成される。前記結果物上にゲート保護膜１３を形成してパタニングする。次いで、周辺回路部位には、図１に示すように、前記結果物の全面にコンタクトホール１６を有する絶縁膜１５を形成する。コンタクトホール１６を埋込みながら、前記絶縁膜１５の全面にドーピングされた多結晶シリコンと上部のシリサイド２１を順次的に形成する。次いで、通常的な方法でトランジスタを完成する。
【０００９】
前記のように従来の技術によるトランジスタの製造方法は、ドーピングされた多結晶シリコン上に純粋金属を形成した後、後続工程で熱処理してシリサイドを形成する。この際、多結晶シリコン内にドーピングされた導電性の不純物が外部拡散によりシリサイドに拡散する。したがって、前記ドーピングされた多結晶シリコン内には導電性の不純物が減少することになる。結果的に、導電性の不純物がシリサイドに拡散することにより、ゲート電極内には多数のキャリヤが減少し、飽和電流値の減少とスレショルド電圧の増加を齎す。
【００１０】
【発明が解決しょうとする課題】
本発明の目的は、前述の問題点を解決するためにゲート電極上にドーピングされたシリサイドを形成するトランジスタの製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
前記目的を達成するために本発明のトランジスタの製造方法は、半導体基板に活性領域を限定するフィールド酸化膜を形成する段階と、前記活性領域上にドーピングされた第１シリサイド膜がゲート電極上に形成されたトランジスタを形成する段階と、前記半導体基板の全面にコンタクトホールを有する層間絶縁膜を形成する段階と、前記コンタクトホールの内壁にスペーサを形成する段階と、前記半導体基板の全面に薄くドーピングされた多結晶シリコン膜を形成する段階と、前記コンタクトホールを埋込みながら前記ドーピングされた多結晶シリコン膜の全面にドーピングされた第２シリサイド膜を形成する段階を含み、前記多結晶シリコン膜は、前記第２シリサイド膜よりも薄く形成されることを特徴とする。
【００１２】
本発明によれば、前記第１、第２シリサイド膜としてはタングステンシリサイドを使用する。前記タングステンシリサイドの形成時、注入される導電性不純物はホスフィン（ＰＨ3 ）を高温熱分解する時発生するりん（Ｐ）または三水素化砒素（ＡｓＨ3 ）を熱分解すれば発生する砒素（Ａｓ）を利用する。前記ホスフィンは４００℃以上の温度で熱分解される。したがって、シリサイドにりんを注入するためには４００℃以上の温度を維持する必要がある。本発明は、りんが注入されたタングステンシリサイドを形成するために５２０℃の高温でＳｉＨ2 Ｃｌ2 とＷＦ6 ガスを半導体基板上に化学気相蒸着（Chemical Vapor Deposion:以下CVDと呼ぶ。）させながら同時にホスフィン気体を注入した。この際、タングステンシリサイドの形成に使用される気体の使用量はＳｉＨ2 Ｃｌ2 が１〜５００ＳＣＣＭ、ＷＦ6 が１〜１０ＳＣＣＭほど使用する。そしてホスフィン気体は３０〜４００ＳＣＣＭを使用する。アルゴンやヘリウム等の不活性気体は混合気体として使用する。前記シリサイドとしてはタングステンたけではなくモリブデン、チタン、ニッケルおよびコバルトよりなるグループの中から選択された少なくとも何れか一つを使用して形成することもできる。ここにホスフィン気体を同時に注入して導電性不純物が注入されたシリサイドを形成してもよい。また、前記ホスフィン気体の代わりに三水素化砒素気体を使用して導電性不純物が注入されたシリサイドを形成することもできる。
【００１３】
本発明は、直接シリサイドに導電性不純物をイオン注入することにより、ゲート電極内に注入された導電性不純物がシリサイドへ外部拡散することが防げる。したがって、ゲート電極のスレショルド電圧の増加と飽和電流の減少を抑制しうる。
【００１４】
【発明の実施の形態】
以下、本発明の実施例を添付した図面に基づき詳しく説明する。
図３Ａ〜図３Ｂは，本発明によるトランジスタの製造方法を段階別に示した図面である。
図３Ａは、第１シリサイドを形成する段階を示す。具体的には、半導体基板３０の上に窒化膜（図示しない）を蒸着した後、パタニングして活性領域とフィールド領域を限定する。次いで、前記結果物を酸化させると、前記窒化膜が除去された非活性領域にフィールド酸化膜３１が厚く形成される。次いで、活性領域にある窒化膜を除去した後、前記結果物を包含する半導体基板上にゲート酸化膜３２を形成する。
【００１５】
前記ゲート酸化膜３２上に、導電性不純物がドーピングされたゲートポリシリコン３４を蒸着する。次いで、前記結果物を包含する半導体基板の全面に導電性不純物をイオン注入してソース領域３５およびドレイン領域３５ａを形成する。続いて、前記ゲートポリシリコン３４の上のゲートポリシリコンにドーピングされた導電性不純物と同じ導電性不純物がドーピングされた第１シリサイド３６を形成してポリサイドゲート電極を形成する。
【００１６】
前記ドーピングされた第１シリサイドだけではなく、下記第２ドーピングされたシリサイドを形成するのに使用するCVD装置内の反応チャンバは、図５に示されたように、反応温度を維持するための発熱抵抗体４ａ、混合ガスを供給するシャワーヘッド４ｂおよびウェハーを支えるサセプタ４ｃ部位に大きく分けられる。本発明では、プレート形の発熱抵抗体４ａを使用して、シャワーヘッド４ｂを通して外部から混合された気体を反応チャンバに均一に供給する。また、発熱抵抗体４ａの上段に位置したサセプタ４ｃには、ガス反応の間にウェーハを支えて反応温度を維持するためにグラファイト材質を使用する。
【００１７】
前記導電性の不純物としてはホスフィン気体を高温で熱分解して使用したり、三水素化砒素を熱分解して使用しても良い。前記りんの生成気体のホスフィン気体は４００℃くらいの高温で水素とりんに分解される。したがって、りんドーピングされた第１シリサイド３６を形成する気体の化学反応は５２０℃くらいの高温でCVD方式を利用して行われる。前記第１シリサイドはタングステンシリサイドである。
【００１８】
なお、ニッケル、コバルト、モリブデンおよびチタンシリサイドよりなるグループの中から選択された少なくとも何れか一つにホスフィン気体のりんや三水素化砒素の砒素を注入してシリサイドを形成してもよい。
前記りんドーピングされた第１タングステンシリサイドはＳｉＨ2 Ｃｌ2 とＷＦ6 気体を使用して形成する。その使用量は、ＳｉＨ2 Ｃｌ2 が１〜５００ＳＣＣＭ、ＷＦ6 が１〜１０ＳＣＣＭほど使用する。そしてホスフィンは３０〜４００ＳＣＣＭほど使用する。また、アルゴンやヘリウム等の不活性気体は混合気体として使用する。
【００１９】
図３Ｂはコンタクトホールを有する絶縁膜、ビットライン用の多結晶シリコンおよび第２シリサイドを順次的に形成する段階を示す。具体的には、前記図３Ａの結果物を有する半導体基板３０の上にCVD方法で絶縁膜を蒸着した後、この絶縁膜をパタニングしてゲート保護膜３８を形成する。以降、前記結果物の全面に周辺回路部位を示した図面に示されたようにコンタクトホール４１を有する層間絶縁膜４０を蒸着する。前記コンタクトホール４１は、前記第１シリサイド３６の上の一部分に形成される。引き続き、前記コンタクトホール４１の内壁にスペーサ４２を形成する。次の工程として、前記結果物を有する半導体基板の全面にりんドーピングされた多結晶シリコン膜４４を薄く蒸着する。これにより、前記コンタクトホール４１の底、すなわち、第１シリサイドの上にりんドーピングされた多結晶シリコン膜４４が薄く形成される。引き続き、前記コンタクトホール４１を埋込みながら前記多結晶シリコン膜４４の全面にりんドーピングされた第２シリサイド４６を形成する。以降、通常の方法でトランジスタを完成する。
【００２０】
図４Ａ〜図４Ｂは、従来の技術によるポリサイドと本発明によるポリサイドの形成後の内部の物理的状態を比較するために示した図面である。具体的には、図３Ｂの周辺回路部位を示す図面で点線円Ａで示された部分の内部の物理的状態について、従来の技術により形成した場合（図４Ａ）と本発明を使用して形成した場合（図４Ｂ）とを比較して示した図面である。従来の技術によって形成されたポリサイドの内部状態を示す図４Ａは、ゲート電極線やビットラインを形成するポリサイド構造で下部のりんドーピングされた多結晶シリコン膜５、１９は一般的なＣＭＯＳ工程を通しながら熱処理を受けることになり、この熱処理によって多結晶シリコン膜５、１９に注入されたりんがシリサイド１１、２１層へ外部拡散を起こして多結晶シリコン膜５、１９中のりんの濃度が減少することを示す。前記多結晶シリコン膜中のりんの減少すると、ゲート電極のスレショルド電圧の増加と飽和電流の減少をもたらすので望ましくない。
【００２１】
図４Ｂは本発明によって形成されたポリサイド構造を示す。具体的には、前記第１、第２シリサイド３６、４６がりんによってドーピングされていることにより、多結晶シリコン膜３４、４４のりんが次の工程の熱処理でこれ以上外部拡散を起さないことを示す。したがって、多結晶シリコン膜内のりんの濃度は変化されないことがわかる。
【００２２】
【発明の効果】
以上、本発明によるとシリサイド膜に直接導電性不純物をドーピングさせる。したがって、ドーピングされたシリサイド膜と接する多結晶シリコン膜内の導電性不純物がシリサイド膜へ拡散することを防げる。この結果として、多結晶シリコンで形成されたゲート電極の敷居電圧が増加することと飽和電流が減少することを抑制しうる。また、コンタクトホールで接触抵抗を低くして半導体装置の信頼性を向上させうる。
【００２３】
本発明は前記実施例に限定されなく、本発明の技術的思想内で当分野で通常の知識を有する者により多くの変形が可能であることは明白である。
【図面の簡単な説明】
【図１】従来の技術によって製造されたトランジスタを示す断面図であり、Ａはセルアレー部位を示し、Ｂは周辺回路部位を示す。
【図２】従来のポリシリコンおよびタングステンポリサイドよりなるゲートの敷居電圧と飽和電流値の比較を示した特性図である。
【図３】Ａ〜Ｃは、本発明の一実施例による半導体装置のトランジスタの製造方法を段階別に示した断面図である。
【図４】ポリサイド内部の物理的状態を示す模式的断面図であり、Ａは従来の技術により形成されたポリサイド内部の物理的状態を示し、Ｂは本発明の一実施例によって形成されたポリサイド内部の物理的状態を示す。
【図５】本発明の一実施例に使用した化学気相蒸着装置を示す断面図である。
【符号の説明】
３０      半導体基板
３１      フィールド酸化膜
３２      ゲート酸化膜
３４      ゲートポリシリコン
３５      ソース領域
３５ａ    ドレーン領域
３６      第１シリサイド（第１シリサイド膜）
３８      ゲート保護膜
４０      層間絶縁膜
４１      コンタクトホール
４２      スペーサ
４４      多結晶シリコン膜
４６      第２シリサイド（第２シリサイド膜）
【図１】
0003664793.tif 000003
【図２】
0003664793.tif 000004
【図３】
0003664793.tif 000005
【図４】
0003664793.tif 000006
【図５】
0003664793.tif 000007