(57)【特許請求の範囲】
【請求項１】
二つの端子間に複数の回路素子が接続され、入力される制御信号により前記両端子間の回路素子値を調整できる調整手段と、
入力信号が供給され、この入力信号のデータ値によってザッピング素子に電流を流しザッピング素子をヒュージングさせる、あるいは電流を流さずザッピング素子がヒュージングされないようにして、前記両端子間の回路素子値を調整するための制御信号を出力し、かつ前記ザッピング素子をヒュージングしようとする場合、正常にヒュージングが実行されたか否かを示すザッピング信号を出力する複数のザッピング回路と、
前記ザッピング回路から前記ザッピング信号が供給され、ザッピング素子のヒュージングが正常に行われた場合に、前記ザッピング回路に対する前記入力信号の入力を遮断するモニタ出力信号を出力する入力信号遮断手段とを具備し、
前記ザッピング回路は、
入力信号を反転させた信号によりザッピング素子のヒュージングの実行、不実行を制御する第１スイッチング制御手段と、
前記第１スイッチング制御手段の出力がロー論理値である時にはザッピング素子がヒュージングされてロー論理値を出力し、ハイ論理値である時にはザッピング素子がヒュージングされなくてハイ論理値を出力するザッピングブロックと、
入力信号を反転させた信号と前記モニタ出力信号の否定論理積を出力する第２ナンドゲート手段と、
前記ザッピングブロックの出力及び前記第２ナンドゲート手段の出力を受け入れて前記調整手段の回路素子値を特定な値にするように制御するための前記制御信号を出力する第２スイッチング制御手段と、
前記ザッピングブロックの出力及び前記第２ナンドゲート手段の出力を受け入れてザッピング素子のヒュージングの実行、不実行が正常に行われた時にはロー論理値を出力し、非正常に行われた時にはハイ論理値を出力する排他的論理和手段とを具備したことを特徴とする半導体集積回路の回路素子値調整回路。
【請求項２】
請求項１記載の半導体集積回路の回路素子値調整回路において、前記ザッピングブロックは、
前記第１スイッチング制御手段の出力がロー論理値である時オンされてザッピング素子に電流を流してザッピング素子をヒュージングさせ、ハイ論理値である時にはオフしてザッピング素子がヒュージングされないようにする第１スイッチング手段と、
ザッピング素子がヒュージングされた時、電圧をプルアップするためのプルアップ抵抗と、
ザッピング素子がヒュージングされた時にはロー論理値を出力し、ヒュージングされない時にはハイ論理値を出力するインバータ手段とを備えたことを特徴とする半導体集積回路の回路素子値調整回路。
【請求項３】
請求項２記載の半導体集積回路の回路素子値調整回路において、前記ザッピングブロックは、
前記第１スイッチング手段がオンされた時、電流がザッピング素子に流れるようにするバイポーラトランジスタをさらに具備したことを特徴とする半導体集積回路の回路素子値調整回路。
【請求項４】
請求項１記載の半導体集積回路の回路素子値調整回路において、前記第１スイッチング制御手段は否定論理積手段からなり、否定論理積手段の第１入力にはザッピングイネーブル信号が入力され、第２入力には入力信号を反転させた信号が入力され、第３入力には前記モニタ出力信号が入力されることを特徴とする半導体集積回路の回路素子値調整回路。
【請求項５】
請求項１記載の半導体集積回路の回路素子値調整回路において、前記第２スイッチング制御手段は論理積手段からなり、論理積手段の第１入力は前記ザッピングブロックの出力と接続され、第２入力は前記第２ナンドゲート手段の出力と接続されていることを特徴とする半導体集積回路の回路素子値調整回路。
【請求項６】
請求項２記載の半導体集積回路の回路素子値調整回路において、前記第１スイッチング手段はＰＭＯＳトランジスタからなることを特徴とする半導体集積回路の回路素子値調整回路。
【請求項７】
請求項２記載の半導体集積回路の回路素子値調整回路において、前記第１スイッチング手段はＣＭＯＳ伝送ゲートからなることを特徴とする半導体集積回路の回路素子値調整回路。
【請求項８】
請求項１記載の半導体集積回路の回路素子値調整回路において、前記調整手段は、複数の受動素子である抵抗と、この抵抗の各々に並列接続され、前記制御信号によりオンまたはオフされる第２スイッチング手段からなることを特徴とする半導体集積回路の回路素子値調整回路。
【請求項９】
請求項１記載の半導体集積回路の回路素子値調整回路において、前記調整手段は、複数の受動素子であるキャパシタと、このキャパシタの各々に並列に接続され、前記制御信号によりオンまたはオフされる第２スイッチング手段からなることを特徴とする半導体集積回路の回路素子値調整回路。
【請求項１０】
請求項１記載の半導体集積回路の回路素子値調整回路において、前記入力信号遮断手段は、
前記ザッピング信号によりザッピング素子のヒュージングの実行、不実行を制御する第３スイッチング制御手段と、
前記第３スイッチング制御手段の出力がロー論理値である時にはザッピング素子がヒュージングされてロー論理値を出力し、ハイ論理値である時にはザッピング素子がヒュージングされなくてハイ論理値を出力するザッピングブロックとを備えたことを特徴とする半導体集積回路の回路素子調整回路。
【請求項１１】
請求項１０記載の半導体集積回路の回路素子値調整回路において、前記ザッピングブロックは、
前記第３スイッチング制御手段の出力がロー論理値である時オンされてザッピング素子に電流を流してザッピング素子をヒュージングさせ、ハイ論理値である時オフされてザッピング素子がヒュージングされないようにする第３スイッチング手段と、
ザッピング素子がヒュージングされた時、電圧をプルアップするためのプルアップ抵抗と、
ザッピング素子がヒュージングされた時にはロー論理値を出力し、ヒュージングされない時にはハイ論理値を出力するインバータ手段とを備えたことを特徴とする半導体集積回路の回路素子値調整回路。
【請求項１２】
請求項１１記載の半導体集積回路の回路素子値調整回路において、前記ザッピングブロックは、前記第３スイッチング手段がオンされた時、電流をザッピング素子に流すようにするバイポーラトランジスタを備えたことを特徴とする半導体集積回路の回路素子値調整回路。
【請求項１３】
請求項１０記載の半導体集積回路の回路素子値調整回路において、前記第３スイッチング制御手段は、
複数の前記ザッピング回路から複数の前記ザッピング信号を受け入れて、これらの否定論理和を出力する否定論理和手段と、
前記否定論理和手段の出力と前記ザッピングイネーブル信号が入力され、これらの否定論理積を出力する第３ナンドゲートからなることを特徴とする半導体集積回路の回路素子値調整回路。
【請求項１４】
請求項１１記載の半導体集積回路の回路素子値調整回路において、前記第３スイッチング手段はＰＭＯＳトランジスタからなることを特徴とする半導体集積回路の回路素子値調整回路。
【請求項１５】
請求項１１記載の半導体集積回路の回路素子値調整回路において、前記第３スイッチング手段はＣＭＯＳ伝送ゲートからなることを特徴とする半導体集積回路の回路素子値調整回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路の回路素子値調整回路に関するもので、詳しくは一定電流を流すと溶ける素子であるザッピング素子を利用して抵抗などの受動素子値を使用者が希望する特定の値に調整する回路素子値調整回路に関する。
【０００２】
【従来の技術】
精密で特定な値が要求される受動素子を含む半導体集積回路を設計する時、各受動素子を特定な値に調整するためにメタル、ポリシリコンまたはツェナダイオードなどをザッピング素子として使用する。
図２はザッピング素子を使用してＸ−Ｙ端子間の抵抗値を入力信号によって調整できる従来の回路素子値調整回路を示す。この回路素子値調整回路は、入力信号Ａ１〜Ａｎによって多数のザッピング素子Ｚ１〜Ｚｎの選択的なヒュージング（溶断）を実行した後、入力信号Ａ１〜Ａｎの入力を入力遮断信号ＬＯＣＫによって遮断する入力信号遮断回路１０と、ザッピングイネーブル信号ＥＮが供給された状態で入力信号Ａ１〜Ａｎによってスイッチング手段Ｓ３１〜Ｓ３ｎを制御してザッピング素子Ｚ１〜Ｚｎの選択的なヒュージングを実行するザッピング回路２０と、Ｘ−Ｙ端子間の多数の抵抗Ｒ１１〜Ｒ１ｎとこの抵抗Ｒ１１〜Ｒ１ｎの各々に並列接続された多数のスイッチング手段Ｓ４１〜Ｓ４ｎでなるインピーダンス調整回路３０とによって構成されており、入力信号遮断回路１０はスイッチング手段Ｓ５１とザッピング素子Ｚ２１を有する。
【０００３】
このような回路素子値調整回路は、ザッピングイネーブル信号ＥＮがハイ論理値を持つ時、入力信号Ａ１〜Ａｎによってスイッチング手段Ｓ３１〜Ｓ３ｎを制御してザッピング素子Ｚ１〜Ｚｎの選択的なヒュージングが実行される。すると、その選択的ヒュージングに対応してスイッチング手段Ｓ４１〜Ｓ４ｎがオン、オフ制御され、オン状態のスイッチング手段Ｓ４１〜Ｓ４ｎによっては抵抗Ｒ１１〜Ｒ１ｎが短絡され、オフ状態のスイング手段Ｓ４１〜Ｓ４ｎによっては抵抗Ｒ１１〜Ｒ１ｎが動作状態となり、Ｘ−Ｙ端子間に使用者が希望する特定の最適な抵抗値を得ることができる。その後は、入力遮断信号ＬＯＣＫによってスイッチング手段Ｓ５１をオンしてザッピング素子Ｚ２１をヒュージングすることにより、入力信号Ａ１〜Ａｎがザッピング回路２０に入力することを禁止し、誤動作を防止する。
【０００４】
【発明が解決しようとする課題】
しかるに、上記のような従来の半導体集積回路の回路素子値調整回路では、ヒュージングを実行した後、ヒュージングが正常に実行されたかどうかを確認するために別途のテストを行わなければならず、かつヒュージングが正常に実行されたことを確認した後、ノイズによるザッピング回路２０の誤動作を防止するために別途の入力遮断信号ＬＯＣＫを必ず供給しなければならないという問題点があった。
【０００５】
【課題を解決するための手段】
本発明は上述の課題を解決するために、二つの端子間に複数の回路素子が接続され、入力される制御信号により前記両端子間の回路素子値を調整できる調整手段と、入力信号を反転させた信号が供給され、入力信号のデータ値によってザッピング素子に電流を流しザッピング素子をヒュージングさせる、あるいは電流を流さずザッピング素子がヒュージングされないようにして、前記両端子間の回路素子値を調整するための制御信号を出力し、かつ前記ザッピング素子をヒュージングしようとする場合、正常にヒュージングが実行されたか否かを示すザッピング信号を出力する複数のザッピング回路と、このザッピング回路から前記ザッピング信号が供給され、ザッピング素子のヒュージングが正常に行われた場合に、前記ザッピング回路に対する前記入力信号の入力を遮断するモニタ出力信号を出力する入力信号遮断手段とを具備した半導体集積回路の回路素子値調整回路とする。
【０００６】
【発明の実施の形態】
次に添付図面を参照して本発明による半導体集積回路の回路素子値調整回路の実施の形態を詳細に説明する。図１は本発明の実施の形態を示す回路図でる。この半導体集積回路の回路素子値調整回路は、複数のザッピング回路１００，２００…３００と、インピーダンス調整回路（調整手段）５００と、入力信号遮断回路（入力信号遮断手段）４００からなる。インピーダンス調整回路５００は、Ｘ−Ｙ端子間に直列接続された回路素子である複数の抵抗Ｒ１，Ｒ２…Ｒｎと、この抵抗Ｒ１，Ｒ２…Ｒｎの各々に並列接続された複数のスイッチング手段（第２スイッチング手段）Ｓ２１，Ｓ２２…Ｓ２ｎからなる。抵抗とスイッチング手段の並列回路からなるインピーダンス回路５１０，５２０…５３０はザッピング回路１００，２００…３００の各々に対応して設けられている。
【０００７】
ザッピング回路１００，２００…３００の各々には、ザッピングイネーブル信号ＥＮと入力信号Ａ１〜Ａｎのうち１つとモニタ出力信号ＭＯＮＢが供給される。ただし、入力信号Ａ１〜Ａｎは第２インバータ１８０で反転されて供給される。このザッピング回路１００，２００…３００は、入力信号をそのまま直接的に出力するような制御信号を発生させる。また、ザッピング回路１００，２００…３００は、入力信号のデータ値によりザッピング素子１３０のヒュージングを実行して、あるいは実行しないでそれらの結果に基づく制御信号を発生させる。さらに、ザッピング回路１００，２００…３００は、前記ヒュージングが正常に行われたか否かを表わすザッピング信号Ｍ１，Ｍ２…Ｍｎを発生させる。ここで、上記２つの制御信号は第１制御信号Ｂ１，Ｂ２…Ｂｎとして同一出力端から出力され、ザッピング回路１００，２００…３００の各々に対応するインピーダンス回路５１０，５２０…５３０のスイッチング手段Ｓ２１〜２ｎを制御する。
【０００８】
ザッピング信号Ｍ１〜Ｍｎは入力信号遮断回路４００に供給される。この入力信号遮断回路４００は、ザッピング信号Ｍ１〜Ｍｎからすべてのヒュージングが正常に行われたか否かを判断してその結果を表わすモニタ出力信号ＭＯＮＢを発生させる。このモニタ出力信号ＭＯＮＢは、ザッピング回路１００，２００…３００に対する入力信号Ａ１〜Ａｎの入力を禁止するために、これらザッピング回路１００，２００…３００に供給される。
【０００９】
ザッピング回路１００，２００…３００はすべて同一構成である。そこで、ザッピング回路１００（以下第１ザッピング回路という）を例にとってザッピング回路の詳細を説明する。第１ザッピング回路１００は、ザッピング素子１３０を有するザッピングブロック１１０と、ザッピングブロック１１０のザッピング素子１３０を制御する第１スイッチング制御手段である第１ナンドゲート（否定論理積手段）１４０と、第２ナンドゲート手段である第２ナンドゲート１５０と、インピーダンス回路５１０のスイッチング手段Ｓ２１を制御するための第１制御信号Ｂ１を出力する第２スイッチング制御手段としての第１アンドゲート（論理積手段）１６０と、ヒュージングが正常に実行されたか否かを表わすザッピング信号Ｍ１を出力する第１排他的論理和回路（排他的論理和手段）１７０からなっている。
【００１０】
前記ザッピングブロック１１０は、第１ナンドゲート１４０の論理値によりオンまたはオフされる第１スイッチング手段Ｓ１と、第１スイッチング手段Ｓ１と直列に接続された抵抗Ｒ１２と、第１スイッチング手段Ｓ１がオフした場合にはヒュージングが行われず、第１スイッチング手段Ｓ１がオンした場合にはヒュージングが行われるザッピング素子１３０と、このザッピング素子１３０をヒュージングしようとする場合、短い時間にヒュージングが行われるようにザッピング素子１３０のヒュージング駆動電流を増加させるためのバイポーラトランジスタＱ１と、ザッピング素子１３０がヒュージングされた場合には供給電圧ＶＤＤによりプルアップするためのプルアップ抵抗Ｒ１１と、ザッピング素子１３０がヒュージングされた場合にはロー論理値を出力し、ヒュージングされなかった場合にはハイ論理値を出力する第１インバータ（インバータ手段）１２０からなっている。
【００１１】
このような第１ザッピング回路１００において、第１スイッチング制御手段である第１ナンドゲート１４０の第１入力はザッピングイネーブル信号ＥＮと接続されており、第２入力は入力信号Ａ１を反転させる第２インバータ１８０の出力と接続されており、第３入力は入力信号遮断回路４００の出力であるモニタ出力信号ＭＯＮＢと接続されている。一方、第２ナンドゲート１５０の第１入力は第２インバータ１８０の出力と接続されており、第２入力はモニタ出力信号ＭＯＮＢと接続されている。第２ナンドゲート１５０の出力は第２スイッチング制御手段である第１アンドゲート１６０の第１入力及び第１排他的論理和回路１７０の第１入力と接続されている。第１アンドゲート１６０の他の入力と第１排他的論理和回路１７０の他の入力は第１インバータ１２０の出力と接続されている。
【００１２】
入力信号遮断回路４００は、ザッピング回路のザッピングブロック１１０と同一の構成を持つザッピングブロック４１０と、ザッピングブロック４１０の第３スイッチング手段Ｓ３のオンまたはオフを制御するためのスイッチング制御手段（第３スイッチング制御手段）４４０からなっている。スイッチング制御手段４４０は第３ナンドゲート４４１と第１ノアゲート（否定論理和手段）４４２からなっており、第３ナンドゲート４４１の一つの入力はザッピングイネーブル信号ＥＮと接続されており、他の入力は第１ノアゲート４４２の出力と接続されている。第１ノアゲート４４２の入力は多数のザッピング回路１００，２００…３００の出力であるザッピング信号Ｍ１〜Ｍｎと各々接続されている。ザッピングブロック４１０は上述のようにザッピング回路のザッピングブロック１１０と同一であり、ザッピングブロック１１０の第１入力スイッチング手段Ｓ１に対応する第３スイッチング手段Ｓ３、ザッピングブロック１１０のバイポーラトランジスタＱ１に対応するバイポーラトランジスタＱ２、ザッピングブロック１１０の抵抗Ｒ１２に対応する抵抗Ｒ１４、ザッピングブロック１１０のプルアップ抵抗Ｒ１１に対応するプルアップ抵抗Ｒ１３、ザッピングブロック１１０のザッピング素子１３０に対応するザッピング素子４３０、ザッピングブロック１１０の第１インバータ１２０に対応する第３インバータ（インバータ手段）４２０からなる。
【００１３】
なお、このような本発明の実施の形態でザッピングブロック１１０の第１スイッチング手段Ｓ１とザッピングブロック４１０の第３スイッチング手段Ｓ３はＰＭＯＳトランジスタで実現されているが、これらをＣＭＯＳ伝送ゲートで実現することもできる。
【００１４】
以上のように構成された図１の回路の動作を説明する。複数のザッピング回路１００，２００…３００は同一の構成なので、第１ザッピング回路１００の動作だけを説明する。
図１の回路では、スイッチング手段Ｓ２１〜Ｓ２ｎのうち任意のスイッチング手段をオンして抵抗Ｒ１〜Ｒｎのうち任意の抵抗を短絡することと、任意のスイッチング手段をオフして任意の抵抗を動作状態とすることで、Ｘ−Ｙ端子間に使用者が希望する最適のインピーダンス値が得られるが、まず最初にその最適のインピーダンス値が得られる入力信号Ａ１〜Ａｎの内容（データ値）を探す作業をする。その場合は、ザッピングイネーブル信号ＥＮをロー論理値とする。すると、第１ナンドゲート１４０の出力がハイ論理値となり、第１スイッチング手段Ｓ１がオフされザッピング素子１３０のヒュージングが実行されないので、第１インバータ１２０の出力はハイ論理値となる。また、この時、第２ナンドゲート１５０の第２入力に入力されるモニタ出力信号ＭＯＮＢはハイ論理値である。したがって、入力信号Ａ１のデータ値（ハイ論理値かロー論理値か）が第２インバータ１８０、第２ナンドゲート１５０、第１アンドゲート１６０を介してそのまま第１制御信号Ｂ１のデータ値として出力され、入力信号Ａ１のデータ値で直接スイッチング手段Ｓ２１を制御できる。このようにザッピングイネーブル信号ＥＮがロー論理値のときは、入力信号Ａ１〜Ａｎによって直接スイッチング手段Ｓ２１〜Ｓ２ｎを制御してＸ−Ｙ端子間のインピーダンス値を制御でき、この作業から希望の最適なインピーダンス値が得られる入力信号Ａ１〜Ａｎのデータ値を探し出す。
【００１５】
入力信号Ａ１〜Ａｎのデータ値が決定したら、次にそれらの入力信号Ａ１〜Ａｎでザッピング回路１００，２００…３００のザッピング素子１３０のヒュージングの実行、不実行を行って、今度はザッピング素子１３０のヒュージングの結果に基づく第１制御信号Ｂ１〜Ｂｎでスイッチング手段Ｓ２１〜Ｓ２ｎを制御してＸ−Ｙ端子間に特定のインピーダンス値を得る。その場合は、ザッピングイネーブル信号ＥＮをハイ論理値とする。この時、モニタ出力信号ＭＯＮＢはやはりハイ論理値である。したがって、ザッピング素子１３０のヒュージングを実行するために、かつスイッチング手段Ｓ２１をオンさせるためにいま入力信号Ａ１がロー論理値であれば第１ナンドゲート１４０の出力がロー論理値となり、第１スイッチング手段Ｓ１がオンし、バイポーラトランジスタＱ１を介してザッピング素子１３０に電流が流れ、ザッピング素子１３０がヒュージングされる。そして、ザッピング素子１３０がヒュージングされると、第１インバータ１２０の出力がロー論理値となり、第１アンドゲート１６０の出力もロー論理値となり、スイッチング手段Ｓ２１がオンし、抵抗Ｒ１が短絡される。
【００１６】
一方、ザッピング素子１３０のヒュージングを行わず、かつスイッチング手段Ｓ２１をオフさせるためにいま入力信号Ａ１がハイ論理値であれば、第１ナンドゲート１４０の出力がハイ論理値となり、第１スイッチング手段Ｓ１がオフし、バイポーラトランジスタＱ１もオフしてザッピング素子１３０に電流が流れず、ザッピング素子１３０がヒュージングされない。そして、ザッピング素子１３０がヒュージングされなければ、第１インバータ１２０の出力がハイ論理値となり、第１アンドゲート１６０の出力もハイ論理値となり、スイッチング手段Ｓ２１がオフし、抵抗Ｒ１が動作状態となる。
【００１７】
このようにザッピングイネーブル信号ＥＮがハイ論理値になると、最初に決定した入力信号Ａ１〜Ａｎの内容でザッピング回路１００，２００…３００のザッピング素子１３０のヒュージングの実行、不実行を行って、その結果に基づく第１制御信号Ｂ１〜Ｂｎでスイッチング手段Ｓ２１〜Ｓ２ｎを制御してＸ−Ｙ端子間に希望のインピーダンス値を得ることができる。なお、ザッピング素子１３０のヒュージングを実行する際、バイポーラトランジスタＱ１があると、ザッピング素子１３０に大きな電流が流れてザッピング素子１３０のヒュージングが容易になる。すなわち、第１スイッチング手段Ｓ１がオンした時、これを直列に接続された抵抗Ｒ１２を流れる電流をＩだとすると、バイポーラトランジスタＱ１によって供給電圧ＶＤＤからザッピング素子１３０に流れる電流はバイポーラトランジスタＱ１の伝送率をβだとすると、βＩの大きな電流となる。これによりザッピング素子１３０のヒュージングが容易になる。
【００１８】
ザッピング素子１３０のヒュージングを実行するために入力信号Ａ１のデータ値がロー論理値であって、正常にヒュージングが行われた場合には、第１排他的論理和回路１７０の一対の入力が共にロー論理値となり、出力もロー論理値となる。また、ザッピング素子１３０のヒュージングを行わないために入力信号Ａ１のデータ値がハイ論理値であって、ヒュージングが行われなかった場合には、第１排他的論理和回路１７０の一対の入力が共にハイ論理値となり、出力がロー論理値となる。このようにザッピング素子１３０のヒュージングの実行、不実行が正常に行われた場合には、ザッピング回路１００，２００…３００のすべてからロー論理値のザッピング信号Ｍ１〜Ｍｎが出力される。
【００１９】
そして、すべてがロー論理値のザッピング信号Ｍ１〜Ｍｎが入力信号遮断回路４００に入力されると、第１ノアゲート４４２の出力がハイ論理値、第３ナンドゲート４４１の出力がロー論理値となり、第３スイッチング手段Ｓ３がオンするのでバイポーラトランジスタＱ２を介してザッピング素子４３０に電流が流れ、ザッピング素子４３０がヒュージングされる。そして、このザッピング素子４３０がヒュージングされると、第３インバータ４２０を介して出力されるモニタ出力信号ＭＯＮＢがロー論理値になる。そしてこのモニタ出力信号ＭＯＮＢがロー論理値となると、第１ナンドゲート１４０の出力がハイ論理値となるので、以後、入力信号Ａ１〜Ａｎでザッピング素子１３０が不必要にヒュージングされることは防止される。また、第２ナンドゲート１５０の出力もハイ論理値に固定されるので、第２ナンドゲート１５０、第１アンドゲート１６０の経路での入力信号Ａ１〜Ａｎの影響もなくなる。
【００２０】
一方、前述のヒュージングの実行、不実行の動作で、それらが正常に行われなかったときは、ザッピング信号Ｍ１〜Ｍｎのいずれかがハイ論理値で、その結果としてモニタ出力信号ＭＯＮＢがハイ論理値を維持するので、使用者はヒュージングが正常に行われなかったことが分るし、正常なヒュージングが実行されるように再びヒュージングを実行することができる。
【００２１】
なお、上記の実施の形態では、回路素子として抵抗を使用し、Ｘ−Ｙ端子間のインピーダンス値を最適値にする場合を示したが、回路素子をキャパシタとして容量値を最適値とすることもできる。
【００２２】
【発明の効果】
このように本発明の半導体集積回路の回路素子値調整回路によれば、ヒュージングが正常に実行されたかどうかを内部回路で自ら確認して、ヒュージングが正常に実行された場合は、それ以上ヒュージングが実行されないように入力信号を遮断することができるので、別途の入力遮断信号が要らなくなり、かつ使用者はヒュージングの正常動作を確認するための別途のテストを行う必要がなくなる。
【図面の簡単な説明】
【図１】図１は本発明による半導体集積回路の回路素子値調整回路の実施の形態を示す回路図。
【図２】図２は従来の半導体集積回路の回路素子値調整回路を示す回路図。
【符号の説明】
１００，２００，３００    ザッピング回路
１１０    ザッピングブロック
１２０，１８０，４２０    第１、第２、第３インバータ
１４０，１５０    第１、第２ナンドゲート
Ｓ１，Ｓ３    第１、第３スイッチング手段
Ｒ１２，Ｒ１４    抵抗
Ｑ１，Ｑ２    バイポーラトランジスタ
１３０，４３０    ザッピング素子
Ｒ１１，Ｒ１３    プルアップ抵抗
１６０    第１アンドゲート
１７０    第１排他的論理和回路
５００    インピーダンス調整回路
５１０，５２０，５３０    インピーダンス回路
Ｓ２１〜Ｓ２ｎ    スイッチング手段
Ｒ１〜Ｒｎ    抵抗
【図１】
0003633110.tif 000002
【図２】
0003633110.tif 000003