(57)【特許請求の範囲】
【請求項１】
入力電圧に応じて遅延量が制御され、互いに同じ特性を有する奇数個のインバータがリング状に接続され、初段のインバータの入力に対する最終段のインバータの出力の遅延量がクロックの１／２周期分となるリングオシレータと、
上記各インバータの出力端子に現れる順次遅延されたクロックが夫々供給され、入力される選択信号に応じて、供給されたクロックのうちの１つを選択的に取り出すクロック選択回路とを備え、
上記クロック選択回路は、上記選択信号によって選択される遅延量の単調増加に対応して、先ず偶数番目のインバータの出力端子に現れるクロックのうちの１つが順次選択され、次に奇数番目のインバータの出力端子に現れるクロックのうちの１つが順次選択されることによって順次遅延された遅延位相クロックを出力することを特徴とする電圧制御発振器。
【請求項２】
入力電圧に応じて遅延量が制御され、互いに同じ特性を有する奇数個のインバータがリング状に接続され、初段のインバータの入力に対する最終段のインバータの出力の遅延量がクロックの１／２周期分となるリングオシレータと、
上記各インバータの出力端子に現れる順次遅延されたクロックが夫々供給され、選択信号に応じて、供給されたクロックのうちの１つを選択的に取り出すクロック選択回路とを備え、
上記選択信号は、ディスクに対する試し書きの結果に応じて決定される遅延量に対応して生成されるものであって、
上記クロック選択回路は、上記選択信号によって選択される遅延量の単調増加に対応して、先ず偶数番目のインバータの出力端子に現れるクロックのうちの１つが順次選択され、次に奇数番目のインバータの出力端子に現れるクロックのうちの１つが順次選択されることによって順次遅延された遅延位相クロックを出力するものであり、
上記選択信号によって上記クロック選択回路から発生される順次遅延された遅延位相クロックのうちの１つが選択されることを特徴とするディスク装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、電圧制御発振器に関し、特に光磁気ディスク装置にデータを正確に記録等する為に有用な遅延されたデータクロックの生成に最適な任意の遅延位相クロックを出力可能な電圧制御発振器に関する。
【０００２】
【従来の技術】
光磁気ディスク装置に高密度にデータを記録する方法として、磁界変調・レーザパルス照射による方法が知られている。この方法では、照射レーザパルスの発光のタイミングによりディスク上の記録ピットの位置が定まる。
【０００３】
サンプルサーボ方式など外部クロックであるデータクロックを用いて光磁気ディスク上にデータを記録する際、ディスクフォーマット上の正確な位置に記録する為に、データクロックに正確な遅延位相を与えてレーザパルスの発光位置を設定する必要がある。また、磁界変調データも、レーザ発光のタイミングに合わせて位相設定を行う必要がある。
【０００４】
これらの位相設定の際には、ディスクの熱応答による記録ピットの補正やレーザ駆動回路の遅延等の回路特性の補正の為に、任意に設定が可能なディレーラインが求められている。更に、光磁気ディスク使用時のディスク温度など環境要因の変化に対する補正などを考慮すると、このような任意に位相設定が可能なディレーラインは必須なものとなる。
更に、データ記録時の取り残しを、データ再生時に補正する必要も生じる。
【０００５】
このようなデータクロックに対して与える遅延位相は、必要とする補正量が大きい場合を考慮すると、データクロックの１周期分までの範囲をカバーする必要がある。即ち、データクロック１周期ｔを、必要とする位相分解能に基づきＮで分割した約ｔ／Ｎずつ順次位相の遅延した複数個の一連のデータクロックの中から、任意に選択が可能なディレーラインが望まれる。
【０００６】
（従来の回路構成例（１））
ここで、複数個の遅延素子を直列に接続して、夫々の遅延素子からの出力ｄを任意に選択することにより、所望の遅延位相のデータクロックＤdck を得るディレーラインが考えられる。
この場合、図１に示すように、ディレーライン１０は、複数個の遅延素子ＤＬ1 ，ＤＬ2 ，ＤＬ3 ，…，ＤＬ15と、データクロック選択回路（１６者択一）２とを備えている。この遅延素子列の初段遅延素子ＤＬ1 に対し、データクロックＤckが供給される。
【０００７】
この選択回路２は、順次遅延された複数個のデータクロックｄ0，ｄ1，ｄ2，…，ｄ14，ｄ15の中から、４ビットのデータクロック選択信号Ｓelにより特定の１つを選び出し遅延位相データクロックＤdckとして出力するマルチプレクサ機能を有する。選択信号Ｓelは、光磁気ディスク４４（図５）の内周付近に設けられている試し書き領域に対する試し書きの結果に応じて、その光磁気ディスク４４に適合した遅延量が決定され、その遅延量に対応した信号として生成されている。
図１に示す従来の回路例（１）では、後述する様な温度等の環境要因による各遅延素子の遅延量変化の累積が問題になる。
【０００８】
（従来の回路構成例（２））
次に、この環境要因による各遅延素子の遅延量変化の累積の問題を解決した、内部にＰＬＬを持つディレーラインが考えられる。図２に示すように、複数個の遅延量可変な遅延素子ＤＬ1 〜Ｄ16と、ＰＬＬを利用した位相を合わせ手段と、任意の段の遅延素子の出力クロックｄを選択的に取り出すデータクロック選択回路２とを備えるディレーライン２０である。この遅延素子列の初段遅延素子ＤＬ1 に対し、データクロックＤckが供給される。
【０００９】
位相合わせ手段として、位相比較器（ＰＣ）１２、ループフィルタ（ＬＰＦ）１４及び電圧制御部（ＶＣ）１６を有する。
このディレーライン２０の構成によれば、位相合わせ手段を有しているので、初段入力クロックｄ0 と最終段出力クロックｄ16との位相が常時一致し、遅延素子ＤＬの温度等の環境要因の変化による遅延量の変化が補償される。
【００１０】
【発明が解決しようとする課題】
図１に示すディレーライン１０では、遅延素子の温度変化等の環境要因による遅延量の変化を補償することは出来ない為、遅延されたデータクロックの位相が設定値から異なってしまう。即ち、各遅延素子ＤＬ1 〜ＤＬ15の遅延量の変化が累積されるという問題点がある。図１の場合、仮に各遅延素子の温度特性が±１ [  nsec] あるとすると、最終の１５段ＤＬ15まで通った出力データロックｄ15は、設定値に対して最大で±１５[nsec]のズレとなる。
【００１１】
図２に示すディレーライン２０では、このデレーライン２０が使用される光磁気ディスク装置全体を考慮すると、一般にその前段には図３に示すようなＰＬＬ回路２２が有る為、このＰＬＬ回路２２と（内部にＰＬＬを持った）ディレーライン２０（図２）との実質的に似たようなブロックが２系統となり重複し、回路規模が大きくなる。
【００１２】
【課題を解決するための手段】
例えば、図６によれば、この発明に係る遅延位相クロックを出力する電圧制御発振器８０は、入力電圧に応じて遅延量が制御され、互いに同じ特性を有する奇数個NのインバータＩｎｖ１〜ＩｎｖＮがリング状に接続され、初段のインバータＩｎｖ１の入力ｄ０に対する最終段のインバータＩｎｖＮの出力ｄＮの遅延量がクロックＤｃｋの１／２周期分となるリングオシレータ８０と、各インバータの出力端子に現れる順次遅延されたクロックｄ１〜ｄ１５（ｄ＝０）が夫々供給され、入力される選択信号ｓｅｌに応じて、供給されたクロックのうちの１つを選択的に取り出すクロック選択回路９０とを備え、クロック選択回路９０は、選択信号ｓｅｌによって選択される遅延量の単調増加に対応して、先ず偶数番目（即ち、第２、４，６、・・・、N−１番目）のインバータの出力端子に現れるクロックｄ２、ｄ４，ｄ６、・・・、ｄN−１のうちの１つが順次選択され、次に奇数番目（即ち、第１、３，５、・・・、N番目）のインバータの出力端子に現れるクロックｄ１、ｄ３，ｄ５、・・・、ｄNのうちの１つが順次選択されることによって順次遅延された遅延位相クロックを出力する。
【００１３】
また、例えば、図６によれば、この発明に係る遅延位相クロックを出力する電圧制御発振器８０を用いてディスク４４にデータを記録するディスク装置は、入力電圧に応じて遅延量が制御され、互いに同じ特性を有する奇数個NのインバータＩｎｖ１〜ＩｎｖＮがリング状に接続され、初段のインバータＩｎｖ１の入力ｄ０に対する最終段のインバータＩｎｖＮの出力ｄＮの遅延量がクロックＤｃｋの１／２周期分となるリングオシレータ８０と、各インバータの出力端子に現れる順次遅延されたクロックｄ１〜ｄ１５（ｄ＝０）が夫々供給され、選択信号ｓｅｌに応じて、供給されたクロックのうちの１つを選択的に取り出すクロック選択回路９０とを備え、選択信号ｓｅｌは、ディスクに対する試し書きの結果に応じて決定される遅延量に対応して生成されるものであって、クロック選択回路９０は、選択信号ｓｅｌによって選択される遅延量の単調増加に対応して、先ず偶数番目（即ち、第２、４，６、・・・、N−１番目）のインバータの出力端子に現れるクロックｄ２、ｄ４，ｄ６、・・・、ｄN−１のうちの１つが順次選択され、次に奇数番目（即ち、第１、３，５、・・・、N番目）のインバータの出力端子に現れるクロックｄ１、ｄ３，ｄ５、・・・、ｄNのうちの１つが順次選択されることによって順次遅延された遅延位相クロックを出力するものであり、選択信号ｓｅｌによってクロック選択回路９０から発生される順次遅延された遅延位相クロックのうちの１つが選択される。
【００１４】
【作用】
この発明に係る任意の遅延位相クロックを出力可能な電圧制御発振器は、リングオシレータを形成する遅延素子の入力電圧を調節することにより遅延量を制御して、最終のＮ番目遅延素子の出力をリング状に初段遅延素子の入力とすることにより、各遅延素子の出力クロックからクロック１周期分の範囲で順次遅延した出力が得られる。
【００１５】
この出力を、選択回路により、選択信号に応じて選択して出力することにより、任意所望の遅延位相クロックが得られる。
【００１６】
【実施例】
以下に、図面を参照してこの発明に係る任意の遅延位相クロックを出力可能な電圧制御発振器の一実施例について詳細に説明する。
【００１７】
［光磁気ディスク装置の回路構成］
図５を用いて、この発明に係る任意の遅延位相クロックを出力可能な発振器（ＯＳＣ）１００が使用される光磁気ディスク装置６２の関連部分に付いて簡単に説明する。符号４２はスピンドルモータであり、光磁気ディスク４４はこのスピンドルモータ４２によって角速度一定（ＣＡＶ）で回転駆動される。光磁気ディスク４４のサーボ方式としては、周知のサンプルサーボ方式が採用されている。
【００１８】
光磁気ディスク４４のサーボエリアにプリフォーマットされているクロックピットから光学ヘッド４８によって再生される基準クロック信号Ｒef clkは、ＲＦアンプ５０及び再生信号処理回路５２の回路を介して、この発明に係る任意の遅延位相クロックを出力可能な発振器（ＯＳＣ）１００を内蔵するＰＬＬ回路５４に供給される。
後で詳述するように、このＰＬＬ回路５４に於いては、クロックピットからの基準信号Ｒef clkに同期したデータクロックＤckが生成され、更に任意の遅延位相クロックを出力可能な発振器（ＯＳＣ）１００の部分でこのデータクロックＤckから任意所定の遅延されたデータクロックＤdck が形成され出力されて、プリエンコーダ４６に供給される。
【００１９】
一方、ホストコンピュータ（図示せず。）からの記録データ（ＮＲＺデータ）Ｄinが、プリエンコーダ４６に供給されている。
こうして、ＰＬＬ回路５４よりプリエンコーダ４６に供給される所定の遅延されたデータクロックＤdck に同期して、記録データＤinがＮＲＺＩ系列のデータに変調される。
【００２０】
プリエンコーダ４６より出力されるこの変調データは、磁気ヘッド駆動回路５６に供給される。そして、外部磁界発生用の磁気ヘッド５８より変調データに対応した磁界が発生され、光学ヘッド４８からのレーザビームとの共働により光磁気ディスク４４に変調データがピットとして記録される。
【００２１】
この場合、レーザ駆動回路６０にも、ＰＬＬ回路１２より出力される所定の遅延されたデータクロックＤdck が供給されている。そして、光学ヘッド４８より光磁気ディスク４４に対するレーザビームの照射がこの所定の遅延されたデータク  ロックＤdck に同期して、間欠的に行われる。こうして、連続的なレーザビーム照射の場合に比較して、記録ピットはきれいである。なぜならば磁界データの過渡状態（不安定、グレーな状態）においては熱記録（光磁気記録）が行われないからである。
なお、サーボバイトの部分では、レーザビームの照射は連続的に行われ、クロックピットやウォブルピットから再生される基準信号Ｒef clkが良好に得られるようにされる。
【００２２】
光磁気ディスク装置６２のその他の部分は、この発明に係る任意の遅延位相クロックを出力可能な電圧制御発振器１００の理解には不要な為、省略する。
この発明は、上述のような光ディスク装置６２に最適な任意の遅延位相クロックを出力可能な電圧制御発振器１００を提供するものである。
【００２３】
［この発明に係る任意の遅延位相クロックを出力可能な電圧制御発振器］
この発明の特徴・利点は、図３と図４との比較から、容易に理解される。
図３で示すように従来技術では、クロックピットより再生される基準信号Ｒef clkが、破線枠のＰＬＬ回路２２とディレーライン２０の直列回路に供給される。このＰＬＬ回路２２では、位相比較器（ＰＣ）２４、ループフィルタ（ＬＰＦ）２６、電圧制御部（ＶＣ）２８及び発振器（ＯSC）４０が直列に接続され、発振器３０の出力を分周器（１／ｍ）３２を介して位相比較器２４に帰還して、ＰＬＬ（フェーズ・ロック・ループ）作用により、入力基準信号Ｒef clkの周期の１／ｍの周期のデータクロックＤckを生成する（図８のＲef clkとＤck）。
【００２４】
次に、このデータクロックＤckが供給されるディレーライン２０も、その内部には図２を用いて説明した様に内部にＰＬＬを有している。従って、図２で示す位相比較器（ＰＣ）１２、ループフィルタ（ＬＰＦ）１４及び電圧制御部（ＶＣ）１６は、図３のＰＬＬ回路の位相比較器（ＰＣ）２４、ループフィルタ（ＬＰＦ）２６及び電圧制御部（ＶＣ）２８と実質的に同じものとなり重複している。
【００２５】
そこで図４に示すように、この発明に係る任意の遅延位相クロックを出力可能な電圧制御発振器１００は、従来の図３の発振器３０とディレーライン２０を兼ね備えた機能を奏し、こうして上述の様な回路の重複を回避し、回路規模の簡素化・縮小を図っている。
従って、この発明に係る任意の遅延位相クロックを出力可能な電圧制御発振器１００は、全体として、電圧制御部２８から各遅延素子に対する遅延量制御用電圧が供給され、最終段遅延素子から遅延されたデータクロックＤckを分周器（１／ｍ）３２へＰＬＬ作用の為に供給すると共に、任意所定の遅延されたデータクロックＤdck を出力する。
この発明に係る任意の遅延位相クロックを出力可能な電圧制御発振器１００の具体的な回路構成は、図６に示すように、リングオシレータ８０とデータクロック選択回路９０からなる。複数段の遅延素子Ｉnvをリング状に接続したリングオシレータ８０を用いてＰＬＬを構成する。この電圧制御発振器で発振するクロック周期ｔを段数分（図６では、段数は１５）で分割した任意の位相遅延クロックを、この電圧制御発振器自体の遅延素子Ｉnvから選択し得る。位相量は、各地遅延素子からの出力ｄ1 〜ｄ15（ｄ0 ）の選択の仕方による。
【００２６】
（リングオシレータ）
図６に示すように、リングオシレータ８０は、遅延素子としてインバータを用い、等しい性能からなる複数個のインバータＩnv1 ，Ｉnv2 ，Ｉnv3 ，Ｉnv4 ，……，ＩnvN （図では、Ｎ＝１５）をリング状に接続する。ここで発振する為には、ｎは奇数個でなければならない。個数ｎは、この発明に係る任意の遅延位相クロッ  クを出力可能な電圧制御発振器１００が使用される光磁気ディスク装置６２（図５）の要求仕様により決定される。
【００２７】
前段の電圧制御部２８（図４）から、各インバータＩnvへ遅延量制御電圧が供給されインバータの遅延量を制御し、最終段のインバータＩnv15の出力ｄ15が初段のインバータＩnv1 の入力ｄ0 になるようにする。インバータＩnvの総数Ｎは奇数個である為、この入力は反転入力になる。即ち、初段のインバータＩnv1 の入力ｄ0 に対する最終段インバータＩnv15の出力ｄ15の遅延量は、この電圧制御発振器１００で発振するデータクロックＤckの１／２周期分に相当する（図８のｄ0 とｄ 15 ）。
【００２８】
このリングオシレータ８０の出力Ｄck（最終段インバータＩnv15の出力ｄ15に相当する。）は、分周器（１／ｍ）３２（図４）にも送られる。
初段インバータ入力データクロックｄ0 （＝ｄ15）及び各段のインバータの出力である順次遅延されたデータクロックｄ1 ，ｄ2 ，ｄ3 ，…，ｄ13，ｄ14が、次に述べるクロックデータ選択回路９０に夫々供給される。
【００２９】
（クロック選択回路）
図６に示すデータクロック選択回路（１５者択一）９０により、各段のインバータＩnvからの遅延データクロックｄ0 （ｄ15）〜ｄ14の中から、データクロック選択信号Ｓelに対応して選択された１つの遅延データクロックが位相遅延クロックＤdck として出力される。
データクロック選択信号Ｓelは、上述の様に、光磁気ディスク４２（図５）の試し書きの結果に応じて生成されている。
【００３０】
次に図７を用いて、データクロック選択回路９０に於ける選択方法を説明する。選択回路９０は、デコーダ７０、複数個（図７では１５個）のＡＮＤゲート及び１個のＯＲゲートを有している。リングオシレータ８０のインバータＩnv（図６）１個に対してＡＮＤゲート１個が対応し、従ってＡＮＤゲートの個数はインバータの個数Ｎ（図６では、１５個）と同数である。
【００３１】
インバータＩnvの出力（例えば、ｄn ）は、対応するＡＮＤゲート（例えば、ｎ番目のＡＮＤゲート）の一方の入力端に夫々供給される。
全てのＡＮＤゲートの他方の入力端には、デコーダ７０からの出力が夫々供給される。
デコーダ７０に対して、データクロック選択信号Ｓelが供給され、表１に従って出力信号ｉが選択されて論理ハイレベル「１」が供給され、他は論理ローレベル「０」が出力される。
【００３２】
【表１】
0003640407.tif 000002
【００３３】
即ち、選択信号Ｓelの単調増加に対応して、偶数列の第２，４，６，……，Ｎ−１番目の出力ｉ、次に奇数列の第１，３，５，……，Ｎ番目の出力ｉが選び出され、選出された出力のみに論理ハイレベル「１」が出力される
全てのＡＮＤゲートの出力はＯＲゲートに供給され、こうしてこのＯＲゲートは選択信号Ｓelに対応した所定の遅延されたデータクロックＤdck を出力する。。
【００３４】
この発明の特徴の１つに、各段の遅延素子の出力が、同じ特性をもつインバータＩnvからの出力であり、回路上の差異がなく遅延位相分解能が均一になることが挙げられる。また各段の遅延素子の出力が、順次遅延された同じデューティ比（Ｈ／Ｌ、則ち論理ハイレベルと周期の比）のパルスとして把握できるので、例えば１つおきの出力に反転素子を挿入する等の余分な処理が不要である。
【００３５】
（実施例の作用）
図８は、図４のＰＬＬ回路５４に対して入力する基準信号Ｒef clk及び図６の夫々の遅延素子（インバータ）の出力のタイミングを表したものである。図４のＰＬＬ回路５４に対して基準信号Ｒef clkが供給され、電圧制御部２８及びこの発明に係る電圧制御発振器１００からなる電圧制御発振器ＶＣＯで発振するデータクロック出力Ｄckを、基準信号Ｒef clkに対して１／ｍでロックしている。電圧制御部２８から各インバータＩnvへ遅延量制御電圧が供給されインバータの遅延量を制御し、最終段のインバータＩnv15の出力ｄ15が初段のインバータＩnv1 の入力ｄ0 に一致している。
【００３６】
順次、ｔ／Ｎ（図では、ｔ／１５）だけ遅延がかかったクロックｄが出力される。ここで、遅延ｔ／Ｎは、インバータＩnv２段分、即ち「立ち上がりエッジ→立ち下がりエッジ→立ち上がりエッジ」分の遅延量である。出力の順序は、表１で説明した通りである。従って、出力される波形はデータクロック選択信号の単調増加に対応して、次のような順序になる。
【００３７】
１．ｄ0 （＝ｄ15）に対しｔ／１５だけ遅延したクロックを、ｄ2 出力とする。
２．ｄ2 に対しｔ／１５だけ遅延したクロックを、ｄ4 出力とする。
３．ｄ4 に対しｔ／１５だけ遅延したクロックを、ｄ6 出力とする。
４．ｄ6 に対しｔ／１５だけ遅延したクロックを、ｄ8 出力とする。
５．ｄ8 に対しｔ／１５だけ遅延したクロックを、ｄ10出力とする。
６．ｄ10に対しｔ／１５だけ遅延したクロックを、ｄ12出力とする。
７．ｄ12に対しｔ／１５だけ遅延したクロックを、ｄ14出力とする。
８．ｄ14に対しｔ／１５だけ遅延したクロックを、ｄ1 出力とする。
９．ｄ1 に対しｔ／１５だけ遅延したクロックを、ｄ3 出力とする。
１０．ｄ3 に対しｔ／１５だけ遅延したクロックを、ｄ5 出力とする。
１１．ｄ5 に対しｔ／１５だけ遅延したクロックを、ｄ7 出力とする。
１２．ｄ7 に対しｔ／１５だけ遅延したクロックを、ｄ9 出力とする。
１３．ｄ9 に対しｔ／１５だけ遅延したクロックを、ｄ11出力とする。
１４．ｄ11に対しｔ／１５だけ遅延したクロックを、ｄ13出力とする。
１５．ｄ13に対しｔ／１５だけ遅延したクロックを、ｄ15出力とする。
【００３８】
上記出力順序は、ｄ２ｉ（ｍｏｄｕｌｏ  ｎ）として表現される。即ち、２ｉをｎで割った余りが出力順序となる。例えば、９番目では（２×９）／１５＝１‥‥３（余り）となり、ｄ３が出力となる。
【００３９】
なお、クロックｄ15出力は、初段インバータＩnv1 の入力ｄ0 となり、インバータの総個数は奇数個Ｎであるのでｄ15は反転入力であり、Ｉnv1 〜Ｉnv15の総遅延量はデータクロックＤckの１／２周期になる。ここで、出力ｄ1 〜ｄ15の信号が順次反転を繰り返していること、及び出力順序をまず偶数列の順、次に奇数列の順とすることで、１周期分の任意の遅延したデータクロックが利用できる。
【００４０】
図９は、以上の各遅延素子のリング状接続とその出力を視覚的にわかり易く描いたものである。遅延素子であるインバータは、Ｉnv1 ，Ｉnv2 ，Ｉnv3 ，Ｉｎｖ4 ，…，Ｉnv13，Ｉnv14，Ｉnv15がリング状に接続され、夫々の出力端からｄ1 ，ｄ 2，ｄ3 ，ｄ4 ，…，ｄ13，ｄ14，ｄ15を出力している。リング内部のｉは、出力の順序を表している。即ち、選択信号Ｓelの単調増加に対応して、１番目にｄ2 を、２番目にｄ4 を、…、７番目にｄ14を、８番目にｄ1 を、９番目にｄ3 を、…、１４番目にｄ13を、１５番目にｄ15を出力する。
【００４１】
【発明の効果】
この発明に係る任意の遅延位相クロックを出力可能な電圧制御発振器によれば、各遅延素子の特性がバラつかないならば、ｔ／Ｎの分解能（但し、ｔはクロック周期、Ｎは遅延素子段数）で任意の位相クロックが得られる。
入力クロックに対してＰＬＬがかかって、遅延素子の温度変化等の環境要因による遅延量の変化を補償しているので、各遅延素子の遅延量のバラツキ及び遅延量の変化が累積されるという問題点は発生しない。
前後の回路で実質的に似たようなブロックが無くなり、回路規模の簡素化・縮小が達成される。
順次遅延したクロックを、同じ条件下で取り出せるので、遅延位相分解能に均一化が達成される。
最終段の遅延位相量は１周期分に相当するので、任意の遅延位相量を必要とする装置の用途に使用可能となる。
入力の周期ｔに対して所望の分解能ｔ／Ｎより遅延素子の段数Ｎを定めることにより、所望の位相分解能を有する遅延位相クロックが得られる。
【００４２】
尚、上述の実施例では、遅延量の順序をクロックｄ2 ，ｄ4 ，…，ｄ12，ｄ14，ｄ1 ，ｄ3 ，…，ｄ13，ｄ15として説明したが、ｄ15とｄ0 は一致しているので、遅延量ゼロを１番目として遅延量の順序をクロックｄ0 ，ｄ2 ，…，ｄ12，ｄ14，ｄ1 ，ｄ3 ，…，ｄ13と把握しても、同じことである。
（付記事項）
尚、上述の実施例はこの本発明を説明する為のものであり、この発明の技術的範囲を何等限定するものでない。当業者にとって、上述の実施例を適宜改良・変更し得ることは当然に可能であり、それら改良・変更を伴った製品がこの発明の技術的範囲から外れることにはならない。
この発明の技術的範囲は特許請求の範囲の記載のみによって特定される。
【図面の簡単な説明】
【図１】従来のディレーラインの実施例を示す図である。
【図２】従来のディレーラインの別の実施例を示す図である。
【図３】図２のディレーラインを使用した場合の光磁気ディスク装置の周辺回路構成の図であり、図４との比較によりこの発明の利点を説明している。
【図４】この発明の任意の遅延位相クロックを出力可能な電圧制御発振器を使用した場合の光磁気ディスク装置の周辺回路構成の図であり、図３との比較によりこの発明の利点を説明している。
【図５】この発明の任意の遅延位相クロックを出力可能な電圧制御発振器が使用される光磁気ディスク装置の関連する部分の回路構成図である。
【図６】この発明の任意の遅延位相クロックを出力可能な電圧制御発振器の回路構成図である。
【図７】この発明の任意の遅延位相クロックを出力可能な電圧制御発振器のデータクロック選択回路部分の構成図である。
【図８】この発明の任意の遅延位相クロックを出力可能な電圧制御発振器から出力される所定の遅延されたクロックデータの波形図である。
【図９】この発明の任意の遅延位相クロックを出力可能な電圧制御発振器の出力の順序を観念的に説明するに用いる図である。
【符号の説明】
２  選択回路（１６者択一）
１０，２０  ディレーライン
１２，２４  位相比較回路
１４，２６  ループフィルタ
１６，２８  電圧制御部
２２，５４  ＰＬＬ回路
３０，１００  電圧制御発振器
３２  分周器
４２  スピンドルモータ
４４  光磁気ディスク
４６  プリエンコーダ
４８  磁気ヘッド
５０  ＲＦアンプ
５２  クランプ回路
５６  磁気ヘッド駆動回路
５８  磁気ヘッド
６２  光磁気ディスク装置
７０  デコーダ
８０  リングオシレータ
９０  選択回路（１５者択一）
【図１】
0003640407.tif 000003
【図２】
0003640407.tif 000004
【図３】
0003640407.tif 000005
【図４】
0003640407.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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