(57)【特許請求の範囲】
【請求項１】
階調値に基づいて、第１〜第Ｍ（Ｍは２以上の整数）の信号電極を駆動する表示駆動回路であって、
複数のフリップフロップが直列に接続され、所与のクロックに基づいて順次シフトされるシフト出力信号を出力するシフトレジスタと、
前記クロックに対応して、階調値が順次供給される階調値バスと、
第１及び第２の階調値信号バスと、
所与のバス分割信号に基づいて、前記第１及び第２の階調値信号バスのうちいずれか一方に前記階調値バスに供給された階調値を出力するバス分割回路と、
第１〜第ｋ（２≦ｋ＜Ｍ、ｋは整数）の信号電極それぞれに対応して設けられ、前記シフトレジスタからのシフト出力信号に基づいて、第１の階調値信号バスに供給された階調値を保持する第１〜第ｋの階調値ラッチと、
第（ｋ＋１）〜第Ｍの信号電極それぞれに対応して設けられ、前記シフトレジスタからのシフト出力信号に基づいて、第２の階調値信号バスに供給された階調値を保持する第（ｋ＋１）〜第Ｍの階調値ラッチと、
前記第１〜第Ｍの階調値ラッチに保持された階調値に基づいて、前記第１〜第Ｍの信号電極を駆動する電極駆動回路とを含み、
前記バス分割回路は、
前記バス分割信号に基づく前記第１の階調値信号バスから前記第２の階調値信号バスへの切り替えの際の所与の期間において、前記第１及び第２の階調値信号バスの両方に前記階調値を出力し、
前記所与の期間は、
前記シフトレジスタを構成する複数のフリップフロップが分割されたブロックを単位として出力される第１及び第２のシフト出力信号により規定されることを特徴とする表示駆動回路。
【請求項２】
請求項１において、
前記バス分割信号は、
第ｋの階調値ラッチに階調値を取り込むためのシフト出力信号を用いて生成されることを特徴とする表示駆動回路。
【請求項３】
請求項１において、
前記バス分割信号は、
前記シフトレジスタに供給されるクロックのカウント数を用いて生成されることを特徴とする表示駆動回路。
【請求項４】
請求項１において、
前記バス分割信号は、
前記シフトレジスタを構成する複数のフリップフロップが分割されたブロックを単位として出力されるシフト出力信号のいずれか１つに基づいて生成されることを特徴とする表示駆動回路。
【請求項５】
請求項１において、
前記所与の期間は、
少なくとも第ｋの階調値ラッチのホールド時間及び第（ｋ＋１）の階調値ラッチのセットアップ時間より長い期間であることを特徴とする表示駆動回路。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記所与の期間は、
前記シフトレジスタのシフト方向に応じて設定される期間であることを特徴とする表示駆動回路。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記所与の期間の開始タイミングを設定するための期間開始タイミング設定レジスタと、
前記所与の期間の終了タイミングを設定するための期間終了タイミング設定レジスタとを含み、
前記所与の期間は、
前記期間開始タイミング設定レジスタ及び前記期間終了タイミング設定レジスタの設定値を用いて定められることを特徴とする表示駆動回路。
【請求項８】
階調値に基づいて、第１〜第Ｍ（Ｍは２以上の整数）の信号電極を駆動する表示駆動回路であって、
第１〜第Ｍの信号電極を分割したブロックを単位として、パーシャル動作の可否を任意に設定可能なパーシャル動作レジスタと、
複数のフリップフロップが直列に接続され、所与のクロックに基づいて順次シフトされるシフト出力信号を出力するシフトレジスタと、
前記クロックに対応して、階調値が順次供給される階調値バスと、
第１及び第２の階調値信号バスと、
所与のバス分割信号に基づいて、前記第１及び第２の階調値信号バスのうちいずれか一方に前記階調値バスに供給された階調値を出力するバス分割回路と、
第１〜第ｋ（２≦ｋ＜Ｍ、ｋは整数）の信号電極それぞれに対応して設けられ、前記シフトレジスタからのシフト出力信号に基づいて、第１の階調値信号バスに供給された階調値を保持する第１〜第ｋの階調値ラッチと、
第（ｋ＋１）〜第Ｍの信号電極それぞれに対応して設けられ、前記シフトレジスタからのシフト出力信号に基づいて、第２の階調値信号バスに供給された階調値を保持する第（ｋ＋１）〜第Ｍの階調値ラッチと、
前記第１〜第Ｍの信号電極に対応して設けられ、前記第１〜第Ｍの階調値ラッチに保持された階調値に基づいて前記第１〜第Ｍの信号電極を駆動する第１〜第Ｍの信号電極駆動回路と、
を含み、
第ｉ（１≦ｉ≦Ｍ、ｉは整数）の信号電極駆動回路は、
前記パーシャル動作レジスタにより指定されたパーシャル動作を行うブロックに属する場合には、第ｉの階調値ラッチに保持された階調値のうち各色の最上位ビットを用いて第ｉの信号電極を駆動し、
前記パーシャル動作レジスタにより指定されたパーシャル動作を行わないブロックに属する場合には、第ｉの階調値ラッチに保持された階調値に基づいて第ｉの信号電極を駆動し、
前記バス分割回路は、
前記パーシャル動作レジスタにより指定されたパーシャル動作を行うブロックに対応する階調値については、各色の最上位ビットのみを前記第１及び第２の階調値信号バスのいずれか一方又は両方に出力することを特徴とする表示駆動回路。
【請求項９】
互いに交差する複数の信号電極及び複数の走査電極と、
前記複数の信号電極及び前記複数の走査電極により特定される画素と、
前記複数の信号電極を駆動する請求項１乃至８のいずれか記載の表示駆動回路と、
を含むことを特徴とする表示パネル。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、表示駆動回路及び表示パネルに関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
例えば液晶パネル（広義には、表示パネル）では、階調表示によりカラー表現が行われる。そのため液晶パネルを駆動する信号ドライバ（信号電極駆動回路。広義には、表示駆動回路）は、信号電極を駆動する信号電極駆動回路ごとに階調値ラッチを有し、各信号電極駆動回路は対応する階調値ラッチに保持される階調値に応じた駆動電圧を出力する。各階調値ラッチには、画素ごとにシリアルに供給された階調値バスを介して階調値が供給される。チップ内においては、各信号電極に対応して階調値ラッチが配置されるため、チップの長辺方向に沿って階調値バスが配置されることになる。
【０００３】
このように配置される複数の階調値ラッチについては、シフト出力信号が入力される階調値ラッチのみが階調値バス上の階調値を取り込む。したがって、階調値バスに接続される全ての階調値ラッチに階調値を供給するようにすると、階調値バスに対して不要な駆動電流を消費してしまうことになる。
【０００４】
また階調値バスに限らず、階調値を取り込むためのクロックや走査タイミングを規定するクロックが供給されるバスについても同様に、不要な駆動電流を消費してしまう。
【０００５】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、各種バスの負荷を軽減させることで低消費電力を図る表示駆動回路及び表示パネルを提供することにある。
【０００６】
【課題を解決するための手段】
上記課題を解決するために本発明は、階調値に基づいて、第１〜第Ｍ（Ｍは２以上の整数）の信号電極を駆動する表示駆動回路であって、複数のフリップフロップが直列に接続され、所与のクロックに基づいて順次シフトされるシフト出力信号を出力するシフトレジスタと、前記クロックに対応して、階調値が順次供給される階調値バスと、第１及び第２の階調値信号バスと、所与のバス分割信号に基づいて、前記第１及び第２の階調値信号バスのうちいずれか一方に前記階調値バスに供給された階調値を出力するバス分割回路と、第１〜第ｋ（２≦ｋ＜Ｍ、ｋは整数）の信号電極それぞれに対応して設けられ、前記シフトレジスタからのシフト出力信号に基づいて、第１の階調値信号バスに供給された階調値を保持する第１〜第ｋの階調値ラッチと、第（ｋ＋１）〜第Ｍの信号電極それぞれに対応して設けられ、前記シフトレジスタからのシフト出力信号に基づいて、第２の階調値信号バスに供給された階調値を保持する第（ｋ＋１）〜第Ｍの階調値ラッチと、前記第１〜第Ｍの階調値ラッチに保持された階調値に基づいて、前記第１〜第Ｍの信号電極を駆動する電極駆動回路とを含むこと表示駆動回路に関係する。
【０００７】
ここで電極駆動回路は、例えば信号電極ごとに階調値に応じた駆動電圧を出力するように構成することができる。また電極駆動回路は、例えば複数の信号電極ごとに階調値に対して所与の演算を行い、その演算結果に応じて各信号電極に駆動電圧を出力させるように構成することができる。
【０００８】
本発明では、第１〜第Ｍの信号電極を駆動するための階調値を、第１〜第Ｍの信号電極に対応して設けられた第１〜第Ｍの階調値ラッチに保持する表示駆動回路において、バス分割回路により、階調値バス上の階調値を第１又は第２の階調値信号バスのいずれかに出力させるようにした。これにより、第１〜第Ｍの階調値ラッチの全てに階調値バスを接続するように配置する必要がなくなる。したがって、階調値バスの配線長を短くすることができ、階調値バスの駆動に伴う電流消費を削減することができる。第１〜第Ｍの信号電極の配列方向に合わせて、チップの長辺方向に沿って第１〜第Ｍの階調値ラッチが配置される場合には、階調値バスの配線長も長くなるため、その効果は著しく大きくなる。
【０００９】
また本発明に係る表示駆動回路は、前記バス分割信号は、第ｋの階調値ラッチに階調値を取り込むためのシフト出力信号を用いて生成されてもよい。
【００１０】
本発明では、バス分割信号を、第ｋの階調値ラッチに階調値を取り込むためのシフト出力信号を用いて生成するようにした。これにより、簡素な構成で第１及び第２の階調値信号バスの切り替えを実現し、かつ駆動電流の低減を図ることができるようになる。
【００１１】
また本発明に係る表示駆動回路は、前記バス分割信号は、前記シフトレジスタに供給されるクロックのカウント数を用いて生成されてもよい。
【００１２】
本発明では、バス分割信号を、シフトレジスタのシフトタイミングを規定するクロックのカウント数を用いて生成するようにした。これにより、簡素な構成で第１及び第２の階調値信号バスの切り替えを実現し、かつ駆動電流の低減を図ることができるようになる。
【００１３】
また本発明に係る表示駆動回路は、前記バス分割信号は、前記シフトレジスタを構成する複数のフリップフロップが分割されたブロックを単位として出力されるシフト出力信号のいずれか１つに基づいて生成されてもよい。
【００１４】
本発明では、シフトレジスタを構成する複数のフリップフロップを分割したブロック単位に、シフト出力信号を出力し、該シフト出力信号を用いてバス分割信号を生成するようにした。これにより、ブロック単位に任意のタイミングで第１及び第２の階調値信号バスの切り替えを行うことができるので、駆動する信号電極数に応じたバス分割を行うことができる。
【００１５】
また本発明に係る表示駆動回路は、前記バス分割回路は、前記バス分割信号に基づく前記第１の階調値信号バスから前記第２の階調値信号バスへの切り替えの際の所与の期間において、前記第１及び第２の階調値信号バスの両方に前記階調値を出力することができる。
【００１６】
ここで、切り替えの際の所与の期間は、切り替え時における所与の期間ということができる。また当該期間は、切り替え時（切替タイミング）を含む所与の期間ということができる。
【００１７】
本発明では、第１の階調値信号バスから第２の階調値信号バスへ切り替える際の所与の期間において、バス分割回路が階調値バス上の階調値を第１及び第２の階調値信号バスに出力するようにした。これにより、第２の階調値信号バスへ切り替わりによりバス上の階調値が不安定な状態となり、その状態のまま階調値ラッチに保持されることを防止し、不安定動作を回避することができる。
【００１８】
また信号電極数の増加等により、シフトレジスタのクロックＣＬＫの周波数の増大した場合でも、第２の階調値信号バス上に出力される階調値を安定した状態でラッチさせることができる。
【００１９】
また、階調値を安定してラッチするために、駆動能力を大きくする必要がなくなる。
【００２０】
特に表示駆動回路では、第ｋ及び第（ｋ＋１）の階調値が連続的に階調値バスに供給され、隣接するフリップフロップからのシフト出力信号に基づいて、第ｋ及び第（ｋ＋１）の階調値ラッチで保持するため、当該期間を設ける効果は大きい。
【００２１】
また本発明に係る表示駆動回路は、前記所与の期間は、少なくとも第ｋの階調値ラッチのホールド時間及び第（ｋ＋１）の階調値ラッチのセットアップ時間より長い期間であってもよい。
【００２２】
本発明では、第１の階調値信号バス上の階調値をラッチする最終段の第ｋの階調値ラッチのホールド時間と、バス分割回路により切り替えて出力される第２の階調値信号バス上の階調値をラッチする初段の第（ｋ＋１）の階調値ラッチのセットアップ時間とを満足させるように、階調値バス上の階調値を第１及び第２の階調値信号バスの両方に出力させる期間を設けている。これにより、少なくとも第１及び第２の階調値信号バスの切り替えの前後にラッチ動作を行う階調値ラッチに対しても、安定した状態の階調値をラッチさせることができる。
【００２３】
また本発明に係る表示駆動回路は、前記所与の期間は、前記シフトレジスタを構成する複数のフリップフロップが分割されたブロックを単位として出力される第１及び第２のシフト出力信号により規定されてもよい。
【００２４】
本発明では、ブロック単位に出力される第１及び第２のシフト出力信号を用いて、バス分割回路により、階調値バス上の階調値を第１及び第２の階調値信号バスの両方に出力される期間を設定するようにしている。これにより、ブロック単位で、任意に第１及び第２の階調値信号バスへの出力期間を設けることができるので、駆動する信号電極数に応じたバス分割を行うことができる。
【００２５】
また本発明は、階調値に基づいて、第１〜第Ｍ（Ｍは２以上の整数）の信号電極を駆動する表示駆動回路であって、第１〜第Ｍの信号電極を分割したブロックを単位として、パーシャル動作の可否を任意に設定可能なパーシャル動作レジスタと、複数のフリップフロップが直列に接続され、所与のクロックに基づいて順次シフトされるシフト出力信号を出力するシフトレジスタと、前記クロックに対応して、階調値が順次供給される階調値バスと、第１及び第２の階調値信号バスと、所与のバス分割信号に基づいて、前記第１及び第２の階調値信号バスのうちいずれか一方に前記階調値バスに供給された階調値を出力するバス分割回路と、第１〜第ｋ（２≦ｋ＜Ｍ、ｋは整数）の信号電極それぞれに対応して設けられ、前記シフトレジスタからのシフト出力信号に基づいて、第１の階調値信号バスに供給された階調値を保持する第１〜第ｋの階調値ラッチと、第（ｋ＋１）〜第Ｍの信号電極それぞれに対応して設けられ、前記シフトレジスタからのシフト出力信号に基づいて、第２の階調値信号バスに供給された階調値を保持する第（ｋ＋１）〜第Ｍの階調値ラッチと、前記第１〜第Ｍの信号電極に対応して設けられ、前記第１〜第Ｍの階調値ラッチに保持された階調値に基づいて前記第１〜第Ｍの信号電極を駆動する第１〜第Ｍの信号電極駆動回路とを含み、第ｉ（１≦ｉ≦Ｍ、ｉは整数）の信号電極駆動回路は、前記パーシャル動作レジスタにより指定されたパーシャル動作を行うブロックに属する場合には、第ｉの階調値ラッチに保持された階調値のうち各色の最上位ビットを用いて第ｉの信号電極を駆動し、前記パーシャル動作レジスタにより指定されたパーシャル動作を行わないブロックに属する場合には、第ｉの階調値ラッチに保持された階調値に基づいて第ｉの信号電極を駆動し、前記バス分割回路は、前記パーシャル動作レジスタにより指定されたパーシャル動作を行うブロックに対応する階調値については、各色の最上位ビットのみを前記第１及び第２の階調値信号バスのいずれか一方又は両方に出力する表示駆動回路に関係する。
【００２６】
ここで、パーシャル動作とは、各色の下位ビットを用いずに各色の最上位ビットのみで信号電極を駆動し、表現可能な色数を減らすことで、駆動に伴う電流消費を削減する動作をいう。
【００２７】
本発明では、パーシャル動作レジスタにより、パーシャル動作を行うブロックに指定されている場合に、当該ブロックに属する階調値ラッチにラッチさせる階調値バス上の階調値を第１又は第２の階調値信号バスに出力させる。そして、このときにパーシャル動作に必要な各色の最上位ビットのみを出力させるようにしている。これにより、残りの各色の下位ビットをマスクして固定するなどすることにより、不要な駆動電流の消費を回避することができ、パーシャル動作による低消費化をより一層高めることができるようになる。
【００２８】
また本発明は、階調値に基づいて、第１〜第Ｍ（Ｍは２以上の整数）の信号電極を駆動する表示駆動回路であって、前記クロックが供給されるクロックバスと、第１及び第２のクロック分割バスと、所与のクロックバス分割信号に基づいて、前記第１又は第２のクロック分割バスのうちいずれか一方に前記クロックバスに供給されたクロックを出力するクロックバス分割回路と、第１〜第ｋ（２≦ｋ＜Ｍ、ｋは整数）のフリップフロップが直列に接続され、前記第１のクロック分割バスに出力されたクロックに基づいて順次シフトされるシフト出力信号を出力する第１のシフトレジスタと、第（ｋ＋１）〜第Ｍのフリップフロップが直列に接続され、前記第２のクロック分割バスに出力されたクロックに基づいて前記第ｋのフリップフロップの出力が順次シフトされるシフト出力信号を出力する第２のシフトレジスタと、前記クロックに対応して、順次階調値が供給される階調値バスと、第１〜第Ｍの信号電極それぞれに対応して設けられ、前記第１又は第２のシフトレジスタから出力されたシフト出力信号に基づいて前記階調値バスに供給された階調値を保持する第１〜第Ｍの階調値ラッチと、前記第１〜第Ｍの階調値ラッチに保持された階調値に基づいて、前記第１〜第Ｍの信号電極を駆動する電極駆動回路とを含む表示駆動回路に関係する。
【００２９】
本発明では、シフトレジスタから出力されるシフト出力信号に基づいて、第１〜第Ｍの信号電極に対応して設けられた第１〜第Ｍの階調値ラッチに階調値を保持する表示駆動回路において、シフトレジスタを構成する複数のフリップフロップのうち第１〜第ｋのフリップフロップは第１のクロック分割バスに接続し、第（ｋ＋１）〜第Ｍのフリップフロップは第２のクロック分割バスに接続するようにしている。そして、クロックバスバス上に供給されシフトレジスタのシフトタイミングを規定するクロックを、クロックバス分割回路により第１又は第２のクロック分割バスに出力する。これにより、シフトレジスタを構成する第１〜第Ｍのフリップフロップの全てにクロックバスを接続するように配置する必要がなくなる。したがって、クロックバスの配線長を短くすることができ、クロックバスの駆動に伴う電流消費を削減することができる。第１〜第Ｍの信号電極の配列方向に合わせて、チップの長辺方向に沿って第１〜第Ｍのフリップフロップが配置される場合には、クロックバスの配線長も長くなるため、その効果は著しく大きくなる。
【００３０】
また本発明に係る表示駆動回路は、前記クロックバス分割回路は、前記クロックバス分割信号に基づく前記第１のクロック分割バスから前記第２のクロック分割バスへの切り替えの際の所与の期間において、前記第１及び第２のクロック分割バスの両方に前記クロックバスに供給されたクロックを出力することができる。
【００３１】
ここで、切り替えの際の所与の期間は、切り替え時における所与の期間ということができる。また当該期間は、切り替え時（切替タイミング）を含む所与の期間ということができる。
【００３２】
本発明では、第１のクロック分割バスから第２のクロック分割バスへ切り替える際の所与の期間において、クロックバス分割回路がクロックバス上のクロックを第１及び第２のクロック分割バスに出力するようにしている。これにより、第２のクロック分割バスへの切り替わりにより、不安定なクロックに基づいて階調値ラッチのラッチ動作が行われることを防止し、不安定動作を回避することができる。
【００３３】
また信号電極数の増加等により、シフトレジスタのクロックＣＬＫの周波数の増大した場合でも、第２のクロック分割バス上に出力されるクロックを安定して出力させることができる。
【００３４】
また、クロックを安定して出力するために、駆動能力を大きくする必要がなくなる。
【００３５】
また本発明に係る表示駆動回路は、前記所与の期間は、少なくとも前記クロックの１周期であってもよい。
【００３６】
本発明によれば、階調値ラッチに対して、安定した状態のシフト出力信号を出力させることができるので、不安定動作を防止することができる。
【００３７】
また本発明は、第１〜第Ｎ（Ｎは２以上の整数）の走査電極を駆動する表示駆動回路であって、所与のクロックが供給されるクロックバスと、第１及び第２のクロック分割バスと、所与のクロックバス分割信号に基づいて、前記第１又は第２のクロック分割バスのうちいずれか一方に前記クロックバスに供給されたクロックを出力するクロックバス分割回路と、第１〜第ｊ（１≦ｊ＜Ｎ、ｊは整数）のフリップフロップが直列に接続され、前記第１のクロック分割バスに出力されたクロックに基づいて順次シフトされるシフト出力信号を出力する第１のシフトレジスタと、第（ｊ＋１）〜第Ｎのフリップフロップが直列に接続され、前記第２のクロック分割バスに出力されたクロックに基づいて順次シフトされたシフト出力信号を出力する第２のシフトレジスタとを含み、第１〜第Ｎの走査電極は、前記第１又は第２のシフトレジスタのシフト出力を用いて駆動されてもよい。
【００３８】
本発明では、第１〜第Ｎの走査電極を駆動する表示駆動回路において、シフトレジスタを構成する複数のフリップフロップのうち第１〜第ｊのフリップフロップは第１のクロック分割バスに接続し、第（ｊ＋１）〜第Ｎのフリップフロップは第２のクロック分割バスに接続するようにしている。そして、クロックバスバス上に供給されシフトレジスタのシフトタイミングを規定するクロックを、クロックバス分割回路により第１又は第２のクロック分割バスに出力する。これにより、シフトレジスタを構成する第１〜第Ｎのフリップフロップの全てに、クロックバスを接続するように配置する必要がなくなる。したがって、クロックバスの配線長を短くすることができ、クロックバスの駆動に伴う電流消費を削減することができる。第１〜第Ｎの走査電極の配列方向に合わせて、チップの長辺方向に沿って第１〜第Ｎのフリップフロップが配置される場合には、クロックバスの配線長も長くなるため、その効果は著しく大きくなる。
【００３９】
また本発明に係る表示駆動回路は、前記クロックバス分割回路は、前記クロックバス分割信号に基づく前記第１のクロック分割バスから前記第２のクロック分割バスへの切り替えの際の所与の期間において、前記第１及び第２のクロック分割バスの両方に前記クロックバスに供給されたクロックを出力することができる。
【００４０】
ここで、切り替えの際の所与の期間は、切り替え時における所与の期間ということができる。また当該期間は、切り替え時（切替タイミング）を含む所与の期間ということができる。
【００４１】
本発明では、第１のクロック分割バスから第２のクロック分割バスへ切り替える際の所与の期間において、クロックバス分割回路がクロックバス上のクロックを第１及び第２のクロック分割バスに出力するようにしている。これにより、第２のクロック分割バスへの切り替わりにより、不安定なクロックに基づいて階調値ラッチのラッチ動作が行われることを防止し、不安定動作を回避することができる。
【００４２】
また走査電極数の増加等により、シフトレジスタのクロックＣＬＫの周波数の増大した場合でも、第２のクロック分割バス上に出力されるクロックを安定して出力させることができる。
【００４３】
また、クロックを安定して出力するために、駆動能力を大きくする必要がなくなる。
【００４４】
また本発明に係る表示駆動回路は、前記所与の期間は、少なくとも前記クロックの１周期であってもよい。
【００４５】
本発明によれば、安定した状態のシフト出力信号を出力させることができるので、安定して走査電極の駆動を行うことができる。
【００４６】
また本発明に係る表示パネルは、互いに交差する複数の信号電極及び複数の走査電極と、前記複数の信号電極及び前記複数の走査電極により特定される画素と、前記複数の信号電極を駆動する上記いずれか記載の表示駆動回路とを含むことができる。
【００４７】
本発明によれば、表示パネルの低消費化を図ることができる。
【００４８】
また本発明に係る表示パネルは、互いに交差する複数の信号電極及び複数の走査電極と、前記複数の信号電極及び前記複数の走査電極により特定される画素と、前記複数の走査電極を駆動する上記いずれか記載の表示駆動回路とを含むことができる。
【００４９】
本発明によれば、表示パネルの低消費化を図ることができる。
【００５０】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００５１】
１．  液晶装置
図１に、液晶装置の構成の概要を示す。
【００５２】
ここでは、液晶装置（広義には、電気光学装置、表示装置）１０は、ＴＦＴ型液晶装置であるものとして説明するが、単純マトリクス型液晶装置であってもよい。
【００５３】
液晶装置１０は、液晶パネル（広義には、表示パネル）２０を含む。
【００５４】
液晶パネル２０は、例えばガラス基板上に形成される。このガラス基板上には、Ｙ方向に複数配列されそれぞれＸ方向に伸びる第１〜第Ｎ（Ｎは、２以上の整数）の走査電極（ゲートライン）Ｇ1〜ＧNと、Ｘ方向に複数配列されそれぞれＹ方向に伸びる第１〜第Ｍ（Ｍは、２以上の整数）の信号電極（ソースライン）Ｓ1〜ＳMとが配置されている。第ｎ（１≦ｎ≦Ｎ、ｎは整数）の走査電極Ｇnと第ｍ（１≦ｍ≦Ｍ、ｍは整数）の信号電極Ｓmとの交差位置に対応して、画素（画素領域）が配置されている。該画素は、ＴＦＴ（広義には、画素スイッチ素子）２２nmを含む。
【００５５】
ＴＦＴ２２nmのゲート電極は、第ｎの走査電極Ｇnに接続されている。ＴＦＴ２２nmのソース電極は、第ｍの信号電極Ｓmに接続されている。ＴＦＴ２２nmのドレイン電極は、液晶容量（広義には液晶素子）２４nmの画素電極２６nmに接続されている。
【００５６】
液晶容量２４nmにおいては、画素電極２６nmに対向する対向電極２８nmとの間に液晶が封入されて形成され、これら電極間の印加電圧に応じて画素の透過率が変化するようになっている。対向電極２８nmには、対向電極電圧Ｖｃｏｍが供給される。
【００５７】
液晶装置１０は、信号ドライバＩＣ３０を含むことができる。信号ドライバＩＣ３０として、以下に示す実施形態における表示駆動回路を適用した信号ドライバを用いることができる。信号ドライバＩＣ３０は、画像データに基づいて、液晶パネル２０の第１〜第Ｍの信号電極Ｓ1〜ＳMを駆動する。
【００５８】
液晶装置１０は、走査ドライバＩＣ３２を含むことができる。走査ドライバＩＣ３２として、以下に示す実施形態における表示駆動回路を適用した走査ドライバを用いることができる。走査ドライバＩＣ３２は、一垂直走査期間内に、液晶パネル２０の第１〜第Ｎの走査電極Ｇ1〜ＧNを順次駆動する。
【００５９】
液晶装置１０は、電源回路３４を含むことができる。電源回路３４は、信号電極の駆動に必要な電圧を生成し、信号ドライバＩＣ３０に対して供給する。また電源回路３４は、走査電極の駆動に必要な電圧を生成し、走査ドライバＩＣ３２に対して供給する。
【００６０】
液晶装置１０は、コモン電極駆動回路３６を含むことができる。コモン電極駆動回路３６は、電源回路３４によって生成された対向電極電圧Ｖｃｏｍが供給され、該対向電極電圧Ｖｃｏｍを液晶パネル２０の対向電極に出力する。
【００６１】
液晶装置１０は、信号制御回路３８を含むことができる。信号制御回路３８は、図示しない中央処理装置（Central Processing Unit：以下、ＣＰＵと略す。）等のホストにより設定された内容にしたがって、信号ドライバＩＣ３０、走査ドライバＩＣ３２、電源回路３４を制御する。例えば、信号制御回路３８は、信号ドライバＩＣ３０及び走査ドライバＩＣ３２に対し、動作モードの設定、内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路３４に対し、極性反転タイミングの制御を行う。
【００６２】
また液晶装置１０には、例えば図示しないホストから画素単位でＲＧＢ各色６ビットの計１８ビットの階調値が順次入力される。信号ドライバＩＣ３０は、該階調値をラッチして第１〜第Ｍの信号電極Ｓ1〜ＳMを駆動する。
【００６３】
なお図１では、液晶装置１０に電源回路３４、コモン電極駆動回路３６又は信号制御回路３８を含めて構成するようにしているが、これらのうち少なくとも１つを液晶装置１０の外部に設けて構成するようにしてもよい。或いは、液晶装置１０に、ホストを含めるように構成することも可能である。
【００６４】
また図２に示すように、信号ドライバＩＣ３０の機能を有する信号ドライバ（広義には、表示駆動回路）４０、及び走査ドライバＩＣ３２の機能を有する走査ドライバ（広義には、走査電極駆動回路。更に広義には、表示駆動回路）４２を、液晶パネル４４が形成されたガラス基板上に形成し、液晶パネル４４を液晶装置１０に含む構成にしてもよい。また、信号ドライバ４０又は走査ドライバ４２のみを液晶パネル４４が形成されたガラス基板上に形成するように構成してもよい。
【００６５】
２．  表示駆動回路
図３に、以下の実施形態における表示駆動回路が適用された信号ドライバの構成の概要を示す。
【００６６】
信号ドライバ５０は、シフトレジスタ５２、階調値ラッチ回路５４、電極駆動回路５６、バス分割回路５８を含む。信号ドライバ５０は、シフトレジスタ５２から出力されたシフト出力信号に基づいて、階調値ラッチ回路５４に階調値を保持し、電極駆動回路５６により液晶パネル２０の第１〜第Ｍの信号電極を駆動する。
【００６７】
より具体的には、シフトレジスタ５２は、複数のフリップフロップＳＲ1〜ＳＲM+1を有している。フリップフロップＳＲ1〜ＳＲMの各出力が直列に接続されており、各フリップフロップＳＲ1〜ＳＲM+1のＣ端子（クロック入力端子）に所与のクロックＣＬＫが共通に入力される。フリップフロップＳＲ2〜ＳＲMは、そのＤ端子（データ入力端子）に入力される前段のシフト出力信号を、クロックＣＬＫの立ち上がりエッジでラッチし、Ｑ端子（データ出力端子）からシフト出力信号ＳＦＯ2〜ＳＦＯMを出力する。このようなシフトレジスタ５２を構成するフリップフロップＳＲ1のＤ端子には、負論理のパルスがシフト入力として入力される。シフトレジスタ５２は、クロックＣＬＫの立ち上がりに同期して順次パルスがシフト出力信号ＳＦＯ1〜ＳＦＯMとして出力される。
【００６８】
階調値ラッチ回路５４は、第１〜第Ｍの信号電極に対応して設けられた第１〜第Ｍの階調値ラッチＧＬＡＴ1〜ＧＬＡＴMを含む。第１〜第Ｍの階調値ラッチＧＬＡＴ1〜ＧＬＡＴMは、Ｃ端子への入力信号の論理レベルが「Ｈ」の期間、Ｃ端子への入力信号の立ち上がりのときのＤ端子の論理レベルを保持する。第１〜第ｋの階調値ラッチＧＬＡＴ1〜ＧＬＡＴk（２≦ｋ＜Ｍ、ｋは整数）は、左側階調値信号バス（第１の階調値信号バス）に接続され、シフトレジスタ５２からのシフト出力信号ＳＦＯ1〜ＳＦＯkに基づいて左側階調値信号バス上の階調値をラッチする。第（ｋ＋１）〜第Ｍの階調値ラッチＧＬＡＴk+1〜ＧＬＡＴMは、右側階調値信号バス（第２の階調値信号バス）に接続され、シフトレジスタ５２からのシフト出力信号ＳＦＯk+1〜ＳＦＯMに基づいて右側階調値信号バス上の階調値をラッチする。
【００６９】
電極駆動回路５６は、第１〜第Ｍの階調値ラッチＧＬＡＴ1〜ＧＬＡＴMに保持された階調値に基づいて、駆動電圧Ｖｏｕｔ1〜ＶｏｕｔMを出力する。例えば電極駆動回路５６がＴＦＴ型液晶装置の信号電極を駆動する場合、第１〜第Ｍの信号電極ごとに、第１〜第Ｍの階調値ラッチＧＬＡＴ1〜ＧＬＡＴMそれぞれに保持された１８ビットの階調値に対応した電圧を生成し、各信号電極に出力する。また例えば電極駆動回路５６が単純マトリクス型液晶装置の信号電極を駆動する場合、マルチライン駆動法（ＭＬＳ）により同時選択される複数の走査電極に対応した複数の信号電極ごとに、第１〜第Ｍの階調値ラッチＧＬＡＴ1〜ＧＬＡＴMに保持された階調値を用いて、所与のＭＬＳ演算を行い、その演算結果に基づく電圧を信号電極に出力する。
【００７０】
バス分割回路５８は、所与のバス分割信号に基づいて、クロックＣＬＫに対応して画素単位に供給される階調値バス上の階調値（ＲＧＢ各色６ビットの計１８ビット）を、左側階調値信号バス及び右側階調値信号バスのいずれか一方、又は両方に出力する。
【００７１】
２．１  比較例
次に、上述の構成の信号ドライバ５０について、比較例と対比しながら説明する。
【００７２】
図４に、比較例における信号ドライバの構成を示す。
【００７３】
なお、図３に示す信号ドライバ５０と同一部分には同一符号を付し、適宜説明する。
【００７４】
比較例における信号ドライバ７０は、シフトレジスタ５２、階調値ラッチ回路５４、電極駆動回路５６を含む。ここでは、電極駆動回路５６は、駆動する電極ごとに、ＤＡＣ（広義には、電圧選択回路）とバッファとを有する第１〜第Ｍの信号電極駆動回路ＳＤ1〜ＳＤMを含む。第ｐ（１≦ｐ≦Ｍ、ｐは整数）の電圧選択回路ＤＡＣpは、第ｐの階調値ラッチＧＬＡＴpに保持された階調値に基づいて、複数の基準電圧の中から駆動電圧を選択する。第ｐのバッファＡＭＰpは、ボルテージフォロワ接続されたオペアンプを含み、第ｐの電圧選択回路ＤＡＣpから出力された駆動電圧を用いて第ｐの信号電極を駆動する。
【００７５】
図５に、比較例における信号ドライバ７０について、階調値を取り込むタイミングの一例を示す。
【００７６】
シフトレジスタ５２を構成する各フリップフロップには、クロックＣＬＫが共通に入力されている。シフト入力として負論理のパルスが入力されると、該パルスは、各フリップフロップにより、クロックＣＬＫの立ち上がりに同期して順次シフトされる。
【００７７】
階調値バスには、クロックＣＬＫに同期して階調値が順次供給される。第１の階調値ラッチＧＬＡＴ1は、シフト出力信号ＳＦＯ1の立ち上がりエッジで、階調値を保持する。同様に、第２〜第Ｍの階調値ラッチＧＬＡＴ2〜ＧＬＡＴMは、シフト出力信号ＳＦＯ2〜ＳＦＯMの立ち上がりエッジで、階調値バス上の階調値を保持する。
【００７８】
信号ドライバ７０では、第１〜第Ｍの階調値ラッチＧＬＡＴ1〜ＧＬＡＴMが階調値バスに共通に接続されているが、図３に示す信号ドライバ５０では、第１〜第Ｍの階調値ラッチＧＬＡＴ1〜ＧＬＡＴMが階調値バスを分割した左側階調値信号バス及び右側階調値信号バスにそれぞれ共通に接続されている。
【００７９】
図６に、図３に示すバス分割回路としてセレクタ回路が用いられた場合の信号ドライバの構成例を示す。
【００８０】
ここでは、信号ドライバ８０について、図３に示す信号ドライバ５０と同一部分には同一符号を付し、適宜説明を省略する。なお、電極駆動回路は、比較例における信号ドライバ７０の電極駆動回路と同様の構成を有しているものとする。また、ｋをＭ／２（Ｍ／２が整数ではないときは、最も近い整数）とする。なお、ｋをＭのほぼ半分の値にすることで、左側階調値信号バス及び右側階調値信号バスの配線長の偏りを回避して、効果的に駆動電流の削減を行うことができる。
【００８１】
バス分割回路５８は、バス分割信号の論理レベルが「Ｌ」のとき、階調値バス上の階調値を左側階調値信号バス（第１の階調値信号バス）に出力するとともに、右側階調値信号バス（第２の階調値信号バス）への出力をマスクして論理レベル「Ｌ」にする。またバス分割回路５８は、バス分割信号の論理レベルが「Ｈ」のとき、階調値バス上の階調値を右側階調値信号バス（第２の階調値信号バス）に出力するとともに、左側階調値信号バス（第１の階調値信号バス）への出力をマスクして論理レベル「Ｌ」にする。
【００８２】
図７に、図６に示す信号ドライバ８０について、階調値を取り込むタイミングの一例を示す。
【００８３】
階調値バスには、クロックＣＬＫに同期して階調値が順次供給される。
【００８４】
例えば水平走査期間の開始時から第（Ｍ／２）（＝ｋ）の階調値ラッチＧＬＡＴM/2の取り込みタイミングまでの期間、バス分割信号が論理レベル「Ｌ」となり、階調値バス上の階調値が左側階調値信号バスに出力される。このとき第１〜第（Ｍ／２）の階調値ラッチＧＬＡＴ1〜ＧＬＡＴM/2において、シフト出力信号ＳＦＯ1〜ＳＦＯM/2に基づいて左側階調値信号バス上に出力された階調値が取り込まれる。
【００８５】
その後、バス分割信号の論理レベルが「Ｈ」となり、階調値バス上の階調値が右側階調値信号バスに出力される。このとき第（Ｍ／２＋１）〜第Ｍの階調値ラッチＧＬＡＴM/2+1〜ＧＬＡＴ2Mにおいて、シフト出力信号ＳＦＯM/2+1〜ＳＦＯ2Mに基づいて右側階調値信号バス上に出力された階調値が取り込まれる。
【００８６】
そして、次の水平走査期間が開始されるときには、再びバス分割信号の論理レベルが「Ｌ」となり、以下同様にして階調値が取り込まれる。
【００８７】
このように信号ドライバ８０では、図４に示す比較例における信号ドライバ７０と異なり、全ての階調値ラッチに対して階調値バスを接続する必要がない。一般に、階調値ラッチは、信号電極の配列方向に沿って配置される。したがって、比較例における信号ドライバ７０に比べて、階調値ラッチに接続されるバスの配線長を短くすることができ、負荷を軽減することができる。これにより、階調値が順次供給される階調値バスの駆動に伴う電流消費を削減することができるようになる。
【００８８】
２．２  第１の実施形態
図８に、第１の実施形態における表示駆動回路を適用した信号ドライバの構成例を示す。
【００８９】
ここでは、図６に示す信号ドライバ８０と同一部分には同一符号を付し、適宜説明を省略する。
【００９０】
信号ドライバ１００では、バス分割回路５８を２つの２入力１出力ＡＮＤ回路を用いて構成する。そして、シフト出力信号に基づいて生成した２本のバス分割信号を用いて、階調値バス上の階調値を、左側階調値信号バス又は右側階調値信号バスに選択的に出力する。
【００９１】
そのため、信号ドライバ１００は、Ｄ−ＦＦ１０２を含む。
【００９２】
Ｄ−ＦＦ１０２のＤ端子には電源電圧が供給され、Ｃ端子にはシフト出力信号ＳＦＯkが入力される。また、Ｑ端子及びＸＱ端子（Ｑ端子の反転）からはバス分割信号が出力される。バス分割信号は、バス分割回路５８に入力される。このＤ−ＦＦ１０２は、負論理のリセット信号ＲＥＳＥＴ及びラッチパルス信号ＬＰのいずれかがアクティブになったときにリセットされるようになっている。
【００９３】
図９に、第１の実施形態における信号ドライバ１００の階調値の取り込みタイミングの一例を示す。
【００９４】
リセット信号ＲＥＳＥＴが論理レベル「Ｌ」（アクティブ状態）から論理レベル「Ｈ」に切り替わり、ラッチパルス信号ＬＰが入力されると、Ｄ−ＦＦ１０２のＱ端子からは論理レベル「Ｌ」、ＸＱ端子からは論理レベル「Ｈ」のバス分割信号がバス分割回路５８に出力される。したがって、バス分割回路５８は、階調値バス上の階調値を左側階調値信号バスに出力し、右側階調値信号バスへの出力をマスクして論理レベル「Ｌ」にする。
【００９５】
その後、シフト入力がクロックＣＬＫに同期して順次シフトされ、シフト出力信号ＳＦＯkとして負論理のパルスが出力されると、その立ち上がりエッジで、Ｄ−ＦＦ１０２のＱ端子からは論理レベル「Ｈ」、ＸＱ端子からは論理レベル「Ｌ」のバス分割信号がバス分割回路５８に出力される。したがって、バス分割回路５８は、階調値バス上の階調値を右側階調値信号バスに出力し、左側階調値信号バスへの出力をマスクして論理レベル「Ｌ」にする。
【００９６】
そして、再びラッチパルス信号ＬＰが入力されると、Ｄ−ＦＦ１０２はリセットされて、次の走査周期で階調値の取り込みを行うことになる。
【００９７】
このような構成により、バス分割による駆動電流の低減を行うためにバス分割信号を、非常に簡素な構成で生成することができる。
【００９８】
２．３  第２の実施形態
図１０に、第２の実施形態における表示駆動回路を適用した信号ドライバの構成例を示す。
【００９９】
ここでは、図８に示す信号ドライバ１００と同一部分には同一符号を付し、適宜説明を省略する。
【０１００】
信号ドライバ１２０が、信号ドライバ１００と異なる点は、Ｄ−ＦＦ１０２のＣ端子に、シフト出力信号ＳＦＯkを入力せず、カウンタ１２２のカウンタ出力を入力している点である。
【０１０１】
カウンタ１２２は、シフトレジスタ５２のシフトタイミングを規定するクロックＣＬＫに立ち上がりエッジでカウントアップを行い、所与のカウント値になったときに論理レベル「Ｈ」のカウンタ出力を行う。またカウンタ１２２においては、Ｄ−ＦＦ１０２と同一タイミングで、内部のカウント値がリセットされる。
【０１０２】
したがって、例えばシフト出力信号ＳＦＯkの出力タイミングに対応したカウント値を用いてカウンタ１２２からカウンタ出力を行わせることで、図９に示すタイミングと同一タイミングで動作させることができる。
【０１０３】
２．４  第３の実施形態
図１１に、第３の実施形態における表示駆動回路を適用した信号ドライバの構成例を示す。
【０１０４】
但し、信号ドライバ１００と同一部分には同一符号を付し、適宜説明を省略する。
【０１０５】
信号ドライバ１４０では、シフトレジスタ５２を構成する複数のフリップフロップが、複数のシフトレジスタブロックＳＲＢ1〜ＳＲＢbに分割されている。そして、各シフトレジスタブロックＳＲＢ1〜ＳＲＢb-1から、ブロック単位シフト出力信号ＳＩＧ1〜ＳＩＧb-1が出力され、ブロック単位バス分割制御回路１４２に入力される。
【０１０６】
ブロック単位バス分割制御回路１４２は、ブロック単位シフト出力信号ＳＩＧ1〜ＳＩＧb-1のいずれか１つを、Ｄ−ＦＦ１０２のＣ端子に入力させることができるようになっている。
【０１０７】
このような構成において、まずリセット信号ＲＥＳＥＴ又はラッチパルス信号ＬＰにより、Ｄ−ＦＦ１０２のＱ端子からは論理レベル「Ｌ」、ＸＱ端子からは論理レベル「Ｈ」がバス分割信号として出力される。これにより、バス分割回路５８は、階調値バス上の階調値を左側階調値信号バスに出力し、右側階調値信号バスへの出力をマスクして論理レベル「Ｌ」にする。
【０１０８】
そして、ブロック単位バス分割制御回路１４２は、ブロック単位シフト出力信号ＳＩＧ1〜ＳＩＧb-1のいずれかをＤ−ＦＦ１０２のＣ端子に入力させる。そして、その立ち上がりエッジで、Ｄ−ＦＦ１０２は、Ｑ端子から論理レベル「Ｌ」、ＸＱ端子から論理レベル「Ｈ」のバス分割信号を出力する。
【０１０９】
例えば、ブロック単位バス分割制御回路１４２が、シフトレジスタブロックＳＲＢaからのブロック単位シフト出力信号ＳＩＧaを、Ｄ−ＦＦ１０２のＣ端子に出力させるものとすると、ブロック単位シフト出力信号ＳＩＧaの出力タイミングで、バス分割信号が切り替えられることになる。これにより、バス分割回路５８は、当初階調値バス上の階調値を左側階調値信号バスに出力されていたが、バス分割信号の切替以降では、階調値バス上の階調値を右側階調値信号バスに出力する。
【０１１０】
２．５  第４の実施形態
第１〜第３の実施形態では、階調値バス上の階調値を、左側階調値信号バス又は右側階調値信号バスのいずれかに出力するものとして説明したが、これに限定されるものではない。第４の実施形態では、階調値バス上の階調値を左側階調値信号バスから右側階調値信号バスへ切り替えて出力するときに切替マージン期間（所与の期間）を設けて、当該期間では、階調値バス上の階調値を、左側階調値信号バス及び右側階調値信号バスに出力する。こうすることで、左側階調値信号バス及び右側階調値信号バスの切り替えに伴うバス上の信号等の不安定動作を防止することができる。特に表示駆動回路では、第ｋ及び第（ｋ＋１）の階調値が連続的に階調値バスに供給され、隣接するフリップフロップＳＲk、ＳＲk+1からのシフト出力信号に基づいて、第ｋ及び第（ｋ＋１）の階調値ラッチＧＬＡＴＴk、ＧＬＡＴk+1で保持するため、切替マージン期間を設ける効果は大きい。
【０１１１】
図１２に、第４の実施形態における表示駆動回路を適用した信号ドライバの構成例を示す。
【０１１２】
なお、信号ドライバ１００と同一部分には同一符号を付し、適宜説明を省略する。
【０１１３】
信号ドライバ１６０が、信号ドライバ１００と異なる点は、バス分割回路５８が互いに別個に変化するバス分割信号ＬｂｕｓＥＮ、ＲｂｕｓＥＮにより出力制御される点である。バス分割回路５８は、バス分割信号ＬｂｕｓＥＮの論理レベルが「Ｈ」のとき階調値バス上の階調値を左側階調値信号バスに出力し、バス分割信号ＬｂｕｓＥＮの論理レベルが「Ｌ」のとき左側階調値信号バスをマスクして論理レベル「Ｌ」にする。バス分割回路５８は、バス分割信号ＲｂｕｓＥＮの論理レベルが「Ｈ」のとき階調値バス上の階調値を右側階調値信号バスに出力し、バス分割信号ＲｂｕｓＥＮの論理レベルが「Ｌ」のとき右側階調値信号バスをマスクして論理レベル「Ｌ」にする。
【０１１４】
図１３に、第４の実施形態における信号ドライバ１６０の階調値の取り込みタイミングの一例を示す。
【０１１５】
階調値バスには、クロックＣＬＫに対応して階調値が順次供給されている。
【０１１６】
バス分割信号ＬｂｕｓＥＮの論理レベルが「Ｈ」で、バス分割信号ＲｂｕｓＥＮの論理レベルが「Ｌ」のとき、左側階調値信号バスには階調値バス上の階調値が出力され、右側階調値信号バスには論理レベル「Ｌ」が出力される。
【０１１７】
そして、バス分割信号ＬｂｕｓＥＮの論理レベルが「Ｈ」のとき、例えば第ｋの階調値ラッチＧＬＡＴkに保持される階調値が階調値バス上に出力される期間に重複させて、バス分割信号ＲｂｕｓＥＮの論理レベルを「Ｈ」にして切替マージン期間を設ける。この切替マージン期間では、左側階調値信号バス及び右側階調値信号バスには、階調値バス上の階調値が出力される。その後、バス分割信号ＬｂｕｓＥＮの論理レベルを「Ｌ」として、階調値バス上の階調値を右側階調値信号バスにのみ出力させる。
【０１１８】
こうすることで、第１〜第３の実施形態と同様に階調値バスの負荷を軽減させることができる。また第４の実施形態によれば、信号電極数の増加等により、シフトレジスタのクロックＣＬＫの周波数の増大した場合でも、右側階調値信号バス上に出力される階調値を安定した状態でラッチさせることができる。また、階調値バスを駆動する回路の駆動能力を大きくする必要がなくなる。
【０１１９】
更に図１４に示すように、シフト出力信号ＳＦＯk-1の立ち上がりエッジで階調値をラッチする第（ｋ−１）の階調値ラッチＧＬＡＴk-1についてはホールド時間を確保することができ、シフト出力信号ＳＦＯkの立ち上がりエッジで階調値をラッチする第ｋの階調値ラッチＧＬＡＴkについてはセットアップ時間を確保することができる。
【０１２０】
なお切替マージン期間については、可変であることが望ましい。そのため第４の実施形態では、可変制御信号ＣＯＮＴＲＯＬにより、切替マージン期間を設定することができるようになっている。
【０１２１】
図１５（Ａ）に、第４の実施形態におけるバス分割信号ＬｂｕｓＥＮ、ＲｂｕｓＥＮを生成するバス分割信号生成回路の一例を示す。図１５（Ｂ）に、図１５（Ａ）に示すバス分割信号生成回路の動作タイミングの一例を示す。
【０１２２】
バス分割信号生成回路１８０は、シフトレジスタのシフト方向に応じて制御を行うためのシフト方向制御信号ＳＨＬと、可変制御信号ＣＯＮＴＲＯＬとが入力され、シフト方向に応じて、可変制御信号ＣＯＮＴＲＯＬ信号により設定される期間において、重複してアクティブになるバス分割信号ＬｂｕｓＥＮ、ＲｂｕｓＥＮを生成する。
【０１２３】
バス分割信号生成回路１８０は、Ｄ−ＦＦであるＦＦ−Ｌ、ＦＦ−Ｒを含む。ＦＦ−Ｌ、ＦＦ−Ｒの各ＸＱ端子は、そのＤ端子に接続される。ＦＦ−ＬのＣ端子は、ＥＸＯＲ回路１８８の出力端子が接続される。ＦＦ−ＲのＣ端子は、ＥＸＯＲ回路１９０の出力端子が接続される。
【０１２４】
ＥＸＯＲ回路１８８には、シフト方向制御信号ＳＨＬの反転信号と、可変制御信号ＣＯＮＴＲＯＬとが入力される。ＥＸＯＲ回路１９０は、シフト方向制御信号ＳＨＬと、可変制御信号ＣＯＮＴＲＯＬとが入力される。
【０１２５】
ＦＦ−ＬのＱ端子は、ＥＸＯＲ回路１９２の一方の入力端子に接続される。ＦＦ−ＲのＱ端子は、ＥＸＯＲ回路１９４の一方の入力端子に接続される。ＥＸＯＲ回路１９２の出力端子からは、バス分割信号ＬｂｕｓＥＮが出力される。ＥＸＯＲ回路１９４の出力端子からは、バス分割信号ＲｂｕｓＥＮが出力される。
【０１２６】
ＥＸＯＲ回路１９２の他方の入力端子は、シフト方向制御信号ＳＨＬの反転信号が入力される。ＥＸＯＲ回路１９４の他方の入力端子は、シフト方向制御信号ＳＨＬの反転信号が入力される。
【０１２７】
またＦＦ−Ｌ、ＦＦ−Ｒは、リセット信号ＲＥＳＥＴ又はラッチパルス信号ＬＰがアクティブになったとき、リセットされる。
【０１２８】
以下では、シフト方向制御信号ＳＨＬの論理レベルが「Ｌ」で固定（シフト方向が左から右）されているものとし、バス分割信号生成回路１８０の動作について説明する。
【０１２９】
バス分割信号生成回路１８０では、まずリセット信号ＲＥＳＥＴ又はラッチパルス信号ＬＰによりＦＦ−Ｌ、ＦＦ−Ｒがリセットされる。したがって、ＦＦ−Ｌ及びＦＦ−ＲのＤ端子は、論理レベル「Ｈ」が入力される。可変制御信号ＣＯＮＴＲＯＬを、所望の期間において論理レベル「Ｈ」とすると、ＥＸＯＲ回路１８８の出力端子からは、可変制御信号ＣＯＮＴＲＯＬの反転信号が出力される。またＥＸＯＲ回路１９０の出力端子からは、可変制御信号ＣＯＮＴＲＯＬ信号と同位相の信号が出力される。したがって、ＦＦ−Ｒは、そのＣ端子に入力されるＥＸＯＲ回路１９０の出力信号の立ち上がりエッジで、そのＤ端子の状態を保持し、Ｑ端子から出力する。そして、ＥＸＯＲ回路１９４の出力端子からは、論理レベル「Ｈ」に切り替わったバス分割信号ＲｂｕｓＥＮを出力する。また、ＦＦ−Ｌは、そのＣ端子に入力されるＥＸＯＲ回路１８８の出力信号の立ち上がりエッジで、Ｄ端子の状態を保持し、Ｑ端子から出力する。そして、ＥＸＯＲ回路１９２の出力端子からは、論理レベル「Ｌ」に切り替わったバス分割信号ＬｂｕｓＥＮを出力する。
【０１３０】
そして、ラッチパルス信号ＬＰがアクティブになると、ＦＦ−Ｌ、ＦＦ−Ｒがリセットされる。これにより、バス分割信号ＬｂｕｓＥＮ、ＲｂｕｓＥＮが元の論理レベルに戻る。
【０１３１】
こうすることで、可変制御信号ＣＯＮＴＲＯＬを論理レベル「Ｈ」に設定した期間に、バス分割信号ＬｂｕｓＥＮ、ＲｂｕｓＥＮがともに論理レベル「Ｈ」となって、切替マージン期間を設定することができる。
【０１３２】
このようなバス分割信号生成回路１８０に入力される可変制御信号ＣＯＮＴＲＯＬは、例えば次のような構成の可変制御信号生成回路において生成することができる。
【０１３３】
図１６（Ａ）に、可変制御信号生成回路の構成の概要を示すブロック構成例を示す。図１６（Ｂ）に、可変制御信号生成回路の動作タイミングの一例を示す。
【０１３４】
可変制御信号生成回路２００は、期間開始タイミング設定レジスタ２０２と、期間終了タイミング設定レジスタ２０４と、カウンタ２０６と、比較回路２０８、２１０と、フリップフロップＲＳ−ＦＦを含む。
【０１３５】
期間開始タイミング設定レジスタ２０２は、切替マージン期間の開始タイミングに対応したカウンタ２０６のカウント数が設定される。期間終了タイミング設定レジスタ２０４は、切替マージン期間の終了タイミングに対応したカウンタ２０６のカウント数が設定される。
【０１３６】
カウンタ２０６は、シフトレジスタのシフトタイミングを規定するクロックＣＬＫの立ち上がりに同期してカウントアップを行う。
【０１３７】
比較回路２０８は、期間開始タイミング設定レジスタ２０２に設定されたカウント数と、カウンタ２０６のカウント数とを比較し、一致したときアクティブとなる出力信号を生成する。比較回路２１０は、期間終了タイミング設定レジスタ２０４に設定されたカウント数と、カウンタ２０６のカウント数とを比較し、一致したときアクティブとなる出力信号を生成する。
【０１３８】
フリップフロップＲＳ−ＦＦは、Ｓ端子への入力信号がアクティブになると、Ｍ端子から論理レベル「Ｈ」の出力信号を可変制御信号ＣＯＮＴＲＯＬとして出力する。またフリップフロップＲＳ−ＦＦは、Ｒ端子への入力信号がアクティブになると、Ｍ端子から論理レベル「Ｌ」の出力信号を可変制御信号ＣＯＮＴＲＯＬとして出力する。このようなフリップフロップＲＳ−ＦＦのＳ端子には、比較回路２０８の出力信号が入力される。またフリップフロップＲＳ−ＦＦのＲ端子には、比較回路２１０の出力信号が入力される。
【０１３９】
例えば、期間開始タイミング設定レジスタ２０２に切替マージン期間の開始タイミングｔ1に対応する「９５」、期間終了タイミング設定レジスタ２０４に切替マージン期間の終了タイミングｔ2に対応する「９９」が設定されているものとする。ラッチパルス信号ＬＰによりリセットされた後、カウンタ２０６は、クロックＣＬＫに同期してカウントアップを開始する。そして、比較回路２０８でカウンタ２０６のカウント数が期間開始タイミング設定レジスタ２０２に設定された「９５」と一致すると、フリップフロップＲＳ−ＦＦにより可変制御信号ＣＯＮＴＲＯＬの論理レベルが「Ｈ」となる。そして、カウンタ２０６はカウントを継続し、比較回路２１０でカウンタ２０６のカウント数が期間終了タイミング設定レジスタ２０４に設定された「９９」と一致すると、フリップフロップＲＳ−ＦＦにより可変制御信号ＣＯＮＴＲＯＬの論理レベルが「Ｌ」となる。
【０１４０】
このように構成することで、開始タイミング、終了タイミング及びその期間が任意に設定可能な切替マージン期間を規定する可変制御信号ＣＯＮＴＲＯＬを生成することができる。
【０１４１】
２．６  第５の実施形態
第５の実施形態では、シフトレジスタブロック単位で切替マージン期間を設定できるようになっている。
【０１４２】
図１７に、第５の実施形態における表示駆動回路を適用した信号ドライバの構成の要部の一例を示す。
【０１４３】
但し、図１１に示す信号ドライバ１４０と同一部分には同一符号を付し、適宜説明を省略する。
【０１４４】
信号ドライバ２２０が、信号ドライバ１４０と異なる点は、バス分割信号を生成するためにＤ−ＦＦ２２２、２２４と、Ｄ−ＦＦ２２２、２２４のＣ端子に入力させるブロック単位シフト出力信号を切り替えるスイッチ回路２２６、２２８とを含む点である。
【０１４５】
スイッチ回路２２６は、例えばシフトレジスタブロックＳＲＢa+1〜ＳＲＢbからブロック単位シフト出力信号ＳＩＧa+1〜ＳＩＧbが入力され、いずれか１つ（第１のシフト出力信号）をＤ−ＦＦ２２２のＣ端子に出力する。Ｄ−ＦＦ２２２は、そのＤ端子が電源電圧に固定され、ＸＱ端子からバス分割信号ＬｂｕｓＥＮを出力する。
【０１４６】
スイッチ回路２２８は、例えばシフトレジスタブロックＳＲＢ1〜ＳＲＢaからブロック単位シフト出力信号ＳＩＧ1〜ＳＩＧaが入力され、いずれか１つ（第２のシフト出力信号）をＤ−ＦＦ２２４のＣ端子に出力する。Ｄ−ＦＦ２２４は、そのＤ端子が電源電圧に固定され、Ｑ端子からバス分割信号ＲｂｕｓＥＮを出力する。
【０１４７】
Ｄ−ＦＦ２２２、２２４は、リセット信号ＲＥＳＥＴ又はラッチパルス信号ＬＰがアクティブになったとき、リセットされる。
【０１４８】
図１８に、第５の実施形態における信号ドライバ２２０の階調値の取り込みタイミングの一例を示す。
【０１４９】
ここでは、スイッチ回路２２６により、ブロック単位シフト出力信号ＳＩＧa+1がＤ−ＦＦ２２２のＣ端子に入力されるように切替制御が行われているものとする。また、スイッチ回路２２８により、ブロック単位シフト出力信号ＳＩＧa-1がＤ−ＦＦ２２４のＣ端子に入力されるように切替制御が行われているものとする。
【０１５０】
この場合、ラッチパルス信号ＬＰによりＤ−ＦＦ２２２がリセットされる。バス分割回路５８は、シフトレジスタブロックＳＲＢa+1からブロック単位シフト出力信号ＳＩＧa+1が出力されるまで、バス分割信号ＬｂｕｓＥＮの論理レベルが「Ｈ」であるため、階調値バス上の階調値を左側階調値信号バスに出力する。
【０１５１】
一方、シフトレジスタブロックＳＲＢa+1からブロック単位シフト出力信号ＳＩＧa+1が出力されるまでに、シフトレジスタブロックＳＲＢa-1からブロック単位シフト出力信号ＳＩＧa-1が出力される。したがって、ブロック単位シフト出力信号ＳＩＧa-1によりバス分割信号ＲｂｕｓＥＮの論理レベルが「Ｌ」から「Ｈ」に切り替わり、階調値バス上の階調値は右側階調値信号バスに出力される。
【０１５２】
これにより、ブロック単位シフト出力信号ＳＩＧa-1が出力されてから、ブロック単位シフト出力信号ＳＩＧa+1が出力されるまでの間が切替マージン期間として、左側階調値信号バス及び右側階調値信号バスに、階調値バス上の階調値が出力される。
【０１５３】
２．７  第６の実施形態
第６の実施形態では、パーシャル動作を行う信号ドライバに適用される。パーシャル動作は、ＲＧＢ各色６ビットの階調値のうち各色最上位の１ビットのみを用いることで、８色表示を行い、不要な電極駆動に伴う電流消費の削減を図る。このようなパーシャル動作を行う信号ドライバは、第１〜第Ｍの信号電極を複数ブロックに分割し、各ブロックを単位としてパーシャル動作の可否を選択するパーシャル動作レジスタ（ＰＡＲＴレジスタ）を含む。
【０１５４】
このような第６の実施形態における信号ドライバは、これまで説明したシフトレジスタ５２と、階調値ラッチ回路５４と、バス分割回路と、上述のパーシャル動作レジスタの他に、第１〜第Ｍの信号電極に対応して設けられ第１〜第Ｍの階調値ラッチに保持された階調値に基づいて第１〜第Ｍの信号電極を駆動する第１〜第Ｍの信号電極駆動回路とを含む。
【０１５５】
第ｉ（１≦ｉ≦Ｍ、ｉは整数）の信号電極駆動回路は、パーシャル動作レジスタにより指定されたパーシャル動作を行うブロックに属する場合には、第ｉの階調値ラッチに保持された階調値のうち各色の最上位ビットを用いて第ｉの信号電極を駆動する。また、パーシャル動作レジスタにより指定されたパーシャル動作を行わないブロックに属する場合には、第ｉの階調値ラッチに保持された階調値に基づいて第ｉの信号電極を駆動する。
【０１５６】
そして、バス分割回路は、パーシャル動作レジスタにより指定されたパーシャル動作を行うブロックに対応する階調値については、各色の最上位ビットのみを左側階調値信号バス及び右側階調値信号バスのいずれか一方又は両方に出力する。
【０１５７】
図１９及び図２０に、第６の実施形態における表示駆動回路が適用された信号ドライバの構成の要部の一例を示す。
【０１５８】
ここでは、左側階調値信号バスについてのみ示すが、右側階調値信号バスについても同様に構成することができる。
【０１５９】
信号ドライバ２４０では、シフトレジスタ５２を構成する複数のフリップフロップが複数のブロックに分割される。すなわち、シフトレジスタ５２は、シフトレジスタブロックＳＲＢ1〜ＳＲＢbにより構成される。なお、図１９では左側階調値信号バスについてその一部であるシフトレジスタブロックＳＲＢ1〜ＳＲＢaのみを図示している。
【０１６０】
シフトレジスタブロックＳＲＢ1を構成するフリップフロップのうち最終段のフリップフロップのＱ端子からは、ブロック単位シフト出力信号ＳＩＧ1が出力される。シフトレジスタブロックＳＲＢ2〜ＳＲＢbを構成するフリップフロップのうち初段のフリップフロップのＱ端子からは、ブロック単位シフト出力信号ＳＩＧ2〜ＳＩＧbが出力される。
【０１６１】
シフトレジスタ５２から出力されるシフト出力信号は、階調値ラッチに入力され、左側階調値信号バス上の階調値が取り込まれる。階調値ラッチに保持された階調値は、電極駆動回路５６を構成するパーシャル動作用信号電極駆動回路ＰＳＤにより信号電極が駆動される。
【０１６２】
図１９に示すように、ブロック単位シフト出力信号ＳＩＧ1は、ＸＱ端子がそのＤ端子に接続されたＤ−ＦＦ２４２のＣ端子に入力される。Ｄ−ＦＦ２４２のＸＱ端子からは、マスク信号ＰＭＡＳＫ1が出力される。
【０１６３】
ブロック単位シフト出力信号ＳＩＧ2の反転信号は、ＲＳ−ＦＦ２４４のＳ端子に入力される。ＲＳ−ＦＦ２４４のＲ端子には、ブロック単位シフト出力信号ＳＩＧ3の反転信号が入力される。ＲＳ−ＦＦ２４４は、Ｓ端子への入力信号がアクティブになると、Ｍ端子からの出力信号の論理レベルを「Ｈ」とし、Ｒ端子への入力信号がアクティブになると、Ｍ端子からの出力信号の論理レベルを「Ｌ」とする。ＲＳ−ＦＦ２４４のＭ端子からは、マスク信号ＰＭＡＳＫ2が出力される。
【０１６４】
同様にして、ブロック単位シフト出力信号ＳＩＧ3の反転信号は、ＲＳ−ＦＦ２４６のＳ端子に入力される。ＲＳ−ＦＦ２４６のＲ端子には、ブロック単位シフト出力信号ＳＩＧ4の反転信号が入力される。ＲＳ−ＦＦ２４６は、Ｓ端子への入力信号がアクティブになると、Ｍ端子からの出力信号の論理レベルを「Ｈ」とし、Ｒ端子への入力信号がアクティブになると、Ｍ端子からの出力信号の論理レベルを「Ｌ」とする。ＲＳ−ＦＦ２４６のＭ端子からは、マスク信号ＰＭＡＳＫ3が出力される。
【０１６５】
このようにして、パーシャル動作を行うブロック単位でマスク信号を生成する。そして、図２０に示すように、バス分割信号ＬｂｕｓＥＮの論理レベル「Ｈ」のとき、ＲＧＢ各色６ビットの計１８ビットで入力される階調値のうち、各色最上位の１ビットのみを左側階調値信号バスに出力し、各色の下位ビットについては論理レベル「Ｌ」を出力するようにする。
【０１６６】
左側階調値信号バスに出力された階調値は、シフトレジスタ５２からのシフト出力信号に基づいて階調値ラッチに保持される。パーシャル動作用信号電極駆動回路ＰＳＤは、階調値ラッチに保持された階調値に基づいて信号電極を駆動する。
【０１６７】
パーシャル動作用信号電極駆動回路ＰＳＤは、信号電極ごとに設けられており、各ブロックについてパーシャル動作の可否を示すパーシャル動作信号ＰＢＬＫが入力される。パーシャル動作用信号電極駆動回路ＰＳＤは、パーシャル動作信号ＰＢＬＫによりパーシャル動作を行うブロックとして指定されているとき、各色最上位１ビットのみを用いて駆動する。
【０１６８】
図２１に、パーシャル動作用信号電極駆動回路の構成の一例を示す。
【０１６９】
ここでは、１出力単位の構成のみを示す。
【０１７０】
パーシャル動作用信号電極駆動回路ＰＳＤは、ＤＡＣ２６０と、ボルテージフォロワ回路２６２と、スイッチ回路ＳＷＡ、ＳＷＢとを含む。パーシャル動作信号ＰＢＬＫに応じて、スイッチ回路ＳＷＡ、ＳＷＢのいずれかがオン状態となり、信号電極に駆動電圧Ｖｏｕｔを出力する。
【０１７１】
パーシャル動作信号ＰＢＬＫによりパーシャル動作を行うブロックとして指定されているとき、スイッチ回路ＳＷＢをオフ状態とし、スイッチ回路ＳＷＡをオン状態とする。そして、６ビットのＲ信号のうち最上位のＲ５を用いて、そのまま信号電極を駆動する。この場合、信号電極の駆動にオペアンプが用いられないため、電流消費を大幅に削減することができる。
【０１７２】
これに対して、パーシャル動作信号ＰＢＬＫによりパーシャル動作を行わないブロックとして指定されているとき、スイッチ回路ＳＷＡをオフ状態とし、スイッチ回路ＳＷＢをオン状態とする。そして、ＤＡＣ２６０において、６ビットのＲ５〜Ｒ０をデコードして、複数の基準電圧ＶＹ〜Ｖ０のいずれかを選択した選択電圧Ｖｓを生成する。ボルテージフォロワ回路２６２において、選択電圧Ｖｓを用いて信号電極を駆動する。この場合、信号電極の駆動にオペアンプを用いることができ、インピーダンス変換を行って十分な駆動能力を得ることができる。
【０１７３】
このような図１９、図２０、図２１の構成により信号ドライバを実現することで、不要な下位の階調値を左側階調値信号バスに出力させずに済むため、駆動電流を削減することができるようになり、更に低消費化を図ることができる。
【０１７４】
２．８  第７の実施形態
第１〜第６の実施形態では、階調値が供給される階調値バスをバス分割信号により分割するようにしていたが、これに限定されるものではない。第７の実施形態では、クロックＣＬＫが供給されるクロックバスを、クロックバス分割信号により分割することができる。
【０１７５】
一般に、信号電極の配列方向にシフトレジスタを構成するフリップフロップが配置されるため、各フリップフロップのＣ端子に接続されるクロックバスの配線長も長くなる。そのため、クロックバスを分割して必要なフリップフロップにのみクロックＣＬＫを供給させるようにバス分割を行うことで、クロックバスの駆動に伴う消費電力の低減を図る。
【０１７６】
図２２に、第７の実施形態における表示駆動回路を適用した信号ドライバの構成例を示す。
【０１７７】
なお、図４に示す比較例における信号ドライバ７０と同一部分には同一符号を付し、適宜説明を省略する。
【０１７８】
信号ドライバ２８０において、シフトレジスタ５２は第１及び第２のシフトレジスタを有する。第１のシフトレジスタは、フリップフロップＳＲ1〜ＳＲM+1のうちフリップフロップＳＲ1〜ＳＲkにより構成される。第２のシフトレジスタは、フリップフロップＳＲ1〜ＳＲM+1のうちフリップフロップＳＲk+1〜ＳＲM+1により構成される。
【０１７９】
第１のシフトレジスタの各フリップフロップのＣ端子には、左側クロック分割バス（第１のクロック分割バス）が共通に接続される。第２のシフトレジスタの各フリップフロップのＣ端子には、右側クロック分割バス（第２のクロック分割バス）が共通に接続されている。
【０１８０】
クロックバス分割回路２８２は、クロックバス分割信号に基づき、クロックバスに供給されたクロックＣＬＫを、左側クロック分割バス又は右側クロック分割バスに、或いは左側クロック分割バス及び右側クロック分割バスに出力する。
【０１８１】
階調値バスには、クロックＣＬＫに対応して階調値が順次供給されている。第１〜第Ｍの階調値ラッチＧＬＡＴ1〜ＧＬＡＴMは、第１及び第２のシフトレジスタを構成するフリップフロップＳＲ1〜ＳＲMから出力されるシフト出力信号ＳＦＯ1〜ＳＦＯMに基づき、階調値バス上の階調値を取り込む。
【０１８２】
第１〜第Ｍの信号電極駆動回路ＳＤ1〜ＳＤMは、第１〜第Ｍの階調値ラッチＧＬＡＴ1〜ＧＬＡＴMに保持された階調値に基づく駆動電圧を、対応する信号電極に出力する。
【０１８３】
なお、階調値バスについては、第１〜第６の実施形態のようにバス分割を行うことも可能である。
【０１８４】
図２３に、第７の実施形態における信号ドライバ２８０の動作タイミングの一例である。
【０１８５】
クロックバス分割信号ＬｃｂｕｓＥＮの論理レベルが「Ｈ」のとき、クロックバスに供給されるクロックＣＬＫは、左側クロック分割バスに出力される。クロックバス分割信号ＬｃｂｕｓＥＮの論理レベルが「Ｌ」のとき、左側クロック分割バスは論理レベル「Ｌ」に固定される。
【０１８６】
クロックバス分割信号ＲｃｂｕｓＥＮの論理レベルが「Ｈ」のとき、クロックバスに供給されるクロックＣＬＫは、右側クロック分割バスに出力される。クロックバス分割信号ＲｃｂｕｓＥＮの論理レベルが「Ｌ」のとき、右側クロック分割バスは論理レベル「Ｌ」に固定される。
【０１８７】
なおシフトレジスタ５２を構成する各フリップフロップにクロックＣＬＫを共通に供給するため、上述と同様の切替マージン期間を設けておくことが望ましい。この場合、少なくともクロックＣＬＫの１周期以上、クロックバス分割信号ＬｃｂｕｓＥＮ、ＲｃｂｕｓＥＮが論理レベル「Ｈ」となる期間を設ける。これにより、バス切替に伴う不安定動作を回避することができる。
【０１８８】
２．９  第８の実施形態
第１〜第７の実施形態では、表示駆動回路を液晶パネルの信号電極を駆動する信号ドライバに適用していたが、これに限定されるものではない。第８の実施形態では、液晶パネルの走査電極を駆動する走査ドライバに適用する。
【０１８９】
図２４に、第８の表示駆動回路が適用された走査ドライバの構成例を示す。
【０１９０】
走査ドライバ３００は、シフトレジスタ３０２と、レベルシフタ回路３０４と、ドライバ回路３０６と、クロックバス分割回路３０８とを含む。
【０１９１】
シフトレジスタ３０２は、第１〜第Ｎの走査電極Ｇ1〜ＧNに対応して設けられたフリップフロップＳＲ1〜ＳＲNと、フリップフロップＳＲN+1とが直列に接続される。第１のシフトレジスタを構成するフリップフロップＳＲ1〜ＳＲj（１≦ｊ＜Ｎ、ｊは整数）の各Ｃ端子には、左側クロック分割バス（第１のクロック分割バス）が接続される。第２のシフトレジスタを構成するフリップフロップＳＲj+1〜ＳＲN+1の各Ｃ端子には、右側クロック分割バス（第２のクロック分割バス）が接続される。フリップフロップＳＲ1〜ＳＲNからのシフト出力信号は、レベルシフタ回路３０４に出力される。
【０１９２】
レベルシフタ回路３０４は、第１〜第Ｎの走査電極Ｇ1〜ＧNに対応して設けられたレベルシフタＬＳ1〜ＬＳNを有する。レベルシフタＬＳ1〜ＬＳNは、フリップフロップＳＲ1〜ＳＲNからのシフト出力信号論理レベルに対応して、その電圧レベルを所与の電圧レベルに変換する。
【０１９３】
ドライバ回路３０６は、第１〜第Ｎの走査電極Ｇ1〜ＧNに対応して設けられたドライバＤＲＶ1〜ＤＲＶNを有する。ドライバＤＲＶ1〜ＤＲＶNは、レベルシフタＬＳ1〜ＬＳNでレベル変換された信号を用いて、第１〜第Ｎの走査電極Ｇ1〜ＧNを駆動する。
【０１９４】
クロックバス分割回路３０８は、クロックバス分割信号ＬｇｂｕｓＥＮ、ＲｇｂｕｓＥＮに基づき、クロックバスに供給されたクロックＣＬＫを、左側クロック分割バス又は右側クロック分割バスに、或いは左側クロック分割バス及び右側クロック分割バスに出力する。
【０１９５】
このような構成の走査ドライバは、フリップフロップＳＲ1のＤ端子に一垂直走査期間ごとに入力されたシフト入力が、シフトレジスタ３０２で順次シフトされる。シフトレジスタ３０２を構成するフリップフロップから出力されたシフト出力信号により、第１〜第Ｎの走査電極Ｇ1〜ＧNが順次駆動される。
【０１９６】
なおシフトレジスタ３０２を構成する各フリップフロップにクロックＣＬＫを共通に供給するため、上述と同様の切替マージン期間を設けておくことが望ましい。この場合、少なくともクロックＣＬＫの１周期以上、クロックバス分割信号ＬｇｂｕｓＥＮ、ＲｇｂｕｓＥＮが論理レベル「Ｈ」となる期間を設ける。これにより、クロックバス切替に伴う不安定動作を回避することができる。
【０１９７】
このように構成することで、一般に走査電極の配列方向に配置されるシフトレジスタ３０２を構成する各フリップフロップに共通に接続されるクロックバスの負荷を軽減することができ、低消費化を図ることができる。
【０１９８】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１９９】
第１〜第８の実施形態では、階調値バス又はクロックバスを２分割する場合について説明したが、これに限定されるものではなく、階調値バス又はクロックバスを３分割以上する場合にも適用することができる。
【０２００】
例えば、図２５に示すような信号ドライバ４００において、バス分割回路４０２により、バス分割信号ｂｕｓＥＮ１〜ｂｕｓＥＮ３に基づいて、階調値バス上の階調値を、第１〜第３の階調値信号バスのいずれか１つに出力させることができる。また、第１の階調値信号バスから前記第２の階調値信号バスに切り替えて出力するときに切替マージン期間を設け、当該切替マージン期間において第１及び第２の階調値信号バスに、階調値バス上の階調値を出力させるようにしてもよい。同様に、第２及び第３の階調値信号バスを切り替えて出力するときに切替マージン期間を設け、当該切替マージン期間において第２及び第３の階調値信号バスに、階調値バス上の階調値を出力させるようにしてもよい。
【０２０１】
また上述の実施形態では、ＴＦＴ型液晶装置を駆動する場合について説明したが、単純マトリクス型液晶装置や、有機ＥＬ素子を含む有機ＥＬパネル、プラズマディスプレイ装置にも適用可能である。
【図面の簡単な説明】
【図１】液晶装置の構成の概要を示すブロック図である。
【図２】液晶パネルの構成の概要を示すブロック図である。
【図３】表示駆動回路が適用された信号ドライバの構成の概要を示すブロック図である。
【図４】比較例における信号ドライバの構成を示すブロック図である。
【図５】比較例における信号ドライバの動作タイミングの一例を示すタイミング図である。
【図６】第１の実施形態における信号ドライバの構成の概要を示すブロック図である。
【図７】第１の実施形態における信号ドライバの動作タイミングの一例を示すタイミング図である。
【図８】第２の実施形態における信号ドライバの構成の概要を示すブロック図である。
【図９】第２の実施形態における信号ドライバの動作タイミングの一例を示すタイミング図である。
【図１０】第３の実施形態における信号ドライバの構成の概要を示すブロック図である。
【図１１】第３の実施形態における信号ドライバの動作タイミングの一例を示すタイミング図である。
【図１２】第４の実施形態における信号ドライバの構成の概要を示すブロック図である。
【図１３】第４の実施形態における信号ドライバの動作タイミングの一例を示すタイミング図である。
【図１４】第４の実施形態における信号ドライバの効果を説明するための説明図である。
【図１５】図１５（Ａ）は、第４の実施形態におけるバス分割信号を生成するバス分割信号生成回路の一例を示す回路図である。図１５（Ｂ）は、図１５（Ａ）に示すバス分割信号生成回路の動作タイミングの一例を示すタイミング図である。
【図１６】図１６（Ａ）は、可変制御信号生成回路の構成の概要を示すブロック構成例を示すブロック図である。図１６（Ｂ）は、可変制御信号生成回路の動作タイミングの一例を示すタイミング図である。
【図１７】第５の実施形態における信号ドライバの構成の概要を示すブロック図である。
【図１８】第５の実施形態における信号ドライバの動作タイミングの一例を示すタイミング図である。
【図１９】第６の実施形態における信号ドライバの構成の概要を示すブロック図である。
【図２０】第６の実施形態における信号ドライバの構成の概要を示すブロック図である。
【図２１】第６の実施形態におけるパーシャル動作用信号電極駆動回路の構成の一例を示す構成図である。
【図２２】第７の実施形態における信号ドライバの構成の概要を示すブロック図である。
【図２３】第７の実施形態における信号ドライバの動作タイミングの一例を示すタイミング図である。
【図２４】第８の実施形態における信号ドライバの構成の概要を示すブロック図である。
【図２５】階調値バスを３分割した場合の表示駆動回路が適用された信号ドライバの構成の概要を示すブロック図である。
【符号の説明】
１０  液晶装置
２０、４４  液晶パネル
２２nm  ＴＦＴ
２４nm  液晶容量
２６nm  画素電極
２８nm  対向電極
３０  信号ドライバＩＣ
３２  走査ドライバＩＣ
３４  電源回路
３６  コモン電極駆動回路
３８  信号制御回路
４０、５０、７０、８０、１００、１２０、１４０、１６０、２２０、２４０、２８０、４００  信号ドライバ
４２、３００  走査ドライバ
５２、３０２  シフトレジスタ
５４  階調値ラッチ回路
５６  電極駆動回路
５８、４０２  バス分割回路
１０２、２２２、２２４  Ｄ−ＦＦ
１２２、２０６  カウンタ
１４２  ブロック単位バス分割制御回路
１８０  バス分割信号生成回路
１８８、１９０、１９２、１９４  ＥＸＯＲ回路
２００  可変制御信号生成回路
２０２  期間開始タイミング設定レジスタ
２０４  期間終了タイミング設定レジスタ
２０８、２１０  比較回路
２２６、２２８  スイッチ回路
２８２、３０８  クロックバス分割回路
３０４  レベルシフタ回路
３０６  ドライバ回路
ＡＭＰ1〜ＡＭＰM  第１〜第Ｍのバッファ（ボルテージフォロワ型オペアンプ）
ＤＡＣ1〜ＤＡＣM  第１〜第Ｍの電圧選択回路
ＧＬＡＴ1〜ＧＬＡＴM  第１〜第Ｍの階調値ラッチ
ＳＤ1〜ＳＤM  第１〜第Ｍの信号電極駆動回路
ＳＦＯ1〜ＳＦＯM  シフト出力信号
ＳＩＧ1〜ＳＩＧb-1  ブロック単位シフト出力信号
ＳＲ1〜ＳＲM+1、ＳＲ1〜ＳＲN  フリップフロップ
ＳＲＢ1〜ＳＲＢb  シフトレジスタブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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