(57)【特許請求の範囲】
【請求項１】
誤り訂正符号として畳み込み符号が用いられ、符号系列に対してビット操作が行われ、多値多位相方式でデジタル変調されて伝送されたデータを受信するデータ受信装置において、
受信信号を構成するビットに対する条件付き事後確率を計算し、計算した事後確率から、前記受信信号を構成するシンボルの各ビット毎にメトリックを計算するメトリック計算手段
を備えることを特徴とするデータ受信装置。
【請求項２】
前記メトリック計算手段は、所定の伝送シンボルが送信された場合に、前記受信信号が受信される確率を全ての前記伝送シンボルについて計算し、得られた確率のうち、メトリック計算の対象となるビットの値が０または１の伝送シンボルに対するもののみを加算して得られた値を、全ての伝送シンボルに対する確率を加算した値で除算することにより、前記事後確率を求める
ことを特徴とする請求項１に記載のデータ受信装置。
【請求項３】
誤り訂正符号として畳み込み符号が用いられ、符号系列に対してビット操作が行われ、多値多位相方式でデジタル変調されて伝送されたデータを受信するデータ受信装置において、
受信信号を構成するビットに対する条件付き事後確率を記憶し、記憶している前記事後確率から、前記受信信号を構成するシンボルの各ビット毎にメトリックを計算するメトリック計算手段
を備えることを特徴とするデータ受信装置。
【請求項４】
誤り訂正符号として畳み込み符号が用いられ、符号系列に対してビット操作が行われ、多値多位相方式でデジタル変調されて伝送されたデータを受信するデータ受信方法において、
受信信号を構成するビットに対する条件付き事後確率を計算し、計算した事後確率から、前記受信信号を構成するシンボルの各ビット毎にメトリックを計算するメトリック計算ステップ
を備えることを特徴とするデータ受信方法。
【請求項５】
誤り訂正符号として畳み込み符号が用いられ、符号系列に対してビット操作が行われ、多値多位相方式でデジタル変調されて伝送されたデータを受信するデータ受信方法において、
受信信号を構成するビットに対する条件付き事後確率を記憶し、記憶している前記事後確率から、前記受信信号を構成するシンボルの各ビット毎にメトリックを計算するメトリック計算ステップ
を備えることを特徴とするデータ受信方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ受信装置および方法に関し、特に、誤り訂正符号として、パンクチャド符号が用いられ、符号系列に対してビット拡散が行われ、かつ、多値多位相方式でデジタル変調されて伝送されたデータを受信し、復号することができるようにしたデータ受信装置および方法に関する。
【０００２】
【従来の技術】
米国においては、デジタル放送が既に開始されている。ヨーロッパでも、デジタルテレビ放送を導入するために、標準化組織Digital Video Broadcasting(DVB)が結成され、その標準方式がまとめられようとしている。このデジタル放送については、例えば、日経エレクトロニクス１９９６．１．１５（ｎｏ．６５３）ページ１３９乃至１５１に、「ディジタル放送，米国についで欧州も実用へ」として紹介されている。
【０００３】
ディジタル放送を行う場合、その消費電力ができるだけ少なくなるようにすることが望まれる。このような電力制限の厳しいこのような通信路においては、一般的に、誤り訂正符号を用いて符号化利得を得て電力の低減が図られている。この様なシステムにおいては、送信側で誤り訂正符号化を行い、受信側で誤り訂正復号を行うのが一般的である。特に信号電力対雑音電力比（Ｃ／Ｎ比）の小さい通信路においては、畳み込み符号が有利であり、この符号はビタビ復号法を用いることにより、容易に軟判定復号を行うことができ、高利得を得ることができる。
【０００４】
さらに、畳み込み符号化器の符号出力の系列を、ある一定の規則に従って、間引くことにより、同一の復号器を用いて、複数の符号化率を容易に実現できるパンクチャド符号が知られている。また、パンクチャド符号化器の符号出力の系列をある一定の規則に従って、ビット毎に拡散することによって、伝送路上で重畳される雑音に対する耐性を向上させることができる。
【０００５】
図６は、ＤＶＢの地上波テレビジョン放送のための規格ＤＶＢ−Ｔにおいて提案されている送信装置の構成例を表している。この装置では、パンクチャド畳み込み符号、ビット拡散、ＱＰＳＫ変調方式が用いられている。
【０００６】
すなわち、図６の例においては、情報源１より出力された１ビットシリアルデータは、畳み込み符号化器２に入力され、パンクチャド符号の母符号系列Ｘ，Ｙが生成される。この例では、符号化率が１／２とされている。Ｘ，Ｙは、それぞれ１ビットの符号系列を表している。
【０００７】
この符号系列Ｘ，Ｙは、ビット消去回路３に入力され、所定の規則に従って、ビット消去処理が行われるようになされている。ビット消去回路３より出力されたシリアル化されたパンクチャド符号系列は、直並列変換器４に入力され、１系列のデータから２系列のデータに変換されるようになされている。
【０００８】
直並列変換器４より出力された２系列のデータｘ，ｙは、ビット拡散回路５−１，５−２にそれぞれ入力され、ビットの順番が拡散（交錯）されるビット拡散処理が行われるようになされている。ビット拡散回路５−１，５−２より出力されたビット拡散後のデータｘ’，ｙ’は、信号点割り当て回路６に入力され、伝送路上のシンボルへ割り当てられる。信号点割り当て回路６は、相互に直交する同相成分（Ｉ成分）と直交成分（Ｑ成分）で表される信号点の座標データＩ’，Ｑ’を出力する。
【０００９】
シンボル拡散回路７は、信号点割り当て回路６より出力された座標データＩ’，Ｑ’により規定されるシンボルの順番を拡散するシンボル拡散処理を実行し、拡散後のシンボルのＩ成分とＱ成分を出力する。変調器８は、例えば、OFDM(Orthogonal Frequency Division Multiplex)方式で、Ｉ成分とＱ成分をデジタル変調し、アンテナ９を介して電波で出力するようになされている。
【００１０】
図７は、畳み込み符号化器２の構成例を表している。但し、この構成例は、ＤＶＢ−Ｔで規定されているものではなく、畳み込み処理の説明のための原理的構成を示すものである。この例においては、情報源１より出力された１ビットのシリアルデータが端子２１から入力され、遅延回路２２，２３により、それぞれ１クロック分ずつ順次遅延された後、加算器２４と２５に出力されている。加算器２４にはまた、端子２１の出力と遅延回路２２の出力とが供給されており、加算器２４は、これらのデータを加算（排他的論理和演算）した後、端子２６からデータＸとして出力するようになされている。また、加算器２５は、端子２１の出力と遅延回路２３の出力を加算（排他的論理和演算）して、端子２７からデータＹとして出力するようになされている。
【００１１】
すなわち、この実施例においては、１ビットの入力に対して、遅延回路２２と２３の内部状態から定まる２ビットの母符号が出力されることになる。この例の場合、拘束長が３、内部遅延素子が２、状態数が４、符号化率が１／２となる。
【００１２】
図８は、この畳み込み符号化器２の状態遷移図を表している。この畳み込み符号化器２の状態遷移は、次のようになる。
【００１３】
すなわち、例えば、状態００（遅延素子２２の出力と遅延素子２３の出力が共に０の状態）において、端子２１から０が入力されると、端子２６，２７から、（ＸＹ）＝（００）が出力され、状態００に遷移する。状態００から１が入力されると、（ＸＹ）＝（１１）が出力され、状態は１０に遷移する。状態０１から０が入力されると、（ＸＹ）＝（１１）が出力され、状態００に遷移する。状態０１から１が入力されると、（ＸＹ）＝（００）が出力され、状態１０に遷移する。
【００１４】
他の状態においても、図８に示すように、０または１の入力に対して、図示した出力が出され、図示した状態に遷移する。
【００１５】
ビット消去回路３では、ある規則に従って、母符号系列（ＸＹ）から適当な位置のデータを消去することによって、結果として符号化率を変えることができる。以下に、例えば、
Ｘ：１０
Ｙ：１１
のような消去マップに従ってビットが消去される場合について説明する。
【００１６】
消去マップの１に対応するビットは伝送され、０に対応するビットは伝送されない（消去される）。消去マップによれば、ある時点での畳み込み符号化器２の出力Ｘ（＝Ｘ１）とＹ（＝Ｙ１）は、Ｘ１Ｙ１の順で伝送され、次の時点では、畳み込み符号化器２の出力Ｘ（＝Ｘ２）は消去されて伝送されず、Ｙ（＝Ｙ２）のみ伝送されることになる。すなわち、この２つの時点で伝送されるビットは、Ｘ１Ｙ１Ｙ２となる。この操作で畳み込み符号化器２に入力されるビット数は２ビット、ビット消去回路３から出力されるビット数は３ビットとなるので、符号化率Ｒは２／３となる。この操作は２単位時間ごとに繰り返される。
【００１７】
直並列変換器４では、入力される１系列のデータＸ１，Ｙ１，Ｙ２，・・・が２系列のデータ（ｘ，ｙ）に変換される。
【００１８】
ビット拡散回路５−１，５−２は、入力データ系列ｘ，ｙの順番を所定の規則に従って入れ替えることによって、ビットを拡散する。このとき、一般にビット拡散器５−１と５−２の拡散方法は異なるものとされる。
【００１９】
以下にビット拡散の例を示す。Ｍビットの入力データを１ブロックとし、適当な数値ｓを定める。ビット拡散は、Ｍビットの入力系列からなるベクトル
（Ｂ０，Ｂ１，・・・，Ｂｋ，・・・，ＢＭ−１）から、
拡散後のＭビットの出力系列からなるベクトル
（Ｂ’０，Ｂ’１，・・・，Ｂ’ｎ，・・・，Ｂ’Ｍ−１）への置換を意味する。このとき、Ｂ’ｎ＝Ｂｋ（ｎ＝ｋ＋ｓ mod Ｍ）である。
【００２０】
ビット拡散回路５−１，５−２で異なるｓを用いることによって、同じアルゴリズムで異なるビット拡散回路を構成することができる。
【００２１】
信号点割り当て回路６では、入力されたデータ（ｘ’，ｙ’）を伝送路上のシンボルへ割り当てる。割り当ては、例えば図９に示すように、ＱＰＳＫ方式に従って行われる。すなわち、
（ｘ’，ｙ’）＝（０，０）のとき、（Ｉ’，Ｑ’）＝（１／√２，１／√２）、
（ｘ’，ｙ’）＝（０，１）のとき、（Ｉ’，Ｑ’）＝（１／√２，−１／√２）、
（ｘ’，ｙ’）＝（１，０）のとき、（Ｉ’，Ｑ’）＝（−１／√２，１／√２）、
（ｘ’，ｙ’）＝（１，１）のとき、（Ｉ’，Ｑ’）＝（−１／√２，−１／√２）
のように割り当てが行われる。
【００２２】
シンボル拡散回路７は、（Ｉ’，Ｑ’）で表されるシンボルＳ’の順番を所定の規則に従って入れ替えることによって、シンボルの拡散を行い、シンボルＳ（Ｉ，Ｑ）を得るものであり、これによって、伝送路上で受けたバースト的な誤りを拡散することができる。
【００２３】
具体的な例（ＤＶＢ−Ｔとは異なる）を示すと、Ｎ−１個のシンボルを拡散の単位ブロックとして、Ｎ未満の、Ｎと互いに素な数Ｇを定めたとき、拡散は、拡散前のシンボルを要素とするベクトル
（Ｓ’１，Ｓ’２，・・・，Ｓ’ｋ，・・・，Ｓ’Ｎ−１）から
拡散後のシンボルを要素とするベクトル
（Ｓ１，Ｓ２，・・・，Ｓｎ，・・・，ＳＮ−１）への置換として実行される。このとき、Ｓｎ＝Ｓ’ｋ（ｎ＝Ｇ＾ｋ mod Ｎ）である。
【００２４】
変調器８では、入力されるシンボルＳのＩ成分とＱ成分に従って、搬送波を変調し、アンテナ９を介して送信する。
【００２５】
図１０は、図６の送信装置より送信されたデータを受信する受信装置の構成例を表している。復調器３２は、アンテナ３１を介して受信した電波を復調し、Ｉ成分信号とＱ成分信号を出力する。シンボル逆拡散回路３３は、図６のシンボル拡散回路７におけるシンボル拡散処理と逆の処理、すなわち、シンボル拡散回路７において入れ替えたシンボルの順番を元の順番に戻す処理を行い、Ｉ信号成分Ｉ’とＱ信号成分Ｑ’を出力する。
【００２６】
ビット逆拡散回路３４−１，３４−２は、シンボル逆拡散回路３３より出力されたＩ’信号とＱ’信号に対して、図６のビット拡散回路５−１，５−２において変更したビットの順番を、元の順番に戻す処理を実行する。
【００２７】
ビット逆拡散回路３４−１，３４−２より出力されたＩ’信号成分に対応するデータｘと、Ｑ’信号成分に対応するデータｙは、並直列変換器３５に入力され、２系列のデータ（ｘ，ｙ）から１系列のデータに変換され、ビット挿入回路３６に供給される。
【００２８】
ビット挿入回路３６においては、図６のビット消去回路３におけるビット消去処理と反対に、ビット挿入処理が行われる。ビット挿入回路３６により、ビットが挿入されたＩ信号成分のデータｘとＱ信号成分のデータｙは、ビタビ復号器３７に入力され、ビタビ復号され、再生情報３８として出力されるようになされている。
【００２９】
次に、その動作について説明する。
【００３０】
アンテナ３１で受けた受信信号は、復調器３２で復調されて、各シンボルのＩ成分とＱ成分のデータが得られる。このＩ成分とＱ成分のデータは、シンボル逆拡散回路３３に入力され、そこで、シンボル拡散回路７における場合と逆の操作が行なわれ、逆拡散されたデータＩ’とＱ’が得られる。
【００３１】
すなわち、この逆拡散の操作は、シンボル拡散回路７で用いた場合と同じ値Ｎ，Ｇを用いて表すと、逆拡散前のシンボルを要素とするベクトル
（Ｓ１，Ｓ２，・・・，Ｓｎ，・・・，ＳＮ−１）を、
逆拡散後のシンボルを要素とするベクトル
（Ｓ’１，Ｓ’２，・・・，Ｓ’ｋ，・・・，Ｓ’Ｎ−１）へ置換する処理となる。このとき、Ｓｎ＝Ｓ’ｋ（ｎ＝Ｇ＾ｋ mod Ｎ）である。
【００３２】
シンボル逆拡散回路３３から供給されたＩ成分データＩ’と、Ｑ成分データＱ’は、それぞれビット逆拡散回路３４−１，３４−２に供給される。
【００３３】
ビット逆拡散回路３４−１，３４−２は、それぞれ、ビット拡散回路５−１，５−２に対応し、それぞれ、ビット拡散回路５−１，５−２と逆の操作を行う。
【００３４】
すなわち、Ｍ個の入力データを１ブロックとし、適当な数値ｓを定め、Ｍ個の入力系列からなるベクトル
（Ｂ’０，Ｂ’１，・・・，Ｂ’ｎ，・・・，Ｂ’Ｍ−１）から、
逆拡散後のＭ個の出力系列からなるベクトル
（Ｂ０，Ｂ１，・・・，Ｂｋ，・・・，ＢＭ−１）が求められる。このとき、Ｂ’ｎ＝Ｂｋ（ｎ＝ｋ＋ｓ mod Ｍ）である。
【００３５】
ここで、ビット逆拡散回路３４−１，３４−２のビット逆拡散で用いる数値ｓは、それぞれ、ビット拡散回路５−１，５−２で用いる数値ｓと同じ値を用いる。
【００３６】
こうしてビット逆拡散されたデータ系列（ｘ，ｙ）は、次段の並直列変換器３５に供給され、そこで直並列変換器４と逆の操作が行なわれ、２系列のデータ（ｘ，ｙ）から１系列のデータに変換される。
【００３７】
ビット挿入回路３６では、ビット消去回路３と逆の操作が行われる。すなわち、前述の例の消去マップ
Ｘ：１０
Ｙ：１１
を用いたビット消去回路３の処理に対応して、ビット挿入回路３６は、
Ｘ１，Ｙ１，Ｙ２（いまの場合、ｘ１，ｙ１，ｙ２）
の順で入力されるデータに対して、消去されているデータＸ２（ｘ２）に相当する位置で任意のダミーデータ（ここでは０とする）を挿入して、
Ｘデータとして、Ｘ１（ｘ１），０を、
Ｙデータとして、Ｙ１（ｙ１），Ｙ２（ｙ２）を、
この順で出力する。また、ダミーデータを挿入した位置を示す挿入フラグをビタビ復号器３７に供給する。
【００３８】
ビタビ復号器３７では、畳み込み符号化器２の状態遷移（図８）に従ってビタビ復号を行う。図１１にビタビ復号器３７の例を示す。入力端子６２−１，６２−２には、ビット挿入回路３６より出力されたデータＸ，Ｙが、それぞれ入力される。これらのデータＸ，Ｙは、ブランチメトリック演算回路６３−１乃至６３−４に入力されている。ブランチメトリック演算回路６３−１においては、入力データ（Ｘ，Ｙ）と図９に示した座標点（１／√２，１／√２）との距離を、ブランチメトリックとして演算する。同様に、ブランチメトリック演算回路６３−２乃至６３−４においては、入力データ（Ｘ，Ｙ）と座標点（１／√２，−１／√２），（−１／√２，１／√２）または（−１／√２，−１／√２）との距離が演算されるようになされている。
【００３９】
ブランチメトリック演算回路６３−１，６３−４の出力（ブランチメトリック）ＢＭ００は、ＡＣＳ（Add Compare Select）回路６４−１に入力されている。同様に、ブランチメトリック演算回路６３−２の出力（ブランチメトリック）ＢＭ０１とブランチメトリック演算回路６３−３の出力（ブランチメトリック）ＢＭ１０が、ＡＣＳ回路６４−２に入力され、ブランチメトリック演算回路６３−１の出力（ブランチメトリック）ＢＭ００とブランチメトリック演算回路６３−４の出力（ブランチメトリック）ＢＭ１１が、ＡＣＳ回路６４−３に入力され、ブランチメトリック演算回路６３−２の出力（ブランチメトリック）ＢＭ０１とブランチメトリック演算回路６３−３の出力（ブランチメトリック）ＢＭ１０が、ＡＣＳ回路６４−４に入力されている。
【００４０】
ＡＣＳ回路６４−１にはまた、ステートメトリック記憶装置６６−１の出力（ステートメトリック）ＳＭ００とステートメトリック記憶装置６６−２の出力（ステートメトリック）ＳＭ０１が入力されており、ＡＣＳ回路６４−２には、ステートメトリック記憶装置６６−３の出力（ステートメトリック）ＳＭ１０とステートメトリック記憶装置６６−４の出力（ステートメトリック）ＳＭ１１が入力されている。同様に、ＡＣＳ回路６４−３には、ステートメトリック記憶装置６６−１の出力（ステートメトリック）ＳＭ００とステートメトリック記憶装置６６−２の出力（ステートメトリック）ＳＭ０１が入力されており、ＡＣＳ回路６４−４には、ステートメトリック記憶装置６６−３の出力（ステートメトリック）ＳＭ１０とステートメトリック記憶装置６６−４の出力（ステートメトリック）ＳＭ１１が入力されている。
【００４１】
ＡＣＳ回路６４−１乃至６４−４は、入力された一方のブランチメトリックＢＭとそれに対応するステートメトリックＳＭを加算するとともに、他方のブランチメトリックＢＭとそれに対応するステートメトリックＳＭを加算する。そして、２つの加算結果を比較し、その比較結果に対応して、小さい方の加算値をステートメトリック記憶装置６６−１乃至６６−４に、新たなステートメトリックＳＭとして出力するとともに、その選択結果を表す信号ＳＥＬ００乃至ＳＥＬ１１をパスメモリ６５に出力している。パスメモリ６５にはまた、ステートメトリック記憶装置６６−１乃至６６−４に記憶されている、ステートメトリックＳＭ００乃至ＳＭ１１が入力されている。
【００４２】
ステートメトリック記憶装置６６−１乃至６６−４は、端子６１から入力される信号によりリセットされるようになされている。パスメモリ６５は、端子６７から復号結果を出力するようになされている。
【００４３】
次に、その動作について説明する。
【００４４】
ブランチメトリック演算回路６３−１では、入力データ（Ｘ，Ｙ）と座標点（１／√２，１／√２）との距離がブランチメトリックＢＭ００として計算される。同様にブランチメトリック演算回路６３−２では入力データ（Ｘ，Ｙ）と座標点（１／√２，−１／√２）との距離、ブランチメトリック演算回路６３−３では入力データ（Ｘ，Ｙ）と座標点（−１／√２，１／√２）との距離、ブランチメトリック演算回路６３−４では入力データ（Ｘ，Ｙ）と座標点（−１／√２，−１／√２）との距離が、ブランチメトリックＢＭ０１，ＢＭ１０，ＢＭ１１としてそれぞれ計算される。なお、ここでは、前段のビット挿入回路３６から供給される挿入フラグに従って、挿入されたダミーデータに関する距離計算は省略される。すなわち、挿入されたビットと比較すべき座標との距離は、すべて同じ（例えば０）とされる。
【００４５】
ＡＣＳ回路６４−１では畳み込み符号化器２の状態遷移に従って次の２つの式が計算され、尤度の大きい方、すなわち、計算結果の小さい方が選択され、その選択情報ＳＥＬは後段のパスメモリ６５に、その計算結果ＳＭはステートメトリック記憶装置６６−１に、それぞれ供給される。
【００４６】
ＳＭ００＋ＢＭ００      （１）
ＳＭ０１＋ＢＭ１１      （２）
【００４７】
ここで、ＳＭ００は、１単位時間前のステートメトリック記憶装置６６−１の値、ＳＭ０１は、１単位時間前のステートメトリック記憶装置６６−２の値、ＢＭ００は、ブランチメトリック演算回路６３−１の演算結果、ＢＭ１１は、ブランチメトリック演算回路６３−４の演算結果を、それぞれ表している。
【００４８】
式（１）の計算結果の方が小さければＳＥＬ００＝０が、式（２）の計算結果の方が小さければＳＥＬ００＝１が、後段のパスメモリ６５に供給される。そして、前者の場合、ＳＭ００＋ＢＭ００が、後者の場合、ＳＭ０１＋ＢＭ１１が、それぞれステートメトリック記憶装置６６−１に、新たなステートメトリックＳＭ００として記憶される。
【００４９】
この計算を図８にそって説明する。状態００に到達するパスは２本あり、１本目は状態００で０が入力され、００を出力するパスで、比較される計算式は式（１）のようになり、２本目は状態０１で０が入力され、１１を出力するパスで、比較される計算式は式（２）のようになる。計算結果のうち小さいほうが新たなステートメトリックＳＭ００としてステートメトリック記憶装置６６−１に供給される。
【００５０】
同様の動作が、ＡＣＳ回路６４−２乃至６４−４においても行われる。なお、ステートメトリック記憶装置６６−１乃至６６−４は、システムが動作する初期段階で０にリセットされる。この制御は図には示していない制御装置から端子６１を介して行われる。
【００５１】
パスメモリ６５では、図８の状態遷移図に従って、ＡＣＳ回路６４−１乃至６４−４からの選択情報ＳＥＬ００乃至ＳＥＬ１１を用いて、入力データすなわち復号データの選択、記憶、伝搬を行う。
【００５２】
図１２は、ブランチメトリック演算回路６３−１の構成例を表している。端子６２−１より入力されたデータＸは、減算回路５１に入力され、発生回路５２が出力する１／√２が減算されるようになされている。減算回路５１の出力は、乗算回路５３に分岐して入力され、乗算される（すなわち、自乗される）ようになされている。セレクタ２０３は、乗算回路５３の出力と、発生回路２０２の出力の供給を受け、端子２０１を介してＸに対するダミーフラグがビット挿入回路３６より入力されたとき、発生回路２０２が発生する０を選択し、その他のとき、乗算回路５３の出力を選択し、加算回路５４に出力する。
【００５３】
同様に、端子６２−２より入力されたデータＹが、減算回路５５に入力され、発生回路５６が出力する１／√２が減算されるようになされている。減算回路５５の出力は、乗算回路５７に分岐して入力され、乗算（自乗）されるようになされている。セレクタ２０６は、乗算回路５７の出力と、発生回路２０５の出力の供給を受け、端子２０４を介してＹに対するダミーフラグがビット挿入回路３６より入力されたとき、発生回路２０５が発生する０を選択し、その他のとき、乗算回路５７の出力を選択し、加算回路５４に出力している。加算回路５４は、セレクタ２０３の出力と、セレクタ２０６の出力とを加算し、ブランチメトリックＢＭ００として出力するようになされている。
【００５４】
すなわち、この例においては、フラグが入力されていないとき、減算回路５１が、Ｘ−１／√２を出力し、これが乗算回路５３において自乗され、乗算回路５３から（Ｘ−１／√２）2が出力される。同様に、減算回路５５が、Ｙ−１／√２を出力し、この値が乗算回路５７により自乗され、乗算回路５７は（Ｙ−１／√２）2を出力する。加算回路５４は、乗算回路５３の出力と乗算回路５７の出力の加算値（Ｘ−１／√２）2＋（Ｙ−１／√２）2をブランチメトリックＢＭ００として出力する。一方、Ｘのダミーフラグが入力されたとき、セレクタ２０３は、０を出力するので、加算回路５４の出力は、（Ｙ−１／√２）2となり、Ｙのダミーデータが入力されたとき、セレクタ２０６は０を出力するので、加算回路５４の出力は、（Ｘ−１／√２）2となる。
【００５５】
ブランチメトリック演算回路６３−２乃至６３−４においても、図１２に示した場合と同様の構成の回路により、同様の演算が行われる。但し、ブランチメトリック演算回路６３−２においては、発生回路５２の出力は１／√２、発生回路５６の出力は−１／√２とされる。また、ブランチメトリック演算回路６３−３においては、発生回路５２と５６の出力は、それぞれ−１／√２と１／√２とされ、ブランチメトリック演算回路６３−４においては、それぞれ−１／√２と−１／√２とされる。
【００５６】
図１３にパスメモリ６５のブロック図を示す。端子７１−１乃至７１−４には、ＡＣＳ回路６４−１乃至６４−４より出力された選択情報ＳＥＬ００乃至ＳＥＬ１１が入力されている。これらの選択情報ＳＥＬ００乃至ＳＥＬ１１は、それぞれ２入力１出力のセレクタ７３−１乃至７３−４に制御信号として入力されている。また、セレクタ７３−１には、２つの入力として、端子７２−１から固定データ０が入力されている。同様に、セレクタ７３−２乃至７３−４には、端子７２−２乃至７２−４から、それぞれ２入力として固定データ０，１または１が入力されている。
【００５７】
セレクタ７３−１乃至７３−４は、選択情報ＳＥＬ００乃至ＳＥＬ１１に対応して、２つの入力のうちの一方を選択し、後段のレジスタ８１−１乃至８１−４に出力する。但し、この第１列目のセレクタ７３−１乃至７３−４には、上述したように、端子７２−１乃至７２−４から２入力として同一のデータが入力されているため、レジスタ８１−１乃至８１−４には、それぞれ０，０，１または１が記憶されることになる。
【００５８】
以下、同様に、ｎ列（図１３の例の場合、４列）のセレクタとレジスタからなる構成が設けられている。すなわち、第２列目においては、セレクタ７４−１乃至７４−４とレジスタ８２−１乃至８２−４が設けられている。セレクタ７４−１には、前列のレジスタ８１−１の出力とレジスタ８１−２の出力が供給されている。セレクタ７４−２には、レジスタ８１−３の出力とレジスタ８１−４の出力が入力され、セレクタ７４−３には、レジスタ８１−１の出力とレジスタ８１−２の出力が入力され、セレクタ７４−４には、レジスタ８１−３の出力とレジスタ８１−４の出力が入力されている。そして、セレクタ７４−１乃至７４−４は、選択情報ＳＥＬ００乃至ＳＥＬ１１の値に対応して、２入力のうちの一方を選択し、後段のレジスタ８２−１乃至８２−４に出力する処理を行う。例えば、レジスタ７４−１は、選択情報ＳＥＬ００が０であるとき、レジスタ８１−１の出力を選択し、選択情報ＳＥＬ００が１であるとき、レジスタ８１−２の出力を選択し、出力するようになされている。
【００５９】
最終列のレジスタ８４−１乃至８４−４の出力は、４入力１出力のセレクタ８５に入力されている。
【００６０】
最小値比較回路８８には、端子８７−１乃至８７−４から、図１１のステートメトリック記憶装置６６−１乃至６６−４より出力されたステートメトリックＳＭ００乃至ＳＭ１１が入力されている。最小値比較回路８８は、４つのステートメトリックの大きさを比較し、最小のものを選択する。そして、ステートメトリックＳＭ００が最小であったとき、データ００を出力し、ステートメトリックＳＭ０１が最小であったとき、データ０１を出力し、ステートメトリックＳＭ１０が最小であったとき、データ１０を出力し、ステートメトリックＳＭ１１が最小であったとき、データ１１を出力する。セレクタ８５は、最小値比較回路８８からの入力が００であるとき、レジスタ８４−１の出力を選択し、０１であるとき、レジスタ８４−２の出力を選択し、１０であるとき、レジスタ８４−３の出力を選択し、１１であるとき、レジスタ８４−４の出力を選択し、端子８６から復号結果として出力するようになされている。端子７２−１乃至７２−４の固定値は、それぞれの状態に対応する復号情報を意味する。
【００６１】
このような、パスメモリ６５の結線は、図８の状態遷移図に基づいている。パスメモリ６５の構成のうち、最上行は状態００に、第２行目は状態０１に、第３行目は状態１０に、最下行は状態１１に、それぞれ対応する。また、第１列目は復号情報の取り込みを行う。図８によれば、状態００に到達するパスは、状態００と状態０１からの２本存在する。それぞれのパスに対応する入力ビットすなわち復号情報は、いずれの場合も０である。そこで、状態００（最上行）における第１列では、選択情報ＳＥＬ００によってそれに対応する復号情報０が選択されるように、セレクタ７３−１の入力端子が配線されている。
【００６２】
第１列目においては、状態０１、状態１０、状態１１に対しても同様にして結線されている。
【００６３】
第２列目以降においては、復号系列の選択、伝搬および記憶が行われる。図８によれば、状態００に到達するパスは、状態００、状態０１からの２本存在する。そこで、状態００における第２列では、選択情報ＳＥＬ００によって、それに対応する状態からのデータが選択されるように、セレクタ７４−１の入力端子が配線されている。
【００６４】
第２列目以降においても、同様に結線されている。さらに、第２行乃至第３行の状態０１、状態１０、状態１１においても同様にして結線されている。
【００６５】
パスメモリ６５の最終列では、記憶された４つの復号データから、最も尤度の大きいパスに対応するデータが最終的な復号データとして出力される。「最も尤度の大きいパス」とは、４つのステートメトリックＳＭ００乃至ＳＭ１１のうち、最小の値を持つものに対応するパスであり、セレクタ８５で、その時点におけるステートメトリックの最小値に対応するパス、すなわち、最も尤度の大きいパスが選択されることになる。
【００６６】
【発明が解決しようとする課題】
ところで、近年、高速（高ビットレート）の伝送が叫ばれる中、前述のデジタルデータ伝送システムの変調方式を、ＱＰＳＫから１６ＱＡＭ、６４ＱＡＭ、２５６ＱＡＭ等に拡張することが考えられる。こうすると、伝送できるビット数は、ＱＰＳＫの２ビットに対してそれぞれ、４ビット、６ビット、または８ビットとなり、ＱＰＳＫに対して２倍、３倍、６倍に増加することになる。
【００６７】
図１４に１６ＱＡＭによるデータ送信装置のブロック図を示す。図１４において、図６における場合と対応する部分には、同一の符号を付してある。すなわち、この例においては、直並列変換器４において、ビット消去回路３より出力されたシリアルデータが、４ビットを単位とするデータｕ，ｖ，ｘ，ｙに変換される。そして、各データ毎に、ビット拡散回路９１−１乃至９１−４において、ビット拡散処理が行われ、データｕ’，ｖ’，ｘ’，ｙ’として、信号点割り当て回路６に供給されるようになされている。その他の構成は、図６における場合と同様である。
【００６８】
すなわち、この例においては、直並列変換器４において、１系列のデータが１６ＱＡＭに対応する４系列のデータ（ｕ，ｖ，ｘ，ｙ）に変換され、それぞれがビット拡散回路９１−１乃至９１−４において、所定の規則に従って、ビットの順番を入れ替えることにより、ビット拡散処理が行われる。その処理は、図６におけるビット拡散回路５−１，５−２における処理と同様の処理であり、それぞれが異なる数値ｓを用いて、異なるビット拡散処理を実行する。
【００６９】
信号点割り当て回路６では、入力された４ビットのデータ（ｕ’，ｖ’，ｘ’，ｙ’）を伝送路上のシンボルへ割り当てる。割り当ては、例えば図１５に従って行われる。すなわち、例えば、
（ｕ’，ｖ’，ｘ’，ｙ’）＝（０，０，０，０）のとき、
（Ｉ’，Ｑ’）＝（３／√１０，３／√１０）、
（ｕ’，ｖ’，ｘ’，ｙ’）＝（０，０，０，１）のとき、
（Ｉ’，Ｑ’）＝（３／√１０，１／√１０）、
のように割り当てが行われる。
【００７０】
他の入力に関しても同様に割り当てが行われる。
【００７１】
以下、図６における場合と同様の処理が行われ、データが送信される。
【００７２】
図１４に示す送信装置で、図１５に示すような１６ＱＡＭ方式で信号点割り当てを行い、送信したデータを受信する場合、受信装置は、図１０に対応して、図１６に示すように構成することが考えられる。しかしながら、実際には、図１６に示すように構成することはできない。
【００７３】
すなわち、上述したように、シンボル逆拡散回路３３に復調器３２より入力されるデータ（Ｉ，Ｑ）のそれぞれの成分Ｉ，Ｑは、ＱＰＳＫ方式の場合、それぞれが１ビットを表していたが、１６ＱＡＭ方式の場合、それぞれが２ビットを表すことになる。例えば、図１５に示す信号点配置の場合、Ｉは、第１ビット目と第３ビット目のデータを表し、Ｑは、第２ビット目と第４ビット目のデータを表している。例えば、Ｉは、１／√１０，３／√１０といった１つの値であり、Ｑも同様に１つの値である。従って、これを図１６に示すように、ｕ’，ｖ’に分割したり、ｘ’，ｙ’に分割することはできない。その結果、１６ＱＡＭ方式の場合におけるデータ受信装置は、やはり図１０に示すように構成されることになる。
【００７４】
その結果、図１０のビット挿入回路３６において行われる処理は、次のようなものとなる。
【００７５】
すなわち、いま、ビット挿入回路３６に、図１７（Ａ）に示すように、ｘ１，ｙ１，ｘ２，ｙ２，ｘ３，ｙ３，・・・のようにデータが入力されたとすると、同図（Ｂ）に示すように、ｘ１，ｙ１が、データＸ１，Ｙ１として出力され、次にダミーデータｄが、データＸ２として出力され、データｘ２が、データＹ２として出力される。また、同様に、データｙ２，ｘ３が、データＸ３，Ｙ３として出力された後、ダミーデータｄが、データＸ４として出力され、次に、データｙ３が、データＹ４として出力される。
【００７６】
しかしながら、この処理は、図１４のビット消去回路３における処理と逆の処理を実行していることにはならない。すなわち、ビット消去回路３において行っていたビット消去（ビット操作）処理は、１ビット単位で行っていたものである。これに対して、図１７（Ｂ）に示すデータｘ１，ｙ２などは、それぞれが２ビットのデータに対応しているものであり、その後に１ビットのダミーデータｄを挿入し、さらにその次に２ビットのデータｘ２を出力すると、結局、元のデータ配列とは全く異なるデータ配列が出力されてしまうことになる。
【００７７】
その結果、ビット挿入回路３６の出力を、ビタビ復号器３７でビタビ復号すると、復号結果は、成分が若干劣化するといった類のものではなく、全く復号が不可能となる。
【００７８】
これに対して、例えば図１６に示すデータ受信装置のシンボル逆拡散回路３３において、硬判定を行うようにすれば、図１６に示すように、（Ｉ，Ｑ）から、ｕ’，ｖ’，ｘ’，ｙ’を生成することができる。すなわち、この場合、（Ｉ，Ｑ）の座標と図１５に示す各信号点との距離が計算され、（Ｉ，Ｑ）が最も距離の短い信号点に対応されるので、この信号点から、ｕ’，ｖ’，ｘ’，ｙ’を生成することが可能である。しかしながら、このような硬判定を行うと、正確なデータの復号が困難になる。
【００７９】
本発明は、このような状況に鑑みてなされたものであり、１６ＱＡＭ、６４ＱＡＭ、２５６ＱＡＭなどの多値多位相変調方式でパンクチャドの誤り訂正復号を伝送した場合においても、データを正確に復号化することができるようにするものである。
【００８０】
【課題を解決するための手段】
請求項１に記載のデータ受信装置は、受信信号を構成するビットに対する条件付き事後確率を計算し、計算した事後確率から、受信信号を構成するシンボルの各ビット毎にメトリックを計算するメトリック計算手段とを備えることを特徴とする。
請求項３に記載のデータ受信装置は、受信信号を構成するビットに対する条件付き事後確率を記憶し、記憶している事後確率から、受信信号を構成するシンボルの各ビット毎にメトリックを計算するメトリック計算手段とを備えることを特徴とする。
【００８１】
請求項３に記載のデータ受信方法は、受信信号を構成するビットに対する条件付き事後確率を計算し、計算した事後確率から、受信信号を構成するシンボルの各ビット毎にメトリックを計算するメトリック計算ステップとを備えることを特徴とする。
請求項５に記載のデータ受信方法は、受信信号を構成するビットに対する条件付き事後確率を記憶し、記憶している事後確率から、受信信号を構成するシンボルの各ビット毎にメトリックを計算するメトリック計算ステップとを備えることを特徴とする。
【００８２】
請求項１に記載のデータ受信装置においては、メトリック計算手段が、受信信号を構成するビットに対する条件付き事後確率を計算し、計算した事後確率から、受信信号を構成するシンボルの各ビット毎にメトリックを計算する。例えば、メトリック計算手段が、受信信号を構成するシンボルのＩ成分とＱ成分から、その受信信号を構成するビットに対する条件付き事後確率を計算し、その結果からメトリックを計算する。
請求項３に記載のデータ受信装置においては、メトリック計算手段が、受信信号を構成するビットに対する条件付き事後確率を記憶し、記憶している事後確率から、受信信号を構成するシンボルの各ビット毎にメトリックを計算する。
【００８３】
請求項３に記載のデータ受信方法においては、メトリック計算ステップが、受信信号を構成するビットに対する条件付き事後確率を計算し、計算した事後確率から、受信信号を構成するシンボルの各ビット毎にメトリックを計算する。例えば、メトリック計算ステップが、受信信号を構成するシンボルのＩ成分とＱ成分から、その受信信号を構成するビットに対する条件付き事後確率を計算し、その結果からメトリックを計算する。
請求項５に記載のデータ受信方法においては、メトリック計算ステップが、受信信号を構成するビットに対する条件付き事後確率を記憶し、記憶している事後確率から、受信信号を構成するシンボルの各ビット毎にメトリックを計算する。
【００８４】
【発明の実施の形態】
図１は、データ送信装置の構成例を示している。この図において、図１４と同一の部分には同一の符号が付してある。ビット操作回路１００は、図１４に示すビット消去回路３、直並列変換器４、およびビット拡散回路９１−１乃至９１−４と同様の処理を行うようになされている。また、図１４に示すシンボル拡散回路７は、この構成例においては除外されている。なお、図１の構成の基本的な動作は、図１４の場合と同様であるので、その説明は省略する。
【００８５】
図２は、本発明のデータ受信装置の実施例を表している。図２において、従来の図１０に示す場合と対応する部分には、同一の符号を付してある。図２の実施例においては、シンボル逆拡散回路３３が除外され、メトリック計算回路１０２が新たに追加されている。また、図１０におけるビット逆拡散回路３４−１，３４−２、並直列変換器３５、および、ビット挿入回路３６がビット逆操作回路１０３としてまとめられている。その他の構成は、図１０における場合と同様である。
【００８６】
復調器３２より出力されたＩ信号とＱ信号は、メトリック計算回路１０２に入力され、第１乃至第４ビットに対応するメトリックが計算されるようになされている。メトリック計算回路１０２より出力されたデータ（メトリック）ｕ，ｖ，ｘ，ｙは、ビット逆操作回路１０３に入力され、図１０に示すビット逆拡散回路３４−１，３４−２、並直列変換器３５、および、ビット挿入回路３６と同様の処理が施される。そして、得られたデータＸ，Ｙはビタビ復号器３７に入力されてビタビ復号が施された後、再生情報３８として出力される。
【００８７】
メトリック計算回路１０２は、図３に示すように構成される。
【００８８】
この図に示すように、図２の復調器３２から出力されたＩ信号とＱ信号は、ｎ個の確率計算回路１１１−１乃至１１１−ｎに入力される。いまの場合、図１５に示すように、１６ＱＡＭで信号点割り当て処理が行われているので、このｎは１６とされる。確率計算回路１１１−１は、図１５に示す１６ＱＡＭの００００に対応するシンボルＳ００００が送信され、受信信号Ｒを受信する確率Ｐ（Ｓ００００∩Ｒ）が計算される。以下、同様に、確率計算回路１１１−２においては、１６ＱＡＭの０００１に対応するシンボルＳ０００１が送信され、受信信号Ｒが受信される確率Ｐ（Ｓ０００１∩Ｒ）が計算され、確率計算回路１１１−３においては、１６ＱＡＭの００１０に対応するシンボルＳ００１０が送信され、受信信号Ｒが受信される確率Ｐ（Ｓ００１０∩Ｒ）が計算される。そして、確率計算回路１１１−１６においては、１６ＱＡＭの１１１１に対応するシンボルＳ１１１１が送信され、受信信号Ｒが受信される確率Ｐ（Ｓ１１１１∩Ｒ）が計算される。
【００８９】
加算回路１１２−１は、第１のビットが０であるシンボル、すなわち、Ｓ００００，Ｓ０００１，Ｓ００１０，Ｓ００１１，Ｓ０１００，Ｓ０１０１，Ｓ０１１０，Ｓ０１１１に対する確率を計算する確率計算回路１１１−ｉの出力の入力を受け、その和を演算する。また、加算回路１１２−２乃至１１２−４は、それぞれ第２ビット乃至第４ビットが０であるシンボルに対する確率を計算する確率計算回路１１１−ｉの出力の入力を受け、その和を演算するようになされている。
【００９０】
これに対して、加算回路１１３は、１６ＱＡＭの全てのシンボル、すなわち、Ｓ００００乃至Ｓ１１１１に対する確率を計算する確率計算回路１１１−ｉの出力の入力を受け、その和を演算する。
【００９１】
割算回路１１４−１乃至１１４−４は、それぞれ、加算回路１１２−１乃至１１２−４の出力を加算回路１１３の出力で除算し、その結果を、それぞれ、データ（メトリック）ｕ，ｖ，ｘ，ｙとして出力するようになされている。
【００９２】
図４は、図２に示すビタビ復号器３７の構成例を表している。この実施例においては、入力端子６２−１にデータＸ（メトリック）が入力され、入力端子６２−２にデータＹ（メトリック）が入力されるようになされている。また、入力端子６２−３，６２−４には、ＸダミーフラグとＹダミーフラグがそれぞれ入力されている。
【００９３】
反転回路１３１−１，１３１−２は、それぞれデータＸとデータＹの全てのビットを反転し、出力するようになされている。発生回路１２３−１，１２３−２は、データ１を発生し、出力するようになされている。セレクタ１２０−１，１２０−２は、Ｘダミーフラグに応じて入力を切り換え、入力されたデータを出力するようになされている。また、セレクタ１２０−３，１２０−４も同様に、Ｙダミーフラグに応じて入力を切り換え、入力されたデータを出力するようになされている。
【００９４】
反転回路１３１−１，１３１−２の動作は、次の通りである。すなわち、Ｉ成分を構成するビットが０である場合に対するメトリックＭＩ0と、Ｉ成分を構成するビットが１である場合に対するメトリックＭＩ1の間には、理論的に次の式に示す関係が成立する。
ＭＩ1＝１−ＭＩ0    （３）
【００９５】
メトリックＭＩ0，ＭＩ1が４ビットの２進数で表されるものとすると、確率１（メトリックの最大値）は１１１１で表される。このとき式（３）は次のように表すことができる。
ＭＩ1＝１１１１−ＭＩ0    （４）
【００９６】
この演算は、次式より簡略化して求めることができる。
ＭＩ1＝−［ＭＩ0］    （５）
【００９７】
ここで、−［ＭＩ0］は、ＭＩ0のすべてのビットの値を反転させたものを意味する。反転回路１３１−１は、メトリックＭＩ0に対応するデータＸから、この式（５）の演算を行い、ＭＩ1を求めるものである。
【００９８】
同様に、反転回路１３１−２において、入力端子６２−２より入力された、Ｑ成分を構成するビットが０である場合に対するメトリックＭＱ0に対応するデータＹのすべてのビットを反転させて、−［ＭＱ0］を演算することにより、Ｑ成分を構成するビットが１である場合に対するメトリックＭＱ1を求めることができる。
【００９９】
従って、これらの処理により、４つのメトリックＭＩ0，ＭＩ1，ＭＱ0，ＭＱ1が求められたことになる。
【０１００】
乗算回路１２１−１は、セレクタ１２０−１より出力されたデータＸ０（メトリックＭＩ0）と、セレクタ１２０−３より出力されたデータＹ０（メトリックＭＱ0）を乗算し、乗算結果をブランチメトリックＢＭ００として出力するようになされている。乗算回路１２１−２は、セレクタ１２０−１より出力されたデータＸ０（メトリックＭＩ0）と、セレクタ１２０−４より出力されたデータＹ１（メトリックＭＩ1）を乗算し、乗算結果をブランチメトリックＢＭ０１として出力している。同様に、乗算回路１２１−３は、セレクタ１２０−２より出力されたデータＸ１（メトリックＭＱ1）と、セレクタ１２０−３より出力されたデータＹ０（メトリックＭＱ0）を乗算し、乗算結果をブランチメトリックＢＭ１０として出力し、乗算回路１２１−４は、セレクタ１２０−２より出力されたデータＸ１（メトリックＭＩ1）と、セレクタ１２０−４から出力されたデータＹ１（メトリックＭＱ1）とを乗算し、その乗算結果をブランチメトリックＢＭ１１として出力するようになされている。
【０１０１】
乗算回路１２１−１の出力（ブランチメトリック）ＢＭ００と、乗算回路１２１−４の出力（ブランチメトリック）ＢＭ１１は、ＡＣＳ（Accumulate Compare Select）回路１２２−１に入力されている。同様に、乗算回路１２１−２の出力（ブランチメトリック）ＢＭ０１と、乗算回路１２１−３の出力（ブランチメトリック）ＢＭ１０が、ＡＣＳ回路１２２−２に入力され、乗算回路１２１−１の出力（ブランチメトリック）ＢＭ００と、乗算回路１２１−４の出力（ブランチメトリック）ＢＭ１１が、ＡＣＳ回路１２２−３に入力され、乗算回路１２１−２の出力（ブランチメトリック）ＢＭ０１と、乗算回路１２１−３の出力（ブランチメトリック）ＢＭ１０が、ＡＣＳ回路１２２−４に入力されている。
【０１０２】
ＡＣＳ回路１２２−１にはまた、ステートメトリック記憶装置６６−１の出力（ステートメトリック）ＳＭ００とステートメトリック記憶装置６６−２の出力（ステートメトリック）ＳＭ０１が入力されており、ＡＣＳ回路１２２−２には、ステートメトリック記憶装置６６−３の出力（ステートメトリック）ＳＭ１０とステートメトリック記憶装置６６−４の出力（ステートメトリック）ＳＭ１１が入力されている。同様に、ＡＣＳ回路１２２−３には、ステートメトリック記憶装置６６−１の出力（ステートメトリック）ＳＭ００とステートメトリック記憶装置６６−２の出力（ステートメトリック）ＳＭ０１が入力されており、ＡＣＳ回路１２２−４には、ステートメトリック記憶装置６６−３の出力（ステートメトリック）ＳＭ１０とステートメトリック記憶装置６６−４の出力（ステートメトリック）ＳＭ１１が入力されている。
【０１０３】
その他の構成は、図１１における場合と同様である。
【０１０４】
次に、図２に示す実施例の動作について説明する。
【０１０５】
アンテナ３１で受けた受信信号は、復調器３２で復調されて、シンボルのＩ成分とＱ成分のデータに変換される。
【０１０６】
メトリック計算回路１０２では、入力のＩ成分とＱ成分から、１６ＱＡＭを構成する第１乃至第４のビットに対するメトリックを計算し（その計算方法の詳細は後述する）、その結果をそれぞれｕ，ｖ，ｘ，ｙとしてビット逆操作回路１０３に供給する。
【０１０７】
メトリック計算回路１０２の演算結果ｕ，ｖ，ｘ，ｙは、後段のビット逆操作回路１０３に入力され、ビット逆拡散処理、並直列変換処理、および、ビット挿入処理が施され、得られた２系列のデータＸ，Ｙがビタビ復号器３７に供給される。また、ビット逆操作回路１０３は、ビット挿入処理が実行された位置を示す挿入フラグをビタビ復号器３７に対して出力する。
【０１０８】
ビタビ復号器３７は、ビット逆操作回路１０３から供給されるデータＸ，Ｙと、挿入フラグを参照して、元の再生情報３８を復号して出力する。
【０１０９】
次に、メトリック計算回路１０２におけるメトリック計算について説明する。ここにおけるメトリックとは、次式によって規定される、所定の受信信号を受信したときに、その受信信号を構成するビットに対する条件付き事後確率を意味する。
Ｐ（ｂｉ＝０｜Ｒ）＝Ｐ（ｂｉ＝０∩Ｒ）／Ｐ（Ｒ）          （６）
【０１１０】
ここで、Ｐ（ｂｉ＝０｜Ｒ）は、受信信号Ｒ（Ｉｒ，Ｑｒ）（Ｉｒ＝Ｉ：Ｑｒ＝Ｑ）を受信したとき、送信シンボルのｉビット目が０である条件付き事後確率を、Ｐ（Ｒ）は、受信信号Ｒ（Ｉｒ，Ｑｒ）を受信する確率を、Ｐ（ｂｉ＝０∩Ｒ）は、ｉビット目が０であるシンボルが送信され、受信信号Ｒ（Ｉｒ，Ｑｒ）が受信される確率を、それぞれ表している。
【０１１１】
同様に、次式（７）によって、受信信号Ｒ（Ｉｒ，Ｑｒ）を受信したとき、送信シンボルのｉビット目が１である条件付き事後確率を求めることができる。
Ｐ（ｂｉ＝１｜Ｒ）＝Ｐ（ｂｉ＝１∩Ｒ）／Ｐ（Ｒ）          （７）
【０１１２】
ここで、Ｐ（ｂｉ＝１｜Ｒ）は、受信信号Ｒ（Ｉｒ，Ｑｒ）を受信したとき、送信シンボルのｉビット目が１である条件付き事後確率を、Ｐ（Ｒ）は、受信信号Ｒ（Ｉｒ，Ｑｒ）を受信する確率を、Ｐ（ｂｉ＝１∩Ｒ）は、ｉビット目が１であるシンボルが送信され、受信信号Ｒ（Ｉｒ，Ｑｒ）が受信される確率を、それぞれ表している。
【０１１３】
また、次式（８）によっても、受信信号Ｒ（Ｉｒ，Ｑｒ）を受信したとき、送信シンボルのｉビット目が１である条件付き事後確率を求めることができる。
Ｐ（ｂｉ＝１｜Ｒ）＝１−Ｐ（ｂｉ＝０｜Ｒ）         （８）
【０１１４】
メトリック計算回路１０２では、入力のＩ成分ＩｒとＱ成分Ｑｒから、１６ＱＡＭを構成する第１乃至第４のビットに対するメトリックをそれぞれ計算し、
第１のビットに対するメトリックＰ（ｂ１＝０｜Ｒ）をｕ、
第２のビットに対するメトリックＰ（ｂ２＝０｜Ｒ）をｖ、
第３のビットに対するメトリックＰ（ｂ３＝０｜Ｒ）をｘ、
第４のビットに対するメトリックＰ（ｂ４＝０｜Ｒ）をｙ
として出力する。
【０１１５】
各々のメトリックの計算は、前述の式（６）に従って行われる。すなわち、
0003654393.tif 000002
【０１１６】
ここで、Ｐ（Ｓj∩Ｒ）は、シンボルＳjが送信され、受信信号Ｒが受信される確率を表し、ΣＰ（Ｓj∩Ｒ）は、ｉ番目のビットが０であるすべてのシンボルＳjについての確率Ｐ（Ｓj∩Ｒ）の和を表している。
【０１１７】
一方、Ｐ（Ｓk∩Ｒ）は、シンボルＳkが送信され、受信信号Ｒが受信される確率を表し、ΣＰ（Ｓk∩Ｒ）は、１６ＱＡＭで定義されるすべてのシンボルＳkについての確率Ｐ（Ｓk∩Ｒ）の和を表している。
【０１１８】
図３に示すメトリック計算回路１０２において、確率計算回路１１１−１は、Ｐ（Ｓ００００∩Ｒ）、すなわち、１６ＱＡＭの００００に対応するシンボルＳ００００が送信され、受信信号Ｒを受信する確率を計算する。
【０１１９】
確率計算回路１１１−２は、Ｐ（Ｓ０００１∩Ｒ）、すなわち、１６ＱＡＭの０００１に対応するシンボルＳ０００１が送信され、受信信号Ｒを受信する確率を計算する。
【０１２０】
確率計算回路１１１−３は、Ｐ（Ｓ００１０∩Ｒ）、すなわち、１６ＱＡＭの００１０に対応するシンボルＳ００１０が送信され、受信信号Ｒを受信する確率を計算する。
【０１２１】
以下、同様にして、１６ＱＡＭの残りのシンボルに対しても、それぞれ確率を計算し、全部で１６個の確率の計算結果を得る。
【０１２２】
加算回路１１２−１は、ｉ＝１の場合の式（１１）の分子を計算する回路で、第１のビットが０のシンボル、すなわち、
Ｓ００００、Ｓ０００１、Ｓ００１０、Ｓ００１１、
Ｓ０１００、Ｓ０１０１、Ｓ０１１０、Ｓ０１１１、
に対する確率の和を求める。
【０１２３】
また、加算回路１１２−２乃至１１２−４は、それぞれ、第２乃至第４ビットが０のシンボルに対する確率の和を求める。例えば、加算回路１１２−２は、各々のシンボルに対する確率の計算結果の中から、第２のビットが０であるすべてのシンボル、すなわち、
Ｓ００００、Ｓ０００１、Ｓ００１０、Ｓ００１１、
Ｓ１０００、Ｓ１００１、Ｓ１０１０、Ｓ１０１１、
に対する確率の計算結果を選択し、これらを加算することにより、第２ビットが０に対する確率の和を計算する。
【０１２４】
なお、第３ビットと第４ビットについても加算回路１１２−３，１１２−４において同様の処理が実行される。
【０１２５】
加算回路１１３は、式（１１）の分母を計算するブロックで、１６ＱＡＭすべてのシンボル、すなわち、
Ｓ００００、Ｓ０００１、Ｓ００１０、Ｓ００１１、
Ｓ０１００、Ｓ０１０１、Ｓ０１１０、Ｓ０１１１、
Ｓ１０００、Ｓ１００１、Ｓ１０１０、Ｓ１０１１、
Ｓ１１００、Ｓ１１０１、Ｓ１１１０、Ｓ１１１１、
に対する確率の和を求める。
【０１２６】
割算回路１１４−１乃至１１４−４は、それぞれ、加算回路１１２−１乃至１１２−４の出力を加算回路１１３の出力で割り算する計算器であり、式（１１）を計算する。即ち、割算回路１１４−１は、ｉ＝１の場合の式（１１）の値（＝Ｐ（ｂ１＝０｜Ｒ））を計算し、データ（メトリック）ｕとして出力する。また、割算回路１１４−２乃至１１４−４は、それぞれ、Ｐ（ｂ２＝０｜Ｒ），Ｐ（ｂ３＝０｜Ｒ），Ｐ（ｂ４＝０｜Ｒ）の値を計算し、データ（メトリック）ｖ，ｘ，ｙとして出力する。
【０１２７】
なお、確率計算回路１１１−１乃至１１１−１６における計算方法として、伝送路によって様々な計算法が考えられるが、ガウス伝送路を仮定した場合には、例えば、確率計算回路１１１−１において、以下のように確率を計算することができる。
Ｐ（Ｓ００００∩Ｒ）
＝（１／（２π）1/2σ）ｅｘｐ（−（||Ｓ００００−Ｒ||2）／（２σ2）
）                                                              （１２）
【０１２８】
ここで、σは伝送路の雑音電力の１／２の平方根を表す。すなわち、２σ2が伝送路の雑音電力を表す。||Ｓ００００−Ｒ||は、シンボルＳ００００とＲとのユークリッド距離である。
【０１２９】
確率計算回路１１１−２乃至１１１−１６においても、同様にして、確率を計算することができる。
【０１３０】
続いて、ビット逆操作回路１０３の動作について説明する。ビット逆操作回路１０３は、前述のように、ビット逆拡散処理、並直列変換処理、ビット挿入処理を入力データに対して施すようになされている。そこで、先ず、ビット逆拡散処理について説明する。
【０１３１】
ビット逆操作回路１０３は、シンボルとしての座標（ＩとＱの組み合わせ）を保持したまま、図１４の第１のビットのビット拡散回路９１−１と逆の操作を行なう。すなわち、Ｂｉ（Ｉ，Ｑ）を１つの組として、図１４のビット拡散回路９１−１に対応する、Ｍ組のＢｉのデータを要素とするベクトル
（Ｂ０，Ｂ１，・・・，Ｂｎ，・・・，ＢＭ−１）が、
Ｂ’ｉ（Ｉ’，Ｑ’）を１つの組として、Ｍ組のＢ’ｉを要素とするベクトル
（Ｂ’０，Ｂ’１，・・・，Ｂ’ｋ，・・・，Ｂ’Ｍ−１）へ置換される。
【０１３２】
このとき、Ｂｎ＝Ｂ’ｋ（ｎ＝ｋ＋ｓ mod Ｍ）であり、ｓはビット拡散回路９１−１で用いられたものと同一の値とされる。
【０１３３】
また、第２乃至第４のビットに対しても同様の処理が実行され、シンボルの座標を保持したまま逆拡散処理が行われる。このとき、第２乃至第４のビットに対するビット拡散処理において用いる数値ｓは、それぞれ、ビット拡散回路９１−２乃至９１−４で用いる数値ｓと同じ値を用いる。
【０１３４】
こうしてビット逆拡散処理が施された結果得られた４系列のデータは、図１４に示す直並列変換器４と逆の処理が施され、１系列のデータに変換される。そして、図１４のビット消去回路３において実行された処理と逆の操作により、ビットが挿入される。即ち、前述の例の消去マップ
Ｘ：１０
Ｙ：１１
を用いて、
ｕ１，ｖ１，ｘ１，ｙ１，ｕ２，ｖ２，ｘ２，ｙ２・・・
の順で入力されるデータに対して、３ビットを周期として、最後の３ビット目の直前に、任意のダミーデータ（ここでは０）を挿入して、
データＸとして、ｕ１，０，ｙ１，０，ｘ２，・・・
データＹとして、ｖ１，ｘ１，ｕ２，ｖ２，ｙ２，・・・
を、この順で出力するとともに、ダミーデータを挿入した位置を示す挿入フラグをビタビ復号器３７に供給する。
【０１３５】
次に、ビタビ復号器３７の動作について説明する。
【０１３６】
入力端子６２−１に入力されたデータＸは、セレクタ１２０−１に入力されるとともに、反転回路１３１−１に入力される。反転回路１３１−１は、データＸを反転し、セレクタ１２０−２に供給する。セレクタ１２０−１は、入力端子６２−３に入力されたＸダミーフラグが立っている場合は、発生回路１２３−１から出力される１を選択し、データＸ０として出力する。また、Ｘダミーフラグが立っていない場合は、入力端子６２−１から入力されるデータＸ（ＭＩ0）を選択し、データＸ０として出力する。また、セレクタ１２０−２は、Ｘダミーフラグが立っている場合は、発生回路１２３−１から出力される１を選択し、Ｘダミーフラグが立っていない場合は、反転回路１３１−１によってビットが全て判定されたデータＸ（ＭＩ1）を選択し、データＸ１として出力する。
【０１３７】
入力端子６２−２に入力されたデータＹは、セレクタ１２０−３に入力されるとともに、反転回路１３１−２に入力される。反転回路１３１−２は、データＹを反転し、セレクタ１２０−４に供給する。セレクタ１２０−３は、入力端子６２−４に入力されたＹダミーフラグが立っている場合は、発生回路１２３−２から出力される１を選択し、データＹ０として出力する。また、Ｙダミーフラグが立っていない場合は、入力端子６２−２から入力されるデータＹ（ＭＱ0）を選択し、データＹ０として出力する。また、セレクタ１２０−４は、Ｙダミーフラグが立っている場合は、発生回路１２３−２から出力される１を選択し、Ｙダミーフラグが立っていない場合は、反転回路１３１−２によってビットが全て反転されたデータＹ（ＭＱ1）を選択し、データＹ１として出力する。
【０１３８】
乗算回路１２１−１は、セレクタ１２０−１から出力されたデータＸ０と、セレクタ１２０−３から出力されたデータＹ０とを乗算し、ブランチメトリックＢＭ００として出力する。すなわち、乗算回路１２１−１では、Ｉ成分を構成するビットの値が０である場合に対するメトリックに対応するデータＸ０と、Ｑ成分を構成するビットの値が０である場合に対するメトリックに対応するデータＹ０の積（Ｉ成分を構成する第１のビットが０であり、かつ、Ｑ成分を構成する第２のビットが０である確率）を計算し、ブランチメトリックＢＭ００として出力する。このブランチメトリックＢＭ００は、畳み込み符号化器２の符号出力００に対応している。
【０１３９】
同様にして、乗算回路１２１−２は、セレクタ１２０−１から出力されたデータＸ０と、セレクタ１２０−４から出力されたデータＹ１とを乗算し、ブランチメトリックＢＭ０１として出力する。すなわち、乗算回路１２１−２は、Ｉ成分を構成するビットの値が０である場合に対するメトリックデータＸ０と、Ｑ成分を構成するビットの値が１である場合に対するメトリックデータＹ１の積（Ｉ成分を構成する第１のビットが０であり、かつ、Ｑ成分を構成する第２のビットが１である確率）を計算し、ブランチメトリックＢＭ０１として出力する。このブランチメトリックＢＭ０１は、畳み込み符号化器２の符号出力０１に対応している。
【０１４０】
乗算回路１２１−３は、セレクタ１２０−２から出力されたデータＸ１と、セレクタ１２０−３から出力されたデータＹ０とを乗算し、ブランチメトリックＢＭ１０として出力する。すなわち、乗算回路１２１−３は、Ｉ成分を構成するビットの値が１である場合に対するメトリックデータＸ１と、Ｑ成分を構成するビットの値が０である場合に対するメトリックデータＹ０の積（Ｉ成分を構成する第１のビットが１であり、かつ、Ｑ成分を構成する第２のビットが０である確率）を計算し、ブランチメトリックＢＭ１０として出力する。このブランチメトリックＢＭ１０は、畳み込み符号化器２の符号出力１０に対応する。
【０１４１】
また、乗算回路１２１−４は、セレクタ１２０−２から出力されたデータＸ１と、セレクタ１２０−４から出力されたデータＹ１とを乗算し、ブランチメトリックＢＭ１１として出力する。すなわち、乗算回路１２１−４においては、Ｉ成分を構成するビットの値が１である場合に対するメトリックデータＸ１と、Ｑ成分を構成するビットの値が１である場合に対するメトリックデータＹ１の積（Ｉ成分を構成する第１のビットが１であり、かつ、Ｑ成分を構成する第２のビットが１である確率）を計算し、ブランチメトリックＢＭ１１として出力する。このブランチメトリックＢＭ１１は、畳み込み符号化器２の符号出力１１に対応している。
【０１４２】
ＡＣＳ回路１２２−１は、畳み込み符号化器２の状態遷移（図８）に従って、次の２つの式の計算を行う。
ＳＭ００×ＢＭ００    （１３）
ＳＭ０１×ＢＭ１１    （１４）
【０１４３】
ここでＳＭ００は、１単位時間前のステートメトリック記憶装置６６−１の値、ＳＭ０１は、１単位時間前のステートメトリック記憶装置６６−２の値、ＢＭ００は、乗算回路１２１−１の演算結果、ＢＭ１１は、乗算回路１２１−４の演算結果をそれぞれ表している。
【０１４４】
そして、ＡＣＳ回路１２１−１は、尤度の大きい方、すなわち、上記式（１３）と式（１４）のうち、計算結果の大きい方を選択し、その選択情報ＳＥＬ００を後段のパスメモリ６５に出力するとともに、式（１３）と式（１４）を計算して得られた結果のうち大きい方を、後段のステートメトリック記憶装置６６−１に供給し、記憶させる。すなわち式（１３）の計算結果の方が大きければ、ＳＥＬ００＝０とし、式（１４）の計算結果の方が大きければ、ＳＥＬ００＝１とする。また、前者の場合、ＳＭ００×ＢＭ００が、後者の場合、ＳＭ０１×ＢＭ１１が、それぞれステートメトリック記憶装置６６−１に、新たなステートメトリックＳＭ００として記憶される。
【０１４５】
この計算を図８にそって説明する。状態００に到達するパスは２本あり、１本目は状態００で０が入力され、００を出力するパスで、比較される計算式は式（１３）のようになり、２本目は状態０１で０が入力され、１１を出力するパスで、比較される計算式は式（１４）のようになる。計算結果のうち大きい方が新たなステートメトリックＳＭ００としてステートメトリック記憶装置６６−１に供給される。
【０１４６】
同様の動作が、ＡＣＳ回路１２２−２乃至１２２−４においても行われる。なお、ステートメトリック記憶装置６６−１乃至６６−４は、システムが動作する初期段階で０にリセットされる。この制御は図には示していない制御装置から端子６１を介して行われる。
【０１４７】
パスメモリ６５では、図８の状態遷移図に従って、ＡＣＳ回路１２２−１乃至１２２−４からの選択情報ＳＥＬ００乃至ＳＥＬ１１を用いて、入力データすなわち復号データの選択、記憶、伝搬を行う。このパスメモリ６５は、図１３に示した場合と同様に構成され、その動作も同様であるので、その説明は省略する。
【０１４８】
図５は、図２に示すメトリック計算回路１０２の他の構成の一例を示すブロック図である。
【０１４９】
この実施例は、入力されたアナログ信号を対応するディジタル信号に変換するＡ／Ｄ変換器１４０−１，１４０−２、および、ディジタル化されたデータをメトリックに変換するためのＲＯＭ（Read Only Memory）により構成されている。
【０１５０】
次に、この実施例の動作について説明する。
【０１５１】
復調器３２により復調されたＩ成分とＱ成分は、それぞれ、Ａ／Ｄ変換器１４０−１，１４０−２に入力される。Ａ／Ｄ変換器１４０−１，１４０−２は、入力されたＩ成分とＱ成分を、対応するディジタルデータに変換して出力する。
【０１５２】
ＲＯＭ１４１−１乃至１４１−４は、ディジタル化されたＩ成分とＱ成分をアドレスデータとした場合に、指定されるアドレスに格納されているデータを、それぞれ、データ（メトリック）ｕ，ｖ，ｘ，ｙとして出力する。
【０１５３】
即ち、ＲＯＭ１４１−１には、受信信号の送信シンボルの第１ビットが０である条件付き事後確率のデータが格納されており、例えば、ディジタル化されたＩ成分のデータを上位アドレスとし、Ｑ成分のデータを下位アドレスとした場合に指定されるデータが出力される。なお、Ｉ成分とＱ成分の組み合わせにより指定されるデータは、式（６）または式（１１）より求めることができる。
【０１５４】
また、ＲＯＭ１４１−２乃至１４２−４には、それぞれ、第２ビット乃至第４ビットが０である条件付き事後確率のデータが格納されており、前述の場合と同様に、ディジタル化されたＩ成分とＱ成分をアドレスデータとみなした場合に指定されるデータが読み出され、それぞれ、データｖ，ｘ，ｙとして出力されることになる。
【０１５５】
なお、Ｉ成分とＱ成分がディジタルデータである場合には、Ａ／Ｄ変換器１４０−１，１４０−２は省略することができる。
【０１５６】
以上のような構成によれば、図３の場合と比較して、簡単な回路によりメトリック計算回路１０２を構成することが可能となる。
【０１５７】
以上のように、いずれの実施例においても、データのビット毎にビットに対するメトリックを計算し、得られたデータに対して送信側で施されるのとは逆のビット操作を施すようにしたので、誤り訂正符号として畳み込み符号が用いられ、符号系列に対してビット操作が行われ、かつ、１６ＱＡＭ方式でデータ変調して伝送されたデータを軟判定処理することができ、その結果、受信したデータを座標上最も近いシンボルとして硬判定処理する場合に較べて、正確に復号処理を行うことができる。
【０１５８】
上記実施例においては、１６ＱＡＭ方式でデータを変調し、復調するようにしたが、このほか、６４ＱＡＭ、２５６ＱＡＭなどの、Ｉ成分とＱ成分が、それぞれ２以上のビットに対応する多値多位相変調方式を採用する場合においても、本発明は適用することが可能である。
【０１５９】
また、上記実施例においては、ビット操作回路１００において、ビット拡散処理、直並列変化処理、および、ビット消去処理を実行し、また、ビット逆操作回路１０３において、ビット逆拡散処理、並直列変換処理、および、ビット挿入処理を実行するようにしたが、本発明は、このような場合のみに限定されるものではないことは勿論である。
【０１６０】
【発明の効果】
以上の如く、請求項１に記載のデータ受信装置および請求項３に記載のデータ受信方法によれば、受信信号を構成するビットに対する条件付き事後確率を計算し、得られた事後確率から、受信信号を構成するシンボルの各ビット毎にメトリックを計算するようにしたので、メトリックを簡単に生成することが可能となる。
【図面の簡単な説明】
【図１】データ送信装置の構成例を示すブロック図である。
【図２】本発明のデータ受信装置の実施例の構成を示すブロック図である。
【図３】図２に示すメトリック計算回路１０２の構成例を示すブロック図である。
【図４】図２に示すビタビ復号器３７の構成例を示すブロック図である。
【図５】図２に示すメトリック計算回路１０２の他の構成例を示すブロック図である。
【図６】従来のデータ送信装置の構成例を示すブロック図である。
【図７】図６の畳み込み符号化器の構成例を示すブロック図である。
【図８】図７の畳み込み符号化器の状態遷移を説明する図である。
【図９】ＱＰＳＫの信号点配置を説明する図である。
【図１０】従来のデータ受信装置の構成例を示すブロック図である。
【図１１】図１０のビタビ復号器の構成例を示すブロック図である。
【図１２】図１１のブランチメトリック演算回路の構成例を示すブロック図である。
【図１３】図１１のパスメモリの構成例を示すブロック図である。
【図１４】１６ＱＡＭを用いた場合のデータ送信装置の構成例を示すブロック図である。
【図１５】１６ＱＡＭの信号点配置を説明する図である。
【図１６】図１４の装置で送信したデータを受信するデータ受信装置の構成例を示す図である。
【図１７】図１６の実施例の動作を説明する図である。
【符号の説明】
３２  復調器，  ３７  ビタビ復号器，  ３８  再生情報，  １０２  メトリック計算回路，  １０３  ビット逆操作回路，  １１１−１乃至１１１−１６  確率計算回路，  １１２，１１３  加算回路，  １１４  割算回路
【図１】
0003654393.tif 000003
【図２】
0003654393.tif 000004
【図３】
0003654393.tif 000005
【図４】
0003654393.tif 000006
【図５】
0003654393.tif 000007
【図６】
0003654393.tif 000008
【図７】
0003654393.tif 000009
【図８】
0003654393.tif 000010
【図９】
0003654393.tif 000011
【図１０】
0003654393.tif 000012
【図１１】
0003654393.tif 000013
【図１２】
0003654393.tif 000014
【図１３】
0003654393.tif 000015
【図１４】
0003654393.tif 000016
【図１５】
0003654393.tif 000017
【図１６】
0003654393.tif 000018
【図１７】
0003654393.tif 000019