(57)【特許請求の範囲】
【請求項１】
ＭＰＵをそれぞれ持ったマスタとスレーブとの間でバスを介してデータを伝送するのにあたり、前記マスタが、前記スレーブと同期をとらずに処理をする場合と、前記バスのクロック信号線を利用して前記スレーブと同期をとって処理をする場合とを選択する、プログラマブルコントローラにおいて、
前記マスタは、前記バスに接続される半導体装置と、該半導体装置の外に設けられ、当該マスタが前記スレーブと同期をとって処理をする場合は前記バスのクロック信号線のクロック信号を出力し、当該マスタが前記スレーブと同期をとらずに処理をする場合は一定レベル信号を生成して出力するクロック・定電圧ゲートと、を具備し、
前記半導体装置は、基板接続用のピンを複数持っていてそのうち１つのピンが同期バス信号入力ピンとして前記クロック・定電圧ゲートの出力端に接続されその出力端から前記クロック信号または一定レベル信号を入力するものであり、所定のタイムアップ時間が設定されて起動信号により起動するタイマと、該タイマの作動中に前記同期バス信号入力ピンが入力した信号のクロックを計数するカウンタと、該カウンタによりクロックが計数された場合は同期バス、計数されなかった場合は非同期バスと判定するバス使用状態判定部と、を具備した
ことを特徴とするプログラマブルコントローラ。
【請求項２】
ＭＰＵをそれぞれ持ったマスタとスレーブからなり、クロック信号線とデータ線とを含むバスによりマスタとスレーブとの間を結んでデータを伝送する制御システムにおいて、
前記マスタは、前記スレーブと同期をとらずに処理をする場合と前記バスのクロック信号線を利用して前記スレーブと同期をとって処理をする場合とを選択できるものであって、基板接続用のピンを複数持つとともに前記バスに接続される半導体装置と、該半導体装置の外に設けられ、当該マスタが前記スレーブと同期して処理をするか同期せずに処理をするかに応じた信号を出力する同期／非同期設定部と、を備え、
前記半導体装置は、前記複数のピンに同期バス信号入力ピンを含みその同期バス信号入力ピンを介して前記同期／非同期設定部から出力された信号を入力するものであって、前記バスを同期バスとして使用するか非同期バスとして使用するかを選択制御するバスコントロール部と、前記同期バス信号入力ピンの入力信号に基づいて前記同期／非同期設定部の設定を判定し、その判定結果を前記バスコントロール部に通知する判定部と、を備え、
前記同期／非同期設定部は、前記バスのクロック信号線からクロック信号を取り込むことができるものであって、同期バスの場合には前記バスのクロック信号を前記同期バス信号入力ピンへ出力し、非同期バスの場合には一定レベル信号を生成して前記同期バス信号入力ピンへ出力するものであり、
前記判定部は、前記同期バス信号入力ピンを介して同期／非同期設定部から入力した信号がクロック信号であることを確認できれば同期バスであると判定し、一定レベル信号であることを確認できれば非同期バスであると判定するものである
ことを特徴とする制御システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プログラマブルコントローラ、および制御システムに関する。
【０００２】
【従来の技術】
例えば、プログラマブルコントローラのマスタ（メインユニット基板）とスレーブ（サブユニット基板）間をバスで結んでデータを伝送するには、マスタまたはスレーブから供給される正確なクロック信号に同期してアドレス、データ、コントロール信号が伝送される同期バスを使用する場合と、マスタまたはスレーブから供給されるクロックには同期しないでアドレス、データ、コントロール信号が伝送される非同期バスを使用する場合とがある。
【０００３】
プログラマブルコントローラ等に使用されるＡＳＩＣ等の専用半導体装置（以下、ＡＳＩＣという）は、同期バスにも非同期バスにも共用で使用できるように作られており、同期バスか非同期バスかをＡＳＩＣの外部の回路に設定するようになっている。そして、従来は、ＡＳＩＣ側が、この設定を判別して、それぞれの状況に応じた作動をするようになっている。
【０００４】
すなわち、従来の、バスの使用状態が同期か非同期かを判定する使用状態判定回路は、図４に示ように、ＡＳＩＣ１０のピンのひとつＰ１に、マスタまたはスレーブからの同期バス用のクロック信号線ＣＬＫが接続され、ＡＳＩＣの他のひとつのピンＰ２に、同期／非同期設定線Ｓが接続されていて、上記のふたつのピンＰ１およびＰ２は、ＡＳＩＣ内のマルチプレクサ２０の入力端に接続されている。上記同期／非同期設定線Ｓは、同期バスの場合、ハイレベルの定電圧電源ＶDDに、非同期バスの場合、ローレベルの定電圧電源ＶSSに接続を切り換えるようにしてある。
【０００５】
そして、マルチプレクサ２０は、ピンＰ２からの入力がローレベルのＶSSの場合、非同期バスと判定して、内部バスコントロール部３０へＶSSを出力することにより、内部バスを非同期で作動するように制御する。逆に、ピンＰ２からの入力がハイレベルのＶDDの場合には、同期バスと判定して、内部バスコントロール部３０へピンＰ１からの同期クロックを出力することにより、内部バスを同期クロックにより作動するように制御する。
【０００６】
このように、バスの同期／非同期に応じて、ＡＳＩＣ内部のバスの制御も切り換える理由は、もし、同期バスに接続されているにもかかわらず、ＡＳＩＣが非同期の動作をすると、クロックに同期していないウエィト信号をバス側に送ることになり、同期がずれるので、マスタまたはスレーブがこのウエィト信号を受けるのは次のクロックの時となってしまうからである。
【０００７】
【発明が解決しようとする課題】
ところで、ＡＳＩＣには、用途に応じて外部に突出する配線接続用の多数のピンが備えられていて、これらのピンをプリント回路基板側のリセプタクルの孔に差し込んで、プリント回路基板と接続するようになっている。ピン数は、ＡＳＩＣのサイズ、用途に応じ、規格に合わせて準備されるのであるが、ＡＳＩＣが多機能化するに伴い、その必要とするピン数は多くなり、設計時のピンの割り当てが困難になることがある。このような場合、バスの同期／非同期の判定のために、上述した使用状態判定回路（図４参照）のように、ピンを２本使ってしまうのは、設計上の障害となるという課題があった。
【０００８】
この発明は、上述の課題を解決し、同期クロック入力用にＡＳＩＣのピン１本のみを使用するだけで足りるプログラマブルコントローラ、および制御システムを提供するものである。
【０００９】
【課題を解決するための手段】
上述の課題を解決するために、本発明は、ＭＰＵをそれぞれ持ったマスタとスレーブとの間でバスを介してデータを伝送するのにあたり、前記マスタが、前記スレーブと同期をとらずに処理をする場合と、前記バスのクロック信号線を利用して前記スレーブと同期をとって処理をする場合とを選択する、プログラマブルコントローラにおいて、前記マスタは、前記バスに接続される半導体装置と、該半導体装置の外に設けられ、当該マスタが前記スレーブと同期をとって処理をする場合は前記バスのクロック信号線のクロック信号を出力し、当該マスタが前記スレーブと同期をとらずに処理をする場合は一定レベル信号を生成して出力するクロック・定電圧ゲートと、を具備し、前記半導体装置は、基板接続用のピンを複数持っていてそのうち１つのピンが同期バス信号入力ピンとして前記クロック・定電圧ゲートの出力端に接続されその出力端から前記クロック信号または一定レベル信号を入力するものであり、所定のタイムアップ時間が設定されて起動信号により起動するタイマと、該タイマの作動中に前記同期バス信号入力ピンが入力した信号のクロックを計数するカウンタと、該カウンタによりクロックが計数された場合は同期バス、計数されなかった場合は非同期バスと判定するバス使用状態判定部と、を具備したことを特徴とする。
【００１０】
また、本発明は、ＭＰＵをそれぞれ持ったマスタとスレーブからなり、クロック信号線とデータ線とを含むバスによりマスタとスレーブとの間を結んでデータを伝送する制御システムにおいて、前記マスタは、前記スレーブと同期をとらずに処理をする場合と前記バスのクロック信号線を利用して前記スレーブと同期をとって処理をする場合とを選択できるものであって、基板接続用のピンを複数持つとともに前記バスに接続される半導体装置と、該半導体装置の外に設けられ、当該マスタが前記スレーブと同期して処理をするか同期せずに処理をするかに応じた信号を出力する同期／非同期設定部と、を備え、前記半導体装置は、前記複数のピンに同期バス信号入力ピンを含みその同期バス信号入力ピンを介して前記同期／非同期設定部から出力された信号を入力するものであって、前記バスを同期バスとして使用するか非同期バスとして使用するかを選択制御するバスコントロール部と、前記同期バス信号入力ピンの入力信号に基づいて前記同期／非同期設定部の設定を判定し、その判定結果を前記バスコントロール部に通知する判定部と、を備え、前記同期／非同期設定部は、前記バスのクロック信号線からクロック信号を取り込むことができるものであって、同期バスの場合には前記バスのクロック信号を前記同期バス信号入力ピンへ出力し、非同期バスの場合には一定レベル信号を生成して前記同期バス信号入力ピンへ出力するものであり、前記判定部は、前記同期バス信号入力ピンを介して同期／非同期設定部から入力した信号がクロック信号であることを確認できれば同期バスであると判定し、一定レベル信号であることを確認できれば非同期バスであると判定するものであることを特徴とする。
【００１１】
【発明の実施の形態】
この発明の実施の形態を、以下、図面を参照して説明する。図１は、この発明のプログラマブルコントローラの一実施の形態を示すブロック図であって、図１において、ＰＣＢ１は、プログラマブルコントローラの全体の制御を受け持つメインユニット（マスタ）を構成するマスタ・プリント回路基板、ＰＣＢ２は、上記マスタ・プリント回路基板ＰＣＢ１に制御されて作動するサブユニット（スレーブ）を構成するスレーブ・プリント回路基板である。上記マスタ・プリント回路基板ＰＣＢ１とスレーブ・プリント回路基板ＰＣＢ２とは、ローカルバスＬｏｃａｌ  Ｂｕｓで接続され、相互に送受信を行うようになっている。
【００１２】
マスタ・プリント回路基板ＰＣＢ１には、ＭＰＵ、ＲＡＭ、ＡＳＩＣ等が設けられ、相互にＭＰＵバス等を介して接続されている。一方のＡＳＩＣ（ＡＳＩＣ１）１０は、上記スレーブ・プリント回路基板ＰＣＢ２に設けられたＭＰＵ（Ｓｌａｖｅ）とローカルバスＬｏｃａｌ  Ｂｕｓで直接接続され、ＭＰＵ（Ｓｌａｖｅ）からのクロック信号をローカルバスＬｏｃａｌ  Ｂｕｓのクロック信号線経由で受けるようになっている。
【００１３】
なお、マスタ・プリント回路基板ＰＣＢ１のもう一方のＡＳＩＣ（ＡＳＩＣ２）は、Ｉ／Ｏバスを介して外部の機器と接続され、外部の機器と相互に通信するようになっており、また、スレーブ・プリント回路基板ＰＣＢ２にも、ＭＰＵ以外のＲＡＭ等が設けられているが、これらは、この発明と直接の関係がないので詳細な説明は省略する。
【００１４】
上記ローカルバスＬｏｃａｌ  Ｂｕｓには、クロック信号線の他にコントロール信号線、データ線等が備えられ、使用される制御システムに応じて、スレーブ・プリント回路基板ＰＣＢ２に設けられたＭＰＵ（Ｓｌａｖｅ）のクロックと同期を取って、スレーブ・プリント回路基板ＰＣＢ２からのデータをマスタ・プリント回路基板ＰＣＢ１で処理する場合と、同期を取らずに処理する場合とがある。
【００１５】
図２は、図１におけるバスの使用状態判定装置を示すブロック図で、図２において、１０はＡＳＩＣ（図１のＡＳＩＣ１）で、このＡＳＩＣ１０には、所定のタイムアップ時間が設定され、起動信号により起動するタイマ１と、上記タイマ１の作動中、同期バス信号入力ピンＰの入力信号のクロックを計数するカウンタ２と、このカウンタ２が計数したクロックの計数値からバスの同期／非同期を判定する同期／非同期判定部（バス使用状態判定部）３と、この同期／非同期判定部３の判定結果を受けて、ＡＳＩＣ１０の内部のバスを同期または非同期として制御する内部バスコントロール部３０とが備えられている。
【００１６】
４は、ＡＳＩＣ１０外のプリント回路基板ＰＣＢ側に設けられたアンドゲート（クロック・定電圧ゲート）で、このアンドゲート４の入力端には、同期バス用のクロック信号線ＣＬＫと同期／非同期設定線Ｓとが接続され、また、アンドゲート４の出力端は、上記同期バス信号入力ピンＰに接続されている。上記同期／非同期設定線Ｓは、同期バスの場合は、ハイレベルの定電圧電源（ハイレベル電源）ＶDDに、非同期バスの場合は、ローレベルの定電圧電源（ローレベル電源）ＶSSに接続を切り換えるようにしてある。
【００１７】
上記のクロック・定電圧ゲート４と、このクロック・定電圧ゲート４の出力端に接続された半導体装置１０の同期バス信号入力ピンＰと、所定のタイムアップ時間が設定され、起動信号により起動するタイマ１と、上記タイマ１の作動中、上記同期バス信号入力ピンＰの入力信号のクロックを計数するカウンタ２とで、バス使用状態判定部を構成する。
【００１８】
以上の構成により、同期バスの場合は、アンドゲート４の同期／非同期設定線Ｓ側の入力端には、図３の（ｂ）に示すように、常にハイレベルのＶDDが加えられるので、その出力は、同期用クロックＣＬＫと等しくなって、このクロックがピンＰに送られる。タイマ１の起動信号は、通常、システムのリセット時にタイマ１に送られるようになっている。タイマ１が起動して、数クロック分のごく短時間のタイムアップ時間まで、カウンタ２がピンＰからのクロックを計数し、この計数値を同期／非同期判定部３に送る。同期／非同期判定部３では、クロックの計数が確認できたから、バスは同期であると判定し、内部バスコントロール部３０に通知する。
【００１９】
一方、非同期バスの場合は、アンドゲート４の同期／非同期設定線Ｓ側の入力端には、図３の（ｃ）に示すように、常にローレベルのＶSSが加えられるので、その出力は、常にローレベルとなり、これがピンＰに送られる。タイマ１が起動して、タイムアップ時間まで、カウンタ２が作動しても、ピンＰからのクロックはないので、計数値は０のままである。カウンタ２はこの結果を同期／非同期判定部３に送る。同期／非同期判定部３では、クロックの計数が確認できなかったから、バスは非同期であると判定し、内部バスコントロール部３０に通知する。
【００２０】
このように、この発明のバスの使用状態判定装置においては、ＡＳＩＣ１０のピンを同期用クロック入力用の１本のみ使用するだけで、同期バスか非同期バスかを自動判定することができる。
【００２１】
なお、上述の実施の形態においては、アンドゲート４を用いて、ローレベルのＶSSが同期／非同期設定線Ｓ側に印加されたとき、その出力を常にローレベルにしてクロックを遮るようにしたが、クロック・定電圧ゲートとして、例えば、アンドゲート４の代わりにオアゲート（ＯＲ−Gate）を用いて、ハイレベルのＶDDが同期／非同期設定線Ｓ側に印加されたとき、その出力を常にハイレベルにしてクロックを遮るようにしてもよい。
【００２２】
【発明の効果】
以上の説明から理解されるように、この発明のバスの使用状態判定装置によれば、同期バスの場合にバスのクロック信号線からのクロック信号が入力され、非同期バスの場合に一定レベルの信号が入力される同期バス信号入力ピンと、所定のタイムアップ時間が設定され、起動信号により起動するタイマと、上記タイマの作動中、上記同期バス信号入力ピンの入力信号のクロックを計数するカウンタと、上記カウンタによりクロックが計数された場合は同期バス、計数されなかった場合は非同期バスと判定するバス使用状態判定部とを具備したから、同期／非同期バスの判別用の特別のピンを用いることなく、同期用クロック入力用の１本のピンのみを使用するだけで、バスの同期／非同期を判別することができるから、ＡＳＩＣのピン割り当てに余裕を与え、ＡＳＩＣ設計の自由度を増すことができ、実用的価値が大である。
【００２３】
また、この発明のプログラマブルコントローラによれば、バスのクロック信号線と、ハイレベル電源とローレベル電源との選択されたいずれか一方とに入力端が接続されたクロック・定電圧ゲートと、上記クロック・定電圧ゲートの出力端に接続された半導体装置の同期バス信号入力ピンと、所定のタイムアップ時間が設定され、起動信号により起動するタイマと、上記タイマの作動中、上記同期バス信号入力ピンの入力信号のクロックを計数するカウンタと、上記カウンタによりクロックが計数された場合は同期バス、計数されなかった場合は非同期バスと判定するバス使用状態判定部を具備したから、ウエイトリリースのタイミングが最適化できて、プログラマブルコントローラの処理の著しい効率化が実現される。
【図面の簡単な説明】
【図１】この発明の一実施の形態を示すブロック図。
【図２】図１におけるバスの使用状態判定装置を示すブロック図。
【図３】図２におけるアンドゲートのタイミングチャートで、（ａ）はクロック入力端、（ｂ）は同期バスの場合の同期／非同期設定線入力端および出力端、（ｂ）は非同期バスの場合の同期／非同期設定線入力端および出力端のタイミングチャートを、それぞれ示す。
【図４】従来のバスの使用状態判定回路を示すブロック図。
【符号の説明】
１  タイマ
２  カウンタ
３  同期／非同期判定部（バス使用状態判定部）
４  アンドゲート（クロック・定電圧ゲート）
１０  ＡＳＩＣ
３０  内部バスコントロール部
Ｐ  同期バス信号入力ピン
Ｓ  同期／非同期設定線
ＣＬＫ  クロック信号線
ＰＣＢ１  マスタ・プリント回路基板（マスタ）
ＰＣＢ２  スレーブ・プリント回路基板（スレーブ）
【図１】
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【図２】
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【図３】
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【図４】
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