(57)【特許請求の範囲】
【請求項１】
フラグ信号のタイミングからクロックに同期して供給されるＮ（Ｎは複数）ビットのシリアルデータをパラレルデータに変換するシリアル・パラレル変換回路において、
クロックに同期してシリアルに第１乃至第Ｎのタイミングパルスを繰り返し発生するパルス発生回路と、
前記第（２Ｉ−１）（１≦Ｉ≦Ｎ／２の全ての整数）のタイミングパルスに応答して前記フラグ信号をラッチし、前記第（２Ｉ−２）（但しＩ＝１の場合はＮ）のタイミングパルスに応答して前記フラグ信号に対応する第１乃至第Ｎ／２のストローブ信号を出力するフラグ信号ラッチ回路と、
前記第１乃至第Ｎのタイミングパルスに応答して１番目乃至Ｎ番目のシリアルデータをそれぞれラッチする初段ラッチ回路と、
前記第（２Ｉ−２）のタイミングパルスにそれぞれ応答して、前記初段ラッチ回路がラッチした（２Ｉ−１）番目から（２Ｉ−３）（但しＩ＝１の場合はＮ−１）番目のシリアルデータをそれぞれラッチするＮ／２群の次段ラッチ回路と、
前記第１乃至第Ｎ／２のストローブ信号にそれぞれ応答して、前記次段ラッチ回路にラッチされた（Ｎ−１）ビットのシリアルデータと前記初段ラッチ回路にラッチされたＮビット目のシリアルデータとをパラレルに出力するＮ／２群の最終段ゲート手段とを有することを特徴とするシリアル・パラレル変換回路。
【請求項２】
フラグ信号のタイミングからクロックに同期して供給されるＮ（Ｎは複数）ビットのシリアルデータをパラレルデータに変換するシリアル・パラレル変換回路において、
クロックに同期してシリアルに第１乃至第Ｎのタイミングパルスを繰り返し発生するパルス発生回路と、
前記第（２Ｉ−１）（１≦Ｉ≦Ｎ／２の全ての整数）のタイミングパルスに応答して前記フラグ信号をラッチし、前記第（２Ｉ−２）（但しＩ＝１の場合はＮ）のタイミングパルスに応答して前記フラグ信号に対応する第１乃至第Ｎ／２のストローブ信号を出力するフラグ信号ラッチ回路と、
前記第１乃至第Ｎのタイミングパルスに応答して１番目乃至Ｎ番目のシリアルデータをそれぞれラッチする第１のシリアルデータラッチ回路と、
更に、前記第（２Ｉ−１）乃至第（２Ｉ−２）（但し、ここでは２≦Ｉ≦Ｎ／２の全ての整数）のタイミングパルスに応答して（２Ｉ−１）番目乃至（２Ｉー２）番目のシリアルデータをそれぞれラッチする第Ｉのシリアルデータラッチ回路と、
前記第１乃至第Ｎ／２のストローブ信号にそれぞれ応答して、前記第１及び第Ｉのシリアルデータラッチ回路にそれぞれラッチされたＮビットのシリアルデータをパラレルに出力する第１及び第Ｉの最終段シリアルデータラッチ回路とを有することを特徴とするシリアル・パラレル変換回路。
【請求項３】
フラグ信号のタイミングからクロックに同期して供給されるＮ（Ｎは複数）ビットのシリアルデータをパラレルデータに変換するシリアル・パラレル変換回路において、
クロックに同期してシリアルに第１乃至第Ｎのタイミングパルスを繰り返し発生するパルス発生回路と、
前記第Ｉ（１≦Ｉ≦Ｎの全ての整数）のタイミングパルスに応答して前記フラグ信号をラッチし、前記第Ｉ−１（但しＩ＝１の場合はＮ）のタイミングパルスに応答して前記フラグ信号に対応する第１乃至第Ｎのストローブ信号を出力するフラグ信号ラッチ回路と、
前記第１乃至第Ｎのタイミングパルスに応答して１番目乃至Ｎ番目のシリアルデータをそれぞれラッチする初段ラッチ回路と、
前記第Ｉのタイミングパルスに応答して、前記初段ラッチ回路がラッチしたＩ番目から（Ｉ−２）（但しＩ＝１の場合はＮ−１、Ｉ＝２の場合はＮ）番目のシリアルデータをそれぞれラッチするＮ群の次段ラッチ回路と、
前記第１及び第Ｎのストローブ信号にそれぞれ応答して、前記次段ラッチ回路にラッチされた（Ｎ−１）ビットのシリアルデータと前記初段ラッチ回路にラッチされたＮビット目のシリアルデータとをパラレルに出力するＮ群の最終段ゲート手段とを有することを特徴とするシリアル・パラレル変換回路。
【請求項４】
フラグ信号のタイミングからクロックに同期して供給されるＮ（Ｎは複数）ビットのシリアルデータをパラレルデータに変換するシリアル・パラレル変換回路において、
クロックに同期してシリアルに第１乃至第Ｎのタイミングパルスを繰り返し発生するパルス発生回路と、
前記第（２Ｍ−１）（１≦Ｍ≦Ｎ／２の全ての整数）のタイミングパルスに応答して前記フラグ信号をラッチし、前記第（２Ｍ−２）（但しＭ＝１の場合はＮ）のタイミングパルスに応答して前記フラグ信号に対応する第１乃至第Ｎ／２のストローブ信号を出力するフラグ信号ラッチ回路と、
第（２Ｍ−１）（１≦Ｍ≦Ｎ／２の全ての整数）のタイミングパルスに応答して（２Ｍ−１）番目のシリアルデータをそれぞれラッチする初段ラッチ回路と、
第２Ｍのタイミングパルスに応答して、前記初段ラッチ回路がラッチした（２Ｍ−１）番目のシリアルデータと、２Ｍ番目のシリアルデータとをラッチする次段ラッチ回路と、
前記第１乃至第Ｎ／２のストローブ信号にそれぞれ応答して、前記次段ラッチ回路にラッチされたＮビットのシリアルデータをパラレルに出力するＮ／２群の最終段ゲート手段とを有することを特徴とするシリアル・パラレル変換回路。
【請求項５】
フラグ信号のタイミングからクロックに同期して供給されるＮ（Ｎは複数）ビットのシリアルデータをパラレルデータに変換するシリアル・パラレル変換回路において、
クロックに同期してシリアルに第１乃至第Ｎのタイミングパルスを繰り返し発生するパルス発生回路と、
前記第Ｍ（１≦Ｍ≦Ｎの全ての整数）のタイミングパルスに応答して前記フラグ信号をラッチし、前記第Ｍ−１（但しＭ＝１の場合はＮ）のタイミングパルスに応答して前記フラグ信号に対応する第１乃至第Ｎのストローブ信号を出力するフラグ信号ラッチ回路と、
第Ｍ（１≦Ｍ≦Ｎの全ての整数）のタイミングパルスに応答してＭ番目のシリアルデータをそれぞれラッチする初段ラッチ回路と、
第（Ｍ＋１）（但しＭ＝Ｎの場合は１）のタイミングパルスに応答して、前記初段ラッチ回路がラッチしたＭ番目のシリアルデータをラッチする次段ラッチ回路と、
前記第１乃至第Ｎのストローブ信号にそれぞれ応答して、前記初段及び次段ラッチ回路にラッチされたＮビットのシリアルデータをパラレルに出力するＮ群の最終段ゲート手段とを有することを特徴とするシリアル・パラレル変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一群のシリアルデータをシリアルデータの先頭を示すフラグ信号から順に取り込み、最短のタイミングでパラレルデータを出力することが可能なシリアル・パラレル変換回路に関する。
【０００２】
【従来の技術】
半導体集積回路内でシリアルパラレル変換回路がしばしば使用される。例えば、ＲＡＭＢＵＳ仕様のＤＲＡＭのアドレル信号の入力段において、システム側からシリアルに入力される複数のアドレス信号を内部でパラレルに出力するシリアルパラレル変換回路等である。或いは、複数のコマンド信号をシリアルに入力し、内部でパラレルに出力する変換回路もある。かかる変換回路は、８０Ｍｂｐｓや１．６Ｇｂｐｓ等の極めて高速の転送レートをもつシステムに対して使用され、複数のアドレス信号或いはコマンド信号が極めて高速の転送レートで与えられる。従って、内部のシリアルパラレル変換回路は、高速に入力されるアドレス信号やコマンド信号をでラッチし、全てのシリアルデータが取り込まれた後に最短で同一の位相でパラレル出力ができるようにすることが必要である。
【０００３】
この複数のアドレス信号やコマンド信号は、高速のクロックの立ち上がり及び立ち下がりエッジに同期して順番に供給される。また、シリアルデータの先頭を示すフラグ信号が供給され、そのフラグ信号から順番にシリアルデータを取り込み、最後のシリアルデータを取り込んだ後に、一斉にパラレルにデータを出力する。
【０００４】
本出願人は、１９９７年５月２１日付けの特許出願（特願平９−１３１４７７号）にて、高速クロックに同期してシリアルデータを取り込んで、パラレルに出力できるシリアル・パラレル変換回路を提案した。
【０００５】
【発明が解決しようとする課題】
しかしながら、シリアルデータの先頭を示すフラグ信号をトリガにして、シリアルデータを取り込み、最後のシリアルデータを取り込んだ後に、パラレルにデータの出力をするタイミング信号の生成は、容易ではない。特に、最後のシリアルデータを取り込むフリップフロップ回路の動作遅延時間等を考慮して、最短のタイミングでシリアル出力するタイミング信号の生成は、困難である。
【０００６】
また、外部から与えられるフラグ信号をトリガにして、各シリアルデータを取り込む制御クロックの生成を行う回路を設ける必要がある。かかる回路は、それ自体で動作遅延時間を有するので、その分、高速クロックに同期したシリアルデータの入力に支障を与えることになる。従って、フラグ信号のタイミングに制約されずに、シリアルデータを取り込むことができる回路が望ましい。
【０００７】
そこで、本発明の目的は、シリアルデータの取り込み終了とパラレルデータの出力のタイミングを最適化の関係にすることができるシリアル・パラレル変換回路を提供することにある。
【０００８】
更に、本発明の別の目的は、シリアルデータの先頭を示すフラグ信号のタイミングに制約されずに、クロックに同期してシリアルデータを取り込むことができるシリアル・パラレル変換回路を提供することにある。
【０００９】
【課題を解決するための手段】
上記の目的を達成する為に、第１の発明は、フラグ信号のタイミングからクロックに同期して供給されるＮ（Ｎは複数）ビットのシリアルデータをパラレルデータに変換するシリアル・パラレル変換回路において、
クロックに同期してシリアルに第１乃至第Ｎのタイミングパルスを繰り返し発生するパルス発生回路と、
前記第１のタイミングパルスに応答して前記フラグ信号をラッチし、前記第Ｎのタイミングパルスに応答して前記フラグ信号に対応するストローブ信号を出力するフラグ信号ラッチ回路と、
前記第１乃至第（Ｎ−１）のタイミングパルスに応答して１番目乃至（Ｎ−１）番目のシリアルデータをそれぞれラッチする初段ラッチ回路と、
前記第Ｎのタイミングパルスに応答して、前記初段ラッチ回路がラッチしたシリアルデータと、Ｎ番目のシリアルデータとをラッチする次段ラッチ回路と、
前記ストローブ信号に応答して、前記次段ラッチ回路にラッチされたＮビットのシリアルデータをパラレルに出力する最終段ゲート手段とを有することを特徴とする。
【００１０】
上記の発明によれば、ストローブ信号がシリアル・パラレル変換回路内で、シリアルデータのラッチ動作と平行して行われるので、最適のタイミングで生成される。
【００１１】
上記の目的を達成する為に、第２の発明は、フラグ信号のタイミングからクロックに同期して供給されるＮ（Ｎは複数）ビットのシリアルデータをパラレルデータに変換するシリアル・パラレル変換回路において、
クロックに同期してシリアルに第１乃至第Ｎのタイミングパルスを繰り返し発生するパルス発生回路と、
前記第１のタイミングパルスに応答して前記フラグ信号をラッチし、前記第Ｎのタイミングパルスに応答して前記フラグ信号に対応するストローブ信号を出力するフラグ信号ラッチ回路と、
第（２Ｍ−１）（Ｍは１≦Ｍ≦Ｎ／２の全ての整数）のタイミングパルスに応答して（２Ｍ−１）番目のシリアルデータをそれぞれラッチする初段ラッチ回路と、
第２Ｍのタイミングパルスに応答して、前記初段ラッチ回路がラッチした（２Ｍ−１）番目のシリアルデータと、２Ｍ番目のシリアルデータとをラッチする次段ラッチ回路と、
前記ストローブ信号に応答して、前記次段ラッチ回路にラッチされたＮビットのシリアルデータをパラレルに出力する最終段ゲート手段とを有することを特徴とする。
【００１２】
上記第２の発明でも、ストローブ信号を最適のタイミングで発生させることができる。
【００１３】
上記の目的を達成する為に、第３の発明は、フラグ信号のタイミングからクロックに同期して供給されるＮ（Ｎは複数）ビットのシリアルデータをパラレルデータに変換するシリアル・パラレル変換回路において、
クロックに同期してシリアルに第１乃至第Ｎのタイミングパルスを繰り返し発生するパルス発生回路と、
前記第（２Ｉー１）（１≦Ｉ≦Ｎ／２の全ての整数）のタイミングパルスに応答して前記フラグ信号をラッチし、前記第（２Ｉ−２）（但しＩ＝１の場合はＮ）のタイミングパルスに応答して前記フラグ信号に対応する第１乃至第Ｎ／２のストローブ信号を出力するフラグ信号ラッチ回路と、
前記第１乃至第Ｎのタイミングパルスに応答して１番目乃至Ｎ番目のシリアルデータをそれぞれラッチする初段ラッチ回路と、
前記第（２Ｉ−２）のタイミングパルスにそれぞれ応答して、前記初段ラッチ回路がラッチした（２Ｉ−１）番目から（２Ｉ−３）（但しＩ＝１の場合はＮ−１）番目のシリアルデータをそれぞれラッチするＮ／２群の次段ラッチ回路と、前記第１乃至第Ｎ／２のストローブ信号にそれぞれ応答して、前記次段ラッチ回路にラッチされた（Ｎ−１）ビットのシリアルデータと前記初段ラッチ回路にラッチされたＮビット目のシリアルデータとをパラレルに出力するＮ／２群の最終段ゲート手段とを有することを特徴とする。
【００１４】
上記の第３の発明では、クロックの立ち上がりエッジとフラグ信号とが一致する場合に、如何なるクロックの立ち上がりエッジでフラグ信号が供給されても、正規のシリアルデータをラッチして、出力することができる。
【００１５】
上記の目的を達成する為に、第４の発明は、フラグ信号のタイミングからクロックに同期して供給されるＮ（Ｎは複数）ビットのシリアルデータをパラレルデータに変換するシリアル・パラレル変換回路において、
クロックに同期してシリアルに第１乃至第Ｎのタイミングパルスを繰り返し発生するパルス発生回路と、
前記第Ｉ（１≦Ｉ≦Ｎの全ての整数）のタイミングパルスに応答して前記フラグ信号をラッチし、前記第Ｉ−１（但しＩ＝１の場合はＮ）のタイミングパルスに応答して前記フラグ信号に対応する第１乃至第Ｎのストローブ信号を出力するフラグ信号ラッチ回路と、
前記第１乃至第Ｎのタイミングパルスに応答して１番目乃至Ｎ番目のシリアルデータをそれぞれラッチする初段ラッチ回路と、
前記第Ｉのタイミングパルスに応答して、前記初段ラッチ回路がラッチしたＩ番目から（Ｉ−２）（但しＩ＝１の場合はＮ−１、Ｉ＝２の場合はＮ）番目のシリアルデータをそれぞれラッチするＮ群の次段ラッチ回路と、
前記第１及び第Ｎのストローブ信号にそれぞれ応答して、前記次段ラッチ回路にラッチされた（Ｎ−１）ビットのシリアルデータと前記初段ラッチ回路にラッチされたＮビット目のシリアルデータとをパラレルに出力するＮ群の最終段ゲート手段とを有することを特徴とする。
【００１６】
上記の第４の発明によれば、クロックの立ち上がりと立ち下がりのエッジのいずれかのタイミングでフラグ信号が供給されても、全ての可能性のあるシリアルデータのセットをラッチし、正規のシリアルデータを出力することができる。
【００１７】
上記の目的を達成する為に、第５の発明は、フラグ信号のタイミングからクロックに同期して供給されるＮ（Ｎは複数）ビットのシリアルデータをパラレルデータに変換するシリアル・パラレル変換回路において、
クロックに同期してシリアルに第１乃至第Ｎのタイミングパルスを繰り返し発生するパルス発生回路と、
前記第（２Ｍー１）（１≦Ｍ≦Ｎ／２の全ての整数）のタイミングパルスに応答して前記フラグ信号をラッチし、前記第（２Ｍ−２）（但しＭ＝１の場合はＮ）のタイミングパルスに応答して前記フラグ信号に対応する第１乃至第Ｎ／２のストローブ信号を出力するフラグ信号ラッチ回路と、
第（２Ｍ−１）（１≦Ｍ≦Ｎ／２の全ての整数）のタイミングパルスに応答して（２Ｍ−１）番目のシリアルデータをそれぞれラッチする初段ラッチ回路と、第２Ｍのタイミングパルスに応答して、前記初段ラッチ回路がラッチした（２Ｍ−１）番目のシリアルデータと、２Ｍ番目のシリアルデータとをラッチする次段ラッチ回路と、
前記第１乃至第Ｎ／２のストローブ信号にそれぞれ応答して、前記次段ラッチ回路にラッチされたＮビットのシリアルデータをパラレルに出力するＮ／２群の最終段ゲート手段とを有することを特徴とする。
【００１８】
上記の第５の発明では、クロックの立ち上がりエッジとフラグ信号とが一致する場合に、如何なるクロックの立ち上がりエッジでフラグ信号が供給されても、正規のシリアルデータをラッチして、出力することができる。
【００１９】
上記の目的を達成する為に、第６の発明は、フラグ信号のタイミングからクロックに同期して供給されるＮ（Ｎは複数）ビットのシリアルデータをパラレルデータに変換するシリアル・パラレル変換回路において、
クロックに同期してシリアルに第１乃至第Ｎのタイミングパルスを繰り返し発生するパルス発生回路と、
前記第Ｍ（１≦Ｍ≦Ｎの全ての整数）のタイミングパルスに応答して前記フラグ信号をラッチし、前記第Ｍ−１（但しＭ＝１の場合はＮ）のタイミングパルスに応答して前記フラグ信号に対応する第１乃至第Ｎのストローブ信号を出力するフラグ信号ラッチ回路と、
第Ｍ（１≦Ｍ≦Ｎの全ての整数）のタイミングパルスに応答してＭ番目のシリアルデータをそれぞれラッチする初段ラッチ回路と、
第（Ｍ＋１）（但しＭ＝Ｎの場合は１）のタイミングパルスに応答して、前記初段ラッチ回路がラッチしたＭ番目のシリアルデータをラッチする次段ラッチ回路と、
前記第１乃至第Ｎのストローブ信号にそれぞれ応答して、前記初段及び次段ラッチ回路にラッチされたＮビットのシリアルデータをパラレルに出力するＮ群の最終段ゲート手段とを有することを特徴とする。
【００２０】
上記の第６の発明によれば、クロックの立ち上がりと立ち下がりのエッジのいずれかのタイミングでフラグ信号が供給されても、全ての可能性のあるシリアルデータのセットをラッチし、正規のシリアルデータを出力することができる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面に従って説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。また、以下の実施の形態例では、ラッチ回路としてフリップフロップを例にして、またゲート手段をフリップフロップまたはＮＡＮＤゲートを例にしてそれぞれ説明する。
【００２２】
図１は、上記した先に出願した特許出願にて提案したシリアル・パラレル変換回路を示す図である。このシリアル・パラレル変換回路は、シリアルデータの長さが４ビット線の例である。また、シリアルデータはクロックの立ち上がりエッジで供給開始され、クロックの立ち上がりと立ち下がりの両エッジで順に供給される。クロックＣＬＫ、コマンド信号ＣＭＤ、フラグ信号ＦＬＡＧは、例えば、外部から供給される。
【００２３】
図１のシリアル・パラレル変換回路は、クロックＣＬＫを供給され、タイミングパルスＦ１〜Ｆ４を生成するパルス発生回路１０と、外部からシリアルに供給されるコマンド信号ＣＭＤを、タイミングパルスＦ１，Ｆ２，Ｆ３により順番に取り込むフリップフロップ１１〜１３と、更に、タイミングパルスＦ４により４番目のコマンド信号ＣＭＤを取り込むフリップフロップ１７と、同じタイミングパルスＦ４によりフリップフロップ１１〜１３にラッチされたデータを取り込むフリップフロップ１４〜１６とを有する。フリップフロップ１１〜１３と１４〜１７の二段構成にすることで、少ないフリップフロップの個数でシリアル・パラレル変換回路を構成することができる。しかも、フリップフロップ１１〜１３に高速動作する回路を適用することで、高速クロックに同期した供給されるシリアルデータに対応することができる。
【００２４】
このシリアルデータは、最後のタイミングパルスＦ４でフリップフロップ１４〜１７に取り込まれた後、内部のゲート１８にて、データストローブ信号ＤＳのタイミングで、内部回路に供給される。このゲート２０の動作タイミングは、シリアルデータの先頭を示すフラグ信号ＦＬＧから所定のタイミングで生成されるデータストローブ信号ＤＳにて制御される。
【００２５】
図２は、図１のシリアル・パラレル変換回路の動作タイミングチャート図である。クロックＣＬＫの立ち上がりと立ち下がりエッジに同期して、コマンド信号ＣＭＤが供給される。また、シリアルデータのコマンド信号の先頭を示すフラグ信号ＦＬＡＧに同期して、４ビットのシリアルデータＤn 〜Ｄn+3 の先頭のデータＤn が供給され、その後クロックの両エッジに同期して残りのシリアルデータＤn+1 〜Ｄn+3 が供給される。
【００２６】
最初のシリアルデータＤn は、フラグ信号ＦＬＡＧが供給された時のクロックＣＬＫの立ち上がりエッジから生成されたタイミングパルスＦ１により、フリップフロップ１１にラッチされる。そして、それに続いて生成されるタイミングパルスＦ２，Ｆ３により、シリアルデータＤn+1 、Ｄn+2 がフリップフロップ１２，１３にラッチされる。そして、最後のタイミングパルスＦ４により、最後のシリアルデータＤn+3 がフリップフロップ１７にラッチされると共に、フリップフロップ１４，１５，１６にデータＤｎ、Ｄn+1 、Ｄn+2 がラッチされる。その結果、フリップフロップ１４〜１７の出力Ｄ１〜Ｄ４は、図２に示される通り、シリアルデータＤｎ〜Ｄn+3 となる。
【００２７】
そこで、フラグ信号ＦＬＡＧから所定のタイミングで生成されたストローブ信号ＤＳのタイミングで、ラッチされた信号Ｄ１〜Ｄ４がゲート回路２０から内部にパラレルに出力される。
【００２８】
上記した通り、データストローブ信号ＤＳがシリアル・パラレル変換回路と独立して生成されるので、シリアル・パラレル変換回路の次段のフリップフロップ１４〜１７にシリアルデータがラッチされたタイミングと位相を合わせるのは困難である。従って、データストローブ信号ＤＳは、ある程度のマージンをもって遅延したタイミングになり、高速動作の弊害になる。
【００２９】
［第１の実施の形態例］
図３は、本発明の第１の実施の形態例のシリアル・パラレル変換回路を示す図である。そして、図４は、そのタイミングチャート図である。図１の回路と同じ部分には、同じ引用番号を付した。第１の実施の形態例においても、一例として４ビットのシリアルデータであるコマンド信号がクロックＣＬＫの立ち上がりと立ち下がりエッジに同期して供給される。また、シリアルデータの最初のデータは、フラグ信号ＦＬＡＧの立ち上がりエッジに同期して与えられる。
【００３０】
図３のシリアル・パラレル変換回路において、フリップフロップ１１〜１７は、図１の回路と同じ構成であり、タイミングパルスＦ１〜Ｆ４により各信号がラッチされる動作も同じである。先ず、最初のシリアルデータＤｎは、フラグ信号ＦＬＡＧの立ち上がりエッジであって、クロックＣＬＫの立ち上がりエッジから生成されるタイミングパルスＦ１により、初段のフリップフロップ１１にラッチされる。ラッチ後、その出力信号Ｓ１は、最初のシリアルデータＤｎとなる。更に、タイミングパルスＦ１により、フラグ信号ＦＬＡＧも前段のフリップフロップ１８にラッチされる。
【００３１】
同様に、２番目のシリアルデータＤn+1 は、クロックＣＬＫの立ち下がりエッジから生成されるタイミングパルスＦ２により、初段のフリップフロップ１２にラッチされる。３番目のシリアルデータＤn+2 も、クロックＣＬＫの立ち上がりエッジから生成されるタイミングパルスＦ３により、初段のフリップフロップ１３にラッチされる。そして、次のクロックＣＬＫの立ち下がりエッジから生成されるタイミングパルスＦ４により、４番目のシリアルデータＤn+3 がフリップフロップ１７にラッチされると共に、初段のフリップフロップ１１〜１３の出力Ｓ１〜Ｓ３とフリップフロップ１８の出力Ｓ８が、次段のフリップフロップ１４〜１６及び１９にラッチされる。
【００３２】
そして、タイミングパルスＦ４でラッチされ、出力Ｓ４〜Ｓ７に出力されたシリアルデータＤｎ〜Ｄn+3 が、後段のフリップフロップ１９の出力信号ＤＳの立ち上がりエッジ（図中ｔDSのタイミング）で、更に最終段のゲート手段のフリップフロップ１１１〜１１４にパラレルにラッチされる。このパラレル出力端子Ｄ１〜Ｄ４に生成されたデータＤｎ〜Ｄn+3 が、それ以降の内部回路にて利用される。
【００３３】
上記の通り、シリアル・パラレル変換回路内に、シリアル・パラレル変換動作に使用されるタイミングパルスでフラグ信号ＦＬＡＧをラッチする回路を追加することで、次段のフリップフロップ１４〜１７が全てのシリアルデータをラッチ終了するタイミングｔDSで、データストローブ信号ＤＳを出力することができる。フリップフロップ１９のラッチに要する遅延時間とフリップフロップ１４〜１７のラッチに要する遅延時間とが一致しているので、データストローブ信号ＤＳは、最も最短で確実なタイミングｔDSを有する。従って、より適切なタイミングで正規のシリアルデータＤｎ〜Ｄn+3 をパラレル出力することができる。
【００３４】
尚、後段のフリップフロップ１９は、所定の遅延時間Δｔ後にその出力をクリアすることができる自己クリア型のフリップフロップである。この回路の詳細は、後述する。
【００３５】
図５は、第１の実施の形態例の変形例を示す図である。図３と同じ部分には同じ引用番号を付している。この変形例では、フリップフロップ１９にラッチされたデータストローブ信号ＤＳが、フリップフロップ１１１〜１１４のラッチのタイミングに加えて、図示しない内部回路での利用できるように出力される。それ以外の部分は、図３と同じである。
【００３６】
図６は、更に第１の実施の形態例の変形例を示す図である。図３と同じ部分には同じ引用番号を付している。この変形例では、最終段のフリップフロップ１１１〜１１４の変わりに、ＮＡＮＤゲート１２１〜１２４が設けられる。そして、ＮＡＮＤゲート１２１〜１２４の一方の入力には、フリップフロップ１４〜１７の出力Ｓ４〜Ｓ７が与えられ、他方の入力には、データストローブ信号ＤＳが与えられる。
【００３７】
図７は、図６のタイミングチャート図である。図４と異なる部分は、データストローブ信号ＤＳの立ち上がりエッジに同期して、ＮＡＮＤゲート１２１〜１２４の出力Ｄ１〜Ｄ４がデータＤｎ〜Ｄn+3 を出力し、データストローブ信号ＤＳがＨレベルの期間だけデータＤｎ〜Ｄn+3 が出力され続ける点である。それ以外の動作は、図３と同じである。
【００３８】
以上の通り、第１の実施の形態例では、フラグ信号ＦＬＡＧをタイミングパルスＦ１で取り込み、さらにシリアル・パラレル動作と同様にタイミングパルスＦ４により取り込んだフラグ信号をさらにラッチして、そのラッチ出力をデータストローブ信号として利用することで、シリアル・パラレル変換回路のタイミングに整合したデータストローブ信号ＤＳの生成が可能になる。従って、必ずタイミングが整合したデータストローブ信号ＤＳにより、データのパラレル出力を行うことができる。従って、フラグ信号ＦＬＡＧが生成されてから後の４ビットのシリアルデータが正規のデータとして、最適のタイミングでパラレル出力される。
【００３９】
上記の第１の実施の形態例は、８ビットのシリアルデータに対しても適用でき、その場合に、７ビットを初段のフリップフロップにラッチして、８ビット目を次段のフリップフロップにラッチし、その後データストローブ信号に応答して最終段のフリップフロップにラッチする。或いは、３ビットを初段のフリップフロップにラッチし、次の２ビット目を次段のフリップフロップにラッチすることを繰り返し、最後に、最終段のフリップフロップにラッチする。
【００４０】
［第２の実施の形態例］
図８は、第２の実施の形態例のシリアル・パラレル変換回路を示す図である。この実施の形態例でも、第１の実施の形態例と同様に、シリアル・パラレル変換回路内に、フラグ信号をラッチする回路を設け、最終段からパラレル出力するタイミング信号であるデータストローブ信号ＤＳのタイミングをシリアル・パラレル変換動作に整合させる。第１の実施の形態例では、４ビット線のシリアルデータに対して、最初の３ビットのデータを３つのフリップフロップが取り込み、４ビット目のシリアルデータの取り込みと、前記３つのラッチされたデータを、同時に４つのフリップフロップに取り込んだ。それに対して、第２の実施の形態例では、シリアルデータを２ビットづつ取り込む。
【００４１】
即ち、図８に示される通り、フラグ信号ＦＬＡＧのエッジであって、クロックＣＬＫの立ち上がりエッジから生成されたタイミングパルスＦ１により、初段おフリップフロップ２０１で最初のシリアルデータＤｎがラッチされる。そして、次のタイミングパルスＦ２で、２番目のシリアルデータＤn+1 と共にフリップフロップ２０１でラッチされたデータＤｎも、次段のフリップフロップ２０３，２０２にそれぞれラッチされる。同様に、タイミングパルスＦ３で３番目のシリアルデータＤｎ+2が初段のフリップフロップ２０４にラッチされる。そして、次のタイミングパルスＦ４で、４番目のシリアルデータＤn+3 と共にフリップフロップ２０４でラッチされたデータＤｎ+2も、次段のフリップフロップ２０６，２０５にそれぞれラッチされる。フラグ信号のラッチ動作は、第１の実施の形態例と同様である。
【００４２】
従って、初段のフリップフロップの数が２個であり、第１の実施の形態例の３個に比較して少なくなる。
【００４３】
図９は、図８のタイミングチャート図である。図示される通り、フラグＦＬＡＧの立ち上がりエッジであって、クロックＣＬＫの立ち上がりエッジから生成されたタイミングパルスＦ１により、コマンド信号ＣＭＤの先頭のシリアルデータＤｎが初段のフリップフロップ２０１にラッチされ、同時に、フラグ信号ＦＬＡＧが前段のフリップフロップ２０７にラッチされる。その後、クロックＣＬＫの立ち下がりエッジから生成されるタイミングパルスＦ２により、２番目のシリアルデータＤn+1 が次段のフリップフロップ２０３にラッチされると共に、次段のフリップフロップ２０１にラッチされていた１番目にデータＤｎも、フリップフロップ２０２にラッチされる。
【００４４】
次のクロックＣＬＫの立ち上がりエッジから生成されたタイミングパルスＦ３により、コマンド信号ＣＭＤの３番目のシリアルデータＤn+2 が初段のフリップフロップ２０４にラッチされる。その後、クロックＣＬＫの立ち下がりエッジから生成されるタイミングパルスＦ４により、４番目のシリアルデータＤn+3 が次段のフリップフロップ２０６にラッチされると共に、フリップフロップ２０４にラッチされていた３番目にデータＤn+2 も、次段のフリップフロップ２０５にラッチされる。更に、タイミングパルスＦ４により、フリップフロップ２０７にラッチされていたフラグ信号が、後段のフリップフロップ２０８にラッチされる。
【００４５】
従って、フリップフロップ２０５，２０６により３番目と４番目のシリアルデータＤn+2 、Ｄn+3 がラッチされて出力端子Ｓ２〜Ｓ６に出力されるタイミングｔDSに一致して、データストローブ信号ＤＳが、後段のフリップフロップ２０８から生成される。従って、最適なタイミングで、出力Ｓ２，Ｓ３，Ｓ５，Ｓ６のデータＤｎ〜Ｄn+3 がパラレルに最終段のゲートのフリップフロップ２１１〜２１４にラッチされる。その結果、出力Ｄ１〜Ｄ４にパラレルにデータが出力される。
【００４６】
第２の実施の形態例では、２ビットづつシリアルデータが初段フリップフロップと次段のフリップフロップにラッチされるので、第１の実施の形態例に比較して、初段のフリップフロップの数を少なくすることができる。第２の実施の形態例は、８ビットのシリアルデータ、１６ビットのシリアルデータにも同様に適用できる。その場合は、前段のフリップフロップ２０７の出力が、最後のタイミングパルスで後段のフリップフロップ２０８にラッチされるようにすればよい。
【００４７】
［第３の実施の形態例］
図１０は、第３の実施の形態例のシリアル・パラレル変換回路を示す図である。図１１は、そのタイミングチャート図である。第３の実施の形態例でも、クロックＣＬＫの立ち上がりと立ち下がりエッジに同期してシリアルデータが供給される。上記の第１及び第２の実施の形態例では、パルス発生回路１０は、フラグ信号ＦＬＡＧの立ち上がりエッジに応答して、コマンド信号の供給に対応するクロックＣＬＫの立ち上がりエッジから順にタイミングパルスＦ１〜Ｆ４を生成する。しかしながら、４ビットのシリアルデータの先頭データは、クロックＣＬＫの立ち上がりエッジのタイミングで供給されるという前提がある場合は、上記のパルス発生回路のタイミングパルスＦ１〜Ｆ４の発生の制約を取り除くことが可能である。
【００４８】
即ち、シリアルデータの先頭データを知らせるフラグ信号ＦＬＡＧの立ち上がりエッジと、データの供給を知らせるクロックＣＬＫの立ち上がりエッジとが同期するという前提のもとでは、クロック発生回路は、単にクロックＣＬＫの立ち上がりエッジからタイミングパルスＦ１，Ｆ３を生成し、クロックＣＬＫの立ち下がりエッジからタイミングパルスＦ２，Ｆ４を生成するだけで十分である。そして、第３の実施の形態例では、タイミングパルスＦ１からの４ビットのシリアルデータとタイミングパルスＦ３からの４ビットのシリアルデータとをラッチする回路を設け、フラグ信号ＦＬＡＧの立ち上がりエッジのタイミングに応じて、いずれかの４ビットのシリアルデータをパラレルに出力する。
【００４９】
図１０に示される通り、第３の実施の形態例では、クロックＣＬＫの立ち上がりエッジからタイミングパルスＦ１，Ｆ３を生成し、クロックＣＬＫの立ち下がりエッジからタイミングパルスＦ２，Ｆ４を生成するパルス発生回路３０を有する。そして、シリアルデータであるコマンド信号をタイミングパルスＦ１〜Ｆ４に応答してラッチする初段のフリップフロップ３０１〜３０４と、４ビットのシリアルデータの最終ビットのタイミングパルスＦ４又はＦ２に応答して、先頭から３ビットのラッチデータをラッチする次段フリップフロップ３０５〜３１０とを有する。更に、データストローブ信号ＤＳ１に応答してフリップフロップ３０５，３０６，３０７，３０４から４ビットのデータをパラレルにラッチする第１群の最終段フリップフロップ３２１〜３２４と、データストローブ信号ＤＳ２に応答してフリップフロップ３０８，３０９，３１０，３０２から４ビットのデータをパラレルにラッチする第２群の最終段フリップフロップ３２５〜３２８とを有する。また、次段のフリップフロップは、タイミングパルスＦ１からの３ビットのデータをラッチする第１群の次段フリップフロップ３０５，３０６，３０７と、タイミングパルスＦ３からの３ビットのデータをラッチする第２群の次段フリップフロップ３０８，３０９，３１０とを有する。
【００５０】
フラグ信号ＦＬＡＧも、タイミングパルスＦ１に応答してラッチする前段のフリップフロップ３１１とタイミングパルスＦ４に応答してフリップフロップ３１１の出力Ｓ１１をラッチする後段のフリップフロップ３１３とからなる第１群のデータストローブ信号生成回路と、タイミングパルスＦ３に応答してラッチする前段のフリップフロップ３１２とタイミングパルスＦ２に応答してフリップフロップ３１２の出力Ｓ１２をラッチする後段のフリップフロップ３１４とからなる第２群のデータストローブ信号生成回路とに供給される。そして、第１群及び第２群のデータストローブ信号生成回路により生成された第１及び第２のデータストローブ信号ＤＳ１，ＤＳ２に応答して、４ビットのデータが第１群及び第２群の最終段フリップフロップにパラレル出力される。
【００５１】
上記の通り、第３の実施の形態例では、シリアルデータの先頭データを示すフラグ信号ＦＬＡＧの立ち上がりエッジとクロックＣＬＫの立ち上がりエッジとが同期するという前提のもとでは、シリアルデータの先頭データはタイミングパルスＦ１またはＦ３のタイミングで与えられるので、図３の第１の実施の形態例の次段フリップフロップと最終段フリップフロップを第１群と第２群のセットを設ける。そして、それぞれのフリップフロップ群が、タイミングパルスＦ１からの４ビットのシリアルデータと、タイミングパルスＦ３からの４ビットのシリアルデータとをラッチし、そのラッチデータを、フラグ信号ＦＬＡＧに応答して生成されるデータストローブ信号ＤＳ１，ＤＳ２により、最終段のフリップフロップ群にパラレルにラッチする。従って、パルス発生回路３０は、単にクロックＣＬＫに応答してタイミングパルスＦ１〜Ｆ４をサイクリックに生成する。
【００５２】
図１１を参照しながら、図１０の回路の動作を説明する。図１１中、フラグ信号ＦＬＡＧの実線では、タイミングパルスＦ１から４ビットのシリアルデータＤn 〜Ｄn+3 が供給される例であり、フラグ信号ＦＬＡＧの破線では、タイミングパルスＦ３から４ビットのシリアルデータＤn+2 〜Ｄn+5 が供給される例である。従って、図１１中には、実線のフラグ信号ＦＬＡＧの場合のデータストローブ信号ＤＳ１に応答して、第１群の最終段フリップフロップ３２１〜３２４の出力Ｄ１〜Ｄ４にデータＤn 〜Ｄn+3 が出力されることが示される。また、破線のフラグ信号ＦＬＡＧの場合のデータストローブ信号ＤＳ２に応答して、第２群の最終段フリップフロップ３２５〜３２８の出力Ｄ５〜Ｄ８にデータＤn+2 〜Ｄn+5 が出力されることが示される。
【００５３】
先ず最初に、フラグ信号ＦＬＡＧが実線の場合の動作を説明する。クロックＣＬＫの立ち上がりエッジから生成されるタイミングパルスＦ１に応答して、初段のフリップフロップ３０１に先頭データＤｎがラッチされ、同時にフラグ信号ＦＬＡＧが前段のフリップフロップ３１１にラッチされる。実線の例では、フラグ信号ＦＬＡＧはＨレベルになっているので、フリップフロップ３１１の出力Ｓ１１もＨレベルとなる。次に、クロックＣＬＫの立ち下がりエッジから生成されるタイミングパルスＦ２に応答して、２番目のデータＤn+1 が初段のフリップフロップ３０２にラッチされる。同様に、タイミングパルスＦ３に応答して、３番目のデータＤn+2 が初段のフリップフロップ３０３にラッチされる。このタイミングパルスＦ３に応答して、フラグ信号ＦＬＡＧも前段のフリップフロップ３１２にラッチされるが、実線の場合は、既にＬレベルとなっているので、フリップフロップ３１２の出力Ｓ１２は、Ｌレベルのままである。
【００５４】
そして、タイミングパルスＦ４に応答して、最終のデータＤn+3 が初段のフリップフロップ３０４にラッチされると共に、フリップフロップ３０１，３０２，３０３にラッチされていたデータＤn 〜Ｄn+3 が、第１群の次段フリップフロップ３０５，３０６，３０７にそれぞれラッチされる。また、タイミングパルスＦ４に応答して、フリップフロップ３１１にラッチされたフラグ信号ＦＬＡＧが後段のフリップフロップ３１３にラッチされる。このフリップフロップ３１３の出力が、第１のデータストローブ信号ＤＳ１である。
【００５５】
タイミングパルスＦ４に応答して、第１群の次段フリップフロップ３０５〜３０７がデータをラッチし終わるタイミングに同期して、フリップフロップ３１３の出力の第１のデータストローブ信号ＤＳ１が立ち上がる。その立ち上がりエッジに応答して、第１群の最終段フリップフロップ３２１〜３２４が、第１群の次段フリップフロップ３０５〜３０７及び初段のフリップフロップ３０４の出力Ｓ５，Ｓ６，Ｓ７，Ｓ４からのデータＤn 〜Ｄn+3 をそれぞれラッチする。その結果、出力Ｄ１〜Ｄ４に４ビットのパラレルデータＤn 〜Ｄn+3 が出力される。
【００５６】
一方、タイミングパルスＦ４に応答して第２のデータストローブ信号ＤＳ２が立ち上がらないので、第２群の最終段フリップフロップ３２５〜３２８には、データはラッチされない。
【００５７】
次に、フラグ信号ＦＬＡＧが破線の場合の動作を説明する。この場合は、シリアルデータＤn+2 〜Ｄn+5 がパラレルデータに変換される。まず、クロックＣＬＫの立ち上がりエッジから生成されるタイミングパルスＦ３に応答して、初段のフリップフロップ３０３に先頭データＤn+2 がラッチされ、同時にフラグ信号ＦＬＡＧが前段のフリップフロップ３１２にラッチされる。その後、タイミングパルスＦ４，Ｆ１，Ｆ２に応答して、データＤn+3 、Ｄn+4 、Ｄn+5 がそれぞれ初段フリップフロップ３０４，３０１，３０２にそれぞれラッチされる。また、タイミングパルスＦ２に応答して、初段フリップフロップ３０３，３０４，３０１にラッチされた３つのデータＤn+2 、Ｄn+3 、Ｄn+4 が、第２群の次段フリップフロップ３０８，３０９，３１０にそれぞれラッチされる。更に、タイミングパルスＦ２に応答して、フリップフロップ３１２にラッチされたフラグ信号ＦＬＡＧが、後段のフリップフロップ３１４にラッチされる。
【００５８】
タイミングパルスＦ２に応答して行われるラッチ動作後に、フリップフロップ３１４から出力されるデータストローブ信号ＤＳ２が立ち上がり、その立ち上がりエッジに応答して、第２群の最終段フリップフロップ３２５〜３２８にデータＤn+2 〜Ｄn+5 がパラレルにラッチされる。
【００５９】
上記の図１０に示したシリアル・パラレル変換回路は、最終段のフリップフロップが、図６の如くＮＡＮＤゲートであっても良い。
【００６０】
［第４の実施の形態例］
図１２は、第４の実施の形態例のシリアル・パラレル変換回路を示す図である。また、図１３は、そのタイミングチャート図である。第４の実施の形態例のシリアル・パラレル変換回路は、第３の実施の形態例と同様に、フラグ信号ＦＬＡＧの立ち上がりエッジとクロックＣＬＫの立ち上がりエッジとが同期するという前提のもとに構成される。そして、本例は、図８に示した第２の実施の形態例のシリアル・パラレル変換回路を、第３の実施の形態例の如く第１群と第２群の最終段フリップフロップ構成とする。
【００６１】
即ち、図１２中、フリップフロップ４０１〜４０６は、図８のフリップフロップ２０１〜２０６と同じ構成である。即ち、２ビットづつのデータを初段フリップフロップ４０１と次段フリップフロップ４０２，４０３がラッチし、また、初段フリップフロップ４０４と次段フリップフロップ４０５，４０６がラッチする。そして、次段フリップフロップ４０２，４０３，４０５，４０６にラッチされたデータが、第１群の最終段フリップフロップ４２１〜４２４に第１のデータストローブ信号ＤＳ１に応答してラッチされ、また、第２群の最終段フリップフロップ４２５〜４２８に第２のデータストローブ信号ＤＳ２に応答してラッチされる。
【００６２】
フラグ信号ＦＬＡＧは、タイミングパルスＦ１に応答して、フリップフロップ４１１にラッチされ、そのラッチされた信号が、タイミングパルスＦ４に応答してフリップフロップ４１３にラッチされ、第１のデータストローブ信号ＤＳ１が生成される。また、フラグ信号ＦＬＡＧは、タイミングパルスＦ３に応答して、フリップフロップ４１２にラッチされ、そのラッチされた信号が、タイミングパルスＦ２に応答してフリップフロップ４１４にラッチされ、第２のデータストローブ信号ＤＳ２が生成される。かかる構成は、第３の実施の形態例と同じである。
【００６３】
図１３に従って、図１２のシリアル・パラレル変換回路の動作を説明する。先ず、フラグ信号ＦＬＡＧが実線の場合について説明する。フラグ信号ＦＬＡＧが実線の場合は、タイミングパルスＦ１からシリアルデータが供給される。タイミングパルスＦ１に応答して、コマンド信号ＣＭＤの最初のデータＤn がフリップフロップ４０１にラッチされ、同時にフラグ信号ＦＬＡＧがフリップフロップ４１１にラッチされる。その結果、フリップフロップ４１１の出力Ｓ７は、Ｈレベルとなる。次に、タイミングパルスＦ２に応答して、２番目のデータＤn+1 が次段のフリップフロップ４０３にラッチされると共に、フリップフロップ４０１にラッチされたデータＤn が次段のフリップフロップ４０２にラッチされる。
【００６４】
タイミングパルスＦ３に応答して、３番目のデータＤn+2 がフリップフロップ４０４にラッチされる。タイミングパルスＦ３に応答して、フラグ信号ＦＬＡＧがフリップフロップ４１２にラッチされるが、このタイミングではフラグ信号ＦＬＡＧがＬレベルであるので、出力Ｓ８はＬレベルのままである。そして、タイミングパルスＦ４に応答して、４番目のデータＤn+3 が次段のフリップフロップ４０６にラッチされると共に、フリップフロップ４０４にラッチされていた３番目のデータＤn+2 も次段のフリップフロップ４０５にラッチされる。そして、タイミングパルスＦ４に応答して、フリップフロップ４１１にラッチされていたフラグ信号ＦＬＡＧがフリップフロップ４１３にラッチされる。その結果、次段のフリップフロップがラッチ動作を終了するタイミングで、フリップフロップ４１３の出力ＤＳ１が立ち上がる。このデータストローブ信号ＤＳ１の立ち上がりエッジに応答して、第１群の最終段フリップフロップ４２１〜４２４が次段フリップフロップの出力Ｓ２，Ｓ３，Ｓ５，Ｓ６のデータＤn 〜Ｄn+3 をパラレルにラッチする。従って、出力Ｄ１〜Ｄ４にパラレルデータＤn 〜Ｄn+3 が出力される。
【００６５】
次に、フラグ信号ＦＬＡＧが破線の場合の動作を説明する。タイミングパルスＦ３、Ｆ４，Ｆ１，Ｆ２の順に、シリアルデータＤn+2 〜Ｄn+5 が初段と次段のフリップフロップにラッチされる。また、フラグ信号ＦＬＡＧは、タイミングパルスＦ３に応答して、フリップフロップ４１２にラッチされ、更に、タイミングパルスＦ２に応答して、フリップフロップ４１４にラッチされる。そして、フリップフロップ４１４の出力ＤＳ２の立ち上がりエッジに応答して、第２群の最終段フリップフロップ４２５〜４２８にデータＤn+2 〜Ｄn+5 が一斉にラッチされる。従って、出力Ｄ５〜Ｄ８にパラレルデータＤn+2 〜Ｄn+5 が出力される。
【００６６】
上記の通り、第４の実施の形態例では、シリアルデータを２ビットづつラッチする初段と次段のフリップフロップ構成であるので、初段と次段が、第３の実施の形態例に比較して少ないフリップフロップで構成される。即ち、次段のフリップフロップが第３の実施の形態例の如く二重化構成でない。そして、最終段のフリップフロップが、第１群の第２群の構成となる。第４の実施の形態例でも、最終段のフリップフロップをＮＡＮＤゲートで構成してもよいことは言うまでもない。また、本実施の形態例は、８ビット、１６ビット、或いはそれより長いビットのシリアルデータに対しても適用できる。
【００６７】
［第５の実施の形態例］
図１４は、第５の実施の形態例のシリアル・パラレル変換回路を示す図である。図１５及び図１６は、そのタイミングチャート図である。第５の実施の形態例では、フラグ信号ＦＬＡＧの立ち上がりエッジがクロックＣＬＫの立ち上がりエッジ又は立ち下がりエッジのいずれにも同期しうる場合を想定している。即ち、シリアルデータの先頭は、クロックＣＬＫの立ち上がり又は立ち下がりエッジのいずれのタイミングでも供給されうる場合であり、従って、このシリアル・パラレル変換回路は、４種類の４ビットシリアルデータの供給タイミングに対応可能である。
【００６８】
第５の実施の形態例では、図１６に示される通り、フラグ信号ＦＬＡＧの立ち上がりエッジがシリアルデータＤn の供給（及びタイミングパルスＦ１の発生）と一致するケース１の場合は、シリアルデータＤn 〜Ｄn+3 がパラレルデータに変換される。その場合は、第１群の最終段のフリップフロップ５３１〜５３４にパラレルデータＤn 〜Ｄn+3 がラッチされる。
【００６９】
また、フラグ信号ＦＬＡＧの立ち上がりエッジがシリアルデータＤn+1 の供給（及びタイミングパルスＦ２の発生）と一致するケース２の場合は、シリアルデータＤn+1 〜Ｄn+4 がパラレルデータに変換される。その場合は、第２群の最終段のフリップフロップ５３５〜５３８にパラレルデータＤn+1 〜Ｄn+4 がラッチされる。
【００７０】
また、フラグ信号ＦＬＡＧの立ち上がりエッジがシリアルデータＤn+2 の供給と（及びタイミングパルスＦ３の発生）一致するケース３の場合は、シリアルデータＤn+2 〜Ｄn+5 がパラレルデータに変換される。その場合は、第３群の最終段のフリップフロップ５３８〜５４２にパラレルデータＤn+2 〜Ｄn+5 がラッチされる。
【００７１】
更に、フラグ信号ＦＬＡＧの立ち上がりエッジがシリアルデータＤn+3 の供給と（及びタイミングパルスＦ４の発生）一致するケース４の場合は、シリアルデータＤn+3 〜Ｄn+6 がパラレルデータに変換される。その場合は、第３群の最終段のフリップフロップ５４３〜５４６にパラレルデータＤn+3 〜Ｄn+6 がラッチされる。
【００７２】
図１４に示されたシリアル・パラレル変換回路は、初段のフリップフロップ５０１〜５０４が、タイミングパルスＦ１〜Ｆ４に応答してシリアルデータを順番にラッチする。次段のフリップフロップは、第１群の次段フリップフロップ５１４，５１５，５１６、第２群の次段フリップフロップ５０５，５０６，５０７、第３群の次段フリップフロップ５０８，５０９，５１０、及び第４群の次段フリップフロップ５１１，５１２，５１３を有する。
【００７３】
第１群の次段フリップフロップとフリップフロップ５０４にラッチされたシリアルデータＤn 〜Ｄn+3 が、第１群の最終段フリップフロップ５３１〜５３４に第１のデータストローブ信号ＤＳ１の立ち上がりエッジに応答してラッチされる。また、第２群の次段フリップフロップとフリップフロップ５０１にラッチされたシリアルデータＤn+1 〜Ｄn+4 が、第２群の最終段フリップフロップ５３５〜５３８に第２のデータストローブ信号ＤＳ２の立ち上がりエッジに応答してラッチされる。また、第３群の次段フリップフロップとフリップフロップ５０２にラッチされたシリアルデータＤn+2 〜Ｄn+5 が、第３群の最終段フリップフロップ５３９〜５４２に第３のデータストローブ信号ＤＳ３の立ち上がりエッジに応答してラッチされる。そして、第４群の次段フリップフロップとフリップフロップ５０３にラッチされたシリアルデータＤn+3 〜Ｄn+6 が、第４群の最終段フリップフロップ５４３〜５４６に第４のデータストローブ信号ＤＳ４の立ち上がりエッジに応答してラッチされる。
【００７４】
図１５と図１６を参照して、ケース１の場合の動作を説明する。フラグ信号ＦＬＡＧの立ち上がりエッジと同期するクロックＣＬＫの立ち上がりエッジから生成されるタイミングパルスＦ１に応答して、コマンド信号ＣＭＤのシリアルデータＤn がフリップフロップ５０１にラッチされる。また、タイミングパルスＦ１に応答して、フラグ信号ＦＬＡＧが第１群の前段フリップフロップ５１７にラッチされる。次に、クロックＣＬＫの立ち下がりエッジから生成されるタイミングパルスＦ２に応答して、次のシリアルデータＤn+1 がフリップフロップ５０２にラッチされる。更に、クロックＣＬＫの立ち上がりエッジから生成されるタイミングパルスＦ３に応答して、次のシリアルデータＤn+2 がフリップフロップ５０３にラッチされる。
【００７５】
そして、クロックＣＬＫの立ち下がりエッジから生成されるタイミングパルスＦ４に応答して、次のシリアルデータＤn+3 が初段フリップフロップ５０４にラッチされると共に、フリップフロップ５０１〜５０３にラッチされていたデータＤn 〜Ｄn+2 が第１群の次段フリップフロップ５１４，５１５，５１６にそれぞれラッチされる。また、タイミングパルスＦ４に応答して、第１群の前段フリップフロップ５１７にラッチされていたフラグ信号ＦＬＡＧが、第１群の後段フリップフロップ５２１にラッチされる。そのラッチ動作後に、フリップフロップ５２１の諸津力ＤＳ１が立ち上がり、その立ち上がりエッジに応答して、第１群の次段フリップフロップ５１４〜５１６とフリップフロップ５０４にラッチされたシリアルデータＤn 〜Ｄn+3 が、第１群の最終段フリップフロップ５３１〜５３４にラッチされる。従って、出力Ｄ１〜Ｄ４には、パラレルデータＤn 〜Ｄn+3 が生成される。
【００７６】
ケース２の場合は、タイミングパルスＦ２に応答してシリアルデータＤn+1 が初段フリップフロップ５０２にラッチされ、フラグ信号ＦＬＡＧが第２群の前段フリップフロップ５１８にラッチされる。そして、同様の動作で、タイミングパルスＦ１に応答して、第２群の次段フリップフロップ５０５〜５０７とフリップフロップ５０１にデータＤn+1 〜Ｄn+4 がラッチされ、、第２群の前段フリップフロップ５１８にラッチされていたフラグ信号ＦＬＡＧが第２群の後段フリップフロップ５２２にラッチされる。
【００７７】
そして、フリップフロップ５２２の出力ＤＳ２の立ち上がりエッジに応答して、第２群の次段フリップフロップ５０５〜５０７とフリップフロップ５０１にラッチされていたデータデータＤn+1 〜Ｄn+4 が第２の最終段のフリップフロップ５３５〜５３８にパラレルにラッチされる。
【００７８】
ケース３、ケース４の場合も、同様の動作である。
【００７９】
第５の実施の形態例のシリアル・パラレル変換回路では、初段フリップフロップ５０１〜５０４、４群の次段フリップフロップ、４群の最終段フリップフロップで構成し、タイミングパルスＦ１に同期したフラグ信号ＦＬＡＧに従って第１の最終段フリップフロップにパラレル出力し、タイミングパルスＦ２に同期したフラグ信号ＦＬＡＧに従って第２の最終段フリップフロップにパラレル出力し、タイミングパルスＦ３に同期したフラグ信号ＦＬＡＧに従って第３の最終段フリップフロップにパラレル出力し、そして、タイミングパルスＦ４に同期したフラグ信号ＦＬＡＧに従って第４の最終段フリップフロップにパラレル出力する。従って、クロックＣＬＫの立ち上がりと立ち下がりの如何なるタイミングでシリアルデータが供給されても、フラグ信号ＦＬＡＧを手がかりにして、最適のタイミングで正規のデータをパラレル出力することが可能である。
【００８０】
［第６の実施の形態例］
図１７は、第６の実施の形態例のシリアル・パラレル変換回路を示す図である。図１８及び図１９は、そのタイミングチャート図である。この例は、図８に示した第２の実施の形態例のシリアル・パラレル変換回路を４重化構成にして、クロックＣＬＫの立ち上がりと立ち下がりエッジの如何なるタイミングでフラグ信号ＦＬＡＧが立ち上がっても、正規の４ビットのシリアルデータをパラレル出力することができる。
【００８１】
従って、図１９に示される４つのケースに対する４群の最終段フリップフロップの出力とデータの組み合わせは、上記第５の実施の形態例（図１６）と同じである。
【００８２】
図１７の回路例の場合は、初段のフリップフロップ６０１〜６０４と次段のフリップフロップ６０５〜６０６とは、４つのケースに共通に動作する。そして、最終段のフリップフロップが、第１群６３１〜６３４（出力Ｄ１〜Ｄ４）、第２群６３５〜６３８（出力Ｄ５〜Ｄ８）、第３群６３９〜６４２（出力Ｄ９〜Ｄ１２）、及び第４群６４３〜６４６（出力Ｄ１３〜Ｄ１６）を有する。
【００８３】
フラグ信号ＦＬＡＧをラッチする回路は、図１４の第５の実施の形態例と同じである。即ち、第１群のフラグ信号ラッチ回路は、タイミングパルスＦ１でフラグ信号ＦＬＡＧをラッチする前段フリップフロップ６０９とＦ４で更にラッチする後段フリップフロップ６２１から構成される。第２群のフラグ信号ラッチ回路は、タイミングパルスＦ２でフラグ信号ＦＬＡＧをラッチする前段フリップフロップ６１０とＦ１で更にラッチする後段フリップフロップ６２２から構成される。第３群のフラグ信号ラッチ回路は、タイミングパルスＦ３でフラグ信号ＦＬＡＧをラッチする前段フリップフロップ６１１とＦ２で更にラッチする後段フリップフロップ６２３から構成される。そして、第４群のフラグ信号ラッチ回路は、タイミングパルスＦ４でフラグ信号ＦＬＡＧをラッチする前段フリップフロップ６１２とＦ１で更にラッチする後段フリップフロップ６２４から構成される。
【００８４】
ケース１の場合について動作を説明する。先ず、フラグ信号ＦＬＡＧの立ち上がりエッジに同期したクロックＣＬＫの立ち上がりエッジから生成されるタイミングパルスＦ１に応答して、シリアルデータＤn がフリップフロップ６０１にラッチされ、フラグ信号ＦＬＡＧがフリップフロップ６０９にラッチされる。次に、タイミングパルスＦ２に応答して、次のシリアルデータＤn+1 がフリップフロップ６０２にラッチされると共に、フリップフロップ６０１にラッチされたデータＤn が次段のフリップフロップ６０５にラッチされる。
【００８５】
次に、タイミングパルスＦ３に応答して、シリアルデータＤn+2 がフリップフロップ６０３にラッチされる。そして、タイミングパルスＦ４に応答して、シリアルデータＤn+3 がフリップフロップ６０４にラッチされると共に、フリップフロップ６０３にラッチされたデータＤn+2 が次段のフリップフロップ６０７にラッチされる。更に、タイミングパルスＦ４に応答して、前段のフリップフロップ６０９にラッチされていたフラグ信号ＦＬＡＧが後段のフリップフロップ６２１にラッチされる。
【００８６】
フリップフロップ６２１の出力ＤＳ１の立ち上がりエッジに応答して、フリップフロップ６０５，６０２，６０７，６０４にそれぞれラッチされていたデータＤn 〜Ｄn+3 （それぞれ出力Ｓ５，Ｓ２，Ｓ７，Ｓ４）が、第１群の最終段フリップフロップ６３１〜６３４にそれぞれパラレルにラッチされ、パラレルデータＤn 〜Ｄn+3 が出力Ｄ１〜Ｄ４に生成される。
【００８７】
ケース２，３，４も同様の動作である。
【００８８】
上記の通り、第６の実施の形態例では、初段と次段のフリップフロップは、それぞれ４個づつで構成され、４群の最終段フリップフロップに、４つのケースの場合のシリアルデータがパラレルにラッチされる。そして、それぞれのパラレルラッチのタイミングは、フラグ信号ＦＬＡＧとシリアル・パラレル変換動作と整合する最適のタイミングである。更に、シリアルデータがクロックの立ち上がりと立ち下がりの如何なるタイミングで供給されても、正規のシリアルデータをパラレルに出力することができる。
【００８９】
本実施の形態例でも、最終段のフリップフロップを、ＮＡＮＤゲート群に置き換えることができる。
【００９０】
［パルス発生回路とフリップフロップ回路］
図２０は、第３〜第６の実施の形態例のパルス発生回路の回路図である。この回路は、ＮＡＮＤゲート３１〜３４からなるマスターフリップフロップと、ＮＡＮＤゲート３５〜３８からなるスレーブフリップフロップとから構成され、それぞれのゲート３１，３２及び３５，３６がクロックＣＬＫの立ち上がりエッジと立ち下がりエッジに応答して、反転入力をラッチし、ノードｎ１〜ｎ４を反転する。
【００９１】
今仮に、ｎ１＝Ｈ、ｎ２＝Ｌ、ｎ３＝Ｈ、ｎ４＝Ｌのラッチ状態とする。この状態では、タイミングパルスＦ１，Ｆ２，Ｆ３はいずれもＬレベルで、Ｆ４のみがＨレベルである。そこで、クロックＣＬＫの立ち上がりエッジに同期して、ノードｎ３＝Ｈ，ｎ４＝Ｌの反転信号がマスターフリップフロップ側にラッチされ、ゲート３２の出力がＬレベルになりタイミングパルスＦ１が立ち上がる。インバータ３９の出力はＬレベルであるので、ゲート３５の出力がＨレベルになり、タイミングパルスＦ４は立ち下がる。そして、ゲート３２の出力がＬレベルになったことで、ノードｎ２＝Ｈとなり、ゲート３１のＨレベル出力と共に、ゲート３３の出力ｎ１をＬレベルにする。次に、クロックＣＬＫの立ち下がりエッジに同期して、ラッチされているノードｎ１＝Ｌ，ｎ２＝Ｈの反転信号がスレーブフリップフロップ側にラッチされ、ゲート３６の出力がＬレベルになりタイミングパルスＦ２が立ち上がる。その時、クロックＣＬＫがＬレベルとなったことで、ゲート３２の出力がＨレベルとなり、タイミングパルスＦ１は立ち下がる。そして、スレーブ側のラッチ状態が反転し、ｎ３＝Ｌ、ｎ４＝Ｈとなる。
【００９２】
上記と反対の動作が次のクロックＣＬＫの立ち上がりエッジと立ち下がりエッジとで行われ、タイミングパルスＦ３とＦ４が順に立ち上がる。以上の通り、クロックの立ち上がりエッジと立ち下がりエッジに同期して、タイミングパルスＦ１〜Ｆ４が順に立ち上がる。
【００９３】
図２１は、上記の実施の形態例でのフリップフロップの具体的回路図である。このフリップフロップ回路は、クロックｃｌｋ０の立ち上がりエッジに応答して、データ入力ＤＡＴＡをラッチする。クロック端子ｃｌｋ０には、タイミングパルスＦ１〜Ｆ４及びＤＳ１〜４が供給される。クロックｃｌｋ０がＬレベルの時は、Ｐ型トランジスタ５８，５９の導通により、ノードｎ１０，ｎ１１が共にＨレベルになっている。そこで、クロックｃｌｋ０がＨレベルに立ち上がると、Ｎ型トランジスタ５３が導通し、データ入力ＤＡＴＡとその反転信号が差動トランジスタ５１，５２により比較される。今仮に、データ入力ＤＡＴＡがＨレベルにあると、トランジスタ５１が導通し、ノードｎ１０を引き下げる。その結果、ＮＡＮＤ６０の出力ＯＵＴがＨレベルになる。また、ノードｎ１１がＨレベルのままであり、出力ＯＵＴのＨレベルにより、ＮＡＮＤ６１の出力ｎ１２は、Ｌレベルになる。そして、クロックｃｌｋ０がＬレベルになっても、ＮＡＮＤ６０，６１から構成されるラッチ回路の状態は維持される。
【００９４】
その後、再度クロックｃｌｋ０が立ち上がったとき、データ入力ＤＡＴＡがＬレベルになっていると、上記と逆の動作をして、ＮＡＮＤ６０，６１のラッチ回路の状態を反転して、出力ＯＵＴをＬレベルに維持する。
【００９５】
図２２は、フラグ信号ＦＬＡＧをラッチする後段のフリップフロップの回路図である。このフリップフロップ回路は、既に説明した通り、クロックＦ＃の立ち上がりで、データ入力ＤＡＴＡをラッチし、所定の遅延時間後に自主的に出力ＯＵＴをＬレベルに立ち下げるセルフクリア機能を有する。従って、図２１のフリップフロップ回路に、セルフクリア機能を与える回路が追加されている。図２１と同じ部分には同じ引用番号を付した。
【００９６】
今仮に、データ入力ＤＡＴＡがＨレベルの場合の動作について説明する。初期状態では、ノードｎ１５がＨレベルにあり、トランスファーゲート７０，７１を導通状態にしている。そこで、図２１の場合と同様に、クロックＦ＃の立ち上がりエッジに応答して、トランジスタ５３が導通し、トランジスタ５１，５２の差動回路がデータ入力ＤＡＴＡのＨレベルを検出する。その結果、ノードｎ１０がＬレベルに引き下げられる。その結果、ノードｎ１３はＨレベル、ノードｎ１２にはＬレベルがそれぞれラッチされる。
【００９７】
ノードｎ１２のＬレベルにより、ゲート６７の出力がＨレベルとなり、クロックＦ＃のＨレベルと相まって、ゲート６６の出力ｎ１５をＬレベルにする。その結果、トランスファーゲート７０，７１が閉じられ、インバータ６８の出力がＨレベルになり、Ｎ型トランジスタ６９が導通し、Ｐ型のリセットトランジスタ５８，５９が導通して、両ノードｎ１０、ｎ１１が共にＨレベルになるリセット状態になる。しかし、ゲート６０，６１のラッチ状態は維持される。
【００９８】
インバータ６２，６３，遅延回路６４及びＮＡＮＤゲート６５からなる回路により、遅延回路６４の遅延時間後にノードｎ１４がＨレベルからＬレベルに変化する。その変化に応答して、ゲート６１の出力ｎ１２がＨレベルに変化する。従って、Ｈレベルのノードｎ１０とｎ１２により、ゲート６０の出力ＯＵＴは、Ｌレベルに変化する。これで、セルフクリア動作が完了する。そして、ラッチ回路はその状態を維持する。
【００９９】
以上の通り、図２２のセルフクリア機能付きのフリップフロップは、クロックＦ＃の立ち上がりエッジに応答してデータ入力をラッチし、所定遅延時間後に、自らの動作により出力ＯＵＴをクリアする。
【０１００】
【発明の効果】
以上説明した通り、本発明のシリアル・パラレル変換回路によれば、シリアルデータの始まりを示すフラグ信号を、シリアルデータのラッチ動作と並列にラッチし、パラレルデータの出力のタイミングを最適にすることができる。
【０１０１】
更に、本発明のシリアル・パラレル変換回路によれば、シリアルデータが供給される可能性のあるタイミングに応じて、供給されるシリアルデータをラッチするので、シリアルデータが供給されるタイミングにかかわらず、必ず正規のシリアルデータをパラレルデータにして出力することができる。
【図面の簡単な説明】
【図１】先に出願した特許出願にて提案したシリアル・パラレル変換回路を示す図である。
【図２】図１のシリアル・パラレル変換回路の動作タイミングチャート図である。
【図３】第１の実施の形態例のシリアル・パラレル変換回路を示す図である。
【図４】図３のタイミングチャート図である。
【図５】第１の実施の形態例の変形例を示す図である。
【図６】第１の実施の形態例の変形例を示す図である。
【図７】図６のタイミングチャート図である。
【図８】第２の実施の形態例のシリアル・パラレル変換回路を示す図である。
【図９】図８のタイミングチャート図である。
【図１０】第３の実施の形態例のシリアル・パラレル変換回路を示す図である。
【図１１】図１０のタイミングチャート図である。
【図１２】第４の実施の形態例のシリアル・パラレル変換回路を示す図である。
【図１３】図１２のタイミングチャート図である。
【図１４】第５の実施の形態例のシリアル・パラレル変換回路を示す図である。
【図１５】図１４のタイミングチャート図である。
【図１６】図１４のタイミングチャート図である。
【図１７】第６の実施の形態例のシリアル・パラレル変換回路を示す図である。
【図１８】図１７のタイミングチャート図である。
【図１９】図１７のタイミングチャート図である。
【図２０】第３〜第６の実施の形態例のパルス発生回路の回路図である。
【図２１】実施の形態例でのフリップフロップの具体的回路図である。
【図２２】フラグ信号ＦＬＡＧをラッチする後段のフリップフロップの回路図である。
【符号の説明】
１０、３０、４０      パルス発生回路
ＣＬＫ                クロック
ＣＭＤ                コマンド信号（シリアルデータ）
ＦＬＧ                フラグ信号
ＦＦ                  フリップフロップ（ラッチ回路）
Ｆ１〜Ｆ４            タイミングパルス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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