(57)【特許請求の範囲】
【請求項１】
半導体基板と、
ゲート電極と、
前記半導体基板と前記ゲート電極との間に形成された第１の絶縁膜と、
前記ゲート電極の上面又は側面に沿って形成され、窒素、シリコン及び水素を含有した下層側シリコン窒化膜と、下層側シリコン窒化膜上に形成され、窒素、シリコン及び水素を含有した上層側シリコン窒化膜と、を含む第２の絶縁膜と、
を備えた半導体装置であって、
前記下層側シリコン窒化膜における窒素（Ｎ）とシリコン（Ｓｉ）との組成比Ｎ／Ｓｉは１．３２よりも高く、前記上層側シリコン窒化膜における窒素（Ｎ）とシリコン（Ｓｉ）との組成比Ｎ／Ｓｉは１．３２よりも低い
ことを特徴とする半導体装置。
【請求項２】
半導体基板と、
ゲート電極と、
前記半導体基板と前記ゲート電極との間に形成された第１の絶縁膜と、
前記ゲート電極に近接して形成され、窒素、シリコン及び水素を含有した下層側シリコン窒化膜と、下層側シリコン窒化膜上に形成され、窒素、シリコン及び水素を含有した上層側シリコン窒化膜と、を含む第２の絶縁膜と、
を備えた半導体装置であって、
前記下層側シリコン窒化膜に含有された水素の濃度の方が、前記上層側シリコン窒化膜に含有された水素の濃度よりも高い
ことを特徴とする半導体装置。
【請求項３】
直列接続された複数のメモリセルを備えた半導体装置であって、
前記メモリセルは、
ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域とに挟まれたチャネル領域と、を含む半導体基板と、
前記半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成され、前記半導体基板から前記第１の絶縁膜を通して注入された電荷を蓄積するものであって、１ｎｍ以上かつ４ｎｍ以下の厚さを有する下層側シリコン窒化膜と、下層側シリコン窒化膜上に形成された上層側シリコン窒化膜と、を含む第２の絶縁膜と、
前記第２の絶縁膜上に形成された第３の絶縁膜と、
前記第３の絶縁膜上に形成された制御ゲート電極と、
を備え、
前記下層側シリコン窒化膜における窒素（Ｎ）とシリコン（Ｓｉ）との組成比Ｎ／Ｓｉは１．３２よりも高く、前記上層側シリコン窒化膜における窒素（Ｎ）とシリコン（Ｓｉ）との組成比Ｎ／Ｓｉは１．３２よりも低い
ことを特徴とする半導体装置。
【請求項４】
ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域とに挟まれたチャネル領域と、を含む半導体基板と、
前記半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成され、前記半導体基板から前記第１の絶縁膜を通して注入された電荷を蓄積するものであって、１ｎｍ以上かつ４ｎｍ以下の厚さを有する下層側シリコン窒化膜と、下層側シリコン窒化膜上に形成された上層側シリコン窒化膜と、を含む第２の絶縁膜と、
前記第２の絶縁膜上に形成された第３の絶縁膜と、
前記第３の絶縁膜上に形成された制御ゲート電極と、
を備え、
前記第２の絶縁膜は、前記ソース領域近傍の第１の領域と、前記ドレイン領域近傍の第２の領域とを有し、前記第１の領域と第２の領域には互いに独立して電荷が蓄積され、
前記下層側シリコン窒化膜における窒素（Ｎ）とシリコン（Ｓｉ）との組成比Ｎ／Ｓｉは１．３２よりも高く、前記上層側シリコン窒化膜における窒素（Ｎ）とシリコン（Ｓｉ）との組成比Ｎ／Ｓｉは１．３２よりも低い
ことを特徴とする半導体装置。
【請求項５】
前記下層側シリコン窒化膜と前記上層側シリコン窒化膜との界面における酸素濃度は１×１０22／ｃｍ3 よりも低い
ことを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を含む領域上に第２の絶縁膜を形成する工程と、
を備えた半導体装置の製造方法であって、
前記第２の絶縁膜を形成する工程は、
テトラクロロシランを含む第１のシリコンソースと、第１の窒素ソースとを用いて第１のシリコン窒化膜を形成する工程と、
前記第１のシリコン窒化膜上に、テトラクロロシラン以外の第２のシリコンソースと、第２の窒素ソースとを用いて第２のシリコン窒化膜を形成する工程と、
を備え、
前記第１のシリコン窒化膜における窒素（Ｎ）とシリコン（Ｓｉ）との組成比Ｎ／Ｓｉは１．３２よりも高く、前記第２のシリコン窒化膜における窒素（Ｎ）とシリコン（Ｓｉ）との組成比Ｎ／Ｓｉは１．３２よりも低い
ことを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を含む領域上に第２の絶縁膜を形成する工程と、
を備えた半導体装置の製造方法であって、
前記第２の絶縁膜を形成する工程は、
テトラクロロシランを含む第１のシリコンソースと、第１の窒素ソースとを用いて第１のシリコン窒化膜を形成する工程と、
前記第１のシリコン窒化膜上に、テトラクロロシラン以外の第２のシリコンソースと、第２の窒素ソースとを用いて第２のシリコン窒化膜を形成する工程と、
を備え、
前記第１のシリコン窒化膜と前記第２のシリコン窒化膜との界面における酸素濃度は１×１０22／ｃｍ3 よりも低い
ことを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板と、
ゲート電極と、
前記半導体基板と前記ゲート電極との間に形成された第１の絶縁膜と、
前記ゲート電極に近接して形成され、窒素、シリコン及び水素を含有したシリコン窒化膜を含む第２の絶縁膜と、
を備えた半導体装置であって、
前記シリコン窒化膜に含有された全水素の数に対する重水素の数の割合は０．９以上である
ことを特徴とする半導体装置。
【請求項９】
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を含む領域上に第２の絶縁膜を形成する工程と、
を備えた半導体装置の製造方法であって、
前記第２の絶縁膜を形成する工程は、シリコンソースと重水素を含有した窒素ソースとを用いてシリコン窒化膜を形成する工程を含む
ことを特徴とする半導体装置の製造方法。
【請求項１０】
半導体基板と、
制御ゲート電極と、
前記半導体基板と前記制御ゲート電極との間に形成され、シリコン、窒素及び窒素に結合した重水素を含有したシリコン窒化膜と、
前記制御ゲート電極と前記シリコン窒化膜との間に形成され、前記半導体基板から前記シリコン窒化膜を通して注入された電荷を蓄積する電荷蓄積膜と、
を備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法、特に半導体装置に設けられた絶縁膜に関する。
【０００２】
【従来の技術】
シリコン窒化膜（ＳｉＮ膜）は、半導体装置の種々の箇所に適用されている。しかしながら、ジクロロシラン（ＳｉＨ2Ｃｌ2：ＤＣＳ）を用いて成膜した従来のＳｉＮ膜は、次世代の半導体装置を製造する上で、様々な問題を引き起こすおそれがある。
【０００３】
一例として、デュアルゲートを採用した次世代のＤＲＡＭで生じる問題について説明する。次世代のＤＲＡＭでは、電極加工用のハードマスクとして、200nm程度の厚いＳｉＮ膜を用いる。ＤＣＳを用いたＳｉＮ膜（ＤＣＳ−ＳｉＮ膜）の場合、成膜後の高温工程によってボロンの拡散が増速されるため、ＰＭＯＳ素子が劣化してしまう。ＳｉＮ膜起因のＰＭＯＳ素子の劣化は、インテグレーション上の対策によってある程度緩和することが可能である。しかしながら、そのような対策は、トランジスタの性能を劣化させてしまうため、実際に行うのは困難である。したがって、より本質的な解決をはかるため、ＰＭＯＳ素子の劣化を起こさないＳｉＮ膜の開発が必要になっている。
【０００４】
ＤＣＳ−ＳｉＮ膜によって生じる素子の劣化は、テトラクロロシラン（ＳｉＣｌ4：ＴＣＳ）を用いたＳｉＮ膜（ＴＣＳ−ＳｉＮ膜）を用いることで解決することが可能である。しかしながら、ＴＣＳ−ＳｉＮ膜は成膜速度が遅く、ＤＣＳ−ＳｉＮ膜の成膜速度の約1/3である。成膜速度は、成膜条件（成膜温度、成膜圧力等）を変えることによって、増加させることが一応可能である。しかしながら、膜の均一性を確保すること、膜質を劣化させないこと、ダストを抑制すること等の必要性から、成膜速度を増加させることは実際には困難である。したがって、ＴＣＳ−ＳｉＮ膜を用いた場合には、生産性が悪化してしまうという問題がある。
【０００５】
また、次世代のフラッシュメモリのセル構造として、シリコン窒化膜を電荷蓄積層として用いたＭＯＮＯＳ型の素子が提案されている。ＭＯＮＯＳ素子は、半導体基板上にシリコン酸化膜（トンネル酸化膜、ボトム酸化膜）、シリコン窒化膜（電荷蓄積層）、シリコン酸化膜（トップ酸化膜）、電極を順次積層したものであり、Ｍ-Ｏ-Ｎ-Ｏ-Ｓ構造となる。電気的な情報（“０”又は“１”）の書き込みは、半導体基板からトンネル酸化膜を通してシリコン窒化膜に、電子又はホールを注入することによって行われる。
【０００６】
ＭＯＮＯＳ素子では、書き込み／消去ストレスによるデータ破壊が問題となる。また、ＮＡＮＤ型の素子では、読み出しストレスによるデータ破壊が問題となる。不揮発性メモリでは、一般に、10万回の書き込み／消去を行った後、電荷を10年間保持する性能が求められているが、現状では十分な電荷保持特性が得られていない。
【０００７】
従来技術として、特開昭60-60770号公報には、電荷蓄積層として、水素含有量が互いに異なる２層のＳｉＮ膜を用いた構造が開示されている。成膜ガスには、シランとアンモニアを用いている。具体的には、Ｓｉ−Ｈ結合が多いＳｉＮ膜を下層側に、Ｓｉ−Ｈ結合が少ないＳｉＮ膜を上層側に設けることで、電荷保持特性が改善されるとしている。しかしながら、後述するように、このような構造が必ずしも最適な構造とは言えない。
【０００８】
特開平9-64205号公報には、電荷蓄積層として用いるＳｉＮ膜において、ＳｉＮ膜の上面近傍にシリコン濃度のピークを、ＳｉＮ膜の下面近傍に窒素濃度のピークを有する構造が開示されている。成膜ガスには、例えばＤＣＳとアンモニアを用いている。具体的には、ＳｉＮ膜の単層膜にシリコン及び窒素をイオン注入することで、シリコン及び窒素の濃度を調整している。しかしながら、ＳｉＮ膜はＤＣＳ等を用いて形成された単層膜であり、このような構造も必ずしも最適とは言えない。
【０００９】
特公平5-48631号公報には、蓄積電荷層として、酸素を含有したシリコン窒化膜(シリコン酸窒化膜)を、ボトム酸化膜側に形成した構造が開示されている。このような構造により、電荷保持特性が向上するとされている。しかしながら、後述するように、このような構造も必ずしも最適とは言えない。
【００１０】
また、フラッシュメモリ等の不揮発性メモリでは、素子の微細化に伴ってトンネル絶縁膜の薄膜化が望まれている。トンネル絶縁膜としてシリコン酸化膜或いはシリコン酸窒化膜を用いた場合、直接トンネリングといわれるメカニズムによって、5MV/cm以下の低電界印加時にリーク電流が生じる。そのため、電荷保持特性が悪化してしまう。
【００１１】
そこで、低電界リーク電流を低減するために、シリコン窒化膜をトンネル絶縁膜に用いることが提案されている（Non-Volatile Semiconductor Memory Workshop 1998、 p.95、及び、Non-Volatile Semiconductor Memory Workshop 2001、 p.67）。しかしながら、初期特性は優れているものの、書き込み／消去回数の増加にしたがって、徐々にＳＩＬＣ（Stress Induced Leakage Current）と呼ばれる低電界リーク電流が発生する。したがって、不揮発性メモリ素子としてのデータ保持能力が不十分である。
【００１２】
【発明が解決しようとする課題】
上述したように、シリコン窒化膜をＤＣＳを用いて形成した場合の問題は、ＴＣＳを用いることで解決可能であるが、ＴＣＳを用いた場合には、成膜速度を上げることが困難であるため、生産性が悪化するという問題があった。
【００１３】
また、シリコン窒化膜を電荷蓄積層として用いた不揮発性メモリ素子が提案されているが、従来の構造では、満足できる電荷保持特性が得られないという問題があった。
【００１４】
さらに、シリコン窒化膜を不揮発性メモリ素子のトンネル絶縁膜に用いることが提案されているが、従来の構造では、満足できる電荷保持特性が得られないという問題があった。
【００１５】
本発明は、上記従来の課題に対してなされたものであり、シリコン窒化膜の構成や形成方法を改善することにより、特性等に優れた半導体装置及びその製造方法を提供することを目的としている。
【００１６】
【課題を解決するための手段】
本発明に係る半導体装置は、半導体基板と、ゲート電極と、前記半導体基板と前記ゲート電極との間に形成された第１の絶縁膜と、前記ゲート電極の上面又は側面に沿って形成され、窒素、シリコン及び水素を含有した下層側シリコン窒化膜と、下層側シリコン窒化膜上に形成され、窒素、シリコン及び水素を含有した上層側シリコン窒化膜と、を含む第２の絶縁膜と、を備えた半導体装置であって、前記下層側シリコン窒化膜における窒素（Ｎ）とシリコン（Ｓｉ）との組成比Ｎ／Ｓｉの方が、前記上層側シリコン窒化膜における窒素（Ｎ）とシリコン（Ｓｉ）との組成比Ｎ／Ｓｉよりも高いことを特徴とする。
【００１７】
また、本発明に係る半導体装置は、半導体基板と、ゲート電極と、前記半導体基板と前記ゲート電極との間に形成された第１の絶縁膜と、前記ゲート電極に近接して形成され、窒素、シリコン及び水素を含有した下層側シリコン窒化膜と、下層側シリコン窒化膜上に形成され、窒素、シリコン及び水素を含有した上層側シリコン窒化膜と、を含む第２の絶縁膜と、を備えた半導体装置であって、前記下層側シリコン窒化膜に含有された水素の濃度の方が、前記上層側シリコン窒化膜に含有された水素の濃度よりも高いことを特徴とする。
【００１８】
また、本発明に係る半導体装置は、直列接続された複数のメモリセルを備えた半導体装置であって、前記メモリセルは、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域とに挟まれたチャネル領域と、を含む半導体基板と、前記半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成され、前記半導体基板から前記第１の絶縁膜を通して注入された電荷を蓄積するものであって、１ｎｍ以上かつ４ｎｍ以下の厚さを有する下層側シリコン窒化膜と、下層側シリコン窒化膜上に形成された上層側シリコン窒化膜と、を含む第２の絶縁膜と、前記第２の絶縁膜上に形成された第３の絶縁膜と、前記第３の絶縁膜上に形成された制御ゲート電極と、を備えたことを特徴とする。
【００１９】
また、本発明に係る半導体装置は、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域とに挟まれたチャネル領域と、を含む半導体基板と、前記半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成され、前記半導体基板から前記第１の絶縁膜を通して注入された電荷を蓄積するものであって、１ｎｍ以上かつ４ｎｍ以下の厚さを有する下層側シリコン窒化膜と、下層側シリコン窒化膜上に形成された上層側シリコン窒化膜と、を含む第２の絶縁膜と、前記第２の絶縁膜上に形成された第３の絶縁膜と、前記第３の絶縁膜上に形成された制御ゲート電極と、を備え、前記第２の絶縁膜は、前記ソース領域近傍の第１の領域と、前記ドレイン領域近傍の第２の領域とを有し、前記第１の領域と第２の領域には互いに独立して電荷が蓄積されることを特徴とする。
【００２０】
本発明に係る半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜を含む領域上に第２の絶縁膜を形成する工程と、を備えた半導体装置の製造方法であって、前記第２の絶縁膜を形成する工程は、テトラクロロシランを含む第１のシリコンソースと、第１の窒素ソースとを用いて第１のシリコン窒化膜を形成する工程と、前記第１のシリコン窒化膜上に、テトラクロロシラン以外の第２のシリコンソースと、第２の窒素ソースとを用いて第２のシリコン窒化膜を形成する工程と、を備えたことを特徴とする。
【００２１】
また、本発明に係る半導体装置は、半導体基板と、ゲート電極と、前記半導体基板と前記ゲート電極との間に形成された第１の絶縁膜と、前記ゲート電極に近接して形成され、窒素、シリコン及び水素を含有したシリコン窒化膜を含む第２の絶縁膜と、を備えた半導体装置であって、前記シリコン窒化膜に含有された全水素の数に対する重水素の数の割合は０．９以上であることを特徴とする。
【００２２】
また、本発明に係る半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜を含む領域上に第２の絶縁膜を形成する工程と、を備えた半導体装置の製造方法であって、前記第２の絶縁膜を形成する工程は、シリコンソースと重水素を含有した窒素ソースとを用いてシリコン窒化膜を形成する工程を含むことを特徴とする。
【００２３】
また、本発明に係る半導体装置は、半導体基板と、制御ゲート電極と、前記半導体基板と前記制御ゲート電極との間に形成され、シリコン、窒素及び窒素に結合した重水素を含有したシリコン窒化膜と、前記制御ゲート電極と前記シリコン窒化膜との間に形成され、前記半導体基板から前記シリコン窒化膜を通して注入された電荷を蓄積する電荷蓄積膜と、を備えたことを特徴とする。
【００２４】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。
【００２５】
［実施形態１］
図１〜図５は、本発明の第１の実施形態に係る半導体装置（ＭＩＳトランジスタ）の製造方法を示した断面図である。
【００２６】
まず、図１に示すように、シリコン基板１０１上に、素子分離領域１０２及びゲート絶縁膜１０３を形成する。ゲート絶縁膜１０３は、厚さ4.5nmのシリコン酸窒化膜である。続いて、ゲート絶縁膜１０３上に、ゲート電極として、アモルファスシリコン膜１０４（70nm）、窒化タングステン膜１０５（5nm）及びタングステン膜１０６（40nm）の積層構造を形成する。アモルファスシリコン膜１０４中には、ＰＭＯＳ領域においてはｐ型不純物が、ＮＭＯ領域においてはｎ型不純物が添加されている。例えば、ＰＭＯＳ領域には、５keV、5×1014〜1×1016cm-2の条件でボロンがイオン注入されており、ＮＭＯＳ領域には、10keV、5×1014〜1×1016cm-2の条件でリンがイオン注入されている。このようにすることにより、ＰＭＯＳのゲート電極には、ボロンが1×1019/cm3よりも多く且つ1×1021/cm3よりも少なく導入される。
【００２７】
次に、図２に示すように、減圧化学気相成長（ＬＰ−ＣＶＤ）法により、シリコン窒化膜（ＳｉＮ膜）１０７及び１０８を、合計厚さ200nm形成する。ＳｉＮ膜１０７及び１０８は、ゲート電極加工用のハードマスクである。ＳｉＮ膜１０７及び１０８は、以下のようにして形成する。
【００２８】
まず、テトラクロロシラン（ＳｉＣｌ4：ＴＣＳ）及びアンモニア（ＮＨ3）を用いてＳｉＮ膜１０７を形成する。成膜条件は、温度700〜900℃、圧力0.01〜10Torr、ＴＣＳ流量/ＮＨ3流量比0.01〜10である。ＴＣＳを用いたＳｉＮ膜（ＴＣＳ−ＳｉＮ膜）の成膜速度は、1nm/minである。成膜時間は80分であり、厚さ80nmのＳｉＮ膜１０７を形成した。続いて、ジクロロシラン（ＳｉＨ2Ｃｌ2：ＤＣＳ）及びアンモニアを用いて、ＳｉＮ膜１０８を形成する。成膜条件は、温度600〜900℃、圧力0.01〜10Torr、ＤＣＳ/ＮＨ3流量比0.01〜10である。ＤＣＳを用いたＳｉＮ膜（ＤＣＳ−ＳｉＮ膜）の成膜速度は、3.2nm/minである。成膜時間40分であり、厚さ120nmのＳｉＮ膜１０８を形成した。なお、ＤＣＳ−ＳｉＮ膜１０８は、ＴＣＳ−ＳｉＮ膜１０７を形成した後、基板を大気に晒さずに同一炉内で連続的に形成する。
【００２９】
次に、図３に示すように、フォトリソグラフィ技術によってパターニングされたレジスト膜１０９を形成する。続いて、レジスト１０９をマスクとして、ＳｉＮ膜１０７及び１０８をドライエッチングする。その後、レジスト１０９を除去する。
【００３０】
次に、図４に示すように、ＳｉＮ膜１０７及び１０８をハードマスクとして、通常のドライエッチング技術を用いて、タングステン膜１０６、窒化タングステン膜１０５及びアモルファスシリコン膜１０４を、順次エッチングする。このとき、ＳｉＮ膜１０８の上部はドライエッチングにより削られ、ＳｉＮ膜１０７及び１０８の合計膜厚は130nm程度になる。
【００３１】
ここで、ＳｉＮ膜を２層に分けて形成する理由を述べる。
【００３２】
ＳｉＮ形成工程後には、不純物を活性化するための高温工程が複数回行われる。この高温工程において、電極上にＤＣＳ−ＳｉＮ膜のみを形成した場合には、ＰＭＯＳ素子が劣化してしまう。高温工程により、電極中のボロンが、ゲート絶縁膜を突き抜けてシリコン基板まで拡散してしまうためである。このようなＳｉＮ膜起因のボロンの拡散は、ＴＣＳ−ＳｉＮを適用することにより抑制することができる（M. Tanaka et al.、 10-1、2001 Symposium on VLSI Symposium、 Digest of Technical Papers 参照）。つまり、ＴＣＳ−ＳｉＮを用いることにより、素子特性には影響を与えずに、ボロンの拡散を抑制することができる。
【００３３】
しかしながら、ＴＣＳ−ＳｉＮ膜のみを用いた場合には、生産性が著しく悪くなってしまう。ＴＣＳ−ＳｉＮ膜の成膜速度は、ＤＣＳ−ＳｉＮの1/3程度である。例えば、200nmのＳｉＮ膜をＴＣＳを用いて形成しようとすると200分程度かかり、ＤＣＳの場合（60分程度）に比べて、生産性が著しく損なわれてしまう。また、ＴＣＳは１分子あたり４個の塩素を持っているため、化学反応によってＮＨ4ＣｌがＤＣＳに比べて2倍生成される。ＮＨ4Ｃｌは固体であり、装置の排気系にダメージを与える。つまり、ＮＨ4Ｃｌが、配管を塞いだり、ダストとして排気ポンプ内に付着したりする。そのため、ＴＣＳを用いた場合には、メンテナンス頻度が著しく増加し、生産性を悪化させてしまう。したがって、高性能素子を実現するためにＴＣＳは必須であるが、生産性を悪化させてしまうという問題がある。
【００３４】
ここで、図４に注目すると、200nmの厚さで形成したＳｉＮ膜は、ゲート電極形成後には130nm程度しか残っていない。したがって、ＴＣＳのみで200nm形成する必要は無いことがわかる。そのため、電気特性に影響を及ぼす成膜初期にはＴＣＳを用いてＳｉＮ膜を形成し、実質的にマスクとして機能する成膜後期にはＤＣＳを用いることにより、生産性を向上させることができる。ここで考慮すべき点は、ボロンの拡散に起因するＰＭＯＳ素子の劣化が生じない程度の厚さでＴＣＳ−ＳｉＮを形成する必要がある、ということである。つまり、素子特性と生産性とは、トレードオフの関係にある。
【００３５】
２層のＳｉＮ膜の膜厚比と素子特性の相関を検討した結果、ＴＣＳ/ＤＣＳが80nm/120nmである場合、つまりＴＣＳ/ＤＣＳ＝0.67の場合には、素子特性に問題が生じない。上述した例では、ＴＣＳのみで成膜した場合の成膜時間を、約４０％減らすことが可能である。
【００３６】
ゲート電極を形成した後、側壁酸化を行う。後酸化は、タングステン膜１０６が露出する構造であることから、窒素、水素及び水の混合雰囲気中において、800℃、30分行う。
【００３７】
次に、図５に示すように、パターニングされたレジスト（図示せず）をマスクとして、セル領域、ＮＭＯＳ領域及びＰＭＯＳ領域におけるソース/ドレイン領域１１１に不純物のイオン注入を行う。さらに、不純物を活性化するためのアニールを、窒素雰囲気中において、850℃、10秒行う。
【００３８】
次に、絶縁用のＳｉＮ膜１１０を20nm形成する。このＳｉＮ膜１１０は、ゲート電極と、ソース/ドレイン領域１１１に接続されるコンタクト電極（図示せず）との間の、リークを防止するためのものである。まずＴＣＳを用いて下層側のＳｉＮ膜を10nm形成し、続いてＤＣＳを用いて上層側のＳｉＮ膜を10nm形成する。ＤＣＳ−ＳｉＮ膜は、ＴＣＳ−ＳｉＮ膜を形成した後、基板を大気に晒さずに連続的に形成する。成膜条件は、いずれも、成膜温度700℃、成膜圧力0.5Torr、シリコンソース流量（ＤＣＳ或いはＴＣＳ）100sccm、アンモニア流量1000sccmとする。この成膜条件における成膜速度は、ＤＣＳで0.8nm/min、ＴＣＳで0.3nm/minであった。その後、ドライエッチンッグを行って底面のＳｉＮ膜を除去することにより、ゲート電極の周囲に選択的にＳｉＮ膜１１０を残す。
【００３９】
ＳｉＮ膜１１０は、ボロンが添加されたシリコン膜１０４に直接接している。そのため、先述した理由により、ＴＣＳ−ＳｉＮ膜とＤＣＳ−ＳｉＮ膜との積層構造の適用が有効となる。検討結果によれば、ＴＣＳ/ＤＣＳが10nm/10nm（膜厚比1.0）であれば、十分にボロンの拡散を抑制することできる。よって、ＴＣＳ/ＤＣＳの膜厚比を1.0以下にすれば、生産性を向上させるとともに、ボロンの拡散を抑えることができる。
【００４０】
また、ＴＣＳ−ＳｉＮ膜を適用することにより、リークを低減することができる。ＴＣＳ−ＳｉＮ膜は、ＤＣＳ−ＳｉＮ膜に比べて、Ｎ/Ｓｉ組成比が高い。すなわち、ＴＣＳ−ＳｉＮ膜は、ＤＣＳ−ＳｉＮ膜よりも窒素リッチであり、ストイキオメトリーに近い。
【００４１】
図６は、ＳｉＮ膜におけるＮ/Ｓｉ組成比とリーク電流との関係を示したものである。ＴＣＳ−ＳｉＮ膜のＮ/Ｓｉ組成比は約1.34であり、ＤＣＳ−ＳｉＮ膜のＮ/Ｓｉ組成比は約1.30である。この図からわかるように、Ｎ/Ｓｉ組成比が高くなり、シリコン窒化膜のストイキオメトリー（４/３）に近づくにしたがって、リーク電流が減少することがわかる。
【００４２】
図７は、ＳｉＮ膜におけるＮ/Ｓｉ組成比と密度との関係を示したものである。ＴＣＳ−ＳｉＮ膜の密度は約2.62g/cm3であり、ＤＣＳ−ＳｉＮ膜の密度は約2.76/cm3である。Ｎ/Ｓｉ組成比が高いほど、密度が小さくなることがわかる。また、密度が小さいことから、ＴＣＳ−ＳｉＮ膜の比誘電率（6.8）は、ＤＣＳ−ＳｉＮ膜の比誘電率（7.4）より小さい。したがって、ＴＣＳ−ＳｉＮ膜を適用することにより、寄生容量を低減することが可能である。
【００４３】
しかしながら、図５に示したＳｉＮ膜１１０にＴＣＳ−ＳｉＮ膜のみを用いた場合には、リーク電流の低減が実現できなくなってしまう。ゲート電極の近傍にはコンタクト電極が形成されるため、ＴＣＳ−ＳｉＮ膜にポリシリコン膜１０４が接する構造になる。コンタクト電極形成後には、活性化のための高温工程が行われる。ＴＣＳ−ＳｉＮ膜は、窒素が過剰に含有されているため、ポリシリコンとの反応性が高い。そのため、高温工程によって、ＴＣＳ−ＳｉＮ膜中の窒素がポリシリコン側に拡散してしまう。その結果、ＳｉＮ膜１１０としてＴＣＳ−ＳｉＮ膜の単層構造を用いた場合には、高温工程後にリーク電流が増加するという問題が生じる。
【００４４】
本例では、ＴＣＳ−ＳｉＮ膜形成後にＤＣＳ−ＳｉＮ膜を形成するため、ＳｉＮ膜１１０とポリシリコン膜１０４との反応性を低くすることが可能となり、リーク電流低減が可能となる。また、ＴＣＳ−ＳｉＮとＤＣＳ−ＳｉＮ膜との積層構造を用いることで、ＴＣＳ−ＳｉＮ単層の場合に比べて、成膜時間を約４０％短縮することができる。
【００４５】
以上のように、本実施形態では、下層側のＴＣＳ−ＳｉＮ膜と上層側のＤＣＳ−ＳｉＮ膜の２層構造を用いることにより、ボロン拡散の抑制及びリーク電流の低減をはかることができるとともに、生産性を高めることができる。
【００４６】
なお、下層側のＳｉＮ膜と上層側のＳｉＮ膜に関しては、一般的に以下の態様が可能である。なお、これらの態様は、後述する第２乃至第７の実施形態についても同様に適用可能である。
【００４７】
図６及び図７に示されるように、ＴＣＳ−ＳｉＮ膜のＮ/Ｓｉ組成比は約1.34であり、ＤＣＳ−ＳｉＮ膜のＮ/Ｓｉ組成比は約1.30である。したがって、下層側のＳｉＮ膜の組成比Ｎ／Ｓｉは1.32よりも高く、上層側のＳｉＮ膜の組成比Ｎ／Ｓｉは1.32よりも低いことが好ましい。また、組成比Ｎ／Ｓｉが1.32のときのＳｉＮ膜の密度は約2.68/cm3である。したがって、下層側のＳｉＮ膜の密度は2.68/cm3よりも低く、上層側のＳｉＮ膜の密度は2.68/cm3よりも高いことが好ましい。
【００４８】
また、後述するように（図２１参照）、ＴＣＳ−ＳｉＮ膜に含有された水素の濃度は約7×1021/cm3であり、ＤＣＳ−ＳｉＮ膜に含有された水素の濃度は約3×1021/cm3である。したがって、下層側のＳｉＮ膜に含有された水素の濃度は5×1021/cm3よりも高く、上層側のＳｉＮ膜に含有された水素の濃度は5×1021/cm3よりも低いことが好ましい。なお、水素には、重水素（Ｄ）等の水素の同位体が含まれていてもよい。
【００４９】
また、ＴＣＳ及びＤＣＳには塩素が含有されていることから、ＴＣＳ−ＳｉＮ膜及びＤＣＳ−ＳｉＮ膜にも塩素が含有されており、通常それらの塩素濃度は1×1019/cm3よりも高い。
【００５０】
また、ＤＣＳはＳｉ−Ｈ結合を有しているが、ＴＣＳはＳｉ−Ｈ結合を有していない。そのため、ＤＣＳ−ＳｉＮ膜は多くのＳｉ−Ｈ結合を有しているのに対し、ＴＣＳ−ＳｉＮ膜はＳｉ−Ｈ結合が少ない。フーリエ変換型赤外吸収法（FT-IR法）を用いた分析によれば、ＤＣＳ−ＳｉＮ膜ではＳｉ−Ｈ結合の密度が1×1020/cm3よりも高いのに対し、ＴＣＳ−ＳｉＮ膜ではＳｉ−Ｈ結合は観察されなかった。したがって、ＴＣＳ−ＳｉＮ膜では、Ｓｉ−Ｈ結合の密度は1×1020/cm3よりも低いと考えられる。
【００５１】
また、下層側のＳｉＮ膜及び上層側のＳｉＮ膜には、酸素が含有されていてもよい。ただし、下層側のＳｉＮ膜と上層側のＳｉＮ膜は、大気に晒さずに連続的に形成することが好ましい。この場合、後述するように（図２２参照）、下層側のＳｉＮ膜と上層側のＳｉＮ膜との界面における酸素濃度は１×１０22／ｃｍ3 よりも低くなる。
【００５２】
また、上層側のＳｉＮ膜には、ＤＣＳの代わりにシラン（ＳｉＨ4）或いはヘキサクロロジシラン（ＨＣＤ：Ｓｉ2Ｃｌ6）で成膜したＳｉＮ膜を用いることも可能である。
【００５３】
［実施形態２］
図８〜図１２は、本発明の第２の実施形態に係る半導体装置（ＭＩＳトランジスタ）の製造方法を示した断面図である。
【００５４】
まず、図８に示すように、通常の方法を用いて、シリコン基板１２１上に、素子分離領域（図示せず）、ゲート絶縁膜１２４、ゲート電極１２５、側壁絶縁膜１２６、エクステンション領域１２３及びソース/ドレイン領域１２２を形成する。ゲート電極１２５はアモルファスシリコン膜で形成されており、アモルファスシリコン膜中には、ＰＭＯＳ領域においてはｐ型不純物が、ＮＭＯＳ領域においてはｎ型不純物が添加されている。アモルファスシリコン膜への不純物のイオン注入は、ソース/ドレイン領域１２２へのイオン注入と同時に行う。例えば、ＰＭＯＳ領域には、7keV、5×1014〜1×1016cm-2の条件でボロンがイオン注入されており、ＮＭＯＳ領域には、65keV、5×1014〜1×1016cm-2の条件で砒素がイオン注入されている。側壁絶縁膜１２６は、ＴＥＯＳを用いて形成したシリコン酸化膜（ＳｉＯ2膜）である。このようにすることにより、ＰＭＯＳのゲート電極には、ボロンが1×1019/cm3よりも多く且つ1×1021/cm3よりも少なく導入される。
【００５５】
次に、図９に示すように、ＬＰＣＶＤ法により、ＳｉＮ膜１２７を厚さ70nm形成する。このＳｉＮ膜１２７は、下層側のＴＣＳ−ＳｉＮ膜と上層側のＤＣＳ−ＳｉＮ膜の積層構造である。まずＴＣＳを用いて下層側のＳｉＮ膜を形成する。成膜条件は、温度700〜900℃、圧力0.01〜10Torr、ＴＣＳ/ＮＨ3流量比0.01〜10である。ＴＣＳ−ＳｉＮ膜の成膜速度は、1nm/minである。成膜時間は20分であり、厚さ20nmのＴＣＳ−ＳｉＮ膜を形成する。続いて、ＤＣＳを用いて上層側のＳｉＮ膜を形成する。成膜条件は、温度600〜900℃、圧力0.01〜10Torr、ＤＣＳ/ＮＨ3流量比0.01〜1である。ＤＣＳ−ＳｉＮ膜の成膜速度は、3.2nm/minである。成膜時間は16分であり、厚さ50nmのＤＣＳ−ＳｉＮ膜を形成する。なお、ＤＣＳ−ＳｉＮ膜は、ＴＣＳ−ＳｉＮ膜を形成した後、基板を大気に晒さずに連続的に形成する。
【００５６】
次に、図１０に示すように、ドライエッチング技術により、ゲート電極の側壁上に選択的にＳｉＮ膜１２７を残す。側壁上に残ったＳｉＮ膜１２７の最大膜厚は50nm程度である。側壁ＳｉＮ膜１２７は、シリサイドブロックとして機能するとともに、薬液処理時のエッチングストッパーとして機能する。つまり、側壁ＳｉＮ膜１２７により、ゲート電極１２５とソース/ドレイン領域１２２上のコバルトシリサイドとの架橋反応が抑制され、かつ接合リークの増加が抑制される。側壁ＳｉＮ膜１２７が無い場合には、コバルトシリサイド工程前の前処理によってＴＥＯＳ−ＳｉＯ2膜が後退する。そのため、より電極近傍にまでコバルトシリサイドが形成されてしまい、接合リークが増えてしまう。
【００５７】
次に、図１１に示すように、コバルト膜をスパッタリング法により形成する。続いて、800℃、30秒程度の熱工程によってコバルトとシリコンを反応させ、コバルトシリサイド膜１２８を形成する。さらに、シリサイド化されなかったコバルト膜を除去した後、ＬＰＣＶＤ法によりＳｉＮ膜１２９を40nm形成する。このＳｉＮ膜１２９は、コンタクト孔を開ける時のエッチングストッパーとして機能する。
【００５８】
次に、図１２に示すように、プラズマを用いた成膜法により、層間絶縁膜としてシリコン酸化膜（ＴＥＯＳ−ＳｉＯ2膜）１３０を200nm形成する。さらに、ＣＭＰ法によりシリコン酸化膜１３０の表面を平坦化する。その後、レジストパターン（図示せず）及びＳｉＮ膜１２７をマスクにして、コンタクト孔を自己整合的に形成する。さらに、コンタクト孔内に導電材料を埋め込んで、コンタクト電極１３１を形成する。
【００５９】
ＳｉＮ膜１２７をＤＣＳ−ＳｉＮ膜のみで形成した場合には、ボロンの拡散により、ゲート電極の空乏化、界面準位の増加及び電界−温度ストレスに対する耐性の劣化等が生じる。高性能化のためには、ＴＣＳ−ＳｉＮ膜の形成が必須である。ただし、ＴＣＳ−ＳｉＮ膜のみでは生産性が悪化するため、本実施形態では、素子性能を劣化させない程度に薄くＴＣＳ−ＳｉＮ膜を形成し、ＴＣＳ−ＳｉＮ膜上にＤＣＳ−ＳｉＮ膜を形成している。本実施形態でも、ＴＣＳ−ＳｉＮ膜/ＤＣＳ−ＳｉＮ膜の膜厚比を１．０以下とすることで、生産性を向上させるとともに、ボロンの拡散を抑制することができる。
【００６０】
このように、本実施形態においても、下層側のＴＣＳ−ＳｉＮ膜と上層側のＤＣＳ−ＳｉＮ膜の２層構造を用いることにより、第１の実施形態で述べたのと同様の効果を得ることが可能である。
【００６１】
［実施形態３］
図１３は、本発明の第３の実施形態に係る半導体装置（不揮発性メモリ、フラッシュメモリ）の構造を示した断面図である。
【００６２】
図１において、シリコン基板１４１上には、トンネル絶縁膜１４２、電荷蓄積膜となる浮遊ゲート１４３、インターポリ絶縁膜（中間絶縁膜）１４４、ポリシリコン膜で形成された制御ゲート１４５、及びタングステンシリサイド膜１４６が形成されている。また、タングステンシリサイド膜１４６上にＳｉＮ膜１４７が、ゲート構造の側壁に沿ってＳｉＮ膜１４８が形成されている。インターポリ絶縁膜１４４に含まれるＳｉＮ膜、ＳｉＮ膜１４７及びＳｉＮ膜１４８の少なくとも一つは、下層側のＴＣＳ−ＳｉＮ膜と上層側のＤＣＳ−ＳｉＮ膜との積層構造である。さらに、ゲート構造を挟んで、ソース/ドレイン拡散層１４９が形成されている。
【００６３】
本実施形態においても、第１の実施形態で述べたのと同様の効果を得ることができる他、さらに、以下に述べるように、ＳｉＮ膜形成後の高温熱工程に起因するトンネル絶縁膜の劣化を抑制することができる。
【００６４】
ここでは、側壁上に形成されたＳｉＮ膜１４８について説明する。フラッシュメモリでは、書き込み及び消去時に20Ｖ程度の高電圧を必要とする。ＤＣＳ−ＳｉＮ膜中にはトラップが多い。そのため、書き込み時に注入された電子がＳｉＮ膜中にトラップされ、その結果、閾電圧が変化するという問題がある。先述したように、ＴＣＳ−ＳｉＮ膜では、Ｎ/Ｓｉ組成比がストイキオメトリーに近く、リーク電流が少ないことからも示唆されるように、トラップが少ない。したがって、ゲート構造に接する側にＴＣＳ−ＳｉＮ膜を適用することで、書き込み時に注入された電子がＳｉＮ膜中にトラップされることが抑制される。したがって、下層側にＴＣＳ−ＳｉＮ膜を適用することで、書き込み時の電子トラップに伴う閾電圧の変動を抑制することができる。
【００６５】
［実施形態４］
図１４は、本発明の第４の実施形態に係る半導体装置（ＭＯＮＯＳ型メモリ素子）の構造を示した断面図である。
【００６６】
まず、シリコン基板上２０１に、シリコン酸化膜２０２を厚さ0.5〜10nm形成する。シリコン酸化膜２０２は、ＭＯＮＯＳ素子におけるトンネル酸化膜（ボトム酸化膜）である。このシリコン酸化膜２０２を通して、電子或いはホールの注入が行われる。
【００６７】
次に、湿式の前処理等を行わずに、シリコン酸化膜２０２上に、ＬＰＣＶＤ法により、ＴＣＳ−ＳｉＮ膜２０６を1〜4nm形成する。成膜条件は、温度700〜900℃、圧力0.01〜10Torr、ＴＣＳ/ＮＨ3流量比0.01〜1である。続いて、ＬＰＣＶＤ法により、ＤＣＳ−ＳｉＮ膜２０３を2〜20nm形成する。成膜条件は、温度600〜900℃、圧力0.01〜10Torr、ＤＣＳ/ＮＨ3流量比0.01〜1である。これにより、電荷蓄積膜として、合計膜厚が12nmのシリコン窒化膜が形成される。なお、ＤＣＳ−ＳｉＮ膜２０３は、ＴＣＳ−ＳｉＮ膜２０６を形成した後、ＴＣＳ−ＳｉＮ膜を大気に晒さずに連続的に形成する。これにより、ＤＣＳ−ＳｉＮ膜２０３とＴＣＳ−ＳｉＮ膜２０６との界面領域２０７の酸素濃度を少なくすることができる。
【００６８】
次に、湿式の前処理等を行わずに、シリコン窒化膜２０３上にシリコン酸化膜（トップ酸化膜）２０４を0.5〜30nm形成する。シリコン酸化膜２０４は、電極からの電荷注入や電荷蓄積層から電極への電荷のリークを防ぐものである。その後、トップ酸化膜２０４の膜質を上げるために、例えば800℃で酸素及び水素を用いた燃焼酸化を行う。続いて、湿式の前処理等を行わずに、シリコン酸化膜２０４上に制御電極２０５を形成する。例えば、ＬＰＣＶＤ法により、シランを用いて、温度600℃で、シリコン膜を厚さ200nm形成する。引き続き、シリコン膜に不純物を導入する。さらに、活性化処理を行い、制御電極２０５が形成される。
【００６９】
次に、上述した方法によって形成されたＭＯＮＯＳ素子の電気特性の測定結果について述べる。
【００７０】
図１５及び図１６は、キャパシタ（面積0.01mm2）の評価結果である。フラットバンド電圧の変化が３Vになるように書き込みを行った状態で、電荷保持特性を測定した。電荷保持特性とは、蓄積電荷の経過時間に対する依存性を表したものである。電荷保持特性は、書き込み直後から所定時間経過する毎に、フラットバンド電圧を容量-電圧（Ｃ−Ｖ）測定法で決定することにより得られる。
【００７１】
シリコン窒化膜中に保持された電荷は、時間の経過とともに基板側にリークする。そのため、フラットバンド電圧は、初期の書き込み電圧から、時間の経過とともに徐々に減少する。図に示してある減少率（ディケイレート）は、１桁時間あたりのフラットバンド電圧の変化量（V/dec）である。当然のことながら、ディケイレートが小さいほど優れた電荷蓄積層である。フラッシュメモリにおいては、書き込まれた情報を10年間保持すること、つまり10年後に“0”と“１”が判別できること、を保証しなければならない。ここで、10年が3×108sec、“0”と“１”とが0.5Vの差で判別可能だと仮定する。上記スペックをディケイレートに換算すると、３V書き込み時のスペックはおよそ0.3V/dec程度になる。
【００７２】
図１５は、４種類のシリコン窒化膜について、電荷保持特性の評価結果示したものである。ＳｉＮ-１は、シリコン窒化膜をＤＣＳ−ＳｉＮ膜のみで形成した場合であり、シリコンリッチなシリコン窒化膜の評価結果である。ＳｉＮ-２は、シリコン窒化膜をＴＣＳ−ＳｉＮ膜のみで形成した場合であり、ストイキオメトリーに近いシリコン窒化膜若しくは窒素リッチなシリコン窒化膜の評価結果である。また、ＳｉＮ-２/ＳｉＮ-１（in-situ）は、ＳｉＮ-２上にＳｉＮ-１を連続して形成した場合の評価結果である。ＳｉＮ-２/ＳｉＮ-１（ex-situ）は、ＳｉＮ-２を大気に晒した後、ＳｉＮ-１を形成した場合の評価結果である。なお、４種類のシリコン窒化膜はいずれも、合計膜厚が等しい。図１５の結果から明らかなように、電荷保持特性が最も良いのは、ＳｉＮ-２/ＳｉＮ-１（in-situ）である。
【００７３】
まず、ex-situよりもin-situの方がより良い原因について述べる。ex-situでは、シリコン窒化膜/シリコン窒化膜界面に多くの酸素が存在している。そのため、書き込み/消去電圧が増加してしまう。Ex-situでは、強い電界ストレスにより、10万回の書き込み/消去後の劣化が激しい。
【００７４】
ＳｉＮ-２のみで形成したシリコン窒化膜が、10万回書き込み/消去後の劣化が激しい理由について述べる。ＳｉＮ-２では、Ｎ/Ｓｉ組成比がストイキオメトリーに近く、膜中のトラップ密度が少なく、誘電率が低い。そのため、書き込み/消去電圧が増加してしまう。したがって、ＳｉＮ-２でも、強い電界ストレスによって劣化が激しくなる。
【００７５】
In-situ積層膜では、基板側界面に形成したＳｉＮ-２の存在によって、トラップ電子を電極側に遠ざけることが可能である。そのため、電荷保持特性が著しく改善される。また、In-situ積層膜では、膜の大部分がトラップの多いＳｉＮ-１で形成されているため、書き込み/消去電圧はほとんど増加しない。したがって、書き込み/消去時の電界ストレスも低く抑えることができる。そのため、10万回書き込み/消去後の膜の劣化を抑制することができる。
【００７６】
次に、In-situ積層膜において、ＳｉＮ-２の膜厚とディケイレートとの関係について示す。図１６は、ＳｉＮ-２/ＳｉＮ-１（in-situ）について、合計膜厚を一定にして、ディケイレートとＳｉＮ-２の膜厚との関係について調べた結果である。縦軸はディケイレート、横軸は基板側のシリコン窒化膜（ＳｉＮ-２）の膜厚である。
【００７７】
ＳｉＮ-２の膜厚が8nmの場合のディケイレートは、ＳｉＮ-２単層膜の場合と同程度である。一方、ＳｉＮ-２の膜厚を4nm及び2nmの場合には、ディケイレートの絶対値は小さい。したがって、ＳｉＮ-２の膜厚が4nm以下になると、積層構造の効果が顕著になる。これは、ＳｉＮ-２によって蓄積電子が基板から遠ざかる効果と、ＳｉＮ-１に効率的に電子をトラップできる効果によるものと考えられる。
【００７８】
以上のように、本実施形態では、下層側のＴＣＳ−ＳｉＮ膜と上層側のＤＣＳ−ＳｉＮ膜の積層構造を用いることにより、電荷保持特性に優れた半導体装置を得ることが可能となる。
【００７９】
［実施形態５］
図１７は、本発明の第５の実施形態に係る半導体装置（ＭＯＮＯＳ型メモリ素子）の構造を示した断面図である。
【００８０】
シリコン基板３０１は、不純物（ボロン又はインジウム）の濃度が1014cm-3〜1019cm-3程度のｐ型である。
【００８１】
シリコン基板３０１上には、厚さ0.5〜10nmのボトム絶縁膜（トンネル絶縁膜）３０２が形成されている。このボトム絶縁膜３０２には、シリコン酸化膜又はシリコン酸窒化膜が用いられる。ボトム絶縁膜３０２上には、1nm以上4nm以下の厚さのＴＣＳ−ＳｉＮ膜３０６が形成されている。ＴＣＳ−ＳｉＮ膜３０６上には、2nm以上20nm以下の厚さのＤＣＳ−ＳｉＮ膜３０３が形成されている。これらのＴＣＳ−ＳｉＮ膜３０６及びＤＣＳ−ＳｉＮ膜３０３の積層構造により、電荷蓄積膜が構成される。３０７は、ＴＣＳ−ＳｉＮ膜３０６とＤＣＳ−ＳｉＮ膜３０３の界面領域を示している。電荷蓄積膜上には、5nm以上30nm以下の厚さのブロック絶縁膜（トップ絶縁膜）３０４が形成されている。このブロック絶縁膜３０４には、シリコン酸化膜又はシリコン酸窒化膜が用いられる。上記ボトム絶縁膜３０２、電荷蓄積膜及びブロック絶縁膜３０４により、ＯＮＯ積層膜が構成される。
【００８２】
ブロック絶縁膜３０４上には、厚さ10〜500nmのゲート電極（制御電極）３０５が形成されている。このゲート電極３０５には、不純物（砒素、リン又はボロン）の濃度が1×1019cm-3〜1×1021cm-3程度のポリシリコン膜が用いられる。なお、ポリシリコン膜中の不純物濃度を1×1019cm-3以上とすると、ゲート電極３０５の空乏化によってＯＮＯ積層膜に加わる電界が小さくなるため、消去時間の増大を防止することができる。
【００８３】
ゲート電極３０５上には、ＷＳｉ（タングステンシリサイド）、ＮｉＳｉ（ニッケルシリサイド）、ＭｏＳｉ（モリブデンシリサイド）、ＴｉＳｉ（チタンシリサイド）、ＣｏＳｉ（コバルトシリサイド）、Ｗ又はＡｌからなる金属性導電膜３１０が、10〜500nmの厚さで形成されている。金属性導電膜３１０は、複数のゲート電極を接続するゲート配線となる。
【００８４】
金属性導電膜３１０上には、シリコン窒化膜或いはシリコン酸化膜からなる上層絶縁膜３０９が、5〜500nmの厚さで形成されている。ゲート電極３０５の側壁上には、シリコン窒化膜又はシリコン酸化膜からなる側壁絶縁膜３０８が、2〜200nmの厚さで形成されている。この側壁絶縁膜３０８と絶縁膜３０９とによって、ゲート電極３０５とソース/ドレイン領域、コンタクト（図示せず）及び上部配線層（図示せず）との間の電気的絶縁性が保たれている。
【００８５】
側壁絶縁膜３０８を形成した後、シリコン基板３０１にｎ型不純物をイオン注入することにより、ソース領域３１１及びドレイン領域３１２が形成される。この時、側壁絶縁膜３０８により、ゲート電極３０５の端部におけるイオン注入ダメージを小さくすることができる。
【００８６】
なお、書き込み/消去時に印加される電界のばらつきに起因するしきい電圧の広がりを防止するために、シリコン基板３０１とソース領域３１１との境界からシリコン基板３０１とドレイン領域３１２との境界までの領域において、ＯＮＯ膜を構成する各膜３０２、３０６、３０３及び３０４の厚さがそれぞれ均一であることが望ましい。
【００８７】
上述した構成により、電荷蓄積膜に蓄積された電荷によって情報を記憶するＭＯＮＯＳ型ＥＥＰＲＯＭメモリセルが構成される。なお、ゲート長は、0.5μｍ以下0.01μｍ以上である。また、ソース領域３１１及びドレイン領域３１２は、不純物（リン、砒素或いはアンチモン）の表面濃度が1017cm-3〜1021cm-3となるように、拡散或いはイオン注入により形成される。また、ソース領域３１１及びドレイン領域３１２の深さは、10〜500nm程度である。
【００８８】
以下、ＯＮＯ膜の構造及び製造方法について詳述する。
【００８９】
まず、シリコン基板上３０１上に、シリコン酸化膜３０２を2〜5nmの厚さで形成する。シリコン酸化膜３０２は、ＭＯＮＯＳ素子におけるトンネル酸化膜であり、シリコン酸化膜３０２を通して電子或いはホールが注入される。
【００９０】
次に、湿式の前処理等を行わずに、シリコン酸化膜３０２上に、ＬＰＣＶＤ法により、シリコンソースとしてＴＣＳを用いて、シリコン窒化膜（ＴＣＳ−ＳｉＮ膜）３０６を1〜4nmの厚さで形成する。続いて、ＬＰＣＶＤ法により、シリコンソースとしてＤＣＳを用いて、シリコン窒化膜（ＤＣＳ−ＳｉＮ）３０３を2〜20nmの厚さで形成する。ＤＣＳ−ＳｉＮ膜３０３は、ＴＣＳ−ＳｉＮ膜３０６を形成した後、基板を大気に晒さずに連続的に形成する。窒化種には、還元雰囲気でシリコン窒化膜３０６及び３０３を形成できるため、アンモニアを用いることが望ましい。ＴＣＳ−ＳｉＮ膜３０６の典型的な成膜条件は、温度700℃〜900℃、圧力0.01torr〜10Torr、ＴＣＳ流量/窒化種流量の比0.01〜1である。ＤＣＳ−ＳｉＮ膜３０３の典型的な成膜条件は、温度600℃〜900℃、圧力0.01torr〜10Torr、ＤＣＳ流量/窒化種流量の比0.01〜1である。
【００９１】
成膜温度が700度から900度の範囲の場合、ＴＣＳを用いて形成されたシリコン窒化膜では、Ｓｉ−Ｈボンドの密度は1×1020cm-3よりも小さく、Ｎ−Ｈボンドの密度は7×1021cm-3程度となる。一方、シラン或いはＤＣＳを用いて形成されたシリコン窒化膜では、Ｓｉ−Ｈボンドの密度は3×1020cm-3よりも大きく、Ｎ−Ｈボンドの密度は7×1021cm-3よりも小さい。このことは、蓄積状態の保持特性を向上させるためには、Ｎ−Ｈボンドではなく、Ｓｉ−Ｈボンドを従来よりも減少させることが重要であることを示している。また、ＳｉＮ膜中のＳｉ−Ｈボンドは、シリコンソースガス中のＨの割合を減らすことによって、減少できることを示している。
【００９２】
また、ＴＣＳ−ＳｉＮに含有された水素の濃度は、シラン或いはＤＣＳを用いて形成されたシリコン窒化膜に含有された水素の濃度よりも高い。図２１は、シリコン基板上に、ＳｉＯ2膜、ＴＣＳ−ＳｉＮ膜及びＤＣＳ−ＳｉＮ膜を順次形成した試料の測定結果を示したものである。横軸は深さであり、縦軸は水素濃度である。図２１からわかるように、ＴＣＳ−ＳｉＮ膜に含有される水素の濃度は５×１０21／ｃｍ3 よりも高く、ＤＣＳ−ＳｉＮ膜に含有される水素の濃度は５×１０21／ｃｍ3 よりも低くなっている。
【００９３】
以上のように、本実施形態では、下層側のＴＣＳ−ＳｉＮ膜の方が上層側のＤＣＳ−ＳｉＮ膜よりも、Ｓｉ−Ｈ結合の密度は低く且つ水素濃度は高い。したがって、従来技術の項で述べた特開昭60-60770の構造とは全く異なる。また、ジクロロシランとアンモニアによって形成したＳｉＮ膜では、Ｓｉ−Ｈ結合が増加すると水素濃度も増加することが、本発明者らによって確認されているが(特願2001-2975)、本実施形態はこのような構造とも基本的に異なる。また、本実施形態では、ＴＣＳ−ＳｉＮ膜のＮ/Ｓｉ組成比は1.32より大きい。一方、シラン或いはジクロロシランを用いて形成されたＳｉＮ膜では、Ｎ/Ｓｉ組成比は1.32より小さい。したがって、シラン或いはジクロロシランを用いて形成されたシリコン窒化膜では、本実施形態の積層構造が実現できないことは明白である。
【００９４】
図２３は、本実施形態の構造を用い、トンネル電流による書き込み/消去（Ｗ/Ｅ)を10万回行った後の電荷保持特性を示したものである。（ｂ）は、ＴＣＳ−ＳｉＮ膜の形成後、ＤＣＳ−ＳｉＮ膜の形成前に、基板を酸素を含む雰囲気に106Langmuir以上曝した場合である。（ａ）は、ＴＣＳ−ＳｉＮ膜の形成後、ＤＣＳ−ＳｉＮ膜の形成前に、基板を酸素を含む雰囲気に105Langmuir以上は曝さずに、ＴＣＳ−ＳｉＮ膜及びＤＣＳ−ＳｉＮ膜を連続的に形成した場合である。ここで、中性フラットバンド電圧は、-0.5V±0.2Vと見積もられる。書き込み/消去後のホール及び電子の保持特性は、明らかに連続的に成膜した方が良好である。従来は、酸素結合を増やすことにより電荷保持特性が良くなると言われていたが、上述した結果から、酸素結合を減らした方が電荷保持特性が良くなることがわかる。したがって、ＴＣＳ−ＳｉＮ膜及びＤＣＳ−ＳｉＮ膜を連続的に形成することが望ましい。
【００９５】
また、ＴＣＳ−ＳｉＮ膜とＤＣＳ−ＳｉＮ膜との界面付近の酸素濃度が大きくなると、界面を含んだＳｉＮ膜全体の誘電率が低下する。そのため、書き込み/消去電圧が増大してしまう。書き込み/消去電圧が増大すると、10万回の書き込み/消去後の電荷保持特性の劣化が著しくなる。図２２は、シリコン基板上に、ＴＣＳ−ＳｉＮ膜及びＤＣＳ−ＳｉＮ膜を順次形成した試料の測定結果を示したものである。横軸は深さであり、縦軸は酸素濃度である。図２２からわかるように、基板を大気に晒さずに、ＴＣＳ−ＳｉＮ膜とＤＣＳ−ＳｉＮ膜を連続的に形成した試料では、ＴＣＳ−ＳｉＮ膜とＤＣＳ−ＳｉＮ膜の界面での酸素濃度は１×１０22／ｃｍ3 よりも低くなっている。したがって、ＴＣＳ−ＳｉＮ膜とＤＣＳ−ＳｉＮ膜との界面での酸素濃度を、１×１０22／ｃｍ3 よりも低くすることが望ましい。
【００９６】
また、下層側のＴＣＳ−ＳｉＮ膜は、ストイキオメトリーに近い、電荷トラップの少ない膜であることが望ましい。一方、上層側のＤＣＳ−ＳｉＮ膜は、シリコンリッチなトラップの多い膜であることが望ましい。例えば、ＤＣＳ以外にも、ヘキサクロロジシラン（Ｓｉ2Ｃｌ6）などを用いても、電荷トラップの多いＳｉＮ膜を得ることが可能である。窒化種としては、酸化還元反応を制御できるものであればよく、ＮＯやＮ2Ｏ等を用いることも可能である。
【００９７】
図１７の説明にもどる。ＤＣＳ−ＳｉＮ膜３０３を形成した後、湿式の前処理等を行わずに、ＤＣＳ−ＳｉＮ膜３０３上にシリコン酸化膜（トップ酸化膜）３０４を厚さ2〜10nm形成する。このシリコン酸化膜３０４は、電極からの電荷注入や電荷蓄積膜から電極側への電荷のリークを防ぐものである。続いて、トップ酸化膜３０４の膜質を向上させるため、デンシファイアニールを行う。温度850℃で、酸素及び水素による燃焼酸化を行ってもよい。
【００９８】
次に、湿式の前処理等を行わずに、シリコン酸化膜３０４上にゲート電極３０５の形成等を行う。ゲート電極は、例えばＬＰＣＶＤ法により、シランを用いて、成膜温度600℃で、200nm程度の厚さ形成する。さらに、不純物のイオン注入工程、活性化工程等を経て、図１７のＭＯＮＯＳ構造が得られる。
【００９９】
以上のようにして得られたＭＯＮＯＳ素子において、トンネル電流による基板からの電子注入を行い、蓄積電荷の重心を調べた。図２５は本実施形態の場合であり、図２６はＤＣＳ−ＳｉＮ膜による単層膜の場合の比較例である。横軸は、電荷蓄積膜とボトム絶縁膜との界面からの電荷重心の深さであり、縦軸は、蓄積電荷密度である。測定温度は、213K(-60℃)、253K(-20℃)および300K(27℃)である。ＴＣＳ−ＳｉＮ膜の厚さは2±0.3nmである。
【０１００】
図２６より、ＤＣＳ−ＳｉＮ単層膜では、温度を下げるにしたがって蓄積電荷の重心は基板側に近くなっていくことがわかる。温度の低下とともに電荷の重心が基板側に近くなると、低温で書き込みを行った後に、書き込み温度よりも高い温度で保持を行うと、蓄積電荷の基板側へのトンネル電流によってリークが増大する。結果として、素子特性の電荷保持特性の劣化が著しくなってしまう。そのため、単層膜を用いた素子では、低温での動作保証が困難になる。一方、図２５に示すように、本実施形態の積層構造においては、電荷の深さに温度依存性はなく、-60℃までほぼ同じ深さを保っている。したがって、本実施形態による積層構造を用いることで、低温下での特性劣化を防止することができる。よって、氷点下、例えば-20℃での使用に耐える素子を実現できる。
【０１０１】
また、図２５と図２６を比較すると、本実施形態の方が、蓄積電荷の重心が深くなっている。蓄積電荷密度が1uC/cm2以下の場合には、ＴＣＳ−ＳｉＮ膜とＤＣＳ−ＳｉＮ膜の界面の位置が、ほぼ重心位置に対応している。したがって、界面に酸素が添加されていなくても、従来よりも深い位置に電荷をトラップさせることができる。これにより、蓄積電荷の基板側へのトンネル電流に起因したリークを減少させることができる。
【０１０２】
なお、詳細な検討より、ＴＣＳ−ＳｉＮ膜とＤＣＳ−ＳｉＮ膜の界面の深さは、図２６の重心位置よりも深い、1nm以上で4nm以下が最適であることがわかった。また、界面が4nmより深いと、トンネル注入によって注入された電子がほとんどＴＣＳ−ＳｉＮ膜にトラップされてしまうため、トラップ位置を深くする効果が得られないことも判明した。
【０１０３】
なお、ここでは、本実施形態の積層膜構造を用いることにより、トンネル注入による電荷重心を深くできることを示したが、ホットエレクトロン注入によってＳｉＮ膜にキャリアを注入する場合も、注入キャリアのエネルギーが大きいため、キャリアが界面に達する確率が増大し、同様の効果が得られる。
【０１０４】
図２４は、1から5MV/cmの弱い誤書き込みストレスを印加した場合のフラットバンド電圧を示したものである。横軸は書き込みフラットバンド電圧が2Vとなるプログラム電圧値であり、縦軸は誤書き込みストレス後のフラットバンド電圧である。誤書き込みフラットバンド電圧が低い方が、誤書き込みストレスに対する耐性があることになる。なお、本特性は、105回の書き込み/消去ストレスを印加した後の特性である。
【０１０５】
本実施形態の積層構造では、ＤＣＳ−ＳｉＮ膜よりも電子トラップの少ないＴＣＳ−ＳｉＮ膜を、トンネル界面近傍に形成している。そのため、図２４から明らかなように、本実施形態では、弱い電界ストレスを印加した場合のキャリア注入量を、ＴＣＳ−ＳｉＮ単層膜及びＤＣＳ−ＳｉＮ単層膜の場合よりも、減少させることができる。このような積層構造の誤書き込みストレスに対する耐性は、本発明者らが発見したものであり、従来は報告されていない。
【０１０６】
上述した結果から、誤書き込みストレスが、読み出し時に必然的に加わる構造、すなわち、書き込みしきい電圧の上限よりも高い電圧が読み出し時に制御電極に印加される素子に対して、本実施形態の積層構造を有効であることがわかる。本実施形態の積層構造を用いることにより、誤書き込ストレスによるしきい電圧の変化を抑制することができ、読み出し時におけるデータ破壊を防止することができる。
【０１０７】
このような構造の例としては、特開平11-224908号公報に示されているような、複数のメモリセルの電流端子を直列接続したNAND型の素子があげられる（図２７参照）。また、米国特許6215148に記載されているような、電荷蓄積膜のソース近傍の領域と電荷蓄積膜のドレイン近傍の領域とで、互いに独立して電荷が蓄積される構造を有する素子もあげられる。
【０１０８】
図１８は、本実施形態に係るＭＯＮＯＳ素子の第１の変形例を示した断面図である。なお、図１７に示した構成要素と対応する構成要素には同一の参照番号を付している。
【０１０９】
本変形例は、ゲート電極３０５と金属性導電膜３１０との間に導電体膜３２２を設け、側壁絶縁膜３０８の側面上に絶縁膜３２１を設けたものである。このような構造によれば、ソース領域３１１からドレイン領域３１２に向かう方向と同一方向に、ゲート電極３０５に接続された制御線を形成することができる。このような構造により、ＡＮＤ構造やVirtural Ground Array構造を形成することもできる。なお、導電体膜３２２は、10〜500nmの厚さのポリシリコン膜であり、不純物（砒素、リンまたはボロン）が1×1019〜1×1021cm-3添加されている。絶縁膜３２１には、シリコン酸化膜またはシリコン窒化膜が用いられる。この絶縁膜３２１は、ソース領域３１１及びドレイン領域３１２形成後に、隣接するゲート電極間に埋め込み形成される。
【０１１０】
図１９は、本実施形態に係るＭＯＮＯＳ素子の第２の変形例を示した断面図である。なお、図１７に示した構成要素と対応する構成要素には同一の参照番号を付している。
【０１１１】
本変形例では、ソース領域３１１からドレイン領域３１２に向かう方向と同一方向に、金属性導電膜３１０からなる制御線が形成されている。また、本変形例では、シリコン酸化膜からなる素子分離絶縁膜３２３が、ソース領域３１１及びドレイン領域３１２上に自己整合的に形成されている。以下、本変形例を詳細に説明する。
【０１１２】
シリコン基板３０１上には、厚さ0.5〜10nmのボトム絶縁膜（トンネル絶縁膜）３０２が形成されている。このボトム絶縁膜３０２は、例えばストライプ状であり、その両側にはシリコン酸化膜からなる素子分離絶縁膜３２３（厚さ0.05〜0.5μｍ）が形成されている。ボトム絶縁膜３０２及び素子分離絶縁膜３２３上には、1nm以上4nm以下の厚さのＴＣＳ−ＳｉＮ膜３０６が形成されている。ＴＣＳ−ＳｉＮ膜３０６上には、2nm以上20nm以下の厚さのＤＣＳ−ＳｉＮ膜３０３が形成されている。
【０１１３】
このような構造は、以下のようにして得られる。まず、ボトム絶縁膜３０２をシリコン基板３０１上に形成する。続いて、ＴＣＳ−ＳｉＮ膜３０６及びＤＣＳ−ＳｉＮ膜３０３を全面に堆積し、それらをパターニングする。その後、酸化雰囲気でシリコン基板３０１を酸化することにより、素子分離絶縁膜３２３が形成される。
【０１１４】
素子分離絶縁膜３２３の下方には、深さ10〜500nmのソース領域３１１及びドレイン領域３１２が設けられている。ソース領域３１１及びドレイン領域３１２は、拡散またはイオン注入によって形成され、不純物（リン、砒素又はアンチモン）の表面濃度は1017cm-3〜1021cm-3程度である。ソース領域３１１及びドレイン領域３１２は、パターニングされた電荷蓄積層３０３及び３０６をマスクとして用いることにより、素子分離絶縁膜３１３に対して自己整合的に形成することができる。
【０１１５】
上述した構造上には、厚さ5nm以上30nm以下のブロック絶縁膜３０４が形成されている。ブロック絶縁膜３０４には、シリコン酸化膜またはシリコン酸窒化膜が用いられる。ブロック絶縁膜３０４上には、ポリシリコン膜からなるゲート電極３０５が10〜500nmの厚さで形成されている。ポリシリコン膜中には、不純物（リン、砒素またはボロン）が、1×1019cm-3〜1×1021cm-3含有されている。ボロン濃度は、シリコン酸化膜中のボロンの異常拡散を防止し、ｐ型ＭＯＳトランジスタのしきい電圧を安定化する観点から、1×1020cm-3以下とすることが望ましい。また、ポリシリコン膜中の不純物濃度を1×1019cm-3以上とすると、ゲート電極３０５の空乏化によってＯＮＯ積層膜に加わる電界が小さくなるため、消去時間の増大を防止することができる。
【０１１６】
ブロック絶縁層３０４には、ＴＥＯＳやＨＴＯなど、堆積シリコン酸化膜を用いてもよい。あるいは、ＳｉＮ膜３０３を酸化することによって得られるシリコン酸化膜またはシリコン酸窒化膜を用いてもよい。
【０１１７】
ゲート電極３０５上には、金属性導電膜３１０が10〜500nmの厚さで形成されている。金属性導電膜３１０は、複数のゲート電極を接続するゲート配線となる。金属性導電膜３１０上には、シリコン窒化膜やシリコン酸化膜からなる絶縁膜３０９が、5〜500nmの厚さで形成されている。
【０１１８】
なお、本変形例においても、書き込み/消去時に印加される電界のばらつきに起因するしきい電圧の広がりを防止するために、シリコン基板３０１とソース領域３１１との境界からシリコン基板３０１とドレイン領域３１２との境界までの領域において、ＯＮＯ膜を構成する各膜３０２、３０６、３０３及び３０４の厚さがそれぞれ均一であることが望ましい。
【０１１９】
本変形例では、図１７に示したＭＯＮＯＳ型素子で得られる効果の他、さらに以下のような効果が得られる。
【０１２０】
ソース領域３１１からドレイン領域３１２に向かう方向と同一方向に、ゲート電極３０５に接続された制御線が形成されている。そのため、隣接するメモリセルのソース領域およびドレイン領域を並列接続する構造、例えばＡＮＤ型構造やVirtual Ground Array構造を実現するのに適している。また、素子分離絶縁膜３２３に対して、ソース領域３１１、ドレイン領域３１２、電荷蓄積層膜３０３及び３０６を自己整合的に形成することができる。したがって、それらの層間でのアライメントマージンを確保する必要がなく、高密度のメモリセルを実現することができる。
【０１２１】
図２０は、本実施形態に係るＭＯＮＯＳ素子の第３の変形例を示した断面図である。なお、図１７に示した構成要素と対応する構成要素には同一の参照番号を付している。
【０１２２】
本変形例は、基本的には第２の変形例と同様であるが、素子分離絶縁膜が形成されていない点が第２の変形例と異なっている。
【０１２３】
本変形例のメモリセルは、以下のようにして形成することができる。まず、シリコン基板３０１の表面領域に、ソース領域３１１及びドレイン領域３１２をイオン注入によって形成する。続いて、ボトム絶縁膜３０２、電荷蓄積膜３０６及び３０３、ブロック絶縁層３０４を、シリコン基板３０１上に形成する。さらに、ゲート電極３０５を形成するためのポリシリコン膜及び金属性導電膜３１０を全面に堆積する。その後、上述した各膜をパターニングする。各膜の膜厚等については、第２の変形例と同様でよい。
【０１２４】
本変形例では、図１７に示したＭＯＮＯＳ型素子で得られる効果の他、さらに以下のような効果が得られる。
【０１２５】
ソース領域３１１からドレイン領域３１２に向かう方向と同一方向に、ゲート電極３０５に接続された制御線が形成されている。そのため、隣接するメモリセルのソース領域およびドレイン領域を並列接続する構造、例えばＡＮＤ型構造やVirtual Ground Array構造を実現するのに適している。また、ボトム絶縁膜３０２、電荷蓄積膜３０６及び３０３、ブロック絶縁層３０４の厚さが、素子分離絶縁膜の端部で変化することがないため、均一な厚さでメモリセルを実現することができる。したがって、書き込み/消去時のしきい電圧の分布を小さくすることができる。
【０１２６】
以上のように、本実施形態によれば、下層側のＴＣＳ−ＳｉＮ膜と上層側のＤＣＳ−ＳｉＮ膜の積層構造を用いることにより、電荷保持特性に優れた半導体装置を得ることが可能となる。
【０１２７】
［実施形態６］
本実施形態は、第５の実施形態で説明した各構造に対して、重水素（Ｄ）を導入したものである。重水素を導入することで、劣化の非常に少ない素子を実現することができる。
【０１２８】
第５の実施形態で説明した例えば図１７のＭＯＮＯＳ素子に対し、1％〜100％重水素ガスを用いてアニールを行った。アニール条件は、常圧、850℃以上1000℃以下、1分〜2時間とした。界面及び電荷蓄積膜となるＳｉＮ膜中に存在する重水素の割合は、ＳＩＭＳによる分析により、全水素に対して１％以上であることが確認されている。
【０１２９】
重水素アニールを行ったＭＯＮＯＳ素子の電気特性の評価結果について、図２８及び図２９を用いて説明する。図２８及び図２９は、キャパシタ（面積0.01mm2）の評価結果であり、10万回の書き込み/消去後に測定したものである。図２８は電荷保持特性であり、図２９は誤書き込み特性である。また、図２８及び図２９には、３種類のサンプル（アニール無し、窒素アニール、重水素アニール）の評価結果を示してある。
【０１３０】
図２８は、ディケイレートの測定結果である。フラットバンド電圧の変化が３Vになるように書き込みを行った状態で、電荷保持特性を測定した。図２８からわかるように、ディケイレートは、重水素アニールを行うことによって改善されている。
【０１３１】
図２９は、誤書き込み特性を示したものである。誤書き込み特性は、フラットバンド電圧が-1Vになるように消去を行い、5Vの電圧を300秒印加した後のフラットバンド電圧を測定することで評価した。ＮＡＮＤ構造の素子においては、例えば16個のセルが直列に接続されており、あるセルを読み出す際に、残りのセルにも読み出し電圧が印加される。消去状態において5Vの電圧が300秒印加されると、わずかながら書き込みが行われ、フラットバンド電圧が上昇する（誤書き込み）。図２９からわかるように、誤書き込み特性は、重水素アニールによって大きく改善されている。
【０１３２】
上述した２つの特性値から、10年後で読み出しストレス印加後のメモリウィンドウが求まる。特性が最も優れているのは、電荷保持特性および誤書き込み特性の両者が改善された重水素アニールのサンプルである。重水素アニールサンプルでは、10万回の書き込み/消去による劣化が少ない。
【０１３３】
書き込み/消去によるストレスでは、界面および膜中に欠陥が形成されていると考えられる。これらの欠陥は、蓄積電荷の基板側へのリークを増大させることで電荷保持特性を劣化させ、基板から窒化膜中へのリークを増大させることで誤書き込み特性を劣化させる。これら特性を劣化させる欠陥の一つとして、Ｓｉ−Ｈ結合（ここでは、便宜上、シリコンと軽水素との結合をＳｉ−Ｈ結合と表す）が考えられる。Ｓｉ−Ｈ結合では、書き込み/消去による電界ストレスによって軽水素原子がはずれ、シリコンのダングリングボンドが形成されてしまう。シリコンのダングリングボンドは、電子およびホールをトラップするサイトとして機能すると考えられる。重水素アニールを行った場合には、欠陥が重水素によって置換され、Ｓｉ−Ｄ結合が形成されている。したがって、結合が切れにくく、書き込み/消去による欠陥生成が少ない。そのために、特性の劣化が少ないと考えられる。また、ＴＣＳ−ＳｉＮでは、Ｓｉ−Ｈ結合がほとんどないため、Ｎ−Ｈ結合をＮ−Ｄ結合で置換することにより、結合が切れにくくなっている可能性もある。いずれにせよ、ＳｉＮを積層した電荷蓄積膜やＴＣＳ−ＳｉＮ膜を用いた電荷蓄積膜に重水素を含有させることにより、電荷蓄積膜の特性を改善できることを、本願発明者らは初めて見いだした。
【０１３４】
重水素の導入方法は、アニール法に限定されない。例えば、シリコン窒化膜を形成する時に、重水素を含んだシリコンソース或いは重水素を含んだ窒化種を用いるようにしてもよい。また、電極となるポリシリコン膜を形成する時に、重水素を含んだシリコンソースを用いるようにしてもよい。さらに、低温アニールでも、圧力を高くすれば重水素の導入が可能である。いずれの方法によっても、重水素導入の効果が得られる。
【０１３５】
なお、上述した例では、ＴＣＳ−ＳｉＮ膜とＤＣＳ−ＳｉＮ膜との積層構造としたが、重水素を含有するシリコン窒化膜の単層構造を採用することも可能である。以下、この例について説明する。
【０１３６】
重水素を含有したシリコン窒化膜の形成方法としては、大きく分けて二つの方法があげられる。第１は、重水素を含有したシリコンソース(軽水素を重水素で置換したシリコンソース)と、重水素を含有した窒素ソース（軽水素を重水素で置換した窒素ソース）を用いる方法である。第２は、水素（軽水素及び重水素）を含有しないシリコンソースと、重水素を含有した窒素ソースを用いる方法である。なお、上記重水素を含有した窒素ソースには、ＮＤ3(軽水素を重水素で置換したアンモニア)或いはＮ2Ｄ4(軽水素を重水素で置換したヒドラジン)があげられる。
【０１３７】
第１の方法では、重水素を含有したシリコンソースの値段が非常に高いため、量産に適用することが困難である。これに対して、第２の方法では、水素を含有しないシリコンソースとして、安価なＴＣＳ或いはヘキサクロロジシラン（ＨＣＤ：Ｓｉ2Ｃｌ6）等を用いることができる。したがって、量産を考えた場合には、第２の方法を用いることが好ましい。
【０１３８】
水素を含有しないシリコンソースを用いれば、シリコン窒化膜に含有される重水素の量はＮＤ3等の純度のみに依存する。したがって、シリコン窒化膜に含有された全水素の数に対する重水素の数の割合を、容易に９０％以上にすることができる。実際にＨＣＤとＮＤ3を用いてシリコン窒化膜を形成した結果、1×1021cm-3以上の重水素を含有し、全水素に対する重水素の割合が９９％以上であるシリコン窒化膜を得ることができた。なお、シリコンソースとしてＴＣＳ或いはＨＣＤを用い、窒素ソースとしてＮＤ3を用いた場合、シリコン窒化膜中の塩素濃度は1×1019/cm3よりも高くなる。
【０１３９】
以上のように、本実施形態によれば、シリコン窒化膜中に重水素を含有させることにより、シリコン窒化膜の欠陥を低減することができ、電荷保持特性に優れた半導体装置を得ることが可能となる。
【０１４０】
なお、重水素を含有したシリコン窒化膜を用いたデバイス構造は、先述した第１〜第５の実施形態及び後述する第７の実施形態にも適用可能である。すなわち、各実施形態において、下層側及び上層側のシリコン窒化膜の両方に重水素を含有したシリコン窒化膜を用いることが可能である。或いは、各実施形態において、下層側シリコン窒化膜と上層側シリコン窒化膜の積層構造の代わりに、重水素を含有したシリコン窒化膜の単層構造を採用することも可能がある。
【０１４１】
例えば、第１〜第３の実施形態において、上述したような構造を用いることにより、重水素を含有したシリコン窒化膜が軽水素のバリアとして機能する。また、シリコン窒化膜から放出される水素のほとんどが重水素となる。したがって、ゲート絶縁膜の特性や信頼性を向上させることが可能となる。
【０１４２】
［実施形態７］
図３０は、本発明の第７の実施形態に係る半導体装置の構造を示した断面図である。本実施形態は、ＭＩＳＦＥＴの側壁絶縁膜としてシリコン窒化膜の積層構造を用いたものである。
【０１４３】
まず、ボロン濃度が1015cm-3のｐ型層を有するシリコン基板３４１を用意する。ｐ型層にボロン或いはインジウムをイオン注入し、ｐ型層の濃度を最適化してもよい。イオン注入のエネルギーは、例えば100〜1000eVとする。このイオン注入により、ｐ型層（ｐ型ウエル）の濃度を1015〜1019cm-3としてもよい。その後、トレンチ型の素子分離領域（図示せず）を形成する。
【０１４４】
次に、シリコン基板３４１の表面を1〜100nm程度酸化又は窒化して、ゲート絶縁膜３５４を形成する。次に、ゲート電極となるポリシリコン膜３４５を10〜200nm堆積する。さらに、ポリシリコン膜３４５中にリン、砒素又はボロンをイオン注入し、ポリシリコン膜３４５を低抵抗化する。ゲート電極の低抵抗化をはかるために、ＷＳｉ膜、ＣｏＳｉ膜或いはＷ膜をポリシリコン膜３４５上に10〜200nm程度堆積してもよい。さらに、リソグラフィと反応性イオンエッチングによりポリシリコン膜３４５を加工して、ゲート電極を形成する。
【０１４５】
次に、ゲート電極３４５の側壁を酸化又は酸窒化することにより、1〜30nmの側壁シリコン絶縁膜３４８を形成する。このとき、シリコン基板３４１の一部も酸化され、シリコン酸化膜３４２が形成される。
【０１４６】
次に、浅いソース拡散層３５１及びドレイン拡散層３５２を形成するために、表面濃度が1017cm-3〜1021cm-3となるように、不純物（リン、砒素又はアンチモン）をイオン注入する。イオン注入の深さは、10〜500(nm)程度とする。
【０１４７】
次に、シリコン酸化膜３４２上に、ＬＰＣＶＤ法により、ＴＣＳ−ＳｉＮ膜３４６を1nm以上4nm以下の厚さで形成する。続いて、ＤＣＳ−ＳｉＮ膜３４３を2nm〜20nmの厚さで形成する。これらのＳｉＮ窒化膜３４３及び３４６は、深いソース拡散層３５１ａ及びドレイン拡散層３５２ａを形成する際に生じる点欠陥の影響や不純物拡散の影響が、ゲート電極３４５下に及ばないようにするためのものである。３４７はＴＣＳ−ＳｉＮ膜３４６とＤＣＳ−ＳｉＮ膜３４３の界面領域である。なお、ＤＣＳ−ＳｉＮ膜３４３は、ＴＣＳ−ＳｉＮ膜３４６を形成した後、基板を大気に晒さずに連続的に形成する。
【０１４８】
なお、下層側のＴＣＳ−ＳｉＮ膜３４６は、ストイキオメトリに近い、電荷トラップの少ない膜が望ましい。上層側のＤＣＳ−ＳｉＮ膜３４３は、電荷トラップが多い、シリコンリッチな膜が好ましい。また、ＴＣＳ−ＳｉＮ膜３４６及び上層側のＤＣＳ−ＳｉＮ膜３４３の形成条件等は、すでに述べた形成条件等と同様である。
【０１４９】
続いて、ＴＥＯＳ或いはＨＴＯを用いて、シリコン酸化膜３５８を厚さ10〜200nm堆積する。さらに、シリコン酸化膜３５８を異方性エッチングし、ゲート電極３４５の側壁に対応した部分にシリコン酸化膜３５８を残す。さらに、シリコン酸化膜３５８をマスクとして、シリコン窒化膜３４６及び３４３をエッチングする。
【０１５０】
次に、例えばｎ型不純物として砒素またはリンをイオン注入して、深いソース拡散層３５１ａ及びドレイン拡散層３５２ａを形成する。イオン注入の条件は、加速電圧1〜100keV、ドーズ量1013〜1016cm-2とする。
【０１５１】
次に、Ｎｉ、Ｃｏ又はＴｉからなる金属膜を、厚さ0.01〜0.3μm全面に堆積する。続いて、600度以上の熱処理を行い、金属膜とシリコンとを反応させる。この熱処理により、ソース拡散層３５１ａ及びドレイン拡散層３５２ａ上には金属シリサイド膜３５０ａが形成され、ポリシリコン膜３４５上には金属シリサイド膜３５０ｂが形成される。さらに、シリコンと反応せずに残った金属膜を除去する。
【０１５２】
その後の工程は、図示しないが、シリコン酸化膜、ＰＳＧ又はＢＰＳＧからなる層間絶縁膜を20〜1000nm堆積する。続いて、リソグラフィと反応性イオンエッチングにより、配線溝及びコンタクト孔を形成する。さらに、シリサイド膜（ＴｉＳｉ膜、ＷＳｉ膜など）或いは金属膜（Ａｌ膜、Ｗ膜など）を堆積し、配線を形成する。
【０１５３】
以上のように、本実施形態では、ＭＩＳＦＥＴの側壁絶縁膜として、ＴＣＳ−ＳｉＮ膜３４６及びＤＣＳ−ＳｉＮ膜３４３の積層構造を用いている。以下、図３０に示したＭＩＳＦＥＴを、論理回路素子として用いた場合の効果について説明する。
【０１５４】
図３１は、図３０に示したｎ型ＭＩＳＦＥＴ３６１にｐ型ＭＩＳＦＥＴ３６２を接続して、ＣＭＯＳインバータを形成した回路図である。
【０１５５】
インバータの入力ＶinがＶDDからグランドGNDまで変化する場合、ｎ型ＭＩＳＦＥＴ３６１のドレインとゲート間には±ＶDDの電圧ストレスが印加される。例えば、ドレイン３５２がGND、ゲート３４５がVDDの場合には、絶縁膜３４２をトンネル絶縁膜、ＳｉＮ膜３４３及び３４６を電荷蓄積膜、側壁絶縁膜３４８をブロック絶縁膜としたＭＯＮＯＳ構造が形成され、ドレイン３５２から電荷蓄積膜に電子が注入される電界が印加される。逆に、ドレイン３５２がＶDD、ゲート３４５がGNDの場合、側壁絶縁膜３４８をトンネル絶縁膜、ＳｉＮ膜３４３及び３４６を電荷蓄積膜、絶縁膜３４２をブロック絶縁膜としたＭＯＮＯＳ構造が形成され、ゲート３４５から電荷蓄積膜に電子が注入される電界が印加される。
【０１５６】
図３１のインバータを動作させると、図３０のＳｉＮ膜３４３及び３４６、特にゲート絶縁膜３５４のごく近傍のＳｉＮ膜３４３及び３４６に、符号の異なる電界が印加される。そのため、ＳｉＮ膜３４３及び３４６の劣化が生じる。しかしながら、実施形態の構造では、ＳｉＮ膜３４３及び３４６の積層構造を用いることで、すでに説明したように、ＳｉＮ膜への電子注入を抑制することができる。したがって、ＳｉＮ膜への電子蓄積によるソース/ドレイン領域の抵抗上昇や、しきい電圧の経時変化といった問題を防ぐことができる。もちろん、先の実施形態で述べたような効果が得られることは言うまでもない。
【０１５７】
なお、上述した各実施形態は、種々の変形が可能である。例えば、素子分離膜や絶縁膜の形成方法は、シリコン基板をシリコン酸化膜やシリコン窒化膜に変換する方法以外にも、堆積したシリコン膜に酸素イオンを注入する方法や、堆積したシリコン膜を酸化する方法を用いてよい。
【０１５８】
また、半導体基板には、ｐ型シリコン基板の代わりにｎ型シリコン基板を用いてよい。また、半導体基板として、ＳＯＩ基板を用いてもよい。さらに、半導体基板として、ＳｉＧｅ基板、ＳｉＧｅＣ基板など、シリコンを含む単結晶半導体基板を用いてもよい。また、ｎ型素子の代わりにｐ型素子を形成してもよい。この場合、ｐ型不純物には、インジウムやボロンを用いることができる。
【０１５９】
また、ゲート電極に用いる半導体には、Ｓｉの他、ＳｉＧｅやＳｉＧｅＣを用いてもよい。また、ゲート電極には、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｃｏ、Ｐｔ、ＰｄまたはＮｉなどの金属、或いはそれらの金属のシリサイドを用いてもよい。また、上記材料の積層膜を用いてもよい。Ｓｉ、ＳｉＧｅ或いはＳｉＧｅＣは、多結晶でもアモルファスでもよく、それらの積層構造でもよい。Ｓｉを含有した半導体を用いることにより、ｐ型のゲート電極を形成することができ、ゲート電極からの電子注入を防ぐことができる。さらに、電荷蓄積層はドット状に配置されていてもよい。
【０１６０】
［実施形態８］
図３２は、本発明の第８の実施形態に係る半導体装置（不揮発性メモリ）の構造を示した断面図である。
【０１６１】
シリコン基板４０１上には、トンネル絶縁膜４０２、電荷蓄積膜となる浮遊ゲート電極４０３、中間絶縁膜４０４、制御ゲート電極４０５が、順次形成されている。また、シリコン基板４０１上及びゲート構造の周囲には、側壁酸化膜４０６が形成されている。さらに、ゲート構造を挟んで、ソース領域４０７及びドレイン領域４０８が形成されている。図３２に示した例では、トンネル絶縁膜４０２は、浮遊ゲート電極４０３の直下にのみ存在しているが、浮遊ゲート電極４０３の外側にまで延在していても良い。
【０１６２】
トンネル絶縁膜４０２は、シリコン窒化膜で形成され、シリコン窒化膜中には窒素に結合した水素が含まれている。この水素の主成分は重水素（Ｄ）である。また、トンネル絶縁膜１２の物理的な膜厚は9nm（シリコン酸化膜の膜厚に換算した膜厚は5.5nm）である。
【０１６３】
窒素に結合した水素の90％が重水素であるメモリ素子を用いて、10万回の書込み/消去後のデバイス信頼性を、従来技術（窒素に結合している水素の実質的に全てが軽水素であるメモリ素子）と比較した。動作時に、トンネル絶縁膜に印加される電圧は7.9Vとした。本実施形態では、従来技術と比較して、書き込み/消去時にトンネル絶縁膜に生じるＳＩＬＣ（Stress Induced Leakage Current）と呼ばれる低電界リーク電流が、２桁程度低下した。また、メモリ素子の誤動作発生率が1/10以下に低減され、データ保持時間が２桁程度向上した。
【０１６４】
上述した効果は、窒素と重水素との結合（Ｎ−Ｄ結合）が有するベンディングモードと呼ばれる固有振動波数が、シリコンと窒素との結合（Ｓｉ−Ｎ結合）が有するストレッチングモードと呼ばれる固有振動波数に近いために起こると解釈できる。すなわち、書き込み/消去動作時にトンネル絶縁膜中を高エネルギーの電子が通過する際、Ｎ−Ｄ結合に与えられるエネルギーは、共振現象によって速やかに周囲のＳｉ−Ｎ結合に分配される。そのため、Ｎ−Ｄ結合は切断されることはない。したがって、トンネル絶縁膜中に原子レベルの構造欠陥が生じることはなく、リーク電流発生が抑制されたと解釈できる。
【０１６５】
Ｎ−Ｄ結合のベンディングモード固有振動波数は、Ｎ−Ｈ結合（ここでは、便宜上、窒素と軽水素との結合をＮ−Ｈ結合と表す）のベンディングモード固有振動波数（1190cm-1）から見積もると、1190×√2＝840cm-1となる。一方、Ｓｉ−Ｎ結合のストレッチングモード固有振動波数を実測したところ、ＬＰＣＶＤ法で堆積したシリコン窒化膜では830±100cm-1、シリコン基板をアンモニアガス雰囲気で熱窒化して形成したシリコン窒化膜では850±90cm-1、シリコン酸化膜をアンモニアガス雰囲気で熱窒化して形成したシリコン窒化膜では880±40cm-1であった。これらの結果は、上記の共振現象モデルを支持する。
【０１６６】
なお、上述した効果は、トンネル窒化膜中におけるＮ−Ｈ結合の数を［N-H］、Ｎ−Ｄ結合の数を［N-D］として、（[N-D]／（［N-H］＋[N-D]））が0.5よりも大きい場合に顕著に現れる。十分な効果を得るには、上記比率が0.9より大きいことが望ましい。また、トンネル窒化膜中には酸素が含有されていてもよい。トンネル窒化膜中における窒素濃度を［N］、酸素濃度を［O］として、上記効果は、（[N]／（［N］＋[O]））が0.5よりも大きい場合に顕著に現れる。十分な効果を得るには、上記比率が0.9より大きいことが望ましい。
【０１６７】
なお、本実施形態のシリコン窒化膜は、ＴＣＳ並びに軽水素を重水素（Ｄ）で置換したアンモニア（ＮＤ3）をソースガスとして用いた、ＬＰＣＶＤ法によって形成することができる。この方法によって、[N-D]／（［N-H］＋[N-D]）＞0.9、かつ、[N]／（［N］＋[O]）＞0.9のシリコン窒化膜を得ることが可能である。
【０１６８】
また、ＴＣＳの代わりにＤＣＳを用いても良い。この場合には、[N-D]／（［N-H］＋[N-D]）＝0.8〜0.9、[N]／（［N］＋[O]）＝0.9のシリコン窒化膜を得ることができる。また、軽水素を重水素（Ｄ）で置換したシラン（ＳｉＤ4）と窒素（Ｎ2）をソースガスとした、プラズマＣＶＤ法を用いても良い。この場合には、[N-D]／（［N-H］＋[N-D]）＞0.9、[N]／（［N］＋[O]）＝0.8〜0.9のシリコン窒化膜を得ることができる。さらに、これらのシリコン窒化膜を酸化しても良い。この場合には、膜中の酸素濃度は増加するが、膜中の水素の総量を低減することができるので、デバイスの信頼性を向上させることができる。
【０１６９】
なお、シリコン窒化膜中の［N-H］や[N-D]は、透過型のフーリエ変換型赤外吸収法（FT-IR法）で算出可能である。例えば、［N-H］は振動波数3340cm-1付近のストレッチングモードの振動ピークから、[N-D]は振動波数2370cm-1付近のストレッチングモードの振動ピークから、算出することができる。
【０１７０】
以上のように、本実施形態によれば、書き込み/消去時に生じるトンネル絶縁膜のリーク電流を大幅に低減させることができ、不揮発性メモリ素子の電荷保持特性を向上させることができる。
【０１７１】
［実施形態９］
図３３は、本発明の第９の実施形態に係る半導体装置（不揮発性メモリ）の構造を示した断面図である。シリコン基板４２１上には、トンネル絶縁膜（ボトム絶縁膜）４２２、電荷蓄積膜となるシリコン窒化膜４２３、トップ絶縁膜４２４及び制御ゲート電極４２５が、順次形成されている。また、シリコン基板４２１上及びゲート構造の周囲には、側壁酸化膜４２６が形成されている。さらに、ゲート構造を挟んで、ソース領域４２７及びドレイン領域４２８が形成されている。すなわち、本実施形態は、ＭＯＮＯＳ構造を有する不揮発性メモリに関するものである。なお、図３３に示した例では、トンネル絶縁膜４２２は、制御ゲート電極４２５の直下にのみ存在しているが、制御ゲート電極４２５の外側にまで延在していても良い。
【０１７２】
トンネル絶縁膜４２２は、シリコン窒化膜で形成され、シリコン窒化膜中には窒素に結合した水素が含まれている。この水素の主成分は重水素（Ｄ）である。なお、トンネル絶縁膜４２２（シリコン窒化膜）の基本的な構成及び製造方法等については、第８の実施形態と同様である。
【０１７３】
本実施形態においても、シリコン窒化膜中に重水素を含有させることで、第８の実施形態と同様に、不揮発性メモリ素子の電荷保持特性を向上させることができる。
【０１７４】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【０１７５】
【発明の効果】
本発明によれば、下層側シリコン窒化膜と上層側シリコン窒化膜との積層構造を用いることにより、特性及び生産性に優れた半導体装置を得ることが可能となる。
【０１７６】
また、本発明によれば、下層側シリコン窒化膜と上層側シリコン窒化膜との積層構造を用いることにより、電荷保持特性等に優れた半導体装置を得ることが可能となる。
【０１７７】
さらに、本発明によれば、シリコン窒化膜に重水素を含有させることにより、電荷保持特性等に優れた半導体装置を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法の一部を示した断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法の一部を示した断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法の一部を示した断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法の一部を示した断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法の一部を示した断面図である。
【図６】本発明の実施形態に係り、ＳｉＮ膜におけるＮ/Ｓｉ組成比とリーク電流との関係を示した図である。
【図７】本発明の実施形態に係り、ＳｉＮ膜におけるＮ/Ｓｉ組成比と密度との関係を示した図である。
【図８】本発明の第２の実施形態に係る半導体装置の製造方法の一部を示した断面図である。
【図９】本発明の第２の実施形態に係る半導体装置の製造方法の一部を示した断面図である。
【図１０】本発明の第２の実施形態に係る半導体装置の製造方法の一部を示した断面図である。
【図１１】本発明の第２の実施形態に係る半導体装置の製造方法の一部を示した断面図である。
【図１２】本発明の第２の実施形態に係る半導体装置の製造方法の一部を示した断面図である。
【図１３】本発明の第３の実施形態に係る半導体装置の構造を示した断面図である。
【図１４】本発明の第４の実施形態に係る半導体装置の構造を示した断面図である。
【図１５】本発明の実施形態に係り、各種のシリコン窒化膜について電荷保持特性を示した図である。
【図１６】本発明の実施形態に係り、シリコン窒化膜の膜厚を変化させたときの電荷保持特性を示した図である。
【図１７】本発明の第５の実施形態に係る半導体装置の一例を示した断面図である。
【図１８】本発明の第５の実施形態に係る半導体装置の他の例を示した断面図である。
【図１９】本発明の第５の実施形態に係る半導体装置のさらに他の例を示した断面図である。
【図２０】本発明の第５の実施形態に係る半導体装置のさらに他の例を示した断面図である。
【図２１】本発明の実施形態に係り、水素濃度と深さとの関係を示した図である。
【図２２】本発明の実施形態に係り、酸素濃度と深さとの関係を示した図である。
【図２３】本発明の実施形態に係り、データ保持時間とフラットバンド電圧との関係を示した図である。
【図２４】本発明の実施形態に係り、プログラム電圧とフラットバンド電圧との関係を示した図である。
【図２５】本発明の実施形態に係り、蓄積電荷の重心の深さと蓄積電荷密度との関係を示した図である。
【図２６】本発明の実施形態の比較例に係り、蓄積電荷の重心の深さと蓄積電荷密度との関係を示した図である。
【図２７】本発明の実施形態に係り、ＮＡＮＤ型素子の構成を示した電気回路図である。
【図２８】本発明の実施形態に係り、重水素アニールの効果を示した図である。
【図２９】本発明の実施形態に係り、重水素アニールの効果を示した図である。
【図３０】本発明の第７の実施形態に係る半導体装置の構造を示した断面図である。
【図３１】図３０の半導体装置をインバータに適用した例を示した電気回路図である。
【図３２】本発明の第８の実施形態に係る半導体装置の構造を示した断面図である。
【図３３】本発明の第９の実施形態に係る半導体装置の構造を示した断面図である。
【符号の説明】
１０１、１２１、１４１、２０１、３０１、３４１、４０１、４２１…シリコン基板
１０２…素子分離領域
１０３、１２４、３５４…ゲート絶縁膜
１０４、１２５、３４５…シリコン膜
１０５…窒化タングステン膜
１０６…タングステン膜
１０７、２０６、３０６、３４６…ＴＣＳ−ＳｉＮ膜
１０８、２０３、３０３、３４３…ＤＣＳ−ＳｉＮ膜
１０９…レジスト膜
１１０…絶縁用のＳｉＮ膜
１１１、１２２、１４９…ソース/ドレイン領域
１２３…エクステンション領域
１２６、３０８、３４８、４０６、４２６…側壁絶縁膜
１２７、１４７、１４８…ＳｉＮ膜（積層構造）
１２８、３５０ａ、３５０ｂ…シリサイド膜
１２９…ＳｉＮ膜（エッチングストッパー）
１３０…層間絶縁膜
１３１…コンタクト電極
１４２、４０２…トンネル絶縁膜
１４３、４０３…浮遊電極（電荷蓄積膜）
１４４、４０４…中間絶縁膜
１４５、２０５、３０５、４０５、４２５…制御電極
１４６…シリサイド膜
２０２、３０２、４２２…ボトム絶縁膜（トンネル絶縁膜）
２０４、３０４、４２４…トップ絶縁膜
２０７、３０７、３４７…界面領域
３０９…上層絶縁膜
３１０…金属性導電膜
３１１、４０７、４２７…ソース領域
３１２、４０８、４２８…ドレイン領域
３２１…絶縁膜
３２２…導電体膜
３２３…素子分離絶縁膜
３４２、３５８…シリコン酸化膜
３５１…浅いソース拡散層
３５１ａ…深いソース拡散層
３５２…浅いドレイン拡散層
３５２ａ…深いドレイン拡散層
３６１…ｎ型ＭＩＳＦＥＴ
３６２…ｐ型ＭＩＳＦＥＴ
４２３…シリコン窒化膜（電荷蓄積膜）
【図１】
0003637332.tif 000002
【図２】
0003637332.tif 000003
【図３】
0003637332.tif 000004
【図４】
0003637332.tif 000005
【図５】
0003637332.tif 000006
【図６】
0003637332.tif 000007
【図７】
0003637332.tif 000008
【図８】
0003637332.tif 000009
【図９】
0003637332.tif 000010
【図１０】
0003637332.tif 000011
【図１１】
0003637332.tif 000012
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0003637332.tif 000017
【図１７】
0003637332.tif 000018
【図１８】
0003637332.tif 000019
【図１９】
0003637332.tif 000020
【図２０】
0003637332.tif 000021
【図２１】
0003637332.tif 000022
【図２２】
0003637332.tif 000023
【図２３】
0003637332.tif 000024
【図２４】
0003637332.tif 000025
【図２５】
0003637332.tif 000026
【図２６】
0003637332.tif 000027
【図２７】
0003637332.tif 000028
【図２８】
0003637332.tif 000029
【図２９】
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【図３０】
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【図３１】
0003637332.tif 000032
【図３２】
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【図３３】
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