(57)【特許請求の範囲】
【請求項１】
一定の周期のパルスを入力し遅延セルを直列に接続した遅延回路のうち前端遅延回路Ａ（１１）及び後端遅延回路Ｂ（１２）を設け、
遅延回路Ａ（１１）によって発生するパルスＡによってリセットされ、遅延回路Ｂ（１２）によって発生するパルスＢによってセットされるフリップフロップで成る遅延時間／デューティー変換回路（１４）を設け、
デューティーを電圧レベル信号に変換する積分器（１５）を設け、
デューティーが一定になるよう遅延回路の遅延時間を制御する遅延時間制御部（１６）を設け、
遅延時間の設定値を調整する遅延時間設定電圧ＤＡＣ（１７）を設け、
遅延時間制御部（１６）の遅延制御電圧から、もう一方の遅延制御電圧を発生する論理しきい値電圧制御回路（１８）を設け、
遅延制御電圧で遅延時間を制御されるＩＣ内の一般回路である論理回路（１３）を設けた、
ことを特徴とする遅延時間制御回路。
【請求項２】
遅延時間制御部（１６）は、積分器（１５）の出力Ｖ１と遅延時間設定電圧ＤＡＣ（１７）の出力Ｖ２とを比較し、遅延時間を制御する電圧を発生する回路を設けたことを特徴とする請求項１記載の遅延時間制御回路。
【請求項３】
論理しきい値電圧制御回路（１８）は、電源ＶＤＤ及び電源ＶＳＳの中間値を発生する基準電圧発生回路（１８１）を設け、
ＮＶｃｏｎｔとＰＶｃｏｎｔが対称的に電圧変動するように構成したしきい値発生回路（１８３）を設け、
両電源の中間値を発生する基準電圧発生回路（１８１）の中間電圧と、ＮＶｃｏｎｔとＰＶｃｏｎｔで制御されるしきい値発生回路（１８３）の中間電圧と、を入力とし、ＰＶｃｏｎｔを発生するしきい値電圧制御回路（１８２）を設けたことを特徴とする請求項１または請求項２記載の遅延時間制御回路。
【請求項４】
遅延時間／デューティー変換回路（２４）は、クロック信号をパルス発生器（２０）を介して入力し、遅延セルを直列に接続した可変遅延回路Ａ（２１）を設け、
上記可変遅延回路Ａ（２１）の入力信号をリセット端子に入力し、出力信号をセット端子に入力したフリップフロップで構成することを特徴とする請求項１、請求項２及び請求項３の少なくとも１つに記載の遅延時間制御回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、ＣＭＯＳゲートの遅延時間を一定に保つ回路において、簡単な付加回路で、なおかつ消費電力が小さく、正確な遅延時間信号を得ることができる遅延時間制御回路に関するものである。
【０００２】
【従来の技術】
ＣＭＯＳゲートの遅延時間は、電源電圧の変化や、消費電力の変化により発生する素子の温度変化により変化する。一方、ＶＬＳＩテストシステムにおいては、タイミング信号を発生する回路で正確なタイミング信号を発生するために、遅延時間を一定に保つ必要がある。
このため、遅延時間を安定にするために、従来の技術として次のような回路がある。
（１）ＣＭＯＳゲートの遅延時間と、温度の関係を利用して、ＣＭＯＳゲートの遅延時間を検出し、ＬＳＩ内の発熱回路を制御する。
（２）発熱量が周波数に比例する関係を利用して、回路の動作周波数を全体として常に一定の値に保つことにより、発熱量を一定に保ち、ＣＭＯＳゲートの遅延時間を一定に保つ。
（３）ＣＭＯＳゲートの遅延時間と、電源電圧との関係を利用して、ＣＭＯＳゲートの遅延時間を検出し、ＬＳＩの電源電圧を制御する。
【０００３】
【発明が解決しようとする課題】
上記（１）及び（２）の回路においては、ＣＭＯＳの消費電力が一定値になるため、低消費電力にできない。また、付加回路も大規模になる。例えば、（１）においては、遅延時間検出回路及び加熱セルが追加になる。また、（２）においては、動作回路に対して相補的に動作するダミー回路が追加になる。
（３）の回路においては、電源電圧発生回路の電位降下を補うため、回路全体の電源電圧が大きくなり、消費電力が増加する。
また、（１）〜（３）いずれの方法も、一定の遅延時間を保つことは可能であるが、１００ｐｓ／ゲートとか２００ｐｓ／ゲートなどのゲート当たりの遅延時間をコントロールするには、別の手段が必要である。
例えば、（３）の電源電圧による遅延時間の変化は、あまり大きくないため、素子のばらつきによる遅延時間の差と、動作周波数の変化にともなう温度変化による遅延時間の差を含めて、遅延時間を一定に保つために、ＣＭＯＳゲートの出力端の容量を変化させて遅延時間を変更する方法など、複数の遅延時間制御手段を併用する必要があり、回路規模が大きくなる。
本発明は、ＣＭＯＳゲートの遅延時間を一定に保つ回路において、簡単な付加回路で、なおかつ消費電力が小さく、正確な遅延時間信号を得ることができる遅延時間制御回路を実現することを目的とする。
【０００４】
【課題を解決するための手段】
上記目的を達成するために本発明の遅延時間制御回路は次のように構成している。
つまり、一定の周期のパルスを入力し遅延セルを直列に接続した遅延回路のうち前端遅延回路Ａ１１及び後端遅延回路Ｂ１２を設け、遅延回路Ａ１１によって発生するパルスＡによってリセットされ、遅延回路Ｂ１２によって発生するパルスＢによってセットされるフリップフロップで成る遅延時間／デューティー変換回路１４を設け、デューティーを電圧レベル信号に変換する積分器１５を設け、デューティーが一定になるよう遅延回路の遅延時間を制御する遅延時間制御部１６を設け、遅延時間の設定値を調整する遅延時間設定電圧ＤＡＣ１７を設け、遅延時間制御部１６の遅延制御電圧から、もう一方の遅延制御電圧を発生する論理しきい値電圧制御回路１８を設け、遅延制御電圧で遅延時間を制御されるＩＣ内の一般回路である論理回路１３を設けている。
【０００５】
また、遅延時間制御部１６は、積分器１５の出力Ｖ１と遅延時間設定電圧ＤＡＣ１７の出力Ｖ２とを比較し、遅延時間を制御する電圧を発生する回路を設けている。
論理しきい値電圧制御回路１８は、電源ＶＤＤ及び電源ＶＳＳの中間値を発生する基準電圧発生回路１８１を設け、ＮＶｃｏｎｔとＰＶｃｏｎｔが対称的に電圧変動するように構成したしきい値発生回路１８３を設け、両電源の中間値を発生する基準電圧発生回路１８１の中間電圧と、ＮＶｃｏｎｔとＰＶｃｏｎｔで制御されるしきい値発生回路１８３の中間電圧と、を入力とし、ＰＶｃｏｎｔを発生するしきい値電圧制御回路１８２を設けている。
【０００６】
遅延時間／デューティー変換回路２４は、クロック信号をパルス発生器２０を介して入力し、遅延セルを直列に接続した可変遅延回路Ａ２１を設け、上記可変遅延回路Ａ２１の入力信号をリセット端子に入力し、出力信号をセット端子に入力したフリップフロップで構成する。
あるいは、遅延時間／デューティー変換回路として、遅延セルを直列に接続して、出力を反転して入力に接続したリングオシレータを構成する可変遅延回路Ｂ３１を設け、上記可変遅延回路Ｂ３１の出力をトリガとして一定幅のパルスを発生し、出力を積分器１５に入力する固定パルス発生器３２を設けている。
【０００７】
【作用】
上記のように構成された遅延時間制御回路においては、ＣＭＯＳゲートの遅延時間を一定に保つ回路を、簡単な付加回路で、なおかつ消費電力が小さく実現できる。また、正確な遅延時間信号を指定して得ることができる遅延時間制御回路を実現する作用がある。
【０００８】
【実施例】
図１に本発明の実施例のブロック図を示す。この回路は、一定の周期のパルスを入力し遅延する直列に接続された遅延回路のうち前端遅延回路Ａ１１及び後端遅延回路Ｂ１２と、遅延回路Ａ１１によって発生するパルスＡによってリセットされ、遅延回路Ｂ１２によって発生するパルスＢによってセットされるフリップフロップで成る遅延時間／デューティー変換回路１４と、デューティーを電圧レベル信号に変換する積分器１５と、デューティーが一定になるよう遅延回路の遅延時間を制御する遅延時間制御部１６と、遅延時間の設定値を調整する遅延時間設定電圧ＤＡＣ１７と、遅延時間制御部１６の遅延制御電圧ＮＶｃｏｎｔから、もう一方の遅延制御電圧ＰＶｃｏｎｔを発生する論理しきい値電圧制御回路１８と、遅延制御電圧で遅延時間を制御されるＩＣ内の一般回路である論理回路１３とで構成される。
【０００９】
図２（ａ）は、遅延回路Ａ１１、遅延回路Ｂ１２及び一般回路である論理回路１３に使用される回路のインバータ回路であり、その遅延時間はＱ３及びＱ４のゲート電圧ＰＶｃｏｎｔ及びＮＶｃｏｎｔによって制御される。
図２（ｂ）は、図２（ａ）のインバータ回路の動作波形を示す。Ｑ３及びＱ４は、ゲート電圧によって、抵抗値が可変となり、出力端ＯＵＴの浮遊容量との関係で遅延量も可変となり、ゲート電圧による遅延制御が可能となる。
【００１０】
図３は、図１に示した回路の動作を示す。遅延回路Ａ１１及び遅延回路Ｂ１２は、一定の周期をもったパルス入力を伝搬する縦続接続されたゲートの列であり、図２で示したようにゲート電圧ＰＶｃｏｎｔ及びＮＶｃｏｎｔにより遅延時間が制御される。
まず、遅延回路の先端にある遅延回路Ａ１１のＡ１信号及びＡ２信号により、パルス信号Ａが発生し、遅延回路の後端にある遅延回路Ｂ１２のＢ１信号及びＢ２信号により、パルス信号Ｂが発生する。
パルス信号Ａ及びパルス信号Ｂは、遅延時間／デューティー変換回路１４内でフリップフロップ（Ｆ／Ｆ）をリセット／セット制御し、出力Ｑを発生する。このとき、セット信号Ｂは、縦続されたゲート列の遅延時間によって、タイミングが前後する。
【００１１】
Ｆ／Ｆの出力Ｑは、積分器１５に入力され、出力Ｑの“１”及び“０”の時間の比率により変化する電圧Ｖ１に変換される。
図４に示すように、積分器１５の出力Ｖ１は遅延時間設定電圧ＤＡＣ１７の出力Ｖ２と比較し、遅延時間を制御する電圧ＮＶｃｏｎｔを発生する。
【００１２】
遅延時間制御部１６から出力された電圧ＮＶｃｏｎｔは、遅延回路及びその他の論理回路１３の立ち下がり時間を制御する他、ＮＶｃｏｎｔに対応する立ち上がり時間を制御する電圧ＰＶｃｏｎｔを発生するため、論理しきい値電圧制御回路１８に入力する。
【００１３】
図５に示すように、論理しきい値電圧制御回路１８内は、電源ＶＤＤ及び電源ＶＳＳの中間値を発生する基準電圧発生回路１８１、ＮＶｃｏｎｔとＰＶｃｏｎｔが対称的に電圧変動するように構成したしきい値発生回路１８３、両電源の中間値を発生する基準電圧発生回路１８１の中間電圧と、ＮＶｃｏｎｔとＰＶｃｏｎｔで制御されるしきい値発生回路１８３の中間電圧とを入力とし、ＰＶｃｏｎｔを発生するしきい値電圧制御回路１８２とで構成され、電圧ＰＶｃｏｎｔを発生する。
【００１４】
なお、以上の説明では、遅延時間制御部１６でＮＶｃｏｎｔを発生し、論理しきい値電圧制御回路１８でＰＶｃｏｎｔを発生しているが、逆に、遅延時間制御部１６でＰＶｃｏｎｔを発生し、論理しきい値電圧制御回路１８でＮＶｃｏｎｔを発生してもよい。
【００１５】
図６に本発明の別の実施例を示す。この回路においては、遅延時間／デューティー変換回路２４は、クロック信号をパルス発生器２０を介して入力し、遅延セルを直列に接続した可変遅延回路Ａ２１を設け、上記可変遅延回路Ａ２１の入力信号をリセット端子に入力し、出力信号をセット端子に入力したフリップフロップで構成する。
クロック信号は、ＰＶｃｏｎｔ及びＮＶｃｏｎｔによって遅延時間を制御できる遅延セルを縦列に接続した可変遅延回路Ａ２１の入力にパルス発生器２０を経由して接続される。可変遅延回路Ａ２１の入力と出力は、遅延時間／デューティー変換回路２４のセットリセットフリップフロップのリセット入力及びセット入力に接続される。このフリップフロップのＱ出力信号は、可変遅延回路Ａ２１をパルスが通過する時間だけ“Ｌ”の論理を保持し、クロック信号と等しい周期をもった繰り返し信号となる。すなわち、可変遅延回路Ａ２１の遅延時間に応じてデューティーサイクルが変化する信号となる。
【００１６】
図７に本発明の更に別の実施例を示す。この回路においては、遅延時間／デューティー変換回路として、遅延セルを直列に接続して、出力を反転して入力に接続したリングオシレータを構成する可変遅延回路Ｂ３１を設け、上記可変遅延回路Ｂ３１の出力をトリガとして一定幅のパルスを発生し、出力を積分器１５に入力する固定パルス発生器３２を設けている。
このリングオシレータの発振周期は、可変遅延回路Ｂ３１の遅延時間の２倍に相当する。この発振出力を立ち上がりないし立ち下がりで動作するパルス幅が一定の固定パルス発生器３２に入力することで、パルス幅が一定で周期が変化する信号Ｄが得られる。すなわち、可変遅延回路Ｂ３１の遅延時間に応じてデューティーサイクルが変化する信号となる。
この場合の可変遅延回路Ｂ３１の出力Ｃと固定パルス発生器３２の出力Ｄのタイミング関係を図８に示す。
【００１７】
【発明の効果】
本発明は、以上説明したように構成されているので、以下に記載されるような効果を奏する。
つまり、ＣＭＯＳゲートの遅延時間を一定に保つ回路を、簡単な付加回路で、なおかつ消費電力が小さく実現できる。また、正確な遅延時間信号を指定して得ることができる遅延時間制御回路を実現する効果がある。
【図面の簡単な説明】
【図１】本発明の回路ブロック図である。
【図２】本発明のインバータの基本回路図とタイミング図である。
【図３】本発明の回路のタイミング図である。
【図４】本発明の遅延時間制御部の一例を示す回路図である。
【図５】本発明の論理しきい値電圧制御回路の一例を示す回路図である。
【図６】本発明の別の実施例を示す回路ブロック図である。
【図７】本発明の更に別の実施例を示す回路ブロック図である。
【図８】図７で示す回路におけるタイミング図である。
【符号の説明】
１１    遅延回路Ａ
１２    遅延回路Ｂ
１３    論理回路
１４、２４    遅延時間／デューティー変換回路
１５    積分器
１６    遅延時間制御部
１７    遅延時間設定電圧ＤＡＣ
１８    論理しきい値電圧制御回路
２０    パルス発生器
２１    可変遅延回路Ａ
３１    可変遅延回路Ｂ
３２    固定パルス発生器
【図１】
0003703880.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003703880.tif 000008
【図８】
0003703880.tif 000009