(57)【特許請求の範囲】
【請求項１】
（ａ）少なくとも第１の入力ゲートと第２の入力ゲートと出力端を有する、少なくとも１つのニューロンＭＯＳＦＥＴと、
（ｂ）前記少なくとも１つのニューロンＭＯＳＦＥＴのそれぞれの第１の入力ゲートにそれぞれ接続された、少なくとも１つの光電変換素子と、
（ｃ）前記少なくとも１つのニューロンＭＯＳＦＥＴのそれぞれの第１の入力ゲートに対する閾値を変えるために、前記少なくとも１つのニューロンＭＯＳＦＥＴのそれぞれの第２の入力ゲートに接続されるバイアス発生回路と、
を備えた可変閾値２値化出力撮像装置。
【請求項２】
請求項１記載の撮像装置において、更に、撮像装置の出力端に前記少なくとも１つのニューロンＭＯＳＦＥＴのそれぞれの出力端を選択的に接続するためのシフトレジスタを備えていることを特徴とする可変閾値２値化出力撮像装置。
【請求項３】
前記光電変換素子は、マトリックス状に配列されていることを特徴とする請求項２記載の可変閾値２値化出力撮像装置。
【請求項４】
（ａ）少なくとも第１の入力ゲートと２つ以上の第２の入力ゲートと出力端を有する、複数のニューロンＭＯＳＦＥＴと
（ｂ）複数のニューロンＭＯＳＦＥＴのそれぞれに対応する複数の光電変換素子と、
（ｃ）各ニューロンＭＯＳＦＥＴは、それに対応する光電変換素子に接続される第１の入力ゲートと、前記複数の光電変換素子のうち異なる光電変換素子に接続される第２の入力ゲートを有しており、
（ｄ）平滑化出力端と、
（ｅ）前記複数のニューロンＭＯＳＦＥＴのそれぞれを撮像装置の平滑化出力端に選択的に接続するための、前記複数のニューロンＭＯＳＦＥＴのそれぞれの出力端に接続された第１のスイッチと、
を備えた平滑化出力撮像装置。
【請求項５】
請求項４記載の撮像装置において、更に、前記複数のニューロンＭＯＳＦＥＴのそれぞれの出力端を撮像装置の平滑化出力端に順次接続するための第１のスイッチを制御するトランジスタを備えていることを特徴とする平滑化出力撮像装置。
【請求項６】
前記光電変換素子は、マトリックス状に配列されていることを特徴とする請求項４記載の平滑化出力撮像装置。
【請求項７】
請求項４記載の撮像装置おいて、更に、
（ａ）前記複数の光電変換素子のそれぞれに接続される入力ゲートと出力端を有する複数のＭＯＳＦＥＴと、
（ｂ）画素出力端と、
（ｃ）前記複数のニューロンＭＯＳＦＥＴのそれぞれを撮像装置の前記画素出力端に選択的に接続するための、前記複数のニューロンＭＯＳＦＥＴのそれぞれの出力端に接続された第２のスイッチと、
を備えていることを特徴とする平滑化出力撮像装置。
【請求項８】
撮像装置の平滑化出力端に接続された第１の入力端と、撮像装置の画素出力端に接続された第２の入力端とを有し、平滑化出力と画素出力間の差に比例した信号を発生する比較器を備えていることを特徴とする請求項７記載の平滑化出力撮像装置。
【請求項９】
前記平滑化出力と前記画素出力との差信号の変化の状態により画像のエッジを検出する処理装置を備えていることを特徴とする請求項８記載の平滑化出力撮像装置。
【請求項１０】
前記光電変換素子は、マトリックス状に配列されていることを特徴とする請求項７記載の平滑化出力撮像装置。
【請求項１１】
前記シフトレジスタは、前記複数のＭＯＳＦＥＴのそれぞれの出力を撮像装置の画素出力端に順次接続するための前記第２のスイッチを制御するように構成されていることを特徴とする請求項７記載の平滑化出力撮像装置。
【請求項１２】
（ａ）少なくとも第１の入力ゲートと第２の入力ゲートと出力端とを有する少なくとも１つのニューロンＭＯＳＦＥＴと、前記少なくとも１つのニューロンＭＯＳＦＥＴのそれぞれの第１の入力ゲートに接続された少なくとも１つの光電変換素子と、前記少なくとも１つのニューロンＭＯＳＦＥＴのそれぞれの出力端を撮像装置の出力端に選択的に接続するためのシフトレジスタとを備えた撮像装置と、
（ｂ）撮像装置の出力端に接続された入力端と、前記少なくとも１つのニューロンＭＯＳＦＥＴの第２の入力ゲートに接続されたバイアス出力端とを有するバイアス発生回路であって、撮像装置の出力をモニターし、撮像装置の出力の低減に応じてバイアス出力を増大し、それにより前記少なくとも１つのニューロンＭＯＳＦＥＴのそれぞれの第１の入力ゲートに対する閾値を低下させるものと、
を備えている画像処理システム。
【請求項１３】
前記少なくとも１つの光電変換素子は、少なくとも１つのフォトダイオードを含んでいることを特徴とする請求項12記載の画像処理システム。
【請求項１４】
前記少なくとも１つの光電変換素子は、マトリックス状に配列されていることを特徴とする請求項12記載の画像処理システム。
【請求項１５】
（ａ）少なくとも第１の入力ゲートと２つ以上の第２の入力ゲートとバイアス入力ゲートと出力端を有する、複数のニューロンＭＯＳＦＥＴと、前記複数のニューロンＭＯＳＦＥＴのそれぞれに対応する複数の光電変換素子と、平滑化出力端と、前記複数のニューロンＭＯＳＦＥＴのそれぞれを撮像装置の平滑化出力端に選択的に接続するための前記複数のニューロンＭＯＳＦＥＴのそれぞれの出力端に接続された第１のスイッチとを備え、各ニューロンＭＯＳＦＥＴは、対応する光電変換素子に接続される第１の入力ゲートと、前記複数の光電変換素子のうち異なる光電変換素子に接続される第２の入力ゲートを有している撮像装置と、
（ｂ）撮像装置の平滑化出力端に接続された入力端と、前記複数のニューロンＭＯＳＦＥＴのバイアス入力ゲートに接続されたバイアス出力端とを有するバイアス発生回路であって、撮像装置の平滑化出力をモニターし、撮像装置の平滑化出力の低減に応じてバイアス出力を増大し、それにより前記複数のニューロンＭＯＳＦＥＴのそれぞれの閾値を低下させ、前記複数の光電変換素子へ投射される画像の不均一な照度を補償するものと、
を備えていることを特徴とする画像処理システム。
【請求項１６】
請求項15記載のシステムにおいて、更に、
（ａ）前記複数の光電変換素子のそれぞれに接続される入力ゲートと出力端とを有する複数のＭＯＳＦＥＴと、
（ｂ）画素出力端と、
（ｃ）前記複数のＭＯＳＦＥＴのそれぞれを撮像装置の前記画素出力端に選択的に接続するための、前記複数のＭＯＳＦＥＴのそれぞれの出力端に接続された第２のスイッチと、
を備えていることを特徴とする画像処理システム。
【請求項１７】
撮像装置の平滑化出力端に接続された第１の入力端と、撮像装置の画素出力端に接続された第２の入力端とを有し、平滑化出力と画素出力の間の差に比例した信号を発生する比較器を備えていることを特徴とする請求項16記載の画像処理システム。
【請求項１８】
前記平滑化出力と前記画素出力との差信号の変化の状態により画像のエッジを検出する処理装置を備えていることを特徴とする請求項17記載の画像処理システム。
【請求項１９】
前記複数の光電変換素子は、複数のフォトダイオードを含むことを特徴とする請求項15記載の画像処理システム。
【請求項２０】
前記複数の光電変換素子は、マトリックス状に配列されていることを特徴とする請求項15記載の画像処理システム。
【請求項２１】
１つ以上のニューロンＭＯＳＦＥＴを備え、各ニューロンＭＯＳＦＥＴは少なくとも２つの光電変換素子に接続された入力ゲートを有し、重み付け加算動作を行うように構成した撮像装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、画像入力装置に関する。
【０００２】
【従来の技術】
従来、固体撮像装置はよく知られており、例えば、ビデオカメラやファクシミリ機器等に用いられている。従来の撮像装置においては、画像処理は２段階、すなわち前処理及び後処理で行われる。
【０００３】
リアルタイムの画像前処理段階にしたがって、画像データは光電変換素子（例えば、フォトダイオード）から取り出され、フレームメモリに記憶される。画像データが一旦フレームメモリに記憶されると、画像データはエッジ検出又は画像平滑化のために処理される。画像の平滑化は、光電変換素子のデータからノイズを除去する処理である。エッジ検出は、入力画像のエッジを検出する処理である。固体撮像素子を用いた画像入力装置においては、画像データの取り出しは、一般にローカルマスクを用いて行われる。ローカルマスクは、例えば２×２の光電変換素子乃至９×９の光電変換素子の領域内の近傍処理を行う。この近傍処理は画像全域に対して行われ、画像前処理を完成させるためには、各光電変換素子のデータを繰り返しアクセスする必要がある。
【０００４】
光信号の非破壊読み出しの可能な光電変換素子は、また、エッジ検出や画像平滑化などの画像前処理に対して用いられている。電荷変調素子（ＣＭＤ）や静電誘導トランジスタ（ＳＩＴ）などの非破壊読み出し（ＮＤＲＯ）光電変換素子は、フレームメモリを必要としないので、簡単な回路を用いて画像の前処理を、より高速で行うことができる。特に、非破壊読み出し光電変換素子の電荷は、繰り返して読み出すことができるので、別個の記憶装置に画像データを記憶する必要がない。
【０００５】
【発明が解決しようとする課題】
しかしながら、特定の光電変換素子から平滑化出力を得るためには、数個の光電変換素子からのデータの重み付き平均が得られなければならないので、非破壊読み出し光電変換素子を用いた従来の画像処理装置は、例えば、乗算器や加算器を含む処理装置を、なお必要とする。かかる処理は、多大な計算量を必要とするので、システムの規模及びコストを増大させる。例えば、２×２ローカルマスクに対して重み付き平均を生成するためには、４つの乗算器と１つの加算器を必要とする。また３×３ローカルマスクに対しては、９個の乗算器を必要とする。
【０００６】
エッジ検出を提供するために、従来の回路は、各光電変換素子に対する光電変換素子データを、他の光電変換素子のいくつか又は全てからの光電変換素子データの平均（すなわち、平均化出力）と比較した。もし、差異が短い寸法で急激に変化するならば、エッジが検出される。かくして、エッジ検出は画像の平滑化よりも多くの処理を必要とする。
【０００７】
“スレッショルディング”と呼ばれる他の従来の前処理技術は、２値画像を形成するために用いられる。例えば、ファクシミリ機器においては、紙面上のポイントの有無を認識する場合に閾値を変えることが、しばしば要求される。かかる可変閾値は、例えば、文書が均一な背景（すなわち、白色紙に対する青色紙）をもっている場合に、必要である。従来のシステムにおいては、可変閾値は、先に記憶された光電変換素子データに基づいて、導出されていた。かかるシステムは、この先に記憶された光電変換素子データを解析し、そして文書上の背景レベルを補償するために新たな閾値を提供するための、追加の処理装置を必要とした。
【０００８】
例えば、従来、各光電変換素子の電荷をＡ／Ｄ変換器を用いてディジタル値に変換し、全ての光電変換素子からのディジタルデータをフレームメモリに記憶することが知られている。正しい閾値（撮像装置が本文と背景とを区別するポイント）が、電荷レベルの関数として光電変換素子の数を示すグラフ（ヒストグラム）を用いることによってセットされることが知られている。いくつかのアルゴリズムが、かかるヒストグラムに基づく閾値の決定のために開発されて来たが、これらの方法は大量の計算操作を必要とする。
【０００９】
更に、ある場合においては、文書の異なる部分が異なる背景レベルをもっている。文書におけるかかる汚れやシェーディングを補償するため、従来のシステムは、複数のヒストグラムから上記の方法でいくつかの部分的な閾値を算出した。したがって、処理の複雑さ及びコストを更に増大させている。
【００１０】
したがって、固体撮像装置において、従来技術の上記問題点を解消しながら信号処理を行う必要がある。
【００１１】
【課題を解決するための手段及び作用】
本発明によれば、ニューロン金属−酸化物−半導体電界効果型トランジスタ（ニューロンＭＯＳＦＥＴ）が、従来の装置よりも少ない構成部材を用いた画像処理装置を提供するために用いられている。
【００１２】
ニューロンＭＯＳＦＥＴは、フロ−ティングゲートに容量結合された複数の入力ゲートを有するＭＯＳＦＥＴである。ニューロンＭＯＳＦＥＴのオン及びオフ電圧は、入力ゲートにおける入力信号の重みつき加算値の関数であることが知られている。もし重みつき加算値が閾値Ｖthより大であるとニューロンＭＯＳＦＥＴはオンとなり、重みつき加算値が閾値Ｖthより小の場合はオフとなる。
【００１３】
本発明の第１実施例によれば、可変閾値２値化出力撮像装置が提供される。前述のように、可変閾値２値画像処理システムは従来公知であるが、そのシステムはＡ／Ｄ変換器，記憶装置及び文書の背景レベルを補償するための処理装置を必要とする。本発明の第１実施例は、Ａ／Ｄ変換器又は記憶装置を用いないで、この機能を提供する。
【００１４】
本発明の第１実施例によれば、複数の光電変換素子回路が、各光電変換素子回路の出力を出力ラインＶout に順次読み出す制御信号を発生するように動作するシフトレジスタの出力に接続されている。各光電変換素子回路は、各光電変換素子の電圧が前記可変閾値以上であるときは論理“１”を出力し、各光電変換素子の電圧が可変閾値以下のときは論理“０”を出力するための少なくとも１つのニューロンＭＯＳＦＥＴを備えている。光電変換素子回路は、更に、ニューロンＭＯＳＦＥＴの出力に接続された第１のスイッチ、シフトレジスタの出力及び出力ラインＶout を備えている。第１のスイッチは、シフトレジスタからの読み出し信号に対応して、ニューロンＭＯＳＦＥＴの出力を出力ラインＶout に接続する。各光電変換素子回路は、更に、その光電変換素子をリセットするための第２のスイッチを備えている。
【００１５】
各ニューロンＭＯＳＦＥＴは、少なくとも、各光電変換素子に接続された１つの第１の入力ゲートと、可変閾値を与えるＢＩＡＳ信号に接続された１つの第２の入力ゲートとを備えている。ＢＩＡＳ信号は、出力ラインＶout をモニターし、Ｖout の低下に応じてＢＩＡＳ信号を増大させるＢＩＡＳ発生回路に接続されている。ＢＩＡＳ信号の増大は、可変閾値を低下させ、それにより文書のシェーディングを補償する。
【００１６】
本発明の第２実施例によれば、平滑化出力撮像装置が提供される。撮像装置から各光電変換素子の出力を読み出し、それから平滑化画像を得るために、上記光電変換素子データを操作することによって平滑化出力撮像装置を実現することは、従来公知である。
【００１７】
しかしながら、本発明に係る平滑化出力撮像装置によれば、平滑化出力は撮像装置から直接発生し、それにより従来の撮像システムの、多大な計算量を必要とする処理を排除する。同数（Ｎ）の光電変換素子（Ｐ1 〜ＰN ）及びニューロンＭＯＳＦＥＴ（Ｍ1 〜ＭN ）が用いられている。各ニューロンＭＯＳＦＥＴは、（２ａ＋１）の入力ゲート（Ｍｎk ）を備えている。ここで、−ａ≦ｋ≦ａ，（２ａ＋１）＜ｎである。ニューロンＭＯＳＦＥＴＭN に対して、入力ゲートＭｎk は光電変換素子ＰN+k に接続されている。各ニューロンＭＯＳＦＥＴの出力は、その入力ゲートに接続された（２ａ＋１）の光電変換素子の重み付き平均である。各入力ゲートに対応した重みは、入力ゲートの面積の関数である。ニューロンＭＯＳＦＥＴ出力は、シフトレジスタからの読み出し信号で駆動されるスイッチによって出力ライン〈Ｖout 〉に接続されている。シフトレジスタは各ニューロンＭＯＳＦＥＴの平滑化出力を出力ライン〈Ｖout 〉に順次読み出すように動作する。
【００１８】
本発明の第３実施例によれば、エッジ検出撮像装置が、ニューロンＭＯＳＦＥＴを用いて提供される。本発明の第３実施例によれば、平滑化出力〈Ｖout 〉が、本発明に係る平滑化出力撮像装置に関して先に述べたと同様な方法で得られる。更に従来のｎ−ＭＯＳＦＥＴが、各光電変換素子に画素出力Ｖout が得られるように接続されており、差Ｄ＝Ｖout −〈Ｖout 〉がモニターされる。差Ｄが小さな寸法（すなわち、わずかな画素間）で急激に変化したときは、必ずエッジが検出される。平滑化出力がニューロンＭＯＳＦＥＴから直接得られるので、簡単な差動増幅器が差Ｄを算出するのに用いることができ、それにより従来の多大な計算量を必要とする処理が排除される。
【００１９】
本発明の第４実施例によれば、第１実施例の可変閾値２値化出力撮像装置が、第２実施例の平滑化出力撮像装置及び第３実施例のエッジ検出撮像装置に結合される。この第４実施例によれば、文書における汚れあるいはシェーディング（すなわち、むらのある照度）がＡ／Ｄ変換器又は記憶装置を用いないで、補償される。この実施例によれば、第３実施例に関して前述したｎ−ＭＯＳＦＥＴが、２つの入力ゲートをもったニューロンＭＯＳＦＥＴで置き換えられている。各ニューロンＭＯＳＦＥＴの第１の入力ゲートは各光電変換素子に接続され、第２の入力ゲートは信号ＶBIAS2 に接続されている。信号ＶBIAS2 はＢＩＡＳ発生回路の出力に接続されている。ＢＩＡＳ発生回路は出力ライン〈Ｖout 〉をモニターし、Ｖout の低下に応じてＶBIAS2 を増大させる。ＶBIAS2 の増大は、可変閾値の低下をもたらし、それにより文書における汚れ及びシェーディングを補償する。このような方法で、本発明の第４実施例の撮像装置は、平滑化出力をモニターし光電変換素子に対する閾値を変化させることによって、汚れ及びシェーディングの補償を（第１実施例の背景レベル補正に加えて）提供する。
【００２０】
更に、第１，第２，第３及び第４実施例は、光電変換素子のリニアアレイについて説明しているが、光電変換素子は、例えば、次に説明するように、光電変換素子を駆動するための第２のシフトレジスタ及び制御回路を単に付加することによって、マトリクス状に構成することもできることは、明らかである。
【００２１】
【実施例】
まず、固体撮像素子を備えた画像入力装置における画像処理のための従来のシステムを、図１に示した従来の回路に基づいて説明する。かかるシステムは、例えば、平滑化出力撮像装置又はエッジ検出撮像装置を提供するために、適用することができる。この従来のシステムによれば、非破壊読み出し可能な光電変換素子が光電変換素子として用いられている。
【００２２】
画像入力装置50は、垂直走査回路51，水平走査回路52，リード線53−１〜53−４を介して垂直走査回路51と制御端子とが接続された非破壊読み出し可能な光電変換素子群54−11〜54−44を備えている。更に、前記光電変換素子群54−11〜54−44は、それらのソースラインを介して、水平選択スイッチ群56−１ａ，56−１ｂ，〜56−４ａ，56−４ｂに接続されている。水平選択スイッチ群56−１ａ，56−１ｂ，〜56−４ａ，56−４ｂは、リード線55−１，55−２，55−３，55−４を介して水平走査回路52に接続されている。スイッチングマトリックス回路58は、信号線57−１〜57−４を介して水平選択スイッチ群に接続され、信号出力線59−１〜59−４はスイッチングマトリックス回路58に接続されている。
【００２３】
垂直走査回路51は、リード線53−１〜53−４に対して垂直選択信号ΦG1〜ΦG4を、それぞれ発生する。水平走査回路52は、リード線55−１〜55−４に対して水平選択信号ΦS1〜ΦS4を、それぞれ発生する。説明を簡単にするために、この画像入力装置50は、画素は４×４マトリックス構成、ローカルマスクは２×２構成としている。光電変換素子54−11〜54−41，54−12〜54−42，54−13〜54−43，54−14〜54−44は、光電変換素子54−11の出力端子は水平選択スイッチ56−１ａを通してリード線57−１に接続され、また光電変換素子54−21の出力端子は水平選択スイッチ56−１ｂを通してリード線57−２に接続されるというように、交互にリード線57−１〜57−４に接続されている。同様に、第２列の光電変換素子54−12〜54−42は、リード線57−３及び57−４に接続され、第３列の光電変換素子54−13〜54−43は、リード線57−１及び57−２に接続され、第４列の光電変換素子54−14〜54−44は、リード線57−３及び57−４に接続される。
【００２４】
この画像入力装置50の動作を、図２を参照しながら説明する。図２は、垂直走査回路51から発生する垂直選択信号ΦG1〜ΦG4、及び水平走査回路52から発生する水平選択信号ΦS1〜ΦS4のタイミング図である。垂直選択信号ΦG1〜ΦG4において、パルス60は、光電変換素子54における蓄積電荷によって変調された（電圧又は電流のような）電気量を読み出すための読み出しパルスである。パルス61は、光電変換素子54の電荷を放出し、該光電変換素子54を初期状態にリセットするためのリセットパルスである。光電変換素子54は、リセットパルス61が印加されるまで、読み出しパルス60がそのゲートに印加されている間、繰り返して読み出すことができる。
【００２５】
読み出しパルス60及びリセットパルス61が印加されていない間は、光電変換素子は電荷を蓄積し続ける。この段階では、光電変換素子はオフしており、信号電流は流れない。
【００２６】
パルス62は、光電変換素子54−11〜54−44をリード線57−１〜57−４に接続するための水平選択スイッチ56−１ａ〜56−４ｂを駆動する水平選択パルスである。
【００２７】
図２を参照すると、読み出しパルス60は、時刻ｔ0 からｔ4 まで第１リード線53−１及び第２リード線53−２を選択するため、リード線53−１，53−２を駆動する。時刻ｔ1 において、水平選択パルス62がリード線55−１，55−２に印加され、それにより信号が、光電変換素子54−11からリード線57−１へ、光電変換素子54−21からリード線57−２へ、光電変換素子54−12からリード線57−３へ、光電変換素子54−22からリード線57−４へ、それぞれ出力される。スイッチングマトリックス回路58は、それぞれ、（左上の）光電変換素子54−11からの信号は信号出力線59−１に接続され、（左下の）光電変換素子54−21からの信号は信号出力線59−２に接続され、（右上の）光電変換素子54−12からの信号は信号出力線59−３に接続され、また（右下の）光電変換素子54−22からの信号は信号出力線59−４に接続されるように、リード線57に供給された（光電変換素子54からの）信号を信号出力線59に接続する。
【００２８】
したがって時刻ｔ1 においては、リード線57−１と信号出力線59−１，リード線57−２と信号出力線59−２，リード線57−３と信号出力線59−３，及びリード線57−４と信号出力線59−４は、光電変換素子54−11から信号出力線59−１へ、光電変換素子54−21から信号出力線59−２へ、光電変換素子54−12から信号出力線59−３へ、及び光電変換素子54−22から信号出力線59−４へ、それぞれ信号を転送するために接続されている。
【００２９】
時刻ｔ2 においては、水平選択パルス62はリード線55−２，55−３に印加され、光電変換素子54−12，54−22，54−13，54−23からの信号が、出力線59−１，59−２，59−３，59−４にそれぞれ出力される。
【００３０】
時刻ｔ3 においては、水平選択パルス62はリード線55−３，55−４に印加され、光電変換素子54−13，54−23，54−14，54−24からの信号が、出力線59−１，59−２，59−３，59−４にそれぞれ出力される。これは第１の水平走査を完了させ、光電変換素子54−11〜54−24は、２×２のローカルマスクを用いて走査されたことになる。
【００３１】
時刻ｔ4 においては、第１の水平走査の完了後、リセットパルス61が第１ラインの光電変換素子54−11，54−12，54−13，54−14をリセットするために、リード線53−１に印加される。
【００３２】
第２，第３及び第４の水平走査が同様に行われ、４×４マトリックス構成の全ての光電変換素子が２×２のローカルマスクで走査される。
【００３３】
図１に示した回路は、スイッチングマトリックス回路からの出力データを操作することによってエッジ検出又は画像平滑化を行うのに、用いることができる。例えば、画像平滑化を行うためには、各光電変換素子の出力が、平滑化画像を形成するために、周囲の光電変換素子の出力で平均化される。エッジ検出機能を実現するには、各光電変換素子出力が、他の光電変換素子のいくつかあるいは全ての平均と比較され、差Ｄが各光電変換素子に対して算出される。差Ｄが短い寸法（すなわち、光電変換素子54−11から54−13までの距離）に対して極端に変化した場合は、エッジが検出される。
【００３４】
図３（Ａ）は、従来のニューロンＭＯＳＦＥＴの基本構成を示し、図３（Ｂ）は、図３（Ａ）に示したニューロンＭＯＳＦＥＴの等価回路の端子電圧と容量結合係数との間の関係を示している。ニューロンＭＯＳＦＥＴは、フローティングゲートＧf に容量結合されている複数の入力ゲートＧ1 〜Ｇn を備えている。フローティングゲートＧf における電荷ＱF は、［数１］のように表される。
【００３５】
【数１】
0003709213.tif 000002
ここでＱ0 ＝Ｃ0 （ΦF −Ｖ0 ），Ｑi ＝Ｃi （Ｖi −ΦF ），Ｖ0 はｐ−基板電位である。
【００３６】
フローティングゲートの電位ΦF は、［数２］のように決定される。
【００３７】
【数２】
0003709213.tif 000003
ここでＶ0 ＝０，ＱF ＝０とし、更に［数３］の関係を用いると、ΦF は［数４］のように表される。
【００３８】
【数３】
0003709213.tif 000004
【００３９】
【数４】
0003709213.tif 000005
【００４０】
ΦF は、入力ゲートＧ1 〜Ｇn における全ての入力信号の重み付き平均である。ΦF が閾値電圧Ｖthより大なる場合は、ニューロンＭＯＳＦＥＴはオンとなる。
【００４１】
本発明の第１実施例によれば、可変閾値２値化出力撮像装置が提供される。通常の画像（例えばカラー画像）の２値化画像を得るために、該通常画像は、対応するフォトダイオードによって吸収される光量によって、対象の存在（“１”），欠如（“０”）を決定するために閾値と比較される。
【００４２】
図４（Ａ），（Ｂ）を参照して、関数ｆ（ｘ）は、例えば、光源200 で露光されたフォトダイオード100 によって吸収される電荷（Ｙ）を表しており、対象物300 は光源200 とフォトダイオードアレイ100 との間に配置されている。通常、単一の固定状態の閾値“ｔ”が用意される。フォトダイオード100 が“ｔ”以上の値にチャージされている場合には、２値の“１”が記録される。かかるシステムの欠点は、全ての画像が同じ背景レベルをもっていないことである。したがって、アナログデータからメモリに記録されるディジタル変換データ（２n ビット）を発生させるヒストグラムから閾値を決定することが、知られている。各フォトダイオードのアナログ電荷がディジタル化され、メモリに記録される。複数のディジタル化可能な電荷の各々に対して、かかる電荷を含んでいるフォトダイオード数を示すヒストグラムが生成される。かかるヒストグラムを用いることによって、閾値を決定するのに利用することが可能ないくつかのアルゴリズムがある。しかしながら、かかる技術は、閾値が全ての文書に対して固定されているために、図５（右側）に示すように、文書の異なる部分が異なるシェーディングをもっている場合は、役立たない。なお、図５において、下側がオリジナル画像で上側は処理画像である。このような場合には、従来の技術は、このようなタイプのシェーディングを補償するために、上述のように、部分的な閾値を引き出している。両方の従来技術の欠点は、画像がＡ／Ｄ変換された後に閾値が導出されなければならないことである。
【００４３】
本発明に係る可変閾値２値化出力撮像装置によれば、従来技術の前記欠点は、出力信号の振幅に基づいて繰り返して閾値を変化させるＢＩＡＳ発生回路を用いてリアルタイムで閾値を決定する回路を用いることによって、解消される。
【００４４】
図６を参照して、複数のフォトダイオード１（１−１，１−２，１−３，・・・・・）がアレイ状に配置されている。各フォトダイオード１のアノードは、リセットトランジスタとして機能する各ｐ−ＭＯＳＦＥＴ２（２−１，・・・２−５）のソースに接続され、また各ニューロンＭＯＳＦＥＴ４（４−１，・・・４−５）の第１の入力ゲートに接続されている。各ｐ−ＭＯＳＦＥＴ２のドレインは、ライン８を介してリセット電圧ＶRSに接続されている。各フォトダイオード１のカソードは、正電源７に接続されている。各ニューロンＭＯＳＦＥＴ４のソースは、接地されている。各ニューロンＭＯＳＦＥＴ４の第２入力ゲートは、ライン９を介してＢＩＡＳ１に接続されている。各ニューロンＭＯＳＦＥＴ４のドレインは、各負荷トランジスタ（ｐ−ＭＯＳＦＥＴ５−１，・・・５−５）のドレイン、及び複数のスイッチ（選択トランジスタ６−１，・・・６−５）のドレインに接続されている。各選択トランジスタ６のソースは、出力線13（Ｖ0ut ）に接続されている。正電圧ＶDDは、各ｐ−ＭＯＳＦＥＴ５のソースにライン11を介して供給されており、各ｐ−ＭＯＳＦＥＴ５のゲートは、ライン10を介してＢＩＡＳ２に接続されている。ＢＩＡＳ２は、ｐ−ＭＯＳＦＥＴ５が能動負荷として動作するように十分な電圧にセットされている。ＶDD，ｐ−ＭＯＳＦＥＴ５及びニューロンＭＯＳＦＥＴ４はインバータを構成している。各選択トランジスタ６のゲートは、シフトレジスタ12に接続され、またインバータ３（３−１，・・・３−５）を介して各リセットトランジスタ２のゲートに接続されている。
【００４５】
シフトレジスタ12は６つの出力（ＲＤ1 ，ＲＤ2 ＲＳ1 ，ＲＤ3 ＲＳ2 ，ＲＤ4 ＲＳ3 ，ＲＤ5 ＲＳ4 ，ＲＳ5 ）をもち、正パルスが同時に各出力端に現れないように、各出力端に正パルスを順次発生するように動作する。ＲＤ1 が印加されると、次に述べるように、フォトダイオード１−１に蓄積された電荷及び信号ＢＩＡＳ１の関数であるニューロンＭＯＳＦＥＴ４−１の出力が、出力線13に現れる。ＲＤ2 ＲＳ1 が印加されると、ニューロンＭＯＳＦＥＴ４−２の出力が出力線13に供給される。更に、リセットパルス（この場合はＲＤ2 ＲＳ1 ）がｐ−ＭＯＳＦＥＴ２−１のゲートに印加され、フォトダイオード１−１がリセットされる。フォトダイオード１−１がリセットされると、蓄積電荷は放出され、フォトダイオード電圧は初期値ＶRSにセットされる。これに対して、フォトダイオードが“読み出し”の場合は、蓄積電荷は変化しない。ＲＤ3 ＲＳ2 が印加されると、ニューロンＭＯＳＦＥＴ４−３は読み出され、フォトダイオード１−２はリセットされる。ＲＤ4 ＲＳ3 が印加されると、ニューロンＭＯＳＦＥＴ４−４は読み出され、フォトダイオード１−３はリセットされ、以下同様に動作する。
【００４６】
図７は露光とフォトダイオード電圧ＶPDとの関係、及び露光と出力Ｖ0ut との関係を示す図であるが、この図からわかるように、ＢＩＡＳ１の値を変えることによって、ニューロンＭＯＳＦＥＴ４がスイッチオン／オフする閾値が変化し、それにより可変閾値２値化出力撮像装置が提供される。ＢＩＡＳ発生回路（図示せず）は、出力信号Ｖ0ut をモニターし、バイアス電圧ＢＩＡＳ１を発生するために用いることができ、それにより露光の所望閾値がセットされる。ＢＩＡＳ１が増大すると、ニューロンＭＯＳＦＥＴの閾値は低下し、画像のシェーディングが補償される。ＢＩＡＳ発生回路は、図14に関して、後で更に十分に説明される。
【００４７】
図８は、本発明に係る平滑化出力撮像装置を示す。平滑化出力撮像装置は、平滑なあるいはノイズのない画像を提供するために用いられる。これは、例えば、ガウスフィルタを用いてデータをフィルタリングすることにより達成される。例えば、従来の平滑化出力撮像装置は、図１に示した回路を用いて実現することができる。光電変換素子の出力が、一旦スイッチングマトリックス回路58を通して、オフチップハードウェア（図示せず）に読み出されると、平滑化出力が生成されるように操作されることができる。
【００４８】
平滑化出力値を得るために、４つの光電変換素子の仮想中心素子の平滑化値として、光電変換素子54−11，54−12，54−21，54−22からの出力値の重み付き平均を取る。重み付き平均を得るために用いられる、選択される重み及び光電変換素子の数は、フィルタの特性によって決定される。この従来の方法の一つの欠点は、重み付き平均を算出するための乗算器及び加算器を含むオフチップのハードウェアを必要とすることである。この形式の処理は、常に、かかる方法を極めて高価なものにする。
【００４９】
本発明に係る平滑化出力撮像装置によれば、平滑化出力は撮像装置から直接得られ、それにより従来必要としていたオフチップのハードウェアを不要とする。本発明によれば、ニューロンＭＯＳＦＥＴが、フォトダイオードの読み出しと同時に平滑化出力を出力するのに用いられる。図８に示すように、フォトダイオード20n に対するニューロンＭＯＳＦＥＴ21n は、フォトダイオード21n-2 ，21n-1 ，21n ，21n+1 ，21n+2 に接続される入力ゲートを備えている。後で更に十分に説明するように、ニューロンＭＯＳＦＥＴ21n の出力端は、フォトダイオード20n-2 〜20n+2 の各出力の重み付き平均を形成する、フォトダイオード21n に対応する平滑化出力を出力する。
【００５０】
複数のフォトダイオード20n がアレイ状に配列されている。フォトダイオード20n は、図６について説明したように、リセットパルスが印加されると、リセットトランジスタ（図示せず）によってリセットされる。同数のフォトダイオード20n 及びニューロンＭＯＳＦＥＴ21n を備えている。各ニューロンＭＯＳＦＥＴ21n は５つの入力ゲートを備えている。ニューロンＭＯＳＦＥＴ21n において、図８に示すように、入力ゲートの１つはフォトダイオード20n に接続されており、他の４つの入力ゲートはフォトダイオード20n-2 ，20n-1 ，20n+1 ，20n+2 に、それぞれ接続されている。各入力ゲートの面積は、平滑化のための所望のフィルタ特性をもつよう選択される。例えば、ガウスフィルタを得るためには、入力ゲートの面積比は図９（Ａ）に示すように決定される。また角形フィルタを得るためには、入力ゲートの面積比は図９（Ｂ）に示すように決定される。図８は、ガウスフィルタ特性をもつニューロンＭＯＳＦＥＴを示している。
【００５１】
ニューロンＭＯＳＦＥＴ21n のドレインは正電圧ＶDD22へ接続されており、ニューロンＭＯＳＦＥＴ21n のソースは選択スイッチ23n のドレインに接続されている。選択スイッチ23n のソースは、ビデオラインを介して負荷抵抗ＲL 24及び出力端ＶOUT に接続されている。負荷抵抗ＲL 24の他端は接地されている。選択スイッチ23n の各ゲートはシフトレジスタ25に接続されている。各ニューロンＭＯＳＦＥＴ21n は、選択スイッチ23n を介して負荷抵抗ＲL 24と共にソースホロワを形成している。選択スイッチ23n がシフトレジスタ25からのパルスを印加することによってターンオンすると、出力電圧〈Ｖout 〉は、〔数５〕で表される。
【００５２】
【数５】
0003709213.tif 000006
ここで、Ａv * ，ＶTH* ，Φ（ｎ）は、それぞれ電圧ゲイン、ソースホロワの閾値電圧及びニューロンＭＯＳＦＥＴ21n のフローティングゲート電位である。ニューロンＭＯＳＦＥＴのフローティングゲートの電位Φ（ｎ）は、〔数６〕で表される。
【００５３】
【数６】
0003709213.tif 000007
ここで、ｈ（ｋ）は図９に示した入力ゲート面積に比例するフィルタの応答関数であり、ＶPD（ｎ）は位置ｎにおけるフォトダイオードの電圧である。
【００５４】
図８において、シフトレジスタ25は各選択スイッチ23n を連続的に駆動し、各フォトダイオード20n に対応する。前記〔数５〕及び〔数６〕で規定された平滑化出力が出力端ＶOUT に現れる。
【００５５】
図10は、本発明による入力画像のエッジ検出機能を実現する回路の一部を示す図である。図10は、単一のフォトダイオード、単一のニューロンＭＯＳＦＥＴ等のみを示しているが、全体の回路はｎ個のフォトダイオードアレイ、ｎ個のニューロンＭＯＳＦＥＴ等を含むことを理解すべきである。図10に示した回路によれば、フォトダイオード26n に対する平滑化出力〈Ｖout 〉は、実質的に図８に示したものと同様な方法で、ニューロンＭＯＳＦＥＴ28n によって与えられる。更に、ｎ−ＭＯＳＦＥＴ34n は、従来の固定閾値画素出力Ｖout を出力する。Ｖout −〈Ｖout 〉が短い寸法（すなわち、２つあるいは３つのフォトダイオード）で急激に変化する位置で、エッジが検出される。
【００５６】
回路は次に述べるように構成されている。フォトダイオード26n のアノードは、ｐ−ＭＯＳＦＥＴ27n のソース、ＭＯＳＦＥＴ34n のゲート及びニューロンＭＯＳＦＥＴ28n の６つの入力ゲートの１つに接続されている。
【００５７】
ｐ−ＭＯＳＦＥＴ27n のドレインはＶRSに接続されており、ｐ−ＭＯＳＦＥＴ27n のゲートはリセットパルスライン39に接続されている。パルスがライン39に印加されると、フォトダイオード26n はリセットされる。
【００５８】
フォトダイオード26n のカソードは正電源Ｖk に接続されている。ニューロンＭＯＳＦＥＴ28n のドレインは、ライン29を介して正電圧ＶDDとＭＯＳＦＥＴ34n のドレインに接続されている。ＭＯＳＦＥＴ34n のソースは選択スイッチ30n のドレインに接続されている。選択スイッチ30n のソースはライン32を介して負荷抵抗ＲL 31に接続されている。負荷抵抗ＲL 31の他端は接地されている。ニューロンＭＯＳＦＥＴ28n のソースは選択スイッチ35n のドレインに接続されている。選択スイッチ35n のソースはライン37を介して負荷抵抗ＲL 36に接続されている。負荷抵抗ＲL 36の他端は接地されている。選択スイッチ30n ，35n の各ゲートはシフトレジスタ38に接続されている。
【００５９】
ニューロンＭＯＳＦＥＴ28n の残り入力ゲートのうち４つは、図８に示したと同様な方法で、周辺のフォトダイオード（図示せず）に接続される。ニューロンＭＯＳＦＥＴ28n の残り入力ゲートはライン33を介してＶBIASに接続される。
【００６０】
ニューロンＭＯＳＦＥＴ28n 及び負荷抵抗36は、選択スイッチ35n を通してソースホロワを構成しており、更に、ＭＯＳＦＥＴ34n 及び負荷抵抗31は、選択スイッチ30n を通してソースホロワを構成している。正電圧ＶDDはドレイン電圧として機能し、ＶBIASは図６について述べた閾値制御バイアスとして機能する。
【００６１】
平滑化出力〈Ｖout 〉及び画素出力Ｖout は、それぞれ〔数７〕，〔数８〕で表される。
【００６２】
【数７】
0003709213.tif 000008
【００６３】
【数８】
0003709213.tif 000009
ここで、Ａv は、ＭＯＳＦＥＴ34n と選択スイッチ30n を介した負荷抵抗ＲL 31とで形成されるソースホロワの電圧ゲインであり、ＶTHは、前記ソースホロワの閾値電圧である。
【００６４】
図11は、図10に示した回路がエッジを検出する態様を説明する図である。図11に示すように、Ｖout −〈Ｖout 〉が画像のエッジで急激に変化する。したがって、Ｖout −〈Ｖout 〉をモニターし、Ｖout −〈Ｖout 〉が短い寸法において急激に変化したとき、エッジを宣言することによって、画像のエッジ検出が行われる。Ａv * とＡv の差又はＶTHとＶTH* との差は、Ｖout 及び〈Ｖout 〉に対するソースホロワ特性を不平衡にし、それによりエッジ検出の正確さを悪化させるので、Ａv * ＝Ａv ，ＶTH* ＝ＶTHにセットするのが好ましい。
【００６５】
図12は、平滑化出力を生成する可変閾値２値化出力撮像装置を示す。この平滑化出力は、図13に示すような画像背景のシェーディング又は汚れをモニターするために用いられる。撮像装置の構成は、図10におけるＭＯＳＦＥＴ34n が２つの入力ゲートをもつニューロンＭＯＳＦＥＴ40n に置き換えられている点を除いて、図10に示されている撮像装置と同じである。ニューロンＭＯＳＦＥＴ40n のソースは接地され、負荷抵抗31の一端はＶDDに接続される。入力ゲートの１つはＶBIAS2 に接続され、他の入力ゲートはフォトダイオード26n アノード及びｐ−ＭＯＳＦＥＴ27n のソースに接続されている。ニューロンＭＯＳＦＥＴ40n のソースは接地され、ドレインは選択スイッチ30n のソースに接続されている。選択スイッチ30n のドレインは負荷抵抗ＲL 31に接続されている。負荷抵抗31の他端はインバータを形成するようにＶDDに接続される。ＶBIASは新たな符号ＶBIAS1 に付け直されている。リセットパルスΦRSはリセットトランジスタ27n のゲートに印加するパルスである。図６について先に説明したように、ＶBIAS2 を変化させることによって、特定のフォトダイオード26における電荷がニューロンＭＯＳＦＥＴ40n をターンオンさせる閾値を、画像の部分的なシェーディングに応じて調整することができる。
【００６６】
図14は、図12に示した撮像装置に結合されるシステムを示し、図15は、図14に示したシステムにおけるパルス信号ΦRS，ΦST，〈Ｖout 〉，ＶBIAS2 ，Ｖout の反転信号／Ｖout ，及びＶout ′の反転信号／Ｖout ′のタイミングチャートである。このシステムは、撮像装置41，バイアス発生回路42、及びクロック発生回路44を備えている。バイアス発生回路42は撮像装置41へＶBIAS2 を出力し、撮像装置41から入力として〈Ｖout 〉を受ける。画素データは出力端ＶOUT で出力される。
【００６７】
このシステムの動作は次の通りである。リセットパルスΦRSがフォトダイオード26をリセットするためにクロック発生回路44からリセットトランジスタ27に印加される。フォトダイオード26に電荷を蓄積するための十分な時間［積分期間（１）］が経過した後、選択スイッチ30，35のそれぞれに選択パルスを順次供給するため、ΦSTがクロック発生回路44からシフトレジスタ38に印加される。その結果、図15に示すような平滑化出力“Ａ”が出力〈Ｖout 〉に現れる。文書上の文字が一様に分布しているものとすると、文書上にシェーディング又は汚れがないときは、平滑化出力は一定値を示すであろう。バイアス発生回路42は、出力“Ａ”における出力信号〈Ｖout 〉のどんな低減でも検出する。そして、積分期間（２）後、ΦSTがクロック発生回路44からシフトレジスタ38に再び印加され、図15において“Ｂ”で示すように、出力〈Ｖout 〉のエンベロープのミラー画像であるＶBIAS2 信号が発生する。かくして、ニューロンＭＯＳＦＥＴ40の入力ゲートに加えられるＶBIAS2 の値は増大し、露光に対する閾値が、画像の汚れ又はシェーディングによるフォトダイオード電位の低下を補正するために低減される。図15において、／Ｖout （Ｄ）は補正された出力であり、／Ｖout ′（Ｃ）は補正されていない出力である（ＶBIAS2 が出力されていない。）
【００６８】
図14の回路によれば、バイアス発生回路42はフィードパックループで動作する。バイアス発生回路42は“Ｂ”領域でＶBIAS2 を発生するために、“Ａ”領域で〈Ｖout 〉を読み取る。したがって、本発明によれば、図６，８，10及び12に示した撮像装置は、通常の（信号がアクセスされる時は必ずリセットされる）ＣＣＤ撮像装置というよりも、（蓄積電荷を保持しながら繰り返しアクセスすることができる）非破壊読み出し可能な撮像装置である。非破壊読み出し可能な撮像装置を用いることにより、フォトダイオードは図15における最初のΦSTの後に電荷を再蓄積する必要がないので、全体の積分期間（２）は低減される。
【００６９】
図16は、画像のエッジ検出機能をもつエリアイメージセンサ（２次元撮像装置）を示している。この撮像装置は、Ｍ本の選択線をもつ垂直走査回路45，Ｎ本の選択線をもつ水平走査回路46，非破壊読み出し可能な光電変換素子61i,j からなる画素アレイ61，スイッチアレイ−Ａ48，ニューロンＭＯＳＦＥＴアレイ28及びスイッチアレイ−Ｂ49を備えている。
【００７０】
画素アレイ61はＭ×Ｎ画素からなる。各光電変換素子61i,j は、垂直選択パルスΦVi（ｉ＝１〜Ｍ）を伝達する垂直選択線60と、垂直信号線62j ，63j ，64j （ｊ＝１〜Ｎ）に接続されている。各ニューロンＭＯＳＦＥＴにおける３×３ローカルマスク動作を実行するために、行方向の光電変換素子61i,j は、図１及び図２の先行技術に示したと同様な方法で、垂直走査回路45によって３回アクセスされる。したがって、光電変換素子は非破壊読み出し可能な特性をもつものでなければならない。各光電変換素子は、その負荷キャパシタで露光に対応した電圧信号を生成する。各垂直信号線62j ，63j ，64j は、図16に示すように、交互の光電変換素子の出力ノードに接続されている。
【００７１】
垂直信号線62j ，63j ，64j はスイッチアレイ−Ａ48に接続され、それらはスイッチアレイ−Ａ48において、信号線65j ，66j ，67j に選択的に接続され、更に信号線65j ，66j ，67j はニューロンＭＯＳＦＥＴアレイ28に並列的に接続されている。
【００７２】
ニューロンＭＯＳＦＥＴアレイ28は、後で述べるように、画像の平滑化を行う３×３ローカルマスク動作を実行する。ニューロンＭＯＳＦＥＴアレイ28は、画素出力68j 及び平滑化出力69j を、スイッチアレイ−Ｂ49に並列的に出力する。
【００７３】
スイッチアレイ−Ｂ49は、水平走査回路46からライン70j を介しての水平選択パルスΦsjの印加に応じて、出力ライン71に画素出力Ｖout 及び出力ライン72に平滑化出力〈Ｖout 〉を出力する。スイッチアレイ−Ｂ49は、マルチプレクサ（例えば、並列−直列コンバータ）として動作する。これらの２つの出力信号は、図11に示されている方法で、画像のエッジ検出を得るために用いられる。
【００７４】
水平走査回路46はスタートパルスΦHST の印加により駆動される。ΦHST の印加により、パルスがシフトレジスタの各出力ライン70j に順次現れる。
【００７５】
ニューロンＭＯＳＦＥＴアレイ28及びスイッチアレイ−Ｂ49の回路構成は図17に示される。ニューロンＭＯＳＦＥＴ28j は９個の入力ゲートを備えている。図18は、３×３ローカルマスクを実行するに当たって図17のニューロンＭＯＳＦＥＴの入力ゲートに適用される重みを示している。図17において、ニューロンＭＯＳＦＥＴ28j の９個の入力ゲートは、信号線65j-1 ，65j ，65j+1 ，66j-1 ，66j ，66j+1 ，67j-1 ，67j ，67j+1 に接続される。図18に示されているフィルタ動作を達成するために、信号線66j に接続される入力ゲートの面積は、他の８つの入力ゲートより８倍大きく形成されている。３×３画素データは、図８に示されている方法と同様にして平均化される。ｎ−ＭＯＳＦＥＴ34j は、図10におけるｎ−ＭＯＳＦＥＴ34n に対応する。この実施例において、ニューロンＭＯＳＦＥＴ28j のフローティングゲートは、各水平ブランキング期間ＨBL（図20）の間、リセットパルスΦRFG により駆動されるＭＯＳＦＥＴ73j を介して、電圧ＶRFG にリセットされる。
【００７６】
スイッチアレイ−Ａに対する回路は図19に示されている。この図は、光電変換素子61i （ｉ＝１〜Ｍ）の出力ノードが垂直信号線63j （ｊ＝１〜Ｎ）に接続され、制御パルスΦ0 が現れる場合を示している。スイッチアレイ−Ａを通して、垂直信号線62j ，63j ，64j 上の信号は、信号線65j ，66j ，67j に、それぞれ供給される。したがって、光電変換素子61i,j からの信号は、ニューロンＭＯＳＦＥＴ28j の最も大きい入力ゲートに供給され、近傍の光電変換素子からの信号は他の入力ゲートに供給される。制御パルスΦ- が現れると、光電変換素子61i-1,j からの信号は信号線66j に供給され、したがって、ニューロンＭＯＳＦＥＴ28j の最大入力ゲートに供給される。制御パルスΦ+ が現れると、光電変換素子61i+1,j からの信号が最大入力ゲートに供給される。
【００７７】
パルスタイミング図が図20に示される。制御パルスΦ- ，Φ0 ，Φ+ がニューロンＭＯＳＦＥＴの入力ゲートへの信号経路を制御する。ニューロンＭＯＳＦＥＴ28j の入力ゲート及びｎ−ＭＯＳＦＥＴ34j のゲートへ転送される電圧信号は保持され、それから水平選択パルスΦsjの印加によって順次読み出される。時系列画素データ及び平滑化データは出力ラインＶout 71及び〈Ｖout 〉72に、それぞれ現れる。Ｖout から〈Ｖout 〉を差し引くことによって、エッジ検出が入力画像に対して得られる。
【００７８】
以上の全ての実施例では、ｎチャネルニューロンＭＯＳＦＥＴ及びフローティングアノードを有するフォトダイオード（すなわち、フローティングノード電位は入射光により上昇する）を用いたものを示したが、本発明はこれに限定されるものではなく、例えば、ｐチャネルニューロンＭＯＳＦＥＴ及びフローティングカソード特性をもつフォトダイオードを用いることができる。また、受光素子としてフォトダイオードを用いて、本発明を説明したが、他の受光素子、例えば静電誘導トランジスタ（ＳＩＴ）や電荷変調素子（ＣＭＤ）も用いることもできる。また、図16を参照して説明したフローティングゲートリセット動作は、他の各実施例においても用いることができる。
【００７９】
【発明の効果】
以上実施例に基づいて説明したように、本発明によれば、メモリやオフチップの信号処理回路を必要としない、種々の画像処理機能をもつ撮像装置を容易に実現することができる。
【図面の簡単な説明】
【図１】従来の画像入力装置を示す回路構成図である。
【図２】図１に示した従来の画像入力装置における垂直選択信号ΦG1〜ΦG4及び水平選択信号Φs1〜Φs4のタイミングチャートである。
【図３】従来のニューロンＭＯＳＦＥＴの基本構成を示す図である。
【図４】文書の画像がフォトダイオードに記録される態様を示す図、閾値ｔと対比してフォトダイオードアレイｆ（ｘ）の電荷を示す図、及びフォトダイオードアレイｆ（ｘ）の２値化出力を示す図である。
【図５】均一な背景をもつオリジナル画像と汚れ又は濃淡むら（シェーディング）をもつオリジナル画像、並びに従来の方法で再生されたそれらの画像を示す図である。
【図６】本発明の第１実施例に係る可変閾値２値化出力撮像装置を示す図である。
【図７】露光とフォトダイオード電圧ＶPDとの関係、及び露光と出力Ｖout との関係を示す図である。
【図８】本発明の第２実施例に係る平滑化出力撮像装置を示す図である。
【図９】ガウスフィルタ及び角形フィルタに対する入力ゲート面積比を示す図である。
【図１０】本発明の第３実施例に係るエッジ検出機能をもつ撮像装置の一部を示す図である。
【図１１】図10に示した装置によりエッジが確認される態様を示す図である。
【図１２】本発明の第４実施例に係る可変閾値２値化出力撮像装置を示す図である。
【図１３】画像の背景におけるシェーディングを示す図である。
【図１４】撮像装置41を有するシステムを示す図である。
【図１５】パルス信号ΦRS，ΦST，〈Ｖout 〉，ＶBIAS2 ，／Ｖout ，及び／Ｖout ′のタイミングチャートである。
【図１６】本発明の第５実施例に係る光電変換素子マトリックスを備え且つエッジ検出機能を有する撮像装置を示す図である。
【図１７】図16に示した撮像装置におけるニューロンＭＯＳＦＥＴアレイ及びスイッチアレイ−Ｂを示す図である。
【図１８】図17に示したニューロンＭＯＳＦＥＴアレイにおけるニューロンＭＯＳＦＥＴの各入力ゲートに適用される重みを示す図である。
【図１９】図16に示した撮像装置におけるスイッチアレイ−Ａを示す図である。
【図２０】図16，17及び19に示した撮像装置における各信号のタイミングチャートである。
【符号の説明】
１−１，１−２，・・・フォトダイオード
２−１，２−２，・・・ｐ−ＭＯＳＦＥＴ
３−１，３−２，・・・インバータ
４−１，４−２，・・・ニューロンＭＯＳＦＥＴ
５−１，５−２，・・・ｐ−ＭＯＳＦＥＴ
６−１，６−２，・・・選択トランジスタ
12    シフトレジスタ
13    出力線
20n   フォトダイオード
21n   ニューロンＭＯＳＦＥＴ
23n   選択スイッチ
24    負荷抵抗
25    シフトレジスタ
26n   フォトダイオード
27n   ｐ−ＭＯＳＦＥＴ
28n   ニューロンＭＯＳＦＥＴ
30n   選択スイッチ
31    負荷抵抗
34n   ｎ−ＭＯＳＦＥＴ
35n   選択スイッチ
36    負荷抵抗
38    シフトレジスタ
40n   ニューロンＭＯＳＦＥＴ
41    撮像装置
42    バイアス発生回路
44    クロック発生回路
45    垂直走査回路
46    水平走査回路
48    スイッチアレイ−Ａ
49    スイッチアレイ−Ｂ
60    垂直選択線
61    画素アレイ
62j ，63j ，64j   垂直信号線
65j ，66j ，67j   信号線
68j   画素出力
69j   平滑化出力
【図１】
0003709213.tif 000010
【図２】
0003709213.tif 000011
【図３】
0003709213.tif 000012
【図４】
0003709213.tif 000013
【図５】
0003709213.tif 000014
【図６】
0003709213.tif 000015
【図７】
0003709213.tif 000016
【図８】
0003709213.tif 000017
【図９】
0003709213.tif 000018
【図１０】
0003709213.tif 000019
【図１１】
0003709213.tif 000020
【図１２】
0003709213.tif 000021
【図１３】
0003709213.tif 000022
【図１４】
0003709213.tif 000023
【図１５】
0003709213.tif 000024
【図１６】
0003709213.tif 000025
【図１７】
0003709213.tif 000026
【図１８】
0003709213.tif 000027
【図１９】
0003709213.tif 000028
【図２０】
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