(57)【特許請求の範囲】
【請求項１】
スルーレート制御機能を有するオープンドレイン型の出力バッファ回路であって、
前記オープンドレイン型の出力最終段のドライバと、内部回路からの出力信号に応じて、前記出力最終段のドライバのオンオフを制御する制御信号線をチャージアップするチャージアップ回路と、前記内部回路からの出力信号に応じて、前記チャージアップ回路とは排他的に前記制御信号線をディスチャージする第１および第２のディスチャージ回路とを有し、
前記第１のディスチャージ回路は、ゲートに前記内部回路の出力信号が接続され、ドレインが前記制御信号線に接続された第１のＮ型ＭＯＳトランジスタと、この第１のＮ型ＭＯＳトランジスタのソースに一方の端子が接続され、他方の端子がグランドに接続された抵抗素子とを有し、
前記第２のディスチャージ回路は、ゲートが、このトランジスタが導通する電位にバイアスされ、ソースが前記制御信号線に接続されたＰ型ＭＯＳトランジスタと、ゲートが前記第１のＮ型ＭＯＳトランジスタと前記抵抗素子との接続点に接続され、ドレインが前記Ｐ型ＭＯＳトランジスタのドレインに接続され、ソースがグランドに接続された第２のＮ型ＭＯＳトランジスタとを有することを特徴とする出力バッファ回路。
【請求項２】
前記抵抗素子は、ドレインが前記第１のＮ型ＭＯＳトランジスタのソースに接続され、ソースがグランドに接続された常時オン状態のＮ型ＭＯＳトランジスタであることを特徴とする請求項１に記載の出力バッファ回路。
【請求項３】
スルーレート制御機能を有するオープンソース型の出力バッファ回路であって、
前記オープンソース型の出力最終段のドライバと、内部回路からの出力信号に応じて、前記出力最終段のドライバのオンオフを制御する制御信号線をディスチャージするディスチャージ回路と、前記内部回路からの出力信号に応じて、前記ディスチャージ回路とは排他的に前記制御信号線をチャージアップする第１および第２のチャージアップ回路とを有し、
前記第１のチャージアップ回路は、ゲートに前記内部回路の出力信号が接続され、ドレインが前記制御信号線に接続された第１のＰ型ＭＯＳトランジスタと、この第１のＰ型ＭＯＳトランジスタのソースに一方の端子が接続され、他方の端子が電源に接続された抵抗素子とを有し、
前記第２のチャージアップ回路は、ゲートが、このトランジスタが導通する電位にバイアスされ、ソースが前記制御信号線に接続されたＮ型ＭＯＳトランジスタと、ゲートが前記第１のＰ型ＭＯＳトランジスタと前記抵抗素子との接続点に接続され、ドレインが前記Ｎ型ＭＯＳトランジスタのドレインに接続され、ソースが電源に接続された第２のＰ型ＭＯＳトランジスタとを有することを特徴とする出力バッファ回路。
【請求項４】
前記抵抗素子は、ドレインが前記第１のＰ型ＭＯＳトランジスタのソースに接続され、ソースが電源に接続された常時オン状態のＰ型ＭＯＳトランジスタであることを特徴とする請求項３に記載の出力バッファ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スルーレート制御機能を有するオープンドレイン型あるいはオープンソース型の出力バッファ回路に関するものである。
【０００２】
【従来の技術】
ＧＴＬ（ガニング・トランシーバ・ロジック）やＧＴＬ＋等の高速インターフェースでは、オープンドレイン型やオープンソース型の出力バッファ回路が用いられている。このような高速の出力バッファ回路においては、例えばオーバーシュートやリンギング等のノイズの発生を防止するために、スルーレート制御機能を備えることが従来より公知である。以下、スルーレート制御機能を有する従来の出力バッファ回路について説明する。
【０００３】
図４は、従来の出力バッファ回路の一例の構成回路図である。
同図に示す出力バッファ回路３６は、特開平４−２２５２７５号公報に開示のスルーレート制御機能を有するオープンドレイン型の出力バッファ回路であって、基本的に、プリドライバ３８および出力最終段のドライバ４０を有する。また、プリドライバ３８は、チャージアップ回路４２、ディスチャージ回路４４、フィードバック回路４６を有する。
【０００４】
この出力バッファ回路３６において、まず、チャージアップ回路４２は、内部回路からの出力信号であるノードＶｉｎに応じて、出力最終段のドライバ４０のオンオフを制御するノードＡをチャージアップするもので、図示例においては、Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）４８が用いられている。このＰＭＯＳ４８のソースは電源に接続され、そのゲートはノードＶｉｎに接続され、そのドレインはノードＡに接続されている。
【０００５】
これに対して、ディスチャージ回路４４は、内部回路からの出力信号であるノードＶｉｎに応じて、上述するチャージアップ回路４２とは排他的にノードＡをディスチャージするもので、図示例においては、Ｎ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）５０が用いられている。このＮＭＯＳ５０のソースはグランドに接続され、そのゲートはノードＶｉｎに接続され、そのドレインはノードＡに接続されている。
【０００６】
また、フィードバック回路４６は、出力最終段のドライバ４０の出力をノードＡにフィードバックするもので、図示例では、入出力端子（ソースまたはドレイン）が出力端子ＶｏｕｔとノードＡとの間に直列接続された２つのＮＭＯＳ５２，５４、および、ノードＡとノードＢ（ＮＭＯＳ５４のゲート）との間に直列接続された遅延回路となる２つのインバータ５６，５８を有する。また、ＮＭＯＳ５２のゲートはノードＶｉｎに接続されている。
【０００７】
出力最終段のドライバ４０は、ノードＡに応じて出力端子Ｖｏｕｔを駆動するもので、図示例では、オープンドレイン型のＮＭＯＳ６０が用いられている。ＮＭＯＳ６０のソースはグランドに接続され、そのゲートはノードＡに接続され、そのドレインは出力端子Ｖｏｕｔに接続されている。また、出力端子Ｖｏｕｔは終端抵抗Ｒｔを介して終端電源ＶＴＴに接続され、出力端子Ｖｏｕｔが接続される伝送路３４は所定の電位に終端されている。
【０００８】
次に、図５に示すグラフを参照しながら、この出力バッファ回路３６の動作について説明する。
ここで、図５のグラフは、出力最終段のドライバ４０であるＮＭＯＳ６０がオンからオフに変化する場合のノードＡの電位の変化を表すもので、図中縦軸はノードＡの電位（Ｖ）、横軸は時間（ｔ）を示す。
【０００９】
この出力バッファ回路３６においては、ノードＶｉｎがローレベルからハイレベルに遷移する時、すなわち、出力端子Ｖｏｕｔがローレベルからハイレベルに遷移する時にスルーレート制御機能が動作する。
図示例の出力バッファ回路３６において、まず、ノードＶｉｎがローレベルの時は、チャージアップ回路４２のＰＭＯＳ４８がオン、ディスチャージ回路４４のＮＭＯＳ５０がオフになっている。
【００１０】
すなわち、ノードＡは、チャージアップ回路４２のＰＭＯＳ４８を介してチャージアップされ、出力最終段のドライバ４０であるＮＭＯＳ６０は完全にオンしている。この時、出力端子Ｖｏｕｔはローレベル、すなわち、終端抵抗ＲｔとＮＭＯＳ６０のオン抵抗との抵抗分割によって決定される電位になっている。また、ノードＢもハイレベルとなっており、フィードバック回路４６のＮＭＯＳ５２はオフ、ＮＭＯＳ５４はオンになっている。
【００１１】
この状態で、ノードＶｉｎがローレベルからハイレベルに遷移すると、チャージアップ回路４２のＰＭＯＳ４８がオフ、ディスチャージ回路４４のＮＭＯＳ５０、フィードバック回路４６のＮＭＯＳ５２がオンになる。この時、ノードＡは、ＮＭＯＳ５０を介してディスチャージされ、ハイレベルからローレベルに遷移するが、ノードＢは、ノードＡのローレベルがインバータ５６，５８を経て伝搬する遅延時間の後、ハイレベルからローレベルに遷移する。
【００１２】
すなわち、遅延回路となるインバータ５６，５８の遅延時間に相当する時間（Ｔ）の間は、フィードバック回路４６のＮＭＯＳ５２，５４がオンとなり、出力端子ＶｏｕｔとノードＡとが電気的に接続されるため、ノードＡは、終端抵抗ＲｔとＮＭＯＳ５０，５２，５４のオン抵抗の抵抗分割によって決定される中間電位（Ｖ０）となり、出力最終段のドライバ４０であるＮＭＯＳ６０は完全にはオフしない。従って、ＮＭＯＳ６０は急激にはオフしない。
【００１３】
インバータ５６，５８の遅延時間に相当する時間の後、ノードＢがローレベルになると、フィードバック回路４６のＮＭＯＳ５４がオフとなり、出力端子ＶｏｕｔとノードＡとを接続するフィードバックの経路が遮断される。このため、ノードＡの電位は、ディスチャージ回路４４のＮＭＯＳ５０を介してディスチャージされ、完全にローレベルとなるため、出力最終段のドライバ４０であるＮＭＯＳ６０は完全にオフする。
【００１４】
これにより、伝送路３４はハイレベル、すなわち、終端電源ＶＴＴおよび終端抵抗Ｒｔによって所定の電位にチャージアップされる。このように、図示例の出力バッファ回路３６によれば、フィードバック回路４６を備えていることにより、出力最終段のドライバ４０であるＮＭＯＳ６０がオンからオフに遷移する時のオーバーシュートやグランドバウンスを抑制することができるとしている。
【００１５】
このように、出力バッファ回路３６においては、フィードバック回路４６のインバータ５６，５８の遅延時間を利用して、出力端子Ｖｏｕｔを出力最終段のドライバ４０であるＮＭＯＳ６０のゲートに電気的に接続し、フィードバックの経路を構成することによってスルーレートを制御している。従って、出力バッファ回路３６においては、インバータ５６，５８の遅延時間の調整が非常に重要である。
【００１６】
しかしながら、インバータ５６，５８の遅延時間は、プロセス、電圧、温度等の変動の影響を受けて大きく変動するため、十分なスルーレートの効果が得られない場合があるという問題があった。また、出力端子Ｖｏｕｔの波形がノードＡにフィードバックされるため、出力端子Ｖｏｕｔに発生するノイズの影響を出力最終段のドライバ４０のＮＭＯＳ６０が受けてしまい、それがまた新たなノイズを発生させてしまうという欠点もあった。
【００１７】
また、出力バッファ回路３６においては、フィードバックの経路が構成された時、適切なスルーレート効果を得るためのノードＡの抵抗分割による中間電位を得るために、ＮＭＯＳ５２，５４のトランジスタサイズを比較的大きくする必要がある。従って、ＮＭＯＳ５２，５４のゲート容量が大きくなり、インバータ５８やノードＶｉｎを駆動する内部回路の負荷容量が増大する等、回路設計が難しいという問題点もあった。
【００１８】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点をかえりみて、回路設計が容易で、効果的にノイズを低減することができる出力バッファ回路を提供することにある。
【００１９】
【課題を解決するための手段】
上記目的を達成するために、本発明は、スルーレート制御機能を有するオープンドレイン型の出力バッファ回路であって、
前記オープンドレイン型の出力最終段のドライバと、内部回路からの出力信号に応じて、前記出力最終段のドライバのオンオフを制御する制御信号線をチャージアップするチャージアップ回路と、前記内部回路からの出力信号に応じて、前記チャージアップ回路とは排他的に前記制御信号線をディスチャージする第１および第２のディスチャージ回路とを有し、
前記第１のディスチャージ回路は、ゲートに前記内部回路の出力信号が接続され、ドレインが前記制御信号線に接続された第１のＮ型ＭＯＳトランジスタと、この第１のＮ型ＭＯＳトランジスタのソースに一方の端子が接続され、他方の端子がグランドに接続された抵抗素子とを有し、
前記第２のディスチャージ回路は、ゲートが、このトランジスタが導通する電位にバイアスされ、ソースが前記制御信号線に接続されたＰ型ＭＯＳトランジスタと、ゲートが前記第１のＮ型ＭＯＳトランジスタと前記抵抗素子との接続点に接続され、ドレインが前記Ｐ型ＭＯＳトランジスタのドレインに接続され、ソースがグランドに接続された第２のＮ型ＭＯＳトランジスタとを有することを特徴とする出力バッファ回路を提供するものである。
【００２１】
また、前記抵抗素子は、ドレインが前記第１のＮ型ＭＯＳトランジスタのソースに接続され、ソースがグランドに接続された常時オン状態のＮ型ＭＯＳトランジスタであるのが好ましい。
【００２２】
また、本発明は、スルーレート制御機能を有するオープンソース型の出力バッファ回路であって、
前記オープンソース型の出力最終段のドライバと、内部回路からの出力信号に応じて、前記出力最終段のドライバのオンオフを制御する制御信号線をディスチャージするディスチャージ回路と、前記内部回路からの出力信号に応じて、前記ディスチャージ回路とは排他的に前記制御信号線をチャージアップする第１および第２のチャージアップ回路とを有し、
前記第１のチャージアップ回路は、ゲートに前記内部回路の出力信号が接続され、ドレインが前記制御信号線に接続された第１のＰ型ＭＯＳトランジスタと、この第１のＰ型ＭＯＳトランジスタのソースに一方の端子が接続され、他方の端子が電源に接続された抵抗素子とを有し、
前記第２のチャージアップ回路は、ゲートが、このトランジスタが導通する電位にバイアスされ、ソースが前記制御信号線に接続されたＮ型ＭＯＳトランジスタと、ゲートが前記第１のＰ型ＭＯＳトランジスタと前記抵抗素子との接続点に接続され、ドレインが前記Ｎ型ＭＯＳトランジスタのドレインに接続され、ソースが電源に接続された第２のＰ型ＭＯＳトランジスタとを有することを特徴とする出力バッファ回路を提供するものである。
【００２４】
また、前記抵抗素子は、ドレインが前記第１のＰ型ＭＯＳトランジスタのソースに接続され、ソースが電源に接続された常時オン状態のＰ型ＭＯＳトランジスタであるのが好ましい。
【００２５】
【発明の実施の形態】
以下に、添付の図面に示す好適実施例に基づいて、本発明の出力バッファ回路を詳細に説明する。
【００２６】
図１は、本発明の出力バッファ回路の一実施例の構成回路図である。
同図に示す出力バッファ回路１０は、例えばＧＴＬやＧＴＬ＋等の高速インターフェースで用いられる、オープンドレイン型の出力バッファ回路の一例を示すもので、基本的に、プリドライバ１２および出力最終段のドライバ１４を有する。また、プリドライバ１２は、チャージアップ回路１６、第１および第２のディスチャージ回路１８，２０を有する。
【００２７】
出力バッファ回路１０において、まず、チャージアップ回路１６は、内部回路からの出力信号であるノードＶｉｎに応じて、出力最終段のドライバ１４のオンオフを制御するノード（制御信号線）Ｃをチャージアップするもので、図示例では、Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）２２が用いられている。このＰＭＯＳ２２のソースは電源に接続され、そのゲートはノードＶｉｎに接続され、そのドレインはノードＣに接続されている。
【００２８】
また、第１のディスチャージ回路１８は、ノードＶｉｎに応じて、チャージアップ回路１６とは排他的にノードＣをディスチャージするもので、図示例では、２つのＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）２４，２６を有する。ＮＭＯＳ２６のソースはグランドに接続され、そのゲートは電源に接続され、そのドレインはＮＭＯＳ２４のソースに接続されている。また、ＮＭＯＳ２４のゲートはノードＶｉｎに接続され、そのドレインはノードＣに接続されている。
【００２９】
第２のディスチャージ回路２０は、第１のディスチャージ回路１８の制御により、チャージアップ回路１６とは排他的にノードＣをディスチャージするもので、図示例では、ＰＭＯＳ２８およびＮＭＯＳ３０を有する。ＮＭＯＳ３０のソースはグランドに接続され、そのゲートはノードＤ（ＮＭＯＳ２６のドレイン）に接続され、そのドレインはＰＭＯＳ２８のドレインに接続されている。また、ＰＭＯＳ２８のソースはノードＣに接続され、そのゲートはグランドに接続されている。
【００３０】
出力最終段のドライバ１４は、ノードＣに応じて出力端子Ｖｏｕｔを駆動するもので、図示例では、オープンドレイン型のＮＭＯＳ３２が用いられている。ＮＭＯＳ３２のソースはグランドに接続され、そのゲートはノードＣに接続され、そのドレインは出力端子Ｖｏｕｔに接続されている。また、出力端子Ｖｏｕｔは終端抵抗Ｒｔを介して終端電源ＶＴＴに接続され、出力端子Ｖｏｕｔが接続される伝送路３４は、例えば１．２〜２．０Ｖの電位に終端されている。
【００３１】
なお、本発明は図示例のものに限定されず、例えば出力最終段のドライバ１４であるＮＭＯＳ３２を複数のＮＭＯＳに分割した場合にも適用可能である。また、チャージアップ回路１６や第１および第２のディスチャージ回路１８，２０を複数に分割し、チャージアップ回路１６によるチャージアップの経路を２つ以上に分けてもよいし、同じように第１および第２のディスチャージ回路１８，２０によるディスチャージの経路を各々２つ以上に分けてもよい。
【００３２】
また、図示例では、第１のディスチャージ回路１８において、ゲートを電源に接続した常時オン状態のＮＭＯＳ２６を用いているが、これに限定されず、ＮＭＯＳ２６の代わりに抵抗素子を用いることもできる。また、図示例では、第２のディスチャージ回路のＰＭＯＳ２８のゲートをグランドに接続しているが、これに限定されず、ＰＭＯＳ２８のゲートは、このＰＭＯＳ２８が導通する電位にバイアスしてあればよい。
【００３３】
また、図示例では、オープンドレイン型の出力バッファ回路の一例を示しているが、これに限定されず、本発明は、オープンソース型の出力バッファ回路にも適用可能である。例えば、図２に示すように、本発明を適用するオープンソース型の出力バッファ回路は、図１に示すオープンドレイン型の出力バッファ回路１０と比較して、電源とグランド、ＰＭＯＳとＮＭＯＳ、チャージアップとディスチャージを逆にしたものとなる。
【００３４】
本発明の出力バッファ回路１０は、基本的に以上のように構成される。
次に、図３に示すグラフを参照しながら、本発明の出力バッファ回路１０の動作について説明する。
ここで、図３のグラフは、出力最終段のドライバ１４であるＮＭＯＳ３２がオンからオフに変化する場合のノードＣの電位の変化を表すもので、図中縦軸はノードＣの電位（Ｖ）、横軸は時間（ｔ）を示す。
【００３５】
図示例の出力バッファ回路１０において、まず、ノードＶｉｎがローレベルの時は、チャージアップ回路１６のＰＭＯＳ２２がオン、第１のディスチャージ回路１８のＮＭＯＳ２４がオフになっている。また、第１のディスチャージ回路１８のＮＭＯＳ２６は常にオンであるため、ノードＤは、ＮＭＯＳ２６を介してディスチャージされてローレベルであり、第２のディスチャージ回路２０のＮＭＯＳ３０はオフとなっている。
【００３６】
従って、ノードＣはＰＭＯＳ２２を介してチャージアップされ、出力最終段のドライバ１４であるＮＭＯＳ３２は完全にオンしている。この時、出力端子Ｖｏｕｔはローレベル、すなわち、終端抵抗ＲｔとＮＭＯＳ３２のオン抵抗との抵抗分割によって決定される電位、例えば０．１〜０．６Ｖとなっている。なお、第２のディスチャージ回路２０のＰＭＯＳ２８は、ノードＣがチャージアップされてＰＭＯＳ２８のしきい値電圧（Ｖｔｈ）よりも高くなるとオンになる。
【００３７】
この状態で、ノードＶｉｎがローレベルからハイレベルに遷移すると、チャージアップ回路１６のＰＭＯＳ２２がオフ、第１のディスチャージ回路１８のＮＭＯＳ２４がオンとなり、ノードＣは、まず、第１のディスチャージ回路１８のＮＭＯＳ２４，２６を介して緩やかにディスチャージされる。この時、ノードＤは、ＮＭＯＳ２４，２６のオン抵抗の抵抗分割によって決定される中間電位となり、第２のディスチャージ回路２０のＮＭＯＳ３０がオンする。
【００３８】
第２のディスチャージ回路２０のＮＭＯＳ３０がオンすると、ノードＣは、第１のディスチャージ回路１８に加えて、第２のディスチャージ回路２０のＰＭＯＳ２８およびＮＭＯＳ３０を介して高速にディスチャージされる。
その後、ノードＣの電位がＰＭＯＳ２８のしきい値電圧に近づくにつれて、ＰＭＯＳ２８のオン抵抗が高くなり、それと同時にＮＭＯＳ３０のゲート電位が下がることでＮＭＯＳ３０のオン抵抗も高くなり、第２のディスチャージ回路２０を介して流れる電流量は次第に減少する。
【００３９】
ノードＣの電位がＰＭＯＳ２８のしきい値電圧よりも低くなると、ＰＭＯＳ２８がオフとなり、これ以後、ノードＣは、第１のディスチャージ回路１８だけを介して再び緩やかにディスチャージされ、ＮＭＯＳ３２はオフになる。これにより、伝送路３４は、終端抵抗Ｒｔによって所定の電位、例えば１．２〜２．０Ｖにチャージアップされる。
【００４０】
このように、本発明の出力バッファ回路１０においては、出力最終段のドライバ１４であるＮＭＯＳ３２のゲート電圧の変化に対してドレイン電流の変化（ΔＩｄ／ΔＶｇ）が最も大きくなるしきい値電圧付近までは、第１および第２のディスチャージ回路１８，２０によってノードＣを高速にディスチャージし、かつ、しきい値電圧付近以降は、第１のディスチャージ回路１８だけでノードＣを緩やかにディスチャージして、出力最終段のドライバ１４をオフにしている。
【００４１】
従って、本発明の出力バッファ回路１０によれば、出力バッファ回路の遅延時間の増大を最小限に抑え、高速動作させることができ、かつ、オーバーシュートやリンギング等のノイズの発生を防止することができる。
【００４２】
また、本発明の出力バッファ回路は、例えば図４に示す従来の出力バッファ回路３６のように、出力端子Ｖｏｕｔを出力最終段のドライバのゲートにフィードバックしていないため、外部のノイズの影響を受けることがないし、従来の出力バッファ回路３６に比べて、フィードバックの経路や遅延回路等が必要ないため、回路設計が容易で、しかもプロセス、電圧、温度の変動による影響を受けにくいという利点がある。
【００４３】
なお、第１のディスチャージ回路１８の電流駆動能力は、要求されるスルーレートに応じて適宜決めればよく、第２のディスチャージ回路２０の電流駆動能力は、出力バッファ回路の遅延時間の増大を防ぐために大きく調整するのが好ましい。また、ゲート電圧の変化に対してドレイン電流の変化が最も大きくなるゲート電圧（ノードＣの電位）に応じて、第２のディスチャージ回路２０のＰＭＯＳ２８のしきい値電圧を適宜調整してもよい。
【００４４】
以上、本発明の出力バッファ回路について詳細に説明したが、本発明は上記実施例に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００４５】
【発明の効果】
以上詳細に説明した様に、本発明の出力バッファ回路は、例えばオープンドレイン型の出力バッファ回路の場合、基本的に、オープンドレイン型の出力最終段のドライバと、内部回路からの出力信号に応じて、出力最終段のドライバのオンオフを制御する制御信号線をチャージアップするチャージアップ回路と、内部回路からの出力信号に応じて、チャージアップ回路とは排他的に制御信号線をディスチャージする第１のディスチャージ回路と、第１のディスチャージ回路の制御により、チャージアップ回路とは排他的に制御信号線をディスチャージする少なくとも１つの第２のディスチャージ回路とを備えるものである。
本発明の出力バッファ回路においては、出力最終段のドライバのゲート電圧の変化に対してドレイン電流の変化が最も大きくなるしきい値電圧付近までは、第１および第２のディスチャージ回路によって制御信号線が高速にディスチャージされ、しきい値電圧付近以降は、第１のディスチャージ回路だけで制御信号線が緩やかにディスチャージされ、出力最終段のドライバがオフする。
本発明の出力バッファ回路によれば、回路設計が容易で、プロセス、電圧、温度の変動による影響を受けにくく、例えば高速インターフェース等においても、遅延時間の増大を最小限に抑えながら、ノイズの発生を効果的に防止することができる。
【図面の簡単な説明】
【図１】  本発明の出力バッファ回路の一実施例の構成回路図である。
【図２】  本発明の出力バッファ回路の別の実施例の構成回路図である。
【図３】  本発明の出力バッファ回路の動作を表す一実施例のグラフである。
【図４】  従来の出力バッファ回路の一例の構成回路図である。
【図５】  従来の出力バッファ回路の動作を表す一例のグラフである。
【符号の説明】
１０，３６  出力バッファ回路
１２，３８  プリドライバ
１４，４０  出力最終段のドライバ
１６，４２  チャージアップ回路
１８，２０，４４  ディスチャージ回路
２２，２８，４８  Ｐ型ＭＯＳトランジスタ（ＰＭＯＳ）
２４，２６，３０，３２，５０，５２，５４，６０  Ｎ型ＭＯＳトランジスタ（ＮＭＯＳ）
３４  伝送路
Ｖｉｎ  内部回路からの出力信号
Ｖｏｕｔ  出力端子
ＶＴＴ  終端電源
Ｒｔ  終端抵抗
【図１】
0003654484.tif 000002
【図２】
0003654484.tif 000003
【図３】
0003654484.tif 000004
【図４】
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【図５】
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