(57)【特許請求の範囲】
【請求項１】
入力信号の処理内容が設定されたレジスタと、前記レジスタに設定された時定数で前記入力信号を遅延させる遅延回路と、前記遅延回路から入力された信号を前記レジスタに設定された処理内容にしたがってカウンタ用、立ち上がり検出用、又は立下がり検出用に振り分けて出力するセレクタと、前記セレクタから入力された信号の立ち上がりを検出する立ち上がり検出回路と、前記セレクタから入力された信号の立ち下がりを検出する立ち下がり検出回路と、前記セレクタから入力された信号を計数用、加算用、減算用の信号に分別する分別回路と、前記分別回路の出力信号をカウントするカウンタ回路と、前記立ち上がり検出回路及び立ち下がり検出回路の内、前記セレクタから信号が入力された検出回路の検出信号を記憶する記憶回路と、前記立ち上がり検出回路及び立ち下がり検出回路の内、前記セレクタから信号が入力された検出回路の検出信号が入力されると割込信号を発生する割込回路と、前記レジスタに前記入力信号の処理内容を設定するとともに、前記処理内容に応じて、前記記憶回路に記憶された記憶信号、前記割込回路が発生した割込信号、又は前記カウンタ回路のカウント信号の内の何れかの信号を取り込む制御部とを備えて成ることを特徴とするプログラマブルコントローラ。
【請求項２】
前記遅延回路及び記憶回路の内，前記レジスタの設定によって選択された回路の出力信号を前記制御部に出力する選択回路を備え、前記制御部が前記割込回路，カウンタ回路，又は，選択回路の内，前記レジスタの設定によって選択された回路の出力信号を取り込むことを特徴とする請求項１記載のプログラマブルコントローラ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部から入力されたオン／オフ信号に基づいて制御動作を行うプログラマブルコントローラ（以下、ＰＣと略す）に関するものである。
【０００２】
【従来の技術】
従来より、外部からオン／オフ信号が入力されて制御動作を行うＰＣとしては、入力信号の立ち上がりや立ち下がりの検出，割り込み処理，カウンタ等の機能を備えたものがあった。
このＰＣでは、これらの各機能を実現するために、入力信号の立ち上がりを検出する立ち上がり検出回路と、入力信号の立ち下がりを検出する立ち下がり検出回路と、入力信号の立ち上がり又は立ち下がりを検出すると割込信号を発生する割込回路と、入力信号をカウントするカウンタ回路とが設けられており、各機能の回路毎に特定の入力端子が割り当てられていた。従って、所望の機能を使用する場合、入力信号を、所望の機能の回路に割り当てられた入力端子に接続していた。
【０００３】
【発明が解決しようとする課題】
上述のＰＣでは、入力信号の立ち上がり検出，立ち下がり検出，割込み処理，カウンタ等の各機能毎に特定の入力端子が割り当てられていたので、所望の機能が割り当てられた入力端子に入力信号を接続する必要があり、ＰＣの使い勝手が悪いという問題点があった。
【０００４】
また、各機能毎の入力端子の数は予め定められているが、ＰＣの用途によって各機能毎に必要な入力端子の数が異なっているために、各機能毎の入力端子の内，未使用の入力端子が発生し、未使用の入力端子の回路が無駄になるという問題点もあった。
本発明は上記問題点に鑑みて為されたものであり、請求項１及び２の発明は、１つの入力信号を複数の機能に切り替えて使用できるＰＣを提供することを目的とするものである。
【０００５】
【課題を解決するための手段】
上記目的を達成するために、請求項１の発明では、入力信号の処理内容が設定されたレジスタと、レジスタに設定された時定数で入力信号を遅延させる遅延回路と、遅延回路から入力された信号をレジスタに設定された処理内容にしたがってカウンタ用、立ち上がり検出用、又は立下がり検出用に振り分けて出力するセレクタと、セレクタから入力された信号の立ち上がりを検出する立ち上がり検出回路と、セレクタから入力された信号の立ち下がりを検出する立ち下がり検出回路と、セレクタから入力された信号を計数用、加算用、減算用の信号に分別する分別回路と、分別回路の出力信号をカウントするカウンタ回路と、立ち上がり検出回路及び立ち下がり検出回路の内、セレクタから信号が入力された検出回路の検出信号を記憶する記憶回路と、立ち上がり検出回路及び立ち下がり検出回路の内、セレクタから信号が入力された検出回路の検出信号が入力されると割込信号を発生する割込回路と、レジスタに入力信号の処理内容を設定するとともに、処理内容に応じて、記憶回路に記憶された記憶信号、割込回路が発生した割込信号、又はカウンタ回路のカウント信号の内の何れかの信号を取り込む制御部とを備えているので、１つの入力信号の処理内容をレジスタの設定によって切り替えることができる。
【０００６】
請求項２の発明では、請求項１の発明において、遅延回路及び記憶回路の内，レジスタの設定によって選択された回路の出力信号を制御部に出力する選択回路を備え、制御部が割込回路，カウンタ回路，又は，選択回路の内，レジスタの設定によって選択された回路の出力信号を取り込んでいるので、入力信号をスルーさせて制御部に入力させることができる。
【０００７】
【発明の実施の形態】
本実施形態のＰＣは、図２に示すように、外部から入力信号が入力される入力端子１と、各入力端子１に夫々設けられ，入力端子１に入力された入力信号に所定の信号処理を行う入力部２と、入力部２から入力された信号に基づいて制御演算を実行する制御部としてのＣＰＵ３と、ＣＰＵ３によって入力部２の処理内容が設定されたレジスタ４とから構成されており、入力部２の処理内容は、レジスタ４の設定によって、所定の機能に切り替えられている。
【０００８】
入力部２は、図１に示すように、入力端子１に入力された入力信号をレジスタ４に設定された時定数で遅延させる入力フィルタ用の遅延回路２１と、遅延回路２１を介して入力された信号をレジスタ４の設定によってカウンタ用，立ち上がり検出用，又は，立ち下がり検出用に振り分けて出力する第１のセレクタ２２と、第１のセレクタ２２から入力された信号をレジスタ４の設定によって計数信号，加算信号，減算信号に分別する分別回路２３と、第１のセレクタ２２から入力された信号の立ち上がりを検出するための立ち上がり検出回路２４と、第１のセレクタ２２から入力された信号の立ち下がりを検出するための立ち下がり検出回路２５と、分別回路２３から入力された計数信号，加算信号，又は，減算信号をカウントしてカウント値をＣＰＵ３のカウンタポート（図示せず）に出力するカウンタ回路２６と、立ち上がり検出回路２４及び立ち下がり検出回路２５の内，レジスタ４の設定によって選択された検出回路の出力信号が入力されると割込信号をＣＰＵ３の割込ポート３１に出力する割込回路２７と、立ち上がり検出回路２４及び立ち下がり検出回路２５の内，レジスタ４の設定によって選択された検出回路の検出信号を記憶する記憶回路としてのフリップフロップ２８と、第１のセレクタ２２を介して入力された遅延回路２１の出力信号とフリップフロップ２８の出力信号の内，レジスタ４の設定によって選択された出力信号をＣＰＵ３の入力ポート３２に出力する選択回路としての第２のセレクタ２９とから構成されている。
【０００９】
ここで、ＣＰＵ３がレジスタ４の設定を変更することにより、各入力端子１に接続された入力部２の回路の組み合わせが変更されて、各入力端子１の機能が切り替えられるので、１つの入力信号を複数の機能に切り替えて使用することができる。また、遅延回路２１は、入力端子１に入力された入力信号をレジスタ４で設定された時定数で遅延させて、入力信号のノイズ成分を除去したり、入力信号のチャタリングを防止している。遅延回路２１の時定数はレジスタ４によって設定されるので、入力部２の機能に適した時定数で入力信号を遅延させることができる。
【００１０】
さて、ＣＰＵ３が、入力信号を立ち上がり検出に用いるようにレジスタ４に設定した場合、入力部２では、レジスタ４の設定によって、第１のセレクタ２２が遅延回路２１の出力信号を立ち上がり検出回路２４に出力している。立ち上がり検出回路２４は入力信号の立ち上がりを検出すると、フリップフロップ２８に検出信号を出力する。フリップフロップ２８は立ち上がり検出回路２４の検出信号を記憶するとともに，第２のセレクタ２９に出力する。第２のセレクタ２９は、レジスタ４の設定によって、フリップフロップ２８の出力信号をＣＰＵ３の入力ポート３２に出力する。ＣＰＵ３は入力ポート３２をサンプリングして、入力ポート３２に入力された立ち上がり検出回路２４の検出信号を検知することにより、入力信号の立ち上がりを検知している。
【００１１】
また、ＣＰＵ３が、入力信号の立ち下がりで割込処理を行うようにレジスタ４に設定した場合、第１のセレクタ２２は、レジスタ４の設定によって、遅延回路２１の出力信号を立ち下がり検出回路２５に出力する。立ち下がり検出回路２５は入力信号の立ち下がりを検出すると、割込回路２７に検出信号を出力する。割込回路２７は立ち下がり検出回路２５から検出信号が入力されると、ＣＰＵ３の割込ポート３１に割込信号を出力する。ＣＰＵ３は割込ポート３１に割込信号が入力されると割込処理を実行している。
【００１２】
一方、ＣＰＵ３が、入力信号をカウンタ用に用いるようにレジスタ４に設定した場合、入力部２では、第１のセレクタ２２が、レジスタ４の設定によって、遅延回路２１の出力信号を分別回路２３に出力している。分別回路２３は、遅延回路２１の出力信号を計数用，加算用，又は，減算用の信号に分別してカウンタ回路２６に出力している。カウンタ回路２６は分別回路２３から入力された信号をカウントして、出力信号をＣＰＵ３のカウンタポートに出力している。
【００１３】
また、割込回路２７及びフリップフロップ２８は、レジスタ４の設定によって、立ち上がり検出回路２４又は立ち下がり検出回路２５の内どちらか一方の回路から検出信号を取り込んでも良いし、立ち上がり検出回路２４及び立ち下がり検出回路２５の両方から検出信号を取り込んでも良い。さらに、レジスタ４の設定によって、割込回路２７に、カウンタ回路２６の出力信号によって割り込み信号を発生させても良い。
【００１４】
このように、ＣＰＵ３がレジスタ４の設定を変更することにより、入力部２の回路の組み合わせを変更して、１つの入力信号の機能を切り替えて使用することができる。
尚、入力部２の各回路の組み合わせは、上述の組み合わせに限定する趣旨のものではなく、上述した組み合わせ以外の組み合わせによって、入力信号を複数の機能に切り替えて使用しても良いのは勿論である。
【００１５】
【発明の効果】
請求項１の発明は、上述のように、入力信号の処理内容が設定されたレジスタと、レジスタに設定された時定数で入力信号を遅延させる遅延回路と、遅延回路から入力された信号をレジスタに設定された処理内容にしたがってカウンタ用、立ち上がり検出用、又は立下がり検出用に振り分けて出力するセレクタと、セレクタから入力された信号の立ち上がりを検出する立ち上がり検出回路と、セレクタから入力された信号の立ち下がりを検出する立ち下がり検出回路と、セレクタから入力された信号を計数用、加算用、減算用の信号に分別する分別回路と、分別回路の出力信号をカウントするカウンタ回路と、立ち上がり検出回路及び立ち下がり検出回路の内、セレクタから信号が入力された検出回路の検出信号を記憶する記憶回路と、立ち上がり検出回路及び立ち下がり検出回路の内、セレクタから信号が入力された検出回路の検出信号が入力されると割込信号を発生する割込回路と、レジスタに入力信号の処理内容を設定するとともに、処理内容に応じて、記憶回路に記憶された記憶信号、割込回路が発生した割込信号、又はカウンタ回路のカウント信号の内の何れかの信号を取り込む制御部とを備えており、１つの入力信号の処理内容をレジスタの設定によって切り替えることができるので、１つの入力信号を複数の機能に使用でき、使い勝手が良くなるという効果がある。また、レジスタの設定によって、回路の組み合わせを変更して機能を切り替えることができるので、各機能毎に特定の回路を設ける必要がなく、回路の無駄を省けるという効果もある。
【００１６】
請求項２の発明は、遅延回路及び記憶回路の内，レジスタの設定によって選択された回路の出力信号を制御部に出力する選択回路を備え、制御部が割込回路，カウンタ回路，又は，選択回路の内，レジスタの設定によって選択された回路の出力信号を取り込んでおり、入力信号をスルーさせて制御部に入力させることができるので、１つの入力信号に所望の処理を行うことができ、使い勝手が良くなるという効果がある。また、レジスタの設定によって回路の組み合わせを変更できるので、１つの入力部で複数の機能を実現でき、回路の無駄を省けるという効果もある。
【図面の簡単な説明】
【図１】本実施形態のＰＣの入力部を示すブロック図である。
【図２】同上のＰＣを示すブロック図である。
【符号の説明】
１    入力端子
２    入力部
３    ＣＰＵ
４    レジスタ
２２  第１のセレクタ
２３  分別回路
２４  立ち上がり検出回路
２５  立ち下がり検出回路
【図１】
0003669034.tif 000002
【図２】
0003669034.tif 000003