(57)【特許請求の範囲】
【請求項１】
アクティブマトリクス基板上に、駆動回路部を構成するＮ型およびＰ型の薄膜トランジスタと、画素領域に形成されたＮ型の薄膜トランジスタと、を有する液晶表示装置において、
前記Ｐ型の薄膜トランジスタは、チャネル部の半導体薄膜を酸化することにより形成されたゲート絶縁膜を有し、
前記Ｎ型の薄膜トランジスタは、前記Ｐ型の薄膜トランジスタのゲート絶縁膜形成のための酸化処理工程後に堆積された半導体薄膜を酸化することにより形成されたゲート絶縁膜を有し、
前記Ｐ型の薄膜トランジスタの半導体薄膜の酸化処理回数は、前記Ｎ型の薄膜トランジスタの半導体薄膜の酸化処理回数よりも多いことを特徴とする液晶表示装置。
【請求項２】
アクティブマトリクス基板上に、駆動回路部を構成するＮ型およびＰ型の駆動回路用薄膜トランジスタと、画素領域に形成されたＮ型の画素用薄膜トランジスタと、を有する液晶表示装置において、
前記Ｐ型の薄膜トランジスタは、チャネル部の半導体薄膜を酸化することにより形成されたゲート絶縁膜を有し、
前記Ｎ型の薄膜トランジスタは、前記Ｐ型の薄膜トランジスタのゲート絶縁膜形成のための酸化処理工程後に堆積された半導体薄膜を酸化することにより形成されたゲート絶縁膜を有し、
前記Ｐ型の薄膜トランジスタのゲート絶縁膜を形成するための酸化温度は、前記Ｎ型の薄膜トランジスタのゲート絶縁膜を形成するための酸化温度に比較して高いことを特徴とする液晶表示装置。
【請求項３】
請求項１の液晶表示装置において、
前記Ｐ型の薄膜トランジスタの半導体薄膜の酸化処理回数は、少なくとも２回以上であることを特徴とする液晶表示装置。
【請求項４】
請求項２の液晶表示装置において、
前記Ｐ型の薄膜トランジスタのゲート絶縁膜を形成するための酸化処理温度は１０５０℃から１２００℃の温度範囲であり、前記Ｎ型の薄膜トランジスタのゲート絶縁膜を形成するための酸化処理温度は９５０℃から１１００℃の温度範囲にあることを特徴とする液晶表示装置。
【請求項５】
絶縁基板上に、駆動回路部を構成するＮ型およびＰ型の薄膜トランジスタと、画素領域に形成されたＮ型の薄膜トランジスタと、を有する液晶表示装置の製造方法において、
絶縁基板上に、前記Ｐ型薄膜トランジスタ用の半導体薄膜を堆積させる第1の工程と、
該Ｐ型薄膜トランジスタ用の半導体薄膜を島状にパターニングする第２の工程と、
第１の酸化工程により該Ｐ型薄膜トランジスタのゲート絶縁膜を形成する第３の工程と、
前記Ｎ型薄膜トランジスタ用の半導体薄膜を堆積させる第４の工程と、
該Ｎ型薄膜トランジスタ用の半導体薄膜を島状にパターニングする第５の工程と、
第２の酸化工程により該Ｎ型薄膜トランジスタのゲート絶縁膜を形成する第６の工程とを少なくとも有し、
前記Ｐ型の薄膜トランジスタの半導体薄膜の酸化処理回数は、前記Ｎ型の薄膜トランジスタの半導体薄膜の酸化処理回数よりも多いことを特徴とする液晶表示装置の製造方法。
【請求項６】
絶縁基板上に、駆動回路部を構成するＮ型およびＰ型の薄膜トランジスタと、画素領域に形成されたＮ型の薄膜トランジスタと、を有する液晶表示装置の製造方法において、
絶縁基板上に、前記Ｐ型薄膜トランジスタ用の半導体薄膜を堆積させる第１の工程と、
該Ｐ型薄膜トランジスタ用の半導体薄膜を島状にパターニングする第２の工程と、
第１の酸化工程により該Ｐ型薄膜トランジスタ用の半導体薄膜上に絶縁膜を形成する第３の工程と、
前記Ｎ型薄膜トランジスタ用の半導体薄膜を堆積させる第４の工程と、
該Ｎ型薄膜トランジスタ用の半導体薄膜を島状にパターニングする第５の工程と、
前記第１の酸化工程により形成された前記絶縁膜を剥離する第６の工程と、
第２の酸化工程により該Ｎ型薄膜トランジスタおよび前記Ｐ型薄膜トランジスタのゲート絶縁膜を形成する第７の工程と、を少なくとも有することを特徴とする液晶表示装置の製造方法。
【請求項７】
絶縁基板上に、駆動回路部を構成するＮ型およびＰ型の薄膜トランジスタと、画素領域に形成されたＮ型の薄膜トランジスタと、を有する液晶表示装置の製造方法において、
絶縁基板上に、前記Ｐ型薄膜トランジスタ用の半導体薄膜を堆積させる第１の工程と、
該Ｐ型薄膜トランジスタ用の半導体薄膜を島状にパターニングする第２の工程と、
第１の酸化工程により該Ｐ型薄膜トランジスタのゲート絶縁膜を形成する第３の工程と、
前記Ｎ型薄膜トランジスタ用の半導体薄膜を堆積させる第４の工程と、
該Ｎ型薄膜トランジスタ用の半導体薄膜を島状にパターニングする第５の工程と、
第２の酸化工程により該Ｎ型薄膜トランジスタのゲート絶縁膜を形成する第６の工程とを少なくとも有し、
前記Ｐ型の薄膜トランジスタのゲート絶縁膜を形成するための酸化処理温度は、前記Ｎ型の薄膜トランジスタのゲート絶縁膜を形成するための酸化処理温度よりも高いことを特徴とする液晶表示装置の製造方法。
【請求項８】
請求項５又は６に記載の液晶表示装置の製造方法において、
前記第１の酸化工程処理温度は、前記第２の酸化工程処理温度よりも高いか、又は等しいことを特徴とする液晶表示装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタにより構成されたＣＭＯＳ回路を備えた薄膜半導体装置、およびそれを備える液晶表示装置に関し、更に詳しくは、Ｎ型の薄膜トランジスタとＮ型の薄膜トランジスタとの間におけるオン電流特性のバランス化技術に関するものである。
【０００２】
【従来の技術】
薄膜半導体装置のうち、たとえば、液晶表示装置のアクティブマトリクス基板において、シフトレジスタのＣＭＯＳ回路を構成するＮ型およびＰ型の薄膜トランジスタ（以下、ＴＦＴという。）を同じ構造および同じ製造条件で形成すると、正孔の移動度が電子の移動度の約１／３であるため、図１１に示すように、Ｐ型のＴＦＴのオン電流（図１１に点線Ｌ２で示す。）は、Ｎ型のＴＦＴのオン電流（図１１に実線Ｌ１で示す。）に比較して小さい。ここで、Ｐ型およびＮ型のＴＦＴの間でバランスが悪いと、オン時またはオフ時のタイミングがずれるため、タイミングがずれないように周辺回路を調整すると、回路の構成が複雑になってしまう。
【０００３】
そこで、従来は、培風館から１９８９年４月２５日発行の飯塚哲哉著「ＣＭＯＳ超ＬＳＩの設計」の第１６頁第１６行〜第１９行に開示されているように、Ｐ型のＴＦＴにおけるチャネル形成領域の幅をＮ型のＴＦＴにおけるチャネル形成領域の幅に比較して３倍程度に広げることによってオン電流のバランスを確保している。
【０００４】
また、「ＡＭ−ＬＣＤ  ９５  Ｄｉｇｅｓｔ，１５（１９９５）」に示されているように、Ｐ型とＮ型のＴＦＴを両方ともＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造として、そのＬＤＤ領域の形成方法をそれぞれ最適化することによって、そのオンバランスを確保する技術もある。例えば、Ｐ型ＴＦＴのＬＤＤ領域の不純物ドーズ量を、Ｎ型ＴＦＴのＬＤＤ領域の不純物ドーズ量よりも多くするとか、Ｐ型ＴＦＴのＬＤＤ領域の長さを、Ｎ型ＴＦＴのＬＤＤ領域の長さよりも短くすることによってＰ型とＮ型のＴＦＴのオン電流バランスを確保するのである。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の方法によってバランスをとると、他の特性のバランスが崩れてしまうという問題点がある。たとえば、ゲート容量が異なることに起因してＣＲ時定数が異なると、立ち上がり・立ち下がり特性が異なるものになってしまい、歪みが生じる。
【０００６】
そこで、Ｎ型またはＰ型のＴＦＴのチャネル形成領域に対して、ゲート絶縁膜を形成した後、ボロンイオンをイオン注入し、Ｎ型のＴＦＴにおけるスレッシュホルド電圧をマイナス側にシフトさせる一方、Ｐ型のＴＦＴにおけるスレッシュホルド電圧をプラス側にシフトさせて、Ｎ型およびＰ型のＴＦＴ間におけるオン電流のバランスを確保する方法が用いられることがある。また、チャネル形成領域を構成するシリコン膜を堆積させる際に、ボロンイオンを添加してスレッシュホルド電圧を調整する場合もある。しかしながら、これらのいずれの方法でも、図１１に示すように、ポリシリコン薄膜の結晶粒界に高密度に分布する欠陥準位などに起因するオフリーク電流の跳ね上がりを防止することができないという問題点がある。
【０００７】
また、Ｐ型とＮ型のＴＦＴを両方ともＬＤＤ構造として、そのＬＤＤ領域の形成方法をそれぞれ最適化することによってオン電流バランスを確保する方法では、フォト工程が２工程も増えてしまい、コストアップや歩留まりの低下という問題点が生じる。
【０００８】
以上の問題点に鑑みて、本発明の課題は、ＣＭＯＳ回路を構成するＴＦＴ間でゲート容量などのバランスを崩すことなく、Ｎ型およびＰ型のＴＦＴ間におけるオン電流特性を同等にした薄膜半導体装置および液晶表示装置の構造と、そのより簡単な製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明の液晶表示装置は、アクティブマトリクス基板上に、駆動回路部を構成するＮ型およびＰ型の薄膜トランジスタと、画素領域に形成されたＮ型の薄膜トランジスタと、を有する液晶表示装置において、前記Ｐ型の薄膜トランジスタは、チャネル部の半導体薄膜を酸化することにより形成されたゲート絶縁膜を有し、前記Ｎ型の薄膜トランジスタは、前記Ｐ型の薄膜トランジスタのゲート絶縁膜形成のための酸化処理工程後に堆積された半導体薄膜を酸化することにより形成されたゲート絶縁膜を有し、前記Ｐ型の薄膜トランジスタの半導体薄膜の酸化処理回数は、前記Ｎ型の薄膜トランジスタの半導体薄膜の酸化処理回数よりも多いことを特徴とする。
【００１０】
この様に構成したことにより、Ｐ型の薄膜トランジスタを構成する半導体薄膜の結晶性は、Ｎ型の薄膜トランジスタを構成する半導体薄膜の結晶性に比べて格段に良好となり、トラップ準位が少なくなり、結晶粒径は大きくなる。さらに、ゲート絶縁膜との界面の界面準位等も低減される。従って、Ｐ型ＴＦＴの特性が改善され、電子の易動度に比べて正孔の易動度は低いにもかかわらず、Ｐ型とＮ型のＴＦＴのバランスが改善される。その結果、ＣＭＯＳ回路で構成された駆動回路の誤動作の問題点が解消されるとともに、ＣＭＯＳ回路の電源端子間を貫通する電流が小さい。しかも、Ｐ型のＴＦＴでは、Ｎ型のＴＦＴに比較して半導体薄膜の結晶性が高いので、これらのＴＦＴ間で素子サイズを変えなくてもＮ型およびＰ型のＴＦＴ間におけるオン電流特性が同等である。
【００１１】
また、本発明の液晶表示装置は、アクティブマトリクス基板上に、駆動回路部を構成するＮ型およびＰ型の駆動回路用薄膜トランジスタと、画素領域に形成されたＮ型の画素用薄膜トランジスタと、を有する液晶表示装置において、前記Ｐ型の薄膜トランジスタは、チャネル部の半導体薄膜を酸化することにより形成されたゲート絶縁膜を有し、前記Ｎ型の薄膜トランジスタは、前記Ｐ型の薄膜トランジスタのゲート絶縁膜形成のための酸化処理工程後に堆積された半導体薄膜を酸化することにより形成されたゲート絶縁膜を有し、前記Ｐ型の薄膜トランジスタのゲート絶縁膜を形成するための酸化温度は、前記Ｎ型の薄膜トランジスタのゲート絶縁膜を形成するための酸化温度に比較して高いことを特徴とする。
【００１２】
この様に構成したことにより、Ｐ型の薄膜トランジスタを構成する半導体薄膜の結晶性は、Ｎ型の薄膜トランジスタを構成する半導体薄膜の結晶性に比べて格段に良好となり、トラップ準位が少なくなり、結晶粒径は大きくなる。さらに、ゲート絶縁膜との界面の界面準位等も低減される。従って、Ｐ型ＴＦＴの特性が改善され、電子の易動度に比べて正孔の易動度は低いにもかかわらず、Ｐ型とＮ型のＴＦＴのバランスが改善される。その結果、ＣＭＯＳ回路で構成された駆動回路の誤動作の問題点が解消されるとともに、ＣＭＯＳ回路の電源端子間を貫通する電流が小さい。しかも、Ｐ型のＴＦＴでは、Ｎ型のＴＦＴに比較して半導体薄膜の結晶性が高いので、これらのＴＦＴ間で素子サイズを変えなくてもＰ型およびＮ型のＴＦＴ間におけるオン電流特性が同等である。
【００１３】
本発明の液晶表示装置は、前記Ｐ型の薄膜トランジスタの半導体薄膜の酸化処理回数は、少なくとも２回以上であることを特徴とする。
【００１４】
本発明では、前記Ｐ型の薄膜トランジスタの酸化処理温度は１０５０℃から１２００℃の温度範囲であり、前記Ｎ型の薄膜トランジスタの酸化処理温度は９５０℃から１１００℃の温度範囲にあることを特徴とする。
【００１５】
このように構成したことによって、Ｐ型ＴＦＴの半導体薄膜の結晶性はＮ型ＴＦＴの半導体薄膜の結晶性よりも良好となり、両者ＴＦＴの特性バランスが改善される。
【００１７】
本発明では、上記のＴＦＴを実現するために３通りの製造方法を提案する。
その１の液晶表示装置の製造方法は、絶縁基板上に、駆動回路部を構成するＮ型およびＰ型の薄膜トランジスタと、画素領域に形成されたＮ型の薄膜トランジスタと、を有する液晶表示装置の製造方法において、絶縁基板上に、前記Ｐ型薄膜トランジスタ用の半導体薄膜を堆積させる第1の工程と、該Ｐ型薄膜トランジスタ用の半導体薄膜を島状にパターニングする第２の工程と、第１の酸化工程により該Ｐ型薄膜トランジスタのゲート絶縁膜を形成する第３の工程と、前記Ｎ型薄膜トランジスタ用の半導体薄膜を堆積させる第４の工程と、該Ｎ型薄膜トランジスタ用の半導体薄膜を島状にパターニングする第５の工程と、第２の酸化工程により該Ｎ型薄膜トランジスタのゲート絶縁膜を形成する第６の工程とを少なくとも有し、前記Ｐ型の薄膜トランジスタの半導体薄膜の酸化処理回数は、前記Ｎ型の薄膜トランジスタの半導体薄膜の酸化処理回数よりも多いことを特徴とする。
【００１８】
また、その２の液晶表示装置の製造方法は、絶縁基板上に、駆動回路部を構成するＮ型およびＰ型の薄膜トランジスタと、画素領域に形成されたＮ型の薄膜トランジスタと、を有する液晶表示装置の製造方法において、絶縁基板上に、前記Ｐ型薄膜トランジスタ用の半導体薄膜を堆積させる第１の工程と、該Ｐ型薄膜トランジスタ用の半導体薄膜を島状にパターニングする第２の工程と、第１の酸化工程により該Ｐ型薄膜トランジスタ用の半導体薄膜上に絶縁膜を形成する第３の工程と、前記Ｎ型薄膜トランジスタ用の半導体薄膜を堆積させる第４の工程と、該Ｎ型薄膜トランジスタ用の半導体薄膜を島状にパターニングする第５の工程と、前記第１の酸化工程により形成された前記絶縁膜を剥離する第６の工程と、第２の酸化工程により該Ｎ型薄膜トランジスタおよび前記Ｐ型薄膜トランジスタのゲート絶縁膜を形成する第７の工程と、を少なくとも有することを特徴とする。
【００１９】
このように構成したことによって、Ｐ型薄膜トランジスタ用の半導体薄膜の結晶性は、Ｎ型薄膜トランジスタ用の半導体薄膜の結晶性よりも良好となる。さらに、第１の酸化工程により形成された前記Ｐ型薄膜トランジスタのゲート絶縁膜を剥離した後に、第２の酸化工程により該Ｎ型薄膜トランジスタおよび前記Ｐ型薄膜トランジスタのゲート絶縁膜を形成する様にしたので、Ｐ型薄膜トランジスタのゲート絶縁膜は酸化工程を２回通ることはない。従って、半導体薄膜やゲート絶縁膜に歪や応力が過剰に加わることがなく、Ｐ型薄膜トランジスタのさらなる特性向上が実現されて、Ｎ型およびＰ型のＴＦＴの特性バランスがさらに改善される。
【００２０】
その３の液晶表示装置の製造方法は、絶縁基板上に、駆動回路部を構成するＮ型およびＰ型の薄膜トランジスタと、画素領域に形成されたＮ型の薄膜トランジスタと、を有する液晶表示装置の製造方法において、絶縁基板上に、前記Ｐ型薄膜トランジスタ用の半導体薄膜を堆積させる第１の工程と、該Ｐ型薄膜トランジスタ用の半導体薄膜を島状にパターニングする第２の工程と、第１の酸化工程により該Ｐ型薄膜トランジスタのゲート絶縁膜を形成する第３の工程と、前記Ｎ型薄膜トランジスタ用の半導体薄膜を堆積させる第４の工程と、該Ｎ型薄膜トランジスタ用の半導体薄膜を島状にパターニングする第５の工程と、第２の酸化工程により該Ｎ型薄膜トランジスタのゲート絶縁膜を形成する第６の工程とを少なくとも有し、前記Ｐ型の薄膜トランジスタのゲート絶縁膜を形成するための酸化処理温度は、前記Ｎ型の薄膜トランジスタのゲート絶縁膜を形成するための酸化処理温度よりも高いことを特徴とする。
【００２１】
本発明の液晶表示装置の製造方法は、前記第１の酸化工程処理温度は、前記第２の酸化工程処理温度よりも高いか、あるいは等しいことを特徴とする。
【００２４】
【発明の実施の形態】
図面を参照して、本発明の実施例を説明する。
【００２５】
〔薄膜トランジスタの構成〕
図１は、本例の液晶表示装置における駆動回路内蔵型のアクティブマトリクス基板を模式的に示す断面図である。なお、図１には、層間絶縁膜のコンタクトホールやそこを介してソース・ドレイン領域に電気的に接続する電極などを省略してある。
【００２６】
図１において、アクティブマトリクス基板１の基体たる絶縁基板２の表面側には、３つタイプのＴＦＴが形成され、そのうち、左側に表されているのは、Ｎ型の画素用ＴＦＴ１０であり、中央に表されているのは、Ｎ型の駆動回路用ＴＦＴ２０であり、右側に表されているのは、Ｐ型の駆動回路用ＴＦＴ３０である。これらのＴＦＴのうち、Ｎ型の駆動回路用ＴＦＴ２０とＰ型の駆動回路用ＴＦＴ３０は、ＣＭＯＳ回路として駆動回路のインバータあるいはシフトレジスタなどを構成している。
【００２７】
すなわち、図２（ａ）に示すように、液晶表示装置は、そのアクティブマトリクス基板上に、信号線９０および走査線９１で区画形成された画素領域を有し、そこには、画素用ＴＦＴ９２を介して画像信号が入力される液晶セルの液晶容量９４が存在する。また、信号線９０に対しては、シフトレジスタ８４、レベルシフタ８５、ビデオライン８７、アナログスイッチ８６を備えるデータドライバ部８２がアクティブマトリクス基板上に形成されている。走査線９１に対しては、シフトレジスタ８８およびレベルシフタ８９を備える走査ドライバ部８３がアクティブマトリクス基板上に形成されている。なお、画素領域には、前段の走査線との間に保持容量９３も形成されている。ここで、シフトレジスタ８４、８８では、図２（ｂ）に２段のインバータを示すように、Ｎ型のＴＦＴｎ１、ｎ２と、Ｐ型のＴＦＴｐ１、ｐ２とによってそれぞれＣＭＯＳ回路が構成されている。これらのＴＦＴのうち、Ｎ型のＴＦＴｎ１、ｎ２は、図１に示すＮ型の駆動回路用ＴＦＴ２０に対応し、Ｐ型のＴＦＴｐ１、ｐ２は、図１に示すＰ型の駆動回路用ＴＦＴ３０に対応し、画素用ＴＦＴ９２は、図１に示す画素用ＴＦＴ１０に対応する。
【００２８】
再び、図１において、Ｎ型の画素用ＴＦＴ１０、Ｎ型の駆動回路用ＴＦＴ２０、およびＰ型の駆動回路用ＴＦＴ３０は、いずれも基本的な構造、およびサイズが同じであり、絶縁基板２の表面側には、ソース領域１１、２１、３１とドレイン領域１２、２２、３２との間にチャネルを形成可能なチャネル形成領域１３、２３、３３と、これらのチャネル形成領域の表面側に対して、ゲート絶縁膜１４、２４、３４（厚さが約１２００オングストロームのシリコン酸化膜）を介して対峙するゲート電極１５、２５、３５とを有する。また、チャネル形成領域１３、２３、３３の長さや幅なども同一寸法にして、レイアウト上の対称性を確保してある。
【００２９】
かかる構成のアクティブマトリクス基板１において、Ｎ型の駆動回路用ＴＦＴ２０のオン電流と、Ｐ型の駆動回路用ＴＦＴ３０のオン電流とのバランスが悪いと、誤動作が発生しやすい。また、ＴＦＴ間で素子の構造やサイズを変えると、ゲート容量などのバランスが崩れてしまう。そこで、本例では、Ｎ型の駆動回路用ＴＦＴ２０とＰ型の駆動回路用ＴＦＴ３０との間において、基本的な構造、サイズを同一としたままで、オン電流のバランスを向上させてある。
【００３０】
すなわち、本例のアクティブマトリクス基板１では、第１の酸化工程によりＰ型ＴＦＴのゲート絶縁膜を先に形成し、その後、第２の酸化工程によりＮ型ＴＦＴのゲート絶縁膜を形成すると同時に、前記Ｐ型ＴＦＴのゲート絶縁膜も酸化工程を通ることになる。従って、Ｐ型ＴＦＴの半導体薄膜はＮ型ＴＦＴの半導体薄膜に比べてより結晶成長が進み、トラップ準位密度が減少している。しかし、Ｐ型ＴＦＴのゲート絶縁膜はすでに形成されているので、それ以上酸化膜が成長することはない。以上述べたようにしてオン電流のバランスを向上させてある。ここで、いずれのＴＦＴも、各構成部分のサイズが同じである。
【００３１】
なお、画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０のソース領域１１、２１、およびドレイン領域１２、２２の領域は、不純物濃度が約０．５×１０２０ｃｍ−３の高濃度に添加された領域である。また、Ｐ型の駆動回路用ＴＦＴ３０のソース領域３１およびドレイン領域３２の領域は、不純物濃度が約２．０×１０２０ｃｍ−３の高濃度に添加された領域である。これらの高濃度領域に対して、各ＴＦＴに対する信号線や画素電極などの電極（図示せず。）が、層間絶縁膜４のコンタクトホールを介して電気的に接続している。
【００３２】
〔薄膜トランジスタのオン電流特性〕
このように構成したＴＦＴのオン電流特性について述べる。
【００３３】
まず、請求項１に述べたように、酸化工程を２回通したときのＰ型ＴＦＴの特性改善について説明する。図３において、従来の様に１回の酸化工程によりゲート絶縁膜を形成したＰ型ＴＦＴの特性を実線Ｌ３で示し、本発明の様に酸化工程を２回通したときのＰ型ＴＦＴの特性を点線Ｌ４で示してある。この図は熱酸化法によってゲート酸化膜を形成した場合の多結晶シリコンＴＦＴの例を示している。熱酸化温度１１６０℃で酸化膜を形成した後、再度１１６０℃の熱酸化工程を通ることによって、多結晶シリコン薄膜はさらに結晶成長が進み、結晶粒径は増大し、結晶粒界に存在するトラップ準位密度は低減する。その結果、点線Ｌ４で示す様にＰ型ＴＦＴの特性が改善される。先に従来の技術の項で図１１に示したようなＮ型ＴＦＴとＰ型ＴＦＴのバランスの悪さが改善されて図４の様になる。実線Ｌ５はＮ型ＴＦＴの特性を示す。従来の特性（図１１の実線Ｌ１と同じ）と変わらない。Ｐ型ＴＦＴの特性は本発明により改善されたので点線Ｌ６に示すようにバランスが良好となる。正孔の易動度が電子の易動度に比して小さくても、Ｐ型ＴＦＴのシリコン薄膜の結晶性をＮ型ＴＦＴのシリコン薄膜の結晶性よりもよすることによってＮ型ＴＦＴとＰ型ＴＦＴのバランスを確保している。それ故、シフトレジスタにおける動作条件に充分なマージンを確保できるので、オン電流のアンバランスに起因する誤動作が発生しない。しかも、Ｐ型のＴＦＴとＮ型のＴＦＴとの間では、素子サイズが同じであるため、ゲート容量などが同等である。
【００３４】
次に請求項２に述べたように、Ｐ型ＴＦＴのゲート酸化膜形成温度をＮ型ＴＦＴのゲート酸化膜形成温度よりも高くする方法について説明する。
【００３５】
図５は、Ｐ型ＴＦＴの特性のゲート酸化膜形成温度依存性を示したものである。実線Ｌ７は１０００℃でゲート酸化膜を形成したときのＰ型ＴＦＴの特性を示し、点線Ｌ８は１１６０℃でゲート酸化膜を形成したときのＰ型ＴＦＴの特性を示している。酸化処理温度が高いほうが結晶粒径は大きく、トラップ準位密度も低いので、１１６０℃でゲート酸化膜を形成したＴＦＴのほうがとくせいは良好である。本方法により作成したＣＭＯＳＴＦＴの特性を図６に示す。Ｎ型ＴＦＴの特性は実線Ｌ９で、Ｐ型ＴＦＴの特性は点線Ｌ１０で示す。Ｎ型ＴＦＴのゲート酸化膜は１０００℃で形成され、Ｐ型ＴＦＴのゲート酸化膜は１１６０℃で形成されている。従って、Ｎ型ＴＦＴのシリコン薄膜の結晶性よりも、Ｐ型ＴＦＴのシリコン薄膜の結晶性の方が良好となり、その結果、図６に示すようにＮ型ＴＦＴとＰ型ＴＦＴのバランスを確保される。それ故、シフトレジスタにおける動作条件に充分なマージンを確保できるので、オン電流のアンバランスに起因する誤動作が発生しない。Ｎ型ＴＦＴのゲート酸化温度は、請求項１で述べた方法に比べて低くなりオン電流はわずかに低下するものの、Ｐ型ＴＦＴとのバランスは極めて良好なためＣＭＯＳ回路の誤動作は発生しない。しかも、Ｐ型のＴＦＴとＮ型のＴＦＴとの間では、素子サイズが同じであるため、ゲート容量などが同等である。
【００３６】
〔薄膜トランジスタの製造方法〕
このようなＬＤＤ構造のＴＦＴは、たとえば、以下の方法により製造できる。なお、以下の説明において、不純物濃度は、いずれも活性化アニール後の不純物濃度で表してある。
【００３７】
本発明では大別すると２通りの製造方法を提案している。その１は請求項６に示す様に初めにＰ型ＴＦＴのゲート酸化膜を形成し、これを剥離しないで次のゲート酸化工程を通してＮ型ＴＦＴのゲート酸化膜を形成する方法である。その２は請求項７に示す様に初めにＰ型ＴＦＴのゲート酸化膜を形成し、これを剥離して次のゲート酸化工程によってＰ型ＴＦＴおよびＮ型ＴＦＴのゲート酸化膜を同時に形成する方法である。
【００３８】
まず請求項６で述べた製造方法について説明する。請求項７で述べた製造方法については後で説明する。
【００３９】
図７（ａ）に示すように、石英基板などの絶縁基板２の表面に、ＬＰＣＶＤ法またはプラズマＣＶＤ法またはスパッタ法または蒸着法などを用いてポリシリコン薄膜３を形成する。また、アモルファスシリコン薄膜を形成した後、レーザアニール法または固相成長法によりポリシリコン薄膜を形成する方法もある。
【００４０】
レーザアニール法は基板の温度を上昇させることなくトラップ準位密度の低いポリシリコン薄膜を形成する事が可能であり低温プロセス（製造工程の最高温度が４５０℃以下）ポリシリコンＴＦＴの製造に適している。また、固相成長法はアモルファスシリコン薄膜を約６００℃の熱アニールすることにより固相のまま結晶成長させてポリシリコン薄膜を形成する技術である。この方法によると、ポリシリコンとして成膜されたされた膜に比べ非常に大きな結晶粒径を有するポリシリコン薄膜を得ることが可能となる。
【００４１】
次に、図７（ｂ）に示すように、ポリシリコン薄膜３をフォトリソグラフィ法によってパタニングして、それをＰ型ＴＦＴを構成する島状のシリコン薄膜３１ａにする。
【００４２】
次に、図７（ｃ）に示すように、前記Ｐ型ＴＦＴを構成する島状のシリコン薄膜３１ａに対して、第１の酸化工程（熱酸化法や高圧酸化法やプラズマＴＥＯＳ法やＬＰＣＶＤ法やＡＰＣＶＤ法やプラズマＣＶＤ法やＯ３−ＴＥＯＳ法やプラズマ酸化法やＨＴＯ法など）により、厚さが約１２００Åのシリコン酸化膜からなるゲート絶縁膜３４を形成する（第１のゲート絶縁膜形成工程）。例えば、熱酸化法の場合は、ドライ酸素雰囲気中での熱処理によりゲート絶縁膜を形成する。この時の熱処理温度は、９００℃以上、望ましくは１０５０℃以上、さらには１１００℃以上が望ましい。さらには１２００℃が望ましい。
【００４３】
次に、図７（ｄ）に示すように、ゲート絶縁膜３４および絶縁基板２の表面に、Ｎ型ＴＦＴを形成するための半導体薄膜１ａを堆積させる。通常は半導体薄膜１ａはポリシリコン薄膜である、その成膜方法についてはすでに述べてあるのでここでの説明は省略する。
【００４４】
次に、図８（ａ）に示すように、ポリシリコン薄膜１ａをフォトリソグラフィ法によってパタニングして、それをＮ型の画素用ＴＦＴを構成する島状のシリコン薄膜１１ａ、およびＮ型の駆動回路用ＴＦＴを構成する島状のシリコン薄膜２１ａにする。
【００４５】
続いて、第２の酸化工程によって、画素用および駆動回路用ＴＦＴの島状のポリシリコン薄膜１１ａおよび２１ａにシリコン酸化膜を成長させてゲート絶縁膜１４と２４を形成する。さらに該第２の酸化工程によってＰ型ＴＦＴのポリシリコン薄膜３１ａおよびゲート酸化膜３４も２回目の酸化処理工程を通ることになる。従って、Ｎ型ＴＦＴのポリシリコン薄膜とゲート絶縁膜は１回の酸化工程で形成されるのに対して、Ｐ型ＴＦＴのポリシリコン薄膜とゲート絶縁膜は１回の酸化工程で形成された後、再度酸化工程を通ることとなる。その結果、Ｐ型ＴＦＴのポリシリコン薄膜とゲート絶縁膜の膜質が飛躍的に改善され、〔薄膜トランジスタのオン電流特性〕の項で説明したように、Ｎ型ＴＦＴとＰ型ＴＦＴのバランスが確保される。熱酸化法については、第１の酸化工程のところで説明した。ただし、第２の熱酸化工程の処理温度は、第１の熱酸化工程の処理温度と等しいかまたは低い温度に設定する。この設定方法によってＰ型ＴＦＴのポリシリコン薄膜の結晶性の方が、Ｎ型ＴＦＴのポリシリコン薄膜の結晶性よりも良くなり、Ｐ型およびＮ型ＴＦＴの良好なバランスが確保されるのである。
【００４６】
次に、図８（ｃ）に示すように、ゲート絶縁膜１４、２４、３４の表面に、低抵抗のドープトシリコン薄膜やシリサイド薄膜等からなるゲート電極１５、２５、３５を形成する。
【００４７】
前記ドープトシリコン薄膜の形成方法について説明する。イントリンシックポリシリコン薄膜に対して、プレデポ法により高濃度のリン原子を拡散させる方法がある。また、シランガス（ＳｉＨ４）とフォスフィンガス（ＰＨ３）の混合ガス、あるいはジシランガス（Ｓｉ２Ｈ６）とフォスフィンガス（ＰＨ３）の混合ガス、あるいはこれらの混合ガスを水素ガスで希釈したもの等を原料としてドープトアモルファスシリコン薄膜やドープトポリシリコン薄膜を堆積させ、６００℃〜１０００℃程度の熱処理により固相成長させて低抵抗のドープトシリコン薄膜を形成する方法がある。膜厚３５００Å程度の時、前者のプレデポ法で形成されたドープトシリコン薄膜のシート抵抗は約２０〜２５Ω／□、後者の固相成長法で形成されたドープトシリコン薄膜のシート抵抗は約１５〜２０Ω／□程度である。さらに低抵抗のゲート電極を実現するためにはモリブデンシリサイド薄膜あるいはタングステンシリサイド薄膜等のシリサイド薄膜を用いるのが効果的である。これらの膜では、１５００Åの時６〜７Ω／□程度の低抵抗が実現される。これらの膜は一層で用いても良いが、下にポリシリコン薄膜を堆積させた、いわゆるポリサイド薄膜として用いても良いし、ポリシリコン薄膜で上と下からサンドイッチさせた三層構造として用いても良い。また、タングステン（Ｔａ）薄膜やアルミニュウム薄膜（Ａｌ）をゲート電極として用いても良い。
【００４８】
次にＰ型ＴＦＴのソースおよびドレイン領域を形成する。図９（ａ）に示すように、絶縁基板２の表面側のうち、画素用ＴＦＴ１０の形成予定領域と、Ｎ型の駆動回路用ＴＦＴ２０の形成予定領域をレジストマスク５１で覆う。この状態で、アクセプタ型の不純物、たとえばボロンイオンを２．０×１０１５ｃｍ−２のドーズ量でイオン注入して、ゲート電極３５に対して自己整合的にソース領域３１、およびドレイン領域３２を形成する（Ｐ型の不純物導入工程）。なお、不純物導入方法としては、その他にも、イオンドーピング法、プラズマドーピング法、レーザドーピング法などがある。
【００４９】
その結果、不純物が導入されなかった部分がチャネル形成領域３３となる。このようにして、Ｐ型の駆動回路用ＴＦＴ３０が形成される。しかる後に、レジストマスク５１を除去する。
【００５０】
次に、図９（ｂ）に示すように、Ｐ型の駆動回路用ＴＦＴ３０の形成領域をレジストマスク５２で覆う。この状態で、ドナー型の不純物、たとえばリンイオンあるいはヒ素イオンを０．５×１０１５ｃｍ−２〜５×１０１５ｃｍ−２のドーズ量でイオン注入して、ゲート電極１５、２５に対して自己整合的にソース領域１１、２１、およびドレイン領域１２、２２を形成する（Ｎ型の不純物導入工程）。
【００５１】
その結果、不純物が導入されなかった部分がチャネル形成領域１３、２３となる。このようにして、画素用ＴＦＴ１０、およびＮ型の駆動回路用ＴＦＴ２０が形成される。しかる後に、レジストマスク５２を除去する。
【００５２】
次に層間絶縁膜を形成した後に、活性化のためのアニールを行なうと、図１に示すアクティブマトリクス基板１が形成される。該活性化は約１０００℃で２０分〜３０分程度のアニールにより行うのが適当である。それ以上の長時間アニールでは、イオン注入された不純物イオンが横方向に拡散を起こし短チャネル化といった問題が生じる可能性がある。または、５００〜７００℃程度の温度で１〜１０時間程のアニールも効果的である。このような低温長時間アニールでは不純物イオンの横方向拡散が抑えられ、さらにイオン注入によりダメージを受けたソースおよびドレイン領域が固相成長を起こして結晶性が回腹するという効果がある。上記の熱アニールによる活性化のほかに、レーザーアニールによる活性化もよい。以上述べたような方法で活性化した後、層間絶縁膜４にコンタクトホールを形成して、所定の電極（信号線および画素電極）を形成する。
【００５３】
このような方法で形成すれば、Ｎ型ＴＦＴに比べてＰ型ＴＦＴのポリシリコン薄膜およびゲート絶縁膜の膜質を優れたものに出来るので、従来正孔の易動度が電子の易動度に比べて小さいことに起因するＰ型ＴＦＴの特性の悪さを改善する事が可能となった。その結果、Ｎ型ＴＦＴとＰ型ＴＦＴの特性がそろい、極めてバランスの良好なＣＭＯＳ回路が得られることとなった。
【００５４】
〔薄膜トランジスタの別の製造方法〕
また、図１に示す構造のＴＦＴは、以下の方法でも製造できる。
【００５５】
なお、以下に説明する方法でも、前記の製造方法と図７（ａ）〜（ｄ）に示す工程が共通しているので、これらの工程の説明を省略し、図７（ｄ）に示す工程の後に行なう工程のみを説明する。
【００５６】
まず、図７（ｄ）に示すように、ゲート絶縁膜３４および絶縁基板２の表面に、Ｎ型ＴＦＴを形成するための半導体薄膜１ａを堆積させる。通常は半導体薄膜１ａはポリシリコン薄膜である、その成膜方法についてはすでに述べてあるのでここでの説明は省略する。
【００５７】
次に、図１０（ａ）に示すように、ポリシリコン薄膜１ａをフォトリソグラフィ法によってパタニングして、それをＮ型の画素用ＴＦＴを構成する島状のシリコン薄膜１１ａ、およびＮ型の駆動回路用ＴＦＴを構成する島状のシリコン薄膜２１ａにする。
【００５８】
次に、図１０（ｂ）に示すように、第１の熱酸化工程で形成されたＰ型ＴＦＴのゲート絶縁膜３４をエッチング剥離する。この工程により、Ｎ型ＴＦＴのポリシリコン薄膜１１ａ、２１ａ、およびＰ型ＴＦＴのポリシリコン薄膜３１ａの表面が露出される。先に述べた請求項６の方法ではこの工程がない。
【００５９】
その後、図１０（ｃ）〜（ｄ）に続くが、これは、前記の製造方法の図８（ｂ）〜（ｃ）の工程と一致する。さらに図９（ａ）〜（ｂ）に続くので、ここでの説明は省略する。
【００６０】
なお、本例のＣＭＯＳ回路の応用例としては、液晶表示装置の他にも、密着型イメージセンサやＳＲＡＭ（ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｉｅｓ）などがある。
【００６１】
【発明の効果】
本発明では、Ｐ型の薄膜トランジスタの酸化処理回数は、Ｎ型の薄膜トランジスタの酸化処理回数よりも多い事を特徴とする。この様に構成したことにより、Ｐ型の薄膜トランジスタを構成する半導体薄膜の結晶性は、Ｎ型の薄膜トランジスタを構成する半導体薄膜の結晶性に比べて格段に良好となり、トラップ準位が少なくなり、結晶粒径は大きくなる。さらに、ゲート絶縁膜との界面の界面準位等も低減される。従って、Ｐ型ＴＦＴの特性が改善され、電子の易動度に比べて正孔の易動度は低いにもかかわらず、Ｐ型とＮ型のＴＦＴのバランスが改善される。その結果、ＣＭＯＳ回路で構成された駆動回路の誤動作の問題点が解消されるとともに、ＣＭＯＳ回路の電源端子間を貫通する電流が小さい。しかも、Ｐ型のＴＦＴでは、Ｎ型のＴＦＴに比較して半導体薄膜の結晶性が高いので、これらのＴＦＴ間で素子サイズを変えなくてもＮ型およびＰ型のＴＦＴ間におけるオン電流特性が同等となる。
【００６２】
また、Ｐ型の薄膜トランジスタの酸化温度は、Ｎ型の薄膜トランジスタの酸化温度に比較して高いことを特徴とする。この様に構成したことにより、Ｐ型の薄膜トランジスタを構成する半導体薄膜の結晶性は、Ｎ型の薄膜トランジスタを構成する半導体薄膜の結晶性に比べて格段に良好となり、トラップ準位が少なくなり、結晶粒径は大きくなる。さらに、ゲート絶縁膜との界面の界面準位等も低減される。従って、Ｐ型ＴＦＴの特性が改善され、電子の易動度に比べて正孔の易動度は低いにもかかわらず、Ｐ型とＮ型のＴＦＴのバランスが改善される。その結果、ＣＭＯＳ回路で構成された駆動回路の誤動作の問題点が解消されるとともに、ＣＭＯＳ回路の電源端子間を貫通する電流が小さい。しかも、第２導電型のＴＦＴでは、第１導電型のＴＦＴに比較して半導体薄膜の結晶性が高いので、これらのＴＦＴ間で素子サイズを変えなくてもＰ型およびＮ型のＴＦＴ間におけるオン電流特性が同等となる。
【００６３】
本発明では、Ｐ型の薄膜トランジスタの酸化処理温度は１０５０℃から１２００℃の温度範囲であり、Ｎ型の薄膜トランジスタの酸化処理温度は９５０℃から１１００℃の温度範囲にあることを特徴とする。このように構成したことによって、Ｐ型ＴＦＴの半導体薄膜の結晶性はＮ型ＴＦＴの半導体薄膜の結晶性よりも良好となり、両者ＴＦＴの特性バランスが改善される。
【００６４】
以上述べたように、Ｐ型ＴＦＴを構成するシリコン薄膜の結晶性およびゲート酸化膜および界面特性を向上させたことにより、各ＴＦＴ間で素子サイズを変えることなく、Ｎ型およびＰ型のＴＦＴ間におけるオン電流特性を同等にすることができるので、ゲート容量などのバランスも崩れない。その結果、誤動作の極めて少ないＣＭＯＳ回路を構成することができるので、ドライバー回路を内蔵した液晶表示装置等のさらなる特性改善に有効である。
【００６５】
本発明は、実施例で述べたような液晶表示装置の他に、ＳＲＡＭあるいは密着型イメージセンサー等のＴＦＴを用いたＣＭＯＳ回路を利用したデバイスの発展に大きく貢献するものである。
【図面の簡単な説明】
【図１】本発明の実施例に係る薄膜トランジスタを用いたアクティブマトリクス基板を模式的に示す断面図である。
【図２】（ａ）は、図１に示す薄膜トランジスタを用いた液晶表示装置のアクティブマトリクス基板の説明図、（ｂ）は、その駆動回路に用いたＣＭＯＳ回路の説明図である。
【図３】従来のＰ型の薄膜トランジスタと請求項１に示すＰ型の薄膜トランジスタのオン・オフリーク電流特性を比較して示すグラフ図である。
【図４】請求項１に示すＮ型およびＰ型の薄膜トランジスタのオン・オフリーク電流特性を比較して示すグラフ図である。
【図５】従来のＰ型の薄膜トランジスタと請求項２に示すＰ型の薄膜トランジスタのオン・オフリーク電流特性を比較して示すグラフ図である。
【図６】請求項２に示すＮ型およびＰ型の薄膜トランジスタのオン・オフリーク電流特性を比較して示すグラフ図である。
【図７】（ａ）〜（ｄ）は、請求項６に示すアクティブマトリクス基板の製造方法のうち、Ｎ型ＴＦＴのシリコン薄膜の形成工程までを示す工程断面図である。
【図８】（ａ）〜（ｃ）は、請求項６に示すアクティブマトリクス基板の製造方法のうち、Ｎ型ＴＦＴのシリコン薄膜の形成工程以降の工程を示す工程断面図である。
【図９】（ａ）〜（ｂ）は、請求項６に示すアクティブマトリクス基板の製造方法のうち、Ｐ型のソースおよびドレイン領域の形成工程以降の工程を示す工程断面図である。
【図１０】（ａ）〜（ｄ）は、請求項７に示すアクティブマトリクス基板の製造方法のうち、Ｎ型ＴＦＴの島状パターンの形成工程以降、ゲート電極形成工程までを示す工程断面図である。
【図１１】従来のＮ型およびＰ型の薄膜トランジスタのオン・オフリーク電流特性を比較して示すグラフ図である。
【符号の説明】
１・・・・・・・・・・アクティブマトリクス基板
２・・・・・・・・・・絶縁基板
１０・・・・・・・・・Ｎ型の画素用ＴＦＴ
２０・・・・・・・・・Ｎ型の駆動回路用ＴＦＴ
３０・・・・・・・・・Ｐ型の駆動回路用ＴＦＴ
ｎ１、ｎ２・・・・・・Ｎ型のＴＦＴ
ｐ１、ｐ２・・・・・・Ｐ型のＴＦＴ
１１、２１、３１・・・ソース領域
１２、２２、３２・・・ドレイン領域
１３、２３、３３・・・チャネル形成領域
１４、２４、３４・・・ゲート絶縁膜
１５、２５、３５・・・ゲート電極
８２・・・・・・・・・データドライバ部（駆動回路）
８３・・・・・・・・・走査ドライバ部（駆動回路）
８４、８８・・・・・・シフトレジスタ
８５、８９・・・・・・レベルシフタ
９０・・・・・・・・・信号線
９１・・・・・・・・・走査線
９２・・・・・・・・・画素用ＴＦＴ
９４・・・・・・・・・液晶セルの容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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