(57)【特許請求の範囲】
【請求項１】
一導電型の第１の半導体層内の反対導電型の第２の半導体層に形成された受光ダイオードと、一導電型の第３の半導体層内の反対導電型の第４の半導体層に形成された、前記受光ダイオードに隣接する光信号検出用の絶縁ゲート型電界効果トランジスタとを備えた固体撮像素子において、
前記受光ダイオードの部分は、前記第２の半導体層の表層に一導電型の不純物領域を有し、前記絶縁ゲート型電界効果トランジスタの部分は、前記第４の半導体層の表層に形成された一導電型のソース領域及びドレイン領域と、該ソース領域とドレイン領域の間のチャネル領域と、該チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記チャネル領域下の前記第４の半導体層内部に形成された反対導電型の高濃度埋込層とを有し、
前記第２の半導体層の下の前記第１の半導体層の部分は、前記第４の半導体層の下の前記第３の半導体層の部分よりも深さ方向において厚くなっており、前記第１の半導体層と前記第３の半導体層とが接続し、前記第２の半導体層と前記第４の半導体層とが前記受光ダイオードで発生した光発生電荷を前記高濃度埋込層に蓄積可能に電気的に接続し、かつ前記ドレイン領域と前記不純物領域が同じ不純物濃度を有するとともに相互に接続して形成され、さらにこれらドレイン領域及び不純物領域に接続して形成され、前記ドレイン電極を接続するための該ドレイン領域よりも高濃度の一導電型のコンタクト層を有し、さらに該コンタクト層は前記受光ダイオードの受光部並びに該受光ダイオードと前記絶縁ゲート型電界効果トランジスタの接続部分を避けた位置に形成されていることを特徴とする固体撮像素子。
【請求項２】
前記絶縁ゲート型電界効果トランジスタのゲート電極はリング状を有し、前記ソース領域は前記ゲート電極によって囲まれた前記第４の半導体層の表層に形成され、前記ドレイン領域は前記ゲート電極を囲むように前記第４の半導体層の表層に形成されていることを特徴とする請求項１記載の固体撮像素子。
【請求項３】
前記固体撮像素子は、前記受光ダイオードに形成された開口を除く部分が遮光されていることを特徴とする請求項１又は２の何れか一に記載の固体撮像素子。
【請求項４】
前記絶縁ゲート型電界効果トランジスタのソース領域に負荷回路が接続されてソースフォロワ回路を構成していることを特徴とする請求項１乃至３の何れか一に記載の固体撮像素子。
【請求項５】
前記ソースフォロワ回路のソース出力は映像信号出力端子に接続されていることを特徴とする請求項４記載の固体撮像素子。
【請求項６】
反対導電型の半導体基体層内に形成された一導電型の第１の埋込層と、前記半導体基体層の上方に形成され、かつ前記第１の埋込層と接続する一導電型の第１の半導体層と、該第１の半導体層の表層に形成された反対導電型の第２の半導体層とを有する受光ダイオード領域と、
前記反対導電型の半導体基体層内に形成された該半導体基体層よりも高い不純物濃度を有する反対導電型の第２の埋込層と、前記半導体基体層の上方に形成され、かつ前記第１の半導体層と接続する一導電型の第３の半導体層と、該第３の半導体層の表層に形成された反対導電型の第４の半導体層と、該第４の半導体層の表層に形成された一導電型のチャネルドープ層と、該チャネルドープ層の下の第４の半導体層内部に形成され、該第４の半導体層よりも高い不純物濃度を有する反対導電型の高濃度埋込層とを有し、前記第４の半導体層は前記受光ダイオードで発生した光発生電荷を内部に形成された前記高濃度埋込層に蓄積可能に前記第２の半導体層と電気的に接続して、前記受光ダイオード領域に隣接して形成された絶縁ゲート型電界効果トランジスタ領域とを備え、前記受光ダイオード領域と前記絶縁ゲート型電界効果トランジスタ領域の表面にゲート絶縁膜が形成されてなる固体撮像素子基板を準備する工程と、
前記チャネルドープ層下の前記第４の半導体層内部に形成された前記反対導電型の高濃度埋込層の上部に、前記ゲート絶縁膜を介して前記反対導電型の高濃度埋込層を覆うゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記固体撮像素子基板の表層に一導電型不純物を導入して、前記ゲート電極の両側の第４の半導体層の表層に一導電型のソース領域及びドレイン領域を形成するとともに、前記第２の半導体層の表層に一導電型の不純物領域を形成する工程と、
受光部となる前記不純物領域の一部及び前記受光ダイオード領域と絶縁ゲート型電界効果トランジスタ領域の接続部分を少なくとも覆うレジスト膜を形成した後、前記ゲート電極及び前記レジスト膜をマスクとして一導電型不純物を導入し、前記ドレイン領域及び前記不純物領域に接続して、前記ドレイン領域よりも高濃度のコンタクト層を形成する工程とを有することを特徴とする固体撮像素子の製造方法。
【請求項７】
前記固体撮像素子と同一の基板に、該固体撮像素子を駆動するＣＭＯＳ回路を構成する低濃度ドレイン（ＬＤＤ）構造のＭＯＳトランジスタを有し、前記ドレイン領域は、前記ＣＭＯＳ回路のＭＯＳトランジスタの低濃度ドレイン領域を形成する際に同時に形成することを特徴とする請求項６記載の固体撮像素子の製造方法。
【請求項８】
前記固体撮像素子と同一の基板に、該固体撮像素子を駆動するＣＭＯＳ回路を構成する低濃度ドレイン（ＬＤＤ）構造のＭＯＳトランジスタを有し、前記コンタクト層は、前記ＣＭＯＳ回路のＭＯＳトランジスタの高濃度ドレイン領域を形成する際に同時に形成することを特徴とする請求項６又は７記載の固体撮像素子の製造方法。
【請求項９】
前記ゲート電極はリング状を有し、前記ソース領域は前記ゲート電極によって囲まれた前記第４の半導体層の表層に形成し、前記ドレイン領域は前記ゲート電極を囲むように前記第４の半導体層の表層に形成することを特徴とする請求項６乃至８の何れか一に記載の固体撮像素子の製造方法。
【請求項１０】
半導体基体層の表層に形成された一導電型の第１の半導体層、及び該第１の半導体層の表層に形成された反対導電型の第２の半導体層とを有する受光ダイオード領域と、
前記第１の半導体層と接続する一導電型の第３の半導体層、該第３の半導体層の表層に形成された反対導電型の第４の半導体層、該第４の半導体層の表層に形成された一導電型のチャネルドープ層、及び該チャネルドープ層の下の第４の半導体層内部に形成され、該第４の半導体層よりも高い不純物濃度を有する反対導電型の高濃度埋込層を有し、前記第４の半導体層は前記受光ダイオードで発生した光発生電荷を内部に形成された前記高濃度埋込層に蓄積可能に前記第２の半導体層と電気的に接続して、前記受光ダイオード領域に隣接して形成された絶縁ゲート型電界効果トランジスタ領域とを備え、前記受光ダイオード領域と前記絶縁ゲート型電界効果トランジスタ領域の表面にゲート絶縁膜が形成されてなる固体撮像素子基板を準備する工程と、
前記チャネルドープ層下の前記第４の半導体層内部に形成された前記反対導電型の高濃度埋込層の上部に、前記ゲート絶縁膜を介して前記高濃度埋込層を覆うゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記固体撮像素子基板の表層に一導電型不純物を導入して、前記ゲート電極の両側の第４の半導体層の表層に一導電型のソース領域及びドレイン領域を形成するとともに、前記第２の半導体層の表層に一導電型の不純物領域を形成する工程と、
受光部となる前記不純物領域の一部及び前記受光ダイオード領域と絶縁ゲート型電界効果トランジスタ領域の接続部分を少なくとも覆うレジスト膜を形成した後、前記ゲート電極及び前記レジスト膜をマスクとして一導電型不純物を導入し、前記ドレイン領域及び前記不純物領域に接続して、前記ドレイン領域よりも高濃度のコンタクト層を形成する工程とを有することを特徴とする固体撮像素子の製造方法。
【請求項１１】
前記ゲート電極はリング状を有し、前記ソース領域は前記ゲート電極によって囲まれた前記第４の半導体層の表層に形成し、前記ドレイン領域は前記ゲート電極を囲むように前記第４の半導体層の表層に形成することを特徴とする請求項１０記載の固体撮像素子の製造方法。
【請求項１２】
請求項１乃至５の何れか一に記載の固体撮像素子を備えた固体撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、固体撮像素子及びその製造方法及び固体撮像装置に関し、より詳しくは、ビデオカメラ、電子カメラ、画像入力カメラ、スキャナ又はファクシミリ等に用いられる閾値電圧変調方式のＭＯＳ型イメージセンサを用いた固体撮像素子及びその製造方法及び固体撮像装置に関する。
【０００２】
【従来の技術】
ＣＣＤ型イメージセンサやＭＯＳ型イメージセンサなどの半導体イメージセンサは量産性に優れているため、パターンの微細化技術の進展に伴い、ほとんどの画像入力デバイス装置に適用されている。
特に、近年、ＣＣＤ型イメージセンサと比べて、消費電力が小さく、かつセンサ素子と周辺回路素子とを同じＣＭＯＳ技術によって作成できるという利点を生かして、ＭＯＳ型イメージセンサが見直されている。
【０００３】
このような世の中の動向に鑑み、本願出願人はＭＯＳ型イメージセンサの改良を行い、チャネル領域下にキャリアポケット（高濃度埋込層）を有するセンサ素子に関する特許出願（特願平１０−１８６４５３号）を行って特許（登録番号２９３５４９２号）を得ている。
この特許（登録番号２９３５４９２号）に係る発明では、半導体層の表面欠陥への光発生電荷の注入を抑制し、雑音の低減を図るため、受光ダイオード１１１は光発生電荷（この場合、正孔）に対する埋め込み構造を有している。即ち、ｐ型のウエル領域の表層にｎ型の不純物領域が形成されており、ｐ型のウエル領域が光信号検出用ＭＯＳトランジスタのｐ型のベース領域と一体的に形成され、かつ、ｎ型の不純物領域がｎ型のドレイン領域と一体的に形成されている。従って、受光ダイオード１１１部分のｐ型のウエル領域に発生した光発生電荷が光信号の検出に寄与するような構造となっている。
【０００４】
【発明が解決しようとする課題】
ところで、将来、ＭＯＳ型イメージセンサのさらなる用途拡大を図るためには、分光感度特性、特に青色感度の向上を図ることが望まれている。この場合、新たな製造工程を増やすことなく、かつ雑音や暗電流の低減を維持しつつ、上記感度向上を図ることが好ましい。
【０００５】
本発明は、新たな製造工程を増やすことなく、雑音や暗電流の低減を維持しつつ、青色感度の向上を図ることが可能なＭＯＳ型イメージセンサを用いた固体撮像素子及びその製造方法及び固体撮像装置を提供するものである。
【０００６】
【課題を解決するための手段】
上記課題を解決するため、この発明は固体撮像素子に係り、その基本構成として、図２（ａ）に示すように、受光ダイオード１１１と光信号検出用の絶縁ゲート型電界効果トランジスタ（ＭＯＳトランジスタ）１１２が隣接して形成されている。さらに、光信号検出用ＭＯＳトランジスタ１１２のゲート電極下でチャネル領域下の第２のウエル領域１５ｂ内に光発生電荷を蓄積する高濃度埋込層（キャリアポケット）２５を有し、受光ダイオード１１１の第１のウエル領域（第２の半導体層）１５ａと光信号検出用の絶縁ゲート型電界効果トランジスタ（ＭＯＳトランジスタ）１１２の第２のウエル領域（第４の半導体層）１５ｂとが受光ダイオード１１１で発生した光発生電荷を高濃度埋込層２５に蓄積可能に電気的に接続している。
そして、光信号検出用ＭＯＳトランジスタ１１２は第２のウエル領域（第４の半導体層）１５ｂの表層に低濃度のドレイン領域を有し、かつ受光ダイオード１１１部の第１のウエル領域（第２の半導体層）１５ａの表層に不純物領域１７を有している。受光ダイオード１１１部の不純物領域１７と光信号検出用ＭＯＳトランジスタ１１２部の低濃度のドレイン領域１７ａとは一体的に形成され、同じ不純物濃度を有することを特徴としている。
【０００７】
本発明に係る固体撮像素子の製造方法では、同一の不純物導入工程を経て不純物領域１７と低濃度のドレイン領域１７ａとを同時に形成し、不純物領域１７の不純物濃度を低濃度のドレイン領域１７ａの不純物濃度とほぼ同じにしている。この場合、図２（ａ）に示すように、ドレイン電極２２のコンタクト層として受光部を避けて低濃度のドレイン領域１７ａと接続するように高濃度のドレイン領域（コンタクト層）１７ｂを形成する。
【０００９】
本発明によれば、低濃度のドレイン領域１７ａを形成すると同時に不純物領域１７を形成している。即ち、不純物領域１７の不純物濃度を低濃度としているので、イオン注入等を用いた不純物導入において不純物領域１７の深さをより浅く形成することができる。これにより、波長が短く、表面近くで急激に減衰してしまう青色光を十分な強度で受光することができる。
【００１０】
しかも、受光領域となる反対導電型の第１のウエル領域１５ａの表層に一導電型の不純物領域１７が形成されているため、受光ダイオード１１１は光発生電荷に対する埋め込み構造を有している。従って、表面の捕獲準位や正孔発生中心に対して中性化された状態を維持することができるため、光発生電荷以外の電荷による雑音や暗電流を低く維持することができる。
【００１１】
これにより、雑音や暗電流を低く維持しつつ、青色感度の向上を図ることが可能となる。
また、固体撮像素子を駆動するＣＭＯＳ回路を固体撮像素子と同一の基板に有しており、ＣＭＯＳ回路を構成するＬＤＤ構造のＭＯＳトランジスタの低濃度ドレイン領域を形成する際に同時に低濃度の不純物領域１７を形成し、さらに同じくＬＤＤ構造のＭＯＳトランジスタの高濃度ドレイン領域を形成する際に同時に高濃度のコンタクト層を形成している。
【００１２】
これにより、新たな製造工程を増やすことなく、雑音や暗電流を低く維持しつつ、青色感度の向上を図ることができる。
【００１３】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しながら説明する。
図１は、本発明の実施の形態に係るＭＯＳ型イメージセンサの単位画素内における素子レイアウトについて示す平面図である。
図１に示すように、単位画素１０１内に、受光ダイオード１１１と光信号検出用ＭＯＳトランジスタ１１２とが隣接して設けられている。光信号検出用ＭＯＳトランジスタ１１２は低濃度のドレイン領域を有する。
【００１４】
これら受光ダイオード１１１、光信号検出用ＭＯＳトランジスタ１１２は、それぞれ異なるウエル領域、即ち第１のウエル領域（第２の半導体層）１５ａと第２のウエル領域（第４の半導体層）１５ｂを有し、それらは互いに繋がっている。受光ダイオード１１１の部分の第１のウエル領域１５ａは光照射による電荷の発生領域の一部を構成し、光信号検出用ＭＯＳトランジスタ１１２の部分の第２のウエル領域１５ｂはこの領域１５ｂに付与するポテンシャルによってチャネルの閾値電圧を変化させることができるゲート領域を構成している。
【００１５】
光信号検出用ＭＯＳトランジスタ１１２の部分は低濃度のドレイン領域を有し、その低濃度のドレイン領域１７ａが延在して低濃度のドレイン領域１７ａとほぼ同じ不純物濃度を有する受光ダイオード１１１の不純物領域１７が形成されている。即ち、不純物領域１７と低濃度のドレイン領域１７ａとは互いに繋がった第１及び第２のウエル領域１５ａ，１５ｂの表層に大部分の領域がかかるように一体的に形成されている。また、不純物領域１７と低濃度のドレイン領域１７ａの外側周辺部には受光部を避けて低濃度ドレイン領域１７ａに接続するように高濃度のドレイン領域、即ち低抵抗のコンタクト層１７ｂが形成されている。
【００１６】
ドレイン領域１７ａ、１７ｂはリング状のゲート電極１９の外周部を取り囲むように形成され、ソース領域１６ａ、１６ｂはリング状のゲート電極１９の内周に囲まれるように形成されている。
さらに、このＭＯＳ型イメージセンサの特徴であるキャリアポケット（高濃度埋込層）２５は、ゲート電極１９下の第２のウエル領域１５ｂ内であって、ソース領域１６ａの周辺部に、ソース領域１６ａ、１６ｂを取り囲むように形成されている。
【００１７】
ドレイン領域１７ａ、１７ｂは低抵抗のコンタクト層１７ｂを通してドレイン電圧（ＶＤＤ）供給線２２と接続され、ゲート電極１９は垂直走査信号（ＶＳＣＡＮ）供給線２１に接続され、ソース領域１６ａ、１６ｂは低抵抗のコンタクト層１６ｂを通して垂直出力線２０に接続されている。
また、受光ダイオード１１１の受光窓２４以外の領域は金属層（遮光膜）２３により遮光されている。
【００１８】
上記のＭＯＳ型イメージセンサにおける光信号検出のための素子動作は、掃出期間（初期化）−蓄積期間−読出期間−掃出期間（初期化）−・・というように繰り返し行われる。
掃出期間（初期化）では、光発生電荷（光発生キャリア）を蓄積する前に、読み出しが終わった光発生電荷や、アクセプタやドナー等を中性化し、或いは表面準位に捕獲されている正孔や電子等、光信号の読み出し前の残留電荷を半導体内から排出して、キャリアポケット２５を空にする。ソース領域１６ａ、１６ｂやドレイン領域１７ａ、１７ｂやゲート電極１９に約＋５Ｖ以上、通常７〜８Ｖ程度の電圧を印加する。
【００１９】
蓄積期間では、光照射によりキャリアを発生させ、第１及び第２のウエル領域１５ａ，１５ｂ内を移動させてキャリアポケット２５に蓄積させる。ドレイン領域１７ａ、１７ｂに凡そ＋２〜３Ｖの電圧を印加するとともにゲート電極１９にＭＯＳトランジスタ１１２がカットオフ状態を維持するような低い電圧を印加する。
【００２０】
読出期間では、キャリアポケットる蓄積された光発生電荷による光信号検出用ＭＯＳトランジスタの閾値電圧の変化をソース電位の変化として読み取る。ＭＯＳトランジスタ１１２が飽和状態で動作するように、ドレイン領域１７ａ、１７ｂに凡そ＋２〜３Ｖの電圧を印加するとともにゲート電極１９に凡そ＋２〜３Ｖの電圧を印加する。
【００２１】
次に、本発明の実施の形態に係るＭＯＳ型イメージセンサのデバイス構造を断面図を用いて説明する。
図２（ａ）は、図１のＡ−Ａ線に沿う断面図に相当する、本発明の実施の形態に係るＭＯＳ型イメージセンサのデバイス構造について示す断面図である。図２（ｂ）は、半導体基板表面に沿うポテンシャルの様子を示す図である。
【００２２】
図３は図１のＢ−Ｂ線に沿う断面図であり、図４は図１のＣ−Ｃ線に沿う断面図である。
図２（ａ）に示すように、不純物濃度１×１０18ｃｍ-3以上のｐ型シリコンからなる基板１１上に不純物濃度１×１０15ｃｍ-3程度のｐ型シリコンをエピタキシャル成長し、エピタキシャル層（第７の半導体層）３１を形成する。
【００２３】
このエピタキシャル層３１に受光ダイオード１１１と光信号検出用ＭＯＳトランジスタ１１２とからなる単位画素１０１が形成されている。そして、各単位画素１０１を分離するように、隣接する単位画素１０１間に、エピタキシャル層３１表面のフィールド絶縁膜１４と、その下のエピタキシャル層３１全体にわたるｐ型の高濃度領域である素子分離層１３とが形成されている。
【００２４】
次に、受光ダイオード１１１の詳細について図２（ａ）及び図３により説明する。
受光ダイオード１１１は、エピタキシャル層３１内であって基板１１に接して埋め込まれたｎ型埋込層（一導電型の埋込層，第１の埋込層）３２と、ｎ型埋込層３２上に形成された低濃度のｎ型ウエル層（一導電型領域）１２と、ｎ型ウエル層１２の表層に形成されたｐ型の第１のウェル領域１５ａと、第１のウェル領域１５ａに大部分の領域がかかるようにｎ型ウエル層１２の表層に形成されたｎ型の不純物領域１７とで構成されている。
【００２５】
光信号検出用ＭＯＳトランジスタ１１２の低濃度のドレイン領域１７ａは延在して不純物領域１７が形成されている。そして、不純物領域１７が低濃度ドレイン領域とほぼ同じ不純物濃度を有し、不純物領域１７の深さを浅く形成していることを特徴としている。
この場合の不純物濃度分布を図５に示す。図５は、受光ダイオード１１１の中央部における、Ｄ−Ｄ線に沿う深さ方向の不純物濃度分布及び対応するポテンシャル分布を示すグラフである。横軸は線形目盛りで表した半導体基板表面からの深さ（μｍ）を示し、左側の縦軸は対数目盛りで表した不純物濃度（ｃｍ-3）を示し、右側の縦軸は線形目盛りで表したポテンシャル（任意単位）を示す。
【００２６】
図５の不純物濃度分布に示すように、不純物領域１７の厚さは表面から２００ｎｍ前後であり、不純物領域１７の不純物濃度のピーク位置は５０ｎｍ以下となっており、ピーク位置での不純物濃度は凡そ３×１０18ｃｍ-3となっている。
ｎ型埋込層３２は厚さが凡そ１μｍとなっており、第１のウエル領域１５ａの下のｎ型層１２の厚さ凡そ０．５μｍと合わせて、受光ダイオード１１１の第１のウエル領域１５ａの下のｎ型層１２及び３２の厚さは凡そ１．５μｍとなっている。上記の不純物領域１７の不純物濃度のピーク位置及びピーク位置での不純物濃度は適宜変更することができる。
【００２７】
上記構造の受光ダイオード１１１では、不純物領域１７の不純物濃度を低濃度とすることにより不純物領域１７の深さをより浅く形成しているので、波長が短く、表面近くで急激に減衰してしまう青色光を十分な強度で受光することができる。
上記説明した蓄積期間において、不純物領域１７はドレイン電圧供給線２２に接続されて正の電位にバイアスされる。このとき、不純物領域１７と第１のウエル領域１５ａとの境界面から空乏層が第１のウエル領域１５ａ全体に広がり、ｎ型ウエル層１２に達する。一方、基板１１とｎ型埋込層３２との境界面から空乏層がｎ型埋込層３２及びその上のｎ型ウエル層１２全体に広がり、第１のウエル領域１５ａに達する。
【００２８】
このときのポテンシャル分布を図５に示す。受光ダイオード１１１の部分は上記のような不純物濃度分布を有しているので、第１のウエル領域１５ａ及びｎ型層１２／３２では、図５に示すように、ポテンシャルが基板１１側から表面側に向かって漸減するようなポテンシャル分布となる。このため、第１のウエル領域１５ａ内とｎ型層１２／３２内で光により発生した正孔（ホール）は基板１１側に流出しないでこれらの領域１５ａやｎ型層１２／３２内にとどまるようになる。これらの領域１５ａやｎ型層１２／３２は光信号検出用ＭＯＳトランジスタ１１２のゲート領域１５ｂと繋がっているため、光により発生したこれらのホールを光信号検出用ＭＯＳトランジスタ１１２の閾値電圧変調用の電荷として有効に用いることができる。言い換えれば、第１のウエル領域１５ａ及びｎ型層１２／３２全体が光によるキャリア発生領域となる。
【００２９】
このように、ｎ型埋込層３２を有するので、受光ダイオード１１１のキャリア発生領域の全厚は厚くなる。これにより、受光ダイオード１１１に光を照射したとき、そのキャリア発生領域は赤色光のような受光部の奥深くまで到達する波長の長い光に対して感度のよい受光部となる。
また、上記の受光ダイオード１１１においては不純物領域１７の下に光によるキャリア発生領域が配置されているという点で、受光ダイオード１１１は光により発生した正孔（ホール）に対する埋め込み構造を有している。従って、界面捕獲準位の多い半導体層表面に影響されず、雑音の低減を図ることができる。
【００３０】
次に、光信号検出用ＭＯＳトランジスタ（ｎＭＯＳ）１１２の詳細について図２（ａ）及び図４により説明する。
即ち、リング状のゲート電極１９の外周をｎ型の低濃度のドレイン領域１７ａが囲むような構造を有する。ｎ型の低濃度のドレイン領域１７ａはｎ型の不純物領域１７と一体的に形成されている。低濃度のドレイン領域１７ａはｎ型の不純物領域１７の外側周辺部には、これらと接続してコンタクト層としての高濃度のドレイン領域１７ｂが形成されている。
【００３１】
また、リング状のゲート電極１９によって囲まれるように、周辺部のｎ型の低濃度のソース領域１６ａと、これに接続してコンタクト層としての中央部の高濃度のソース領域１６ｂが形成されている。即ち、ゲート電極１９は、ドレイン領域１７ａとソース領域１６ａの間の第２のウエル領域１５ｂ上にゲート絶縁膜１８を介して形成されている。ゲート電極１９下の第２のウエル領域１５ｂの表層がチャネル領域となる。
【００３２】
さらに、通常動作電圧において、チャネル領域を反転状態或いはデプレーション状態に保持するため、チャネル領域に適当な濃度のｎ型不純物を導入してチャネルドープ層１５ｃを形成している。
そのチャネル領域の下の第２のウエル領域１５ｂ内であってチャネル長方向の一部領域に、即ちソース領域１６ａ、１６ｂの周辺部であって、ソース領域１６ａ、１６ｂを囲むように、ｐ+ 型のキャリアポケット（高濃度埋込層）２５が形成されている。このｐ+ 型のキャリアポケット２５は、例えばイオン注入法により形成することができる。キャリアポケット２５は表面に生じるチャネル領域よりも下側の第２のウエル領域１５ｂ内に形成される。キャリアポケット２５はチャネル領域にかからないように形成することが望ましい。
【００３３】
上記したｐ+ 型のキャリアポケット２５では光発生電荷のうち光発生ホールに対するポテンシャルが低くなるため、ドレイン領域１７ａ、１７ｂにゲート電圧よりも高い電圧を印加したときに光発生ホールをこのキャリアポケット２５に集めることができる。図２（ｂ）に光発生ホールがキャリアポケット２５に蓄積し、チャネル領域に電子が誘起されて反転領域が生じている状態のポテンシャル図を示す。この蓄積電荷により、光信号検出用ＭＯＳトランジスタ１１２の閾値電圧が変化する。従って、光信号の検出は、この閾値電圧の変化を検出することにより行うことができる。
【００３４】
図６は、光信号検出用ＭＯＳトランジスタ１１２におけるキャリアポケット２５部分を含む、Ｅ−Ｅ線に沿う深さ方向の不純物濃度分布及び対応するポテンシャル分布を示すグラフである。
横軸は線形目盛りで表した半導体基板表面からの深さ（μｍ）を示し、左側の縦軸は対数目盛りで表した不純物濃度（ｃｍ-3）を示し、右側の縦軸は線形目盛りで表したポテンシャル（任意単位）を示す。
【００３５】
図６の不純物濃度分布図に示すように、基板１１とｎ型ウエル層１２の間に高い不純物濃度のｐ型埋込層（第２の埋込層）３３を有することを特徴としている。即ち、第２のウエル領域１５ｂの下のｎ型層（第３の半導体層）は、ｎ型ウエル層１２と一致し、表面から深さ方向凡そ０．８μｍのところにｐ型埋込層３３との境界がある。第２のウエル領域１５ｂの下のｎ型層の厚さは約０．４μｍと、受光ダイオード１１１の第１のウエル領域１５ａの下のｎ型層（第１の半導体層）１２及び３２の厚さ約１．５μｍに比べて薄くなっている。
【００３６】
また、ｐ型埋込層３３の不純物濃度のピーク位置は凡そ１．１μｍ前後のところにあり、そのピーク位置での不純物濃度は凡そ５×１０16ｃｍ-3となっている。
なお、キャリアポケット２５は、深さ凡そ０．２μｍ前後のところに形成され、不純物濃度のピーク値は凡そ１×１０17ｃｍ-3となっている。キャリアポケット２５の位置や不純物濃度のピーク値及びピーク位置の深さは、主に蓄積期間や読出期間においてキャリアポケット２５にキャリアが十分に蓄積し得るポテンシャルとなるように、かつ読出期間においてキャリアポケット２５のキャリアの蓄積状態がチャネル領域に十分に影響を及ぼすことができるように設定される。従って、背景の第１のウエル領域１５ａの不純物濃度分布の状態や、チャネルドープ層の不純物濃度や深さ、蓄積期間での印加電圧や、読出期間での印加電圧等により適宜変更する。
【００３７】
ところで、上記したキャリアの掃出期間においては、ゲート電極１９に高い電圧を印加し、それによって生じる電界によって第２のウエル領域１５ｂに残るキャリアを基板１１側に掃き出している。この場合、印加した電圧によって、チャネル領域のチャネルドープ層１５ｃと第２のウエル領域１５ｂとの境界面から空乏層が第２のウエル領域１５ｂに広がり、また、ｐ型埋込層３３とｎ型ウエル層１２との境界面から空乏層が第２のウエル領域１５ｂの下のｎ型ウエル層１２に広がる。
【００３８】
従って、ゲート電極１９に印加した電圧による電界の及ぶ範囲は、主として第２のウエル領域１５ｂ及び第２のウエル領域１５ｂの下のｎ型ウエル層１２にわたる。
この発明の場合、第２のウエル領域１５ｂの下のｎ型ウエル層１２の厚さが薄く、かつｎ型ウエル層１２の基板１１側に隣接して高濃度のｐ型埋込層３３が形成されている。このため、掃出期間においてｐ型埋込層３３とｎ型ウエル層１２との境界面からｎ型ウエル層１２に広がる空乏層の厚さは薄くなる。
【００３９】
即ち、図６のポテンシャル分布図のように、ゲート電極１９からの電圧は主に第２のウエル領域１５ｂにかかることになる。言い換えれば、第２のウエル領域１５ｂに急激なポテンシャル変化が生じて正孔を基板１１側に掃き出すような強い電界が主として第２のウエル領域１５ｂにかかるため、キャリアポケット２５及び第２のウエル領域１５ｂ内に蓄積されたキャリアを、低いリセット電圧でそこからより確実に掃き出すことができ、これによりリセット効率の向上を図ることができる。
【００４０】
次に、図８を参照して上記の構造の単位画素を用いたＭＯＳ型イメージセンサの全体の構成について説明する。図８は、本発明の実施の形態におけるＭＯＳ型イメージセンサの回路構成図を示す。
図８に示すように、このＭＯＳ型イメージセンサは、２次元アレーセンサの構成を採っており、上記した構造の単位画素が列方向及び行方向にマトリクス状に配列されている。
【００４１】
また、垂直走査信号（ＶＳＣＡＮ）の駆動走査回路１０２及びドレイン電圧（ＶＤＤ）の駆動走査回路１０３が画素領域を挟んでその左右に配置されている。垂直走査信号供給線２１ａ，２１ｂは垂直走査信号（ＶＳＣＡＮ）の駆動走査回路１０２から行毎に一つずつでている。各垂直走査信号供給線２１ａ，２１ｂは行方向に並ぶ全ての単位画素１０１内のＭＯＳトランジスタ１１２のゲートに接続されている。
【００４２】
また、ドレイン電圧供給線（ＶＤＤ供給線）２２ａ，２２ｂはドレイン電圧（ＶＤＤ）の駆動走査回路１０３から行毎に一つずつでている。各ドレイン電圧供給線（ＶＤＤ供給線）２２ａ，２２ｂは、行方向に並ぶ全ての単位画素１０１内の光信号検出用ＭＯＳトランジスタ１１２のドレインに接続されている。
また、列毎に異なる垂直出力線２０ａ，２０ｂが設けられて、各垂直出力線２０ａ，２０ｂは列方向に並ぶ全ての単位画素１０１内のＭＯＳトランジスタ１１２のソースにそれぞれ接続されている。
【００４３】
さらに、列毎に異なるスイッチとしてのＭＯＳトランジスタ１０５ａ，１０５ｂが設けられており、各垂直出力線２０ａ，２０ｂは各ＭＯＳトランジスタ１０５ａ，１０５ｂのドレイン（光検出信号入力端子）２８ａ，２９ａに１つずつ接続されている。各スイッチ１０５ａ，１０５ｂのゲート（水平走査信号入力端子）２８ｂ，２９ｂは水平走査信号（ＨＳＣＡＮ）の駆動走査回路１０４に接続されている。
【００４４】
また、各スイッチ１０５ａ，１０５ｂのソース（光検出信号出力端子）２８ｃ，２９ｃは共通の定電流源（負荷回路）１０６を通して映像信号出力端子１０７に接続されている。即ち、各単位画素１０１内のＭＯＳトランジスタ１１２のソースは定電流源１０６に接続され、画素単位のソースフォロワ回路を形成している。従って、各ＭＯＳトランジスタ１１２のゲート−ソース間の電位差、及びバルク−ソース間の電位差は接続された定電流源１０６により決定される。
【００４５】
垂直走査信号（ＶＳＣＡＮ）及び水平走査信号（ＨＳＣＡＮ）により、遂次、各単位画素のＭＯＳトランジスタ１１２を駆動して光の入射量に比例した映像信号（Ｖout ）が読み出される。
図９は、本発明に係るＭＯＳ型イメージセンサを動作させるための各入出力信号のタイミングチャートを示す。ｐ型の第１及び第２のウエル領域１５ａ，１５ｂを用い、かつ光信号検出用トランジスタ１１２がｎＭＯＳの場合に適用する。
【００４６】
素子動作は、前記したように、掃出期間（初期化）−蓄積期間−読出期間−掃出期間（初期化）−・・というように繰り返し行う。ここでは詳細な説明を省略する。
次に、図８、図９にしたがって、一連の連続した固体撮像素子の光検出動作を簡単に説明する。
【００４７】
まず、初期化動作により、キャリアポケット２５内、第１及び第２のウエル領域１５ａ，１５ｂ内に残る電荷を排出する。即ち、ＶＤＤ供給線２２ａ，２２ｂを通して光信号検出用ＭＯＳトランジスタ１１２のドレインに、またＶＳＣＡＮ供給線２１ａ，２１ｂを通して同ゲートにそれぞれ約６Ｖの高い正の電圧を印加する。このとき、第２のウエル領域１５ｂの下のｎ型ウエル層１２の厚さは薄く、かつｎ型ウエル層１２の基板１１側に高濃度のｐ型埋込層３３が接しているので、ゲート電極１９に印加した電圧は第２のウエル領域１５ｂ及びその極めて近くの領域にしかかからない。即ち、第２のウエル領域１５ｂに急激なポテンシャル変化が生じて正孔を基板１１側に掃き出すような強い電界が主として第２のウエル領域１５ｂにかかるため、低いリセット電圧でより確実にキャリアを掃き出すことができ、これによりリセット効率の向上を図ることができる。
【００４８】
次いで、光信号検出用ＭＯＳトランジスタのゲート電極１９に低いゲート電圧を印加し、ドレイン領域１７ａ、１７ｂにトランジスタの動作に必要な約２〜３Ｖの電圧（ＶＤＤ）を印加する。このとき、第１のウエル領域１５ａとｎ型ウエル層１２及びｎ型埋込層３２が空乏化するとともに、第２のウエル領域１５ｂは空乏化する。そして、ドレイン領域１７ａ、１７ｂからソース領域１６ａ、１６ｂに向かう電界が生じる。
【００４９】
次いで、受光ダイオード１１１に光を照射する。このとき、受光ダイオード１１１の部分のキャリア発生領域は、表面に近く形成されているので、青色光のような波長が短く、表面近くで減衰しやすい光に対しても感度が向上し、またその全厚は厚くなっているので、赤色光のような受光部の奥深くまで到達する波長の長い光に対しても感度が向上している。従って、効率よく、電子−正孔対（光発生電荷）を生じさせることができる。
【００５０】
上記電界によりこの光発生電荷のうち光発生ホールが光信号検出用ＭＯＳトランジスタ１１２のゲート領域に注入され、かつキャリアポケット２５に蓄積される。これにより、チャネル領域からその下のゲート領域１５ｂに広がる空乏層幅が制限されるとともに、そのソース領域１６ａ、１６ｂ付近のポテンシャルが変調されて、光信号検出用ＭＯＳトランジスタ１１２の閾値電圧が変動する。
【００５１】
ここで、ゲート電極１９にＭＯＳトランジスタ１１２が飽和状態で動作しうる約２〜３Ｖのゲート電圧を印加し、ドレイン領域１７ａ、１７ｂにＭＯＳトランジスタ１１２が動作しうる約２〜３Ｖの電圧ＶＤＤを印加する。これにより、キャリアポケット２５上方のチャネル領域の一部に低電界の反転領域が形成され、残りの部分に高電界領域が形成される。このとき、光信号検出用ＭＯＳトランジスタ１１２のドレイン電圧−電流特性は、図７に示すように、飽和特性を示す。
【００５２】
さらに、ＭＯＳトランジスタ１１２のソース領域１６ａ、１６ｂに定電流源１０６を接続して一定の電流を流す。これにより、ＭＯＳトランジスタ１１２はソースフォロワ回路を形成し、従って、光発生ホールによる光信号検出用ＭＯＳトランジスタ１１２の閾値電圧の変動に追随してソース電位が変化し、出力電圧の変化をもたらす。
【００５３】
このようにして、光照射量に比例した映像信号（Ｖout ）を取り出すことができる。
以上のように、この発明の実施の形態によれば、掃出動作（初期化）−蓄積動作−読出動作の一連の過程において、光発生ホールが移動するときに、半導体表面やチャネル領域内の雑音源と相互作用しない理想的な光電変換機構を実現することができる。
【００５４】
また、キャリアポケット２５への電荷蓄積により、図７に示すように、ＭＯＳトランジスタ１１２を飽和状態で動作させることができ、しかも、ソースフォロワ回路を形成しているので、光発生電荷による閾値電圧の変化をソース電位の変化として検出することができる。このため、線型性の良い光電変換を行うことができる。
【００５５】
次に、上記構造の固体撮像素子の製造方法について図１０〜図１１を参照して説明する。
図１０（ａ）は、ゲート電極１９が形成された後の状態を示す断面図である。図中、符号１１は不純物濃度約４×１０18ｃｍ-3のｐ型シリコンからなる基板である。この基板１１上に不純物濃度１×１０15ｃｍ-3程度のｐ型シリコンをエピタキシャル成長して、膜厚約３μｍのエピタキシャル層が形成されている。基板１１は第１の基体層の全体及び第２の基体層の一部を構成し、エピタキシャル層３１は第２の基体層の一部を構成する。素子形成領域の右側に受光ダイオード１１１が形成され、同じく左側に受光ダイオード１１１に隣接して光信号検出用ＭＯＳトランジスタ１１２が形成されている。
【００５６】
エピタキシャル層３１の表層には、ピーク位置約０．５５μｍ、ピーク不純物濃度約３×１０16ｃｍ-3のｎ型ウエル層（一導電型領域）１２が形成されている。ｎ型ウエル層１２は第１の半導体層の一部及び第３の半導体層の全体を構成する。
受光ダイオード１１１の部分に、ピーク位置約１．５μｍ、ピーク不純物濃度約１×１０17ｃｍ-3の、基板１１及びｎ型ウエル層１２に接するようなｎ型埋込層（第１の埋込層）３２が形成されている。その上方のｎ型ウエル層１２内にピーク位置約０．３μｍ、ピーク不純物濃度約６×１０16ｃｍ-3、及びピーク位置約０．５５μｍ、ピーク不純物濃度約２×１０16ｃｍ-3の、ｎ型埋込層３２とほぼ同じ幅を有するｐ型の第１のウエル層（第２の半導体層）１５ａが形成されている。ｎ型埋込層（第１の埋込層）３２と第１のウエル領域１５ａはともに第１のマスクを通してイオン注入により形成される。なお、ｎ型埋込層３２は第１の半導体層の一部を構成する。
【００５７】
また、光信号検出用ＭＯＳトランジスタ１１２の部分に、図６に示すように、ｎ型ウエル層１２に接するように、ピーク位置約１．２μｍ、ピーク不純物濃度約５×１０16ｃｍ-3のｐ型埋込層（第２の埋込層）３３が形成されている。その上方のｎ型ウエル層１２内にピーク位置約０．１μｍ、ピーク不純物濃度約１．２×１０17ｃｍ-3の第２のウエル領域１５ｂが形成されている。ｐ型埋込層（第２の埋込層）３３と第２のウエル領域１５ｂはともに第２のマスクを通してイオン注入により形成される。なお、ｐ型埋込層３３は第２の基体層の一部を構成する。
【００５８】
第２のウエル領域１５ｂの表層であって高濃度埋込層２５に接して表面濃度約２×１０17ｃｍ-3のｎ型のチャネルドープ層１５ｃが形成されている。
また、図６に示すように、チャネルドープ層１５ｃ下の第２のウエル領域１５ｂに、ピーク位置約０．２μｍ、ピーク不純物濃度約１×１０17ｃｍ-3のｐ＋型の高濃度埋込層２５が形成されている。高濃度埋込層２５は第３のマスクを通してイオン注入により形成される。
【００５９】
このような状態で、まず、図１０（ｂ）に示すように、低濃度ドレイン構造を形成するため、ゲート電極１９をマスクとし、ゲート絶縁膜１８を通してｎ型不純物をイオン注入する。これにより、ゲート電極１９の両側に低濃度のソース／ドレイン領域１６ａ及び１７ａを形成する。このとき、同時に、図１２に示す周辺回路のｎ−ＣＭＯＳのゲート電極の両側にｎ型低濃度のソース／ドレイン領域を形成する。
【００６０】
次いで、図１０（ｃ）に示すように、ＣＶＤ（Chemical Vapor Deposition）法等により絶縁膜を形成する。続いて、異方性エッチングを行い、ゲート電極１９の側面にその絶縁膜からなるサイドウオール３４を形成する。
次に、図１１（ａ）に示すように、受光ダイオード１１１の受光部を覆うレジストマスク３５を形成する。その後、ゲート電極１９、サイドウオール３４及びレジストマスク３５をマスクとしてｎ型不純物をイオン注入する。これにより、ソース領域１６ａの中央部及びドレイン領域１７ａの周辺部にコンタクト層としての高濃度のソース領域１６ｂ及びドレイン領域１７ｂを形成する。このとき、同時に、図１２に示す周辺回路のｎ−ＣＭＯＳのゲート電極の両側であって、ｎ型低濃度のソース／ドレイン領域のさらに外側にｎ型高濃度のソース／ドレイン領域を形成する。
【００６１】
次いで、図１１（ｂ）に示すように、レジストマスク３５を除去した後、図示しない第１層目の層間絶縁膜を形成する。続いて、第１層目の層間絶縁膜上にＭＯＳ形成領域のソース／ドレイン領域１６ｂ及び１７ｂと接続する下層のソース／ドレイン電極又は配線層２２、及びゲート電極１９と接続するゲート配線層２１を形成する。
【００６２】
続いて、図示しない第２層目の層間絶縁膜を形成した後、ＭＯＳ形成領域の下層のソース／ドレイン電極又は配線層２２と接続する上層のソース／ドレイン電極又は配線層２０を第２層目の層間絶縁膜上に形成する。
次に、図示しない第３層目の層間絶縁膜を形成した後、その上に受光ダイオード１１１部分に開口部（受光窓）２４を有する遮光膜２３を形成する。その後、素子表面全体を覆うように、図示しないカバー絶縁膜を形成すると、固体撮像素子が完成する。
【００６３】
以上のように、本発明の実施の形態によれば、単位画素１０１は受光ダイオード１１１及びＭＯＳトランジスタ１１２で構成されるので、画素の部分をＣＭＯＳ技術を用いて作成することができる。従って、上記画素部分と、駆動走査回路１０２〜１０４及び定電流源１０６等周辺回路とを全て同じ半導体基板に作成することができる。
【００６４】
これにより、製造工程の簡略化を図ることができるとともに、回路部品の集積化による固体撮像装置の小型化を図ることができる。固体撮像装置としてビデオカメラ、デジタルスチルカメラ、画像入力カメラスキャナ、又はファクシミリ等が挙げられる。
次に、本発明の他の実施例に係る固体撮像素子について説明する。図１３は本発明の他の実施例に係る固体撮像素子の平面図である。図中、図２（ａ）と同じ符号で示すものは同じものを示し、その説明を省略する。
【００６５】
この他の実施例に係る固体撮像素子の構成において、図２（ａ）と異なるところは、図１３に示すように、ｐ型基板１１上にｐ型のエピタキシャル層３１が形成されておらず、図２（ａ）の一導電型領域１２に相当するｎ型のエピタキシャル層１２が形成されていることである。さらに、そのｎ型のエピタキシャル層１２内に第１のウエル領域１５ａと第２のウエル領域１５ｂが形成されていることである。また、図１３では、図２（ａ）のｐ型のエピタキシャル層３１に形成されていたｎ型埋込層３２とｐ型埋込層３３を有しないことである。
【００６６】
この固体撮像素子においても、受光ダイオード１１１の不純物領域１７と光信号検出用ＭＯＳトランジスタ１１２の低濃度ドレイン領域１７ａが一体化され、不純物領域１７は低濃度ドレイン領域１７ａの不純物濃度とほぼ同じ不純物濃度を有している。従って、不純物領域１７を表面から浅いところに形成することができるため、図２（ａ）の場合の効果と同様に、青色感度を向上させることができる。
【００６７】
以上、実施の形態によりこの発明を詳細に説明したが、この発明の範囲は上記実施の形態に具体的に示した例に限られるものではなく、この発明の要旨を逸脱しない範囲の上記実施の形態の変更はこの発明の範囲に含まれる。
例えば、上記では、図５及び図６に示すように、エピタキシャル層３１の厚さ凡そ３μｍ程度としているが、これに限られるものではなく、必要な特性が得られるように適宜変更することができる。
【００６８】
また、不純物領域１７の不純物濃度のピーク位置及びピーク位置での不純物濃度も、エピタキシャル層３１やその他の領域乃至層の厚さや不純物濃度の設計変更に伴って青色感度が最適になるように適宜変更することができる。
また、深さの異なる第１のウエル領域１５ａと第２のウエル領域１５ｂを別々に形成しているが、これらを一体として同じ深さに一度に形成してもよい。
【００６９】
さらに、ｐ型の基板１１を用いているが、代わりにｎ型の基板を用いてもよい。この場合、キャリアポケット２５に蓄積すべきキャリアは電子及び正孔のうち電子であり、上記実施の形態と同様な効果を得るためには、上記実施の形態等で説明した各層及び各領域の導電型をすべて逆転させればよい。
また、上記の固体撮像素子の製造方法の実施の形態で示した工程順は、代表的な一例に過ぎず、上記の製造方法により得られた所望の素子構造と同等なものを得られる範囲であれば、実施の形態の製造方法の工程順を適宜変更することができる。
【００７０】
【発明の効果】
以上のように、本発明によれば、光信号検出用の絶縁ゲート型電界効果トランジスタ（ＭＯＳトランジスタ）は低濃度のドレイン領域を有し、その低濃度のドレイン領域が延在して受光ダイオード部の不純物領域となっている。即ち、受光ダイオード部の不純物領域を低濃度のドレイン領域と一体的に形成し、不純物領域の不純物濃度を低濃度としている。
【００７１】
このため、不純物領域の深さをより浅く形成することができるので、波長が短く、表面近くで急激に減衰してしまう青色光を十分な強度で受光することができる。
しかも、受光ダイオード１１１は光発生電荷に対する埋め込み構造を有しているため、光発生電荷以外の電荷による雑音や暗電流を低く維持することができる。
【００７２】
これにより、雑音や暗電流を低く維持しつつ、青色感度の向上を図ることが可能となる。
また、固体撮像素子を駆動するＣＭＯＳ回路を固体撮像素子と同一の基板に有しており、ＣＭＯＳ回路を構成するＬＤＤ構造のＭＯＳトランジスタの低濃度ドレイン領域を形成する際に同時に低濃度の不純物領域１７を形成し、さらに同じくＬＤＤ構造のＭＯＳトランジスタの高濃度ドレイン領域を形成する際に同時に高濃度のコンタクト層を形成している。
【００７３】
これにより、新たな製造工程を増やすことなく、雑音や暗電流を低く維持しつつ、青色感度の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る固体撮像素子の単位画素内の素子レイアウトを示す平面図である。
【図２】（ａ）は、本発明の実施の形態に係る固体撮像素子の単位画素内の素子の構造を示す、図１のＡ−Ａ線に沿う断面図である。（ｂ）は、光発生ホールがキャリアポケットに蓄積し、チャネル領域に電子が誘起されて反転領域が生じている状態のポテンシャルの様子を示す図である。
【図３】本発明の実施の形態に係る固体撮像素子の単位画素内の受光ダイオードの構造を示す、図１のＢ−Ｂ線に沿う断面図である。
【図４】本発明の実施の形態に係る固体撮像素子の単位画素内の光信号検出用ＭＯＳトランジスタの構造を示す、図１のＣ−Ｃ線に沿う断面図である。
【図５】本発明の実施の形態に係る固体撮像素子の受光ダイオード部分における、図２のＤ−Ｄ線に沿う深さ方向の不純物濃度分布及びポテンシャル分布を示すグラフである。
【図６】本発明の実施の形態に係る固体撮像素子の光信号検出用ＭＯＳトランジスタ部分のキャリアポケットを含む、図２のＥ−Ｅ線に沿う深さ方向の不純物濃度分布及びポテンシャル分布を示すグラフである。
【図７】本発明の実施の形態に係る固体撮像素子の光信号検出用ＭＯＳトランジスタのドレイン電流−電圧特性を示すグラフである。
【図８】本発明の実施の形態に係る固体撮像素子の全体の回路構成を示す図である。
【図９】図８の固体撮像素子を動作させる際のタイミングチャートである。
【図１０】（ａ）、（ｂ）は、本発明の実施の形態に係る固体撮像素子の製造方法について示す断面図（その１）である。
【図１１】（ａ）、（ｂ）は、本発明の実施の形態に係る固体撮像素子の製造方法について示す断面図（その２）である。
【図１２】本発明の実施の形態に係る固体撮像素子の製造方法について示す断面図（その３）である。
【図１３】本発明の他の実施の形態に係る固体撮像素子の単位画素内の素子の構造を示す断面図である。
【符号の説明】
１１  基板（第１及び第２の基体層、第７の半導体層）
１２  ｎ型ウエル層（第１及び第３の半導体層、反対導電型領域）
１５ａ  第１のウエル領域（第２の半導体層）
１５ｂ  第２のウエル領域（第４の半導体層）
１５ｃ  チャネルドープ層
１６ａ  低濃度のソース領域
１６ｂ  高濃度のソース領域（コンタクト層）
１７  不純物領域
１７ａ  低濃度のドレイン領域
１７ｂ  高濃度のドレイン領域（コンタクト層）
１８  ゲート絶縁膜
１９  ゲート電極
２５  キャリアポケット（高濃度埋込層）
３１  エピタキシャル層（第７の半導体層）
３２  ｎ型埋込層（一導電型の埋込層、第１の半導体層、第１の埋込層）
３３  ｐ型埋込層（反対導電型の埋込層、第２の基体層、第２の埋込層）
３４  サイドウオール
３５  レジスト膜
１０１  単位画素
１０６  定電流源（負荷回路）
１０７  映像信号出力端子
１１１  受光ダイオード
１１２  光信号検出用絶縁ゲート型電界効果トランジスタ（光信号検出用ＭＯＳトランジスタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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