(57)【特許請求の範囲】
【請求項１】
外部基準クロック信号に同期して複数の外部入力信号をラッチする複数の第１のラッチ手段と、これら第１のラッチ手段から出力される前記複数の外部入力信号の組み合わせに基づいて内部動作を決定する内部動作信号を生成する内部動作信号生成手段と、前記外部基準クロック信号及び他の制御信号が入力され前記外部基準クロック信号及び他の制御信号を論理的に含む内部基準クロック信号を生成する内部クロック発生回路と、前記内部基準クロック信号に同期して前記内部動作信号をラッチする第２のラッチ手段とを有することを特徴とする半導体メモリ装置。
【請求項２】
請求項１記載の半導体メモリ装置において、前記外部基準クロックを基にこれと同一周波数で位相の異なる同期クロック信号を生成する同期クロック生成手段を設け、この同期クロック信号が、前記第１のラッチ手段及び前記内部クロック発生回路に入力されることを特徴とする半導体メモリ装置。
【請求項３】
請求項１又は２記載の半導体メモリ装置において、前記内部基準クロック信号は、外部から入力されるクロックイネーブル信号を論理的に含む信号であることを特徴とする半導体メモリ装置。
【請求項４】
請求項１乃至３の内のいずれか一つに記載の半導体メモリ装置において、前記内部基準クロック信号は、内部動作状態を示す信号を論理的に含む信号であることを特徴とする半導体メモリ装置。
【請求項５】
請求項４記載の半導体メモリ装置において、前記内部動作状態を示す信号は、省電力モードが有効であるか否かを示すことを特徴とする半導体メモリ装置。
【請求項６】
請求項１乃至５の内のいずれか一つに記載の半導体メモリ装置を備えたことを特徴とする情報処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，半導体メモリ装置に関し，特に同期型半導体メモリ装置に関する。
【０００２】
【従来の技術】
代表的な同期型半導体メモリであるシンクロナスＤＲＡＭの信号入力方式は，例えば，特開平８−１８０６７７号公報（以下，従来技術１と呼ぶ）に示されている。ここでは，外部から入力される基準クロック信号と，これの有効，無効を指示するクロックイネーブル信号などから内部クロック信号を生成する。他の同期回路は，すべて内部クロック信号および，これから生成されるクロック信号に同期して動作する。
【０００３】
また，外部から入力されるコマンド信号から，内部動作を決定する内部コマンド信号を生成する過程は，例えば，特開平８−１７１８２号公報（以下，従来技術２と呼ぶ）に開示されている。
【０００４】
図５は従来技術１及び２に示される半導体メモリ装置を示すブロック図であり，図６は図５の動作を示すタイミング図である。図５及び図６において，ＣＬＫ，ＣＫＥ，ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢはそれぞれ外部から入力される信号である。
【０００５】
このＣＬＫは，外部基準クロック信号であり，すべての内部動作はこの信号の立ち上がりエッヂに同期して行われる。また，ＣＫＥは，外部クロックイネーブル信号であり，この信号レベルが，論理的に「偽」である場合には，次サイクルのＣＬＫの立ち上がりエッヂは無視され，これによる内部動作は行われない。さらに，ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢは，それぞれ外部コマンド信号であるチップセレクト信号，ロウアドレスストローブ信号，カラムアドレスストローブ信号，及びライトイネーブル信号であり，内部の動作はこれらの信号のＣＬＫが立ち上り時のレベルの組み合わせによって決定される。
【０００６】
レシーバ回路１１〜１６は，各外部入力信号の外部信号電圧レベル，例えば，ロウ・ボルテイジ・トランジスタ・トランジスタ・ロジック（ＬＶＴＴＬ）レベルを，内部信号電圧レベルに変換する。ここで行われるのは，レベル変換のみであり，入力と出力に論理的な違いはない。
【０００７】
内部クロック発生回路１は，ＣＬＫとＣＫＥ信号から内部基準クロック信号ＩＣＬＫを生成する。ＩＣＬＫ信号は，ＣＬＫとＣＫＥの論理を含んでおり，他の内部回路の動作はすべてＩＣＬＫに同期して行われ，結果としてＣＫＥ信号によりＣＬＫ信号を無視することができる。
【０００８】
ラッチ回路２１〜２４は，ＩＣＬＫに基づき外部コマンド信号をラッチする。これにより，ＣＬＫに対する，外部コマンド信号のセットアップ時間，ホールド時間を規定する。このセットアップ時間，ホールド時間を調整するのが遅延回路５３〜５６である。この遅延回路５３〜５６において，内部クロック発生回路１において，ＣＬＫ，ＣＫＥからＩＣＬＫ信号を生成し，各ラッチ回路２１〜２４に分配するのには，時間がかかるので，ほぼこれに見合う遅延を行う。
【０００９】
コマンドデコーダ３１〜３１＋ｎ（但し，ｎは自然数）は，ラッチ回路４１〜４１＋ｎより出力される信号Ｓ８１〜Ｓ８１＋ｎの組み合わせより，複数の内部コマンド信号Ｓ７１〜Ｓ７１＋ｎの内１つを活性化する（または，いずれも活性化しない）。
【００１０】
ラッチ回路４１〜４１＋ｎは，コマンドデコーダ３１〜３１＋ｎには，それぞれ異なった経路で信号Ｓ６１，Ｓ６４が入力されるため，その出力には，ハザードが含まれる。このハザードは，これが入力される内部回路の誤動作の原因になるので，ラッチ回路４１〜４１＋ｎでラッチすることにより，このハザードを除去する。
【００１１】
ラッチ回路４１〜４１＋ｎは，内部クロックの遅延信号（ＩＣＬＫＤ）によって駆動される。コマンドデコーダ３１〜３１＋ｎにおいて，信号Ｓ６１〜Ｓ６４から信号Ｓ７１〜Ｓ７１＋ｎを生成するには，ある程度遅延時間がかかるので，ＩＣＬＫＤ信号は，ＩＣＬＫ信号から遅延回路５１によって，コマンドデコーダ３１〜３１＋ｎの遅延時間にほぼ相当する遅延によって生成される。
【００１２】
ラッチ回路４１〜４１＋ｎの出力信号Ｓ８１〜Ｓ８１＋ｎは内部コマンド信号であり，シンクロナスＤＲＡＭの内部動作はこれらにより開始される。
【００１３】
以上から，内部コマンド信号Ｓ８１〜Ｓ８１＋ｎ生成までのクリテイカルパスは，ＣＬＫ入力から順に，レシーバ１１，１２，内部クロック発生回路１，ラッチ回路２１〜２４，コマンドデコーダ３１〜３１＋ｎを経て，ラッチ回路４１〜４１＋ｎに入力され，ここで内部コマンド信号Ｓ８１〜Ｓ８１＋ｎとして出力される。
【００１４】
【発明が解決しようとする課題】
しかしながら，従来技術による半導体メモリ装置では，外部入力信号をラッチするために，内部クロック信号の生成を待たなければならない。このため，この後に行われるコマンドデコード以降のすべての動作がこの影響を受け，速度が遅くなる。
【００１５】
そこで，本発明の技術的課題は，外部コマンド信号入力および外部クロック入力信号からの動作が高速な同期型の半導体メモリ装置を提供することにある。
【００１６】
【課題を解決するための手段】
前記課題を解決するために，本発明においては，外部入力クロック信号に論理的に等しい信号により，外部入力信号をラッチし，セットアップ時間，ホールド時間を規定する。その後，内部クロック発生回路とコマンドデコーダの動作を並行に行う。コマンドデコーダで生成される内部コマンド信号を内部クロック発生回路で生成される内部クロック信号により，他の内部回路へリリースする構成を有している。
【００１７】
即ち、本発明によれば、外部基準クロック信号に同期して複数の外部入力信号をラッチする複数の第１のラッチ手段と、これら第１のラッチ手段から出力される前記複数の外部入力信号の組み合わせに基づいて内部動作を決定する内部動作信号を生成する内部動作信号生成手段と、前記外部基準クロック信号及び他の制御信号が入力され前記外部基準クロック信号及び他の制御信号を論理的に含む内部基準クロック信号を生成する内部クロック発生回路と、前記内部基準クロック信号に同期して前記内部動作信号をラッチする第２のラッチ手段とを有することを特徴とする半導体メモリ装置が得られる。
【００１８】
また、本発明によれば、前記外部基準クロックを基にこれと同一周波数で位相の異なる同期クロック信号を生成する同期クロック生成手段を設け、この同期クロック信号が、前記第１のラッチ手段及び前記内部クロック発生回路に入力されることを特徴とする半導体メモリ装置が得られる。
【００１９】
また、本発明によれば、前記いずれかの半導体メモリ装置において、前記内部基準クロック信号は、外部から入力されるクロックイネーブル信号を論理的に含む信号であることを特徴とする半導体メモリ装置が得られる。
【００２０】
また、本発明によれば、前記いずれか一つの半導体メモリ装置において、前記内部基準クロック信号は、内部動作状態を示す信号を論理的に含む信号であることを特徴とする半導体メモリ装置が得られる。
【００２１】
また、本発明によれば、前記半導体メモリ装置において、前記内部動作状態を示す信号は、省電力モードが有効であるか否かを示すことを特徴とする半導体メモリ装置が得られる。
【００２３】
さらに，本発明によれば，前記いずれかの半導体メモリ装置を備えたことを特徴とする情報処理装置が得られる。
【００２４】
【発明の実施の形態】
以下，本発明の実施の形態について説明する。
【００２５】
図１は本発明の第１の実施の形態による半導体メモリ装置の構成を示すブロック図である。また，図２は図１の半導体メモリ装置の動作を示すタイミング図である。
【００２６】
図１及び図２を参照すると，ＣＬＫ，ＣＫＥ，ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢは従来技術のものと同じく，それぞれ外部から入力される信号であり，機能的にも同一である。また，レシーバ回路１１〜１６は，従来技術によるものと同じく各外部入力信号の外部信号電圧レベルを，内部信号電圧レベルに変換する。
【００２７】
ラッチ回路２１〜２４は，ＣＬＫに基づき外部コマンド信号をラッチする。これにより，ＣＬＫに対する，コマンド信号のセットアップ時間，ホールド時間を規定する。
【００２８】
このとき，セットアップ時間，ホールド時間を調整するためには，ＣＬＫ入力信号Ｓ１１生成までの時間と，各外部コマンド信号（ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，及びＷＥＢ）入力から信号Ｓ１３〜１６生成までの時間がほぼ等しいことから，ほとんど遅延を要さない。
【００２９】
内部クロック発生回路１は，従来例と同様に，ＣＬＫとＣＫＥ信号から内部基準クロック信号ＩＣＬＫを生成する。
【００３０】
コマンドデコーダ３１〜３１＋ｎ（但し，ｎは自然数）は，従来例と同様に，ラッチ回路２１〜２４により出力される信号Ｓ２１〜Ｓ２４の組み合わせにより，複数の内部コマンド信号Ｓ３１〜Ｓ３１＋ｎの内１つを活性化する（または，いずれも活性化しない）。
【００３１】
内部クロック発生回路１とコマンドデコーダ３１〜３１＋ｎには，それぞれ異なった経路で信号が入力されるため，その出力には，ハザードが含まれる。ラッチ回路４１〜４１＋ｎでラッチすることにより，このハザードを除去する。
【００３２】
また，本発明の第１の実施の形態にいては，従来技術によるものとは異なり，ラッチ回路２１〜２４がＣＬＫの論理でのみ動作する。したがって，ＣＫＥを「偽」とすることにより，コマンドデコーダ３１〜３１＋ｎの動作は停止しない。
【００３３】
しかし，ラッチ回路４１〜４１＋ｎは，ＣＬＫとＣＫＥの論理からなるＩＣＬＫ信号によって制御されるため，ＣＫＥが「偽」となった場合には，内部コマンド信号Ｓ４１〜Ｓ４１＋ｎは発生せず，結果として，ＣＫＥ信号によってＣＬＫ信号が無視される事になる。
【００３４】
以上により，本発明の第１の実施の形態による内部コマンド信号Ｓ４１〜Ｓ４１＋ｎ生成までのクリティカルパスは，ＣＬＫ入力からレシーバ１１，１２，内部クロック発生回路１，ラッチ回路４１〜４１＋ｎ，内部コマンド信号Ｓ４１〜Ｓ４１＋ｎの内のどちらか遅い方となる。どちらになるかは，それぞれの構成要素の速度によるが，いずれにしても，その経路は従来技術によるものより短く，結果としてＣＬＫ／ＣＫＥ入力から，内部コマンド発生までの時間は短くなる。
【００３５】
なお，本第１の実施の形態ではＩＣＬＫ信号を生成するのにＣＬＫ及びＣＫＥのみを用いて説明しているが，他の信号，例えば，省電力モードを示す内部信号等が内部クロック発生回路１に入力され，これを基にＩＣＬＫが生成されても，本質的にＣＬＫとＩＣＬＫが異なる論理信号となれば問題ない。
【００３６】
図３は本発明の第２の実施の形態による半導体メモリ装置の構成を示すブロック図である。図４は図３の半導体メモリ装置の動作を示すタイミング図である。
【００３７】
図３及び図４を参照すると，ＣＬＫ，ＣＫＥ，ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢは従来技術によるものと同じく，それぞれ外部から入力される信号であり，機能的にも同一である。
【００３８】
また，レシーバ回路１１〜１６はレシーバ回路であり，従来技術及び第１の実施の形態と同じく各外部入力信号の外部信号電圧レベルを，内部信号電圧レベルに変換する。
【００３９】
ＰＬＬ回路２は，入力信号と同一周波数で位相の異なる信号を出力する。本第２の実施の形態では位相の前進した信号Ｓ２０を出力する。
【００４０】
ラッチ回路２１〜２４は，ＰＬＬ回路２の出力Ｓ２０に基づき外部コマンド信号をラッチする。これにより，ＣＬＫに対する，コマンド信号のセットアップ時間，ホールド時間を規定する。このとき，セットアップ時間，ホールド時間を調整のためには，ＣＬＫ入力からＳ２００の位相差を，各外部コマンド信号（ＣＳＢ／ＲＡＳＢ／ＣＡＳＢ／ＷＥＢ）入力からＳ２０２〜Ｓ２０５生成までの時間に基づいて調整すれば良い。
【００４１】
一般に知られている様に，ＰＬＬ回路２は，自由に入力と出力の位相差をつける事ができるので，各外部コマンド信号から信号Ｓ１３〜Ｓ１６までは，遅延回路を要さない。
【００４２】
内部クロック発生回路１は，信号Ｓ２０とＣＫＥ信号から内部基準クロック信号ＩＣＬＫを生成する。
【００４３】
コマンドデコーダ３１〜３１＋ｎは，従来技術によるものと同様に，ラッチ回路２１〜２４より出力される信号Ｓ２１〜Ｓ２４の組み合わせにより，複数の内部コマンド信号Ｓ３１〜Ｓ３１＋ｎの内１つを活性化する（または，いずれも活性化しない）。
【００４４】
内部クロック発生回路１とコマンドデコーダ３１〜３１＋ｎとの間では，その動作に各々他方の出力を必要としない。したがって，これらは完全に並列に動作させることができる。
【００４５】
コマンドデコーダ３１〜３１＋ｎには，それぞれ異なった経路で信号が入力されるため，その出力には，ハザードが含まれる。
【００４６】
ラッチ回路４１〜４１＋ｎは，ラッチすることによって，このハザードを除去する。
【００４７】
また，本第２の実施の形態では，従来技術とは異なり，ラッチ回路２１〜２４が内部クロック発生回路１の論理でのみ動作する。したがって，ＣＫＥを「偽」とする事により，コマンドデコーダ３１〜３１＋ｎの動作は停止しない。しかし，ラッチ回路４１〜４１＋ｎは，信号Ｓ２０とＣＫＥの論理からなるＩＣＬＫ信号によって制御されるため，ＣＫＥが「偽」となった場合には，内部コマンド信号Ｓ４１〜Ｓ４１＋ｎは発生せず，結果として，ＣＫＥ信号によって，信号Ｓ２０と位相のみが異なるＣＬＫ信号が無視される事になる。
【００４８】
本第２の実施の形態によれば，ラッチ回路２１〜２４を制御する信号Ｓ２０の位相を自由に選択できるために，ＣＬＫ信号に対する外部コマンド信号のセットアップ時間，ホールド時間の規格に関わらず，信号Ｓ２０に対する信号Ｓ１３〜Ｓ１６のセットアッブ時間，ホールド時間の調整を自由に行う事ができる。このため，実質的に内部コマンド信号Ｓ４１〜Ｓ４１＋ｎ生成までのクリテイカルパスは外部コマンド信号であるＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，及びＷＥＢの入力から，レシーバ１３〜１６，信号Ｓ１２，ラッチ回路２１〜２４，コマンドデコーダ３１〜３１＋ｎ，ラッチ回路４１〜４１＋ｎ，内部コマンド信号Ｓ４１〜Ｓ４１＋ｎとなる。
【００４９】
外部コマンド信号はＣＬＫに対して，セットアップ時間分速く入力されるため，内部コマンド信号生成も速くなる。
【００５０】
なお，本第２の実施の形態では，信号Ｓ２０を生成するためにＰＬＬ回路を用いているが，機能的に同一であれば他の回路，例えばＤＬＬ回路等を用いても問題はない。
【００５１】
【発明の効果】
以上説明したように，本発明では，外部コマンド信号入力および外部クロック入力信号からの動作が高速な同期型の半導体メモリ装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体メモリ装置の構成を示すブロック図である。
【図２】図１の半導体メモリ装置の動作を示すタイミング図である。
【図３】本発明の第２の実施の形態による半導体メモリ装置の構成を示すブロック図である。
【図４】図３の半導体メモリ装置の動作を示すタイミング図である。
【図５】従来技術による半導体メモリ装置の構成を示すブロック図である。
【図６】図５の半導体メモリ装置の動作を示すタイミング図である。
【符号の説明】
１    内部クロック発生回路
２    ＰＬＬ回路
２１〜２４，４１〜４１＋ｎ    ラッチ回路
３１〜３１＋ｎ    内部コマンド信号発生器（コマンドデコーダ）
５１，５３〜５６    遅延回路
ＣＬＫ    外部基準クロック信号
ＣＫＥ    外部クロックイネーブル信号
ＩＣＬＫ    内部クロック信号
ＩＣＬＫＤ    内部クロックの遅延信号
ＣＳＢ    外部コマンド信号（チップセレクト信号）
ＲＡＳＢ    外部コマンド信号（ロウアドレスストローブ信号）
ＣＡＳＢ    外部コマンド信号（カラムアドレスストローブ信号）
ＷＥＢ    外部コマンド信号（ライトイネーブル信号）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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