(57)【特許請求の範囲】
【請求項１】
所定の太さを有する電源配線及び上記電源配線と等しい太さを有し、上記電源配線と電気的に分離されかつ上記電源配線と重なった状態で配置されたグランド配線からなる伝送線路と、
上記伝送線路から電源電圧が供給される電子回路の電源供給部もしくはその近傍に設けられたバイパスコンデンサとを具備し、
上記バイパスコンデンサは、
上記電源配線及び上記グランド配線を構成する上記配線層の幅を持つ少なくとも２つの平板状の導電体層と、
上記平板状の導電体層相互間に設けられた絶縁体層と、
上記導電体層の幅の方向と交差する方向で対抗する一対の辺のうち、上記電子回路に近い側に相当する辺に設けられ、上記電源配線及び上記グランド配線のそれぞれと接続される取出し電極とを有し、
上記電源配線及びグランド配線からなる伝送線路は、上記バイパスコンデンサの取り付け位置で２つに分岐し、再び合流する平面形状を有することを特徴とする半導体回路装置。
【請求項２】
前記電源配線及びグランド配線からなる前記伝送線路が、この伝送線路から電源電圧が供給される前記電子回路全体のインピーダンスと等しいかもしくはそれよりも低い特性インピーダンスを有し、前記バイパスコンデンサは前記電子回路に供給される電荷量の５倍から２０倍の電荷量を保持することを特徴とする請求項１記載の半導体回路装置。
【請求項３】
前記電源配線及び前記グランド配線はそれぞれ導電体からなる配線層からなり、前記配線層の幅が前記電源配線及び前記グランド配線の太さに相当することを特徴とする請求項１記載の半導体回路装置。
【請求項４】
前記電源配線及び前記グランド配線とからなる前記伝送線路が半導体集積回路チップ内に形成されていることを特徴とする請求項１記載の半導体回路装置。
【請求項５】
前記電源配線及び前記グランド配線とからなる前記伝送線路が配線板内に形成されていることを特徴とする請求項１記載の半導体回路装置。
【請求項６】
前記電源配線及びグランド配線からなる前記伝送線路はその末端に至るまで電源／グランドペア伝送線路の構造を有していることを特徴とする請求項１記載の半導体回路装置。
【請求項７】
前記バイパスコンデンサとこのバイパスコンデンサが接続されている配線における漏洩インダクタンスの合計が、前記電子回路に供給されるクロックＡ（ＧＨｚ）、計算されたインダクタンス値Ｘ（ｐＨ）としたとき、１/Ａ×１００ｐｓ＝Ｘ以下であることを特徴とする請求項１記載の半導体回路装置。
【請求項８】
前記伝送線路から電源電圧が供給される前記電子回路にはトランジスタゲート及びこのトランジスタゲートに接続された信号線が設けられ、さらに上記トランジスタゲートの電源側には直列に抵抗が挿入され、上記トランジスタゲートのオン抵抗をＲｏｎ、上記信号線の特性インピーダンスをＺ０  、上記抵抗の値をＲｐｓとしたときに、Ｒｏｎ＋Ｒｐｓ＝Ｚ０を満たすようにＲｐｓの値が設定されていることを特徴とする請求項１記載の半導体回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、デジタル半導体回路装置における配線構造に係り、特に高周波動作に適した半導体装置や半導体集積回路チップにおける配線構造に関する。
【０００２】
【従来の技術】
デジタル半導体回路装置にあって、トランジスタはオン／オフするスイッチ回路として機能する。トランジスタがオンしても電気エネルギーが供給されない限り、トランジスタから信号は出力されない。トランジスタは、電気エネルギーを供給する電源と、その供給されたエネルギーが排出されるグランドとに接続されている。トランジスタゲート回路が急速にオン状態になり、そのオン抵抗が小さいとき、ゲート回路に接続されている電源から電気エネルギー（電荷）を供給しようとしても、電源配線の電荷供給能力が足りないという現象が起こる。
【０００３】
電源配線がなぜ電気エネルギーを供給できないかについては後に詳細に説明するが、電源／グランド配線を伝送線路と見立て、その特性インピーダンスを例えば５０Ωとし、ゲート回路のオン抵抗がそれよりも低い例えば１５Ωであれば、電源配線の電荷供給能力が足りないということになる。幸い、ゲート回路に接続された信号線の特性インピーダンスが５０Ω以上である場合が多く、電気エネルギーの供給不足という問題は免れるが、そうでない場合には、電源／グランド配線の特性インピーダンスを下げることが必要になる。
【０００４】
もう一つの問題は、急峻な電流増加に対して抵抗する配線のインダクタンスの挙動がある。せっかく、電源／グランド配線の特性インピーダンスを信号線のそれよりも小さくしても、ゲート回路が急速にオン状態になると、電源／グランド配線に付随している寄生インダクタンスの影響により、電源／グランド配線による電気エネルギーの供給が追いつかなくなる。従って、電源／グランド配線の寄生インダクタンスを下げることも必要になる。
【０００５】
さらにもう一つの問題として、トランジスタのゲート電極に付随しているゲート容量のチャージが完了するまで、信号が十分なレベルまで出力されないことがある。すなわち、出力信号の電位レベルが短時間で所定レベルまで達しないという問題がある。これがトランジスタ自身の動作遅れであり、出力信号の電位レベルが所定レベルに達するまで、電源電流が流れ続けることになる。このときの負荷のインピーダンスは信号伝送経路の特性インピーダンスとは異なり、単純にいえば電流は無限大となる。電源／グランド配線がペア伝送線路であれば、この間、電源／グランドペア伝送線路に反射ノイズが乗る。
【０００６】
【発明が解決しようとする課題】
このように、従来の半導体回路装置では、電源／グランド配線の電荷供給能力やトランジスタ特性に律速されて、トランジスタゲート回路のスイッチングをスムーズに制御できない状態がＧＨｚ帯で動作するデジタル回路で顕著となる。
【０００７】
この発明は上記のような事情を考慮してなされたものであり、その目的は、電源／グランド配線の電荷供給能力を十分にし、トランジスタゲート回路の特性が制限とならない半導体回路装置を提供することである。
【０００８】
【問題を解決するための手段】
この発明の半導体回路装置は、所定の太さを有する電源配線及び上記電源配線と等しい太さを有し、上記電源配線と電気的に分離されかつ上記電源配線と重なった状態で配置されたグランド配線からなる伝送線路と、上記伝送線路から電源電圧が供給される電子回路の電源供給部もしくはその近傍に設けられたバイパスコンデンサとを具備し、上記バイパスコンデンサは、上記電源配線及び上記グランド配線を構成する上記配線層の幅を持つ少なくとも２つの平板状の導電体層と、上記平板状の導電体層相互間に設けられた絶縁体層と、上記導電体層の幅の方向と交差する方向で対抗する一対の辺のうち、上記電子回路に近い側に相当する辺に設けられ、上記電源配線及び上記グランド配線のそれぞれと接続される取出し電極とを有し、上記電源配線及びグランド配線からなる伝送線路は、上記バイパスコンデンサの取り付け位置で２つに分岐し、再び合流する平面形状を有する。
【０００９】
前記電源配線及びグランド配線からなる前記伝送線路は、この伝送線路から電源電圧が供給される電子回路全体のインピーダンスと実質的に等しいかもしくはそれよりも低い特性インピーダンスを有する。
【００１０】
前記電源配線及び前記グランド配線はそれぞれ導電体からなる配線層からなり、前記配線層の幅が前記電源配線及び前記グランド配線の太さに相当する。
【００１１】
前記電源配線及び前記グランド配線とからなる前記伝送線路は半導体集積回路チップ内に形成されている。
【００１２】
前記電源配線及び前記グランド配線とからなる前記伝送線路は配線板内に形成されている。
【００１３】
前記電源配線及びグランド配線からなる前記伝送線路はその末端に至るまで電源／グランドペア伝送線路の構造を有している。
【００１４】
前記電源配線及びグランド配線からなる前記伝送線路の特性インピーダンスは、この伝送線路から電源電圧が供給される前記電子回路全体のインピーダンスよりも高い場合に、前記バイパスコンデンサは前記電子回路に供給される電荷量の数倍ないし数十倍（最高１００倍）の電荷量を保持する。
【００１５】
前記バイパスコンデンサとこのバイパスコンデンサが接続されている箇所と電子回路の電源供給部との間の配線における漏洩インダクタンスは、１／Ａ（ＧＨｚ）×１００ｐｓ＝ＸｐＨ（ただし、Ａは前記電子回路に供給されるクロックの周波数でＧＨｚを単位としたもの、Ｘは計算されたインダクタンス値で、たとえば２ＧＨｚであればＸは５０ｐＨとなる）以下のインダクタンスを有する。
【００１６】
トランジスタのオン時の急激な電流変化に対応するため、バイパスコンデンサの寄生インダクタンス（電流経路から見れば漏洩インダクタンス）を小さくすることが必要で、上記式はＧＨｚ帯域で動作するディジタル回路で経験的に体得した計算式（単位不整合）である。
【００１８】
前記伝送線路から電源電圧が供給される電子回路にはトランジスタゲート及びこのトランジスタゲートに接続された信号線が設けられ、さらに上記トランジスタゲートの電源側には直列に抵抗が挿入され、上記トランジスタゲートのオン抵抗をＲｏｎ、上記信号線の特性インピーダンスをＺ０  、上記抵抗の値をＲｐｓとしたときに、Ｒｏｎ＋Ｒｐｓ＝Ｚ０を満たすようにＲｐｓの値が設定されている。
【００１９】
【発明の実施の形態】
まず、実施形態の説明の前に、この発明の原理について以下に説明する。
【００２０】
図１（ａ）は、トランジスタゲート回路の一端に電源ソースを接続し、他端には信号伝送路１０を介して終端抵抗ＲＬ  を接続した場合の回路モデルを示している。ここで、上記トランジスタゲート回路は１個のＭＯＳトランジスタＱ１からなり、このＭＯＳトランジスタＱ１が理想的な入力信号でオンしたときは、オン電流Ｉ０  ＝Ｖｄｄ／Ｒｏｎが流れる。ただし、Ｖｄｄは電源電圧、ＲｏｎはＭＯＳトランジスタＱ１のオン抵抗である。電源ソースが一瞬にしてこの電流に相当する電荷を供給できる場合には上記式で表されるようなオン電流が流れる。
【００２１】
トランジスタＱ１にスイッチ遅れがないとすると、トランジスタＱ１がオン状態になった次の瞬間、電流は信号伝送路１０に遭遇し、その特性インピーダンスＺ０  に相当する抵抗を受ける。このときの等価回路が図１（ｂ）である。このとき、信号伝送路１０には、ＩＴ  ＝Ｖｄｄ／（Ｒｏｎ＋Ｚ０  ）なる電流が流れる。通常、Ｉ０  は無視し、ＩＴ  の流れる電荷を電源ソースが供給できるかが問われることになる。電流は電荷の移動量を定義するものであり、電荷量ＱはＱ＝Ｉ×ｔ（ｔは時間）で与えられる。空間的電荷量密度を規定することは難しいが、各場所における空間的な電荷密度がその場所の電圧となる。Ｖｄｄが各場所で保証されないことはイメージ的に判明される。電源ソースが理想的なものであり、信号伝送路１０における伝送遅れ時間ｔｐｄの期間中、この状態が続いたとすると、伝送線路１０にチャージされた全電荷量ＱＴ  はＱＴ  ＝ＩＴ  ×ｔｐｄとなる。
【００２２】
この後、電流ＩＴ  は新たな負荷ＲＬ  を感じることになる。伝送線路１０は既にチャージが完了しているため、もはや負荷とはならず、この場合の等価回路は図１（ｃ）に示すようになる。すなわち、このとき、伝送線路１０にはＩＬ  ＝Ｖｄｄ／（Ｒｏｎ＋ＲＬ  ）なる電流が流れる。伝送線路１０に流れた電流ＩＴ  が負荷ＲＬ  に遭遇した瞬間ＩＬ  になるため、ＩＴ  ＞ＩＬ  であれば電荷はそのまま反射して伝送線路１０を戻ることになる。
【００２３】
しかし、ＩＴ  ＜ＩＬ  のときは、負の反射が起こる。２ｔｐｄの後に、電源ソースはこの影響を受けるが、本発明はあくまでも初期状態における種々の問題を解決することを目的としているので、この問題については説明を省略する。ただし、最初の問題をよくすることは二次的な問題を改善することになり、回路形式に対する設計的マージンを拡大するものである。
【００２４】
これらの状態変化は光速で行われる。トランジスタのスイッチ速度は伝送線路の長さの光速に対して、あまりにも遅く、潮の満ち引きに似た状態であるため、従来では図１を用いて説明したような時間ずれの問題を意識することはなかった。
【００２５】
次に、図１に示される回路モデルにおける電荷密度の変化状態を、図２に示すようにタンク、バルブ及びパイプを用いたパイプラインのモデルを用いて説明する。
【００２６】
水（電荷）の詰まった大きなタンク１１からパイプ１２を通してバルブ１３がつながり、バルブ１３の下には空のパイプ１４を通して細いパイプからなる負荷パイプ１５がつながっているパイプラインを想定すると、タンク１１は電源ソース、それにつながるパイプ１２は電源配線、バルブ１３はトランジスタゲート、パイプ１４は信号配線、負荷パイプ１５は負荷という図１の回路と見なせる。
【００２７】
図中、細かな点を施した部分は水（電荷）が溜まっていることを示し、ここでは水はバルブ１３（トランジスタ）の真上まで詰まっているとする。
【００２８】
いま、電源配線と信号配線を同じ太さのパイプ、つまり同じ特性インピーダンスとすると、図３のような概念となる。
【００２９】
バルブ１３が開放された瞬間、図３（ａ）に示すように、パイプ１２のバルブ１３真上まで詰まっていた水（電荷）はバルブ１３よりも下に流れ落ちる。重力という問題を無視しても、水圧０の空間に水が拡散していく。このため、バルブ１３真上のパイプ１２における水圧（電圧）は当然低下する。低下した水圧の情報が圧力の伝わる速度でタンク１１に伝わるが、パイプ１２が長いためにしばらく時間がかかる。圧力が伝わる速度は音速（電気信号では光速）である。ちなみに、水の場合は約１０００ｍ／ｓである。この間、拡散していくパイプの体積分を補うためには、その対象部分の水は体積膨張しなければならない。すなわち、その分、水圧は低下する。バルブ１３より上側及び下側のパイプ１２、１４は同じ太さのため、ちょうど２倍の体積となる。水は固体と同様に体積はほとんど膨張しない。従って、図３（ｂ）に示すように、パイプの断面の半分しか詰まらない水の流れとなる。
【００３０】
図１の電子回路でも全く同様に考えることができる。電子密度は空気のようにいくらでも変えられるため、図３（ａ）に示すような概念となる。当然、その伝達速度は光速である。電子密度が半分に希釈されると、電圧もその半分、つまり１／２Ｖｄｄになることはいうまでもない。トランジスタ特性から、オン電流ＩＴ  はＩＴ  ＝Ｖｄｄ／（Ｒｏｎ＋Ｚ０  ）となることが期待されたが、２ｔｐｄのまでの時間ではオン電流としては（１／２）ＩＴ  ＝（１／２）Ｖｄｄ／（Ｒｏｎ＋Ｚ０  ）しか流れないことになる。
【００３１】
ここで、電源配線は信号配線と同じ太さで同じ特性インピーダンスとした場合である。仮に、信号配線の伝送遅れｔｐｄが１ｎｓであるとすると、１ＧＨｚのクロック（デューティーが５０％として、オン期間が０．５ｎｓ）は、１周期の時間だけ信号配線で遅れることになる。
【００３２】
ここまで説明すれば明らかであるが、電源配線のパイプを太くする、すなわち特性インピーダンスを小さくすれば上記のようなオン電流の低下を防止することができる。これが本発明の原理である。
【００３３】
図４にこの発明の半導体回路装置を、図３と同様にタンク、パイプ及びバルブを用いたモデルで概念的に示す。図４では、図３に比べてタンク１１側のパイプ１２の太さが、負荷側のパイプ１４に比べて太くなっている。このようなパイプラインに相当する電子回路は、図５に示すようになる。図５において、電源ソース２１、電源配線２２、スイッチ用のＭＯＳトランジスタＱ１、信号配線２４及び負荷ＲＬ  は、図４中のタンク１１、パイプ１２、バルブ１３、パイプ１４及び負荷パイプ１５それぞれに相当する。なお、図５の電子回路では、電源配線２２及び信号配線２４として、電源／グランド、信号／グランドからなるペア線を用いている。そして、図示するように、電源／グランドペア線における特性インピーダンスをＺ０ｐｓ  、伝送遅れをｔｐｄｐｓ、信号／グランドペア線における特性インピーダンスをＺ０  、伝送遅れをｔｐｄとする。
【００３４】
図４のモデルにおけるパイプ１４によって希釈される体積が小さい分、図５の電子回路では電源配線２２における電圧低下が少なくなる。例えば、電源配線２２の特性インピーダンスを１０Ω、信号配線２４のそれを５０Ωとすると、トランジスタＱ１のオン抵抗が１０Ωとのときの電圧低下は、｛（５０＋１０）／（１０＋１０＋５０）｝Ｖｄｄ＝０．８５７Ｖｄｄになる。
【００３５】
次にこのことを詳細に説明する。電源ソース２１に接続された特性インピーダンスＺ０ｐｓ  を有する電源／グランドペア線を介して電流が流れるため、電源／グランドペア線の長さによる伝送遅れｔｐｄｐｓの時間だけ、信号／グランドペア線にＶｄｄ×（Ｒｏｎ＋Ｚ０  ）／（Ｒｏｎ＋Ｚ０  ＋Ｚ０ｐｓ  ）なる電圧低下が起こる。ここで、もう少し正確に時間を規定する。ｔを電圧低下の起こる時間とすると、ｔｐｄ≧ｔｐｄｐｓのとき、０＜ｔ＜ｔｐｄｐｓとなる。ｔｐｄ≦ｔｐｄｐｓのときは０＜ｔ＜ｔｐｄとなり、遅延時間がｔｐｄｐｓまでの、ｔｐｄ＜ｔ＜ｔｐｄｐｓのときはＶｄｄ×（Ｒｏｎ＋ＲＬ  ）／（Ｒｏｎ＋ＲＬ  ＋Ｚ０ｐｓ  ）の電圧低下に変化する（図１参照）。
【００３６】
電源ソース２１が電源／グランドペア線における電圧低下を感じてそれを補充するまでの時間があり、さらにその後に引き続く電圧変動が生じるが、本発明は初期状態の改善に係わるものでなのでその説明は省略する。
【００３７】
さて、電源／グランドペア線の特性インピーダンスが信号／グランドペア線のそれと実質的に同じであるとし、トランジスタＱ１のオン抵抗がこれら特性インピーダンスに比べて無視できるとすると、（１／２）Ｖｄｄの振幅が負荷ＲＬ  に加わる。ここで、上記負荷ＲＬ  がＣＭＯＳゲートであり、その入力容量が数十ｆＦ程度であれば、ほぼ開放端であると見なすことができ、信号エネルギーは全反射する。これによりＣＭＯＳゲートが受ける電圧は（１／２）×２Ｖｄｄ＝Ｖｄｄとなる。これでゲートに伝わる信号は正常になり、信号配線の伝送遅れのみで伝送されたことになる。従って、負荷に伝わる信号が正常となる場合の最悪条件は、電源／グランドペア線の特性インピーダンスが、信号／グランドペア線の特性インピーダンスと実質的に等しいことであり、好ましくはそれ以下である。
【００３８】
ここで、数本の信号線に対して供給される電荷が１本の電源／グランドペア線のみによって伝達される場合、電源／グランドペア線の特性インピーダンスは各信号線のそれの本数分の１以下となる。すなわち、Ｚ０ｐｓ≦Ｚ０／Ｎ（Ｚ０ｐｓは電源／グランドペア線の特性インピーダンス、Ｚ０は信号線の特性インピーダンス、Ｎは共有される信号線の本数）となる。信号線が２本（Ｎ＝２）の場合を例示したのが図６の回路図である。
【００３９】
すなわち、図６において、電源／グランドペア線２２には、ドライバとしての２つのＭＯＳトランジスタＱ１、Ｑ２の各一端が接続されている。これら２つのＭＯＳトランジスタＱ１、Ｑ２は入力信号に基づいてオン／オフ制御される。上記２つのＭＯＳトランジスタＱ１、Ｑ２の他端には信号伝送線路としての２本の信号／グランドペア線２４−１、２４−２の各一端が接続されている。この２本の信号／グランドペア線２４−１、２４−２の各他端は終端抵抗ＲＬ１、ＲＬ２それぞれで終端されている。なお、ＭＯＳトランジスタＱ１１、Ｑ１２はレシーバとしてのＭＯＳトランジスタである。
【００４０】
ここで、２本の信号／グランドペア線２４−１、２４−２それぞれの特性インピーダンスをＺ０  とすると、負荷に伝わる信号の電圧が正常になる場合の最悪条件はＺ０ｐｓ≦（１／Ｎ）Ｚ０  となる。
【００４１】
ところで、トランジスタゲート（図５中のＭＯＳトランジスタＱ１や図６中のＭＯＳトランジスタＱ１、Ｑ２）の近くで電源／グランドペア線２２が連続した一様な伝送線路でなければ、せっかくの電荷供給が迅速に行われず、先に説明したような効果が十分に得られなくなる。
【００４２】
すなわち、電源／グランドペア線２２が途中で途切れた伝送線路である場合、図２中のバルブ１３につながるパイプ１２の結合部が細いパイプになっている状態となる。これをできるだけ避ける構造が取られるべきであり、その構造について以下に説明する。
【００４３】
前述のように、Ｖｄｄ×（Ｒｏｎ＋Ｚ０  ）／（Ｒｏｎ＋Ｚ０  ＋Ｚ０ｐｓ  ）によって与えられる電圧低下の時間を規定すると、０＜ｔ＜ｔｐｄｐｓとなることを説明したが、一般に電源ソースは遠い位置にあり、ｔｐｄ≦ｔｐｄｐｓのときはこの電圧低下の時間が長くなる。電源／グランドペア線２２の終端にＣＭＯＳ構成のみではなく、容量の大きな種々の構成のゲート回路が接続できるようにするためには、図６に示すようにトランジスタゲート回路（すなわちトランジスタＱ１、Ｑ２）の直前で、グランドとの間にバイパスコンデンサ２６を接続すればよい。
【００４４】
バイパスコンデンサ２６を接続すると、このコンデンサ２６は常時電荷をチャージしている状態となり、ゲート回路の急峻な開閉時に、電荷を供給する電源の働きをする。このバイパスコンデンサ２６として必要な容量は次のようにして決定される。
【００４５】
例えば、図６において、終端抵抗ＲＬ１またはＲＬ２がついたレシーバ端を考えると、図１で説明したようにトランジスタＱ１及びＱ２がオンすると、２本の信号／グランドペア線２４−１、２４−２のそれそれにはＩＴ  ＝Ｖｄｄ／（Ｒｏｎ＋Ｚ０  ）なるオン電流が流れる。電源／グランドペア線２２に接続されている回路が２回路のため、オン電流はこの２倍となる。先のｔｐｄの期間、この電流が流れ、この時の電圧上昇でレシーバ（トランジスタＱ１１、Ｑ１２）がオンになる。その電荷量ＱＴ  は次式で表される。
【００４６】
ＱＴ  ＝２×ＩＴ  ・ｔｐｄ＝２×ｔｐｄ・Ｖｄｄ／（Ｒｏｎ＋Ｚ０  ）
いま、例えばＲｏｎ＝１０Ω、Ｖｄｄ＝０．５Ｖ、Ｚ０  ＝２８Ω、ｔｐｄ＝１ｎｓとすると、ＱＴ  ＝２６ｐＣとなる。すなわち、０．５Ｖの電源電圧の下では５２ｐＦとなり、十分に余裕をみてこの数倍から数十倍（最高１００倍）、例えば５倍から２０倍の容量をバイパスコンデンサ２６に持たせるとすると、その値は２６０〜１０４０ｐＦとなる。そして、このような容量を持つバイパスコンデンサ２６をトランジスタゲート回路の電源供給部もしくはその近傍に、トランジスタゲート回路にできるだけ近くに配置させる。
【００４７】
ここで、上記バイパスコンデンサ２６を接続する位置と、各回路点における電圧及び電流の関係についてシミュレーションした結果について説明する。
【００４８】
図７は、シミュレーションを行った回路の構成を示しており、電源ソース３１は３．３Ｖである。また、先の電源／グランドペア線２２に相当するものは電源／グランドペア線３２であり、このペア線３２はある程度の容量とインダクタンスを有しており、容量は符号３３で、インダクタンスは符号３４でそれぞれ示されている。また、電源／グランドペア線３２における伝送遅延は０．５ｎｓとした。このようにしたことで、伝送線路の反射が出るので、例えば１５Ωの値の終端抵抗３５を電源／グランドペア線３２の末端に接続している。
【００４９】
先のバイパスコンデンサ２６に相当するものがコンデンサ３６であり、このコンデンサ３６の接続位置によって値が変わるインダクタンスは符号３７で示されている。この場合、信号／グランドペア線は１つしか設けられていないので、コンデンサ３６の容量は０．０１μＦにしてある。インダクタンス３７の値は、電源／グランドペア線３２から電源電圧が供給されるトランジスタゲート回路に対してバイパスコンデンサ２６が５ｍｍ離れた位置に接続されている場合を５ｎＨ、０．５ｍｍ離れた位置に接続されている場合を０．５ｎＨとしている。
【００５０】
トランジスタゲート回路は、信号／グランドペア線に対して電源電圧を供給する側とグランドに落とす側の２種類のスイッチからなるＣＭＯＳドライバ回路を想定している。このＣＭＯＳドライバ回路は４個のスイッチＳ１〜Ｓ４によって構成されている。そして、上記２個のスイッチＳ２、Ｓ３の共通ノードが信号／グランドペア線３８の信号線に接続されている。また、信号／グランドペア線３８の終端には例えば５０Ωの等価抵抗で示されるレシーバ３９が接続されている。
【００５１】
なお、電源／グランドペア線３２の終端抵抗３５とグランドとの間に接続されているスイッチ４０は、シミュレーションを行う際の初期設定用であり、実際の回路では不要なものである。
【００５２】
ここで、トランジスタゲート回路に対してパルス状の信号を入力したときの電源電流の変化、トランジスタゲート回路の出力電圧の変化及びレシーバ入力電圧の変化をそれぞれ測定したところ図８に示すような結果が得られた。ここで図８（ａ）、（ｂ）は、バイパスコンデンサ２６の接続位置が離れており、先のインダクタンス３７の値を５ｎＨとしたときの、図７中のＰ１点における電源電流の変化と、図７中のＰ２、Ｐ３点における電圧の変化とを示している。また、図８（ｃ）、（ｄ）は、バイパスコンデンサ２６の接続位置が近く、先のインダクタンス３７の値を０．５ｎＨとしたときの、図７中のＰ１点における電源電流の変化と、図７中のＰ２、Ｐ３点における電圧の変化とを示している。
【００５３】
図８（ａ）、（ｃ）から明らかなように、インダクタンス３７の値が０．５ｎＨよりも５ｎＨの方が、スイッチＳ１、Ｓ２がオンした後に電源電流が大きく揺らいでいる。なお、それよりも前の−２２０ｍＡの大きな電流は、シミュレーションを行う際の初期設定用スイッチ４０のスイッチング動作によるものであり、本来の特性とは無関係である。これから明らかなように、バイパスコンデンサ２６の接続位置がトランジスタゲート回路から５ｍｍも離れていると問題になる。
【００５４】
一方、トランジスタゲート回路の出力電圧及びレシーバ入力電圧については、いずれの場合にも、インダクタンス３７の値が５ｎＨの方が大きく揺らいでおり、なかなか収束しない。この場合、図７中のＰ２点における電圧は１ｎｓという早い時間で立ち上がり、等価周波数は３００ＭＨｚに相当する。１ｎｓよりも１桁早い１００ｐｓの立ち上がり時間の場合には、等価周波数は３ＧＨｚとなり、図８（ａ）、（ｂ）の場合のインダクタンス３７の値は０．５ｎＨ、図８（ｃ）、（ｄ）の場合のインダクタンス３７の値は０．０５ｎＨとなる。これは０．５ｍｍと０．０５ｍｍの距離に相当することになり、トランジスタゲート回路が高周波で動作する程、バイパスコンデンサ２６はトランジスタゲート回路に近い位置に設ける必要があることを意味している。このバイパスコンデンサ２６とこのバイパスコンデンサが接続されている配線における漏洩インダクタンスＸｐＨの値は、１／Ａ（ＧＨｚ）×１００ｐｓ以下（ただし、Ａは先の等価周波数）となるようにすることが望ましい。上記計算式は、ＧＨｚ帯域で動作するディジタル回路で経験的に体得した計算式（単位不整合）である。
【００５５】
しかし、トランジスタやキャパシタ共に物理的な大きさがあり、それらの小型化に限界があることから、図９に示すように、バイパスコンデンサ２６は電源／グランドペア線２２の途中に配置せざるを得なくなることが多い。このとき、バイパスコンデンサ２６はｔｐｄ＋ｔｐｄｐｓ１（ただし、ｔｐｄｐｓ１は２つの部分からなる電源／グランドペア線２２における一方の伝達遅れ時間）の時間チャージすることになり、その分、容量を増大をすればよいことになる。上記の例でｔｐｄｐｓ１の遅延時間が０．１ｎｓのとき、バイパスコンデンサ２６の容量は１５６〜５７２ｐＦとなる。
【００５６】
種々の条件で考えても、バイパスコンデンサ２６の容量は５００ｐＦ〜５ｎＦで十分であるため、低インダクタンスな構造をとることができる。このバイパスコンデンサ２６の具体的な構造に関しては後述する。
【００５７】
ところで、電源／グランドペア線２２は連続して一定の特性インピーダンスを持っている。ここで、電源／グランドペア線２２に接続されているトランジスタがオン状態になり、そのオン抵抗を介して電荷が流れ始めたとする。もし、トランジスタの容量成分が０であれば、電源／グランドペア線２２からの電荷は瞬時に信号伝送線路に流れ、この伝送線路の特性インピーダンスで制限される。図１で説明したようようにＩＴ  ＝Ｖｄｄ／（Ｒｏｎ＋Ｚ０  ）で電荷すなわち電流が流れる。
【００５８】
しかし、トランジスタにゲート容量ＣＧ  があると、オン抵抗を感じる前にこの容量ＣＧ  に遭遇し、その瞬間に抵抗が０になり、スパイク電流が流れ、電圧０になる。その後、オン抵抗に遭遇し、電圧低下は回復していくが、電圧が上昇していく際の特性は、ｖ＝Ｖｄｄ・ｅｘｐ  （−ｔ／ＲｏｎＣＧ  ）となる。その後にＩＴ  ＝Ｖｄｄ／（Ｒｏｎ＋Ｚ０  ）の定常状態になる。電源／グランドペア線２２からすれば、小さなインピーダンス、すなわちオン抵抗×ゲート容量によって決定される時定数の遅延時間と等価な伝送線路が信号伝送線路の前についたことになる。その結果として負の反射が起こるため、電源／グランドノイズが発生する。
【００５９】
これを防止するためには、図１０に示すように、トランジスタゲート回路５０の電源／グランドペア線２２の電源供給部に直列に抵抗５１を挿入すればよい。この抵抗５１の値Ｒｐｓは、Ｚ０＝Ｒｏｎ＋Ｒｐｓの関係を満たすように設定される。
【００６０】
この結果、トランジスタの時定数動作遅れｔｔ  は、ｔｔ  ＝（Ｒｏｎ＋Ｒｐｓ）ＣＧ  となる。Ｒｐｓのないときと比べて、遅れΔｔ＝Ｒｐｓ・ＣＧ  が生じるが、信号バス回路では大きな問題とはならない。今後、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）等のトランジスタ構造になることを考え、ゲート容量ＣＧを小さくする方向になれば大きな問題は起こらないと予想される。
【００６１】
次に、本発明を、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）チップ及びパッケージを含む半導体装置に実施した第１の実施の形態について説明する。
【００６２】
図１１の平面図に示すように、ＬＳＩチップ６１の周辺部には３種類のパッド６２ａ、６２ｂ、６２ｃがそれぞれ複数配置されている。パッド６２ａはそれぞれ電源パッドであり、パッド６２ｂはそれぞれグランドパッドであり、パッド６２ｃはそれぞれ信号パッドである。また、チップ６１周囲にはチップ６１の近傍では一体的に形成されており、チップ６１からある程度離れた位置から複数に分離された導電体層からなる図中細かな点を施したグランド配線６３が設けられている。このグランド配線６３上には、図示しない層間絶縁膜を介して、グランド配線６３とは異なる層の導電体層からなるそれぞれ複数の信号線６４及び電源線６５が形成されている。上記信号線６４及び電源線６５は、その下部のグランド配線６３と共に放射状に延長されている。これらの信号線６４と電源線６５は、先のグランド配線６３が複数に分離されている箇所から、グランド配線６３と共にスタックドペア線としてそれぞれペアになって引き出されている。
【００６３】
図１１の例では、３組の信号／グランドペア線６６に対して１組の電源／グランドペア線６７が１セットとして配置されている。このため、電源／グランドペア線６７の幅は信号／グランドペア線６６の幅の実質上、３倍以上とすることで、先に説明したＺ０ｐｓ≦（１／Ｎ）Ｚ０の条件を満足することができる。もちろん、電源／グランドペア線６７間の層間絶縁膜の膜厚が信号／グランドペア線６６におけるそれより薄いときは、線幅の関数とはならず、電源／グランドペア線６７の幅は信号／グランドペア線６６の幅の３倍未満、あるいはそれ以下、さらには同じ線幅にしてもよい。要するにＺ０ｐｓ≦（１／Ｎ）Ｚ０  の条件を満足するような伝送線路がチップ周辺の近傍まで配置形成されていることである。
【００６４】
また、ＬＳＩチップ６１は、フリップチップやＴＡＢボンディングチップであっても対応できることは図１１から容易に類推できる。チップ上のパッドやパッドの代わりに設けられるバンプに対し、できるだけ近い位置までＺ０ｐｓ≦（１／Ｎ）Ｚ０  の条件を満足する伝送線路を配置することが基本条件である。
【００６５】
ところで、電源／グランドペア線６７は、先のバイパスコンデンサ２６の取り付け位置で２つに分岐し、再び合流する平面形状となっており、分岐している部分のそれぞれは分岐しないところの実質上１／２の線幅にされている。これにより、電源／グランドペア線６７の特性インピーダンスが連続性を保つようにされている。
【００６６】
バイパスコンデンサ２６は、図示のようにフリップチップ型電極を有し、電極パッドとグランドパッドがほぼ同じ位置から引き出され、電源／グランドペア線６７に接続されている。また、パッドの位置は、ＬＳＩチップ内のトランジスタゲートのある側にされている。これにより、コンデンサのパッドの引き出しベクトルが、トランジスタのゲートに向かっていく電源／グランドペア線６７と同じベクトルとなる。
【００６７】
ＬＳＩチップ６１の信号パッド６２ｃから入力された信号は、一般にチップ６１内ではレシーバに供給されている。またレシーバとセットにされたドライバから信号が出力され、信号パッド６２ｃを介してチップ外部に出力されている。これらレシーバ及びドライバは共に電源及びグランドに接続されている。
【００６８】
図１２は、本発明の第２の実施の形態によるＬＳＩチップ内の上記レシーバ及びドライバ周辺の構成を示す平面図である。なお、図１２において、図１１と対応する箇所には同じ符号を付して説明を行う。図において、７１はそれぞれレシーバ、７２はそれぞれドライバである。これらレシーバ７１及びドライバ７２はトランジスタの物理構造とせずに、三角記号で表現しているが、先端がチップの内側に向いているものがレシーバであり、逆に外側に向いているものがドライバであることは容易に類推できる。
【００６９】
先に説明したように、電源／グランドペア線６７はトランジスタゲート、すなわちレシーバ７１及びドライバ７２の近くでも伝送線路でなければならないので、電源／グランドペア線６７はレシーバ７１及びドライバ７２の真上まで延長配置されるべきであり、図１２はこの一例を示している。なお、この場合にも、図示するように電源／グランド間にバイパスコンデンサ２６を接続するようにしてもよい。
【００７０】
レシーバ７１及びドライバ７２などのトランジスタゲートに対するグランド接続は、図１２中のＡ−Ａ´線における断面図である図１３に示されるように、上層にあるグランド配線６３に対して層間接続を図り、電源接続はグランド配線６３を飛び越したその上の電源配線６５との接続を図ればよい。電源配線６５に対する接続方法はプリント配線板におけるスルーホール構造や、グランド層に電源ランドを設けてステップ毎の接続のどちらかでもよいことはいうまでもない。信号配線７３はグランド配線６３とペア伝送線路になっているが、ここで重要なことはグランド配線６３がいわゆる盲腸配線になっていないことである。信号／グランドペア伝送線路を構成するグランド配線は、グランドパッド６２ｂに接続され、電源／グランドペア線６７を構成するグランド配線６３から分岐されて信号パッド６２ｃの位置まで延長されたグランド配線６３の一部によって構成されている。レシーバ７１及びドライバ７２側では、図中斜線を施した丸で示される接続部７４を介して電源配線６５と接続され、図中白抜きの丸で示される接続部７５を介してグランド配線６３と接続されている。
【００７１】
図１４は、前記バイパスコンデンサ２６の詳細な構成を示す斜視図である。このコンデンサは、複数（本例では６層）の平板状の導電体層８１が図示しない絶縁体層を介して積層されており、互いに重なり合った一方の導電体層８１が電源層、他方がグランド層を構成している。また、これら複数の導電体層８１はそれぞれ、前記図１１中の電源／グランドペア線６７を構成する電源配線６５及びグランド配線６３の幅に近い幅Ｗを持つ。また、上記導電体層８１の幅の方向と交差する方向で対抗する一対の辺のうち、前記電源配線６５及びグランド配線６３に流れる電荷のＬＳＩに近い側に相当する辺には、前記電源層及びグランド層を構成する各層の導電体層８１と接続される電源層用及びグランド層用の複数の層間接続用スルーホール電極８２、８３が設けられている。
【００７２】
図１５は、図１４に示すコンデンサにおいて、１つの導電体層８１における電荷の流れる様子を模式的に示しており、同様に、図１６は、電源層及びグランド層に相当する１対の導電体層８１における電荷の流れる様子を模式的に示している。なお、図１５及び図１６において、８４及び８５は、上記層間接続用スルーホール電極８２、８３と電源／グランドペア線６７を構成する電源線６５及びグランド配線６３それぞれとを接続するフリップチップ構造の電極部である。
【００７３】
図１５及び図１６から明らかなように、プラス、マイナスの電荷の流れる方向が出口（電極部８４、８５）に向かって同じ方向で、それが平面いっぱいに広がり、できるだけその間口を確保して外部に取出すようにしている。それをうまく実現する方法の一例として、図１５に示すようにフリップチップ２列構造を取っているが、電源／グランドペア線の構造によっては線状の電極も取りうることはいうまでない。
【００７４】
すなわち、図１７の断面図に示すような埋め込みキャパシタを前記バイパスコンデンサ２６として使用することもできる。図１７において、電源線６５及びグランド配線６３からなる電源／グランドペア線６７の途中の電源／グランドペア配線分岐部９１には、その間にキャパシタ絶縁膜９２を介在させた一対の導電体層９３、９４からなる埋め込みキャパシタ９５が形成されている。そしてこの埋め込みキャパシタ９５を構成する一対の導電体層９３、９４の各一辺全面と、電源線６５及びグランド配線６３それぞれとがスタッド電極からなる接続部９６、９７を介して電気的に接続されている。
【００７５】
図示のように１枚構成のキャパシタであれば、電荷の取出し口の一辺全面から電荷を取出すことができる。また、キャパシタ絶縁膜９２の誘電率を適宜選択すれば、電源／グランドペア線６７間に設けられている絶縁膜と実質的に同じ膜厚で構成できることはいうまでもない。先に説明したように、バイパスコンデンサ２６は容量が高々数ｎＦ程度という小さなキャパシタでよいという原則がこのような構造を取り得ることになる。
【００７６】
【発明の効果】
以上説明したようにこの発明によれば、電源／グランド配線の電荷供給能力を十分にし、トランジスタゲート回路の特性が制限とならない半導体回路装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の原理を説明するための回路モデルを示す図。
【図２】図１に示される回路モデルにおける電荷密度の変化状態を説明するためのタンク、バルブ及びパイプを用いたパイプラインのモデルを示す図。
【図３】図２のモデルをさらに概念的に示すモデル図。
【図４】この発明の半導体回路装置をタンク、パイプ及びバルブを用いたパイプラインのモデルで概念的に示す図。
【図５】図４のパイプラインに相当する電子回路を示す図。
【図６】図５の回路において信号線が２本の場合を例示した回路図。
【図７】図６の回路においてバイパスコンデンサを接続する位置と各回路点における電圧及び電流の関係についてシミュレーションを行った回路の構成を示す図。
【図８】図７の回路によりシミュレーションを行った結果を示す波形図。
【図９】図６の回路においてバイパスコンデンサの接続位置が変更された場合の回路図。
【図１０】トランジスタゲート回路の電源／グランドペア配線の電源供給部に抵抗を挿入された場合の回路例を示す図。
【図１１】本発明をＬＳＩチップ及びパッケージを含む半導体装置に実施した第１の実施の形態による平面図。
【図１２】本発明の第２の実施の形態によるＬＳＩチップ内のレシーバ及びドライバ周辺の構成を示す平面図。
【図１３】図１２中のＡ−Ａ´線に沿った断面図。
【図１４】図１１の半導体装置で使用されるバイパスコンデンサの詳細な構成を示す斜視図。
【図１５】図１４中のコンデンサの１つの導電体層における電荷の流れる様子を模式的に示す図。
【図１６】図１４中のコンデンサの１対の電源層及びグランド層における電荷の流れる様子を模式的に示す図。
【図１７】図１１の半導体装置で使用されるバイパスコンデンサの他の構成を示す断面図。
【符号の説明】
２２…電源／グランドペア線、
２４、２４−１、２４−２…信号／グランドペア線、
２６…バイパスコンデンサ、
５０…トランジスタゲート回路、
５１…抵抗、
６１…ＬＳＩチップ、
６２ａ…電源パッド、
６２ｂ…グランドパッド、
６２ｃ…信号パッド、
６３…グランド配線、
６４…信号線、
６５…電源線、
６６…信号／グランドペア線、
６７…電源／グランドペア線、
７１…レシーバ、
７２…ドライバ、
７３…信号配線、
７４、７５…接続部、
８１…導電体層、
８２、８３…層間接続用スルーホール電極、
８４、８５…フリップチップ構造の電極部、
９１…電源／グランドペア配線分岐部、
９２…キャパシタ絶縁膜、
９３、９４…導電体層、
９５…埋め込みキャパシタ、
９６、９７…接続部、
Ｑ１、Ｑ２…ＭＯＳトランジスタ（ドライバ）、
Ｑ１１、Ｑ１２…ＭＯＳトランジスタ（レシーバ）、
ＲＬ１、ＲＬ２…終端抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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