(57)【特許請求の範囲】
【請求項１】
集積回路内に形成され、プリチャージ期間、イコライズ期間及びデータ転送期間を順に経てデータ線毎にそれぞれ異なる情報を伝達するバスを駆動するバス駆動回路であって、
前記集積回路内に形成され、前記バスに含まれて所定の容量を持つ第１及び第２のデータ線間に接続され、前記イコライズ期間にその期間を示すイコライズ信号に応じて前記第１及び第２のデータ線を接続するための第１のスイッチ手段と、
前記集積回路内に形成され、前記第１のデータ線に接続された第１の端子、及び第１の電源に接続された第２の端子を有し、前記プリチャージ期間に該第１の端子と該第２の端子との間を接続する第２のスイッチ手段と、
前記集積回路内に形成され、前記第２のデータ線に接続された第１の端子、及び第２の電源に接続された第２の端子を有し、前記プリチャージ期間に該第１の端子と該第２の端子との間を接続する第３のスイッチ手段と、
前記集積回路内に形成され、前記第１のデータ線に接続された第１の端子、第１の電源に接続された第２の端子、及び前記第１のデータ線で伝達する情報を示す第１の入力信号を受け取る制御端子を有し、前記データ転送期間に該制御端子で受け取る前記第１の入力信号に基づいて該第１の端子と該第２の端子との間の接続を選択的に行う第４のスイッチ手段、または、前記集積回路内に形成され、前記第２のデータ線に接続された第１の端子、第２の電源に接続された第２の端子、及び前記第２のデータ線で伝達する情報を示す第２の入力信号を受け取る制御端子を有し、前記データ転送期間に該制御端子で受け取る前記第２の入力信号に基づいて、該第１の端子と該第２の端子との間の接続を選択的に行う第５のスイッチ手段のうちの少なくとも一方と
を備える、バス駆動回路。
【請求項２】
集積回路内に形成され、プリチャージ期間、イコライズ期間及びデータ転送期間を順に経てデータ線毎にそれぞれ異なる情報を伝達するバスを駆動するバス駆動回路であって、
前記集積回路内に形成され、前記バスに含まれて所定の容量を持つ第１及び第２のデータ線間に接続され、前記イコライズ期間に、その期間を示すイコライズ信号に応じて前記第１及び第２のデータ線を接続するための第１のスイッチ手段と、
前記集積回路内に形成され、前記第１のデータ線に接続された第１の端子、第１の電源に接続された第２の端子、及び前記第１のデータ線で伝達する情報を示す第１の入力信号を受け取る制御端子を有し、前記プリチャージ期間に該第１の端子と該第２の端子との間を接続し、前記データ転送期間に該制御端子で受け取る前記第１の入力信号に基づいて該第１の端子と該第２の端子との間の接続を選択的に行う第２のスイッチ手段と、
前記集積回路内に形成され、前記第２のデータ線に接続された第１の端子、第２の電源に接続された第２の端子、及び前記第２のデータ線で伝達する情報を示す第２の入力信号を受け取る制御端子を有し、前記プリチャージ期間に該第１の端子と該第２の端子との間を接続し、前記データ転送期間に該制御端子で受け取る前記第２の入力信号に基づいて、該第１の端子と該第２の端子との間の接続を選択的に行う第３のスイッチ手段と
を備える、バス駆動回路。
【請求項３】
前記第２のスイッチ手段は、前記第１のデータ線に接続された第１の電流電極、前記第１の電源に接続された第２の電流電極、及び前記第１の入力信号を受け取る制御電極を有する第１導電型の第１のＭＯＳトランジスタを備え、
前記第３のスイッチ手段は、前記第２のデータ線に接続された第１の電流電極、前記第２の電源に接続された第２の電流電極、及び前記第２の入力信号を受け取る制御電極を有する第２導電型の第２のＭＯＳトランジスタを備える、請求項２記載のバス駆動回路。
【請求項４】
前記第２のスイッチ手段は、
前記第１のデータ線に接続された第１の電流電極、前記第１の電源に接続された第２の電流電極、及び制御電極を有する第１導電型の第１のＭＯＳトランジスタと、
前記プリチャージ期間を示すプリチャージ信号、前記イコライズ信号及び第１の入力信号を入力し、前記プリチャージ期間には、前記第１のＭＯＳトランジスタを導通状態とする信号を、前記イコライズ期間には前記第１のＭＯＳトランジスタを非導通状態とする信号を、前記データ転送期間には前記第１の入力信号を前記第１のＭＯＳトランジスタの前記制御電極に対して出力する第１の変換回路とを備え、
前記第３のスイッチ手段は、
前記第２のデータ線に接続された第１の電流電極、前記第２の電源に接続された第２の電流電極、及び制御電極を有する第２導電型の第２のＭＯＳトランジスタと、
前記プリチャージ信号、前記イコライズ信号及び第２の入力信号を入力し、前記プリチャージ期間には、前記第２のＭＯＳトランジスタを導通状態とする信号を、前記イコライズ期間には前記第２のＭＯＳトランジスタを非導通状態とする信号を、前記データ転送期間には前記第２の入力信号を前記第２のＭＯＳトランジスタの前記制御電極に対して出力する第２の変換回路とを備える、請求項２記載のバス駆動回路。
【請求項５】
第１の電源の出力電位及び該第１の電源の出力電位と第２の電源の出力電位の中間の電位の間で振幅する信号を伝送するデータ線に接続され、該データ線から情報を受け取るレシーバ回路であって、
前記データ線に接続された制御電極、第１の電源に接続された第１の電流電極、及び第２の電流電極を有する第１導電型の第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタの前記第２の電流電極に接続された第１の電流電極、プリチャージ期間を示すプリチャージ信号を受ける制御電極、及び所定の容量を有する信号線に接続された第２の電流電極を有する第１導電型の第２のＭＯＳトランジスタと、
第２の電源に接続された第１の電流電極、前記信号線に接続された第２の電流電極、及び前記プリチャージ信号を受ける制御電極を有する第２導電型の第３のＭＯＳトランジスタとを備え、
プリチャージ期間に前記第２のＭＯＳトランジスタが非導通になると共に前記第３のＭＯＳトランジスタが導通状態となり、データ線から信号を受け取るときには前記第２のＭＯＳトランジスタが導通状態となると共に前記第３のＭＯＳトランジスタが非導通状態となることを特徴とする、レシーバ回路。
【請求項６】
前記信号線に接続された一方端、及び他方端を有し、前記プリチャージ期間に非導通状態となり、前記データ線を通して伝送された信号に応じた出力が前記信号線に出力されている期間のうちの少なくとも一部の期間で導通状態となるトランスファゲートと、
前記トランスファゲートの前記他方端に接続された入力端子、及び出力端子とを有し、２つの安定な状態を持ち、該入力端子に与えられるデータによって２つの安定な状態のうちの一方の状態を取るとともにその状態に応じた信号を該出力端子から出力するデータ保持手段と
をさらに備える、請求項５記載のレシーバ回路。
【請求項７】
集積回路内に設けられ、第１の容量を有する第１のデータ線及び第２の容量を有する第２のデータ線を含む複数のデータ線を有し、前記第１のデータ線を第１の電源に接続するとともに前記第２のデータ線を第２の電源に接続するプリチャージ期間、複数の前記データ線を前記第１及び第２の電源と接続しないようにするとともに前記第１のデータ線と前記第２のデータ線とを互いに接続するイコライズ期間、及び前記各データ線にそれぞれ異なる情報を伝達するデータ転送期間を順に経ることによって複数の回路ブロック間で情報転送を行うためのバスと、
前記集積回路内に形成され、前記第１及び第２のデータ線間に接続され、前記イコライズ期間にその期間を示すイコライズ信号に応じて前記第１及び第２のデータ線を接続するための第１のスイッチ手段、前記集積回路内に形成され、前記第１のデータ線に接続された第１の端子、第１の電源に接続された第２の端子、及び前記第１のデータ線で伝達する情報を示す第１の入力信号を受け取る制御端子を有し、前記プリチャージ期間に該第１の端子と該第２の端子との間を接続する第２のスイッチ手段、前記集積回路内に形成され、前記第２のデータ線に接続された第１の端子、第２の電源に接続された第２の端子を有し、前記プリチャージ期間に該第１の端子と該第２の端子との間を接続する第３のスイッチ手段、並びに前記集積回路内に形成され、前記第１のデータ線に接続された第１の端子、第１の電源に接続された第２の端子を有し、前記データ転送期間に該制御端子で受け取る前記第１の入力信号に基づいて該第１の端子と該第２の端子との間の接続を選択的に行う第４のスイッチ手段、または、前記集積回路内に形成され、前記第２のデータ線に接続された第１の端子、第２の電源に接続された第２の端子、及び前記第２のデータ線で伝達する情報を示す第２の入力信号を受け取る制御端子を有し、前記データ転送期間に該制御端子で受け取る前記第２の入力信号に基づいて、該第１の端子と該第２の端子との間の接続を選択的に行う第５のスイッチ手段のうちの少なくとも一方を有するバス駆動回路と、
前記集積回路内に設けられ、前記第１または第２のデータ線のうちの少なくとも一方に接続され、前記第１または第２のデータ線を通して伝達された信号に応じて前記第１の電源が出力する電位と前記第２の電源が出力する電位との間で振幅する信号を出力するレシーバ回路と、
前記集積回路内に設けられ、少なくとも前記バス駆動回路と前記レシーバ回路とに接続され、前記データ転送期間を指示するデータ転送信号を少なくとも出力する制御回路と
を備える、バスシステム。
【請求項８】
集積回路内に設けられ、第１の容量を有する第１のデータ線及び第２の容量を有する第２のデータ線を含む複数のデータ線を有し、前記第１のデータ線を第１の電源に接続するとともに前記第２のデータ線を第２の電源に接続するプリチャージ期間、複数の前記データ線を前記第１及び第２の電源と接続しないようにするとともに前記第１のデータ線と前記第２のデータ線とを互いに接続するイコライズ期間、及び前記各データ線にそれぞれ異なる情報を伝達するデータ転送期間を順に経ることによって複数の回路ブロック間で情報転送を行うためのバスと、
前記集積回路内に形成され、前記第１及び第２のデータ線間に接続され、前記イコライズ期間にその期間を示すイコライズ信号に応じて前記第１及び第２のデータ線を接続するための第１のスイッチ手段、前記集積回路内に形成され、前記第１のデータ線に接続された第１の端子、第１の電源に接続された第２の端子、及び前記第１のデータ線で伝達する情報を示す第１の入力信号を受け取る制御端子を有し、前記プリチャージ期間に該第１の端子と該第２の端子との間を接続し、前記データ転送期間に該制御端子で受け取る前記第１の入力信号に基づいて該第１の端子と該第２の端子との間の接続を選択的に行う第２のスイッチ手段、並びに前記集積回路内に形成され、前記第２のデータ線に接続された第１の端子、第２の電源に接続された第２の端子、及び前記第２のデータ線で伝達する情報を示す第２の入力信号を受け取る制御端子を有し、前記プリチャージ期間に該第１の端子と該第２の端子との間を接続し、前記データ転送期間に該制御端子で受け取る前記第２の入力信号に基づいて、該第１の端子と該第２の端子との間の接続を選択的に行う第３のスイッチ手段を有するバス駆動回路と、
前記集積回路内に設けられ、前記第１または第２のデータ線のうちの少なくとも一方に接続され、前記第１または第２のデータ線を通して伝達された信号に応じて前記第１の電源が出力する電位と前記第２の電源が出力する電位との間で振幅する信号を出力するレシーバ回路と、
前記集積回路内に設けられ、少なくとも前記バス駆動回路と前記レシーバ回路とに接続され、前記データ転送期間を指示するデータ転送信号を少なくとも出力する制御回路と
を備える、バスシステム。
【請求項９】
前記レシーバ回路は、
前記第１または第２のデータ線に接続された制御電極、前記第１または第２の電源に接続された第１の電流電極、及び第２の電流電極を有する第１導電型の第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタの前記第２の電流電極に接続された第１の電流電極、前記データ転送信号を受ける制御電極、及び所定の容量を有する信号線に接続された第２の電流電極を有する第１導電型の第２のＭＯＳトランジスタと、
前記第１または第２の電源のうち前記第１のＭＯＳトランジスタの前記第１の電流電極が接続されていない方の電源に接続された第１の電流電極、前記信号線に接続された第２の電流電極、及び前記データ転送信号を受ける制御電極を有する第２導電型の第３のＭＯＳトランジスタとを備え、
データ転送期間以外の期間に前記第２のＭＯＳトランジスタが非導通になると共に前記第３のＭＯＳトランジスタが導通状態となり、データ線から信号を受け取る前記データ転送期間には前記第２のＭＯＳトランジスタが導通状態となると共に前記第３のＭＯＳトランジスタが非導通状態となることを特徴とする、請求項７または請求項８記載のバスシステム。
【請求項１０】
前記制御回路は、第１のクロック、及び該第１のクロックの２倍の周波数を有し、前記第１のクロックの立ち上がりのタイミングが一致する場合がある第２のクロックから、第１のクロックの４分の１周期のプリチャージ期間を示すプリチャージ信号、前記第１のクロックの４分の１周期のイコライズ期間を示すイコライズ信号及び前記第１のクロックの２分の１周期のデータ転送期間を示す前記データ転送信号を生成することを特徴とする、請求項７または請求項８記載のバスシステム。
【請求項１１】
前記制御回路は、第１のクロック及び該第１のクロックと同じ周波数を有し位相が４分の１周期ずれている第２のクロックから、前記第１のクロックの４分の１周期のプリチャージ期間を示すプリチャージ信号、前記第１のクロックの４分の１周期のイコライズ期間を示すイコライズ信号及び前記第１のクロックの２分の１周期のデータ転送期間を示す前記データ転送信号を生成することを特徴とする、請求項７または請求項８記載のバスシステム。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、半導体集積回路を構成している複数の回路ブロックあるいは素子の情報伝達を行うためのバスを駆動するためのバス駆動回路、そのバスを伝達する信号を受け取るためのレシーバ回路およびそのバス駆動回路とレシーバ回路とを用いるバスシステムに関し、特にバスを伝わる信号の論理振幅を小さくするためにＭＯＳトランジスタを用いて構成されたバス駆動回路、ＭＯＳトランジスタを用いたレシーバ回路およびそのバス駆動回路とレシーバ回路とを用いるバスシステムに関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路（以下ＩＣという。）の集積度の向上に伴い、一度に処理できるＩＣのデータ量が増加している。ＩＣ内部の回路ブロック間のデータの受け渡しを円滑にするため、ＩＣで処理するデータ量が増加するのに対応して、各回路ブロックをつないで情報を伝達するためのバスのバス幅（データ線数）も増加している。
【０００３】
図１６は従来のバスシステムの構成を示すブロック図である。図１６において、１はｎ本のデータ線で構成されたバス、２〜５はＩＣ内に設けられた回路ブロック、６，７は回路ブロック２の出力に応じてバス１のデータ線を駆動するためのデータ線駆動回路、８，９はバス１のデータ線から情報を取り込むためのデータバッファ、１０，１１は回路ブロック４の出力に応じてバス１のデータ線を駆動するためのデータ線駆動回路である。バス駆動回路は少なくとも一つのデータ線駆動回路を含んでいる。
【０００４】
例えば、データ線駆動回路６，７とデータ線駆動回路１０，１１とは、その出力線がワイヤドＯＲされるため、バス１を駆動しないときには出力がハイインピーダンス状態となることが必要になる。データ線駆動回路をハイインピーダンスにするタイミングを調整するため、データ線駆動回路６，７は信号Ｅ１によって制御され、データ線駆動回路１０，１１は信号Ｅ２によって制御される。同じ回路ブロックの出力をバスに与えるデータ線駆動回路が常に同じ信号によって制御される必要はなく、例えば、バス駆動回路１３のように２つの信号Ｅ３，Ｅ４によって制御されていてもよい。また、回路ブロック５のように、一つの回路ブロックにバス駆動回路１３とレシーバ回路１２とを共に備えていてもよい。なお、データ線駆動回路を制御するための信号Ｅ１〜Ｅ４は、図には示されていない制御回路から与えられる。
【０００５】
一般に、バスの配線長は数ｍｍ程度にもなるため、寄生容量が大きく、その充放電電流は決して小さくない。近年、バスの消費電流削減に関する研究がさかんに発表されるのは、バス幅増加にともなうその充放電電流の増加が大きな問題となってきたためである。
【０００６】
バスの消費電流削減に関して提案されたバスシステムの構成を図１７に示す。図１７（ａ）には２ビットの情報を伝達するためのバス駆動回路の回路図を、図１７（ｂ）には４ビット以上の情報を伝達するためのバス駆動回路の構成を表したブロック図を示す。図１７に示すバスシステムは、例えば、ヒロユキ ヤマウチ、ヒロノリ アカマツ、ツトム フジタ、「ア ロー パワー コンプリート チャージ-リサイクリング バス アーキテクチャー フォ ウルトラ-ハイ データ レート ULSI」、1994 シンポジウム オン VLSI サーキット ダイジェスト オブ テクニカル ペーパ、第２１頁〜２２頁（Hiroyuki Yamauchi,Hironori Akamatsu and Tsutomu Fujita,"A Low Power Complete Change-Recycling Bus Architecture for Ultra-High Data Rate ULSI's",1994 Symposium on VLSI Circuits Digest of Technical Papers,pp.21-22）に記載されている。図１７において、PM0〜PM4はＰＭＯＳトランジスタ、NM0〜NM4はＮＭＯＳトランジスタ、２０〜２３はデータ線、Cp0，Cp1，Cn0，Cn1はそれぞれバスを構成しているデータ線２０〜２３の寄生容量である。図１７に記載されたバスの各データ線は２種類のデータ線駆動回路のどちらかにより駆動される。つまり、ＰチャネルＭＯＳトランジスタにより構成されるデータ線駆動回路PDRとＮチャネルＭＯＳトランジスタにより構成されるデータ線駆動回路NDRである。言い換えれば、バス駆動回路は複数組のデータ線駆動回路PDR，NDRによって構成されていることになる。バスを通して信号を伝達する際、それぞれのデータ線駆動回路は、入力および出力に相補信号を用いる。データ線駆動回路PDRの入力には信号Pin0とその反転信号Pin1が与えられ、出力には信号Pout0とその反転信号Pout1が発生する。同じく、データ線駆動回路NDRの入力には信号Nin0とその反転信号Nin1が与えられ、出力にはNout0とその反転信号Nout1が発生する。ＥＱＰはデータ線駆動回路PDRのイコライズ信号、ＥＱＮはデータ線駆動回路NDRのイコライズ信号で、両者は互いに相補的である。
【０００７】
次にこの回路の動作について説明する。説明を簡単にするため、図１７（ａ）に示した２ビット構成のバスの場合を以下に述べる。この場合、一つのデータ線駆動回路PDRと一つのデータ線駆動回路NDRで一つの回路ブロックのバス駆動回路が構成される。データ線駆動回路PDRの端子ＰＨは電源電位VDDに、データ線駆動回路NDRの端子ＮＬは接地電位GNDに接続される。データ線駆動回路PDRの端子ＰＬとデータ線駆動回路NDRの端子ＮＨはお互いに接続される。
【０００８】
初期状態において、端子ＰＨは電源電位VDD、端子ＮＬは接地電位GND、端子ＰＬおよび端子ＮＨはVDD／２になっているものと仮定する。また、各寄生容量Cp0，Cp1，Cn0，Cn1の大きさも等しいと仮定する。図１８に図１７（ａ）に示した回路のタイミングチャートを示す。このデータ線駆動回路PDR，NDRの動作の１サイクルは、イコライズ期間Ｅｑとデータ転送期間Ｅｖから構成される。先ず、イコライズ期間Ｅｑではイコライズ信号ＥＱＮがハイレベル、イコライズ信号ＥＱＰはロウレベルとなり、データ線２０，２１間のイコライズおよびデータ線２２，２３間のイコライズを行う。つまり、データ線駆動回路PDRでは、ＰチャネルＭＯＳトランジスタPM4が導通することで、データ線２０，２１が接続される。データ線２０，２１の電位は寄生容量Cp0とCp1に蓄積された電荷の保存則により次のように決定される。寄生容量Cp0とイコライズ前の電荷量Ｑｐ０との間には、Ｑｐ０＝Cp0・VDDの関係がある。一方、寄生容量Cp1とイコライズ前の電荷量Ｑｐ１との間には、Ｑｐ１＝Cp1・VDD／２の関係がある。イコライズ後のデータ線２０，２１の電位Ｖは、Ｖ・（Cp0＋Cp1）＝Ｑｐ０＋Ｑｐ１で与えられ、つまり電位Ｖは３・VDD／４である。データ線駆動回路NDRでは、ＮチャネルＭＯＳトランジスタNM4が導通することで、データ線２２，２３が接続される。データ線２２，２３の電位はVDD／４となる。このとき、イコライズ用のトランジスタPM4,NM4以外のトランジスタが導通しないように、信号Pin0，Pin1がともにハイレベルになり、信号Nin0，Nin1がともにロウレベルとなる。
【０００９】
イコライズ期間の次の期間、即ちデータ転送期間Ｅｖにデータ転送を行う。このとき、データ線駆動回路PDR，NDRの各入力には伝送するデータに応じた電位が与えられる。例えば、信号Pin0がハイレベル、信号Pin1がロウレベルであるとする。また、信号Nin0がハイレベル、信号Nin1がロウレベルであるとする。この時、ＰチャネルＭＯＳトランジスタPM1，PM2およびＮチャネルＭＯＳトランジスタNM0，NM3が全て導通するので、データ線２１の寄生容量は充電されて出力信号Pout1はVDDとほぼ等しくなり、データ線２３の寄生容量からは放電されて出力信号Nout1はGNDとほぼ等しくなる。
【００１０】
データ線２０とデータ線２２はそれぞれトランジスタPM2，NM0を介して接続される。イコライズ時点でのデータ線２０から出力される信号Pout0が３・VDD／４、データ線２２から出力される信号Nout0がVDD／４であったことを考えると、互いに接続されたデータ線２０，２２の電位はVDD／２となることがわかる。
【００１１】
入力信号Pin0がロウレベル、その相補信号である入力信号Pin1がハイレベルのときには、データ線２０を通して出力される信号Pout0はVDD、データ線２１を通して出力される信号Pout1はVDD／２となる。また、入力信号Nin0がロウレベル、入力信号Nin1がハイレベルのときには、データ線２２を通して出力される信号Nout0はGND、データ線２３を通して出力される信号Nout1はVDD／２となる。
【００１２】
データを受け取るレシーバ側では、この相補信号の電位差を検出する。このようにデータ転送期間には、入力信号Pin0,Pin1に応じて一対のデータ線２０，２１に互いに相補的な出力信号Pout0,Pout1が出力され、入力信号Nin0,Nin1に応じて一対のデータ線２２，２３に互いに相補的な出力信号Nout0,Nout1が出力される。バス幅が２ビットを越える場合、つまりバスが２対以上のデータ線を有する場合には、図１７（ａ）に示したデータ線駆動回路PDR,NDRを直列に積み重ねることで拡張される。例えば、図１７（ｂ）に示すようにくみ重ね、バス幅がｎビット（ｎは偶数）の場合、電源側からｎ／２個のデータ線駆動回路PDRを直列に接続し、そこから接地側に向かいｎ／２個のデータ線駆動回路NDRを直列に接続する。
【００１３】
このバスシステムの動作を別の視点から見れば、イコライズ期間に一つのデータ線対を構成するデータ線間で電荷の授受が行われ、データ転送期間に隣接するデータ線対間で電荷の授受が行われているといえる。図１７（ａ）のようにバス幅が２ビットの場合、データ転送期間に電源電位VDDを供給するための電源ラインからデータ線２０の寄生容量Cp0へ電荷が供給され、次のイコライズ期間では寄生容量Cp0からデータ線２１の寄生容量Cp1へその電荷が転送される。さらに、その電荷は次のデータ転送期間にデータ線２０の寄生容量Cp0からデータ線２２の寄生容量Cn0へ転送され、さらにその電荷は次のイコライズ期間にデータ線２２の寄生容量Cn0からデータ線２３の寄生容量Cn1へ転送される。そして、その電荷は次のデータ転送期間にデータ線２３の寄生容量Cn1から接地電位GNDを供給するための接地ラインへ放電される。
【００１４】
このように、１サイクル中に消費される電荷は、電源電位VDDを供給するための電源ラインから寄生容量Cp0に充電される最初の電荷、換言すると寄生容量Cn1から接地電位GNDを供給するための接地ラインへ放電される電荷だけである。すなわち、データ線２０を通して出力される出力信号Pout0を３・VDD／４からVDDに引き上げるための電荷だけであるから、図１６に示したインバータで構成されたデータ線駆動回路に比べて消費電流の大幅な削減が可能となる。
【００１５】
【発明が解決しようとする課題】
従来のバス駆動回路は以上のように構成されているので後述するような問題がある。まず第１に、図１７に示した従来のバス駆動回路を用いようとすれば、出力信号が相補的でなければならず、１ビットのデータを伝達するためにデータ線が２本必要になる。近年バス幅が大幅に増大する傾向にあり、バスがＩＣ内に占める面積を無視できなくなってきているが、このように１ビット当たりのデータ線の本数が増加することはバス幅を増大するには非常に不利である。図１６に示す従来のバスシステムを用いればそのような問題は発生しないが、消費電力の削減はできない。
【００１６】
第２に、図１７に示したバス駆動回路を用いようとすると、データ線の電位を所定の電位にする必要があるが、そのためのデータ線の初期化に時間がかかるという問題がある。上述の動作説明で示したように、初期状態でデータ線駆動回路PDRの端子ＰＨの電位をVDD、データ線駆動回路NDRの端子ＮＬの電位をGND、端子ＰＬおよび端子ＮＬの電位をVDD／２にしないと、バス駆動回路PDR,NDRに所望の動作を行わせることができない。電源投入時にはすべてのデータ線の電位が不定であるため、データ線の電位を所望の値にするためにイコライズとダミーデータの転送をかなりの回数繰り返す必要がある。
【００１７】
第３の問題は、バス駆動回路の動作スピードに関する問題である。図１７に示したバス駆動回路を用いるには、データ転送期間に電荷を隣接するデータ線対間で転送する際に、直列接続された２個のＭＯＳトランジスタを通過する必要がある。また、ビット数増加に対応してデータ線駆動回路を直列に積み上げていくと、積み上げられた多くのバス駆動回路の中には電源から遠く離れるものがでてくる。ＭＯＳトランジスタの基板バイアス効果のため、電源から遠くに位置するデータ線駆動回路PDRほど駆動力が低下し、接地電位から遠くに位置するデータ線駆動回路NDRほど駆動力が低下する。これらのことから、データ線の電位が確定するまでの時間が長くなり、ひいてはバスシステムの動作速度を遅くして対応しなければならなくなる。
【００１８】
また、第３の問題に関係して、レシーバ回路の動作スピードに関する第４の問題も派生する。データ線対を構成する２本のデータ線間の電位差は、バス幅をｎとするとVDD／ｎとなるため、バス幅の増加に伴い、より小さな電位差を検知できる高性能のレシーバ回路が要求される。一般に、電位差が小さくなるに従って、それを検知する時間は飛躍的に大きくなる。また、電位差が小さくなることによって、データ線に乗る微小ノイズの影響も無視できなくなるため、実用上、適用できるビット幅は自ずと制限される。
【００１９】
この発明は上記のような問題点を解消するためになされたものであり、論理振幅が電源電圧VDDと接地電圧GND間で振幅するバス駆動回路に比べて消費電流を削減し、図１７に示したバス駆動回路に比べて面積、スピード、構成素子数の点で優位となるバス駆動回路およびそのバス駆動回路と対にして用いるレシーバ回路並びにそれらで構成されるバスシステムを提供することを目的とする。
【００２０】
【課題を解決するための手段】
第１の発明に係るバス駆動回路は、集積回路内に形成され、プリチャージ期間、イコライズ期間及びデータ転送期間を順に経てデータ線毎にそれぞれ異なる情報を伝達するバスを駆動するバス駆動回路であって、前記集積回路内に形成され、前記バスに含まれて所定の容量を持つ第１及び第２のデータ線間に接続され、前記イコライズ期間にその期間を示すイコライズ信号に応じて前記第１及び第２のデータ線を接続するための第１のスイッチ手段と、前記集積回路内に形成され、前記第１のデータ線に接続された第１の端子、及び第１の電源に接続された第２の端子を有し、前記プリチャージ期間に該第１の端子と該第２の端子との間を接続する第２のスイッチ手段と、前記集積回路内に形成され、前記第２のデータ線に接続された第１の端子、及び第２の電源に接続された第２の端子を有し、前記プリチャージ期間に該第１の端子と該第２の端子との間を接続する第３のスイッチ手段と、前記集積回路内に形成され、前記第１のデータ線に接続された第１の端子、第１の電源に接続された第２の端子、及び前記第１のデータ線で伝達する情報を示す第１の入力信号を受け取る制御端子を有し、前記データ転送期間に該制御端子で受け取る前記第１の入力信号に基づいて該第１の端子と該第２の端子との間の接続を選択的に行う第４のスイッチ手段、または、前記集積回路内に形成され、前記第２のデータ線に接続された第１の端子、第２の電源に接続された第２の端子、及び前記第２のデータ線で伝達する情報を示す第２の入力信号を受け取る制御端子を有し、前記データ転送期間に該制御端子で受け取る前記第２の入力信号に基づいて、該第１の端子と該第２の端子との間の接続を選択的に行う第５のスイッチ手段のうちの少なくとも一方とを備えて構成される。
【００２１】
第２の発明に係るバス駆動回路は、集積回路内に形成され、プリチャージ期間、イコライズ期間及びデータ転送期間を順に経てデータ線毎にそれぞれ異なる情報を伝達するバスを駆動するバス駆動回路であって、前記集積回路内に形成され、前記バスに含まれて所定の容量を持つ第１及び第２のデータ線間に接続され、前記イコライズ期間に、その期間を示すイコライズ信号に応じて前記第１及び第２のデータ線を接続するための第１のスイッチ手段と、前記集積回路内に形成され、前記第１のデータ線に接続された第１の端子、第１の電源に接続された第２の端子、及び前記第１のデータ線で伝達する情報を示す第１の入力信号を受け取る制御端子を有し、前記プリチャージ期間に該第１の端子と該第２の端子との間を接続し、前記データ転送期間に該制御端子で受け取る前記第１の入力信号に基づいて該第１の端子と該第２の端子との間の接続を選択的に行う第２のスイッチ手段と、前記集積回路内に形成され、前記第２のデータ線に接続された第１の端子、第２の電源に接続された第２の端子、及び前記第２のデータ線で伝達する情報を示す第２の入力信号を受け取る制御端子を有し、前記プリチャージ期間に該第１の端子と該第２の端子との間を接続し、前記データ転送期間に該制御端子で受け取る前記第２の入力信号に基づいて、該第１の端子と該第２の端子との間の接続を選択的に行う第３のスイッチ手段とを備えて構成される。
【００２２】
第３の発明に係るバス駆動回路は、第２の発明のバス駆動回路において、前記第２のスイッチ手段は、前記第１のデータ線に接続された第１の電流電極、前記第１の電源に接続された第２の電流電極、及び前記第１の入力信号を受け取る制御電極を有する第１導電型の第１のＭＯＳトランジスタを備え、前記第３のスイッチ手段は、前記第２のデータ線に接続された第１の電流電極、前記第２の電源に接続された第２の電流電極、及び前記第２の入力信号を受け取る制御電極を有する第２導電型の第２のＭＯＳトランジスタを備えて構成される。
【００２３】
第４の発明に係るバス駆動回路は、第２の発明のバス駆動回路において、前記第２のスイッチ手段は、前記第１のデータ線に接続された第１の電流電極、前記第１の電源に接続された第２の電流電極、及び制御電極を有する第１導電型の第１のＭＯＳトランジスタと、前記プリチャージ期間を示すプリチャージ信号、前記イコライズ信号及び第１の入力信号を入力し、前記プリチャージ期間には、前記第１のＭＯＳトランジスタを導通状態とする信号を、前記イコライズ期間には前記第１のＭＯＳトランジスタを非導通状態とする信号を、前記データ転送期間には前記第１の入力信号を前記第１のＭＯＳトランジスタの前記制御電極に対して出力する第１の変換回路とを備え、前記第３のスイッチ手段は、前記第２のデータ線に接続された第１の電流電極、前記第２の電源に接続された第２の電流電極、及び制御電極を有する第２導電型の第２のＭＯＳトランジスタと、前記プリチャージ信号、前記イコライズ信号及び第２の入力信号を入力し、前記プリチャージ期間には、前記第２のＭＯＳトランジスタを導通状態とする信号を、前記イコライズ期間には前記第２のＭＯＳトランジスタを非導通状態とする信号を、前記データ転送期間には前記第２の入力信号を前記第２のＭＯＳトランジスタの前記制御電極に対して出力する第２の変換回路とを備えて構成される。
【００２４】
第５の発明に係るレシーバ回路は、第１の電源の出力電位及び該第１の電源の出力電位と第２の電源の出力電位の中間の電位の間で振幅する信号を伝送するデータ線に接続され、該データ線から情報を受け取るレシーバ回路であって、前記データ線に接続された制御電極、第１の電源に接続された第１の電流電極、及び第２の電流電極を有する第１導電型の第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタの前記第２の電流電極に接続された第１の電流電極、プリチャージ期間を示すプリチャージ信号を受ける制御電極、及び所定の容量を有する信号線に接続された第２の電流電極を有する第１導電型の第２のＭＯＳトランジスタと、第２の電源に接続された第１の電流電極、前記信号線に接続された第２の電流電極、及び前記プリチャージ信号を受ける制御電極を有する第２導電型の第３のＭＯＳトランジスタとを備え、プリチャージ期間に前記第２のＭＯＳトランジスタが非導通になると共に前記第３のＭＯＳトランジスタが導通状態となり、データ線から信号を受け取るときには前記第２のＭＯＳトランジスタが導通状態となると共に前記第３のＭＯＳトランジスタが非導通状態となることを特徴とする。
【００２５】
第６の発明に係るレシーバ回路は、第４の発明のレシーバ回路において、前記信号線に接続された一方端、及び他方端を有し、前記プリチャージ期間に非導通状態となり、前記データ線を通して伝送された信号に応じた出力が前記信号線に出力されている期間のうちの少なくとも一部の期間で導通状態となるトランスファゲートと、前記トランスファゲートの前記他方端に接続された入力端子、及び出力端子とを有し、２つの安定な状態を持ち、該入力端子に与えられるデータによって２つの安定な状態のうちの一方の状態を取るとともにその状態に応じた信号を該出力端子から出力するデータ保持手段とをさらに備えて構成される。
【００２６】
第７の発明に係るバスシステムは、集積回路内に設けられ、第１の容量を有する第１のデータ線及び第２の容量を有する第２のデータ線を含む複数のデータ線を有し、前記第１のデータ線を第１の電源に接続するとともに前記第２のデータ線を第２の電源に接続するプリチャージ期間、複数の前記データ線を前記第１及び第２の電源と接続しないようにするとともに前記第１のデータ線と前記第２のデータ線とを互いに接続するイコライズ期間、及び前記各データ線にそれぞれ異なる情報を伝達するデータ転送期間を順に経ることによって複数の回路ブロック間で情報転送を行うためのバスと、前記集積回路内に形成され、前記第１及び第２のデータ線間に接続され、前記イコライズ期間にその期間を示すイコライズ信号に応じて前記第１及び第２のデータ線を接続するための第１のスイッチ手段、前記集積回路内に形成され、前記第１のデータ線に接続された第１の端子、第１の電源に接続された第２の端子、及び前記第１のデータ線で伝達する情報を示す第１の入力信号を受け取る制御端子を有し、前記プリチャージ期間に該第１の端子と該第２の端子との間を接続する第２のスイッチ手段、前記集積回路内に形成され、前記第２のデータ線に接続された第１の端子、第２の電源に接続された第２の端子を有し、前記プリチャージ期間に該第１の端子と該第２の端子との間を接続する第３のスイッチ手段、並びに前記集積回路内に形成され、前記第１のデータ線に接続された第１の端子、第１の電源に接続された第２の端子を有し、前記データ転送期間に該制御端子で受け取る前記第１の入力信号に基づいて該第１の端子と該第２の端子との間の接続を選択的に行う第４のスイッチ手段、または、前記集積回路内に形成され、前記第２のデータ線に接続された第１の端子、第２の電源に接続された第２の端子、及び前記第２のデータ線で伝達する情報を示す第２の入力信号を受け取る制御端子を有し、前記データ転送期間に該制御端子で受け取る前記第２の入力信号に基づいて、該第１の端子と該第２の端子との間の接続を選択的に行う第５のスイッチ手段のうちの少なくとも一方を有するバス駆動回路と、前記集積回路内に設けられ、前記第１または第２のデータ線のうちの少なくとも一方に接続され、前記第１または第２のデータ線を通して伝達された信号に応じて前記第１の電源が出力する電位と前記第２の電源が出力する電位との間で振幅する信号を出力するレシーバ回路と、前記集積回路内に設けられ、少なくとも前記バス駆動回路と前記レシーバ回路とに接続され、前記データ転送期間を指示するデータ転送信号を少なくとも出力する制御回路とを備えて構成される。
【００２７】
第８の発明に係るバスシステムは、集積回路内に設けられ、第１の容量を有する第１のデータ線及び第２の容量を有する第２のデータ線を含む複数のデータ線を有し、前記第１のデータ線を第１の電源に接続するとともに前記第２のデータ線を第２の電源に接続するプリチャージ期間、複数の前記データ線を前記第１及び第２の電源と接続しないようにするとともに前記第１のデータ線と前記第２のデータ線とを互いに接続するイコライズ期間、及び前記各データ線にそれぞれ異なる情報を伝達するデータ転送期間を順に経ることによって複数の回路ブロック間で情報転送を行うためのバスと、前記集積回路内に形成され、前記第１及び第２のデータ線間に接続され、前記イコライズ期間にその期間を示すイコライズ信号に応じて前記第１及び第２のデータ線を接続するための第１のスイッチ手段、前記集積回路内に形成され、前記第１のデータ線に接続された第１の端子、第１の電源に接続された第２の端子、及び前記第１のデータ線で伝達する情報を示す第１の入力信号を受け取る制御端子を有し、前記プリチャージ期間に該第１の端子と該第２の端子との間を接続し、前記データ転送期間に該制御端子で受け取る前記第１の入力信号に基づいて該第１の端子と該第２の端子との間の接続を選択的に行う第２のスイッチ手段、並びに前記集積回路内に形成され、前記第２のデータ線に接続された第１の端子、第２の電源に接続された第２の端子、及び前記第２のデータ線で伝達する情報を示す第２の入力信号を受け取る制御端子を有し、前記プリチャージ期間に該第１の端子と該第２の端子との間を接続し、前記データ転送期間に該制御端子で受け取る前記第２の入力信号に基づいて、該第１の端子と該第２の端子との間の接続を選択的に行う第３のスイッチ手段を有するバス駆動回路と、前記集積回路内に設けられ、前記第１または第２のデータ線のうちの少なくとも一方に接続され、前記第１または第２のデータ線を通して伝達された信号に応じて前記第１の電源が出力する電位と前記第２の電源が出力する電位との間で振幅する信号を出力するレシーバ回路と、前記集積回路内に設けられ、少なくとも前記バス駆動回路と前記レシーバ回路とに接続され、前記データ転送期間を指示するデータ転送信号を少なくとも出力する制御回路とを備えて構成される。
【００２８】
第９の発明に係るバスシステムは、第７または第８の発明のバスシステムにおいて、前記レシーバ回路は、前記第１または第２のデータ線に接続された制御電極、前記第１または第２の電源に接続された第１の電流電極、及び第２の電流電極を有する第１導電型の第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタの前記第２の電流電極に接続された第１の電流電極、前記データ転送信号を受ける制御電極、及び所定の容量を有する信号線に接続された第２の電流電極を有する第１導電型の第２のＭＯＳトランジスタと、前記第１または第２の電源のうち前記第１のＭＯＳトランジスタの前記第１の電流電極が接続されていない方の電源に接続された第１の電流電極、前記信号線に接続された第２の電流電極、及び前記データ転送信号を受ける制御電極を有する第２導電型の第３のＭＯＳトランジスタとを備え、データ転送期間以外の期間に前記第２のＭＯＳトランジスタが非導通になると共に前記第３のＭＯＳトランジスタが導通状態となり、データ線から信号を受け取る前記データ転送期間には前記第２のＭＯＳトランジスタが導通状態となると共に前記第３のＭＯＳトランジスタが非導通状態となることを特徴とする。
【００２９】
第１０の発明に係るバスシステムは、第７または第８の発明のバスシステムにおいて、前記レシーバ回路は、前記第１または第２のデータ線に接続された制御電極、前記第１または第２の電源に接続された第１の電流電極、及び第２の電流電極を有する第１導電型の第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタの前記第２の電流電極に接続された第１の電流電極、前記データ転送信号を受ける制御電極、及び所定の容量を有する信号線に接続された第２の電流電極を有する第１導電型の第２のＭＯＳトランジスタと、前記第１または第２の電源のうち前記第１のＭＯＳトランジスタの前記第１の電流電極が接続されていない方の電源に接続された第１の電流電極、前記信号線に接続された第２の電流電極、及び前記データ転送信号を受ける制御電極を有する第２導電型の第３のＭＯＳトランジスタとを備え、データ転送期間以外の期間に前記第２のＭＯＳトランジスタが非導通になると共に前記第３のＭＯＳトランジスタが導通状態となり、データ線から信号を受け取る前記データ転送期間には前記第２のＭＯＳトランジスタが導通状態となると共に前記第３のＭＯＳトランジスタが非導通状態となることを特徴とする。
【００３０】
第１１の発明に係るバスシステムは、第７または第８の発明のバスシステムにおいて、前記制御回路は、第１のクロック及び該第１のクロックと同じ周波数を有し位相が４分の１周期ずれている第２のクロックから、前記第１のクロックの４分の１周期のプリチャージ期間を示すプリチャージ信号、前記第１のクロックの４分の１周期のイコライズ期間を示すイコライズ信号及び前記第１のクロックの２分の１周期のデータ転送期間を示す前記データ転送信号を生成することを特徴とする。
【００３１】
【作用】
第１の発明における第２及び第３のスイッチ手段は、プリチャージ期間に、それぞれ第１のデータ線と第２のデータ線とを第１の電源の出力電位と第２の電源の出力電位に充放電する。次に、第１のスイッチ手段は、それぞれ充放電された第１及び第２のデータ線を互いに接続することによって、第１及び第２のデータ線の電位を共に第１の電源の出力電位と第２の電源の出力電位との間にある中間の電位にする。データ転送期間には、第４のスイッチ手段が第１の入力信号に基づいて選択的に第１のデータ線と第１の電源とを接続する。第１のデータ線と第１の電源が接続されたときには第１のデータ線は第１の電源の出力電位を伝達し、接続されなかったときには中間の電位を伝達する。また、データ転送期間には、第５のスイッチ手段が第２の入力信号に基づいて選択的に第２のデータ線と第２の電源とを接続する。第２のデータ線と第２の電源が接続されたときには第２のデータ線は第２の電源の出力電位を伝達し、接続されなかったときには中間の電位を伝達する。
【００３２】
このように、第１のデータ線を伝達する信号の論理振幅を第１の電源の出力電位と中間の電位とに狭めることができ、第２のデータ線を伝達する信号の論理振幅を第２の電源の出力電位と中間の電位と差にまで狭めることができる。
【００３３】
第２の発明における第２及び第３のスイッチ手段は、プリチャージ期間に、それぞれ第１のデータ線と第２のデータ線とを第１の電源の出力電位と第２の電源の出力電位に充放電する。次に、第１のスイッチ手段は、それぞれ充放電された第１及び第２のデータ線を互いに接続することによって、第１及び第２のデータ線の電位を共に第１の電源の出力電位と第２の電源の出力電位との間にある中間の電位にする。データ転送期間には、第２のスイッチ手段が第１の入力信号に基づいて選択的に第１のデータ線と第１の電源とを接続する。第１のデータ線と第１の電源が接続されたときには第１のデータ線は第１の電源の出力電位を伝達し、接続されなかったときには中間の電位を伝達する。また、データ転送期間には、第３のスイッチ手段が第２の入力信号に基づいて選択的に第２のデータ線と第２の電源とを接続する。第２のデータ線と第２の電源が接続されたときには第２のデータ線は第２の電源の出力電位を伝達し、接続されなかったときには中間の電位を伝達する。
【００３４】
このように、第１のデータ線を伝達する信号の論理振幅を第１の電源の出力電位と中間の電位とに狭めることができ、第２のデータ線を伝達する信号の論理振幅を第２の電源の出力電位と中間の電位と差にまで狭めることができる。
【００３５】
第３の発明における第２のスイッチ手段と第３のスイッチ手段は、それぞれ第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとによって、プリチャージ期間に第１のデータ線と第１の電源とを接続し、データ転送期間に制御電極で受け取る第１の入力信号に基づいて選択的に第１のデータ線と第１の電源との接続を行える。第２及び第３のスイッチ手段をそれぞれ一つのＭＯＳトランジスタで構成することで、第２及び第３のスイッチ手段の構成を簡素化できる。
【００３６】
第４の発明における第１の変換回路は、プリチャージ信号、イコライズ信号及び第１の入力信号によって、第２のスイッチ手段の動作をプリチャージ期間とイコライズ期間とデータ転送期間を経てデータを転送するバスに対応するように制御することができる。そのため、第１の入力信号がプリチャージ期間、イコライズ期間及びデータ転送期間の各段階に対応するようなフォーマットを持つ必要が無く、第１の入力信号は転送する情報のみを有する信号であればよく、従って第１の入力信号を出力する回路の構成を簡素化できる。同様に、第２の変換回路は、プリチャージ信号、イコライズ信号及び第２の入力信号によって、第３のスイッチ手段の動作をプリチャージ期間とイコライズ期間とデータ転送期間を経てデータを転送するバスに対応するように制御することができる。そのため、第２の入力信号がプリチャージ期間、イコライズ期間及びデータ転送期間の各段階に対応するようなフォーマットを持つ必要が無く、第２の入力信号は転送する情報のみを有する信号であればよく、従って第２の入力信号を出力する回路の構成を簡素化できる。
【００３７】
第５の発明における第３のＭＯＳトランジスタは、プリチャージ期間に、信号線と第２の電源とを接続して、信号線を第２の電源の出力電位に充電する。一方、プリチャージ期間に、第２のＭＯＳトランジスタは、第１のＭＯＳトランジスタと信号線とを接続しないことによって、信号線が第１の電源に接続されるのを防止する。
【００３８】
次に、データ線から信号を受け取るときには、第３のＭＯＳトランジスタが信号線と第２の電源とを接続しないことによって、信号線の電位が変化できる状態にする。そして、データ線から信号を受け取るときには、第２のＭＯＳトランジスタによって信号線と接続されている第１のＭＯＳトランジスタが、その制御電極で受ける信号に応じて、信号線の電位を、第２の電源の出力電位のままにするか、第１の電源の出力電位にするかを決定する。そのため、データ線を伝送される信号が第１の電源の出力電位と中間の電位との間の論理振幅を有する場合でも、レシーバ回路は、第１の電源の出力電位と第２の電源の出力電位との論理振幅を有する信号を出力することができる。そして、プリチャージされた信号線を第１のＭＯＳトランジスタで駆動するため、その動作は高速である。
【００３９】
第６の発明におけるデータ保持手段は、トランスファゲートによって、データ線を伝送している信号に応じた出力が信号線に出力されている期間のみ、信号線を通して出力されるデータを保持することができ、プリチャージ期間にもデータ線を伝送してきた信号を保持することがで信号処理が容易な出力を提供する。
【００４０】
第７の発明におけるバスの第１のデータ線と第２のデータ線とは、プリチャージ期間に、バス駆動回路の第２及び第３のスイッチ手段によって、それぞれ第１の電源の出力電位と第２の電源の出力電位にそれぞれ充放電される。次に、バスの充放電された第１及び第２のデータ線の電位は、バス駆動回路の第１のスイッチ手段によって、互いに接続されることで、第１の電源の出力電位と第２の電源の出力電位との間にある中間の電位になる。データ転送期間には、バス駆動回路が、第４及び第５のスイッチ手段によって、回路ブロックの出力に基づいて選択的に第１または第２のデータ線と第１または第２の電源とを接続する。第１または第２のデータ線と第１または第２の電源が接続されたときには第１または第２のデータ線は第１または第２の電源の出力電位を伝達し、接続されなかったときには中間の電位を伝達する。
【００４１】
このように、第１及び第２のデータ線を伝達する信号の論理振幅を第１及び第２の電源の出力電位と中間の電位との差にまで狭めることができる。そして、レシーバ回路は、第１または第２のデータ線を伝達してくるこれらの信号の論理振幅を、第１の電源の出力電位と第２の電源の出力電位との間で振幅する信号に変換して出力する。制御回路は、少なくともデータ転送信号を出力することによって、これらバス駆動回路とレシーバ回路とが、データ転送期間にのみデータの受け渡しの動作をするように制御する。
【００４２】
第８の発明におけるバスの第１のデータ線と第２のデータ線とは、プリチャージ期間に、バス駆動回路の第２及び第３のスイッチ手段によって、それぞれ第１の電源の出力電位と第２の電源の出力電位にそれぞれ充放電される。次に、バスの充放電された第１及び第２のデータ線の電位は、バス駆動回路の第１のスイッチ手段によって、互いに接続されることで、第１の電源の出力電位と第２の電源の出力電位との間にある中間の電位になる。データ転送期間には、バス駆動回路が、第２及び第３のスイッチ手段によって、回路ブロックの出力に基づいて選択的に第１または第２のデータ線と第１または第２の電源とを接続する。第１または第２のデータ線と第１または第２の電源が接続されたときには第１または第２のデータ線は第１または第２の電源の出力電位を伝達し、接続されなかったときには中間の電位を伝達する。
【００４３】
このように、第１及び第２のデータ線を伝達する信号の論理振幅を第１及び第２の電源の出力電位と中間の電位との差にまで狭めることができる。そして、レシーバ回路は、第１または第２のデータ線を伝達してくるこれらの信号の論理振幅を、第１の電源の出力電位と第２の電源の出力電位との間で振幅する信号に変換して出力する。制御回路は、少なくともデータ転送信号を出力することによって、これらバス駆動回路とレシーバ回路とが、データ転送期間にのみデータの受け渡しの動作をするように制御する。
【００４４】
第９の発明における第３のＭＯＳトランジスタは、データ転送期間以外の期間に、信号線と第１のＭＯＳトランジスタの第１の電流電極が接続されていない方の電源とを接続して、信号線をその電源の出力電位に充電する。一方、データ転送期間以外の期間に、第２のＭＯＳトランジスタは、第１のＭＯＳトランジスタと信号線とを接続しないことによって、信号線が第１の電源に接続されるのを防止する。
【００４５】
次に、データ線から信号を受け取るときには、第３のＭＯＳトランジスタが信号線と第１のＭＯＳトランジスタの第１の電流電極に接続されていない方の電源とを接続しないことによって、信号線の電位が変化できる状態にする。そして、データ転送期間にデータ線から信号を受け取るときには、第２のＭＯＳトランジスタによって信号線と接続されている第１のＭＯＳトランジスタが、その制御電極で受ける信号に応じて、信号線の電位を、充電または放電されたままにするか、第１のＭＯＳトランジスタの第１の電流電極に接続されている電源の出力電位にするかを決定する。そのため、データ線を伝送される信号が第１または第２の電源の出力電位と中間の電位との間で振幅する場合でも、レシーバ回路は、第１の電源の出力電位と第２の電源の出力電位との間で振幅する信号を出力することができる。そして、プリチャージされた信号線を第１のＭＯＳトランジスタで駆動するため、その動作は高速である。
【００４６】
第１０の発明における制御回路は、例えば、第１のクロックによって、データ転送を行うか否かを決定し、データ転送を行わない期間に第２のクロックによって、プリチャージ期間とイコライズ期間とを決定することで、簡単に、第１のクロックの４分の１周期のプリチャージ期間と第１のクロックの４分の１周期のイコライズ期間に、データ転送期間を第１のクロックの２分の１とでき、プリチャージ期間やイコライズ期間に比べてデータ転送期間を比較的長くとれるためデータ転送が容易になる。
【００４７】
第１１の発明における制御回路は、例えば、第１のクロックによって、データ転送を行うか否かを決定し、データ転送をしない期間でかつ第１のクロックと第２のクロックが同じ時にプリチャージを行い、データ転送をしない期間でかつょた１のクロックと第２のクロックとが異なる時にイコライズを行うことで、簡単に、第１のクロックの４分の１周期のプリチャージ期間と第１のクロックの４分の１周期のイコライズ期間、データ転送期間を第１のクロックの２分の１とでき、プリチャージ期間やイコライズ期間に比べてデータ転送期間を比較的長くとれるためデータ転送が容易になる。
【００４８】
【実施例】
まず、この発明の第１ないし第４実施例が適用されるバスシステムの概要について図１を用いて説明する。図１は、この発明のバスシステムの概要を説明するためのブロック図である。図１において、１はそれぞれ寄生容量１ｃを有するｎ本のデータ線でｎビットの情報を伝達するバス、２１，２２はロジック回路またはメモリ回路等の回路ブロック、２３は回路ブロック２１の出力に応じてバス１を駆動するためのバス駆動回路、２４はバス駆動回路２３と回路ブロック２１とを接続するための内部信号線、２５はバス１から回路ブロック２２へ情報を取り込むためのレシーバ回路、２６はレシーバ回路２５と回路ブロック２２とを接続するための内部信号線、２７は回路ブロック２１，２２とバス駆動回路２３とレシーバ回路２５とを制御するための制御回路である。
【００４９】
バス駆動回路２３は、バス１の奇数番目のデータ線に接続された少なくとも一つのデータ線駆動回路２３ｐと偶数番目のデータ線に接続された少なくとも一つのデータ線駆動回路２３ｎとで構成される。データ線駆動回路２３ｐは、電源電位VDDを供給するための電源ラインに接続された第１の端子と奇数番目のデータ線３０等に接続された第２の端子と内部信号線２４に接続された制御端子とを有しており、制御端子の電位に応じて第１の端子と第２の端子との間の導通／非導通を制御する。データ線駆動回路２３ｎは、接地電位GNDを供給するための接地ラインに接続された第１の端子と偶数番目のデータ線３１等に接続された第２の端子と内部信号線２４に接続された制御端子とを有しており、制御端子の電位に応じて第１の端子と第２の端子との間の導通／非導通を制御する。なお、データ線駆動回路２３ｐ，２３ｎの制御端子と第１及び第２の端子との間は絶縁されているか、またはそれらの間にはデータ線の電位低下を起こさない程度に十分大きな抵抗値を有するものとする。また、回路ブロック２１，２２は、集積回路の構成要素であってもよい。
【００５０】
レシーバ回路２５は、バス１の奇数番目のデータ線３０等に接続された少なくとも一つのデータレシーバ２５ｐと偶数番目のデータ線３１等に接続された少なくとも一つのデータレシーバ２５ｎとで構成される。データレシーバ２５ｐは、電源電位VDDを供給するための電源ラインに接続された第１の端子と内部信号線２６に接続された第２の端子とバス１の奇数番目のデータ線に接続された制御端子とを有しており、制御端子の電位に応じて第１の端子と第２の端子との間の導通／非導通を制御する。データレシーバ２５ｎは、接地電位GNDを供給するための接地ラインに接続された第１の端子と内部信号線２６に接続された第２の端子とバス１の偶数番目のデータ線に接続された制御端子とを有しており、制御端子の電位に応じて第１の端子と第２の端子との間の導通／非導通を制御する。なお、データレシーバ２５ｐ，２５ｎの制御端子と第１及び第２の端子との間は絶縁されているか、またはそれらの間にはデータ線の電位低下による誤動作が起きない程度に十分大きな抵抗値を有するものとする。
【００５１】
バス１の各データ線には寄生容量１ｃがあり、この寄生容量１ｃを介して接地ラインに接続されており、バス駆動回路２３によって電源ラインあるいは接地ラインに接続されなければ各データ線はフローティングの状態である。そして、所定の期間内にバス駆動回路内のデータ線駆動回路２３ｐ，２３ｎが第１の端子と第２の端子との間を導通したか否かによって、回路ブロック２１からの情報がバス１に接続されているレシーバ回路に伝わる。
【００５２】
また、バス１の１番目と２番目のデータ線、３番目と４番目のデータ線、…、ｎ−１番目とｎ番目のデータ線の間には、制御回路２７からの制御信号によってオンオフが制御されるスイッチＳ１が設けられている。スイッチＳ１は、回路ブロック２２の情報がバス１に出力される前に、バス１の各データ線を接地電位GNDと電源電位VDDの間の所定の電位にするためのものである。
【００５３】
図２は図１に示したバスシステムの動作の概要を示すタイミングチャートである。時刻ｔ１においてバス１のデータ線を充放電するための命令を伝える制御信号Ｓｐｃが制御回路２７から出力されると、奇数番目のデータ線がバス駆動回路２３のデータ線駆動回路２３ｐで充電されて電源電位VDDになるとともに、偶数番目のデータ線がバス駆動回路２３のデータ線駆動回路２３ｎで放電されて接地電位GNDになる。その後、時刻ｔ３においてバス１のデータ線の電位を均等にするための信号Ｓｅｑが制御回路２７から出力されると、バス１の各データ線をフローティングにしてからスイッチＳ１が閉じられ、バス１のデータ線が全て所定の電位になる。時刻ｔ４において、制御回路２７から制御信号Ｓｅｖが出力されると、回路ブロック２１からの出力信号によって、データ線駆動回路２３ｐ及びデータ線駆動回路２３ｎの導通／非導通が決定し、導通するか非導通かによってバス１のデータ線の中の奇数番目のものは所定の電位か電源電位VDD、偶数番目のものは接地電位GNDか所定の電位になる。
【００５４】
そして、レシーバ回路２５の側では、時刻ｔ２において制御回路２７から制御信号Ｓｒｐｃが出力されると、内部信号線２６の中のデータ線のうちバス１の奇数番目のデータ線に接続されたものは、スイッチＳ２を閉じることによってその寄生容量から接地電位GNDに放電される。また、内部信号線２６の中のデータ線のうちバス１の偶数番目のデータ線に接続されたものは、スイッチＳ３を閉じることによってその寄生容量が電源電位VDDに充電される。
【００５５】
その後、制御回路２７から制御信号Ｓｒｖが出力されると、レシーバ回路２５はスイッチＳ２を開いた状態にし、バス１の奇数番目のデータ線が所定の電位であれば、バス１の奇数番目のデータ線と接続されているデータレシーバ２５ｐは、第１の端子と第２の端子との間を導通させ、データレシーバ２５ｐの第２の端子に接続されている内部信号線２６を電源電位VDDに充電する。この時、レシーバ回路２５はスイッチＳ２を開いた状態にし、バス１の奇数番目のデータ線が電源電位VDDであれば、データレシーバ２５ｐの第１の端子と第２の端子間を導通させず、内部信号線２６に接地電位GNDを保持させる。
【００５６】
またこの時、バス１の偶数番目のデータ線が所定の電位であれば、スイッチＳ３を開いた状態で、バス１の偶数番目のデータ線に接続されているデータレシーバ２５ｎは第１の端子と第２の端子との間を導通させ、データレシーバ２５ｎは第２の端子に接続されている内部信号線２６を接地電位GNDに放電する。バス１の偶数番目のデータ線が接地電位GNDであれば、データレシーバ２５ｐは第１の端子と第２の端子との間を導通させず、データレシーバ２５ｎは内部信号線２６に電源電位VDDを保持させる。
【００５７】
従って、バス１の奇数番目のデータ線を伝わる信号は、所定の電位と電源電位VDDとの間で振幅する。また、バス１の偶数番目のデータ線を伝わる信号は、所定の電位と接地電位GNDの間で振幅する。バス１を伝わる信号の論理振幅が抑えられるため、消費電力が低く抑えられる。また、初期化する必要がなく、スタンバイ時間を非常に短くできる。また、１ビットの情報を伝達するために必要とするバス１のデータ線は１本であるから、バス１のデータ線の数は増加しない。
【００５８】
なお、図１には情報を送信する回路ブロック２１と情報を受け取る回路ブロック２２とからなる一組の送信部と受信部しか記載されていないが、一つのバスに接続された送信部が複数組あり、受信部が複数組みあってもよい。また、一つの回路ブロックに、バス駆動回路とレシーバ回路とを備えてもよい。また、一つの回路ブロックが複数のバス駆動回路を備えていてもよい。また、回路ブロックの一つのバス駆動回路がバスの全てのデータ線を駆動する必要はなく、必要なもののみ駆動する構成であってもよい。また、回路ブロックの一つのレシーバ回路がバスの全てのデータ線から情報を受け取らなくてもよく、バス１の中の必要なデータ線から情報を受け取るように、必要なデータ線のみに接続されていてもよい。また、データ線駆動回路２３ｐ，２３ｎが駆動するデータ線は奇数番目、偶数番目に限らない。
【００５９】
実施例１．
この発明の第１実施例によるバスシステムについて、図３ないし図６を用いて説明する。図３はこの発明の第１実施例によるバス駆動回路の構成を示す回路図である。図３において、３０，３１はバスのデータ線、PM5は内部信号線２４に接続され入力信号Pinを受けるゲートと電源電位VDDを供給するための電源ラインに接続されたソースとバスのデータ線３０に接続されたドレインとを有するＰチャネルＭＯＳトランジスタ、NM5は内部信号線２４に接続され入力信号Ninを受けるゲートと接地電位GNDを供給するための電源ラインに接続されたソースとバスのデータ線３１に接続されたドレインとを有するＮチャネルＭＯＳトランジスタ、PM6はイコライズ信号EQPを受けるゲートとバスのデータ線３０に接続された一方電極とバスのデータ線３１に接続された他方電極とを有するＰチャネルＭＯＳトランジスタ、NM6はイコライズ信号EQNを受けるゲートとバスのデータ線３０に接続された一方電極とバスのデータ線３１に接続された他方電極とを有するＮチャネルＭＯＳトランジスタ、Ｃｐ、Ｃｎは各データ線３０，３１の寄生容量である。ＰチャネルＭＯＳトランジスタPM6とＮチャネルＭＯＳトランジスタNM6に与えられるイコライズ信号EQP,EQNは互いに相補的な関係にあり、２つのトランジスタは同じ動作を行う。
【００６０】
図４を用いて図３に示したバス駆動回路の動作説明を行う。図４はバス駆動回路の動作を示すタイミングチャートであり、タイミングチャートの縦軸は電位、横軸は時間を表す。また、バス駆動回路の動作説明において、入力およびイコライズ信号のハイレベルは電源電位VDDに、ロウレベルは接地電位GNDに相当する。バス駆動回路動作の１サイクルは、プリチャージ期間Ｐｃ、イコライズ期間Ｅｑ、データ転送期間Ｅｖの３つの期間よりなる。
【００６１】
プリチャージ期間Ｐｃでは、入力信号Pinがロウレベルに、入力信号Ninがハイレベルになる。この時、ＰチャネルＭＯＳトランジスタPM5及びＮチャネルＭＯＳトランジスタNM5が導通する。そのため、バスのデータ線３０は充電されて出力信号Poutはハイレベルになり、データ線３１は放電されて出力信号Noutはロウレベルになる。この期間では、イコライズ用のトランジスタPM6およびNM6が導通しないように、イコライズ信号EQPがハイレベルに、イコライズ信号EQNがロウレベルにされている。
【００６２】
次のイコライズ期間Ｅｑでは、イコライズ信号EQPがロウレベル、イコライズ信号EQNがハイレベルとなり、トランジスタPM6およびNM6が導通する。また、入力信号Pinがハイレベルに、入力信号Ninがロウレベルにされ、トランジスタPM5，NM5は共に非導通となる。この時、電源からデータ線３０，３１への電荷供給がなく、また接地への電荷流出がないことから、データ線の電位Voutは、寄生容量Ｃｐ，Ｃｎにより数１で表せる。
【００６３】
【数１】
0003640703.tif 000002
【００６４】
寄生容量の値が等しいとき、数１からデータ線３０，３１の電位はVDD／２となることがわかる。データ線３０，３１の寄生容量Ｃｐ，Ｃｎはデータ線３０，３１の配線容量とデータ線３０，３１につながるＭＯＳトランジスタの容量の和である。バスのデータ線接続されるＭＯＳトランジスタには少なくともバス駆動回路側のトランジスタとレシーバ回路側のトランジスタとがある。配線長を等しくすることとデータ線につながるトランジスタサイズを調整することで隣接するデータ線３０，３１の寄生容量Ｃｐ，Ｃｎの値を互いにほぼ等しくすることが可能である。
【００６５】
最後のデータ転送期間Ｅｖでは、入力信号Pin，Ninにそれぞれ転送したいデータが与えられる。入力信号Pinがハイレベルのとき、トランジスタPM5が非導通状態を維持してデータ線３０の寄生容量Ｃｐがイコライズ期間Ｅｑの時の電荷を保持するため、出力信号PoutはVDD／２になる。入力信号Pinがロウレベルのときは、トランジスタPM5が導通してデータ線３０の寄生容量Ｃｐへ電源ラインから電源電位VDDが供給されるためデータ線３０の電位が上昇し、出力信号PoutはVDDとなる。
【００６６】
同様に、入力信号Ninがロウレベルのときは、トランジスタNM5が非導通状態を維持してデータ線３１の寄生容量Ｃｎがイコライズ期間Ｅｑの電荷を保持するため、出力信号Noutの電位はVDD／２となる。入力信号Ninがハイレベルのときは、トランジスタNM5が導通してデータ線３１の寄生容量Ｃｎから接地ラインへ放電されるため、出力信号PoutはGNDとなる。データを受け取るレシーバ回路側ではこの期間にデータ線３０，３１の電位を検知することで、データ転送が可能となる。
【００６７】
このように、出力信号Poutに関してロウ側の論理レベルはVDD／２、ハイ側はVDDとなり、出力信号Noutに関してはロウ側の論理レベルはGND、ハイレベルはVDD／２となる。従って、バスの各データ線の論理振幅はVDD／２となり、電源電位VDDと接地電位GNDとの間で振幅する場合に比べて半分となり、消費電流も約半減できる。各データ線は相補信号にする必要がないため、図１７に示した方式による場合のようにデータ線の本数を２倍に増加する必要はない。また、各データ線はプリチャージ期間ＰｃにVDDもしくはGNDレベルに電位が固定されるので、図１７に示した従来のバスシステムのように電位不定の期間がなく、初期化のための余分な時間が不要である。さらに、バス幅の増加に対して駆動回路を直列に積み上げる構成を取らないのでバックゲート効果の影響もなく、出力線は高速に駆動される。さらに、図１７に示した従来のバス駆動回路では一つのバス駆動回路あたり５個のトランジスタが必要であるが、図３に示したバス駆動回路は４個のトランジスタで構成できるため、素子数も削減できる。以上のように、第１実施例によるバス駆動回路は、図１６に示したような（VDD−GND）の論理振幅を有するバス駆動回路に比べて消費電流の点で優位であり、図１７に示したようなバス駆動回路に比べて面積、スピード、構成素子数の点で優位である。
【００６８】
次に、第１実施例によるバスシステムのレシーバ回路について説明する。図５は第１実施例によるレシーバ回路の構成を示す回路図である。図５において、RVPは、ＰチャネルＭＯＳトランジスタにより駆動されるデータ線３０から情報を受け取るためのデータレシーバであり、RVNは同じくＮチャネルＭＯＳトランジスタにより駆動されるデータ線３１から情報を受け取るためのデータレシーバである。Pbus，Nbusはデータ線３０、３１から与えられる信号、つまりデータレシーバRVP,RVNの入力信号である。信号Pbusは、図１のデータ線駆動回路２３ｐの出力信号Poutに対応し、信号Nbusは同じくデータ線駆動回路２３ｎの出力信号Noutに対応する。データレシーバRVPは、電源ラインと接地ラインとの間に接続されたＰチャネルＭＯＳトランジスタPM7，PM8とＮチャネルＭＯＳトランジスタNM7を直列接続することにより構成される。ＰチャネルＭＯＳトランジスタPM7のゲートはデータ線３０に接続され、そのソースは電源ラインに接続されている。ＰチャネルＭＯＳトランジスタPM8のソースはＰチャネルＭＯＳトランジスタPM7のドレインに接続され、そのドレインは内部信号線２６に接続され、そのゲートはプリチャージ信号PPRを受ける。ＮチャネルＭＯＳトランジスタNM7のソースは接地ラインに接続され、そのドレインは内部信号線２６に接続され、そのゲートはプリチャージ信号PPRを受ける。データレシーバRVNは、電源ラインと接地ラインとの間に直列に接続されたＰチャネルＭＯＳトランジスタPM9とＮチャネルＭＯＳトランジスタNM8，NM9により構成される。ＰチャネルＭＯＳトランジスタPM9のソースは、電源ラインに接続され、そのドレインは内部信号線２６に接続され、そのゲートはプリチャージ信号NPRを受ける。ＮチャネルＭＯＳトランジスタNM8のドレインは内部信号線２６に接続され、そのゲートはプリチャージ信号NPRを受ける。ＮチャネルＭＯＳトランジスタNM9のソースは接地ラインに接続され、そのドレインはＮチャネルＭＯＳトランジスタNM8のソースに接続され、そのゲートは入力信号Nbusを受ける。データレシーバRVPは内部信号線２６に出力信号Proを出力し、データレシーバRVNは内部信号線２６に出力信号Nroを出力する。
【００６９】
次に、図５に示したレシーバ回路の動作について図６に示すタイミングチャートを用いて説明する。バス駆動回路の動作との相関を明確にするため、図６には、駆動回路のプリチャージ期間Ｐｃ、イコライズ期間Ｅｑ及びデータ転送期間Ｅｖを示している。
【００７０】
バス駆動回路のプリチャージ期間Ｐｃおよびイコライズ期間Ｅｑ中に、レシーバ回路はプリチャージを行う。この期間中に、プリチャージ信号PPRはハイレベルに、またプリチャージ信号NPRはロウレベルとなる。この時、トランジスタPM8が非導通状態になり、トランジスタNM7が導通するため、内部信号線２６の寄生容量から電荷が放電され、出力信号Proはロウレベルになる。またこの時、トランジスタPM9が導通し、トランジスタNM8は非導通状態となるため、内部信号線２６の寄生容量に電荷が蓄積され、出力信号Nroがハイレベルになる。
【００７１】
次のデータ転送期間Ｅｖでは、バス駆動回路からデータ線に転送すべきデータが出力される。このとき、プリチャージ信号PPRはロウレベルになっており、プリチャージ信号NPRはハイレベルになっている。既に説明したように、信号Pbusは、ハイレベルとしてのVDD、ロウレベルとしてのVDD／２の２つの論理レベルを有している。また、信号Nbusの場合には、ハイレベルはVDD／２、ロウレベルはGNDである。
【００７２】
信号PbusがVDDであれば、ＰチャネルＭＯＳトランジスタPM7は導通しないため、出力信号ProはGNDのままである。逆に出力信号PbusがVDD／２のときには、トランジスタPM7が導通するため、出力信号Proはハイレベルになる。
【００７３】
信号NbusがGNDであれば、ＮチャネルＭＯＳトランジスタNM9は導通しないため、出力信号NroはVDDのままである。信号NbusがVDD／２のときには、ＮチャネルＭＯＳトランジスタNM9が導通するため、出力信号Nroはロウレベルになる。データレシーバの入力信号Pbus,NbusがVDD／２のとき、トランジスタPM7およびNM9が導通するためには、これらのトランジスタのしきい値電圧Ｖｔｈの絶対値が次の条件を満たす必要がある。
【００７４】
【数２】
0003640703.tif 000003
【００７５】
ゲート長が０．５μｍの場合、一般に｜Ｖｔｈ｜は０．８Ｖ以下であり、VDDが１．６Ｖより大きければ正常に動作する。なお、バス駆動回路のイコライズ期間中には、データレシーバへの入力信号PbusおよびNbusはVDD／２となるため、入力トランジスタPM7およびNM9は導通している。しかし、同時にこの期間はレシーバ回路のプリチャージ期間中でもあり、プリチャージ用のトランジスタNM7およびPM9も導通している。ＰチャネルＭＯＳトランジスタPM8およびＮチャネルＭＯＳトランジスタNM8は、この期間にデータレシーバRVP,RVNのトランジスタPM7とトランジスタNM7、トランジスタPM9とトランジスタNM9が接続しないよう設けたものである。プリチャージ期間中は、トランジスタPM8およびNM8は非導通状態であり、トランジスタPM8,NM8はトランジスタPM7,NM9と内部信号線２６とを分離する。
【００７６】
このレシーバ回路は相補信号を必要としないので構成素子が少なくてすむ。また、データ転送期間中は、レシーバ回路の出力端（内部信号線２６）が高インピーダンスになるので、トランジスタPM7,NM9が少しでも導通すればその電位が速やかに変化するため、高速動作が可能である。
【００７７】
実施例２．
次にこの発明の第２実施例によるバスシステムについて図７ないし図１０を用いて説明する。第１実施例のバスシステムにおいては、内部信号線２４にデータ線駆動回路を直接接続し、回路ブロックからバス駆動回路へ与えられる信号Pin,Ninにプリチャージ期間Ｐｃ、イコライズ期間Ｅｑ及びデータ転送期間Ｅｖに分けてそれぞれ所定の信号を出力するように制限を設けているが、第２実施例によるバス駆動回路では、回路ブロックからの出力には制限を設けずに、バス駆動回路への入力信号をバスの伝送の各段階に合わせて変更する変換回路をバス駆動回路の前段に設けることによって回路ブロックの出力とバスを伝送する信号との整合を取っている。
【００７８】
図７に示した制御回路はバス駆動回路の制御のために２種類のクロック信号CLKSとCLKFを用いる。CLKFの周波数はCLKSの２倍に設定する。また、これらクロックの立ち上がりが何れかで一致しているものとする。図８に各制御信号のタイミングチャートを示す。図７において、３５は２種類のクロックCLKS，CLKFに基づいてバス駆動回路を制御するための制御信号を発生する制御回路、４５は制御回路３５の制御信号と回路ブロックからバス駆動回路へ入力される入力信号Pin,Ninとを受けてバスの伝送方式に合わせて信号変換する変換回路であり、その他図３と同一符号のものは図３の同一符号部分に相当する部分である。制御回路３５は、クロックCLKSを反転するインバータ３６と、クロックCLKFを反転するインバータ３７と、インバータ３６，３７の出力の否定論理積を出力するＮＡＮＤゲート３８と、クロックCLKSとクロックCLKFの否定論理積を出力するＮＡＮＤゲート３９と、ＮＡＮＤゲート３８，３９の出力の否定論理積を出力するＮＡＮＤゲート４０と、ＮＡＮＤゲート４０の出力を反転するインバータ４１と、ＮＡＮＤゲート３９の出力を反転するインバータ４２と、インバータ４２の出力を反転するインバータ４３とを備えて構成されている。ＮＡＮＤゲート３８の出力がプリチャージ信号PRC、インバータ４１の出力がイネーブル信号BEN、インバータ４２の出力がイコライズ信号EQN、インバータ４３の出力がイコライズ信号EQPである。
【００７９】
変換回路４５は、入力信号Pinとイネーブル信号BENとの否定論理積を出力するＮＡＮＤゲート４６と、ＮＡＮＤゲート４６の出力とプリチャージ信号PRCとの否定論理積を出力するＮＡＮＤゲート４７と、ＮＡＮＤゲート４７の出力を反転するインバータ４８と、入力信号Ninとイネーブル信号BENとの否定論理積を出力するＮＡＮＤゲート４９と、ＮＡＮＤゲート４９の出力とプリチャージ信号PRCとの否定論理積を出力するＮＡＮＤゲート５０とで構成されている。
【００８０】
図８を用いて図７に示した回路の動作について説明する。クロックCLKS，CLKFがともにロウレベルのときがプリチャージ期間Ｐｃである。この時、プリチャージ信号PRCがロウレベルになり、変換回路４５は、入力信号Pin,Ninに関係なくPM5およびNM5を導通させる。従って、出力信号Poutは電源電位VDDになり、出力信号Noutは接地電位GNDになる。
【００８１】
クロックCLKS，CLKFがともにハイレベルのときは、イコライズ期間となる。イコライズ信号EQNがハイレベル、イコライズ信号EQPがロウレベルになり、変換回路４５は、ＰチャネルＭＯＳトランジスタPM6およびＮチャネルＭＯＳトランジスタNM6を導通させる。トランジスタPM6,NM6が導通することで、データ線３０，３１の寄生容量ＣｐとＣｎの値が等しいとすれば、既に説明したように、両データ線３０，３１の電位は等しくなり、出力信号Pout，NoutはともにVDD／２となる。
【００８２】
次に、クロックCLKSがハイレベルで、かつクロックCLKFがロウレベル、もしくはクロックCLKSがロウレベルで、かつクロックCLKFがハイレベルのときには、イネーブル信号BENがハイレベルとなり、データ転送期間Ｅｖとなる。この時、変換回路４５は入力信号Pin，Ninを有効にする。ただし、イネーブル信号BENがハイレベルになる前に、入力信号Pin，Ninとして有効なデータが設定されるものとする。出力信号Poutは、入力信号Pinに従ってハイレベル（VDD）もしくはロウレベル（VDD／２）に変化する。同様に、出力信号Noutも入力信号Ninに従ってハイレベル（VDD／２）もしくはロウレベル（GND）に変化する。
【００８３】
入力信号Pin,Ninに関わらず制御信号PCR,BEN,EQN,EQPによってデータ線駆動回路がプリチャージ期間Ｐｃ及びイコライズ期間Ｅｑに適した動作を行うため、回路ブロックは入力信号Pin,Ninをプリチャージ期間、イコライズ期間及びデータ転送期間に応じたフォーマットを有する必要が無く、回路ブロックの規制が緩和され対称が広がるため、バスシステムの汎用性が増す。
【００８４】
次に、第２実施例のバスシステムにおけるレシーバ回路及びその制御回路について図９及び図１０を用いて説明する。バス駆動回路と同様に、レシーバ回路を制御するための制御信号の発生には２種類のクロックCLKS，CLKFを用いる。クロックCLKFの周波数は、クロックCLKSの２倍に設定する。図１０に各制御信号のタイミングチャートを示す。図１０には、駆動回路の動作との相関を明確にするため、バス駆動回路のプリチャージ期間Ｐｃ、イコライズ期間Ｅｑ、データ転送期間Ｅｖを示している。
【００８５】
図９において、５１はレシーバ回路を制御するためにプリチャージ信号PPR,NPRを発生する制御回路であり、その他図５と同一符号のものは図５の同一符号部分に相当する部分である。制御回路５１は、クロックCLKSを反転するインバータ５２と、クロックCLKFを反転するインバータ５３と、インバータ５２，５３の否定論理積を出力するＮＡＮＤゲート５４と、クロックCLKS，CLKFの否定論理積を出力するＮＡＮＤゲート５５と、ＮＡＮＤゲート５４，５５の出力の否定論理積を出力するＮＡＮＤゲート５６と、ＮＡＮＤゲート５６の出力を反転するインバータ５７と、インバータ５７の出力を反転するインバータ５８とを備えて構成されている。インバータ５７の出力がプリチャージ信号NPR、インバータ５８の出力がプリチャージ信号PPRである。
【００８６】
制御回路５１は、クロックCLKS，CLKFが同じになるとき、プリチャージ信号PPRをハイレベルに、プリチャージ信号NPRをロウレベルにする。制御回路５１からこのプリチャージ信号PPR,NPRを受けて、データレシーバRVP,RVNはプリチャージを行う。一方、クロックCLKS，CLKFの電位レベルが互いに異なるときには、制御回路５１は、プリチャージ信号PPRをロウレベルに、プリチャージ信号NPRをハイレベルになる。この期間はバス駆動回路がデータを出力するデータ転送期間Ｅｖであり、レシーバ回路は入力信号PbusおよびNbusに応じて出力信号ProおよびNroを生成する。
【００８７】
以上のようにクロックＣＬＫＳとその２倍の周波数を有するクロックＣＬＫＦとでバス駆動回路及びレシーバ回路の制御信号を生成するため、容易に、プリチャージ期間をクロックＣＬＫＳの１／４周期、イコライズ信号をその１／４周期、そしてデータ転送期間をその１／２周期にすることができ、データ転送期間を比較的長くすることによりその信号を受ける回路ブロック側のタイミングに余裕ができ回路ブロックを設計しやすくなる。
【００８８】
なお、図１に示した制御回路２７は、制御回路３５及び制御回路５１を含んでいる。
【００８９】
実施例３．
第１実施例及び第２実施例のバスシステムに用いられたレシーバ回路においては、直接内部信号線２６と接続されているため、内部信号線２６から信号を受け取る回路ブロックは、データ転送期間Ｅｖ以外ではバスからのデータを取り込むことができなかった。例えば、第１及び第２実施例のレシーバ回路では、その出力は１サイクルの半分の時間しか利用できない。第３実施例によるバスシステムでは、レシーバ回路の出力にラッチをつけて構成されているので、レシーバ回路が各サイクルの全期間に渡ってその出力を保持することができ、回路ブロックは各サイクルのいずれのタイミングにおいてもデータを取り込むことができる。
【００９０】
第３実施例によるレシーバ回路及びその制御回路の構成を図１１に示す。図１１において、ＴＧ１，ＴＧ２はデータレシーバRVP,RVNの出力の伝達を制御するためのトランスファゲート、６０はレシーバ回路を制御するためにプリチャージ信号PPR,NPRを発生するとともにトランスファゲートＴＧ１，ＴＧ２を制御するための信号を出力する制御回路、６６はデータレシーバRVPとトランスファゲートＴＧ１とをまたはデータレシーバRVNとトランスファゲートＴＧ２とを接続する信号線、LAT1は内部信号線２６とトランスファゲートＴＧ１との間に設けられデータレシーバRVPの出力を保持するためのラッチ回路、LAT2は内部信号線２６とトランスファゲートＴＧ２との間に設けられデータレシーバRVNの出力を保持するためのラッチ回路であり、その他図５と同一符号の部分は図５の同一符号部分に相当する部分である。
【００９１】
制御回路６０は、クロックCLKSを反転するインバータ６１と、クロックCLKFとインバータ６１の出力との否定論理積を出力するＮＡＮＤゲート６２と、ＮＡＮＤゲート６２の出力を反転するインバータ６３と、ＮＡＮＤゲート６２の出力を反転するインバータ６４とを備えて構成される。ＮＡＮＤゲート６２の出力がプリチャージ信号NPR、インバータ６３の出力がプリチャージ信号PPR、ＮＡＮＤゲート６２の出力がトランスファゲートの制御信号NTG、インバータ６４の出力がトランスファゲートの制御信号PTGである。
【００９２】
図１２に制御回路から出力される制御信号のタイミングチャートを示す。図１２には、駆動回路の動作との相関を明確にするため、駆動回路のプリチャージ期間Ｐｃ、イコライズ期間Ｅｑ、データ転送期間Ｅｖを示している。制御信号の発生には２種類のクロックCLKS，CLKFを用いる。クロックCLKFの周波数はクロックCLKSの２倍に設定する。
【００９３】
クロックCLKSがロウレベルで、かつクロックCLKFがハイレベル以外のとき、制御回路６０は、プリチャージ信号PPRをハイレベル、プリチャージ信号NPRをロウレベルにする。この時、レシーバ回路はプリチャージを行う。クロックCLKSがロウレベルで、かつクロックCLKFがハイレベルのとき、制御回路６０はプリチャージ信号PPRをロウレベルに、プリチャージ信号NPRをハイレベルにする。この時、レシーバ回路は、入力信号Pbus，Nbusを取り込む。
【００９４】
同時に、トランスミッションゲートＴＧ１及びＴＧ２の制御信号ＰＴＧがロウレベル、ＮＴＧがハイレベルになり、レシーバ回路の出力をラッチ回路LAT1及びLAT2に送る。
【００９５】
さらに、次にクロックCLKSがロウレベルでかつクロックCLKFがロウレベルになったとき、トランスミッションゲートＴＧ１及びＴＧ２が非導通になるため、ラッチ回路LAT1及びLAT2のデータが保持される。すなわち、バス駆動回路のデータ転送期間Ｅｖの後半でデータの取り込み及びラッチを行う。そのため、データ転送を行った次のサイクルの先頭からそのデータを用いることが可能となる。この実施例では、レシーバ回路のデータ取り込み期間をクロックCLKSがロウレベルかつクロックCLKFがハイレベルの期間になるよう設定しているが、他の実施例と同様の制御回路を用いて、バス駆動回路のデータ転送期間Ｅｖ全体に渡ってレシーバのデータ取り込み期間を設定してもかまわない。
【００９６】
実施例４．
次に、この発明の第４実施例によるバスシステムについて図１３及び図１４を用いて説明する。図１３はバス駆動回路とその制御回路の構成を示す回路図である。図１３において、７０は１／４周期ずれた２つのクロックCLKA，CLKBを用いて制御信号を発生する制御回路であり、その他図７と同一符号の部分は図７の同一符号部分に相当する部分である。制御回路７０は、クロックCLKAを反転するインバータ７１と、クロックCLKBを反転するインバータ７２と、インバータ７１，７２の出力の否定論理積を出力するＮＡＮＤゲート７３と、インバータ７２の出力を反転するインバータ７４と、クロックCLKAとインバータ７２の出力との否定論理積を出力するＮＡＮＤゲート７５と、ＮＡＮＤゲート７５の出力を反転するインバータ７６と、インバータ７６の出力を反転するインバータ７７とを備えて構成されている。ＮＡＮＤゲート７３の出力が、プリチャージ信号PRCであり、インバータ７４の出力が、イネーブル信号BENであり、インバータ７６の出力がイコライズ信号EQNであり、インバータ７７の出力がイコライズ信号EQPである。
【００９７】
次に、図１３に示した制御回路の動作を図１４のタイミングチャートに示す。変換回路４５及びトランジスタPM5,PM6,NM5,NM6の動作については第２実施例に示したとおりである。また、制御回路３５と制御回路７０とは回路の構成及び同期するクロックは異なるが、制御回路７０が、プリチャージ期間Ｐｃ、イコライズ期間Ｅｑ及びデータ転送期間Ｅｖに出力する制御信号については、第２実施例で説明した制御回路３５と同様である。
【００９８】
なお、図１に示したバスシステムで用いられるプリチャージ期間Ｐｃ、イコライズ期間Ｅｑ及びデータ転送期間Ｅｖを設定するための制御信号及びその制御回路に制御されるバス駆動回路の構成は上記実施例に限られるものではなく、他の回路構成であってもよく、上記実施例と同様の効果を奏する。
【００９９】
また、図１に示したバスシステムで用いられるレシーバ回路及びその制御回路も上記実施例のものに限られるものではない。
【０１００】
実施例５．
上記実施例ではプリチャージとイコライズとをバス駆動回路で行っているが、図１５に示すように、バス１のプリチャージとイコライズとを行うためのプリチャージ・イコライズ専用回路８０を設けてもよい。図１５において、８０は図には示されていない制御回路からの制御信号PRC等により制御されて接続されているバス１のプリチャージ及びイコライズを行うためのプリチャージ・イコライズ専用回路、８１，８５は回路ブロック、８２は回路ブロック８１の出力をバス１で伝達するためのバス駆動回路、８６は回路ブロック８５の出力をバス１で伝達するためのバス駆動回路である。
【０１０１】
バス駆動回路８２はデータ線駆動回路８２ａ，８２ｂ等を備えている。データ線駆動回路８２ａは、接地ラインに接続されたソースとバス１のデータ線３０に接続されたドレインとゲートとを有するＮチャネルＭＯＳトランジスタNM12及び回路ブロックの出力と制御回路から与えられるイネーブル信号BENとバス駆動回路８２の動作を許可不許可を制御するイネーブル信号EEN1の否定論理積を出力するＮＡＮＤゲート８３ａと、ＮＡＮＤゲート８３ａの出力を反転してＮチャネルＭＯＳトランジスタNM12のゲートに伝達するインバータ８４とを備えている。また、データ線駆動回路８２ｂは、接地ラインに接続されたソースとバス１のデータ線３１に接続されたドレインとゲートとを有するＰチャネルＭＯＳトランジスタPM12及び回路ブロックの出力と制御回路から与えられるイネーブル信号BENとイネーブル信号EEN1の否定論理積をＰチャネルＭＯＳトランジスタPM12のゲートに出力するＮＡＮＤゲート８３ｂとを備えている。なお、バス駆動回路８６は他のイネーブル信号EEN2とイネーブル信号BENで制御される。
【０１０２】
プリチャージ・イコライズ専用回路８０は、電源ラインに接続されたソース、プリチャージ信号PRCを受けるゲート、及び２番目のデータ線３１に接続されたドレインとを有するＰチャネルＭＯＳトランジスタPM10と、接地ラインに接続されたソース、プリチャージ信号NRCを受けるゲート、及び1番目のデータ線３０に接続されたドレインとを有するＮチャネルＭＯＳトランジスタNM10と、１番目と２番目のデータ線３０，３１間に接続されゲートにイコライズ信号EQPが与えられるＰチャネルＭＯＳトランジスタPM11と、１番目と２番目のデータ線３０，３１間に接続されゲートにイコライズ信号EQNが与えられるＮチャネルＭＯＳトランジスタNM11等を備えて構成されている。なお、データ線が２ｎ本の場合には、図に示したような回路をｎ個準備する。また、データ線が奇数の場合には、例えば、ダミーデータ線を用意しても良い。図１５に示したバス駆動回路８２とプリチャージ・イコライズ専用回路８０とが合わさって、図１に示したバス駆動回路２３と同じ働きをする。つまり、図３に示されたトランジスタPM5は、図１５に示されたトランジスタPM10,PM12の働きを兼ね、図３に示されたトランジスタNM5は、図１５に示されたトランジスタNM10,NM12の働きを兼ねている。
【０１０３】
イネーブル信号BEN及びEEN1がハイレベルの時、回路ブロック８１の出力に応じて、トランジスタPM12,NM12等が選択的に導通する。イネーブル信号BENは、プリチャージ期間及びイコライズ期間が終了した後、次のプリチャージ期間までの間ハイレベルになる。イネーブル信号EEN2はイネーブル信号EEN1がハイレベルの時にはロウレベルになっている。イネーブル信号EEN1,EEN2等は、一度のデータ転送期間に複数のバス駆動回路のうちの一つだけを能動状態にする。なお、ＰチャネルＭＯＳトランジスタで駆動するデータ線の情報を受け取るのは、例えば図５に示したデータレシーバRVPであり、ＮチャネルＭＯＳトランジスタで駆動するデータ線から情報を受け取るのは、例えば図５に示したデータレシーバRVNである。また、バス１が長い場合には、プリチャージおよびイコライズの時間を短縮するため、プレチャージ・イコライズ専用回路８０を複数設けても良い。
【０１０４】
【発明の効果】
以上のように請求項１記載の発明のバス駆動回路によれば、イコライズ期間にその期間を示すイコライズ信号に応じて第１及び第２のデータ線を接続するための第１のスイッチ手段と、プリチャージ期間に第１のデータ線に接続された第１の端子と第１の電源に接続された第２の端子との間を接続する第２のスイッチ手段と、プリチャージ期間に第２のデータ線に接続された第１の端子と第２の電源に接続された第２の端子との間を接続する第３のスイッチ手段と、データ転送期間に該制御端子で受け取る第１の入力信号に基づいて該第１の端子と該第２の端子との間の接続を選択的に行う第４のスイッチ手段と、データ転送期間に該制御端子で受け取る第２の入力信号に基づいて、該第１の端子と該第２の端子との間の接続を選択的に行う第３のスイッチ手段とを同一集積回路内に備えて構成されているので、プリチャージされた第１のデータ線と第２のデータ線とをイコライズ期間に接続することによって得られる中間電位と第１の電源の出力電位、または中間電位と第２の電源の出力電位の間で振幅する信号でデータ転送を行うことができ、データ線の本数を増やすことなく消費電力を削減できるという効果がある。
【０１０５】
請求項２記載の発明のバス駆動回路によれば、イコライズ期間にその期間を示すイコライズ信号に応じて第１及び第２のデータ線を接続するための第１のスイッチ手段と、プリチャージ期間に第１のデータ線に接続された第１の端子と第１の電源に接続された第２の端子との間を接続し、データ転送期間に制御端子で受け取る第１の入力信号に基づいて該第１の端子と該第２の端子との間の接続を選択的に行う第２のスイッチ手段と、プリチャージ期間に第２のデータ線に接続された第１の端子と第２の電源に接続された第２の端子との間を接続し、データ転送期間に該制御端子で受け取る第２の入力信号に基づいて、該第１の端子と該第２の端子との間の接続を選択的に行う第３のスイッチ手段とを同一集積回路内に備えて構成されているので、プリチャージされた第１のデータ線と第２のデータ線とをイコライズ期間に接続することによって得られる中間電位と第１の電源の出力電位、または中間電位と第２の電源の出力電位の間で振幅する信号でデータ転送を行うことができ、データ線の本数を増やすことなく消費電力を削減できるという効果がある。
【０１０６】
請求項３記載の発明のバス駆動回路によれば、第２のスイッチ手段は、第１のデータ線に接続された第１の電流電極、第１の電源に接続された第２の電流電極、及び第１の入力信号を受け取る制御電極を有する第１導電型の第１のＭＯＳトランジスタを備え、第３のスイッチ手段は、第２のデータ線に接続された第１の電流電極、第２の電源に接続された第２の電流電極、及び第２の入力信号を受け取る制御電極を有する第２導電型の第２のＭＯＳトランジスタを備えて構成されているので、第２及び第３のスイッチ手段の構成を簡素化でき、集積度を向上することができるという効果がある。
【０１０７】
請求項４記載の発明のバス駆動回路によれば、プリチャージ期間を示すプリチャージ信号、イコライズ信号及び第１の入力信号を入力し、プリチャージ期間には、第１のデータ線に接続された第１の電流電極及び第１の電源に接続された第２の電流電極を有する第１のＭＯＳトランジスタを導通状態とする信号を、イコライズ期間には第１のＭＯＳトランジスタを非導通状態とする信号を、データ転送期間には第１の入力信号を第１のＭＯＳトランジスタの制御電極に対して出力する第１の変換回路と、プリチャージ信号、イコライズ信号及び第２の入力信号を入力し、プリチャージ期間には、第２のデータ線に接続された第１の電流電極及び第２の電源に接続された第２の電流電極を有する第２のＭＯＳトランジスタを導通状態とする信号を、イコライズ期間には第２のＭＯＳトランジスタを非導通状態とする信号を、データ転送期間には第２の入力信号を第２のＭＯＳトランジスタの制御電極に対して出力する第２の変換回路とを備えて構成されているので、第１及び第２の入力信号が、プリチャージ期間、イコライズ期間及びデータ転送期間の各段階に対応したフォーマットに従う必要は無く、第１及び第２の入力信号を出力する回路を簡素化でき、集積度を向上することができるという効果がある。
【０１０８】
請求項５記載の発明のレシーバ回路によれば、プリチャージ期間に第１のＭＯＳトランジスタの第２の電流電極に接続された第１の電流電極及び信号線に接続された第２の電流電極を有する第２のＭＯＳトランジスタが非導通になると共に第２の電源に接続された第１の電流電極及び信号線に接続された第２の電流電極を有する第３のＭＯＳトランジスタが導通状態となるように、また、データ線から信号を受け取るときには第２のＭＯＳトランジスタが導通状態となると共に第３のＭＯＳトランジスタが非導通状態となることでデータ線に接続された制御電極、第１の電源に接続された第１の電流電極、及び第２の電流電極を有する第１のＭＯＳトランジスタがデータ線の電位に応じて導通が非導通かを選択するように構成されているので、３つのトランジスタという簡単な構成で中間の電位と第１の電源の出力電位、または中間の電位と第２の電源の出力電位との間で振幅する信号を、第１の電源と第２の電源の出力電位の間で振幅する信号に速やかに変換して出力することができ、集積度を向上すると共に処理速度を向上することができるという効果がある。
【０１０９】
請求項６記載の発明のレシーバ回路によれば、入力端子に与えられるデータによって２つの安定な状態のうちの一方の状態を取るデータ保持手段のその入力端子が接続しているトランスファゲートが、プリチャージ期間に非導通状態となり、データ線を伝送している信号に応じた出力が信号線に出力されている期間のうちの少なくとも一部の期間で導通状態となるように構成されているので、レシーバ回路は信号をデータ転送期間より長い間出力でき、レシーバ回路の汎用性が増すという効果がある。
【０１１０】
請求項７記載の発明のバスシステムによれば、イコライズ期間にその期間を示すイコライズ信号に応じて第１及び第２のデータ線を接続するための第１のスイッチ手段、プリチャージ期間に該第１の端子と該第２の端子との間を接続する第２のスイッチ手段、プリチャージ期間に該第１の端子と該第２の端子との間を接続する第３のスイッチ手段、並びにデータ転送期間に該制御端子で受け取る第１の入力信号に基づいて該第１の端子と該第２の端子との間の接続を選択的に行う第４のスイッチ手段、または、データ転送期間に該制御端子で受け取る前記第２の入力信号に基づいて、該第１の端子と該第２の端子との間の接続を選択的に行う第５のスイッチ手段のうちの少なくとも一方を有するバス駆動回路と、第１または第２のデータ線を通して伝達された信号に応じて第１の電源が出力する電位と第２の電源が出力する電位との間で振幅する信号を出力するレシーバ回路と、データ転送期間を指示するデータ転送信号を少なくとも出力する制御回路とを備え、バスにおいて、第１のデータ線を第１の電源に接続するとともに第２のデータ線を第２の電源に接続するプリチャージ期間、複数のデータ線を第１及び第２の電源と接続しないようにするとともに第１のデータ線と第２のデータ線とを互いに接続するイコライズ期間、及び各データ線にそれぞれ異なる情報を伝達するデータ転送期間を順に経ることによって複数の回路ブロック間で情報転送を行うように構成されているので、第１及び第２の電源の出力電位の間で振幅する信号を処理している回路ブロック間の情報の伝達を、第１及び第２の電源の出力電位間の中間の電位と第１または第２の電源の出力電位との間で振幅する信号で転送することによって行うことができ、バスのデータ線を増やすことなく消費電力を削減することができるという効果がある。
【０１１１】
請求項８記載の発明のバスシステムは、イコライズ期間にその期間を示すイコライズ信号に応じて第１及び第２のデータ線を接続するための第１のスイッチ手段、プリチャージ期間に該第１の端子と該第２の端子との間を接続し、データ転送期間に該制御端子で受け取る前記第１の入力信号に基づいて該第１の端子と該第２の端子との間の接続を選択的に行う第２のスイッチ手段、並びにプリチャージ期間に該第１の端子と該第２の端子との間を接続し、データ転送期間に該制御端子で受け取る第２の入力信号に基づいて、該第１の端子と該第２の端子との間の接続を選択的に行う第３のスイッチ手段を有するバス駆動回路と、第１または第２のデータ線を通して伝達された信号に応じて第１の電源が出力する電位と第２の電源が出力する電位との間で振幅する信号を出力するレシーバ回路と、データ転送期間を指示するデータ転送信号を少なくとも出力する制御回路とを備え、バスにおいて、第１のデータ線を第１の電源に接続するとともに第２のデータ線を第２の電源に接続するプリチャージ期間、複数のデータ線を第１及び第２の電源と接続しないようにするとともに第１のデータ線と第２のデータ線とを互いに接続するイコライズ期間、及び各データ線にそれぞれ異なる情報を伝達するデータ転送期間を順に経ることによって複数の回路ブロック間で情報転送を行うように構成されているので、第１及び第２の電源の出力電位の間で振幅する信号を処理している回路ブロック間の情報の伝達を、第１及び第２の電源の出力電位間の中間の電位と第１または第２の電源の出力電位との間で振幅する信号で転送することによって行うことができ、バスのデータ線を増やすことなく消費電力を削減することができるという効果がある。
【０１１２】
請求項９記載の発明のバスシステムによれば、データ転送期間以外の期間に、第１のＭＯＳトランジスタの第２の電流電極に接続された第１の電流電極、及びデータ転送信号を受ける制御電極を有する第２のＭＯＳトランジスタが非導通になると共に、第１または第２の電源のうち第１のＭＯＳトランジスタの第１の電流電極が接続されていない方の電源に接続された第１の電流電極、及び信号線に接続された第２の電流電極を有する第３のＭＯＳトランジスタが導通状態となるように、データ線から信号を受け取るデータ転送期間には、第２のＭＯＳトランジスタが導通状態となると共に第３のＭＯＳトランジスタが非導通状態となることで第１または第２のデータ線に接続された制御電極、第１または第２の電源に接続された第１の電流電極、及び第２の電流電極を有する第１のＭＯＳトランジスタが第１または第２のデータ線の電位に応じて導通が非導通かを選択するように構成されているので、３つのトランジスタという簡単な構成で中間の電位と第１の電源の出力電位、または中間の電位と第２の電源の出力電位との間で振幅する信号を、第１の電源と第２の電源の出力電位の間で振幅する信号に速やかに変換して出力することができ、集積度を向上すると共に処理速度を向上することができるという効果がある。
【０１１３】
請求項１０記載の発明のバスシステムによれば、制御回路は、第１のクロック、及び該第１のクロックの２倍の周波数を有し、第１のクロックの立ち上がりのタイミングが一致する場合がある第２のクロックから、第１のクロックの４分の１周期のプリチャージ期間を示すプリチャージ信号、第１のクロックの４分の１周期のイコライズ期間を示すイコライズ信号及び第１のクロックの２分の１周期のデータ転送期間を示すデータ転送信号を生成するように構成されているので、データ転送期間を比較的長くとれてデータ転送が容易になるため、バスシステムの設計が容易になるという効果がある。
【０１１４】
請求項１１記載の発明のバスシステムによれば、制御回路は、第１のクロック及び該第１のクロックと同じ周波数を有し位相が４分の１周期ずれている第２のクロックから、第１のクロックの４分の１周期のプリチャージ期間を示すプリチャージ信号、第１のクロックの４分の１周期のイコライズ期間を示すイコライズ信号及び第１のクロックの２分の１周期のデータ転送期間を示すデータ転送信号を生成するように構成されているので、データ転送期間を比較的長くとれてデータ転送が容易になるため、バスシステムの設計が容易になるという効果がある。
【図面の簡単な説明】
【図１】  この発明のバスシステムの構成を示すブロック図である。
【図２】  図１に示したバスシステムの動作を説明するためのタイミングチャートである。
【図３】  この発明の第１実施例によるバスシステムのバス駆動回路の構成を示す回路図である。
【図４】  図３に示したバス駆動回路の動作を示すタイミングチャートである。
【図５】  この発明の第１実施例によるバスシステムのレシーバ回路の構成を示す回路図である。
【図６】  図５に示したレシーバ回路の動作を示すタイミングチャートである。
【図７】  この発明の第２実施例によるバスシステムのバス駆動回路及びその制御回路の構成を示す回路図である。
【図８】  図７に示したバス駆動回路及びその制御回路の動作を示すタイミングチャートである。
【図９】  この発明の第２実施例によるバスシステムのレシーバ回路の構成を示す回路図である。
【図１０】  図９に示したバス駆動回路及びその制御回路の動作を示すタイミングチャートである。
【図１１】  この発明の第３実施例によるバスシステムのレシーバ回路及びその制御回路を示す回路図である。
【図１２】  図１１に示したレシーバ回路及びその制御回路の動作を示すタイミングチャートである。
【図１３】  この発明の第４実施例によるバスシステムのバス駆動回路及びその制御回路の構成を示す回路図である。
【図１４】  図１３に示したバス駆動回路及び制御回路の動作を示すタイミングチャートである。
【図１５】  この発明のバスシステムの他の構成を示すブロック図である。
【図１６】  従来のバスシステムの構成の一例を示すブロック図である。
【図１７】  従来のバス駆動回路の構成の一例を示す回路図である。
【図１８】  図１７に示したバス駆動回路の動作を説明するためのタイミングチャートである。
【符号の説明】
１  バス、１ｃ  寄生容量、２１，２２，８１，８５  回路ブロック、２３，８２，８６  バス駆動回路、２４，２６  内部信号線、２５  レシーバ回路、２７  制御回路、３０，３１  データ線、４５  変換回路。
【図１】
0003640703.tif 000004
【図２】
0003640703.tif 000005
【図３】
0003640703.tif 000006
【図４】
0003640703.tif 000007
【図５】
0003640703.tif 000008
【図６】
0003640703.tif 000009
【図７】
0003640703.tif 000010
【図８】
0003640703.tif 000011
【図９】
0003640703.tif 000012
【図１０】
0003640703.tif 000013
【図１１】
0003640703.tif 000014
【図１２】
0003640703.tif 000015
【図１３】
0003640703.tif 000016
【図１４】
0003640703.tif 000017
【図１５】
0003640703.tif 000018
【図１６】
0003640703.tif 000019
【図１７】
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【図１８】
0003640703.tif 000021