(57)【特許請求の範囲】
【請求項１】
入力信号に対して所定の遅延を施す遅延制御手段と、
前記入力信号を第１の入力信号とし、前記遅延後の信号を第２の入力信号とする第１の位相制御手段と、
前記入力信号を第１の入力信号とし、前記遅延後の信号を第２の入力信号とする第２の位相制御手段とを備え、
前記第１の位相制御手段は、前記第１の入力信号の立ち上がりエッジを検出し、かつ、前記第２の入力信号の立ち下がりエッジを検出して、これら第１および第２の入力信号の位相を比較し、また、前記第２の位相制御手段は、前記第１の入力信号の立ち下がりエッジを検出し、かつ、前記第２の入力信号の立ち上がりエッジを検出して、これら第１および第２の入力信号の位相を比較し、これらの比較結果を前記第１及び第２の入力信号間の位相比較結果として出力することを特徴とする半導体集積回路。
【請求項２】
前記第２の位相制御手段によって前記第１および第２の入力信号間に位相差がないと判定された場合、前記入力信号は、そのデューティ比が５０パーセントのパルス信号であると判断することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
第１および第２の位相制御手段は、前記第１および第２の入力信号の位相を比較する位相比較回路で構成されていることを特徴とする請求項２記載の半導体集積回路。
【請求項４】
前記位相比較回路は、前記位相比較結果として位相進み信号、または位相遅れ信号を出力することを特徴とする請求項３記載の半導体集積回路。
【請求項５】
前記遅延制御手段は、前記入力信号を一定時間だけ遅延させることを特徴とする請求項１から４のいずれか１項記載の半導体集積回路。
【請求項６】
前記遅延制御手段は、あらかじめ設定された複数の遅延量より選択した遅延量に従って前記入力信号を遅延させることを特徴とする請求項１から４のいずれか１項記載の半導体集積回路。
【請求項７】
さらに、前記位相比較結果としての前記位相進み信号および位相遅れ信号に基づく論理演算を行って、パルス遅延制御信号およびパルス幅変換制御信号を含むパルス幅制御信号を出力する手段を備え、前記遅延制御手段は、前記パルス遅延制御信号をもとに前記遅延量の選択を行うことを特徴とする請求項６記載の半導体集積回路。
【請求項８】
前記遅延量は、前記入力信号の周期の１／２に等しいか、あるいはそれ以下であることを特徴とする請求項７記載の半導体集積回路。
【請求項９】
さらに、入力信号のパルス幅を変化して出力するパルス幅変換手段を備え、前記パルス幅を変化させた信号を前記第１の入力信号とすることを特徴とする請求項１から８のいずれか１項記載の半導体集積回路。
【請求項１０】
前記パルス幅変換手段は、前記パルス幅変換制御信号に基づいて前記入力信号のパルス幅を変化させることを特徴とする請求項９記載の半導体集積回路。
【請求項１１】
前記パルス幅変換手段は、前記パルス幅変換制御信号をもとに前記入力信号のパルス幅を可変遅延して、デューティ比が５０パーセントのパルス信号を出力することを特徴とする請求項１０記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力信号の位相比較をして、所定パルス幅を有する信号を出力する半導体集積回路に関するものである。
【０００２】
【従来の技術】
任意のデューティ・サイクル（デューティ比）を持つ入力パルス信号に対して、所望のデューティ比の信号を出力するため、従来より、様々なパルス回路や半導体集積回路が提案されている。以下、従来の回路について、その概略を説明する。
【０００３】
図１７は、特開昭６０−２１７７２２号公報に開示されたパルス信号発生回路の構成を示している。このパルス信号発生回路は、それぞれ異なる遅延時間ｔ１，ｔ２を有する遅延路Ｌ１，Ｌ２を設け、遅延路Ｌ１のみで入力信号を遅延させる遅延ループと、遅延路Ｌ１，Ｌ２を直列接続した遅延路Ｌ０で入力信号を遅延させる遅延ループとを形成する。そして、これら２つの遅延ループを伝達した信号を論理回路１０１で受け、その出力を遅延路Ｌ０に入力するよう構成している。
【０００４】
上記の構成を有する回路では、互いに遅延時間の異なる２つの遅延ループを循環する信号を干渉させながら発振動作を行い、これら２つの遅延時間を操作することで、出力パルス信号のデューティ比を制御している。
【０００５】
また、特開昭６３−２３７６１０号公報に記載の半導体集積回路は、入力信号と、それを遅延した信号とを排他的論理和回路で論理演算して、出力としての逓倍信号を得る。その際、この出力を固定のデューティ値とするため、遅延量の変化方向が指定される。すなわち、この半導体集積回路では、出力される逓倍信号の正のパルス幅と負のパルス幅を電圧として検出し、それをもとに、出力信号のパルス幅が所定値となるよう遅延量を切り替えて、デューティ比の調整を行っている。
【０００６】
しかし、上述した従来の回路構成の内、特開昭６０−２１７７２２号公報に記載の回路は、動作周波数の下限が制限され、また、特開昭６３−２３７６１０号公報に記載の回路は、入力信号を逓倍した出力信号しか得られなかったり、入力信号のデューティ比が５０パーセントのとき以外は、出力信号のデューティ比も５０パーセントにならないという問題がある。
【０００７】
さらには、これら従来の回路に共通するものとして、その回路動作が安定して、入力信号の周期よりも長い時間、停止した後、入力を再開した場合、回路がその入力信号に追従できないという別の問題もある。
【０００８】
そこで、これらの問題に対処する半導体集積回路として、所望のデューティ比を持つ信号を発生する回路、特にデューティ比が５０パーセントのパルス信号を出力するものが提案されている。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記従来技術に係る回路では、一般的に、入力信号を逓倍したり、あるいは比較したい信号を生成して、パルス幅の比較を行うために、例えば、その信号を止めると直ちに制御できない場合がある。
【００１０】
また、上記の構成をとる従来の回路は、その構成上、比較したい信号の精度や入力信号の変化、温度、電源変動による変化によりズレが生じても、それらに追従できないという問題がある。
【００１１】
本発明は、上述の課題に鑑みなてされたものであり、その目的とするところは、入力信号の位相比較を、精度良く行える半導体集積回路を提供することである。
【００１２】
また、本発明の他の目的は、任意の入力信号より所望のデューティ比（例えば、デューティが５０パーセント）を持った信号を出力できる半導体集積回路を提供することである。
【００１３】
【課題を解決するための手段】
上記の目的を達成するため、本発明は、入力信号に対して所定の遅延を施す遅延制御手段と、上記入力信号を第１の入力信号とし、上記遅延後の信号を第２の入力信号とする第１の位相制御手段と、上記入力信号を第１の入力信号とし、上記遅延後の信号を第２の入力信号とする第２の位相制御手段とを備え、上記第１の位相制御手段は、上記第１の入力信号の立ち上がりエッジを検出し、かつ、上記第２の入力信号の立ち下がりエッジを検出して、これら第１および第２の入力信号の位相を比較し、また、上記第２の位相制御手段は、上記第１の入力信号の立ち下がりエッジを検出し、かつ、上記第２の入力信号の立ち上がりエッジを検出して、これら第１および第２の入力信号の位相を比較し、これらの比較結果を前記第１及び第２の入力信号間の位相比較結果として出力する半導体集積回路を提供する。また、本発明は、上記第２の位相制御手段によって上記第１および第２の入力信号間に位相差がないと判定された場合、上記入力信号は、そのデューティ比が５０パーセントのパルス信号であると判断する。
【００１４】
好ましくは、第１および第２の位相制御手段は、上記第１および第２の入力信号の位相を比較する位相比較回路で構成されており、この位相比較回路は、上記位相比較結果として位相進み信号、または位相遅れ信号を出力する。また、好適には、上記遅延制御手段は、上記入力信号を一定時間だけ遅延させる。
【００１５】
また、好適には、上記遅延制御手段は、あらかじめ設定された複数の遅延量より選択した遅延量に従って上記入力信号を遅延させる。
【００１６】
本発明は、さらに、上記位相比較結果としての上記位相進み信号および位相遅れ信号に基づく論理演算を行って、パルス遅延制御信号およびパルス幅変換制御信号を含むパルス幅制御信号を出力する手段を備え、上記遅延制御手段は、上記パルス遅延制御信号をもとに遅延量を可変する。また、好適には、上記遅延量は、上記入力信号の周期の１／２に等しいか、あるいはそれ以下である。
【００１７】
さらに、上記入力信号のパルス幅を変化して出力するパルス幅変換手段を備え、パルス幅を変化させた後の信号を上記第１の入力信号とする。好ましくは、上記パルス幅変換手段は、上記パルス幅制御信号を構成するパルス幅変換制御信号を受けて、上記入力信号のパルス幅を変化させる。
【００１８】
好適には、上記パルス幅変換手段は、上記入力信号のパルス幅を可変遅延して、デューティ比が５０パーセントのパルス信号を出力する。
【００１９】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明の実施の形態を詳細に説明する。なお、ここでは、本実施の形態に係る半導体集積回路としてのパルス幅変換回路（パルス幅変換部）について、（１）パルス幅検出部、（２）パルス幅制御部、そして、（３）これら検出部および制御部を含めたパルス幅変換部に分けて説明する。
【００２０】
（１）パルス幅検出部
図１は、本発明の実施の形態に係るパルス幅変換回路におけるパルス幅の検出部として機能するパルス幅比較回路の構成を示すブロック図である。同図に示す回路は、入力信号に対して、例えば、任意の遅延量で遅延をさせて出力した遅延出力信号をもとに、その入力信号の立ち上がりエッジと、遅延させて出力した信号の立ち下がりエッジとの位相を比較し、出力すること、および、入力信号の立ち下がりエッジと、遅延させて出力した信号の立ち上がりエッジとの位相を比較し、出力するという動作を実行する。
【００２１】
図１に示すパルス幅比較回路１０は、位相制御回路として機能する２個の位相比較器、つまり、位相比較器Ａ（２）、および位相比較器Ｂ（３）と、１個の遅延制御回路（遅延ゲート）１によって構成されている。入力信号Ｓ１１を入力するための入力端子４は、遅延制御回路１の入力端に接続され、さらに、位相比較器Ａ，Ｂ（２，３）それぞれの２入力端子の内、一方の入力（以下、適宜「信号入力端」という）に接続されている。
【００２２】
遅延制御回路１は、後述する遅延選択信号を受けて、入力された信号Ｓ１１に対して所定量の遅延を施す（以下、遅延後の信号を「遅延信号」とも呼ぶ）。そして、遅延制御回路１の出力端は、位相比較器Ａ，Ｂ（２，３）各々の２入力端子の内、上記とは異なる端子（以下、適宜「遅延信号入力端」という）に接続されている。
【００２３】
これら２個の位相比較器２，３のうち、位相比較器Ａ（２）には、入力信号Ｓ１１、および遅延制御回路１で遅延させた遅延信号を入力する。そして、位相比較器Ａ（２）は、入力信号Ｓ１１の立ち上がりエッジを検出し、かつ、遅延信号の立ち下がりエッジを検出する。
【００２４】
これにより、位相比較器Ａ（２）は、入力された両方の信号の位相を比較し、その結果を、図１に示すように、出力端子５，６それぞれにＵＰ信号（Ｓ１３）、およびＤＯＷＮ信号（Ｓ１４）として出力する。
【００２５】
他方、位相比較器Ｂ（３）は、入力信号Ｓ１１の立ち下がりエッジを検出し、かつ、遅延制御回路１で遅延させた信号の立ち上がりエッジを検出して、それらの位相を比較する。その比較結果は、出力端子７，８それぞれにＵＰ信号（Ｓ１５）、およびＤＯＷＮ信号（Ｓ１６）として出力される。
【００２６】
図２は、遅延制御回路１の構成例を示すブロック図である。同図に示すように、遅延制御回路１は、所望の遅延量を得るため、直列に接続された複数の遅延選択回路２１ａ，２１ｂを有している。これらの遅延選択回路は、遅延選択信号としての制御信号（具体的には、セット信号（ＳＥＴ２）、位相検出信号（ＤＥＴ２）であり、これらについては後述する）を受けたカウンタ２５によって個別に選択される。
【００２７】
なお、個々の遅延選択回路２１ａ，２１ｂの遅延量は、同一であっても、異なっていてもよい。例えば、遅延選択回路２１ａの遅延量を“ｄ”とした場合、遅延選択回路２１ｂの遅延量が、その２倍の２ｄ、あるいは、３倍の３ｄ等に設定してもよい。また、遅延制御回路１は、可変ディレイラインであり、クロックサイクルに依存するものではない。
【００２８】
図３は、遅延選択回路２１の構成を示すブロック図である。この遅延選択回路は、同図に示すように、バッファ回路３１と選択器３２とで構成される。選択器３２は、図２に示す遅延制御回路１のカウンタ２５より選択信号ＳＥＬを受け、入力信号（ＩＮ）をそのまま出力（ＯＵＴ）するか、あるいは、入力信号を、バッファ回路３１を介して出力するかのいずれかの経路を選択するよう動作する。なお、上述した遅延量ｄは、バッファ回路３１の記憶容量によって設定することができる。
【００２９】
パルス幅比較回路１０は、上述した位相比較器Ａ，Ｂ（２，３）と、遅延量を可変とする遅延制御回路１を用いて、２個の位相比較器が同時に、入力信号の位相の一致状態を検出することによって、入力信号のデューティ比が５０パーセントであるかどうかを判定する。以下、その判定方法を詳細に説明する。
【００３０】
図４〜図９は、本実施の形態に係るパルス幅変換回路のパルス幅比較回路の動作タイミングを示す波形である。これらの内、図４，図５は、入力信号のハイレベル（論理High）におけるパルス幅ｔ1 が、ローレベル（論理Low ）の幅ｔ2 よりも広い場合（ｔ1>ｔ2 ）の動作波形を示しており、図６，図７は、入力信号のハイレベルにおけるパルス幅とローレベルにおけるパルス幅が一致している場合（ｔ1 ＝ｔ2 ）の動作波形である。
【００３１】
また、図８，図９は、入力信号のハイレベルにおけるパルス幅ｔ1 が、ローレベルの幅ｔ2 よりも狭い場合（パルス幅がｔ1<ｔ2 の関係にある場合）の動作波形を示している。すなわち、図４〜図９は、上述した遅延制御回路１における遅延量を徐々に増加して、位相比較器への２入力の内、一方について、入力信号と同相の状態から徐々に遅らせた場合における位相比較器の入力波形である。
【００３２】
図１の位相比較器Ａ（２）は、図４の（ａ）に示す入力信号（図１の信号Ｓ１１と同じ）の立ち上がりエッジ（図中、上向きの矢印で示す）と、この入力信号を遅延させた信号（同図（ｂ）に示す信号で、遅延制御回路１の出力信号であり、図１の信号Ｓ１２を指す）の立ち下がりエッジ（図中、下向きの矢印で示す）を検出し、それらを比較する。
【００３３】
また、位相比較器Ｂ（３）は、図５（ａ）に示す入力信号（上記の信号Ｓ１１）の立ち下がりエッジ（図中、下向きの矢印で示す）と、同図（ｂ）に示す、入力信号を遅延させた信号（上述の信号Ｓ１２）の立ち上がりエッジ（図中、上向きの矢印で示す）を検出し、それらを比較する。
【００３４】
位相比較器Ａ（２）、および位相比較器Ｂ（３）において、その出力端子５，７からは、上記の入力信号の比較結果を示す信号であるＵＰ信号Ｓ１３，Ｓ１５それぞれが、また、出力端子６，８からは、ＤＯＷＮ信号Ｓ１４，Ｓ１６それぞれが出力される。ＵＰ信号は、位相進みを意味する信号であり、ＤＯＷＮ信号は、位相遅れを意味する信号である。
【００３５】
これらのＵＰ信号、およびＤＯＷＮ信号は、入力信号と遅延信号の位相差が最小になったかどうかを判断するパルス幅制御回路に入力されるが、このパルス幅制御回路の具体的な構成、および動作については、後述する。
【００３６】
遅延制御回路１は、後述するパルス幅制御回路が、位相比較器Ａ，Ｂから出力されたＵＰ信号、およびＤＯＷＮ信号に基づいて実行した遅延量の変更制御信号（つまり、図１に示す遅延選択信号）を入力すると、この遅延選択信号に従った遅延選択回路２１ａ，２１ｂ等を選択する。その結果、入力信号に所定量の遅延が生じ、位相比較器Ａ（２）、および位相比較器Ｂ（３）に入力される信号の位相差が小さくなり、図４に示すように、位相比較器Ａ（２）において位相が一致する。
【００３７】
すなわち、パルス幅について、上述したｔ1>ｔ2 の関係を持つ信号が入力された場合、位相比較器Ａ（２）は、入力信号（Ｓ１１）と、その位相を遅延させた遅延信号（Ｓ１２）との位相比較をして、所定の遅延が施された時点で、最初に入力信号の立ち上がりエッジと、遅延信号の立ち下がりエッジの位相の一致を判定する。
【００３８】
これらの信号の立ち上がりエッジと立ち下がりエッジの位相が一致した場合（図４参照）、位相比較器Ａ（２）の出力であるＵＰ信号、およびＤＯＷＮ信号は、同じ状態を示す。これは、位相比較器Ａ（２）への２入力間に位相差がないことを示している。
【００３９】
このとき、位相比較器Ｂ（３）は、入力信号の立ち下がりエッジと、遅延信号の立ち上がりエッジの位相を見ているため、両信号間には、図５に示す位相差θが生じる。すなわち、位相比較器Ｂ（３）は、ＵＰ信号を出力して、位相進みを判定する。これは、入力信号のハイレベルにおけるパルス幅と、ローレベルのパルス幅が異なっていることを意味する。よって、図４，図５に示す状態では、入力信号のパルス波形について、ハイレベルにおけるパルス幅が広いという検出がなされる。
【００４０】
同様に、図６に示すパルス波形の場合も、遅延制御回路１は、位相比較器Ａ，Ｂから出力されたＵＰ信号、ＤＯＷＮ信号に基づいてパルス幅制御回路が実行した遅延量の変更に関する遅延選択信号を受ける。そして、遅延制御回路１の遅延制御によって、位相比較器Ａ（２）、および位相比較器Ｂ（３）に入力される信号の位相差が小さくなり、図６に示すように、位相比較器Ａ（２）において位相が一致する。
【００４１】
すなわち、図６に示す入力信号は、そのパルス幅について、ｔ1 ＝ｔ2 の関係を有するため、位相比較器Ａ（２）は、入力信号（Ｓ１１）と、その位相を遅延させた信号（Ｓ１２）との位相比較をした結果、遅延制御回路１で所定の遅延が施された時点で、入力信号の立ち上がりエッジと、遅延信号の立ち下がりエッジの位相の一致を判定する。
【００４２】
一方、入力信号の立ち下がりエッジと、遅延信号の立ち上がりエッジの位相を見ている位相比較器Ｂ（３）も、図７に示すように、両信号の位相の一致を判定する。そのため、この場合は、位相比較器Ａ，Ｂともに、ＵＰ信号とＤＯＷＮ信号が同じ状態を示し、ハイレベルにおけるパルス幅とローレベルにおけるパルス幅とが一致している（両パルス幅が同じ）という検出がなされる。
【００４３】
また、図８に示すように、パルス幅がｔ1<ｔ2 の関係を持つ信号が入力された場合にも、遅延制御回路１は、パルス幅制御回路より、位相比較器Ａ，Ｂから出力されたＵＰ信号、ＤＯＷＮ信号に基づいて生成された遅延選択信号を入力する。そして、遅延制御回路１によって、この遅延選択信号による遅延量の変更制御が行われると、位相比較器Ａ（２）、および位相比較器Ｂ（３）に入力される信号の位相差が小さくなる。ここでは、図９に示すように、位相比較回路Ｂ（３）において位相が一致する。
【００４４】
より具体的には、上記ｔ1<ｔ2 の関係を持つパルス幅の信号が入力された場合、入力信号（Ｓ１１）と、その位相を遅延させた信号（Ｓ１２）との位相比較をして、遅延制御回路１によって、入力信号に所定の遅延が施された時点で、最初に位相比較回路Ｂ（３）が、入力信号の立ち下がりエッジと、遅延信号の立ち上がりエッジとの位相の一致を判定する（図９参照）。
【００４５】
このとき、位相比較器Ａ（２）は、入力信号の立ち上がりエッジと、遅延信号の立ち下がりエッジの位相を見ているため、図８に示す位相差θによって、位相進みを判定する。よって、この場合における入力信号のパルス波形は、ローレベルにおけるパルス幅が、ハイレベルにおけるそれよりも広いという検出がされる。
【００４６】
（２）パルス幅制御部
以下、本実施の形態におけるパルス幅の制御について説明する。図１０は、パルス幅制御部５０の構成を示すブロック図である。このパルス幅制御部５０は、上述したように、ＵＰ信号／ＤＯＷＮ信号をもとに、入力信号と遅延信号の位相差が最小になったかどうかを判断するパルス幅制御回路５５を有する。そのため、パルス幅制御回路５５は、パルス幅比較回路１０（図１参照）からの出力を入力とする構成をとる。
【００４７】
図１０に示すように、パルス幅制御回路５５は、ＵＰ信号、およびＤＯＷＮ信号（Ｓ１３〜Ｓ１６）を入力とする４つのチャージポンプ５１〜５４と、これらチャージポンプからの出力信号をもとに位相差を検出する位相差検出器５６によって構成されている。以下、位相差の検出を含めた、パルス幅の制御動作について説明する。
【００４８】
チャージポンプ５１〜５４へは、パルス幅比較回路１０から出力されたＵＰ信号（Ｓ１３）、ＤＯＷＮ信号（Ｓ１４）、ＵＰ信号（Ｓ１５）、ＤＯＷＮ信号（Ｓ１６）が入力される。これらのチャージポンプ５１〜５４各々は、例えば、図１１に示す構成を有する。すなわち、各チャージポンプは、ＵＰ信号／ＤＯＷＮ信号でオン／オフするＭＯＳトランジスタ（ｐ形）６１、クリアー信号（ＣＬＲ）を受けるＭＯＳトランジスタ（ｎ形）６３、これらのＭＯＳトランジスタ６１，６３の結合点Ｍ（出力端子）に接続されたコンデンサ６４を有する。
【００４９】
例えば、あるタイミングでＣＬＲ信号が論理Highになり、ＭＯＳトランジスタ（ｐ形）６２がオフ状態、ＭＯＳトランジスタ（ｎ形）６３がオン状態になると、コンデンサ６４内に蓄積された電荷が、このＭＯＳトランジスタ６３を介して放電される。そして、所定時間経過後にＣＬＲ信号が論理Low となった場合、ＭＯＳトランジスタ６２がオン状態、ＭＯＳトランジスタ６３がオフ状態になる。
【００５０】
次のタイミングで、論理Low のＵＰ信号／ＤＯＷＮ信号が入力されると、ＭＯＳトランジスタ６１がオンとなるため、このＭＯＳトランジスタ６１と、既にオン状態になっているＭＯＳトランジスタ６２とを介して、コンデンサ６４への充電が開始される。その結果、出力端（ＯＵＴ）の電位が徐々に上昇する。
【００５１】
これに続く、あるタイミングで、ＵＰ信号／ＤＯＷＮ信号が論理Highになれば、ＭＯＳトランジスタ６１がオフになり、コンデンサ６４への充電が停止する。この論理状態が維持される限り、出力端は、充電停止時の電圧に保持される。さらに、次のタイミングで、論理Low のＵＰ信号／ＤＯＷＮ信号がＭＯＳトランジスタ６１に印加されれば、コンデンサ６４へ、さらなる充電が行われ、出力電圧もさらに上昇する。
【００５２】
このように、ＵＰ信号／ＤＯＷＮ信号が論理Low になる度に出力電圧が上昇し続け、あるタイミングで、論理HighのＣＬＲ信号が入力されれば、コンデンサ６４の蓄積電荷の放電により、出力電圧は、再度、０ボルトになる。なお、ここでは、ＣＬＲ信号は、所定の間隔で反復して入力されるものとする。
【００５３】
そこで、チャージポンプ５１〜５４の具体的な動作を説明する。最初に、チャージポンプ５１〜５４への入力、つまり、パルス幅比較回路１０の出力信号について説明する。ここでは、パルス幅比較回路１０内の位相比較器Ａ，Ｂへの入力信号と遅延信号との間に、図４，図５に示す関係がある場合を想定する。この場合、位相比較器Ａは、その２入力間に位相差がないため、そこから出力されるＵＰ信号、およびＤＯＷＮ信号は、同じ状態を示す。よって、位相比較器Ａからの出力（Ｓ１３，Ｓ１４）の状態は、例えば、図１２に示すように、論理Highの状態が続く。
【００５４】
これに対して、位相比較器Ｂへの入力信号には、図５に示すように位相差θが生じている。そのため、位相比較器Ｂからは、図１２に示すように、信号Ｓ１５として、所定パルス幅のＵＰ信号が出力され、ＤＯＷＮ信号（信号Ｓ１６）については、論理Highの状態が続く。
【００５５】
図４，図５に示す関係を持つ入力信号に対するＵＰ信号／ＤＯＷＮ信号（図１２の信号Ｓ１３〜Ｓ１６）が、チャージポンプ５１〜５４へ入力されると、上述した、チャージポンプ内のＭＯＳトランジスタのオン／オフ動作、および出力端に配されたコンデンサの充放電によって、チャージポンプの出力信号Ｓ３３〜Ｓ３６の論理状態は、順に“００１０”（２進）となる。
【００５６】
図１３は、パルス幅制御回路５５内の位相差検出器５６の回路構成例を示している。同図に示す位相差検出器５６は、ＮＯＲゲート７１〜７３、排他的ＮＯＲ（Ｅｘ−ＮＯＲ）ゲート７４、アップ／ダウン（Ｕ／Ｄ）切替器７５、選択器７９によって構成される。上述したチャージポンプ５１からの出力信号Ｓ３３は、ＮＯＲゲート７１の一方の入力端子、および選択器７９に入力され、また、チャージポンプ５２の出力信号Ｓ３４は、ＮＯＲゲート７１の他方の入力端子に入力される。
【００５７】
同様に、チャージポンプ５３からの信号Ｓ３５は、ＮＯＲゲート７２の一方の入力端子に入力されるとともに、選択器７９に入力される。また、チャージポンプ５４の出力信号Ｓ３６は、ＮＯＲゲート７２の他方の入力端子に入力される。
【００５８】
ＮＯＲゲート７１の出力は、そのまま、位相差検出器５６の出力端子８１を介して、後述するパルス幅変換回路への制御入力（パルス幅検出信号：ＤＥＴ１）Ｓ２１２になるとともに、Ｕ／Ｄ切替器７５に入力され、また、ＮＯＲゲート７３、Ｅｘ−ＮＯＲゲート７４それぞれの一方の入力端子に入力される。これらＮＯＲゲート７３、Ｅｘ−ＮＯＲゲート７４のもう一方の入力端子には、ＮＯＲゲート７２の出力（Ｓ２１３）が入力される。そして、Ｅｘ−ＮＯＲゲート７４の出力が、位相差検出器５６からパルス幅変換回路に対するセット信号（ＳＥＴ１）Ｓ２１１として、出力端子８３を介して、パルス幅変換回路へ出力される。
【００５９】
ＮＯＲゲート７３からの出力は、遅延制御回路１に対するセット信号（ＳＥＴ２）Ｓ２０１となり、出力端子８４を介して、遅延制御回路１へ出力される。また、チャージポンプ５１からの出力信号Ｓ３３、あるいは、チャージポンプ５３からの信号Ｓ３５は、アップ／ダウン切替器７５によって制御される選択器７９により選択される。そして、選択された信号は、位相進み／位相遅れの検出信号（ＤＥＴ２）Ｓ２０２として、出力端子８２を介して、遅延制御回路１に対して出力される。
【００６０】
図１４は、アップ／ダウン（Ｕ／Ｄ）切替器７５の具体的な構成を示すブロック図である。この切替器７５は、上記のセット信号（ＳＥＴ１）Ｓ２１１によってスイッチの切替えを行うスイッチ部８５と、フリップ・フロップ（ＦＦ）８６を有する。後述するように、パルス幅変換回路へのセット信号Ｓ２１１は、位相比較器Ａ，Ｂのいずれかにおいて位相の一致を検出した場合に“０”となり、切替器７５は、このときにおける、パルス幅検出信号（ＤＥＴ１）Ｓ２１２の状態をＦＦ８６によって保持し、それを選択器７９への選択信号Ｓ２０３として出力する。
【００６１】
そこで、位相差検出器５６の動作を説明する。上述したように、パルス幅比較回路１０の位相比較器Ａ，Ｂによって、入力信号の位相進み、あるいは位相遅れが検出されれば、対応するチャージポンプ５１〜５４の出力信号Ｓ３３〜Ｓ３６が“１”になる。例えば、位相比較器Ａ，Ｂへの入力信号と遅延信号との間に、図４，図５に示す関係がある場合、チャージポンプの出力信号Ｓ３３〜Ｓ３６の論理状態は、“００１０”になる。そこで、この論理状態を有する信号（Ｓ３３〜Ｓ３６）が、位相差検出器５６に入力されると、パルス幅検出信号（ＤＥＴ１）Ｓ２１２は“１”、セット信号（ＳＥＴ１）Ｓ２１１と（ＳＥＴ２）Ｓ２０１は、ともに“０”になる。
【００６２】
また、入力信号と遅延信号との間に、図８，図９に示す関係がある場合、チャージポンプの出力信号Ｓ３３〜Ｓ３６の論理状態は、“１０００”になるため、信号Ｓ２１２は“０”、信号Ｓ２１１とＳ２０１は、ともに“０”になる。
【００６３】
このように、セット信号（ＳＥＴ２）Ｓ２０１が“０”であることは、位相比較器Ａ，Ｂの少なくとも一方において位相が合っている状態を意味する。また、上記のセット信号Ｓ２１１が“０”であることは、位相比較器Ａ，Ｂのいずれか一方の位相が合っていることを示している。この信号を受けて、切替器７５が選択器７９へ選択信号Ｓ２０３を出力するので、位相が合っている方の位相比較器のチャージポンプ出力が選択され、それが、位相差検出器５６より、位相進み／位相遅れ検出信号（ＤＥＴ２）Ｓ２０２として出力される。
【００６４】
また、パルス幅検出信号ＤＥＴ１（Ｓ２１２）が“１”であることは、入力信号のハイレベルにおけるパルス幅の方が、ローレベルのパルス幅よりも広く、逆に、Ｓ２１２が“０”であることは、ローレベルのパルス幅の方が、ハイレベルのパルス幅よりも広いことを示している
【００６５】
なお、入力信号と遅延信号の位相が一致する場合（図６，図７参照）には、チャージポンプの全ての出力信号Ｓ３３〜Ｓ３６が“０”になる。このとき、ＮＯＲゲート７１，７２の出力（Ｓ２１２，Ｓ２１３）は、ともに“１”になるため、Ｅｘ−ＮＯＲゲート７４の出力も“１”になる。よって、後述するパルス幅変換回路に対するセット信号（ＳＥＴ１）Ｓ２１１は、上述した位相が不一致の場合とは異なり、“１”となる。
【００６６】
本実施の形態に係るパルス幅制御回路５５は、セット信号（ＳＥＴ２）Ｓ２０１が“０”であることで、位相比較器Ａ，Ｂの少なくとも一方において位相が合っていることを判定し、位相進み／位相遅れ検出信号（ＤＥＴ２）Ｓ２０２により、遅延の制御を行う。ここでは、この信号ＤＥＴ２（Ｓ２０２）によって、入力信号と遅延信号との位相差が小さい方の位相に追随させることで、遅延制御回路１における遅延量を小さくしている。そのため、位相差検出器５６においては、位相が合っている方の位相進み／位相遅れを選択するよう動作する（０：位相進み、１：位相遅れ）。
【００６７】
なお、本実施の形態に係る遅延制御回路１は、図４，図５等から分かるように、その遅延量として、入力信号の周期の１／２周期内の遅延量を持てば、上記の位相比較ができる。
【００６８】
（３）パルス幅変換部
以下、本実施の形態におけるパルス幅の変換動作について説明する。図１５は、本実施の形態に係るパルス幅変換部９０の全体構成を示すブロック図である。同図に示すように、このパルス幅変換部９０は、パルス幅比較回路１０  （図１参照）を含むパルス幅制御部５０（図１０，図１３参照）とパルス幅変換回路９１より構成される。また、図１６は、パルス幅変換回路９１の内部構成の一例を示す回路図である。
【００６９】
図１５に示すように、パルス幅変換回路９１へは、それに対する制御信号として、パルス幅制御部５０を構成するパルス幅制御回路５５（より詳しくは、図１３に示す位相差検出器５６）から出力されたセット信号（ＳＥＴ１）Ｓ２１１とパルス幅検出信号（ＤＥＴ１）Ｓ２１２が入力される。例えば、位相比較器Ａ，Ｂのいずれか一方において位相の一致があれば、セット信号Ｓ２１１が“０”になるため、パルス幅変換回路９１は、この信号をもとに位相の一致を判定する。
【００７０】
同時に、パルス幅変換回路９１は、上述したように、ハイレベル、あるいはローレベルのパルス幅の広狭を示すＤＥＴ１（Ｓ２１２）が“０”であるか、あるいは、“１”であるかに応じて、パルス幅を制御する。以降、具体的なパルス幅の変換動作について説明する。
【００７１】
図１６に示すパルス幅変換回路９１の可変遅延回路９３は、入力端子９２から入力された信号（所定周期およびデューティ比を持つパルス信号）に対して遅延制御を行う。ここでは、カウンタ９８が、パルス幅制御回路５５より出力された制御信号（上述した信号Ｓ２１１，Ｓ２１２）を受け、その論理状態に応じた信号を可変遅延回路９３へ送ることで、可変遅延回路９３において遅延量が設定される。そして、この遅延量に応じて遅延された信号Ｓ３０１は、ＡＮＤゲート９４において、上記の入力信号と論理積がとられる。その結果、信号のハイレベルにおけるパルス幅が、上記遅延量だけ狭くなった出力信号Ｓ３０２が得られる。
【００７２】
同時に、遅延後の信号Ｓ３０１は、上記の入力信号とともにＯＲゲート９５において論理和演算される。論理和演算を行うことで、信号Ｓ３０３として、ハイレベルのパルス幅が遅延量だけ広くなった信号が得られる。
【００７３】
そこで、パルス幅変換回路９１の選択器９６は、カウンタ９８からの選択信号（ＳＥＬ）に従って、論理積後の信号Ｓ３０２、あるいは論理和後の信号Ｓ３０３のいずれかを選択して、それを出力端子９７へ送る。すなわち、パルス幅変換回路９１は、セット信号Ｓ２１１が“０”のとき、位相比較器Ａ，Ｂのいずれかにおける位相の一致を判定でき、同時に、ＤＥＴ１（Ｓ２１２）をもとに、ハイレベル／ローレベルのパルス幅の広狭を判断して、その結果をもとに選択器９６を制御する。
【００７４】
上記の遅延制御を所定時間、継続的に行い、ＳＥＴ２（Ｓ２０１）が“０”で、かつ、ＳＥＴ１（Ｓ２１１）が“１”であることが検出されれば、パルス幅変換回路９１の出力（上記の信号Ｓ１１）として、ハイレベルにおけるパルス幅とローレベルにおけるパルス幅が等しい信号が得られたことになる。換言すれば、かかる遅延制御によって、本実施の形態に係るパルス幅変換回路より、デューティ比が５０パーセントのパルス信号を得ることができる。
【００７５】
よって、パルス幅変換部９０の出力側に他の回路を接続すれば（図１５における、「パルス幅検出信号」）、その回路は、デューティ比が５０パーセントのパルス信号を受けた所定の動作が可能となる。
【００７６】
以上説明したように、本実施の形態によれば、入力信号と、それに対して遅延を施した信号を生成し、各々の信号の立ち上がりエッジ、および立ち下がりエッジを２個の位相比較器Ａ，Ｂによって比較して、一方の比較器で位相が一致した時点における他方の比較器で検出した位相差をもとに、入力されたパルス信号のハイレベルのパルス幅とローレベルのパルス幅の内、いずれのパルス幅が広いか、あるいは、両レベルのパルス幅が一致しているかを判定する。その際、入力されたパルス信号は、同一の遅延制御回路（遅延ゲート）に同一のタイミングで入力されるため、その回路素子の製造工程等に起因するプロセス変動、動作環境（例えば、供給される電源等）に左右されず、精度良く、位相比較を行うことができるとともに、かかる回路を対称的に構成しているため、ＰＭＯＳ，ＮＭＯＳといったトランジスタ特性のばらつきによる影響がなくなる。
【００７７】
特に、２個の位相比較器Ａ，Ｂの少なくとも一方において位相が合っていれば、ローレベル、およびハイレベルのパルス幅の一致／不一致を判定できるので、パルス幅検出を短時間に行うことができる。
【００７８】
また、本実施の形態によれば、入力された任意のパルス信号（所定の周期、デューティ比を持つパルス信号）と、それと同相の位置から徐々に遅延をかけた信号との位相比較を行って得た位相進み信号、および位相遅れ信号に基づいてパルス幅検出を行い、その結果をもとにパルス幅変換回路を制御して、入力パルス信号のパルス幅を変換するので、簡単な回路構成で、信号のハイレベルにおけるパルス幅とローレベルにおけるパルス幅が等しい信号（デューティ比が５０パーセントのパルス信号）を得ることができる。
【００７９】
この際、遅延制御回路は、入力信号の半周期以内の遅延量を持っていれば、位相比較ができるため、かかる位相比較が短時間でできることと相俟って、ノイズ等の影響を受けずに位相比較を行えるという効果がある。
【００８０】
なお、遅延制御回路１への遅延選択信号としての制御信号は、必ずしもセット信号（ＳＥＴ２）、位相検出信号（ＤＥＴ２）で行う必要はなく、検出信号を一方向に、カウンタ２５をアップ（ＵＰ）、またはダウン（ＤＯＷＮ）していくことにより、入力信号のデューティ比が５０パーセントであるかどうかを判定することも可能である。
【００８１】
また、図４〜図９に示す、位相比較器の入力波形は、説明の都合上、位相比較器への２入力の内、一方について、入力信号と同相の状態から徐々に遅らせた場合の波形であるとしたが、必ずしも、入力信号と同相の状態から行わなくてもよいことは、明らかである。
【００８２】
さらには、上記実施の形態の図１５に示すパルス幅変換部９０において、パルス幅変換回路９１の出力端に、楕円の点線部Ｃに何らかの回路を搭載しても、パルス幅変換制御は、基本的に信号Ｓ１１をもとにして行われるため、点線部Ｃにおける回路の有無は、パルス幅変換とは無関係である。
【００８３】
【発明の効果】
以上説明したように、本発明によれば、２つの位相制御手段と１個の遅延制御手段を備え、この遅延制御手段によって入力信号を遅延させて、一方の位相制御手段で両信号間の位相の一致を判定し、位相の一致が判定されたとき、他方の位相制御手段で、両信号間の位相差を判定して、位相比較結果を出力する。すなわち、一方の位相制御手段で入力信号の立ち上がりエッジを検出するとともに、遅延信号の立ち下がりエッジを検出し、他方の位相制御手段は、入力信号の立ち下がりエッジを検出するとともに、遅延信号の立ち上がりエッジを検出するよう動作することで、単一の遅延制御手段に同一のタイミングで入力信号を入力でき、半導体集積回路における当該手段のプロセス変動、動作環境に左右されずに、高精度の位相比較を行うことができる。
【００８４】
また、位相比較結果としての位相進み信号、および位相遅れ信号に基づいて所定の論理演算を行ってパルス幅制御信号を出力する手段を備え、このパルス幅制御信号をもとに、遅延制御手段によって遅延量を可変する構成をとるため、位相制御手段のいずれかにおいて位相差がない状態で、他方の位相制御手段における位相比較結果を検出し、出力するので、短時間にパルス幅の一致／不一致を検出できる。
【００８５】
さらには、入力信号のパルス幅を変化して出力するパルス幅変換手段を備え、かかる変換手段が、２つの位相制御手段による位相比較結果に基づくパルス幅変換信号を受けて、入力信号のパルス幅を変化するよう動作することで、任意の入力信号に対して、ハイレベルにおけるパルス幅とローレベルにおけるパルス幅が等しい（デューティ比５０パーセント）パルス信号を容易に生成することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るパルス幅比較回路の構成を示すブロック図である。
【図２】遅延制御回路の構成例を示すブロック図である。
【図３】遅延選択回路の構成を示すブロック図である。
【図４】パルス幅比較回路における第１の動作タイミング波形（その１）を示す図である。
【図５】パルス幅比較回路における第１の動作タイミング波形（その２）を示す図である。
【図６】パルス幅比較回路における第２の動作タイミング波形（その１）を示す図である。
【図７】パルス幅比較回路における第２の動作タイミング波形（その２）を示す図である。
【図８】パルス幅比較回路における第３の動作タイミング波形（その１）を示す図である。
【図９】パルス幅比較回路における第３の動作タイミング波形（その２）を示す図である。
【図１０】本発明の実施の形態に係るパルス幅制御部の構成を示すブロック図である。
【図１１】チャージポンプの構成例を示す図である。
【図１２】位相比較器Ａの出力状態（論理状態）の一例を示す図である。
【図１３】パルス幅制御回路内の位相差検出器の回路構成を示す図である。
【図１４】アップ／ダウン（Ｕ／Ｄ）切替器の具体的構成を示すブロック図である。
【図１５】実施の形態に係るパルス幅変換部の全体構成を示すブロック図である。
【図１６】パルス幅変換回路の内部構成の一例を示す回路図である。
【図１７】従来のパルス信号発生回路の構成を示す図である。
【符号の説明】
１  遅延制御回路
２，３  位相比較器
１０  パルス幅比較回路
２１ａ，２１ｂ  遅延選択回路
３１  バッファ回路
３２，７９，９６  選択器
５０  パルス幅制御部
５１〜５４  チャージポンプ
５５  パルス幅制御回路
５６  位相差検出器
６１  ＭＯＳトランジスタ（ｐ形）
６３  ＭＯＳトランジスタ（ｎ形）
６４  コンデンサ
７３  ＮＯＲゲート
７４  Ｅｘ−ＮＯＲゲート
７５  アップ／ダウン切替器
８６  フリップ・フロップ（ＦＦ）
９０  パルス幅変換部
９１  パルス幅変換回路
９３  可変遅延回路
９８  カウンタ
【図１】
0003656576.tif 000002
【図２】
0003656576.tif 000003
【図３】
0003656576.tif 000004
【図４】
0003656576.tif 000005
【図５】
0003656576.tif 000006
【図６】
0003656576.tif 000007
【図７】
0003656576.tif 000008
【図８】
0003656576.tif 000009
【図９】
0003656576.tif 000010
【図１０】
0003656576.tif 000011
【図１１】
0003656576.tif 000012
【図１２】
0003656576.tif 000013
【図１３】
0003656576.tif 000014
【図１４】
0003656576.tif 000015
【図１５】
0003656576.tif 000016
【図１６】
0003656576.tif 000017
【図１７】
0003656576.tif 000018