(57)【特許請求の範囲】
【請求項１】
基板上に形成された絶縁膜と、
前記絶縁膜上に形成され、ＢＳＴＯ〔（Ｂａ、Ｓｒ）ＴｉＯ3〕からなる常誘電膜と、
前記常誘電膜上に形成された第１電極と、
前記第１電極上に形成された強誘電体膜と、
前記強誘電体膜上に形成された第２電極とを備え、
前記常誘電膜、前記第１電極、前記強誘電体膜、及び前記第２電極のそれぞれを（１００）結晶構造を有することを特徴とする半導体メモリ装置。
【請求項２】
基板上に形成された絶縁膜上にＢＳＴＯ〔（Ｂａ、Ｓｒ）ＴｉＯ3〕からなる常誘電膜を形成する段階と、
前記常誘電膜上に第１電極を形成する段階と、
前記第１電極上に強誘電体膜を形成する段階と、
前記強誘電体膜上に第２電極を形成する段階と、
を含み、前記常誘電膜、前記第１電極、前記強誘電体膜、及び前記第２電極がそれぞれを（１００）結晶構造を有するように形成されることを特徴とする半導体メモリ装置の製造方法。
【請求項３】
ゲート電極、ソース／ドレインとして用いる不純物領域を有するトランジスタが形成された半導体基板上に第１絶縁膜を形成する段階と、
第１絶縁膜の所定領域上にＢＳＴＯ〔（Ｂａ、Ｓｒ）ＴｉＯ3〕からなる常誘電膜、第１電極、強誘電体膜、及び第２電極をそれぞれを（１００）結晶構造を有するように順次形成する段階と、
第２電極を含む前記第１絶縁膜上に第２絶縁膜を形成する段階と、
第１、第２絶縁膜を選択的にエッチングして前記不純物領域及び前記第２電極を露出させる段階と、
露出された不純物領域と前記第２電極とが電気的に連結されるように導電層を形成する段階と、を備えることを特徴とする半導体メモリ装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置及びその製造方法に関し、特に強誘電体平板キャパシタの下層電極の接着性を向上させ、電極として用いる白金と白金下部の接着層との相互拡散の問題を防止するのに適した半導体メモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】
一般に、半導体装置のキャパシタは、素子の集積度が増加するにつれてその面積が小さくなり、これによりキャパシタンスが減少する。それを補償するため従来は誘電膜の厚さを減少させてきた。しかしながら、誘電膜の厚さを減少させるとトンネリングによるリーク電流が増加し、そのためキャパシタとしての信頼性が低下するという問題が生じる。
【０００３】
このような誘電膜の極薄化を回避するための方法としては、蓄積電極の表面積を増加させるために電極の構造を立体的な複雑な形状にしてキャパシタの有効面積を増加させる方法を幅広く用いている。そして、これと共に、キャパシタの誘電膜として誘電率の高い窒化膜／酸化膜の積層構造又は酸化膜／窒化膜／酸化膜の積層構造を用いて薄膜化の傾向に合わせている。しかしながら、かかる方法は基板上にひどい段差を発生させてフォトリソグラフィ工程を難しくし、工程単価が上昇する等の問題があるため、２５６ＭＢＤＲＡＭ級以上の高集積装置では使用し難いと予測している。これにより、キャパシタのキャパシタンスを画期的に向上させ、かつ表面形状の複雑さを減少させる方法として、高誘電率の物質をキャパシタの誘電膜として使用する方法が提示され、これに対する研究が盛んに行われている。
【０００４】
キャパシタ用の高誘電率物質として最も多く研究されている物質はＴａ2Ｏ5であり、この物質は薄膜化、特性改善、及び集積化等に大きな成果がある。しかし、実質的な誘電率は余り高くないため、ますます高集積化する傾向を考慮するときに、その使用範囲が広くないと予測される。最近では、強誘電体に対する関心が高まっており、特に半導体装置に使用される誘電膜として集中的な研究の対象となっている。この類の強誘電体物質にはＢＴＯ（ＢａＴｉＯ3 ）、ＰＺＴ［Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3 ］、ＢＴＯ(ＢａＴｉＯ3）及びＰＬＺＴ［（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ3 ］等がある。しかし、この種の物質はシリコン又はポリシリコン等と反応し易く、これら物質を用いてキャパシタ誘電膜を形成すると、ストレージノードの材料としてのポリシリコンと反応してストレージノードと強誘電体物質との界面にシリコン酸化膜が形成されるため、半導体メモリ装置（キャパシタ）の実質的な誘電率が低下する。そのため、電極の材料及び構造を変えることで上述した問題点（誘電率の低下）を解決する多くの研究が進められている。
【０００５】
以下、従来の半導体メモリ装置を添付図面に基づき説明する。
図１は従来の１つの半導体メモリ装置の製造工程を示す断面図である。
まず、図１ａに示すように、ｐ型ウェル２が形成された半導体基板１上に通常の工程を用いて活性領域と隔離領域とを分けるフィールド酸化膜３を形成する。
図１ｂに示すように、活性領域と決められた半導体基板１上の所定領域にゲート電極４を形成した後、ゲート電極４の両側のｐ型ウェル２にソース／ドレインとして用いるｎ型高濃度不純物領域５を形成する。未説明符号の６はゲート電極４を保護又は絶縁させる側壁スペーサである。
【０００６】
図１ｃに示すように、ゲート電極４を含む半導体基板１の全面に第１酸化膜７を形成し、第１酸化膜７のフィールド酸化膜３の位置の上側にＴｉ層８、下層電極９を順次に形成する。この下層電極９はキャパシタの第１電極であって白金Ｐｔを用いて形成する。Ｔｉ層８は下層電極９と第１酸化膜７との接着性を向上させるための層である。これはＴｉでなくＴａを用いて形成してもよい。すなわち、下層電極９として用いる白金電極は酸化膜との接着性が悪いため、その界面にＴｉ層８又はＴａ層等の接着層を形成して接着性を向上させている。
【０００７】
図１ｄに示すように、下層電極９上に強誘電体膜１０を形成した後、その上に上層電極１１を形成して強誘電体による平板なキャパシタを完成する。その後、上層電極１１を含む第１酸化膜７上に第２酸化膜１２を形成する。強誘電体膜１０としてはＢＳＴ［（Ｂａ、Ｓｒ）ＴｉＯ3］を使用し、上層電極１１は下層電極９と同様に白金を用いて形成する。
図１ｅに示すように、上層電極１１と高濃度不純物領域５とのコンタクトのために、第２酸化膜１２上に感光膜ＰＲを塗布した後、露光及び現像工程で上層電極１１及び高濃度不純物領域５上層の感光膜ＰＲをパターニングする。次いで、パターニングされた感光膜ＰＲをマスクとして用いてエッチング工程で上層電極１１の上の第２酸化膜１２を選択的に除去し、高濃度不純物領域５の上の第２、第１酸化膜１２、７を選択的に除去して、上層電極１１の上面及び高濃度不純物領域５の上面を露出させる。
【０００８】
図１ｆに示すように、感光膜ＰＲを除去した後、第２酸化膜１２及び高濃度不純物領域５の表面を含む上層電極１１の表面にバリヤメタル層１３を形成した後、バリヤメタル層１３上にアルミニウム層１４を形成する。その後、ゲート電極４と同じ位置に形成されるバリヤメタル層１３及びアルミニウム層１４を選択的にパターニング（フォトリソグラフィ工程＋エッチング工程）する。このとき、バリヤメタル層１３は、アルミニウム層１４と半導体基板１との直接接触により発生する抵抗を減少させるためのものである。
【０００９】
図２ａは従来のＭＦＭＩＳ(Metal Ferroelectric Metal Insulator Semiconductor）キャパシタ型のＦＥＴの回路図、図２ｂは図２ａのＭＦＭＩＳキャパシタ型のＦＥＴの模型図、図２ｃは図２ｂから発展させた他のＭＦＭＩＳＦＥＴの断面図である。
従来のＭＦＭＩＳキャパシタ型のＦＥＴは、ＭＯＳＦＥＴと強誘電体キャパシタとの結合を示すものであり、半導体基板２０内の所定領域にソース／ドレイン領域として用いる高濃度不純物領域２１が形成され、その高濃度不純物領域２１間のチャネル領域２２上に常誘電膜のゲート酸化膜２３が形成され、ゲート酸化膜２３上に下層電極２４が形成され、下層電極２４上に強誘電体膜２５が形成され、強誘電体膜２５上に上層電極２６が形成された構造を有する。そして、図示してないが、上層電極２６はワードラインであるゲート電極とコンタクトされている。
【００１０】
かかる構造を有する従来の他の半導体メモリ装置は、図２ａで説明したようにゲート電極（図示せず）とキャパシタとが積み重ねられたスタック構造に形成されている。この構造の場合、ゲート酸化膜（常誘電膜）２３と強誘電体膜２５間のキャパシタンスの差が大きいため、強誘電体膜２５の分極反転のためには動作電圧が高くならなければならないという短所がある。すなわち、強誘電体は強く一方向に電圧を印加するとき結晶自体が分極する性質を利用するもので、このような分極する現象は印加電圧をなくした後にも残っている。
【００１１】
図３は従来の他の半導体メモリ装置の製造工程を示す断面図である。
まず、図３ａに示すように、半導体基板３０上に酸化膜３１を形成した後、酸化膜３１を選択的にパターニング（フォトリソグラフィ工程＋エッチング工程）して、半導体基板３０の表面が露出されるようにコンタクトホール３２を形成する。この際、図示してないが、コンタクトホール３２を介して露出される半導体基板３０にはソース（又はドレイン）領域として用いる不純物領域が形成されている。
【００１２】
図３ｂに示すように、コンタクトホール３２内にポリシリコン層を用いてポリシリコンプラグ３３を形成した後、コンタクトホール３２内のポリシリコンプラグ３３上にチタンプラグ３４を形成する。次いで、チタンプラグ３４を含む酸化膜３１の全面にＴｉＮ層３５を形成した後、キャパシタ領域にのみ残るようにＴｉＮ層３５をパターニング（フォトリソグラフィ工程＋エッチング工程）する。このとき、キャパシタ領域はコンタクトホールだけでなく酸化膜３１の表面のコンタクトホール３２の周辺部をも含めた箇所。ＴｉＮ層３５はポリシリコンプラグ３３のシリコン拡散を防止するためのバリヤメタル層である。上記したようなシリコン拡散は、後続工程で形成する下層電極の上層部に薄い酸化膜を形成させ、下層電極の固有抵抗を増加させ、且つ強誘電体膜の特性を減少させる。このため、これを防止するべく、ポリシリコンプラグ３３及びチタンプラグ３４を形成した後、下層電極を形成するに先立ってＴｉＮ層３５等のバリヤメタル層をチタンプラグ３４上に形成する。
【００１３】
図３ｃに示すように、ＴｉＮ層３５を含む酸化膜３１上に白金Ｐｔを形成した後、ＴｉＮ層３５上にのみ残るように選択的にパターニングして下層電極３６を形成する。
図３ｄに示すように、下層電極３６の表面及び酸化膜３１上に強誘電体膜３７を形成した後、強誘電体膜３７の全面に白金を用いて上層電極３８を形成して、ポリシリコンプラグを用いたスタックキャパシタを完成する。強誘電体膜３７はＢＳＴ［（Ｂａ、Ｓｒ）ＴｉＯ3］を用いて形成する。
【００１４】
以上のような従来の半導体メモリ装置においては、２０００程度の誘電率のＢＳＴ等の強誘電体膜をリーク電流の発生の少ない白金電極と一緒に使用することでＤＲＡＭ半導体メモリ装置で優れた特性を示している。
【００１５】
【発明が解決しようとする課題】
従来の半導体メモリ装置及びその製造方法においては、下層電極として用いる白金と、白金の下部の酸化膜との接着性を向上させるためその界面にＴｉやＴａ等の物質を形成する。これにより、接着性は向上したが、次のような問題点が発生した。
（１）バリヤメタル層を形成するＴｉ又はＴａが６００℃以上の熱工程時で下層電極（白金）の結晶粒界を介して拡散して下層電極の上側面にＴｉＯ2 が形成され、強誘電体膜のＯ2 がＴｉからなるバリヤメタル層と下層電極との間へ白金電極の結晶粒界を介して拡散して、下層電極とバリヤメタルとの間にＴｉＯ2 が形成される等、相互拡散が発生する。このため、ついには白金電極及びバリヤメタルの固有抵抗が増加したり強誘電特性が低下するなど、半導体メモリ装置としての信頼度が低下する。
（２）強誘電体膜の堆積工程等の強酸化雰囲気では、白金電極の下のバリヤメタル層が酸化されて体積の膨張が起こり、その時の界面ストレスによって白金電極が剥けるピールオフが発生することがある。これもやはり半導体メモリ装置の信頼度を低下させる。
【００１６】
【発明が解決しようとする課題】
本発明は上記の従来の半導体メモリ装置及びその製造方法の問題点を解決するためになされたものであり、その目的は、ストレージノードとして用いる第１電極の下に第１電極と格子整合の関係にある常誘電膜を形成して、強誘電体平板キャパシタの接着性を向上させ、且つ電極として用いる白金と白金下部の接着層との相互拡散の問題を防止して信頼度を向上させる半導体メモリ装置及びその製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
上記目的を達成するための本発明の半導体メモリ装置は、基板上に形成された絶縁膜と、絶縁膜上に形成された常誘電膜と、常誘電膜上に形成された第１電極と、第１電極上に形成された強誘電体膜と、強誘電体膜上に形成された第２電極とを備える。
更に、上記目的を達成するための本発明の半導体メモリ装置の製造方法は、基板上に形成された絶縁膜上に常誘電膜を形成する段階と、常誘電膜上に第１電極を形成する段階と、第１電極上に強誘電体膜を形成する段階と、強誘電体膜上に第２電極を形成する段階とを備える。
【００１８】
【発明の実施の形態】
以下、本発明の半導体メモリ装置及びその製造方法を添付図面に基づき説明する。
図４は本発明の半導体メモリ装置の断面構造図である。
本発明の半導体メモリ装置は、図４に示すように、基板４０上に形成された絶縁膜４１と、絶縁膜４１上に形成された常誘電膜４２と、常誘電膜４２上に形成された第１電極４３と、第１電極４３上に形成された強誘電体膜４４と、強誘電体膜４４上に形成された第２電極４５とから構成される。
【００１９】
絶縁膜４１は非晶質絶縁膜で形成し、好ましくは酸化膜及び窒化物のうち何れか１つ又は２つを含む物質で形成する。第１及び第２電極４３、４５は白金或いはイリジウムＩｒのうち何れか１つで形成する。第１、第２電極４３、４５を白金或いはイリジウムＩｒで形成する理由は、リーク電流の発生を最もよく抑制する物質として知られているためである。そして、常誘電膜４２は白金或いはイリジウムＩｒと格子整合の関係にある物質で形成し、好ましくはＳＴＯ（ＳｒＴｉＯ3）、ＢＳＴＯ［（Ｂａ、Ｓｒ）ＴｉＯ3］のうち何れか１つで形成する。この際、上記のような格子整合の関係にある物質を順次に形成する場合の特徴中の１つは、格子整合関係により相互間の接着性に優れるという点である。このような格子整合の関係についてはあとで詳しく説明する。そして、強誘電体膜４４はＰＺＴ［Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3 ］、ＰＬＺＴ［（Ｐｂ、Ｌｉ）（Ｚｒ、Ｔｉ）Ｏ3］、ＢＴＯ(ＢａＴｉＯ3）、及びＢＳＴ［（Ｂａ、Ｓｒ）ＴｉＯ3］等の強誘電物質のうち何れか１つで形成する。
【００２０】
このとき、常誘電膜４２の形成時に使用する物質中の１つのＢＳＴＯと、強誘電体膜４４の形成時に使用する物質中の１つのＢＳＴは同一の化合物である。すなわち、ＢＳＴＯ又はＢＳＴはその組成に基づいて常誘電膜又は強誘電体膜として作用するものである。強誘電体膜か常誘電膜かは（Ｂａ、Ｓｒ）ＴｉＯ3 の化合物のＢＳＴの組成にて決定され、特にバリウムＢａ、ストロンチウムＳｒの組成で影響を受ける。すなわち、バリウムとストロンチウムの組成を１とする際、常温基準でバリウムの組成を０．７以上とする場合には強誘電体として、その組成を０．５以下とする場合には常誘電体として用いる。本発明では、説明の便宜上、常誘電膜４２として用いる際にはＢＳＴＯと表記し、強誘電体４４として用いる際にはＢＳＴと表記する。
【００２１】
参考に、図４に示すように、本発明で用いる常誘電膜４２は、常誘電体としての性質を利用するためのものでなく、白金又はイリジウムと格子整合の関係にある物質である。すなわち、常誘電膜４２の下部物質が非晶質絶縁膜なので、キャパシタで使用するような誘電体性質とは関係ない。
【００２２】
以下、上記の半導体メモリ装置の製造方法を添付図面（図５、特に図５ｃ〜図５ｄ）に基づき説明する。
図５は本発明の半導体メモリ装置の実施形態の製造工程を示す断面図である。
まず、図５ａに示すように、ウェル５１の形成された半導体基板５０上に通常の工程でフィールド酸化膜５２を形成して活性領域と隔離領域とを分ける。
図５ｂに示すように、活性領域の所定領域にゲート電極５３を形成した後、ゲート電極５３の両側のウェルにソース／ドレインとして用いる高濃度不純物領域５４を形成する。未説明符号の５５はゲート電極５３を絶縁又保護するためのゲート電極絶縁膜であって側壁スペーサである。
【００２３】
図５ｃに示すように、ゲート電極５３を含む半導体基板５０の全面に第１絶縁膜５６を形成し、その第１絶縁膜５６のフィールド酸化膜５２の上に位置する箇所に常誘電膜５７、キャパシタの第１電極５８を順次に形成する。第１絶縁膜５６は酸化物及び窒化膜のうち何れか１つ又は２つ共を含む物質で形成し、第１電極５８は白金Ｐｔ及びイリジウムＩｒのうち何れか１つで形成する。常誘電膜５７は第１電極５８と第１絶縁膜５６との接着性を向上させるための層で、ＢＳＴＯ［（Ｂａ、Ｓｒ）ＴｉＯ3］、ＳＴＯ（ＳｒＴｉＯ3）等の常誘電体物質を用いて形成する。第１電極５８と第１絶縁膜５６との接着性を向上させるために常誘電膜５７のＳＴＯ又はＢＳＴＯを形成する理由は、白金Ｐｔとの格子整合の特性に優れ、第１電極５８と第１絶縁膜５６との接着性を向上させることができるからである。
【００２４】
ここで、格子整合の特性について簡略に説明する。
格子とは結晶を作っている原子の規則的な配列を意味する。一般に、固体は単結晶、多結晶等の結晶体、非晶質の３つに分けられる。その結晶における原子の周期的な配列を格子という。この結晶構造は結晶の機械的な性質だけでなく電気的な性質も決定する。なぜならば、電子装置の場合、周期的な結晶格子の性質が、電導過程にかかわる電子の取る許容されたエネルギーを決定するからである。
このような結晶を述べるにあたって、格子内での面又は方向を表示した方がよい。かかる格子内での一般的な表示方法には、格子内の平面の位置又はベクトルの方向を示す３つの整数からなるシステム（ミラー指数）が使われている。すなわち、立方結晶構造における面は３次元的な構造の６面であるが、１格子にある多数の平面は等価的であり、且つ格子の方向はベクトルと関わりがあるから、３つの整数で表示する。
【００２５】
この３つの整数は格子のベクトル方向のｘ、ｙ、ｚで示し、一般的な結晶構造における結晶方向の表示方法は（１００）又は（１１１）等のように表示する。この際、（１００）は６つの立方面が垂直又は水平方向に等価的に表れ、（１１１）の場合には、ｘ、ｙ、ｚにて表示する格子のベクトル方向が、基準点（０）の設定後に基準点（０）から表示する場合に対角線の三角形状に表れる。
【００２６】
そして、上記のような（１００）又は（１１１）等の測定法は、試料をＸ線にて（ＸＲＤ： X-Ray Diffraction）測定して特定の角度（例えば、Ｙ軸のＸ線の強さが高く現れる際（試料の結晶方向によりＸ線が回折する際）のＸ軸の２θ（角度））、面間距離を測定することにより、試料の結晶方向を測定することができる。
【００２７】
図５ｄに示すように、第１電極５８上に強誘電膜５９を形成した後、強誘電体膜５９上にキャパシタの第２電極６０を形成して、強誘電体の平板なキャパシタを完成する。この後、第２電極６０を含む第１絶縁膜５６上に第２絶縁膜６１を形成する。強誘電体膜５９はＢＳＴ［（Ｂａ、Ｓｒ）ＴｉＯ3 ］、ＰＺＴ［Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3］、ＰＬＺＴ［（Ｐｂ、Ｌｉ）（Ｚｒ、Ｔｉ）Ｏ3］、及びＢＴＯ(ＢａＴｉＯ3）等の強誘電物質のうち何れか１つで形成し、第２電極６０は第１電極５８と同様に白金Ｐｔ又はイリジウムＩｒを用いて形成する。そして、第２絶縁膜６１は酸化膜及び窒化膜のうち何れか１つで形成する。
【００２８】
図５ｅに示すように、第２電極６０と高濃度不純物領域５４とのコンタクトのために、第２絶縁膜６１上に感光膜ＰＲを塗布した後、露光及び現像工程で第２電極６０及び高濃度不純物領域５４の上側の感光膜ＰＲをパターニングする。次いで、パターニングされた感光膜ＰＲをマスクとして用いてエッチング工程で第２電極６０上側の第２絶縁膜６１を選択的に除去し、高濃度不純物領域５４の上側の第２、第１絶縁膜６１、５６を選択的に除去して第２電極６０の上面及び高濃度不純物領域５４の上面を露出させる。
【００２９】
図５ｆに示すように、感光膜ＰＲを除去した後、第２絶縁膜６１及び高濃度不純物領域５４の表面を含む第２電極６０の表面にバリヤメタル層６２を形成した後、バリヤメタル層６２上に導電層６３を形成する。この後、ゲート電極５３の上層領域のバリヤメタル層６２と導電層６３を選択的にパターニング（フォトリソグラフィー工程＋エッチング工程）して分離させる。このとき、導電層６３はアルミニウム及びタングステンのうち何れか１つを用いて形成する。バリヤメタル層６２はアルミニウムで形成する導電層のコンタクト抵抗を低くするためのものである。
【００３０】
図６はシリコン酸化膜ＳｉＯ2 の上に白金Ｐｔ電極を形成する場合の格子整合を測定した結果を示すＸＲＤダイヤグラムである。
すなわち、シリコン酸化膜ＳｉＯ2 上の白金をＸ線を用いて測定した結果を見ると、ダイヤグラムに示すように白金は（１１１）優先面（番号▲２▼）を示している。すなわち、上記したように、キャパシタの下層電極の材料としてリーク電流特性の小さな白金Ｐｔを用いる場合、リーク電流に対する特性は向上するものの、シリコン酸化膜ＳｉＯ2 と白金電極との接着性は弱い。このように弱い接着性を向上させるため、従来には白金電極とシリコン酸化膜ＳｉＯ2 との界面にＴｉ又はＴａ等の物質を形成したが、従来の問題点に記載したようにＴｉが拡散して強誘電体膜の酸素原子と結合する問題が生じたり、酸化して固有抵抗が増加する問題が生じる。
【００３１】
図６のＸＲＤダイヤグラムをその数値と比較して説明する。
まず、図６のＸ軸（横軸）を見ると、シリコン酸化膜ＳｉＯ2 上に白金Ｐｔを形成した後、白金の結晶方向を測定するためにＸ線を露光した結果、白金の結晶方向が２θ（角度）の３９．７５゜（番号▲２▼）のところでＸ線が回折し、その結晶の面間距離は約２．２６５Åを示し、白金の結晶の面が（１１１）面であることが判る。前述したように、格子は結晶を作っている原子の規則的な配列であるため、白金の結晶を測定して格子の面状態を測定することができる。
ここで、Ｉ／ＩＯは最大のＸ線の強さ（例えば、番号▲２▼）を基準として各番号の物質のＸ線の強さを割った値である。
【００３２】
図７はシリコン酸化膜ＳｉＯ2 の上層に常誘電膜のＢＳＴＯを形成する場合の測定結果を見ると、ダイヤグラムに示すように（１００）優先面を示す。すなわち、Ｘ線の強さが（１００）面、（２００）面（番号▲１▼、▲３▼）のように一定の回折を示すことが判る。
図７のダイヤグラムをその数値と比較して説明する。
まず、Ｘ軸を見ると、シリコン酸化膜ＳｉＯ2 上に常誘電膜のＢＳＴＯ［Ｂａ、Ｓｒ）ＴｉＯ3］を形成した後、ＢＳＴＯの結晶方向を測定するためにＸ線を露光した結果、ＢＳＴＯの結晶が２θ（角度）の約２２．２７゜（番号▲１▼）、４５．４５゜（番号▲３▼）のところでＸ線の光強度が強く回折し、その結晶の面間距離が約３．９８７Å（番号▲１▼）、１．９０３Å（番号▲３▼）を示し、ＢＳＴＯの結晶が（１００）面であることが判る。
【００３３】
図８はシリコン酸化膜ＳｉＯ2 の上層に常誘電膜のＢＳＴＯを形成し、ＢＳＴＯ上に白金Ｐｔを形成する場合のＸＲＤダイヤグラムである。
図７に示すようなシリコン酸化膜ＳｉＯ2 とＢＳＴＯとの格子整合は（１００）優先を示している。このような結果からＢＳＴＯに白金電極Ｐｔを形成した後、ＸＲＤ測定した結果は、ダイヤグラムに示す通りである。すなわち、常誘電膜のＢＳＴＯの上層に白金を形成する場合、白金の格子整合が（１１１）優先と（２００）優先が示される。その強さを比較してみると、（１１１）優先の強さ（番号▲４▼）が（２００）優先方位（図面▲７▼）の強さに比べてはるかに弱いことが判る。すなわち、ＢＳＴＯの上層に形成された白金の大部分が（２００）優先結晶面を示しているということである。又、かかる現象により、シリコン酸化膜上からＢＳＴＯが６００℃以上でも容易に安定した（１００）結晶面に成長するのが判る。又、上記のようなＢＳＴ（１００）とＰｔ（１００）の安定的な格子整合により接着性が向上することにより、白金を高温処理する場合に発生するヒロックを最大限に抑制することができる。
【００３４】
図８のダイヤグラムをその数値と比較して説明する。
まず、Ｘ軸を見ると、シリコン酸化膜ＳｉＯ2 上に常誘電膜のＢＳＴＯ［Ｂａ、Ｓｒ）ＴｉＯ3 ］を形成した後、ＢＳＴＯ上に下層電極の白金を形成し、白金の結晶方向を測定するためにＸ線を露光した結果、白金の結晶が２θ（角度）の約４０．０１゜（番号▲４▼）、４６．５９゜（番号▲７▼）のところでＸ線が回折し、その結晶の面間距離が約２．２５Å、１．９４Åを示し、白金の結晶が（１００）面優先であることが判る。
【００３５】
図９はシリコン酸化膜ＳｉＯ2 の上に常誘電膜のＢＳＴＯを形成し、ＢＳＴＯ上に第１電極として用いる白金Ｐｔを形成した後、白金上に強誘電体膜を形成した後の格子整合を測定した結果を示すＸＲＤダイヤグラムである。
図９は本発明の半導体メモリ装置の最終的な格子整合を示す図であり、図８に示すようなＸＲＤを用いたシリコン酸化膜ＳｉＯ2 上のＢＳＴＯ（１００）結晶面と白金Ｐｔ（１００）結晶面の格子整合は安定していることを確認した。このような結果を有し、白金電極Ｐｔ（１００）結晶面上に強誘電体膜として用いるＢＳＴ［（Ｂａ、Ｓｒ）ＴｉＯ3 ］を形成した後、Ｘ線を用いて測定した結果を見ると、ダイヤグラムに示すように、白金の結晶面は（１１１）結晶面（番号▲３▼）、（２００）結晶面（番号▲５▼）でＸ線の回折を示し、その強さは安定した（２００）結晶面の強さが（１１１）結晶面の強さよりも強いことが判る。そして、白金上層のＢＳＴの結晶面が（１００）（番号▲１▼）を示すのが判る。この際、ＢＳＴ、ＰＺＴ等の強誘電体は、（１００）、（００１）面の時に飽和分極量が最も大きく、又１８０゜ドメインスイッチングにより疲労に最も安定したものと知られている。すなわち、データの書き直し等に有利である。
【００３６】
図９のダイヤグラムをその数値と比較して説明する。
まず、Ｘ軸を見ると、シリコン酸化膜ＳｉＯ2 上に常誘電膜のＢＳＴＯを形成した後、ＢＳＴＯ上にキャパシタの第１電極の白金を形成し、白金上に強誘電膜を形成した後、結晶方向を測定するためにＸ線を露光した結果、白金電極の結晶方向が２θ（角度）の３９．９２゜、４６．５３゜のところでＸ線が回折し、その結晶の面間距離が約２．２５Å、１．９４Åを示し、白金の結晶面が（１１１）及び（２００）面を示す。そして、その強さは、（１１１）面を示す場合には４０６４（番号▲３▼）であり、（２００）結晶面を示す場合には４９８４（番号▲５▼）であることが判る。すなわち、白金電極の面方位が安定した（２００）結晶面を示す場合が更に多い。そして、白金上層のＢＳＴの結晶面が（１００）結晶面（番号▲１▼）を示すため、白金の上層にＢＳＴを形成しても安定した格子整合とすることができる。
【００３７】
上述したような本発明は、シリコン酸化膜（ＳｉＯ2 ）５６の上層に常誘電膜（ＢＳＴＯ、ＳＴＯ）を形成する時だけでなく、シリコン窒化膜ＳｉＮ4 上に常誘電膜を形成する時にも同様な効果を得る。更に、キャパシタの電極として白金でなくイリジウムＩｒを用いても同じ結果を得られる。又、上記したような強誘電体膜としてＢＳＴでなくＰＺＴ、ＰＬＺＴ、及びＢＴＯ層を用いても同様である。
【００３８】
【発明の効果】
本発明の半導体メモリ装置及びその製造方法においては、以下のような効果がある。
請求項１の発明によれば、絶縁膜と第１電極との間に常誘電膜を形成して接着性を向上させるため、圧縮ストレスの減少によって電極のヒロックを防止して信頼度高い半導体メモリ装置を提供することができる。
請求項２の発明によれば、常誘電膜と第１電極との格子整合にて接着性を向上させることができる。
請求項３の発明によれば、ＳＴＯ（ＳｒＴｉＯ3）、ＢＳＴＯ［（Ｂａ、Ｓｒ）ＴｉＯ3］が、酸化膜及び窒化膜上の結晶方位が（１００）面優先方位を有して成長されるため、その上に形成される電極も最も大きさ飽和分極量且つ疲労に最も安定した（１００）面優先方位を有して形成される。
請求項４の発明によれば、Ｔｉ又はＴａにより発生する相互拡散の問題を、常誘電膜を用いた接着物質を形成することで解決することができるため、強誘電体膜を用いた半導体メモリ装置の特性を最大限に発揮することができ、圧縮ストレスの減少で電極のヒロック(hillock)を防止して信頼度高い半導体メモリ装置を提供することができる。
【００３９】
請求項５の発明によれば、常誘電膜、第１電極、強誘電体膜、及び第２電極の結晶方向が（１００）面方位又は（２００）面方位を有するようにして、接着性の向上により圧縮ストレスが減少し、且つ１８０゜ドメインスイッチングにより疲労に最も安定した強誘電体膜を有する半導体メモリ装置を提供することができる。
請求項６の発明によれば、一般的なＤＲＡＭ及びＳＲＡＭ等のメモリ素子において本発明のキャパシタを採用して相互拡散の問題を解決し、接着性に優れ、ヒロックの発生を防止して信頼度高い半導体メモリ素子を提供することができる。
【図面の簡単な説明】
【図１】従来の一例の半導体メモリ装置の製造工程を示す断面図。
【図２】ａは従来のＭＦＭＩＳキャパシタ型のＦＥＴの回路図、ｂはａのＭＦＭＩＳキャパシタ型のＦＥＴの模型図、ｃはｂから発展された他のＭＦＭＩＳＦＥＴの断面図。
【図３】  従来の他例の半導体メモリ装置の製造工程を示す断面図。
【図４】本発明の半導体メモリ装置の断面構造図。
【図５】本発明の半導体メモリ装置の実施形態の製造工程を示す断面図。
【図６】シリコン酸化膜ＳｉＯ2の上層に白金Ｐｔ電極を形成する場合のＸＲＤ(X-Ray Diffraction)ダイヤグラム。
【図７】シリコン酸化膜ＳｉＯ2の上層に常誘電体(Paraelectric)のＢＳＴＯを形成する場合のＸＲＤ(X-Ray Diffraction)ダイヤグラム。
【図８】シリコン酸化膜ＳｉＯ2の上層に常誘電体(paraelectric)のＢＳＴＯを形成し、ＢＳＴＯ上に白金Ｐｔを形成する場合の格子整合を測定した結果を示すＸＲＤ(X-Ray Diffraction)ダイヤグラム。
【図９】シリコン酸化膜ＳｉＯ2の上層に常誘電体のＢＳＴＯを形成し、ＢＳＴＯ上にキャパシタの第１電極として用いる白金Ｐｔを形成した後、前記白金上に強誘電体膜を形成しいた後の格子整合を測定した結果を示すＸＲＤ(X-Ray Diffraction)ダイヤグラム。
【符号の説明】
４０、５０    半導体基板
４１    絶縁膜
４２、５７    常誘電膜
４３、５８    第１電極
４４、５９    強誘電体膜
４５、６０    第２電極
５１    ウェル
５２    フィールド酸化膜
５３    ゲート電極
５４    高濃度不純物領域
５５    側壁スペーサ
５６    第１絶縁膜
６１    第２絶縁膜
６２    バリヤメタル層
６３    導電層
【図１】
0003662136.tif 000002
【図２】
0003662136.tif 000003
【図３】
0003662136.tif 000004
【図４】
0003662136.tif 000005
【図５】
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【図６】
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【図７】
0003662136.tif 000008
【図８】
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【図９】
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