(57)【特許請求の範囲】
【請求項１】
期待値(11)をクロック(12)でサンプリングする第１のフリップ・フロップ(1A)と、
クロック(12)でリタイミング制御する第１のリタイミング制御回路(1B)と、
第１のフリップ・フロップ(1A)の出力を入力とし、第１のリタイミング制御回路(1B)の出力でリタイミング制御される第１の複数のフリップ・フロップ(2A)〜(2D)と、
比較判定データ(13)を第１のストローブ(14)と第２のストローブ(N4)でサンプリングする第２のフリップ・フロップ(3A)と、
第１のストローブ(14)と第２のストローブ(N4)を計数するストローブ・カウンタ(3C)と、
ストローブ・カウンタ(3C)の出力を入力とし、期待値の選択を制御する期待値選択制御回路(6) と、
第１の複数のフリップ・フロップ(2A)〜(2D)と期待値選択制御回路(6) の出力を入力とし、期待値を選択する期待値選択回路(7) と、
第１のストローブ(14)と第２のストローブ(N4)でリタイミング制御する第２のリタイミング制御回路(3B)と、
第２のフリップ・フロップ(3A)と期待値選択回路(7) の出力を入力とし、第２のリタイミング制御回路(3B)の出力でリタイミング制御される第３のフリップ・フロップ(4) と、
第３のフリップ・フロップ(4) の出力を入力とする判定回路(5) と、を備えることを特徴とするＩＣテスタの判定回路。
【請求項２】
期待値(11)をクロック(12)でサンプリングする第１のフリップ・フロップ(1A)と、
クロック(12)で制御する書込制御回路(1C)と、
第１のストローブ(14)と第２のストローブ(N4)を計数するストローブ・カウンタ(3C)と、
第１のフリップ・フロップ(1A)の出力を入力とし、書込制御回路(1C)とストローブ・カウンタ(3C)で制御されるＦＩＦＯメモリ(8) と、
比較判定データ(13)を第１のストローブ(14)と第２のストローブ(N4)でサンプリングする第２のフリップ・フロップ(3A)と、第１のストローブ(14)と第２のストローブ(N4)を計数するストローブカウンタ(3C)と、第１のストローブ(14)と第２のストローブ(N4)でリタイミング制御する第１のリタイミング制御回路(3B)と、
第２のフリップ・フロップ(3A)とＦＩＦＯメモリ(8) の出力を入力とし、第１のリタイミング制御回路(3B)の出力でリタイミング制御される第３のフリップ・フロップ(4) と、
第３のフリップ・フロップ(4) の出力を入力とする判定回路(5) と、を備えることを特徴とするＩＣテスタの判定回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＩＣテスタにおいて、設定ストローブ数によりストローブの設定可能範囲に制限を加えることなく、テスト・ピリオドを越えるストローブの設定を可能とするＩＣテスタの判定回路に関する。
【０００２】
【従来の技術】
図９は従来のＩＣテスタの判定回路の構成を示すブロック図である。この図９を参照して従来のＩＣテスタの判定回路について説明する。
【０００３】
図９において、フリップ・フロップ（以下、ＦＦという。）１Ａのクロック入力端Ｃにクロック１２が入力されることにより、このクロック１２で期待値１１がＦＦ１Ａの入力端Ｄに入力されて、ＦＦ１Ａでサンプリングされるようになっている。
【０００４】
また、クロック１２はリタイミング制御回路１Ｂにも入力されるようになっている。このリタイミング制御回路１Ｂにクロック１２が入力されることにより、出力を複数のＦＦ２Ａ〜２Ｄの各クロック入力端Ｃに送出してＦＦ２Ａ〜２Ｄをリタイミング制御して、ＦＦ２Ａ〜２Ｄの各入力端ＤにＦＦ１Ａの出力が入力されるようになっている。ＦＦ２Ａ〜２Ｄの各出力は後述するリタイミング制御回路３Ｂのリタイミング制御により判定回路５Ａ〜５Ｄに入力されるようになっている。
【０００５】
また、ＦＦ３Ａは比較判定データ１３を入力端Ｄに入力し、クロック入力端Ｃにストローブ１４を入力し、このストローブ１４により比較判定データ１３をサンプリングするようになっている。
【０００６】
さらに、リタイミング制御回路３Ｂはストローブ１４でリタイミング制御し、出力をＦＦ４Ａ〜４Ｄの各クロック入力端Ｃに送出するようにしており、このリタイミング制御回路３Ｂの出力によりＦＦ４Ａ〜４Ｄがリタイミング制御され、ＦＦ３Ａからのサンプリングされた比較判定データ１３をＦＦ４Ａ〜４Ｄの各入力端Ｄに入力されるようになっている。
【０００７】
ＦＦ４Ａ〜４Ｄの各出力は判定回路５Ａ〜５Ｄに出力し、判定回路５Ａ〜５Ｄにおいて、ＦＦ２Ａ〜２Ｄに保持された期待値と、ＦＦ４Ａ〜４Ｄに保持された比較判定データとを入力して、期待値を比較判定データと比較判定し、その判定結果は順次出力されるようになっている。
【０００８】
次に、このように構成された図９のＩＣテスタ判定回路の動作について図１０のタイムチャートを参照して説明する。図１０は、１つのストローブで判定する場合のタイムチャートである。
【０００９】
ＦＦ１Ａは図１０（ｂ）に示す期待値１１を図１０（ａ）に示すクロック１２でサンプリングする。リタイミング制御回路１Ｂはクロック１２を入力し、複数のＦＦ２Ａ〜２Ｄの各クロック入力端Ｃにリタイミング制御回路１Ｂの出力を送出して、この複数のＦＦ２Ａ〜２Ｄをリタイミング制御してＦＦ１Ａの出力をＦＦ２Ａ〜２Ｄの各入力端Ｄに入力する。
【００１０】
ＦＦ３Ａは図１０（ｈ）に示す比較判定データ１３を図１０（ｇ）に示すストローブ１４でサンプリングし、リタイミング制御回路３Ｂはストローブ１４でリタイミング制御する。複数のＦＦ４Ａ〜４Ｄはリタイミング制御回路３Ｂでリタイミング制御され、ＦＦ３Ａでサンプリングされた比較判定データをＦＦ４Ａ〜４Ｄに取り込む。
【００１１】
複数の判定回路５Ａ〜５Ｄはリタイミング制御回路３Ｂでリタイミング制御され、図１０（ｃ）〜図１０（ｆ）に示すように、ＦＦ２Ａ〜２Ｄから期待値を入力するとともに、ＦＦ４Ａ〜４Ｄから図１０（ｉ）〜図１０（ｌ）に示すように、比較判定データを入力する。
【００１２】
判定回路５Ａ〜５Ｄは、入力された期待値を比較判定データと比較判定して、その判定結果を図１０（ｍ）に示すように出力する。
【００１３】
図９はＦＦ１Ａで期待値１１をサンプリングし、リタイミング制御（４分周）することで、複数クロック（４クロック）にわたり期待値を保持することができる。
【００１４】
一方、ＦＦ３Ａは比較判定データ１３をストローブ１４でサンプリングし、そのデータをリタイミング制御（４分周）することで、複数ストローブ（４ストローブ）にわたり比較判定データを保持することができる。
【００１５】
複数クロック（４クロック分）保持される期待値と、複数ストローブ（４ストローブ分）保持される比較判定データは、それぞれ判定回路５Ａ〜５Ｄに順番に入力され、ストローブ１４によって制御されるリタイミング制御回路３Ｂから出力される制御信号で、判定回路５Ａ〜５Ｄを順番に選択することにより、ストローブでサンプリングされた比較判定データの判定結果が図１０（ｍ）のＲ１〜Ｒ１１で示すように、順番に出力される。ＦＦ２Ａ〜２Ｄに４クロック分の期待値が保持されているので、４クロックの間でストローブを設定し、比較判定することができる。
【００１６】
複数ストローブで期待値を判定をする場合、図１１に示すように、設定可能なストローブ・セット分のＦＦ３Ａ、リタイミング制御回路３Ｂ、ＦＦ４Ａ〜４Ｄ、判定回路５Ａ〜５Ｄを構成する必要があり、回路規模が大きくなってしまう。特に、ＩＣテスタでは、判定回路が測定ピン数分必要となるので、回路規模が大きくなる。
【００１７】
図１１は、図９で示したＦＦ３Ａ、リタイミング制御回路３Ｂ、ＦＦ４Ａ〜４Ｄ、判定回路５Ａ〜５Ｄで示した系統をもう１系統分追加して構成した場合を示しており、図９の構成の部材の符号に新たに添字「ａ」を付加した部分が追加構成要素である。
【００１８】
すなわち、図１１によって新たに付加された部分の回路構成を説明すると、ＦＦ３Ａａにおいて、比較判定データ１３をストローブＮ４でサンプリングすることに加えて、リタイミング制御回路３ＢａはストローブＮ４でリタイミング制御し、リタイミング制御回路３Ｂａの出力を複数のＦＦ４Ａａ〜４Ｄａの各クロック入力端Ｃと、判定回路５Ａａ〜５Ｄａに入力するようにしている。
【００１９】
複数のＦＦ４Ａａ〜４ＤａはＦＦ３Ａａの出力を入力し、判定回路５Ａａ〜５ＤａはＦＦ２Ａ〜２Ｄと、ＦＦ４Ａａ〜４Ｄａの出力を入力するようにしている。
【００２０】
次に、この図１１のＩＣテスタの判定回路の動作について説明する。まず、図９の場合と同様にして、クロック１２をＦＦ１Ａのクロック入力端Ｃに入力して、ＦＦ１Ａで期待値１１をサンプリングするとともに、リタイミング制御回路１Ｂはクロック１２を入力してリタイミング制御し、ＦＦ２Ａ〜２Ｄにサンプリングされた期待値を保持する。
【００２１】
また、ストローブ１４により、比較判定データ１３をＦＦ３Ａでサンプリングし、このストローブ１４によりリタイミング制御回路３Ｂがリタイミング制御して、比較判定データをＦＦ３ＡからＦＦ４Ａ〜４Ｄに取り込んで保持させる。
【００２２】
これと同時に、ＦＦ３ＡａはストローブＮ４で比較判定データ１３をサンプリングするとともに、ストローブＮ４によりリタイミング制御回路３Ｂａがリタイミング制御して、サンプリングされた比較判定データをＦＦ３ＡａからＦＦ４Ａａ〜４Ｄａに保持する。
【００２３】
さらに、ストローブＮ４により、リタイミング制御回路３Ｂａがリタイミング制御し、ＦＦ２Ａ〜２Ｄに保持された期待値とＦＦ４Ａ〜４Ｄに保持された比較判定データとを、判定回路５Ａ〜５Ｄに取り込んで、この判定回路５Ａ〜５Ｄで期待値を比較判定データと比較判定し、判定結果を出力する。
【００２４】
同様にして、リタイミング制御回路３Ｂａのリタイミング制御により、ＦＦ２Ａ〜２Ｄに保持された期待値とＦＦ４Ａａ〜４Ｄａに保持された比較判定データとを判定回路５Ａａ〜５Ｄａに取り込んで、この判定回路５Ａａ〜５Ｄａにおいて、期待値を比較判定データと比較判定して、その判定結果を出力する。
【００２５】
図１１のＩＣテスタの判定回路をこのような構成とすることにより、前述のように、ＩＣテスタでは、判定回路が測定ピン数分必要となるのに相応して回路規模が非常に大きくなる。
【００２６】
さらに、ＩＣテスタにおける期待値の他の判定方法を挙げると、図９のＦＦ２Ａ〜２Ｄに同一期待値をストローブ設定数分のＦＦに保持する方法がある。図１２は、２つのストローブで判定する場合のタイムチャートであり、この図１２を参照して判定ストローブが２つの場合の図９の動作を説明する。
【００２７】
図１２（ａ）に示すクロック１２により、ＦＦ１Ａで図１２（ｂ）に示す期待値１１をサンプリングし、クロック１２をリタイミング制御回路１Ｂに入力してＦＦ２Ａ〜２Ｄをリタイミング制御（２分周）することで、ＦＦ２ＡとＦＦ２Ｂ、ＦＦ２ＣとＦＦ２Ｄにそれぞれ同じ内容の期待値が２クロックにわたり保持される。
【００２８】
一方、ＦＦ３Ａで図１２（ｈ）に示す比較判定データ１３を図１２（ｇ）に示すストローブ１４とストローブＮ４でサンプリングし、このストローブ１４とストローブＮ４をリタイミング制御回路３Ｂに入力することにより、リタイミング制御回路３Ｂで比較判定データをリタイミング制御（４分周）することで、複数ストローブ（４ストローブ）にわたり比較判定データがＦＦ４Ａ〜４Ｄに保持される。
【００２９】
ＦＦ２Ａ〜２Ｄに２クロック分保持される図１２（ｃ）〜（ｆ）に示す期待値と、ＦＦ４Ａ〜４Ｄに複数ストローブ（４ストローブ分）保持される図１２（ｉ）〜（ｌ）に示す比較判定データは、それぞれ判定回路５Ａ〜５Ｄに順番に入力され、ストローブ１４、Ｎ４によって制御される制御信号で、判定回路５Ａ〜５Ｄを順番に選択することにより、ストローブ１４、Ｎ４でサンプリングされた比較判定データと比較判定された期待値の判定結果が順番に出力される。
【００３０】
しかし、ＦＦ２Ａ〜２Ｄには２クロック分しか期待値が保持されていないので、２クロックの間でのみ、ストローブを設定することができず、１つのストローブで判定する場合と比較し、ストローブの設定可能範囲が狭くなってしまう。
【００３１】
【発明が解決しようとする課題】
図９では、複数ストローブにより判定をする場合、１つのストローブで判定する場合と比較し、ストローブの設定可能範囲が狭くなる。また、図１１では、設定可能なストローブ数に比例し、回路規模が大きくなってしまう。
【００３２】
上記問題を解決するため請求項１記載の発明は、
期待値(11)をクロック(12)でサンプリングする第１のフリップ・フロップ(1A)と、
クロック(12)でリタイミング制御する第１のリタイミング制御回路(1B)と、
第１のフリップ・フロップ(1A)の出力を入力とし、第１のリタイミング制御回路(1B)の出力でリタイミング制御される第１の複数のフリップ・フロップ(2A)〜(2D)と、
比較判定データ(13)を第１のストローブ(14)と第２のストローブ(N4)でサンプリングする第２のフリップ・フロップ(3A)と、
第１のストローブ(14)と第２のストローブ(N4)を計数するストローブ・カウンタ(3C)と、
ストローブ・カウンタ(3C)の出力を入力とし、期待値の選択を制御する期待値選択制御回路(6) と、
第１の複数のフリップ・フロップ(2A)〜(2D)と期待値選択制御回路(6) の出力を入力とし、期待値を選択する期待値選択回路(7) と、
第１のストローブ(14)と第２のストローブ(N4)でリタイミング制御する第２のリタイミング制御回路(3B)と、
第２のフリップ・フロップ(3A)と期待値選択回路(7) の出力を入力とし、第２のリタイミング制御回路(3B)の出力でリタイミング制御される第３のフリップ・フロップ(4) と、
第３のフリップ・フロップ(4) の出力を入力とする判定回路(5) と、
を備える。
【００３３】
請求項２に記載の発明は、
期待値(11)をクロック(12)でサンプリングする第１のフリップ・フロップ(1A)と、
クロック(12)で制御する書込制御回路(1C)と、
第１のストローブ(14)と第２のストローブ(N4)を計数するストローブ・カウンタ(3C)と、
第１のフリップ・フロップ(1A)の出力を入力とし、書込制御回路(1C)とストローブ・カウンタ(3C)で制御されるＦＩＦＯメモリ(8) と、
比較判定データ(13)を第１のストローブ(14)と第２のストローブ(N4)でサンプリングする第２のフリップ・フロップ(3A)と、第１のストローブ(14)と第２のストローブ(N4)を計数するストローブカウンタ(3C)と、第１のストローブ(14)と第２のストローブ(N4)でリタイミング制御する第１のリタイミング制御回路(3B)と、
第２のフリップ・フロップ(3A)とＦＩＦＯメモリ(8) の出力を入力とし、第１のリタイミング制御回路(3B)の出力でリタイミング制御される第３のフリップ・フロップ(4) と、
第３のフリップ・フロップ(4) の出力を入力とする判定回路(5) と、
を備える。
【００３４】
【発明の実施の形態】
この発明のＩＣテスタの判定回路によれば、ＦＦ１Ａでクロック１２を入力することにより、期待値１１をサンプリングして複数のＦＦ２Ａ〜２Ｄに出力し、クロック１２でリタイミング制御部１Ｂが複数のＦＦ２Ａ〜２Ｄをリタイミング制御を行う。
【００３５】
ＦＦ３Ａにより比較判定データ１３をストローブ１４とストローブＮ４でサンプリングしてＦＦ４に出力するとともに、ストローブ・カウンタ３Ｃがストローブ１４とストローブＮ４を計数し、ストローブ・カウンタ３Ｃの出力を期待値選択制御回路６に出力することにより、期待値選択制御回路６が期待値選択回路７を制御して、複数のＦＦ２Ａ〜２Ｄから期待値を選択して、ＦＦ４に出力する。
【００３６】
リタイミング制御回路３Ｂはストローブ１４とストローブＮ４でＦＦ４をリタイミング制御して、出力を判定回路５に送出し、判定回路５において、リタイミング制御回路３Ｂの出力により入力ストローブの順に期待値の判定を行う。
【００３７】
また、この発明の他の実施例によるＩＣテスタの判定回路によれば、ＦＦ１Ａで期待値１１をクロック１２によりサンプリングし、書込制御回路１Ｃがクロック１２によりＦＩＦＯメモリ８にＦＦ１Ａの出力を書き込む。
【００３８】
ストローブ・カウンタ３Ｃがストローブ１４とストローブＮ４を計数し、ストローブ・カウンタ３Ｃの出力によりＦＩＦＯメモリ８から期待値を読み出してＦＦ４に入力する。ＦＦ３Ａはストローブ１４とストローブＮ４で比較データ１３をサンプリングしてＦＦ４に出力する。リタイミング制御回路３Ｂはストローブ１４とストローブＮ４で判定回路５をリタイミング制御して、ＦＦ４から入力される期待値の判定を行う。
【００３９】
次に、この発明の第１の実施の形態について、図１のブロック図を参照して説明する。図１で、図９に示した従来例と同一部分には、同一符号を付して説明する。図１は、期待値１１のリタイミング用のＦＦがＦＦ２Ａ〜２Ｄの４つの場合を示す。ＦＦ１Ａのクロック入力端Ｃにはクロック１２が入力されるようになっており、このクロック１２が入力されることにより、期待値１１がＦＦ１Ａの入力端Ｄに入力されて、サンプリングされるようになっている。ＦＦ１Ａの出力はＦＦ２Ａ〜２Ｄの各入力端Ｄに入力されるようになっている。
【００４０】
また、リタイミング制御回路１Ｂはクロック１２を入力してＦＦ２Ａ〜２Ｄの各クロック入力端Ｃに出力して、このＦＦ２Ａ〜２Ｄのリタイミング制御を行うようになっている。
【００４１】
一方、ストローブ・カウンタ３Ｃはストローブ１４とストローブＮ４を計数して期待値選択制御回路６に出力するようになっている。期待値選択制御回路６の出力は期待値選択回路７に出力し、この期待値選択制御回路６の出力により、期待値選択回路７はＦＦ２Ａ〜２Ｄから期待値の選択を行って、ＦＦ４に出力するようになっている。
【００４２】
さらに、ストローブ１４とストローブＮ４がＦＦ３Ａのクロック入力端Ｃに入力されるようになっており、ストローブ１４とストローブＮ４とにより、ＦＦ３Ａが比較判定データ１３のサンプリングを行って、出力をＦＦ４に送出するようになっている。
【００４３】
リタイミング制御回路３Ｂは、ストローブ１４とストローブＮ４とにより、ＦＦ４のリタイミング制御を行うために、リタイミング制御回路３Ｂの出力がＦＦ４のクロック入力端Ｃに送出するようになっている。
【００４４】
リタイミング制御回路３Ｂの出力は判定回路５に送出され、リタイミング制御回路３Ｂの出力により、判定回路５はリタイミング制御され、ＦＦ４の出力を取り込んで期待値を比較判定データと比較判定して、その判定結果を出力するようになっている。
【００４５】
次に、以上のように構成されたこの発明の第１の実施の形態の動作について図２のタイムチャートを参照して、まず、総括的な動作から述べる。
【００４６】
ＦＦ１Ａは図２（ａ）に示す期待値１１を図２（ｂ）に示すクロック１２でサンプリングする。リタイミング制御回路１Ｂはクロック１２で複数のＦＦ２Ａ〜２Ｄをリタイミング制御し、図２（ｃ）〜図２（ｆ）に示すように、ＦＦ２Ａ〜２Ｄが期待値を保持する。ＦＦ３Ａは比較判定データ１３を図３（ａ）に示すストローブ１４とストローブＮ４でサンプリングする。
【００４７】
また、ストローブ・カウンタ３Ｃはストローブ１４とストローブＮ４を計数し、クロックを期待値選択制御回路６へ出力する。期待値選択制御回路６はストローブ・カウンタ３Ｃの出力を入力とし、期待値の選択信号を期待値選択回路７に出力する。期待値選択回路７はこの選択信号を入力することにより、ＦＦ２Ａ〜２Ｄからの期待値｛図２（ｃ）〜（ｆ）｝を選択してＦＦ４に出力する。
【００４８】
リタイミング制御回路３Ｂはストローブ１４とストローブＮ４でＦＦ４と判定回路５をリタイミング制御し、ＦＦ４はＦＦ３Ａからの比較判定データを入力し、かつ期待値選択回路７の出力、すなわち、期待値を入力する。
【００４９】
判定回路５はリタイミング制御回路３Ｂのリタイミング制御によりＦＦ４から期待値と比較判定データとを入力して、期待値を比較判定データと比較判定して判定結果を出力する。
【００５０】
このように、期待値１１をクロック１２でサンプリングし、リタイミング（４分周）することで、ＦＦ２Ａ〜２Ｄは４クロックにわたり期待値を保持することができる。
【００５１】
いま、図３に示すように、１つのストローブで期待値を判定する場合、ＦＦ３Ａは図３（ｂ）に示す比較判定データ１３を図３（ａ）に示すストローブ１４でサンプリングする。
【００５２】
ストローブ・カウンタ３Ｃには設定ストローブの数（１）が設定されており、ストローブ１４を計数し、設定数分のストローブが入力されると、期待値選択制御回路６に図３（ｃ）に示すクロックを出力する。この１つのストローブにより期待値１１を判定する場合は、ストローブ１つの入力で１クロックを出力する。
【００５３】
期待値選択制御回路６はストローブ・カウンタ３Ｃより入力されるクロックにより、図３（ｄ）に示すような期待値選択信号を期待値選択回路７に出力し、期待値選択回路７は、ＦＦ２Ａ〜２Ｄを順番に選択し、期待値を出力する。
【００５４】
このとき、期待値選択回路７は図３（ａ）に示すストローブ１４が１つ入力するごとに、期待値を更新し出力することになる。ＦＦ４は比較判定データ１３のサンプリング・データであるＦＦ３Ａの出力と期待値選択回路７の出力をリタイミング制御回路３Ｂの出力でリタイミングし、図３（ｅ）に示す期待値と図（ｆ）に示す判定比較データとを判定回路５に入力し、判定回路５で入力ストローブの順番にこれらを判定し、図３（ｇ）に示すように、判定結果を出力する。
【００５５】
ＦＦ２Ａ〜２Ｄに４クロックにわたり期待値が保持されているので、４クロックの間でストローブを設定し、期待値を比較判定することができる。
【００５６】
次に、図４のタイムチャートを参照して、２つのストローブで期待値の比較判定をする場合について説明する。この場合には、ＦＦ３Ａは図４（ｂ）に示す比較判定データ１３を図４（ａ）に示すストローブ１４とストローブＮ４でサンプリングする。
【００５７】
ストローブ・カウンタ３Ｃには設定ストローブの数（２）が設定されており、ストローブ１４とストローブＮ４を計数し、設定数分のストローブが入力されると、期待値選択制御回路６に図４（ｃ）に示すようなクロックを出力する。この２つのストローブにより判定する場合は、ストローブ２つの入力でストローブ・カウンタ３Ｃから１クロックを出力する。
【００５８】
期待値選択制御回路６はストローブ・カウンタ３Ｃより入力されるクロックにより、図４（ｄ）に示す期待値選択信号を期待値選択回路７に出力し、期待値選択回路７は、ＦＦ２Ａ〜２Ｄを順番に選択し期待値を出力する。
【００５９】
このとき、期待値選択回路７はストローブ２つが入力するごとに、期待値を更新し、ＦＦ４に出力することになる。ＦＦ４は比較判定データのサンプリング・データ｛図４（ｆ）｝であるＦＦ３Ａの出力と、期待値選択回路７の出力、すなわち、図４（ｅ）に示す期待値をリタイミング制御回路３Ｂにより、リタイミングし、判定回路５に図４（ｅ）に示すような期待値と図４（ｆ）に示すような比較判定データとを入力し、これらの期待値と比較判定データとを判定回路５で入力ストローブの順番に判定し、図４（ｇ）に示すような判定結果を出力する。
【００６０】
このように、第１の実施の形態では、ストローブ・カウンタ３Ｃで入力ストローブの数を計数しているため、２つのストローブで判定する場合でも、ＦＦ２Ａ〜２Ｄに４クロックにわたり期待値を保持されているので、４クロックの間でストローブを設定し、期待値を比較判定することができる。
【００６１】
次に、この発明によるＩＣテスタの判定回路の第２の実施の形態について、図５のブロック図を参照して説明する。図５において、図１と同一部分には同一符号を付して説明する。
【００６２】
ＦＦ１Ａは、クロック１２により期待値１１をサンプリングして出力をＦＩＦＯメモリ８に送出するようになっており、書込制御回路１Ｃはクロック１２によりＦＦ１Ａでサンプリングされた期待値をＦＩＦＯメモリ８に書き込むようにしている。
【００６３】
また、ストローブ・カウンタ３Ｃはストローブ１４とストローブＮ４を計数して出力をＦＩＦＯメモリ８に出力し、ＦＩＦＯメモリ８から期待値を読み出してＦＦ４に出力するようになっている。ＦＦ３Ａは、ストローブ１４とストローブＮ４とにより比較判定データ１３ののサンプリングを行って、出力をＦＦ４に送出するようになっている。
【００６４】
リタイミング制御回路３Ｂは、ストローブ１４とストローブＮ４とにより、リタイミング制御し、リタイミング制御回路３Ｂの出力により判定回路５が期待値と比較判定データをリタイミングし、ＦＦ４から期待値と比較判定データを入力して、期待値の判定結果を出力するようになっている。
【００６５】
次に、この第２の実施の形態の動作について図６〜図８のタイムチャートを参照して説明する。まず、動作の概略から述べる。ＦＦ１Ａは図６（ｂ）に示す期待値１１を図６（ａ）に示すクロック１２でサンプリングし、書込制御回路１Ｃはクロック１２を入力とし、ＦＦ１Ａから出力されるＦＩＦＯメモリ８への期待値のデータの書き込みを制御する。ストローブ１４とＮ４を計数するストローブ・カウンタ３Ｃにより、ＦＩＦＯメモリ８に書き込まれた期待値を読み出して、ＦＦ４に入力する。
【００６６】
ＦＦ３Ａは比較判定データ１３をストローブ１４とストローブＮ４によりサンプリングし、リタイミング制御回路３Ｂは、ストローブ１４とストローブＮ４を入力して、ＦＦ４をリタイミング制御し、ＦＦ３Ａから比較判定データをＦＦ４に保持させる。
【００６７】
さらに、リタイミング制御回路３Ｂにより、判定回路５を制御して、判定回路５にＦＦ４から期待値と比較判定データとを入力することにより、判定回路５において、期待値を比較判定データと比較・判定して、判定結果を判定回路５から出力する。
【００６８】
次に、１つのストローブで期待値を判定する場合の動作について、図７のタイムチャートを参照して説明する。ＦＦ３Ａは図７（ｂ）に示す比較判定データ１３を図７（ａ）に示すストローブ１４でサンプリングする。
【００６９】
この場合、上述のように、クロック１２でＦＦ１Ａが期待値１１をサンプリングし、クロック１２により書込制御回路１ＣによりＦＦ１Ａから期待値をＦＩＦＯメモリ８に書き込む。
【００７０】
ストローブ・カウンタ３Ｃには設定ストローブの数（１）が設定され、ストローブ１４を計数し、設定数分のストローブが入力されると、ＦＩＦＯメモリ８に図７（ｃ）に示すように、クロックを出力する。この１つのストローブにより判定する場合は、ストローブ１つの入力で１クロックをストローブ・カウンタ３Ｃから出力する。
【００７１】
ＦＩＦＯメモリ８はストローブ・カウンタ３Ｃより入力されるクロックにより期待値を順番に出力する。このとき、ＦＩＦＯメモリ８はストローブ１つが入力するごとに、期待値を更新し、出力することになる。
【００７２】
ＦＦ３Ａは、ストローブ１４により、図７（ｃ）に示す比較判定データ１３のサンプリングを行い、その出力をＦＦ４に送出する。このＦＦ４は比較判定データ１３のサンプリング・データであるＦＦ３Ａの出力とＦＩＦＯメモリ８の出力である期待値をストローブ１４とストローブＮ４でリタイミング制御回路３ＢがＦＦ４をリタイミング制御して、図７（ｄ）に示す期待値データと図７（ｅ）に示す比較判定データとを判定回路５に入力し、判定回路５で入力ストローブの順番に期待値を比較判定データと比較判定して、図７（ｆ）に示すように、判定結果を出力する。
【００７３】
ＦＩＦＯメモリ８にメモリ容量の深さ分のクロックにわたり期待値が保持されているので、メモリ容量深さ分のテスト・ピリオドの間でストローブを設定し、比較判定することができる。
【００７４】
次に、２つのストローブで期待値を判定する場合の動作について、図８のタイムチャートを参照して説明する。この場合、上述のように、クロック１２でＦＦ１Ａが期待値１１をサンプリングし、クロック１２により書込制御回路１ＣによりＦＦ１Ａから期待値をＦＩＦＯメモリ８に書き込む。ＦＦ３Ａは図８（ｂ）に示す比較判定データ１３を図８（ａ）に示すストローブ１４とストローブＮ４でサンプリングする。
【００７５】
ストローブ・カウンタ３Ｃには設定ストローブの数（２）が設定され、ストローブ１４とストローブＮ４を計数し、設定数分のストローブがストローブ・カウンタ３Ｃに入力されると、ストローブ・カウンタ３ＣからＦＩＦＯメモリ８に図８（ｃ）に示すようなクロックを出力する。
【００７６】
２つのストローブにより判定する場合は、ストローブ２つの入力で１クロックを出力する。ＦＩＦＯメモリ８は、ストローブ・カウンタ３Ｃより入力されるクロックにより、期待値を順番に出力する。このとき、ＦＩＦＯメモリ８はストローブ２つが入力するごとに期待値を更新し、ＦＦ４に出力することになる。
【００７７】
ＦＦ４は比較判定データのサンプリング・データであるＦＦ３Ａの出力とＦＩＦＯメモリ８の出力を、ストローブ１４とストローブＮ４とを入力するリタイミング制御回路３Ｂによりリタイミング制御され、判定回路５にＦＦ４から図（ｄ）に示す期待値と、図８（ｅ）に示す比較判定データとを入力して、この判定回路５で入力ストローブの順番に期待値を比較判定データと比較判定して、図８（ｆ）に示すように、判定結果を出力する。
【００７８】
この第２の実施の形態においても、ストローブ・カウンタ３Ｃで入力ストローブの数を計数しているため、２つのストローブで判定する場合でも、ＦＩＦＯメモリ８にメモリ容量深さ分のクロックにわたり期待値が保持されており、メモリ容量深さ分のテスト・ピリオドの間でストローブを設定し、比較判定することができる。
【００７９】
【発明の効果】
この発明によれば、クロックで第１のリタイミング制御部によりリタイミング制御して第１の複数のＦＦにクロックでサンプリングした期待値を保持し、複数のストローブを計数するストローブ・カウンタの出力を期待値選択制御回路に出力して期待値選択回路を制御することにより第１の複数のＦＦから選択された期待値と、複数のストローブでサンプリングした比較判定データとを複数のストローブでリタイミング制御する第２のリタイミング制御回路の出力でリタイミング制御されるＦＦから判定回路に入力して、期待値と比較判定データの判定結果を出力するようにしたので、複数ストローブによる期待値の判定の場合においても、ストローブの設定可能範囲に制限を加えることなく、テスト・ピリオドを越えるストローブの設定が可能となり、かつ回路規模の増加を最小限に押さえることができる。
【００８０】
また、第２の発明によるＩＣテスタの判定回路によれば、クロックでサンプリングされた期待値をクロックを入力する書込制御回路の制御でＦＩＦＯメモリに書き込み、複数のストローブを計数するストローブ・カウンタの出力によりＦＩＦＯメモリから読み出された期待値と、複数のストローブでサンプリングされた比較判定データとを、複数のストローブでリタイミング制御するリタイミング制御回路によりリタイミング制御して、判定回路に取り込み、判定回路で期待値の比較判定を行うようにしたので、ＦＩＦＯメモリのメモリ容量深さ分のテスト・ピリオドの間でストローブを設定し、期待値の比較判定をすることができる。
【図面の簡単な説明】
【図１】この発明のＩＣテスタの判定回路の第１の実施の形態の構成を示すブロック図である。
【図２】図１のＩＣテスタの判定回路の総括的な動作を説明するためのタイムチャートである。
【図３】図１のＩＣテスタの判定回路により１つのストローブで期待値の判定を行う場合の動作を説明するためのタイムチャートである。
【図４】図１のＩＣテスタの判定回路により２つのストローブで期待値の判定を行う場合の動作を説明するためのタイムチャートである。
【図５】この発明のＩＣテスタの判定回路の第２の実施の形態の構成を示すブロック図である。
【図６】図５のＩＣテスタの判定回路の総括的な動作を説明するために適用されるクロックと期待値を示すタイムチャートである。
【図７】図５のＩＣテスタの判定回路により１つのストローブで期待値を判定する場合の動作を説明するためのタイムチャートである。
【図８】図５のＩＣテスタの判定回路により２つのストローブで期待値を判定する場合の動作を説明するためのタイムチャートである。
【図９】従来のＩＣテスタの判定回路の構成を示すブロック図である。
【図１０】図９のＩＣテスタの判定回路により１つのストローブを用いて期待値の判定を行う場合の動作を説明するためのタイムチャートである。
【図１１】従来の別のＩＣテスタの判定回路の構成を示すブロック図である。
【図１２】図９のＩＣテスタの判定回路により複数のストローブを用いて期待値の判定を行う場合の動作を説明するためのタイムチャートである。
【符号の説明】
１・２Ａ〜２Ｄ・３Ａ・４  ＦＦ
１Ｂ・３Ｂ  リタイミング制御回路
１Ｃ  書込制御回路
３Ｃ  ストローブ・カウンタ
５  判定回路
６  期待値選択制御回路
７  期待値選択回路
８  ＦＩＦＯメモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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