(57)【特許請求の範囲】
【請求項１】
書き込まれたデータを記憶するためのＮＡＮＤ構造のメモリセルアレーと所定の基準電圧を供給するための基準セルアレーにそれぞれ連結される第１及び第２の各ビットライン（ＢＬｉ，ＢＬｊ）と、
前記第１及び第２の各ビットラインにそれぞれ対応する第１及び第２の各サブビットライン（ＳＢＬｉ，ＳＢＬｊ）と、
前記各ビットラインと前記各サブビットラインとに連結され、所定の絶縁制御信号（ＩＳＯ）に応じてこれらビットラインとサブビットラインを選択的に絶縁させるビットライン絶縁手段（１２）と、
所定のプリチャージ期間の間、前記各サブビットラインをプリチャージング及びイコライジングする手段（１７，１８）と、
所定の外部電圧信号に連結される信号ライン（ＶＳＡ）と、
前記第１及び第２の各サブビットラインにそれぞれ連結される第１及び第２の各電流通路を有し、所定のセンシング期間の間、前記第１のビットラインの電圧レベルに応じて前記第２の電流通路を通じて流れる電流を制御すると共に、前記第２のビットラインの電圧レベルに応じて前記第１の電流通路を通じて流れる電流を制御する電圧制御電流源（１３）と、
所定のスイッチング制御信号（φＳＡ）に応じて前記信号ラインに選択的に前記第１及び第２の各電流通路を連結するスイッチング手段（１４）と、及び
前記第１のサブビットラインの電圧と前記第２のサブビットラインの電圧との間の電位差が所定の値以上である際に、これら第１及び第２の各サブビットラインを所定の第１及び第２の各電圧レベルにそれぞれラッチさせるラッチ増幅手段とを備えた不揮発性半導体メモリ装置のセンスアンプ。
【請求項２】
上記ビットライン絶縁手段は、上記プリチャージ期間及び上記センシング期間の間、上記各ビットラインと上記各サブビットラインを絶縁させるようになっている請求項１に記載の不揮発性半導体メモリ装置のセンスアンプ。
【請求項３】
上記電圧制御電流源は、上記第１のサブビットラインに連結されるソースドレーンチャンネルと、上記第２のビットラインに連結されるゲートとを有する第１のＮＭＯＳトランジスタ（Ｑ２１）と；及び上記第２のサブビットラインに連結されるソースドレーンチャンネルと、上記第１のビットラインに連結されるゲートとを有する第２のＮＭＯＳトランジスタ（Ｑ２２）とを備えている請求項１又は請求項２に記載の不揮発性半導体メモリ装置のセンスアンプ。
【請求項４】
上記スイッチング手段は、上記信号ラインと上記第１のＮＭＯＳトランジスタの上記ソースドレーンチャンネルとに直列に連結されるソースドレーンチャンネルと、上記スイッチング制御信号に連結されるゲートとを有するＭＯＳトランジスタと；前記信号ラインと前記第２のＮＭＯＳトランジスタの前記ソースドレーンチャンネルとに直列に連結されるソースドレーンチャンネルと、前記スイッチング制御信号に連結されるゲートとを有するＭＯＳトランジスタとを備えている請求項３に記載の不揮発性半導体メモリ装置のセンスアンプ。
【請求項５】
上記スイッチング制御信号はセンシング動作が始まる際から所定の時間が経過する際まで発生されるパルス信号である請求項１〜請求項４の何れか１項に記載の不揮発性半導体メモリ装置のセンスアンプ。
【請求項６】
上記ラッチ増幅手段は、所定の第１の駆動電圧信号が印加される第１の駆動ライン（バーＬＡ）と上記第１のサブビットラインとの間に連結されるソースドレーンチャンネルと、上記第２のサブビットラインに連結されるゲートとを有するＮＭＯＳトランジスタ（Ｑ２５）と；前記第１の駆動ラインと前記第２のサブビットラインとの間に連結されるソースドレーンチャンネルと、前記第１のサブビットラインに連結されるゲートとを有するＮＭＯＳトランジスタ（Ｑ２６）と；所定の第２の駆動電圧信号が印加される第２の駆動ライン（ＬＡ）と前記第１のサブビットラインとの間に連結されるソースドレーンチャンネルと、前記第２のサブビットラインに連結されるゲートとを有するＰＭＯＳトランジスタ（Ｑ２７）と；及び前記第２の駆動ラインと前記第２のサブビットラインとの間に連結されるソースドレーンチャンネルと、前記第１のサブビットラインに連結されるゲートとを有するＰＭＯＳトランジスタ（Ｑ２８）とを備えている請求項１〜請求項５の何れか１項に記載の不揮発性半導体メモリ装置のセンスアンプ。
【請求項７】
上記プリチャージング及びイコライジングする手段は、上記各サブビットラインを電源電圧レベルにそれぞれプリチャージングするようになっている請求項１〜請求項６の何れか１項に記載の不揮発性半導体メモリ装置のセンスアンプ。
【請求項８】
上記外部電圧信号は、上記プリチャージ期間及び上記センシング期間の間、接地電圧レベルを維持するようになっている請求項７に記載の不揮発性半導体メモリ装置のセンスアンプ。
【請求項９】
上記第１の駆動電圧信号は、上記プリチャージ期間の間、電源電圧レベルを維持し、上記センシング期間の間、接地電圧レベルを維持し、上記第２の駆動電圧信号は、前記プリチャージ期間及び前記センシング期間の間、電源電圧レベルを維持するようになっている、請求項６を引用する請求項７に係る請求項８に記載の不揮発性半導体メモリ装置のセンスアンプ。
【請求項１０】
上記プリチャージング及びイコライジングする手段は、上記各サブビットラインを接地電圧レベルにそれぞれプリチャージングするようになっている請求項１〜請求項６の何れか１項に記載の不揮発性半導体メモリ装置のセンスアンプ。
【請求項１１】
上記外部電圧信号は、上記プリチャージ期間及び上記センシング期間の間、上記電源電圧レベルを維持するようになっている請求項１０に記載の不揮発性半導体メモリ装置のセンスアンプ。
【請求項１２】
上記第１の駆動電圧信号は、上記プリチャージ期間及び上記センシング期間の間、接地電圧レベルを維持し、上記第２の駆動電圧信号は、前記プリチャージ期間の間、接地電圧レベルを維持し、前記センシング期間の間、電源電圧レベルを維持するようになっている請求項６を引用する請求項１０に係る請求項１１に記載の不揮発性半導体メモリ装置のセンスアンプ。
【請求項１３】
書き込まれたデータを記憶するためのＮＡＮＤ構造のメモリセルアレーと所定の基準電圧を供給するための基準セルアレーにそれぞれ連結される第１及び第２のビットライン（ＢＬｉ，ＢＬｊ）と、
所定のプリチャージ期間の間、前記各ビットラインをプリチャージング及びイコライジングする手段（１９，２０）と、
前記第１及び第２の各ビットラインにそれぞれ対応し、外部から提供される各データ信号によってそれぞれプリチャージされる第１及び第２のサブビットライン（ＳＢＬｉ，ＳＢＬｊ）と、
前記各ビットラインと前記各サブビットラインとに連結され、所定の第１及び第２の各絶縁制御信号（ＩＳＯｉ，ＩＳＯｊ）に応じて選択的に前記各ビットラインと各サブビットラインを絶縁させるビットライン絶縁手段（２１）と、
前記第１及び第２の各サブビットラインにそれぞれ連結される第１及び第２の各電流通路を有し、所定のセンシング期間の間、前記第１のビットラインの電圧レベルに応じて前記第２の電流通路を通じて流れる電流を制御すると共に、前記第２のビットラインの電圧レベルに応じて前記第１の電流通路を通じて流れる電流を制御する電圧制御電流源（２２）と、
所定の定電圧信号を出力する定電圧源と、
第１及び第２の各スイッチング制御信号（φＳＡｉ，φＳＡｊ）に応じてそれぞれ選択的に前記定電圧源に前記第１及び第２の各電流通路を連結するスイッチング手段と、及び
前記第１のサブビットラインの電圧と前記第２のサブビットラインの電圧との間の電位差が所定の値以上である際に前記第１及び第２の各サブビットラインを所定の第１及び第２の各電圧レベルにそれぞれラッチさせるラッチ増幅手段とを備えた不揮発性半導体メモリ装置のセンスアンプ。
【請求項１４】
上記ビットライン絶縁手段は、上記プリチャージ期間及び上記センシング期間の間、前記各ビットラインと上記各サブビットラインを絶縁させるようになっている請求項１３に記載の不揮発性半導体メモリ装置のセンスアンプ。
【請求項１５】
上記電圧制御電流源は、上記第１のサブビットラインに連結されるソースドレーンチャンネルと、上記第２のビットラインに連結されるゲートとを有する第１のＮＭＯＳトランジスタ（Ｑ３７）と；上記第２のサブビットラインに連結されるソースドレーンチャンネルと、上記第１のビットラインに連結されるゲートとを有する第２のＮＭＯＳトランジスタ（Ｑ３８）とを備えている請求項１３又は請求項１４に記載の不揮発性半導体メモリ装置のセンスアンプ。
【請求項１６】
上記スイッチング手段は、上記定電圧源と上記第１のＮＭＯＳトランジスタの上記ソースドレーンチャンネルとに直列に連結されるソースドレーンチャンネルと、上記第１のスイッチング制御信号（φＳＡｉ）に連結されるゲートとを有するＭＯＳトランジスタと；上記定電圧源と上記第２のＮＭＯＳトランジスタの前記ソースドレーンチャンネルとに直列に連結されるソースドレーンチャンネルと、上記第２のスイッチング制御信号（φＳＡｊ）に連結されるゲートとを有するＭＯＳトランジスタとを備えている請求項１５に記載の不揮発性半導体メモリ装置のセンスアンプ。
【請求項１７】
上記ラッチ増幅手段は、所定の第１の駆動電圧信号が印加される第１の駆動ライン（Ｖsal ）と上記第１のサブビットラインとの間に連結されるソースドレーンチャンネルと、上記第２のサブビットラインに連結されるゲートとを有するＮＭＯＳトランジスタ（Ｑ４１）と；前記第１の駆動ラインと前記第２のサブビットラインとの間に連結されるソースドレーンチャンネルと、前記第１のサブビットラインに連結されるゲートとを有するＮＭＯＳトランジスタ（Ｑ４２）と；所定の第２の駆動電圧信号が印加される第２の駆動ライン（Ｖsah ）と前記第１のサブビットラインとの間に連結されるソースドレーンチャンネルと、前記第２のサブビットラインに連結されるゲートとを有するＰＭＯＳトランジスタ（Ｑ４３）と；及び前記第２の駆動ラインと前記第２のサブビットラインとの間に連結されるソースドレーンチャンネルと、前記第１のサブビットラインに連結されるゲートとを有するＰＭＯＳトランジスタ（Ｑ４４）とを備えている請求項１３〜請求項１６の何れか１項に記載の不揮発性半導体メモリ装置のセンスアンプ。
【請求項１８】
上記プリチャージング及びイコライジングする手段は、上記各ビットラインを電源電圧レベルにそれぞれプリチャージングするようになっている請求項１７に記載の不揮発性半導体メモリ装置のセンスアンプ。
【請求項１９】
上記定電圧信号は、上記プリチャージ期間及び上記センシング期間の間、接地電圧レベルを維持するようになっている請求項１８に記載の不揮発性半導体メモリ装置のセンスアンプ。
【請求項２０】
上記第１の駆動電圧信号は、上記プリチャージ期間の間、電源電圧レベルを維持し、上記センシング期間の間、接地電圧レベルを維持し、上記第２の駆動電圧信号は、上記プリチャージ期間の間、接地電圧レベルを維持し、前記センシング期間の間、電源電圧レベルを維持するようになっている請求項１９に記載の不揮発性半導体メモリ装置のセンスアンプ。
【請求項２１】
上記スイッチング手段と上記定電圧源との間に互いに並列にそれぞれ連結される第３及び第４の各電流通路を有し、上記センシング期間の間、上記第１のビットラインの電圧レベルに応じて上記第３の電流通路を通じて流れる電流の量を制御すると共に、上記第２のビットラインの電圧レベルに応じて上記第４の電流通路を通じて流れる電流の量を制御する他の一つの電圧制御電流源（３０）を付加的に備える請求項１３〜請求項２０の何れか１項に記載の不揮発性半導体メモリ装置のセンスアンプ。
【請求項２２】
上記第１及び第２の各スイッチング制御信号は、読出動作のためのセンシング動作が始められる際から所定の時間が経過する際までにそれぞれ発生させられるパルス信号である請求項１３〜請求項２１の何れか１項に記載の不揮発性半導体メモリ装置のセンスアンプ。
【請求項２３】
上記第１の駆動電圧信号は、プリチャージ期間及び上記センシング期間の間、接地電圧レベルを維持し、上記第２の駆動電圧信号は、プログラムの検証及び防止のための上記プリチャージ期間及び前記センシング期間の間、電源電圧レベルを維持するようになっている請求項１７〜請求項２０、請求項１７〜２０を引用する請求項２１及び、請求項１７〜請求項２１を引用する請求項２２の何れか１項に記載の不揮発性半導体メモリ装置のセンスアンプ。
【請求項２４】
上記第１のスイッチング制御信号は、前記プログラムの検証及び防止のためのプリチャージ期間及びセンシング期間の間、接地電圧レベルを維持し、上記第２のスイッチング制御信号は、前記プログラムの検証及び防止のためのセンシング動作が始められる際から所定の時間が経過する際までに発生させられるパルス信号である請求項２３に記載の不揮発性半導体メモリ装置のセンスアンプ。
【請求項２５】
上記ビットライン絶縁手段は、上記第１のビットラインに連結されたオンセルをプログラムするプログラム動作の間、上記第２のスイッチング制御信号が活性状態になることに応じて上記第１のビットラインと上記第１のサブビットラインとを連結するようになっている請求項１３〜請求項２４の何れか１項に記載の不揮発性半導体メモリ装置のセンスアンプ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体メモリ装置のセンスアンプに関し、より具体的にはＮＡＮＤ構造からなるセルを有するフラシュＥＥＰＲＯＭ装置のセンスアンプに関する。
【０００２】
【従来の技術】
一般に、ノートブックの大きさの携帯用のマイクロコンピューターのようなバッテリ稼動のコンピューターシステムでは、補助記憶装置として主に用いられているハードディスクは相対的に広い面積を占めるので、システム設計者達は、より狹い面積を占める高密度、高性能のＥＥＰＲＯＭの開発に深い関心を示している。このような高密度、高性能のＥＥＰＲＯＭを作るためにはメモリセルが占める面積を狹くすることが重要な課題である。このような課題を解決するために、一つのセル当りの選択トランジスタの数とビットラインとのコンタクトホールの数を少なくすることができるＮＡＮＤ構造のセルを有するＥＥＰＲＯＭが開発された。このようなＮＡＮＤＥＥＰＲＯＭの改良された構造と、その構造の装置を用いる改良された消去及びプログラミング技術が１９９０年に発行されたSymposium on  ＶＬＳＩ  Technology、１２９ページないし１３０ページに“Ａ  ＮＡＮＤ  ＳＴＲＵＣＴＵＲＥＤ  ＣＥＬＬ  ＷＩＴＨ  Ａ  ＮＥＷ  ＰＲＯＧＲＡＭＭＩＮＧ  ＴＥＣＨＮＯＬＯＧＹ  ＦＯＲ  ＨＩＧＨＬＹ  ＲＥＬＩ−ＡＢＬＥ  ５Ｖ−ＯＮＬＹ  ＦＬＡＳＨ  ＥＥＰＲＯＭ”というテーマで開示されている。前記文献に開示のＮＡＮＤＥＥＰＲＯＭは、メモリセルにプログラムされた情報を一時に消去するモードを有する。そのためこのようなＥＥＰＲＯＭは、一般的にフラシュＥＥＰＲＯＭ又はフラシュメモリと呼ばれる。
【０００３】
一般的なフラシュメモリの場合、読出動作の際、選択されたセルトランジスタのゲート端子すなわち、ワードラインには０Ｖが印加される。この際、選択されたセルトランジスタが正のしきい電圧を有するようにプログラムされた場合であると、前記選択されたセルトランジスタと連結されたビットラインは初期のプリチャージレベルに維持される。これと違って、上記選択されたセルトランジスタが負のしきい電圧を有するようにプログラムされた場合であると、上記選択されたセルトランジスタと連結されたビットラインは接地レベルにディスチャージされる。このようなフラシュメモリで用いられるセンスアンプは、読出動作の際に選択されたセルトランジスタのしきい電圧によってプリチャージレベルに維持されるか、又は接地電圧レベルにディベロップするビットラインの電位とリファレンスビットラインの電位との間の差を感知して増幅する機能を有する。図１２には、折り返しビットライン構造を有するＮＡＮＤフラシュＥＥＰＲＯＭで採用されている従来のセンスアンプが示されている。
【０００４】
図１２を参照すると、センスアンプ１は、セルアレー１００と入出力ゲート回路２００との間に位置する。セルアレー１００は、基準電圧を供給するためのリファレンスセルアレーを含む。入出力ゲート回路２００は、センスアンプ１によって増幅されたデータを各入出力ラインによって伝える。センスアンプ１においては、セルアレー１００に連結されたビットラインＢＬｉ，ＢＬｊと入出力ゲート回路２００に連結されたサブビットラインＳＢＬｉ，ＳＢＬｊとの間に、ビットライン絶縁部２が位置する。このビットライン絶縁部２は、ＮＭＯＳＦＥＴＱ１，Ｑ２から構成され、これらによってビットラインＢＬｉ，ＢＬｊとサブビットラインＳＢＬｉ，ＳＢＬｊは、互いに選択的に電気的な絶縁がなされる。サブビットラインＳＢＬｉ，ＳＢＬｊには、ＮＭＯＳトランジスタＱ３，Ｑ４から構成されるＮラッチセンスアンプ部３と、ＰＭＯＳトランジスタＱ５，Ｑ６から構成されるＰラッチセンスアンプ部４と、ＰＭＯＳトランジスタＱ７，Ｑ８から構成されるプリチャージング部５及び、ＰＭＯＳトランジスタＱ９から構成されるイコライジング部６が連結されている。このセンスアンプ１の動作を説明する前に、説明の便宜上、ビットラインＢＬｉには消去されたセルが選択されることによってディベロップした電圧が伝達され、ビットラインＢＬｊにはリファレンスセルが選択されることによって得ることができる読出基準電圧が伝達されると仮定する。この場合一般的に、上記基準電圧は、消去されたセルの選択による電圧と、プログラムされたセルの選択による電圧との中間レベルになるように設計される。
【０００５】
図１３はＮＡＮＤフラシュメモリの読出動作のための図１２に示されたセンスアンプ１のセンシング動作タイミング図を示している。図１３を参照すると、ビットラインＢＬｉ，ＢＬｊとラッチアンプの駆動ラインＬＡ，バーＬＡはあらかじめ電源電圧Ｖccレベルにプリチャージされる。またサブビットラインＳＢＬｉ，ＳＢＬｊもプリチャージ制御信号バーφＥＱによってＶccレベルにプリチャージされる。セルの選択によってビットラインＢＬｉ，ＢＬｊの電圧が充分充電されると、パルス波形の絶縁制御信号ＩＳＯが発生する。この絶縁制御信号ＩＳＯによって絶縁トランジスタＱ１，Ｑ２がそれぞれ導通状態になり、Ｎラッチセンスアンプの駆動ラインバーＬＡの電位は接地電圧ＧＮＤレベルすなわち、０Ｖまで落る。この際、絶縁トランジスタＱ１，Ｑ２によってビットライン電圧が降下することを防ぐためには、絶縁制御信号ＩＳＯのハイレベルはＶcc＋２Ｖth（ここで、ＶthはＮＭＯＳトランジスタのしきい電圧）レベル以上に維持されなければならない。トランジスタＱ１，Ｑ２が導通状態になると、ビットラインＢＬｉ，ＢＬｊとサブビットラインＳＢＬｉ，ＳＢＬｊとの間の電荷配分によってサブビットライン電圧が変る。この際、消去されたセルと電気的に連結されたビットラインＢＬｉとの電荷配分がなされたサブビットラインＳＢＬｉの電位が相対的に早く低くなることにより、トランジスタＱ３とＱ６が導通する。その結果、ラッチアンプの駆動ラインＬＡ，バーＬＡにより、サブビットラインＳＢＬｉの電位はＧＮＤレベルに降下し、サブビットラインＳＢＬｊの電位はＶccレベルまで上昇する。このように、ビットラインＢＬｉ，ＢＬｊとの間の微細な電位差はセンスアンプ１によって増幅されて入出力ゲート回路２００に提供される。
【０００６】
しかし、前述した感知増幅回路では、センシング動作中に、絶縁制御信号ＩＳＯがパルス波形を有しなければならないし、この絶縁制御信号のハイレベルもＶcc＋２Ｖthレベル以上に維持されなければならない。またセンシング動作の際、センスアンプ１がセルアレーでのビットラインローディングの影響を受けるようになり、これにより、センシング速度の遅延及びピーク電流の増加などのような問題が発生する。その上に、このセンスアンプによってはノーマルセンシング動作のみを遂行でき、選択されたセルに記憶のデータを反転させたデータを出力するインバーテッドセンシング動作（inverted sensing operation）は遂行できない。これは入出力回路の設計を制限する要素として作用する。
【０００７】
図１４は折り返しビットライン構造を有するＮＡＮＤフラシュのＥＥＰＲＯＭで採用されている他の従来のセンスアンプを示している。図１４を参照すると、ＰＭＯＳトランジスタＱ１０，Ｑ１１からなるプリチャージング部７と、ＮＭＯＳトランジスタＱ１２からなるイコライジング部８との間にセルアレー１００が位置する。セルアレー１００のビットラインＢＬｉ，ＢＬｊとサブビットラインＳＢＬｉ，ＳＢＬｊとの間にはＮＭＯＳトランジスタＱ１３，Ｑ１４からなるビットライン絶縁部９が位置する。このビットライン絶縁部９によってビットラインＢＬｉ，ＢＬｊとサブビットラインＳＢＬｉ，ＳＢＬｊとは互いにそれぞれ選択的に電気的に絶縁される。サブビットラインＳＢＬｉ，ＳＢＬｊには、ＮＭＯＳトランジスタＱ１５，Ｑ１６から構成されるＮラッチセンスアンプ部１０と、ＰＭＯＳトランジスタＱ１７，Ｑ１８から構成されるＰラッチセンスアンプ部１１とが連結される。ＮＭＯＳトランジスタＱ１５，Ｑ１６の各ドレーンはラッチアンプの駆動ラインＶsal に共通的に連結され、ＰＭＯＳトランジスタＱ１７，１８の各ソースはラッチアンプの駆動ラインＶsah に共通的に連結される。
【０００８】
図１５はＮＡＮＤフラシュメモリの読出動作のための図１４に示されたセンスアンプのセンシング動作のタイミング図を示している。図１５を参照すると、まず、プリチャージ及びイコライジング動作の後、ワードラインの信号ＷＬによって選択されたセルの状態に応じてビットラインＢＬｉの電位がディベロップする。この際、選択されたセルがオフセル（off-cell）すなわちプログラムされたセルであると、選択されたセルトランジスタは正のしきい電圧を有するので、上記選択されたセルトランジスタのゲートに０Ｖのワードラインの選択信号が印加されると、上記選択されたセルトランジスタがターンオフとなる。これにより、ビットラインＢＬｉの電位はプリチャージレベルをそのまま維持する。反面、選択されたセルがオンセル（on-cell)すなわち、消去されたセルであると、選択されたセルトランジスタは負のしきい電圧を有するので、上記選択されたセルトランジスタのゲートに０Ｖのワードライン選択信号が印加されても上記選択されたセルトランジスタは導通する。これにより、ビットラインＢＬｉの電位が基準セルと連結されたビットラインＢＬｊの電位より低くなる。この後、所定のパルス幅を有する絶縁制御信号ＩＳＯｉ，ＩＳＯｊが発生させられて絶縁トランジスタＱ１３，Ｑ１４がそれぞれ導通状態になる。反面、パルス波形の絶縁制御信号ＩＳＯｉ，ＩＳＯｊがアクティブ状態である間に、Ｎラッチセンスアンプの駆動ラインＶsal の電位はプリチャージレベル（すなわち、ハイレベル）からローレベル（０ Volts）に落ち、Ｐラッチセンスアンプの駆動ラインＶsah の電位はプリチャージレベル（すなわち、ローレベル）からハイレベルに上昇する。その結果、Ｎラッチセンスアンプ部１０及びＰラッチセンスアンプ部１１によってビットラインＢＬｉ上のデータがセンシングされる。このように、ビットラインＢＬｉ，ＢＬｊの間の微細な電位差はセンスアンプによって増幅されて入出力ゲート回路２００に提供される。
【０００９】
図１６は、図１４のセンスアンプにおけるＮＡＮＤフラシュメモリのプログラム検証及びプログラム防止のためのセンシング動作のタイミング図を示している。ここで、プログラム検証とは、選択されたオンセルの負のしきい電圧をプログラム動作によって正のしきい電圧に遷移させる際に所定のしきい電圧でのプログラムの完了を認識してプログラム動作を終了するようにすることを言い、プログラム防止とは、プログラム動作の際に非選択とされたオンセルがプログラムされないようにすることを言う。
【００１０】
まず、プログラム動作中に選択されたビットラインＢＬｉと連結されたオンセルがプログラムされないようにするためには、上記選択されたビットラインＢＬｉに対応するサブビットラインＳＢＬｉがＶccレベルを持続的に維持しなければならない。このプログラム防止動作では、図１６を参照すると、Ｉ／Ｏゲート回路２００を通じて提供される外部データ信号によってサブビットラインＳＢＬｉ，ＳＢＬｊの電位がそれぞれＶccレベル及びＧＮＤレベル（０ Volts）にプリチャージされた状態で、絶縁制御信号ＩＳＯｊが活性状態になる。これによって、基準セルと連結されてそして非選択とされたビットラインＢＬｊの放電がなされ、ビットラインＢＬｊの電位がＧＮＤレベルに落る。この際、ラッチ駆動信号Ｖsal ，Ｖsah は非活性状態にあるようにする。その結果、次に続く読出動作中に、オンセルと連結されたビットラインＢＬｉの電位がローレベルに充電されてもサブビットラインＳＢＬｊの電位がすでにＧＮＤレベルであるのでサブビットラインＳＢＬｉの電位はＶccレベルをそのまま維持する。
【００１１】
次いで、選択されたビットラインＢＬｉと連結されたオンセル（すなわち、消去されたセル）をプログラムするプログラム動作（この動作中に選択されたビットラインＢＬｉはＧＮＤレベルを維持する）では、外部データ信号によって各サブビットラインＳＢＬｉ，ＳＢＬｊの各電位がそれぞれＧＮＤレベル及びＶccレベルにプリチャージされた後、すでによく知られているプログラム検証モードでと同一動作が遂行される。この後のセル読出動作中に、サブビットラインＳＢＬｉの電位がＧＮＤレベルからＶccレベルに遷移すると、プログラム防止状態になってプログラム動作が自動に中止される。
【００１２】
このようなセンスアンプでは、ビットラインセンシングの間、絶縁制御信号ＩＳＯｉ，ＩＳＯｊとラッチ駆動信号Ｖsal ，Ｖsah がオーバーラップする程度及びプロセスパラメータに応じて、各ビットラインと各サブビットラインとの間のディカップリングのためのディカップリングマージンの変化と、センシングマージンの変化が発生する。またプログラム検証及び防止動作中に、まずビットラインＢＬｊに連結された絶縁トランジスタＱ１４を導通状態にしなければならないので正常的な読出動作が遂行されるセンスアンプと違って別の制御ロジックも必要であるし、検証時間もさらに長くなるなどの問題が発生する。
【００１３】
【発明の目的】
したがって本発明は、パルス波形のビットライン絶縁信号を使用せずにも安定さしたセンシング動作を遂行できるような折り返しビットライン構造の揮発性半導体メモリ装置用のセンスアンプを提供することを目的とする。
【００１４】
本発明の他の目的は、メモリセルと連結されたビットラインのローディングに影響されない感知動作を可能とする折り返しビットライン構造の不揮発性半導体メモリ装置用のセンスアンプを提供することにある。
【００１５】
本発明の他の目的は、より小さい消費電力の不揮発性半導体メモリ装置用のセンスアンプを提供することにある。
【００１６】
本発明の他の目的は、ノーマルセンシング動作の遂行のみではなくインバーテッドセンシング動作の遂行も可能であるフラシュメモリ装置用のセンスアンプを提供することにある。
【００１７】
本発明の他の目的は、ビットラインセンシングの際にディカップリングマージン及びセンシングマージンの変化を最小化できるフラシュメモリ装置用のセンスアンプを提供することにある。
【００１８】
本発明の他の目的は、高速センシング動作を可能とするフラシュメモリ装置用のセンスアンプを提供することにある。
【００１９】
本発明の他の目的は、プログラム検証動作及びプログラム防止動作を円滑に遂行できるようなフラシュメモリ装置用のセンスアンプを提供することにある。
【００２０】
【課題を解決するための手段】
上記目的を達成するための本発明の一つの特徴によると、不揮発性半導体メモリ装置のセンスアンプは、書き込まれたデータを記憶するためのＮＡＮＤ構造のメモリセルアレーと所定の基準電圧を供給するための基準セルアレーにそれぞれ連結される第１及び第２の各ビットラインと；前記第１及び第２の各ビットラインにそれぞれ対応する第１及び第２の各サブビットラインと；前記各ビットラインと前記各サブビットラインとに連結されて、所定の絶縁制御信号に応じてこれら各ビットラインと各サブビットラインを選択的に絶縁させるビットライン絶縁手段と；所定のプリチャージ期間の間、前記各サブビットラインをプリチャージング及びイコライジングする手段と；所定の外部電圧信号に連結される信号ラインと；前記第１及び第２の各サブドットラインにそれぞれ連結される第１及び第２の電流通路を有し、所定のセンシング期間の間、上記第１のビットラインの電圧レベルに応じて前記第２の電流通路を通じて流れる電流を制御すると共に、前記第２のビットラインの電圧レベルに応じて前記第１の電流通路を通じて流れる電流を制御する電圧制御電流源と；所定のスイッチング制御信号に応じて上記信号ラインに選択的に前記第１及び第２の電流通路を連結するスイッチング手段と；及び前記第１のサブビットラインの電圧と前記第２のサブビットラインの電圧との間の電位差が所定の値以上である際、これら第１及び第２の各サブビットラインを所定の第１及び第２の各電圧レベルにそれぞれラッチさせるラッチ増幅手段とを備えている。
【００２１】
このような本発明によるセンスアンプにあって、ビットラインの絶縁手段は、プリチャージ期間及びセンシング期間の間、各ビットラインと各サブビットラインを完全に絶縁させる。これによって感知動作は、ビットラインローディングにまったく影響されない。その結果、センシング速度が向上してピーク電流が減少する。また本発明によるセンスアンプにあっては、信号ラインがＶccレベルにプリチャージされ、また各サブビットラインがＧＮＤレベルにそれぞれプリチャージされた状態でセンシング動作が遂行する場合には、メモリセルデータの位相と正反対の位相のデータがアクセスされる。
【００２２】
本発明の他の特徴によると、不揮発性半導体メモリ装置のセンスアンプは、書き込まれたデータを記憶するためのＮＡＮＤ構造のメモリセルアレーと所定の基準電圧を供給するための基準セルアレーとにそれぞれ連結される第１及び第２の各ビットラインと；所定のプリチャージ期間の間、前記各ビットラインをプリチャージング及びイコライジングする手段と；前記第１及び第２の各ビットラインにそれぞれ対応し、外部から提供されるデータ信号によってそれぞれプリチャージされる第１及び第２の各サブビットラインと；前記各ビットラインと前記各サブビットラインとに連結され、所定の第１及び第２の絶縁制御信号に応じて選択的に前記各ビットラインと前記各サブビットラインを絶縁させるビットライン絶縁手段と；前記第１及び第２の各サブビットラインにそれぞれ連結される第１及び第２の電流通路を有し、所定のセンシング期間の間、前記第１のビットラインの電圧レベルに応じて前記第２の電流通路を通じて流れる電流を制御すると共に、前記第２のビットラインの電圧レベルに応じて前記第１の電流通路を通じて流れる電流を制御する電圧制御の電流源と；所定の定電圧信号を出力する定電圧源と；第１及び第２の各スイッチング制御信号に応じてそれぞれ選択的に前記定電圧源に前記第１及び第２の各電流通路を連結するスイッチング手段と；及び前記第１のサブビットラインの電圧と前記第２のサブビットラインの電圧との間の電位差が所定の値以上である際に前記第１及び第２の各サブビットラインを所定の第１及び第２の各電圧レベルにそれぞれラッチさせるラッチ増幅手段とを備えている。
【００２３】
このような構成のセンスアンプによると、ビットラインの絶縁手段にパルス波形のビットライン絶縁信号を印加しなくとも安定したセンシング動作を遂行でき、しかもプログラム検証及び防止に要する時間も節約できる。
【００２４】
この特徴のセンスアンプは、上記スイッチング手段と上記定電圧源との間に互いにそれぞれ並列に連結される第３及び第４の電流通路を有し、上記センシング期間の間、上記第１ビットラインの電圧レベルに応じて前記第３の電流通路を通じて流れる電流の量を制御すると共に、上記第２のビットラインの電圧レベルに応じて前記第４の電流通路を通じて流れる電流の量を制御する他の一つの電圧制御電流源を付加的に備えることができる。
【００２５】
【発明の実施の形態】
以下、添付の図面に基づいて本発明の適切な実施形態について詳細に説明する。なお以下では、説明の便宜上、ビットラインＢＬｉには消去されたセルが選択されることによって充電された電圧が伝達され、ビットラインＢＬｊにはリファレンスセルが選択されることによって得ることができる読出基準電圧が伝達されるという仮定の下で説明する。
【００２６】
第１の実施形態；図１は第１の実施形態による折り返しビットライン構造を有するＮＡＮＤフラシュメモリ装置用のセンスアンプの構成を示している。図１を参照すると、本実施形態のセンスアンプは、書き込まれた情報を記憶するためのＮＡＮＤ構造からなるメモリセルアレーと基準電圧を供給するためのリファレンスセルアレーとを含むセルアレー１００と入出力ゲート回路２００との間に位置する。このセンスアンプにあっては、セルアレー１００に連結されたビットラインＢＬｉ，ＢＬｊと入出力ゲート回路２００に連結されたサブビットラインＳＢＬｉ，ＳＢＬｊとの間に、ビットライン絶縁部１２が位置する。このビットライン絶縁部１２は、ＮＭＯＳトランジスタＱ１９，Ｑ２０から構成される。このトランジスタＱ１９，Ｑ２０のゲートには絶縁制御信号ＩＳＯが印加される。ビットラインＢＬｉ，ＢＬｊとサブビットラインＳＢＬｉ，ＳＢＬｊは、ビットライン絶縁部１２によって選択的に電気的な絶縁がなされる。サブビットラインＳＢＬｉ，ＳＢＬｊにはＮＭＯＳトランジスタＱ２１，Ｑ２２から構成されるラッチ形態の電圧制御電流源１３が連結され、この電圧制御電流源１３と信号ラインＶＳＡとの間に、ＮＭＯＳトランジスタＱ２３，Ｑ２４から構成されるスイッチング部１４が連結される。電圧制御電流源１３におけるトランジスタＱ２１は、そのドレーンがサブビットラインＳＢＬｉに連結され、それソースがトランジスタＱ２３のドレーンと連結され、そのゲートがビットラインＢＬｊと絶縁トランジスタＱ２０のドレーンとに共通的に連結される。またトランジスタＱ２２は、そのドレーンがサブビットラインＳＢＬｊに連結され、それソースがトランジスタＱ２４のドレーンと連結され、そのゲートはビットラインＢＬｉと絶縁トランジスタＱ１９のドレーンとに共通的に連結される。スイッチング部１４を構成するトランジスタＱ２３，Ｑ２４は、それぞれのソースが信号ラインＶＳＡに共通的に連結され、それぞれのゲートにパルス形態のスイッチング制御信号φＳＡが印加される。またサブビットラインＳＢＬｉ，ＳＢＬｊには、ＮＭＯＳトランジスタＱ２５，Ｑ２６からなるＮラッチセンスアンプ部１５と、ＰＭＯＳトランジスタＱ２７，Ｑ２８から構成されるＰラッチセンスアンプ部１６と、ＮＭＯＳトランジスタＱ２９，Ｑ３０から構成されるプリチャージング部１７と、及びＮＭＯＳトランジスタＱ３１から構成されるイコライジング部１８とが連結されている。
【００２７】
図２は、図１に示されたセンスアンプのノーマルセンシング動作のためのタイミング図を示している。図２を参照すると、ビットラインＢＬｉ，ＢＬｊはＶccレベルにプリチャージされる。プリチャージング及びイコライジングの制御信号φＥＱがＶcc＋２Ｖtn（ここで、ＶtnはＮＭＯＳトランジスタのしきい電圧）レベルを維持する間、サブビットラインＳＢＬｉ，ＳＢＬｊはプリチャージング部１７及びイコライジング部１８によってＶccレベルにそれぞれプリチャージされる。このセンシング動作において、信号ラインＶＳＡ及びＰラッチセンスアンプ部の駆動ラインＬＡの電位はＧＮＤレベル及びＶccレベルをそれぞれ維持し、パルス形態のスイッチング制御信号φＳＡが発生する前にはＮラッチセンスアンプ部の駆動ラインバーＬＡもＶccレベルを維持する。このような状態において、ワードライン信号ＷＬによってメモリセルが選択される。図２には選択されたメモリセルがオンセルである場合のみを例として示している。選択されたセルの状態（すなわち、オンセルであるかどうか、或いはオフセルであるかどうか）によってビットラインＢＬｉ，ＢＬｊのそれぞれの電位がディベロップして二つのビットラインＢＬｉ，ＢＬｊの間に所定の電位差を発生させる、すなわち、ビットラインＢＬｉの電位がビットラインＢＬｊの電位より低くなり始めてから所定の時間が経過すると、スイッチング制御信号φＳＡが活性状態になる。この際からビットラインＢＬｉ，ＢＬｊの間の電位差をセンシングするセンシング動作が始まる。スイッチング制御信号φＳＡがハイレベルに遷移するとトランジスタＱ２３，Ｑ２４が導通する。この際、ビットラインＢＬｊの電位がビットラインＢＬｉの電位より高いので、トランジスタＱ２１によってサブビットラインＳＢＬｉがサブビットラインＳＢＬｊよりさらに早く放電する。その結果、サブビットラインＳＢＬｉの電位がサブビットラインＳＢＬｊの電位よりさらに低くなる。この際、Ｎラッチセンスアンプの駆動ラインバーＬＡの電位がＶccレベルからＧＮＤレベルに遷移してＰラッチセンスアンプの駆動ラインＬＡの電位はＶccレベルを維持するので、トランジスタＱ２５とＱ２８とが導通する。これによってサブビットラインＳＢＬｉの電位がＧＮＤレベルになって、サブビットラインＳＢＬｊの電位がＶccレベルになることにより、ビットラインＢＬｉ，ＢＬｊの間の微細な電位差がセンスアンプによって増幅される。
【００２８】
前述したセンシング動作においては、図２に示されたように、信号ラインＶＳＡがＧＮＤレベルにプリチャージされ、サブビットラインＳＢＬｉ，ＳＢＬｊがＶccレベルにプリチャージされた条件でセンシング動作が遂行される。図２を参照すると、例えば、ビットラインＢＬｉ及びＢＬｊがＧＮＤレベル０Ｖ及び基準電圧（Ｖref)レベルにそれぞれ充電されるオンセルデータのセンシングである場合、サブビットラインＳＢＬｉ及びＳＢＬｊはＧＮＤレベル及びＶccレベルにそれぞれ充電されることが見られる。従って、上記条件によると、本実施形態のセンスアンプにより、セルデータの位相と同一位相のデータがアクセスされる。
【００２９】
反面、この実施形態では、充電されたビットラインＢＬｉ，ＢＬｊによってサブビットラインＳＢＬｉ，ＳＢＬｊから電圧制御電流源１３及びスイッチング部１４を通じてＧＮＤ（すなわち、信号ラインＶＳＡ）までのＤＣ電流通路が実質的なセンシング動作の後にも続いて形成されることを防ぐために、スイッチング制御信号φＳＡは図２に示されたようにパルス波形を有する。またこの実施形態では、絶縁制御信号ＩＳＯがセンシング動作中に非活性状態になってＧＮＤレベルを維持するので、感知動作でのビットラインＢＬｉ，ＢＬｊとセンスアンプが完全に絶縁されることになり、感知動作はビットラインローディングにまったく影響されない。これにより、センシング速度を向上させてピーク電流を減少させる効果が得られる。
【００３０】
図３は、図１のセンスアンプにおけるインバーテッドセンシング動作のためのタイミング図を示している。図３を参照すると、ビットラインＢＬｉ，ＢＬｊはＶccレベルにプリチャージされる。プリチャージング及びイコライジング制御信号φＥＱがＶcc＋２Ｖthレベルを維持する間、サブビットラインＳＢＬｉ，ＳＢＬｊはプリチャージング部１７及びイコライジング部１８によってＧＮＤレベルにそれぞれプリチャージされる。このセンシング動作、すなわち、インバーテッド読出動作において、信号ラインＶＳＡ及びＰラッチセンスアンプ部の駆動ラインＬＡの電位はＶccレベル及びＧＮＤレベルをそれぞれ維持し、パルス形態のスイッチング制御信号φＳＡが発生する前にラッチアンプの駆動ラインＬＡ，バーＬＡがＧＮＤレベルをそれぞれ維持する。このような状態で、ワードライン信号ＷＬによってメモリセルが選択される。選択されたセルの状態に応じてビットラインＢＬｉ，ＢＬｊのそれぞれの電位がディベロップして二つのビットラインＢＬｉ，ＢＬｊの間の所定の電位差が発生すると、スイッチング制御信号φＳＡが活性状態になる。スイッチング制御信号φＳＡがハイレベルに遷移すると、トランジスタＱ２３，Ｑ２４が導通されてセンシング動作が始まる。この際、ビットラインＢＬｊの電位がビットラインＢＬｉの電位より高いのでトランジスタＱ２１によってサブビットラインＳＢＬｉがサブビットラインＳＢＬｊよりさらに早く充電される。その結果、サブビットラインＳＢＬｉの電位がサブビットラインＳＢＬｊの電位よりさらに高くなる。この際、Ｐラッチセンスアンプの駆動ラインＬＡの電位がＧＮＤレベルからＶccレベルに遷移してＰラッチセンスアンプの駆動ラインバーＬＡの電位はＧＮＤレベルを維持するのでＮラッチセンスアンプ部１５とＰラッチセンスアンプ部１６のトランジスタＱ２６とＱ２７が導通する。これによって、サブビットラインＳＢＬｉの電位がＶccレベルになり、サブビットラインＳＢＬｊの電位がＧＮＤレベルになることにより、ビットラインＢＬｉ，ＢＬｊの間の微細な電位差がセンスアンプによって増幅される。
【００３１】
このようなセンシング動作では、図３に示されたように、信号ラインＶＳＡがＶccレベルにプリチャージされてサブビットラインＳＢＬｉ，ＳＢＬｊはＧＮＤレベルにそれぞれプリチャージされた条件の下でセンシング動作が遂行される。図３を参照すると、例えば、ビットラインＢＬｉ及びＢＬｊがＧＮＤレベル及び基準電圧レベルにそれぞれ充電されるオンセルデータのセンシングである場合、サブビットラインＳＢＬｉ及びＳＢＬｊはＧＮＤレベル及びＶccレベルにそれぞれディベロップすることが見られる。従って、前記条件によると、この実施形態のセンスアンプにより、セルデータの位相と正反対の位相のデータがアクセスされる。
【００３２】
図４及び図５は第１の実施形態によるセンスアンプにおけるノーマルセンシング及びインバーテッドセンシング動作のシミュレーション（simulation）結果による各ビットライン電圧の波形を示している。このシミュレーションは、電源電圧Ｖccが３．８Ｖ、温度が−５℃である条件の下で遂行されたものである。図４及び図５でに、各ラインに対応する波形に該当ラインの符号が並記してある。本実施形態によると、センシング動作の際、センスアンプとセルアレーステージのビットラインＢＬｉ，ＢＬｊが互いに電気的に絶縁されるが、これにより、前記図面に示されたように、センシング速度が向上してピーク電流はほとんど流れないことが見られる。
【００３３】
以上のように、本実施形態によると、ビットライン絶縁部にパルス波形のビットライン絶縁信号ＩＳＯを印加しなくても安定したセンシング動作を遂行できる。またセンシング速度の向上とピーク電流の減少以外にも、ノーマルセンシング動作とインバーテッドセンシング動作のすべてを遂行できるようになり、設計上の応用を自由にすることができるという利点もある。
【００３４】
第２の実施形態；図６は第２の実施形態による折り返しビットライン構造のＮＡＮＤフラシュメモリ装置用のセンスアンプの構成を示している。図６を参照すると、センスアンプは、リファレンスセルアレーを含むセルアレー１００と入出力ゲート回路２００との間に位置する。このセンスアンプにあっては、セルアレー１００に連結されたビットラインＢＬｉ，ＢＬｊと入出力ゲート回路２００に連結されたサブビットラインＳＢＬｉ，ＳＢＬｊの間に、ＮＭＯＳトランジスタＱ３５，Ｑ３６から構成されるビットライン絶縁部２１が位置する。このビットライン絶縁部２１とセルアレー１００との間のビットラインＢＬｉ，ＢＬｊには、ＰＭＯＳトランジスタＱ３２，Ｑ３３から構成されるプリチャージング部１９とＮＭＯＳトランジスタＱ３４から構成されるイコライジング部２０が連結される。サブビットラインＳＢＬｉ，ＳＢＬｊにはＮＭＯＳトランジスタＱ３７，Ｑ３８から構成される電圧制御電流源２２が連結され、この電圧制御電流源２２と接地（又は、Ｖccレベルより低い所定の電位）との間には、ＮＭＯＳトランジスタＱ３９，Ｑ４０から構成されるスイッチング部２３が連結される。電圧制御電流源２２のトランジスタＱ３７は、そのドレーンがサブビットラインＳＢＬｉに連結され、それソースがトランジスタＱ３９のドレーンと連結され、そのゲートはビットラインＢＬｊと絶縁トランジスタＱ３６のドレーンとに共通的に連結される。またトランジスタＱ３８は、そのドレーンがサブビットラインＳＢＬｊに連結され、そのソースがトランジスタＱ４０のドレーンと連結され、そのゲートはビットラインＢＬｉと絶縁トランジスタＱ３５のドレーンとに共通的に連結される。スイッチング部２３を構成するトランジスタＱ３９，Ｑ４０は、その各ソースが接地又はＶccレベルより低い所定の電位に共通的に連結され、それらのゲートにパルス形態のスイッチング制御信号φＳＡｉ，φＳＡｊがそれぞれ印加される。またサブビットラインＳＢＬｉ，ＳＢＬｊには、ＮＭＯＳトランジスタＱ４１，Ｑ４２からなるＮラッチセンスアンプ部２４と、ＰＭＯＳトランジスタＱ４３，Ｑ４４からなるＰラッチセンスアンプ部２５とが連結される。
【００３５】
図７は図６のセンスアンプにおける読出動作のためのセンシング動作のタイミング図を示している。図７を参照すると、ワードライン信号ＷＬがローレベルに維持される間、ビットラインＢＬｉ，ＢＬｊはＶccレベルにプリチャージされる。この際、絶縁制御信号ＩＳＯｉ，ＩＳＯｊ及びＰラッチセンスアンプ部の駆動ラインＶsah の電位はＧＮＤレベルに維持され、Ｎラッチセンスアンプ部の駆動ラインＶsal の電位はＶccレベルを維持する。このような状態で、ワードライン信号ＷＬがハイレベルに遷移することによってメモリセルが選択される。選択されたセルの状態に応じて、図７に示されたように、ビットラインＢＬｉ，ＢＬｊのそれぞれに電位がディベロップして二つのビットラインＢＬｉ，ＢＬｊの間に所定の電位差を発生する。この後、スイッチング制御信号φＳＡｉ，φＳＡｊが活性状態になり、Ｐラッチセンスアンプ部の駆動ラインＶsah の電位とＮラッチセンスアンプ部の駆動ラインＶsal の電位とがプリチャージレベルからそれぞれハイレベル（Ｖccレベル）及びローレベル（ＧＮＤレベル）に遷移する。この際からビットラインＢＬｉ，ＢＬｊの間の電位差をセンシングするセンシング動作が始まる。スイッチング制御信号φＳＡｉ，φＳＡｊがハイレベルに遷移するとトランジスタＱ３９，Ｑ４０がそれぞれ導通する。
【００３６】
この際、ワードライン信号ＷＬによって選択されたセルがオンセル（すなわち、消去されたセル）である場合、ビットラインＢＬｊの電位がビットラインＢＬｉの電位より高いのでトランジスタＱ３７を通じて流れる電流の量がトランジスタＱ３８を通じて流れる電流の量より多くなる。これによって、サブビットラインＳＢＬｉがサブビットラインＳＢＬｊよりさらに早く放電する。その結果、サブビットラインＳＢＬｉの電位がサブビットラインＳＢＬｊの電位よりさらに低くなる。この際、ラッチ駆動ラインＶsal ，Ｖsah によってＮラッチセンスアンプ部２４とＰラッチセンスアンプ部２５のトランジスタＱ４１とＱ４４が導通する。これによって、サブビットラインＳＢＬｉの電位がＧＮＤレベルにディベロップすると共に、サブビットラインＳＢＬｊの電位がＶccレベルにディベロップし、ビットラインＢＬｉ，ＢＬｊの間の微細な電位差がセンスアンプによって増幅される。
【００３７】
反面、選択されたセルがオフセル（すなわち、プログラムされたセル）である場合、ビットラインＢＬｉの電位がビットラインＢＬｊの電位より高いのでトランジスタＱ３８を通じて流れる電流の量がトランジスタＱ３７を通じて流れる電流の量より多くなる。これによって、サブビットラインＳＢＬｊがサブビットラインＳＢＬｉよりさらに早く放電する。その結果、サブビットラインＳＢＬｊの電位がサブビットラインＳＢＬｉの電位よりさらに低くなる。この際、サブビットラインＳＢＬｊの電位がＧＮＤレベルになり、サブビットラインＳＢＬｉの電位はＶccレベルになって、ビットラインＢＬｉ，ＢＬｊの間の微細な電位差がセンスアンプによって増幅される。
【００３８】
この実施形態でも、第１の実施形態と同じように、充電されたビットラインＢＬｉ，ＢＬｊによって、プリチャージされたサブビットラインＳＢＬｉ，ＳＢＬｊから電圧制御電流源２２及びスイッチング部２３を通じてＧＮＤまでのＤＣ電流通路が実質的なセンシング動作期間以外にも続いて形成されることを防ぐために、スイッチング制御信号φＳＡｉ，φＳＡｊは図７に示されたようにパルス波形を有する。またこの実施形態において、絶縁制御信号ＩＳＯｉ，ＩＳＯｊがセンシング動作中に非活性状態になってＧＮＤレベルを維持するので、感知動作でビットラインＢＬｉ，ＢＬｊとサブビットラインＳＢＬｉ，ＳＢＬｊが完全にディカップリングされる。このような状態でサブビットラインＳＢＬｉ，ＳＢＬｊがディベロップできるのでセンシング速度が向上して消費電流が減少し、安定したセンシング動作を遂行することができる。
【００３９】
図８は図６のセンスアンプにおけるプログラム検証及びプログラム防止のためのセンシング動作のタイミング図を示している。まず、プログラム動作中に選択されたビットラインＢＬｉと連結するオンセルがプログラムされないようにするためには、上記選択されたビットラインＢＬｉに対応するサブビットラインＳＢＬｉがＶccレベルを続いて維持しなければならない。このプログラム防止動作では、Ｉ／Ｏゲート回路２００から提供される各外部データ信号をラッチセンスアンプ部２４，２５がラッチすることにより、サブビットラインＳＢＬｉ，ＳＢＬｊはそれぞれＶccレベル及びＧＮＤレベルになる。このような状態で、図８を参照すると、絶縁制御信号ＩＳＯｉ，ＩＳＯｊが非活性状態にあるようになり、読出（すなわち、センシング）動作が遂行される。この際、スイッチング制御信号φＳＡｊのみが活性状態になることにより、スイッチンク部２３で、トランジスタＱ４０のみが導通することによって選択されないサブビットラインＳＢＬｊがＧＮＤレベルにプリチャージされ、ラッチ駆動信号Ｖsal ，Ｖsah が活性状態になるようになる。これとは違って、Ｎラッチセンスアンプ部２４の駆動信号Ｖsal はしばらくの間非活性状態になってスイッチング制御信号φＳＡｊが活性状態になる際にそれと共に活性状態になる可能性もある。前述したように、サブビットラインＳＢＬｊがＧＮＤレベルを維持することにより、次に続くセンシング動作中に選択されたビットラインＢＬｉの電位がローレベルにディベロップしても、サブビットラインＳＢＬｊの電位がすでにＧＮＤレベルであるので、サブビットラインＳＢＬｉの電位はＶccレベルをそのまま維持する。従って、選択されたオンセルについてのプログラムが防止される。
【００４０】
次いで、選択されたビットラインＢＬｉと連結されたオンセル（すなわち、消去されたセル）をプログラムするプログラム動作（この動作の間、選択されたビットラインＢＬｉはＧＮＤレベルを維持する）では、Ｉ／Ｏゲート回路２００から提供される外部データ信号によってサブビットラインＳＢＬｉ，ＳＢＬｊがそれぞれＧＮＤレベル及びＶccレベルにラッチされた後、すでによく知られているプログラム検証モードでと同一の動作が遂行される。プログラム動作の途中、選択されたセルが充分プログラムされると、すなわち、ビットラインＢＬｉの電位ビットラインＢＬｊの基準電圧レベルよりさらに高くなると、トランジスタＱ３８の導電性はトランジスタＱ３７のそれよりさらによくなる。結局、選択されたセルが充分にプログラムされた状態でスイッチング制御信号φＳＡｊが活性状態になると、サブビットラインＳＢＬｊからラッチアンプ２２のトランジスタＱ３８を通じて接地に流れる電流の量（この電流の量はセルプログラムの程度によって変化する）が急激に増加する。これによってサブビットラインＳＢＬｊが充分に放電されてＧＮＤレベルになる。この後、ラッチセンスアンプ部２４，２５によってサブビットラインＳＢＬｉの電位がＧＮＤレベルからＶccレベルに遷移するとプログラム防止状態になる。これにより、選択されたオンセルについてのプログラム動作が自動に中止される。以上のように、プログラム検証及び防止動作のために、基準ビットラインに連結された絶縁トランジスタＱ３６をセンシング動作が始まる前にあらかじめ導通させる必要がない。これによって、センシング動作の前に絶縁トランジスタＱ３６を導通させるための別の制御ロジックを必要としなくなるので、従来技術と比べると、メモリ装置はさらに簡単な構成を有するだけではなくプログラム検証及び防止時間も節約できることになる。
【００４１】
反面、プログラム動作では、外部データ信号によってプリチャージされたサブビットラインＳＢＬｉの電位をビットラインＢＬｉに伝達するようにするため、ビットライン絶縁部２１のトランジスタＱ３１のみを導通させ、非選択のビットラインＢＬｊに連結されたセルのプログラム防止のためにプリチャージトランジスタＱ３３のみを導通させてビットラインＢＬｊをＶccレベルにプリチャージさせるようにする。
【００４２】
以上のように、この実施形態によると、ビットライン絶縁部にパルス波形のビットライン絶縁信号ＩＳＯｉ，ＩＳＯｊを印加しなくても安定したセンシング動作を遂行することがき、しかもプログラム検証及び防止時間も節約できる。
【００４３】
第３の実施形態；図９は第３の実施形態による折り返しビットライン構造のＮＡＮＤフラシュメモリ装置用のセンスアンプの構成を示している。図９を参照すると、この実施形態のセンスアンプは前述した第２の実施形態による回路の構成に他の一つの電圧制御電流源３０が追加された構成を有する。絶縁電圧制御電流源３０は、ＮＭＯＳトランジスタＱ４５，Ｑ４６から構成される。このトランジスタＱ４５，Ｑ４６は、それぞれのドレーンは互いに連結され、またそれぞれのソースも互いに連結される。トランジスタＱ３９，Ｑ４０の各ソースとトランジスタＱ４５，Ｑ４６の各ドレーンは互いに連結され、トランジスタＱ４５，Ｑ４６の各ソースは信号ラインＶsan に連結される。トランジスタＱ４５のゲートはビットラインＢＬｉと連結され、トランジスタＱ４６のゲートはビットラインＢＬｊと連結される。
【００４４】
図１０は、図９のセンスアンプにおける読出動作のためのセンシング動作タイミング図を示している。図１０を参照すると、プリチャージ及びイコライジング動作の後、ワードライン信号ＷＬがハイレベルに遷移することによってメモリセルが選択される。選択されたセルの状態に応じて、図１０に示されたように、ビットラインＢＬｉ，ＢＬｊのそれぞれの電位が充電されて二つのビットラインＢＬｉ，ＢＬｊとの間に所定の電位差が発生する。この後、スイッチング制御信号φＳＡｉ，φＳＡｊが活性状態になり、Ｐラッチセンスアンプ部の駆動ラインＶsah の電位とＮラッチセンスアンプ部の駆動ラインＶsal の電位がプリチャージレベルからそれぞれハイレベル（Ｖccレベル）及びローレベル（ＧＮＤレベル）に遷移する。この際からビットラインＢＬｉ，ＢＬｊの間の電位差をセンシングするセンシング動作が始まる。センシング動作の際、ＧＮＤレベルに維持される信号ラインＶsan によって電圧制御電流源３０のトランジスタＱ４５，Ｑ４６には充分なゲートバイアスが提供される。スイッチング制御信号φＳＡｉ，φＳＡｊがハイレベルに遷移するとトランジスタＱ３９，Ｑ４０がそれぞれ導通する。このセンスアンプの他の読出動作は、第２の実施形態のそれと同様にして遂行されるので、それについての説明は省略する。この実施形態からも、前の実施形態と同じように、充電されたビットラインＢＬｉ，ＢＬｊによってサブビットラインＳＢＬｉ，ＳＢＬｊから電圧制御電流源２２及びスイッチング部２３を通じてＧＮＤまでのＤＣ電流通路が実質的なセンシング動作中に形成されることを防ぐために、上記スイッチング制御信号φＳＡｉ，φＳＡｊが図７に示されるようにパルス波形を有する。またこの実施形態では、絶縁制御信号ＩＳＯｉ，ＩＳＯｊがセンシング動作中に非活性状態になってＧＮＤレベルを維持するので、感知動作でビットラインＢＬｉ，ＢＬｊとサブビットラインＳＢＬｉ，ＳＢＬｊが完全にディカップリングされる。このような状態でサブビットラインＳＢＬｉ，ＳＢＬｊが充電できるのでセンシング速度が向上し、そして消費電流が減少し、安定したセンシング動作を遂行できる。
【００４５】
図１１は、図９のセンスアンプにおけるセンシング動作のプログラム検証及びプログラム防止のためのタイミング図を示している。まず、プログラム動作中に選択されたビットラインＢＬｉと連結されたオンセルがプログラムをされないようにするためには、Ｉ／Ｏゲート回路２００から提供される外部データ信号により、サブビットラインＳＢＬｉ，ＳＢＬｊがそれぞれＶccレベル及びＧＮＤレベルにプリチャージされた状態で、読出動作が遂行される。この際、信号ラインＶsan には、基準電圧（Ｖref)レベルからトランジスタＱ４５又はＱ４６のしきい電圧（Ｖtn）程度を引いた電位よりもう少し高い電位が印加される。これによって、ビットラインＢＬｊにゲートが連結されたトランジスタＱ４６とビットラインＢＬｉにゲートが連結されたトランジスタＱ４５の二つが共に不導通となる。その結果、サブビットラインＳＢＬｉ及びＳＢＬｊは、プリチャージレベル、すなわち、Ｖccレベル及びＧＮＤレベルをそのままそれぞれ維持する。従って、選択されたオンセルについてのプログラムが防止される。反面、図１１に示されたように、Ｐラッチセンスアンプ部の駆動ラインＶsah はしばらくの間非活性状態になった後スイッチング制御信号φＳＡｉが活性状態になる際に、それと共に活性状態になる可能性もある。
【００４６】
次いで、選択されたビットラインＢＬｉと連結されたオンセル（すなわち、消去されたセル）をプログラムするプログラム動作では、Ｉ／Ｏゲート回路２００から提供される外部データ信号によってサブビットラインＳＢＬｉ，ＳＢＬｊがそれぞれＧＮＤレベル及びＶccレベルにプリチャージされた後、すでによく知られているプログラム検証モードでと同一の動作が遂行される。選択されたセルが充分にプログラムされてビットラインＢＬｉの電位がＶsan ＋Ｖtn以上になるとトランジスタＱ４５が導通する。選択されたセルが充分にプログラムされた状態でスイッチング制御信号φＳＡｊが活性状態になると、サブビットラインＳＢＬｊが充分に放電されてＧＮＤレベルになる。この後、ラッチセンスアンプ部２４，２５によってサブビットラインＳＢＬｉの電位がＧＮＤレベルからＶccレベルに遷移するとプログラム防止状態になる。これによって、選択されたオンセルについてのプログラム動作が自動に中止される。
【図面の簡単な説明】
【図１】本発明の第１の実施形態によるセンスアンプの構成を示す回路図。
【図２】図１のセンスアンプにおけるノーマルセンシング動作を示すタイミング図。
【図３】図１のセンスアンプにおけるインバーテッドセンシング動作を示すタイミング図。
【図４】図１のセンスアンプにおけるノーマルセンシング動作のシミュレーション結果によるビットライン電圧の波形図。
【図５】図１のセンスアンプにおけるインバーテッドセンシング動作のシミュレーション結果によるビットライン電圧の波形図。
【図６】本発明の第２の実施形態によるセンスアンプの構成を示す回路図。
【図７】図６のセンスアンプにおける読み動作のためのセンシング動作を示すタイミング図。
【図８】図６のセンスアンプにおけるプログラム検証及び防止のためのセンシング動作を示すタイミング図。
【図９】本発明の第３の実施形態によるセンスアンプの構成を示す回路図。
【図１０】図９のセンスアンプにおける読み動作のためのセンシング動作を示すタイミング図。
【図１１】図１０のセンスアンプにおけるプログラム検証及び防止のためのセンシング動作を示すタイミング図。
【図１２】従来のセンスアンプの構成を示す回路図。
【図１３】図１２のセンスアンプにおけるセンシング動作を示すタイミング図。
【図１４】他の従来のセンスアンプの構成を示す回路図。
【図１５】図１４のセンスアンプにおける読み動作のためのセンシング動作を示すタイミング図。
【図１６】図１４のセンスアンプにおけるプログラム検証及び防止のためのセンシング動作を示すタイミング図。
【図１】
0003661162.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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