(57)【特許請求の範囲】
【請求項１】
信号と電力を受信するアンテナの該電力から内部電圧を生成する電源回路と、
前記電源回路により生成される内部電圧により動作する内部回路とを有し、
前記電源回路は、
前記アンテナに接続する第１入力端子及び第２入力端子と、
前記内部回路に接続する第１出力端子及び第２出力端子と、
ソース・ドレイン経路（またはコレクタ・エミッタ経路）が前記第２入力端子と前記第２出力端子との間に接続する第１トランジスタと、
前記第２入力端子と前記第１トランジスタのゲート（またはベース）との間に接続する第１抵抗と、
ソース・ドレイン経路（またはコレクタ・エミッタ経路）が前記第１入力端子と前記第２出力端子との間に接続する第２トランジスタと、
前記第１入力端子と前記第２トランジスタのゲート（またはベース）との間に接続する第２抵抗と、
制御電圧に比例して前記第１抵抗及び前記第２抵抗に流れる電流を生成する電圧制御電流源と、
前記第１出力端子と前記第２出力端子との間の電圧に比例して前記制御電圧を生成する電圧検出回路とを有し、
前記電源回路は、さらに、
ソース・ドレイン経路が前記第１入力端子と前記第１出力端子との間に接続され且つゲートが前記第２入力端子に接続する第３トランジスタと、
ソース・ドレイン経路が前記第２入力端子と前記第１出力端子との間に接続され且つゲートが前記第１入力端子に接続する第４トランジスタとを有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１トランジスタと前記第２トランジスタはＭＯＳＦＥＴであることを特徴とする半導体装置。
【請求項３】
請求項１又は２の記載の半導体装置において、
前記電圧検出回路は、
前記第１出力端子と前記第２出力端子との間に直列に接続された第３抵抗及び第４抵抗を有し、
基準電圧と前記第３抵抗と前記第４抵抗との間の電圧とを比較し、前記制御電圧を出力する演算増幅回路とを有することを特徴とする半導体装置。
【請求項４】
請求項１ないし３のいずれかに記載の半導体装置において、
前記電圧制御電流源は、
ゲートに前記制御電圧が入力され且つソースが前記第１出力端子に接続された第５トランジスタと、
ゲートが前記第２入力端子に接続され且つソース・ドレイン経路が前記第５トランジスタのドレイン経路と前記第１抵抗の一端の間に接続された第６トランジスタと、
ゲートが前記第１入力端子に接続され且つソース・ドレイン経路が前記第５トランジスタのドレイン経路と前記第２抵抗の一端から構成された第７トランジスタから構成されることを特徴とする半導体装置。
【請求項５】
信号と電力を受信するアンテナと、
前記アンテナで受信された電力から内部電圧を生成する電源回路と、前記電源回路により生成される内部電圧により動作する内部回路を含む半導体装置とを備えてなり、
前記電源回路は、
前記アンテナに接続する第１入力端子及び第２入力端子と、
前記内部回路に接続する第１出力端子及び第２出力端子と、
ソース・ドレイン経路（またはコレクタ・エミッタ経路）が前記第２入力端子と前記第２出力端子との間に接続する第１トランジスタと、
前記第２入力端子と前記第１トランジスタのゲート（またはベース）との間に接続する第１抵抗と、
ソース・ドレイン経路（またはコレクタ・エミッタ経路）が前記第１入力端子と前記第２出力端子との間に接続する第２トランジスタと、
前記第１入力端子と前記第２トランジスタのゲート（またはベース）との間に接続する第２抵抗と、
制御電圧に比例して前記第１抵抗及び前記第２抵抗に流れる電流を生成する電圧制御電流源と、
前記第１出力端子と前記第２出力端子との間の電圧に比例して前記制御電圧を生成する電圧検出回路とを有し、
前記電源回路は、さらに、
ソース・ドレイン経路が前記第１入力端子と前記第１出力端子との間に接続され且つゲートが前記第２入力端子に接続する第３トランジスタと、
ソース・ドレイン経路が前記第２入力端子と前記第１出力端子との間に接続され且つゲートが前記第１入力端子に接続する第４トランジスタとを備えてなることを特徴とするＩＣカード。
【請求項６】
請求項５において、
前記第１出力端子と第２出力端子との間に接続される容量素子を有することを特徴とするＩＣカード。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本願発明は、半導体集積回路装置と非接触型電子装置に関するものである。主に、非接触型ＩＣカードとそれに搭載される用半導体集積回路装置の安定した電源回路に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路装置を搭載したいわゆるＩＣカードが普及してきている。ＩＣカードは、リーダ・ライタと半導体集積回路装置との間で情報の交換を行い、現在磁気カードで行われているのと同等の様々な機能を実現する。信号や電圧供給のための電極を外部に持たない非接触型ＩＣカードでは、それに搭載された半導体集積回路装置に、リーダ・ライタから供給された電磁波を、ＩＣカードに搭載されたアンテナで受信し、アンテナの両端に発生した電圧を整流して内部回路の動作に必要な内部電圧を形成する。この場合、過剰な電力がリーダ・ライタから供給され、内部回路を構成する素子の耐圧以上の電源電圧を供給すると、素子を破壊してしまう。これを防ぐために、電源電圧レベルを監視し、素子の耐圧以上の電源電圧を供給しないように制御することが必要である。
【０００３】
本願発明者等では、特開平１１−３５３０４１号に開示された技術を基に、図１７に示すような電源回路を検討した。この回路では、ダイオードＤ０１のアノード端子は入力端子ＩＮ１に接続され、上記ダイオードＤ０１のカソード端子は出力端子ＯＵＴ１に接続される。ダイオードＤ０２のアノード端子は接続点Ｎ０４に接続され、上記ダイオードＤ０２のカソード端子は入力端子ＩＮ２に接続される。上記出力端子ＯＵＴ１と上記接続点Ｎ０４との間に容量Ｃ０１が接続されて半波整流回路が構成される。
【０００４】
そして、内部電圧の安定化のために次の回路が設けられる。Ｐチャンネル型ＭＯＳＦＥＴ（以下、単にＰＭＯＳトランジスタという）Ｍ０１のソース端子は出力端子ＯＵＴ２に接続され、該ＰＭＯＳトランジスタＭ０１のドレイン端子は上記接続点Ｎ０４に接続される。上記出力端子ＯＵＴ１と出力端子ＯＵＴ２の間には、分圧回路を構成する抵抗Ｒ０１とＲ０２が直列形態に接続される。これら抵抗Ｒ０１とＲ０２の接続点Ｎ０１に形成された分圧電圧は、電圧比較回路（演算増幅回路）Ａ０１の反転入力（−）に供給される。この電圧比較回路Ａ０１の非反転入力（＋）には、基準電圧ＶＲＥＦが供給され、その比較出力電圧が上記ＰＭＯＳトランジスタＭ０１のゲートに印加される。
【０００５】
図１７の電源回路においては、上記入力端子ＩＮ１とＩＮ２に入力された入力信号が該半波整流回路によって整流され、容量Ｃ０１によって平滑化された電圧が出力端子ＯＵＴ１と接続点Ｎ０４との電位差Ｖ１２として得られる。この平滑化された電圧Ｖ１２は、上記入力端子ＩＮ１とＩＮ２に入力される入力電圧の振幅をＶＩＮ、上記ダイオードＤ０１の順方向電圧をＶＦ１、上記ダイオードＤ０２の順方向電圧をＶＦ２とすると、上記電位Ｖ１２は（式１）となる。
Ｖ１２＝ＶＩＮ−ＶＦ１−ＶＦ２          ・・・・・・・・・・  （式１）
【０００６】
これより、入力電圧ＶＩＮが大きくなった場合、上記電位差Ｖ１２も大きくなる。したがって、該出力端子ＯＵＴ１と接続点Ｎ０４に内部回路の電源端子に接続し、電位差Ｖ１２を電源電圧として直接供給する場合、上記電圧差Ｖ１２が上記内部回路を構成する素子耐圧を超え、素子破壊が生じることがある。このように過剰な電力が供給された場合に、内部回路素子耐圧を超えた電圧が印加されないように、上記ＰＭＯＳトランジスタＭ０１と電圧比較回路Ａ０１等からなる電圧制御回路が設けられる。
【０００７】
上記電圧制御回路は、上記出力端子ＯＵＴ１とＯＵＴ２の間に接続された抵抗Ｒ０１と該抵抗Ｒ０２により分圧された電圧が、基準電圧ＶＲＥＦよりも高い場合（絶対値的には小さく）には、上記電圧比較回路Ａ０１の出力電圧が低下し、上記半波整流回路で形成された電圧、つまりは容量Ｃ０１の電圧をそのゲート−ソース間電圧（しきい値電圧）分だけ減衰させて出力させる。これに対して、上記分圧電圧が基準電圧ＶＲＥＦより高く（絶対値的には大きく）なった場合には、上記電圧比較回路Ａ０１の出力電圧が上記入力端子ＩＮ２の電圧に対して上がり、上記ＰＭＯＳトランジスタＭ０１のゲート電圧を一定に制限するので、上記基準電圧ＶＲＥＦと上記分圧電圧とが一致するよう出力端子ＯＵＴ１とＯＵＴ２を介して伝えられる内部回路の電源電圧を一定に制限する。これより、出力端子ＯＵＴ１とＯＵＴ２から得られる出力電圧ＶＯＵＴは（式２）を満足するところで安定する。
ＶＯＵＴ＝ＶＲＥＦ×（Ｒ０１＋Ｒ０２）／Ｒ０１  ・・・・・・・（式２）
【０００８】
【発明が解決しようとする課題】
上記回路動作においては、該抵抗Ｒ０１と該抵抗Ｒ０２の抵抗比を調整することで、内部回路の素子耐圧を超えない電源電圧を内部回路に供給することが可能になる。しかしながら、上記電位差Ｖ１２と上記出力電圧ＶＯＵＴと、上記ＰＭＯＳトランジスタＭ０１のゲート・ソース間電圧Ｖｇｓ１の間に（式３）が成り立つ場合の動作である。
Ｖ１２＞ＶＯＵＴ＋Ｖｇｓ１                  ・・・・・・・・・（式３）
【０００９】
上記（式３）を満たさない入力電圧ＶＩＮが入力される場合、出力電圧は（式４）のようになり、入力電圧に依存する。
ＶＯＵＴ＝Ｖ１２−Ｖｇｓ１            ・・・・・・・・・・・・（式４）
【００１０】
このため、十分な入力電圧ＶＩＮが供給されない場合、上記電位差Ｖ１２に対する該ゲート・ソース間電圧Ｖｇｓ１の占める割合が大きくなり、十分な該出力電圧ＶＯＵＴが得られなくなる。上記ＭＯＳトランジスタＭ０１は、上記入力電圧ＶＩＮに対応した比較的大きな電圧が印加されるため必然的に高耐圧とする必要があり、かつ内部回路に供給される比較的大きな電流を流すためしきい値電圧Ｖｇｓ１が、内部回路のＭＯＳＦＥＴに比べて大きい。例えば、内部回路のＭＯＳトランジスタは、素子の微細化等により０．６Ｖ程度まで小さくできるが、上記ＭＯＳトランジスタＭ０１は、１．５Ｖ程度を見込む必要がある。
【００１１】
このように、電圧制御回路の電圧損失が大きいと、内部回路を正常動作させるための最低入力電圧が高くなり、例えば、非接触型ＩＣカードでは、通信距離が短くなるなどの特性劣化が起きる。このような特性劣化が起きないように、可能な限り電源回路での電圧損失を小さくする必要がある。しかしながら、受信した電磁波を整流・平滑化する手段の後段に、電源電圧を安定化させる手段を接続する従来のようなシリーズレギュレータでは、ＩＣカードに供給される電力が低い状態での電源電圧を安定させる手段での電圧損失が大きいため、内部回路の動作に必要な下限動作電圧を得るための入力電圧ＶＩＮを大きくすることが必要となって、通信距離が延びないという問題があった。
【００１２】
この発明の目的は、高効率で安定した平滑電圧の形成と、内部回路の安定動作を実現した電源回路を備えた半導体集積回路装置と非接触型電子装置を提供することにある。この発明の他の目的は、通信距離を長くできる非接触型電子装置を提供することにある。この発明の前記ならびにその他の目的と新規な特徴は、本発明の記述および添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、第１と第２入力端子に交流電圧を印加し、上記第２入力端子にドレイン（又はコレクタ）を接続し、ゲート（又はベース）とドレイン（又はコレクタ）が抵抗手段を介して接続された整流トランジスタにより上記第１と第２の入力端子との間に整流電流を流し、第１電圧検出手段により上記第１整流トランジスタのソース（又はエミッタ）側に得られる整流電圧が所定の基準電圧と一致するよう上記制御電圧を形成し、かかる制御電圧に応答した電流を第１電圧制御電流源で形成して上記第１抵抗手段に供給する。
【００１４】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、信号と電力を受信するためのアンテナで受信した電力から内部電圧を発生させる電源回路と、上記内部電圧で動作する内部回路と、上記内部電圧で動作し上記アンテナを介した信号の受信と送信とを行なう通信回路とを備えた非接触型電子装置において、上記電源回路として、上記アンテナで発生された交流電圧を第１と第２入力端子に印加し、上記第２入力端子にドレイン（又はコレクタ）を接続し、ゲート（又はベース）とドレイン（又はコレクタ）が抵抗手段を介して接続された整流トランジスタにより上記第１と第２の入力端子との間に整流電流を流し、第１電圧検出手段により上記第１整流トランジスタのソース（又はエミッタ）側に得られる整流電圧が所定の基準電圧と一致するよう上記制御電圧を形成し、かかる制御電圧に応答した電流を第１電圧制御電流源で形成して上記第１抵抗手段に供給する。
【００１５】
【発明の実施の形態】
図１には、本発明に係る半導体集積回路装置に搭載される電源回路の一実施例の基本的回路構成図が示されている。同図の各回路素子及び回路ブロックは、公知の半導体集積回路の製造技術によって、単結晶シリコン等のような１個の半導体基板上において形成される。
【００１６】
図１において、ダイオードＤ１１のアノード端子は入力端子ＩＮ１に接続され、上記ダイオードＤ１１のカソード端子は出力端子ＯＵＴ１に接続される。ＰＭＯＳトランジスタＭ１２のソース端子は出力端子ＯＵＴ２に接続され、上記ＰＭＯＳトランジスタＭ１２のドレイン端子は入力端子ＩＮ２に接続される。上記ＰＭＯＳトランジスタＭ１２のゲート端子は接続点Ｎ１５に接続され、上記接続点Ｎ１５と上記入力端子ＩＮ２に抵抗Ｒ１３が接続されて半波整流回路が構成される。
【００１７】
上記出力端子ＯＵＴ１と上記出力端子ＯＵＴ２の間に、平滑用の容量Ｃ１が設けられるとともに、上記出力端子ＯＵＴ１と上記出力端子ＯＵＴ２の平滑された出力電圧ＶＯＵＴを検出し、上記出力電圧ＶＯＵＴの変化に対応した検出電圧を形成する電圧検出回路Ｇ１１が設けられる。この電圧検出回路Ｇ１１の出力端子は接続点Ｎ１３に接続される。この接続点Ｎ１３には、電圧制御電流源Ｇ１２の制御入力端子に接続される。したがって、電圧制御電流源Ｇ１２は、上記電圧検出回路Ｇ１１で形成された検出電圧によって電流を変化させるという動作をおこなう。上記電圧制御電流源Ｇ１２は上記出力端子ＯＵＴ１と上記接続点Ｎ１５の間に設けられる。
【００１８】
上記出力端子ＯＵＴ１と上記出力端子ＯＵＴ２の間に接続された上記電圧検出回路Ｇ１１は、上記出力端子ＯＵＴ１と上記出力端子ＯＵＴ２の電位差、つまり出力電圧ＶＯＵＴが所望の電圧より絶対値的に大きくなったことを検出し、その電圧検出信号を上記接続点Ｎ１３に出力し、かかる電圧検出信号に応答して上記電圧制御電流源Ｇ１２が電流を形成して、上記出力端子ＯＵＴ１から上記接続点Ｎ１３を介して上記抵抗Ｒ１３に流す。
【００１９】
上記電圧制御電流源Ｇ１２から供給される電流によって、上記抵抗Ｒ１３の両端に上記接続点Ｎ１５の上記入力端子ＩＮ２に対する電位差ＶＤが発生する。これにより、出力端子ＯＵＴ２の電圧は、上記入力端子ＩＮ２に対して、上記ＰＭＯＳトランジスタＭ１１のゲート・ソース間電圧Ｖｇｓ２と上記電圧ＶＤの和だけ（ＶＤ＋Ｖｇｓ２）高い電圧になる。言い換えるならば、出力端子ＯＵＴ２の電圧は、上記出力電圧ＯＵＴ１の電位を基準にすると、上記接続点Ｎ１５の電圧、つまりはＰＭＯＳトランジスタＭ１２のゲート電圧に対して、そのゲート・ソース間電圧（しきい値電圧）Ｖｇｓ２分だけ絶対値的には小さくされた電圧に制限される。
【００２０】
上記電圧ＶＤは電圧検出回路Ｇ１１の出力電圧に対応して制御されるため、上記入力端子ＩＮ１と入力端子ＩＮ２の間に過剰な入力電圧が印加された場合、上記電圧ＶＤが大きくなり、上記出力電圧ＶＯＵＴが小さくなるように負帰還がかかる。入力電圧が小さくなった場合は、上記抵抗Ｒ１３に流れる電流は小さくなり、上記電圧ＶＤが小さくなるように制御し、上記出力電圧ＶＯＵＴが大きくなるように負帰還がかかる。
【００２１】
この実施例において、上記入力端子ＩＮ１とＩＮ２に印加される入力電圧が上記所望の出力電圧ＯＵＴに至らない小さい場合は、上記電圧検出回路Ｇ１１は、上記電圧制御電流源Ｇ１２には電流を流さないような制御電圧を形成するので、上記抵抗Ｒ１３には電流は流れなくなる。この状態では、ＰＭＯＳトランジスタＭ１２のゲート（接続点Ｎ１５）とドレイン（入力端子ＩＮ２）は上記抵抗Ｒ１３によって同電位とされるので、上記出力端子ＯＵＴ２の上記入力端子ＩＮ２に対する電位差は上記ゲート・ソース間電圧Ｖｇｓ２のみとなる。したがって、前記図１６の電源回路と比較すると、整流ダイオードＤ０２の順方向電圧分だけ電圧損失を小さくできる。
【００２２】
別の見方をすると、本願発明では整流機能と電圧安定化機能を１つのＰＭＯＳトランジスタＭ１２が兼ねていること、言い換えるならば、整流回路のダイオードを上記ＰＭＯＳトランジスタＭ１２で構成することにより回路素子数を減らすとともに、上記ＰＭＯＳトランジスタＭ１２のゲート・ドレイン間電圧を出力電圧ＶＯＵＴに対応して制御するにより、過剰な入力電力が供給された場合はに内部回路に過剰な電圧が印加されないように制限を加え、逆に入力電力が小さい場合には被制御素子による電圧損失を抑えることが可能になる。
【００２３】
図２には、本発明に係る半導体集積回路装置に搭載される電源回路の他の一実施例の基本的回路構成図が示されている。この実施例は、整流機能を全波整流にした構成が示されている。この実施例では、前記図１の実施例回路に対して全波整流を行なうよう次の回路が追加される。
【００２４】
ダイオードＤ１１、電圧制御電流源Ｇ１２、電圧比較回路Ｇ１１及びＰＭＯＳトランジスタＭ１２と抵抗Ｒ１３は前記図１の実施例と同様である。これに対して、入力端子ＩＮ１とＩＮ２に印加される交流信号が負極性のとき、つまりは入力端子ＩＮ１に対して入力端子ＩＮ２の電位が高いときにも、整流動作を行なうようにするために、ダイオードＤ１１、電圧制御電流源Ｇ１３、ＰＭＯＳトランジスタＭ１３及び抵抗Ｒ１４が追加される。
【００２５】
上記追加されたダイオードＤ１３のアノード端子は入力端子ＩＮ２に接続され、上記ダイオードＤ１３のカソード端子は出力端子ＯＵＴ１に接続される。上記ＰＭＯＳトランジスタＭ１３のソース端子は出力端子ＯＵＴ２に接続され、上記ＰＭＯＳトランジスタＭ１３のドレイン端子は入力端子ＩＮ１に接続される。上記ＰＭＯＳトランジスタＭ１３のゲート端子は接続点Ｎ１６に接続され、かかる接続点Ｎ１６と上記入力端子ＩＮ１との間に上記抵抗Ｒ１４が接続される。そして、上記出力端子ＯＵＴ１と接続点Ｎ１６との間に上記電圧制御電流源Ｇ１３が設けられる。上記電圧検出回路Ｇ１１の出力端子は上記電圧制御電流源Ｇ１２とＧ１３の入力端子（接続点Ｎ１３）に共通に接続され、上記電圧検出信号により上記電圧制御電流源Ｇ１２とＧ１３の制御が行なわれる。
【００２６】
図２の実施例においては、上記入力端子ＩＮ１の電位が上記入力端子ＩＮ２の電位に対して低い場合は、上記接続点Ｎ１５の電位を制御することで、上記出力端子ＯＵＴ２の上記出力端子ＯＵＴ１に対する電位を制御し、上記入力端子ＩＮ１の電位が上記入力端子ＩＮ２の電位に対して高い場合は、上記接続点Ｎ１６の電位を制御することで、上記出力端子ＯＵＴ２の上記出力端子ＯＵＴ１に対する電位を制御することができ、前記図１の実施例における整流機能を、全波整流機能にすることが可能になり、図１の実施例比べて、いっそう安定した出力電圧ＶＯＵＴを出力することができる。
【００２７】
図３には、本発明に係る半導体集積回路装置に搭載される電源回路の他の一実施例の基本的回路構成図が示されている。この実施例では、回路の簡素化のために前記図２の実施例における電圧制御電流源Ｇ１２と電圧制御電流源Ｇ１３が共通化される。つまり、図２の実施例における上記電圧制御電流源Ｇ１２と上記電圧制御電流源Ｇ１３のうち、一方の電圧制御電流源Ｇ１３を省略し、電圧制御電電流源Ｇ１２と上記ＰＭＯＳトランジスタＭ１２及びＭ１３のそれぞれゲートに対応した接続点Ｎ１５とＮ１６との間にはダイオードＤ１２とＤ１４介して接続させる。
【００２８】
図３の実施例において、上記ダイオードＤ１２と上記ダイオードＤ１４によって、上記入力端子ＩＮ１の電位が上記出力端子ＩＮ２の電位に対して高い場合には、上記電圧制御電流源Ｇ１４の流す電流は、上記抵抗Ｒ１３に流れ、上記入力端子ＩＮ１の電位が上記入力端子ＩＮ２の電位に対して低い場合には、上記電圧制御電流源Ｇ１４の流す電流は、上記抵抗Ｒ１４に流れるため、前記図２の実施例と同等の機能を実現できると共に、トランジスタの使用面積の低減が可能になる。
【００２９】
図４には、本発明に係る半導体集積回路装置に搭載される電源回路の一実施例の回路図が示されている。この実施例では、前記図１の実施例に対応した具体的回路が示されている。つまり、前記図１の電圧検出器Ｇ１１及び上記電圧制御電流源Ｇ１２を実現するための具体的回路構成が示されている。ダイオードＤ１１、ＰＭＯＳトランジスタＭ１２及び抵抗Ｒ１３は前記図１と同様であるので、その説明を省略する。また、以下の図４ないし図９に示した各実施例では前記平滑動作を行なうキャパシタＣ１を省略している。
【００３０】
前記図１の電圧比較回路Ｇ１１は、次の回路により構成される。上記出力端子ＯＵＴ１とＯＵＴ２の間には、分圧抵抗Ｒ１１とＲ１２が設けられる。これら分圧抵抗Ｒ１１とＲ１２の接続点Ｎ１１に得られる分圧電圧は、演算増幅回路Ａ１１の非反転入力（＋）に供給される。この演算増幅回路Ａ１１の反転入力（−）と出力端子ＯＵＴ１と間には基準電圧源ＶＲＥＦが設けられる。
【００３１】
前記図１の電圧制御電流源Ｇ１２は、次の回路により構成される。出力端子ＯＵＴ１とＰＭＯＳトランジスタＭ１２のゲートが接続される接続点Ｎ１５との間には、ＰＭＯＳトランジスタＭ１１とダイオードＤ１２が直列形態に接続される。上記ダイオードＤ１２は、上記出力端子ＯＵＴ１から入力端子ＩＮ２に向かうような電流を流すように、そのアノード側が上記ＰＭＯＳトランジスタＭ１１に接続され、カソード側が上記接続点Ｎ１５に接続される。このダイオードＤ１２は、入力端子ＩＮ２から出力端子ＯＵＴ１に向かうような不所望な電流が流れるのを防止するものである。上記演算増幅回路Ａ１１は、上記接続点Ｎ１１の分圧電圧ＶＲと上記基準電圧源ＶＲＥＦの基準電圧とを比較し、その電位差に対応して形成された出力電圧を形成して上記ＰＭＯＳトランジスタＭ１１のゲートに供給する。
【００３２】
この実施例においては、上記出力端子ＯＵＴ１と上記出力端子ＯＵＴ２の間に接続された上記抵抗Ｒ１１と上記抵抗Ｒ１２により、上記出力端子ＯＵＴ１と上記出力端子ＯＵＴ２の電位差である出力電圧ＶＯＵＴを抵抗分割し、上記抵抗Ｒ１１の両端に上記出力端子ＯＵＴ１の上記接続点Ｎ１１に対する電位差ＶＲを発生させる。かかる分圧動作による電位差ＶＲと上記出力端子ＯＵＴ１の上記出力端子Ｎ０２に対する基準電圧ＶＲＥＦとを上記演算増幅回路Ａ１１によって比較し、上記電圧ＶＲが上記基準電圧ＶＲＥＦより絶対値的に大きくなった場合に、言い換えるならば、演算増幅回路Ａ１１の反転入力（−）に対して、非反転入力（＋）の電位が低くなったときには、演算増幅回路Ａ１１の出力電圧は，上記ＰＭＯＳトランジスタＭ１１のソース電位よりもしきい値電圧以上に低くなってそれに対応した電流を流す。
【００３３】
上記ＰＭＯＳトランジスタＭ１１は、上記演算増幅回路Ａ１１の出力電圧に対応した電流を形成するという電圧制御電流源として動作し、上記抵抗Ｒ１３に電流を流す。この電流によって、上記抵抗Ｒ１３の両端に電圧降下が発生し、上記入力端子ＩＮ２に対して上記接続点Ｎ１５の電位を上記電圧降下分ＶＤだけ高い電位にする。したがって、出力端子ＯＵＴ２の電圧は、上記接続点Ｎ１５の電圧を基準にして、そのゲート−ソース間電圧（しきい値電圧）Ｖｇｓ２だけ高い電圧に制限される。
【００３４】
上記抵抗Ｒ１３に発生する電圧ＶＤは入力電圧（ＩＮ１とＩＮ２の電圧差）に対応して大きくなるため、言い換えるならば、演算増幅回路Ａ１１において、前記式（２）を満足するような電圧を形成してＰＭＯＳトランジスタＭ１１によって抵抗Ｒ１３に流す電流を発生させるので、上記入力端子ＩＮ１と上記入力端子ＩＮ２の間に過剰な入力電圧が印加された場合でも、それに対応して上記抵抗Ｒ１３に発生する電圧ＶＤが大きくなり、上記出力電圧ＯＵＴを上記（式２）を満足するよう安定化させることができる。
【００３５】
上記電圧ＶＲが上記基準電圧ＶＲＥＦとの電位差が絶対値的に小さくなった場合に、言い換えるならば、演算増幅回路Ａ１１の反転入力（−）と非反転入力（＋）の電位の電位差が小さくなると、演算増幅回路Ａ１１の出力電圧は負側に小さくなって上記ＰＭＯＳトランジスタＭ１１に流れる電流を小さくする。これにより、上記抵抗Ｒ１３に流れる電流は小さくなり、上記電圧ＶＤが小さくなるように制御し上記（式２）を満足させるよう動作する。
【００３６】
上記電圧ＶＲが上記基準電圧ＶＲＥＦとの電位差が逆転した場合に、言い換えるならば、演算増幅回路Ａ１１の反転入力（−）に対して非反転入力（＋）の電位が高くなると、演算増幅回路Ａ１１の出力電圧は出力端子ＯＵＴ１に対応した出力電圧を形成する。このときには、上記ＰＭＯＳトランジスタＭ１１は、そのゲートとソース電位がほぼ同電位となってオフ状態となり、上記抵抗Ｒ１３に流す電流を遮断してしまう。このように、上記入力電圧が、基準電圧ＶＲＥＦで設定される出力電圧ＶＯＵＴよりも小さくなると、上記抵抗Ｒ１３には電流が流れないので、ＰＭＯＳトランジスタＭ１２はゲートとドレインとが同電位となって、ダイオード形態とされて整流動作を行なうものとなる。
【００３７】
したがって、この実施例の電源回路においては、過剰な電力が供給された場合は、内部回路に過剰な電圧が印加されないように制御すると共に、入力電力が小さい場合には、被制御素子による電圧喪失を０［Ｖ］に抑えることが可能になる。したがって、図４の実施例回路は、図１の実施例と同等の機能を実現することができるものである。
【００３８】
図５には、本発明に係る半導体集積回路装置に搭載される電源回路の他の一実施例の回路図が示されている。この実施例では、前記図４の実施例の変形例が示されている。この実施例では、ダイオードＤ１１、ＰＭＯＳトランジスタＭ１２及び抵抗Ｒ１３、演算増幅回路Ａ１１、分圧抵抗Ｒ１１、Ｒ１２及び基準電圧源ＶＲＥＦは前記図４の実施例と同様であるのでその説明を省略する。
【００３９】
この実施例では、前記図４の実施例におけるダイオードＤ１２が、ＰＭＯＳトランジスタＭ１３に置き換えられる。つまり、ＰＭＯＳトランジスタＭ１３のドレイン端子とゲート端子を上記接続点Ｎ１５に接続し、上記ＰＭＯＳトランジスタＭ１３のソース端子を上記接続点Ｎ１５に接続した構成である。これにより、上記抵抗Ｒ１３に流れる電流を上記接続点Ｎ１５から上記入力端子ＩＮ２の一方向に流すことが可能になり、図４のダイオードＤ１２と同等の機能を実現できる。このようにダイオードＤ１２をＰＭＯＳトランジスタで構成した場合、ＰＭＯＳトランジスタをそのまま利用できるからＰＮ接合ダイオードを用いる場合のように、格別な素子分離が不要にできる。
【００４０】
図６には、本発明に係る半導体集積回路装置に搭載される電源回路の他の一実施例の回路図が示されている。この実施例では、前記図５の実施例の変形例が示されている。この実施例の回路素子は、前記図５のものと同一である。図５の回路と異なる点は、上記ＰＭＯＳトランジスタＭ１４が前記図５のようにダイオード接続されるのではなく、ゲート端子を上記入力端子ＩＮ２に接続するよう変更を行なうものである。この構成でも、上記抵抗Ｒ１３に流れる電流を上記接続点Ｎ１５から上記入力端子ＩＮ２の一方向に流すことが可能になり、前記図４や図５における上記ダイオードＤ１２やダイオード形態のＰＭＯＳトランジスタＭ１４と同等の機能を実現できる。
【００４１】
この実施例のＰＭＯＳトランジスタＭ１４は、ゲートに接続されに入力端子ＩＮ２が、そのソースに印加される電圧よりも、そのしきい値電圧分だけ低いときにオン状態になるというスイッチング動作を行なうものである。このことは、大まかにいうと、入力端子ＩＮ１の電圧が入力端子ＩＮ２の電圧に対して正極性である半波期間に上記ＰＭＯＳトランジスタＭ１４がオン状態になる可能性を有するものであり、それとは逆に入力端子ＩＮ１の電圧が入力端子ＩＮ２の電圧に対して負極性である半波期間にはオフ状態になる。前記図５の実施例では、ＰＭＯＳトランジスタＭ１４はゲート−ソース間しきい値電圧分だけ電圧損失が生じるのに対して、図６の実施例ではＰＭＯＳトランジスタのソース−ドレイン間電圧が電圧損失分となり、上記接続点Ｎ１５の電位設定の自由度が増す。また、図６及び図７に示したＰＭＯＳトランジスタＭ１４は、整流機能を全波整流にした場合においても同様に実現できる。
【００４２】
図７には、本発明に係る半導体集積回路装置に搭載される電源回路の他の一実施例の回路図が示されている。この実施例では、前記図４の実施例の変形例が示されている。この実施例では、前記図４における上記ダイオードＤ１１をＰＭＯＳトランジスタＭ１５で実現するものである。つまり、この実施例では、前記図４における上記ダイオードＤ１１の替わりに、ＰＭＯＳトランジスタＭ１５のドレイン端子とゲート端子を上記出力端子ＯＵＴ１に接続してダイオード形態とするものである。これにより、上記ＰＭＯＳトランジスタＭ１５に流れる電流を、上記入力端子ＩＮ１から上記出力端子ＯＵＴ１の一方向に流すことが可能になり、図４に示したダイオードＤ１１と同等の機能を実現できる。このようにダイオードＤ１１をＰＭＯＳトランジスタＭ１５に置き換える構成は、ＰＭＯＳトランジスタをそのまま利用できるからＰＮ接合ダイオードを用いる場合のような格別な素子分離が不要にできる。
【００４３】
図８には、本発明に係る半導体集積回路装置に搭載される電源回路の他の一実施例の回路図が示されている。この実施例では、前記図７の実施例の変形例が示されている。この実施例では、前記図７における上記ＰＭＯＳトランジスタＭ１５をダイオード接続に替えて、そのゲート端子を入力端子ＩＮ２に接続させるものである。この実施例の上記ＰＭＯＳトランジスタＭ１５の動作は、前記図６のＰＭＯＳトランジスタＭ１４と同様である。つまり、ＰＭＯＳトランジスタＭ１５は、ゲートに接続されに入力端子ＩＮ２の電圧が、そのソースが接続される入力端子ＩＮ１の電圧よりも、しきい値電圧分だけ低いときにオン状態になるというスイッチング動作を行なうものである。
【００４４】
このことは、前記同様に入力端子ＩＮ１の電圧が入力端子ＩＮ２の電圧に対して正極性である半波期間に上記ＰＭＯＳトランジスタＭ１５がオン状態になり、それとは逆に入力端子ＩＮ１の電圧が入力端子ＩＮ２の電圧に対して負極性である半波期間にはオフ状態になるというスイッチング動作を行なうものであり、実質的に前記ダイオードＤ１１を用いた場合と基本的には同様である。しかし、ＰＭＯＳトランジスタＭ１５のゲートとドレインとを接続したダイオード形態とした図７の実施例と比べると、図７の実施例ではゲート−ソース間しきい値電圧分だけ電圧損失が生じるのに対して、図８の実施例ではＰＭＯＳトランジスタＭ１５のソース−ドレイン間電圧が電圧損失分となり、大きな電圧を出力することが可能になる。
【００４５】
このことは、半導体集積回路装置の不所望なラッチアップ等を防止する上でも有益なものとなります。つまり、入力端子ＩＮ１に接続されるＰＭＯＳトランジスタＭ１５のソースは、例えばＮ型半導体基板に形成されたＰ型領域で構成される。Ｎ型半導体基板には、出力端子ＯＵＴ１から得られる最も正側に高い電源電圧ＶＤＤが印加されるため、上記ＰＭＯＳトランジスタＭ１５をダイオード接続した場合には、そのしきい値電圧に対応した電圧損失分が入力端子ＩＮ１に接続されるＰ型領域と上記出力端子ＯＵＴ１に接続されるＮ型半導体基板との間に順方向電圧と印加されて、ラッチアップに対してマージンを小さくしてしまう。これに対して、この実施例のようにＰＭＯＳトランジスタＭ１５のソース−ドレイン間電圧のように電圧損失分を小さくすると、その分ラッチアップに対するマージンを大きくできるものとなる。
【００４６】
図９には、本発明に係る半導体集積回路装置に搭載される電源回路の他の一実施例の回路図が示されている。この実施例では、前記図６や図８の実施例を全波整流に適用したものである。図８のＰＭＯＳトランジスタＭ１５は、ＰＭＯＳトランジスタＭ２６に対応しており、全波整流のためのＰＭＯＳトランジスタＭ２７は、そのソース−ドレイン経路が入力端子ＩＮ２と出力端子ＯＵＴ１との間に接続され、ゲートが入力端子ＩＮ１に接続される。また、電圧制御電流源に設けられるダイオードは、ＰＭＯＳトランジスタＭ２３とＭ２５により構成され、それぞれのゲート端子は入力端子ＩＮ２に接続される。このようにダイオードをスイッチ動作を行なうＰＭＯＳトランジスタに置き換えて全波整流動作を行なわせることにより、高い効率で安定した出力電圧ＶＯＵＴを発生させることができるものとなる。
【００４７】
図１０には、本発明に係る半導体集積回路装置に搭載される電源回路の他の一実施例の回路図が示されている。この実施例では、ＭＯＳトランジスタの導電型を前記のようなＰチャンネル型に替えて、Ｎチャンネル型ＭＯＳＦＥＴを用いるものである。回路的には、前記図７と等価である。使用するＭＯＳトランジスタの導電型をＮチャンネル型とすることに対応して、その動作電圧が逆になることに対応して、入力端子ＩＮ１側に安定化動作と整流動作を兼ねたＮＭＯＳトランジスタＭ３２が設けられ、入力端子ＩＮ２側にダイオード接続のＮＭＯＳトランジスタＭ３３が設けられるものである。また、演算増幅回路Ａ３１に印加される電圧も、出力端子ＯＵＴ２側を基準にした基準電圧源ＶＲＥＦが設けられる。前記図３ないし６及び図８及び９においても、この実施例と同様な手法に従ってＰＭＯＳトランジスタをＮＭＯＳトランジスタに置き換えるようにすることができる。
【００４８】
図１１には、本発明に係る半導体集積回路装置に搭載される電源回路の更に他の一実施例の基本的回路構成図が示されている。この実施例では、トランジスタをＭＯＳトランジスタに替えてバイポーラ型トランジスタを用いるものである。つまり、前記図１に示したような基本的構成において、整流動作と出力電圧の安定化動作を兼ねたＰＭＯＳトランジスタＭ１１に替えて、ＰＮＰ型のバイポーラ型トランジスタＴ１が用いられる。つまり、トランジスタＴ１のコレクタは、入力端子ＩＮ２に接続され、ベースとコレクタ間に前記抵抗Ｒ１３が接続され、エミッタが出力端子ＯＵＴ２に接続される。そして、上記トランジスタＴ１のベースには、電圧制御電流源Ｇ１２を通した電流が供給される。
【００４９】
図１２には、本発明に係る半導体集積回路装置に搭載される電源回路の更に他の一実施例の回路図が示されている。この実施例では、電圧制御電流源Ｇ１１と電圧検出回路Ｇ１１が同じ回路で構成される。つまり、ダイオード接続のＭＯＳトランジスタのゲート−ソース間のしきい値電圧の有する定電圧特性を利用し、上記電圧検出と電圧に対応した制御電流を電圧安定化動作のための抵抗に流すようにするものである。この実施例では、前記図９の実施例の変形例として示されている。
【００５０】
この実施例では、前記図９におけるＭＯＳトランジスタＭ２１、演算増幅回路Ａ２１、基準電圧源ＶＲＥＦ及び分圧抵抗Ｒ２１、Ｒ２２がダイオード接続のＰＭＯＳトランジスタＭ２８、Ｍ２９に置き換えられる。例えば、出力電圧を２Ｖ程度に安定化させる場合、ダイオード接続のＰＭＯＳトランジスタのしきい値電圧が０．７Ｖなら３個のダイオード接続のＰＭＯＳトランジスタを直列に接続すればよい。前記基準電圧源ＶＲＥＦや演算増幅回路Ａ２１を用いた場合に比べて、上記直列形態のＰＭＯＳトランジスタのしきい値電圧が流れる電流に対応して増加するために電圧安定化特性としては若干劣るが、内部回路の素子破壊防止には何ら支障がなく、回路素子の大幅な削減及び消費電流の削減が可能になるものである。
【００５１】
図１３には、本発明に係る非接触型ＩＣカードの一実施例のブロック図が示されている。リーダ・ライタＢ５６からアンテナＬ５２を通して電磁波の形態で出力された信号及び電力は、ＩＣカードＢ５５内に内蔵されるアンテナＬ５１で受信される。上記アンテナＬ５１が受信した電力から電圧を生成する手段Ｂ５２と、受信した信号を処理及びデータを保存する手段Ｂ５３と、上記アンテナＬ５１が受信した信号の検出、及びＩＣカードからリーダ・ライタに信号を送信する通信する手段Ｂ５４から構成されている。
【００５２】
この実施例において、上記アンテナＬ５１が受信したで電力から電圧を生成する手段Ｂ５２として、前記図１ないし図１２に示された各電源回路が適用される。前記図１ないし図１２で示した回路を用い、上記図１ないし図１２における上記入力端子ＩＮ１及び上記入力端子ＩＮ２に、この実施例の上記アンテナＬ５１を接続して、入力電圧ＶＩＮを発生させる。そして、前記図１ないし図１２における上記出力端子ＯＵＴ１を、上記各手段Ｂ５３及びＢ５４の電源電圧端子に接続し、上記図１ないし図１２における上記出力端子ＯＵＴ２を、上記各手段Ｂ５３及びＢ５４におけるグランド端子に接続することで、これら各手段Ｂ５３及びＢ５４の回路動作を安定的に行なわせることができる。
【００５３】
この実施例の非接触型ＩＣカードでは、前記図１ないし図１２に示された各電源回路を用いることにより、上記アンテナＬ５１が受信した電力が小さい場合における被制御素子の電圧損失を小さくすることが可能になり、上記各手段Ｂ５３及びＢ５４に可能な限り電圧を供給することができ、ＩＣカードの通信距離を従来に比べて長くすることが可能になる。
【００５４】
図１４図には、本発明に係る半導体集積回路装置の一実施例の概略ブロック図が示されている。この実施例では、入力電圧は、商用電源のようなＡＣ電源Ｂ６１から供給される。上記ＡＣ電源Ｂ６１からＤＣ電源を生成する手段Ｂ６２と、上記手段Ｂ６２で生成されたＤＣ電源を供給することで動作可能になる任意の回路手段Ｂ６３から構成される。この実施例において、上記手段Ｂ６２に前記図１〜図１２で示された各電源回路を用いられる。
【００５５】
前記図１ないし図１２で示された電源回路を用いることにより、前記図１ないし図１２図の上記入力端子ＩＮ１及び上記入力端子ＩＮ２に、上記ＡＣ電源Ｂ６１を接続し、上記図１ないし図１２に示された電源回路の上記出力端子ＯＵＴ１を、上記回路手段Ｂ６３の電源電圧端子に接続し、上記図１ないし図１２における上記出力端子ＯＵＴ２を、上記回路手段Ｂ６３のグランド端子に接続することで、この回路手段Ｂ６３の回路動作を安定的に行なわせることができる。
【００５６】
図１５には、本発明を説明するための電源回路の電圧−電流特性図が示されている。特性ＶＬ３は、前記図１７に示したようなシリーズレギュレータの場合のアンテナ両端に必要な入力電圧である。これに対して、特性ＶＬ２は、本願発明に係る電源回路でのアンテナ両端に必要な入力電圧である。同じ電流を得る場合の両者の電圧差分は、前記図１７のダイオードＤ０２での電圧ＶＦ２に相当する。このような電圧差があると、内部回路の最低動作電圧ＶＤＤＭＩＮを得るために必要とされるアンテナ両端電圧ＶＬＭＩＮ２のように小さくできる。つまり、図１７のような電源回路では、同じ内部回路の最低動作電圧ＶＤＤＭＩＮを得るのに必要なアンテナ両端電圧がＶＬＭＩＮ１のように大きいことが必要とされるものとなる。
【００５７】
図１７のようなシリーズレギュレータに対して、上記容量Ｃ０１の両端に定電圧素子を設けてシャントレギュレータを構成することも理論的には可能である。しかしながら、この実施例のように非接触で、言い換えるならば、リーダ・ライタからの電磁波の形態で電力が供給されるものでは、アンテナの両端に発生する電圧特性はＶＬＡＢのようになる。したがって、シャントレギャレータの動作ポイントは、ＡＣＴ１のようになって、電流の大半が上記定電圧素子に流れて消費電力が増大して実際的ではない。これに対して、本願発明や図１７のようなシリーズレギュレータでは、動作ポイントがＡＣＴ２のようになるものである。
【００５８】
図１６には、本発明に係る電源回路の動作を説明するための波形図が示されている。同図の各波形は、前記図９に示したような全波整流回路に対応している。同図では、負荷である内部回路側を中心にした各波形図が示されている。実際に入力端子ＩＮ１とＩＮ２に正弦波のような交流信号が供給された場合でも、内部回路の出力端子ＯＵＴ１を基準にすると、入力端子ＩＮ１又はＩＮ２における各々の正半周期ではＰＭＯＳトランジスタＭ２６又はＭ２７のドレイン−ソース間電圧分だけの電圧差となるために、かかる正側での波形はつぶされたようになり、相対的に負側での電圧が大きくなるような波形となる。出力端子ＯＵＴ２の電圧を一定にするよう接続点Ｎ２６及びＮ２５の電圧ＶＮ２６及びＶＮ２５が抵抗２４及びＲ２３でそれぞれ発生させられる。
【００５９】
つまり、入力端子ＩＮ１又はＩＮ２の負半周期の電圧ＶＩＮ１及びＶＩＮ２に対して、ＰＭＯＳトランジスタＭ２１により上記抵抗２４及びＲ２３に流す電流を調整して、ＶＮ２６及びＶＮ２５をそれぞれ発生させるものである。上記電ＶＮ２６と端子ＯＵＴ２の電圧差は、ＰＭＯＳトランジスタＭ２４とＭ２２のゲート−ソース間電圧である。同図において、半導体集積回路装置のラッチアップマージンは、上記出力端子ＯＵＴ１に対する入力端子ＩＮ１又はＩＮ２の電圧差を小さくすることが有益である。つまり、半導体基板をＮ型基板で構成した場合には、上記端子ＯＵＴ１の電圧（ＶＤＤ）が印加されるため、入力端子ＩＮ１又はＩＮ２に印加される電圧がそれよりも高くなると、ＰＭＯＳトランジスタＭ２６又はＭ２７のＰ型のソース，ドレイン領域との間に順バイアスが印加されるので、上記のようにＰＭＯＳトランジスタＭ２６とＭ２７のドレイン−ソース間電圧で制限することが有益である。
【００６０】
上記の実施例から得られる作用効果は、下記の通りである。
（１）  第１と第２入力端子に交流電圧を印加し、上記第２入力端子にドレイン（又はコレクタ）を接続し、ゲート（又はベース）とドレイン（又はコレクタ）が抵抗手段を介して接続された整流トランジスタにより上記第１と第２の入力端子との間に整流電流を流し、第１電圧検出手段により上記第１整流トランジスタのソース（又はエミッタ）側に得られる整流電圧が所定の基準電圧と一致するよう上記制御電圧を形成し、かかる制御電圧に応答した電流を第１電圧制御電流源で形成して上記第１抵抗手段に供給することにより、高効率で安定した平滑電圧を得ることができるという効果が得られる。
【００６１】
（２）  上記に加えて、上記第１入力端子と整流電圧を出力する第１出力端子との間に上記整流電流に対応した電流を流す第１一方向性素子を設け、上記第１電圧制御電流源を、上記第１出力端子と上記第１整流トランジスタのゲート（又はベース）との間に設け、上記第１整流トランジスタのソース（又はエミッタ）を、整流電圧が出力される第２出力端子に接続させることにより、上記第１一方向性素子での電圧クランプ作用を利用した入力交流電圧の正又は負側の一方の電圧を基準にした整流動作によって、安定した整流動作が実現できるという効果が得られる。
【００６２】
（３）  上記に加えて、上記第１整流トランジスタを第１整流ＭＯＳＦＥＴで構成し、上記電圧検出手段を上記整流電圧の分圧電圧と基準電圧とを受ける演算増幅回路で構成し、上記第１電圧制御電流源を、ゲートに上記制御電圧を受ける第１ＭＯＳＦＥＴと、かかる第１ＭＯＳＦＥＴのソース−ドレインの一端と上記第１整流ＭＯＳＦＥＴのゲートとの間に設けられ、上記整流電流に対応した向きに電流を流す第２ＭＯＳＦＥＴとで構成することにより、ＭＯＳＦＥＴで構成される半導体集積回路装置に好適な電源回路を構成することができるという効果が得られる。
【００６３】
（４）  上記に加えて、上記第２ＭＯＳＦＥＴをゲートとドレインとが接続されてダイオード形態とすることにより半導体集積回路において簡単にかかる素子を構成できるという効果が得られる。
【００６４】
（５）  上記に加えて、上記第２ＭＯＳＦＥＴを、上記第１整流ＭＯＳＦＥＴ及び第１ＭＯＳＦＥＴと同一導電型で構成し、そのゲートを上記第２入力端子に接続することにより、電圧制御電流源での電圧損失をいっそう低減できるという効果が得られる。
【００６５】
（６）  上記に加えて、上記第１一方向性素子をゲートとドレインとが接続されてダイオード形態とされた第３ＭＯＳＦＥＴを用いることにより、半導体集積回路において簡単に素子を構成することができるという効果が得られる。
【００６６】
（７）  上記に加えて、上記第１一方向性素子を第３ＭＯＳＦＥＴで構成し、かかる第３ＭＯＳＦＥＴを上記第１整流ＭＯＳＦＥＴ及び第１と第２ＭＯＳＦＥＴと同一導電型で構成し、そのゲートが上記第２入力端子に接続させることにより電圧損失を小さくできるとともに、ラッチアップマージンを大きくすることができるという効果が得られる。
【００６７】
（８）  上記に加えて、上記第２入力端子と整流電圧を出力する第１出力端子との間に上記整流電流に対応した電流を流す第２一方向性素子、上記第２入力端子にドレイン（又はコレクタ）が接続され、ゲート（又はベース）とドレイン（又はコレクタ）とが第２抵抗手段を介して接続されて上記第１入力端子と記第２入力端子との間に整流電流を流す第２整流トランジスタ、上記制御電圧に応答した電流を形成して上記第２抵抗手段に供給する第２電圧制御電流源、及び上記第２整流トランジスタのソース（又はエミッタ）側に得られる整流電圧が所定の基準電圧と一致するよう上記制御電圧を形成する第２電圧検出手段とを更に設けることにより全波整流が行なわれていっそうの高効率と出力の安定化が可能になるという効果が得られる。
【００６８】
（９）  上記に加えて、上記第１及び第２整流トランジスタを第１及び第２整流ＭＯＳＦＥＴとし、上記電圧検出手段は、上記整流電圧の分圧電圧と基準電圧とを受ける演算増幅回路で構成し、上記第１と第２電圧制御電流源は、ゲートに上記制御電圧を受ける第１と第４ＭＯＳＦＥＴと、かかる第１と第４ＭＯＳＦＥＴの各々のソース−ドレインの一端と上記第１と第２整流ＭＯＳＦＥＴの各々のゲートとの間に設けられ、上記整流電流に対応した向きに電流を流すダイオード形態の第２と第５ＭＯＳＦＥＴとで構成することにより、ＭＯＳＦＥＴで構成される半導体集積回路装置に好適な電源回路を構成することができるという効果が得られる。
【００６９】
（１０）  上記に加えて、上記第１及び第２一方向性素子の各々を第３と第６ＭＯＳＦＥＴで構成し、かかる第３及び第６ＭＯＳＦＥＴを上記各ＭＯＳＦＥＴと同一導電型で構成し、上記第３ＭＯＳＦＥＴのゲートを上記第２入力端子に接続し、上記第６ＭＯＳＦＥＴのゲートを上記第１入力端子に接続することによって、電圧損失を小さくできるとともに、ラッチアップマージンを大きくすることができるという効果が得られる。
【００７０】
（１１）  上記に加えて、上記第１入力端子と第２入力端子は、上記交流電圧を発生させるアンテナを外部に接続させることにより、非接触型電子装置に好適な半導体集積回路装置を得ることができるという効果が得られる。
【００７１】
（１２）  信号と電力を受信するためのアンテナで受信した電力から内部電圧を発生させる電源回路と、上記内部電圧で動作する内部回路と、上記内部電圧で動作し上記アンテナを介した信号の受信と送信とを行なう通信回路とを備えた非接触型電子装置において、上記電源回路として、上記アンテナで発生された交流電圧を第１と第２入力端子に印加し、上記第２入力端子にドレイン（又はコレクタ）を接続し、ゲート（又はベース）とドレイン（又はコレクタ）が抵抗手段を介して接続された整流トランジスタにより上記第１と第２の入力端子との間に整流電流を流し、第１電圧検出手段により上記第１整流トランジスタのソース（又はエミッタ）側に得られる整流電圧が所定の基準電圧と一致するよう上記制御電圧を形成し、かかる制御電圧に応答した電流を第１電圧制御電流源で形成して上記第１抵抗手段に供給することにより、高効率で安定した平滑電圧を得ることができ、通信距離を長くすることができるという効果が得られる。
【００７２】
（１３）  上記に加えて、上記第１整流トランジスタを第１整流ＭＯＳＦＥＴで構成し、第１入力端子と整流電圧を出力する第１出力端子との間に上記整流電流に対応した電流を流す第１一方向性素子を設け、上記電圧検出手段を、上記整流電圧の分圧電圧と基準電圧とを受ける演算増幅回路で構成し、上記第１電圧制御電流源をゲートに上記制御電圧を受ける第１ＭＯＳＦＥＴと、かかる第１ＭＯＳＦＥＴのソース−ドレインの一端と上記第１整流ＭＯＳＦＥＴのゲートとの間に設けられ、上記整流電流に対応した向きに電流を流す第２ＭＯＳＦＥＴで構成することにより、ＭＯＳＦＥＴで構成される内部回路に好適な電源回路を構成することができるという効果が得られる。
【００７３】
（１４）  上記に加えて、上記電源回路として、上記第２入力端子と整流電圧を出力する第１出力端子との間に上記整流電流に対応した電流を流す第２一方向性素子、上記第２入力端子にドレイン（又はコレクタ）が接続され、ゲート（又はベース）とドレイン（又はコレクタ）とが第２抵抗手段を介して接続されて上記第１入力端子と記第２入力端子との間に整流電流を流す第２整流トランジスタ、上記制御電圧に応答した電流を形成して上記第２抵抗手段に供給する第２電圧制御電流源、及び上記第２整流トランジスタのソース（又はエミッタ）側に得られる整流電圧が所定の基準電圧と一致するよう上記制御電圧を形成する第２電圧検出手段とを更に設けることにより全波整流が行なわれていっそうの高効率と出力の安定化が可能になり非接触型電子装置の動作を安定化させることができるという効果が得られる。
【００７４】
（１５）  上記に加えて、非接触型電子装置を薄い厚さのプラスチックカードに搭載された上記アンテナ、電源回路、内部回路及び通信回路とすることにより、取り扱いが簡便で使い勝手のよいＩＣカードを得ることができるという効果が得られる。
【００７５】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、演算増幅回路の具体的構成は、種々の実施形態を採ることができる。図１３の非接触型ＩＣカードにおいて、電源回路、内部回路や通信回路を複数の半導体集積回路装置で構成するものであってもよい。この発明は、交流電圧を平滑して内部電圧を形成する半導体集積回路装置及び非接触型電子装置に広く利用できる。
【００７６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。第１と第２入力端子に交流電圧を印加し、上記第２入力端子にドレイン（又はコレクタ）を接続し、ゲート（又はベース）とドレイン（又はコレクタ）が抵抗手段を介して接続された整流トランジスタにより上記第１と第２の入力端子との間に整流電流を流し、第１電圧検出手段により上記第１整流トランジスタのソース（又はエミッタ）側に得られる整流電圧が所定の基準電圧と一致するよう上記制御電圧を形成し、かかる制御電圧に応答した電流を第１電圧制御電流源で形成して上記第１抵抗手段に供給することにより、高効率で安定した平滑電圧を得ることができる。
【００７７】
信号と電力を受信するためのアンテナで受信した電力から内部電圧を発生させる電源回路と、上記内部電圧で動作する内部回路と、上記内部電圧で動作し上記アンテナを介した信号の受信と送信とを行なう通信回路とを備えた非接触型電子装置において、上記電源回路として、上記アンテナで発生された交流電圧を第１と第２入力端子に印加し、上記第２入力端子にドレイン（又はコレクタ）を接続し、ゲート（又はベース）とドレイン（又はコレクタ）が抵抗手段を介して接続された整流トランジスタにより上記第１と第２の入力端子との間に整流電流を流し、第１電圧検出手段により上記第１整流トランジスタのソース（又はエミッタ）側に得られる整流電圧が所定の基準電圧と一致するよう上記制御電圧を形成し、かかる制御電圧に応答した電流を第１電圧制御電流源で形成して上記第１抵抗手段に供給することにより、高効率で安定した平滑電圧を得ることができ、通信距離を長くすることができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路装置に搭載される電源回路の一実施例を示す基本的回路構成図である。
【図２】本発明に係る半導体集積回路装置に搭載される電源回路の他の一実施例を示す基本的回路構成図である。
【図３】本発明に係る半導体集積回路装置に搭載される電源回路の他の一実施例を示す基本的回路構成図である。
【図４】本発明に係る半導体集積回路装置に搭載される電源回路の一実施例を示す回路図である。
【図５】本発明に係る半導体集積回路装置に搭載される電源回路の他の一実施例を示す回路図である。
【図６】本発明に係る半導体集積回路装置に搭載される電源回路の他の一実施例を示す回路図である。
【図７】本発明に係る半導体集積回路装置に搭載される電源回路の他の一実施例を示す回路図である。
【図８】本発明に係る半導体集積回路装置に搭載される電源回路の他の一実施例を示す回路図である。
【図９】本発明に係る半導体集積回路装置に搭載される電源回路の他の一実施例を示す回路図である。
【図１０】本発明に係る半導体集積回路装置に搭載される電源回路の他の一実施例を示す回路図である。
【図１１】本発明に係る半導体集積回路装置に搭載される電源回路の更に他の一実施例を示す基本的回路構成図である。
【図１２】本発明に係る半導体集積回路装置に搭載される電源回路の更に他の一実施例を示す回路図である。
【図１３】本発明に係る非接触型ＩＣカードの一実施例を示すブロック図である。
【図１４】本発明に係る半導体集積回路装置の一実施例を示す概略ブロック図である。
【図１５】本発明を説明するための電源回路の電圧−電流特性図である。
【図１６】本発明に係る電源回路の動作を説明するための波形図である。
【図１７】本発明に先立って検討されたシリーズレギュレータの一例を示す回路図である。
【符号の説明】
Ｍ０１〜Ｍ３４…ＭＯＳトランジスタ、Ｄ０１〜Ｄ１４…ダイオード、Ｒ１１〜Ｒ２２…抵抗、Ｃ０１，Ｃ１…容量、Ａ０１〜Ａ４１…演算増幅回路（オペアンプ）、Ｇ１１…電圧検出回路、Ｇ１２〜Ｇ１４…電圧制御電流源、
Ｌ５１，Ｌ５２…アンテナ、Ｂ５２…電圧生成手段、Ｂ５３…信号処理及びデータ保持手段、Ｂ５４…通信手段、Ｂ５５…ＩＣカード、Ｂ５６…リーダ・ライタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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