【手続補正書】
【提出日】令和3年6月9日(2021.6.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体装置の製造方法：
（ａ）半導体基材、前記半導体基材上に形成された絶縁層、前記絶縁層上に形成された半導体層を有する基板を準備する工程；
（ｂ）前記（ａ）工程の後、前記基板のバルク領域に位置する前記半導体層および前記絶縁層のそれぞれを除去する工程；
（ｃ）前記（ｂ）工程の後、前記バルク領域のうちの第１領域に位置する前記半導体基材の表面にエピタキシャル成長処理を施す工程；
（ｄ）前記（ｃ）工程の後、前記基板のＳＯＩ領域に位置する前記半導体層上に第１ゲート絶縁膜を介して第１ゲート電極を、前記バルク領域のうちの前記第１領域に位置し、かつ、エピタキシャル成長処理が施された前記半導体基材上に第２ゲート絶縁膜を介して第２ゲート電極を、前記バルク領域のうちの第２領域に位置し、かつ、エピタキシャル成長処理が施されない前記半導体基材上に第３ゲート絶縁膜を介して第３ゲート電極を、それぞれ形成する工程、
ここで、
前記第３ゲート絶縁膜の厚さは、前記第１ゲート絶縁膜および前記第２ゲート絶縁膜のそれぞれの厚さよりも大きく、
前記第１乃至第３ゲート電極のそれぞれは、第１材料から成り；
（ｅ）前記（ｄ）工程の後、前記第１乃至第３ゲート電極のそれぞれを覆うように、前記基板上に層間絶縁膜を形成する工程；
（ｆ）前記（ｅ）工程の後、前記層間絶縁膜を研磨し、前記第１乃至第３ゲート電極のそれぞれを前記層間絶縁膜から露出させる工程；
（ｇ）前記（ｆ）工程の後、前記第１ゲート電極、前記第２ゲート電極および前記第３ゲート電極のそれぞれを構成する前記第１材料を、前記第１材料とは異なる第２材料に置換する工程。
【請求項２】
前記（ｃ）工程では、断面視において、前記（ｃ）工程により形成され、かつ、前記第２ゲート絶縁膜が接するエピタキシャル成長層の上面が、前記第２領域に位置し、かつ、前記第３ゲート絶縁膜が接する前記半導体基材の上面よりも高い高さに位置するように、および、前記第１ゲート絶縁膜が接する前記半導体層の上面と同じ高さ、あるいは、前記半導体層の前記上面よりも低い高さに位置するように、エピタキシャル成長処理を施す、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第３ゲート絶縁膜の厚さは、前記半導体層、または、前記絶縁層の厚さよりも大きい、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記（ｇ）工程の後、前記ＳＯＩ領域には前記第２材料から成る前記第１ゲート電極を備えた第１電界効果トランジスタが形成され、前記バルク領域の前記第１領域には前記第２材料から成る前記第２ゲート電極を備えた第２電界効果トランジスタが形成され、前記バルク領域の前記第２領域には前記第２材料から成る前記第３ゲート電極を備えた第３電界効果トランジスタが形成され、
前記第３電界効果トランジスタを構成する前記第３ゲート電極のゲート長は、前記第２電界効果トランジスタを構成する前記第２ゲート電極のゲート長よりも長い、請求項２に記載の半導体装置の製造方法。
【請求項５】
前記第３ゲート絶縁膜は、第１酸化シリコン膜、前記第１酸化シリコン膜上に形成され、かつ、前記第１酸化シリコン膜の誘電率よりも高い誘電率を有する絶縁膜、および前記絶縁膜上に形成された第２酸化シリコン膜から成る請求項２に記載の半導体装置の製造方法。
【請求項６】
前記第３ゲート絶縁膜は、酸化シリコンから成る第１絶縁層と、窒化シリコンから成り、かつ、前記第１絶縁層上に形成された第２絶縁層と、酸化シリコンから成り、かつ、前記第２絶縁層上に形成された第３絶縁層と、を有する、請求項２に記載の半導体装置の製造方法。
【請求項７】
前記第１材料は、多結晶シリコンであり、
前記第２材料は、金属である、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記（ｄ）工程の後、かつ、前記（ｅ）工程の前に、前記ＳＯＩ領域に位置する前記半導体層のうちの前記第１ゲート電極から露出する部分の表面に、エピタキシャル成長処理を施す、請求項７に記載の半導体装置の製造方法。
【請求項９】
以下の工程を含む半導体装置の製造方法：
（ａ）半導体基材、前記半導体基材上に形成された絶縁層、前記絶縁層上に形成された半導体層を有する基板を準備する工程；
（ｂ）前記（ａ）工程の後、前記基板のバルク領域に位置する前記半導体層および前記絶縁層のそれぞれを除去する工程；
（ｃ）前記（ｂ）工程の後、前記バルク領域のうちの第1領域に位置する前記半導体基材の表面にエピタキシャル成長処理を施すことにより、エピタキシャル成長層を形成する工程；
（ｄ）前記（ｃ）工程の後、前記基板のＳＯＩ領域に位置する前記半導体層上に第１ゲート絶縁膜を介して第１ゲート電極を、前記バルク領域のうちの前記第１領域に位置する前記エピタキシャル成長層上に第２ゲート絶縁膜を介して第２ゲート電極を、前記バルク領域のうちの第２領域に位置する前記半導体基材上に第３ゲート絶縁膜を介して第３ゲート電極を、それぞれ形成する工程、
ここで、
前記第３ゲート絶縁膜は、酸化シリコンから成る第１絶縁層と、窒化シリコンから成り、かつ、前記第１絶縁層上に形成された第２絶縁層と、酸化シリコンから成り、かつ、前記第２絶縁層上に形成された第３絶縁層と、を有し、
前記第３ゲート絶縁膜の厚さは、前記第１ゲート絶縁膜および前記第２ゲート絶縁膜のそれぞれの厚さよりも大きく、
前記第１乃至第３ゲート電極のそれぞれは、多結晶シリコンから成り；
（ｅ）前記（ｄ）工程の後、前記第１乃至第３ゲート電極のそれぞれを覆うように、前記基板上に層間絶縁膜を形成する工程；
（ｆ）前記（ｅ）工程の後、前記層間絶縁膜を研磨し、前記第１乃至第３ゲート電極のそれぞれを前記層間絶縁膜から露出させる工程；
（ｇ）前記（ｆ）工程の後、前記第１ゲート電極、前記第２ゲート電極および前記第３ゲート電極のそれぞれを除去する工程；
（ｈ）前記（ｇ）工程の後、前記（ｇ）工程により形成された空間内を、金属膜で埋める工程。
【請求項１０】
前記（ｃ）工程では、断面視において、前記（ｃ）工程により形成され、かつ、前記第２ゲート絶縁膜が接する前記エピタキシャル成長層の上面が、前記第２領域に位置し、かつ、前記第３ゲート絶縁膜が接する前記半導体基材の上面よりも高い高さに位置するように、および、前記第１ゲート絶縁膜が接する前記半導体層の上面と同じ高さ、あるいは、前記半導体層の前記上面よりも低い高さに位置するように、エピタキシャル成長処理を施す、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第３ゲート絶縁膜の厚さは、前記半導体層、または、前記絶縁層の厚さよりも大きい、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記（ｄ）工程の後、かつ、前記（ｅ）工程の前に、前記ＳＯＩ領域に位置する前記半導体層のうちの前記第１ゲート電極から露出する部分の表面に、エピタキシャル成長処理を施す、請求項１０に記載の半導体装置の製造方法。
【請求項１３】
以下の工程を含む半導体装置の製造方法：
（ａ）半導体基材、前記半導体基材上に形成された絶縁層、前記絶縁層上に形成された半導体層を有する基板を準備する工程、
ここで、
前記基板は、ＳＯＩ領域と、バルク領域と、を有し、
前記ＳＯＩ領域は、第１電界効果トランジスタが形成される領域であり、
前記バルク領域は、第２電界効果トランジスタが形成される第１領域と、メモリトランジスタおよび前記メモリトランジスタを選択する選択トランジスタのそれぞれが形成される第２領域と、を有し、
前記第２領域は、前記メモリトランジスタが形成される第１部分と、前記選択トランジスタが形成される第２部分と、を有し、
（ｂ）前記（ａ）工程の後、前記バルク領域に位置する前記半導体層および前記絶縁層のそれぞれを除去する工程；
（ｃ）前記（ｂ）工程の後、前記第１領域に位置する前記半導体基材の表面および前記第２部分に位置する前記半導体基材の表面のそれぞれにエピタキシャル成長処理を施すことにより、エピタキシャル成長層を形成する工程；
（ｄ）前記（ｃ）工程の後、前記ＳＯＩ領域に位置する前記半導体層上に第１ゲート絶縁膜を介して第１ゲート電極を、前記第１領域に位置する前記エピタキシャル成長層上に第２ゲート絶縁膜を介して第２ゲート電極を、前記第１部分に位置する前記半導体基材上に第３ゲート絶縁膜を介して第３ゲート電極を、前記第２部分に位置する前記エピタキシャル成長層上に第４ゲート絶縁膜を介して第４ゲート電極を、それぞれ形成する工程、
ここで、
前記第３ゲート絶縁膜は、酸化シリコンから成る第１絶縁層と、窒化シリコンから成り、かつ、前記第１絶縁層上に形成された第２絶縁層と、酸化シリコンから成り、かつ、前記第２絶縁層上に形成された第３絶縁層と、を有し、
前記第３ゲート絶縁膜の厚さは、前記第１ゲート絶縁膜、前記第２ゲート絶縁膜および前記第４ゲート絶縁膜のそれぞれの厚さよりも大きく、
前記第１乃至第４ゲート電極のそれぞれは、第１材料から成り；
（ｅ）前記（ｄ）工程の後、前記第１乃至第４ゲート電極のそれぞれを覆うように、前記基板上に層間絶縁膜を形成する工程；
（ｆ）前記（ｅ）工程の後、前記層間絶縁膜を研磨し、前記第１乃至第４ゲート電極のそれぞれを前記層間絶縁膜から露出させる工程；
（ｇ）前記（ｆ）工程の後、前記第１ゲート電極、前記第２ゲート電極、前記第３ゲート電極および前記第４ゲート電極のそれぞれを構成する前記第１材料を、前記第１材料とは異なる第２材料に置換する工程。
【請求項１４】
前記（ｃ）工程では、断面視において、前記（ｃ）工程により形成され、かつ、前記第２ゲート絶縁膜が接する前記エピタキシャル成長層の上面、および、前記（ｃ）工程により形成され、かつ、前記第４ゲート絶縁膜が接する前記エピタキシャル成長層の上面のそれぞれが、前記第２領域に位置し、かつ、前記第３ゲート絶縁膜が接する前記半導体基材の上面よりも高い高さに位置するように、および、前記第１ゲート絶縁膜が接する前記半導体層の上面と同じ高さ、あるいは、前記半導体層の前記上面よりも低い高さに位置するように、エピタキシャル成長処理を施す、請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第３ゲート絶縁膜の厚さは、前記半導体層、または、前記絶縁層の厚さよりも大きい、請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第１材料は、多結晶シリコンであり、
前記第２材料は、金属である、請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記（ｄ）工程の後、かつ、前記（ｅ）工程の前に、前記ＳＯＩ領域に位置する前記半導体層のうちの前記第１ゲート電極から露出する部分の表面に、エピタキシャル成長を施す、請求項１６に記載の半導体装置の製造方法。