(57)【特許請求の範囲】
【請求項１】
駆動信号および同期信号に応答してマトリクスアドレシング可能ディスプレイを駆動する駆動回路であって、
該同期信号を受信するように接続された複数の直列接続遅延回路を含む遅延連鎖であって、該遅延回路のうちの少なくとも第１の遅延回路が遅延制御信号に応答して可変遅延で該同期信号を伝搬させるように動作する、遅延連鎖と、
該遅延回路のうちの選択された第２の遅延回路からの遅延信号を受信するように接続されている第１の入力と、該同期信号を受信するように接続されている第２の入力とを有するコンパレータであって、該遅延信号と該同期信号とを比較し且つ該遅延信号と該同期信号との相対的な位相に応答して該遅延制御信号を生成するように動作する、コンパレータと、
該駆動信号と該遅延連鎖からの該遅延信号とを受信するように接続されている第１のラインドライバ回路であって、該遅延信号に応答して該駆動信号のサンプルを生成するように構成されている第１のラインドライバ回路と、
を含む、駆動回路。
【請求項２】
前記遅延回路のうちの前記第１および第２の遅延回路が、同一の遅延回路である、請求項１に記載の駆動回路。
【請求項３】
前記第１のラインドライバ回路が、トランスファゲートのバンクを含む、請求項１に記載の駆動回路。
【請求項４】
前記駆動信号と前記同期信号とが共に画像信号を形成し、前記遅延連鎖に接続された出力を有する同期分離回路であって、該画像信号から該同期信号を分離し且つ該同期信号を該遅延連鎖に供給するように構成されている同期分離回路をさらに含む、請求項１に記載の駆動回路。
【請求項５】
前記ディスプレイが行および列信号に応答し、前記同期分離回路に接続され且つ活性化信号を供給する活性化出力を有する第２のラインドライバ回路をさらに含み、前記第１のラインドライバ回路からの前記駆動信号の前記サンプルが、該行および列信号のうちの一方を形成し、該活性化信号が該行および列信号のうちの他方を形成する、請求項４に記載の駆動回路。
【請求項６】
前記遅延連鎖と前記コンパレータとが共通の基板に集積されている、請求項１に記載の駆動回路。
【請求項７】
前記同期分離回路と前記第１のラインドライバ回路とが共通の基板に集積されている、請求項６に記載の駆動回路。
【請求項８】
同期信号に応答してマトリクスアドレシング可能ディスプレイを走査する、発振器を含まない水平または垂直走査回路であって、
直列接続された複数の遅延回路であって、各々の遅延回路が出力端子を有し、少なくとも１つの遅延回路が遅延調整端子を含む、複数の遅延回路であって、該遅延回路のうちの第１の遅延回路が該同期信号を受信するように構成されている、複数の遅延回路と、
該同期信号を受信する第１の入力と、該出力端子のうちの１つに接続された第２の入力とを有する位相コンパレータであって、該遅延調整端子に接続されたエラー信号出力をさらに含む、位相コンパレータと、
を含み、
該第１の遅延回路が第１の遅延を生成するように構成され、該遅延回路のうちの第２の遅延回路が該第１の遅延とは異なる第２の遅延を生成するように構成されている、走査回路。
【請求項９】
前記位相コンパレータの前記エラー信号出力と前記遅延調整端子との間に接続されたレベルシフト回路をさらに含む、請求項８に記載の走査回路。
【請求項１０】
前記第１の遅延が、画像信号の第１のブランキング間隔に対応するように選択されている、請求項８に記載の走査回路。
【請求項１１】
前記遅延回路のうちの第３の遅延回路が、前記第１の遅延および前記第２の遅延とは異なる第３の遅延を生成するように構成されている、請求項８に記載の走査回路。
【請求項１２】
画像成分と同期成分とを有する画像信号に応答して画像を生成するマトリクスアドレシング可能ディスプレイであって、
該画像信号を受信するように接続され、該同期成分に応答して同期信号を生成するように動作する同期分離回路と、
該同期信号を受信するように接続される複数の直列接続遅延要素を含む遅延連鎖であって、各遅延要素は遅延信号に応答する可変遅延を有する、遅延連鎖と、
該同期信号と該遅延要素のうちの選択された遅延要素の出力信号とを受信するように接続されるコンパレータであって、該同期信号と該選択された遅延要素の該出力信号との間の位相差に応答して該遅延信号を生成するコンパレータと、
該画像成分を受信するようにおよび該遅延要素からの出力信号を受信するように接続される第１のラインドライバ回路と、
を備えた、マトリクスアドレシング可能ディスプレイ。
【請求項１３】
前記第１のラインドライバ回路はトランスファゲートのバンクを含む、請求項12に記載のディスプレイ。
【請求項１４】
前記駆動信号と前記同期信号とは共に画像信号を生成し、また、前記遅延連鎖に接続される同期分離回路であって、該同期信号を該画像信号から分離して該同期信号を該遅延連鎖に提供するように構成された同期分離回路をさらに備えた、請求項13に記載のディスプレイ。
【請求項１５】
前記ディスプレイは行信号および列信号に応答し、また、前記同期分離回路に接続され、活性化信号を提供するための活性化出力を有する第２のラインドライバ回路をさらに備え、前記第１のラインドライバ回路からの前記駆動信号のサンプルが該行信号および該列信号の一方を形成し、該活性化信号が該行信号および該列信号の他方を形成する、請求項14に記載のディスプレイ。
【請求項１６】
前記コンパレータと前記第１のラインドライバ回路との間に接続されるレベルシフト回路をさらに備えた、請求項12に記載のディスプレイ。
【請求項１７】
前記遅延連鎖と共通の基板に集積されるマトリクスアレイをさらに備えた、請求項12に記載のディスプレイ。
【請求項１８】
前記コンパレータが前記共通の基板に集積される、請求項17に記載のディスプレイ。
【請求項１９】
画像信号を生成するビデオ信号発生器と、
ディスプレイ画面と、
該ディスプレイ画面に整合されるマトリクスアレイと、
該画像信号を受信するように接続され、同期成分に応答して同期信号を生成するように動作する同期分離回路と、
該同期信号を受信するように接続される複数の直列接続遅延要素を含む遅延連鎖であって、各遅延要素は遅延信号に応答する可変遅延を有する、遅延連鎖と、
該同期信号と該遅延要素のうちの選択された遅延要素の出力信号とを受信するように接続されるコンパレータであって、該同期信号と該選択された遅延要素の該出力信号との間の位相差に応答して該遅延信号を生成するコンパレータと、
該画像成分を受信するようにおよび該遅延要素からの出力信号を受信するように接続される第１のラインドライバ回路であって、該マトリクスアレイに接続される複数の出力を有する第１のラインドライバ回路と
を備えた、画像ディスプレイ装置。
【請求項２０】
前記第１のラインドライバ回路はトランスファゲートのバンクを含む、請求項19に記載の画像ディスプレイ装置。
【請求項２１】
前記ビデオ信号発生器はテレビ受信機である、請求項19に記載の画像ディスプレイ装置。
【請求項２２】
前記ビデオ信号発生器はビデオカセットレコーダである、請求項19に記載の画像ディスプレイ装置。
【請求項２３】
前記ビデオ信号発生器はカムコーダである、請求項19に記載の画像ディスプレイ装置。
【請求項２４】
前記ビデオ信号発生器はコンピュータである、請求項19に記載の画像ディスプレイ装置。
【請求項２５】
画像信号に応答して、マトリクスアドレシング可能ディスプレイを制御するための方法であって、該マトリクスアドレシング可能ディスプレイは行列に並べられた発光アセンブリのアレイを有しており、
画像信号を分離することにより同期信号を生成する工程と、
該同期信号を各々持続期間を有する複数の遅延間隔だけ遅延することにより、複数の遅延信号を生成する工程と、
該複数の遅延間隔のうち選択された遅延間隔の各々の後に、該遅延信号の各々に応答して、該アレイの各行または列を活性化する工程と、
該複数の遅延信号から基準遅延信号を選択する工程と、
該同期信号と該基準遅延信号とを比較する工程と、
該同期信号と該基準遅延信号との該比較に応答して、該遅延間隔の持続期間を調整する工程と、
を包含する、方法。
【請求項２６】
前記同期信号は水平同期信号であり、前記ディスプレイは、前記アレイに接続されて該アレイのうち選択された行を活性化するシフトレジスタを有しており、
該シフトレジスタの第１のセルにデータビットを提供する工程と、
該同期信号に応答して、該データビットを該シフトレジスタの連続するセルを通してクロックする工程と、
をさらに包含する、請求項25に記載の方法。
【請求項２７】
該シフトレジスタの第１のセルに第１のデータビットを提供する前記工程は、
前記画像信号から垂直同期信号を分離する工程と、
該分離された垂直同期信号を該シフトレジスタに供給する工程と、
を包含する、請求項26に記載の方法。
【請求項２８】
前記同期信号と前記基準遅延信号との間のタイミング関係を示すエラー信号を生成する工程をさらに包含する、請求項25に記載の方法。
【請求項２９】
前記同期信号を複数の遅延間隔だけ遅延する前記工程は、該同期信号を一連の遅延ブロックに通す工程を包含し、該同期信号と前記基準遅延信号との前記比較に応答して、該遅延間隔の持続期間を調整する前記工程は、
前記エラー信号を該遅延ブロックに提供する工程と、
該エラー信号に応答して該遅延ブロックの遅延を調整する工程と、
を包含する、請求項28に記載の方法。
【請求項３０】
前記エラー信号に応答して前記遅延ブロックの遅延を調整する前記工程は、該エラー信号が減少するように該遅延ブロックの遅延を選択的に増加または減少する工程を包含する、請求項29に記載の方法。
【請求項３１】
同期成分および画像成分を有する画像信号に応答して、マトリクスアドレシング可能ディスプレイにおいて表示画像を提供するための方法であって、該ディスプレイは複数のディスプレイ要素を有するディスプレイパネルを有しており、
該画像成分から該同期成分を分離する工程と、
該同期成分を選択された遅延時間だけ遅延することにより、遅延同期成分を生成する工程と、
該遅延同期成分および該分離同期信号の位相を比較する工程と、
該比較された位相に応答して該選択された遅延時間を調整することにより、調整された遅延同期成分を生成する工程と、
該調整された遅延同期成分に応答して、該画像成分を該ディスプレイ要素に提供する工程と、
を包含する、方法。
【請求項３２】
前記遅延同期成分および前記分離同期成分のパルスを比較する前記工程に応答して、エラー信号を生成する工程をさらに包含する、請求項31に記載の方法。
【請求項３３】
前記選択された遅延時間を調整する前記工程は、該エラー信号が減少するように該選択された遅延時間を選択的に増加または減少する工程を包含する、請求項32に記載の方法。
【請求項３４】
前記同期成分を選択された時間だけ遅延する前記工程は、遅延ブロックの１連鎖に前記同期成分を通す工程を包含する、請求項33に記載の方法。
【発明の詳細な説明】
政府の権利に関する説明
本発明は、政府の協力のもと、契約番号DABT−63−93−Ｃ−0025に基づいてAdvanced  Research  Projects  Agencyによって行われた。本発明に関して、政府は一定の権利を有する。
技術分野
本発明、ビジュアルディスプレイシステムに関し、より詳細には、ビジュアルディスプレイ装置の画像信号の同期を維持するためのシステムに関する。
発明の背景
テレビなどの、現在のビジュアルディスプレイ装置は、通常、陰極線管（「CRT」）を使用する。多くのテレビはアナログビデオ信号によって駆動され、北米では、アナログビデオ信号はNTSC規格によって管理される。標準的なNTSC信号および他の標準的なテレビ信号は、ビデオ信号および同期（「sync」）信号の双方を含む。カラーテレビにおいて、ビデオ信号は輝度（すなわち、強度）およびクロミナンス（すなわち、色）情報を含む。同期信号は、水平および垂直同期パルス、および水平および垂直ブランキング間隔を含む。水平同期パルスは、CRTの走査電子銃の水平スイープを、NTSC信号を生成するソースに同期させる。同様に、垂直同期パルスはCRT上に表示される情報のフィールドまたはフレームを同期させる。
水平ブランキング間隔は、CRT上の、隣接するラインの表示の間において、電子銃がスクリーンの右手側から左手側に戻るために要する時間を補償する周期である。同じように、垂直ブランキング間隔は、連続するフレームの表示の間において、電子銃がスクリーンの下部から上部に戻るために要する時間を補償する周期である。コヒーレント画像を生成するために、CRTに接続される公知の回路はテレビ信号のビデオおよび同期信号に応答して、電子銃を同期させ、駆動する。しかし、CRTはかさばり、重く、さらに、大量の電力を消費する。したがって、液晶ディスプレイ（LCD」）、電界放出ディスプレイ、およびプラズマディスプレイなどの、別のディスプレイが開発されている。それらのディスプレイは、ディスプレイセルまたは「画素」のＭ行×Ｎ列のマトリクスを含むので、通常、「マトリクスディスプレイ」と称される。
マトリクス内の個別のディスプレイセルは、通常、ポインタ信号によって別々にアドレシングされる。例えば、最初に、行ポインタ信号によって所与の行がアドレシングされる。次に、輝度およびクロミナンス情報を含むアナログ列信号によって、各列が順次アドレシングされる。マトリクスアレイ内の各ディスプレイセルにアドレシングし、情報を書き込むために、水平および垂直同期パルスをクロックおよびアドレシング信号に変換する補助回路によって、テレビ信号などの画像信号に応答して、行ポインタ信号および列信号が生成される。
列ポインタ信号を生成する１つの方法は、シフトレジスタの連続する出力を連続する列ドライバに接続する方法であり、各列ドライバはマトリクスアレイの連続する列に接続される。続いて、信号「１」がシフトレジスタの第１のセル内に入力され、列クロックに応答して、シフトレジスタ内を「通過」する。連続するセルのそれぞれに「１」が到達すると、「１」は対応する列ドライバを活性化する。その結果、列ドライバは、クロミナンスおよび輝度情報をマトリクスアレイの列に接続する。
上述のアプローチの１つの欠点は、ディスプレイ内の列数が増加すると、シフトレジスタ内のセル数が増加し、そのために、シフトレジスタがますます高価なものになることである。さらに、列数が増加し、ディスプレイのリフレッシュレートが増加すると、列クロックへの需要が増加する。更に、シフトレジスタおよびシフトレジスタ駆動回路は大量の電力を消費し、著しいノイズを発生し得、それによってディスプレイの動作を低下させる。
発明の要旨
画像信号に応答して画像を生成するマトリクスアドレシング可能ディスプレイが、一連の可変遅延回路から形成される遅延連鎖を含む遅延ロックループを含む。ある実施形態において、NTSC信号などの画像信号を受信する駆動回路によってディスプレイが制御される。駆動回路は、画像信号の水平同期成分に応答してパルス状の同期信号を生成し、同期信号を遅延連鎖に供給する同期ストリッピング回路（sync stripping circuit）を含む。次に、同期信号は信号をコンパレータに出力する遅延連鎖を介して伝播する。コンパレータは遅延連鎖から遅延同期信号を受け取り、また、同期ストリッピング回路から非遅延同期信号を受信する。コンパレータは、非遅延同期信号と遅延連鎖の出力との間の位相差に対応するエラー信号を生成する。コンパレータは、遅延連鎖内の各遅延回路にエラー信号を供給する。遅延回路の遅延は、エラー信号に応答して、エラー信号の最小化に対応するように増加または減少し、最終的に遅延連鎖の遅延が同期信号の周期に等しくなる。
各遅延回路の出力が対応するトランスファゲートを活性化し、同期信号が遅延連鎖を介して伝播すると、トランスファゲートが順に活性化される。トランスファゲートのアナログ入力がアナログ列信号を受け取り、その後トランスファゲートが遅延回路によって活性化されると、トランスファゲートはアナログ列信号のサンプルをエミッタセットのアレイの各列に供給する。このように、同期信号のパルスが遅延連鎖を介して伝播すると、トランスファゲートがアレイの連続する列にアナログ列信号のサンプルを供給する。
遅延連鎖の駆動に加えて、同期信号はまた行レジスタを介して「１」をクロックする。同期ストリッピング回路は、画像信号の垂直同期信号成分に応答して最初の「１」を行レジスタに供給する。「１」はこのように行レジスタを通過し、アレイの行を順に活性化する。
【図面の簡単な説明】
図１は、一連の可変遅延回路から形成された遅延連鎖を含む、本発明による電界放出ディスプレイの好適な実施形態のブロック図である。
図2Aは、水平同期パルス、垂直同期パルスおよびアナログ部分を含む、NTSC信号を示すタイミング図である。
図2Bは、図１の第１の遅延回路におけるキャパシタ電圧を示す、信号タイミング図である。
図2Cは、第１の遅延回路からの出力パルスの信号タイミング図である。
図2Dは、図１の遅延連鎖内の各遅延ブロックの遅延を示す図である。
図2Eは、総遅延時間の不足および付随する誤差を示す、図１の遅延連鎖内の遅延を示す図である。
図３は、図１の遅延連鎖内の遅延回路の回路図である。
発明の詳細な説明
図１に示すように、電界放出ディスプレイ40はその中央素子としてマトリクスアレイ42を含む。ディスプレイ40は、好適には、以下に説明する各種回路とモノリシックに一体化される。本明細書中では、通常、ディスプレイ40をモノクロディスプレイとして説明する。しかし本発明は、当業者により、カラーディスプレイとしての用途に容易に適応できる。また、マトリクスアレイ42は、明晰に示すために、７列および11行のみを有するものとして示すが、このようなマトリクスアレイは、概して、数百行および数百列を含む。例えば、NTSCアレイは、通常263行および500以上の列を含む。
ディスプレイ40の動作は、ビデオ信号発生器45から受け取られた画像信号VIMに応答する。ビデオ信号発生器45は、テレビ受信器、VCR、カムコーダ、コンピュータ等の従来の信号源である。ビデオ信号発生器45からの画像信号VIMが、同期分離器（sync separator）44を駆動する。画像信号VIMは、通常、図2Aに示す信号等のビデオ情報および同期情報を保有するNTSC信号または同様の信号である。あるいは、コンピュータディスプレイへのいくつかでは、ディスプレイコントローラが同期信号およびビデオ信号を別々に供給し得る。このような用途において、同期分離器44は除去され得る。
図2AのNTSC信号は、第１および第２の水平同期パルス50、52およびアナログ部分54を含む。NTSC信号は、11個の水平同期パルス50、52につき１つの垂直同期パルス55も含む。同期分離器44は、同期パルス50、52、55をアナログ部分54から分離し、水平同期パルス50、52を水平同期ライン56上で出力し、垂直同期パルス55を垂直同期ライン58上で出力し、アナログ部分54を駆動ライン60上で出力する。同期分離器44は、水平同期パルス50、52を反転し、以下に説明するように遅延連鎖64の動作を単純化するように水平同期パルス50、52の持続期間を延長する。
水平同期パルス50、52は、遅延連鎖64、位相コンパレータ66、および低域通過フィルタ67から形成される遅延ロックループ62に信号入力を提供する。水平同期パルス50、52はまた、データ入力として垂直同期パルス55を受信する行レジスタ68にクロック入力を提供する。アナログ部分54を、トランスファゲートアレイ70に信号入力を提供する。遅延ロックループ62の動作および構造をまず説明する。
遅延連鎖64は、遅延ロックロープ62のフォワードトランスファ部分を形成する。アレイ42がＮ列を有する場合、遅延連鎖は、以下に説明するように（Ｎ＋１）の遅延ブロックを好ましくは有する。よって、遅延連鎖64は、図１の７個の列アレイ42に対して８個の遅延ブロック72、84、90−94、96から形成される。しかし、当業者は、遅延連鎖が典型的により多くの遅延ブロックを含むことを理解する。例えば、500−列ディスプレイ40において、遅延連鎖は501の遅延ブロックを有する。
遅延ブロック72,84,90−94,96は、構成要素の値が最初および最後の遅延ブロック72、96では異なるが、同一に構造化されている。よって、第１の遅延ブロック72の構造および動作のみを詳細に説明する。
図３を参照すると、第１の遅延ブロック72はRC回路76、放電回路78、およびレベル検出器80から形成される。第１の水平同期パルス50は、時間t0でRC回路76に印加され、図2Bに示すようにRC回路76のRC時定数にしたがってコンデンサ82に亘る電圧VCAPを増加する。コンデンサの電圧VCAPが増加するに従い、レベル検出器80は、コンデンサ電圧VCAPを、レベルシフト回路85からの閾値電圧VTHと比較する。レベルシフト回路85は、以下に説明するようにコンパレータ66で生じるエラー信号VERのレベルシフトされた変形として閾値電圧VVHを生成する従来の回路である。コンデンサ電圧VCAPを閾値電圧VTHと比較するために、レベル検出器80における差動増幅器83は、第１の入力でコンデンサ電圧VCAPを受け取り、第２の入力で閾値電圧VTHを受信する。コンデンサ電圧VCAPがレベル検出器80の閾値電圧VTHに到達した時（すなわち、レベルシフトされたエラー信号VERに到達した時）、増幅器出力は、図2Cに示すように時間t1で高くなる。増幅器83の高出力は、第２の遅延ブロック84（図１）の入力を形成し、制限抵抗器（limiting resistor）89を介して放電回路78における放電コンデンサ87を充電し始める。放電コンデンサ87の電圧VCDは、放電コンデンサ87および制限抵抗器89のRC時定数に従って増加する。放電コンデンサ電圧VCDが放電トランジスタ91の閾値電圧VTに時間t2で到達した時、放電トランジスタ91がオンになる。オンになった放電トランジスタ91は、コンデンサ82を迅速に放電し、よって増幅器83の第１の入力を閾値電圧VTH未満で駆動する。それに応答して増幅器83の出力は図2Bに示すように降下する。よって、遅延ブロック72の出力は、入力水平同期パルスに関して時間τ１だけ遅延されるパルスである。
よって、第１の遅延ブロック72の時間遅延τ１は、RC回路76のRC定時数およびレベル検出器80の閾値電圧VTHによって決定される。以下に説明されるように、レベルシフト回路85に印加されるエラー信号VERは、閾電圧VTHを確立し、よって第１の遅延ブロック72の遅延τ１を制御する。よって、第１の遅延ブロック72は、電気的に調整可能な時間遅延τ１を有する。
遅延ブロック72からのパルスの持続期間は、制限抵抗器89および放電コンデンサ87のRC時定数および放電トランジスタ91の閾値電圧VTによって決定される。よって、パルス持続期間は、エラー信号VERおよび遅延時間τ１から実質的に独立している。
第２の遅延ブロック84および以降の５個の遅延ブロック90〜94は、第１の遅延ブロック72と構造上同じである。但し、第２〜第７の遅延ブロック84および90〜94の成分値は、第１の時間遅延τ１よりも小さい各時間遅延τ２〜τ７について選択されている。以下により詳細に説明するように、第１の時間遅延τ１と以降の６個の時間遅延τ２〜τ７との間の差によって、第１の時間遅延τ１が水平ブランキング間隔の立上がり部分tLD（図2A）を補償し、第２〜第７の時間遅延τ２〜τ７がアレイ42の連続する列間の時間分離に対応するようになる。
第７の遅延ブロック94の後には第８の最終遅延ブロック96が続く。第８の遅延ブロック96は、第１〜第７の遅延ブロック72、84および90〜94と構造上同じである。但し、第８の遅延ブロック96の遅延τ８は、水平ブランキング間隔の立下がり部分tTR（図2A）に対応する。従って、遅延連鎖64の総遅延τTOTは、個々の遅延ブロック72、84、90〜94および96の遅延τ１〜τ８の合計となる。
第１の水平同期パルス50に起因する遅延連鎖64の出力は、コンパレータ66の第１の入力に印加されて、非遅延の小さい水平同期パルス52と比較される。これに応答して、コンパレータ66は、パルス50および52間の位相差に対応する信号を出力する。その後、コンパレータ66からの出力信号をフィルタ67によってローパスフィルタリングし、これにより、エラー信号VERを生成する。用途によっては、フィルタ67は、エラー信号VERのDCレベルおよび／または振幅を調整するために汎用（general）レベルシフトおよび／または増幅回路をも含み得る。位相コンパレータ66の出力は、遅延および非遅延水平同期信号の相対的な位相に応じて、正負いずれでもあり得る。パルス52および８個の遅延ブロック96の出力が厳密に同期化されている場合、エラー信号VERの大きさはゼロになり、総遅延τTOTと水平同期パルス50および52の周期との間に全く誤差が無いことを示す。
上記のように、エラー信号VERは、各閾値検出器80の入力を形成する。従って、エラー信号VERがゼロではない（即ち、総遅延τTOTが水平同期周期に等しくない）場合、閾値電圧VTHはシフトし、総遅延τTOTが変化する。例えば、総遅延τTOTが水平同期周期よりも大きい場合、エラー信号VERは負になり、閾値電圧VTHを下げ、これにより、遅延ブロック72、84、90〜94および96の時間遅延τ１〜τ８を低減する。低減された時間遅延τ１〜τ８は、総遅延τTOTを低減し、これにより、総遅延τTOTと水平同期周期との間の差を低減する。同様に、総遅延τTOTが短すぎる場合、エラー信号VERは正になり、時間遅延τ１〜τ８を増加させ、これにより、誤差を低減する。
総遅延τTOTの各部分を提供することに加え、遅延ブロック72、84および90〜94のそれぞれは、ゲートアレイ70内の各トランスファゲート86を活性化する。従って、水平同期パルスが遅延連鎖64に沿って伝搬すると、連続するトランスファゲート86は時間遅延τ１〜τ７に対応する間隔で活性化される。各トランスファゲート86は、活性化されると、アナログ部分54（図2A）の対応部分をアレイ42の各列に転送する。なぜなら、アナログ部分54はゲートアレイ70の駆動入力を形成するからである。従って、各水平同期パルス50および52が遅延連鎖64を通って伝搬する際に、アレイ42の各列はアナログ部分54の各サンプルを受信する。
各水平同期パルス50および52が、遅延連鎖64へ印加されるのと同時に、パルス50および52はまた、行レジスタ68のクロック入力に到達する。従来と同様に、垂直同期パルス55は、第１の水平同期パルス50の前に到達し、そして行レジスタ68の第１のセル100中へ「１」をロードする。各水平同期パルス50および52は、行レジスタ68の次のセルへ「１」をクロックし、このため「１」は、11個の水平同期パルス50および52ごとに行レジスタ68を完全に「通過」する。
各セル100の出力は、アレイ42のそれぞれの行を駆動し、行レジスタ68は、各連続する水平同期パルス50および52に応答して、アレイ42の連続する行を活性化する。上述のように、各水平同期パルス50および52はまた、アナログ部分54のそれぞれのサンプルでアレイ42の各列を駆動する。このように、各水平同期パルス50および52に応答して、アレイ42の連続する行のどの列も、アナログ部分54の対応するサンプルで活性化される。いったん行のすべてが活性化されると、新しい「１」が、新しい垂直同期パルス55に応答してシフトレジスタ68中へロードされ、そして行は、水平同期パルス50および52によってもう一度活性化される。タイミングは、水平および垂直同期パルス50、52、および55によって直接に駆動されるので、遅延ロックループ62は、同様の位相ロックループ駆動回路に連結された電圧制御発信器を回避する。
上記のように、第１および最後の遅延ブロック72および96は、それぞれ水平ブランキング周期の立ち上がりおよび立ち下がり部分tLDおよびtTRに対応する時間遅延τ１およびτ８を有する。空白間隔部分tLDおよびtTRの変動を補償するためおよび「水平調整」を提供するために、それぞれの電圧調整回路102および104は、ローパスフィルタ67の出力とそれぞれのレベル検出器80の制御入力との間に接続される。調整回路102および104は、エラー信号VERの電圧レベルをシフトし、時間遅延τ１およびτ８を調整する。調整回路102および104は、好ましくは、エラー信号VERの変動に影響せず、そしてそのため時間遅延τ１およびτ８の補正に影響しないレベルシフト回路である。あるいは、第１および第８の遅延ブロック72および96は、複数の同一回路から構成され得、遅延ブロック72、84、90−94、および96のすべては、同一の構成要素から製造され得る。
本発明の例示的な実施形態が例示のために本明細書中で説明されたが、種々の変更は、本発明の精神および範囲を逸脱せずになされ得ることが、前述からわかる。例えば、ある用途においては、遅延ロックループは、アレイの列ではなく、アレイの行を駆動するために使用され得る。同様に、遅延要素およびレベル検出器は、種々の従来の回路素子を用いて実現し得る。さらに、遅延ロックループ62は、画像信号の垂直同期成分または他の成分に応答するように適合され得る。また、図１のコンパレータ66は、最後の遅延ブロック96から遅延同期信号を受信するが、コンパレータ66はそのかわりに、遅延ブロック72、84、および90−94のいずれかからの出力を受けるように適合され得る。さらに、本明細書中に記載されるディスプレイ40は、好ましくは、マトリクスアレイ42がディスプレイスクリーンに並べられたエミッタ基板を含む電界放出ディスプレイであるが、本明細書中に記載される回路および方法は、種々の他のマトリクスアドレシング可能ディスプレイ（例えば、プラズマディスプレイおよび液晶ディスプレイ）に適用され得る。さらに、図１の実施形態は、パルス52および第８の遅延ブロック96の出力が同期される場合にゼロ電圧を生成するように、本明細中に記載されたが、非ゼロエラー信号VERは、同期を示すために使用され得る。したがって、本発明は、付属の請求項によって限定される以外には限定されない。
【図３】
0003636726.tif 000002
【図１】
0003636726.tif 000003
【図２】
0003636726.tif 000004