(57)【特許請求の範囲】
【請求項１】
マトリックス状に配列された複数のメモリセルが複数列毎に分割された複数のメモリブロックと、
上記各メモリブロックの同一行のメモリセルを活性化するためのワード線と、
上記各メモリブロックの同一列のメモリセルの一端に接続されたビット線と、
上記各メモリブロックの同一列のメモリセルの他端に接続されたバーチャルＧＮＤ線とを備えた同期式半導体記憶装置であって、
読み出し動作時、入力されたコラムアドレスに基づいて上記各メモリブロックのうちのいずれか１つを選択するコラムセレクタと、
読み出し動作時、上記コラムセレクタにより選択された上記メモリブロックの上記ビット線の電位とリファレンス線の電位との電位差を表す信号を保持して増幅するセンスアンプと、
上記コラムセレクタにより選択された以外の上記メモリブロックの上記ビット線,バーチャルＧＮＤ線にプリチャージ電位の供給するプリチャージ電位供給回路と、
読み出し動作時、上記センスアンプによって上記ビット線の電位と上記リファレンス線の電位との電位差を表す信号を保持すると、上記センスアンプに接続された上記ビット線,リファレンス線を次の読み出し動作まで切り離すと共に、上記グランド電位に接続された上記バーチャルＧＮＤ線を次の読み出し動作まで切り離す分離回路とを備え、
読み出し動作時に上記分離回路によって上記センスアンプから切り離された上記ビット線,上記バーチャルＧＮＤ線に、上記プリチャージ電位供給回路によりプリチャージ電位を供給することを特徴とする同期式半導体記憶装置。
【請求項２】
請求項１に記載の同期式半導体記憶装置において、
上記プリチャージ電位供給回路は、待機時に全ての上記ビット線，バーチャルＧＮＤ線に対して上記プリチャージ電位を保持する一方、読み出し動作時に上記コラムセレクタにより選択された以外のメモリブロックの上記ビット線，バーチャルＧＮＤ線に対して上記プリチャージ電位を保持しながら上記コラムセレクタにより選択されたメモリブロックの上記ビット線，バーチャルＧＮＤ線に対する上記プリチャージ電位の供給を停止することを特徴とする同期式半導体記憶装置。
【請求項３】
請求項１または２に記載の同期式半導体記憶装置において、
上記ビット線，バーチャルＧＮＤ線に供給するための常時プリチャージ電位を作成する常時プリチャージ電位作成回路と、
上記常時プリチャージ電位作成回路よりも遅い立ち上がり時間で上記ビット線，バーチャルＧＮＤ線に供給するためのパワーオン時プリチャージ電位を作成するパワーオン時プリチャージ電位作成回路と、
電源立ち上げ時に上記パワーオン時プリチャージ電位作成回路により作成されたパワーオン時プリチャージ電位を上記プリチャージ電位供給回路に出力した後、上記パワーオン時プリチャージ電位により上記プリチャージ電位供給回路を介して全ての上記ビット線，バーチャルＧＮＤ線のプリチャージが終了したと認識すると、上記常時プリチャージ電位作成回路により作成された常時プリチャージ電位に切り替えて、上記常時プリチャージ電位を上記プリチャージ電位供給回路に出力するプリチャージ電位切替回路とを備えたことを特徴とする同期式半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、システムクロックに同期して内部回路が動作する同期式半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、同期式半導体記憶装置としては、図１３（ａ）〜（ｉ）に示す制御タイミングによりシステムクロック１００ＭＨｚで動作するシンクロナスマスクＲＯＭがある。このシンクロナスマスクＲＯＭ（以下、シンクロナスＭＲＯＭという）は、ロウ（Ｒｏｗ）アドレス入力後にワード線を立ち上げ、コラム（Ｃｏｌｕｍ）アドレス（図１３（ｂ）に示す）入力後に所望のコラムセレクタをイネーブルとし、プリチャージタイミング１，２（図１３（ｃ），（ｇ）に示す）に基づいて、選択されたビット線１，２（図１３（ｅ），（ｈ）に示す），バーチャルＧＮＤ線をプリチャージ電位まで充電する（２サイクル、第１，第２ステージ）。次に、選択されたメモリセルでビット線をセンスする（第３ステージ）。次に、センスアンプイネーブル信号ＳＡＥ１，ＳＡＥ２（図１３（ｄ），（ｉ）に示す）が“Ｈ”レベルのときにビット線とリファレンス線との電位差をセンスアンプにより増幅する（第４ステージ）。最後に、データ出力ＣＡ０，ＣＡ１，…（図１３（ｆ）に示す）を順次出力する（第５ステージ、ＣＡＳレイテンシー５（ＣＡＳレイテンシーとは、入力コマンドであるコラムアドレスが入力されてから読み出しデータが出力されるまでのクロックＣＫ（図１３（ａ）に示す）のサイクル数））。
【０００３】
このように、上記シンクロナスＭＲＯＭは、メモリセルの読み出し動作とビット線，バーチャルＧＮＤ線に対するプリチャージ動作とを独立して別々に行う。
【０００４】
【発明が解決しようとする課題】
ところで、上記シンクロナスＭＲＯＭの制御タイミングでは、コラムアドレスの入力から読み出しデータが出力されるまでに５クロックを必要としている（ＣＡＳレイテンシー５）。これに対して、シンクロナスダイナミックＲＡＭ（以下、シンクロナスＤＲＡＭという）の動作は、１００ＭＨｚのシステムクロックを使用した場合において、コラムアドレスの入力から読み出しデータが出力されるまでのＣＡＳレイテンシーは２（または３）である。つまり、上記シンクロナスＤＲＡＭでは、コラムアドレスが入力されてから２０ｎｓ（または３０ｎｓ）で読み出しデータが出力されるのに対して、シンクロナスＭＲＯＭでは、１００ＭＨｚのシステムクロックを使用した場合、コラムアドレスが入力されてから読み出しデータが出力されるまでのＣＡＳレイテンシーは、５（または６）が一般的である。つまり、シンクロナスＭＲＯＭでは、コラムアドレスの入力後、５０ｎｓ（または６０ｎｓ）で読み出しデータが出力される。
【０００５】
このように、上記シンクロナスＭＲＯＭでは、メモリセルの読み出し動作とビット線，バーチャルＧＮＤ線をプリチャージする動作とを別々に行っているため、ＣＡＳレイテンシーが５となり、シンクロナスＤＲＡＭよりもアクセスが遅くなる。したがって、上記シンクロナスＭＲＯＭとシンクロナスＤＲＡＭを混在させたシステムでは、アクセスタイムが遅いシンクロナスＭＲＯＭによってシステムの性能低下を招くという問題がある。
【０００６】
そこで、この発明の目的は、スタンバイ電流，動作電流を増大させることなく、シンクロナスＤＲＡＭと同程度のアクセスタイムで読み出しができる同期式半導体記憶装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、この発明の同期式半導体記憶装置は、マトリックス状に配列された複数のメモリセルが複数列毎に分割された複数のメモリブロックと、上記各メモリブロックの同一行のメモリセルを活性化するためのワード線と、上記各メモリブロックの同一列のメモリセルの一端に接続されたビット線と、上記各メモリブロックの同一列のメモリセルの他端に接続されたバーチャルＧＮＤ線とを備えた同期式半導体記憶装置であって、読み出し動作時、入力されたコラムアドレスに基づいて上記各メモリブロックのうちのいずれか１つを選択するコラムセレクタと、読み出し動作時、上記コラムセレクタにより選択された上記メモリブロックの上記ビット線の電位とリファレンス線の電位との電位差を表す信号を保持して増幅するセンスアンプと、上記コラムセレクタにより選択された以外の上記メモリブロックの上記ビット線,バーチャルＧＮＤ線にプリチャージ電位の供給するプリチャージ電位供給回路と、読み出し動作時、上記センスアンプによって上記ビット線の電位と上記リファレンス線の電位との電位差を表す信号を保持すると、上記センスアンプに接続された上記ビット線,リファレンス線を次の読み出し動作まで切り離すと共に、上記グランド電位に接続された上記バーチャルＧＮＤ線を次の読み出し動作まで切り離す分離回路とを備え、読み出し動作時に上記分離回路によって上記センスアンプから切り離された上記ビット線,上記バーチャルＧＮＤ線に、上記プリチャージ電位供給回路によりプリチャージ電位を供給することを特徴としている。
【０００８】
上記構成の同期式半導体記憶装置によれば、上記メモリセルを活性化するワード線立ち上がり完了時点で、上記プリチャージ電位供給回路により全てのビット線，バーチャルＧＮＤ線の充電（プリチャージ動作）を完了させておく。次に、入力されたコラムアドレスに基づいてコラムセレクタにより複数のメモリブロックのうちのいずれか１つのメモリブロックを選択し、選択されたメモリブロックのメモリセルによるビット線のセンス（引き）動作を実行する（第１ステージ）。このビット線のセンス動作は、メモリセルがオン状態のトランジスタ（以下、オンＴｒという）ならば、ビット線電位が下がる一方、メモリセルがオフ状態のトランジスタ（以下、オフＴｒという）ならば、ビット線はプリチャージ電位を維持する。次に、上記ビット線の電位と上記リファレンス線の電位との電位差を表す信号を上記センスアンプにより保持すると、上記分離回路により上記センスアンプに接続されていたビット線，リファレンス線および上記グランド電位に接続されていたバーチャルＧＮＤ線を次の読み出し動作まで夫々切り離し、保持されたビット線の電位を表す信号をメモリセンスアンプにより増幅する（第２ステージ）。このとき、上記プリチャージ電位供給回路によって、上記分離回路により切り離されたビット線，バーチャルビット線にプリチャージ電位を供給して、再び全てのビット線，バーチャルＧＮＤ線をプリチャージ電位にする。そして、上記センスアンプにより増幅されたデータを出力する（第３ステージ）。このように、コラムアドレスの入力前に全てのビット線，バーチャルＧＮＤ線のプリチャージを完了させると共に、読み出し動作時にビット線，バーチャルＧＮＤ線のプリチャージ動作とセンスアンプの増幅動作とを並行して実行することによって、ＣＡＳレイテンシー３が可能となる。したがって、コラムアドレス入力前に全ビット線，全バーチャルＧＮＤ線のプリチャージ電位を常に維持しているので、スタンバイ電流，動作電流を増大させることなく、シンクロナスＤＲＡＭと同程度のアクセスタイムで読み出しができる同期式半導体記憶装置を実現できる。
【０００９】
また、この発明の一実施形態の同期式半導体記憶装置は、上記プリチャージ電位供給回路は、待機時に全ての上記ビット線，バーチャルＧＮＤ線に対して上記プリチャージ電位を保持する一方、読み出し動作時にコラムアドレスにより選択された以外の上記メモリブロックの上記ビット線，バーチャルＧＮＤ線に対して上記プリチャージ電位を保持しながら上記コラムアドレスにより選択された上記メモリブロックの上記ビット線，バーチャルＧＮＤ線に対する上記プリチャージ電位の供給を停止することを特徴としている。
【００１０】
上記実施形態によれば、上記ビット線，バーチャルＧＮＤ線にプリチャージ電位を供給するプリチャージ電位供給回路は、待機時には既にすべてのビット線，バーチャルＧＮＤ線にプリチャージ電位を供給して保持し、読み出し動作時にアクセスされたビット線，バーチャルＧＮＤ線に対してのみプリチャージ電位の供給を停止して、メモリセルによるビット線のセンス（引き）を第１ステージで可能にしている。
【００１１】
また、この発明の一実施形態の同期式半導体記憶装置は、上記ビット線，バーチャルＧＮＤ線に供給するための常時プリチャージ電位を作成する常時プリチャージ電位作成回路と、上記常時プリチャージ電位作成回路よりも遅い立ち上がり時間で上記ビット線，バーチャルＧＮＤ線に供給するためのパワーオン時プリチャージ電位を作成するパワーオン時プリチャージ電位作成回路と、電源立ち上げ時に上記パワーオン時プリチャージ電位作成回路により作成されたパワーオン時プリチャージ電位を上記プリチャージ電位供給回路に出力した後、上記パワーオン時プリチャージ電位により上記プリチャージ電位供給回路を介して全ての上記ビット線，バーチャルＧＮＤ線のプリチャージが終了したと認識すると、上記常時プリチャージ電位作成回路により作成された常時プリチャージ電位に切り替えて、上記常時プリチャージ電位を上記プリチャージ電位供給回路に出力するプリチャージ電位切替回路とを備えたことを特徴としている。
【００１２】
上記実施形態によれば、電源立ち上げ時にパワーオン時プリチャージ電位作成回路により、例えば数マイクロセカンド（μｓ）の立ち上がり時間を要してプリチャージ電位を全ビット線，全バーチャルＧＮＤ線に供給することによって、全ビットプリチャージ動作による瞬時電流を抑制することができる。次に、上記プリチャージ電位切替回路は、上記パワーオン時プリチャージ電位作成回路により供給されたプリチャージ電位と常時プリチャージ電位作成回路により作成されたプリチャージ電位とを比較して、パワーオン時プリチャージ電位作成回路により供給されたプリチャージ電位が所定の電位に達した場合に、プリチャージ電位を常時プリチャージ電位作成回路により作成された常時プリチャージ電位に切り替えて、常時プリチャージ電位をプリチャージ電位供給回路に出力することによって、プリチャージ電位供給回路によるプリチャージ電位の供給能力を向上させ、読み出し動作時に瞬時にプリチャージ電位が供給可能となる。
【００１３】
【発明の実施の形態】
以下、この発明の同期式半導体記憶装置を図示の実施の形態により詳細に説明する。
【００１４】
図１はこの発明の実施の一形態の同期式半導体記憶装置としてのシンクロナスＭＲＯＭの要部のブロック図である。図１に示すように、このシンクロナスＭＲＯＭは、マトリックス状に配列された複数のメモリセル（図示せず）が８列のメモリセル毎に分割された複数のメモリブロックＢｌｏｃｋ０〜Ｂｌｏｃｋｎを有するメモリセルアレイ１と、上記メモリセルアレイ１のメモリセルの一端に接続されたビット線ＢＬ０〜ＢＬ７にプリチャージ電位を供給するプリチャージ電位供給回路としてのＶＲＥＦ電位供給回路２と、読み出し動作時に入力されたコラムアドレスにより指定されたメモリブロックを選択するコラムセレクタ３と、上記メモリセルアレイ１のメモリセルの他端に接続されたバーチャルＧＮＤ線ＶＧ０〜ＶＧ７にプリチャージ電位を供給するプリチャージ電位供給回路としてのＶＲＥＦ電位供給回路４と、読み出し動作時に入力されたコラムアドレスにより指定されたメモリブロックを選択するコラムセレクタ５と、第１ステージ認識信号Ｓｔａｇｅ１に基づいて上記ビット線ＢＬ０〜ＢＬ７を切り離すビット線分離回路１１と、センスアンプイネーブル信号ＳＡＥに基づいて上記ビット線分離回路１１を介してビット線ＢＬ０〜ＢＬ７の電位を表す信号を増幅するセンスアンプ１２と、上記第１ステージ認識信号Ｓｔａｇｅ１に基づいて上記バーチャルＧＮＤ線ＶＧ０〜ＶＧ７を切り離すバーチャルＧＮＤ線分離回路１３と、上記バーチャルＧＮＤ線分離回路１３を介してバーチャルＧＮＤ線ＶＧ０〜ＶＧ７に接続されたバーチャルＧＮＤ線作成回路１４とを備えている。上記バーチャルＧＮＤ線作成回路１４は、入力されるアドレスによって所望のバーチャルＧＮＤ線ＶＧ０〜ＶＧ７にグランド電位を与える。
【００１５】
また、図２に示すように、上記シンクロナスＭＲＯＭは、電源立ち上げ時に全ての上記ビット線ＢＬ０〜ＢＬ７，バーチャルＧＮＤ線ＶＧ０〜ＶＧ７に所定の立ち上がり時間でパワーオン時プリチャージ電位ＶＲＥＦｐを供給するパワーオン時プリチャージ電位作成回路２１と、電源立ち上げ後に上記ビット線ＢＬ０〜ＢＬ７，バーチャルＧＮＤ線ＶＧ０〜ＶＧ７に常時プリチャージ電位ＶＲＥＦｎを供給する常時プリチャージ電位作成回路２２と、上記パワーオン時プリチャージ電位作成回路２１からのパワーオン時プリチャージ電位ＶＲＥＦｐまたは上記常時プリチャージ電位作成回路２２からの常時プリチャージ電位ＶＲＥＦｎのいずれか一方を切り替えて出力するプリチャージ電位切替回路２３と、ワード線立ち上がり認識信号とビット線センス完了信号とを受けて、センスアンプイネーブル信号を出力するセンスアンプイネーブル回路２４と、コラム選択信号Ｃｓｅｌｂ０〜Ｃｓｅｌｂｎ，Ｃｓｅｌｖ０〜Ｃｓｅｌｖｎを出力するコラムセレクタ制御回路２６とを備えている。
【００１６】
また、図３は上記パワーオン時プリチャージ電位作成回路２１の要部の構成を示す図であり、常時プリチャージ電位作成回路２２の常時プリチャージ電位ＶＲＥＦｎ出力を、パワーオン時プリチャージ電位作成回路２１内のシリーズ抵抗Ｒ１０（約２ＭΩ）の一端に接続している。上記シリーズ抵抗Ｒ１０は、複数の抵抗が直列接続されている。
【００１７】
上記パワーオン時プリチャージ電位作成回路２１（図２に示す）が電源の立ち上がりを検出した後、常時プリチャージ電位作成回路２２により常時プリチャージ電位ＶＲＥＦｎを作成し、パワーオン時プリチャージ電位作成回路２１内のシリーズ抵抗Ｒ１０（約２ＭΩ）に入力する。このシリーズ抵抗Ｒ１０を通過した出力信号は、電位ＶＲＥＦｐ（ｓｅｌ０），ＶＲＥＦｐ（ｓｅｌ１），…，ＶＲＥＦｐ（ｓｅｌｎ）に至たるまで、常時プリチャージ電位ＶＲＥＦｎとなり、メモリセルアレイ１にプリチャージ電位を供給する。
【００１８】
上記パワーオン時プリチャージ電位作成回路２１は、電源の立ち上がり後、全ビット線をプリチャージ電位にすることを目的としているが、瞬時に全ビット線プリチャージを実行すると過大な瞬時電流が発生する。そこで、この瞬時電流を抑制するために、常時プリチャージ電位ＶＲＥＦｎをメモリセルアレイ１内に時分割に供給する。すなわち、上記常時プリチャージ電位ＶＲＥＦｎを約２ＭΩの抵抗Ｒ１０の一端に入力し、抵抗Ｒ１０の一端から他端に向かって順次の抵抗Ｒ１０の途中よりパワーオン時プリチャージ電位ＶＲＥＦｐ（ｓｅｌ０）〜ＶＲＥＦｐ（ｓｅｌｎ）を取り出し、取り出されたＶＲＥＦｐ（ｓｅｌ０）〜ＶＲＥＦｐ（ｓｅｌｎ）をビット線に供給することによって、小さい抵抗値を介してＶＲＥＦｐ（ｓｅｌ０）が印加されたビット線から、大きい抵抗値を介してＶＲＥＦｐ（ｓｅｌｎ）が印加されたビット線の順にプリチャージされるのである。このようにして全ビット線プリチャージを実行することによって、瞬時電流を抑制することができる。
【００１９】
また、図４は上記常時プリチャージ電位作成回路２２とプリチャージ電位切替回路２３の詳細ブロック図である。図４に示すように、差動アンプ２３Ａと複数のプリチャージ電位切替用マルチプレクサ２３Ｂ，２３Ｂ，…とでプリチャージ電位切替回路２３が構成されている。
【００２０】
上記パワーオン時プリチャージ電位作成回路２１（図２に示す）からのパワーオン時プリチャージ電位ＶＲＥＦｐ（ｓｅｌｎ）を差動アンプ２３Ａの一方の入力端子に入力し、常時プリチャージ電位作成回路２２からの常時プリチャージ電位ＶＲＥＦｎを差動アンプ２３Ａの他方の入力端子に入力している。また、パワーオン時プリチャージ電位作成回路２１（図２に示す）からのパワーオン時プリチャージ電位ＶＲＥＦｐ（ｓｅｌ０）〜ＶＲＥＦｐ（ｓｅｌｎ）をプリチャージ電位切替用マルチプレクサ２３Ｂ，２３Ｂ，…の一方の入力端子に夫々入力し、常時プリチャージ電位作成回路２２からの常時プリチャージ電位ＶＲＥＦｎをプリチャージ電位切替用マルチプレクサ２３Ｂ，２３Ｂ，…の他方の入力端子に夫々入力している。
【００２１】
図４に示すように、上記プリチャージ電位切替回路２４内の差動アンプ２３Ａは、入力されたパワーオン時プリチャージ電位ＶＲＥＦｐ（ｓｅｌｎ）と常時プリチャージ電位ＶＲＥＦｎの４／５の電位とを比較して、パワーオン時プリチャージ電位ＶＲＥＦｐ（ｓｅｌｎ）が常時プリチャージ電位ＶＲＥＦｎの４／５の電位を超えた時点で差動アンプ２３Ａは、“Ｈ”レベルの切替信号ＣＨＶＲＥＦを出力する。そうすると、電源の立ち上がり時のプリチャージが完了したものとして、プリチャージ電位切替用マルチプレクサ２３Ｂ，２３Ｂ，…から出力されるプリチャージ電位は、パワーオン時プリチャージ電位ＶＲＥＦｐ（ｓｅｌ０〜ｎ）から常時プリチャージ電位ＶＲＥＦｎに切り替る。
【００２２】
また、図５は上記常時プリチャージ電位作成回路２２の回路図である。図５に示すように、ゲートがグランドＧＮＤに接続されたＰチャネル型トランジスタＴ１のソースに電源電圧Ｖｃｃを印加し、そのトランジスタＴ１のドレインにＰチャネル型トランジスタＴ２のソースを接続している。上記トランジスタＴ２のゲートをグランドＧＮＤに接続している。そして、上記トランジスタＴ２のドレインにＮチャネル型トランジスタＴ３のドレインを接続し、トランジスタＴ３のソースにＮチャネル型トランジスタＴ４のドレインを接続し、以下同様にＮチャネル型トランジスタＴ５〜Ｔ１４を直列に接続している。そして、上記Ｎチャネル型トランジスタＴ３〜Ｔ１４のゲートを互いに接続すると共に、トランジスタＴ１１〜Ｔ１４のソースをグランドＧＮＤに夫々接続している。そうして、上記Ｎチャネル型トランジスタＴ６のドレインから常時プリチャージ電位ＶＲＥＦｎを出力する。
【００２３】
また、図６は上記差動アンプ２３Ａの回路図を示している。図６に示すように、上記差動アンプ２３Ａは、互いにゲートが接続され、ソースに電源電圧Ｖｃｃが印加されたＰチャネル型トランジスタＰ１，Ｐ２と、上記トランジスタＰ１のゲート，ドレインにドレインが接続されたＮチャネル型トランジスタＮ１と、上記トランジスタＰ２のドレインにドレインが接続され、ゲートにパワーオン時プリチャージ電位ＶＲＥＦｐ（ｓｅｌｎ）が印加されたＮチャネル型トランジスタＮ２と、上記トランジスタＮ１，Ｎ２のソースにドレインが接続され、ソースがグランドＧＮＤに接続されたＮチャネル型トランジスタＮ３と、上記常時プリチャージ電位ＶＲＥＦｎが一端に印加され、他端がグランドＧＮＤに接続された抵抗Ｒ１１とを備えている。上記常時プリチャージ電位ＶＲＥＦｎを抵抗Ｒ１１により分圧した電圧をトランジスタＮ１のゲートに印加している。
【００２４】
上記差動アンプ２３Ａは、入力されたパワーオン時プリチャージ電圧ＶＲＥＦｐ（ｓｅｌｎ）と常時プリチャージ電圧ＶＲＥＦｎの４／５の電位とを比較して、パワーオン時プリチャージ電圧ＶＲＥＦｐ（ｓｅｌｎ）が常時プリチャージ電圧ＶＲＥＦｎの４／５の電位を超えた時点で差動アンプ２３Ａは、“Ｈ”レベルの切替信号ＣＨＶＲＥＦを出力する。
【００２５】
また、図７は上記プリチャージ電位切替用マルチプレクサ２３Ｂ（図５に示す）の回路図である。なお、図７はプリチャージ電圧ＶＲＥＦ（ｓｅｌ０）を出力するプリチャージ電位切替用マルチプレクサ２３Ｂについて示し、他のプリチャージ電圧ＶＲＥＦ（ｓｅｌ１）〜ＶＲＥＦ（ｓｅｌｎ）を出力するプリチャージ電位切替用マルチプレクサ２３Ｂについても同様である。
【００２６】
図７に示すように、上記プリチャージ電位切替用マルチプレクサ２３Ｂは、差動アンプ２３Ａからの切替信号ＣＨＶＲＥＦがゲートに入力され、ドレインに常時プリチャージ電位ＶＲＥＦｎが印加されたＮチャネル型トランジスタＮ１１と、上記トランジスタＮ１１のドレインにソースが接続され、ゲートに切替信号／ＣＨＶＲＥＦが入力されたＰチャネル型トランジスタＰ１１と、上記トランジスタＰ１１のゲートにゲートが接続され、ドレインにパワーオン時プリチャージ電位ＶＲＥＦｐ（ｓｅｌ０）が印加されたＰチャネル型トランジスタＰ１２とを備え、上記トランジスタＮ１１，Ｎ１２のソースとトランジスタＰ１１，Ｎ１２のドレインとを互いに接続している。上記トランジスタＮ１１，Ｎ１２のソースとトランジスタＰ１１，Ｎ１２のドレインとの接続点からプリチャージ電圧ＶＲＥＦ（ｓｅｌ０）を出力する。
【００２７】
上記プリチャージ電位切替用マルチプレクサ２３Ｂは、切替信号ＣＨＶＲＥＦが“Ｌ”レベルのとき、パワーオン時プリチャージ電位作成回路２２からのパワーオン時プリチャージ電位ＶＲＥＦｐ（ｓｅｌ０）〜ＶＲＥＦｐ（ｓｅｌｎ）を選択し、プリチャージ電位ＶＲＥＦ（ｓｅｌ０）〜ＶＲＥＦ（ｓｅｌｎ）として出力することによって、プリチャージ電位を時分割に供給する。また、上記プリチャージ電位切替用マルチプレクサ２３Ｂは、切替信号ＣＨＶＲＥＦが“Ｈ”レベルのとき、常時プリチャージ電位作成回路２２からのプリチャージ電位の供給能力が大きい常時プリチャージ電位ＶＲＥＦｎを選択し、プリチャージ電位ＶＲＥＦ（ｓｅｌ０）〜ＶＲＥＦ（ｓｅｌｎ）として出力することによって、読み出し動作時に瞬時にプリチャージ電位を供給可能とする。
【００２８】
また、図８は図１に示すメモリブロックＢｌｏｃｋ０と、コラムセレクタ３，５およびＶＲＥＦ電位供給回路２およびＶＲＥＦ電位供給回路４の回路図を示している。なお、他のメモリブロックＢｌｏｃｋ１〜Ｂｌｏｃｋｎも同様の構成をしている。
【００２９】
図８に示すように、メモリセルアレイ１（図１に示す）のメモリブロックＢｌｏｃｋ０の同一列のメモリセル（図示せず）の一端にビット線ＢＬ０〜ＢＬ７を接続している。上記ビット線ＢＬ０〜ＢＬ７にトランジスタＴＢ０〜ＴＢ７の一端を夫々接続し、トランジスタＴＢ０〜ＴＢ７の他端に電源電圧Ｖｃｃを夫々印加している。上記トランジスタＴＢ０〜ＴＢ７の各ゲートにゲート信号線ＳＧ０を接続し、そのゲート信号線ＳＧ０の一端にインバータＩＶ１０の出力端子を接続し、インバータＩＶ１０の入力端子にコラム選択信号Ｃｓｅｌｂ０を入力している。上記トランジスタＴＢ０〜ＴＢ７とインバータＩＶ１０とでＶＲＥＦ電位供給回路２を構成している。上記インバータＩＶ１０の電源入力端子にプリチャージ電圧ＶＲＥＦ（ｓｅｌ０）を印加している。また、上記ビット線ＢＬ０〜ＢＬ７は、選択トランジスタＳＴＢ０〜ＳＴＢ７を夫々介してビット線分離回路１１（図１に示す）に接続されている。上記選択トランジスタＳＴＢ０〜ＳＴＢ７の各ゲートにコラム選択信号Ｃｓｅｌｂ０を入力している。上記選択トランジスタＳＴＢ０〜ＳＴＢ７でコラムセレクタ３（図１に示す）を構成している。
【００３０】
一方、上記メモリセルアレイ１の同一列のメモリセルの他端にバーチャルＧＮＤ線ＶＧ０〜ＶＧ７を接続している。上記バーチャルＧＮＤ線ＶＧ０〜ＶＧ７にトランジスタＴＶ０〜ＴＶ７の一端を夫々接続し、トランジスタＴＶ０〜ＴＶ７の他端に電源電圧Ｖｃｃを夫々印加している。上記トランジスタＴＶ０〜ＴＶ７の各ゲートにゲート信号線ＳＧ１を接続し、そのゲート信号線ＳＧ１の一端にインバータＩＶ１１の出力端子を接続し、インバータＩＶ１１の入力端子にコラム選択信号Ｃｓｅｌｖ０を入力している。上記トランジスタＴＶ０〜ＴＶ７とインバータＩＶ１１とでＶＲＥＦ電位供給回路４（図１に示す）を構成している。上記インバータＩＶ１１の電源入力端子にＶＲＥＦ（ｓｅｌ０）を印加している。また、上記バーチャルＧＮＤ線ＶＧ０〜ＶＧ７は、選択トランジスタＳＴＶ０〜ＳＴＶ７を夫々介してバーチャルＧＮＤ線分離回路１３（図１に示す）に接続されている。上記選択トランジスタＳＴＶ０〜ＳＴＶ７の各ゲートにコラム選択信号Ｃｓｅｌｖ０を入力している。上記選択トランジスタＳＴＶ０〜ＳＴＶ７でコラムセレクタ５（図１に示す）を構成している。なお、図示しないが、各メモリブロックＢｌｏｃｋ０〜Ｂｌｏｃｋｎの同一行のメモリセルを活性化するワード線を設けている。
【００３１】
図８において、電源投入時、上記コラムセレクタ３，５のコラム選択信号Ｃｓｅｌｂ０，Ｃｓｅｌｖ０は、全て“Ｌ”レベルを保持している。したがって、ＶＲＥＦ電位供給回路２内のゲート信号線ＳＧ０およびＶＲＥＦ電位供給回路４内のゲート信号線ＳＧ１は、プリチャージ電位切替回路２３からのプリチャージ電位ＶＲＥＦ（ｓｅｌ０）となる。特に、電源投入時は、プリチャージ電位切替回路２３からのプリチャージ電位ＶＲＥＦ（ｓｅｌ０）としてパワーオン時プリチャージ電位作成回路２１のパワーオン時プリチャージ電位ＶＲＥＦｐ（ｓｅｌ０）が選択され、全ビット線ＢＬ０〜ＢＬ７，全バーチャルＧＮＤ線ＶＧ０〜ＶＧ７には、
ＶＲＥＦｐ（ｓｅｌ０）−Ｖｔｈ
の電位が供給される（ＶｔｈはトランジスタＴＢ０〜ＴＢ７，ＴＶ０〜ＴＶ７のスレッショルド電圧）。
【００３２】
その後、プリチャージ電位ＶＲＥＦ（ｓｅｌ０）は、パワーオン時プリチャージ電位作成回路２１のＶＲＥＦｐ（ｓｅｌ０〜ｎ）からプリチャージ電位作成回路２２の常時プリチャージ電位ＶＲＥＦｎに切り替わり、引き続き待機時には、ＶＲＥＦ電位供給回路２内のゲート信号線ＳＧ０に常時プリチャージ電位ＶＲＥＦｎが供給されると共に、ＶＲＥＦ電位供給回路４内のゲート信号線ＳＧ１に常時プリチャージ電位ＶＲＥＦｎが供給される。したがって、全ビット線ＢＬ０〜ＢＬ７，全バーチャルＧＮＤ線ＶＧ０〜ＶＧ７には、
ＶＲＥＦｎ−Ｖｔｈ
の電位が供給される。ただし、全ビット線ＢＬ０〜ＢＬ７，全バーチャルＧＮＤ線ＶＧ０〜ＶＧ７には、電源投入時に、
ＶＲＥＦｐ（ｓｅｌ０）−Ｖｔｈ
のプリチャージ電位が供給されており、ビット線リークおよびバーチャルＧＮＤ線ワークを補う程度のものであり、スタンバイ電流は数十μＡと考えられる。
【００３３】
読み出し動作時にはコラムアドレスでアクセスされないビット線，バーチャルＧＮＤ線には、待機時と同様に、
ＶＲＥＦｎ−Ｖｔｈ
のプリチャージ電位が保持されている。
【００３４】
また、読み出し動作時にコラムアドレスによりアクセスされるビット線，バーチャルＧＮＤ線に対しては、ＶＲＥＦ電位供給回路２内のゲート信号線ＳＧ０にＧＮＤ電位が供給されると共に、ＶＲＥＦ電位供給回路４内のゲート信号線ＳＧ１にＧＮＤ電位が供給されるために、プリチャージ電位が供給されることがない。
【００３５】
このように、コラムアドレスが入力された第１ステージでは、ビット線，バーチャルＧＮＤ線にプリチャージ電位が供給されることがなく、メモリセルによるビット線のセンス（引き）を可能にしている。
【００３６】
しかし、第２ステージ以降、センスアンプ１２によってビット線電位が保持されてセンスが実行されると、後述するコラムセレクタ制御回路２６において、アクセスされていたコラムセレクタ３，５がディスエーブルとなり、アクセスされていたコラムセレクタ３，５内のコラム選択信号Ｃｓｅｌｂ０〜Ｃｓｅｌｂｎ，Ｃｓｅｌｖ０〜Ｃｓｅｌｖｎが“Ｌ”レベルとなり、ＶＲＥＦ電位供給回路２内のゲート信号線ＳＧ０に常時プリチャージ電位ＶＲＥＦｎを供給すると共に、ＶＲＥＦ電位供給回路４内のゲート信号線ＳＧ１に常時プリチャージ電位ＶＲＥＦｎを供給する。
【００３７】
図１２（ａ）〜（ｌ）は上記シンクロナスＭＲＯＭのタイミング図を示している。図１２では、クロックＣＫ（図１２（ａ）に示す）に同期して、コラムアドレスＣＡ，ＣＢにより選択されたメモリブロックＢｌｏｃｋ０，Ｂｌｏｃｋ１の読み出し動作を示している。
【００３８】
まず、第１ステージにおいて、コラムアドレスＣＡに基づいてコラム選択信号Ｃｓｅｌｂ０，Ｃｓｅｌｖ０（図１２（ｃ），（ｄ）に示す）を出力して、メモリブロックＢｌｏｃｋ０のビット線，バーチャルＧＮＤ線を夫々センスアンプ１２，バーチャルＧＮＤ線作成回路１４（図１に示す）に接続する。そうすると、ビット線電位（図１２（ｆ）に示す）は、そのビット線に接続されたメモリセルがオンＴｒならば、ビット線電位が下がる一方、メモリセルがオフＴｒならば、ビット線はプリチャージ電位を維持する。次に、第２ステージでセンスアンプイネーブル信号ＳＡＥ（図（ｅ）に示す）を出力して、センスアンプ１２によりリードデータを増幅すると共に、ゲート信号線ＳＧ０，ＳＧ１の電位（図１２（ｇ）に示す）が“Ｈ”レベルになる。そうすると、ビット線は、再びプリチャージされる。そして、第３ステージでデータ出力（図１２（ｌ）に示す）としてＣＡ０，ＣＡ１，ＣＡ２を順次出力する。
【００３９】
以下、同様にして、第１ステージにおいて、コラムアドレスＣＢに基づいてコラム選択信号Ｃｓｅｌｂ１，Ｃｓｅｌｖ１（図１２（ｈ），（ｉ）に示す）を出力して、メモリブロックＢｌｏｃｋ１のビット線，バーチャルＧＮＤ線を夫々センスアンプ１２，バーチャルＧＮＤ線作成回路１４（図１に示す）に接続する。次に、第２ステージでセンスアンプイネーブル信号ＳＡＥ（図（ｅ）に示す）を出力して、センスアンプ１２によりリードデータを増幅すると共に、ゲート信号線ＳＧ０，ＳＧ１の電位（図１２（ｋ）に示す）が“Ｈ”レベルになり、ビット線は、再びプリチャージされる。そして、第３ステージでデータ出力（図１２（ｌ）に示す）としてＣＢ０，ＣＢ１，…を順次出力する。
【００４０】
このように、コラム選択信号Ｃｓｅｌｂ０，Ｃｓｅｌｖ０（図１２（ｃ），（ｄ）に示す）によりアクセスされているビット線のセンスアンプ１２によるリードデータ増幅動作期間中（第２ステージ）およびそれに続くデータ出力中（第３ステージ）においてアクセスされているビット線，バーチャルＧＮＤ線のプリチャージ動作を完了させる。したがって、図１２のタイミング図に示すように、コラムアドレスＣＡの入力後の３サイクル後に、コラムアドレスＣＢが入力された場合、全ビット線，全バーチャルＧＮＤ線プリチャージが完了しているために、コラムアドレスＣＢによりアクセスされるビット線，バーチャルＧＮＤ線に対しては、メモリセルアレイ１の選択されたメモリブロックＢｌｏｃｋ０〜Ｂｌｏｃｋｎにおいて、直ちにメモリセルによるビット線センスが開始される（第１ステージ）。なお、第１ステージでは、メモリセルによりセンスされたビット線の電位とリファレンス線の電位とがラッチ型センスアンプに入力され、このラッチ型センスアンプで、センスアンプ出力をラッチすることになる。
【００４１】
上記読み出し動作を繰り返すことによって、システムクロック１００ＭＨｚを使用した場合において、ＣＡＳレイテンシー３でデータの連続読み出しが可能となる。
【００４２】
また、図９は上記コラムセレクタ制御回路２６の一部の回路図であり、一組のコラム選択信号Ｃｓｅｌｂ０，Ｃｓｅｌｖ０を出力する回路について示している。なお、他のコラム選択信号Ｃｓｅｌｂ１〜Ｃｓｅｌｂｎ，Ｃｓｅｌｖ１〜Ｃｓｅｌｖｎを出力する回路は、コラムアドレスの入力条件が異なる以外は同様の回路構成であり、図と説明を省略する。
【００４３】
図９に示すように、上記コラムセレクタ制御回路２６は、コラムアドレスＣＡ４，ＣＡ５，ＣＡ６と第１ステージ認識信号Ｓｔａｇｅ１とが入力され、ワード線立ち上がり期間認識信号が入力された４入力ＮＡＮＤ回路４０と、上記４入力ＮＡＮＤ回路４０の出力端子が入力端子に夫々接続され、コラム選択信号Ｃｓｅｌｂ０〜Ｃｓｅｌｂｎ，Ｃｓｅｌｖ０〜Ｃｓｅｌｖｎを夫々出力するインバータＩＶ２１，ＩＶ２２とを有している。なお、図９において、３つのコラムアドレスＣＡ４，ＣＡ５，ＣＡ６を入力した場合、コラム選択信号は８通りが得られる。しかしながら、入力されるコラムアドレスの数は、メモリブロック等の構成に応じて設定すればよい。
【００４４】
また、図１０は、上記第１ステージ認識回路２７の一部の回路図を示しており、コラムアドレスストローブ信号ＣＡＳＢ，チップセレクト信号ＣＳＢが夫々入力された４入力ＮＯＲ回路５１に、モードレジスタ設定信号ＭＲＢをインバータＩＶ３１を介して入力すると共に、ロウアドレスストローブ信号ＲＡＳＢをインバータＩＶ３２を介して入力している。上記４入力ＮＯＲ回路５１の出力端子をＮチャネル型トランジスタＮ１３のドレインに接続し、トランジスタＮ１３のゲートにクロックＣＫをインバータＩＶ３３を介して入力している。また、上記トランジスタＮ１３のドレインにＰチャネル型トランジスタＰ１３のソースを接続すると共に、トランジスタＮ１３のソースにトランジスタＰ１３のドレインを接続している。上記トランジスタＰ１３のゲートにクロックＣＫをインバータＩＶ３３，ＩＶ３４を介して入力している。上記トランジスタＮ１３のドレインを２入力ＮＯＲ回路５２の一方の入力端子に接続すると共に、トランジスタＮ１３のソースを２入力ＮＯＲ回路５２の他方の入力端子に接続している。そして、上記２入力ＮＯＲ回路５２の出力端子をインバータＩＶ３５を介して２入力ＮＯＲ回路５２の一方の入力端子に接続している。さらに、上記２入力ＮＯＲ回路５２の出力端子をＮチャネル型トランジスタＮ１４のドレインに接続し、トランジスタＮ１４のゲートにトランジスタＰ１３のゲートを接続している。また、上記トランジスタＮ１４のドレインにＰチャネル型トランジスタＰ１４のソースを接続し、トランジスタＰ１４のドレインとトランジスタＮ１４のソースとを接続している。上記トランジスタＮ１４のソースをインバータＩＶ３６の入力端子に接続し、インバータＩＶ３６の出力端子を２入力ＮＯＲ回路５３の一方の入力端子に接続している。上記２入力ＮＯＲ回路５３の他方の入力端子に４入力ＮＯＲ回路５１の出力端子を接続している。そして、上記インバータＩＶ３６の出力端子から第１ステージ認識信号Ｓｔａｇｅ１を出力する。
【００４５】
上記第１ステージ認識信号Ｓｔａｇｅ１を“Ｈ”レベルとするためには、コラムアドレスストローブ信号ＣＡＳＢ，チップセレクト信号ＣＳＢ，モードレジスタ設定信号ＭＲＢおよびロウアドレスストローブ信号ＲＡＳＢの入力を用いてコマンドを入力する必要がある。上記コラムアドレスストローブ信号ＣＡＳＢを“Ｌ”レベル、チップセレクト信号ＣＳＢを“Ｌ”レベル、モードレジスタ設定信号ＭＲＢを“Ｈ”レベル、ロウアドレスストローブ信号ＲＡＳＢを“Ｈ”レベルに夫々設定することによってコマンドが入力される。このコマンドは、データを読み出すためにアドレスが入力される毎に入力されて、第１ステージ認識回路２７によって所定期間“Ｈ”レベルの第１ステージ認識信号Ｓｔａｇｅ１を出力する。
【００４６】
そうして、図９に示すコラムセレクタ制御回路２６は、入力されたコラムアドレス（ＣＡ４，ＣＡ５，ＣＡ６）をデコードして、動作時の第１ステージ認識回路２７（図１０に示す）から出力された第１ステージ認識信号Ｓｔａｇｅ１が“Ｈ”レベルとなるときのみ、コラム選択信号Ｃｓｅｌｂ０〜Ｃｓｅｌｂｎ，Ｃｓｅｌｖ０〜Ｃｓｅｌｖｎのうちの所望のコラム選択信号が“Ｈ”レベルとなり、対応するビット線，バーチャルＧＮＤ線がアクセスされる。
【００４７】
さらに、図１１は上記ビット線分離回路１１，センスアンプ１２の要部の回路図を示しており、リファレンス線をＮチャネル型トランジスタＮ２１のドレインに接続し、トランジスタＮ２１のゲートに第１ステージ認識回路２４（図１０に示す）からの第１ステージ認識信号Ｓｔａｇｅ１を入力している。上記トランジスタＮ２１のドレインにＰチャネル型トランジスタＰ２１のソースを接続し、トランジスタＮ２１のソースにトランジスタＰ２１のドレインを接続している。上記トランジスタＰ２１のゲートに第１ステージ認識信号／Ｓｔａｇｅ１を入力している。また、ビット線をＮチャネル型トランジスタＮ２２のドレインに接続し、トランジスタＮ２２のゲートに第１ステージ認識回路２４（図１０に示す）からの第１ステージ認識信号Ｓｔａｇｅ１を入力している。上記トランジスタＮ２２のドレインにＰチャネル型トランジスタＰ２２のソースを接続し、トランジスタＮ２２のソースにトランジスタＰ２２のドレインを接続している。上記トランジスタＰ２２のゲートに第１ステージ認識信号／Ｓｔａｇｅ１を入力している。上記Ｎチャネル型トランジスタＮ２１，Ｎ２２およびＰチャネル型トランジスタＰ２１，Ｐ２２をビット線毎に設けて、ビット線分離回路１１（図１に示す）を構成している。
【００４８】
そして、上記センスアンプイネーブル信号／ＳＡＥがゲートに入力されたＰチャネル型トランジスタＰ２３のソースに電源電圧Ｖｃｃを印加し、トランジスタＰ２３のドレインにＰチャネル型トランジスタＰ２４のソースを接続している。上記トランジスタＰ２４のドレインにトランジスタＮ２１のソースを接続している。上記トランジスタＰ２４のドレインにＮチャネル型トランジスタＮ２４のドレインを接続し、トランジスタＮ２４のソースにＰチャネル型トランジスタＮ２３のドレインを接続している。上記トランジスタＮ２３のゲートにセンスアンプイネーブル信号ＳＡＥを入力し、トランジスタＮ２３のソースをグランドＧＮＤに接続している。また、上記トランジスタＰ２３のドレインにＰチャネル型トランジスタＰ２５のソースを接続している。上記トランジスタＰ２５のドレインにトランジスタＮ２２のソースを接続している。上記トランジスタＰ２５のドレインにＮチャネル型トランジスタＮ２５のドレインを接続し、トランジスタＮ２５のソースにトランジスタＮ２３のドレインを接続している。上記トランジスタＰ２５のゲートとトランジスタＮ２５のゲートとにトランジスタＰ２４のドレインを接続している。また、上記トランジスタＰ２４のゲートとトランジスタＮ２４のゲートにトランジスタＰ２５のドレインを接続している。そうして、上記トランジスタＰ２５のドレインとトランジスタＮ２５のドレインとの接続点よりセンスアンプ信号を出力する。上記Ｐチャネル型トランジスタＰ２３，Ｐ２４，Ｐ２５とＮチャネル型トランジスタＮ２３，Ｎ２４，Ｎ２５とをビット線毎に設けて、センスアンプ１２（図１に示す）を構成している。
【００４９】
図１１に示すように、ビット線分離回路１１は、センスアンプ１２にラッチ型センスアンプを使用することによって、センスアンプ出力をラッチすると同時に、第１ステージ認識信号Ｓｔａｇｅ１を使用して、センスアンプ１２とビット線を切り離すことによって、ビット線のプリチャージ動作とセンスアンプ１２によるリードデータ増幅動作とを並行して実行することを可能にしている。
【００５０】
したがって、図１２のタイミング図に示すように、データ出力（図１２（ｌ）に示す）前の第２ステージにおいて、センスアンプ１２によるリードデータ増幅動作と、ビット線分離回路１１により分離されたビット線のプリチャージ動作とを並行して実行することができる。
【００５１】
このように、上記シンクロナスＭＲＯＭでは、コラムアドレス入力前に全ビット線，全バーチャルＧＮＤ線のプリチャージ電位を常に維持しているので、スタンバイ電流，動作電流を増大させることなく、シンクロナスＤＲＡＭと同程度のＣＡＳレイテンシー３のアクセスタイムで読み出しすることができる。
【００５２】
上記実施の形態では、同期式半導体記憶装置としてシンクロナスＭＲＯＭについて説明したが、同期式半導体記憶装置はこれに限らず、上記シンクロナスＭＲＯＭと同様のアーキテクチャを有するワンタイムＰＲＯＭ，ＥＰＲＯＭおよび不揮発性メモリ等の同期式半導体記憶装置にこの発明を適用してもよい。
【００５３】
また、上記実施の形態では、８本のビット線ＢＬ０〜ＢＬ７を夫々有するメモリブロックＢｌｏｃｋ０〜Ｂｌｏｃｋｎで構成されたメモリセルアレイ１を用いたが、ビット線の本数はこれに限らず、メモリセルアレイの構成に応じて適宜設定してよい。
【００５４】
【発明の効果】
以上より明らかなように、この発明の同期式半導体記憶装置によれば、全ビット線プリチャージ方式において、１００ＭＨｚ以上のシステムクロックを使用した場合において、シンクロナスＭＲＯＭはＣＡＳレイテンシー３で読み出しすることができる。この結果、シンクロナスＤＲＡＭとシンクロナスＭＲＯＭを使用したシステムにおいて、両デバイス共にＣＡＳレイテンシー３でアクセスが可能となるためスループットの向上が図れる。
【００５５】
また、上記ビット線，バーチャルＧＮＤ線にプリチャージ電位を供給するプリチャージ電位供給回路は、待機時には全てのビット線，バーチャルＧＮＤ線にプリチャージ電位を供給して保持し、読み出し動作時にアクセスされたビット線，バーチャルＧＮＤ線に対してのみプリチャージ電位の供給を停止することによって、メモリセルによるビット線のセンス（引き）を第１ステージで可能にしている。
【００５６】
さらに、電源立ち上げ時、パワーオン時プリチャージ電位作成回路によって、常時プリチャージ電位作成回路よりも遅い立ち上がり時間でプリチャージ電位を全ビット線，全バーチャルＧＮＤ線に供給することによって、全ビットプリチャージ動作による瞬時電流を抑制することができる。次に、上記プリチャージ電位切替回路は、上記パワーオン時プリチャージ電位作成回路により供給されたプリチャージ電位と常時プリチャージ電位作成回路により作成されたプリチャージ電位とを比較して、パワーオン時プリチャージ電位作成回路により供給されたプリチャージ電位が一定電位に達した場合には、プリチャージ電位を常時プリチャージ電位作成回路により作成されたプリチャージ電位に切り替えて、プリチャージ電位供給回路に出力することによって、プリチャージ電位の供給能力を向上させ、読み出し動作時に瞬時にプリチャージ電位を供給することが可能となる。
【図面の簡単な説明】
【図１】図１はこの発明の同期式半導体記憶装置としてのシンクロナスＭＲＯＭの要部のブロック図である。
【図２】図２は上記シンクロナスＭＲＯＭの周辺部のブロック図である。
【図３】図３は上記シンクロナスＭＲＯＭのパワーオン時プリチャージ電位作成回路の要部の構成を示す図である。
【図４】図４は上記シンクロナスＭＲＯＭの常時プリチャージ電位作成回路とプリチャージ電位切替回路のブロック図である。
【図５】図５は上記シンクロナスＭＲＯＭの常時プリチャージ電位作成回路の回路図である。
【図６】図６は上記シンクロナスＭＲＯＭの差動アンプの回路図である。
【図７】図７は上記シンクロナスＭＲＯＭのプリチャージ電位切替用マルチプレクサの回路図である。
【図８】図８は上記シンクロナスＭＲＯＭのコラムセレクタとＶＲＥＦ電位供給回路の回路図である。
【図９】図９は上記シンクロナスＭＲＯＭのコラムセレクタ制御回路の一部の回路図である。
【図１０】図１０は上記シンクロナスＭＲＯＭの第１ステージ認識回路の回路図である。
【図１１】図１１は上記シンクロナスＭＲＯＭのビット線分離回路およびセンスアンプの要部の回路図である。
【図１２】図１２は上記シンクロナスＭＲＯＭのタイミング図である。
【図１３】図１３は従来のシンクロナスＭＲＯＭのタイミング図である。
【符号の説明】
１…メモリセルアレイ、
２，４…ＶＲＥＦ電位供給回路、
３，５…コラムセレクタ、
１１…ビット線分離回路、
１２…センスアンプ、
１３…バーチャルＧＮＤ線分離回路、
１４…バーチャルＧＮＤ線作成回路、
２１…パワーオン時プリチャージ電位作成回路、
２２…常時プリチャージ電位作成回路、
２３…プリチャージ電位切替回路、
２３Ａ…差動アンプ、
２３Ｂ…プリチャージ電位切替用マルチプレクサ、
２４…センスアンプイネーブル回路、
２６…コラムセレクタ制御回路、
２７…第１ステージ認識回路。
【図１】
0003615424.tif 000002
【図２】
0003615424.tif 000003
【図３】
0003615424.tif 000004
【図４】
0003615424.tif 000005
【図５】
0003615424.tif 000006
【図６】
0003615424.tif 000007
【図７】
0003615424.tif 000008
【図８】
0003615424.tif 000009
【図９】
0003615424.tif 000010
【図１０】
0003615424.tif 000011
【図１１】
0003615424.tif 000012
【図１２】
0003615424.tif 000013
【図１３】
0003615424.tif 000014