【手続補正書】
【提出日】令和3年10月22日(2021.10.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電力半導体デバイス（１）を処理する方法（２）であって、
−  第１の導電型のドリフト領域（１００）を備えた半導体本体（１０）を設けることと、
−  複数のトレンチ（１４、１５、１６）を生成すること（２０）であって、前記トレンチ（１４、１５、１６）は、垂直方向（Ｚ）に沿って前記半導体本体（１０）内に延在し、且つ第１の横方向（Ｘ）に沿って互いに隣接して配置される、複数のトレンチ（１４、１５、１６）を生成すること（２０）と、
−  前記半導体本体（１０）にマスク配置（３０）を設けること（２２）であって、前記マスク配置（３０）は、横方向構造（３０１）であって、それに従って前記トレンチ（１４、１５、１６）の一部が露出され、及び前記トレンチ（１４、１５、１６）の少なくとも１つが前記第１の横方向に沿って前記マスク配置（３０）によって覆われる、横方向構造（３０１）を有する、マスク配置（３０）を設けること（２２）と、
−  前記半導体本体（１０）及び前記マスク配置（３０）をドーパント材料供給ステップに供すること（２４）であって、それにより、露出された前記トレンチ（１４、１５、１６）の底部の下方で、前記第１の導電型と相補的な第２の導電型の複数のドーピング領域（１０５９）を生成する、ドーパント材料供給ステップに供すること（２４）と、
−  前記マスク配置（３０）を除去すること（２６）と、
−  前記半導体本体（１０）を温度アニーリングステップに供すること（２８）であって、それにより、前記複数のドーピング領域（１０５９）を、オーバーラップし、且つ露出された前記トレンチ（１４、１５、１６）の前記底部に隣接する前記第２の導電型のバリア領域（１０５）を形成するように前記第１の横方向（Ｘ）と平行に延在させる、温度アニーリングステップに供すること（２８）と
を含む方法（２）。
【請求項２】
前記温度アニーリングステップ（２８）は、少なくとも、前記バリア領域（１０５）が、前記ドーパント材料供給ステップ（２４）中に前記マスク配置（３０）によって覆われたトレンチの底部及び／又は側壁に達するまで前記バリア領域（１０５）が横方向に延在するように実行される、請求項１に記載の方法（２）。
【請求項３】
前記温度アニーリングステップ（２８）は、前記バリア領域（１０５）が前記トレンチの底部を越えて横方向に延在するように実行される、請求項２に記載の方法（２）。
【請求項４】
前記ドーパント材料供給ステップ（２４）は、注入処理ステップを含む、請求項１〜３の何れか一項に記載の方法（２）。
【請求項５】
前記温度アニーリングステップ（２８）は、前記バリア領域（１０５）が１ｅ１４ｃｍ−３〜４ｅ１７ｃｍ−３の範囲内の電気活性化ドーパント濃度を示すように実行され、前記電気活性化ドーパント濃度は、少なくとも０．１μｍの前記垂直方向（Ｚ）に沿った延在範囲内に存在する、請求項１〜４の何れか一項に記載の方法（２）。
【請求項６】
前記バリア領域（１０５）は、前記ドリフト領域（１００）により、前記垂直方向（Ｚ）に且つ前記垂直方向（Ｚ）に対して空間的に制限される、請求項１〜５の何れか一項に記載の方法（２）。
【請求項７】
前記トレンチ（１４、１５、１６）を生成することは、前記第１の横方向（Ｘ）に沿った各トレンチ幅が、前記垂直方向（Ｚ）に沿った前記各トレンチの全延在範囲の少なくとも最初の８０％に関して、前記各トレンチのトレンチ開口に存在するトレンチ幅の少なくとも９５％の範囲内にとどまるように実行される、請求項１〜６の何れか一項に記載の方法（２）。
【請求項８】
生成された前記トレンチ（１４、１５、１６）のそれぞれは、前記垂直方向（Ｚ）と基本的に平行なトレンチ側壁を示し、前記注入（２４）は、前記垂直方向（Ｚ）に沿って実行される、請求項１〜７の何れか一項に記載の方法（２）。
【請求項９】
少なくともトレンチ側壁において保護層（３００）を設けることをさらに含み、前記ドーパント材料供給ステップ（２４）は、露出された前記トレンチの前記側壁に前記保護層（３００）が存在する間に実行される、請求項１〜８の何れか一項に記載の方法（２）。
【請求項１０】
前記保護層（３００）は、全てのトレンチ（１４、１５、１６）に形成され、前記マスク配置（３０）を設けることの前又は後に、エッチバック処理ステップは、前記トレンチ側壁（１４４、１５４、１６４）の前記保護層（３００）を保持しながら、前記トレンチ（１４、１５、１６）間の表面セクション（１０−１）及びトレンチ底部（１４５、１５５、１６５）における前記保護層（３００）を少なくとも部分的に除去するように実行される、請求項９に記載の方法（２）。
【請求項１１】
前記マスク配置（３０）を設けること（２２）は、リソグラフィ処理ステップを実行することを含む、請求項１〜１０の何れか一項に記載の方法（２）。
【請求項１２】
前記マスク配置（３０）を設けること（２２）は、ステンシルマスクを用いることを含む、請求項１〜１１の何れか一項に記載の方法（２）。
【請求項１３】
前記トレンチ（１４、１５、１６）内及びその上に犠牲平坦化構造（３０９）を形成すること（２１２）をさらに含み、前記マスク配置（３０）は、前記犠牲平坦化構造（３０９）の上に設けられる、請求項１〜１２の何れか一項に記載の方法（２）。
【請求項１４】
前記トレンチ（１４、１５、１６）は、第１のピッチを有する第１のレイアウトに従って形成され、前記マスク配置（３０）の前記横方向構造（３０１）は、第２のレイアウトに従って構成され、前記第２のレイアウトは、前記第１のピッチの少なくとも２倍の大きさの第２のピッチ又は形状サイズを有する、請求項１〜１３の何れか一項に記載の方法（２）。
【請求項１５】
前記半導体本体（１０）は、前記ドリフト領域（１００）を備えた活性セル領域（１−２）であって、前記トレンチ（１４、１５、１６）は、少なくとも前記活性セル領域（１−２）内に形成される、活性セル領域（１−２）と、前記垂直方向（Ｚ）に沿って少なくとも前記バリア領域（１０５）と同じ深さに延在する前記第２の導電型のウェル領域（１０９）を含むエッジ終端領域（１−３）と、前記活性セル領域（１−２）と前記エッジ終端領域（１−３）との間に配置される遷移領域（１−５）であって、横方向（Ｘ、Ｙ）に沿って前記活性セル領域（１−２）から前記エッジ終端領域（１−３）に向かって少なくとも１μｍの幅（Ｗ）を有する遷移領域（１−５）とを含み、
−  前記遷移領域内に形成される前記トレンチ又はそのセクションは、前記マスク配置（３０）によって覆われる、請求項１〜１４の何れか一項に記載の方法（２）。
【請求項１６】
−  前記トレンチ（１４、１５、１６）を、
−制御電極（１４１）を有する少なくとも１つの制御トレンチ（１４）と、
−  ダミー電極（１５１）を有する少なくとも１つのダミートレンチ（１５）と
において形成するステップと、
−  前記半導体本体（１０）において且つ前記トレンチ（１４、１５、１６）間において、
−  前記少なくとも１つの制御トレンチ（１４）に隣接して配置される少なくとも１つの活性メサ（１８）であって、前記制御電極（１４１）は、制御信号を受信し、且つ前記活性メサ（１８）における負荷電流を制御するように構成される、少なくとも１つの活性メサ（１８）と、
−  前記少なくとも１つのダミートレンチ（１５）に隣接して配置される少なくとも１つの不活性メサ（１９）と
を形成することと
をさらに含み、前記バリア領域（１０５）は、前記少なくとも１つの不活性メサ（１９）と横方向にオーバーラップするように生成される、請求項１〜１５の何れか一項に記載の方法（２）。
【請求項１７】
前記少なくとも１つの制御トレンチ（１４）及びそれに隣接するトレンチ（１６）は、前記第１の横方向に沿って前記マスク配置（３０）によって覆われ、前記バリア領域（１０５）は、少なくとも、前記ドーパント材料供給ステップ（２４）中に前記マスク配置（３０）によって覆われた前記隣接するトレンチ（１６）の底部（１６５）及び／又は側壁（１６４）に達するまで横方向に延在する、請求項１６に記載の方法（２）。
【請求項１８】
前記温度アニーリングステップ（２８）は、前記バリア領域（１０５）が前記トレンチの底部（１６５）を越えて前記少なくとも１つの活性メサ（１８）内に横方向に延在するように実行される、請求項１７に記載の方法（２）。
【請求項１９】
前記バリア領域（１０５）は、前記ドリフト領域（１００）によって前記制御トレンチ（１４）から分離される、請求項１８に記載の方法（２）。
【請求項２０】
前記隣接するトレンチ（１６）は、前記制御トレンチ（１４）と比較して前記垂直方向（Ｚ）に沿ってより大きい全延在範囲を有して形成され、前記温度アニーリングステップ（２８）中の前記バリア領域（１０５）の横方向延在範囲は、前記隣接するトレンチ（１６）によって阻止される、請求項１７に記載の方法（２）。
【請求項２１】
電力半導体デバイス（１）を処理する方法（２）であって、前記電力半導体デバイス（１）は、第１の負荷端子（１１）及び第２の負荷端子（１２）を含み、前記電力半導体デバイス（１）は、前記端子（１１、１２）間で垂直方向（Ｚ）に沿って負荷電流を伝導するように構成され、且つ第１の導電型のドリフト領域（１００）を備えた活性セル領域（１−２）と、第２の導電型のウェル領域（１０９）を有するエッジ終端領域（１−３）と、前記活性セル領域（１−２）内に配置される複数のＩＧＢＴセル（１−１）とをさらに含み、前記ＩＧＢＴセル（１−１）のそれぞれは、前記垂直方向（Ｚ）に沿って前記ドリフト領域（１００）内に延在し、且つ複数のメサを横方向に制限する複数のトレンチを含み、前記複数のトレンチは、制御電極（１４１）を有する少なくとも１つの制御トレンチ（１４）と、前記制御電極（１４１）に電気的に結合されたダミー電極（１５１）を有する少なくとも１つのダミートレンチ（１５）と、前記第１の負荷端子（１１）に電気的に接続されたソース電極（１６１）を有する少なくとも１つのソーストレンチ（１６）とを含み、前記複数のメサは、前記少なくとも１つの制御トレンチ（１４）と前記少なくとも１つのソーストレンチ（１６）との間に配置された少なくとも１つの活性メサ（１８）と、前記少なくとも１つのダミートレンチ（１５）に隣接して配置された少なくとも１つの不活性メサ（１９）とを含み、前記方法（２）は、
−  前記第２の導電型の電気的に浮遊するバリア領域（１０５）を設けること（２２００）であって、少なくとも前記ダミートレンチ（１５）の底部（１５５）及び前記ソーストレンチ（１６）の底部（１６５）の両方は、少なくとも部分的に前記電気的に浮遊するバリア領域（１０５）内に延在し、前記電気的に浮遊するバリア領域（１０５）と前記ウェル領域（１０９）との間で横方向（Ｘ、Ｙ）に位置する前記ドリフト領域（１００）の一部は、前記横方向に少なくとも１μｍの横方向延在範囲を有する、バリア領域（１０５）を設けること（２２００）
を含む、方法（２）。
【請求項２２】
第１の負荷端子（１１）及び第２の負荷端子（１２）を含む電力半導体デバイス（１）であって、前記端子（１１、１２）間で垂直方向（Ｚ）に沿って負荷電流を伝導するように構成され、且つ
−  第１の導電型のドリフト領域（１００）と、
−  複数のＩＧＢＴセル（１−１）であって、前記ＩＧＢＴセル（１−１）のそれぞれは、前記垂直方向（Ｚ）に沿って前記ドリフト領域（１００）内に延在し、且つ少なくとも１つの活性メサ（１８）を横方向に制限する複数のトレンチ（１４、１５、１６）を含み、前記少なくとも１つの活性メサ（１８）は、前記ドリフト領域（１００）の上側セクション（１００−１）を含む、複数のＩＧＢＴセル（１−１）と、
−  前記ドリフト領域（１００）により、前記垂直方向（Ｚ）に且つ前記垂直方向（Ｚ）に対して空間的に制限される第２の導電型のバリア領域（１０５）と
を含み、
−  全ての活性メサ（１８）の総量は、第１の構成分及び第２の構成分に分割され、前記第１の構成分は、前記バリア領域（１０５）と横方向にオーバーラップせず、及び前記第２の構成分は、前記バリア領域（１０５）と横方向にオーバーラップし、
−  前記第１の構成分は、少なくとも、前記電力半導体デバイス（１）が設計される公称負荷電流の０％〜１００％の範囲内の前記負荷電流を伝送するように構成され、及び
−  前記第２の構成分は、前記負荷電流が前記公称負荷電流の少なくとも０．５％を超える場合に前記負荷電流を伝送するように構成される、電力半導体デバイス（１）。
【請求項２３】
前記第２の構成分は、前記負荷電流が前記公称負荷電流の少なくとも０．５％を超える場合にのみ、前記負荷電流を伝送するように構成される、請求項２２に記載の電力半導体デバイス（１）。
【請求項２４】
それぞれの活性メサ（１８）は、前記各活性メサ（１８）内で反転チャネルを誘起するように構成され、全ての活性メサ（１８）は、同じ反転チャネル閾値電圧で構成される、請求項２２又は２３に記載の電力半導体デバイス（１）。
【請求項２５】
前記負荷電流が前記公称負荷電流の５０％を超える場合、前記活性メサ（１８）の前記第１の構成分量によって伝導される第１の負荷電流構成分と、前記活性メサ（１８）の前記第２の構成分量によって伝導される第２の負荷電流構成分との間の比率は、少なくとも前記第１の構成分量と前記第２の構成分量との間の比率の１０％以内である、請求項２２〜２４の何れか一項に記載の電力半導体デバイス（１）。
【請求項２６】
前記トレンチが、前記電力半導体デバイスの活性セル領域内にある、請求項２２〜２５の何れか一項に記載の電力半導体デバイス（１）。
【請求項２７】
前記トレンチの少なくともいくつかが制御トレンチである、請求項２２〜２６の何れか一項に記載の電力半導体デバイス（１）。
【請求項２８】
前記活性セル領域内の各制御トレンチに隣接する前記第１の導電型のソース領域をさらに含む、請求項２７に記載の電力半導体デバイス（１）。
【請求項２９】
前記バリア領域が電気的に浮遊する、請求項２２〜２８の何れか一項に記載の電力半導体デバイス（１）。