(57)【特許請求の範囲】
【請求項１】
半導体チップと、該半導体チップの回路及び電極が形成された側の面上に設けられた多孔質の応力緩和層と、該応力緩和層の上に設けられ前記電極に接続された配線層と、該配線層上に設けられた外部電極とを有する半導体装置において、
前記半導体チップの前記応力緩和層とは反対側の面上に保護膜を有し、前記応力緩和層、前記半導体チップ及び前記保護膜の各側面が同一面上で外部に露出していることを特徴とする半導体装置。
【請求項２】
半導体チップの回路及び電極が形成された面上に多孔質の応力緩衝層を有し、前記応力緩衝層上に配線層を有し、前記半導体チップ上の電極と前記配線層との間にビアホールを有し、該ビアホール内に前記配線層と前記電極とを電気的に接続するための導体部を有し、前記配線上の所定の場所にグリットアレイ状に外部電極を有し、前記半導体チップの回路及び電極が形成された面の反対側の面に保護膜を有し、前記応力緩衝層、前記半導体チップ及び前記保護膜の側面が同一面上で外部に露出していることを特徴とする半導体装置。
【請求項３】
請求項１又は２の半導体装置において、前記保護膜が、前記応力緩和層と同等の線膨張係数を有することを特徴とする半導体装置。
【請求項４】
請求項２に記載の半導体装置において、前記応力緩衝層は、多孔質ポリテトラフロロエチレンから構成されていることを特徴とする半導体装置。
【請求項５】
請求項２に記載の半導体装置において、前記ビアホール内の前記導体部は、導電性樹脂から構成されていることを特徴とする半導体装置。
【請求項６】
請求項２に記載の半導体装置において、前記ビアホール内の前記導体部は、メッキにより形成された導電体であることを特徴とする半導体装置。
【請求項７】
請求項２に記載の半導体装置において、前記ビアホール内の前記導体部は、蒸着により形成された導電体であることを特徴とする半導体装置。
【請求項８】
半導体チップの回路及び電極が形成された面上に多孔質の応力緩衝層を有し、前記応力緩衝層上に配線層を有し、前記半導体チップ上の電極と前記配線層との間に電気的接続のための異方性導電材を有し、前記配線上の所定の場所にグリットアレイ状に外部電極を有し、前記半導体チップの回路及び電極を有した面の反対側の面に保護膜を有し、前記応力緩衝層、前記半導体チップ及び前記保護膜の側面が同一面上で外部に露出していることを特徴とする半導体装置。
【請求項９】
夫々回路及び電極を有する複数のチップエリアと、該チップエリアの回路及び電極が形成された側の面上に設けられた多孔質の応力緩和層を有し、前記応力緩衝層上に配線層を有し、前記電極と前記配線層との間にビアホールを有し、該ビアホール内に前記配線層と前記電極とを電気的に接続するための導体部を有し、前記配線上の所定の場所にグリットアレイ状に外部電極を有し、
前記チップエリアの前記応力緩和層とは反対側の面上に、保護膜を有することを特徴とする半導体ウエハ。
【請求項１０】
請求項９に記載の半導体ウエハにおいて、前記保護膜が、前記応力緩和層と同等の線膨張係数を有することを特徴とする半導体ウエハ。
【請求項１１】
請求項９に記載の半導体ウエハおいて、前記応力緩衝層は、多孔質ポリテトラフロロエチレンから構成されていることを特徴とする半導体ウエハ。
【請求項１２】
請求項９に記載の半導体ウエハおいて、前記ビアホール内の前記導体部は、導電性樹脂から構成されていることを特徴とする半導体ウエハ。
【請求項１３】
請求項９に記載の半導体ウエハおいて、前記ビアホール内の前記導体部は、メッキにより形成された導電体であることを特徴とする半導体ウエハ。
【請求項１４】
請求項９に記載の半導体ウエハおいて、前記ビアホール内の前記導体部は、蒸着により形成された導電体であることを特徴とする半導体ウエハ。
【請求項１５】
夫々回路及び電極を有する複数のチップエリアと、該チップエリアの回路及び電極が形成された側の面上に設けられた多孔質の応力緩衝層とを有し、該応力緩衝層上に配線層を有し、前記チップエリア上の電極と前記配線層との間に電気的接続のための異方性導電材を有し、前記配線上の所定の場所にグリットアレイ状に外部電極を有し、前記チップエリアの回路及び電極を有した面の反対側の面に保護膜を有していることを特徴とする半導体ウエハ。
【請求項１６】
多孔質の応力緩衝層上に配線層を形成する工程と、
前記配線層を有した前記応力緩衝層をチップエリアの電極を有している側に貼り付ける工程と、
前記チップエリアの電極を有している側の反対側に保護膜を形成する工程と、
前記応力緩衝層にビアホールを形成する工程と、
前記ビアホール内に導体部を形成する工程と、
前記配線層上に外部電極を形成する工程と、
前記チップエリアと前記配線を有した基板と前記保護膜を、切断後に得られる半導体装置が動作する最小単位になるよう同一面で切断する工程と、
を具備したことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１ないし８のいずれかに記載の半導体装置を複数個搭載したことを特徴とする半導体モジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高密度実装モジュールやマルチチップモジュール等に用いられるチップサイズパッケージを有する半導体装置とその製法、および半導体装置の作成に用いられる半導体ウエハに関するものである。
【０００２】
【従来の技術】
近年、電子デバイスの小型化、高性能化に伴いその中に用いられる半導体装置も高集積度化、高密度化、処理速度の高速化が要求されてきている。これに対応して、半導体装置の実装方法も、実装密度を上げるためにピン挿入型から表面実装型へ、また多ピン化対応のためにDIP(dual inline package)からQFP(quad flat package)やPGA(pin grid array)などのパッケージが開発されている。
【０００３】
しかし、QFPはパッケージの周辺部のみに実装基板との接続リードが集中しリード自体が細く、変形し易いため、多ピン化が進むに従い実装が困難になりつつある。また、PGAは実装基板と接続するための端子が細長く、非常に密集しているため電気特性的に高速化が難しく、またピン挿入型であるため表面実装できず、高密度実装において不利である。
【０００４】
最近ではこれらの課題を解決し高速化対応の半導体装置を実現するため半導体チップと配線回路が形成された基板の間に応力緩衝層を有し、配線回路が形成された基板の実装基板面側に外部端子であるバンプ電極を有するBGA(ball grid array)パッケージも開発されている(米国特許第5148265号)。この構造を有するパッケージは、実装基板と接続するための端子がボール状はんだであることから、QFPのようなリードの変形がなく、実装面全体に端子が分散していることから端子間のピッチも大きくとれ、表面実装が容易である。また、PGAに比べ外部端子であるバンプ電極の長さが短いために、インダクタンス成分が小さく信号速度が速くなり高速対応可能となる。
【０００５】
一方、特開平8-172159号公報には、保護膜を備えたチップとして、封止材／チップ／保護膜／封止材の断面構成からなるLOC（Lead On Chip）パッケージが開示されている。この保護膜は、封止材とチップの密着性を向上させると共に、ピックアップピンによる傷の防止を図るものである。
【０００６】
また、特開平7-135189公報には、LOC構造のような半導体装置を製造するためのウエハ粘着シートに関する発明が開示されている。このウエハ粘着シートは、半導体製造過程において、チップをパッケージにマウントするまでの保護膜として用いられる。
【０００７】
近年、携帯情報端末機器の普及に伴い、半導体装置の小型化、高密度実装化が要求されている。このため最近ではパッケージサイズがチップとほぼ同じ大きさのCSP(Chip scale package)が開発されている。日経BP社発行(1998年2月)の「日経マイクロデバイス」（p38〜p64）は様々なタイプのCSPが開示されている。これらは、配線層の形成されたポリイミドやセラミック基板上に個片に切断された半導体チップを接着後、配線層と半導体チップをワイヤボンディングやシングルポイントボンディング、ギャグボンディング、バンプボンディング等の方法により電気的接続し、接続部を樹脂封止して最後に半田バンプ等の外部端子を形成して製造される。また、特開平9-232256や特開平10-27827はCSPを大量生産するための製造方法について開示している。これらは半導体ウエハ上にバンプを形成し、このバンプを介して配線基板を電気的接続した後、接続部分に樹脂封入し、配線基板上に外部電極を形成し、最後に個片に切断して半導体装置を製造するものである。また、日経BP社発行(1998年4月)の「日経マイクロデバイス」（p164〜p167）は別のCSPを大量生産するための製造方法について開示している。これは半導体ウエハ上にメッキによりバンプを形成しバンプ以外の部分を樹脂封止する。更に前記バンプ部分に外部電極を形成し、最後に個片に切断して半導体装置を製造するものである。
【０００８】
【発明が解決しようとする課題】
前記CSPに関し、前記ポリイミドやセラミック基板上に個片に切断された半導体チップを接着して組立るタイプのCSPのなかで、配線層とチップとの接続をワイヤボンディングで接続するものは、配線層のボンディングエリアがチップの外側になるため必然的にチップサイズより大きくなる。また、バンプボンディングで接続するものは、接続後チップと基板との間をポッティング樹脂で封止するため、ポッティング時の液だれ防止のためチップより基板が大きくなる。よってこれらCSPのパッケージサイズはチップより大きくなってしまう問題があった。
【０００９】
また、上記個片に切断されたチップを使用するタイプのCSPは、チップをダイシングした後、各々のチップ毎に基板上に位置決めし接着し、電気的接続して封止するため半導体装置の製造に時間がかかる問題があった。
【００１０】
また、配線層にポリイミドやガラエポ等の樹脂基板を用いたタイプのCSPは、接着材を介してチップを接着しているためパッケージを実装基板に実装する際のリフロー時に吸湿した水分がパッケージ内部で膨張し、発泡や剥離などの不良が生じる問題があった。
【００１１】
さらに、半導体ウエハ上にバンプ形成後、基板と接続し基板と半導体ウエハの間を樹脂封止し外部電極を形成後個片に切断するタイプでは、ウエハの１方にのみ樹脂層が形成されるため樹脂の硬化収縮による半導体ウエハおよび半導体装置の反りの問題があった。
【００１２】
これ以外にも、ワイヤボンディングタイプのCSPを除きCSPの多くはチップの電極が形成された面とは逆の面が露出している。そのためパッケージ搬送中の落下や実装時のピックアップ等の取扱時に、チップ端面のクラックや裏面の傷など不良発生の問題があった。
【００１３】
本発明は上記のような事情を考慮し、パッケージサイズがチップサイズと等しく、反りや傷などの外観不良の発生しにくい半導体装置および半導体ウエハを提供するとともに、それらの製造方法も提供することを目的とする。
【００１４】
本発明の他の目的は、パッケージサイズがチップサイズと等しく、実装信頼性に優れ、反りや傷などの外観不良の発生しにくい、量産性に優れた半導体装置および半導体ウエハを提供するとともに、それらの製造方法も提供することにある。
【００１６】
本発明の特徴は、半導体チップと、該半導体チップの回路及び電極が形成された側の面上に設けられた多孔質の応力緩和層と、該応力緩和層の上に設けられ前記電極に接続された配線層と、該配線層上に設けられた外部電極とを有する半導体装置において、前記半導体チップの前記応力緩和層とは反対側の面上に保護膜を有し、前記応力緩和層、前記半導体チップ及び前記保護膜の各側面が同一面上で外部に露出していることにある。
【００１７】
本発明の他の特徴は、半導体チップの回路及び電極が形成された面上に多孔質の応力緩衝層を有し、前記応力緩衝層上に配線層を有し、前記半導体チップ上の電極と前記配線層との間に電気的接続のための異方性導電材を有し、前記配線上の所定の場所にグリットアレイ状に外部電極を有し、前記半導体チップの回路及び電極を有した面の反対側の面に保護膜を有し、前記応力緩衝層、前記半導体チップ及び前記保護膜の側面が同一面上で外部に露出していることにある。
【００１８】
本発明の他の特徴は、夫々回路及び電極を有する複数のチップエリアと、該チップエリアの回路及び電極が形成された側の面上に設けられた多孔質の応力緩和層と、該応力緩和層の上に設けられた配線層とを有し、前記電極と前記配線層との間にビアホールを有し、該ビアホール内に前記配線層と前記電極とを電気的に接続するための導体部を有し、前記配線上の所定の場所にグリットアレイ状に外部電極を有し、前記チップエリアの前記応力緩和層とは反対側の面上に、保護膜を有することにある。
【００１９】
本発明の特徴は、多孔質の応力緩衝層上に配線層を形成する工程と、前記配線層を有した前記応力緩衝層をチップエリアの電極を有している側に貼り付ける工程と、前記チップエリアの電極を有している側と反対側に保護膜を形成する工程と、前記応力緩衝層にビアホールを形成する工程と、前記ビアホール内に導体部を形成する工程と、前記配線層上に外部電極を形成する工程と、前記チップエリアと前記配線を有した基板と前記保護膜を、切断後に得られる半導体装置が動作する最小単位になるよう同一面で切断する工程とを具備したことにある。
【００２０】
本発明に記載の半導体ウエハには、表面上に所定のプロセスにより形成されたロジック、メモリ、ゲートアレイ等の半導体回路と半導体ウエハ外部との電気信号の授受を行うための電極を持つ半導体装置が動作する最小単位の回路すなわちチップエリアが複数個規則的に形成されている。半導体装置の電極は、図１１に示す様に配置されている。
【００２１】
本発明において、配線層が形成された基板は、多孔質の応力緩衝層と配線回路が形成された配線層から構成される。多孔質体とは、内部に微細な孔隙が多数存在する連続気泡構造体や３次元網目構造体で通気性を有する構造体である。これは部材に中性子を照射し薬品でエッチングするトラックエッチング法や、結晶性ポリマに熱をかけたり可塑材で可塑化した後延伸する延伸法や、温度により溶解度の異なる溶媒を用いた溶融層分離法や、ポリマに無機塩やシリカ等を均一混合し成膜した後無機塩やシリカのみを抽出する抽出法や、ポリマ、良溶媒、貧溶媒等を混合し成膜した後良溶媒のみを乾燥させる層転移法などの方法により形成される。このほかにも溶媒中で繊維状に重合させたものを漉いてシート状にした不織布も含まれる。通気性とは水蒸気や空気などの気体が多孔質体をその内部に存在する微細な孔隙を通し通過する現象を意味する。
【００２２】
本発明において、保護膜の線膨張係数は、応力緩衝層または、応力緩衝層と半導体チップを接着するための接着層の線膨張係数に近いものが好ましい。保護膜と応力緩衝層及び接着層との線膨張係数差を小さくすることで、熱応力による半導体チップ及び半導体ウエハの反りが防止できる。また、保護膜はシート状の膜を半導体ウエハの回路が形成された面の反対側の面にに貼り合わせるかまたは、ワニス状の膜材料をスピンコートによりコーティングし形成される。
【００２３】
本発明において、多孔質体からなる緩衝層材料としては、ポリカーボネート、ポリエステル、芳香族ポリエステル、ポリテトラフロロエチレン、ポリエチレン、ポリプロピレン、ポリビニリデンフロリード、酢酸セルロース、ポリスルーフォン、ポリアクリロニトリル、ポリアミド、芳香族ポリアミドポリイミド、芳香族ポリイミド及びこれらの化合物を用いることができる。さらに緩衝層の一部が感光性材料により形成されていてもよい。
【００２４】
配線層は、金又は銅、アルミ及びそれらの導電体の最表面上に金メッキを施したもので形成される。これらは絶縁基板上に導電体により配線回路が形成されたものでも良い。絶縁基板としては、ポリイミド等の耐熱性が高く機械的特性に優れたエンジニアリングプラスチックが好ましい。
【００２５】
配線層は緩衝層上に直接、蒸着やメッキにより導体層を形成した後エッチングにより配線回路を形成し作成する。または、絶縁基板上に導電体により配線回路が形成されたものを応力緩衝層上に接着したものでもよい。接着剤はエポキシ、マレイミド、フェノール、シアネート、ポリアミド、ポリイミド、ポリアミドイミド、ポリエステル、ポリオレフィン、ポリウレタン等の樹脂やこれら樹脂にシリコンゴム、ニトリルブタジエンゴムなどのゴム成分を加えた混合物から構成される。このほかにも加熱、乾燥、加圧、光照射等により接着力を発現するものでも良い。また、接着剤は上記化合物単体のほか多孔質体やガラスクロス等の心材に上記化合物を含浸させシート状に形成されたものでもよい。前記配線層が形成された基板は、前記接着剤により半導体ウエハに接着される。
【００２６】
また、配線層の形成法として、前記多孔質の緩衝層を半導体ウエハの電極側の面に形成した後、前記緩衝層上に接着、メッキ、蒸着等の方法により導体層を形成する。この導体層を所定のプロセスによりパターンエッチングし配線層を形成する場合もある。
【００２７】
配線層と半導体ウエハの間に形成されるビアホールはHe-Neレーザ、Arレーザ、YAGレーザ、炭酸ガスレーザなどのレーザにより加工される。これ以外にも緩衝層の半導体ウエハの電極と配線層に位置する部分に感光性の材料を用い露光、現像、エッチングによりビアホールを形成する場合もある。
【００２８】
半導体ウエハと配線層を電気的に接続する導体部はエポキシ系樹脂、やシリコン系樹脂、ポリイミド系樹脂などの樹脂系バインダ中にカーボン、グラファイト粉末、金、銀、銅、ニッケル、銀メッキ銅や銀メッキガラスなどの導電性微粉末を配合した導電性樹脂により形成される。また、メッキ法により銅などの金属をビアホール内にメッキ膜を形成して電気的導通をとることもできる。更に、金、銅などの金属を真空中で加熱蒸着やスパッタ蒸着しビアホール内面に蒸着膜を形成して導体部を形成することもできる。これ以外に半導体ウエハと配線層の端子の間に厚さ方向にのみ異方導電性を有する材料を配しウエハと配線層間の電気的接続をとる場合もある。異方導電性を有する材料はポリイミド等の絶縁フィルムに20から30μmピッチでスルーホールを形成した後、スルーホール内を銅などの導電物により充填した材料である。これは厚さ方向に同じ位置の電極が存在する場合のみ電気的導通し、XY方向は導電性を示さない。
【００２９】
配線層が形成された基板上に形成される外部電極は、加熱により溶融し電気的に接続する導電体で，具体的には錫，亜鉛，鉛，を含む半田合金、銀、銅又は金あるいはそれらを金で被覆しボール状に形成したものであれば，加熱溶融あるいは加熱せずに接触、振動させることで半導体装置を電気的接続することができる。これ以外にモリブデン，ニッケル，銅，白金，チタンなどの１つあるいはこれらを２つ以上組み合わせた合金もしくは２つ以上の多重膜とした構造の端子でもよい。
【００３０】
半導体モジュールに用いられる実装基板は、導体層と絶縁層から構成され、絶縁層にはエポキシ、マレイミド、フェノール、シアネート、ポリアミド、ポリイミド、ポリアミドイミド、ポリテトラフロロエチレン等の樹脂や、これら樹脂の共重合体、あるいは、シリコンゴム、ニトリルブタジエンゴムなどのゴム成分を加えたもので構成される。上記の樹脂に感光性を付与し露光現像等のプロセスによりパターン形成できるものは特に好ましい。さらに、上記樹脂単体の他に多孔質体やガラスクロス等の心材に上記樹脂を含浸させ形成したものでもよい。導体層は金又は銅、アルミニウムなどの金属で構成される。また、実装基板は電気特性を考慮し、配線層の他にグランド層や電源層が形成された基板が好ましい。
【００３１】
本発明によると、パッケージサイズがチップサイズと等しいCSPが提供できる。応力緩衝層に多孔質を用いている。この多孔質体は半導体ウエハ切断の時同時に切断される。端面は必ずパッケージ側面に露出している。そのため実装リフロー時の吸湿水分はこの多孔質体を通過し外部に放出される。従って水の蒸気圧による剥離などの不良が回避され信頼性の高いCSPが提供できる。また、ウエハレベルで組立た後、一括して切断、個片化するため量産性の高いCSPが提供できる。更に、半導体ウエハ裏面に形成された保護膜により熱応力による反りが少なくまた、パッケージの搬送などの取り扱いの際の半導体チップの割れや欠けなどの外観不良の発生しにくいCSPを提供できる。
【００３２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
（実施例１）
図１は、本発明の一実施例の半導体装置の製造工程と、この製造工程で選られた半導体装置を表す。以下の工程（ａ）〜（ｉ）に従って、本発明の半導体ウエハおよび半導体装置を作成した。
【００３３】
（a）絶縁基板１としては、エポキシ系接着剤が塗布された厚さ50μmのポリイミドフィルム（ユーピレックスｓ：宇部興産社製）を用いた。この絶縁基板１にパンチング加工を施し、デバイスホールを形成した。次いで、上記ポリイミドフィルムに厚さ18μmの電解銅箔を150℃のローラで加熱圧着した。次いで、上記電解銅箔上に感光性レジスト（P-RS300S：東京応化社製）を塗布後、90℃/30分ベークし、パターンを露光現像しエッチングマスクを形成した。
【００３４】
次いで、40℃の塩化鉄水溶液（塩化鉄濃度は40°ボーメ：比重約1.38）中で銅をエッチングし、レジストを剥離させ銅配線を形成した。この配線部分を電気金メッキして配線２を形成した。このようにして、半導体ウエハ上の、複数のチップエリアのそれぞれに対応する、配線２を形成した。
【００３５】
（b）150μmの３次元網目構造を持つポリイミド不織布からなる多孔質体３の１方の表面に、不揮発成分30％の接着剤ワニス（メチルエチルケトン溶媒にビスフェノールA型エポキシ樹脂(EP1010：油化シェル社製)を溶かし、オルソクレゾールノボラック型フェノール硬化剤(H-1：明和化成社製)を加え触媒(トリフェニルフォスフィン：和光純薬社製)を配合）を塗布乾燥した。この接着剤を介し工程（a.）で作成した配線層２を120℃で5秒間加熱圧着し配線層が形成された基板を作成した。
【００３６】
（ｃ）配線層が形成された基板１、接着剤４、半導体ウエハ６、ウエハ保護膜７を図のように配置した。この際、配線層が形成された基板１とウエハ上電極５は位置合わせを行った。半導体ウエハ６は４ｉｎｃｈで厚さ２８０μｍの半導体ウエハを使用した。
【００３７】
接着剤４およびウエハ保護膜７は、30μmのポリイミド不織布に不揮発成分35％の接着剤ワニス（メチルエチルケトン溶媒にビフェニル型エポキシ樹脂(YX-4000：油化シェル社製)を溶かし、オルソクレゾールノボラック型フェノール硬化剤(H-1：明和化成社製)を加え、一次粒子平均径が12nmの微小フィラ(R974：日本アエロジル社製)と触媒(トリフェニルフォスフィン：和光純薬社製)を配合）を含浸させ、乾燥して作製した。
【００３８】
（d）上記部材を120℃で5秒間加熱圧着した。さらに170℃で60分間加熱硬化させた。
【００３９】
（e）YAGレーザ(ESI社製、波長355nm、ピーク出力4kW、エネルギー200μJ、パルス幅50ns)を用いて、穴径50μmのビアホール ８を形成した。
【００４０】
（f）導電性ペースト(GP913：旭化成製)を印刷法によりビアホール ８内に注入し、170℃40分加熱硬化させ導体部９を形成した。
【００４１】
（g）配線層２が形成された基板１の半田ボール接続部に、フラックスを塗布しφ0.6mmの共晶半田ボール（Pb63:Sn37）を載せ、240℃５秒の赤外線リフロー加熱により、外部電極10を形成した。
【００４２】
以上の工程により図２のような複数のチップエリア６２が形成された半導体ウエハ６を作成した。この半導体ウエハ６の反り量を触針式膜厚測定機（dectac: ULVAC社製）により評価した。
【００４３】
（h）上記半導体ウエハ６を切断後に得られる半導体装置１７が動作する最小単位すなわちチップ６４になるよう、ダイサー（DAD520：disco社製）に厚さ200μmのダイシングソウ 11を取り付け、配線層が形成された基板１、接着剤４、半導体ウエハ ６、ウエハ保護膜７を同時に同一面で切断した。
【００４４】
（i.）本発明の半導体装置１７を作成した。この半導体装置１７を実装基板に実装し、−55℃〜125℃での温度サイクル試験を実施した。実装基板はガラス布基材エポキシ銅張積層板FR-4（MC-E-67：日立化成社製）を用いた。また、温度85℃、相対湿度85％の雰囲気中で48時間吸湿させた後、240℃で５秒のリフロー試験を実施した。１mの高さから厚さ５mmのガラス板上に落下させた時のチップクラック等の外観検査を行った。更にチップ面積に対するパッケージ面積の評価を行った。更にパッケージの反り量も評価した。結果を下記の表１に示す。
【００４５】
【表１】
0003661444.tif 000002
【００４６】
本実施例で作成した半導体ウエハ６は、反りが5μm以下で小さい。また、本実施例で作成した半導体装置１７は、反りが小さい。導電性樹脂によりチップ６４と配線層２の接続をとることで導体部を低弾性率化でき、応力緩衝層の効果と相まって温度サイクル性に特に優れる。また、多孔質応力緩衝層のため、実装時のリフロー不良が発生しない。また落下試験でもチップの欠けなど不良が発生しない。更にパッケージサイズがチップと同等にできる。本実施例のプロセスにより、ダイシングするだけでパッケージが得られるため量産性に優れている。
【００４７】
（実施例２）
図３は、本発明の他の実施例になる半導体装置の製造工程および、この製造工程により得られた半導体装置を表す。この実施例では、以下の工程（ａ）〜（ｈ）に従って、半導体ウエハ６および半導体装置１７を作成した。
【００４８】
（a）図のように延伸法により作成した150μmの３次元網目構造を持つポリテトラフロロエチレンの多孔質体３、接着剤４、半導体ウエハ ６、ウエハ保護膜７を配置した。半導体ウエハ ６は４inchで厚さ280μmの半導体ウエハを使用した。
【００４９】
接着剤４およびウエハ保護膜７は、三次元網目構造を持つ30μmのポリテトラフロロエチレンシートに不揮発成分35％の接着剤ワニス（メチルエチルケトン溶媒にビフェニル型エポキシ樹脂(YX-4000：油化シェル社製)を溶かし、オルソクレゾールノボラック型フェノール硬化剤(H-1：明和化成社製)を加え、一次粒子平均径が12nmの微小フィラ(R974：日本アエロジル社製)と触媒(トリフェニルフォスフィン：和光純薬社製)を配合）を含浸させ、乾燥して作製した。上記部材を120℃で5秒間加熱圧着した。さらに170℃で60分間加熱硬化させた。
【００５０】
（b）YAGレーザ(ESI社製、波長355nm、ピーク出力4kW、エネルギー200μJ、パルス幅50ns)を用いて、穴径50μmのビアホール ８を形成した。
【００５１】
（c）上記多孔質体にビアホールが形成されウエハ保護膜が裏打ちされた半導体ウエハを、70℃のメッキ液中に浸漬し無電解銅メッキしメッキ膜12を形成した。メッキ前に触媒無電解銅メッキ触媒処理のため増感剤（HS101B：日立化成製）の酸性水溶液に浸漬した。メッキ液は硫酸銅５水和物0.04モル/l、エチレンジアミン４酢酸２水和物0.1モル/l、グリオキシル酸0.03モル/l、水酸化ナトリウム0.1モル/l、2,2'ピリジル0.0002モル/l、ポリエチレングリコール0.03モル/l組成の溶液を用いた。
【００５２】
（d.）銅のメッキ膜上に感光性レジスト（P-RS300S：東京応化社製）を塗布後、90℃/30分ベークし、パターンを露光現像しエッチングマスクを形成した。次いで、40℃の塩化鉄水溶液（塩化鉄濃度は40°ボーメ：比重約1.38）中で銅をエッチングし、レジストを剥離させ銅配線を形成した。この配線部分を電気金メッキし配線２を形成した。
【００５３】
（e）配線２上に感光性のソルダーレジスト剤（PSR4000:太陽インキ）を用い外部電極用のランドが形成されたソルダーーレジスト膜13を形成した。ソルダーレジスト剤をウエハの配線側にスピンコートし80℃/20分乾燥後、露光現像してランドを形成した。更に150℃/60分で硬化させた。
【００５４】
（f）ランド部にフラックスを塗布し、φ0.6mmの共晶半田ボール（Pb63:Sn37）を載せ240℃５秒の赤外線リフロー加熱により外部電極10を形成した。
【００５５】
以上の工程により図２のようなチップエリア６２が複数個形成された半導体ウエハ６を作成した。この半導体ウエハ６の反り量を触針式膜厚測定機（ dectac
ULVAC社製）により評価した。
【００５６】
（g）上記半導体ウエハ６を切断後に得られる半導体装置１７が動作する最小単位すなわちチップ６４になるよう、単位ダイサー（DAD520：disco社製）に厚さ200μmのダイシングソウ11を取り付け、配線層が形成された基板１、接着剤４、半導体ウエハ６、ウエハ保護膜７を同時に同一面で切断した。
【００５７】
（h）本発明の半導体装置１７を作成した。この半導体装置１７を実装基板に実装し−55℃〜125℃での温度サイクル試験を実施した。実装基板はガラス布基材エポキシ銅張積層板FR-4（MC-E-67：日立化成社製）を用いた。また、温度85℃、相対湿度85％の雰囲気中で48時間吸湿させた後、240℃５秒のリフロー試験を実施した。１mの高さから厚さ５mmのガラス板上に落下させた時のチップクラック等の外観検査を行った。更にチップ面積に対するパッケージ面積の評価を行った。更にパッケージの反り量も評価した。結果を前記表１に示す。
【００５８】
本実施例で作成した半導体ウエハ６は反りが5μm以下で小さい。また、本実施例で作成した半導体装置１７は反りが小さく、応力緩衝層に低弾性率の多孔質ポリテトラフロロエチレンを用いているため、特に温度サイクル性に優れ、また低吸湿率のため実装時のリフロー不良が発生しない。チップと配線層の電気的接続をメッキによりビア部と配線層の導体部分の形成が１括でできるため量産性に優れる。また落下試験でもチップの欠けなど不良が発生しない。更にパッケージサイズがチップと同等にでき、本実施例の半導体ウエハよりダイシングするだけでパッケージが得られるため量産性に優れている。また、本実施例のプロセスでは配線層とチップ上パッドとの間の位置合わせが不要となりさらに製造プロセスが簡略化できる。
【００５９】
（実施例３）
図4（a）は本発明の他の実施例の半導体装置の断面を、（ｂ）は斜視図を表す。以下の工程でこの半導体装置を作製した。
【００６０】
実施例２と同様の工程でビアホールまで形成した後、真空蒸着により銅の膜をビアホール内や多孔質体表面に形成した。これ以降の工程は実施例と同様の工程で半導体ウエハ６および半導体装置１７を作成した。
【００６１】
この半導体装置１７を実装基板に実装し−55℃〜125℃での温度サイクル試験を実施した。実装基板はガラス布基材エポキシ銅張積層板FR-4（MC-E-67：日立化成社製）を用いた。また、温度85℃、相対湿度85％の雰囲気中で48時間吸湿させた後、240℃５秒のリフロー試験を実施した。１mの高さから厚さ５mmのガラス板上に落下させた時のチップクラック等の外観検査を行った。更にチップ面積に対するパッケージ面積の評価を行った。更にパッケージの反り量も評価した。結果を前記表１に示す。
【００６２】
本実施例で作成した半導体ウエハ６は反りが5μm以下で小さい。また、本実施例で作成した半導体装置１７は反りが小さく、応力緩衝層に低弾性率の多孔質ポリテトラフロロエチレンを用いているため、特に温度サイクル性に優れ、また低吸湿率のため実装時のリフロー不良が発生しない。導体部を蒸着で形成するため、高純度の導体層が形成でき、電気抵抗を低減できるため電気信号の高速化に対応する。また落下試験でもチップの欠けなど不良が発生しない。更にパッケージサイズがチップと同等にでき、本実施例の半導体ウエハよりダイシングするだけでパッケージが得られるため量産性に優れている。
【００６３】
（実施例４）
図５（a）は、本発明の他の実施例になる半導体装置の断面を、（ｂ）は斜視図を表す。以下の工程でこの半導体装置１７を作製した。
【００６４】
多孔質体（３）に層転移法により作成した３次元網目構造を持つ厚さ120μmの多孔質ポリイミドを用い、接着剤およびウエハ保護膜に30μmの熱可塑性ポリイミド（TP-D:カネカ製）を用いて実施例１と同様の方法で半導体ウエハおよび半導体装置を作成した。但し、層間の接着のための加熱圧着は260℃１秒とした。
【００６５】
この半導体装置１７を実装基板に実装し−55℃〜125℃での温度サイクル試験を実施した。実装基板はガラス布基材エポキシ銅張積層板FR-4（MC-E-67：日立化成社製）を用いた。また、温度85℃、相対湿度85％の雰囲気中で48時間吸湿させた後、240℃５秒のリフロー試験を実施した。１mの高さから厚さ５mmのガラス板上に落下させた時のチップクラック等の外観検査を行った。更にチップ面積に対するパッケージ面積の評価を行った。更にパッケージの反り量も評価した。結果を前記表１に示す。
【００６６】
本実施例で作成した半導体ウエハ６は反りが5μm以下で小さい。また、本実施例で作成した半導体装置１７は反りが小さい。導電性樹脂によりチップと配線層の接続をとることで導体部を低弾性率化でき、応力緩衝層の効果と相まって温度サイクル性に特に優れる。また、多孔質応力緩衝層のため、実装時のリフロー不良が発生しない。また落下試験でもチップの欠けなど不良が発生しない。更にパッケージサイズがチップと同等にでき、本実施例の半導体ウエハよりダイシングするだけでパッケージが得られるため量産性に優れている。
【００６７】
（実施例５）
図４と同じタイプの半導体装置１７を、以下の工程により作成した。
多孔質体に層転移法により作成した３次元網目構造を持つ厚さ120μmの多孔質ポリイミドを用い、接着剤およびウエハ保護膜に30μmの熱可塑性ポリイミド（TP-D:カネカ製）を用いて実施例２と同様の方法で半導体ウエハ６および半導体装置１７を作成した。
【００６８】
この半導体装置１７を実装基板に実装し−55℃〜125℃での温度サイクル試験を実施した。実装基板はガラス布基材エポキシ銅張積層板FR-4（MC-E-67：日立化成社製）を用いた。また、温度85℃、相対湿度85％の雰囲気中で48時間吸湿させた後、240℃５秒のリフロー試験を実施した。１mの高さから厚さ５mmのガラス板上に落下させた時のチップクラック等の外観検査を行った。更にチップ面積に対するパッケージ面積の評価を行った。更にパッケージの反り量も評価した。結果を前記表１に示す。
【００６９】
本実施例で作成した半導体ウエハ６は反りが5μm以下で小さい。また、本実施例で作成した半導体装置１７は反りが小さく、温度サイクル性に優れ、実装時のリフロー不良が発生しない。チップと配線層の電気的接続をメッキによりビア部と配線層の導体部分の形成が１括でできるため量産性に優れる。また落下試験でもチップの欠けなど不良が発生しない。更にパッケージサイズがチップと同等にでき、本実施例の半導体ウエハよりダイシングするだけでパッケージが得られるため量産性に優れている。
【００７０】
（実施例６）
図４と同じタイプの半導体装置１７を以下の工程により作成した。
多孔質体に層転移法により作成した３次元網目構造を持つ厚さ120μmの多孔質ポリイミドを用い、接着剤およびウエハ保護膜に30μmの熱可塑性ポリイミド（TP-D:カネカ製）を用いて実施例３と同様の方法で半導体ウエハおよび半導体装置を作成した。
【００７１】
この半導体装置１７を実装基板に実装し−55℃〜125℃での温度サイクル試験を実施した。実装基板はガラス布基材エポキシ銅張積層板FR-4（MC-E-67：日立化成社製）を用いた。また、温度85℃、相対湿度85％の雰囲気中で48時間吸湿させた後、240℃５秒のリフロー試験を実施した。１mの高さから厚さ５mmのガラス板上に落下させた時のチップクラック等の外観検査を行った。更にチップ面積に対するパッケージ面積の評価を行った。更にパッケージの反り量も評価した。結果を前記表１に示す。
【００７２】
本実施例で作成した半導体ウエハ６は反りが5μm以下で小さい。また、本実施例で作成した半導体装置１７は反りが小さく、温度サイクル性に優れ、実装時のリフロー不良が発生しない。導体部を蒸着で形成するため、高純度の導体層が形成でき、電気抵抗を低減できるため電気信号の高速化に対応する。また落下試験でもチップの欠けなど不良が発生しない。更にパッケージサイズがチップと同等にでき、本実施例の半導体ウエハよりダイシングするだけでパッケージが得られるため量産性に優れている。
【００７３】
（実施例７）
図５と同じタイプの半導体装置１７を以下の工程により作成した。
多孔質体に厚さ100μmのアラミド不織布(サーマウント:デュポン社製)を用い、接着剤およびウエハ保護膜に30μmのゴム変性エポキシ樹脂からなるシートを用いて実施例１と同様の方法で半導体ウエハおよび半導体装置を作成した。接着シートはペットフィルム上にワニス（メチルエチルケトン溶媒にビフェニル型エポキシ樹脂(YX-4000：油化シェル社製)を溶かしオルソクレゾールノボラック型フェノール硬化剤(H-1：明和化成社製)を加え一次粒子平均径が12nmの微小フィラ(R974：日本アエロジル社製)とニトリルブタジエンゴム(XER-91：日本合成ゴム)と触媒(トリフェニルフォスフィン：和光純薬社製)とを配合）を塗布、乾燥して作成した。
【００７４】
この半導体装置１７を実装基板に実装し−55℃〜125℃での温度サイクル試験を実施した。実装基板はガラス布基材エポキシ銅張積層板FR-4（MC-E-67：日立化成社製）を用いた。また、温度85℃、相対湿度85％の雰囲気中で48時間吸湿させた後、240℃５秒のリフロー試験を実施した。１mの高さから厚さ５mmのガラス板上に落下させた時のチップクラック等の外観検査を行った。更にチップ面積に対するパッケージ面積の評価を行った。更にパッケージの反り量も評価した。結果を前記表１に示す。
【００７５】
本実施例で作成した半導体ウエハ６は反りが5μm以下で小さい。また、本実施例で作成した半導体装置１７は反りが小さい。導電性樹脂によりチップと配線層の接続をとることで導体部を低弾性率化でき、応力緩衝層の効果と相まって温度サイクル性に特に優れる。また、多孔質応力緩衝層のため、実装時のリフロー不良が発生しない。また落下試験でもチップの欠けなど不良が発生しない。更にパッケージサイズがチップと同等にでき、本実施例の半導体ウエハよりダイシングするだけでパッケージが得られるため量産性に優れている。
【００７６】
（実施例８）
図４と同じタイプの半導体装置１７を以下の工程により作成した。
多孔質体に厚さ100μmのアラミド不織布(サーマウント:デュポン社製)を用い、接着剤およびウエハ保護膜に30μmのゴム変性エポキシ樹脂からなるシートを用いて実施例２と同様の方法で半導体ウエハおよび半導体装置を作成した。接着シートはペットフィルム上にワニス（メチルエチルケトン溶媒にビフェニル型エポキシ樹脂(YX-4000：油化シェル社製)を溶かしオルソクレゾールノボラック型フェノール硬化剤(H-1：明和化成社製)を加え一次粒子平均径が12nmの微小フィラ(R974：日本アエロジル社製)とニトリルブタジエンゴム(XER-91：日本合成ゴム)と触媒(トリフェニルフォスフィン：和光純薬社製)とを配合）を塗布、乾燥して作成した。
【００７７】
この半導体装置１７実装基板に実装し−55℃〜125℃での温度サイクル試験を実施した。実装基板はガラス布基材エポキシ銅張積層板FR-4（MC-E-67：日立化成社製）を用いた。また、温度85℃、相対湿度85％の雰囲気中で48時間吸湿させた後、240℃５秒のリフロー試験を実施した。１mの高さから厚さ５mmのガラス板上に落下させた時のチップクラック等の外観検査を行った。更にチップ面積に対するパッケージ面積の評価を行った。更にパッケージの反り量も評価した。結果を前記表１に示す。
【００７８】
本実施例で作成した半導体ウエハ６は反りが5μm以下で小さい。また、本実施例で作成した半導体装置１７は反りが小さく、温度サイクル性に優れ、実装時のリフロー不良が発生しない。また落下試験でもチップの欠けなど不良が発生しない。更にパッケージサイズがチップと同等にでき、本実施例の半導体ウエハよりダイシングするだけでパッケージが得られるため量産性に優れている。
【００７９】
（実施例９）
図４と同じタイプの半導体装置１７を以下の工程により作成した。
多孔質体に厚さ100μmのアラミド不織布(サーマウント:デュポン社製)を用い、接着剤およびウエハ保護膜に30μmのゴム変性エポキシ樹脂からなるシートを用いて実施例３と同様の方法で半導体ウエハおよび半導体装置を作成した。接着シートはペットフィルム上にワニス（メチルエチルケトン溶媒にビフェニル型エポキシ樹脂(YX-4000：油化シェル社製)を溶かしオルソクレゾールノボラック型フェノール硬化剤(H-1：明和化成社製)を加え一次粒子平均径が12nmの微小フィラ(R974：日本アエロジル社製)とニトリルブタジエンゴム(XER-91：日本合成ゴム)と触媒(トリフェニルフォスフィン：和光純薬社製)とを配合）を塗布、乾燥して作成した。
【００８０】
この半導体装置１７を実装基板に実装し−55℃〜125℃での温度サイクル試験を実施した。実装基板はガラス布基材エポキシ銅張積層板FR-4（MC-E-67：日立化成社製）を用いた。また、温度85℃、相対湿度85％の雰囲気中で48時間吸湿させた後、240℃５秒のリフロー試験を実施した。１mの高さから厚さ５mmのガラス板上に落下させた時のチップクラック等の外観検査を行った。更にチップ面積に対するパッケージ面積の評価を行った。更にパッケージの反り量も評価した。結果を前記表１に示す。
【００８１】
本実施例で作成した半導体ウエハ６は反りが5μm以下で小さい。また、本実施例で作成した半導体装置は反りが小さく、温度サイクル性に優れ、実装時のリフロー不良が発生しない。導体部を蒸着で形成するため、高純度の導体層が形成でき、電気抵抗を低減できるため電気信号の高速化に対応する。また落下試験でもチップの欠けなど不良が発生しない。更にパッケージサイズがチップと同等にでき、本実施例の半導体ウエハよりダイシングするだけでパッケージが得られるため量産性に優れている。
【００８２】
（実施例１０）
図４と同じタイプの半導体装置１７を以下の工程により作成した。
図６（ａ）のように、半導体ウエハ６のウエハ上電極が無い部分に多孔質ポリテトラフロロエチレンで多孔質体部分１５を１２０℃５秒で加熱圧着した。この際同時に実施例１と同じウエハ保護膜７をウエハ裏面に貼り付けた。次にウエハ上電極５上に感光性樹脂部はＢＬ−９５００（日立化成製）を用い、感光性材料部分１４をスクリーン印刷し８０℃１０分乾燥させ半導体ウエハを作成した。
【００８３】
この感光性部分を露光現像してビアホールを形成した後180℃で２時間硬化した。これ以降実施例２と同様の工程で半導体ウエハ６および半導体装置１７を作成した。
【００８４】
この半導体装置１７を実装基板に実装し−55℃〜125℃での温度サイクル試験を実施した。実装基板はガラス布基材エポキシ銅張積層板FR-4（MC-E-67：日立化成社製）を用いた。また、温度85℃、相対湿度85％の雰囲気中で48時間吸湿させた後、240℃５秒のリフロー試験を実施した。１mの高さから厚さ５mmのガラス板上に落下させた時のチップクラック等の外観検査を行った。更にチップ面積に対するパッケージ面積の評価を行った。更にパッケージの反り量も評価した。結果を前記表１に示す。
【００８５】
本実施例で作成した半導体ウエハ６は反りが5μm以下で小さい。また、本実施例で作成した半導体装置１７は反りが小さく、応力緩衝層に低弾性率の多孔質ポリテトラフロロエチレンを用いているため、特に温度サイクル性に優れ、また低吸湿率のため実装時のリフロー不良が発生しない。また落下試験でもチップの欠けなど不良が発生しない。更にパッケージサイズがチップと同等にでき、本実施例の半導体ウエハよりダイシングするだけでパッケージが得られるため量産性に優れている。
【００８６】
（実施例１１）
図４と同じタイプの半導体装置１７を以下の工程により作成した。
図６（ｂ）のように、半導体ウエハ６のウエハ上電極が無い部分に、半導体ウエハと接着するための熱可塑性ポリイミド接着層が形成された１５０μｍの３次元網目構造を持つ多孔質ポリイミドの多孔質体部分１５を配置し、ウエハ上電極５上に異方導電性フィルム（ＡＳＭＡＴ：日東電工製）を用い異方導電性部分１６を配置した後、２６０℃２秒で加熱圧着し半導体ウエハを作成した。この際熱可塑性ポリイミドのウエハ保護膜７をウエハ裏面に貼り付けた。これ以降実施例２と同様の工程で半導体ウエハ６および半導体装置１７を作成した。
【００８７】
この半導体装置を実装基板に実装し−55℃〜125℃での温度サイクル試験を実施した。実装基板はガラス布基材エポキシ銅張積層板FR-4（MC-E-67：日立化成社製）を用いた。また、温度85℃、相対湿度85％の雰囲気中で48時間吸湿させた後、240℃５秒のリフロー試験を実施した。１mの高さから厚さ５mmのガラス板上に落下させた時のチップクラック等の外観検査を行った。更にチップ面積に対するパッケージ面積の評価を行った。更にパッケージの反り量も評価した。結果を前記表１に示す。
【００８８】
本実施例で作成した半導体ウエハ６は反りが5μm以下で小さい。また、本実施例で作成した半導体装置１７は反りが小さい。チップと配線層間の導体部を異方導電性材を用いることで導体部の低弾性率化が可能になり、応力緩衝層の効果との相乗効果によりさらに温度サイクル性に優れる。また、多孔質応力緩衝層により実装時のリフロー不良が発生しない。また落下試験でもチップの欠けなど不良が発生しない。更にパッケージサイズがチップと同等にでき、本実施例の半導体ウエハよりダイシングするだけでパッケージが得られるため量産性に優れている。
【００８９】
（実施例12）
図７（a）に本発明の半導体モジュールの断面図、（b）に斜視図を示す。以下の工程により本発明の半導体モジュールを作成した。
【００９０】
実施例１と実施例２で作成した半導体装置１７を、４層配線のビルドアップ実装基板１８上の所定の場所にフラックスを介し搭載した後、240℃で３秒間リフロー処理した。
【００９１】
本実施例で作成した半導体モジュールは、実装時のリフロー工程でも不良は発生しない。また、温度サイクル試験でも不良が発生しない。
【００９２】
（比較例１）
図８の半導体装置を以下の工程により作成し、評価した。
実施例１と同様の方法で配線層を形成後、ダイボンディング剤19を介し半導体チップ20接着した。次に超音波を用い配線層とチップを金ワイヤ21で電気的に接続した。トランスファモールド法によりチップおよび配線層の接合部をエポキシ系の封止材22で樹脂モールドした。最後に外部電極を形成して半導体装置を作成した。
【００９３】
この半導体装置を実装基板に実装し−55℃〜125℃での温度サイクル試験を実施した。実装基板はガラス布基材エポキシ銅張積層板FR-4（MC-E-67：日立化成社製）を用いた。また、温度85℃、相対湿度85％の雰囲気中で48時間吸湿させた後、240℃５秒のリフロー試験を実施した。１mの高さから厚さ５mmのガラス板上に落下させた時のチップクラック等の外観検査を行った。更にチップ面積に対するパッケージ面積の評価を行った。更にパッケージの反り量も評価した。結果を前記表１に示す。
【００９４】
本比較例の場合、封止部が片面であるためパッケージ反りが大きい。また応力緩衝層を持たないため温度サイクル時に断線不良が発生する。さらに蒸気を逃がす多孔質構造を有しないためリフロー不良が発生する。また、チップと配線の接続をワイヤボンディングにより接続するためパッケージサイズがチップサイズより大きくなる。
【００９５】
（比較例２）
図９の半導体装置を以下の工程により作成し、評価した。
実施例１と同様の方法で配線層を形成後、この上に印刷法によりシリコン系ゴムで緩衝層を作成した。この緩衝層23上にシリコン系接着剤を塗布し半導体チップを接着した。２６は金めっきリードである。チップと配線層を超音波で接合した後、シリコン系の封止材22で接合部を封止した。最後に外部電極10を形成して半導体装置を作成した。
【００９６】
この半導体装置を実装基板に実装し−55℃〜125℃での温度サイクル試験を実施した。実装基板はガラス布基材エポキシ銅張積層板FR-4（MC-E-67：日立化成社製）を用いた。また、温度85℃、相対湿度85％の雰囲気中で48時間吸湿させた後、240℃５秒のリフロー試験を実施した。１mの高さから厚さ５mmのガラス板上に落下させた時のチップクラック等の外観検査を行った。更にチップ面積に対するパッケージ面積の評価を行った。更にパッケージの反り量も評価した。結果を前記表１に示す。
【００９７】
本比較例の場合、応力緩衝層にシリコン系材料を用いたために温度サイクル時のエラストマ層の変位によりチップと配線層をつなぐリード部に応力が集中し断線不良が発生。また、チップ裏面に保護膜を持たないために落下試験にてチップクラック等の不良が発生した。また、リード部を封止する部分がチップより大きくなりパッケージサイズがチップサイズより大きい。
【００９８】
（比較例３）
図10の半導体装置を以下の工程により作成し、評価した。
半導体ウエハの電極部分５にメッキバンプ24を形成する。次に半導体ウエハと基本的に同じ大きさのエポキシ系配線基板25を位置合わせしてメッキバンプ24を介して電気的に接合する。配線基板と半導体ウエハの間に液状のエポキシ樹脂系の封止材22を流し込み硬化させる。配線基板25に外部電極10を形成した後、ダイシングを行い半導体装置を作成した。
【００９９】
この半導体装置を実装基板に実装し−55℃〜125℃での温度サイクル試験を実施した。実装基板はガラス布基材エポキシ銅張積層板FR-4（MC-E-67：日立化成社製）を用いた。また、温度85℃、相対湿度85％の雰囲気中で48時間吸湿させた後、240℃５秒のリフロー試験を実施した。１mの高さから厚さ５mmのガラス板上に落下させた時のチップクラック等の外観検査を行った。更にチップ面積に対するパッケージ面積の評価を行った。更にパッケージの反り量も評価した。結果を前記表１に示す。
【０１００】
本比較例の場合、チップ裏面に保護膜が無いため、ウエハ及びパッケージの反りが大きく、落下試験でもチップクラック等の不良が発生。また、応力緩衝層を持たないために温度サイクル試験で導通不良発生。また、封止部分が圧力解放のための多孔質構造になって無いためリフロー時に不良が発生した。
【０１０１】
前記各実施例に示した本発明の半導体装置は比較例１、３の半導体装置と比べて応力緩衝層の存在により外部電極に生じる応力が小さく1000サイクル時点の不良発生率が低い。また、応力緩衝層に多孔質体を用いているため実装リフロー時の不良が発生しない。また、半導体チップ裏面の保護膜の存在により比較例１、３に比べパッケージの反りが少ない。さらに比較例２、３に比べ落下試験によるチップの欠けや割れによる不良率が小さい。半導体ウエハ、応力緩衝層、配線層を同一面で切断し個片化するため、比較例１、２に比べチップ面積に対するパッケージ面積が小さい。
【０１０２】
【発明の効果】
本発明の半導体装置は、外部電極とチップの間に多孔質の応力緩衝層を有し、かつ、チップ裏面に保護膜が形成されているため、半導体装置の反りが少なく、しかも、落下時のチップ端部の欠けや割れが発生しにくい。
【０１０３】
また、本発明の半導体装置は、外部電極とチップの間に多孔質の応力緩衝層を有するため、実装後の温度サイクルによる外部電極の断線が発生しない。
【０１０４】
更に、上記緩衝層が連続気泡構造体又は３次元網目構造を有するため、実装リフロー時に発生する水蒸気がこのコア層を介して半導体装置外部に解放され、実装時に配線回路が形成された基板の膨れや破裂を生じることがない。
【０１０５】
また、本発明の半導体装置の製造方法により、ウエハ単位で一括して組立加工するためパッケージサイズがチップサイズと等しく、量産性に優れる。
【０１０６】
さらに、本発明の半導体ウエハにより、上記のような信頼性の高い半導体装置を量産することが可能となる。また、本発明の半導体モジュールは、本発明の半導体装置が搭載されているため信頼性が高い。
【図面の簡単な説明】
【図１】本発明の一実施例による半導体装置およびその製造工程の断面模式図である。
【図２】図１の製造工程により得られた本発明による半導体ウエハの斜視図である。
【図３】本発明の他の実施例によるに半導体装置およびその製造工程の断面模式図である。
【図４】本発明の他の実施例による半導体装置の一例を示し、（a）は断面模式図、（b）は斜視図である。
【図５】本発明の他の実施例による半導体装置の一例を示し、（a）は断面模式図、（b）は斜視図である。
【図６】本発明の他の実施例による半導体装置の製造工の一部を示す斜視図である。
【図７】本発明による半導体モジュールの一例を示し、（a）は断面模式図、（b）は斜視図である。
【図８】比較例としての半導体装置の一例を示す断面模式図である。
【図９】比較例としての半導体装置の一例を示す断面模式図である。
【図１０】比較例としての半導体装置の一例を示す断面模式図である。
【図１１】本発明に用いられる半導体チップの電極配置模式図である。
【符号の説明】
１…絶縁基板、２…配線、３…多孔質体、４…接着剤、５…ウエハ上電極、６…半導体ウエハ、７…ウエハ保護膜、８…ビアホール、９…導体部、10…外部電極、１１…ダイシングソウ、１２…メッキ膜、１３…ソルダーーレジスト膜、１４…感光性材料部分、１５…多孔質体部分、１６…異方導電性部分、１７…半導体装置、１８…実装基板、１９…ダイボンディング剤、２０…半導体チップ、２１…金ワイヤ、２２…封止材、２３…緩衝層、６２…チップエリア、６４…チップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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