(57)【特許請求の範囲】
【請求項１】
半導体層内に、信号電荷を生成し蓄積する第１導電型の電荷蓄積部と、当該電荷蓄積部に隣接し、前記半導体層上の制御電極への印加電圧に応じて電荷蓄積部内の蓄積電荷を制御電極に引き抜く電荷掃き捨て部とを有する固体撮像装置であって、
前記電荷掃き捨て部は、
前記制御電極が接する前記半導体層内の表面側に設けられ前記電荷蓄積部と同じ第１導電型の第１の不純物領域と、
前記半導体層内で前記第１の不純物領域の周囲を囲み、かつ前記電荷蓄積部に接する逆導電型である第２導電型の第２の不純物領域と、を有し、
前記第１の不純物領域、前記第２の不純物領域および前記電荷蓄積部から形成される接合型トランジスタにより、前記電荷掃き捨て部のポテンシャルバリア高さを制御する
固体撮像装置。
【請求項２】
前記電荷蓄積部は、信号電荷の転送チャネルを兼用する
請求項１に記載の固体撮像装置。
【請求項３】
前記電荷蓄積部の転送電荷が送られてくる側に、当該電荷蓄積部と電位差を有し転送電荷の逆流を防止する電位障壁層が設けられている
請求項２に記載の固体撮像装置。
【請求項４】
前記電荷掃き捨て部は、隣接画素の２つの電荷蓄積部の間に配置されている
請求項１又は２に記載の固体撮像装置。
【請求項５】
前記電荷掃き捨て部は、隣接画素の２つの電荷蓄積部の間にチャネル分離層とともに配置され、
前記電位障壁層は、前記電荷蓄積部へ転送電荷が送られてくる側で前記チャネル分離層と接している
請求項３に記載の固体撮像装置。
【請求項６】
前記チャネル分離層は、その前記電位障壁層と接触する部分が幅広に形成されている
請求項５に記載の固体撮像装置。
【請求項７】
半導体層内に、信号電荷を生成し蓄積する電荷蓄積部と、当該電荷蓄積部に隣接し、前記半導体層上の制御電極への印加電圧に応じてポテンシャルバリア高さを接合型トランジスによって制御し、前記電荷蓄積部内の蓄積電荷を制御電極に引き抜く電荷掃き捨て部とを形成する固体撮像装置の製造方法であって、
前記電荷掃き捨て部の形成工程として、前記半導体層上に成膜した層間絶縁層に開口部を形成する工程と、
前記半導体層内の表面側に、前記層間絶縁層の開口部を通して前記電荷蓄積部と同じ第１導電型の不純物を導入し、第１の不純物領域を形成する工程と、
前記半導体層内で前記第１の不純物領域の周囲を囲み、かつ前記電荷蓄積部に接する位置に、前記第１の不純物領域および前記電荷蓄積部とともに前記接合型トランジスタを構成する、前記第１導電型と逆導電型である第２導電型の第２の不純物領域を形成する工程とを有し、
その後、前記層間絶縁層上に、前記開口部を介して前記第１の不純物領域に接続するかたちで前記制御電極を形成する
固体撮像装置の製造方法。
【請求項８】
前記第１および第２の不純物領域は、互いに逆導電型で拡散定数の異なる２種類の不純物を前記開口部を介して前記半導体層に導入した後、熱処理を行うことにより一括して形成する
請求項７に記載の固体撮像装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、いわゆるブルーミングを防止し、また電子シャッタを機能させるために、画素（フォトセル）内に余分な蓄積電荷を排出する電荷掃き捨て部を有する固体撮像装置及びその製造方法に関する。
【０００２】
【従来の技術】
固体撮像素子、例えばＣＣＤ(Charge Coupled Device) における電荷掃き捨て部としては、通常の横形のオーバフロードレインＬＯＤ(Lateral Overflow Drain)と、ウェル電位を制御して余分な電荷を基板側に散失させる縦形のＶＯＤ(Vertical Overflow Drain) が存在する。
横形のオーバフロードレインは、電荷蓄積層に隣接した基板表面に上方の制御電極により電位が変わる電位障壁層と並べて配置され、制御電極の印加電圧に応じて余剰電荷を取り込み、これによって蓄積電荷層の容量調整を行うものである。
【０００３】
図１０は、横形のオーバフロードレイン例を示すＣＣＤの画素アレイの部分的な平面図である。また、図１１は、図１０のＤ−Ｄ線に沿った断面図、図１２は当該オーバフロードレインの動作を示す図１０のＤ−Ｄ線に沿った断面のポテンシャル図である。
【０００４】
図１０に例示する画素アレイ１００では、画素を構成するセル（フォトセル）がアレイ状に配置されている。各フォトセル内は、入射光を主として受光し光電変換後に一時的に蓄積する電荷蓄積部１０２と、転送電極１０４の配置領域と、転送電極１０４と直行する電荷転送方向に延びて転送チャネルを形成し、隣接するチャネル間の電気的な分離を行うチャネル分離層Ｃ／Ｓの配置領域とに大別される。
チャネル分離層Ｃ／Ｓは、図１１に示すように、隣接するフォトセルの２つの電荷蓄積部１０２，１０２の間で部分的に分断され、当該分断箇所には、隣接する２つのフォトセル間で共有する電荷掃き捨て部１０６が設けられている。
【０００５】
この電荷掃き捨て部１０６は、ｐ型半導体基板１０８のｎウェル１１０内の表面側に設けられた中央のｎ+ 領域１１２と、その左右のｐ- 領域１１４と、第１層間絶縁膜１１６の開口部１１６ａを介して前記ｎ+ 領域１１２に接続された制御電極１１８とから構成される。制御電極１１８は、前記転送電極１０４と同層の導電化ポリシリコン膜からなるパッド層１２０と、当該パッド層１２０上に第２層間絶縁層１２２を介して積層され、前記チャネル分離層Ｃ／Ｓに沿って配線された金属配線層１２４とから構成され、パッド層１２０と金属配線層１２４は電荷掃き捨て部１０６の中央部で短絡されている。なお、図１１中の符号１０２ａは、電荷蓄積部１０２の表面側に設けられ、基板表面付近の電荷蓄積を防止して特性向上を図るためのｐ+ 領域を示す。
上記構成の電荷掃き捨て部１０６では、ｎ+ 領域１１２をドレイン、電荷蓄積部１０２をソース、第１層間絶縁層１１６をゲート絶縁膜、制御電極１１８を構成するパッド層１２０をゲート電極とし、ドレインとゲートが短絡されチャネルがリング形のＭＯＳＦＥＴが構成されている。
【０００６】
このＭＯＳＦＥＴのリング形のチャネル形成領域に位置するｐ- 領域１１４は、電荷蓄積部１０２に対して電位障壁層として機能し、制御電極１１８の印加電圧に応じて、ｐ- 領域１１４部分のポテンシャルバリアの高さを変えることができる。
図１２（ａ）に示す制御電極１１８がある程度低いバイアス状態のとき、ｐ- 領域１１４の電位が低く所定高さのポテンシャルバリアを形成している。このため、ポテンシャルバリアの初期高さに応じて電荷蓄積部１０２に、ある一定量まで電荷（電子）を蓄積できる。すなわち、ｐ- 領域１１４は、電荷蓄積部１０２に所定量の電荷が蓄積するのに必要なポテンシャルバリアの高さが得られるように、その大きさと濃度プロファイルが設定されている。この状態で、例えば強い光が当該ＣＣＤに入射された場合等にあっては、その余分な電荷がポテンシャルバリアを越えてｎ+ 領域１１２に導かれ、制御電極１１８に捨てられることから、有効にブルーミングが抑止される。
【０００７】
一方、リセット動作等、電荷蓄積層１０２を空にしたい場合にあっては、制御電極１１８にある程度高い正の電圧を印加すると、図１２（ｂ）に示すように、ｐ- 領域１１４の電位が上昇してポテンシャルバリアがつぶれ、電荷蓄積層１０２の蓄積可能な電荷量（容量）がほぼゼロになる。このため、殆ど全ての蓄積電荷がｎ+ 領域１１２を通って制御電極１１８に排出される。
また、シャッタ機能が働いて段階的な短い時間だけ光の入射が許可される場合にあっては、シャッタ時間に応じて制御電極１１８の印加電圧を調整する。この電圧調整によってポテンシャルバリアの高さが変化し、入射光量に対し最適な電荷蓄積層１０２の容量が得られる結果、必要な電荷量とブルーミング抑制の両立が可能となる。
【０００８】
上記したドレイン・ゲート間が短絡されたＭＯＳＦＥＴ構造の電荷掃き捨て部１０６は、制御電極１１８が電荷掃き捨て電極を兼用し、それだけ構造が簡素化されているといった利点がある。
【０００９】
【発明が解決しようとする課題】
ところが、この従来の電荷掃き捨て部１０６では、リング状のｐ- 領域１１４がある程度の幅を有していないと、パッド層１２０による電界の支配力が充分でなくなり、ポテンシャルバリア高さの制御性が著しく低下してしまう。したがって、ｐ- 領域１１４の幅で規定されるポテンシャルバリアの幅をサブミクロン領域にすることが構造上できなかった。
一般に、画素（フォトセル）の縮小化を図る上においては、この電荷掃き捨て部やチャネル分離層といった受光感度を有しない部分の専有面積を極力減らすことが重要となるが、上述した従来構造の電荷掃き捨て部１０６は、ｐ- 領域１１４の幅がネックとなって今以上の面積縮小化が図れないという不利益があった。
ＣＣＤに限らず多くの固体撮像素子では、有効画素数を多くするにはセル面積の縮小化が必須であり、現行のフォトリソグラフィ技術の実力ではチャネル分離層Ｃ／Ｓや制御電極の幅をサブミクロン以下にできるにもかかわらず、上記理由により電荷掃き捨て部の面積縮小化が一向に進まない状況にある。
【００１０】
本発明は、このような実情に鑑みてなされ、電荷掃き捨て機能の制御性を犠牲にすることなく専有面積の縮小が図りやすい新たな構造の電荷掃き捨て部を有する固体撮像装置及びその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上述した従来技術の問題点を解決し、上記目的を達成するために、本発明の固体撮像装置は、半導体層内に、信号電荷を生成し蓄積する第１導電型の電荷蓄積部と、当該電荷蓄積部に隣接し、前記半導体層上の制御電極への印加電圧に応じて電荷蓄積部内の蓄積電荷を制御電極に引き抜く電荷掃き捨て部とを有する固体撮像装置であって、前記電荷掃き捨て部は、前記制御電極が接する前記半導体層内の表面側に設けられ前記電荷蓄積部と同じ第１導電型の第１の不純物領域と、前記半導体層内で前記第１の不純物領域の周囲を囲み、かつ前記電荷蓄積部に接する逆導電型である第２導電型の第２の不純物領域と、を有し、前記第１の不純物領域、前記第２の不純物領域および前記電荷蓄積部から形成される接合型トランジスタにより、前記電荷掃き捨て部のポテンシャルバリア高さを制御する。
【００１２】
この電荷掃き捨て部は、その画素内の専有面積を低減するには隣接する画素間で共有することが望ましい。この場合、チャネル分離層を挟んで２つの電荷蓄積部が隣接している必要があるが、このような画素構成の固体撮像装置として、例えばＶＰＣＣＤ(Virtual Phase CCD) 等、電荷蓄積部（受光部）が転送チャネルを兼用する固体撮像装置がある。
かかる固体撮像装置は、前記電荷蓄積部が信号電荷の転送チャネルと兼用することから、その転送電荷が送られてくる側に、当該電荷蓄積部と電位差を有し転送電荷の逆流を防止する電位障壁層を有することがある。この場合、電位障壁層はチャネル分離層と接し、しかもその接触部分のチャネル分離層が幅広に形成されていることが望ましい。高速で多量に送られてくる電送電荷の流れが直接電荷掃き捨て部に当たり、そのポテンシャルバリアを乗り越えて無駄に捨てられることがないように、電荷の流れをチャネル分離層の幅広部分でブロックするためである。
【００１３】
このような構成の固体撮像装置では、第１および第２の不純物領域と電荷蓄積部との間でｎｐｎ型又はｐｎｐ型の接合トランジスタ形不純物構造が形成されている。このため、制御電極の印加電圧を所定バイアス方向に上げていくと、外側の第１の不純物領域と電荷蓄積部から空乏層が延び、第２の不純物領域が完全空乏化した後、いわゆるパンチスルー現象により電流が流れ（電荷が移動し）始める。この電荷の移動が始まる制御電極への印加電圧値は、主に接合トランジスタを構成する各領域の濃度プロファイルで決まり、特に第２の不純物領域の濃度プロファイルは当該電荷掃き捨て部のポテンシャルバリアの高さを決める重要な要素の一つとなっている。したがって、第２の不純物領域の濃度プロファイルを浅くして薄くしていったときに、そのバリア高さの制御性が従来のように急激に低下することがない。また、第１の不純物領域の周囲を囲んで第２の不純物領域が形成されていることから、広い面積で空乏化が起こる。以上の２つの理由から、本発明の固体撮像装置の電荷掃き捨て部は、特にポテンシャルバリアの高さを左右する中間の第２の不純物領域を従来の中間領域（例えば、図１１のｐ- 領域１１４）よりも幅狭にでき、そのぶん電荷掃き捨て部の専有面積を小さくできる。
【００１４】
本発明の固体撮像装置の製造方法は、半導体層内に、信号電荷を生成し蓄積する電荷蓄積部と、当該電荷蓄積部に隣接し、前記半導体層上の制御電極への印加電圧に応じてポテンシャルバリアを接合型トランジスによって制御し、前記電荷蓄積部内の蓄積電荷を制御電極に引き抜く電荷掃き捨て部とを形成する固体撮像装置の製造方法であって、前記電荷掃き捨て部の形成工程として、前記半導体層上に成膜した層間絶縁層に開口部を形成する工程と、前記半導体層内の表面側に、前記層間絶縁層の開口部を通して前記電荷蓄積部と同じ第１導電型の不純物を導入し、第１の不純物領域を形成する工程と、前記半導体層内で前記第１の不純物領域の周囲を囲み、かつ前記電荷蓄積部に接する位置に、前記第１の不純物領域および前記電荷蓄積部とともに前記接合型トランジスタを構成する、前記第１導電型と逆導電型である第２導電型の第２の不純物領域を形成する工程とを有し、その後、前記層間絶縁層上に、前記開口部を介して前記第１の不純物領域に接続するかたちで前記制御電極を形成する。
【００１５】
このように第１の不純物領域を囲んで第２の不純物領域を形成するために、好適には、互いに逆導電型で拡散定数の異なる２種類の不純物を前記開口部を介して前記半導体層に導入した後、熱処理を行うと、第１および第２の不純物領域の一括形成が可能である。
また、第２の不純物領域は、従来の中間領域（例えば、図１１のｐ- 領域１１４）と比較するとより高濃度でもポテンシャルバリアとして機能できることから、その濃度によってはチャネル分離層のイオン注入で同時形成できる。
【００１６】
【発明の実施の形態】
以下、本発明に係る固体撮像装置を、ＶＰＣＣＤを例として図面を参照しながら詳細に説明する。
図１は、本実施形態に係るＶＰＣＣＤの画素アレイの部分的な平面図である。また、図２は、図１のＡ−Ａ線に沿った断面図、図３は図１のＢ−Ｂ線に沿った断面図、図４（ａ）は図１のＣ−Ｃ線に沿った断面図、図４（ｂ）は当該ＶＰＣＣＤの電荷転送動作を示す図１のＣ−Ｃ線に沿ったポテンシャル図、図５は電荷掃き捨て部の動作を示す図１のＡ−Ａ線に沿った断面のポテンシャル図である。
【００１７】
この図１に示す画素アレイ１では、画素を構成するセル（フォトセル）がアレイ状に配置されている。各フォトセル内は、入射光を主として受光し光電変換後に一時的に蓄積する電荷蓄積部２と、転送電極４の配置領域と、転送電極４と直行する電荷転送方向両側に延びて、これにより形成されうる転送チャネル間の電気的な分離を行うチャネル分離層Ｃ／Ｓの配置領域とに大別される。
チャネル分離層Ｃ／Ｓは、隣接するフォトセルの２つの電荷蓄積部２，２の間で部分的に分断され、当該分断箇所には、隣接する２つのフォトセル間で共有する電荷掃き捨て部６が設けられている。
【００１８】
本実施形態の電荷掃き捨て部６は、図２および図３の断面に示すように、例えばｐ型の半導体基板８のｎウェル１０内の表面側に設けられた第１の不純物領域（ｎ+ 領域１２）と、基板内でｎ+ 領域１２の周囲を囲む第２の不純物領域（ｐ領域１４）と、層間絶縁膜１６の開口部１６ａを介して前記ｎ+ 領域１２に接続された制御電極１８とから構成される。この電荷掃き捨て部６は、図２の断面方向では電荷蓄積部２と接し、図３の断面方向では前記チャネル分離層Ｃ／Ｓと接している。チャネル分離層Ｃ／Ｓは、ｎウェル１０を深さ方向に貫いて半導体基板のバルク領域に達するｐ+ 不純物領域から構成されている。本例における層間絶縁膜１６は、図３に示すように、下層絶縁膜２０と上層絶縁膜２２とから構成され、両絶縁膜２０，２２の間に転送電極４が積層されている。また、制御電極１８は、前記チャネル分離層Ｃ／Ｓに沿って配線されている。
図２の断面における電荷蓄積部２は、その前記ｎウェル１０部分に電荷（電子）を蓄積するもので、そのｎウェル１０表面側にはｐ+ 領域２４が設けられている。このｐ+ 領域２４は、半導体層の表面付近に電荷が蓄積されることを防止し、これによってｎウェル１０と基板８とによるフォトダイオードが埋め込みチャネル型となっている。
【００１９】
上記構成の電荷掃き捨て部６のｎ+ 領域１２とｐ領域１４は、図２の断面方向で、前記電荷蓄積部２のｎウェル１０部分とともにｎｐｎ型の接合トランジスタ不純物構造を形成している。このうち、特にｐ領域１４の濃度プロファイルは、当該電荷掃き捨て部６のポテンシャルバリアの高さを決める上で重要な要素であり、最適な濃度プロファイルを得るために、ｐ領域１４の不純物導入濃度や深さが設定されている。
【００２０】
ところで、ＶＰＣＣＤは電荷転送を１相パルスで行う単相駆動型であり、電荷転送方向の断面構造に特徴がある。
すなわち、図４（ａ）に示すように、表面にｐ+ 領域２４を有する電荷蓄積部２と転送電極４の配置領域それぞれのｎウェル１０内は、転送方向側に位置し、より電荷が蓄積しやすいウェル部と、当該ウェル部に対し電位障壁となり電荷の逆流を防止するバリア部といった互いに電位が異なる領域に２分されている。その所定電位差は、例えば不純物濃度を変えることによって実現されている。このウェル部，バリア部は、電荷蓄積部２においてはそれぞれＶＷ部，ＶＢ部と称され、転送電極４の配置領域においてはそれぞれＰＷ部，ＰＢ部と称される。
【００２１】
ＶＰＣＣＤは、主として入射光を光電変換し蓄積する電荷蓄積部（ＶＷ部，ＶＢ部）が、電位転送方向両側のパルス制御部（ＰＷ部，ＰＢ部）とともに電荷転送チャネルを兼用し、しかも、その電位が電荷転送を１相パルスで行う際のパルス制御部の電位振幅の中間に固定されている。
このため、電荷蓄積部２は電荷転送動作において電位固定の仮想ゲートとして機能する。つまり、図４（ｂ）に示す例では、転送電極４の印加電圧が高い“ハイ（Ｈ）”のときに、パルス制御部の電位が電荷蓄積部２より高くなって隣接する電荷蓄積部のＶＷ部から蓄積電荷（電子）が当該パルス制御部に送られ、そのＰＷ部に溜められる。つぎに、転送電極４の印加電圧が低い“ロー（Ｌ）”の状態となると、ＰＷ部の電位が転送方向に隣接するセルのＶＢ部より低くなるので、その電位障壁を乗り越えて当該隣接セルのＶＷ部に移される。このように転送電極４の印加パルスの“Ｈ”と“Ｌで、即ち印加パルスごとに蓄積電荷が転送方向に隣接するセル（フォトセル）に送られる。この垂直転送された信号電荷は、図示しないメモリ部に１フレーム分移送されたところで、今度は水平転送されて当該ＶＰＣＣＤから外部に出力される。
【００２２】
つぎに、電荷掃き捨て部の動作を説明する。
図５は、図１のＡ−Ａ線に沿った断面のポテンシャル図である。
この電荷掃き捨て部６は、電荷蓄積部２に対して電位障壁層として機能し、制御電極１８の印加電圧に応じて、そのポテンシャルバリアの高さを変えることができる。すなわち、この電荷掃き捨て部６では前述したようにｎｐｎ型の接合トランジスタ形不純物構造が形成されているため、制御電極の印加電圧を所定バイアス方向に上げていくと、両外側のｎ+ 領域１２と電荷蓄積部２のｎウェル１０部分から空乏層が内側に延び、中間のｐ領域１４が完全空乏化した後、いわゆるパンチスルー現象により電流が流れ（電荷が移動し）始める。この電荷の移動が始まる制御電極１８への印加電圧値は、主に接合トランジスタを構成する各領域の濃度プロファイルで決まり、これによって当該電荷掃き捨て部６のポテンシャルバリアが所定高さに設定されている。
【００２３】
図５（ａ）に示す制御電極１８がある程度低いバイアス状態のとき、ｐ領域１４の電位が低く所定高さのポテンシャルバリアを形成している。このため、ポテンシャルバリアの初期高さに応じて電荷蓄積部２のｎウェル１０部分に、ある一定量まで電荷（電子）を蓄積できる。すなわち、電荷蓄積部２に所定量の電荷が蓄積するのに必要なポテンシャルバリアの高さが得られるように、ｐ領域１４の大きさと濃度プロファイルが設定されている。この状態で、例えば強い光が当該ＣＣＤに入射された場合等にあっては、その余分な電荷がポテンシャルバリアを越えてｎ+ 領域１２に導かれ、制御電極１８に捨てられる。したがって、この過剰電荷が周囲のフォトセルに流れ込んで転送されることがなく、この結果、過剰電荷のチャネル転送によって垂直の帯状に明るい部分が画面上に現れるブルーミングが有効に抑止される。
【００２４】
一方、リセット動作等、電荷蓄積部２を空にしたい場合にあっては、制御電極１８にある程度高い正の電圧を印加すると、図５（ｂ）に示すように、ｐ領域１４の電位が上昇してポテンシャルバリアがつぶれ、電荷蓄積部２の蓄積可能な電荷量（容量）がほぼゼロになる。このため、殆ど全ての蓄積電荷がｎ+ 領域１２を通って制御電極１８に排出される。
また、シャッタ機能が働いて段階的な短い時間だけ光の入射が許可される場合にあっては、シャッタ時間に応じて制御電極１８の印加電圧を調整する。この電圧調整によってポテンシャルバリアの高さが変化し、入射光量に最適な電荷蓄積部２の容量が得られる結果、必要な電荷量とブルーミング抑制の両立が可能となる。
【００２５】
従来の電荷掃き捨て部では、ＭＯＳＦＥＴの閾値がポテンシャルバリア高さを決めていたが、本発明ではパンチスルー現象を利用していることから、比較的に高い電圧をかけて初めて電流が流れだす。すなわち、本発明では高いポテンシャルバリア高さが得られやすい。また、ｐ領域１４の濃度プロファイルを浅くして薄くしていったときに、そのバリア高さの制御性が従来のように急激に低下することがない。さらに、ｎ+ 領域１２の周囲を囲んでｐ領域１４が形成されていることから、広い面積で空乏化が起こる。
以上の理由から、本電荷掃き捨て部６は、特にポテンシャルバリアの高さを大きく左右する要素の一つである中間のｐ領域１４の幅を狭くでき、そのぶん従来より電荷掃き捨て部６の専有面積を小さくできる利点がある。
【００２６】
つぎに、電荷掃き捨て部６の変形例について、図面を参照しながら説明する。
【００２７】
図１の配置例では、電荷掃き捨て部６の製造過程において、そのフォトマスクのアライメントずれによって、電荷掃き捨て部６を構成する何れかの層又は領域が他に対し図１の左右方向にずれると例えばポテンシャルバリアの高さに代表される所望の特性が得られなくなる。
この不都合を回避するために、電荷掃き捨て部６を、図６に示すように各セルの左右に設けることができる。本発明における電荷掃き捨て部６はサイズが小さいので、このような配置にしても専有面積が余り増大しない。
また、電荷掃き捨て部６は１列おきに設けてもよいが、図７に示すようにチェック状、即ち行方向，列方向ともに１セルおきに設けてもよい。
【００２８】
図２の断面構造では、電荷掃き捨て部６の制御電極１８をメタル層のみで形成したが、図８に示すように、転送電極４と同じ階層で同時形成されるポリパッド層３０をメタル層とｎ+ 領域１２との間に介在させたポリコンタクト構造としてもよい。
【００２９】
さらに、図９に示す変形例では、電荷が流入する側のチャネル分離層Ｃ／Ｓ部分が、例えば電荷掃き捨て部６の周囲を一部囲むように幅広に形成され、この幅広部分で電荷蓄積部２の電位障壁層（ＶＢ部）に接している。高速で多量に送られてくる電送電荷の流れが直接電荷掃き捨て部６に当たり、そのポテンシャルバリアを乗り越えて無駄に捨てられることがないように、この電荷の流れをチャネル分離層Ｃ／Ｓの幅広部分でブロックするためである。
【００３０】
以上の構成を有する電荷掃き捨て部６の製造において、望ましくは、ｎ+ 領域１２とｐ領域１４の形成を同時に自己整合的に行う。
まず、用意したｐ型の半導体基板８の表面にｎウェル１０を、例えばイオン注入法により形成し、その後、層間絶縁層１６に開口部１６ａを通常のフォトリソグラフィ加工技術を用いて形成する。次いで、この開口部１６ａを通して例えばイオン注入を２度行う。このとき、ｎ+ 領域１２とｐ領域１４の導入不純物として、例えば砒素とボロンの如く、互いに拡散定数が異なる不純物を選定する。そして、所定の熱処理を行うと、拡散定数が大きな不純物（例えば、ボロン）が他の不純物（例えば、砒素）より基板深部まで到達し、その結果、図２に示す２重拡散構造のｎ+ 領域１２とｐ領域１４を得ることができる。
以後は、ｎ+ 領域１２と接続する制御電極１８を形成する。
なお、ポリパッド層３０（図８）を形成する場合は、層間絶縁層１６の形成途中、即ち下層絶縁膜２０を成膜し開口させた後にｎ+ 領域１２と接続するポリパッド層３０を形成し、その上に上層絶縁膜２２として例えばＢＰＳＧ膜を成膜し開口した後、メタル層（制御電極１８）をポリパッド層３０と接続するかたちで形成する。
【００３１】
なお、チャネル分離層Ｃ／Ｓの形成は、通常、ｎウェル１０の形成後、電荷掃き捨て部６の形成前に行うイオン注入等により行うが、このチャネル分離層Ｃ／Ｓの形成と同時にｐ領域１４を予め形成しておくと、電荷掃き捨て部６の形成工程が簡略化される意味で、好ましい。ただし、両者の濃度プロファイル差が無くなるので、そのことが特性上無視できないようであればチャネル分離層Ｃ／Ｓに追加イオン注入を行うか、上述のごとく両者を別個に形成する必要がある。
【００３２】
なお、以上はフレーム転送方式、なかでも単層駆動のＶＰＣＣＤを例としたが、ＣＣＤの転送方式に限定はない。また、ＣＣＤ以外の他の固体撮像デバイスにも本発明は適用可能である。
【００３３】
【発明の効果】
本発明に係る固体撮像装置によれば、電荷掃き捨て部の第１および第２の不純物領域と電荷蓄積部とから、接合トランジスタの不純物構造が形成されるので、いわゆるパンチスルー現象によって電荷掃き捨て動作が行われ、そのためポテンシャルバリアの高さを従来のＭＯＳＦＥＴ構造の電荷掃き捨て部よりは高くでき、特に第２の不純物領域幅を縮小化してポテンシャルバリアの高さに対する制御性が急速に低下するようなことがない結果、電荷掃き捨て部の専有面積を従来より小さくできる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るＶＰＣＣＤの画素アレイの部分的な平面図である。
【図２】図１のＡ−Ａ線に沿った断面図である。
【図３】図１のＢ−Ｂ線に沿った断面図である。
【図４】図４（ａ）は図１のＣ−Ｃ線に沿った断面図、図４（ｂ）はＶＰＣＣＤの電荷転送動作を示す図１のＣ−Ｃ線に沿ったポテンシャル図である。
【図５】電荷掃き捨て部の動作を示す図１のＡ−Ａ線に沿った断面のポテンシャル図であり、図５（ａ）は低バイアス状態、図５（ｂ）は充分にバイアス電圧を印加した状態を示す。
【図６】電荷掃き捨て部の配置数に関する変形例を示す画素アレイの一部平面図である。
【図７】電荷掃き捨て部の配置の仕方に関する変形例を示す画素アレイの一部平面図である。
【図８】電荷掃き捨て部の制御電極構造に関する変形例を示す断面図である。
【図９】電荷掃き捨て部に周囲のチャネル分離層に関する変形例を示す画素アレイの一部平面図である。
【図１０】従来の横形のオーバフロードレイン例を示すＣＣＤ画素アレイの部分的な平面図である。
【図１１】図１０のＤ−Ｄ線に沿った断面図である。
【図１２】  オーバフロードレインの動作を示す図１０のＤ−Ｄ線に沿った断面のポテンシャル図であり、図１２（ａ）は低バイアス状態、図１２（ｂ）は充分にバイアス電圧を印加した状態を示す。
【符号の説明】
１…画素アレイ、
２…電荷蓄積部、
４…転送電極、
６…電荷掃き捨て部、
８…半導体基板、
１０…ｎウェル、
１２…ｎ+ 領域（第１の不純物領域）、
１４…ｐ領域（第２の不純物領域）、
１６…層間絶縁層、１６ａ…開口部、
１８…制御電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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