(57)【特許請求の範囲】
【請求項１】
内部信号に従って出力ノードへ前記内部信号に対応する出力信号を出力する出力回路であって、
前記出力ノードとショートする配線層と、
前記配線層と第１の電位供給ノードとの間に設けられ、それぞれに直接接続され、前記内部信号に従って前記出力ノードを第１の電位レベルへと駆動する第１のトランジスタ素子と、
前記第１のトランジスタ素子と並列に設けられ、かつ前記配線層に接続される一方端を有する定抵抗素子と、
前記定抵抗素子の他方端と前記第１の電位供給ノードとの間に接続され、前記内部信号に従って前記第１のトランジスタ素子と同一または遅いタイミングでオン状態となり、前記出力ノードを前記第１の電位レベルへと駆動する、電流駆動力が前記第１のトランジスタ素子よりも大きく、かつ飽和状態時のオン抵抗値が前記定抵抗素子の抵抗値よりも小さい第２のトランジスタ素子とを備え、
前記第１のトランジスタ素子は、前記出力ノードに結合される第１の負荷を第１の期間内で前記第１の電位レベルへ駆動することができかつ前記第１の負荷よりも大きな第２の負荷を前記第１の期間内で前記第１の電位レベルに駆動するのには不十分な電流駆動力を有し、かつさらに前記第１のトランジスタ素子、前記第２のトランジスタ素子および前記定抵抗素子の合計の電流駆動力は、前記第２の負荷を前記第１の期間内で前記第１の電位レベルに駆動することが可能である、出力回路。
【請求項２】
前記第１のトランジスタ素子は、前記第２のトランジスタ素子よりも早いタイミングで導通状態とされる、請求項１記載の出力回路。
【請求項３】
前記第１のトランジスタ素子の制御電極と前記出力ノードとの間に接続される容量素子手段をさらに備える、請求項１または２記載の出力回路。
【請求項４】
メイン内部信号に従って生成される第１の内部信号に応答して出力ノードを電源電位レベルへ充電する第１のトランジスタ素子、
前記第１のトランジスタ素子と前記出力ノードトをショートする配線層、
前記第１のトランジスタ素子と並列に設けられ、前記メイン内部信号に従って生成されかつ前記第１の内部信号と同一の論理を有する第２の内部信号に応答して前記第１のトランジスタ素子と同一または遅いタイミングでオン状態となり、前記出力ノードを前記電源電位レベルへと充電する、電流駆動力が前記第１のトランジスタ素子よりも大きな第２のトランジスタ素子、
前記第２のトランジスタ素子と前記配線層との間に設けられ、前記第２のトランジスタ素子の飽和状態のオン抵抗値よりも大きな抵抗値を有する第１の定抵抗素子、
前記メイン内部信号に従って生成される第３の内部信号に応答して前記出力ノードを接地電位レベルへと放電する、前記配線層に直接接続された第３のトランジスタ素子、
前記第３のトランジスタ素子と並列に設けられ、前記メイン内部信号に従って生成されかつ前記第３の内部信号と同一の論理を有する第４の内部信号に応答して前記第３のトランジスタ素子と同一または遅いタイミングでオン状態となり、前記出力ノードを接地電位レベルへと放電する、電流駆動力が前記第３のトランジスタ素子よりも大きな第４のトランジスタ素子、および
前記配線層と前記第４のトランジスタ素子との間に設けられ、前記第４のトランジスタ素子の飽和状態のオン抵抗値よりも大きな抵抗値を有する第２の定抵抗素子を備え、
前記第１のトランジスタ素子の電流駆動力は、第１の期間内で前記出力ノードに結合される第１の負荷を前記電源電位レベルに駆動することができかつ前記第１の負荷よりも大きな第２の負荷を前記第１の期間内で前記電源電位レベルに駆動するには不十分な大きさであり、前記第１のトランジスタ素子、前記第２のトランジスタ素子および前記第１の定抵抗素子の合計の電流駆動力は、前記第１の期間内で前記第２の負荷を前記電源電位レベルに駆動することが可能であり、かつ
前記第３のトランジスタ素子の電流駆動力は、前記第１の負荷を前記第１の期間内で前記接地電位レベルへ駆動することができかつ前記第１の期間内で前記第２の負荷を前記接地ノードへ駆動するのには不十分な大きさであり、かつ前記第３のトランジスタ、前記第４のトランジスタおよび前記第２の定抵抗素子の合計の電流駆動力は前記第２の負荷を前記第１の期間内で前記接地電位レベルへ駆動することが可能である、出力回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は出力回路に関し、特に、半導体記憶装置などの半導体装置に内蔵される出力回路に関する。
【０００２】
【従来の技術】
図２３は一般的な半導体装置の全体の構成を概略的に示す図である。図２３において、半導体装置１００は、たとえばデータ信号である外部信号Ｄｉｎを受けて内部信号を生成する入力回路１０２と、入力回路１０２から与えられた信号に対し必要な処理を実行する内部回路１０４と、内部回路１０４により処理された内部信号を装置外部へ出力するための出力回路１０６を含む。外部からの入力信号Ｄｉｎはデータ信号であってもよく、また制御信号であってもよい。また出力回路１０６から出力される信号Ｄｏｕｔは、データ信号であってもよく、制御信号であってもよい。
【０００３】
入力回路１０２は、外部信号Ｄｉｎをバッファ処理して内部信号を生成する。
出力回路１０６は、内部回路１０４からの内部信号をバッファ処理して外部信号Ｄｏｕｔを生成する。この出力回路１０６は、また、外部装置とのインタフェースをとるために、内部信号の電圧レベルの変換を実行する機能を備えていてもよい。
【０００４】
図２４は図２３に示す出力回路の構成の一例を示す図である。図２４において、出力回路１０６は、内部信号Ｄに従って出力制御信号ＮＯＨおよびＮＯＬを生成するドライブ回路１１０と、このドライブ回路１１０の出力ＭＯＨおよびＮＯＬに従って外部信号Ｄｏｕｔを生成する出力段１１２を含む。出力段１１２は、電源電位Ｖｃｃ供給ノードと出力ノード９との間に設けられ、そのゲートに出力制御信号ＮＯＨを受けるｎチャネルＭＯＳトランジスタ１と、出力ノード９と接地電位ＧＮＤ供給ノードとの間に設けられ、そのゲートに出力制御信号ＮＯＬを受けるｎチャネルＭＯＳトランジスタ２を含む。次に動作について説明する。
【０００５】
まず図２５に示す動作波形図を参照して、ローレベルの信号を出力する場合の動作について説明する。
【０００６】
信号出力時以外、ドライブ回路１１０は、出力制御信号ＮＯＨおよびＮＯＬをともにローレベルに設定する。これにより、出力段１１２において、ＭＯＳトランジスタ１（以下、充電トランジスタ１と称す）およびＭＯＳトランジスタ２（以下、放電トランジスタ２と称す）はともにオフ状態にあり、出力ノード９はハイインピーダンス状態Ｚにある。
【０００７】
たとえば内部読出データ信号である内部信号Ｄがドライブ回路１１０へ与えられると、ドライブ回路１１０は、出力制御信号ＮＯＬをハイレベルに立上げるとともに、出力制御信号ＮＯＨをローレベルに維持する。これにより、放電トランジスタ２がオン状態となり、充電トランジスタ１がオフ状態となり、出力ノード９は放電トランジスタ２を介して放電され、出力信号Ｄｏｕｔはローレベルへと立下がる。
【０００８】
次に、図２６に示す動作波形図を参照して、ハイレベルの信号を出力する場合の動作について説明する。この場合、内部信号Ｄがハイレベルに確定すると、ドライブ回路１１０は、出力制御信号ＮＯＨをハイレベル（“Ｈ”）に立上げ、一方、出力制御信号ＮＯＬはローレベル（“Ｌ”）に維持する。これにより、充電トランジスタ１がオン状態、放電トランジスタ２がオフ状態となり、出力ノード９は充電トランジスタ１を介して電源電位Ｖｃｃレベルにまで充電される。これにより、外部信号Ｄｏｕｔはハイインピーダンス状態Ｚからハイレベル状態に確定する。
【０００９】
通常、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）などの半導体記憶装置においては、アクセス時間を短くするために、出力回路１０６の出力ノード駆動力は大きくされる。すなわち、充電トランジスタ１および放電トランジスタ２のサイズ（またはゲート幅とゲート長の比、Ｗ／Ｌ）は大きくされる。それにより、充電トランジスタ１および放電トランジスタ２の電流供給力を大きくし、出力ノード９を高速で充放電して、短時間で出力信号Ｄｏｕｔを確定状態に設定する。
【００１０】
【発明が解決しようとする課題】
半導体装置のパッケージ実装時においては、出力ノード９は、リードフレームに形成されたリード端子に接続される。リードにはインダクタンス成分が存在する。そのパッケージを含めた等価回路を図２７に示す。
【００１１】
図２７において、出力ノード９と出力端子１１の間に、リードの寄生抵抗Ｒｒおよび寄生インダクタンスＬｒが存在する。なお、外部端子１１には、外部負荷Ｃｒが付随する。このようなインダクタンス成分Ｌｒが存在する場合、このインダクタンスには電流変化に比例する電圧が生成される。充電トランジスタ１および放電トランジスタ２のサイズが大きくされているため、動作時においては出力ノード９における電流変化率ｄｉ／ｄｔが大きくなる。この大きな電流変化に伴ってインダクタンスにおいて電圧が誘起される。この場合、インダクタンスＬｒに大きな電流変化が生じるため、図２８に示すように、出力波形にオーバーシュートおよびアンダーシュートなどのリンギングが生じる。
【００１２】
出力ノード９（または外部端子１１）における信号のハイレベル／ローレベルの判定については、ＴＴＬレベルを用いた場合、Ｄｏｕｔ≧２．４Ｖでハイレベルであり、Ｄｏｕｔ≦０．４Ｖでローレベルである。
【００１３】
電源電位Ｖｃｃが５Ｖの場合、ハイレベル出力の場合には、出力リンギングが生じても、ハイレベル判定レベルＶＯＨｍｉｎ＝２．４Ｖに対して十分マージンが存在するため、論理レベル判定に誤りは生じない。
【００１４】
しかしながら、ローレベル出力の場合には、ローレベル判定レベルＶＯＬｍａｘ＝０．４Ｖに対してはあまりマージンは存在しない。したがって、このローレベル出力時において出力リンギングが生じた場合、図２８に示す領域Ａの部分で、出力ノード９における電圧がローレベル判定レベルＶＯＬｍａｘを超えてしまう。この時点で外部データのローレベル／ハイレベルの判定を行なった場合には、誤ったデータが読取られてしまう。したがって、この出力ノード９における出力信号Ｄｏｕｔの電位レベルが安定した状態までデータの判定を行なうことができず、アクセス時間が長くなるという問題が生じる。このローレベル出力の安定状態は出力信号Ｄｏｕｔがローレベル判定レベルＶＯＬｍａｘよりも低い電位レベルで振動している期間を含む。
【００１５】
また、半導体記憶装置の場合でなく、一般の半導体装置においても、オーバーシュートまたはアンダーシュートなどのリンギングが生じた場合、信号が安定状態となるまで論理レベルの判定を待つ必要があり、その半導体装置の動作速度が結果として遅くなる。また、複数の出力端子が同一論理レベルへ変化する場合、このようなオーバーシュートまたはアンダーシュートが充電トランジスタまたは放電トランジスタを介して電源線または接地線へフィードバックされ、装置内部の回路の電源電位または接地電位レベルが変動し、内部回路が誤動作するという問題が生じる。
【００１６】
特に、最近チップ内部にパッドを設けるＬＯＣ（リード・オン・チップ）の場合、リードの長さが長くなり、インダクタンス成分が応じて増加するため、Ｌ・ｄｉ／ｄｔが応じて大きくなり、出力リンギンク振幅が大きくなるという問題が生じる。
【００１７】
このオーバーシュートまたはアンダーシュートのような出力リンギングを抑える方法として、図２９に示すように、ダンピング抵抗３を出力ノード９と出力端子１１との間に設けることが一般に行なわれる。ダンピング抵抗３の抵抗値Ｒは比較的大きな値に設定される。このダンピング抵抗３により、流れる電流量を制限するとともに、電流変化率ｄｉ／ｄｔを小さくしてオーバーシュートまたはアンダーシュートなどのリンギングの発生を防止する。
【００１８】
しかしながら、図２９に示す構成の場合、ダンピング抵抗３が設けられているため、放電時において、出力端子１１の電位が接地電位レベルよりも高くなり、ローレベル判定レベルＶＯＬｍａｘに対するマージンが小さくなるという欠点が生じる。また同様に、ハイレベル出力時においても、ダンピング抵抗３を介して外部端子１１が駆動されるため、このダンピング抵抗３を介して流れる電流により電圧降下が生じ、出力信号ＤｏｕｔのハイレベルＶＯＨが低下するという問題が生じる。このハイレベルの電圧レベルの低下は、動作電源電圧として外部電源電圧ＥｘｔＶｃｃを用いても、外部電源電圧ＥｘｔＶｃｃが３．３Ｖ、１．５Ｖと低下した場合、同様にハイレベルの安定時間の遅延、誤判定が生じる。このような問題は、最近のＧＴＬレベルなどの低電源電圧回路において重要な問題となる。また、ダンピング抵抗３の電流制限機能により出力端子１１の充放電時間が長くなり、アクセス時間の増加となどの問題が生じる。
【００１９】
このダンピング抵抗による充放電時間が長くなるという欠点をなくすことを目的として、出力ノード９と放電トランジスタ２との間にプログラマブル抵抗ＰＲを設ける構成が特開平４−９０６２０号公報に示されている。このプログラマブル抵抗ＰＲは、この半導体装置の適用用途に合せてその抵抗値が設定される。アンダーシュートなどのリンギングを防止することを図る。しかしながら、この構成においても、出力ノード９と放電トランジスタ２との間にプログラマブル抵抗ＰＲが設けられるため、この抵抗値に従って出力ノード９の電位が接地電位レベルよりも浮上がり、ローレベル判定レベルＶＯＬｍａｘに対するマージンが小さくなるという問題が生じる。
【００２０】
それゆえ、この発明の目的は、動作速度を低下させることなく効果的に出力リンギングを抑制することのできる出力回路を提供するとである。
【００２１】
この発明の他の目的は、アクセス時間を長くすることなく効果的に出力データのリンギングを抑制することのできる半導体記憶装置における出力回路を提供することである。
【００２２】
【課題を解決するための手段】
この発明に係る出力回路は、要約すれば、少なくとも放電側トランジスタを２個並列に設け、一方の放電トランジスタと出力ノードとの間にダンピング抵抗を挿入したものである。
【００２３】
請求項１に係る出力回路は、出力ノードに接続される配線層と第１の電位供給ノードとの間に接続され、内部信号に従って出力ノードを第１の電位レベルへと駆動する第１のトランジスタ素子と、この第１のトランジスタ素子と並列に設けられ、その一方端が出力ノードに接続される定抵抗素子と、この定抵抗素子の他方端と第１の電位供給ノードとの間に接続され内部信号に従って第１のトランジスタ素子と同一または遅いタイミングでオン状態となり、出力ノードを第１の電位レベルへと駆動する第２のトランジスタ素子とを備える。この第２のトランジスタ素子は、電流駆動力が第１のトランジスタ素子よりも大きく、かつ飽和状態時のオン抵抗値が定抵抗素子の抵抗値よりも小さくされている。第１のトランジスタ素子は、出力ノードに結合される第１の負荷を第１の期間内で第１の電位レベルへ駆動することができかつこの第１の負荷よりも大きな第２の負荷を前記第１の期間内で前記第１の電位レベルに駆動するのには不十分な電流駆動力を有し、かつ第１のトランジスタ素子、第２のトランジスタ素子および定抵抗素子の合計の電流駆動力は、第２の負荷を第１の期間内で第１の電位レベルに駆動することが可能である。
【００２４】
好ましくは、第１のトランジスタ素子は第２のトランジスタ素子よりも速いタイミングで導通状態とされる。
【００２５】
好ましくはまた、第１のトランジスタ素子の制御電極と出力ノードとの間に容量素子がさらに設けられる。
【００２６】
請求項４に係る出力回路は、第１の内部信号に応答して出力ノードを電源電位レベルへと充電する第１のトランジスタ素子と、この第１のトランジスタ素子と並列に設けられ、かつ第１のトランジスタ素子の電流駆動力よりも大きな電流駆動力を有し、第１の内部信号と同一の論理を有する第２の内部信号に応答して第１のトランジスタと同一または遅いタイミングでオン状態となり、出力ノードを電源電位レベルへ充電する第２のトランジスタ素子と、この第２のトランジスタ素子の飽和状態時のオン抵抗値よりも大きな抵抗値を有し、その一方端が出力ノードにショートされる配線層に接続されかつ他方端が第２のトランジスタ素子に接続される第１の定抵抗素子と、第３の内部信号に応答して出力ノードを接地電位レベルへと放電する第３のトランジスタ素子と、この第３のトランジスタ素子と並列に設けられ、かつ第３のトランジスタ素子よりも大きな電流駆動力を有し、第３の内部信号と同一の論理を有する第４の内部信号に応答して第３のトランジスタと同一または遅いタイミングでオン状態となり、出力ノードを接地電位レベルへと放電する第４のトランジスタ素子と、出力ノードに接続される配線層と第４のトランジスタ素子との間に第４のトランジスタ素子と直列に設けられかつ第４のトランジスタ素子の飽和状態時のオン抵抗値よりも大きな抵抗値を有する第２の定抵抗素子を備える。第１ないし第４の内部信号は、それぞれメイン内部信号に従って生成される。
第１のトランジスタ素子の電流駆動力は、第１の期間内で出力ノードに結合される第１の負荷を電源電位レベルに駆動することができかつ第１の負荷よりも大きな第２の負荷を第１の期間内で電源電位レベルに駆動するには不十分な大きさであり、第１のトランジスタ素子、第２のトランジスタ素子および第１の定抵抗素子の合計の電流駆動力は、第１の期間内で第２の負荷を前記電源電位レベルに駆動することが可能である。
また、第３のトランジスタ素子の電流駆動力は、第１の負荷を第１の期間内で接地電位レベルへ駆動することができかつ第１の期間内で第２の負荷を接地ノードへ駆動するのには不十分な大きさであり、かつ第３のトランジスタ、第４のトランジスタおよび第２の定抵抗素子の合計の電流駆動力は第２の負荷を第１の期間内で接地電位レベルへ駆動することが可能である。
【００２８】
【作用】
請求項１に係る出力回路においては、定抵抗素子がダンピング抵抗として機能し、電流駆動力の大きな第２のトランジスタ素子による充電または放電は緩やかにされ、リンギングが抑制される。また、第１のトランジスタ素子はダンピング抵抗によるアクセス時間の増加を緩和するとともに出力ノードを第１の電位レベルに設定する。また、第１および第２のトランジスタ素子および定抵抗素子の電流駆動力を調整することにより、出力負荷にかかわらず所定期間内で出力ノードを安定に第１の電位レベルに駆動することができる。
【００２９】
この第１のトランジスタ素子を第２のトランジスタ素子よりも速いタイミングで導通状態とする場合、第１のトランジスタ素子のサイズは、出力負荷が小さい場合でも出力リンギングが生じない小さな電流変化率ｄｉ／ｄｔを与えるような程度に設定される。まず第１のトランジスタ素子が緩やかに出力ノードを第１の電位レベルへと駆動し、次いで第２のトランジスタ素子がこの第１のトランジスタ素子の駆動力の不足を補う。第１および第２のトランジスタ素子がともにオン状態となり、電流量が増加しても、抵抗素子によりその電流変化率の変動は抑制され、効果的に出力リンギングが生じるのが防止される。
【００３０】
また出力ノードの第１のトランジスタ素子との間に設けられる容量素子は、この出力ノードの電位変化を第１のトランジスタ素子のゲートへフィードバックし、第１のトランジスタ素子のゲート電位を調節して第１のトランジスタにより、出力ノードにおける電流変化率が大きくなるのを防止する。
【００３１】
請求項４に係る出力回路においては、充電用トランジスタおよび放電用トランジスタ両者が分割されており、それぞれの一方のトランジスタに設けられた定抵抗素子がダンピング抵抗として機能し、オーバーシュートおよびアンダーシュートなどのリンギングをともに効果的に抑制することができる。また、ダンピング抵抗の設けられていない比較的電流駆動力の小さな第１および第３のトランジスタ素子により、ダンピング抵抗挿入によるアクセスの遅れを緩和することができるとともに、ダンピング抵抗による出力信号電位レベルの低下および浮上がりをともに効果的に抑制することができる。また、第１のトランジスタ素子、第２のトランジスタ素子および第１の定抵抗素子の電流駆動力、ならびに第３のトランジスタ素子、第４のトランジスタ素子および第２の定抵抗素子の電流駆動力を調整することにより出力負荷の大きさに係らず、所定期間内に出力ノードを電源電位または接地電位レベルに充放電することができる。
【００３３】
【実施例】
図１はこの発明に従う出力回路を備える半導体装置の全体の構成を概略的に示す図である。図１においては、半導体装置の一例として、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）が示される。図１において、ＤＲＡＭは、行および列のマトリクス状に配列される複数のメモリセルを有するメモリセルアレイ１０と、図示しないアドレスバッファからの内部ロウアドレス信号をデコードし、メモリセルアレイ１０における対応の行（ワード線）を選択状態へ駆動するロウデコーダ１２と、図示しないアドレスバッファからの内部コラムアドレス信号をデコードし、メモリセルアレイ１０における対応の列（ビット線対）を選択状態とする列選択信号を発生するコラムデコーダ１４と、メモリセルアレイ１０における選択行に接続されるメモリセルのデータを検知し増幅するセンスアンプとコラムデコーダ１４からの列選択信号に応答して対応の列を内部データ線に接続するＩＯゲートを含む。図１において、センスアンプとＩＯゲートは１つのブロック１６で示す。
【００３４】
ＤＲＡＭはさらに、外部から与えられる制御信号、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥに応答して各種内部制御信号を発生するクロック発生回路２０と、メモリセルアレイ１０の選択されたメモリセルのデータを増幅するプリアンプ１８と、プリアンプ１８からの内部読出データＺＤＤとクロック発生回路２０からの出力許可信号ＯＥＭに応答して出力信号Ｄｏｕｔを発生する出力回路３０を含む。
【００３５】
図１においては、１ビットのデータ信号が出力される構成が示されるが、×４、×８などの多ビット構成が用いられてもよい。またデータ入力ピン端子とデータ出力端子が共通に用いられるＤＱ共通配置が用いられてもよく、またデータ出力端子とデータ入力端子が別々に設けられるＤＱ分離配置が用いられてもよい。
【００３６】
出力回路３０は、プリアンプ１８からの内部読出信号ＺＤＤとクロック発生回路２０からの出力許可信号ＯＥＭに応答して内部信号である出力制御信号ＮＯＨ、ＮＯＬ１およびＮＯＬ２を発生する出力制御回路２２と、電源電位供給ノードと出力ノード９との間に設けられ、出力制御信号ＮＯＨをゲートに受けるｎチャネルＭＯＳトランジスタ１と、出力ノード９と接地電位供給ノードとの間に設けられ、そのゲートに出力制御信号ＮＯＬ１を受けるｎチャネルＭＯＳトランジスタ２ａと、ＭＯＳトランジスタ２と並列に設けられ、その一方端が出力ノード９に接続される抵抗素子４と、抵抗素子４の他方端と接地電位供給ノードとの間に設けられ、そのゲートに出力制御信号ＮＯＬ２を受けるｎチャネルＭＯＳトランジスタ２ｂを含む。
【００３７】
トランジスタ２ａのサイズは、出力負荷が小さい場合においても出力リンギングが生じない程度に設定される。すなわち、ＭＯＳトランジスタ（以下、第１の放電トランジスタと称す）２ａの電流駆動力は比較的小さくされる。
【００３８】
抵抗４の抵抗値は、ＭＯＳトランジスタ（以下、第２の放電トランジスタと称す）２ｂのオン抵抗よりも十分大きな値に設定される。第１の放電トランジスタ２ａと第２の放電トランジスタ２ｂのそれぞれのサイズは、異なっていてもよいが、好ましくは両者は同じサイズに設定される。
【００３９】
また、抵抗４の抵抗値Ｒと第２の放電トランジスタ２ｂのオン抵抗Ｒ（２ｂ）との和は、図２９に示す従来の放電トランジスタ２のオン抵抗Ｒ（２）とほぼ等しい値となるように設定される。ここで、ＭＯＳトランジスタのオン抵抗は、そのゲート電圧、およびドレイン電圧により変化するが、ここでは飽和状態となったときのＭＯＳトランジスタの抵抗値を基準とする。
【００４０】
出力回路３０に外部電源電位ＥｘｔＶｃｃが与えられているのは、この図１に示す半導体記憶装置は内部降圧回路を利用しており、内部でこの外部電圧ＥｘｔＶｃｃを降圧してメモリセルアレイ１０の駆動部に与えている構成を利用するためである。
【００４１】
図２は、図１に示す出力制御回路の具体的構成を示す図である。図２において、出力制御回路２２は、プリアンプからの内部読出信号ＺＤＤを反転するインバータ回路４１と、インバータ回路４１の出力と出力許可信号ＯＥＭを受ける２入力ＮＡＮＤ回路４２と、ＮＡＮＤ回路４２の出力を反転するインバータ回路４３と、内部読出信号ＺＤＤと出力許可信号ＯＥＭを受ける２入力ＮＡＮＤ回路４４と、ＮＡＮＤ回路４４の出力を反転するインバータ回路４５と、出力許可信号ＯＥＭを所定時間遅延させる遅延回路４６と、内部読出し信号ＺＤＤ、出力許可信号ＯＥＭおよび遅延回路４６の出力を受ける３入力ＮＡＮＤ回路４７と、ＮＡＮＤ回路４７の出力を反転するインバータ回路４８を含む。
【００４２】
インバータ回路４３から出力制御信号ＮＯＨが出力され、インバータ回路４５から出力制御信号ＮＯＬ１が出力され、インバータ回路４８から出力制御信号ＮＯＬ２が出力される。遅延回路４６を設けることにより、出力許可信号ＯＥＭの立上がりを所定時間遅延させるため、ＮＡＮＤ回路４７をこの所定時間経過後にイネーブル状態とすることができる。次に動作について説明する。
【００４３】
半導体記憶装置においてデータを読出す動作は、通常のＤＲＡＭと同様である。すなわち、クロック発生回路２０からの制御信号の制御の下に、ロウデコーダ１２およびコラムデコーダ１４によりメモリセルアレイ１０における行および列に対する選択動作が実行される。続いて、ブロック１６におけるセンスアンプによるセンス動作が実行され、ブロック１６におけるＩＯゲートがコラムデコーダ１４の出力により導通して、このロウデコーダ１２およびコラムデコーダ１４により選択された行および列の交差部に位置するメモリセルのデータがプリアンプ１８へ与えられる。
【００４４】
プリアンプ１８の出力である内部読出データＺＤＤが確定状態となるまで、出力許可信号ＯＥＭはローレベルであり、出力回路３０はディスエイブル状態にある。すなわち、出力制御回路２２からの出力制御信号ＮＯＨ、ＮＯＬ１およびＮＯＬ２はすべてローレベルであり、充電トランジスタ１、第１および第２の放電トランジスタ２ａおよび２ｂはすべてオフ状態になり、出力信号Ｄｏｕｔはハイインピーダンス状態にある。
【００４５】
出力許可信号ＯＥＭがハイレベルへ立上がると、出力回路３０がイネーブル状態とされ、内部読出データＺＤＤに対応する出力信号Ｄｏｕｔが出力される。内部読出データがハイレベルの場合の出力回路３０の動作をその動作波形図である図３を併せて参照して説明する。
【００４６】
出力許可信号ＯＥＭがハイレベルへ立上がるとき、内部読出データＺＤＤはハイレベルで安定状態にある。インバータ回路４１の出力がローレベルであるため、ＮＡＮＤ回路４２の出力がハイレベルとなり、出力制御信号ＮＯＨはローレベルを維持する。
【００４７】
一方、ＮＡＮＤ回路４４は、その両入力がともにハイレベルであるため、ローレベルの信号を出力する。したがって、出力制御信号ＮＯＬ１はハイレベルへ立上がる。この出力制御信号ＮＯＬ１より、第１の放電トランジスタ２ａがオン状態となり、出力ノード９をリンギングが生じない速度で放電する。
【００４８】
このとき、まだ遅延回路４６の出力はローレベルであるため、ＮＡＮＤ回路４７の出力はハイレベルであり、したがって、出力制御信号ＮＯＬ２はローレベルにあり、第２の放電トランジスタ２ｂはオフ状態にある。
【００４９】
遅延回路４６の有する遅延時間Ｔが経過した後、遅延回路４６の出力がハイレベルへ立上がり、応じて出力制御信号ＮＯＬ２がハイレベルへ立上がる。これにより、第２の放電トランジスタ２ｂがオン状態となり、抵抗４を介して出力ノード９を接地電位レベルへと放電する。
【００５０】
第１および第２の放電トランジスタ２ａおよび２ｂが共にオン状態となったとき、出力ノード９には大きな電流が流れる可能性がある。しかしながら、抵抗４により、この大きな電流変化は緩和され、出力ノード９の電位は緩やかに変化し、これにより出力リンギングの発生が防止される。
【００５１】
このときまた出力ノード９は第１の放電トランジスタ２ａを介して接地電位レベルまで放電され、ダンピング抵抗挿入によるローレベル電位の浮上りは防止される。
【００５２】
出力許可信号ＯＥＭがローレベルへ立下がると、応じてＮＡＮＤ回路４４および４７の出力がハイレベルへと立上がり、出力制御信号ＮＯＬ１およびＮＯＬ２はともにローレベルへと立下がり、第１および第２の放電トランジスタ２ａおよび２ｂはともにオフ状態となり、出力ノード９はハイインピーダンス状態となる。次にこの発明に従う出力回路の作用効果について説明する。
【００５３】
図４は、この発明における抵抗の効果を説明するための図である。図４（ａ）に従来の出力回路の放電トランジスタを示し、図４（ｂ）に本実施例の第２の放電トランジスタおよび抵抗素子を示す。図４（ａ）において、従来の出力回路の放電トランジスタＴｒａは、オン抵抗Ｒａを有する。一方、図４（ｂ）に示す本実施例における第２の放電トランジスタおよびＴｒｂおよび抵抗素子はそれぞれオン抵抗Ｒｂおよび抵抗値Ｒｄを有する。本実施例においては、
Ｒａ≒Ｒｂ＋Ｒｄ，Ｒｄ＞＞Ｒｂ
の関係が満足するように第２の放電トランジスタのオン抵抗値および抵抗素子の抵抗値Ｒｄが設定される。
【００５４】
出力ノード９における出力信号Ｄｏｕｔにおけるリンギングを抑制するためには、この出力ノード９における電流変化率ｄｉ／ｄｔをできるだけ小さくするのが好ましい。図４（ａ）に示すように、ダンピング抵抗が設けられていない場合、放電トランジスタＴｒａがオン状態となるとき、そのゲート電圧が変化し、またそれに応じてドレイン電圧も変化する。一般に、ＭＯＳトランジスタを流れる電流は、以下の式で表わされる。
【００５５】
（ｉ）  非飽和領域：｜ＶＤＳ｜＜｜ＶＧＳ−ＶＴＨ｜
ＩＤＳ＝Ｋ・｛２（ＶＧＳ−ＶＴＨ）・ＶＤＳ−ＶＤＳ｝  …（１）
（ii）  飽和領域：｜ＶＤＳ｜≧｜ＶＧＳ−ＶＴＨ｜
ＩＤＳ＝Ｋ・（ＶＧＳ−ＶＴＨ）2   …（２）
ここで、ＫはＭＯＳトランジスタのサイズ、ゲート絶縁膜の膜厚等に依存する定数であり、ＶＤＳはＭＯＳトランジスタのドレインソース間電圧、ＶＧＳはＭＯＳトランジスタのゲート−ソース間電圧、およびＶＴＨはＭＯＳトランジスタのしきい値電圧を示す。
【００５６】
放電トランジスタＴｒａがオン状態となるとき、上式（１）および（２）から見られるように、ＭＯＳトランジスタはまず飽和領域で動作し、続いて、ゲート電圧の上昇およびドレイン電圧の低下に伴って非飽和領域で動作する。このとき、ＭＯＳトランジスタを流れる電流ＩＤＳの特性が変化する。すなわち、放電トランジスタＴｒａの抵抗値Ｒａが大きく変化する。この放電トランジスタＴｒａの抵抗値Ｒａの変化に伴って電流変化率ｄｉ／ｄｔも変化するため、その大きな電流駆動力による大きな電流変化率がさらに大きくなり、図４（ｃ）に示すように、リンギングが発生する原因となる。
【００５７】
この放電トランジスタＴｒａの抵抗変化の影響をなくすために、大きな抵抗値のダンピング抵抗（抵抗値ＲＤ）を挿入すると、このダンピング抵抗ＲＤにより電流変化率は小さくされるものの、放電速度が低下し、図４（ｄ）に破線で示すように、ローレベルに到達する時間が長くなる。
【００５８】
一方、図４（ｂ）に示す本実施例においては、ダンピング機能を備える抵抗を放電トランジスタＴｒｂと出力ノード９との間に挿入しても、この経路における抵抗値ＲｄおよびＲｂの和（Ｒｄ＋Ｒｂ）は従来の放電トランジスタＴｒａの抵抗値（最小のオン抵抗値）Ｒａとほぼ同様の値とされる。また抵抗値Ｒｄは放電トランジスタＴｒｂの抵抗値Ｒｄよりも十分大きな値に設定される。この場合、出力ノード９を流れる電流の放電速度は、従来の放電トランジスタＴｒａを用いたそれとほぼ同様とすることができ、大きな駆動力を持つ放電トランジスタＴｒａとほぼ同様の放電時間で出力ノード９を放電することができる。
【００５９】
またこのとき、ダンピング用抵抗の抵抗値Ｒｄが放電用トランジスタＴｒｂの抵抗値Ｒｂよりも十分大きな値に設定されているため、放電用トランジスタＴｒｂの抵抗値Ｒｂの変動はほぼ無視することができ、リンギング発生の原因を取除くことができる。すなわち、ダンピング用抵抗の抵抗値Ｒｄが放電トランジスタＴｒｂの抵抗値Ｔｒｂよりも十分大きければ、放電トランジスタが導通したとき、この放電トランジスタＴｒｂの抵抗変化はほぼ無視することができる。したがって、このダンピング用抵抗Ｒｄと放電トランジスタＴｒｂからなる放電経路の抵抗値をほぼ一定とすることができ、一定の電流量で出力ノード９を放電することができ、電流変化率ｄｉ／ｄｔを小さくしてリンギングを効果的に抑制することができる。
【００６０】
このとき、出力ノード９の放電電流ｉは図４（ａ）に示す従来の放電トランジスタが放電する電流値とほぼ同じ大きさである。したがって、出力ノード９の放電速度を従来の出力回路のそれと同様とすることができ、アクセス時間が長くなることは効果的に防止される（図４（ｄ）参照）。
【００６１】
図５は、本発明の実施例の作用効果を説明するための図である。図５においては、出力ノード９と接地電位との間に第１の放電トランジスタＴｒ１が設けられ、この第１の放電トランジスタＴｒ１と並列に出力ノード９と接地電位との間にダンピング用抵抗４および第２の放電トランジスタＴｒ２が設けられる。
【００６２】
第１の放電トランジスタＴｒ１のサイズは、小さな出力負荷の場合でもリンギングが生じないようにするために、そのサイズは小さくされる。第２の放電トランジスタＴｒ２のサイズは、高速で出力ノード９を放電するために、比較的大きくされる。ダンピング用の抵抗４は抵抗値Ｒｄを有する。次に動作について説明する。
【００６３】
いま出力制御信号ＮＯＬ１がハイレベルへ立上がると、第１の放電トランジスタＴｒ１がオン状態となり、出力ノード９が接地電位レベルへと向かって放電される。第１の放電トランジスタＴｒ１はその電流駆動力は比較的小さくされている。したがって図５（ｂ）の曲線ＩまたはＩＩに示すように、出力負荷が比較的小さければリンギングを生じることなく時間ｔ１の間に出力ノード９を接地電位レベルへ放電することができる。
【００６４】
しかしながら、出力負荷が大きくなると、図５（ｂ）の曲線ＩＩＩに示すように、時間ｔ１の間に出力ノード９を接地電位レベルへ放電することができなくなる場合が生じる。このため、第２の出力制御信号ＮＯＬ２をハイレベルへ立上げ、第２の放電トランジスタＴｒ２をオン状態とする。第２の放電トランジスタＴｒ２はそのサイズが比較的大きくされており、高速で出力ノード９を接地電位レベルへと放電する。この第２の放電トランジスタＴｒ２がオン状態となると、出力ノード９の電位が急激に変化する可能性がある。このとき、ダンピング用の抵抗４が設けられているため、その電流制限機能によりほぼ一定の速度で出力ノード９を放電することができる。したがって、図５（ｂ）の曲線ＩＩＩに示すように、リンギングを生じることなく時間ｔ２の間で出力ノード９を接地電位レベルにまで放電することができる。
【００６５】
この図５（ａ）に示す構成の場合、第２の放電トランジスタＴｒ２のサイズは大きく設計されており、大きな電流駆動力を持っている。しかしながら、この第２の放電トランジスタＴｒ２のサイズは第１の放電トランジスタＴｒ１と同じであってもよい。同時に２つの放電トランジスタがオン状態となり、出力ノード９を放電するため、結果として、大きな電流駆動力をもって出力ノード９を放電することができるためである。
【００６６】
［第２の実施例］
図６はこの発明の第２の実施例である出力回路の構成を示す図である。この図６に示す出力回路は、第１の放電トランジスタ２ａのゲートと出力ノード９との間に設けられたフィードバック容量５を備える。他の構成は図１に示す出力回路と同様である。第１の放電トランジスタ２ａがオン状態となったとき、出力制御信号ＮＯＬ１はハイレベル（または遷移期間中）である。第１の放電トランジスタ２ａのオン状態に応答して出力ノード９はその電位が変化する。この出力ノード９の電位変化が急激な場合、フィードバックトランジスタ５を介して第１の放電トランジスタ２ａにフィードバックされる。すなわち、出力ノード９の電位が急激に低下した場合、フィードバック容量５を介して第１の放電トランジスタ２ａのゲート電位が低下し、これにより第１の放電トランジスタ２ａのコンダクタンスが小さくなり、その放電電流が小さくされる。これにより、出力ノード９における急激な電位変化が抑制される。
【００６７】
充電トランジスタ１がオン状態となったとき、出力ノード９はハイレベルへ充電される。このとき出力制御信号ＮＯＬ１はローレベルである。出力制御回路に含まれるインバータ回路４５（図２参照）の放電用トランジスタの駆動力は大きくされている。これにより、出力ノード９の充電時における第１の放電トランジスタ２ａのゲート電位の容量結合による上昇を防止する。これにより、第１の放電トランジスタ２ａが誤ってオン状態となることはなく、出力ノード９を高速で充電することができる。
【００６８】
また出力ノード９の放電時において、出力制御信号ＮＯＬ１はハイレベルに立上げられるが、このとき、出力ノード９の電位変化がフィードバック容量５を介して第１の放電トランジスタ２ａのゲートへ確実に伝播されるようにするために、この図２に示すインバータ回路４５の出力段の充電トランジスタの駆動力は比較的小さくされる。
【００６９】
この図６に示す出力回路の構成は、出力負荷が小さく、急激な電位変化が出力ノード９に起きる可能性が高い場合に効果的である。
【００７０】
［第３の実施例］
図７はこの発明の第３の実施例である出力回路の構成を示す図である。この図７に示す出力回路においては、出力ノード９と第１の放電トランジスタ２ａとの間に抵抗４が設けられる。第２の放電トランジスタ２ｂは出力ノード９にダンピング抵抗を介さずに接続される。第１の放電トランジスタ２ａのサイズは第２の放電トランジスタ２ｂのサイズと同じとされる。この図７に示す出力回路の場合、第１の放電トランジスタ２ａがオン状態となったとき、この抵抗４のダンピング機能により、出力ノード９の急激な電位変化は防止される。第１の放電トランジスタ２ａにより、出力ノード９の電位レベルを十分低い電位レベルにまで放電した後に第２の放電トランジスタ２ｂをオン状態とすれば、出力ノード９におけるアンダーシュートの振幅は０または十分小さくすることができる。これにより、同一サイズの第１および第２の放電トランジスタ２ａおよび２ｂを用いても、出力ノード９を出力リンギングを生じさせることなく高速で放電することができる。この図７に示す出力回路の構成においては、第１および第２の放電トランジスタ２ａおよび２ｂの電流駆動力が比較的大きく、出力負荷が小さい場合であっても、抵抗４により確実に出力リンギングの発生を防止することができる。
【００７１】
［第４の実施例］
図８はこの発明の第４の実施例である出力回路の構成を示す図である。図８に示す出力回路は、第１の放電トランジスタ２ａと出力ノード９との間に抵抗４が設けられる。第２の放電トランジスタ２ｂの一方導通端子は出力ノード９に接続されるとともに、容量５を介してゲートに接続される。この図８に示す出力回路の構成の場合、まず第１の放電トランジスタ２ａがオン状態となり、次いで第２の放電トランジスタ２ｂがオン状態となる。この第２の放電トランジスタ２ｂがオン状態となるときには、第１および第２の放電トランジスタ２ａおよび２ｂがともにオン状態となって出力ノード９を放電するため、出力ノード９の電位変化が急激になる可能性が生じる。このとき、出力ノード９の電位低下を容量５を介して第２の放電トランジスタ２ｂのゲートへフィードバックすることにより、この第２の放電トランジスタ２ｂのゲート電位を低下させて、そのコンダクタンスを小さくし、出力ノードの急激な電位低下を防止する。これにより、効果的に出力リンギングを防止することができる。
【００７２】
［第５の実施例］
図９はこの発明の第５の実施例である出力回路の構成を示す図である。図９に示す出力回路は、出力ノード９と接地電位との間に設けられる第１の放電トランジスタ２ａと、その一方端が出力ノード９に接続される抵抗４と、抵抗４の他方端と接地電位との間に接続される第２の放電トランジスタ２ｂを備える。第１および第２の放電トランジスタ２ａおよび２ｂは同じ出力制御信号ＮＯＬを受ける。すなわち、この図９に示す出力回路においては、第１および第２の放電トランジスタ２ａおよび２ｂが同じタイミングでオン状態となる。この場合においても、第１の放電トランジスタ２ａのサイズが、比較的小さな出力負荷を駆動するとき出力リンギングが生じない程度に設計されていれば、２つの放電トランジスタ２ａおよび２ｂが同時にオン状態となっても、出力ノード９における急激な電位変化は、抵抗４により防止され、この出力ノード９における出力リンギングを防止することができる。第２の放電トランジスタ２ｂのサイズは、第１の放電トランジスタ２ａのサイズよりも大きくされてもよく、また同じとされてもよい。
【００７３】
［第６の実施例］
図１０はこの発明の第６の実施例である出力回路の構成を示す図である。図１０に示す出力回路は、図９に示す出力回路の構成に加えて、さらに、出力ノード９と第１の放電トランジスタ２ａのゲートの間に設けられたフィードバック容量５を備える。第１の放電トランジスタ２ａと第２の放電トランジスタ２ｂはともに、出力制御信号ＮＯＬより同一タイミングでオン状態となる。図１０に示す出力回路の構成の場合、第１および第２の放電トランジスタ２ａおよび２ｂがともにオン状態となったとき、出力ノード９における急激な電位変化は、フィードバック容量５を介して第１の放電トランジスタ２ａのゲートへ伝達される。これにより第１の放電トランジスタ２ａのゲート電位が低下し、そのコンダクタンスが小さくなり、第１の放電トランジスタ２ａを介して流れる電流量が減少する。第２の放電トランジスタ２ｂを介して流れる電流はダンピング用の抵抗４により制限される。したがって、出力ノード９における急激な電位変化が防止され、出力リンギングの発生を効果的に防止することができる。
【００７４】
［第７の実施例］
図１１はこの発明の第７の実施例である出力回路の構成を示す図である。図１１において、出力回路は、出力ノード９と接地電位との間に接続され、そのゲートに出力制御信号ＮＯＬ１を受ける第１の放電トランジスタ２ａと、出力ノード９にその一方端が接続される抵抗４と、抵抗４の他方端と接地電位との間に接続されるとともにそのゲートに出力制御信号ＮＯＬ２を受ける第２の放電トランジスタ２ｂと、電源電位供給ノードと出力ノード９との間に設けられ、そのゲートに出力制御信号ＮＯＨ１を受ける第１の充電トランジスタ１ａと、その一方端が出力ノード９に接続される抵抗６と、抵抗６の他方端と電源電位供給ノードとの間に接続され、そのゲートに出力制御信号ＮＯＨ２を受ける第２の充電トランジスタ１ｂを含む。
【００７５】
第１の放電トランジスタ２ａと第２の放電トランジスタ２ｂと抵抗４の関係は図１に示す出力回路のそれと同様である。また同様に第１の充電回路１ａと第２の充電トランジスタ１ｂと抵抗６の関係は放電用トランジスタおよび抵抗のそれと同じである。次に、この図１１に示す出力回路の動作をその動作波形図である図１２を参照して説明する。
【００７６】
まず、図１２（Ａ）を参照して、出力信号Ｄｏｕｔがハイレベルとなるときの動作について説明する。この信号出力前は、出力制御信号ＮＯＬ１、ＮＯＬ２、ＮＯＨ１、およびＮＯＨ２はすべてローレベルであり、トランジスタ１ａ、１ｂ、２ａ、および２ｂはすべてオフ状態にある。したがって、出力ノード９はハイインピーダンス状態にある。
【００７７】
信号出力時において、出力制御信号ＮＯＨ１がハイレベルへ立上がる。これにより、出力ノード９が第１の充電トランジスタ１ａを介して充電される。第１の充電トランジスタ１ａの電流駆動力は、比較的小さな出力負荷を駆動した場合においても、出力リンギングが生じない程度の値に設定される。したがって、出力ノード９においては、急激な電位変化は生じず、なだらかに充電される。
【００７８】
次いで、出力制御信号ＮＯＨ２がハイレベルへ立上がり、第２の充電トランジスタ１ｂがオン状態となる。これにより、出力ノード９は第２の充電トランジスタ１ｂを介して充電される。第２の充電トランジスタ１ｂのサイズは、第１の充電トランジスタ１ａのそれと同じまたはそれ以上である。抵抗６の抵抗値は第２の充電トランジスタ１ｂの抵抗値よりも十分大きく設定されている。したがって、出力ノード９は一定の抵抗値で第２の充電トランジスタ１ｂを介して充電され、出力リンギングの発生を確実に防止することができる。
【００７９】
次に図１２（Ｂ）を参照して、ローレベルの出力信号を発生する場合の動作について説明する。この場合、出力制御信号ＮＯＨ１およびＮＯＨ２はともにローレベルに固定される。出力制御信号ＮＯＬ１がハイレベルに立上がり、所定時間経過後に出力制御信号ＮＯＬ２がハイレベルへ立上がる。この放電トランジスタ２ａおよび２ｂによる出力ノード９の放電動作は図１に示す出力回路における動作と同じである。したがって、抵抗４の存在により、一定の抵抗値で出力ノード９を放電することができ、出力リンギング（アンダーシュート）の発生を確実に防止することができる。
【００８０】
外部電源電位ＥｘｔＶｃｃが５Ｖであり、出力ハイレベル判定レベルＶＯＨｍｉｎが２．４Ｖの場合には、ハイレベルにおいてリンギングが生じても十分なマージンが存在するため、出力信号Ｄｏｕｔの論理レベルの誤判定は生じない。
【００８１】
しかしながら図１３に示すように、電源電圧Ｖｃｃが低くなった場合（たとえば３．３または１．５Ｖ）、ハイレベル判定レベルＶＯＨｍｉｎと電源電圧Ｖｃｃとの間の差が小さくなる。したがってこの場合において、図１３において破線で示すようにオーバーシュートが存在した場合、ハイレベルの信号をローレベルと判定する場合が生じる。このような誤判定を避けるためには、アンダーシュートの場合と同様に、出力信号Ｄｏｕｔの判定時点を遅くする必要がある。
【００８２】
しかしながら、図１１に示す出力回路を用いれば、このようなオーバーシュートおよびアンダーシュートの発生を確実に防止することができるため、アクセス時間を短縮することができ、高速動作する半導体記憶装置などの半導体装置を実現することができる。
【００８３】
［第８の実施例］
図１４はこの発明の第８の実施例である出力回路の構成を示す図である。図１４に示す出力回路は、第１および第２の充電トランジスタ１ａおよび１ｂが同じ出力制御信号ＮＯＨにより同一タイミングで導通状態となり、また第１および第２の放電トランジスタ２ａおよび２ｂが同じ出力制御信号ＮＯＬにより同一タイミングでオン状態となる点が図１１に示す出力回路の構成と異なっている。他の点は同じである。この図１４に示す構成の出力回路においても、抵抗４および６により、一定の電流で出力ノード９を充放電することができ、出力ノード９における出力リンギングの発生を防止することができる。
【００８４】
同一タイミングで２つの出力ドライブトランジスタをオン状態とする場合、両ドライブトランジスタは同一サイズとされてもよい。この場合、回路のレイアウトが容易となる。
【００８５】
この図１４に示す出力回路の構成において、充電用トランジスタ１ａおよび１ｂと放電トランジスタ２ａおよび２ｂの一方においてのみ、２つのトランジスタがオン状態となるタイミングが異ならされる構成が用いられてもよい。
【００８６】
さらに、第１の充電トランジスタ１ａのゲートと出力ノード９の間にフィードバック容量が設けられてもよい。
【００８７】
さらに、出力ノード９と第１の放電トランジスタ２ａのゲートとの間にフィードバック容量が設けられてもよい。
【００８８】
［第９の実施例］
図１５はこの発明の第９の実施例である出力回路の構成を示す図である。図１５において、出力回路は、電源電圧供給ノードと出力ノード９の間に設けられ、そのゲートに出力制御信号ＮＯＨを受ける充電トランジスタ１と、その一方端が出力ノード９に接続される抵抗４と、抵抗４の他方端と接地電位ノードとの間に設けられ、そのゲートに出力制御信号ＮＯＬを受ける放電トランジスタと、出力ノード９と放電トランジスタ２のゲートとの間に設けられるフィードバック容量５を備える。
【００８９】
図１５に示す出力回路の構成の場合、放電トランジスタ２の電流駆動力が比較的大きくても、抵抗４のダンピング機能により、出力ノード９の電位変化を緩やかとすることができ、アンダーシュートの発生を防止することができる。このとき、また併せてフィードバック容量５により、出力ノード９の急激な電位変化は放電トランジスタ２のゲートへフィードバックされるため、効果的にこの出力ノード９を流れる電流を変化を小さくすることができ、出力ノード９の放電時における出力リンギングの発生を確実に防止することができる。
【００９０】
また外部電源電圧ＥｘｔＶｃｃが５Ｖなどの場合、出力ノード９充電時におけるリンギングが発生しても、そのハイレベル判定に対するマージンは十分大きい。したがって、出力ノード９放電時におけるリンギング（アンダーシュート）の発生を防止することにより、出力信号Ｄｏｕｔの論理判定タイミングを速くすることができ、高速アクセスが可能となる。
【００９１】
また出力ノード９の充電トランジスタ１による充電時において、この出力ノード９の充電電流はまたフィードバックキャパシタ５へも流れ込む。したがって、この出力ノード９におけるハイレベル信号出力時の電位変化を緩和することができ、出力リンギング（オーバーシュート）の発生を防止することができる。この場合、出力制御信号ＮＯＬを出力する回路の出力段の充電トランジスタの駆動力が比較的小さく、放電トランジスタの駆動力は大きくされる（出力ノード９充電時における放電用トランジスタ２のゲート電位の浮上りを防止するためである）。
【００９２】
［第１０の実施例］
図１６はこの発明の第１０の実施例である出力回路の構成を示す図である。図１６において、出力回路は、電源電位供給ノードと出力ノード９の間に設けられる充電トランジスタ１と、その一方端が出力ノード９に接続される抵抗４と、抵抗４の他方端と接地電位供給ノードとの間に接続される放電トランジスタ２と、抵抗４の他方端と放電トランジスタ２のゲートとの間に接続されるフィードバック容量５を備える。充電トランジスタ１のゲートへは出力制御信号ＮＯＨが与えられ、放電トランジスタ２のゲートへは出力制御信号ＮＯＬが与えられる。
【００９３】
この図１６に示す出力回路においては、抵抗４の抵抗値は比較的小さくされる。出力ノード９におけるローレベルの電位レベルの浮上りを最小とするためである。この場合、出力ノード９放電時において、放電トランジスタ２の抵抗変化の影響が現われて出力ノード９における電位変化が急激になることが考えられる。この出力ノード９の電位変化は抵抗４の他方端に伝達される。この電位変化は放電トランジスタ２のゲートへフィードバックされるため、この急激な電位変化を防止する方向に放電用トランジスタ２のコンダクタンスが調節される。これにより、出力ノード９を小さな電流変化率ｄｉ／ｄｔで放電することができ、出力リンギングの発生を防止することができる。
【００９４】
すなわちこの図１６に示す出力回路の場合、比較的大きな電流駆動力を持つ放電トランジスタ２を用いて出力ノード９の放電動作を行なっても、抵抗４の抵抗値によりその電流が制限され、電流変化率を比較的小さくすることができるとともに、フィードバック容量５により、電流変化率の急激な変化をなくすことができ、出力ノード９の出力リンギングの発生を防止することができる。
【００９５】
この抵抗４の抵抗値と放電用トランジスタ２の駆動力の関係は図１５に示す出力回路の構成においても同じである。しかしながらこの図１６に示す出力回路の構成においては、フィードバック容量５を、ポリシリコンを電極とするキャパシタで構成した場合、放電用トランジスタ２の上層にこのフィードバック容量５を形成することができ、レイアウトが容易となるとともに、面積の利用効率が改善され、出力回路の占有面積を小さくすることができる。
【００９６】
またこの図１６に示す出力回路の構成においては、充電トランジスタ１のオン状態のときに、抵抗４を介してフィードバック容量５が充電される。このとき、抵抗４の他方端の電位は抵抗４の抵抗値と容量５の容量値の積で決定される時定数で電位が上昇する。したがって、この充電動作時における出力ノード９の電位の急激な上昇を吸収することができ、出力ノード９の電位の立上がりを緩和させることができ、ハイレベル信号出力時の出力リンギングの発生を抑制することができる。
【００９７】
［第１１の実施例］
図１７はこの発明の第１１の実施例である出力回路の構成を示す図である。図１７において、出力回路は、出力ノード９と電源電位供給ノードとの間に設けられるｐチャネルＭＯＳトランジスタ５０を備える。充電用ＭＯＳトランジスタ５０のゲートへは、出力制御信号ＺＮＯＨが与えられる。出力制御信号ＺＮＯＨは、先の各実施例において述べた出力制御信号ＮＯＨの論理反転信号である。
【００９８】
出力ノード９を放電するために、第１の放電トランジスタ２ａ、第２の放電トランジスタ２ｂおよび抵抗４が設けられる。これらのトランジスタ２ａ、２ｂおよび抵抗４の接続形態およびサイズ／抵抗値の関係は図１に示す出力回路のそれと同じである。
【００９９】
ハイレベルの信号出力時においては、出力制御信号ＺＮＯＨがローレベルとなり、出力制御信号ＮＯＬ１およびＮＯＬ２がローレベルとなる。ローレベル信号出力時においては、出力制御信号ＺＮＯＨがハイレベルとなり、出力制御信号ＮＯＬ１およびＮＯＬ２が順次ローレベルからハイレベルへ立上がる。この図１７に示す出力回路はＣＭＯＳ構成を備える。図１７に示すようなＣＭＯＳ構成の出力回路であっても、効果的に出力リンギングの発生を抑制することができる。特に、ＣＭＯＳ構成の場合、充電側にも、ダンピング用の抵抗などを設け、オーバーシュートの発生をも抑制すれば、出力ノード９による出力リンギングによるラッチアップ現象の発生および電源電位の変動をも抑制することができ、内部回路を安定に動作せさることができる。ＣＭＯＳ回路の場合、１つのウェル内にｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタが構成されるため、出力リンギングによりラッチアップが起きる可能性が存在するためである。
【０１００】
［第１２の実施例］
図１８はこの発明に従う出力回路のレイアウトを示す図である。図１８において、出力回路は、第１のトランジスタ形成領域６０と、第２のトランジスタ形成領域７０とを含む。第１のトランジスタ形成領域６０では、第１の不純物領域と第２の不純物領域が間隔をおいて交互に形成される。これらの第１および第２の不純物領域には、各不純物領域と電気的コンタクトをとるための第１層アルミニウム配線層からなる電極取出層６２および６４が設けられる。第１の電極層６２は、第２層アルミニウム配線層からなる接地線２１０とスルーホール（ＴＨ）領域９２において接続される。この接地線２１０と平行に第２層アルミニウム配線層からなる信号線ＮＯＬ１および第２の信号線ＮＯＬ２が設けられる。第１の信号線ＮＯＬ１は、コンタクト領域９１を介して第１のトランジスタ形成領域６０に形成されたゲート電極層６３と選択的に接続される。
【０１０１】
第２の不純物層上に形成された第２の電極層６４はそれぞれ第２の不純物層に対応して設けられた抵抗体２００における一方端においてコンタクト領域２０１を介して選択的に接続される。この第２の電極層は第１アルミニウム配線層で形成される。
【０１０２】
第２のトランジスタ形成領域７０は、第３の不純物領域層および第４の不純物層がそれぞれ間隔をおいて交互に形成される。第３の不純物層上には、第１層アルミニウム配線層からなる第３の電極層７２ａおよび７２が形成され、第４の不純物層上には、第１層アルミニウム配線層からなる第４の電極層７４が形成される。第３の電極層７２と第４の電極層７４の間にゲート電極層７３が形成される。第３の電極層７２と第３の不純物層はコンタクト孔を介して電気的に接続され、第４の不純物層と第４の電極層７４はコンタクト孔を介して接続される。ゲート電極層７３は、コンタクト領域９３を介して第２の信号線ＮＯＬ２に選択的に接続される。第３の電極層７２は、第１の電極層６２と同様スルーホール領域９２において第２層アルミニウム層からなる接地線２１０に接続される。
【０１０３】
第４の不純物領域それぞれに対応して抵抗体２００が設けられる。第４の電極層７４はそれぞれ対応の抵抗体とコンタクト領域２０１を介して選択的に接続される。第１および第２のトランジスタ形成領域６０および７０の境界において、第２および第３の不純物層は同一領域で形成されるため、対応の電極層に対し符号６２ａ、７２ａを付す。
【０１０４】
抵抗体２００はそれぞれコンタクト領域２０１、コンタクト領域２０２、コンタクト領域２０３、２０５およびスルーホール領域２０４を含む。抵抗体２００形成領域上に第２層アルミニウム配線層からなる出力信号線２１４が形成される。出力信号線２１４は、出力ノードであるパッド２１６に接続される。
【０１０５】
抵抗体２００形成領域を間に挟んで第１および第２のトランジスタ形成領域と対向して第３のトランジスタ形成領域８０が配置される。第３のトランジスタ形成領域８０では第５および第６の不純物領域が交互に間をおいて形成される。これら第５および第６の不純物層上には、第１層アルミニウム配線層からなる第５の電極層８１と第６の電極層８４が設けられる。第５の電極層８１および第６の電極層８４はそれぞれ第５の不純物層および第６の不純物層とコンタクト孔を介して接続される。
【０１０６】
第５の電極層８１は、第２層アルミニウム配線層からなる電源線２１２にスルーホール領域９９において接続される。
【０１０７】
第５および第６の電極層の間にゲート電極層８３が形成される。電源線２１２と並行して出力信号ＮＯＨを伝達するための第２層アルミニウム配線層からなる信号線ＮＯＨが設けられる。信号線ＮＯＨはコンタクト領域９６においてゲート電極層９６と選択的に接続される。第６の電極層８４はそれぞれ対応の抵抗体においてコンタクト領域２０５を介して接続される。この第６の電極層８４は抵抗体２００に設けられたスルーホール領域２０４を介して出力信号線２１４に選択的に接続される。
【０１０８】
図１８に示すように、同一サイズのトランジスタを平行に設け、これらのトランジスタを選択的に作動状態とすることにより、必要とされるトランジスタサイズを容易に実現することができる。また同一サイズのトランジスタを複数個配列しているため、同一パターンが繰り返されており、レイアウトが容易である。
【０１０９】
抵抗体２００の領域において、コンタクト領域２０１、２０２、２０３および２０５を第１層アルミニウム配線層で選択的にショートさせることにより、その下部に設けられた抵抗体（ポリシリコン（ＰＢ））の長さを調節することができ、所望の値の抵抗値を実現することができる。またスルーホール領域２０４をコンタクト領域２０１側に設け、出力信号線２１４と第４の電極層７４とを接続する構成とすれば、充電側トランジスタに抵抗を接続することができる。スルーホール領域の位置変更のみにより回路構成を容易に変更することができる。次にこのレイアウトの詳細構成について説明する。
【０１１０】
図１９は、２つの放電用単位トランジスタのレイアウトを示す図である。図１９においては、第２のトランジスタ形成領域内に形成された２つの単位放電トランジスタのレイアウトを示す。図１９において、第３の不純物層に対する電極取出層である第３の電極層７２ｂおよび７２ｃは、スルーホール領域９２において、第２層アルミニウム配線層からなる接地線２０２に接続される。この接地線２１０と並行に信号線ＮＯＬ２が配設される。第３の電極層７２ｂおよび７２ｃの内側にゲート電極層７３ａおよび７３ｂが配設される。このゲート電極層７３ａおよび７３ｂはそれぞれコンタクト領域９３ａおよび９３ｂを介して第１層アルミニウム配線層に接続される。
【０１１１】
信号線ＮＯＬ２は、第２層アルミニウム配線層によりスルーホール領域９３ｃにおいて第１層アルミニウム配線層と接続される。すなわちコンタクト領域９３ａおよび９３ｂとスルーホール領域９３ｃを介して第１層および第２層アルミニウム配線層により選択的に信号線ＮＯＬ２に接続される。このとき、常時コンタクト領域９３ａおよび９３ｂを介してゲート電極層７３ａおよび７３ｂに対しコンタクトがとられている。コンタクト領域９３ａおよび９３ｂの一方とスルーホール領域９３ｃを介して信号線ＮＯＬ２が接続されてもよい。
【０１１２】
ゲート電極層７３ａおよび７３ｂの間に、第４の不純物領域に対する電極取出層である第１層アルミニウム配線層からなる第４の電極層７４が配設される。この第４の電極層７４は抵抗体２００のコンタクト領域２０１と選択的に接続される。抵抗体２００はポリシリコン（ＰＢ）からなる下地抵抗体で構成される。この下地の抵抗体とはそれぞれコンタクト領域２０２を介して第１層アルミニウム配線層２０２、２０３、および２０５が設けられる。このコンタクト領域２０５は第７の電極層８４と選択的に接続される。
【０１１３】
これらコンタクト領域に形成された第１層アルミニウム配線層を選択的に第１層アルミニウム配線層によりショートすることにより所望の抵抗値を実現することができる。スルーホール領域２０４においては、この第１層アルミニウム配線層からなる第７の電極層８４がその下層に設けられ、出力信号線層と選択的に接続される。コンタクト領域２０１，２０２、２０３および２０５を第１層アルミニウム配線層ですべて短絡すれば、抵抗が存在しない状態を実現することができる。
【０１１４】
抵抗体２００は第１のトランジスタ形成領域の第２の不純物領域に対して設けられた第２の電極層に対しても設けられている。したがって、信号ＮＯＬ１に従って動作するトランジスタに対しても所望の抵抗値のダンピング抵抗を設けることができる。信号線ＮＯＬ２とスルーホール領域９３ｃにおけるゲート電極層７３ａおよび７３ａに対する電気的接続を適当に調節すれば、所望の数のトランジスタを作動状態とすることができる。すなわち並列に動作するＭＯＳトランジスタを設けることができる。これは等価的にトランジスタサイズを調節することに対応する。
【０１１５】
またスルーホール領域２０４をコンタクト領域２０１とコンタクト領域２０２の間の領域に配設すれば、充電用トランジスタに対しダンピング用の抵抗を付加することができる。
【０１１６】
図２０は、図１９に示す抵抗体部の断面構造を示す図である。図２０に示すように、最下層にポリシリコン抵抗体（ＰＢ）２００が配設され、このポリシリコン抵抗（ＰＢ）の所定領域上にコンタクト領域２０２、２０３および２０５が形成される。コンタクト領域２０５において、第１層アルミニウム配線層からなる第７の電極層８４が抵抗体２００に選択的に接続される。コンタクト領域２０１において、第４の電極層７４が選択的に抵抗体２００に接続される。第７の電極層８４は、スルーホール領域２０４を介して出力信号線２１４に接続される。このとき、コンタクト領域２０２および２０３に対し第３の電極層７４を選択的に第１層アルミニウム配線層によりショートすれば、所望の値の抵抗を実現することができる。たとえばコンタクト領域２０１とコンタクト領域２０２とを第１層アルミニウム配線層でショートすれば、このコンタクト領域２０２とコンタクト領域２０５の間の抵抗体２００の抵抗がダンピング抵抗として放電用トランジスタに付加されることになる。
【０１１７】
図２１は、図１８に示す第１および第２のトランジスタ形成領域の等価回路を示す図である。図２１において、第１のトランジスタ形成領域ＴＲ１は、半導体基板（またはウェル領域）表面に互いに間隔をおいて交互に形成される第１の不純物層６６および第２の不純物層６７を含む。第１の不純物層６６と第２の不純物層６７の間の基板表面上にゲート電極層６３が形成される。ゲート電極層６３はコンタクト領域９１を介して信号線ＮＯＬ１へ選択的に接続される。第１の不純物層６６は接地線２１０に接続される。
【０１１８】
第２のトランジスタ形成領域ＴＲ２は、第１のトランジスタ形成領域ＴＲ１から連続して、互いに間隔をおいて交互に形成される第３の不純物領域７６と第４の不純物領域７７を含む。第１のトランジスタ形成領域ＴＲ１と第２のトランジスタ形成領域ＴＲ２の境界に位置する不純物領域６６（７６）は両領域において共有される。この不純物層６６（７６）は接地線２１０に接続される。第３の不純物層７６は接地線２１０に接続される。この第３の不純物層７６ｂと第４の不純物層７７の間にゲート電極層７３が形成される。ゲート電極層７３はコンタクト領域９３を介して信号線ＮＯＬ２に選択的に接続される。
【０１１９】
図２１には示さないが、第２の不純物領域６３および第４の不純物領域７７は、抵抗体２００に選択的に接続され、次いで出力信号線に接続される。
【０１２０】
図２２は、この出力回路の電気的等価回路を示す図である。図２２において、同一サイズの放電用単位トランジスタＤＴ１〜ＤＴ６が並列に設けられる。トランジスタＤＴ１〜ＤＴ６の一方導通端子はその抵抗値がプログラム可能である抵抗体２００ａ〜２００ｃを介して出力信号線２１４に選択的に接続される。トランジスタＤＴ１〜ＤＴ６から他方導通端子は接地電位に接続される。トランジスタＤＴ１およびＤＴ２のゲートはコンタクト領域９３Ａを介して信号線ＮＯＬ２に接続される。トランジスタＤＴ３およびＤＴ４のゲートはコンタクト領域９３Ｂを介して信号線ＮＯＬ２に接続される。トランジスタＤＴ５およびＤＴ６のゲートはコンタクト領域９３Ｃを介して信号線ＮＯＬ２に接続される。
【０１２１】
トランジスタＤＴ１〜ＤＴ６のうちの所望の数のトランジスタに対しコンタクト領域において必要な電気的接続をとる。同一サイズのトランジスタＤＴ１〜ＤＴ６のうち作動状態とされたトランジスタにより出力信号線２１４の放電速度は決定される。作動状態とされたトランジスタＤＴの数に比例してこの出力信号線２１４の放電速度は増加する。したがって、このトランジスタＤＴ１〜ＤＴ６を選択的に作動状態とすることは、出力放電用トランジスタのサイズを変更していることと等価である。これにより容易に所望のサイズの出力トランジスタを得ることができ、使用用途に応じてその電流駆動力が最適な値に設定された放電用トランジスタを実現することができる。
【０１２２】
この構成は、第１のトランジスタ形成領域に形成されたトランジスタおよび第３のトランジスタ形成領域に形成された充電用トランジスタに対しても同様である。したがって、単に配線工程における配線接続のみで所望の特性を有する放電用トランジスタおよび充電用トランジスタならびにダンピング抵抗を実現することができ、使用用途に応じた出力駆動特性を備える出力回路を容易に実現することができる。
【０１２３】
【発明の効果】
請求項１の発明に従えば、出力回路において出力ノードを第１の電位レベルに駆動するトランジスタを２つ並列に設け、一方のトランジスタと出力ノードの間に定抵抗素子を挿入したため、出力リンギングを効果的に抑制することができる。また、定抵抗挿入によるアクセス時間の増加または動作速度の低下を緩和することができるとともに、他方のトランジスタにより、出力ノードは第１の電位レベルにまで確実に駆動されるため、この出力ノードにおける電位レベルをダンピング抵抗の影響を受けることなく確実に第１の電位レベルにまで駆動することができる。
【０１２４】
この２つのトランジスタの動作タイミングを異ならせれば、一方のトランジスタのサイズを出力負荷が小さい場合にも出力リンギングが生じない程度に設定することにより任意の出力負荷に対しても出力リンギングが発生することなく高速で出力ノードを第１の電位レベルへと駆動することができる。
【０１２５】
また他方トランジスタのゲートと出力ノードの間にフィードバック容量を設ければ、出力ノードの急激な電位変化に従ってこの他方トランジスタのコンダクタンスを調節することができ、出力ノードの急激な電位変化を確実に防止することができ、出力リンギングを確実に防止することができる。
【０１２６】
請求項４の発明に従えば、出力ノード充電用のトランジスタおよび出力ノード放電用のトランジスタをそれぞれともに互いに並列に設けられた２つのトランジスタ素子で構成し、一方のトランジスタ素子と出力ノードとの間に定抵抗を挿入している。これにより、出力ノード充電時および放電時におけるオーバーシュートおよびアンダーシュートなどのリンギングを確実にアクセス時間の増加および動作タイミングの速度の低下をもたらすことなく防止することができ、高速動作する半導体装置を得ることができる。
【図面の簡単な説明】
【図１】この発明の一実施例である半導体装置の要部の構成を概略的に示す図である。
【図２】図１に示す出力制御回路の具体的構成例を示す図である。
【図３】図２に示す出力制御回路の動作を示す信号波形図である。
【図４】この発明の一実施例におけるダンピング用抵抗の効果を説明するための図である。
【図５】この発明における出力回路の作用効果を説明するための図である。
【図６】この発明の第２の実施例である出力回路の構成を示す図である。
【図７】この発明の第３の実施例である出力回路の構成を示す図である。
【図８】この発明の第４の実施例である出力回路の構成を示す図である。
【図９】この発明の第５の実施例である出力回路の構成を示す図である。
【図１０】この発明の第６の実施例である出力回路の構成を示す図である。
【図１１】この発明の第７の実施例である出力回路の構成を示す図である。
【図１２】図１１に示す出力回路の動作を示す信号波形図である。
【図１３】図１１に示す出力回路の信号信号波形を示す図である。
【図１４】この発明の第８の実施例である出力回路の構成を示す図である。
【図１５】この発明の第９の実施例である出力回路の構成を示す図である。
【図１６】この発明の第１０の実施例である出力回路の構成を示す図である。
【図１７】この発明の第１１の実施例である出力回路の構成を示す図である。
【図１８】この発明の出力回路のレイアウトを示す図である。
【図１９】図１８に示すレイアウトの部分拡大図である。
【図２０】図１９に示す抵抗体領域の断面構造を示す図である。
【図２１】図２０に示す第１および第２のトランジスタ形成領域の概略断面構造を示す図である。
【図２２】図２０に示す出力回路のレイアウトにおける１つのトランジスタ形成領域の電気的等価回路を示す図である。
【図２３】一般的な半導体装置の全体の構成を概略的に示す図である。
【図２４】従来の出力回路の構成を示す図である。
【図２５】図２４に示す出力回路の動作を示す信号波形図である。
【図２６】図２４に示す出力回路の動作を示す信号波形図である。
【図２７】従来の出力回路の問題点を説明するための図である。
【図２８】従来の出力回路における問題点を説明するための信号波形図である。
【図２９】従来の出力回路の変形例を示す図である。
【図３０】図２９に示す出力回路の問題点を説明するための図である。
【図３１】従来の出力回路に対する改良例を示す図である。
【符号の説明】
１  充電トランジスタ
１ａ  第１の充電トランジスタ
１ｂ  第２の充電トランジスタ
２  放電トランジスタ
２ａ  第１の放電トランジスタ
２ｂ  第２の放電トランジスタ
４  抵抗
５  フィードバック容量
６  抵抗
２２  出力制御回路
３０  出力回路
５０  充電用トランジスタ
６０  第１のトランジスタ形成領域
６２  第１の不純物層に対する電極層
６３  ゲート電極層
６４  第２の不純物層に対する電極層
７０  第２のトランジスタ形成領域
７２  第３の不純物層に対する電極層
７３  ゲート電極層
７４  第４の不純物層に対する電極層
８０  第３のトランジスタ形成領域
８１  第５の不純物層に対する電極層
８３  ゲート電極層
８４  第６の不純物層に対する電極取出層
９０  コンタクト領域
９１  コンタクト領域
９３  コンタクト領域
９５  コンタクト領域
９６  コンタクト領域
９２  スルーホール領域
９９  スルーホール領域
２００  抵抗体
２０１  コンタクト領域
２０２  コンタクト領域
２０３  コンタクト領域
２０４  スルーホール領域
２０５  コンタクト領域
２１０  接地線
２１２  電源線
２１４  出力信号線
２１６  出力パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
0003708561.tif 000006
【図６】
0003708561.tif 000007
【図７】
0003708561.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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