【手続補正書】
【提出日】令和3年8月27日(2021.8.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体上面と、半導体底面と、周側縁とを有する半導体デバイスダイであって、前記ダイは、
前記ダイの前記半導体底面から上方に広がって、前記ダイの前記周側縁に向かって横向きに外側方向にも広がっている、底側Ｐ型シリコン領域と、
前記底側Ｐ型シリコン領域上に配置されたＮ−型シリコン領域と、
前記半導体上面から前記Ｎ−型シリコン領域まで下方に広がっているＮ型空乏停止領域と、
前記半導体上面から前記Ｎ型空乏停止領域まで下方に広がっているＰ＋型電荷キャリア取出領域と、
前記半導体上面から前記Ｎ型空乏停止領域まで下方に広がっているＮ＋型コンタクト領域と、
前記半導体上面から前記Ｎ−型シリコン領域まで広がっているＰ型シリコン周側壁領域であって、前記Ｐ型シリコン周側壁領域は前記底側Ｐ型シリコン領域に接しており、それによりＰ型アイソレーション構造を形成し、また、前記Ｐ型シリコン周側壁領域は、前記Ｎ−型シリコン領域を側方から取り囲み、前記Ｎ−型シリコン領域を前記ダイの前記周側縁から分離する、Ｐ型シリコン周側壁領域と、
前記Ｎ＋型コンタクト領域及び前記Ｐ＋型電荷キャリア取出領域上に配置される上側金属電極と、
前記ダイの前記半導体底面に配置される底側金属電極と、
前記半導体上面から前記Ｎ−型シリコン領域まで下方に広がっているＰ＋型浮遊電界リングであって、前記Ｐ＋型浮遊電界リングは前記Ｎ型空乏停止領域の周囲を側方から取り囲むが、前記Ｎ−型シリコン領域の全Ｎ−型シリコンによって前記Ｎ型空乏停止領域から分離される、Ｐ＋型浮遊電界リングと、を含む半導体デバイスダイであって、
上面視において、前記Ｐ＋型電荷キャリア取出領域の総面積は前記Ｎ＋型コンタクト領域の総面積よりも大きく、
上面視において、前記Ｎ＋型コンタクト領域は島状であり、且つ前記Ｐ＋型電荷キャリア取出領域によって側方から囲まれている、半導体デバイスダイ。
【請求項２】
前記底側Ｐ型シリコン領域は透明アノード領域であり、前記底側Ｐ型シリコン領域は、１０ミクロン未満の厚さであり、前記底側Ｐ型シリコン領域は、３×１０１７原子／ｃｍ３未満のＰ型ドーパント濃度を有する、請求項１に記載の半導体デバイスダイ。
【請求項３】
前記Ｎ＋型コンタクト領域は複数のＮ＋型コンタクト領域のうちの１つであり、前記複数のＮ＋型コンタクト領域は２次元配列で配置されており、前記Ｎ＋型コンタクト領域の各々は前記Ｐ＋型電荷キャリア取出領域のＰ＋型シリコンによって側方から囲まれている、請求項１に記載の半導体デバイスダイ。
【請求項４】
前記半導体デバイスダイはディスクリートダイオードデバイスである、請求項１に記載の半導体デバイスダイ。
【請求項５】
前記半導体デバイスダイは２つ以下の金属電極を含む、請求項１に記載の半導体デバイスダイ。
【請求項６】
前記Ｎ型空乏停止領域には前記上側金属電極と接触している部分がない、請求項１に記載の半導体デバイスダイ。
【請求項７】
前記半導体デバイスダイにはエピタキシャルシリコン材料である部分がない、請求項１に記載の半導体デバイスダイ。
【請求項８】
前記底側Ｐ型シリコン領域はバルクウェハシリコン材料からなり、前記Ｎ−型シリコン領域はエピタキシャルシリコン材料からなる、請求項１に記載の半導体デバイスダイ。
【請求項９】
前記ダイの前記周側縁のシリコンのいくつかはＮ型シリコンである、請求項１に記載の半導体デバイスダイ。
【請求項１０】
前記ダイの前記周側縁のシリコンにはＮ型シリコンである部分がない、請求項１に記載の半導体デバイスダイ。
【請求項１１】
前記Ｐ型シリコン周側壁領域はアルミニウムでドープされている、請求項１に記載の半導体デバイスダイ。
【請求項１２】
リング状Ｎ＋型空乏停止リングであって、前記リング状Ｎ＋型空乏停止リングは前記半導体上面から下方に広がり、前記リング状Ｎ＋型空乏停止リングは前記Ｐ＋型電荷キャリア取出領域の周囲を側方から取り囲み、前記リング状Ｎ＋型空乏停止リングは前記Ｎ型空乏停止領域の境界を示す外側の周囲の境界線を有し、前記リング状Ｎ＋型空乏停止リングには前記Ｎ−型シリコン領域のどのＮ−型シリコンにも接する部分がない、リング状Ｎ＋型空乏停止リング、をさらに含む請求項１に記載の半導体デバイスダイ。
【請求項１３】
前記底側Ｐ型シリコン領域は、前記半導体デバイスダイの順方向伝導状態において、電子が前記Ｎ−型シリコン領域から前記透明アノード領域の全てを通り抜けて前記底側金属電極まで通るように電子を伝導させる手段である、請求項２に記載の半導体デバイスダイ。
【請求項１４】
半導体上面と、半導体底面と、周側縁とを有する２電極インバースダイオードダイであって、前記ダイは、
Ｐ型シリコンの透明アノード領域であって、前記透明アノード領域は前記ダイの前記半導体底面から上方に広がり、前記透明アノード領域は１０ミクロン未満の厚さであり、前記透明アノード領域は前記半導体底面に隣接してＰ型ドーパント濃度を有し、前記Ｐ型ドーパント濃度は３×１０１７原子／ｃｍ３未満である、Ｐ型シリコンの透明アノード領域と、
前記透明アノード領域上に配置されているＮ−型シリコン領域と、
前記半導体上面から前記Ｎ−型シリコン領域まで下方に広がっているＰ型シリコン周側壁領域であって、前記Ｐ型シリコン周側壁領域は前記透明アノード領域と接しており、それによってＰ型アイソレーション構造を形成し、前記Ｐ型アイソレーション構造は、前記Ｎ−型シリコン領域を側方から取り囲み、前記Ｎ−型シリコン領域を前記ダイの前記周側縁から分離し、また、前記Ｐ型アイソレーション構造は、前記Ｎ−型シリコン領域の下にもあり、前記Ｎ−型シリコン領域を前記半導体底面から分離する、Ｐ型シリコン周側壁領域と、
前記半導体上面から前記Ｎ−型シリコン領域まで下方に広がっているＮ型空乏停止領域と、
前記半導体上面から前記Ｎ型空乏停止領域まで下方に広がっているＮ＋型コンタクト領域と、
前記Ｎ＋型コンタクト領域上に配置され、前記Ｎ＋型コンタクト領域と接している上側金属電極と、
前記ダイの前記半導体底面に配置される底側金属電極であって、前記２電極インバースダイオードダイは２つだけの金属電極を有する、底側金属電極と、
前記ダイが順方向伝導状態で動作しているときに、取り出された正孔が前記半導体上面の方に流れるように、前記Ｎ型空乏停止領域から連続的に正孔を取り出す、局在電荷取出電界を発生させる手段であって、前記取り出された正孔に起因する電荷は前記上側金属電極の外に流れ出す電流の形で前記ダイから放出される、手段と、を備え、
局在電荷取出電界を発生させる前記手段は、Ｐ＋型電荷キャリア取出領域を含み、
上面視において、前記Ｐ＋型電荷キャリア取出領域の総面積は前記Ｎ＋型コンタクト領域の総面積よりも大きく、
上面視において、前記Ｎ＋型コンタクト領域は島状であり、且つ前記Ｐ＋型電荷キャリア取出領域によって側方から囲まれている２電極インバースダイオードダイ。
【請求項１５】
前記透明アノード領域は、前記インバースダイオードダイの前記順方向伝導状態において、前記Ｎ−型シリコン領域から透明アノード領域の全てを通り抜けて前記底側金属電極まで電子が通るように電子を伝導させる手段である、請求項１４に記載の２電極インバースダイオードダイ。
【請求項１６】
（ａ）半導体上面からＮ−型シリコン領域まで下方に広がっているＮ型空乏停止領域を形成する工程と、
（ｂ）Ｐ＋型電荷キャリア取出領域が前記Ｎ型空乏停止領域まで広がるように、前記半導体上面から下方に広がっているＰ＋型電荷キャリア取出領域を形成する工程と、
（ｃ）Ｎ＋型コンタクト領域が前記Ｎ型空乏停止領域まで広がるように、前記半導体上面から下方に広がっているＮ＋型コンタクト領域を形成する工程と、
（ｄ）インバースダイオード構造の上側金属電極を形成する工程であって、前記上側金属電極は前記Ｎ＋型コンタクト領域及びＰ＋型電荷キャリア取出領域上に配置される、前記インバースダイオード構造の上側金属電極を形成する工程と、
（ｅ）底側Ｐ型シリコン領域を形成する工程であって、前記Ｎ−型シリコン領域は前記底側Ｐ型シリコン領域上に配置されかつ前記底側Ｐ型シリコン領域と隣接し、前記底側Ｐ型シリコン領域は半導体底面から上方に広がり、前記底側Ｐ型シリコン領域は前記インバースダイオード構造のダイ領域の中央領域を前記ダイ領域の周囲部分から分離するＰ型アイソレーション構造の一部である、底側Ｐ型シリコン領域を形成する工程と、
（ｆ）前記インバースダイオード構造の底側金属電極を形成する工程であって、前記底側金属電極は前記半導体底面に配置され、前記インバースダイオード構造の前記底側Ｐ型シリコン領域は透明アノード領域であり、前記底側Ｐ型シリコン領域は、１０ミクロン未満の厚さであり、前記底側Ｐ型シリコン領域は、３×１０１７原子／ｃｍ３未満のＰ型ドーパント濃度を有する、前記インバースダイオード構造の底側金属電極を形成する工程と、を含み、
上面視において、前記Ｐ＋型電荷キャリア取出領域の総面積は前記Ｎ＋型コンタクト領域の総面積よりも大きく、
上面視において、前記Ｎ＋型コンタクト領域は島状であり、且つ前記Ｐ＋型電荷キャリア取出領域によって側方から囲まれている、インバースダイオード構造を製造する方法。
【請求項１７】
前記ダイ領域はウェハの一部であり、さらに
（ｆ）工程（ａ）の後、工程（ｆ）の前にウェハの裏面を薄化する工程を含む、請求項１６に記載の方法。
【請求項１８】
前記Ｐ型アイソレーション構造は、さらにＰ型シリコン周側壁領域を含み、前記Ｐ型シリコン周側壁領域は前記半導体上面から前記Ｎ−型シリコン領域を通って前記底側Ｐ型シリコン領域まで下方に広がっている、請求項１６に記載の方法。
【請求項１９】
ウェハの、周端部がより厚く、中央部がより薄くなるように、（ｆ）でウェハの裏面が薄化される、請求項１７に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
ある特定の実施形態は、説明目的のために上記に記載されているが、この特許文献の教示は、一般的な適用性を有し、上述の特定の実施形態に限定されない。インバースダイオードダイの例は半導体上面上に直接配置された酸化層を有すると上述に記載されているが、他の実施形態では、そのような酸化層はないが、むしろパッシベーション層が半導体上面上に直接配置されている。一例は１つのＰ＋型浮遊リング１３を含むと説明されているが、他の例では、追加の最外部のＮ＋型チャネル停止リングだけでなく、多数のＰ＋型ガードリングもあり得る。Ｐ＋型電荷キャリア取出領域及びＮ＋型コンタクト領域の厚さは説明された例では同じであるが、Ｐ＋型電荷キャリア取出領域は、Ｎ＋型コンタクト領域よりも薄くても厚くてもよい。２つの領域の形状は、ダイオードデバイスが特定の用途で性能を最適化するために変化してもよい。図１のファストリカバリインバースダイオードデバイスダイは、透明アノードを有していても、有していなくてもよい。いくつかの例では、底側領域４のＰ型ドーパント濃度は低く、領域４は比較的薄い。他の例では、底側領域４のＰ型ドーパント濃度は高く、領域４は比較的厚い。領域４がより薄い例では、ウェハの薄化は実施されなくてもよい。例では、全シリコン領域はバルクウェハ材料からなると上述では記載されているが、他の例では、他のシリコン領域がエピタキシャルシリコンからなるのに対し、底側Ｐ型領域４はウェハ材料であってもよい。従って、記載された実施形態の様々な変更、適応、及び様々な特徴の組み合わせは、請求項に記載されるような発明の範囲から除外されることなく実施され得る。
本明細書の開示内容は、以下の態様を含み得る。
（態様１）
半導体上面と、半導体底面と、周側縁とを有する半導体デバイスダイであって、前記ダイは、
前記ダイの前記半導体底面から上方に広がって、前記ダイの前記周側縁に向かって横向きに外側方向にも広がっている、底側Ｐ型シリコン領域と、
前記底側Ｐ型シリコン領域上に配置されたＮ−型シリコン領域と、
前記半導体上面から前記Ｎ−型シリコン領域まで下方に広がっているＮ型空乏停止領域と、
前記半導体上面から前記Ｎ型空乏停止領域まで下方に広がっているＰ＋型電荷キャリア取出領域と、
前記半導体上面から前記Ｎ型空乏停止領域まで下方に広がっているＮ＋型コンタクト領域と、
前記半導体上面から前記Ｎ−型シリコン領域まで広がっているＰ型シリコン周側壁領域であって、前記Ｐ型シリコン周側壁領域は前記底側Ｐ型シリコン領域に接しており、それによりＰ型アイソレーション構造を形成し、また、前記Ｐ型シリコン周側壁領域は、前記Ｎ−型シリコン領域を側方から取り囲み、前記Ｎ−型シリコン領域を前記ダイの前記周側縁から分離する、Ｐ型シリコン周側壁領域と、
前記Ｎ＋型コンタクト領域及び前記Ｐ＋型電荷キャリア取出領域上に配置される上側金属電極と、
前記ダイの前記半導体底面に配置される底側金属電極と、を含む半導体デバイスダイ。
（態様２）
前記底側Ｐ型シリコン領域は透明アノード領域であり、前記底側Ｐ型シリコン領域は、１０ミクロン未満の厚さであり、前記底側Ｐ型シリコン領域は、３×１０１７原子／ｃｍ３未満のＰ型ドーパント濃度を有する、態様１に記載の半導体デバイスダイ。
（態様３）
前記底側Ｐ型シリコン領域は、前記半導体デバイスダイの順方向伝導状態において、電子が前記Ｎ−型シリコン領域から前記透明アノード領域の全てを通り抜けて前記底側金属電極まで通るように電子を伝導させる手段である、態様１に記載の半導体デバイスダイ。
（態様４）
前記半導体上面から前記Ｎ−型シリコン領域まで下方に広がっているＰ＋型浮遊電界リングであって、前記Ｐ＋型浮遊電界リングは前記Ｎ型空乏層停止領域の周囲を側方から取り囲むが、前記Ｎ−型シリコン領域の全Ｎ−型シリコンによって前記Ｎ型空乏層停止領域から分離される、Ｐ＋型浮遊電界リングをさらに含む、態様１に記載の半導体デバイス。
（態様５）
前記Ｎ＋型コンタクト領域は複数のＮ＋型コンタクト領域のうちの１つであり、前記複数のＮ＋型コンタクト領域は２次元配列で配置されており、前記Ｎ＋型コンタクト領域の各々は前記Ｐ＋型電荷キャリア取出領域のＰ＋型シリコンによって側方から囲まれている、態様１に記載の半導体デバイスダイ。
（態様６）
前記半導体デバイスダイは、前記Ｐ＋型電荷キャリア取出領域のＰ＋型シリコンによって側方から囲まれていない非Ｎ＋型コンタクト領域を含み、前記半導体デバイスダイの前記非Ｎ＋型コンタクト領域は前記Ｎ−型シリコン領域のＮ−型シリコンに隣接している、態様４に記載の半導体デバイスダイ。
（態様７）
前記半導体デバイスダイはディスクリートダイオードデバイスである、態様１に記載の半導体デバイスダイ。
（態様８）
前記半導体デバイスダイは２つ以下の金属電極を含む、態様１に記載の半導体デバイスダイ。
（態様９）
前記Ｎ型空乏停止領域には前記上側金属電極と接触している部分がない、態様１に記載の半導体デバイスダイ。
（態様１０）
前記半導体デバイスダイにはエピタキシャルシリコン材料である部分がない、態様１に記載の半導体デバイスダイ。
（態様１１）
前記底側Ｐ型シリコン領域はバルクウェハシリコン材料からなり、前記Ｎ−型シリコン領域はエピタキシャルシリコン材料からなる、態様１に記載の半導体デバイスダイ。
（態様１２）
前記ダイの前記周側縁の前記シリコンのいくつかはＮ型シリコンである、態様１に記載の半導体デバイスダイ。
（態様１３）
前記ダイの前記周側縁の前記シリコンにはＮ型シリコンである部分がない、態様１に記載の半導体デバイスダイ。
（態様１４）
前記Ｐ型シリコン周側壁領域はアルミニウムでドープされている、態様１に記載の半導体デバイスダイ。
（態様１５）
リング状Ｎ＋型空乏停止リングであって、前記Ｎ＋型空乏停止リングは前記半導体上面から下方に広がり、前記リング状Ｎ＋型空乏停止リングは前記Ｐ＋型電荷キャリア取出領域の周囲を側方から取り囲み、前記Ｎ＋型空乏停止リングは前記Ｎ型空乏停止領域の境界を示す外側の周囲の境界線を有し、前記Ｎ＋型空乏停止リングには前記Ｎ−型シリコン領域のどのＮ−型シリコンにも接する部分がない、リング状Ｎ＋型空乏停止リング、をさらに含む態様１に記載の半導体デバイスダイ。
（態様１６）
半導体上面と、半導体底面と、周側縁とを有する２電極インバースダイオードダイであって、前記ダイは、
Ｐ型シリコンの透明アノード領域であって、前記透明アノード領域は前記ダイの前記半導体底面から上方に広がり、前記透明アノード領域は１０ミクロン未満の厚さであり、前記透明アノード領域は前記半導体底面に隣接してＰ型ドーパント濃度を有し、前記Ｐ型ドーパント濃度は３×１０１７原子／ｃｍ３未満である、Ｐ型シリコンの透明アノード領域と、
前記透明アノード領域上に配置されているＮ−型シリコン領域と、
前記半導体上面から前記Ｎ−型シリコン領域まで下方に広がっているＰ型シリコン周側壁領域であって、前記Ｐ型シリコン周側壁領域は前記透明アノード領域と接しており、それによってＰ型アイソレーション構造を形成し、前記Ｐ型アイソレーション構造は、前記Ｎ−型シリコン領域を側方から取り囲み、前記Ｎ−型シリコン領域を前記ダイの前記周側縁から分離し、また、前記Ｐ型アイソレーション構造は、前記Ｎ−型シリコン領域の下にもあり、前記Ｎ−型シリコン領域を前記半導体底面から分離する、Ｐ型シリコン周側壁領域と、
前記半導体上面から前記Ｎ−型シリコン領域まで下方に広がっているＮ型空乏停止領域と、
前記半導体上面から前記Ｎ型空乏停止領域まで下方に広がっているＮ＋型コンタクト領域と、
前記Ｎ＋型コンタクト領域上に配置され、前記Ｎ＋型コンタクト領域と接している上側金属電極と、
前記ダイの前記半導体底面に配置される底側金属電極であって、前記２電極インバースダイオードダイは２つだけの金属電極を有する、底側金属電極と、
前記ダイが順方向伝導状態で動作しているときに、取り出された正孔が前記半導体上面に流れるように、前記Ｎ型空乏停止領域から連続的に正孔を取り出す、局在電荷取出電界を発生させる手段であって、前記取り出された正孔に起因する電荷は前記上側金属電極の外に流れ出す電流の形で前記ダイから放出される、手段と、を備える２電極インバースダイオードダイ。
（態様１７）
前記透明アノード領域は、前記インバースダイオードダイの前記順方向伝導状態において、前記Ｎ−型シリコン領域から透明アノード領域の全てを通り抜けて前記底側金属電極まで電子が通るように電子を伝導させる手段である、態様１６に記載の２電極インバースダイオードダイ。
（態様１８）
（ａ）半導体上面からＮ−型シリコン領域まで下方に広がっているＮ型空乏停止領域を形成する工程と、
（ｂ）Ｐ＋型電荷キャリア取出領域が前記Ｎ型空乏停止領域まで広がるように、前記上部半導体から下方に広がっているＰ＋型電荷キャリア取出領域を形成する工程と、
（ｃ）Ｎ＋型コンタクト領域が前記Ｎ型空乏停止領域まで広がるように、前記半導体上面から下方に広がっているＮ＋型コンタクト領域を形成する工程と、
（ｄ）前記インバースダイオード構造の上側金属電極を形成する工程であって、前記上側金属電極は前記Ｎ＋型コンタクト領域及びＰ＋型電荷キャリア取出領域上に配置される、前記インバースダイオード構造の上側金属電極を形成する工程と、
（ｅ）底側Ｐ型シリコン領域を形成する工程であって、前記Ｎ−型シリコン領域は前記底側Ｐ型シリコン領域上に配置されかつ前記底側Ｐ型シリコン領域と隣接し、前記底側Ｐ型シリコン領域は半導体底面から上方に広がり、前記底側Ｐ型シリコン領域は前記インバースダイオード構造のダイ領域の中央領域を前記ダイ領域の周囲部分から分離するＰ型アイソレーション構造の一部である、底側Ｐ型シリコン領域を形成する工程と、
（ｆ）前記インバースダイオード構造の底側金属電極を形成する工程であって、前記底側金属電極は前記半導体底面に配置される、前記インバースダイオード構造の底側金属電極を形成する工程と、を含むインバースダイオード構造を製造する方法。
（態様１９）
前記ダイ領域はウェハの一部であり、さらに
（ｆ）工程（ａ）の後、工程（ｆ）の前にウェハの裏面を薄化する工程を含む、態様１８に記載の方法。
（態様２０）
ウェハの、周端部がより厚く、中央部がより薄くなるように、（ｆ）でウェハの裏面が薄化される、態様１９に記載の方法。
（態様２１）
前記Ｐ型アイソレーション構造は、さらにＰ型シリコン周側壁領域を含み、前記Ｐ型シリコン周側壁領域は前記半導体上面から前記Ｎ−型シリコン領域を通って前記底側Ｐ型シリコン領域まで下方に広がっている、態様１８に記載の方法。
（態様２２）
前記インバースダイオード構造の前記底側Ｐ型シリコン領域は透明アノード領域であり、前記底側Ｐ型シリコン領域は１０ミクロン未満の厚さであり、前記底側Ｐ型シリコン領域は３×１０１７原子／ｃｍ３未満のＰ型ドーパント濃度を有する、態様２０に記載の半導体デバイスダイ。