(57)【特許請求の範囲】
【請求項１】
自発分極の方向により論理「１」又は論理「０」を記憶する強誘電体キャパシタと、該強誘電体キャパシタの一方の電極と並列的に接続されている第１のトランジスタ及び第２のトランジスタとから成るメモリセルを少なくとも３つ以上備えたメモリセルアレイと、
前記メモリセルの各強誘電体キャパシタが第１のトランジスタを介して並列的に接続されている第１のビットラインと、
前記メモリセルの各強誘電体キャパシタが第２のトランジスタを介して接続されている第２のビットラインを備え、
前記メモリセルを参照セルとして使用でき、
前記第１のビットラインの電位と第２のビットラインの電位とを比較することにより、前記論理「１」又は論理「０」を判断する手段を有することを特徴とする強誘電体メモリ。
【請求項２】
前記メモリセルの内、論理「１」を記憶したメモリセル及び論理「０」を記憶したメモリセルからなる１組のメモリセル対を第１のビットラインに短絡させることにより参照電位を発生させる参照セル対とし、他のメモリセルを論理「１」又は論理「０」のデータを記憶するデータセルとし、該参照セルの電位を第１のビットラインに発生させ、且つ、前記データセルの電位を第２のビットラインに発生させる手段を有することを特徴とする請求項１に記載の強誘電体メモリ。
【請求項３】
前記参照セル対を成すメモリセルとして、メモリセルアレイを成すメモリセルのうちから任意の２つを選択する選択手段を有することを特徴とする強誘電体メモリ。
【請求項４】
前記参照セル対の疲労度合いを判断する判断手段を有することを特徴とする請求項３に記載の強誘電体メモリ。
【請求項５】
前記疲労度合いを判断する判断手段が、メモリセルアレイへのアクセス回数を計数する、又はメモリセルアレイへのアクセス時間を計時する、又は、自発分極の度合いを測るものであることを特徴とする請求項４に記載の強誘電体メモリ。
【請求項６】
前記第１のビットラインと第２のビットラインとの配線容量比が１／２であることを特徴とする請求項１〜請求項５のいずれか１つに記載の強誘電体メモリ。
【請求項７】
前記第１のビットラインと第２のビットラインとの配線容量が等しいことを特徴とする請求項１〜請求項５のいずれか１つに記載の強誘電体メモリ。
【請求項８】
請求項６に記載の強誘電体メモリの読み出しを行う強誘電体メモリの駆動方法であって、各参照セルの第１のトランジスタをオン状態とすることにより、参照セル対の各キャパシタの参照電位を第１のビットラインに発生させる工程と、選択されたデータセルのデータ電位を第２のビットラインに発生させる工程と、前記参照電位とデータ電位との差を比較することにより、データセルのデータが論理「１」か論理「０」かを判断する工程とを有することを特徴とする強誘電体メモリの駆動方法。
【請求項９】
請求項７に記載の強誘電体メモリの読み出しを行う強誘電体メモリの駆動方法であって、各参照セルの第１のトランジスタ及び第２のトランジスタをオン状態にすることにより、第１のビットラインと第２のビットラインとを電気的に接続し、第１のビットラインと第２のビットラインとに参照電位を発生させる工程と、各参照セルの第１のトランジスタ及び第２のトランジスタの少なくともいずれか一方をオフ状態とすることにより、第１のビットラインと第２のビットラインとを電気的に分離する工程と、選択されたデータセルのデータ電位を第２のビットラインに発生させる工程と、前記参照電位とデータ電位との差を比較することにより、データセルのデータが論理「１」か論理「０」かを判断する工程とを有することを特徴とする強誘電体メモリの駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリ及びその駆動方法に関するものである。
【０００２】
【従来の技術】
強誘電体をキャパシタに用いた強誘電体メモリは不揮発性、高速書き込み・読み出し可能など優れた特徴を持っており、近年、一部実用化にまで至っている。
【０００３】
強誘電体キャパシタに正負の方向に繰り返し電界を印加すると横軸を印加電界、縦軸を分極値とすれば、図６のように分極はヒステリシス曲線を描き、印加電界０の状態でＡの状態とＣ状態の２通りの残留分極値を持つことができる。これらの残留分極値を論理「１」及び論理「０」に対応させることで、２値の論理データを不揮発に記憶することができる。
【０００４】
このように記憶されたデータを読み出す際には、ビットラインに接続された強誘電体キャパシタに電圧を印加し、記憶されたデータに従って分極が反転或いは非反転することによって発生する電荷をビットラインに出力し、信号電位を発生させることで行い、分極が反転或いは非反転する方向を各々論理「１」或いは論理「０」の情報と対応させる。信号電位の判定方法には２つのタイプが考えられる。
【０００５】
第1のタイプは１つの論理情報を記憶するために２つの強誘電体キャパシタと２つのトランジスタで構成したセル（２Ｔ２Ｃ）を有し、キャパシタには互いに逆の情報を記憶させ、各々のキャパシタを第1のビットラインと第2のビットラインに接続して第1のビットラインの信号電位と第2のビットラインの信号電位とを比較して判定する。
【０００６】
第2のタイプは1つの強誘電体キャパシタと１つのトランジスタで構成したセル（１Ｔ１Ｃ）を用い、参照電位を発生させるダミーセルを備え、第1のビットラインに発生させた信号電位と第2のビットラインに発生させた参照電位を比較して判定する。この時、参照電位は論理「１」の信号電位と論理「０」の信号電位の丁度中間電位が望ましい。
【０００７】
参照電位の発生方法には、様々な方法が考えられており、例えば特開平７−１９２４７６号公報、特開平７−９３９７８号公報に開示されたものがある。即ち、ダミーセルとしてメモリセルと同じ構成の２つの強誘電体キャパシタに論理「１」と論理「０」とを記憶させ、両キャパシタを読み出したときの電位を平均化することによって、中間電位を発生させる方法がある。また、特開平２−３０１０９３号公報に開示されたように、ダミーセルを構成する強誘電体キャパシタの面積をメモリセルのキャパシタ面積と異ならしめ、これを用いて参照電位を発生させる方法がある。また、特開平５−１１４７４１号公報に開示されたように、ダミーセルとして通常の常誘電体膜を用いたキャパシタを用い、蓄積電荷を利用して、出力電位を昇圧して、論理「１」の信号電位と論理「０」の信号電位の中間電位とする方法がある。
【０００８】
【発明が解決しようとする課題】
上述の２Ｔ２Ｃ型メモリセルでは、1つの記憶情報に対し、２つのトランジスタと２つのキャパシタとを必要とするため、高集積化に向かない。また、１Ｔ１Ｃ型メモリセルでは、２Ｔ２Ｃ型メモリセルに比べて読み出しマージンが半分であるため、高い精度で信号電位及び参照電位を発生させる必要がある。
【０００９】
しかしながら、特開平２−３０１０９３号公報に開示されたような、メモリセルと電極面積の異なるキャパシタを有するダミーセルを用いる方法では、分極の反転時又は非反転時のいずれか一方の容量値に基づいて参照電位が決まるため、精度の高い中間電位を発生させることは非常に難しい。また、ダミーセルの強誘電体キャパシタのデータセルの強誘電体キャパシタの面積が異なるために、容量特性のばらつきなどにより、プロセス条件設定が困難になる。このような問題は特開平５−１１４７４１号公報に開示された方法においても同様である。
【００１０】
更に、特開平７−１９２４７６号公報、特開平７−９３９７８号公報に開示された２つのキャパシタをダミーセルとして用いる方法では、中間電位を発生させることは原理的に可能であるが、同一のセルアレイに接続された各データセルを読み出す毎にダミーセルは参照電位を発生させる必要がある。このため、ダミーセルの動作回数はデータセルの動作回数と比べて非常に多くなる。強誘電体には、インプリントやファティーグと呼ばれる読み出し回数に依存した劣化があるため、データセルと比較して読み出し回数の多いダミーセルのみ劣化が進み、正しく中間電位を発生させることができなくなる。
【００１１】
【課題を解決するための手段】
本発明の強誘電体メモリは、自発分極の方向により論理「１」又は論理「０」を記憶する強誘電体キャパシタと、該強誘電体キャパシタの一方の電極と並列的に接続されている第１のトランジスタ及び第２のトランジスタとから成るメモリセルを少なくとも３つ以上備えたメモリセルアレイと、前記メモリセルの各強誘電体キャパシタが第１のトランジスタを介して並列的に接続されている第１のビットラインと、前記メモリセルの各強誘電体キャパシタが第２のトランジスタを介して接続されている第２のビットラインを備え、前記メモリセルを参照セルとして使用でき、前記第１のビットラインの電位と第２のビットラインの電位とを比較することにより、前記論理「１」又は論理「０」を判断する手段を有することを特徴とするものである。
【００１２】
また、本発明の強誘電体メモリは、前記メモリセルの内、論理「１」を記憶したメモリセル及び論理「０」を記憶したメモリセルからなる1組のメモリセル対を第1のビットラインに短絡させることにより参照電位を発生させる参照セル対とし、他のメモリセルを論理「１」又は論理「０」のデータを記憶するデータセルとし、該参照セルの電位を第1のビットラインに発生させ、且つ、前記データセルの電位を第2のビットラインに発生させる手段を有することが望ましい。
【００１３】
また、本発明の強誘電体メモリは、前記参照セル対を成すメモリセルとして、メモリセルアレイを成すメモリセルのうちから任意の２つを選択する選択手段を有することが望ましい。
【００１４】
また、本発明の強誘電体メモリは、前記参照セル対の疲労度合いを判断する判断手段を有することが望ましい。
【００１５】
また、本発明の強誘電体メモリは、前記疲労度合いを判断する判断手段がメモリセルアレイへのアクセス回数を計数する、又はメモリセルアレイへのアクセス時間を計時する、又は、自発分極の度合いを測るものであることが望ましい。
【００１６】
また、本発明の強誘電体メモリは、前記第1のビットラインと第2のビットラインとの配線容量比が１／２であること、又は、前記第1のビットラインと第2のビットラインとの配線容量が等しいことが望ましい。
【００１７】
また、本発明の強誘電体メモリの駆動方法は、前記第1のビットラインと第2のビットラインとの配線容量比が１／２である本発明の強誘電体メモリの読み出しを行う強誘電体メモリの駆動方法であって、各参照セルの第１のトランジスタをオン状態とすることにより、参照セル対の各キャパシタの参照電位を第1のビットラインに発生させる工程と、選択されたデータセルのデータ電位を第2のビットラインに発生させる工程と、前記参照電位とデータ電位との差を比較することにより、データセルのデータが論理「１」か論理「０」かを判断する工程とを有することを特徴とするものである。
【００１８】
また、本発明の強誘電体メモリの駆動方法は、前記第1のビットラインと第2のビットラインとの配線容量が等しい、本発明の強誘電体メモリの読み出しを行う強誘電体メモリの駆動方法であって、各参照セルの第１のトランジスタ及び第２のトランジスタをオン状態にすることにより、第１のビットラインと第２のビットラインとを電気的に接続し、第１のビットラインと第２のビットラインとに参照電位を発生させる工程と、各参照セルの第１のトランジスタ及び第２のトランジスタの少なくともいずれか一方をオフ状態とすることにより、第１のビットラインと第２のビットラインとを電気的に分離する工程と、選択されたデータセルのデータ電位を第２のビットラインに発生させる工程と、前記参照電位とデータ電位との差を比較することにより、データセルのデータが論理「１」か論理「０」かを判断する工程とを有することを特徴とするものである。
【００１９】
【発明の実施の形態】
以下、実施例に基づいて、本発明を詳細に説明する。
（実施例１）図１は本発明におけるセルアレイとセルアレイを構成するセルの基本構成を表したものである。図１(ａ)はセルアレイの基本的な構成を示し、対を成すビットラインＢＬＡとＢＬＢとにセンスアンプＳＡが接続され、ｎ個のセルＦＳ１、ＦＳ２、・・ＦＳｎが両方のビットラインに接続されている。図１(ｂ)は本発明におけるセルＦＳｋの基本構成であり、１つの強誘電体キャパシタＦＣｋの一方の電極にプレートラインＰＬｋが接続され、他方の電極はトランジスタＴＡｋを介してビットラインＢＬＡに、トランジスタＴＢｋを介してビットラインＢＬＢに夫々接続している。トランジスタＴＡｋ、ＴＢｋはそれぞれゲート電極にワードラインＷＬＡｋ，ＷＬＢｋが接続している。
【００２０】
図2はメモリセルの断面構造を示す図である。強誘電体キャパシタは強誘電体絶縁膜ＦＥを下部電極ＢＥと上部電極ＴＥに挟んで形成される構造であり、上部電極ＴＥはプレートラインＰＬに接続され、下部電極ＢＥはトランジスタのソース領域Ｓｏに接続されている。強誘電体材料としては、ＳｒＢｉ2Ｔａ2Ｏ9（以下、「ＳＢＴ」とする）を用い、電極材料としては、上部電極にはイリジウム（Ｉｒ）、下部電極にはイリジウムとタンタルシリコンナイトライド（ＴａＳｉＮ）を用いた。ＳＢＴは大きな残留分極値を持ち、自発分極の反転する方向を論理「１」に、反転しない方向を論理「０」として、論理2値情報に対応させた。
【００２１】
また、トランジスタは１つのソース領域と2つのゲート電極ＧｔＡ、ＧｔＢと、２つのドレイン領域ＤｒＡ、ＤｒＢを備えた構造となっており、ゲート電極ＧｔＡ、ＧｔＢはそれぞれワードラインＷＬＡ、ＷＬＢにドレイン領域ＤｒＡ、ＤｒＢはビットラインＢＬＡ、ＢＬＢに接続されている。
【００２２】
以下、本発明の第１の実施例の図１の構造の強誘電体メモリの駆動方法について説明する。
【００２３】
予め、セルＦＳ１には論理「０」の情報、セルＦＳ２には論理「１」の情報が記憶されており、参照セルとして選ばれている。データセルＦＳ３に記憶された論理情報を読み出す際には、ワードラインＷＬＡ１、ＷＬＡ２を選択し、トランジスタＴＡ１、ＴＡ２をオン状態とし、プレートラインＰＬ１、ＰＬ２をハイ状態として、ビットラインＢＬＡにセルＦＳ１及びＦＳ２を短絡させ、参照電位Ｖｒｅｆを発生させる。このときビットラインＢＬＡの配線容量とビットラインＢＬＢの配線容量の大きさは異なり、ビットラインＢＬＡの配線容量がビットラインＢＬＢの配線容量の2倍になるように設定した。このようにすることで発生する参照電位ＶｒｅｆはビットラインＢＬＢに発生させた論理「１」の信号電位ＶＤＬ１と論理「０」の信号電位ＶＤＬ０の中間電位となる。
【００２４】
また、ワードラインＷＬＢ３を選択してトランジスタＴＢ３をオン状態とし、プレートラインＰＬ３をハイ状態として信号電位をビットラインＢＬＢに発生させる。
【００２５】
その後、ビットラインＢＬＡの電位（参照電位）とビットラインＢＬＢの電位（信号電位）との差をセンスアンプＳＡによって感知し、増幅する。続いて、参照セルＦＳ１及びＦＳ２に論理「０」及び論理「１」の情報を再度記憶させて、読み出し動作を終了する。
【００２６】
参照電位を発生させる過程と信号電位を発生させる過程はどちらを先に行ってもよいし、同時に行ってもよい。また、センスアンプでの増幅後、論理「１」の情報を記憶させるセルはＦＳ１であってもよい。
（実施例２）
図3は本発明における動作フローを示した一実施例である。本実施例に用いるセルアレイ及びメモリセル構成は図１に示したものと同様である。
【００２７】
以下に図３に示した動作フローに基づく駆動方法を説明する。
【００２８】
図1において、予め、セルＦＳ１には論理「０」の情報が記憶され、セルＦＳ２には論理「１」の情報が記憶されており参照セルとして選ばれている。データセルＦＳ３に記憶された論理情報を読み出す際には、ワードラインＷＬＡ１、ＷＬＡ２、ＷＬＢ１、ＷＬＢ２を選択してトランジスタＴＡ１、ＴＡ２、ＴＢ１、ＴＢ２をオン状態とすることにより、ビットラインＢＬＡとＢＬＢを短絡させ、プレートラインＰＬ１、ＰＬ２をハイ状態して、ビットラインＢＬＡ、ＢＬＢに参照電位Ｖｒｅｆを発生させる（図3の過程２０１）。このとき、ビットラインＢＬＡの配線容量と、ビットラインＢＬＢの配線容量の大きさは同じとなるように設定した。このようにすることで、発生する参照電位ＶｒｅｆはビットラインＢＬＢに発生させた論理「１」の信号電位ＶＤＬ１と論理「０」の信号電位ＶＤＬ０の中間電位となる。
【００２９】
参照電位を発生させた後、トランジスタＴＡ１、ＴＡ２、ＴＢ１、ＴＢ２をオフ状態とし、ビットラインＢＬＡ、ＢＬＢを電気的に遮断する（図３の過程２０２）。続いて、ワードラインＷＬＢ３を選択し、トランジスタＴＢ３をオン状態とし、プレートラインＰＬ３をハイ状態として、信号電位をビットラインＢＬＢに発生させる（図３の過程２０３）。
【００３０】
次に、ビットラインＢＬＡの電位（参照電位）とビットラインＢＬＢの電位（信号電位）との差をセンスアンプＳＡによって感知し、増幅する（図３の過程２０４）。続いて、参照セルＦＳ２に論理「１」の情報を再度記憶させて読み出し動作を終了する（図３の過程２０５）。このとき、センスアンプでの増幅後、論理「１」の情報を記憶させるセルはＦＳ１であってもよい。また、過程２０２において、オフ状態とするトランジスタは、ＴＡ１又はＴＡ２の内の少なくとも１つと、ＴＢ１又はＴＢ２の内の少なくとも１つであればよい。
【００３１】
以上実施例１と実施例２とではそれぞれ異なる特徴がある。即ち、実施例１に示した駆動方法では参照電圧の発生過程と信号電圧の発生過程を同時にできることから、高速アクセスが可能となる。実施例２に示した駆動方法では、対をなすビットラインＢＬＡとＢＬＢと配線容量を同一のものとでき、プロセス条件設定が容易になる。また、本実施例では、強誘電体材料としてＳＢＴ、電極材料としてイリジウム及びタンタルシリコンナイトライドを用いたが、強誘電体特性を示す材料の組み合わせであれば、これに限定されない。
（実施例３）
図４に本発明における強誘電体メモリの概略のブロック図を示す。本実施例では、１つのセルアレイがＵＡ００〜ＵＡ０９の１０個の強誘電体メモリセルで構成されている。アドレス選択手段ＡＢは、参照セルアドレス記憶手段と、参照セル及び読み出すデータセルのアドレスを選択する手段と、参照セルとデータセルとの互変回路とを備え、強誘電体メモリの読み出し動作、書きこみ動作を行う。
【００３２】
参照セルアドレス変換手段ＲＡＣはセルアレイへの読み出し回数を計数するアクセスカウンタ手段と、互変動作開始信号出力手段とを備える。
【００３３】
図５に本発明における参照セルの互変動作の動作フローを示す。図５の動作フローではメモリセルＵＡ００とＵＡ０１を互変動作以前の参照セルとし、メモリセルＵＡ０２、ＵＡ０３には論理「１」或いは論理「０」のデータが各々記憶されている。又、本実施例ではアクセスカウンタの値が２の１６乗回になると、参照セルアドレス変換手段ＲＡＣはアドレス選択手段ＡＢに互変動作開始信号を出力し、参照セルとデータセルとの互変動作を開始する。
【００３４】
アドレス選択手段ＡＢはメモリセルＵＡ００とＵＡ０１とを参照セルとし、メモリセルＵＡ０２を読み出すデータセルとして選択し、実施例１或いは実施例２で示した読み出し動作を行い、ここには明示しない記憶領域ＡＤＲ０に読み出した情報を記憶する（過程３０１）。続いて、同様に、メモリセルＵＡ００とＵＡ０１とを参照セルとし、メモリセルＵＡ０３を読み出すデータセルとして選択し、同様に読み出す（過程３０２）。
【００３５】
読み出したメモリセルＵＡ０３の情報をメモリセルＵＡ０１に記憶する（過程３０３）。次に、記憶領域ＡＤＲ０に記憶されたメモリセルＵＡ０２の情報をメモリセルＵＡ００に記憶する（過程３０４）。続いて、メモリセルＵＡ０２、ＵＡ０３に互いに逆の情報を記憶させ（過程３０５）、アドレス選択手段ＡＢの参照セルアドレス記憶手段にメモリセルＵＡ０２、ＵＡ０３のアドレスを記憶させる（過程３０６）。
【００３６】
上述の互変動作の間はセルアレイへの外部からのアクセスは禁止されるものとする。また、本実施例では互変動作を行う基準アクセス回数を２の１６乗回としたが、本発明はこれに限られるものではなく、強誘電体メモリセルの信頼性が保たれるアクセス回数の3分の１以下を基準アクセス回数とするのが望ましい。また、本実施例ではメモリセルが10個のセルアレイを用いて説明したが、本発明はこれに限られるものではなく、より大規模なメモリに適用できる。
【００３７】
また、本実施例ではアクセス回数を互変動作開始の基準としたが、例えば、時間計数手段や自発分極比較手段などの参照セルの疲労の度合いを判断する手段を具備し、互変後の経過時間または参照セルの強誘電体特性の疲労の度合いに応じて上記互変が行われてもよい。
【００３８】
本実施例では主に単一のセルアレイに関して説明したが、例えば複数のセルアレイへのアクセス回数や時間を計数して複数のセルアレイの参照セルとデータセルとを同時或いは順に互変してもよい。本実施例では強誘電体材料にＳＢＴを用いたが、Ｐｂ（ＺｒXＴｉ1-X）Ｏ3（ＰＺＴ）などの強誘電性を示す材料が適用可能である。また、上部電極にはイリジウムを用い、下部電極にはイリジウムとタンタルシリコンナイトライドの積層構造を用いたが、他の電極材料を用いてもよい。
【００３９】
【発明の効果】
以上、詳細に説明したように、本発明を用いることにより、セルアレイにおける特定セルにアクセス回数の極端な偏重が起こらず、１０の１１乗回以上の読み出し回数に対して、信頼性を保持できる。従って、実質的なアクセス回数を大幅に多くでき、強誘電体メモリの寿命、即ち使用可能期間を長くし、その信頼性を高めることができる。
【００４０】
また、参照電位を発生させるビットラインの配線容量を信号電位を発生させるビットラインの配線容量の２倍になるように設定することにより、参照電位の発生過程と信号電位の発生過程を同時にできることから、高速アクセスが可能となる。また、参照電位を発生させるビットラインと信号電位を発生させるビットラインとの配線容量を同一とすることにより、プロセス条件設定が容易になる。
【図面の簡単な説明】
【図１】本発明の強誘電体メモリの構造のセルアレイとセルの構成を示した図である。
【図２】本発明の強誘電体メモリのセル構造の一例の断面図である。
【図３】本発明の実施例２の動作フローを示す図である。
【図４】本発明の強誘電体メモリの構成を示すブロック図である。
【図５】本発明の実施例３の動作フローを示す図である。
【図６】強誘電体におけるヒステリシスループを示した図である。
【符号の説明】
ＳＡ  センスアンプ
ＦＳ１、２、・・ｋ、・・ｎ  メモリセル
ＢＬＡ、ＢＬＢ  ビットライン
ＦＣｋ  強誘電体キャパシタ
ＴＡｋ、ＴＢｋ  トランジスタ
ＷＬＡｋ、ＷＬＢｋ  ワードライン
ＰＬｋ  プレートライン
Ｓｏ  ソース領域
ＤｒＡ、ＤｒＢ  ドレイン領域
ＧｔＡ、ＧｔＢ  ゲート電極
ＴＥ  上部電極
ＦＥ  強誘電体絶縁膜
ＢＥ  下部電極
ＵＡ００〜０９  メモリセル
ＲＡＣ  参照セルアドレス変換手段
ＡＢ  アドレス選択手段
【図１】
0003662163.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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