(57)【特許請求の範囲】
【請求項１】
第１の電圧レベルの振幅を持つ第１の電源電圧が供給され、前記第１の電圧レベルの振幅を持つ第１の信号を出力する第１の論理回路と、
前記第１の電源電圧および前記第１の電源電圧とは異なる第２の電圧レベルの振幅を持つ第２の電源電圧が供給され、前記第１の信号のレベルを前記第１の電圧レベルの振幅から前記第２の電圧レベルの振幅に変換して第２の信号を出力する第１のレベル変換回路と、
前記第２の電圧レベルの振幅を持つ第２の電源電圧が供給され、前記第２の電圧レベルの振幅を持つ第３の信号を出力する第２の論理回路と、
前記第１、第２の論理回路の間に接続され、前記第１、第２の電源電圧が供給され、前記第２の論理回路から出力された前記第２の電圧レベルの前記第３の信号を前記第１の電圧レベルにレベル変換して第４の信号を前記第１の論理回路に出力する第２のレベル変換回路と、
を具備することを特徴とする半導体集積回路。
【請求項２】
前記第１のレベル変換回路は、第１のノードで互いに直列に接続された電流通路と、第２のノードで互いに接続されたゲートとを有し、前記第２の電源電圧の電源端子間に接続される第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタとを含む第１の回路と、前記第２のノードで互いに直列に接続された電流通路と、前記第１のノードで互いに接続されたゲートとを有し、前記第２の電源電圧の電源端子間に接続される第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタとを含む第２の回路と、前記第１の信号が供給されるゲートと、前記第１のノードと前記第２の電源電圧の一方の電源端子との間に接続される第３のＮＭＯＳトランジスタと、前記第１の信号と逆極性の論理信号が供給されるゲートと、前記第２のノードと前記第２の電源電圧の一方の電源端子との間に接続される第４のＮＭＯＳトランジスタとを具備する第１のフルラッチ回路を有し、
前記第２のレベル変換回路は、第３のノードで互いに直列に接続された電流通路と、第４のノードで互いに接続されたゲートとを有し、前記第１の電源電圧の電源端子間に接続される第３のＰＭＯＳトランジスタおよび第５のＮＭＯＳトランジスタとを含む第３の回路と、前記第４のノードで互いに直列に接続された電流通路と、前記第３のノードで互いに接続されたゲートとを有し、前記第１の電源電圧の電源端子間に接続される第４のＰＭＯＳトランジスタおよび第６のＮＭＯＳトランジスタとを含む第４の回路と、前記第３の信号が供給されるゲートと、前記第３のノードと前記第１の電源電圧の一方の電源端子との間に接続される第７のＮＭＯＳトランジスタと、前記第３の信号と逆極性の論理信号が供給されるゲートと、前記第４のノードと前記第１の電源電圧の一方の電源端子との間に接続される第８のＮＭＯＳトランジスタとを具備する第２のフルラッチ回路を有することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第１のレベル変換回路は、前記第１の信号のレベルを前記第２の電源電圧の振幅の少なくとも一方のレベルに固定して出力し、
前記第２のレベル変換回路は、前記第２の信号のレベルを前記第２の電源電圧の振幅の少なくとも一方のレベルに固定して出力することを特徴とする請求項１または請求項２に記載の半導体集積回路。
【請求項４】
前記第１の論理回路及び前記第１のレベル変換回路は単一の半導体チップ上に形成されていることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体集積回路。
【請求項５】
前記半導体チップはＤＲＡＭマクロを含むことを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
更に、前記第１、第２の電源電圧と異なる第３の電源電圧を生成する内部電圧生成回路を具備することを特徴とする請求項１乃至請求項５のいずれか１項に記載する半導体集積回路。
【請求項７】
前記第３の電源電圧は、前記第１の電源電圧より高く且つ前記第２の電源電圧より低い電圧であることを特徴とする請求項６に記載の半導体集積回路。
【請求項８】
第１の電圧レベルの振幅を持つ第１の電源電圧が供給され、前記第１の電圧レベルの振幅を持つ第１の信号を出力する第１の論理回路と、
前記第１の電源電圧および前記第１の電源電圧より高い第２の電圧レベルの振幅を持つ第２の電源電圧が供給され、前記第１、第２の電源電圧のレベルの状態を表わす検知信号を出力する電源電圧検知回路と、
前記第１、第２の電源電圧が供給され、前記第１の論理回路から入力する第１の信号を前記第２の電圧レベルの振幅を持つ第２の信号に変換すると共に、前記検知信号に基づいてスイッチ制御信号を出力するレベル変換回路部と、
前記第１の電源電圧によって動作する内部回路と、
前記第１の電源電圧の電源端子間に前記内部回路と直列に接続され、前記レベル変換回路部からの前記スイッチ制御信号によって動作するスイッチング回路とを具備し、
前記電源電圧検知回路から出力される検知信号が前記第１、第２の電源電圧のいずれか一方のレベルの変動を表わす場合、前記レベル変換回路部が前記スイッチング回路を開く信号を出力することを特徴とする半導体集積回路。
【請求項９】
前記レベル変換回路部は、前記スイッチ制御信号を前記第２の電源電圧の振幅の少なくとも一方のレベルに固定して出力することを特徴とする請求項８に記載する半導体集積回路。
【請求項１０】
前記スイッチング回路は、前記第１の電源電圧の低電圧側端子と前記内部回路の一方の端子との間に接続された第１のスイッチング素子と、前記第１の電源電圧の高電圧側端子と前記内部回路の他方の端子の間に接続された第２のスイッチング素子とを含むことを特徴とする請求項９に記載する半導体集積回路。
【請求項１１】
前記レベル変換回路部は、第１の出力信号を前記第１のスイッチング素子に供給する第１のレベル変換回路と、前記第１の出力信号と逆極性の関係を持つ第２の出力論理信号を前記第２のスイッチング素子に供給する第２のレベル変換回路とを含むことを特徴とする請求項１０に記載する半導体集積回路。
【請求項１２】
前記第１、第２のレベル変換回路は夫々、第１のノードで互いに直列に接続された電流通路と、第２のノードで互いに接続されたゲートとを有し、前記第２の電源電圧の電源端子間に接続される第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタとを含む第１の回路と、前記第２のノードで互いに直列に接続された電流通路と、前記第１のノードで互いに接続されたゲートとを有し、前記第２の電源電圧の電源端子間に接続される第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタとを含む第２の回路と、前記第１の信号が供給されるゲートと、前記第１のノードと前記第２の電源電圧の一方の電源端子との間に接続される第３のＮＭＯＳトランジスタと、前記第１の信号と逆極性の論理信号が供給されるゲートと、前記第２のノードと前記第２の電源電圧の一方の電源端子との間に接続される第４のＮＭＯＳトランジスタとを具備するフルラッチ回路と、
前記フルラッチ回路の前記第１のＮＭＯＳトランジスタおよび前記第２のＮＭＯＳトランジスタと前記第２の電源電圧の低電圧側端子との間に接続され、前記検知信号によって制御される第５のＮＭＯＳトランジスタと、
前記第２のノードと前記第２の電源電圧の低電圧側端子との間に接続され、前記検知信号によって制御される第６のＮＭＯＳトランジスタと、  前記検知回路から前記検知信号が入力され、前記第６のＮＭＯＳトランジスタのゲート端子に前記第５のＮＭＯＳトランジスタとは逆極性の論理信号を出力する前記第１の電源電圧が供給される論理回路素子とを有することを特徴とする請求項１１に記載する半導体集積回路。
【請求項１３】
前記第１、第２のレベル変換回路は夫々、前記第１、第２のレベル変換回路夫々の出力端子と前記フルラッチ回路との間に、前記第２の電源電圧が供給される第２の論理回路と、この第２の論理回路の出力端子と前記第２の電源電圧の低電圧側端子との間に接続され前記検知信号によって制御される第７のＮＭＯＳトランジスタを有することを特徴とする請求項１２に記載する半導体集積回路。
【請求項１４】
前記内部回路は、メモリアレイと接続されたセンスアンプを含むことを特徴とする請求項８に記載する半導体集積回路。
【請求項１５】
更に、イコライズ制御信号出力回路と、前記イコライズ制御信号出力回路から出力されるイコライズ制御信号によって駆動され、前記センスアンプ内の電源供給線上の電位を等化するイコライジング素子とを有することを特徴とする請求項１４に記載する半導体集積回路。
【請求項１６】
前記イコライズ制御信号出力回路は、前記第１の論理回路から入力する第１の信号を前記第２の電圧レベルの振幅を持つ第２の信号に変換するレベル変換回路を有し、前記電源電圧検知回路から出力される検知信号が前記第１、第２の電源電圧のいずれか一方のレベルの変動を表わす場合、前記イコライズ制御信号のレベルを前記第２の電源電圧の振幅の少なくとも一方のレベルに固定して出力することを特徴とする請求項１５に記載する半導体集積回路。
【請求項１７】
前記センスアンプの電源供給線間には前記イコライジング素子が並列接続されていることを特徴とする請求項１６に記載の半導体集積回路。
【請求項１８】
前記レベル変換回路は、イコライズ信号として、前記電源電圧検知回路から出力される検知信号が前記第１、第２の電源電圧のいずれか一方のレベルの変動を表わす場合、前記イコライズ素子を非イコライズ状態にするレベルに固定された信号を出力することを特徴とする請求項１７に記載の半導体集積回路。
【請求項１９】
前記第１の論理回路、前記電源電圧検知回路及び前記レベル変換回路部は単一の半導体チップ上に形成されていることを特徴とする請求項８乃至請求項１８のいずれか１項に記載の半導体集積回路。
【請求項２０】
前記半導体チップはＤＲＡＭマクロを含むことを特徴とする請求項１９に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路、特に異なる値の電源電圧で動作する少なくとも２種の論理回路素子および電圧レベル変換回路を有する半導体集積回路に関する。
【０００２】
【従来の技術】
半導体集積回路の微細化に伴い、内部回路素子の信頼性を確保し、消費電力を削減するため、電源電圧を低くすることが望ましい。しかし低い電源電圧では、内部回路を高速に動作させることや、メモリセルへの書き込みを十分に行なうことができない。そこで、半導体集積回路の必要な部分に高い電源電圧を供給して動作させることで、前記信頼性および低消費電力要求が達成できる。
【０００３】
つまり、同一半導体集積回路に値が異なる電源電圧が供給され、論理処理を行なう信号レベルが互いに異なる回路が混載されているため、両者の間に信号レベルを変換するレベル変換回路が必要である。
【０００４】
従来のレベル変換回路を含む半導体集積回路は、低い方の電源電圧が供給される論理回路からの出力信号が、高い方、及び低い方の２種の電源電圧が供給されるレベル変換回路に入力され、更に、レベル変換回路において低い方の電源電圧の振幅から高い方の電源電圧の振幅に変換され、低い方の電源電圧で動作する回路に出力されるものである（例えば特許文献１参照。）。
【０００５】
【特許文献１】
米国特許第６０６７２５７号明細書（第１頁、第７図）
また、このような異なる電源電圧レベルを有する半導体集積回路は、近年の電子機器のモバイル化に伴い、電源電力が放電して消耗したバッテリーから供給されたり、バッテリー用の充電電源から供給されたり、バッテリーを含む電力供給回路に衝撃・振動等が与えられたりする場合があり、規定の電圧が常時供給されないことがある。つまり、高い方の電源電圧が不安定になり低い方の電源電圧より低くなったり、或いは低電圧電源の接続端子の接触が不安定になり、電力供給の瞬停あるいは停止のような状態が生じることがある。
【０００６】
従って、論理を確定するために必要な最低レベルの電圧以下の電源電圧が論理回路に供給される結果、論理回路素子の論理動作が不定となり、例えばＣＭＯＳ回路で構成されたインバータのトランジスタの導通状態が不定となり、このインバータの電源端子間にＣＭＯＳ回路を介して貫通電流が流れる場合がある。このように、不安定な電源電圧に起因して半導体集積回路の各所に貫通電流が流れ、誤動作や消費電力の増加を防止できなかった。
【０００７】
以下、図８を用いてレベル変換回路を含む半導体集積回路の従来例について説明する。図８（ａ）は、低い方の電源電圧ＶＬが供給される論理回路８１と、高い方の電源電圧ＶＨが供給される論理回路８２との間にレベル変換回路８３を有する半導体集積回路のブロック図である。
【０００８】
この半導体集積回路は、電源電圧ＶＬが供給され、電源電圧ＶＬの振幅を持つ信号Ｓ１を出力する論理回路８１と、この論理回路８１と接続され、電源電圧ＶＬおよびＶＨが供給され、入力信号Ｓ１を電源電圧ＶＬの振幅から電源電圧ＶＨの振幅を持つ信号Ｓ２にレベル変換し、信号Ｓ２を出力するレベル変換回路８３と、電源電圧ＶＨが供給され、電源電圧ＶＨの振幅を持つ信号Ｓ３を出力する論理回路８２とを有する。更に、論理回路８１の前段には、入力信号Ｓ３を電源電圧ＶＨの振幅から電源電圧ＶＬの振幅を持つ信号にレベル変換する図示していないインバータ、ＮＡＮＤ回路あるいはＮＯＲ回路などの単純な論理素子（以下、Ｈ・Ｌ変換論理素子と記す。）が接続されている。
【０００９】
ここで論理回路８１，８２は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタから構成され、共通接続されたゲートに入力信号が供給されるＣＭＯＳインバータを含む論理回路とする。
【００１０】
また、図８（ｂ）は、前記レベル変換回路８３の一例を示す回路図である。レベル変換回路８３にはラッチ回路が含まれ、このラッチ回路は、ソース端子に電源電圧ＶＨが供給され、それぞれのゲート端子とドレイン端子とが互いに交差接続されているＰＭＯＳトランジスタＰ８４およびＰ８５と、ソース端子がノード８６でＰＭＯＳトランジスタＰ８４のドレイン端子およびＰＭＯＳトランジスタＰ８５のゲート端子と接続され、ドレイン端子が接地と接続されているＮＭＯＳトランジスタＮ８４と、ソース端子がノード８７でＰＭＯＳトランジスタＰ８５のドレイン端子およびＰＭＯＳトランジスタＰ８４のゲート端子と接続され、ドレイン端子が接地と接続されているＮＭＯＳトランジスタＮ８５とから構成される。
【００１１】
さらにレベル変換回路８３は電源電圧ＶＬが供給され、出力端子側にＮＭＯＳトランジスタＮ８４のゲート端子およびインバータ８９の入力端子が接続され、入力信号Ｓ１の論理を反転させた信号を出力するインバータ８８と、インバータ８８からの入力信号の論理を反転させた信号をＮＭＯＳトランジスタＮ８５のゲート端子に出力するインバータ８９と、電源電圧ＶＨが供給されノード８７からの入力信号の論理を反転された信号Ｓ２を出力するインバータ８１０とから構成される。
【００１２】
次に、図８に示したレベル変換回路を含む半導体集積回路の動作について説明する。
【００１３】
まず、図８（ｂ）を用いて電源電圧ＶＬの振幅を持つ信号Ｓ１から電源電圧ＶＨの振幅を持つ信号Ｓ２への変換（以下Ｌ・Ｈ変換と記す）について説明する。レベル変換回路８３に電源電圧ＶＬの振幅のハイレベル（以下、論理Ｈと記す）を持つ信号Ｓ１が入力された場合、論理Ｈの信号Ｓ１はインバータ８８によってローレベル（以下、論理Ｌと記す）を持つ信号に反転され、ＮＭＯＳトランジスタＮ８４およびインバータ８９に出力される。ＮＭＯＳトランジスタＮ８４のゲート端子に入力された論理Ｌの信号はこのＮＭＯＳトランジスタＮ８４をオフ状態とする。
【００１４】
一方、インバータ８９に入力された論理Ｌの信号は、振幅ＶＬを持つ論理Ｈの信号に反転され、ＮＭＯＳトランジスタＮ８５のゲート端子に入力され、このＮＭＯＳトランジスタＮ８５をオンする。すると、ノード８７がローレベルヘプルダウンされ、ノード８７の電位がゲート入力されるＰＭＯＳトランジスタＰ８４をオンする。そのためノード８６の電位がハイレベルとなり、ノード８６の電位をゲート入力とするＰＭＯＳトランジスタＰ８５をオフする。従って、ノード８７が入力端子と接続されているインバータ８１０には、論理Ｌの信号が入力され、インバータ８１０は反転した電源電圧ＶＨの振幅のハイレベル信号を出力する。
【００１５】
かわって、レベル変換回路８３に電源電圧ＶＬの振幅の論理Ｌの信号Ｓ１が入力された場合、論理Ｌの信号Ｓ１はインバータ８８によって論理Ｈの信号に反転され、ＮＭＯＳトランジスタＮ８４およびインバータ８９に出力される。ＮＭＯＳトランジスタＮ８４のゲート端子に入力された論理Ｈの信号はこのＮＭＯＳトランジスタＮ８４をオン状態とする。一方、インバータ８９に入力された論理Ｈの信号は、論理Ｌの信号に反転され、ＮＭＯＳトランジスタＮ８５のゲート端子に入力され、このＮＭＯＳトランジスタＮ８５をオフ状態とする。
【００１６】
すると、ノード８７の電位がハイレベルとなり、ノード８７の電位がゲート入力されるＰＭＯＳトランジスタＰ８４をオフする。そのためノード８６の電位がローレベルヘプルダウンされ、ノード８６の電位をゲート入力とするＰＭＯＳトランジスタＰ８５をオンする。従って、ノード８７が入力端子と接続されているインバータ８１０にはハイレベルが入力され、インバータ８１０は反転したＶＨ振幅のローレベル信号Ｓ２を出力する。
【００１７】
一方、電源電圧ＶＨの振幅から電源電圧ＶＬの振幅への変換について説明する。電源電圧ＶＨはＶＬよりも電圧が高く、低い電圧ＶＬで動作する論理回路８１に入力する信号の電圧の振幅も十分大きい。よって論理回路８１ではその入力信号によって十分な信号レベルが確保されているため、論理を固定するためのラッチ回路は不要である。従って、論理回路８１の初段に接続されたＨ・Ｌ変換論理素子で十分であるため、図８（ｂ）に示すようなレベル変換回路８３は使用しなくても電源電圧ＶＬ，ＶＨが正常であれば正確な論理動作が期待できる。
【００１８】
ここで、高い方の電圧を供給している電源電圧ＶＨが不安定で、一時的に電源電圧ＶＬよりも低くなった場合の動作について説明する。レベル変換回路８３では、インバータ８８には電源電圧ＶＬが供給される論理回路８１からの信号Ｓ１が入力されるため、正常な論理レベルを有する電源電圧ＶＬの振幅を持った信号Ｓ１が入力される。しかし、ラッチ回路に供給されている電源電圧ＶＨが不安定であるため、その不安定な電源電圧ＶＨが供給されるノード８７の電位は不定である。従って、ノード８７と入力端子側が接続されているインバータ８１０には論理が不定な信号が供給される。これによって、ＣＭＯＳ回路で構成されているインバータ８１０に貫通電流が流れるおそれがある。さらに、インバータ８１０に供給されている電源電圧ＶＨが不安定であるため、出力信号Ｓ２の電位状態が定まらず、論理が不定な信号Ｓ２が出力されるおそれもある。
【００１９】
この論理が不定な信号Ｓ２は論理回路８２に入力される。このため、論理回路８２内でもそのＣＭＯＳインバータなどに貫通電流が流れる。また不安定な電源電圧ＶＨが供給されているため、出力信号の電位状態が定まらず、論理が不定な信号Ｓ３を出力する。
【００２０】
この論理が不定な信号Ｓ３は、論理回路８１の初段に接続されているＨ・Ｌ変換論理素子に入力される。例えば、この論理回路素子がＣＭＯＳインバータであれば、論理が不定な信号Ｓ３が入力されるため、貫通電流が流れるおそれが生じる。また論理が不定な信号Ｓ３を論理回路８１内部に出力し、論理回路８１内にも貫通電流が流れることになる。
【００２１】
このように、レベル変換回路８３、論理回路８２、Ｈ・Ｌ変換論理素子および論理回路８１の夫々に貫通電流が流れ、半導体集積回路全体の消費電力が増加する。
【００２２】
また、低い方の電源電圧ＶＬが不安定で、瞬停あるいは停止した場合の動作について説明する。この場合、論理回路８１は不安定な電源電圧ＶＬが供給されているため論理が不定な信号Ｓ１を出力する。この論理が不定な信号Ｓ１はレベル変換回路８３に入力される。この論理不定な信号Ｓ１が入力するためインバータ８８には貫通電流が流れ、不安定な電源電圧ＶＬが供給されるため、論理不定の信号を出力する。この論理が不定な信号はＮＭＯＳトランジスタＮ８４のゲート端子に入力し、このＮＭＯＳトランジスタＮ８４の導通状態は不定となる。
【００２３】
一方、インバータ８９も同様に不安定な電源電圧ＶＬが供給されているため、論理不定の信号を出力する。この論理不定な信号がＮＭＯＳトランジスタＮ８５のゲート端子に入力し、このＮＭＯＳトランジスタＮ８５の導通状態も不定となる。つまり、ＮＭＯＳトランジスタＮ８４とＮ８５の導通状態の関係が定まらず、同時にオン状態となってしまう状態が生じる。この結果、ノード８６若しくはノード８７がフローティング状態になり、ＰＭＯＳトランジスタＰ８４、Ｐ８５のいずれも同時にオン状態となる可能性があり、ラッチ回路に貫通電流が流れる。またインバータ８１０には論理が不定な信号が入力され得るので、貫通電流が流れ、論理不定な信号Ｓ２を出力する。
【００２４】
この論理不定な信号Ｓ２が論理回路８２に入力されるため、論理回路８２に貫通電流が流れ、論理不定な信号Ｓ３を出力することになる。
【００２５】
さらに、これによって論理回路８１の初段に接続されている電源電圧ＶＬが供給されている簡単な論理回路素子にも貫通電流が流れ、論理不定な信号を出力する。そして、論理回路８１にも貫通電流が流れる。
【００２６】
特に高い方の電源電圧ＶＨを動作電圧として供給されている素子に生じる貫通電流による電力の消費量は大きくなる。
【００２７】
上記のように、半導体集積回路全体に貫通電流が生じるおそれがあるため、モバイル化に対応した回路は低消費電力回路であるべきが、逆に回路全体に貫通電流が流れてしまう不都合があった。
【００２８】
【発明が解決しようとする課題】
本願発明は、目的に応じて異なる電圧が供給されることによって、消費電力を抑えることを可能とする半導体集積回路に関する。しかし、実際の使用環境、例えば携帯機器に搭載されての使用においては、供給される電源電圧が不安定な場合が生じ得る。このとき、上述のように、半導体集積回路全体に貫通電流が生じ、消費電力を抑えることができない。
【００２９】
そこで、この発明は、少なくとも２種類の異なる値の電源電圧が供給され、このうちの一方の電源電圧が不安定になったときでも、この電源電圧の振幅を持った信号を入出力する論理回路内および電圧レベル変換回路内における貫通電流による消費電力の増大を防ぐことができ、且つ誤動作も防止できる半導体集積回路を提供することを目的とする。
【００３０】
【課題を解決するための手段】
この発明の一態様によれば、第１の電圧レベルの振幅を持つ第１の電源電圧が供給され、前記第１の電圧レベルの振幅を持つ第１の信号を出力する第１の論理回路と、
前記第１の電源電圧および前記第１の電源電圧とは異なる第２の電圧レベルの振幅を持つ第２の電源電圧が供給され、前記第１の信号のレベルを前記第１の電圧レベルの振幅から前記第２の電圧レベルの振幅に変換して第２の信号を出力する第１のレベル変換回路と、
前記第２の電圧レベルの振幅を持つ第２の電源電圧が供給され、前記第２の電圧レベルの振幅を持つ第３の信号を出力する第２の論理回路と、
前記第１、第２の論理回路の間に接続され、前記第１、第２の電源電圧が供給され、前記第２の論理回路から出力された前記第２の電圧レベルの前記第３の信号を前記第１の電圧レベルにレベル変換して第４の信号を前記第１の論理回路に出力する第２のレベル変換回路を提供することができる。
【００３１】
この発明の他の態様によれば、第１の電圧レベルの振幅を持つ第１の電源電圧が供給され、前記第１の電圧レベルの振幅を持つ第１の信号を出力する第１の論理回路と、
前記第１の電源電圧および前記第１の電源電圧より高い第２の電圧レベルの振幅を持つ第２の電源電圧が供給され、前記第１、第２の電源電圧のレベルの状態を表わす検知信号を出力する電源電圧検知回路と、
前記第１、第２の電源電圧が供給され、前記第１の論理回路から入力する第１の信号を前記第２の電圧レベルの振幅を持つ第２の信号に変換すると共に、前記検知信号に基づいてスイッチ制御信号を出力するレベル変換回路部と、
前記第１の電源電圧によって動作する内部回路と、
前記第１の電源電圧の電源端子間に前記内部回路と直列に接続され、前記レベル変換回路部からの前記スイッチ制御信号によって動作するスイッチング回路とを具備し、
前記電源電圧検知回路から出力される検知信号が前記第１、第２の電源電圧のいずれか一方のレベルの変動を表わす場合、前記レベル変換回路部が前記スイッチング回路を開く信号を出力することを特徴とする半導体集積回路を提供することができる。
【００３２】
この構成により、第１、第２の電源電圧の一方が不安定になったときでも、この電源電圧の振幅を持った信号を入出力する論理回路内および電圧レベル変換回路内における貫通電流による消費電力の増大を防ぐことができ、且つ誤動作も防止できる半導体集積回路を提供することができる。
【００３３】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００３４】
図１は、第１の実施の形態の構成を示すブロック図である。尚、図８と同様に、図１乃至図７において、説明を容易にするために、低い電圧を有する電源電圧ＶＬが供給されている電源端子は横棒「−」で示し、高い電圧を有する電源電圧ＶＨが供給されている電源端子は白丸で示してある。また、図４ではこれらの中間の電圧ＶＭが供給される電源端子を持ち、黒丸で示してある。
【００３５】
図１に示すように、この第１の実施の形態の半導体集積回路は例えばシリコン基板上に形成されるＤＲＡＭマクロ１０であり、外部より電源電圧ＶＬおよびＶＨが供給されている。このＤＲＡＭマクロ１０は、電源電圧ＶＬが供給され、電源電圧ＶＬの振幅を持つ信号Ｓ１を出力する論理回路１１と、電源電圧ＶＬおよびＶＨが供給され、この論理回路１１から入力された信号Ｓ１を電源電圧ＶＬの振幅から電源電圧ＶＨの振幅を持つ信号Ｓ２に変換するレベル変換回路１３と、電源電圧ＶＨが供給され、電源電圧ＶＨの振幅を持つ信号Ｓ３を出力する論理回路１２と、電源電圧ＶＬおよびＶＨが供給され、この論理回路１２から出力された信号Ｓ３を電源電圧ＶＨの振幅から電源電圧ＶＬの振幅を持つ信号Ｓ４に変換するレベル変換回路１４とから構成される。
【００３６】
また、このＤＲＡＭマクロ１０の外部には、同一半導体基板内に、低い方の電源電圧ＶＬが供給され、論理回路１１と直接接続されて信号の授受を行う論理回路１５が形成される。
【００３７】
なお、論理回路１１は、例えば、ＤＲＡＭマクロ１０を制御する制御回路や、メモリ装置のアドレスをデコードするデコード回路等を含み、論理回路１２は、例えば、内部電源生成回路や、センスアンプ等を含むもので有っても良い。
【００３８】
論理回路１５としては例えばアドレスバッファ回路を含む。
【００３９】
また図２は、Ｌ・Ｈ変換を行なうレベル変換回路１３の回路構成の一例を示す回路図である。このレベル変換回路１３に含まれるフルラッチ回路は２個のＰＭＯＳトランジスタＰ２１，Ｐ２２と２個のＮＭＯＳトランジスタＮ２１，Ｎ２２とにより構成される。即ち、ＰＭＯＳトランジスタＰ２１およびＰ２２のソースに電源電圧ＶＨの高電圧側電源端子が接続される。ノード２５においてＮＭＯＳトランジスタＮ２２およびＰＭＯＳトランジスタＰ２２のゲートと、ＰＭＯＳトランジスタＰ２１のドレインと、ＮＭＯＳトランジスタＮ２１のドレインとが接続される。また、ノード２６においてＮＭＯＳトランジスタＮ２１およびＰＭＯＳトランジスタＰ２１のゲートと、ＰＭＯＳトランジスタＰ２２のドレインと、ＮＭＯＳトランジスタＮ２２のドレインとが接続され、ＮＭＯＳトランジスタＮ２１およびＮ２２のソースが接地電位に接続されている。
【００４０】
またこのフルラッチ回路のノード２５側は、ＮＭＯＳトランジスタＮ２３のソースに接続される。このトランジスタＮ２３のゲートが入力端子から信号Ｓ１が入力されるインバータ２７の出力端子に接続される。
【００４１】
さらに、電源電圧ＶＬが供給されるインバータ２７の出力端子は、同じく電源電圧ＶＬが供給されるインバータ２８の入力端子に接続される。このインバータ２８の出力端子はＮＭＯＳトランジスタＮ２４のゲートに接続され、トランジスタＮ２４のドレインはノード２６に接続され、ソースは接地される。このノード２６は電源電圧ＶＨが供給されるインバータ２９の入力端子に接続される。
【００４２】
一方、図３はＨ・Ｌ変換を行なうレベル変換回路１４の回路図の一例である。このレベル変換回路１４に含まれるフルラッチ回路はＰＭＯＳトランジスタＰ３１，Ｐ３２およびＮＭＯＳトランジスタＮ３１，Ｎ３２により構成される。
【００４３】
ＰＭＯＳトランジスタＰ３１、Ｐ３２のソースには電源電圧ＶＬの高電圧電源端子が接続され、ノード３５においてＮＭＯＳトランジスタＮ３２およびＰＭＯＳトランジスタＰ３２のゲートと、ＰＭＯＳトランジスタＰ３１のドレインと、ＮＭＯＳトランジスタＮ３１のドレインとが接続される。また、ノード３６においてＮＭＯＳトランジスタＮ３１およびＰＭＯＳトランジスタＰ３１のゲートと、ＰＭＯＳトランジスタＰ３２のドレインと、ＮＭＯＳトランジスタＮ３２のドレインとが接続され、ＮＭＯＳトランジスタＮ３１、Ｎ３２のソースが接地電位の電源端子に接続されている。
【００４４】
また、このフルラッチ回路のノード３５側は、ＮＭＯＳトランジスタＮ３３のドレインに接続される。このＮＭＯＳトランジスタＮ３３のゲートは入力端子から信号Ｓ３が入力されるインバータ３７の出力端子に接続される。
【００４５】
さらに、電源電圧ＶＨが供給されるインバータ３７の出力端子は電源電圧ＶＨが供給されるインバータ３８の入力端子に接続される。このインバータ３８の出力端子はＮＭＯＳトランジスタＮ３４のゲートに接続され、そのドレインはノード３６に接続され、ソースは接地されている。このノード３６は、電源電圧ＶＬが供給されるインバータ３９の入力端子に接続されている。
【００４６】
次に図１乃至図３を用いて第１の実施の形態の半導体集積回路の動作について説明する。
【００４７】
まず、図２のレベル変換回路１３を用いて、Ｌ・Ｈ変換の動作について説明する
電源電圧ＶＬの振幅のハイレベルの信号Ｓ１が論理回路１１からレベル変換回路１３に入力した場合は、インバータ２７で論理Ｌに反転された信号が、ＮＭＯＳトランジスタＮ２３およびインバータ２８に供給される。ＮＭＯＳトランジスタＮ２３のゲートに入力された論理Ｌの信号はＮＭＯＳトランジスタＮ２３をオフ状態とする。
【００４８】
一方、インバータ２８の入力端子に入力した論理Ｌの信号は論理Ｈの信号に反転され、ＮＭＯＳトランジスタＮ２４のゲートに入力し、このＮＭＯＳトランジスタＮ２４をオン状態とする。すると、ＮＭＯＳトランジスタＮ２４のドレインと接続されているノード２６がローレベルヘプルダウンされ、ノード２６の電位をゲート入力とするＰＭＯＳトランジスタＰ２１がオン状態となる。これと同時に、ノード２６の電位をゲート入力とするＮＭＯＳトランジスタＮ２１がオフ状態となる。
【００４９】
また、ノード２５の電位が電源電圧ＶＨのハイレベルに引き上げられる。このためノード２５の電位をゲート入力とするＰＭＯＳトランジスタＰ２２がオフ状態となる。これと同時に、ノード２５の電位をゲート入力とするＮＭＯＳトランジスタＮ２２がオン状態となる。従って、ノード２６が入力端子と接続されているインバータ２９には、電源電圧ＶＨの振幅のローレベルの信号が供給され、インバータ２９は反転された論理Ｈの信号Ｓ２を出力する。
【００５０】
次に電源電圧ＶＬの振幅のローレベルの信号Ｓ１が論理回路１１からレベル変換回路１３に入力した場合は、インバータ２７で論理Ｈに反転された信号が、ＮＭＯＳトランジスタＮ２３およびインバータ２８に入力される。ＮＭＯＳトランジスタＮ２３のゲートに入力された論理Ｈの信号はこのトランジスタＮ２３をオン状態とする。
【００５１】
一方、インバータ２８の入力端子に入力した論理Ｈの信号は論理Ｌに反転され、ＮＭＯＳトランジスタＮ２４のゲートに入力され、ＮＭＯＳトランジスタＮ２４をオフ状態とする。すると、このトランジスタＮ２４のドレインと接続されているノード２６の電位が電源電圧ＶＨのハイレベルに引き上げられる。このためノード２６の電位をゲート入力とするＰＭＯＳトランジスタＰ２１がオフ状態となる。これと同時にノード２６の電位をゲート入力とするＮＭＯＳトランジスタＮ２１がオン状態となる。
【００５２】
また、ノード２５がローレベルヘプルダウンされ、ノード２５の電位をゲート入力とするＰＭＯＳトランジスタＰ２２がオン状態となる。これと同時に、ノード２５の電位をゲート入力とするＮＭＯＳトランジスタＮ２２がオフ状態となる。従って、ノード２６が入力端子と接続されているインバータ２９には、電源電圧ＶＨの振幅のハイレベルが出力され、インバータ２９は反転された論理Ｌの信号Ｓ２を出力する。
【００５３】
次に、図３のレベル変換回路１４を用いて、Ｈ・Ｌ変換動作について説明する電源電圧ＶＨの振幅のハイレベルの信号Ｓ３が論理回路１２からレベル変換回路１４に入力した場合は、インバータ３７で論理Ｌに反転された信号が、ＮＭＯＳトランジスタＮ３３およびインバータ３８に供給される。ＮＭＯＳトランジスタＮ３３はそのゲートに入力した論理Ｌの信号によりオフ状態となる。
【００５４】
一方、インバータ３８の入力端子に入力した論理Ｌの信号は論理Ｈの信号に反転され、ＮＭＯＳトランジスタＮ３４のゲートに入力され、ＮＭＯＳトランジスタＮ３４はオン状態となる。すると、ＮＭＯＳトランジスタＮ３４のドレインと接続されているノード３６がローレベルヘプルダウンされ、ノード３６の電位をゲート入力とするＰＭＯＳトランジスタＰ３１がオン状態となる。これと同時にノード３６の電位をゲート入力とするＮＭＯＳトランジスタＮ３１がオフ状態となる。
【００５５】
また、ノード３５の電位が電源電圧ＶＬのハイレベルに引き上げられる。このため、ノード３５の電位をゲート入力とするＰＭＯＳトランジスタＰ３２がオフする。これと同時にノード３５の電位をゲート入力とするＮＭＯＳトランジスタＮ３２がオン状態となる。従って、ノード３６が入力端子と接続されているインバータ３９には、電源電圧ＶＬの振幅のローレベルの信号が供給され、インバータ３９は反転された論理Ｈの信号Ｓ４を出力する。
【００５６】
次に電源電圧ＶＨの振幅のローレベルの信号Ｓ３が論理回路１２からレベル変換回路１４に入力した場合は、インバータ３７で論理Ｈに反転された信号が、ＮＭＯＳトランジスタＮ３３およびインバータ３８に入力される。ＮＭＯＳトランジスタＮ３３はそのゲートに入力された論理Ｈの信号によりオン状態となる。
【００５７】
一方、インバータ３８の入力端子に入力された論理Ｈの信号は論理Ｌに反転され、ＮＭＯＳトランジスタＮ３４のゲートに入力され、このＮＭＯＳトランジスタＮ３４がオフ状態となる。すると、ＮＭＯＳトランジスタＮ３４のドレインと接続されているノード３６の電位が電源電圧ＶＬのハイレベルに引き上げられる。このため、ノード３６の電位をゲート入力とするＰＭＯＳトランジスタＰ３１がオフ状態となる。これと同時に、ノード３６の電位をゲート入力とするＮＭＯＳトランジスタＮ３１がオン状態となる。
【００５８】
また、ノード３５がローレベルヘプルダウンされ、ノード３５の電位をゲート入力とするＰＭＯＳトランジスタＰ３２がオン状態となる。これと同時に、ノード３５の電位をゲート入力とするＮＭＯＳトランジスタＮ３２がオフ状態となる。従って、ノード３６が入力端子と接続されているインバータ３９には、電源電圧ＶＬの振幅のハイレベルが出力され、インバータ３９は反転された論理Ｌの信号Ｓ４を出力する。
【００５９】
以下、電源電圧ＶＨ若しくはＶＬのいずれか一方の値が変動した場合の動作について説明する。
【００６０】
まず、電源電圧ＶＬが不安定で、瞬停あるいは停止のような変動が起こった場合、電源電圧ＶＬが供給されている論理回路１１は論理不定な信号Ｓ１を出力し、レベル変換回路１３に入力する。インバータ２７、２８も不安定な電源電圧ＶＬが供給されるため、論理不定な信号を出力する。このため、ＮＭＯＳトランジスタＮ２３、Ｎ２４の導通状態は不定となり、ノード２５およびノード２６の電位も不定となる。しかし、レベル変換回路１３のフルラッチ回路は、ノード２５、２６に微小な電位の差があれば、拡大的に電位差を収束することができるため、このノード２５，２６はお互いに反対方向の電位状態が維持できるのである。
【００６１】
このフルラッチ回路の動作について説明する。例えばＮＭＯＳトランジスタＮ２４、Ｎ２３が同時にオン状態になった場合、出力側のＮＭＯＳトランジスタＮ２４により、ノード２６がローレベルヘプルダウンするため、電源電圧ＶＨの振幅のローレベルの信号がインバータ２９に出力される。
【００６２】
また、ＮＭＯＳトランジスタＮ２４、Ｎ２３が同時にオフ状態になった場合は、ノード２５、２６が共にフローティング状態となる。この場合、ノード２５，２６の電位に僅かの差があれば、フルラッチ回路では、その電位差が拡大する方向に収束し、ノード２６は電源電圧ＶＨレベルの振幅のＨ、Ｌいずれか一方のレベルを持った信号をインバータ２９に出力する。インバータ２９は正常な規定電圧ＶＨが供給されているため、正常に動作し、よってレベル変換回路１３は電源電圧の変動による影響を受けない、Ｈ，Ｌのいずれかのレベルに論理が固定された信号Ｓ２を出力する。
【００６３】
次に、電源電圧ＶＨが不安定で、電源電圧ＶＬよりも低い電圧になってしまうような変動が起きた場合、電源電圧ＶＨが供給されている論理回路１２は論理不定な信号Ｓ３を出力し、この信号Ｓ３がレベル変換回路１４に入力されることになる。インバータ３７、３８も不安定な電源電圧ＶＨが供給されるため、論理不定な信号を出力する。このため、ＮＭＯＳトランジスタＮ３３、Ｎ３４の導通状態は不定となり、ノード３５およびノード３６の電位も不定となる。しかし、レベル変換回路１４を構成するフルラッチ回路は、ノード３５、３６に微小な電位の差がある限り、その差が拡大する方向に両者の電位差を収束することができるため、このノード３５，３６はお互いに反対方向の電位状態が維持できるのである。
【００６４】
このフルラッチ回路の動作について説明する。例えば、ＮＭＯＳトランジスタＮ３３Ｎ３４が同時にオン状態になった場合、出力側のＮＭＯＳトランジスタＮ３４により、ノード３６がローレベルヘプルダウンするため、ＶＬレベルの振幅の低電圧側の論理Ｌがインバータ３９に出力される。
【００６５】
また、ＮＭＯＳトランジスタＮ３３、Ｎ３４が同時にオフ状態になった場合はノード３５，３６がいずれもフローティング状態となる。このとき、両者の間に僅かな電位の差があると、ノード３５、３６の電位差が拡大する方向に収束し、ノード３６は電源電圧ＶＬレベルの振幅のいずれか一方を持った信号を出力する。インバータ３９には正常な規定電圧が供給されているため、正常に動作し、よってレベル変換回路１４は論理が固定された信号Ｓ４を出力する。
【００６６】
以下、図１に示す半導体集積回路の動作について更に詳細に説明する。供給される電源電圧ＶＬ、ＶＨがともに正常である場合は、論理回路１１から出力された電源電圧ＶＬの振幅を持つ信号Ｓ１がレベル変換回路１３に入力され、レベル変換回路１３は上記Ｌ・Ｈ変換動作を行い、電源電圧ＶＬの振幅を電源電圧ＶＨの振幅の信号に変換し、信号Ｓ２を出力する。この信号Ｓ２が論理回路１２に入力され、論理回路１２では所定の論理処理を行なう。
【００６７】
一方、論理回路１２から出力された電源電圧ＶＨの振幅を持つ信号Ｓ３がレベル変換回路１４に入力される。レベル変換回路１４は上記のＨ・Ｌ変換動作を行い、電源電圧ＶＨの振幅を電源電圧ＶＬの振幅の信号に変換し、信号Ｓ４を出力する。この信号Ｓ４が論理回路１１に入力され、論理回路１１は所定の論理処理を行なう。
【００６８】
ここで、電源電圧ＶＬ、ＶＨのどちらか一方が変動する場合、以下のようになる。
【００６９】
例えば、電源電圧ＶＬが不安定で瞬停あるいは停止してしまうような変動が起こった場合、まず電源電圧ＶＬが供給されている論理回路１１は論理が不定な信号Ｓ１をレベル変換回路１３に出力する。レベル変換回路１３は、上記の図２に示すフルラッチ回路を使用しているため、電源電圧ＶＨが供給されているフルラッチ回路に流れる貫通電流を防ぐことができる。また、図２のインバータ２９には電源電圧ＶＨの振幅を持つ論理の固定された信号が入力されるため、インバータ２９にも貫通電流は流れるおそれはない。インバータ２９には正常な規定電圧ＶＨが供給されているため、論理が定まった信号を出力する。このため、電源電圧ＶＨで動作する論理回路１２には貫通電流は流れない。  さらに、論理回路１２は正常な電源電圧ＶＨが供給されているため、論理の定まった信号Ｓ３をレベル変換回路１４に出力する。
【００７０】
一方、図３に示すレベル変換回路１４について説明する。このレベル変換回路１４のフルラッチ回路に付属するインバータ３７，３８には電源電圧ＶＨが供給されているため、正常な論理レベルを持った信号を出力する。例えば信号Ｓ３が論理Ｌであれば、ＮＭＯＳトランジスタＮ３３がオン状態、Ｎ３４がオフ状態となる。この場合、ノード３５は確実に接地電位となるから、ＮＭＯＳトランジスタＮ３２はオフ状態となり、ＰＭＯＳトランジスタＰ３２はオン状態となる。
【００７１】
ここで、電源電圧ＶＬが不安定状態を瞬停、或いは停止状態であると考えると、ノード３６の電位はノード３５の電位と同じ接地電位までは低くないとしても、それより僅かに高い程度であると考えられる。従って、ＮＭＯＳトランジスタＮ３１もオフ状態となる可能性が極めて高いと言える。
【００７２】
反対に、信号Ｓ３が論理Ｈであると、ＮＭＯＳトランジスタＮ３３がオフ、Ｎ３４がオン状態となる。この場合、ノード３６は確実に接地電位となり、ＮＭＯＳトランジスタＮ３１がオフ状態となる。この場合はノード３５の電位が不安定となるが、上記と同様の理由により、ＮＭＯＳトランジスタＮ３２もオフとなる可能性が高い。
【００７３】
このように、電源電圧ＶＬが不安定な場合も、レベル変換回路１４には殆ど貫通電流は流れない。
【００７４】
また、インバータ３８のＨレベルの出力によりＮＭＯＳトランジスタＮ３４がオン状態であるときはノード３６の電位がローレベルとなる。しかし、インバータ３９の電源電圧ＶＬが不安定であるために、出力信号Ｓ４は不定となる。一方、ＮＭＯＳトランジスタＮ３４がオフ状態であるときはノード３６は不安定な電源電圧ＶＬが供給されるので、この不安定な振幅ＶＬを持った信号を出力する。つまり、レベル変換回路の出力の前段に論理回路が設けられ、その論理回路に供給される電源電圧が変動した場合、前段のフルラッチ回路の出力信号に関わらず、不安定な振幅ＶＬを持った出力信号が出力される。
【００７５】
しかし、殆どの場合、このような不安定状態は瞬停または停止であり、電源電圧ＶＬは極めて低い電圧であって、出力される信号はローレベルとなっている場合が多いといえる。つまりこのフルラッチ回路は電源電圧ＶＬのローレベルに近いレベルの信号を出力する。
【００７６】
なお、インバータ３９および論理回路１１は、たとえ論理不定な信号が入力されても、供給される電源電圧ＶＬが低いため貫通電流は流れない。
【００７７】
よって、一方の電源電圧ＶＬが不安定になっても、正常な規定電圧を保っている電源電圧ＶＨが供給されている論理回路等に流れる貫通電流を確実に防ぐことができ、半導体集積回路全体としても貫通電流を防ぐことができるため、無駄な電力の消費を軽減できる。
【００７８】
このとき論理回路１５には不安定な電源電圧ＶＬが供給されているが、この電源電圧ＶＬが不安定状態であるほとんどの場合は瞬停あるいは停止状態であると考えられるため、電源電圧ＶＬのローレベルの論理レベルを持つ信号を出力する。また、貫通電流が流れる恐れはない。
【００７９】
一方、電源電圧ＶＨが不安定で瞬停等が生じ、正常な電源電圧ＶＬよりも低い電圧になってしまうような変動が起こった場合、まず電源電圧ＶＨが供給されている論理回路１２は論理が不定な信号Ｓ３をレベル変換回路１４に出力する。レベル変換回路１４は、上記の図３に示したフルラッチ回路を使用しているため、電源電圧ＶＬが供給されているフルラッチ回路に流れる貫通電流を防ぐことができる。また、図３のインバータ３９には電源電圧ＶＬの振幅を持つ論理の固定された信号が入力されるため、インバータ３９にも貫通電流が流れるおそれはない。インバータ３９には正常な規定電圧を有する電源電圧ＶＬが供給されているため、論理が定まった信号Ｓ４が出力される。このため、電源電圧ＶＬで動作する論理回路１１には貫通電流は流れない。
【００８０】
さらに、論理回路１１は正常な電源電圧ＶＬが供給されているため、論理の定まった信号Ｓ１をレベル変換回路１３に出力する。
【００８１】
次に、図２に示すレベル変換回路１３について説明する。このレベル変換回路１３のフルラッチ回路に付属するインバータ２７，２８には電源電圧ＶＬが供給されているため、正常な論理レベルを持った信号を出力する。例えば信号Ｓ１が論理Ｌであれば、ＮＭＯＳトランジスタＮ２３がオン状態、Ｎ２４がオフ状態となる。この場合、ノード２５は確実に接地電位となるから、ＮＭＯＳトランジスタＮ２２はオフ状態となり、ＰＭＯＳトランジスタＰ２２はオン状態となる。
【００８２】
ここで、電源電圧ＶＨが不安定となる要因として、電源電圧ＶＬの場合と同様に瞬停、或いは停止状態を考えると、ノード２６の電位はノード２５の電位と同じ接地電位までは低くないとしても、それより僅かに高い程度であると考えられる。従って、ＮＭＯＳトランジスタＮ２１もオフ状態となる可能性が極めて高いと言える。
【００８３】
反対に、信号Ｓ１が論理Ｈであると、ＮＭＯＳトランジスタＮ２３がオフ、Ｎ２４がオン状態となる。この場合、ノード２６は確実に接地電位となり、ＮＭＯＳトランジスタＮ２１がオフ状態となる。この場合はノード２５の電位が不安定となるが、上記と同様の理由により、ＮＭＯＳトランジスタＮ２２もオフとなる可能性が高い。
【００８４】
このように、電源電圧ＶＨが不安定な場合も、レベル変換回路１３には殆ど貫通電流は流れない。
【００８５】
また、インバータ２８のＨレベルの出力によりＮＭＯＳトランジスタＮ２４がオン状態であるときはノード２６の電位がローレベルとなる。しかし、インバータ２９の電源電圧ＶＨが不安定であるために、出力信号Ｓ２は不定となる。一方、ＮＭＯＳトランジスタＮ２４がオフ状態であるときはノード２６は不安定な電源電圧ＶＨが供給されるので、この不安定な振幅ＶＨを持った信号を出力する。つまり、レベル変換回路の出力の前段に論理回路が設けられ、その論理回路に供給される電源電圧が変動した場合、前段のフルラッチ回路の出力信号に関わらず、不安定な振幅ＶＬを持った出力信号が出力される。つまり、レベル変換回路の出力の前段に論理回路が設けられ、その論理回路に供給される電源電圧が変動した場合、前段のフルラッチ回路の出力信号に関わらず、不安定な振幅ＶＨを持った出力信号が出力される。
【００８６】
しかし、殆どの場合、このような不安定状態は瞬停または停止であり、電源電圧ＶＨは極めて低い電圧であって、出力される信号はローレベルとなっている場合が多いといえる。つまりこのフルラッチ回路は電源電圧ＶＨのローレベルに近いレベルの信号を出力する。
【００８７】
なお、インバータ２９および論理回路１２は、たとえ論理不定な信号が入力されても、供給される電源電圧ＶＬの不安定状態はほとんどが瞬停または停止であると考えられ、電源電圧ＶＬは極めて低い電圧で低いため貫通電流が流れるおそれはない。
【００８８】
上述のように、一方の電源電圧ＶＨが不安定となっても、正常な規定電圧を保っている電源電圧ＶＬが供給されている論理回路等に流れる貫通電流を確実に防ぐことができ、半導体集積回路全体としても貫通電流を軽減することができるため、無駄な電力の消費を軽減できる。
【００８９】
このとき論理回路１１には論理回路１５からの入力があるが、正常電源電圧ＶＬが供給されているため、貫通電流が流れるおそれはない。また、論理回路１５から論理回路１１には正常の論理レベルの信号を出力することができる。
【００９０】
このように２つの電源電圧ＶＬ，ＶＨのどちらか一方の電源電圧が不安定になっても、他方の電源から正常な規定電圧が供給されていれば、その正常な電源電圧が供給されている論理回路およびこの論理回路にレベル変換出力を供給するフルラッチ回路を持つレベル変換回路は正常な論理レベルの信号により動作するため、これらの回路における貫通電流を確実に防ぎ、半導体集積回路全体に流れる貫通電流を大幅に軽減させることができるため、電力消費を削減できる。
【００９１】
図４は、第２の実施の形態の構成を示すブロック図である。なお、この実施の形態では、電源電圧ＶＬと電源電圧ＶＨとの中間の電源電圧ＶＭが論理回路４２に供給され、この電源電圧は図４では黒丸の電源端子から供給されるものとして示されている。
【００９２】
図４に示すように、この実施の形態の半導体集積回路はシリコン基板上に形成されるＤＲＡＭマクロ１０Ａに、外部より電源電圧ＶＬおよびＶＨが供給されている。このＤＲＡＭマクロ１０Ａには、電源電圧ＶＨが供給され、電源電圧ＶＨよりも低くＶＬよりも高い内部電圧ＶＭを生成する内部電圧生成回路４０と、電源電圧ＶＬが供給され、電圧ＶＬのレベルの振幅を持つ信号Ｓ５を出力する論理回路４１と、電源電圧ＶＬおよび内部電圧ＶＭが供給され、この論理回路４１からの出力信号Ｓ５を電源電圧ＶＬの振幅から内部電圧ＶＭの振幅を持つ信号Ｓ６に変換するレベル変換回路４３と、内部電圧ＶＭが供給され、内部電圧ＶＭの振幅を持つ信号Ｓ７を出力する論理回路４２と、電源電圧ＶＬおよび内部電圧ＶＭが供給され、論理回路４２からの出力信号Ｓ７を内部電圧ＶＭの振幅から電圧ＶＬの振幅を持つ信号Ｓ８に変換するレベル変換回路４４とが形成される。
【００９３】
また、このＤＲＡＭマクロ１０Ａの外部で且つ同一半導体基板内には、電源電圧ＶＬが供給され、論理回路４１と直接接続される論理回路４５が形成される。
【００９４】
なお、レベル変換回路４３は図２に示すレベル変換回路１３と、レベル変換回路４４は図３のレベル変換回路１４にそれぞれ対応したものである。ただし動作説明および参照図面に関しては、電源電圧ＶＨにかわって電源電圧ＶＭが供給されるため点を除いては上記対応の通り構成、動作は同じであるため説明を省略する。
また、低電圧側の電源電圧ＶＬを動作電圧とする論理回路４１は、例えば、ＤＲＡＭマクロ１０Ａを制御する制御回路や、メモリセルアレイのアドレスをデコードするデコード回路等を含み、高電圧側の電源電圧ＶＭを動作電圧とする論理回路４２は、例えば、センスアンプ等を含む。また、論理回路４１の前段に接続された論理回路４５は例えばアドレスバッファ回路を含む。
【００９５】
次に図２乃至図４を用いて、図４に示す第２の実施の形態の半導体集積回路の動作を説明する。
【００９６】
内部電圧生成回路４０は、電源電圧ＶＨが供給され、電源電圧ＶＬより高く、電源電圧ＶＨより低い内部電圧ＶＭを生成する。この内部電圧ＶＭが供給される論理回路４２は、内部電圧ＶＭの振幅を持った信号Ｓ７をレベル変換回路４４に出力する。このレベル変換回路４４は信号Ｓ７を内部電圧ＶＭの振幅から電源電圧ＶＬの振幅に変換し、信号Ｓ８を出力する。
【００９７】
反対に、論理回路４１は電源電圧ＶＬの振幅を持つ信号Ｓ５をレベル変換回路４３に出力する。このレベル変換回路４３は信号Ｓ５を電源電圧ＶＬの振幅から内部電圧ＶＭの振幅に変換し、信号Ｓ６を出力する。
【００９８】
また、ＤＲＡＭマクロ１０Ａの外に形成される論理回路４５は電源電圧ＶＬの振幅を持つ信号を論理回路４１に出力する。
【００９９】
次に電源電圧ＶＭ若しくはＶＬのいずれか一方が変動した場合における本実施の形態の半導体集積回路の動作について説明する。
【０１００】
まず、電源電圧ＶＬが不安定で瞬停あるいは停止してしまうような変動が起こった場合、電源電圧ＶＬが供給されている論理回路４１は論理不定な信号Ｓ５を出力し、この信号Ｓ５がレベル変換回路４３に入力される。なお、レベル変換回路４３は図２のフルラッチ回路およびインバータ２９に供給されている電源電圧ＶＨの代わりに内部電圧ＶＭが供給される点が異なるのみであり、その構成、動作の詳細な説明は省略する。従って、図２で説明したように、このレベル変換回路４３も、その内部にフルラッチ回路を使用しているため、不安定な電源電圧ＶＬが供給されるにもかかわらず、フルラッチ回路に流れる貫通電流を防ぐことができる。また、安定な電源電圧ＶＭが供給されるので、インバータ２９にも貫通電流は流れない。インバータ２９は規定電圧ＶＭが供給されているため、論理が定まった信号Ｓ６を出力する。このため、論理回路４２には貫通電流は流れない。さらに、論理回路４２は正常な内部電圧ＶＭが供給されており、論理の定まった信号Ｓ７をレベル変換回路４４に出力する。
【０１０１】
このためレベル変換回路４４のフルラッチ回路の各トランジスタの動作は正常である。しかし供給されている電源電圧ＶＬが不安定であるため、図３におけるＮＭＯＳトランジスタＮ３４がオン状態であるときはノード３６にローレベルの信号を出力し、オフ状態であるときは不安定な電源電圧ＶＬの振幅を持った信号を出力する。しかし、このとき電源電圧ＶＬは瞬停或いは停止状態となっていて極めて低い電圧であり、出力される信号Ｓ８は常にローレベルといえる。つまりこのレベル変換回路４４のフルラッチ回路は電源電圧ＶＬのローレベルの信号を出力する。
【０１０２】
さらに、図３におけるインバータ３９および図４の論理回路４１は、たとえ論理不定な信号が入力されても、供給される電源電圧ＶＬが低く、貫通電流は流れない。また、論理回路４５も不安定な電源電圧ＶＬが供給されるからその内部の信号も論理レベルが不定な信号であるが、供給されている電源電圧ＶＬが非常に低いためその内部に貫通電流は流れない。
【０１０３】
よって、図４の実施の形態でも、電源電圧ＶＬが不安定であっても、規定電圧を保っている電源電圧ＶＭが供給されている論理回路４２等に流れる貫通電流を確実に防ぐことができ、半導体集積回路全体としても貫通電流を大幅に軽減することができるため、無駄な電力の消費を軽減できる。
【０１０４】
このとき論理回路４５には不安定な電源電圧ＶＬが供給されているが、この電源電圧ＶＬが不安定状態であるほとんどの場合は瞬停あるいは停止状態であると考えられるため、電源電圧ＶＬのローレベルの論理レベルを持つ信号を出力する。また、貫通電流が流れる恐れはない。
【０１０５】
次に、電源電圧ＶＨが変動したことに伴い内部電圧ＶＭの振幅レベルも変動した場合について説明する。内部電圧生成回路４０には不安定な電源電圧ＶＨが供給されている。このため、この内部電圧生成回路４０は不安定な内部電圧ＶＭを出力する。この不安定な内部電圧ＶＭは論理回路４２に供給され、このため論理回路４２は論理の不定な信号Ｓ７を出力し、レベル変換回路４４に入力される。なお、レベル変換回路４４は図３に示したインバータ３７およびインバータ３８に供給される電源電圧ＶＨが内部電圧ＶＭに代わっただけで、構成、動作は同じである。
【０１０６】
レベル変換回路４４は、図３で説明したようにフルラッチ回路を使用しているため、正常な電源電圧ＶＬが供給されているフルラッチ回路に流れる貫通電流を防ぐことができる。また、インバータ３９には電源電圧ＶＬによる安定した論理レベルの信号が入力されるため、インバータ３９にも貫通電流が流れない。従って、インバータ３９は規定電圧を有する電源電圧ＶＬが供給されているため、正しい論理の信号Ｓ８が出力される。このため、論理回路４１は正常な論理動作を行い、この論理回路４１には貫通電流は流れない。さらに、論理回路４１は正常な電源電圧ＶＬが供給されており、正しい論理レベルの信号Ｓ５が出力される。このためレベル変換回路４３には貫通電流は流れない。
【０１０７】
上述のように、規定電圧を保っている電源電圧ＶＬが供給されている論理回路４１等に流れる貫通電流を確実に防ぐことができ、半導体集積回路全体としても貫通電流を軽減することができるため、無駄な電力の消費を軽減できる。
【０１０８】
なお、論理回路４１には論理回路４５からの入力があるが、これは論理レベルが固定されている安定した電源電圧ＶＬの振幅を持った信号である。従って、論理回路４５も、また論理回路４１も論理レベルの安定された信号が入力するため貫通電流が流れない。また、供給される電源電圧ＶＬも規定電圧が保持されているため、論理回路４１からは論理の固定された信号を出力する。
【０１０９】
このように、２つの電源電圧のうち、どちらか一方の電源電圧が不安定になっても、他方の電源電圧が供給されている回路の論理動作が正常であるため、この電源電圧が供給されている論理回路では貫通電流を確実に防ぎ、半導体集積回路全体に流れる貫通電流を軽減することができるため、電力消費を削減できる。
【０１１０】
以下、図５を参照して本願発明をダイナミック型ＲＡＭに使用されるセンスアンプ部に適用した第３の実施の形態について説明する。
【０１１１】
図５において、半導体基板上の例えばＤＲＡＭマクロ１０Ｂには、消費電力を抑えるために低い電圧を有する電源電圧ＶＬおよび、電源電圧ＶＬよりも高い電圧を有する電源電圧ＶＨが供給されている。
【０１１２】
図５に示すように、本実施の形態の半導体集積回路は、電源電圧ＶＬが供給され出力信号Ｓ１１をレベル変換回路５３１、５３２，５３３に出力する論理回路５０と電源電圧検知回路５１とを有する。この電源電圧検知回路５１には電源電圧ＶＬおよびＶＨが供給される。この電源電圧検知回路５１は、規定の電源電圧ＶＬ，ＶＨが供給されている場合は、電源電圧ＶＬの振幅のハイレベルの信号を出力し、供給される電源電圧ＶＬおよびＶＨのいずれか一方が変動した場合、これを検知して出力端子側に接続されるレベル変換回路５３１，５３２，５３３に電源電圧ＶＬレベルの振幅のローレベルの検知信号を出力する。
【０１１３】
レベル変換回路５３１，５３２，５３３は論理回路５０からの論理出力信号Ｓ１１が供給されるとともに、電源電圧検知回路５１からの検知信号Ｓ１０も供給される。ここで、論理回路５０の論理出力信号Ｓ１１はレベル変換回路５３２に供給される場合のみインバータ５７を介して反転信号として供給される。
【０１１４】
これらのレベル変換回路５３１、５３２、５３３には夫々、電源電圧ＶＨおよびＶＬが供給され、論理回路５０から入力する信号Ｓ１１のレベルを電源電圧ＶＬの振幅に対応する値から電源電圧ＶＨの振幅に対応する値を持つ信号に変換される。後で詳述するが、これらのレベル変換回路５３１，５３２，５３３は、電源電圧ＶＨおよびＶＬのいずれか一方のレベルが変動した場合には、電源電圧ＶＨの振幅の一方のレベルをもつ信号を出力する用に構成されている。
【０１１５】
レベル変換回路５３１からは出力信号Ｓ１２が出力され、この信号Ｓ１２は電源電圧ＶＨで駆動されるインバータ５６に供給され、その論理が反転され、振幅が電圧ＶＨを持つ信号Ｓ１３が出力される。
【０１１６】
インバータ５６はＰＭＯＳトランジスタＰ５４のゲート端子に接続される。このＰＭＯＳトランジスタＰ５４のソース端子は電源電圧ＶＬに接続され、ドレイン端子がセンスアンプ５２の一方の電源端子に接続される。このＰＭＯＳトランジスタＰ５４はそのゲート端子に供給される電源電圧ＶＨのレベルを持つ論理レベルＨの信号によりオフ状態となり、論理レベルＬの信号によってオン状態となる。
【０１１７】
レベル変換回路５３３の出力端子からは信号Ｓ１４が出力され、この出力端子はＮＭＯＳトランジスタＮ５５のゲート端子に接続される。このＮＭＯＳトランジスタＮ５５のソース端子は電源電圧ＶＬの電源端子に接続され、ドレイン端子がセンスアンプ５２の他方の電源端子に接続される。このＮＭＯＳトランジスタＮ５５はそのゲート端子にレベル変換回路５３３からの電源電圧ＶＨによる論理Ｈのレベルを持った信号が供給されたときにオン状態となり、論理Ｌの信号によってオフ状態となる。
【０１１８】
センスアンプ５２はＰＭＯＳトランジスタＰ５４およびＮＭＯＳトランジスタＮ５５がともにオン状態となったときに電源電圧ＶＬが供給され、信号入力端子に接続された、ワード線ＷＬとビット線ＢＬ，／ＢＬとの交点にマトリクス状に配列された複数のメモリセルＭＣを有しているセルアレイ５１２の、例えばビット線ＢＬ，／ＢＬと接続される信号入力端子を持つ。
【０１１９】
インバータ５７は、論理回路５０からの信号Ｓ１１が入力される入力端子を有し、信号Ｓ１１の論理が反転された信号をレベル変換回路５３２に出力する。このレベル変換回路５３２は、インバータ５７からの反転信号を受け取ってレベル変換信号Ｓ１５を出力し、ＮＭＯＳトランジスタＮ５８のゲート端子に供給する。
【０１２０】
このＮＭＯＳトランジスタＮ５８は、センスアンプ５２の電源端子（５１０、５１１）間に接続されたソース端子およびドレイン端子を有する。ＰＭＯＳトランジスタＰ５４およびＮＭＯＳトランジスタＮ５５がいずれもオフ状態のときに、ゲート端子に電源電圧ＶＨの振幅のハイレベルを持った信号Ｓ１５が入力されるとＮＭＯＳトランジスタＮ５８はオン状態となる。この結果、センスアンプ５２の電源線上に残っている電荷がこのＮＭＯＳトランジスタＮ５８を介して放電され、センスアンプ５２の電源線の電位が等化、即ちイコライズされる。
【０１２１】
さらにＤＲＡＭマクロ１０Ｂの外部には、電源電圧ＶＬが供給され、論理回路５０に論理信号を供給するように接続された論理回路５９が設けられている。
【０１２２】
次に、図６を参照して図５に示す実施の形態で用いるレベル変換回路５３１を例にとってその構成、動作について説明する。なお、他のレベル変換回路５３２，５３３も同様に構成されている。
【０１２３】
図６において、レベル変換回路５３１に含まれるフルラッチ回路は、２個のＰＭＯＳトランジスタＰ６１、Ｐ６２と２個のＮＭＯＳトランジスタＮ６１，Ｎ６２により構成される。ＰＭＯＳトランジスタＰ６１，Ｐ６２のソースは電源電圧ＶＨの高電圧側電源端子に接続され、ノード６８においてＮＭＯＳトランジスタＮ６１のドレイン端子に接続されるとともに、ＮＭＯＳトランジスタＮ６２およびＰＭＯＳトランジスタＰ６２のゲートと共通に接続される。
【０１２４】
ＰＭＯＳトランジスタＰ６２のドレイン端子はノード６９において、ＮＭＯＳトランジスタＮ６２のドレイン端子に接続されるとともに、ＮＭＯＳトランジスタＮ６１およびＰＭＯＳトランジスタＰ６１のゲートと共通に接続される。ＮＭＯＳトランジスタＮ６１、Ｎ６２のソースが共通にＮＭＯＳトランジスタＮ６５を介して接地電位に接続されている。
【０１２５】
レベル変換回路５３１は更に、このフルラッチ回路を含め、論理回路５０からの電源電圧ＶＬレベルの信号Ｓ１１が入力する論理信号の入力端子ＩＮ５０と、電源電圧検知回路５１から電源電圧ＶＬレベルの検知信号が入力される入力端子ＩＮ５１とを有する。
【０１２６】
入力端子ＩＮ５０は、ＮＭＯＳトランジスタＮ６３のゲート端子に接続されるとともに、電源電圧ＶＬにより付勢されるインバータ６１０を介して、ＮＭＯＳトランジスタＮ６４のゲート端子に接続される。ＮＭＯＳトランジスタＮ６３のドレイン端子はノード６８に接続され、ＮＭＯＳトランジスタＮ６４のドレイン端子はノード６９に接続される。
【０１２７】
電源電圧検知回路５１からの検知信号が供給される入力端子ＩＮ５１はＮＭＯＳトランジスタＮ６５のゲートを介して電源電圧ＶＬによって付勢されるインバータ６１１の入力端子に接続される。インバータ６１１の出力端子はＮＭＯＳトランジスタＮ６６、Ｎ６７のゲートに共通に接続される。
【０１２８】
ＮＭＯＳトランジスタＮ６６のドレイン端子はノード６９に接続され、ソース端子は接地される。ノード６９は、電源電圧ＶＨが供給され、入力端子がノード６９を介してフルラッチ回路の出力信号が入力されるインバータ６１２に接続される。インバータ６１２の出力端子は、電源電圧ＶＨが供給されるインバータ６１３の入力端子に接続される。インバータ６１３の出力端子はＮＭＯＳトランジスタＮ６７のドレインに接続され、このＮＭＯＳトランジスタＮ６７のソース端子は接地される。
【０１２９】
以下、図７を参照して、図５に示した本実施の形態に適用したセンスアンプ５２の回路構成の一例について説明する。
【０１３０】
図７において、センスアンプ５２は、一方のビット線ＢＬＩは、ノード７１１において、ＰＭＯＳトランジスタＰ７２およびＮＭＯＳトランジスタＮ７２のゲートに共通に接続されるとともに、ＰＭＯＳトランジスタＰ７１およびＮＭＯＳトランジスタＮ７１のドレインに共通に接続される。
【０１３１】
他方のビット線／ＢＬＩは、ノード７１２において、ＰＭＯＳトランジスタＰ７１およびＮＭＯＳトランジスタＮ７１のゲートと共通に接続されるとともに、ＰＭＯＳトランジスタＰ７２およびＮＭＯＳトランジスタＮ７２のドレインに共通に接続される。
【０１３２】
またセンスアンプ駆動線５１０、５１１はそれぞれイコライジング素子であるＮＭＯＳトランジスタＮ５８のソース、ドレイン端子に接続される。
【０１３３】
このビット線ＢＬの一端は、ゲートが一方のシェアード選択信号線ＭＵＸＲと接続されたＮＭＯＳトランジスタＮ７８を介してビット線ＢＬと接続され、ビット線ＢＬＩの他端は、ゲートが他方のシェアード選択信号線ＭＵＸＬと接続されたＮＭＯＳトランジスタＮ７５を介してビット線ＢＬＬと接続される。
【０１３４】
他方のビット線／ＢＬＩの一端は、ゲートが一方のシェアード選択信号線ＭＵＸＲと接続されたＮＭＯＳトランジスタＮ７９を介してビット線／ＢＬと接続され、ビット線ＢＬ２の他端は、ゲートが他方のシェアード選択信号線ＭＵＸＬと接続されたＮＭＯＳトランジスタＮ７６を介してビット線／ＢＬＬと接続される。
【０１３５】
また、ビット線対ＢＬＩ、／ＢＬＩは、ゲートがカラム選択線ＣＳＬと接続されたＮＭＯＳトランジスタＮ７３、Ｎ７４を介して夫々ローカルデータ線対ＤＱ１、ＤＱ２に接続されている。
【０１３６】
さらに、ビット線対ＢＬ、／ＢＬ間には、ゲートが一方のイコライズ信号線ＥＱＬＲと接続されたＮＭＯＳトランジスタＮ７７が接続され、一方ビット線対ＢＬＬ、／ＢＬＬには、ゲートが他方のイコライズ信号線ＥＱＬＬと接続されたＮＭＯＳトランジスタＮ８０が接続される。
【０１３７】
なお、信号線ＥＱＬＲ、ＥＱＬＬ、ＭＵＸＲ、ＭＵＸＬ、ＣＳＬを駆動するためのドライバ回路の詳細な説明は省略する。
【０１３８】
次に本実施の形態の動作について、図５乃至図７を参照して説明する。
【０１３９】
最初に、メモリセルＭＣから読み出され、ビット線対ＢＬＩおよび／ＢＬＩから供給される読み出し信号を増幅するためにセンスアンプ回路５２を動作させる場合について説明する。
【０１４０】
センスアンプ回路５２を動作させるためには、センスアンプ回路５２にＰＭＯＳトランジスタＰ５４およびＮＭＯＳトランジスタＮ５５を介してＶＬ電源電圧を供給する必要がある。このため、論理回路５０は電源電圧ＶＬレベルの振幅を持った論理Ｈの信号Ｓ１１を出力する。なお、論理回路５０は、例えばＤＲＡＭマクロ１０Ｂの外部に形成されている論理回路５９からの信号により電源電圧ＶＬレベルの振幅を持った論理Ｈの信号Ｓ１１を出力する。
【０１４１】
また、電源電圧検知回路５１は、２つの電源電圧ＶＬ、ＶＨが規定値の範囲にある場合は、電源電圧ＶＬレベルの振幅を持った論理Ｈの検知信号を出力する。この信号Ｓ１１および検知信号は、レベル変換回路５３１、５３２、５３３に供給される。
【０１４２】
図６に示すように、例えばレベル変換回路５３１に入力した論理Ｈの検知信号は、入力端子ＩＮ５１からＮＭＯＳトランジスタＮ６５のゲート端子に入力され、ＮＭＯＳトランジスタＮ６５がオン状態となる。また、検知信号は、インバータ６１１に入力され、論理レベルＬに反転される。この論理レベルＬの信号はＮＭＯＳトランジスタＮ６６、Ｐ６７のゲート端子に入力され、これらのＮＭＯＳトランジスタＮ６６，Ｎ６７がオフ状態となる。
【０１４３】
一方、論理回路５０からは、電源電圧ＶＬレベルの論理Ｈレベルを持った信号Ｓ１１が入力端子ＩＮ５０に供給される。この信号Ｓ１１は、ＮＭＯＳトランジスタＮ６３のゲートおよびインバータ６１０に入力される。ＮＭＯＳトランジスタＮ６３は、そのゲートに入力された論理Ｈの信号によりオン状態となる。一方、インバータ６２の入力端子に入力した論理Ｈの信号Ｓ１１は論理Ｌの信号／Ｓ１１に反転されてＮＭＯＳトランジスタＮ６４のゲートに入力されオフ状態とする。
【０１４４】
この結果、ＮＭＯＳトランジスタＮ６３のドレインと接続されているノード６８がローレベルヘプルダウンされ、ノード６８の電位をゲート入力とするＰＭＯＳトランジスタＰ６２がオン状態となる。これと同時に、ノード６８の電位をゲート入力とするＮＭＯＳトランジスタＮ６２がオフ状態となる。
【０１４５】
また、ＮＭＯＳトランジスタＮ６４がオフ状態となることにより、ノード６９の電位が電源電圧ＶＨに引き上げられる。このため、ノード６９の電位をゲート入力とするＰＭＯＳトランジスタＰ６１がオフ状態となると同時に、ノード６９の電位をゲート入力とするＮＭＯＳトランジスタＮ６１がオン状態となる。従って、ノード６９は電源電圧ＶＨの電位となる。
【０１４６】
ここで、上述の通りノード６９と接続されているＮＭＯＳトランジスタＮ６６はオフ状態にあるため、電源電圧ＶＨのレベルの信号は、電源電圧ＶＨが供給されているインバータ６１２、６１３を介して出力ノードに供給される。この出力ノードに接続されているＮＭＯＳトランジスタＮ６７もまたオフ状態にあるため、出力ノードは電源電圧ＶＨの電位であり、レベル変換回路５３１は電源電圧ＶＨの論理Ｈのレベルを持った信号Ｓ１２を出力する。
【０１４７】
なお、他のレベル変換回路５３２、５３３もレベル変換回路５３１と同様に図６に示す構成を持っており、同様の動作を行なう。
【０１４８】
図５に示すレベル変換回路５３１は、出力端子に接続されたインバータ５６に電源電圧ＶＨレベルの論理Ｈレベルを持った信号Ｓ１２を出力する。インバータ５６は信号Ｓ１２の論理を反転し、電源電圧ＶＨレベルの論理Ｌレベルを持った信号Ｓ１３を出力する。この信号Ｓ１３はＰＭＯＳトランジスタＰ５４のゲート端子に入力され、このトランジスタＰ５４をオン状態とする。
【０１４９】
一方、レベル変換回路５３３は、電源電圧ＶＨレベルの論理Ｈレベルを持った信号Ｓ１４をＮＭＯＳトランジスタＮ５５のゲート端子に出力するから、このトランジスタＮ５５もオン状態となる。このため、電源電圧ＶＬがセンスアンプ回路５２に供給され、センスアンプ回路５２が動作状態となる。
【０１５０】
本実施形態では、ＰＭＯＳトランジスタＰ５４およびＮＭＯＳトランジスタＮ５５のゲート端子にレベル変換された電源電圧ＶＨレベルの振幅を持った信号Ｓ１３，Ｓ１４が供給されている。このように、電源電圧ＶＨレベルの振幅を持った信号Ｓ１３，Ｓ１４を供給することで、トランジスタＰ５４、Ｎ５５が十分なオン状態となる。これによって、センスアンプ回路５２に電源電圧ＶＬが十分に供給され、センスアンプ回路５２の動作速度を落とすことなく動作させることが可能である。
【０１５１】
また、レベル変換回路５３２の信号Ｓ１１の入力側にはインバータ５７が接続されている。このインバータ５７は論理回路５０からの信号Ｓ１１の論理を反転し出力する。よって、レベル変換回路５３２に電源電圧ＶＬレベルの論理Ｌレベルを持った信号が入力する。この論理Ｌの信号／Ｓ１１は図６における入力端子ＩＮ５０に供給されるから、レベル変換回路５３１，５３３の場合とは逆に、フルラッチ回路の入力側のＮＭＯＳトランジスタＮ６３がオフ状態、ＮＭＯＳトランジスタＮ６４がオン状態となる。
【０１５２】
この結果、レベル変換回路５３１、５３３の出力信号Ｓ１３、Ｓ１４によりトランジスタＰ５４、Ｎ５５がオン状態となるときは、レベル変換回路５３２からの出力信号Ｓ１５によりトランジスタＮ５８はオフ状態となり、センスアンプ回路５２は動作状態となる。反対に、レベル変換回路５３１、５３３の出力信号Ｓ１３、Ｓ１４によりトランジスタＰ５４、Ｎ５５がオフ状態となるときは、レベル変換回路５３２からの出力信号Ｓ１５によりトランジスタＮ５８はオン状態となり、センスアンプ回路５２は非動作状態となり、トランジスタＮ５８により、センスアンプ回路５２の電源回路の電位が等化される。
【０１５３】
以下、図６を参照してレベル変換回路５３１−５３３の論理回路５０側からの入力端子に電源電圧ＶＬレベルの論理Ｌのレベルを持った信号Ｓ１１が入力し、電源電圧検知回路５１側の入力端子に電源電圧ＶＬレベルの論理Ｈのレベルを持った信号Ｓ１０が入力したときのレベル変換回路の動作を説明する。
【０１５４】
まず、電源電圧検知回路５１からの検知信号によって前述の通り、トランジスタＮ６５はオン状態、トランジスタＮ６６、Ｎ６７はオフ状態となる。
【０１５５】
一方論理回路５０からの電源電圧ＶＬレベルの論理Ｌレベルを持った信号はトランジスタＮ６３のゲートおよびインバータ６１０に供給される。トランジスタＮ６３のゲートに供給された論理Ｌの信号はこのトランジスタＮ６３をオフ状態とする。
【０１５６】
一方、インバータ６１０の入力端子に供給された論理Ｌの信号は論理Ｈの信号に反転され、トランジスタＮ６４のゲートに入力し、このトランジスタＮ６４をオン状態とする。すると、トランジスタＮ６４のドレインと接続されているノード６９がローレベルヘプルダウンされ、ノード６９の電位をゲート入力とするトランジスタＰ６１がオン状態となる。これと同時にノード６９の電位をゲート入力とするトランジスタＮ６１がオフ状態となる。
【０１５７】
またノード６８の電位が電源電圧ＶＨのハイレベルに引き上げられる。このため、ノード６８の電位をゲート入力とするトランジスタＰ６２がオフ状態となる。これと同時にノード６９の電位をゲート入力とするトランジスタＮ６２がオン状態となる。従ってノード６９は電源電圧ＶＨ振幅のローレベルな電位を有する。
【０１５８】
ノード６９と接続されているトランジスタＮ６６はオフ状態にあるため、電源電圧ＶＨレベルの論理Ｌのレベルを持った信号は、電源電圧ＶＨが供給されているインバータ６１２、６１３に供給される。出力ノードに接続されているトランジスタＮ６７もまたオフ状態にあるため、レベル変換回路５３１、５３３は夫々電源電圧ＶＨレベルの論理Ｈレベルを持った信号を出力する。レベル変換回路５３１から出力された電源電圧ＶＨレベルの論理Ｈレベルを持った信号Ｓ１３は論理Ｌレベルに反転され、Ｐ５４をオン状態にする。また、レベル変換回路５３３から出力された電源電圧ＶＨレベルの論理Ｈレベルを持った信号Ｓ１４はＮ５５をオン状態にする。
【０１５９】
一方、レベル変換回路５３２は電源電圧ＶＨレベルの論理Ｌのレベルを持った信号Ｓ１５を出力するため、トランジスタＮ５８はオフ状態となる。従って、レベル変換回路５３１、５３３の出力信号Ｓ１３、Ｓ１４によりトランジスタＰ５４、Ｎ５５が状態となるときは、レベル変換回路５３２からの出力信号Ｓ１５によりトランジスタＮ５８はオフ状態となり、センスアンプ回路５２は動作状態となる。よって、センスアンプ回路５２が動作状態であるときは、トランジスタＮ５８による電源線電位のイコライズ動作は行なわれない。
【０１６０】
次にセンスアンプ回路５２に供給される電源電圧ＶＬの電源端子上の電位をイコライズする場合における本実施の形態の動作について説明する。
【０１６１】
電源線上の電位をイコライズするため、論理回路５０が電源電圧ＶＬレベルの振幅を持った論理Ｌの信号Ｓ１１を出力する。
【０１６２】
レベル変換回路５３１および５３３には、論理回路５０から電源電圧ＶＬの論理Ｌレベルを持った信号Ｓ１１が入力し、電源電圧検知回路５１からは電源電圧ＶＬの論理Ｈレベルを持った信号Ｓ１０が入力する。これにより、上述の通り、電源電圧ＶＨレベルの論理Ｌレベルを持った信号Ｓ１３，Ｓ１４が出力される。
【０１６３】
一方。レベル変換回路５３２には、インバータ５７によって論理が反転された電源電圧ＶＬの論理Ｈレベルを持った信号／Ｓ１１が入力され、電源電圧検知回路５１からは電源電圧ＶＬの論理Ｈレベルを持った信号が入力する。これにより、上述の通り、電源電圧ＶＨレベルの論理Ｈレベルを持った信号Ｓ１５が出力される。
【０１６４】
従って、レベル変換回路５３１、５３３の出力信号Ｓ１３、Ｓ１４によりトランジスタＰ５４、Ｎ５５がオフ状態となるときは、レベル変換回路５３２からの出力信号Ｓ１５によりトランジスタＮ５８はオン状態となり、センスアンプ回路５２は非動作状態となり、トランジスタＮ５８により、センスアンプ回路５２の電源回路の電位が等化される。
【０１６５】
ここで、電源電圧ＶＨおよびＶＬのいずれか一方が規定電圧の範囲にないと電源電圧検知回路５１が検知した場合について説明する。
【０１６６】
まず、電源電圧ＶＨが不安定で、ＶＬよりも低い電圧となってしまった場合について説明する。
【０１６７】
電源電圧ＶＨの変動を検知した電源電圧検知回路５１は電源電圧ＶＬレベルの論理Ｌのレベルを持った検知信号を出力する。この論理Ｌの検知信号は、レベル変換回路５３１、５３２および５３３のトランジスタＮ６５に入力し、このトランジスタＮ６５をオフ状態とする。これによってフルラッチ回路に電源電圧ＶＨが供給されなくなり、フルラッチ回路は正常な動作ができない。しかしながら、上述のように、供給されている電源電圧ＶＨが変動するにもかかわらずフルラッチ回路を介して貫通電流が流れることを防ぐことができ、無駄な電力の消費を削減できる。
【０１６８】
また、検知信号は、インバータ６１１で論理Ｈに反転され、トランジスタＮ６６およびＮ６７をオン状態とする。よって、トランジスタＮ６６と接続されているノード６９およびトランジスタＮ６７と接続されている出力ノードは接地電位にプルダウンされる。従って、レベル変換回路５３１−５３３は論理回路５０の出力信号に左右されることなく、接地電位の信号を出力する。つまり、レベル変換回路５３１，５３２および５３３はすべて電源電圧ＶＨレベルのローレベルの信号を出力する。
【０１６９】
レベル変換回路５３１から出力された論理Ｌレベルを持った信号Ｓ１２はインバータ５６に入力する。しかし、このインバータ５６には変動している電源電圧ＶＨが供給されているため、出力の論理が固定しない。ただし、入力信号は論理が固定されているため、貫通電流は流れない。また、この論理不定な信号Ｓ１３がトランジスタＰ５４に供給され、このトランジスタＰ５４の導通状態も不定となる。
【０１７０】
しかし、レベル変換回路５３３から出力された論理Ｌレベルを持った信号Ｓ１４はトランジスタＮ５５のゲート端子に入力し、完全にオフ状態とする。このため、トランジスタＰ５４の導通状態が不明であっても、センスアンプ回路５２に電源電圧ＶＬが供給されず、センスアンプ回路５２に貫通電流が流れない。
【０１７１】
またレベル変換回路５３２から出力された論理Ｌレベルを持った信号Ｓ１５はトランジスタＮ５８をオフ状態にする。このため、電源電圧ＶＨが変動したとき、センスアンプ回路５２に貫通電流は流れないばかりかトランジスタＮ５８を介して電流が流れることもない。よって、半導体集積回路全体としても貫通電流は大幅に軽減されるため、無駄な電力の消費を削減できる。
【０１７２】
次に、電源電圧ＶＬが不安定で、瞬停若しくは停止してしまった場合について説明する。
【０１７３】
電源電圧ＶＬの変動を検知した電源電圧検知回路５１は電源電圧ＶＬレベルを持った検知信号を出力する。しかし、このとき検知信号は変動状態の電源電圧ＶＬより生成されているため、論理が不定な信号である。この論理不定の検知信号は、図６に示す構成のレベル変換回路５３１−５３３に供給される。一方、論理回路５９、論理回路５０およびインバータ５７は変動状態である電源電圧ＶＬが供給されているため、この場合、全てのレベル変換回路５３１−５３３の入力端子には論理が不定な信号が入力する。
【０１７４】
論理回路５０からの論理不定な入力信号Ｓ１１はトランジスタＮ６３のゲートおよびトランジスタＮ６４のゲートに入力するため、これらのトランジスタＮ６３、Ｎ６４の導通状態が不定となる。このためノード６８およびノード６９の電位も不定となる。
【０１７５】
しかし、本実施形態のレベル変換回路５３１−５３３に用いられているフルラッチ回路は、ノード６８、６９に微小な電位の差があれば、拡大的に電位差を収束することができるため、このノード６８、６９はお互い逆極性の電位状態が維持できる。
【０１７６】
このフルラッチ回路の動作について説明する。例えば、トランジスタＮ６４Ｎ６３が同時にオン状態になった場合、出力側のトランジスタＮ６４により、ノード６９がローレベルヘプルダウンするため、電源電圧ＶＨの振幅のローレベルの信号がインバータ６１２に出力される。
【０１７７】
また、トランジスタＮ６４、Ｎ６３が同時にオフ状態になった場合は、ノード６８、６９の電位差が拡大的に収束し、ノード６９は電源電圧ＶＨレベルの振幅のいずれか一方を持った信号を出力する。よって、図６に示すレベル変換回路は、ノード６８とノード６９の電位差の拡大的な収束によってこのフルラッチ回路部には貫通電流が流れない構成を持つ。
【０１７８】
一方、電源電圧検知回路５１からの入力信号は電源電圧ＶＬの不安定な瞬停あるいは停止した信号であるため信号の論理はローレベルである。
【０１７９】
よって、トランジスタＮ６５に入力した論理Ｌの検知信号により、トランジスタＮ６５はオフ状態となる。これによって、フルラッチ回路の貫通電流を確実に防ぐ。また、インバータ６１１は供給されている電源電圧ＶＬが瞬停あるいは停止状態にあるため出力信号の論理は反転されずローレベルである。このためトランジスタＮ６６、Ｎ６７には論理Ｌの信号がゲートに入力するため、いずれもオフ状態となる。
【０１８０】
よって、ノード６９はフルラッチ回路が出力する電源電圧ＶＨレベルの振幅のいずれか一方を持った信号をインバータ６１２に出力する。インバー６１２およびインバータ６１３は規定電圧が供給されているため、正常に動作し、よってレベル変換回路５３１は論理が固定された信号Ｓ１２を出力する。
【０１８１】
信号Ｓ１２はインバータ５６に入力し、このインバータ５６は電源電圧ＶＨが供給されているため論理が反転された信号Ｓ１３を出力する。レベル変換回路５３３が出力する信号Ｓ１４は信号ｓ１２と同じ極性の信号であるため、信号Ｓ１３と信号Ｓ１４は論理が反転された信号となり、これらの信号をゲート入力とするトランジスタＰ５４およびＮ５５導通状態は一致する。このためトランジスタＰ５４、Ｎ５５が同時にオン状態となることが起こり得る。
【０１８２】
しかし供給されている電源電圧ＶＬは瞬停あるいは停止状態にあるのでトランジスタＰ５４はオフ状態となり、結局、センスアンプ回路５２に貫通電流は流れないばかりかトランジスタＮ５８を介して電流が流れることもない。よって、半導体集積回路全体としても貫通電流は大幅に軽減されるため、無駄な電力の消費を削減できる。
【０１８３】
上記の通り、この実施形態によれば、電源電圧ＶＬが不安定状態であってもレベル変換回路、論理回路素子およびセンスアンプ回路には貫通電流は流れず、消費電力の軽減が可能となるとともに、論理の誤動作もない半導体集積回路を提供することができる。
【０１８４】
【発明の効果】
以上詳述したようにこの発明によれば、異なる電源電圧のいずれか一方が変動して論理が不安定な信号が内部に形成されても、これが原因となる貫通電流を防止して消費電力を軽減するとともに論理の誤動作も防止することができる半導体集積回路を提供することが出来る。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態の半導体集積回路の構成を示すブロック図。
【図２】図１に示した第１の実施の形態に用いられるレベル変換回路の構成の一例を示す回路図。
【図３】図１に示した第１の実施の形態に用いられる他のレベル変換回路の構成の一例を示す回路図。
【図４】この発明の第２の実施の形態の半導体集積回路の構成を示すブロック図。
【図５】この発明の第３の実施の形態の半導体集積回路の構成を示すブロック図。
【図６】図５に示した第３の実施の形態に用いられるレベル変換回路の構成の一例を示す回路図。
【図７】図５に示した第３の実施の形態におけるセンスアンプ回路の構成の一例を示す回路図。
【図８】従来の半導体集積回路の全体の構成を示すブロック図およびそれに用いられるレベル変換回路の構成の一例を示す回路図。
【符号の説明】
１１、１２、１５、４１、４２、４５、５０、５９…論理回路
１３、１４、４３、４４，５３１、５３２、５３３…レベル変換回路
Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４、Ｓ１５…論理信号
４０・・・内部電圧生成回路
１０、１０Ａ，１０Ｂ・・・ＤＲＡＭマクロ
５１・・・電源電圧検知回路
５２・・・センスアンプ回路
ＢＬ１、ＢＬ２・・・ビット線
ＭＣ・・・メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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