(57)【特許請求の範囲】
【請求項１】
基本回路としてデータレジスタを有する制御ステージコード生成回路，該制御ステージコード生成回路に通常の順序としてのステージコードをきめる計数回路の出力信号，特定コードを保持する回路の出力信号及びエンコーダからの出力信号のうち何れかを選択的に入力させる信号を出力する内部制御回路並びにデコーダ，マルチプレクサ及びエンコーダを含むロジック回路であって、
該ロジック回路に入出力する信号としてｉ）シーケンス出力信号，ii）分岐条件入力信号及びiii ）分岐先指定信号を定義し、
前記シーケンス出力信号は、ステージコード信号が前記デコーダでデコードされた個別信号群であり、
前記分岐条件入力信号は、予め設定されている各条件信号が前記ステージコードを制御コードとしてセレクトされた定った論理値をもつ特定条件入力信号であり、
前記分岐先指定信号は、前記シーケンス出力信号を必要な特定の配線により前記エンコーダに入力させてバイナリーコード化した信号であり、
前記各信号の入出力の制御の仕様決定については、前記分岐条件入力信号の論理値を第１の変数，分岐先指定信号の有効動作を示す信号の論理値を第２の変数として、これら変数の組み合わせによる選択的な論理合成により、目的別の制御関数を定義し、
そのハードロジックにより前記各信号の入出力制御を行うようにし、
該ロジック回路の制御手順の設定には、フローチャートの記述と相似の外形を想定し、これに符号するように前記デコーダ，マルチプレクサ及びエンコーダの固有の各入出力端子に直接、または，前記固有の各入出力端子の信号延長線上に相応の各端子を設ける場合にはそれぞれの各端子に必要な配線を行うことにより、目的の論理条件が設定され、前記制御ステージコード生成回路の動作時にはクロック信号更新毎にこれらの論理機能が遂行され目的の制御が実行され、
前記シーケンス出力信号の出力点には３ステートバッファを付加し、現に動作中の特定の出力点のみ前記バッファの出力信号がアクティブ論理値となるように当該バッファの制御を行い、該信号点以外は空き端子と定義し、他の端子と区別し、
該ロジック回路の制御手順の設定には前記空き端子に配線入力することにより分岐先指定信号を任意に入力可能とし、
前記分岐先指定信号の設定のためシーケンス信号出力点（端子）の信号は、シーケンス信号群と分岐先指定信号群の二重構成になるため、前記二重信号を分離するための措置として、信号源としてのシーケンス出力信号は、シーケンス制御作業用として、その端子から直接目的の対象へ配線するようにし、
前記直接の対象へ配線する回路としての該ロジック回路に付加されるデコーダは、その出力信号と反対の論理出力を生じる同規模のデコーダとし、該デコーダの出力信号に分岐先信号が付加された信号群を同ロジック回路の対応する出力順位毎に、両データの相応の各出力を対の信号として、この対の信号毎にＯＲゲートまたはＡＮＤゲートに入力させて、それらゲートの出力信号は分岐先指定信号として目的の信号群とすることを特徴とするプログラム可能なシーケンス制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、本発明者が先に開発したプログラム可能なシーケンス制御回路（特許第１０８０５５８号および特許第２９８４９１３号（以下、「提案１」および「提案２」という））の改良に関し、予め配置する端子系列について、所要の配線を行うことにより、または入出力信号に関するソフトデータをシステムに入力することにより詳しくはフローチャートの記述を殆どそのままシミュレートする形でプログラム設定することができ、シーケンス制御実行時に、クロック信号更新毎に当該シーケンス１ステージ分の制御動作を行うことのできる汎用型のプログラム可能なシーケンス制御回路に関する。
【０００２】
【従来の技術】
本件発明者が先に提案したプログラム可能なシーケンス制御回路は、図６Ｂ，図６Ｃまたは図７に示すそれぞれの形式がある。
前者は、第１〜第３の端子すなわちシーケンス信号出力端子Ｓ，分岐条件信号端子Ｔ，分岐先指定信号端子Ｒを１組として、これをシーケンスステージ数に相応して配置して、これら各端子に配線するに当たりフローチャートの記述と外見上シミュレートする形で当該信号を入出力させることにより制御手順を設定するものである。
後者においてはフローチャートのそれぞれの記述を上記各信号の記号によるソフトデータとして、予め設けられているメモリに書き込むことにより、所要の制御手順を設定するものである。
両者システム設定上の仕様については上記のとおり相違はあるが制御を行うための処理機能に関しては外見上両者に変わりはない。
【０００３】
【発明が解決しようとする課題】
本発明においても一般商品として製品化するには実用上の当該信号および関連端子等の仕様について特別の制限は不要であるが、最近電子製品としてよく応用されるＩＣ単一製品とする場合には上記の仕様について、ある程度の制限のもとシステム設計をしなければならない。本発明の技術上の仕様はそのような時勢の進化による要請にも対応可能とするものである。
通常ロジックシステム構成に用いられる個々のロジックデバイスの入出力点（端子）の配置は通常事前に定められており、そのデバイス固有の配置となっているのが通例である。
本発明の目的は上記の規制を念頭においてＩＣ単一製品とする場合にも対応できるようにし技術上のシステム構成を改善することができるプログラム可能なシーケンス制御回路を提供することにある。
【０００４】
【課題を解決するための手段】
前記目的を達成するために本発明によるプログラム可能なシーケンス制御回路は以下のようなプロセスで考察されて構成される。
具体的には、提案１に一部準拠している箇所，すなわちシステム設定のための配線方式（図６Ｂ参照）であり、この方式をどのように改善するかである。
ただし、本発明において、この改善点はシステム構成全般に係る問題であるので、システムの基本構成から検討を始めなければならない。
すなわち本システムにおいては、制御ステージコード生成回路を主たる機能として動作させたものである。そのためデータレジスタを基本回路とし、この回路に、通常の順序コードをきめる計数回路の出力信号，特定コードを保持する回路の出力信号および下記iii）のエンコーダからの出力信号，これら３種の信号のうち何れか１つを選択的に入力させるための制御が行われることとする。
【０００５】
さらに付加される別のロジック回路、すなわちデコーダ，マルチプレクサおよびエンコーダにより処理される信号として
ｉ）シーケンス出力信号，ii）分岐条件入力信号，iii）分岐先指定信号が定義されている。
ここでｉ）シーケンス出力信号は、前記当該回路よりのステージコード信号がデコーダでデコードされた個別信号群であり、ii）分岐条件入力信号は予め設定されている各条件信号が、その時のステージコードによりセレクトされた特定の論理値をもつ条件入力信号であり、iii）分岐先指定信号は、上記シーケンス信号を必要な配線によりエンコーダに入力させてコード化されたバイナリー出力信号である。
【０００６】
後述内容に関するので、ここで上記各信号の記号付けを行う。
ｉ）のシーケンス出力信号はＳ，ii）の分岐条件入力信号の信号はＴ，iii）の分岐先指定信号はＪとする。
ただし、添字ｎを付する時、例えばＳｎとする時は、信号群の数を表示し添字ｎが特定の値を持つ時は、当該信号群のうちの特定の信号を指すものとする。
また、上記各信号の発生源である当該端子も同記号とする。ただし、信号Ｊについては、Ｓ端子の信号を配線により任意に指定する端子Ｒに入力させることによりこの信号ＪはＲより再発信されたものである。
【０００７】
上記の各信号は、それぞれ前記表示どおりの論理機能を持つもので、必要な配線により有効動作を行うものであり、その機能の性質上事前に行われる制御手順設定の目的に使用される。
ここで、配線による制御手順の設定上の仕様について説明すると、従来方式については、分かり易くするため、フローチャートの記述の外形に各信号および各入出力点は両者相互にシミュレートする方式で配線を行うこととしている。すなわち図６Ａと図６Ｂを対比して分かるように相互の論理機能を示す個々の位置関係がよく符号している。
このように本発明において、制御手順の設定のための配線を行う場合、３つの信号群を、それぞれ当該３系列の入出力点（または端子）に配線する仕様である。
【０００８】
そして入出力点（端子）系列のうち１系列を、すべて削除して、残り２系列の入出力点（端子）のみとして簡略化するものである。元の３種の信号の処理は可能であり、システムの機能は元どおり保証するものである。
残り２系列の入出力点のみとするために、これに適応するためのロジック回路が補充追加される。
【０００９】
ｉ）シーケンス出力点には３ステートバッファを付加し、現に動作中の特定の出力点のみ上記バッファの出力信号がアクティブ論理値となるよう当該バッファの制御を行うことである。ここで当該信号点以外は“空き端子”と呼び、他の端子と区別する。
ii）事前の制御手順の設定には上記“空き端子”に配線入力することにより分岐先指定信号を任意に入力させることができる。
iii）この場合、上記の分岐先指定信号の設定のためシーケンス信号出力点（端子）の信号は、シーケンス信号群と分岐先指定信号群の二重構成となるため、
iv）上記二重信号を分離するための措置として、信号源としてのシーケンス出力信号は、シーケンス制御作業用として、その端子から直接目的の対象へ配線し、その措置により上記の目的は達せられる。
【００１０】
ｖ）ここで、上記二重信号のうち分岐先指定信号の分離は、下記のロジック回路を付加することによりその目的を果たすことになる。
すなわち、上記のロジック回路は、デコーダに関し、その出力信号と反対の論理出力を生じる同規範のデコーダとし、前記デコーダの出力信号に分岐先信号が付加された信号群を同ロジック回路の対応する出力順位毎に、両データの相応の各出力を対の信号として、この対の信号毎にＯＲゲート（またはＡＮＤゲート，当初の信号の論理値如何による）に入力させて、それらゲートの出力信号は分岐先指定信号として目的の信号群とする。
【００１１】
この信号群をエンコーダに入力させることで、以降のロジックシステムの処理機能は前段のシステム構成に全く同じものである。
【００１２】
【作用】
本発明においては、上記の相関関係を別の視点から解析し、その結果を応用するもので、第一の着眼点は、フローチャートの原図を論理機能別に見る。すなわち縦方向に同種の信号線のみの入出力点を辿ること、例えばＪ信号のみを拾ってみると図５（ａ）のとおりとなる。同様にＳ信号，Ｔ信号のみをそれぞれ追跡してみると図５（ｂ），図５（ｃ）のとおりとなる。各図とも各信号の入出力点の位置は容易に理解できる。この場合の各端子を系列毎に分散配置する実施の形態は図１及び図２のとおりである。
【００１３】
このことは言うまでもなく、一般に使用されるロジックデバイスの入出力点（製品仕様により、既に定められた固有のものであるにも拘らず）に容易に対応できるものであり、外部からの必要な配線の措置も何等支障なく行えるものである。
この実施の形態に対する配線の具体例は図２で図示のとおりである。この実施の形態で明らかなように、フローチャートに対応して配線を行う方式は前述３端子系列の方式のみに必ずしも頼らなくても本発明による別の新方式が確立されたことになる。
【００１４】
【発明の実施の形態】
つぎに、図面等を参照して本発明の実施の形態をさらに詳しく説明する。
本発明における新方式を具体化するには従来のシステム構成をそのまま適応させることは出来ない。このためには、全体のシステム（ロジック）構成も根本的に改善しなければならない。
これらの問題点を解決することを念頭においての本発明におけるシステム構成は既に提案している機能を一部再利用するための当該部分の取捨選択とシステムの変更、さらには新機能の付加などを行う。
【００１５】
すなわち、
▲１▼提案２の特許第２９８４９１３号の主要部分であっても不必要な部分は削除する。
▲２▼提案２にはなく本発明に必要なものは、新たに当該箇所の回路を構成し、新規の機能を本発明に補完追加する。
▲３▼残余の機能については、代替利用または、そのまま使えるものは残して使う。
【００１６】
これら内容はさらに具体的にいうと、図６Ｂおよび図６Ｃに関して図６Ｃの部分は削除する。提案２におけるロジックシステム（図７）のうち、メモリの主要部分及び関連部分は削除する。従前にない必要な機能を処理するため、ロジック回路としてエンコーダ２６（図１参照）が付加される。
【００１７】
以下、図１の本発明の実施の形態を示す回路ブロック図に沿って説明する。
従前の機能を代替利用できるものとして、メモリアドレス生成回路の処理機能を僅かに変更して用いる。呼称は、制御ステージコード生成回路２２とする。
つづいて、図示のデコーダ２４，マルチプレクサ２５のロジック機能は本来のロジック機能をそのまま利用する。
本発明において、新たに付加されたロジック回路は、エンコーダ２６であり、該エンコーダ２６は同図でＪｎ→Ｊｃと表示されているデータ処理を行うのが、その役目である。すなわち信号Ｊｎは、エンコーダ処理過程でコード化されてバイナリ信号Ｊｃで示される。
【００１８】
次に内部制御回路２３は、制御関数の定義について、予め必要とする当該変数を選定して、それら変数の組合せにより、当該各信号の論理状態に適合するよう選択的に論理合成を行うことにより、目的別の制御関数を定義する。
ただし、本発明においては提案２の方式をそのまま引用することとし、
すなわち、順序制御関数として
0003636702.tif 000002
ＥＮＤ制御関数として
0003636702.tif 000003
分岐制御関数として
0003636702.tif 000004
をそれぞれハードロジックとしてシステムに付加され、必要な内部制御が行われる。
ここで念のため上記の関数各式は公式を適用して簡略化することができるが、その結果は前記の論理関数導入についての一般方式による結果と全て一致することは検証済である。
【００１９】
次に上記のとおり定義された各関数について、その目的は
ａ）順序制御とは、既述の通常の順序をきめる計数回路の出力信号を上記制御ステージコード生成回路に入力する操作のことである。
ｂ）ＥＮＤ制御とは、特定のコードを保持する回路の出力信号を、上記同様当該回路に入力する操作のことである。
ｃ）分岐制御とは、既に説明の付属回路であるエンコーダ２６の出力信号を上記同様制御ステージコード生成回路に入力する操作のことである。
【００２０】
上記信号の関連するシステム構成については既に説明済であるので、省略する。本発明における技術上の製品としての所要の動作機能について具体的に説明する。
例えば、図６Ａのフローチャートのステージ１および３の動作が実行される場合の関連信号の論理状態並びにそれらが機能した場合の結果について、表１，２に示すように具体的な論理値が算定される。
これら各論理の示しているシステムの具体的動作について図６Ａのフローチャートにおいてステージ１に関しては表１のとおりである。条件入力Ｔ＝Ｐで、Ｐ＝Ｈの時は式（３）すなわちＺ＝Ｈで、ステージ３へ分岐，Ｐ＝Ｌの時は式（１）すなわちＸ＝Ｈで次段に進むことになる。
同じくステージ３に関しては表２のとおりである。条件入力Ｔ＝ＱでＱ＝Ｈの時は式（２）すなわちＹ＝ＨでＥＮＤ，Ｑ＝Ｌなら、Ｘ＝Ｈで次段に進む動作となる。
【表１】
0003636702.tif 000005
【表２】
0003636702.tif 000006
【００２１】
以上の実施の形態が提案１および２を原点して発明された内容である。これは元の技術上の第一義的な特徴を改善し、新規の技術としてシステム構成した請求項１に対応するものである。
【００２２】
つぎに図３を参照して本発明の他の実施の形態について述べる。
この例は上記実施の形態の技術上の内容を更に一部簡略化し、システム上の大幅な簡略化と便利性を実現できることを特徴とするものである。
上記実施の形態（図１）の一つの特徴は、制御手順の設定に係る端子列または入出力点の系列は３列を必要とすることは説明済みである。これを更に削減して２組の系列で同等の機能遂行に役立てようというものである。最近の技術の進歩に適応できるよう、例えばＩＣ１チップで１００ステップ程度の制御デバイスは本発明によれば、誰にも使いやすく廉価に提供できることになる。
【００２３】
これらの技術の仕様について、理解を容易にするため図２の当該デバイスの固有の入出力点への直接配線方式ではなく、本発明の原点である３端子系列方式をもとに説明を行う。
すなわち、この方式は、既に説明したとおりＲ，Ｓ，Ｔ３組の端子の系列を適数段配置することが基本的な仕様であるが、本発明における新技術上の製品としては、これら３組の端子のうちＲの系列をすべて削除することにし、残りＳ，Ｔ２組の端子系列で同じ機能を遂行できることを前提とするものである。
【００２４】
Ｓ，Ｔのうち端子Ｓに着目してこの端子が使われていない状態のものを“空き端子”とし、この“空き端子”を前記端子Ｒの代わりに使えないかということである。その使用法はこれら端子に３ステートバッファを付加することが考えられる。しかしどの時点でどの素子をアクティブに、他をＨｉ−Ｚ（ハイインピーダンス）にするかの制御については考慮を要する。しかし図３のバッファ２９の方式で良いことが判明した。
【００２５】
さらにつづいて完全使用状態に至るまでには次々に対応策を講じなければならない問題点があるが、次は有効信号のある端子は当然、最初の前提条件である“空き端子”ではないので使えない。従って、シーケンスにおけるホールディングの条件設定は不可である。ただし、この場合は一段上位の“空き端子”を使えばよい。
同じようなことは分岐先が“空き端子”でない場合も同じ措置でよい。しかし、クロック信号の時間制限が厳密に行われる場合は別途、そのための対応ロジックシステムを構成しなければならないが、そのような必要は極めて稀であるので、この点は省略する。
上記の配線条件をもとに図６Ｂと同機能の配線を行う場合の配線形式を図４に示す。
【００２６】
更に解決しなければならない問題が１つ残る。
それは図３のバス３０を見ても分かるとおり、上記のＳにおける“空き端子”を利用して入力された信号は、もとのＳ端子発信の信号と重なって信号情報の観点からは二重構成になっていることである。
これら信号群のうちシーケンス信号は配線によって特定信号として取り出せるので問題はないが、残りの分岐先指定信号Ｊｎは、現に発信源のＳ信号と重なっているので、これら信号群からＳ信号群を排除（または消去）しなければならない。
【００２７】
この問題も検討の結果、複数の解決策を見い出した。そのうちの１つが図３のデコーダ２７，個別のＯＲゲート２８のロジック回路によるものである。
このうちデコーダ２７の出力信号と元のデコーダ２４の出力信号は、相互に反対の論理（信号）としなければならない。また、当該デコーダ２７の出力信号とバス３０における信号は同順位毎に対の入力としてＯＲゲート（ＡＮＤゲートのこともあり得る。原信号のアクティブ論理値による）２８に入力、その出力をＪｎとしてエンコーダ２６に入力させる。
【００２８】
以降の当該信号の処理は既に説明済みであるが念のためその概要を再記する。該信号の処理システムは、請求項１と同様であり、分岐先指定信号Ｊｎは、所要の制御回路により制御ステージコード生成回路２２に入力される。シーケンス出力信号Ｓ，分岐条件入力信号Ｔは、制御ステージコード生成回路２２のシーケンスコードによりデコードまたはセレクトされてシステムに出入力される。その他の関連信号の処理およびその回路は請求項１と全く同様である。
【００２９】
以上により、本発明の技術上の製品としては、ユーザ用に事前に配置する端子としてＳ，Ｔ端子，２系列でよいことになり、従来制御手順設定のため利用された３端子組の系列方式と同機能の動作を保証するものである。
【００３０】
【発明の効果】
以上、説明したように本発明によれば、従前の技術により実現された利点の他、最近の技術進歩にも対応できるプログラム可能なシーケンス制御回路を実現できる。さらに例えばＩＣ単一化製品に代表されるように製品の小型化，簡略化，使用上の便利さなど製品化技術の進歩に貢献することができる。
【図面の簡単な説明】
【図１】本発明によるプログラム可能なシーケンス制御回路の実施の形態を示す回路ブロック図である。
【図２】エンコーダ，デコーダおよびマルチプレクサの配線の実施の形態を示す図である。
【図３】本発明によるプログラム可能なシーケンス制御回路の他の実施の形態を示す回路ブロック図である。
【図４】図３の配線形式の一例を示す図である。
【図５】フローチャートの原図を論理機能別に見た場合の図で、（ａ）はＪ信号のみを示す図，（ｂ）はＳ信号を追跡した図，（ｃ）はＴ信号を追跡した図である。
【図６Ａ】プログラムしようとするフローチャートの一例を示す図である。
【図６Ｂ】シーケンス信号出力端子Ｓ，分岐条件信号入力端子Ｔおよび分岐先指定信号入力端子Ｒを１組としてシーケンスステージ数に対応して配置した図である。
【図６Ｃ】従来のプログラム可能なシーケンス制御回路を示すブロック図である。
【図７】従来のプログラム可能なシーケンス制御回路の他の一例を示すブロック図である。
【符号の説明】
２２  制御ステージコード生成回路
２３  内部制御回路
２４，２７  デコーダ
２５  マルチプレクサ
２６  エンコーダ
２８  ＯＲゲート
２９  ３ステートバッファ
【図１】
0003636702.tif 000007
【図２】
0003636702.tif 000008
【図３】
0003636702.tif 000009
【図４】
0003636702.tif 000010
【図５】
0003636702.tif 000011
【図６Ａ】
0003636702.tif 000012
【図６Ｂ】
0003636702.tif 000013
【図６Ｃ】
0003636702.tif 000014
【図７】
0003636702.tif 000015