(57)【特許請求の範囲】
【請求項１】
入力及び各サンプリング時間Ｔに対して出力を有するノイズシェイピング変調器において、
各サンプリング時間Ｔに対して定義されるサンプリング時間Ｔ以前の出力可能な状態の類別の各元に対して、それに含まれるいくつかの出力候補の集合を、
サンプリング時間Ｔに関して帰納的に、入力と出力候補との距離に基づき、選択する手段と、
選択された出力候補の集合の中から最終出力を順次生成する手段とを有してなる出力可能状態の類別の帰納的ネットワーク（トレリス）を備えたことを特徴とするトレリス型ノイズシェイピング変調器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ノイズシェイピング変調器の安定性、信号帯域内のＳ／Ｎ比等の性能改善に係り、特にＡ／Ｄ変換器、マルチビットデジタル信号のＤＳＤ (Direct  Stream  Digital)を始めとする１−ｂｉｔデジタル音声信号への変換器、デジタルパワーアンプ等の性能向上に関する。
【０００２】
【従来の技術】
従来のノイズシェイピング変調器の代表としてデルタシグマ変調器がある。このデルタシグマ変調器の構成はさまざまであるが、いずれも次に示すブロック図と同値とみなすことができる。
図８は、従来のデジタルシグマ変調器の構成図である。
図において、１３は加算・減算器、１４は量子化器、１５はフィードバックの関数を示す。
図８のフィードバックループに示したフィードバック関数１５における関数Ｈ（ｚ）は、ＮＴＦ（noise transfer function）と呼ばれるもので、このＮＴＦを調節することにより量子化ノイズの周波数分布を変化させることができる。
このＮＴＦである関数Ｈ（ｚ）はフィードバックが過去の情報に基づいてのみ行われるということから自由には選べず、Ｈ（∞）＝１となる条件を満たさなければならない。
【０００３】
【発明が解決しようとする課題】
前記デルタシグマ変調器には、実用上多くの問題点が指摘されているが、その中の一つに「安定性」と「信号帯域におけるＳ／Ｎ比」の問題がある。
ここでの「安定性」とは、各種の入力信号に対してデルタシグマ変調器がいかに「発振」しないかという度合いで、「発振」状態となると出力ノイズが大きくなって信号帯域における出力信号と入力信号との相関が取れなくなり、変調器は正常に動作せず、このような状態になると、回路をリセットする等の処置が必要になる。
一般に、前記「信号帯域のＳ／Ｎ比」を向上させようとすると、その分のノイズを信号帯域外に移送しなければならず、そのためにはＮＴＦの信号帯域外（out of band）でのゲインを増加させなければならない。
その結果、量子化器への入力がその入力範囲を超え、「オーバーロード」状態となりやすくなって、非線形性が強まり、ひいてはデルタシグマ変調器の安定性、特に振幅の大きな信号に対する安定性を損なう。
従って、「安定性」と「信号帯域でのＳ／Ｎ比」とは相反する関係にある。
【０００４】
また、前記デルタシグマ変調器は、その出力のビット数が少ない場合 、特に出力が１ビット幅の場合に安定性の損なわれ方が顕著となるが、これは出力ビット数が少ない量子化器の場合、信号帯域外でのＮＴＦのゲインが比較的低くても容易にオーバーロードしてしまうため、発振状態を招きやすく、信号帯域のＳ／Ｎ比を劣化させてしまうからである。
【０００５】
実際に、出力が１ビット幅で、かつ高次の関数Ｈ（ｚ）のデルタシグマ変調器を用いた場合、設計上の指針として「３ｄＢゲイン則」ということが提唱されおり、信号帯域外でのＮＴＦのゲインを「安定性」確保のために３ｄＢに抑える必要があるという経験則である(例えばSTEVEN R. NORSWORTHY, RICHARD SCHREIER and GABOR C. TEMES, "Delta-Sigma Data Converters, Theory, Design, and Simulation, IEEE PRESS, 1997参照)。
実装の場合には信号帯域外でのＮＴＦのゲインをもう少し高めにとることができるが、発振しない入力レベルを、例えばＳＡＣＤ (Super Audio CD) の０ｄＢの定義(エネルギーがΔ2／３２ per sample)程度確保しようとすれば、基本的にはこの３ｄＢという値は現実的な値である。
しかし、このゲインを３ｄＢに抑えることにより、信号帯域の情報の伝達に使われるビット数は抑えられてしまい、ビット使用効率が悪くなる。
【０００６】
前記低出力ビット時の安定性と信号帯域のＳ／Ｎ比の相反する点を解決するための手法として、ＭＡＳＨ(multi-stage noise-shaping）デルタシグマ変調器をはじめとするカスケード型のデルタシグマ変調器があるが、この変調器によって安定性を保ちつつＮＴＦ信号帯域外でのゲインを高くすることができる点では、デルタシグマ変調器の持つ問題点の半分は解決できるが、出力形式においてビット数の増加、又はオーバーサンプリングされた形式となり、ビット使用効率の向上という点では改善されない。また前記ＳＡＣＤに使用されているＤＳＤフォーマット（1bit，64×44.1kHz）の中にデータを落とし込む（再量子化）といったサンプリング周波数が定まっており、記録可能な信号の振幅を確保しながら、１ビットストリーム化する等の用途には改善の効果が見込めなかった。
【０００７】
さらに、前記デルタシグマ変調器の実用上の別の問題点として、発生するノイズの質的な問題がある。例えば、特定の入力に対してある特定の周波数で強いスペクトルを持つという現象（ここではトーンと呼ぶ）が見られ、これが聴感上問題になると指摘されている。この解決方法の一つとして、いわゆるディザ（ｄｉｔｈｅｒ）の注入が行われる。しかし、この効果を十分上げるためには、ある程度のエネルギーを持つディザの注入が必要となり、それによって生じる出力へのノイズ混入、入力ダイナミックレンジの狭小等の副作用も、ディザのエネルギー増加に伴って増大してしまう。
【０００８】
他方、畳み込み符号、ターボ符号の復号等の情報通信分野では、情報伝送途中でノイズが混入した符号を受信した場合にも、それと最も「形の近い」（以後、距離が最も近いという）符号を最有力候補と見なして復元する有効な手法の一つとしてビタビアルゴリズム(generalized Viterbi algorithm)を応用した復号器が広く使われている。ノイズシェイピング変調器の機能も、入力された信号とある意味でもっとも形の近い(元と比較して差の少ない)出力を見つけてくるという点で前記ビタビアルゴリズムを応用した復号器と類似しており、ノイズシェイピング変調器にビタビアルゴリズムを応用することは理にかなっている。
しかし、これまでビタビアルゴリズムをノイズシェイピング変調器に応用することは行われていなかった。
【０００９】
上記によって、本発明は、ビタビアルゴリズムをノイズシェイピング変調器に応用することによって、ノイズシェイピング変調器の安定性を十分確保しつつ、出力フォーマットが低ビット、かつサンプリング周波数が固定されている場合でも、使用ビットをほぼフルに有効信号帯域の情報伝達に活用することができるようにし、結果的に信号帯域のＳ／Ｎ比を向上させ、かつ、より少量のディザの注入で効果的にトーンを減少させ、その結果としてディザの副作用も減少させられるノイズシェイピング変調器を提供する。
【００１０】
【課題を解決するための手段】
上記に鑑み本発明者は、次の手段によってこの課題を解決した。
（１）入力及び各サンプリング時間Ｔに対して出力を有するノイズシェイピング変調器において、各サンプリング時間Ｔに対して定義されるサンプリング時間Ｔ以前の出力可能な状態の類別の各元に対して、それに含まれるいくつかの出力候補の集合を、サンプリング時間Ｔに関して帰納的に、入力と出力候補との距離に基づき、選択する手段と、選択された出力候補の集合の中から最終出力を順次生成する手段とを有してなる出力可能状態の類別の帰納的ネットワーク（トレリス）を備えたことを特徴とするトレリス型ノイズシェイピング変調器。
【００１１】
【発明の実施の形態】
以下、数式及び図面に基づいて実施の形態を詳述する。
本発明の実施の形態は、
入力ｉｎ（例えば、各サンプリング時間Ｔに対して与えられる入力ｉｎ（Ｔ））及び、各サンプリング時間Ｔ（ただし、Ｔは時間単位を正規化することにより自然数を値としてとる）に対して出力ｏｕｔ（Ｔ）（例えば、△／２と−△／２の２値を取りうる１ｂｉｔストリーム）を有するノイズシェイピング変調器において、各サンプリング時間Ｔに対して定義される前記サンプリング時間Ｔ以前の出力可能状態の類別、
【００１２】
【数１】
0003636130.tif 000002
【００１３】
【数２】
0003636130.tif 000003
【００１４】
しかし、例えば距離がほとんど変わらないような候補が複数存在する場合にそれらを同時に残すとか、出力に含まれる不要なトーンを減らすために確率的な挙動をさせたいためにそれら複数の候補のうちからランダムにひとつを残すとか、といった応用を効かせることが有効である場合がある。
【００１５】
【数３】
0003636130.tif 000004
【００１６】
このように出力候補を帰納的に生成していくならば、次のように出力を決定することができる。
【００１７】
【数４】
0003636130.tif 000005
【００１８】
【数５】
0003636130.tif 000006
【００１９】
【数６】
0003636130.tif 000007
【００２０】
【数７】
0003636130.tif 000008
【００２１】
ここで用いられる距離ｄTは以上の性質を満たす限りは、この技術を使用するユーザの目的に合わせて自由に選択することができる。
標準的には、ＮＴＦの逆関数で正規化されたノイズのエネルギーがなるべく小さくなる（ノイズの２乗ノルムがなるべく小さくなる）ような出力が求められることが多いので、２乗ノルムが一般的であろうと思われる。ただし、計算のしやすさから言えば、１乗ノルムの方が有利であるので１乗ノルムを採用することも可能である。その場合当然ながらノイズシェイピング変調器の発生するノイズのエネルギーは増加する。
また、距離ｄT の選択には必要とされるメモリ量に対する考慮も必要である。
【００２２】
このことと計算量を減少させることからｄT としてはTに関して帰納的な計算ができるものを選択すると都合がよい。上記のＮＴＦの逆関数で正規化後の２乗もしくは１乗ノルムは、帰納的な計算が可能である。ただし、距離ｄTの選択は帰納的な計算が可能なものに限られるものではない。
ビタビアルゴリズムにおいて特徴的な、サンプリング時間Ｔ以前の出力可能状態の類別
【００２３】
【数８】
0003636130.tif 000009
【００２４】
従って、この新型ノイズシェイピング変調器をトレリス型と称することとした。
上記記載事項を詳述する。
まず、トレリス型１ビット出力ノイズシェイピング変調器の代表的な形式としての１倍オーバーサンプリング標準N次トレリス型１ビット出力ノイズシェイピング変調器の定義を以下に行う。
【００２５】
【数９】
0003636130.tif 000010
【００２６】
【数１０】
0003636130.tif 000011
【００２７】
【数１１】
0003636130.tif 000012
【００２８】
【実施例】
以下図面に基づき実施例について説明する。
図１は１倍オーバーサンプリング標準２次トレリス型１ビット出力ノイズシェイピング変調器の実施例のブロック図、
図２は演算回路のブロック図、
図３はパスメトリック  アジャスタのブロック図、
図４はパス選択、パスメトリック加算、フィルタ変数加算、発信検出ブロックのタイミングを示す図、
図５はパスメモリとパスセレクタとの一体型のブロック図、
図６は図５に示したモジュールＡのブロック図、
図７は図５に示したモジュールＢのブロック図、である。
【００２９】
まず、図１の１倍オーバーサンプリング標準２次トレリス型１ビット出力ノイズシェイピング変調器のブロック図に基づいて説明する。
ここでは、ＬＳＩ内に実装する場合を想定し、かつ１倍オーバーサンプリング標準２次トレリス型１ビット出力ノイズシェイピング変調器の機能に加えて、現実の実装で重要となる発振検出・リセット機能も具備されている。
図において、１は分配器、２は演算回路、２ａは演算回路（００）、２ｂは演算回路（０１）、２ｃは演算回路（１０）、２ｄは演算回路（１１）、３はパスメトリック  アジャスタ、４はパスメモリ、５はパスセレクタを示す。
【００３０】
【数１２】
0003636130.tif 000013
【００３１】
他の３つの演算回路２ｂ〜２ｄも相似の構成である。
パスメトリックアジャスタ３は、パスメトリックが相対値に意味を持ち、絶対値には意味を持たないことに着目し、時間経過ともにパスメトリックが単調に増加してオーバーフローする現象をさけるため、適宜パスメトリックの値を一律に減算する働きをするほか、発振時のリセット機能も兼備している。
パスメモリ４は上記各演算回路２ａ〜２ｄの演算結果の履歴を記憶し、結果的に
【００３２】
【数１３】
0003636130.tif 000014
【００３３】
次に各部についてさらに詳しく動作を解説する。まず演算回路２でのフィルタ計算に用いられるフィルタ変数について説明する。
【００３４】
【数１４】
0003636130.tif 000015
【００３５】
【数１５】
0003636130.tif 000016
【００３６】
説明を簡単にするために以下nが４であるとして説明を行う。
図２に、図１の演算回路２の代表として、演算回路(00)２ａのブロック図を示す。
また、図４に図２の前記演算回路(00)２ａの各部の入出力信号のタイミング図を示す。
上記図２の演算回路（００）２ａのブロック図において、
６はパス選択・パスメトリック加算・フィルタ変数加算・発振検出、７はデジタルフィルタ、８はバッファ、９は切り替えスイッチを示す。
演算回路(00)２ａには、２つのパスメトリック・フィルタ変数PFIN 0, PFIN 1の入力と信号SIN入力がある。
パスメトリック・フィルタ変数入力１PFIN 0, には、各サンプリング時間Ｔに対応して、パスメトリックＰ０(Ｔ)と、フィルタ出力Ｕ０(T)、フィルタ変数Ｖ０１(T)〜Ｖ０４(T)が入力されるとする。
パスメトリック・フィルタ変数入力２PFIN 1も同様である。
【００３７】
【数１６】
0003636130.tif 000017
【００３８】
【数１７】
0003636130.tif 000018
【００３９】
【数１８】
0003636130.tif 000019
【００４０】
【数１９】
0003636130.tif 000020
【００４１】
【数２０】
0003636130.tif 000021
【００４２】
前記「パス選択、パスメトリック加算、フィルタ変数加算、発振検出」ブロックは次に、図４のタイミングでFOUTとしてv1(T+1), v2(T+1), v3(T+1), v4(T+1), u(T+1)の順で出力する。
【００４３】
【数２１】
0003636130.tif 000022
【００４４】
少し遅れてPOUTには、発振状態OV(T+1)とパスメトリックp(T+1)が出力される。  発振状態OV(T+1)としては次の３種を区別して出力する（発振検出）。
【００４５】
【数２２】
0003636130.tif 000023
【００４６】
次に、「デジタルフィルタ」ブロックの説明を行う。
図３における「デジタルフィルタ」７のブロックは、図４にあるようなタイミングで、v1 (T+1), v2(T+1), v3(T+1), v4(T+1), u(T+1)の順でFOUT入力を受け、V1(T+1), V2(T+1), V3(T+1), V4(T+1), U(T+1)の順にDFOUTを出力する。
このデジタルフィルタブロックは、
【００４７】
【数２３】
0003636130.tif 000024
【００４８】
図４では例として入力と出力のタイミングの差（レイテンシ）が１の場合を示しているが、フィルタの構成によってレイテンシは変化する。
次に「バッファ」ブロックの説明を行う。
図２の「バッファ」８のブロックでは単にDFOUTから入力されたものを、単に並べ替えてBFOUTとして出力する。
タイミングは図４に示したとおりである。
そして、図３の「切り替えスイッチ」９のブロックでは、図４のタイミングでPOUTとBFOUTをマルチプレクスして、PFMID（パスメトリックフィルタ変数出力）として出力をする。
【００４９】
次にパスメトリックアジャスタの機能、動作を説明する。
図３に「パスメトリックアジャスタ」３のブロック図を示す。
図において、１０ａ〜１０ｄは前記演算回路（００）〜（１１）からのＰＦＭＩＤの「パスメトリック抽出」ブロック、９ａ〜９ｄは切り替えスイッチを示す。パスメトリックアジャスタは、
【００５０】
【数２４】
0003636130.tif 000025
【００５１】
（２）全ての演算回路の出力が発振している場合に、フィルタ変数、フィルタ出力、パスメトリック値をリセットして、復帰を行う機能、
の２つの機能を有している。
（１）の機能は、例えば、次のように実現できる。
【００５２】
【数２５】
0003636130.tif 000026
【００５３】
ただし、p(T+1)がオーバーフローしている場合は、P(T+1)もそのままオーバーフローのままとする。（注意すべきは、この機能により「全ての」演算回路からの出力がオーバーフローから免れることが保証されるわけではないことである。また、そのようにする必要がそもそもない。）
【００５４】
（２）の機能は、全ての演算回路からのOV(T+1)がケース1.またはケース2.である時、ノイズシェーパ全体として発振状態にあると認め、リセットを行う。
この発振状態を検知しない場合、パスメトリック  アジャスタは全ての演算回路からの出力に対して、図 ４のタイミングでP(T+1), U(T+1), V1(T+1), V2(T+1), V3(T+1), V4(T+1)をそのまま出力する。
この発振状態を検知した場合は、ケース1.の演算回路からの出力はそのまま、ケース2.の演算回路からの出力に対しては、P(T+1), U(T+1), V1(T+1), V2(T+1), V3(T+1), V4(T+1)全て０として出力を行う。
【００５５】
次にパスメモリ４（図１）、及びパスセレクタ５（図１）の機能、動作を説明する。パスメモリ４は、各演算回路（演算回路（００〜１１）からSOUTに出力されるS(T)を記憶する機能を持つ。
前記各演算回路からの出力を区別するために、例えば、
【００５６】
【数２６】
0003636130.tif 000027
【００５７】
【数２７】
0003636130.tif 000028
【００５８】
一例として、次のようにパスメモリ４とパスセレクタ５を構成すると効率よく行うことができる。
図５にパスメモリとパスセレクタとの一体型のブロック図を示す。
図において、１１はモジュールＡ、１１ａはモジュールＡ＃１、１１ｂはモジュールＡ＃２、１１ｃはモジュールＡ＃１buffer／２−１、１１ｄはモジュールＡ＃１buffer／２、
１２はモジュールＢ、１２ａはモジュールＢ＃Ｔbuffer、１２ｂはモジュールＢ＃Ｔbuffer−１、１２ｃはモジュールＢ＃Ｔbuffer／２＋２、１２ｄはモジュールＡ＃Ｔbuffer／２＋１を示す。図において、太い矢印は一本で４系統の接続を含み、ここでのクロックは、S(T)の入力に合わせたものとする。すなわち１サンプリングとクロックの１周期が対応する。
【００５９】
【数２８】
0003636130.tif 000029
【００６０】
モジュールには２種類あり、それぞれモジュールＡ１１、モジュールＢ１２と呼ぶ。
以下に、上記モジュール単体のブロック図を示す。
図６は、モジュールＡ単体のブロック図で、
図において、Ｄは入力端、Ｑは出力端、ＣＫはクロック入力端を示す。
図７は、モジュールＢ単体のブロック図で、
図において、Ａ、Ｂ、は前段からの入力端、Ｙは出力端、Ａ／Ｂ＃はモジュールＡからの入力端を示す。
【００６１】
【数２９】
0003636130.tif 000030
【００６２】
次に、本発明のトレリス型ノイズシェイピング変調器による、従来型との比較データを図に記載する。
図９は、ＮＴＦとして、信号帯域ゲインＧｍ＝１．７５の５次Ｂｕｔｔｅｒｗｏｒｔｈハイパスフィルタを用いた場合の０次、１次、２次、３次、４次、６次、８次、１２次、の各トレリス次数に対する入力ＤＣレベルと発振状態に到達するまでの時間のグラフ図を示す。
ただし、サンプリングレートはＳＡＣＤと同じ２．８２２４ＭＨｚとする。
この図からトレリス次数が高いほど、高いレベルのＤＣ入力に対して発振しにくくなることがわかる。
発振現象はカオス的であるから、横軸に対してグラフは連続関数とはならないので、このグラフはかなり凸凹したものとなっている。
実際、現状では０．１２５ｄＢ刻みで描画しているが、この間隔を狭くすればするほど激しく上下する。しかし傾向を読み取ることは充分行うことができる。
【００６３】
次に、ＮＴＦとして、信号帯域ゲインＧｍ＝１．５の５次Ｂｕｔｔｅｒｗｏｒｔｈハイパスフィルタを用いた場合の０次、２次、８次の各トレリス次数における、ＤＳＤ基準での−５７ｄＢのＤＣ信号（ＤＳＤ基準での０ｄＢはフルレンジ基準での−９ｄＢに相当する）を入力した時の出力ノイズの周波数分布のグラフを以下に示す。
なお、周波数分布は、Ｂｌａｃｋｍａｎ窓の６４ｋ点のＤＦＦＴを用い、１０秒にわたってパワー平均をとったものである。
【００６４】
図１０は、０次トレリス次数における出力ノイズの周波数分布のグラフ図、
図１１は、２次トレリス次数における出力ノイズの周波数分布のグラフ図、
図１２は、８次トレリス次数における出力ノイズの周波数分布のグラフ図、
を示す。
【００６５】
以上の０次、２次、８次の各トレリス次数におけるグラフを比較すると、
トレリス次数が高くなるにつれ、１．４ｋＨｚ、２．８ｋＨｚ、１．４ＭＨｚ付近などにみられるトーンが減少してゆく様子がよく分かる。
【００６６】
【発明の効果】
本発明によれば次のような優れた効果が発揮される。
本発明の請求項１の発明によれば、
ビタビアルゴリズムにおいて特徴的なサンプリング時間Ｔ以前の出力可能状態の類別の帰納的ネットワークを有するトレリス型ノイズシェイビング変調器であるため、
従来型のデルタシグマ型１ビット出力ノイズシェイピング変調器（本発明の１倍オーバーサンプリング０次標準トレリス型１ビット出力ノイズシェイピング変調器と等価である。）に比し、
本発明の１倍オーバーサンプリングN次標準トレリス型１ビット出力ノイズシェイピング変調器は、
【００６７】
１、同一のＮＴＦを採用した場合に、上記次数Nが増加する程、計算量は指数的に増大するが、より大きな入力に対しても発振を行わず安定となり、またトーンの発生自体が抑制され、ディザによる除去効果も高くなる。
２、結果的に、より信号帯域外でのゲインを高くしたＮＴＦを採用しても安定性を維持することができ、Ｓ／Ｎ比を改善することができる。
従って、次数Ｎを必要に応じて増加させることで、その理論限界まで近づけることが可能となる。事実、
【００６８】
【数３０】
0003636130.tif 000031
【００６９】
次数Nを増加させることにより安定度を十分確保することができる程に、この効果は著しい。
【図面の簡単な説明】
【図１】  １倍オーバーサンプリング標準２次トレリス型１ビット出力ノイズシェイピング変調器の実施例のブロック図。
【図２】  演算回路のブロック図。
【図３】  パスメトリック  アジャスタのブロック図。
【図４】  パス選択、パスメトリック加算、フィルタ変数加算、発振検出ブロックのタイミングを示す図。
【図５】  パスメモリとパスセレクタとの一体型のブロック図。
【図６】  モジュールＡ単体のブロック図。
【図７】  モジュールＢ単体のブロック図
【図８】  デルタシグマ変調器の構成図。
【図９】  ＮＴＦとして、信号帯域ゲインＧｍ＝１．７５の５次Ｂｕｔｔｅｒｗｏｒｔｈハイパスフィルタを用いた場合の０次、１次、２次、３次、４次、６次、８次、１２次、の各トレリス次数に対する入力ＤＣレベルと発振状態に到達するまでの時間のグラフ図。
【図１０】０次トレリス次数における出力ノイズの周波数分布のグラフ図。
【図１１】２次トレリス次数における出力ノイズの周波数分布のグラフ図。
【図１２】８次トレリス次数における出力ノイズの周波数分布のグラフ図。
【符号の説明】
１：分配器                         ２（２ａ〜２ｄ）：演算回路
３：パスメトリックアジャスタ       ４（４ａ〜４ｄ）：パスメモリ
５：パスセレクタ
６：パス選択・パスメトリック加算・フィルタ変数加算・発振検出
７：デジタルフィルタ                ８：バッファ
９、９ａ〜９ｄ：切り替えスイッチ
１０ａ〜１０ｄ：演算回路からの「パスメトリック抽出」ブロック
１１：モジュールＡ                  １１ａ：モジュールＡ＃１
１１ｂ：モジュールＡ＃２
１１ｃ：モジュールＡ＃１buffer／２−１
１１ｄ：モジュールＡ＃１buffer／２
１２：モジュールＢ
１２ａ：モジュールＢ＃Ｔbuffer
１２ｂ：モジュールＢ＃Ｔbuffer−１
１２ｃ：モジュールＢ＃Ｔbuffer／２＋２
１２ｄ：モジュールＡ＃Ｔbuffer／２＋１
１３：加算・減算器                         １４：量子化器
１５：フィードバックの関数
Ｄ：入力端                            Ｑ：出力端
Ａ、Ｂ、：前段からの入力端              Ｙ：出力端
Ａ／Ｂ＃：モジュールＡからの入力端    ＣＫ：クロック入力端
【図１】
0003636130.tif 000032
【図２】
0003636130.tif 000033
【図３】
0003636130.tif 000034
【図４】
0003636130.tif 000035
【図５】
0003636130.tif 000036
【図６】
0003636130.tif 000037
【図７】
0003636130.tif 000038
【図８】
0003636130.tif 000039
【図９】
0003636130.tif 000040
【図１０】
0003636130.tif 000041
【図１１】
0003636130.tif 000042
【図１２】
0003636130.tif 000043