(57)【特許請求の範囲】
【請求項１】
プログラム可能な要素のメモリアレーを有する電子回路であって、前記各要素はパラメータにより記述可能であり前記要素への直接のエネルギの印加に応答してプログラムされてない状態から変更できる電気的特性を持ち、前記要素がプログラムされてないとき前記パラメータが第１の範囲内にある第１の値を持ち、前記要素がうまくプログラムされるときは第２の範囲内にある第２の値を持つ電子回路において、当該回路が確認回路内に前記要素のうち選択された要素を選択的に且つ可逆的に含ませ前記選択された要素の前記パラメータの値が第１及び第２の範囲の中間にある前記パラメータの禁止範囲内にあるかどうかを示す一つ又はそれ以上の信号を供給するための確認手段を有し、前記パラメータが抵抗を含み、前記確認手段が、前記選択された要素と接続可能であって前記選択された要素間に電圧を作るために第１の電流が第２の電流より大幅に大きい第１又は第２の電流を前記選択された要素へ供給する電流源を有し、前記電流源が、もし前記選択された要素が低い基準値と等しいか又はそれ以下の抵抗を持つならば第１の電流を作り、もし前記選択された要素が高い基準値と等しいか又はそれ以上の抵抗を持つならば第２の電流を作ることを特徴とする電子回路。
【請求項２】
請求項１に記載の回路において、前記確認手段が第１、第２の範囲及び禁止範囲のうちの特定の範囲にある前記選択された要素の前記パラメータの前記値を示す前記一つ又はそれ以上の信号を供給することを特徴とする電子回路。
【請求項３】
請求項１又は２に記載の回路において、前記電圧を第１及び第２の範囲をそれぞれ示す第１及び第２の基準電圧と比較し当該比較を示す比較出力信号を供給するための前記選択された要素と結合された比較手段と、前記比較出力信号を基にして前記一つ又はそれ以上の信号を供給するための前記比較手段と結合された論理ゲート手段を有することを特徴とする回路。
【請求項４】
請求項３に記載の回路において、第１の電流と第２の電流との比が50程度であることを特徴とする回路。
【請求項５】
電子メモリアレー内の複数のプログラム可能な要素の状態を確認する方法であって、前記各要素はパラメータにより記述可能であり前記要素への直接のエネルギの印加に応答してプログラムされてない状態から変更できる電気的特性を持ち、前記要素がプログラムされてないとき前記パラメータが第１の範囲内にある第１の値を持ち、前記要素がうまくプログラムされるときは第２の範囲内にある第２の値を持つ電子メモリアレー内の複数のプログラム可能な要素の状態を確認する方法において、当該確認が確認回路内に前記要素のうち選択された要素を可逆的に含ませる工程と、前記パラメータが抵抗を含み、前記選択された要素間に電圧を作るために第１の電流が第２の電流より大幅に大きい第１又は第２の電流を前記選択された要素へ供給し、もし前記選択された要素が低い基準値と等しいか又はそれ以下の抵抗を持つならば第１の電流を作り、もし前記選択された要素が高い基準値と等しいか又はそれ以上の抵抗を持つならば第２の電流を作ることによって、前記確認回路が前記選択された要素の前記パラメータの値が第１及び第２の範囲の中間にある前記パラメータの禁止範囲内にあるかどうかを示す一つ又はそれ以上の信号を供給する工程とを有することを特徴とする方法。
【発明の詳細な説明】
技術分野
本発明は、ヒューズ又はアンチヒューズリンクの内部メモリが、プログラム回路を介して確認可能な「オープン」及び「クローズ」リンク状態の所望のパターンを達成するために前記プログラム回路を介してプログラム可能であるタイプのプログラム可能な論理装置（PLD）に関する。さらに特には、本発明はプログラム可能な要素のメモリアレーを有する電子回路に関し、各要素はパラメータにより記述可能であって前記要素への直接的エネルギの印加に応答してプログラムされてない状態から変更できる電気的特性を持つ。前記パラメータは、前記要素がプログラムされてないとき、第１の値の範囲内にある第１の値を持ち、前記要素がうまくプログラムされるとき、値の第２の範囲内にある第２の値を持つ。
背景技術
プログラム可能な論理装置（PLD）は、ヒューズ又はアンチヒューズタイプのプログラム可能な要素（リンク）の内部記憶アレーを持つ集積回路（IC）のファミリーを有する。前記ヒューズタイプのリンクのメモリアレーは、元来全て「クローズ」のリンク状態を持ち、一方前記アンチヒューズタイプのリンクのアレーは元来全て「オープン」のリンク状態を持つ。前記アレーはPLDの機能をカスタマイズするために、「オープン」及び「クローズ」リンク状態の所望のパターンを含むように高いパワープログラムパルスに応答してプログラムされる。当該プログラムの結果として、特定のリンクは元来の状態と反対の状態に不可逆に完全になろうとする。
理想的な「クローズ」リンクはゼロ抵抗を持つべきだし、「オープン」リンクは無限大の抵抗を持つべきであるが、これは実際達成できない。ゼロ抵抗の物質は集積回路の操作温度で利用できないので、「クローズ」又はもとのままのリンクの抵抗は典型的には100Ωまでであろうし、「オープン」リンクの抵抗の分布は100MΩから100Ωの下の範囲であろう。
適切な設計及びテスト方法を通じて、機能に悪影響を及ぼすリンク抵抗値を持つ集積回路ははねられる。電流テストのやり方は確認工程を含み、該確認でリンクがシーケンシャルに選択され、各選択されたリンクの抵抗が、基準値により分割される二つの抵抗ゾーン、即ち「クローズ」又は「もとのままの」状態に対応する抵抗ゾーンと「オープン」状態に対応するもう一方の抵抗ゾーンとに前記リンク抵抗をクラス分けするための単一の基準抵抗値、例えば500KΩと比較される。リンクの抵抗が前記基準抵抗値より大きいならば、当該リンクは「オープン」状態にあると考慮され、そうでなければ当該リンクは「クローズ」状態にあると考慮される。
抵抗が理想的にゼロの「クローズ」値又は理想的に無限大の「オープン」値に近いリンクは、何ら問題を所有していない。しかしながら、リンク抵抗が前記基準抵抗値に近くなるにつれて、プログラム中又はその後で通常テストされない機能的及び交流的欠陥が生じるかもしれない。通常の室温機能テストを越える機能的及び交流的テストは、これらの可能性ある欠陥を識別するのに充分だが、非常に高価である。
発明の目的
本発明の目的は、プログラム確認及び室温機能テストの両方をパスする全ICがプログラムされた機能を事実上保証するように構成される確認回路を持つ集積回路を、プログラム可能な理論装置に供給することである。本発明の他の目的は、バイポーラ及びバイCMOS（biCMOS）を含む様々なタイプの集積回路内にこのような確認回路を供給することである。
発明の開示
簡潔に言えば、本発明のこれら及び他の目的は、請求の範囲のプリアンブル部で特定される回路であって、当該回路は確認回路内の要素のうちの選択された要素を選択的に及び可逆的に含ませ、前記選択された要素のパラメータの値が第１及び第２の範囲の中間であるパラメータの禁止範囲内の値にあるかどうかを示す一つ又はそれ以上の信号を供給するための確認手段を含むという特徴を持つことにより満足される。前記選択されたプログラム可能な要素が前記禁止範囲内にあるというパラメータ値を持つという明白な表示は、適切に機能するアレーと欠陥アレーとを識別可能にする。
好ましくは前記確認手段は、第１、第２の範囲及び禁止範囲のうちの特定の範囲内に前記選択された要素のパラメータの値があることを示す一つ又はそれ以上の信号を供給することである。前記三つのパラメータ範囲のうちの一つに関する表示は、前記選択された要素の状態の全表示を与える。
前記パラメータが要素の抵抗値である場合、前記確認手段は好ましくは、前記選択された要素に接続可能であって当該選択された要素間に電圧を作るために当該選択された要素へ第１又は第２の電流を供給する電流源と、前記選択された要素と結合され当該電圧を第１及び第２の範囲をそれぞれ示す第１及び第２の基準電圧と比較し当該比較を表す比較器出力信号を供給するための比較器手段と、前記比較器手段と結合され前記比較器出力信号に基づいて一つ又はそれ以上の信号を供給するための論理ゲート手段とを有する。
第１の範囲は、例えば低い基準抵抗値以下のリンク抵抗と対応する「有効クローズ」状態の範囲である。第２の範囲は、高い基準抵抗値と等しいか又はそれ以上のリンク抵抗と対応する「有効オープン」状態の範囲である。このとき前記禁止範囲は前記二つの基準抵抗値の間にある。前記高い基準抵抗値と前記低い基準抵抗値との商は典型的には50以上、例えば200であるので、前記確認回路は正しいダイナミックレンジのリンク間のテスト電圧（リンク電圧）を作るためにスイッチ可能な二つのレベル電流源を含む。前記電流源は、前記低い基準抵抗値と等しいかそれ以下の抵抗を持つようなリンクを通るあらかじめ決められた高い定電流と、前記高い基準抵抗値と等しいかそれ以上の抵抗を持つようなリンクを通るあらかじめ決められた低い定電流とを作る。前記高い電流レベルと前記低い電流レベルとの商は、前記高い基準抵抗値と前記低い基準抵抗値との商の1/4ぐらいが好ましい。
前記リンク電圧に応答して作られる接点での測定電圧は、差動比較手段により低い基準電圧と高い基準電圧とそれぞれ比較され、前記低い基準電圧は前記高い基準抵抗値と前記低い電流レベルとの積である高いリンク電圧により作られる測定電圧と対応し、前記高い基準電圧は前記低い基準抵抗値と前記高い電流レベルとの積である低いリンク電圧により作られる測定電圧と対応する。前記高いリンク電圧と前記低いリンク電圧との商は、前記高い電流レベルと前記低い電流レベルとの商により前記高い基準抵抗値と前記低い基準抵抗値との商を割ると等しいことを理解されるべきである。
バイポーラの実施に有益な本発明の第１実施例によると、スイッチ可能な電流源は、リンク電圧が前記高いリンク電圧を越えている限り選択されるリンクを持つ回路の相対的に高い電流源出力を自動的にスイッチするように形成され、これにより前記リンク電圧を、前記高い基準抵抗値と等しいかそれ以下であって前記高いリンク電圧と前記高い電流レベルとの商と等しいかそれ以上の範囲内の前記選択されたリンクのリンク抵抗に対して前記高いリンク電圧にクランプする。従って、前記リンク抵抗が前記高い基準値を越えるときだけ前記選択されたリンクの前記リンク電圧は前記高いリンク電圧を越え、前記リンク抵抗が前記低い基準抵抗値より低いときだけ前記リンク電圧は前記低いリンク電圧以下になるだろう。
バイCMOSの実施に有益な本発明の第２の実施例によると、スイッチ可能な電流源は、選択されたリンクを持つ回路へ相対的に高い電流源をストローブ信号の間スイッチするように形成される。さもなければ、相対的に低い電流源だけが前記選択されたリンクを持つ回路内にある。比較手段は、前記ストローブ信号がないときだけ測定電圧を低い基準電圧と比較し、前記ストローブ信号の間だけ前記測定電圧を高い基準電圧と比較するために動作するように形成される。
前記測定電圧を前記低い基準電圧と前記高い基準電圧と比較した結果は、「有効クローズ」状態ゾーン、「有効オープン」状態ゾーン及び前記「有効クローズ」状態ゾーンと前記「有効オープン」状態ゾーンとの間の「無効」状態ゾーンの中から前記選択されたリンクの前記リンク抵抗をクラス分けするデジタル信号の形成を可能にする。前記「無効」状態ゾーンは、「有効クローズ」状態ゾーンと「有効オープン」状態ゾーンとにあるとして確認されるリンク抵抗値を全て持つPLDが、通常の室温機能テストをパスしプログラムされるように操作することが実質的に保証することを保証する程度まで充分であるように選ばれる。
本発明はまた電子メモリアレー内の複数のプログラム可能な要素の状態を確認する方法に関し、各要素は、パラメータにより記述可能であって当該要素へのエネルギーの直接印加に応答して、プログラムされてない状況から変更できる電気的特性を持つ。前記パラメータは、前記要素がプログラムされてないとき第１の値の範囲内にある第１の値を持ち、前記要素がうまくプログラムされるとき第２の値の範囲内にある第２の値を持つ。本発明によると、当該確認工程は確認回路内の要素のうちの選択された要素を可逆的に含ませる工程と、前記選択された要素のパラメータの値が前記第１の範囲と前記第２の範囲との間のパラメータの値の禁止範囲内にあるかどうかを表す一つ又はそれ以上の信号を前記確認回路が供給できる工程とを含む。この方法はチップではないテスト回路を持つメモリアレーをテストするときに可能であってもよい。
【図面の簡単な説明】
本発明の他の目的、特徴及び利点が、図面を参照して以下の詳細な記述を読むと明らかになるだろう。第１図は、論理スケールに関するリンク抵抗値範囲の図を示し、第２図はバイポーラ要素を使って実施される本発明の第１実施例の概略図であり、第３図はバイCMOS要素を使って実施される本発明の第２実施例の概略図である。
発明を実施するための最良の形態
最初に第１図を参照する。「クローズ」又は「もとのまま」の状態に対応する一方の抵抗ゾーンと「オープン」状態に対応する他方の抵抗ゾーンにリンク抵抗をクラス分けするため、単一の基準抵抗値、例えば500KΩを従来技術は使用するにもかかわらず、約1KΩから50KΩのリンク抵抗値を含む範囲10内で交流的及び機能的欠陥の可能性が実際ある。従って本発明によると、リンク抵抗値の「無効」又は「禁止」状態範囲12は、前記範囲10より広く低い基準抵抗値と高い基準抵抗値、好ましくは500Ωから100KΩにひろがって確立される。このとき、「有効クローズ」状態範囲が前記低い基準抵抗値以下のリンク抵抗と対応し、前記「有効オープン」状態範囲が前記高い基準抵抗値と等しいか又はそれ以上のリンク抵抗と対応する。従って本発明によると、「オープン」又は「クローズ」としてリンクの状態をクラス分けした従来技術の確認回路が、「有効オープン」、「有効クローズ」又は「無効」としてリンクの状態をクラス分けするようにひろがる。「無効」状態内のリンクを持つPLDは、一般にはねられる。
前記高い基準抵抗値と前記低い基準抵抗値とは、少なくとも50対１好ましくは200対１の比にあるということは、注意されたい。説明が進行するにつけ明らかになるように、この大きな比は、正しいダイナミックレンジのリンク間テスト電圧を作るために、前記低い基準抵抗値と等しいかそれ以下の抵抗を持つそれらのリンクを通るあらかじめ決められた高い定電流と、前記高い基準抵抗値と等しいかそれ以上の抵抗を持つそれらのリンクを通るあらかじめ決められた低い定電流とを作る電流源を使うことを必要とする。
図２を参照して、バイポーラ集積回路技術を使う本発明の実施例を図示する。この中で、複数のヒューズリンク14は、０からＭに番号付けされたＭ＋１行、０からＮに番号付けされたＮ＋１列の２次元アレー内に配されて示される。図に示すため、上部端子14aと下部端子14bとを持つリンク14は垂直方向に回転されている。さらに、図に示すため、行が垂直方向に列が水平方向になるように前記アレーが配される。
各リンク14はリンクの上部端子14aと好ましくは５ボルトに等しいVCCの供給電圧源との間に接続される個別のトランジスタスイッチ16を持つ。各同じ行内のリンク14と接続されるトランジスタスイッチ16のベース電極16aは、その行のための行デコーダ20から送られる行選択ライン18と接続される。各行デコーダ20は、前記行に対応する行番号がデコードされるとき全てデジタル１となる平行なグループ入力24と、前記リンク14の状態をプログラム又は確認することを可能にするときデジタル１となる入力25の他の入力信号VPROGとに応答するアンドゲート22を含む。行デコーダのANDゲート22への全入力がデジタル１であるとき、その行デコーダにより制御される全てのトランジスタスイッチ16はON状態にあることは理解されたい。
同様にして、各同じ列内のリンク14の下部端子は、その列のための列デコーダ28により送られる列選択ライン26と接続される。各列デコーダは、前記リンク内に充分な熱エネルギを作って「オープン」にするために選択されたリンク14を通るプログラム電流IPを作るトランジスタスイッチ30を含む。トランジスタ30は、ANDゲート31の出力と接続されるベース電極30aを持つ。
また各列デコーダ内には、前記選択されたリンクを通って相対的に高レベル確認電流IH、好ましくは1mAを作るための第１部分34と前記選択されたリンクを通って相対的に低いレベル確認電流IL、好ましくは20μＡを作るための第２部分36とを含むスイッチ可能な２レベル確認電流源32が含まれる。実際、前記選択されたリンクを通って相対的に低いレベル確認電流ILを作るために、第２部分はIL＋I1と等しい電流を実際流さなければならない。ここにI1は後で述べられる比較回路と各列制御ライン26とを結合するショットキーダイオード66を通る電流である。各列デコーダ28は、前記列デコーダにより制御される列と対応する列番号をデコードすると全てデジタル１となる平行な入力38のグループと、入力40上にプログラムを可能にするとVCC（デジタル１）に近く確認を可能にするとグランド（デジタル０）に近くなるPRO/VER入力信号と、入力42上に信号VPROGとを持つ。前記信号VPROGはプログラム及び確認するとVCC（デジタル１）に近い。前記入力38はANDゲート44へ行く。入力42のパルス信号VPROGは、ワイヤードAND機能を形成するためにANDゲート44の出力と接続される点48と、抵抗46を介して結合される。また、入力40の前記PRO/VER入力信号とANDゲート44の出力とは、トランジスタスイッチ30を制御するANDゲート31へ入力される。
点48の電圧は前記電流源部分34、36内それぞれに、ショットキートランジスタ54、56のコレクタとベース、ショットキートランジスタ58、60のベースへ、抵抗50、52を介して結合されて供給電圧を形成する。前記トランジスタ54、56、58及び60のエミッタは、全てPRO/VER入力40と接続される。トランジスタ54、58と56、60とはカレントミラー対の入力と出力とを形成する。抵抗50、52と前記カレントミラー対の並列接合の数又は関連する幅とは、トランジスタ58に電流IHがトランジスタ60に電流ILが達成されるように選ばれる。出力トランジスタ58のコレクタはショットキーダイオード62とベースとコレクタが共通となっているトランジスタ64で形成される２個のダイオードとの直列結合を介して、列制御ライン26と接続され、一方トランジスタ60のコレクタは直接ライン26と接続される。前述した直列結合は二つのベースエミッタ間電圧Vbe（一つのベースエミッタ間電圧は約0.75ボルト）とショットキー降下電圧（約0.5ボルト）とを足したものに等しい固定された電圧降下を作る。従って、コレクタ制御ライン26の電圧は2.75ボルト以下即ち１個のショットキーダイオード降下電圧と２個のpnダイオード降下電圧とグランドを越える１個の飽和電圧との和の電圧以下であるとき、ダイオード62及びトランジスタ64はバイアスを反転させる。これは電流IHを止め、トランジスタ58を飽和近くで操作するようにさせる。トランジスタ58に要求される全電流は、そのショットキーダイオードクランプを通じてVPROGからのものである。
操作において、プログラムされるべき又は確認されるべきリンクは、その行列の位置を行列デコーダ20、28で規定し、デジタル１の値のVPROGパルスにより選択される。選択された行のトランジスタスイッチ16はその行のための行デコーダ20に応答してターンオンされ、前記選択された列に対する前記列デコーダ28内のトランジスタスイッチ30がプログラムのために又は二つのレベル電流源32が確認のために、対応する列導電体26から電流を流すようにターンオンされる。PRO/VER入力がデジタル０である（グランドに近い）ときVPROGパルスの接続時間中二つのレベル電流源32は確認目的のためにターンオンされ、一方PRO/VER入力がデジタル１であるときVPROGパルスの接続時間中トランジスタスイッチ30はプログラム目的のためにターンオンされる。
確認中、二つのレベル電流源32により作られる前記選択されたリンクを通る電流は前記リンク抵抗に依存する。75KΩ（1.5ボルト/20μＡ）と等しいか又はそれ以上のリンク抵抗に対しては、前記低い電流レベルILだけが前記選択されたリンクを流れ、1.5ボルトと等しいか又はそれ以上の前記選択されたリンク間のリンク電圧を作る。前記選択されたリンクの下部端子14b及びライン26の電圧は、2.75ボルト（VCCの５ボルトからトランジスタスイッチ16による１個のベースエミッタ間電圧Vbeと1.5ボルトとを引いたもの）と等しいか又はそれ以下であり、これにより前記高いレベル電流IHの流れを禁止しトランジスタ58がオフし続ける。好ましくは100KΩである前記高い基準抵抗値RHと等しいリンク抵抗では、前記下部端子14bと導電体26の電圧は2.25ボルトであり、この値は低い基準電圧V1とこれ以降呼ばれる。
1.5KΩ（1.5ボルト/1mA）以下のリンク抵抗に対しては、1mAの高電流レベルIHは1.5ボルト以下のリンク電圧を作るだろう。従って、端子14bのポテンシャルは2.75ボルトより大きく、トランジスタ58は決してカットオフされないだろう。好ましくは500Ωの前記低い基準抵抗値RLと等しいリンク抵抗では、下部端子14bでの電圧は3.75ボルトであり、この値は高い基準電圧V2と呼ばれる。
さらに、1.5KΩと75KΩとの間のリンク抵抗に対しては、高レベル電流源34は前記下部端子14bの電圧をちょうど2.75ボルトより下にクランプするように動作する。
これらの列制御ライン26は、ショットキーダイオード66のカソードと接続され、このショットキーダイオードのアノードは共通接点68と接続される。この相互接続の効果は、接点68の電圧が前記選択されたリンクの下部端子14bの電圧によるということである。アノードが接点68に接続される他のショットキーダイオード70は、そのカソードで測定電圧VMEASを形成する。前記選択された列に従うダイオード66及びダイオード70は、電流源72、74及び76によりアノードからカソードへ等しい電流I1でバイアスされ、従って互いに等しい反対の電圧を持つ。従って、測定電圧VMEASは前記選択されたリンクの下部端子14bでの電圧と等しい。電流源及び差動比較器78、80は確認サイクル中だけVCCと等しく且つ動作する電圧源83で活性化される。
電圧VMEASは前記低い基準電圧V1と差動比較器78内で比較され、このV1はILの値を持つ電流がVbe接合を介して供給電圧源83と接続されるRHの値を持つ抵抗を通ることにより形成される。VMEASがV1を越えるならば、これは前記リンクの抵抗がRH以下であることを意味するが、比較器78の出力82が高くなる（デジタル１）だろう。同様に、電圧VMEASは前記高い基準電圧V2と差動比較器80内で比較され、このV2はIHの値を持つ電流がVbe接合を介して供給電圧源83と接続されるRLの値を持つ抵抗を通ることにより形成される。VMEASがV2を越えるならば、これは前記リンクの抵抗がRL以下であることを意味するが、比較器80の出力84が高くなる（デジタル１）だろう。
出力82及び84は、ANDゲート86と排他的NORゲート88との入力を形成する。両方の入力がデジタル１であるとき、これは前記リンクの抵抗がRL以下であることと対応し、ゲート86の出力はデジタル１となる。両方の入力が同じデジタル値であるとき、これは前記リンクの抵抗がRHと等しいかそれ以上又はRL以下であることと対応し、ゲート88の出力はデジタル１となる。これら二つのデジタル出力値から、前記リンクの状態が「有効オープン」（RHと等しいかそれ以上のリンク抵抗）、「有効クローズ」（RL以下のリンク抵抗）又は「無効」（RLと等しいかそれ以上でRH以下のリンク抵抗）であるかが決められることが理解されるべきである。
図３を参照して、バイCMOS集積回路技術を使った本発明の実施例を示す。この中で、同じ参照番号が図２に示されるバイポーラ実施例と対応する要素に対して用いられる。バイCMOS実施例は、二つのレベル確認電流源の設計と電圧測定区分とがバイポーラ実施例とは違う。なぜならば、低レベル電流IL及び高レベル電流IHは選択されたリンクを通じてストローブ信号の制御によりシーケンシャルに印加され、協同する基準電圧値V1及びV2と二つの測定結果値とを比較した結果がラッチされるからである。説明が進むにつれわかるように、ストローブ信号が低い（デジタル０）とき低レベル電流ILは前記選択されたリンクを通って作られ、一方前記ストローブ信号が高い（デジタル１）とき高レベル電流IHが前記選択されたリンクを通って作られる。
各列デコーダ内のスイッチ可能な二つのレベルの確認電流源132は、直列に接続されたFET202、204の対により形成される。選択された列がANDゲート44によりデコードされるとき、FET202をターンオンするANDゲート44の出力と接続されるゲート電極をFET202は持つ。FET204のゲート電極204aは、列デコーダ制御器206からの出力ライン216と接続される。制御器206は高電流IHを、FET218のドレインソース路へ流れる前記低電流IL＋I1に選択的に加えるようにFET218を通る電流を制御する。FET218のドレイン及びゲートと共通に接続したライン216は、FET218のドレインソース路へ流れる電流に対するミラー電流がFET204に流れるような電圧を持つ。制御器206は入力210のストローブ信号と入力212のPRO/VER信号とを受けるNORゲート208の出力に応答する。前記制御器206は電圧源83とライン216との間のIHを作る電圧制御電流源214と、ライン216とグランドとの間のFET218と、電圧源83とライン216との間の低電流IL＋I1を作る電流源220とを含む。ストローブ信号の状態に関わりなく電圧源83が動作しているときはいつでもIL＋I1の電流はFET218のドレインソース路へ流れる。PRO/VER信号が確認の間デジタル０であるので、ストローブ信号がデジタル０であるかぎりNORゲート208の出力はデジタル０である。前記電流源214はオフになり、電流IL＋I1が単独でFET218のドレインソース路へまた、カレントミラー効果によりFET204のドレインソース路へ流れる。
前記ストローブ信号がデジタル０へなるとき、NORゲート208の出力は上部電流源214をターンオンするデジタル１になり、これによりIHをFET218のドレインソース路へ流れる電流に加える。とても小さなIL＋I1に加えてカレントミラー効果によりIHをFET204のドレインソース路へ流す。
前記ストローブ信号がハイのとき作られる測定電圧VMEASを前記高い基準値V1と比較するために、比較器178は、FET222がターンオンされるとき比較器178を選択的に活性化させるために位置されるFET222を除いて、図２の比較器78と同一であるように設けられる。FET222のゲート電極222aはインバータ234を介してNORゲート208の出力と接続され、これによりNORゲート208の出力がデジタル０であるとき、即ち前記ストローブ信号がデジタル０へ行かないときFET222をターンオンする。比較器178の出力82は、インバータ224とゲート要素226との直列の組み合わせを介して、クロス結合されたインバータ230、232により形成されるラッチ228へ印加される。NORゲート208からの直接の入力とインバータ234を介しての入力との二つの相補入力により制御されるゲート要素226は、FET222がオンのときオンとなる。
同様に、前記ストローブ信号がロウのとき作られる前記測定電圧VMEASと前記低い基準値V2とを比較するために、比較器180はFET236aがターンオンされるとき比較器180を選択的に活性化させるために位置されるFET236を除いて、図２の比較器80と同一であるように設けられる。FET236のゲート電極236aはNORゲート208の出力と直接接続し、これによりNORゲート208の出力がデジタル１であるとき、即ち前記ストローブ信号がデジタル０へ行くとき、FET236をターンオンする。比較器180の出力84は、インバータ238とゲート要素240との直列の組み合わせを介して、クロス結合されたインバータ244、246により形成されるラッチ242へ印加される。ゲート要素226と反対の相補入力により制御されるゲート要素240は、FET236がオンのときオンとなる。前記ストローブがデジタル１のとき測定されるように、前記リンク抵抗が前記高い基準抵抗値RH以下であるとき、ラッチ228の出力はデジタル１となる。同様に、前記ストローブがデジタル０のとき測定されるように、前記リンク抵抗が前記低い基準抵抗値RL以下であるとき、ラッチ242の出力はデジタル１となる。これらの出力はANDゲート86と排他的NORゲート88に印加され、図２に示される実施例のように、二つの出力信号、前記選択されたリンクの状態が有効であるかどうかを示す出力信号と前記基準抵抗値の少なくとも一つと比較した結果を効果的に与える出力信号とを作る。
上記実施例は、オンチップであって物理的に列デコーダ手段と結合している確認回路を開示する。他に、確認回路又はスイッチ可能な二つのレベル電流源がチップとなってないテスト装置の一部であってもよい。本発明は、プログラムされた要素の状態かプログラムされていない要素の状態かを確認する方法を提供し、この方法の基本的工程は、許容されるパラメータ値の二つの範囲間の禁止範囲に記述のパラメータの値があるどうかを決めることを含む。
【図１】
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【図２】
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【図３】
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