(57)【特許請求の範囲】
【請求項１】
各一対の負荷トランジスタ、駆動トランジスタ、スイッチトランジスタをメモリセルに有するＳＲＡＭセルにおいて、
一方の負荷トランジスタと駆動トランジスタのゲート電極が共通とした下層の第１ポリシリコン層、中間層のシリサイド層、及び上層の第２ポリシリコン層からなるとともに、他方の負荷トランジスタ及び駆動トランジスタのドレイン領域を接続する相互連結層が前記ゲート電極のシリサイド層及び第２ポリシリコン層を延長した部分からなることを特徴とするＳＲＡＭセル。
【請求項２】
各一対の負荷トランジスタ、駆動トランジスタ、スイッチトランジスタをメモリセルに有するＳＲＡＭセルの製造方法において、
基板内に反対の導電形をもつウェルを形成する過程と、基板上に絶縁膜を形成してその上に第１ポリシリコン層を形成する過程と、その第１ポリシリコン層及び絶縁膜の一部をエッチングして前記ウェル内の活性領域と前記ウェル外の活性領域とをつなぐコンタクト部分を開け、該コンタクト部分を含めて第１ポリシリコン層上にシリサイド層を形成する過程と、このシリサイド層上に第２ポリシリコン層を形成する過程と、これら第２ポリシリコン層、シリサイド層、及び第１ポリシリコン層をパターニングして各トランジスタのゲート及び相互連結層を形成する過程と、イオン注入及び拡散により各トランジスタのソース及びドレイン領域を形成する過程と、を実施することを特徴とする製造方法。
【請求項３】
ウェルを形成する過程の前に、基板にトレンチアイソレーション領域を形成して活性領域を確定する過程を実施する請求項２記載の製造方法。
【請求項４】
基板内に活性領域を確定するトレンチアイソレーション領域を形成し、これにより確定された活性領域のいずれかを第１導電形トランジスタ用の第１の活性領域とし、その他の活性領域を第２導電形トランジスタ用の第２の活性領域とするＳＲＡＭセルの製造方法において、
基板上にゲート絶縁膜及び第１ポリシリコン層を積層する過程と、これら第１ポリシリコン層及びゲート絶縁膜をエッチングして第１及び第２の活性領域の要部を露出させるコンタクト部分を形成する過程と、このコンタクト部分を含めて第１ポリシリコン層上にシリサイド層を形成し、その上に第２ポリシリコン層を形成する過程と、マスクパターンに従いこれら第２ポリシリコン層、シリサイド層、及び第１ポリシリコン層をエッチングして各トランジスタのゲート連結層及び前記第１及び第２の活性領域を接続する相互連結層を一括して形成する過程と、前記第１の活性領域に第１導電形のイオンを注入する過程と、前記第２の活性領域に第２導電形のイオンを注入する過程と、を実施することを特徴とする製造方法。
【請求項５】
各イオンを注入する過程は、対象となる活性領域、ゲート連結層、及び相互連結層に対し同時に実行する請求項４記載の製造方法。
【請求項６】
イオン注入後に熱処理を行う請求項５記載の製造方法。
【請求項７】
第１の活性領域を第２導電形のウェル内に形成する請求項５記載の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリのＳＲＡＭに係り、特に、ＣＭＯＳ形ＳＲＡＭのメモリセル構造及び製造方法に関する。
【０００２】
【従来の技術】
ＳＲＡＭ(Static Random Access Memory) は、最近ではコンピュータのキャッシュメモリや端末機器のシステムメモリとして幅広く用いられ、より低電力、高速動作、そして大容量・高集積化が要求されている。ＳＲＡＭでは、低電力及び高集積化の点から１メモリセルをＣＭＯＳトランジスタ構造とするのが一般的で、この場合、６個のＭＯＳＦＥＴが用いられる。すなわち、各一対の駆動トランジスタ、負荷トランジスタ、スイッチトランジスタからなる構成である。このような６−トランジスタスタティックメモリセルの構造及び機能は、例えば“Second edition of the book Semiconductor Memories by B. Prince”の３４ページ及び３８ページなどに掲載されている。
【０００３】
図１は、その６トランジスタ式フルＣＭＯＳ形のＳＲＡＭの回路図である。このＳＲＡＭセルは、相補ビットラインＢＬ，ＢＬ＊（反転）とワードラインＷＬ１，ＷＬ２のセットとの交点(intersection)に位置し、ワードラインＷＬ１，ＷＬ２に従うスイッチ（またはパス）トランジスタＱｔ１，Ｑｔ２によってビットラインＢＬ，ＢＬ＊と接続される。駆動トランジスタＱｄ１，Ｑｄ２のソース領域ｄ１Ｓ，ｄ２Ｓは共通にグランド線Ｖｓｓに連結され、負荷トランジスタＱｌ１，Ｑｌ２のソース領域ｌ１Ｓ，ｌ２Ｓは共通に電源供給線Ｖｃｃに連結される。スイッチトランジスタＱｔ１，Ｑｔ２及び駆動トランジスタＱｄ１，Ｑｄ２はＮチャネルＭＯＳＦＥＴであり、負荷トランジスタＱｌ１，Ｑｌ２はＰチャネルＭＯＳＦＥＴである。
【０００４】
図１のように構成されるＳＲＡＭセルは、ＮチャネルとＰチャネル間のカップリングのための相互連結層(interconnection layer) 及びクロスカップリングのためのゲート連結層が要るために製造工程が難しく、記録密度(packing density) の制限を伴う問題点をもっている。
【０００５】
相互連結層は、図１のノードＮ１，Ｎ２にそれぞれ存在する。すなわち、例えばノードＮ１には、負荷トランジスタＱｌ１のドレイン領域ｌ１Ｄ、駆動トランジスタＱｄ１のｄ１Ｄ、及びスイッチトランジスタＱｔ１のドレイン領域ｔ１Ｄが接続されている。このうちドレイン領域ｌ１ＤはＰ形イオンの高濃度ドープ領域つまりＰ＋活性領域である反面、ドレイン領域ｄ１Ｄ，ｔ１ＤはＮ形イオンの高濃度ドープ領域つまりＮ＋活性領域である。このようなＳＲＡＭセルを製造する従来一般的なフルＣＭＯＳ製造工程では、Ｎ＋活性領域とＰ＋活性領域との間をフィールド酸化領域で隔離しておいて、基板上の導電層により当該Ｎ＋活性領域とＰ＋活性領域とを互いに接続する手法をとっている。このような別途の導電層が相互連結層である。この相互連結層は、ノードＮ１，Ｎ２の形成には必須である。
【０００６】
また、これに加えてノードＮ１には、対をなす他方の負荷トランジスタＱｌ２のゲート及び駆動トランジスタＱｄ２のゲートが共通に接続されるので、前記相互連結層をそれらゲートに接続させなければならない。このために、ゲート連結層（クロスカップリング層）の形成工程が要求される。
【０００７】
このＳＲＡＭセルの製造上の問題点を解決する１つの手法として、ＳＲＡＭセルのクロスカップリング製造法が米国特許のＵＳＰ４，７４０，４７９で開示されている。この技術では、ポリサイド２重層から形成されたゲート層をクロスカップリングのための配線層として用いている。
【０００８】
すなわち、クロスカップリングを製造するためにまずＬＯＣＯＳ法でフィールド酸化膜を形成して活性領域を確定し、該活性領域上のゲート酸化膜をフォトエッチングして埋込(buried)コンタクトをオープンさせる。そして、ポリシリコン層とメタルシリサイド層からなる２重層をデポジションしてパターニングすることにより、ゲート電極及びクロスカップリングを構築する。その結果について図１の構成に基づいて説明すると、駆動トランジスタＱｄ２のゲートは負荷トランジスタＱｌ１のドレイン領域ｌ１Ｄに埋込コンタクトを通して接続され、駆動トランジスタＱｄ１のゲートは負荷トランジスタＱｌ２のドレイン領域ｌ２Ｄに別の埋込コンタクトを通して接続されることになる。
【０００９】
【発明が解決しようとする課題】
しかし、上記の技術でもセルサイズ縮小を満足させるには至っていない。例えば駆動トランジスタＱｄ２のゲートは負荷トランジスタＱｌ１のドレイン領域ｌ１Ｄに１埋込コンタクトを通して接続されるが、この駆動トランジスタＱｄ２のゲートは、別の埋込コンタクトを通して駆動トランジスタＱｄ１のドレイン領域ｄ１Ｄにも接続される。つまり、それぞれのクロスカップリング層と相互連結層が別途要求されることになり、ノードＮ１，Ｎ２には最低でも５個の埋込コンタクトが必要である。１セルのノードＮ１，Ｎ２ごとに５個の埋込コンタクトが要求されたのではデザインルールのマージン制限の要因になってしまい、セルサイズ縮小は難しく集積性に不利に働く。また、従来の技術ではトランジスタ素子間の分離をＬＯＣＯＳ法によって行うために、形成されたフィールド酸化膜のバーズビーク(bird's beak) に起因する集積性への影響もある。
【００１０】
加えて、上記技術では、ゲート酸化膜をフォトエッチングして埋込コンタクトをオープンさせた後にポリシリコン層とメタルシリサイド層からなる２重層をデポジションするので、埋込コンタクトのエッチング時に発生するパーティクル及び汚染源に起因してゲート酸化膜とデポジションされるポリシリコン層との間の界面特性が悪くなる。さらに、未ドープ(undoped) のポリサイド層を形成し、ソース・ドレイン形成のための不純物イオンを注入した後に拡散（ドライブイン）工程を行うため、埋込コンタクトの抵抗が増加する可能性がある。すなわち、ドライブイン工程によって、２重層のポリサイド内の例えばタンタルシリサイドに含有されたイオンを下部のポリシリコン層を経て埋込コンタクトの形成された基板内の活性領域にドライブさせるものであるが、活性領域上のポリシリコン層は不純物イオンの未ドープ状態にあるので、タンタルシリサイドに含有されたイオンの一部が当該ポリシリコン層に残ってしまい、充分な拡散が行われずに活性領域の埋込接触抵抗が増加する可能性がある。これら界面特性の劣化及び接触抵抗の増加はＳＲＡＭセルの高速及び低電力動作に影響してくる。
【００１１】
そこで本発明の目的は、より高集積向けのＳＲＡＭセルの構造及びその製造方法を提供することにある。すなわち、コンタクト数を減少させ、また、セルトランジスタ素子間の隔離サイズを縮めることができセルサイズをさらに縮小し得るＣＭＯＳ形ＳＲＡＭセルの構造及び製造方法を提供する。あるいは、ゲート酸化膜とゲートポリシリコン層との間の界面特性を改善し、また、メモリセル内の接触抵抗を抑制したＣＭＯＳ形ＳＲＡＭセルの構造及び製造方法を提供し、さらなる高速及び低電力動作を可能とする。そして、このようなＳＲＡＭセルの簡素化された製造工程を実現するものである。
【００１２】
【課題を解決するための手段】
上記目的を達成するために本発明は、各一対の負荷トランジスタ、駆動トランジスタ、スイッチトランジスタをメモリセルに有するＳＲＡＭセルにおいて、一方の負荷トランジスタと駆動トランジスタのゲート電極が共通とした下層の第１ポリシリコン層、中間層のシリサイド層、及び上層の第２ポリシリコン層からなるとともに、他方の負荷トランジスタ及び駆動トランジスタのドレイン領域を接続する相互連結層が前記ゲート電極のシリサイド層及び第２ポリシリコン層を延長した部分からなる構造とすることを特徴とする。
【００１３】
また、その製造方法として本発明は、各一対の負荷トランジスタ、駆動トランジスタ、スイッチトランジスタをメモリセルに有するＳＲＡＭセルの製造方法において、基板内に反対の導電形をもつウェルを形成する過程と、基板上に絶縁膜を形成してその上に第１ポリシリコン層を形成する過程と、その第１ポリシリコン層及び絶縁膜の一部をエッチングして前記ウェル内の活性領域と前記ウェル外の活性領域とをつなぐコンタクト部分を開け、該コンタクト部分を含めて第１ポリシリコン層上にシリサイド層を形成する過程と、このシリサイド層上に第２ポリシリコン層を形成する過程と、これら第２ポリシリコン層、シリサイド層、及び第１ポリシリコン層をパターニングして各トランジスタのゲート及び相互連結層を形成する過程と、イオン注入及び拡散により各トランジスタのソース及びドレイン領域を形成する過程と、を実施することを特徴とする。この場合、ウェルを形成する過程の前に、基板にトレンチアイソレーション領域を形成して活性領域を確定する過程を実施するとよい。
【００１４】
あるいは本発明は、基板内に活性領域を確定するトレンチアイソレーション領域を形成し、これにより確定された活性領域のいずれかを第１導電形トランジスタ用の第１の活性領域とし、その他の活性領域を第２導電形トランジスタ用の第２の活性領域とするＳＲＡＭセルの製造方法において、基板上にゲート絶縁膜及び第１ポリシリコン層を積層する過程と、これら第１ポリシリコン層及びゲート絶縁膜をエッチングして第１及び第２の活性領域の要部を露出させるコンタクト部分を形成する過程と、このコンタクト部分を含めて第１ポリシリコン層上にシリサイド層を形成し、その上に第２ポリシリコン層を形成する過程と、マスクパターンに従いこれら第２ポリシリコン層、シリサイド層、及び第１ポリシリコン層をエッチングして各トランジスタのゲート連結層及び前記第１及び第２の活性領域を接続する相互連結層を一括して形成する過程と、記第１の活性領域に第１導電形のイオンを注入する過程と、前記第２の活性領域に第２導電形のイオンを注入する過程と、を実施することを特徴とする。その各イオンを注入する過程は、対象となる活性領域、ゲート連結層、及び相互連結層に対し同時に実行するとよく、イオン注入後に熱処理を行うものとする。そして第１の活性領域は第２導電形のウェル内に形成することができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。
【００１６】
図２の平面図に示すように本例のＳＲＡＭセルは、図１の等価回路図同様の６トランジスタ式フルＣＭＯＳ形ＳＲＡＭセルである。
【００１７】
ポリシリコン層２２ａは、第１スイッチトランジスタＱｔ１のゲートでワードラインＷＬ１へつながっている。ポリシリコン層２２’は、第１駆動トランジスタＱｄ１及び第１負荷トランジスタＱｌ１の両ゲートをなし、コンタクト１８’を通してノードＮ２を形成する。つまりポリシリコン層２２’は、コンタクト１８’を通して第２負荷トランジスタＱｌ２のドレイン領域ｌ２ＤとＮチャネルトランジスタＱｄ２，Ｑｔ２のドレイン領域ｄ２Ｄ，ｔ２Ｄとの間の相互連結層としての機能も果たす。これと同様のポリシリコン層２２は、第２駆動トランジスタＱｄ２及び第２負荷トランジスタＱｌ２の両ゲートをなし、コンタクト１８を通してノードＮ１を形成する。つまりポリシリコン層２２は、コンタクト１８を通して第１負荷トランジスタＱｌ１のドレイン領域ｌ１ＤとＮチャネルトランジスタＱｄ１，Ｑｔ１のドレイン領域ｄ１Ｄ，ｔ１２Ｄとの間の相互連結層としての機能も果たす。ポリシリコン層２２ｂは、第２スイッチトランジスタＱｔ２のゲートでワードラインＷＬ２へつながっている。これら４つのゲートポリ層２２，２２’，２２ａ，２２ｂは、すべて同層である。
【００１８】
また、斜線を引いた活性領域１０ａ，１０ｂ，１２ａ，１２ｂは、各トランジスタのドレイン及びソース領域となり、これらパターン間の空白部分が、素子間の電気的絶縁のためのフィールド領域（トレンチアイソレーション領域）４ａ，４ｂ，４ｃ，６である。
【００１９】
図２のレイアウトからわかるように、本例のＳＲＡＭセルでは、ノードＮ１（Ｎ２）をなす１つのコンタクト１８（１８’）を通して、１層のポリシリコン層２２（２２’）からトランジスタ素子のゲート連結層及び相互連結層が一体形成されている。その断面図を図３に示してある。この図３は、図２の断面線Ａ−Ａ’に沿ってみた断面図である。
【００２０】
図３において、ポリシリコン層２２は、コンタクト１８内で相互連結層となるとともに第２負荷トランジスタＱｌ２の最上部ゲート層及び第２駆動トランジスタＱｄ２の最上部ゲート層となっている。トランジスタのゲート層となるポリシリコン層２２の部分は、これを上層として下部に中間層のシリサイド層２０及び下層の第１ポリシリコン層１６を形成した構造で、したがってポリシリコン層２２は第２ポリシリコン層と言う。
【００２１】
活性領域１２ａ，１２ｂはＰ形基板２内に存在し、活性領域１０ａ，１０ｂはＮ形ウェル８内に存在している。活性領域１２ｂには、その表面から所定の深さでＮ形イオンを高濃度ドープしたドレイン領域２４ａが形成され、これが第１駆動及びスイッチトランジスタＱｄ１，Ｑｔ１のドレイン領域ｄ１Ｄ，ｔ１Ｄとして用いられる。活性領域１０ｂには、その表面から所定の深さでＰ形イオンを高濃度ドープしたドレイン領域２５ａが形成され、これが負荷トランジスタＱｌ１のドレイン領域ｌ１Ｄとして用いられる。Ｎ形領域２４ａとＰ形領域２５ａとの間はトレンチアイソレーション領域４ｃにより電気的に絶縁されており、したがって第２ポリシリコン層２２がこれら２つの領域をつなぐ相互連結層となる。
【００２２】
また、活性領域１０ａにはＰＭＯＳの第２負荷トランジスタＱｌ２のソース・ドレイン領域２５ｂが形成され、活性領域１２ａにはＮＭＯＳの第２駆動トランジスタＱｄ２のソース・ドレイン領域２４ｂが形成される。
【００２３】
このような本例のＳＲＡＭセルの製造工程について、図５〜図１４に順を追って示してある。また、図１５及び図１６は、図４〜図１４の各工程における平面的構造説明のために提供してある。
【００２４】
まず最初に図４の工程では、Ｐ形半導体基板２に、素子間の電気的隔離のためのトレンチアイソレーション領域４ａ，４ｂ，４ｃ，６を形成する。これにより、トランジスタの形成される活性領域１０ａ，１０ｂ，１２ａ，１２ｂが確定される。このトレンチアイソレーション領域は、半導体基板２を所定のパターンで０．７μｍほどの深さに選択エッチしてから、二酸化珪素膜をそのエッチング部分に充填することにより形成される。トレンチアイソレーション領域によって分離された活性領域１０ａ内には、ＰチャネルＭＯＳトランジスタの第２負荷トランジスタＱｌ２をなすソース、ドレイン、チャネル領域がすべて形成される。活性領域１２ａ内には、ＮチャネルＭＯＳトランジスタの第２駆動トランジスタＱｄ２をなすソース、ドレイン、チャネル領域が形成される。また、活性領域１２ｂ内には第１駆動及びスイッチトランジスタＱｄ１，Ｑｔ１が形成され、活性領域１０ｂ内には第１負荷トランジスタＱｌ１が形成される。
【００２５】
本例ではＬＯＣＯＳ法によって素子分離用フィールド酸化膜を形成するのではなくトレンチ絶縁によって素子間絶縁を行い、フィールド酸化膜にあり得るバーズビークがトレンチ絶縁工程では生成されないので、トランジスタ間隔をさらに狭くすることが可能である。したがって、集積性が向上する。
【００２６】
図５には、基板２にＮ形ウェル８を形成する工程が示されている。すなわち、Ｐチャネルトランジスタを形成する活性領域１０ａ，１０ｂを除いてその他の活性領域１２ａ，１２ｂなどをフォトレジスタパターン２６ａで覆い、Ｎ形イオン注入工程を施す。この場合、例えば不純物として燐(phosphorus)を１００ＫｅＶ，１．５×１０１３／ｃｍ２の条件で注入する。これにより、活性領域１０ａ，１０ｂをＮ形ウェル８内に形成した図６の構造が得られる。
【００２７】
図６に示すように、Ｎ形ウェル８内の活性領域１０ａ，１０ｂは、バルク型負荷素子としてのＰＭＯＳ負荷トランジスタＱｌ１，Ｑｌ２のための領域として用いられる。一方、基板２内の活性領域１２ａ，１２ｂは、ＮＭＯＳトランジスタＱｄ１，Ｑｔ１，Ｑｄ２，Ｑｔ２の領域として用いられる。この図６の状態に相当する平面構造が図１５に示されている。図１５において、活性領域１０ａ，１０ｂ，１２ａ，１２ｂはアイソレーション領域４ｃ，４ｂ，４ａ，６によって区分され、活性領域１０ａ，１０ｂはＮ形ウェル８に存在している。これら各活性領域には、後続の工程で対応する導電形イオンが注入される。
【００２８】
図７〜９はゲート層形成の初めの工程で、図６の状態となった基板上にゲートオキサイドとして用いられる酸化膜１４を形成し、そしてゲート層の一部をなす第１ポリシリコン層１６を形成した後、コンタクト１８（コンタクトホール）を開ける工程である。
【００２９】
図７において、酸化膜１４は、熱酸化法によって１６０Å程度の厚さで成膜される。図８において、第１ポリシリコン層１６は、酸化膜１４の上に気相蒸着法によって１５００Åほどの厚さで形成される。そして図９において、第１ポリシリコン層１６と酸化膜１４の一部が異方性エッチされてコンタクト１８が形成され、活性領域１０ｂの要部及び活性領域１２ｂの要部を露出させる。このコンタクト１８が埋込コンタクトホールになる。このように、ゲートポリ層１６をゲート酸化膜１４の上に形成してからコンタクトを開けるので、ゲート酸化膜層１４とゲートポリ層１６との間の界面特性が従来の技術に比べて良好になる。
【００３０】
コンタクト１８の平面的位置と１セル中のコンタクト数を示すために図１６が提供されている。図１６では、ノードＮ１のコンタクト１８とノードＮ２のコンタクト１８’を示してあり、このコンタクト１８，１８’によって活性領域１０ａ，１０ｂ，１２ａ，１２ｂ及びトレンチアイソレーション領域４ｃの各要部が露出している。
【００３１】
図１０〜図１２は、第１ポリシリコン層１６上にサリサイデーション(salicidation)工程を施して第２ポリシリコン層２２を形成するゲート層形成工程を示している。
【００３２】
図１０において、コンタクト１８の内部も含めて第１ポリシリコン層１６の上に、３００〜５００Å厚のシリサイド層２０がサリサイデーション工程で形成される。そのサリサイデーション工程とは別途のマスク無しでセルフアラインによりシリサイド層を形成する工程である。この工程では、例えばチタン、タンタル、タングステンなどの金属を気相蒸着法やスパッタリングでデポジションした後、高温でアニールを施す。チタンを使用する場合であれば、それによるチタンとシリコンイオンの反応でチタンシリサイド層２０が形成される。金属シリサイド層をなさない反応せずに残った金属は、別工程で除去される。形成されたシリサイド層２０は、トランジスタのゲート連結層をなすとともに相互連結層の補助層として用いられる。
【００３３】
図１０の開口１９は、アイソレーション領域４ｃによるトレンチ絶縁上なのでシリサイド層２０が形成されない部分である。つまり、開口１９は、別途のコンタクト形成工程を行うまでもなく生成される。
【００３４】
図１１の工程で、第２ポリシリコン層２２が全体的に形成される。これら第１，２ポリシリコン層１６，２２は未ドープのポリシリコンなので、同じ手法で塗布可能である。
【００３５】
図１２工程では、フォトリソグラフィによるパターニングが実施される。このパターニングによって、第２負荷トランジスタＱｌ２と第２駆動トランジスタＱｄ２のゲート層（ゲート連結層）が第１ポリシリコン層１６，シリサイド層２０、第２ポリシリコン層２２の積層構造で一体形成される。また同時に、トランジスタＱｌ１のドレイン領域ｌ１ＤとトランジスタＱｄ１，Ｑｔ１のドレイン領域ｄ１Ｄ，ｔ１Ｄとの間を結ぶ相互連結層が、シリサイド層２０及び第２ポリシリコン層２２の積層構造から提供される。つまり、ゲート連結層及び相互連結層が１つのコンタクト１８を通して構成される。
【００３６】
この図１２のパターニングによって、図２に示すように、ゲート連結層及び相互連結層をなすポリシリコン及びシリサイド層は４つにパターン分け（２２，２２’，２２ａ，２２ｂ）されることがわかる。このように、ゲート電極のパターニング時にゲートと３つの共通ドレインとの間のクロス連結層及びＰ，Ｎ活性領域をつなぐ相互連結層が同時に形成され、ノードＮ１が一度に生成される。図２中の矢示１６の部分は、第１ポリシリコン層１６も存在する部分である。
【００３７】
図１３及び図１４は、ソース及びドレイン形成のＮ，Ｐ形イオン注入の工程を示す。なお、図１３と図１４の工程は逆順でもよい。また、この前にＬＤＤ構造の工程を実施することができる。
【００３８】
図１３においては、ＮチャネルＭＯＳトランジスタのソース及びドレイン領域を形成するために、Ｎ形ウェル８の上をフォトレジスト２６ｂでマスクし、Ｎ形イオンの例えば燐を高濃度（１×１０１３／ｃｍ２〜１×１０１６／ｃｍ２）で注入する。これにより、露出層を通して半導体基板２の内部にイオン注入が実行され、後続の拡散工程によって活性領域１２ａ，１２ｂにドレイン（ソース）領域２４ａ，２４ｂが形成される。また、このイオン注入により、コンタクト１８内の露出したシリサイド層２０及び第１ポリシリコン層１６も同時にＮ形になる。
【００３９】
フォトレジスト２６ｂ除去後の図１４においては、Ｎ形イオンを注入した領域をフォトレジスタ２６ｃでマスクし、Ｐ形イオンの例えばボロンを高濃度（１×１０１３／ｃｍ２〜１×１０１６／ｃｍ２）で注入する。これにより、後続の拡散工程を経るとドレイン（ソース）領域２５ａ，２５ｂが形成される。また同時に、露出した部部のシリサイド層２０及び第１ポリシリコン層１６もＰ形になる。
【００４０】
図１４の工程後のフォトレジスト２６ｃを除去してから、１１５０℃以上の温度で８時間程度ドライブイン（拡散工程）を行うと、図３の構造が完成する。この拡散工程により各イオン注入領域が適切な拡散深さとなる。
【００４１】
ここで、コンタクト１８内にある相互連結層下部に形成の拡散領域２４ａ，２５ａの深さは比較的深い。なぜなら、相互連結層下の不純物拡散領域にはシリサイド層２０が直接接触し、該コンタクト１８内では一層のポリシリコン層２２がその上にあるだけのためである。したがって、従来の埋込コンタクトの拡散濃度に比べていっそう高いコンタクト濃度で、しかも低抵抗のシリサイド層２０が直接接触するので、接触抵抗が著しく減少し、導電性が向上する。
【００４２】
以後の工程は、例えば従来通り金属配線工程などが行われる。
【００４３】
【発明の効果】
本発明によれば、第２ポリシリコン層までゲート層を形成した後のゲートパターニングでゲート連結層及び相互連結層を一括形成する方式とし、また、Ｐ形及びＮ形のソース・ドレイン領域と相互連結層が計２回のイオン注入工程によって完成するので、製造工程が簡単である。そして、相互連結層をセルトランジスタのゲート電極と同一層とし、１ノードでゲートのクロスカップリングを行うゲート連結層とドレインの相互連結層を接続するので、セル中のコンタクト数を大幅に減らし、トランジスタ素子間隔を縮めることができ、レイアウトマージンが大きくセルサイズを縮小することが可能となり、さらなる高集積化が可能である。また、相互連結層下部のコンタクト高濃度向上及びシリサイド層の直接接続により低抵抗コンタクトが実現され、さらに、ゲート酸化膜とゲートポリシリコン層との間の界面特性を改善することができるので、低電力、高速動作に適したＳＲＡＭセルが提供される。
【図面の簡単な説明】
【図１】ＣＭＯＳ形ＳＲＡＭセルの等価回路図。
【図２】本発明によるＳＲＡＭセルの平面構造を示した平面図。
【図３】図２中の断面線Ａ−Ａ’に沿う断面図。
【図４】図２及び図３に示すＳＲＡＭセルの製造工程図。
【図５】図４に続く製造工程図。
【図６】図５の工程後の状態を示した図３相当の断面図。
【図７】図５に続く製造工程図。
【図８】図７に続く製造工程図。
【図９】図８に続く製造工程図。
【図１０】図９に続く製造工程図。
【図１１】図１０に続く製造工程図。
【図１２】図１１に続く製造工程図。
【図１３】図１２に続く製造工程図。
【図１４】図１３に続く製造工程図。
【図１５】図６の状態の平面構造を示した図２相当の平面図。
【図１６】図９後の状態の平面構造を示した図２相当の平面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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