(57)【特許請求の範囲】
【請求項１】
その安全動作領域ＢＬから外れるのを保護されるトランジスタのラッチダウン現象の発生を防止する方法であって、上記トランジスタの主導通路にかかる電圧（ＶＣＥ）が増加すると上記トランジスタの主導通路を流れる電流（ＩＣ）の値がその保護のため所定の下側制限値（ＩＳＣ）以下に降下しがちなときに、制御作用が上記トランジスタの制御端子に与えられ、その値をほぼ一定に保持し、上記トランジスタの出力端子から見た負荷によって影響受けないようにし、上記値は上記主導通路にかかる電圧（ＶＣＥ）の値が上記トランジスタの上側ブレークダウン制限値（ＶＭＡＸ）を超えるまで保持されるトランジスタのラッチダウン現象発生防止方法。
【請求項２】
上記制御作用は上記主導通路を流れる電流（ＩＣ）の値が上記所定の下側制限値（ＩＳＣ）以上に上昇しようとするときは中断される請求項１記載のトランジスタのラッチダウン現象発生防止方法。
【請求項３】
上記制御作用は上記主導通路にかかる電圧の値が下側動作制限値（ＶＴ）を超えるときのみ与えられる請求項１記載のトランジスタのラッチダウン現象発生防止方法。
【請求項４】
保護回路によりその安全動作領域から外れるのを保護されるトランジスタ（ＰＴ）のラッチダウン現象の発生を防止する回路であって、
ａ）  上記トランジスタ（ＰＴ）の主導通路（ＩＴ−ＯＴ）を通して流れる電流を検出する検出手段（ＲＳ）と、
ｂ）  上記主導通路（ＩＴ−ＯＴ）にかかる電圧が増加する際に上記主導通路を流れる電流の値が、その保護のため、所定の下側制限値以下に降下しがちなときに、その値をほぼ一定に保持し、上記トランジスタの出力端子（ＯＴ）から見た負荷によって影響受けないように上記トランジスタ（ＰＴ）の制御端子（ＣＴ）を駆動する制御手段（ＣＭ）と
を備えたトランジスタのラッチダウン現象発生防止回路。
【請求項５】
上記検出手段（ＲＳ）は、上記主導通路（ＩＴ−ＯＴ）を流れる電流に実質的に比例する振幅を有する第１の電圧信号を発生し、上記制御手段（ＣＭ）は
ａ）基準電流発生器（ＲＣＧ）と、
ｂ）上記基準電流発生器（ＲＣＧ）の出力側に接続された基準抵抗器（ＲＲ）と、
ｃ）上記検出手段（ＲＳ）の出力側および上記基準抵抗器（ＲＲ）の端子にそれぞれ接続された電流差動出力端子および入力端子を有する型の電圧比較器（ＣＯ）と、
ｄ）上記電圧比較器（ＣＯ）の出力側に接続されたカレントミラー（ＭＩ）と、ｅ）上記電圧比較器（ＣＯ）の出力端子の１つに接続された入力端子および上記トランジスタ（ＰＴ）の制御端子（ＣＴ）に接続された入力端子を有する出力段（ＯＡ）と
を備えた請求項４記載のトランジスタのラッチダウン現象発生防止回路。
【請求項６】
上記基準電流発生器（ＲＣＧ）は上記電圧比較器（ＣＯ）の２つの入力端子にそれぞれ接続されたその２つの出力端子に２つのほぼ同一の電流を発生するのに有効であり、ほぼ同じ抵抗値を有しかつ上記電圧比較器（ＣＯ）に対してバイアスを与えこれを上記ラッチダウン現象の発生に関連して予備充電するようになされた２つのバイアス抵抗器（ＲＡ）を、それぞれ上記基準抵抗器（ＲＲ）と直列および上記検出手段（ＲＳ）の出力端子と直列に配置した請求項５記載のトランジスタのラッチダウン現象発生防止回路。
【請求項７】
上記制御手段（ＣＭ）は上記主導通路（ＩＴ−ＯＴ）にかかる電圧値だけ供給される請求項４記載のトランジスタのラッチダウン現象発生防止回路。
【請求項８】
上記制御手段（ＣＭ）は上記主導通路（ＩＴーＯＴ）にかかる電圧の値が下側動作制限値を超えるときのみ作動される請求項４記載のトランジスタのラッチダウン現象発生防止回路。
【請求項９】
その安全動作領域の逸脱からの第１の保護回路（ＰＣ１）を備えたトランジスタ（ＰＴ）において、該トランジスタ（ＰＴ）はまた請求項４〜８のいずれかに記載のラッチダウン現象に対する第２の保護回路（ＰＣ２）を備えたことを特徴とするトランジスタ。
【請求項１０】
その出力（ＶＯＵＴ）調整要素として、その安全動作領域の逸脱に対する第１の保護回路（ＰＣ１）を備えたトランジスタ（ＰＴ）を有する型の電圧調整器において、上記トランジスタ（ＰＴ）はまた請求項４〜８のいずれかに記載のラッチダウン現象に対する第２の保護回路（ＰＣ２）を備えたことを特徴とする電圧調整器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、その安全動作領域から外れるのを保護されるトランジスタのラッチダウン（latch-down）現象の発生を防止するのに有効な方法および回路、並びにこの方法および回路を用いたトランジスタおよび電圧調整器に関するものである。
【０００２】
【従来の技術】
全てのデバィス、特にいかなる種類のトランジスタ（ＢＪＴ，ＭＯＳ,...）も安全動作領域（ＳＯＡ）即ちデバィスが損傷を被ることなく適切に動作できる一組の動作条件を呈し、この領域は境界条件により定められる。
多くの用途では、デバィスはこのような境界条件内で良好に動作できるが、この条件を適用できない分野、例えばデバィスをその全容量まで、しかも、勿論それらの境界条件を越えることなく用いるのに最も重要なパワートランジスタの分野では、結果としてそれらに損傷を受ける。
【０００３】
このために、パワートランジスタは、しばしば保護回路を組み込み、それらのＳＯＡから外れるのを防いでおり、この種の代表的な保護は最大消散電力に関連したものである。ＢＪＴ（バイポーラ・ジャンクション・トランジスタ）型のトランジスタを用いると、高電圧に対する非常に多くの高速制限が二次ブレークダウンにより起きる。付加的制限はデバィスが耐えることができる最大電流および／または電圧からくる。
【０００４】
境界条件を越えるのは、時々短期間または通常の動作時間の小部分の間受容できる。パワートランジスタは、例えば電圧調整器の出力調整素子、集積化されたものおよび個別部品の混成物の両方として用いられる。
図１は慣用の電圧調整器の簡略化されたブロック図である。パワートランジスタＰＴは入力端子ＩＴ、出力端子ＯＴおよび制御端子ＣＴを有する。ＰＣ１はＳＯＡからの逸脱を防ぐ保護回路である。
【０００５】
電圧調整器は、電圧入力端子ＶＩＮ、電圧出力端子ＶＯＵＴおよび通常グランドＧＮＤに接続された二つの接地端子ＧＴ（実際には、一つの端子だけ）を有する。入力端子ＶＩＮはパワートランジスタＰＴの入力端子ＩＴに接続され、出力端子ＶＯＵＴは実質的にパワートランジスタＰＴの出力端子ＯＴに接続される。
【０００６】
電圧入力端子ＶＩＮおよび接地端子ＧＴ間に基準電圧発生器ＲＶＧが接続され、電圧出力端子ＶＯＵＴおよび接地端子ＧＴ間に調整器出力の電圧にほぼ比例した電圧を発生するのに有効な分圧器ＶＤが接続される。基準電圧発生器ＲＶＧおよび分圧器ＶＤの出力側はそれぞれ誤り増幅器ＥＡの各入力端子に接続される。そして、誤り増幅器ＥＡの出力側は制御端子ＣＴに接続される。
【０００７】
この組のブロックは適切な調整能力を備えている。誤り増幅器ＥＡは基準電圧発生器ＲＶＧおよび分圧器ＶＤで発生された電圧がほぼ同じ値を持つような振幅の電気信号を出力する。勿論、基準電圧発生器ＲＶＧにより発生された電圧は一定であるが、分圧器ＶＤにより発生された電圧は、その制御端子ＣＴに入力される電気信号に関連して、入力端子ＩＴから出力端子ＯＴへのその主導通路のパワートランジスタＰＴで得られる電圧降下に依存する。
【０００８】
パワートランジスタＰＴの主導通路と直列に検出抵抗器ＲＳが配置され、これは調整器性能を劣化させないように幾分小さな値を有する。この検出抵抗器ＲＳの両端にかかる電圧は調整器出力側に接続された任意の負荷によって吸収される電流に比例する。
保護回路ＰＣ１は、それぞれ電圧入力端子ＶＩＮ、電圧出力端子ＶＯＵＴおよびパワートランジスタＰＴの出力端子ＯＴと制御端子ＣＴに接続された４つの端子を有する。
市販されている集積化された調整器は、補助または補充機能を備えた図１に示していない付加的ブロックを含み得る。
【０００９】
図２は図のＢＪＴ型のパワートランジスタＰＴおよび検出抵抗器ＲＳに接続されるような保護回路ＰＣ１の代表的な従来例の回路図である。
検出抵抗器ＲＳはパワートランジスタＰＴのエミッタすなわち出力端子ＯＴと直列に接続される。検出抵抗器ＲＳの端子電圧は、そのベースに接続されたフィードバック抵抗器ＲＦを介してフィードバックトランジスタＱＦのベースーエミッタ接合に印加される。また、フィードバックトランジスタＱＦのベースはツエーナダイオードＤＺおよびツエーナ抵抗器ＲＺの直列回路を介してパワートランジスタＰＴのコレクタすなわち入力端子ＩＴに接続される。一方、フィードバックトランジスタＱＦのコレクタはパワートランジスタＰＴのベースすなわち制御端子ＣＴに接続される。
【００１０】
図３はコレクタ電流ＩＣ対コレクターエミッタ電圧ＶＣＥ、境界曲線ＢＬで囲まれたパワートランジスタＰＴのＳＯＡ、パワートランジスタＰＴが耐え得る最大電流および電圧をそれぞれ表すＩＭＡＸおよびＶＭＡＸのグラフを示し（使用しているスケールは横座標および縦座標共に対数関数である）、また、実質的に直線である曲線Ｃ１，Ｃ２，Ｃ３，Ｃ４により保護回路ＰＣ１の動作に対する可能な制限を示す。
【００１１】
【発明が解決しようとする課題】
このような曲線の開始点は、実質的にツエーナダイオードＤＺで確立され、高精度に設定できる。
それらの勾配は大体ーＲＦ／（ＲＳ＊ＲＺ）で与えられる。このような抵抗値は通常異なる大きさであり（例えばＲＺ＝１０Ω，ＲＦ＝３００Ω，ＲＳ＝0.3Ω）、例えば技術的工程（ＩＣ製造工程）中にある変動が起き、次いで、比の分母に積の項があるのでその比にある逸脱が起きる。さらに、検出抵抗器ＲＳ（通常エミッタ拡散で得られる）が他の二つ（通常ベース拡散で得られる）より安定していると考えられる場合でも、異なる大きさの抵抗値の為に、シリコンで二つの抵抗値の整合を得ることが不可能なことから任意の安定した形態にすることが困難であるＲＦ対ＲＺの比を考慮する必要がある（これは個別の部品を使用する回路の形成を試みる場合には、益々必要となる）。
【００１２】
図３からも分かるように、同じ方法で作られた同一の回路は、例えば所望されるＳＯＡ内に充分に含まれない４つの曲線Ｃ１，Ｃ２，Ｃ３，Ｃ４に沿って異なるように容易に作動する。
この問題を避けるために、所望の動作曲線例えば境界曲線ＢＬから遥かに移動した曲線Ｃ２を選択する一般的な手段があり、その結果、保護回路の動作曲線はどんな場合でもＳＯＡ内に、例えば曲線Ｃ１とＣ３の間のどこかにある。
しかしながら、この手段は、パワートランジスタＰＴの性能を充分に利用してないところがあり、この結果大型のものとなる。
【００１３】
また、このような手段（保護回路に関係する）に関連して実際に困難な現象は、いわゆるラッチダウンすなわち高電圧で負荷の要求にも拘わらず、パワートランジスタから出力される電流が実質的にゼロになるということである。この現象は、例えば図３で曲線Ｃ２のＶ２−ＶＭＡＸ部分に相当する。トランジスタがたとえＳＯＡ内で電流を供給できたとしても、これは保護回路の制御作用のためにその場合には失敗である。
【００１４】
理論的に、トランジスタのＳＯＡの改善された利用は、例えば図４にＣ４Ｍで示すような境界曲線ＢＬ（ＳＯＡの境界）に幾何学的に極めて類似した曲線で表される動作制限を持つ保護回路を使用することによって達成できる。図３の曲線Ｃ４の変形として関係しているこのような曲線は、図２に示すものと同じではあるが、対をなすデバィスと並列にこれらと同様にしかしより高いツェナ電圧を呈する対を持った保護回路を使用して得ることができる。
【００１５】
実際には、この変形例は、最初の方法と同じ固有の欠点を有する。事実、回路の電気的パラメータに起こり得る変動は、図４のＣ５で示すような明らかに許容できない曲線を持った保護回路を得るのを避けるのに境界曲線ＢＬから遥かに移動した所望の動作曲線を選ぶことを強制するようになる。加えて、ラッチダウン現象は、なお存在し、例えば曲線Ｃ４ＭのＶ４Ｍ−ＶＭＡＸ部分に相当する。
【００１６】
この発明の目的は、請求項１に記載されているように実施される方法および請求項４に規定されている特徴を有する回路によって達成される。さらに、この発明の有益な概念はその他の請求項に記載されている。
トランジスタの主導通路にかかる電圧が増加する際に主導通路を流れる電流の値が第１の保護のため所定の下側制限値以下に降下しがちなときに、その値をほぼ一定に保持でき、トランジスタの出力端子から見た負荷によって影響受けないようにトランジスタの制御端子を駆動できる第２の保護回路を有する第１の保護回路（ＳＯＡの逸脱に対する）を追加することにより、トランジスタはこのトランジスタにより許容できる制限値ＶＭＡＸまでいつでも相当の電流を負荷に供給できる。
この発明は、添付図面と関連して以下の説明からより明確に理解できる。
【００１７】
【課題を解決するための手段】
この発明は、その安全動作領域ＢＬから外れるのを保護されるトランジスタのラッチダウン現象の発生を防止する方法であって、上記トランジスタの主導通路にかかる電圧（ＶＣＥ）が増加すると上記トランジスタの主導通路を流れる電流（ＩＣ）の値がその保護のため所定の下側制限値（ＩＳＣ）以下に降下しがちなときに、制御作用が上記トランジスタの制御端子に与えられ、その値をほぼ一定に保持し、上記トランジスタの出力端子から見た負荷によって影響受けないようにし、上記値は上記主導通路にかかる電圧（ＶＣＥ）の値が上記トランジスタの上側ブレークダウン制限値（ＶＭＡＸ）を超えるまで保持されるトランジスタのラッチダウン現象発生防止方法である。
【００１８】
また、この発明は、保護回路によりその安全動作領域から外れるのを保護されるトランジスタ（ＰＴ）のラッチダウン現象の発生を防止する回路であって、ａ）上記トランジスタ（ＰＴ）の主導通路（ＩＴ−ＯＴ）を通して流れる電流を検出する検出手段（ＲＳ｝と、ｂ）上記主導通路（ＩＴ−ＯＴ）にかかる電圧が増加する際に上記主導通路を流れる電流の値が、その保護のため、所定の下側制限値以下に降下しがちなときに、その値をほぼ一定に保持し、上記トランジスタの出力端子（ＯＴ）から見た負荷によって影響受けないように上記トランジスタ（ＰＴ）の制御端子（ＣＴ）を駆動する制御手段（ＣＭ）とを備えたトランジスタのラッチダウン現象発生防止回路である。
【００１９】
【発明の実施の形態】
この発明の方法は、図５を参照して後述される。
図において、トランジスタとしてのパワートランジスタＰＴのＳＯＡから引き出した境界曲線ＢＬで囲まれているコレクタ電流ＩＣ対コレクターエミッタ電圧ＶＣＥを示し、ＩＭＡＸおよびＶＭＡＸはパワートランジスタＰＴが耐え得る最大電流および電圧をそれぞれ表し、曲線Ｃ１，Ｃ２，Ｃ３は回路を作るデバィスのパラメータの展開から得られるそんなに容易に制御されないような回路ＰＣ１に対する可能な動作制限を示す。
【００２０】
その安全動作領域すなわち境界曲線ＢＬから外れるのを保護されるトランジスタのラッチダウン現象の発生を防止するこの方法によれば、トランジスタの主導通路にかかる電圧が増加するとトランジスタの主導通路を流れる電流ＩＣの値がその保護のため所定の下側制限値以下に降下しがちなときに、制御作用がトランジスタの制御端子に与えられ、その値をほぼ一定に保持でき、トランジスタの出力端子から見た負荷によって影響受けないようにする。
その値は、主導通路にかかる電圧ＶＣＥの値がトランジスタの上側ブレークダウン制限値ＶＭＡＸを超えるまで有益に保持される。
【００２１】
都合の良いことに、トランジスタの主導通路を流れる電流ＩＣの値が、例えばＶＣＥの減少のため、上記所定の下側制限値ＩＳＣ以上に上昇しがちなときに、制御作用が中断される。
この制御作用は、その通路にかかる電圧値が下側動作制限値ＶＴ以上になるときのみ与えられる。
図５から理解できるように、動作曲線の勾配に拘わらず、最小電流が曲線ＩＳＣによって“高い”電圧で確保され、それによって、少なくともパワートランジスタＰＴが損傷の危険にあるであろう制限値ＶＭＡＸまでラッチダウン現象を完全に避ける。
【００２２】
この方法を使用することにより、今や利用できる有効な動作領域がラッチダウンに対して保護のないものより大きくなるので、パワートランジスタＰＴの性能をより良好に使用でき、しかもＳＯＡから境界曲線ＢＬを充分に移動できる。
【００２３】
次に、この発明の回路を図６を参照して説明する。
保護回路によりその安全動作領域ＢＬから外れるのを保護されるトランジスタのラッチダウン現象の発生を防止するこの回路は、ａ）トランジスタＰＴの主導通路ＩＴ−ＯＴを通して流れる電流を検出するのに有効な検出手段（ＲＳ｝と、（ｂ）主導通路ＩＴ−ＯＴにかかる電圧が増加する際に上記主導通路を流れる電流の値が、その保護のため、所定の下側制限値以下に降下しがちなときに、その値をほぼ一定に保持し、トランジスタの出力端子ＯＴから見た負荷によって影響受けないようにトランジスタＰＴの制御端子ＣＴを駆動するのに有効な制御手段ＣＭとを備える。
【００２４】
図６において、検出手段は、主導通路ＩＴ−ＯＴと直列に配列されかつパワートランジスタＰＴの性能を損なわないやや小さな値を有する検出抵抗器ＲＳの態様で非常に簡単に実施できる。この場合、検出抵抗器ＲＳの端子電圧は、パワートランジスタＰＴの主導通路ＩＴ−ＯＴを流れる電流に実質的に比例する。
簡単でしかも有効な実施の形態では、制御手段ＣＭは、ａ）基準電流発生器ＲＣＧと、ｂ）基準電流発生器ＲＣＧの出力側に接続された基準抵抗器ＲＲと、ｃ）検出手段の出力側および基準抵抗器ＲＲの端子にそれぞれ接続された電流差動出力端子および入力端子を有する型の電圧比較器ＣＯと、ｄ）電圧比較器ＣＯの出力側に接続されたカレントミラーＭＩと、ｅ）電圧比較器ＣＯの出力端子の１つに接続された入力端子およびパワートランジスタＰＴの制御端子ＣＴに接続された入力端子を有する出力段ＯＡとを備える。
【００２５】
電圧比較器ＣＯにバイアスを与え、これをかかる減少の発生に対して予備充電するために、便宜的に電圧比較器ＣＯの２つ入力端子にそれぞれ接続されたその２つの出力端子に２つのほぼ同一の電流を発生するのに基準電流発生器ＲＣＧを配列し、そして、検出手段の出力端子とそれぞれ直列に置かれ、ほぼ同じ抵抗値を持つ２つのバイアス抵抗器ＲＡを配列してもよい。勿論、これは検出手段からの信号が電圧信号であると仮定した場合である。
【００２６】
制御手段ＣＭが主導通路ＩＴ−ＯＴにかかる電圧を実質的に与えられるならば、実際都合がよく、そのため、補助電源装置が不要となり、これは保護回路に対して制限される。
制御手段ＣＭは必要なときのみ良好に作動し、少なくとも不要時には作動しない。このため、基準電流発生器ＲＣＧは、例えば、主導通路ＩＴ−ＯＴにかかる電圧値が下側動作制限値以上のときのみ電流を発生するように設計できる。
【００２７】
図７は図６に既にブロックの形で示した制御手段ＣＭの回路構成を示す。この回路は、１チップに集積化するのに適当である。
電圧出力端子ＶＯＵＴは回路グランドに接続され、入力端子ＩＴは回路電源に接続され、出力端子ＯＴは回路の電圧入力端子であり、制御端子ＣＴは回路の電流出力端子である。
【００２８】
図において、相互に直列の２つのツエナダイードＤＺ１およびＤＺ２が設けられ、抵抗器Ｒ６を介してグランドと電源の間に接続され、ツエナダイードＤＺ１およびＤＺ２の接続点がＮＰＮ型のトランジスタＱ１のベースに接続され、トランジスタＱ１のコレクタが抵抗器Ｒ７を介して電源に接続され、そのエミッタが直列接続の２つの抵抗器Ｒ３およびＲ４を介して接地され、抵抗器Ｒ３およびＲ４の接続点が抵抗器Ｒ５を介してＮＰＮ型のトランジスタＱ２のベースに接続され、そのエミッタが抵抗器Ｒ１を介して接地され、そのコレクタがマルチカレントミラーに接続される。
【００２９】
このマルチカレントミラーはＰＮＰ型の３つのトランジスタＱ３，Ｑ４，Ｑ５からなり、トランジスタＱ５はデュアルコレクタを有し、各トランジスタのエミッタはそれぞれ３つの抵抗器Ｒ２，Ｒ８，Ｒ９を介して電源に接続される。これらの抵抗器は特に抵抗器Ｒ１の値と同一の同じ値を有する。また、トランジスタＱ３，Ｑ４，Ｑ５のベースは共通接続される。トランジスタＱ３のコレクタはそのベースおよびトランジスタＱ２のコレクタに接続され、トランジスタＱ４およびＱ５のコレクタはマルチカレントミラーの３つの出力端子を形成し、３つのトランジスタの領域比はトランジスタＱ４の出力電流がトランジスタＱ５の各コレクタの出力電流の大きさの２倍となるようになされている。
【００３０】
次いで、トランジスタＱ４のコレクタはＮＰＮ型の２つのトランジスタＱ６およびＱ７からなる別なカレントミラーに接続され、これらトランジスタＱ６およびＱ７のエミッタは接地され、トランジスタＱ６はダイオード構成に接続され、このカレントミラーの出力端子はトランジスタＱ７のコレクタである。
【００３１】
さらに、図７の回路はＮＰＮ型の一対のトランジスタＱ８およびＱ９を含む。これらのトランジスタはそれらのベースを入力端子、コレクタを出力端子とし、エミッタが共通接続されトランジスタＱ７のエミッタに接続され、差動入力のベースがトランジスタＱ５の２つのコレクタに接続されて差動接続構成とされている。また、トランジスタＱ８のベースは直列接続の２つの抵抗器ＲＡおよびＲＲを介して接地され、トランジスタＱ９のベースは抵抗器ＲＡを介して出力端子ＯＴに接続され、抵抗器ＲＲの値は抵抗器Ｒ１の値と等しくなるように選択される。
【００３２】
差動出力側は２つのトランジスタＱ１０およびＱ１１からなるカレントミラーに接続され、これらトランジスタＱ１０およびＱ１１のエミッタは直接電源に接続され、トランジスタＱ１０のコレクタとベースは共通接続される。
最後に、回路はトランジスタＮＰＮ型のトランジスタＱ１２を備え、そのベースはトランジスタＱ１１のコレクタに接続され、そのコレクタは電源に接続され、そのエミッタは制御端子ＣＴに接続される。
【００３３】
最後に、回路はＮＰＮ型のトランジスタＱ１２を備え、そのベースはトランジスタＱ１１のコレクタに接続され、そのコレクタは電源に直接接続され、そのエミッタは制御端子ＣＴに接続される。電流Irefは、入力端子ＩＴおよび電圧出力端子ＶＯＵＴ間の電位差がツェナダイオードＤＺ１およびＤＺ２の総合ツェナ電圧より大きいときのみトランジスタＱ２のコレクタに発生され、これは実質的に図５に示す電圧ＶＴに対応する。この電流は次式で与えられる。
【００３４】
0003703542.tif 000002
【００３５】
一連の電流が反映されるけれども、一つは
【００３６】
ＶＢＥＱ９＝（Ｉref／２＊ＲＡ＋（Ｉref／２）＊ＶＣＥＱ７，
ＶＢＥＱ１０＝（Ｉref／２＊ＲＡ＋ＩＬ＋ＲＳーＶＣＥＱ７，
【００３７】
を得る。ここで、ＩＬは実質的にパワートランジスタＰＴの主導通路を通して流れる電流である。
トランジスタＱ１２は
【００３８】
ＩＬ＜Ｉref＊ＲＲ／２＊ＲＳ
【００３９】
ならば、パワートランジスタＰＴを駆動するだけであることが容易に分かる。この積は図５のＩＳＣに対応する。
ＳＯＡからの逸脱に対する保護回路の動作およびラッチダウン現象に対する保護回路の動作が共に考えられるとき、それらは相互に妨害しないことが重要であり、従って、それらの一方のみがどんな時でもパワートランジスタＰＴに作用することが好ましい。
勿論、それらが共に作用する電流値範囲はあるが、この範囲が出来るだけ小さく保持されるならば好都合である。
【００４０】
この発明によれば、トランジスタ、特にパワートランジスタに対して、その安全動作領域からの逸脱に対する第１の保護回路、ラッチダウン現象に対する第２の保護回路を配列し、これら全てを同じチップに集積化できる。この方法では、最初のもの同じ特性を持つが自己保護式のトランジスタを設けることができ、それ故、多分何も損傷を受けない。
【００４１】
最後に、図８はこの発明による電圧調整器の簡略化したブロック図である。
これは、この発明によるラッチダウン現象に対する別な保護回路ＰＣ２がある以外は図１のブロック図と同一である。図８の回路は、図示の簡略化のため、保護回路ＰＣ１の２つの端子の接続を省略しているが、これらは図１の場合と同様である。
保護回路ＰＣ２は、それぞれパワートランジスタＰＴの３つの端子ＩＴ，ＣＴ，ＯＴおよび電圧出力端子ＶＯＵＴに接続された４つの端子を有し、保護回路ＰＣ２のブロック図は例えば図６に示すものと同じである。
【図面の簡単な説明】
【図１】従来の電圧調整器を簡略して示すブロック図である。
【図２】保護回路の従来例を示す回路図である。
【図３】トランジスタのＳＯＡおよび図２の保護回路の動作曲線を示す電流対電圧の対数表示の図である。
【図４】トランジスタのＳＯＡおよび図２の回路の変形例である保護回路の動作曲線を示す電流対電圧の対数表示の図である。
【図５】トランジスタのＳＯＡおよびこの発明による回路の作用により変形されるような慣用の保護回路の動作曲線を示す電流対電圧の対数表示の図である。
【図６】この発明による回路のブロック図である。
【図７】図６のブロック図に含まれる制御手段を示す回路図である。
【図８】この発明によるかつ図６の回路を含む電圧調整器を簡略して示すブロック図である。
【符号の説明】
ＲＣＧ  基準電流発生器、ＣＭ  制御手段、ＣＯ  電圧調整器、ＭＩ  マルチカレントミラー、ＯＡ  出力手段、ＰＴ  パワートランジスタ、ＰＣ１，ＰＣ２
保護回路  ＲＳ  検出手段ＲＡ  バイアス抵抗器、ＲＲ  基準抵抗器
【図１】
0003703542.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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