(57)【特許請求の範囲】
【請求項１】
第１のクロック信号を遅延させる第１の遅延回路と、
前記第１のクロック信号に対して位相が反転した第２のクロック信号を遅延させる第２の遅延回路と、
前記第１のクロック信号と、前記第１のクロック信号を前記第１の遅延回路及びダミー回路で遅延された信号とを比較して位相差信号を出力する位相比較器と、
前記位相差信号に基づいて遅延制御信号を生成して前記第１の遅延回路に供給し、その遅延量を可変制御させる遅延制御回路と、
前記遅延制御信号を前記第２のクロック信号に同期したタイミングでラッチし、前記第２の遅延回路に供給し、その遅延量を可変制御させるタイミング調整回路とを有し、
前記タイミング調整回路は、前記第２のクロック信号に同期したタイミングで前記遅延制御信号の転送を制御する転送制御信号を発生する転送制御回路と、
前記転送制御信号によって制御され、前記遅延制御信号を転送する転送回路と、
前記転送回路を通して供給される遅延制御信号をラッチするラッチ回路とを有する
ことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記第１のクロック信号を分周する第１の分周器と、
前記第１の遅延回路及びダミー回路で遅延された信号を分周する第２の分周器とを有し、
前記第１の分周器の出力信号と前記第２の分周器の出力信号とを前記位相比較器で比較して位相差信号を得ることを特徴とする半導体集積回路装置。
【請求項３】
請求項１または２記載の半導体集積回路装置において、
前記転送制御信号は、前記第２のクロック信号に同期したタイミングでゲートの導通を制御するゲート制御信号であり、
前記転送回路は、前記ゲート制御信号によって制御されるゲート回路である
ことを特徴とする半導体集積回路装置。
【請求項４】
請求項３記載の半導体集積回路装置において、
前記第１，第２の遅延回路それぞれはｍ（ｍは自然数）個の単位遅延回路から構成されており、
前記遅延制御信号は前記ｍ個の単位遅延回路から使用する単位遅延回路の選択を指示するｍビットの信号であり、
前記ゲート回路はｍ個のゲートユニットで構成される
ことを特徴とする半導体集積回路装置。
【請求項５】
請求項４記載の半導体集積回路装置において、
前記ゲート回路のうち、使用する単位遅延回路の選択を指示する遅延制御信号が供給されているゲートユニットにだけ前記ゲート制御信号を取り込むスイッチを前記ゲートユニットに設けた
ことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、ＤＬＬ（Ｄｅｌａｙｅｄ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を有する半導体集積回路装置に関する。
近年、半導体集積回路装置は高速化及び高集積化が進み、クロック信号に対しても、位相の同期したクロック信号を所定の回路へ供給することが必要になってきている。具体的には、例えば、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）においては、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を使用して外部クロック信号に位相同期した信号を複数の出力バッファ回路に対して供給するようになっている。ＤＬＬ回路が高い周波数に対応するためには、精度の高いディジタルＤＬＬ回路が必要となる。
【０００２】
【従来の技術】
図１は従来のＤＬＬ回路の一例のブロック図を示す。同図中、端子１５０，１５１それぞれを介して外部から入力される、互いに位相が反転した外部クロック信号／ＣＬＫ，ＣＬＫは、バッファとして機能する入力バッファ１５２，１５３それぞれを通して遅延回路１５４，１５５に供給される。また、入力バッファ１５３から出力される外部クロック信号ＣＬＫは位相比較器１５６内の位相比較部１５７に基準クロックとして供給される。
【０００３】
上記の入力バッファ１５３から出力される外部クロック信号ＣＬＫは遅延回路１５５及びダミー出力バッファ１６０及びダミー入力バッファ１６１を通って遅延された後、位相比較部１５７に供給される。ダミー出力バッファ１６０は出力バッファ１６２と同一の回路であり、ダミー入力バッファ１６１は入力バッファ１５２，１５３と同一の回路である。位相比較部１５７は、ダミー入力バッファ１６１よりの遅延されたクロックと基準クロック（クロック信号ＣＬＫ）との位相比較を行ってクロック信号ＣＬＫの立ち上がりタイミングで位相差信号を生成し増幅部１５８，１５９それぞれを通して遅延制御回路１６４，１６５に供給する。ここで、増幅部１５８は位相差信号をクロック信号／ＣＬＫの立ち上がりタイミングに同期させている。
【０００４】
遅延制御回路１６５は上記位相差信号に基づいて位相差がなくなる方向に遅延回路１５５の遅延量を制御する。これによって、遅延されたクロックの立ち上がりが基準クロックの立ち上がりと一致するように、つまり、遅延されたクロックが基準クロックに対して外部クロック信号のｋ周期分遅延するように遅延回路１５５の遅延量が可変制御される。遅延制御回路１６４及び遅延回路１５４は、遅延制御回路１６５及び遅延回路１５５と同一構成であり、遅延制御回路１６４は同様に位相差信号に基づいて位相差がなくなる方向に遅延回路１５４の遅延量を制御する。これにより、遅延回路１５４、１５５それぞれで遅延された互いに位相が反転しているクロック信号／ＣＬＫ，ＣＬＫが出力バッファ１６２に供給される。
【０００５】
なお、出力バッファ１６２では、位相が反転したクロック信号／ＣＬＫ，ＣＬＫそれぞれの立ち上がりエッジに同期してデータを取り込むため、クロック信号／ＣＬＫ，ＣＬＫそれぞれの立ち上がりエッジにノイズを生じないよう、遅延制御回路１６５は図２（Ａ）に示すクロック信号ＣＬＫに対し期間ｔ１で遅延回路１５５の遅延量を可変制御し、遅延制御回路１６４は図２（Ｂ）に示すクロック信号／ＣＬＫに対し期間ｔ２で遅延回路１５４の遅延量を可変制御している。遅延制御回路１６４，１６５の可変制御するタイミングをずらすために、増幅部１５８では位相差信号をクロック信号／ＣＬＫの立ち上がりタイミングに同期させている。
【０００６】
ところで、出力バッファ１６２に読み出しデータＤＡＴＡを供給するＤＲＡＭは互いに位相が反転したクロック信号それぞれに同期してデータを読み出すことによって見かけ上アクセス速度が２倍となる高速アクセスを行っている。出力バッファ１６２は、供給されるクロック信号／ＣＬＫ，ＣＬＫに同期してデータバス上のデータをバッファリングして、データ出力端子１６６から出力する。
【０００７】
【発明が解決しようとする課題】
図１の従来回路は、外部クロック信号／ＣＬＫ，ＣＬＫそれぞれを遅延する遅延回路１５４，１５５に対して遅延制御回路１６４，１６５を設置しているため、回路規模が大きくなり、チップ面積が増大するという問題があった。
本発明は、上記の点に鑑みてなされたものであり、チップ面積の増大を防止でき、立ち上がりの位相が正確に１８０度ずれたクロックと反転クロックとを生成できる半導体集積回路装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
請求項１に記載の発明は、第１のクロック信号を遅延させる第１の遅延回路と、
前記第１のクロック信号に対して位相が反転した第２のクロック信号を遅延させる第２の遅延回路と、
前記第１のクロック信号と、前記第１のクロック信号を前記第１の遅延回路及びダミー回路で遅延された信号とを比較して位相差信号を出力する位相比較器と、
前記位相差信号に基づいて遅延制御信号を生成して前記第１の遅延回路に供給し、その遅延量を可変制御させる遅延制御回路と、
前記遅延制御信号を前記第２のクロック信号に同期したタイミングでラッチし、前記第２の遅延回路に供給し、その遅延量を可変制御させるタイミング調整回路とを有し、
前記タイミング調整回路は、前記第２のクロック信号に同期したタイミングで前記遅延制御信号の転送を制御する転送制御信号を発生する転送制御回路と、
前記転送制御信号によって制御され、前記遅延制御信号を転送する転送回路と、
前記転送回路を通して供給される遅延制御信号をラッチするラッチ回路とを有する。
【０００９】
このように、遅延制御信号を第２のクロック信号に同期したタイミングで第２の遅延回路に供給し、その遅延量を可変制御させるため、単一の遅延制御回路を使用して第１，第２の遅延回路の遅延量をそれぞれに最適のタイミングで可変制御することができ、回路規模及びチップ面積の増大を防止することができる。
請求項２に記載の発明は、請求項１記載の半導体集積回路装置において、
前記第１のクロック信号を分周する第１の分周器と、
前記第１の遅延回路及びダミー回路で遅延された信号を分周する第２の分周器とを有し、
前記第１の分周器の出力信号と前記第２の分周器の出力信号とを前記位相比較器で比較して位相差信号を得る。
【００１０】
このように、第１の分周器の出力信号と第２の分周器の出力信号とを位相比較器で比較して位相差信号を得ることにより、第１の遅延回路及びダミー回路での遅延量を大きくすることができる。
請求項３に記載の発明は、請求項１または２記載の半導体集積回路装置において、
前記転送制御信号は、前記第２のクロック信号に同期したタイミングでゲートの導通を制御するゲート制御信号であり、
前記転送回路は、前記ゲート制御信号によって制御されるゲート回路である。
【００１１】
このようにして、転送制御信号を第２のクロック信号に同期したタイミングで第２の遅延回路に供給することが可能となる。
請求項４に記載の発明は、請求項３記載の半導体集積回路装置において、
前記第１，第２の遅延回路それぞれはｍ（ｍは自然数）個の単位遅延回路から構成されており、
前記遅延制御信号は前記ｍ個の単位遅延回路から使用する単位遅延回路の選択を指示するｍビットの信号であり、
前記ゲート回路はｍ個のゲートユニットで構成される。
【００１２】
請求項５に記載の発明は、請求項４記載の半導体集積回路装置において、
前記ゲート回路のうち、使用する単位遅延回路の選択を指示する遅延制御信号が供給されているゲートユニットにだけ前記ゲート制御信号を取り込むスイッチを前記ゲートユニットに設けている。
このように、ゲートユニットに使用する単位遅延回路の選択を指示する遅延制御信号が供給されているゲートユニットにだけゲート制御信号を取り込むスイッチを設けているため、ゲート制御信号から見た寄生容量を小さくでき、ゲート制御信号の立ち上がりを高速化できる。
【００１３】
【発明の実施の形態】
図３は、本発明半導体集積回路装置のＤＬＬ回路の一実施例のブロック図を示す。同図中、端子１０，１２それぞれを介して外部から入力される、互いに位相が反転した外部クロック信号／ＣＬＫ，ＣＬＫは、バッファとして機能する入力バッファ２０，２２それぞれを通して遅延回路３０，４０に供給される。また、入力バッファ２０から出力される外部クロック信号／ＣＬＫはゲート制御回路３２に供給され、入力バッファ２２から出力される外部クロック信号ＣＬＫは位相比較器４４に基準クロックとして供給される。
【００１４】
上記の入力バッファ２２から出力される外部クロック信号ＣＬＫは遅延回路４０及びダミー出力バッファ４２及びダミー入力バッファ４６を通って遅延された後、位相比較器４４に供給される。ダミー出力バッファ４２は出力バッファ５０と同一の回路であり、ダミー入力バッファ４６は入力バッファ２０，２２それぞれと同一の回路である。位相比較器４４は、ダミー入力バッファ４６よりの遅延されたクロックと、入力バッファ２２からの基準クロック（クロック信号ＣＬＫ）との位相比較を行ってクロック信号ＣＬＫの立ち上がりタイミングで位相差信号を生成し、遅延制御回路３０及びゲート回路３４それぞれに供給する。
【００１５】
遅延制御回路４８は上記位相差信号に基づいて、例えばｍビットの遅延制御信号を生成して遅延回路４０に供給し、位相差がなくなる方向に遅延回路４０の遅延量を制御する。これによって、遅延されたクロックの立ち上がりが基準クロックの立ち上がりと一致するように、つまり、遅延されたクロックが基準クロックに対して外部クロック信号のｋ周期分遅延するように遅延回路４０の遅延量が可変制御される。
【００１６】
遅延制御回路４８が出力する遅延制御信号は遅延回路４０と共にゲート回路３４に供給され、ゲート回路３４はゲート制御回路３２に制御されて上記制御信号をラッチ回路３６に供給する。ラッチ回路３６はラッチした制御信号を遅延回路３０に供給する。上記のゲート制御回路３２、ゲート回路３４、ラッチ回路３６はタイミング調整回路を構成している。
【００１７】
遅延回路３０は、遅延回路４０と同一構成であり、ラッチ回路３６からの制御信号に基づいて遅延回路３０の遅延量が制御される。これにより、遅延回路３０，４０それぞれで遅延された互いに位相が反転しているクロック信号／ＣＬＫ，ＣＬＫが出力バッファ５０に供給される。
出力バッファ５０に読み出しデータＤＡＴＡを供給するＤＲＡＭは互いに位相が反転したクロック信号それぞれに同期してデータを読み出すことによって見かけ上アクセス速度が２倍となる高速アクセスを行っており、出力バッファ５０は、供給されるクロック信号／ＣＬＫ，ＣＬＫに同期してデータバス上のデータをバッファリングして、データ出力端子５２から出力する。
【００１８】
図４は、同一構成の遅延回路３０，４０の一構成例を説明するための図である。同図（ａ）は１ビット分の遅延回路（単位遅延回路）の構成を示し、同図（ｂ）はこの単位遅延回路の動作を示すタイミング図であり、同図（ｃ）は単位遅延回路を複数段接続した場合の構成と動作を示す。
図４（ａ）に示すように、単位遅延回路は２個のＮＡＮＤゲート４０１と４０２、及びインバータ４０３からなる。単位遅延回路の動作を図４（ｂ）を参照して説明すると、入力φＥは活性化信号（イネーブル信号）で、ハイレベルＨの時に単位遅延回路が動作する。図４（ｂ）は、イネーブル信号φＥがハイレベルＨになって信号のアクセスが可能になった状態を示している。なお、図４（ｂ）において、ＩＮは単位遅延回路への入力信号を示し、またφＮは複数段接続された遅延回路のうち隣接する右側の単位遅延回路からの信号を示し、ＯＵＴは単位遅延回路の出力信号を示し、４ａ−１及び４ａ−２は図４（ａ）において対応するノードの波形を示している。従って、ＯＵＴは左側に隣接する単位遅延回路の信号φＮに対応する。
【００１９】
信号φＮがローレベルＬの時には出力信号ＯＵＴは常にローレベルＬになる。また、信号φＮがハイレベルＨで信号φＥがあローレベルの時には、出力信号ＯＵＴはハイレベルになる。信号φＮがハイレベルで信号φＥがハイレベルの時には、入力信号ＩＮがローレベルＬであれば出力信号ＯＵＴはハイレベルＨになり、ＩＮがハイレベルであればローレベルＬになる。
【００２０】
図４（ａ）の回路によれば、イネーブル信号φＥがハイレベルＨの状態で入力信号ＩＮが立ち上がると、その入力信号は矢印の経路に伝播するが、イネーブル信号φＥがローレベルＬの状態では、入力信号ＩＮが出力ＯＵＴに矢印の経路で伝播しないようになっている。
図４（ｃ）は、図４（ａ）に示す単位遅延回路を複数段カスケード接続した例であり、実際の遅延回路に相当する。図４（ｃ）では３段のみ示されているが、実際には所望の遅延量が得られるように多数段接続されている。また、イネーブル信号φＥの信号線は、回路要素毎にφＥ−１、φＥ−２、φＥ−３のように複数本あり、これらの信号は遅延制御回路４８で制御される。
【００２１】
図４（ｃ）では、中央の単位遅延回路が活性化されており、イネーブル信号φＥ−２がハイレベルＨになっている。この場合、入力信号ＩＮがローレベルＬからハイレベルＨに変化すると、左側の単位遅延回路と右側の単位遅延回路のイネーブル信号φＥ−１及びφＥ−３はローレベルであるから、太線のように入力信号ＩＮはＮＡＮＤゲート４０１−１及び４０１−３で止められてしまう。
【００２２】
一方、活性化されている中央の単位遅延回路のイネーブル信号φＥ−２はハイレベルＨであるから、入力信号ＩＮはＮＡＮＤゲート４０１−２を通過する。右側の単位遅延回路の出力信号ＯＵＴはハイレベルＨであるから、入力信号ＩＮなＮＡＮＤゲート４０２−２も通過して、出力信号ＯＵＴとしてローレベルＬの信号が伝播されることになる。上記のように、右側の出力信号ＯＵＴ、すなわちイネーブル信号φＮがローレベルＬの時には、出力信号ＯＵＴは常にローレベルＬになるので、このローレベルＬの信号が左側の単位遅延回路のＮＡＮＤゲート及びインバータに順次伝達され、最終的な出力信号として取り出される。
【００２３】
このように、活性化された単位遅延回路を介して、入力信号ＩＮは折り返されるように信号伝達され、最終的な出力信号になる。つまり、どの部分のイネーブル信号φＥをハイレベルＨにするかにより、遅延量を制御することができる。１ビット分の遅延量（単位遅延量）はＮＡＮＤゲートとインバータの合計の信号伝播時間で決定され、この時間がＤＬＬ回路の遅延単位時間になり、そして、全体の遅延時間は単位遅延量に通過する段数を乗じた量になる。
【００２４】
図５は、図３に示す遅延制御回路４８の一構成を示す回路図である。遅延制御回路４８は、上記と同じ単位遅延回路を有する単位遅延制御回路４３０−２を遅延回路４１，４２、ダミー遅延回路４５の単位遅延回路の段数分だけ接続した構成になっており、各段の出力が遅延回路の格段のイネーブル信号φＥになる。単位遅延制御回路４３０−２はＮＡＮＤゲート４３２−２とインバータ４３３−２で構成されるフリップフロップの両端にそれぞれ直列に接続されたトランジスタ４３５−２、４３７−２、４３８−２、４３９−２及びＮＯＲゲート４３１−２を有している。トランジスタ４３８−２のゲートは前段の単位遅延制御回路のノード５ａ−２に接続され、トランジスタ４３９−２のゲートは後段の単位遅延制御回路のノード５ａ−５に接続されて、前段と後段の信号を受けるようになっている。一方、直列接続されている他方のトランジスタには、カウントアップする時のセット信号φＳＥ及びφＳＯと、カウントダウンする時のリセット信号φＲＥ及びφＲＯが１ビットおきに接続されている。
【００２５】
図５に示されるように、中央の単位遅延制御回路４３０−２では、トランジスタ４３５−２のゲートにセット信号φＳＯが供給され、トランジスタ４３７−２にリセット信号φＲＯが供給され、トランジスタ４３７−２にリセット信号φＲＯが供給され、また単位遅延制御回路４３０−２の前段及び後段の両側の回路の各対応するトランジスタのゲートにはそれぞれセット信号φＳＥ及びリセット信号φＲＥが供給されている。またＮＯＲゲート４３１−２には、左側（前段）の回路のノード５ａ−１と回路４３０−２のノード５ａ−４の信号が入力される構成になっている。なお、φＲは単位遅延制御回路をリセットする信号で、電源投入後に一時的にローレベルＬになり、その後はハイレベルＨに固定される。
【００２６】
図６は、図５に示す遅延制御回路４８の動作を説明するためのタイミング図である。
図６に示すように、まずリセット信号φＲが一時的にローレベルＬになり、ノード５ａ−１、５ａ−３、５ａ−５がハイレベルＨ、また５ａ−２、５ａ−４、５ａ−６がローレベルＬにセットされる。そして、カウントアップする時には、カウントアップ信号（セット信号）φＳＥ及びφＳＯが交互にハイレベルＨとローレベルＬを繰り返す。
【００２７】
セット信号φＳＥがローレベルＬからハイレベルＨになると、ノード５ａ−１は接地されてローレベルＬになり、またノード５ａ−２はハイレベルＨに変化する。ノード５ａ−２がハイレベルＨに変化したのを受けて、出力信号（イネーブル信号）φＥ−１はハイレベルＨからローレベルＬに変化する。この状態はフリップフロップにラッチされるので、セット信号φＳＥがローレベルＬに戻ったとしても、イネーブル信号φＥ−１はローレベルＬのままである。そして、ノード５ａ−１がローレベルＬに変化したことを受けて、イネーブル信号（出力信号）φＥ−２がローレベルＬからハイレベルＨに変化する。ノード５ａ−２がハイレベルＨに変化したのでトランジスタ４３８−２はオン状態になり、セット信号φＳＯがローレベルＬからハイレベルＨになると、ノード５ａ−３は設置されてローレベルＬに、またノード５ａ−４はハイレベルＨに変化する。更に、ノード５ａ−４がハイレベルＨに変化したのを受けて、イネーブル信号φＥ−２はハイレベルＨからローレベルＬに変化する。この状態はフリップフロップにラッチされるので、セット信号φＳＯがローレベルＬに戻ったとしても、イネーブル信号φＥ−２はローレベルＬのままである。
【００２８】
そして、ノード５ａ−３がローレベルＬに変化したことを受けて、イネーブル信号φＥ−３がローレベルＬからハイレベルＨに変化する。図６では、セット信号φＳＥ及びφＳＯが１パルスずつ出ているだけであるが、単位遅延制御回路が何段にも接続されており、セット信号φＳＥ及びφＳＯが交互にハイレベルＨとローレベルＬを繰り返せば、出力信号（イネーブル信号）φＥがハイレベルＨになる段の位置が順次右側にシフトする。従って、位相比較回路３１の比較結果により遅延量を増加させる必要がある場合には、交互にセット信号φＳＥ及びφＳＯのパルスを入力すればよい。
【００２９】
カウントアップ信号（セット信号）φＳＥ及びφＳＯと、カウントダウン信号（リセット信号）φＲＥ及びφＲＯとが出力されない状態、すなわちローレベルＬである状態が維持されれば、イネーブル信号φＥはハイレベルＨなる段の位置は固定される。従って、位相比較回路３１の比較結果により遅延量を維持する必要がある場合には、信号φＳＥ、φＳＯ、φＲＥ及びφＲＯのパルスを入力しないようにする。
【００３０】
カウントダウンする時には、リセット信号φＲＥ及びφＲＯのパルスを交互に入力すると、カウントアップ時と逆に出力φＥがハイレベルＨになる段の位置が順次左側にシフトする。
以上説明したように、図５に示した遅延制御回路４８では、パルスを入力することにより、イネーブル信号φＥがハイレベルＨになる段の位置を１つずつ移動させることが可能であり、これらのイネーブル信号φＥで図４（ｃ）に示した遅延回路を制御すれば遅延量を１単位ずつ（単位遅延時間毎に）制御することができる。
【００３１】
次に、図３に示す位相比較器４４の構成を説明する。位相比較器４４は図７に示す位相比較部と、図９に示す増幅回路部とからなる。始めに、図７に示す位相比較部について、図８を参照して説明する。
図８において、参照符号φｏｕｔ及びφｅｘｔは、この位相比較回路で比較する出力信号（Ｓ０）と外部クロック信号（Ｓ３）を示し、信号φｅｘｔを基準として信号φｏｕｔの位相が判定される。また、φａ〜φｅは図９に示す増幅回路部に接続される出力信号を示している。
【００３２】
図７に示すように、位相比較器４４の位相比較部は、２個のＮＡＮＤゲートで構成されたフリップフロップ回路４２１及び４２２、その状態をラッチするラッチ回路４２５及び４２６、ラッチ回路の活性化信号を生成する回路４２４、外部クロック信号φｅｘｔを単位遅延量だけ遅延させる遅延回路４２３、及び信号φｏｕｔを単位遅延量だけ遅延させる遅延回路４３０とを備えて構成される。フリップフロップ回路４２１は−ｔｄの範囲、フリップフロップ回路４２２は＋ｔｄの範囲の位相比較を行っている。
【００３３】
図８（ａ）は比較対象信号φｏｕｔが比較基準信号φｅｘｔよりも位相がｔｄを越えて進んでいる場合、すなわち信号φｏｕｔが信号φｅｘｔより先にローレベルＬからハイレベルＨになる場合を示している。信号φｏｕｔと信号φｅｘｔが共にローレベルＬの時には、フリップフロップ回路４２１及び４２２のノード６ａ−２、６ａ−３、６ａ−４、６ａ−５は全てハイレベルＨになっている。
【００３４】
信号φｏｕｔがローレベルＬからハイレベルＨに変化すると、ノード６ａ−４がハイレベルＨからローレベルＬに変化し、ノード６ａ−０が１遅延分（ｔｄ）遅れてローレベルＬからハイレベルＨになることで、ノード６ａ−２がハイレベルＨからローレベルＬに変化する。その後、信号φｅｘｔがローレベルＬからハイレベルＨになり、また１遅延分遅れてノード６ａ−１がローレベルＬからハイレベルＨになるが、フリップフロップの両端の電位はすでに確定しているので、何ら変化は生じない。結局、ノード６ａ−２はローレベルＬ、ノード６ａ−３はハイレベルＨ、ノード６ａ−４はローレベル、そしてノード６ａ−５はハイレベルを維持する。
【００３５】
一方、信号φｅｘｔがローレベルからハイレベルＨに変化したのに応じて、回路４２４の出力信号φａはローレベルＬからハイレベルＨに変化し、ノード６ａ−６には一時的にハイレベルＨになるパルスが印加される。このノード６ａ−６はラッチ回路４２５及び４２６のＮＡＮＤゲートの入力となっているので、このＮＡＮＤゲートが一時的に活性化されて、フリップフロップ回路４２１及び４２２の両端の電位状態をラッチ回路４２５及び４２６に取り込むことになる。最終的には、出力信号φｂがハイレベルＨ、出力信号φｃがローレベルＬ、出力信号φｄがハイレベルＨ、そして出力信号φｅがローレベルＬになる。
【００３６】
次に、図８（ｂ）は比較対象信号φｏｕｔと比較基準信号φｅｘｔの位相がほぼ同じ（±ｔｄ内）で、信号φｏｕｔが信号φｅｘｔとほぼ同時にローレベルＬからハイレベルＨになる場合を示している。信号φｏｕｔの立ち上がり時点とノード６ａ−１の立ち上がり時点との時間差内に信号φｏｕｔがローレベルＬからハイレベルＨに変化した時、まず信号φｅｘｔがローレベルＬからハイレベルＨになることによってフリップフロップ４２１のノード６ａ−３がローレベルＬからハイレベルＨに変化する。フリップフロップ４２２では、ノード６ａ−１がローレベルＬのままなので、逆にノード６ａ−４がハイレベルＨからローレベルＬに変化する。その後、ノード６ａ−１がハイレベルＨからローレベルＬに変化するが、フリップフロップ４２２の状態は既に決まっているので、何ら変化は生じない。その後、ノード６ａ−６が一時的にハイレベルＨになるので、ラッチ回路にはこの状態が記憶され、結局、出力信号φｂがローレベル、出力信号φｃがハイレベルＨ、出力信号φｄがハイレベルＨ、そして出力信号φｅがローレベルになる。
【００３７】
図８（ｃ）は、比較対象信号φｏｕｔが比較基準信号φｅｘｔよりも位相がｔｄを越えて遅れており、φｏｕｔがφｅｘｔより後にローレベルＬからハイレベルＨになる場合を示している。この場合には、φｅｘｔによって２個のフリップフロップ回路４２１と４２２に変化が生じて、６ａ−３と６ａ−５がハイレベルＨからローレベルＬに変化する。そして、最終的には、φｂがローレベル、φｃがハイレベルＨ、φｄがローレベルＬ、φｅがハイレベルＨになる。
【００３８】
このように、信号（比較基準信号）φｅｘｔの立ち上がり時間を基準として、信号（比較対象信号）φｏｕｔの立ち上がり時間がそれ以前にハイレベルＨになったか、ほぼ同時であったか、あるいは遅れてハイレベルＨになったかを検出することが可能になる。これらの検出結果を出力信号φｂ、φｃ、φｄ及びφｅの値としてラッチしておき、その値に基づいて遅延制御回路４８をカウントアップするか、カウントダウンするかを決めることができる。
【００３９】
次に、図９を参照して、位相比較器４４の増幅回路部の一構成例を説明する。なお、図１０は図９に示すＪＫフリップフロップの動作を説明するためのタイミング図である。
図９に示すように、位相比較器４４の増幅回路部は、ＪＫフリップフロップ４２７と、ＮＡＮＤゲート及びインバータで構成される増幅部４２８との２つの部分を備えて構成されている。ＪＫフリップフロップ４２７には、図７の位相比較部からの出力信号φａが入力され、信号φａがローレベルＬであるかハイレベルＨであるかに応じてノード７ａ−９及び７ａ−１１の電位が交互にローレベルＬとハイレベルＨを繰り返す仕組みになっている。増幅部４２８は、ＪＫフリップフロップ４２７の出力信号と、信号φｂ及びφｄの信号を受けて増幅して出力する。
【００４０】
まず、ＪＫフリップフロップ４２７の動作を図１０のタイミング図を参照して説明する。時間Ｔ１で、信号φａがハイレベルＨからローレベルＬに変化すると、ノード７ａ−１及び７ａ−１０がローレベルＬからハイレベルＨに変化する。一方、ノード７ａ−１の変化に応じて、ノード７ａ−５、７ａ−６、及び７ａ−７が変化するが、信号φａがローレベルＬであるために、ノード７ａ−８は変化しない。結局、出力（ノード）７ａ−９は変化せず、出力７ａ−１１のみがローレベルＬからハイレベルＨになる。次に、時間Ｔ２になって、φａがローレベルＬからハイレベルＨに変化すると、時間Ｔ１での動きと逆にノード７ａ−８はハイレベルＨからローレベルＬに、７ａ−１０は７ａ−７が変化しないので変化せず、出力７ａ−９はローレベルＬからハイレベルＨに変化し、出力７ａ−１１は変化しない。このように、ＪＫフリップフロップ回路４２７は、信号φａの動きに応じて出力７ａ−９及び７ａ−１１が交互にハイレベルＨとローレベルＬを繰り返す動きをする。
【００４１】
図１１は、上記増幅回路部のカウントアップ時の動作を示すタイミング図（カウントアップ時）であり、図１２は増幅回路部のカウント維持時の動作を示すタイミング図であり、図１３は増幅回路部のカウントダウン時の動作を示すタイミング図である。これらの図を参照して、図９に示す増幅部４２８の動作を説明する。
【００４２】
図１１は、比較基準信号φｅｘｔの立ち上がりに対して、比較対象信号φｏｕｔが先にローレベルＬからハイレベルＨになる場合を示している。この場合の位相比較部からの入力信号は、信号φｂがハイレベルＨ、信号φｃがローレベルＬ、信号φｄがハイレベルＨ、信号φｅがローレベルＬである。結局、ノード７ａ−１２がハイレベルＨになり、ノード７ａ−１３がローレベルＬに固定され、セット信号φＳＯ及びφＳＥはＪＫフリップフロップの状態に応じて変化するが、リセット信号φＲＯ及びφＲＥは７ａ−１３がローレベルＬのため変化しない。
【００４３】
図１２は、比較対象信号φｏｕｔが比較基準信号φｅｘｔとほぼ同時にローレベルＬからハイレベルＨになる場合を示している。この場合の位相比較部からの入力信号は、信号φｂがローレベルＬ、信号φｃがハイレベル、信号φｄがハイレベル、信号φｅがローレベルである。結局、ノード７ａ−１２及び７ａ−１３がローレベルＬに固定され、リセット信号φＳＥ及びφＳＯはＪＫフリップフロップの出力が増幅部に影響することなく、信号φＳＯ、φＳＥ、φＲＯ及びφＲＥはローレベルＬに固定されたままになる。
【００４４】
図１３は、比較対象信号φｏｕｔが比較基準信号φｅｘｔの立ち上がりに対して遅れてローレベルＬからハイレベルＨになる場合を示している。この場合の位相比較部からの入力信号は、信号φｂがローレベルＬ、信号φｃがハイレベルＨ、信号φｄがローレベルＬ、信号φｅがハイレベルＨである。結局、ノード７ａ−１２がローレベルＬに固定され、ノード７ａ−１３がハイレベルＨに固定され、リセット信号φＲＯ及びφＲＥはＪＫフリップフロップ４２７の状態に応じて変化するが、セット信号φＳＯ及びφＳＥはノード７ａ−１３がローレベルＬのために変化しない。
【００４５】
また、図９には、信号φｂ及びφｅからリセット信号を生成する論理回路４３１が図示されている。φｏｕｔがφｅｘｔに対し±ｔｄの範囲を越えている場合にはリセット信号はＨにあり、その範囲内であればリセット信号はＬである。
図１４は遅延制御回路４８の一構成例を示すブロック図である。遅延制御回路４８は、カウンタ４８０を用いて構成したシフトレジスタである。カウンタ４８０は位相比較器４４から信号ＵＰ（セット信号φＳＥ及びφＳＯに相当）と信号ＤＯＷＮ（リセット信号φＲＥ及びφＲＯに相当）を供給されることにより、端子Ｎｌ１〜Ｎｌｍ−１出力を図１５（ａ）に示すようにシフトするアップ・ダウンカウンタである。つまり、信号ＵＰが入来するとハイレベルＨの出力を行う端子をＮｌｍ−１方向に左シフトさせ、信号ＤＯＷＮが入来するとローレベルＬの出力を行う端子をＮｌ１方向に右シフトさせる。
【００４６】
図１５（ａ）に示すカウンタ４８０の端子Ｎｌ１〜Ｎｌｍ−１それぞれの出力は、インバータ４８１−１〜４８１−ｍ−１と、ＮＯＲゲート４８２−１〜４８２−ｍとによって、図１５（ｂ）に示すように最左端だけがハイレベルＨの出力となる信号に変換され、遅延制御回路４８の端子ＳＥ１〜ＳＥｍから遅延回路４０及び図３に示す遅延回路３０に供給される。
【００４７】
図１６は遅延制御回路４８の他の構成例を示すブロック図である。遅延制御回路４８は、カウンタ４８０を用いて構成したシフトレジスタである。カウンタ４８０は位相比較器４４から信号ＵＰ（セット信号φＳＥ及びφＳＯに相当）と信号ＤＯＷＮ（リセット信号φＲＥ及びφＲＯに相当）を供給されることにより、端子Ｎｌ１〜Ｎｌｍ−１出力を図１７（ａ）に示すようにシフトするアップ・ダウンカウンタである。つまり、信号ＵＰが入来するとハイレベルＨの出力を行う端子をＮｌｍ−１方向に左シフトさせ、信号ＤＯＷＮが入来するとローレベルＬの出力を行う端子をＮｌ１方向に右シフトさせる。
【００４８】
図１７（ａ）に示すカウンタ４８０の端子Ｎｌ１〜Ｎｌｍ−１それぞれの出力は、インバータ４８１−１〜４８１−ｍ−１と、ＮＯＲゲート４８３−１〜４８３−ｍとによって、図１７（ｂ）に示すように最左端とその左に隣接する端子との２つの端子がハイレベルＨの出力となる信号に変換され、遅延制御回路４８の端子ＳＥ１〜ＳＥｍから遅延回路４０及び図３に示す遅延回路３０に供給される。
【００４９】
この実施例ではカウンタ４８０のレジスタ遷移時においても、端子ＳＥ１〜ＳＥｍのうち少なくとも１つの端子の出力がハイレベルＨとなり、遅延回路３０，４０のいずれかの遅延段が必ず選択されるため、遅延回路３０，４０の動作を安定させることができる。
図１８は、ゲート制御回路３２の一構成例を示す回路図である。入力バッファ２０よりの図１９（ａ）に示す外部クロック信号／ＣＬＫはインバータ３２０−１〜３２０−４で時間ｄ１だけ遅延された後、直接及びインバータ３２１−１〜３２１−３で時間ｄ２だけ遅延されてＮＡＮＤゲート３２２に供給され、これによってＮＡＮＤゲート３２２に接続されたインバータ３２３から図１９（ｂ）に示すＢＳＥＮ信号が取り出される。ＢＳＥＮ信号は外部クロック信号／ＣＬＫの立ち上がりから時間ｄ１遅れて立ち上がるパルス幅ｄ２のパルスである。
【００５０】
図２０（ａ）は、ゲート回路３４及びラッチ回路３６の一構成例を示すブロック図である。同図中、ゲート回路３４はゲートユニット３４０−１〜３４０−ｍで構成されており、ゲートユニット３４０−１〜３４０−ｍそれぞれには遅延制御回路４８の端子ＳＥ１〜ＳＥｍそれぞれの出力信号が供給されると共に、ゲート制御回路３２からＢＳＥＮ信号が共通に供給される。各ゲートユニットは図２０（ｂ）に示すようにハイレベルＨのＢＳＥＮ信号が供給されたときだけ導通するトランスミッションゲートであり、このゲートユニット３４０−１〜３４０−ｍの導通時に遅延制御回路４８の端子ＳＥ１〜ＳＥｍそれぞれの出力信号が信号ＳＤ１〜ＳＤｍとしてラッチ回路３６に供給される。
【００５１】
ラッチ回路３６はラッチユニット３６０−１〜３６０−ｍで構成されており、ラッチユニット３６０−１〜３６０−ｍそれぞれにはゲートユニット３４０−１〜３４０−ｍそれぞれの出力信号ＳＤ１〜ＳＤｍが供給されてラッチされ、遅延回路３０に供給される。各ラッチユニットは図２０（ｃ）に示すように、インバータ３６１，３６２からなるラッチループと、リセット用のＭＯＳトランジスタ３６３とから構成されている。ＭＯＳトランジスタ３６３はゲートにハイレベルＨのＳＴＴＺ信号を供給されると導通してラッチユニットの出力をローレベルＬにリセットする。
【００５２】
つまり、外部クロック信号／ＣＬＫの立ち上がりから時間ｄ１遅れて立ち上がるＢＳＥＮ信号のハイレベルＨ期間（パルス幅ｄ２）に、遅延制御回路４８の端子ＳＥ１〜ＳＥｍそれぞれの出力信号が信号ＳＤ１〜ＳＤｍとしてラッチ回路３６に供給される。このため、信号ＳＤ１〜ＳＤｍが変化するタイミングは、ＢＳＥＮ信号の立ち上がりまで遅延され、クロック信号／ＣＬＫの立ち上がりエッジにノイズを生じることがない。
【００５３】
図２１は、ゲート回路３４の他の構成例を示すブロック図である。同図中、ゲート回路３４はゲートユニット３４２−１〜３４２−ｍで構成されている。ゲートユニット３４２−１〜３４２−ｍそれぞれには遅延制御回路４８の対応する端子ＳＥ１〜ＳＥｍそれぞれの出力信号及び左右に隣接する端子ＳＥ１〜ＳＥｍの出力信号が供給されると共に、ゲート制御回路３２からＢＳＥＮ信号が共通に供給される。但し、ゲートユニット３４２−１では端子ＳＥ１の左側に隣接する端子がないためローレベルＬ（ＶＳＳ）が供給され、ゲートユニット３４２−ｍでは端子ＳＥｍの右側に隣接する端子がないためローレベルＬ（ＶＳＳ）が供給されている。
【００５４】
図２２（ａ）は、図２０（ａ）の構成例に適合するゲートユニット３４２−ｎ（但し、ｎは１以上ｍ以下の整数）の一構成例を示す回路図である。ゲートユニット３４２−ｎに対応する端子ＳＥｎの出力信号はトランスミッションゲートＳＷ２ｎ及びＮＯＲゲート３４４に供給され、端子ＳＥｎに隣接する端子ＳＥｎ−１，ＳＥｎ＋１それぞれの出力信号がＮＯＲゲート３４４に供給される。ＮＯＲゲート３４４の出力信号はトランスミッションゲートＳＷ１ｎの制御入力とされており、端子ＳＥｎ−１，ＳＥｎ，ＳＥｎ＋１のいずれかがハイレベルＨのとき、トランスミッションゲートＳＷ１ｎが導通し、ＢＳＥＮ信号が制御入力としてトランスミッションゲートＳＷ２ｎに供給される。ＭＯＳトランジスタ３４５はＮＯＲゲート３４４出力がローレベルＬのときトランスミッションゲートＳＷ２ｎを遮断するために設けられている。トランスミッションゲートＳＷ２ｎはハイレベルＨのＢＳＥＮ信号が供給されたときだけ導通し、その導通時に遅延制御回路４８の端子ＳＥｎの出力信号が、信号ＳＤｎとしてラッチ回路３６に供給される。
【００５５】
つまり、図２２（ｂ）に示すように、遅延制御回路４８の端子ＳＥｎの出力信号がハイレベルＨであるとき、ゲートユニット３４２−１〜３４２−ｍのうち３つのゲートユニット３４２−ｎ−１，３４２−ｎ，３４２−ｎ＋１のトランスミッションゲートＳＷ１ｎだけが導通し、残りのゲートユニットのトランスミッションゲートＳＷ１ｎは遮断されている。このように、ハイレベルＨの端子ＳＥｎに対応するゲートユニット３４２−ｎ及びこれに隣接するゲートユニット３４２−ｎ−１，３４２−ｎ＋１のトランスミッションゲートＳＷ１ｎが導通するために、遅延制御回路４８がシフトアップ／シフトダウンしたときに端子ＳＥｎ−１，ＳＥｎ，ＳＥｎ＋１の出力信号をラッチ回路３６に供給することができる。また、残りのゲートユニットのトランスミッションゲートＳＷ１ｎを遮断することにより、ＢＳＥＮ信号から見たゲート回路３６の寄生容量を小さくできる。
【００５６】
図２３（ａ）は、図２１の構成例に適合するゲートユニット３４２−ｎ（但し、ｎは１以上ｍ以下の整数）の他の構成例を示す回路図である。ゲートユニット３４２−ｎに対応する端子ＳＥｎの出力信号はトランスミッションゲートＳＷ２ｎに供給され、端子ＳＥｎに隣接する端子ＳＥｎ−１，ＳＥｎ＋１それぞれの出力信号がＮＯＲゲート３４６に供給される。ＮＯＲゲート３４６の出力信号はトランスミッションゲートＳＷ１ｎの制御入力とされており、端子ＳＥｎ−１，ＳＥｎ，ＳＥｎ＋１のいずれかがハイレベルＨのとき、トランスミッションゲートＳＷ１ｎが導通し、ＢＳＥＮ信号が制御入力としてトランスミッションゲートＳＷ２ｎに供給される。ＭＯＳトランジスタ３４５はＮＯＲゲート３４６出力がローレベルＬのときトランスミッションゲートＳＷ２ｎを遮断するために設けられている。トランスミッションゲートＳＷ２ｎはハイレベルＨのＢＳＥＮ信号が供給されたときだけ導通し、その導通時に遅延制御回路４８の端子ＳＥｎの出力信号が信号ＳＤｎとしてラッチ回路３６に供給される。
【００５７】
つまり、図２３（ｂ）に示すように、遅延制御回路４８の端子ＳＥｎ，ＳＥｎ＋１の出力信号がハイレベルＨであるとき、ゲートユニット３４２−１〜３４２−ｍのうち４つのゲートユニット３４２−ｎ−１，３４２−ｎ，３４２−ｎ＋１，３４２−ｎ＋２のトランスミッションゲートＳＷ１ｎだけが導通し、残りのゲートユニットのトランスミッションゲートＳＷ１ｎは遮断されている。このように、ハイレベルＨの端子ＳＥｎに対応するゲートユニット３４２−ｎ，３４２−ｎ＋１及びこれに隣接するゲートユニット３４２−ｎ−１，３４２−ｎ＋２のトランスミッションゲートＳＷ１ｎが導通するために、遅延制御回路４８がシフトアップ／シフトダウンしたときに端子ＳＥｎ−１，ＳＥｎ，ＳＥｎ＋１，ＳＥｎ＋２の出力信号をラッチ回路３６に供給することができる。また、残りのゲートユニットのトランスミッションゲートＳＷ１ｎを遮断することにより、ＢＳＥＮ信号から見たゲート回路３６の寄生容量を小さくできる。
【００５８】
ここで、ＭＯＳトランジスタのソースドレイン容量ＣSDとゲート容量ＣG との比率を１：２とし、ＣＭＯＳトランジスタ（インバータ等）を構成するＮＭＯＳトランジスタのゲート幅ＷN とＰＭＯＳトランジスタのゲート幅ＷP との比率を１：２とする。また、ＮＭＯＳトランジスタのソースドレイン容量ＣSDをａとすると、図２０（ｂ）のゲートユニットでＢＳＥＮ信号から見た寄生容量はインバータで６ａ、トランスミッションゲートのＮＭＯＳトランジスタで２ａで、合計８ａとなり、ゲート回路３６全体で８ａ・ｍとなる。一方、図２２（ａ），図２３（ａ）のゲートユニットにおけるトランスミッションゲートＳＷ１ｎが導通時のＢＳＥＮ信号から見た寄生容量は８ａで、遮断時のＢＳＥＮ信号から見た寄生容量は３ａであり、ゲート回路３６全体で（３ｍ＋３２）・ａとなる（図２２（ａ）の場合）。ゲート回路３６全体のゲートユニットは数１０であるため、ＢＳＥＮ信号から見た寄生容量は図２２（ａ），図２３（ａ）の方が圧倒的に小さくなり、ＢＳＥＮ信号の立ち上がりが速くなる。
【００５９】
図２４は、本発明半導体集積回路装置のＤＬＬ回路の他の実施例のブロック図を示す。同図中、図３と同一部分には同一符号を付す。図２４において、端子１０，１２それぞれを介して外部から入力される、互いに位相が反転した外部クロック信号／ＣＬＫ，ＣＬＫは、バッファとして機能する入力バッファ２０，２２それぞれを通して遅延回路３０，４０に供給される。また、入力バッファ２０から出力される外部クロック信号／ＣＬＫはゲート制御回路５３に供給され、入力バッファ２２から出力される外部クロック信号ＣＬＫは分周器５４で１／Ｎ分周されて位相比較器４４に基準クロックとして供給される。
【００６０】
上記の入力バッファ２２から出力される外部クロック信号ＣＬＫは遅延回路４０を通った後、分周回路５５で１／Ｎ分周され、さらにダミー出力バッファ４２及びダミー入力バッファ４６を通って遅延された後、位相比較器４４に供給される。ダミー出力バッファ４２は出力バッファ５０と同一の回路であり、ダミー入力バッファ４６は入力バッファ２０，２２それぞれと同一の回路である。位相比較器４４は、ダミー入力バッファ４６よりの遅延されたクロックと、入力バッファ２２からの基準クロック（クロック信号ＣＬＫ）との位相比較を行ってクロック信号ＣＬＫの立ち上がりタイミングで位相差信号を生成し、遅延制御回路３０及びゲート回路３４それぞれに供給する。
【００６１】
遅延制御回路４８は上記位相差信号に基づいて位相差がなくなる方向に遅延回路４０の遅延量を制御する。これによって、遅延されたクロックの立ち上がりが基準クロックの立ち上がりと一致するように、つまり、遅延されたクロックが基準クロックに対して外部クロック信号のｋ（ｋはＮ以上の整数）周期分遅延するように遅延回路４０の遅延量が可変制御される。
【００６２】
遅延制御回路４８が出力する制御信号は遅延回路４０と共にゲート回路３４に供給され、ゲート回路３４はゲート制御回路５３に制御されて上記制御信号をラッチ回路３６に供給する。ラッチ回路３６はラッチした制御信号を遅延回路３０に供給する。上記のゲート制御回路５３、ゲート回路３４、ラッチ回路３６はタイミング調整回路を構成している。この実施例では、位相比較器４４から位相比較タイミングを指示するφａ信号（１／Ｎ分周された外部クロック信号ＣＬＫの立ち上がりタイミングに同期している）をゲート制御回路５３に供給している。
【００６３】
遅延回路３０は、遅延回路４０と同一構成であり、ラッチ回路３６からの制御信号に基づいて遅延回路３０の遅延量が制御される。これにより、遅延回路３０，４０それぞれで遅延された互いに位相が反転しているクロック信号／ＣＬＫ，ＣＬＫが出力バッファ５０に供給される。
出力バッファ５０に読み出しデータＤＡＴＡを供給するＤＲＡＭは互いに位相が反転したクロック信号それぞれに同期してデータを読み出すことによって見かけ上アクセス速度が２倍となる高速アクセスを行っており、出力バッファ５０は、供給されるクロック信号／ＣＬＫ，ＣＬＫに同期してデータバス上のデータをバッファリングして、データ出力端子５２から出力する。
【００６４】
図２５は、ゲート制御回路５３の一構成例を示す回路図である。同図中、入力バッファ２０よりの図２６に示す外部クロック信号／ＣＬＫはインバータ５３０−１〜５３０−４で所定時間だけ遅延された後、直接及びインバータ５３１−１〜５３１−３で所定時間だけ遅延されてＮＡＮＤゲート５３２に供給され、これによってＮＡＮＤゲート５３２から図２６に示すＮ１１信号が出力され、ＮＯＲゲート５３３を通して出力される。
【００６５】
一方、位相比較器４４から供給される位相比較タイミング指示の図２６に示すφａ信号（外部クロック信号ＣＬＫの立ち上がりタイミングに同期している）は、直接及びインバータ５３５−１〜５３５−３で所定時間だけ遅延されてＮＡＮＤゲート５３６に供給され、これによってＮＡＮＤゲート５３２から図２６に示すＮ１２信号が出力され、ＰＭＯＳトランジスタ５３９のゲートに供給される。ＰＭＯＳトランジスタ５３９のドレイン出力はインバータ５４１，５４２のラッチループでラッチされ、図２６に示すＮ１３信号がＮＯＲゲート５３３に供給される。ＮＯＲゲート５３３は信号Ｎ１３がローレベルＬとなった後、Ｎ１１信号がローレベルＬとなると図２６に示すハイレベルＨのＢＳＥＮ信号を出力する。
【００６６】
また、このＢＳＥＮ信号は直接及びインバータ５３７−１〜５３７−３で所定時間だけ遅延されてＮＡＮＤゲート５３８に供給され、これによってＮＡＮＤゲート５３８から図２６に示すＮ１４信号が出力され、ＮＭＯＳトランジスタ５４０のゲートに供給される。このＮＭＯＳトランジスタ５４０のドレイン出力によってインバータ５４１，５４２のラッチループの出力するＮ１３信号がハイレベルＨとなってＮＯＲゲート５３３に供給され、その後、φａ信号が入来するまでＢＳＥＮ信号の出力が禁止される。
【００６７】
図２７は、本発明に係る半導体集積回路装置（ＤＬＬ）が適用される一例としてのシンクロナスＤＲＡＭ（ＳＤＲＡＭ）の構成を示す図であり、図２８は図２７のＳＤＲＡＭの動作を説明するためのタイミングチャートである。
本発明が適用される半導体集積回路装置の一例としてのＳＤＲＡＭは、例えばパイプライン方式が採用され、１６Ｍ・２バンク・８ビット幅のものとして構成されている。
【００６８】
図２７に示されるように、ＳＤＲＡＭは汎用ＤＲＡＭのＤＲＡＭコア１０８ａ、１０８ｂの他に、クロックバッファ１０１、コマンドデコーダ１０２、アドレスバッファ／レジスタ＆バンクアドレスセレクト（アドレスバッファ）１０３、Ｉ／Ｏデータバッファ／レジスタ１０４、制御信号ラッチ１０５ａ、１０５ｂ、モードレジスタ１０６、コラムアドレスカウンタ１０７ａ、１０７ｂを備えている。ここで、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ端子は、従来の動作とは異なり、その組み合わせで各種コマンドを入力することによって動作モードが決定されるようになっている。各種コマンドは、コマンドデコーダで解読されて、動作モードに応じて各回路を制御することになる。また、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ信号は、制御信号ラッチ１０５ａと１０５ｂにも入力されて次のコマンドが入力されるまで、その状態がラッチされる。
【００６９】
アドレス信号は、アドレスバッファ１０３で増幅されて各バンクのロードアドレスとして使用される他、コラムアドレスカウンタ１０７ａ及び１０７ｂの初期値として使用される。
クロックバッファ１０１は、内部クロック生成回路１２１及び出力タイミング制御回路１２２を備えている。内部クロック生成回路１２１は、外部クロック信号ＣＬＫから通常の内部クロック信号を生成するものであり、また、出力タイミング制御回路１２２は、前述したようなＤＬＬ回路を適用して正確な遅延制御（位相制御）を行ったクロック信号を発生させるためのものである。
【００７０】
Ｉ／Ｏデータバッファ／レジスタ１０４は、データ入力バッファ１３及びデータ出力バッファ（出力回路）５０を備え、ＤＲＡＭコア１０８ａ及び１０８ｂから読み出された信号は、データ出力バッファ５０により所定のレベルに増幅され、出力タイミング制御回路１２２からのクロック信号に従ったタイミングでデータばパッドＤＱ０〜ＤＱ７を介して出力される。また、入力データに関しても、パッドＤＱ０〜ＤＱ７から入力されたデータは、データ入力バッファ１３を介して取り込まれる。ここで、クロック配線４１は、出力タイミング制御回路１２２から各データ出力バッファ５０までの配線に対応している。
【００７１】
上記ＳＤＲＡＭの読み取り動作を図２８を参照して説明する。
まず、外部クロック信号ＣＬＫは、このＳＤＲＡＭが使用されるシステムから供給される信号であり、このＣＬＫの立ち上がりに同期して、各種コマンド、アドレス信号、入力データを取り込み、又は出力データを出力するように動作する。
【００７２】
ＳＲＡＭからデータを読み出す場合、コマンド信号（／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ信号）の組み合わせからアクティブ（ＡＣＴ）コマンドをコマンド端子に入力し、アドレス端子にはローアドレス信号を入力する。このコマンド、ローアドレスが入力されるとＳＤＲＡＭは活性状態になり、ローアドレスに応じたワード線を選択して、ワード線上のセル情報をビット線に出力し、センスアンプで増幅する。
【００７３】
更に、ローアドレスに関係した部分の動作時間（ｔＲＣＤ）後に、リードコマンド（Ｒｅａｄ）とコラムアドレスを入力する。コラムアドレスに従って、選択されたセンスアンプデータをデータバス線に出力し、データバスアンプで増幅し、出力バッファで更に増幅して出力端子（ＤＱ）にデータが出力される。これら一連の動作は汎用ＤＲＡＭと全く同じ動作であるが、ＳＤＲＡＭの場合、コラムアドレスに関係する回路がパイプライン動作するようになっており、リードデータは毎サイクル専属して出力されることになる。これにより、データ転送速度は外部クロック信号ＣＬＫの周期になる。
【００７４】
ＳＤＲＡＭでのアクセス時間には３種類あり、いずれも外部クロック信号ＣＬＫの立ち上がり時点を基準にして定義される。図２８において、ｔＲＡＣはローアドレスアクセス時間、ｔＣＡＣはコラムアドレスアクセス時間、ｔＡＣはクロックアクセス時間を示している。
図２９は、図２７のＳＤＲＡＭの要部構成を概略的に示すブロック図であり、ＳＤＲＡＭにおけるパイプライン動作を説明するためのもので、一例としてパイプが３段設けられている場合を示している。
【００７５】
ＳＤＲＡＭでのコラムアドレスに関係する処理回路は、処理の流れに沿って複数段に分割されており、分割された各段の回路をパイプと呼んでいる。
クロックバッファ１０１は図２７を参照して説明したように、内部クロック生成回路１２１及び出力タイミング制御回路１２２を備え、内部クロック生成回路１２１の出力（通常の内部クロック新尾久）がパイプ−１及びパイプ−２に供給され、出力タイミング制御回路１２２の出力（位相制御された内部クロック信号）がパイプ−３の出力回路５０（データ出力バッファ）に供給されるようになっている。
【００７６】
各パイプは供給された内部クロック信号に従って制御され、各パイプの間には、パイプ間の信号の伝達タイミングを制御するスイッチが設けられており、これらのスイッチもクロックバッファ１０１（内部クロック発生回路１２１）で生成された内部クロック信号により制御される。
図２９に示す例では、パイプ−１において、コラムアドレスバッファ１１６でアドレス信号を増幅してコラムデコーダ１１８にアドレス信号を送り、コラムデコーダ１１８で選択されたアドレス番地に相当するセンスアンプ回路１１７の情報をデータバスに出力し、データバスの情報をデータバスアンプ１１９で増幅するまで行われる。また、パイプ−２にはデータバス制御回路１２０のみが設けられ、パイプ−３はＩ／Ｏバッファ１０４（出力回路５０）で構成されている。なお、Ｉ／Ｏバッファ１０４におけるデータ入力バッファ１３は図２９では省略されている。
【００７７】
そして、各パイプ内の回路も、クロックサイクル時間内で完全に動作完了するならば、パイプとパイプとの間にあるスイッチをクロック信号に同期して開閉することで、リレー式にデータを送り出す。これにより、各パイプでの処理が並列に行われることになり、出力端子にはクロック信号に同期して連続的にデータが出力されることになる。
【００７８】
図３０は、本発明に係る半導体集積回路装置における出力回路（データ出力バッファ）５０の一構成例を説明するための図である。図２９及び図３０に示されるように、図３０におけるＤａｔａ１及びＤａｔａ２は、セルアレイ１１５から読み出され、センスアンプ１１７とデータバスアンプ１１９とデータバス制御回路１２０を介して出力された記憶データに対応する信号であり、Ｄａｔａ１及びＤａｔａ２は、出力データがハイレベルＨの場合には共にローレベルＬであり、出力データがローレベルＬの場合には共にハイレベルＨである。なお、出力データがハイレベルＨでもローレベルＬでもないハイインピーダンス状態（ハイゼット状態）をとることも可能であり、その場合にはデータバス制御回路１２０において、Ｄａｔａ１がハイレベルＨに、Ｄａｔａ２がローレベルになるように変換される。Ｄａｔａ３及びＤａｔａ４も、Ｄａｔａ１及びＤａｔａ２と同様に、セルアレイ１１５から読み出され、センスアンプ１１７とデータバスアンプ１１９とデータバス制御回路１２０を介して出力された記憶データに対応する信号であり、Ｄａｔａ１及びＤａｔａ２は、出力データがハイレベルＨの場合には共にローレベルＬであり、出力データがローレベルＬの場合には共にハイレベルＨである。
【００７９】
信号φ０は、出力タイミング制御回路１２２（図３中の遅延回路４２）の出力信号（リアルクロック）に対応するもので、出力回路のイネーブル信号として機能するものである。
クロック信号φ０が立ち上がってハイレベルＨになると、Ｄａｔａ１とＤａｔａ２の情報がデータ出力パッド５２（ＤＱ０〜ＤＱ７）に現われる。例えば、データ出力パッド５２にハイレベルＨを出力する場合を想定すると、クロック信号φ０がローレベルＬからハイレベルＨに変化し、ノード８ａ−１ＡがローレベルＬに、ノード８ａ−２ＡがハイレベルＨになって、トランスファゲートがオンしてＤａｔａ１及びＤａｔａ２がノード８ａ−３及び８ａ−６に伝達される。その結果、ノード８ａ−５がローレベルＬに、ノード８ａ−８がハイレベルＨになると、出力用のＰチャネルトランジスタ８１はオンとなり、またＮチャネルトランジスタ８２はオフとなって、データ出力パッド５２にはハイレベルＨの出力が現われることになる。また、クロック信号φ０がローレベルＬになると、トランスファゲートはオフして、それまでの出力状態が保持される。
【００８０】
信号φ１８は、出力タイミング制御回路１２２（図３中の遅延回路４１）の出力信号（反転リアルクロック）に対応するもので、出力回路のイネーブル信号として機能するものであり、クロック信号φ０に対して位相が１８０度異なっている。
クロック信号φ１８が立ち上がってハイレベルＨになると、Ｄａｔａ３とＤａｔａ４の情報がデータ出力パッド５２（ＤＱ０〜ＤＱ７）に現われる。例えば、データ出力パッド５２にハイレベルＨを出力する場合を想定すると、クロック信号φ１８がローレベルＬからハイレベルＨに変化し、ノード８ａ−１ＢがローレベルＬに、ノード８ａ−２ＢがハイレベルＨになって、トランスファゲートがオンしてＤａｔａ３及びＤａｔａ４がノード８ａ−３及び８ａ−６に伝達される。その結果、ノード８ａ−５がローレベルＬに、ノード８ａ−８がハイレベルＨになると、出力用のＰチャネルトランジスタ８１はオンとなり、またＮチャネルトランジスタ８２はオフとなって、データ出力パッド５２にはハイレベルＨの出力が現われることになる。また、クロック信号φ１８がローレベルＬになると、トランスファゲートはオフして、それまでの出力状態が保持される。
【００８１】
つまり、クロック信号φ０の立ち上がり時にＤａｔａ１とＤａｔａ２の情報がラッチされてデータ出力パッド５２から出力され、次に、クロック信号φ１８の立ち上がり時にＤａｔａ３とＤａｔａ４の情報がラッチされてデータ出力パッド５２から出力され、これを交互に繰り返す。
本発明は上記実施例に限定されることはなく、種々の変形例が可能である。例えば、遅延回路を構成する遅延素子として機能する論理素子はＮＡＮＤゲートやインバータに限定されず、ＮＯＲやＥＯＲ等の論理素子を用いて構成することができる。
【００８２】
以上の説明では、本発明の半導体集積回路装置をＳＤＲＡＭとして説明したが、本発明はＳＤＲＡＭに限らず、外部から入力される信号に同期して出力信号が出力される半導体集積回路装置であれば、どのようなものにも適用可能である。なお、遅延回路４０が第１の遅延回路に対応し、遅延回路３０が第２の遅延回路に対応し、ダミー出力バッファ４２，ダミー入力バッファ４６がダミー回路に対応し、ゲート制御回路３２，ゲート回路３４，ラッチ回路３６がタイミング調整回路に対応し、出力バッファ５０が内部回路に対応し、分周器５４が第１の分周器に対応し、分周器５５が第２の分周器に対応し、トランスミッションゲートＳＷ１ｎがスイッチに対応する。
【００８３】
【発明の効果】
上述の如く、請求項１に記載の発明は、第１のクロック信号を遅延させる第１の遅延回路と、
前記第１のクロック信号に対して位相が反転した第２のクロック信号を遅延させる第２の遅延回路と、
前記第１のクロック信号と、前記第１のクロック信号を前記第１の遅延回路及びダミー回路で遅延された信号とを比較して位相差信号を出力する位相比較器と、
前記位相差信号に基づいて遅延制御信号を生成して前記第１の遅延回路に供給し、その遅延量を可変制御させる遅延制御回路と、
前記遅延制御信号を前記第２のクロック信号に同期したタイミングでラッチし、前記第２の遅延回路に供給し、その遅延量を可変制御させるタイミング調整回路とを有し、
前記タイミング調整回路は、前記第２のクロック信号に同期したタイミングで前記遅延制御信号の転送を制御する転送制御信号を発生する転送制御回路と、
前記転送制御信号によって制御され、前記遅延制御信号を転送する転送回路と、
前記転送回路を通して供給される遅延制御信号をラッチするラッチ回路とを有する。
【００８４】
このように、遅延制御信号を第２のクロック信号に同期したタイミングで第２の遅延回路に供給し、その遅延量を可変制御させるため、単一の遅延制御回路を使用して第１，第２の遅延回路の遅延量をそれぞれに最適のタイミングで可変制御することができ、回路規模及びチップ面積の増大を防止することができる。
請求項２に記載の発明は、第１のクロック信号を分周する第１の分周器と、
前記第１の遅延回路及びダミー回路で遅延された信号を分周する第２の分周器とを有し、
前記第１の分周器の出力信号と前記第２の分周器の出力信号とを前記位相比較器で比較して位相差信号を得る。
【００８５】
このように、第１の分周器の出力信号と第２の分周器の出力信号とを位相比較器で比較して位相差信号を得ることにより、第１の遅延回路及びダミー回路での遅延量を大きくすることができる。
請求項３に記載の発明は、タイミング調整回路は、転送制御信号は、前記第２のクロック信号に同期したタイミングでゲートの導通を制御するゲート制御信号であり、
前記転送回路は、前記ゲート制御信号によって制御されるゲート回路である。
【００８６】
このようにして、転送制御信号を第２のクロック信号に同期したタイミングで第２の遅延回路に供給することが可能となる。
請求項４に記載の発明は、第１，第２の遅延回路それぞれはｍ（ｍは自然数）個の単位遅延回路から構成されており、
前記遅延制御信号は前記ｍ個の単位遅延回路から使用する単位遅延回路の選択を指示するｍビットの信号であり、
前記ゲート回路はｍ個のゲートユニットで構成される。
【００８７】
請求項５に記載の発明は、ゲート回路のうち、使用する単位遅延回路の選択を指示する遅延制御信号が供給されているゲートユニットにだけ前記ゲート制御信号を取り込むスイッチを前記ゲートユニットに設けている。
このように、ゲートユニットに使用する単位遅延回路の選択を指示する遅延制御信号が供給されているゲートユニットにだけゲート制御信号を取り込むスイッチを設けているため、ゲート制御信号から見た寄生容量を小さくでき、ゲート制御信号の立ち上がりを高速化できる。
【図面の簡単な説明】
【図１】従来のＤＬＬ回路の一例のブロック図である。
【図２】図１のＤＬＬ回路を説明するための信号波形図である。
【図３】本発明の半導体集積回路装置の一実施例のブロック図である。
【図４】本発明の半導体集積回路装置における遅延回路の一構成例を説明するための図である。
【図５】本発明の半導体集積回路装置における遅延制御回路の一構成例を説明するための図である。
【図６】図５の遅延制御回路の動作を説明するためのタイミング図である。
【図７】本発明の半導体集積回路装置における位相比較器の位相比較部の一構成例を説明するための図である。
【図８】図７の位相比較部の動作を説明するためのタイミング図である。
【図９】本発明の半導体集積回路装置における位相比較器４４の増幅回路部の一構成例を説明するための図である。
【図１０】図９の増幅回路部におけるＪＫフリップフロップの動作を説明するためのタイミング図である。
【図１１】図９の増幅回路部の動作を説明するためのタイミング図（カウントアップ時）である。
【図１２】図９の増幅回路部の動作を説明するためのタイミング図（カウント維持時）である。
【図１３】図９の増幅回路部の動作を説明するためのタイミング図（カウントダウン時）である。
【図１４】遅延制御回路の一構成例を示すブロック図である。
【図１５】図１４の遅延制御回路の動作を説明するための図である。
【図１６】遅延制御回路の他の構成例を示すブロック図である。
【図１７】図１６の遅延制御回路の動作を説明するための図である。
【図１８】ゲート制御回路の一構成例を示す回路図である。
【図１９】図１８のゲート制御回路の動作を説明するためのタイミング図である。
【図２０】ゲート回路及びラッチ回路の一構成例を示すブロック図である。
【図２１】ゲート回路の他の構成例を示すブロック図である。
【図２２】ゲートユニットの一構成例を示す回路図である。
【図２３】ゲートユニットの他の構成例を示す回路図である。
【図２４】本発明の半導体集積回路装置の他の実施例のブロック図である。
【図２５】ゲート制御回路の一構成例を示す回路図である。
【図２６】図２５のゲート制御回路の動作を説明するためのタイミング図である。
【図２７】本発明に係る半導体集積回路装置が適用される一例としてのシンクロナスＤＲＡＭの構成を示す図である。
【図２８】図２７のシンクロナスＤＲＡＭの動作を説明するためのタイミング図である。
【図２９】図２７のシンクロナスＤＲＡＭの要部構成を概略的に示すブロック図である。
【図３０】本発明に係る半導体集積回路装置における出力回路（データ出力バッファ）の一構成例を説明するための図である。
【符号の説明】
２０，２２  入力バッファ
３０，４０  遅延回路
３２，５３  ゲート制御回路
３４  ゲート回路
３６  ラッチ回路
４２  ダミー出力バッファ
４４  位相比較器
４６  ダミー入力バッファ
４８  遅延制御回路
５０  出力バッファ
５４，５５  分周器
５２  データ出力パッド
【図１】
0003640816.tif 000002
【図２】
0003640816.tif 000003
【図３】
0003640816.tif 000004
【図４】
0003640816.tif 000005
【図５】
0003640816.tif 000006
【図６】
0003640816.tif 000007
【図７】
0003640816.tif 000008
【図８】
0003640816.tif 000009
【図９】
0003640816.tif 000010
【図１０】
0003640816.tif 000011
【図１１】
0003640816.tif 000012
【図１２】
0003640816.tif 000013
【図１３】
0003640816.tif 000014
【図１４】
0003640816.tif 000015
【図１５】
0003640816.tif 000016
【図１６】
0003640816.tif 000017
【図１７】
0003640816.tif 000018
【図１８】
0003640816.tif 000019
【図１９】
0003640816.tif 000020
【図２０】
0003640816.tif 000021
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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