(57)【特許請求の範囲】
【請求項１】
１ビット信号がそれぞれ第１のマルチビット乗算器を通じて複数段の加算器に入力され、
これらの加算器の出力が順次次段の上記加算器に入力され、
終段の上記加算器の出力が量子化器を通じて１ビット信号で取り出されると共に、
上記量子化器の出力が第１の単位遅延手段とそれぞれ第２のマルチビット乗算器を通じて上記複数段の加算器に入力されて成り、
各上記加算器の出力がそれぞれ第２の単位遅延手段を通じて同じ上記加算器に入力されると共に、
任意の上記加算器の出力がそれぞれ第２または第３の単位遅延手段と第３のマルチビット乗算器を通じて前段の上記加算器に入力される
ことを特徴とする１ビット信号処理装置。
【請求項２】
前段からの１ビット信号を入力する第１の１の入力端子と、この第１の１の入力端子からの信号をそのまま出力する第１の１の出力端子と、後段からの１ビット信号を入力する第１の２の入力端子と、この第１の２の入力端子からの信号をそのまま出力する第１の２の出力端子と、上記第１の１の入力端子からの信号にマルチビット係数を乗算する第１の１の乗算器と、上記第１の２の入力端子からの信号にマルチビット係数を乗算する第１の２の乗算器と、前段からのマルチビット信号を入力する第１の３の入力端子と、後段へマルチビット信号を出力する第１の３の出力端子と、上記第１の３の出力端子の出力信号を帰還するマルチビットの第１の１の単位遅延手段と、マルチビットの第１の１の加算器とを有し、上記第１の３の入力端子と第１の１の乗算器と第１の２の乗算器と第１の１の単位遅延手段からの信号を上記第１の１の加算器で加算して上記第１の３の出力端子へ出力する第１の回路要素と、
前段からの１ビット信号を入力する第２の１の入力端子と、この第２の１の入力端子からの信号をそのまま出力する第２の１の出力端子と、後段からの１ビット信号を入力する第２の２の入力端子と、この第２の２の入力端子からの信号をそのまま出力する第２の２の出力端子と、上記第２の１の入力端子からの信号にマルチビット係数を乗算する第２の１及び第２の２の乗算器と、上記第２の２の入力端子からの信号にマルチビット係数を乗算する第２の３及び第２の４の乗算器と、前段からのマルチビット信号を入力する第２の３の入力端子と、後段へマルチビット信号を出力する第２の３の出力端子と、上記第２の３の出力端子の出力信号を帰還するマルチビットの単一または第２の１及び第２の２の単位遅延手段と、上記単一または第２の２の単位遅延手段からの信号にマルチビット係数を乗算する第２の５の乗算器と、マルチビットの第２の３の単位遅延手段と、マルチビットの第２の１及び第２の２の加算器とを有し、上記第２の３の入力端子と第２の１の乗算器と第２の３の乗算器と第２の５の乗算器と第２の３の単位遅延手段からの信号を上記第２の１の加算器で加算して上記第２の３の単位遅延手段と上記第２の２の加算器へ供給すると共に、上記第２の１の加算器と第２の２の乗算器と第２の４の乗算器と単一または第２の１の単位遅延手段からの信号を上記第２の２の加算器で加算して上記第２の３の出力端子へ出力する第２の回路要素と、
前段からの１ビット信号を入力する第３の１の入力端子と、この第３の１の入力端子からの信号にマルチビット係数を乗算する第３の１の乗算器と、前段からのマルチビット信号を入力する第３の２の入力端子と、上記第３の１の乗算器と第３の２の入力端子からの信号を加算するマルチビットの第３の１の加算器と、この第３の１の加算器からの信号が正または０の時“１”負の時“−１”を出力する第３の１の量子化器と、この第３の１の量子化器からの１ビット信号を取り出す第３の１の出力端子と、上記第３の１の量子化器からの信号が入力される１ビットの第３の１の単位遅延手段と、この第３の１の単位遅延手段からの１ビット信号を前段に出力する第３の２の出力端子とを有する第３の回路要素とから成り、
上記第１の回路要素及び／または第２の回路要素を任意の順番で任意の段数だけ縦続接続して、その終段に上記第３の回路要素を接続し、
上記第１の回路要素の第１の１の入力端子及び／または第２の回路要素の第２の１の入力端子及び／または第３の回路要素の第３の１の入力端子に１ビット信号を入力し、
初段に上記第１の回路要素を設けた場合にはこの初段の上記第１の回路要素の第１の３の入力端子に０を入力し、初段に上記第２の回路要素を設けた場合にはこの初段の上記第２の回路要素の第２の３の入力端子に０を入力すると共に、後段の上記第１の回路要素の第１の３の入力端子及び／または第２の回路要素の第２の３の入力端子及び／または第３の回路要素の第３の２の入力端子には、それぞれ前段の上記第１の回路要素の第１の３の出力端子及び／または第２の回路要素の第２の３の出力端子の出力信号を入力し、
上記第３の回路要素の第３の１の出力端子から１ビット信号を取り出し、
上記取り出された１ビット信号を単位遅延手段を介して上記第１の回路要素の第１の２の入力端子及び／または第２の回路要素の第２の２の入力端子に入力する
ことを特徴とする請求項１記載の１ビット信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばΣΔ変調信号やビットストリーム信号等の、いわゆる１ビット信号のデジタルフィルタ処理等に使用して好適な１ビット信号処理装置に関するものである。
【０００２】
【従来の技術】
例えばΣΔ変調信号やビットストリーム信号等のいわゆる１ビット信号のデジタルフィルタ処理においては、従来から例えば図７に示すような装置が用いられている。すなわち図７は、例えば２次のＩＩＲフィルターと３次のΣΔ変調器を組み合わせた１ビット信号処理装置の構成を示している。
【０００３】
この図７において、処理のための１ビット信号が入力端子７１０に供給される。この入力端子７１０からの信号が、それぞれ第１のマルチビット係数（ｂ5 〜ｂ0 ）の乗算される乗算器７２０〜７２５を通じてマルチビットの加算器７３０〜７３５に入力される。そしてこれらの加算器７３０〜７３４の出力が、順次マルチビットの単位遅延手段７４０〜７４４を通じて次段の加算器７３１〜７３５に入力される。
【０００４】
さらに終段の加算器７３５の出力が量子化器７５０を通じて１ビット信号で出力端子７６０に取り出される。ここで量子化器７５０は、例えば加算器７３５からのマルチビットの入力信号が正または０の時に“１”を出力し、負の時に“−１”を出力するものである。従ってこの量子化器７５０からは、例えばΣΔ変調された１ビット信号が出力され、この１ビット信号が出力端子７６０に取り出される。
【０００５】
また量子化器７５０の出力が、それぞれ第２のマルチビット係数（ａ5 〜ａ1 ）の乗算される乗算器７７０〜７７４を通じて上述の加算器７３０〜７３４に入力される。さらに上述の単位遅延手段７４０〜７４４の出力がそれぞれ加算器７３０〜７３４に入力されると共に、例えば任意の加算器７３２、７３４の出力が第３のマルチビット係数（ｃ2 、ｃ4 ）の乗算される乗算器７８２、７８４を通じて前段の加算器７３１、７３３に入力される。
【０００６】
このようにして１ビット信号処理装置が構成される。なおこの装置において、上述の量子化器７５０は、例えば図８のＡに示すようにマルチビットの入力をＱin、１ビットの出力をout とすると、これらの関係はout ＝Ｑin＋Ｎ（ｚ-1）のように表される。ここでＮ（ｚ-1）は、マルチビットの入力Ｑinを、１ビットの出力out に丸めることによって発生する誤差の値である。
【０００７】
ところがこの場合に、上述の誤差Ｎ（ｚ-1）は近似的にランダムな値の時系列信号となり、白色ノイズとして扱うことができる。従って上述の装置において、量子化器７５０は、例えば図８のＢに示すように、マルチビットの２入力（Ｑin、Ｎ（ｚ-1））と１ビットの出力（out ）を持った加算器として近似することができるものである。
【０００８】
ところでこの図７の装置において、装置への入力をｘ（ｚ-1）、出力をｙ（ｚ-1）すると、その伝達関数は
【数１】
0003690073.tif 000002
となる。
【０００９】
ここで
【数２】
0003690073.tif 000003
と置く。
【００１０】
さらにこの (3)式において、
（１−ｚ-1)2−ｃ4 ｚ-1＝０                                    ・・・ (4)
（１−ｚ-1)2−ｃ2 ｚ-1＝０                                    ・・・ (5)
と置くと、 (4)式からは、
【数３】
0003690073.tif 000004
となる。これはすなわちｃ4 ≦０とすると、ｚはｚ平面上の単位円上にあることを示している。
【００１１】
従ってｚ＝ｃｏｓθ4 ±ｓｉｎθ4 と置くと、
【数４】
0003690073.tif 000005
となり、
【数５】
0003690073.tif 000006
なる周波数Ｆ4 でＨ2(ｚ-1) が零点を持つことが判る。
【００１２】
同様にして (5)式からは、ｃ2 ≦０とすれば、
【数６】
0003690073.tif 000007
なる周波数Ｆ2 でＨ2(ｚ-1) が零点を持つことが判る。
【００１３】
このことから、逆に零点に持っていきたい周波数をＦ4 、Ｆ2 とすると、
【数７】
0003690073.tif 000008
が与えられる。
【００１４】
なお、これらの値ｃ4 、ｃ2 を２のべき乗に設定すると、上述のマルチビット係数ｃ2 、ｃ4 の乗算される乗算器７８２、７８４は、ビットをシフトするだけの簡単なものとすることができる。
【００１５】
さらに上述の (1)式について係数の具体的な数値の算出を行う。なお最も簡単で安定な係数設計法として、先ず係数ｃ4 ＝ｃ2 ＝０と置いて他の係数を算出し、その後に係数ｃ4 、ｃ2 に望みの値を入れる方法がある。そこで以下の説明では、この方法によって具体的な数値を算出する。
【００１６】
ここで図７の装置において、値ｇ5 、ｇ4 、ｇ3 、ｇ2 、ｇ1 、ｇ0 は、それぞれ以下のように表される。
ｇ5 ＝ｂ5 −ｂ4 ＋ｂ3 −ｂ2 ＋ｂ1 −ｂ0                       ・・・ (8)
ｇ4 ＝ｂ4 −２ｂ3 ＋３ｂ2 −４ｂ1 ＋５ｂ0                     ・・・ (9)
ｇ3 ＝ｂ3 −３ｂ2 ＋６ｂ1 −１０ｂ0                           ・・・(10)
ｇ2 ＝ｂ2 −４ｂ1 ＋１０ｂ0                                   ・・・(11)
ｇ1 ＝ｂ1 −５ｂ0                                             ・・・(12)
ｇ0 ＝ｂ0                                                     ・・・(13)
【００１７】
また値ｈ1 、ｈ2 、ｈ3 、ｈ4 、ｈ5 は、それぞれ以下のように表される。
ｈ1 ＝−５−ａ1                                               ・・・(14)
ｈ2 ＝１０−ａ2 ＋４ａ1                                       ・・・(15)
ｈ3 ＝−１０−ａ3 ＋３ａ2 −６ａ1                             ・・・(16)
ｈ4 ＝５−ａ4 ＋２ａ3 −３ａ2 ＋４ａ1                         ・・・(17)
ｈ5 ＝−１−ａ5 ＋ａ4 −ａ3 ＋ａ2 −ａ1                       ・・・(18)
【００１８】
すなわち図７の装置において、マルチビット乗算器７２５、７２４、７２３、７２２、７２１、７２０への入力信号をそれぞれｘ0 、ｘ1 、ｘ2 、ｘ3 、ｘ4 、ｘ5 とするとｘ0 →ｙ0 への伝達関数は、
ｙ0 ＝ｂ0 ｘ0 
である。
【００１９】
また、ｘ1 →ｙ1 への伝達関数は、この部分の回路が図９のＡ、Ｂのように表されることから、
【数８】
0003690073.tif 000009
と表される。
【００２０】
従ってｘ1 →ｙ0 への伝達関数は、
【数９】
0003690073.tif 000010
となる。
【００２１】
さらにｘ2 →ｙ2 への伝達関数は、この部分の回路が図１０のＡ、Ｂのように表されることから、
【数１０】
0003690073.tif 000011
と表される。
【００２２】
従ってｘ2 →ｙ0 への伝達関数は、
【数１１】
0003690073.tif 000012
となる。
【００２３】
同様に、ｘ3 →ｙ0 への伝達関数は、
【数１２】
0003690073.tif 000013
となる。
【００２４】
同様に、ｘ4 →ｙ0 への伝達関数は、
【数１３】
0003690073.tif 000014
となる。
【００２５】
同様に、ｘ5 →ｙ0 への伝達関数は、
【数１４】
0003690073.tif 000015
となる。
【００２６】
そこでこれらのｘ0 、ｘ1 、ｘ2 、ｘ3 、ｘ4 、ｘ5 からｙ0 への信号寄与分を加算すると、その分母は
0003690073.tif 000016
となる。
【００２７】
これを変形してｚについて整理して、ｃ4 ＝ｃ2 ＝０と置くと、
0003690073.tif 000017
となり、それぞれの係数が上述の値ｇ5 、ｇ4 、ｇ3 、ｇ2 、ｇ1 、ｇ0 を示す式 (8)〜(13)となる。
【００２８】
また、上述の図８のＢにおいて、Ｎ→ｏｕｔ（▲１▼）の伝達関数は、
【数１５】
0003690073.tif 000018
となる。なお、gg5 〜gg0 は上述のｇ5 〜ｇ0 のｂ5 〜ｂ1 をａ5 〜ａ1 に置き換えたものである。ただし、ｂ0 ＝０とする。
【００２９】
従ってこの式を変形し、分子を
0003690073.tif 000019
となる。
【００３０】
そしてこのＮ→ｏｕｔの伝達関数は、上述の (3)式に示したものであるので、上述の分母のそれぞれの係数が、上述の値ｈ1 、ｈ2 、ｈ3 、ｈ4 、ｈ5 を示す式(14)〜(18)となる。
【００３１】
そこで上述の図７の装置において、例えば２次の１ビットデジタルフィルターを実現するために３次のノイズシェーパーを用いるとする。その場合に、この２次のフィルターの低域の使用帯域での伝達関数Ｈ3(ｚ-1）と、ノイズシェーパーの伝達関数Ｈ4(ｚ-1）は、それぞれ次のようになる。
【００３２】
【数１６】
0003690073.tif 000020
なお、この伝達関数Ｈ3(ｚ-1）、Ｈ4(ｚ-1）は、それぞれ図１１のＡ、Ｂのような特性を持つものである。
【００３３】
そしてこの装置において、上述の (1)式から入出力間の遅延時間を最小とする値ｇ5 、ｇ4 、ｇ3 、ｇ2 、ｇ1 、ｇ0 を求めるためには、上述の (2)式の分子が(19)式の分子と等しくなる必要がある。
【００３４】
このことから、
ｇ5 ＝０                                                      ・・・(21)
ｇ4 ＝０                                                      ・・・(22)
ｇ3 ＝０                                                      ・・・(23)
ｇ2 ＝ｒ2                                                     ・・・(24)
ｇ1 ＝ｒ1                                                     ・・・(25)
ｇ0 ＝ｒ0                                                     ・・・(26)
が与えられる。
【００３５】
従って、マルチビット係数ｂ0 、ｂ1 、ｂ2 、ｂ3 、ｂ4 、ｂ5 の値は、上述の (8)〜(13)式から、
ｂ0 ＝ｒ0                                                     ・・・(27)
ｂ1 ＝ｒ1 ＋５ｂ0                                             ・・・(28)
ｂ2 ＝ｒ2 ＋４ｂ1 −１０ｂ0                                   ・・・(29)
ｂ3 ＝３ｂ2 −６ｂ1 ＋１０ｂ0                                 ・・・(30)
ｂ4 ＝２ｂ3 −３ｂ2 ＋４ｂ1 −５ｂ0                           ・・・(31)
ｂ5 ＝ｂ4 −ｂ3 ＋ｂ2 −ｂ1 ＋ｂ0                             ・・・(32)
で与えられる。
【００３６】
一方、マルチビット係数ａ1 、ａ2 、ａ3 、ａ4 、ａ5 の値は、上述の(14)〜(18)式から、
ａ1 ＝−５−ｈ1                                               ・・・(33)
ａ2 ＝１０−ｈ2 ＋４ａ1                                       ・・・(34)
ａ3 ＝−１０−ｈ3 ＋３ａ2 −６ａ1                             ・・・(35)
ａ4 ＝５−ｈ4 ＋２ａ3 −３ａ2 ＋４ａ1                         ・・・(36)
ａ5 ＝−１−ａ1 ＋ａ2 −ａ3 ＋ａ4 −ｈ5                       ・・・(37)
で与えられる。
【００３７】
さらに(19)、(20)式の分母同士を掛けた値が (2)式の分母でなければならないので、値ｈ1 、ｈ2 、ｈ3 、ｈ4 、ｈ5 は、それぞれ以下のように表される。
ｈ1 ＝ｐ1 ＋ｐ3 ＋ｓ1                                         ・・・(38)
ｈ2 ＝ｐ2 ＋ｐ1 ｐ3 ＋ｓ1 ｐ1 ＋ｓ1 ｐ3 ＋ｓ2                 ・・・(39)
ｈ3 ＝ｐ2 ｐ3 ＋ｓ1 ｐ2 ＋ｓ1 ｐ1 ｐ3 ＋ｓ2 ｐ1 ＋ｓ2 ｐ3     ・・・(40)
ｈ4 ＝ｓ1 ｐ2 ｐ3 ＋ｓ2 ｐ2 ＋ｓ2 ｐ1 ｐ3                     ・・・(41)
ｈ5 ＝ｓ2 ｐ2 ｐ3                                             ・・・(42)
で与えられる。
【００３８】
ここで一例として、
ｒ0 ＝1 、ｒ1 ＝−1.9944378492951578、ｒ2 ＝0.9944916696877012
ｓ0 ＝1 、ｓ1 ＝−1.9992509185408851、ｓ2 ＝0.9993048688152777
と置くと、上述の伝達関数Ｈ3(ｚ-1）は、図１１のＡの特性で、３３００Ｈｚで１８ｄＢ持ち上がった選択度１．３３のピーキング特性を持つものとなる。
【００３９】
また、
ｃ4 ＝0 、ｃ2 ＝−1/512 、ｐ1 ＝−1.2293764666650986
ｐ2 ＝0.5379554788447080、ｐ3 ＝−0.4993315336508314
と置くと、上述の伝達関数Ｈ4(ｚ-1）は、図１１のＢの特性で、３００ｋＨｚを遮断周波数としたバターワース型高域通過フィルターとなり、その０Ｈｚにおける３重の零点の内の２個を１９８５１Ｈｚのｚ平面単位円上で複素零点に移動させたものである。
【００４０】
そこで上述の(21)〜(26)式から、
ｇ5 ＝0 、ｇ4 ＝0 、ｇ3 ＝0
ｇ2 ＝0.9944916696877012、ｇ1 ＝−1.9944378492951578
ｇ0 ＝1
が得られ、(38)〜(42)式から、
ｈ5 ＝−0.2684314094454703、ｈ4 ＝1.6880562997570194
ｈ3 ＝−4.2989054780796776、ｈ2 ＝5.6072478417147096
ｈ1 ＝−3.7279589188568152
が得られる。
【００４１】
従って、これらの値を(27)〜(32)式に代入して、
ｂ0 ＝1 、ｂ1 ＝3.0055621507048422
ｂ2 ＝3.0167402725070702、ｂ3 ＝1.0168479132921573
ｂ4 ＝0.0057236118824728、ｂ5 ＝0.0000538203925435
となり、(33)〜(37)式から、
ａ1 ＝−1.2720410811431848、ａ2 ＝−0.6954121662874488
ａ3 ＝−0.1550845339235600、ａ4 ＝−0.0001531933145322
ａ5 ＝−0.0000083350897659
となる。また、ｃ4 ＝0 、ｃ2 ＝−1/512 である。
【００４２】
なお、これらの数値を用いて上述の (2)式の伝達関数Ｈ1(ｚ-1）の値を計算した結果が図１２である。また図７の回路に２．７５６２５ｋＨｚの正弦波１ビット信号を入力し、図７の回路を動作させた結果が伝達関数Ｈ2(ｚ-1）の特性を表す図１３である。ただし、この例では使用周波数帯域として、０Ｈｚから約１００ｋＨｚを想定しているものである。
【００４３】
そこで図１１のＡと図１２を比較すると、３００ｋＨｚより高域の特性が異なるのはノイズシェーピングの影響が出たものである。しかしながらこのような高域は使用帯域外であるので問題はない。また、図１１のＢと図１３を比較すると、図１３では２．７５６２５ｋＨｚのところに鋭いピークが見られるが、これは入力として与えた信号である。また雑音成分が３３００Ｈｚをピークとしてその周辺で少し盛り上がっているのは、伝達関数Ｈ3(ｚ-1）を実現した影響であって、これも問題のないものである。
【００４４】
【発明が解決しようとする課題】
ところが上述の装置において、ｍ次のＩＩＲフィルターとｋ次のΣΔ変調器を組み合わせて１ビット信号を入力し、１ビット信号を出力する１ビットデジタルフィルター（１ビット信号処理装置）を形成した場合に、入出力間の遅延時間を最小にしようとすると、入力側の１ビット信号ラインに接続されるｍ＋ｋ＋１個の乗算器の係数を全て使用しなければならない。
【００４５】
すなわち上述の装置においては、２次のＩＩＲフィルターと３次のΣΔ変調器が組み合わされたものであるが、この場合に、上述のように、入力側の１ビット信号ラインに接続される６個の乗算器７２０〜７２５のマルチビット係数（ｂ5 〜ｂ0 ）には全て値が設けられ、乗算器７２０〜７２５を全て使用しなければならないものである。
【００４６】
従ってこのような１ビット信号処理装置において、入出力間の遅延時間を最小にしようとすると、入力側の１ビット信号ラインに接続される乗算器を数多く使用しなければならない。またこのような乗算器に設定される係数の算出や、設定のための時間が多く必要となる。さらに信号処理においても、これらの乗算器での演算ステップが多く必要とされ、処理時間が長くなってしまうものである。
【００４７】
この出願はこのような点に鑑みて成されたものであって、解決しようとする問題点は、従来の装置では、入出力間の遅延時間を最小にしようとすると、入力側の１ビット信号ラインに接続される乗算器の数を削減することができないというものである。
【００４８】
【課題を解決するための手段】
このため本発明においては、加算器の出力をそのまま後段に出力すると共に、その出力信号を単位遅延手段を通じて同じ加算器に帰還するようにしたものであって、これによれば、入力側の１ビット信号ラインに接続される乗算器に設定される係数を０にして、乗算器の数を削減することができる。
【００４９】
【発明の実施の形態】
すなわち本発明においては、１ビット信号がそれぞれ第１のマルチビット乗算器を通じて複数段の加算器に入力され、これらの加算器の出力が順次次段の加算器に入力され、終段の加算器の出力が量子化器を通じて１ビット信号で取り出されると共に、量子化器の出力が第１の単位遅延手段とそれぞれ第２のマルチビット乗算器を通じて複数段の加算器に入力されて成り、各加算器の出力がそれぞれ第２の単位遅延手段を通じて同じ加算器に入力されると共に、任意の加算器の出力がそれぞれ第２または第３の単位遅延手段と第３のマルチビット乗算器を通じて前段の加算器に入力されてなるものである。
【００５０】
このため本発明においては、前段からの１ビット信号を入力する第１の１の入力端子と、この第１の１の入力端子からの信号をそのまま出力する第１の１の出力端子と、後段からの１ビット信号を入力する第１の２の入力端子と、この第１の２の入力端子からの信号をそのまま出力する第１の２の出力端子と、第１の１の入力端子からの信号にマルチビット係数を乗算する第１の１の乗算器と、第１の２の入力端子からの信号にマルチビット係数を乗算する第１の２の乗算器と、前段からのマルチビット信号を入力する第１の３の入力端子と、後段へマルチビット信号を出力する第１の３の出力端子と、第１の３の出力端子の出力信号を帰還するマルチビットの第１の１の単位遅延手段と、マルチビットの第１の１の加算器とを有し、第１の３の入力端子と第１の１の乗算器と第１の２の乗算器と第１の１の単位遅延手段からの信号を第１の１の加算器で加算して第１の３の出力端子へ出力する第１の回路要素を用いるものである。
【００５１】
また、前段からの１ビット信号を入力する第２の１の入力端子と、この第２の１の入力端子からの信号をそのまま出力する第２の１の出力端子と、後段からの１ビット信号を入力する第２の２の入力端子と、この第２の２の入力端子からの信号をそのまま出力する第２の２の出力端子と、第２の１の入力端子からの信号にマルチビット係数を乗算する第２の１及び第２の２の乗算器と、第２の２の入力端子からの信号にマルチビット係数を乗算する第２の３及び第２の４の乗算器と、前段からのマルチビット信号を入力する第２の３の入力端子と、後段へマルチビット信号を出力する第２の３の出力端子と、第２の３の出力端子の出力信号を帰還するマルチビットの単一または第２の１及び第２の２の単位遅延手段と、単一または第２の２の単位遅延手段からの信号にマルチビット係数を乗算する第２の５の乗算器と、マルチビットの第２の３の単位遅延手段と、マルチビットの第２の１及び第２の２の加算器とを有し、第２の３の入力端子と第２の１の乗算器と第２の３の乗算器と第２の５の乗算器と第２の３の単位遅延手段からの信号を第２の１の加算器で加算して第２の３の単位遅延手段と第２の２の加算器へ供給すると共に、第２の１の加算器と第２の２の乗算器と第２の４の乗算器と単一または第２の１の単位遅延手段からの信号を第２の２の加算器で加算して第２の３の出力端子へ出力する第２の回路要素を用いるものである。
【００５２】
さらに前段からの１ビット信号を入力する第３の１の入力端子と、この第３の１の入力端子からの信号にマルチビット係数を乗算する第３の１の乗算器と、前段からのマルチビット信号を入力する第３の２の入力端子と、第３の１の乗算器と第３の２の入力端子からの信号を加算するマルチビットの第３の１の加算器と、この第３の１の加算器からの信号が正または０の時“１”負の時“−１”を出力する第３の１の量子化器と、この第３の１の量子化器からの１ビット信号を取り出す第３の１の出力端子と、第３の１の量子化器からの信号が入力される１ビットの第３の１の単位遅延手段と、この第３の１の単位遅延手段からの１ビット信号を前段に出力する第３の２の出力端子とを有する第３の回路要素を用いるものである。
【００５３】
そして、第１の回路要素及び／または第２の回路要素を任意の順番で任意の段数だけ縦続接続して、その終段に第３の回路要素を接続し、第１の回路要素の第１の１の入力端子及び／または第２の回路要素の第２の１の入力端子及び／または第３の回路要素の第３の１の入力端子に１ビット信号を入力し、初段に第１の回路要素を設けた場合にはこの初段の第１の回路要素の第１の３の入力端子に０を入力し、初段に第２の回路要素を設けた場合にはこの初段の第２の回路要素の第２の３の入力端子に０を入力すると共に、後段の第１の回路要素の第１の３の入力端子及び／または第２の回路要素の第２の３の入力端子及び／または第３の回路要素の第３の２の入力端子には、それぞれ前段の第１の回路要素の第１の３の出力端子及び／または第２の回路要素の第２の３の出力端子の出力信号を入力し、第３の回路要素の第３の１の出力端子から１ビット信号を取り出し、取り出された１ビット信号を単位遅延手段を介して第１の回路要素の第１の２の入力端子及び／または第２の回路要素の第２の２の入力端子に入力することを特徴とするものである。
【００５４】
【実施例】
以下、図面を参照して本発明を説明するに、図１は本発明による１ビット信号処理装置を適用した１ビットデジタルフィルターの一例の構成を示すブロック図である。なおこの例では、例えば２次のＩＩＲフィルターと３次のΣΔ変調器を組み合わせた構成を示している。
【００５５】
この図１において、処理のための１ビット信号が入力端子１に供給される。この入力端子１からの信号が、それぞれ第１のマルチビット係数（ｅ5 〜ｅ0 ）の乗算される乗算器２０〜２５を通じてマルチビットの加算器３０〜３５に入力される。そしてこれらの加算器３０〜３４の出力が、順次次段の加算器３１〜３５に入力される。
【００５６】
さらに終段の加算器３５の出力が量子化器４を通じて１ビット信号で出力端子５に取り出される。ここで量子化器４は、例えば加算器３５からのマルチビットの入力信号が正または０の時に“１”を出力し、負の時に“−１”を出力するものである。従ってこの量子化器４からは、例えばΣΔ変調された１ビット信号が出力され、この１ビット信号が出力端子５に取り出される。
【００５７】
また量子化器４の出力が１ビットの単位遅延手段６に入力される。そしてこの単位遅延手段６の出力がそれぞれ第２のマルチビット係数（ｄ5 〜ｄ1 ）の乗算される乗算器７０〜７４を通じて上述の加算器３０〜３４に入力される。
【００５８】
さらに加算器３０〜３４の出力が、それぞれマルチビットの単位遅延手段８０〜８４を通じて同じ加算器３０〜３４に入力されると共に、例えば任意の加算器３２、３４の出力が第３のマルチビット係数（ｆ2 、ｆ4 ）の乗算される乗算器９２、９４を通じて前段の加算器３１、３３に入力される。なお、加算器３２、３４の出力は、例えば加算器３４に示すようにマルチビットの単位遅延手段１０４を通じて乗算器９２、９４に入力されるようにしてもよい。
【００５９】
すなわちこの装置においては、図２のＡに示すような第１の回路要素が設けられる。この図２のＡにおいて、前段からの１ビット信号が入力される入力端子２０１と、この入力端子２０１からの信号がそのまま出力される出力端子２０２とが設けられる。また後段からの１ビット信号が入力される入力端子２０３と、この入力端子２０３からの信号がそのまま出力される出力端子２０４とが設けられる。
【００６０】
さらにこの入力端子２０１からの信号にマルチビット係数を乗算する乗算器２０５と、入力端子２０３からの信号にマルチビット係数を乗算する乗算器２０６と、前段からのマルチビット信号が入力される入力端子２０７とが設けられる。そしてこれらの乗算器２０５、２０６と、入力端子２０７からの信号がマルチビットの加算器２０８で加算され、この加算器２０８からの信号が後段へのマルチビット信号の出力端子２０９に出力されると共に、この出力端子２０９の出力がマルチビットの単位遅延手段２１０を通じて加算器２０８に帰還される。
【００６１】
またこの装置においては、図２のＢ、Ｃに示すような第２の回路要素が設けられる。この図２のＢ、Ｃにおいて、前段からの１ビット信号が入力される入力端子３０１と、この入力端子３０１からの信号がそのまま出力される出力端子３０２とが設けられる。また後段からの１ビット信号が入力される入力端子３０３と、この入力端子３０３からの信号がそのまま出力される出力端子３０４とが設けられる。
【００６２】
さらに入力端子３０１からの信号にそれぞれマルチビット係数を乗算する乗算器３０５、３０６と、入力端子３０３からの信号にそれぞれマルチビット係数を乗算する乗算器３０７、３０８と、前段からのマルチビット信号が入力される入力端子３０９とが設けられる。そしてこれらの乗算器３０５、３０７と、入力端子３０９からの信号がマルチビットの加算器３１０で加算されると共に、この加算器３１０の出力がマルチビットの単位遅延手段３１１を通じて加算器３１０に帰還される。
【００６３】
また、上述の乗算器３０６、３０８と、加算器３１０の出力がマルチビットの加算器３１２で加算される。この加算器３１２の出力が後段へのマルチビット信号の出力端子３１３に出力されると共に、この出力端子３１３の出力がマルチビットの単位遅延手段３１４を通じて加算器３１２に帰還される。そしてこの単位遅延手段３１４の出力（図２のＢ）、またはこの単位遅延手段３１４に並列に設けられたマルチビットの単位遅延手段３１５の出力（図２のＣ）が、マルチビット係数を乗算する乗算器３１６を通じて加算器３１０に入力される。
【００６４】
さらにこの装置においては、図２のＤに示すような第３の回路要素が設けられる。この図２のＤにおいて、前段からの１ビット信号が入力される入力端子４０１が設けられる。この入力端子４０１からの信号にマルチビット係数を乗算する乗算器４０２に入力される。また前段からのマルチビット信号が入力される入力端子４０３とが設けられる。さらにこの乗算器４０２と入力端子４０３からの信号がマルチビットの加算器４０４で加算される。
【００６５】
この加算器４０４の出力が、入力が正または０の時に“１”を出力し、負の時に“−１”を出力する量子化器４０５に入力される。そしてこの量子化器４０５からの１ビット信号が出力端子４０６に取り出されると共に、この量子化器４０５の出力が１ビットの単位遅延手段４０７を通じて、この１ビット信号を前段に出力する出力端子４０８に取り出される。
【００６６】
そしてこの装置においては、これらの第１〜第３の回路要素について、初段に第１の回路要素又は第２の回路要素を設け、初段に上記第１の回路要素を設けた場合にはこの初段の第１の回路要素の入力端子２０１に１ビット信号を入力し、入力端子２０７に０を入力する。初段に第２の回路要素を設けた場合には、第２の回路要素の入力端子３０１に１ビット信号を入力し、入力端子３０９に０を入力する。さらに初段の第１の回路要素又は第２の回路要素の後段に第１の回路要素及び／または第２の回路要素を任意の順番で任意の段数だけ縦続接続する。そしてその終段に第３の回路要素を接続し、第３の回路要素の出力端子４０６から１ビット信号を取り出すものである。
【００６７】
そこでこの図１の装置において、装置の入力をｘ（ｚ-1）、出力をｙ（ｚ-1）した場合の伝達関数については、上述の (1)〜 (7)式は全く等しく置くことができるものである。
【００６８】
そこで上述の (1)式について係数の具体的な数値の算出を行う。なお最も簡単で安定な係数設計法として、先ず係数ｆ4 ＝ｆ2 ＝０と置いて他の係数を算出し、その後に係数ｆ4 、ｆ2 に望みの値を入れる方法がある。そこで以下の説明では、この方法によって具体的な数値を算出する。
【００６９】
ここで図１の装置において、値ｇ5 、ｇ4 、ｇ3 、ｇ2 、ｇ1 、ｇ0 は、それぞれ以下のように表される。
ｇ5 ＝−ｅ0                                                   ・・・(43)
ｇ4 ＝ｅ1 ＋５ｅ0                                             ・・・(44)
ｇ3 ＝−ｅ2 −４ｅ1 −１０ｅ0                                 ・・・(45)
ｇ2 ＝ｅ3 ＋３ｅ2 ＋６ｅ1 ＋１０ｅ0                           ・・・(46)
ｇ1 ＝−ｅ4 −２ｅ3 −３ｅ2 −４ｅ1 −５ｅ0                   ・・・(47)
ｇ0 ＝ｅ5 ＋ｅ4 ＋ｅ3 ＋ｅ2 ＋ｅ1 ＋ｅ0                       ・・・(48)
【００７０】
すなわち図１の装置において、マルチビット乗算器２５、２４、２３、２２、２１、２０への入力信号をそれぞれｘ0 、ｘ1 、ｘ2 、ｘ4 、ｘ5 とするとｘ0 →ｙ0 への伝達関数は、
ｙ0 ＝ｅ0 ｘ0 
である。
【００７１】
また、ｘ1 →ｙ1 への伝達関数は、この部分の回路が図３のＡ、Ｂのように表されることから、
【数１７】
0003690073.tif 000021
と表される。
【００７２】
従ってｘ1 →ｙ0 への伝達関数は、
【数１８】
0003690073.tif 000022
となる。
【００７３】
さらにｘ2 →ｙ0 への伝達関数は、ｘ2 →ｙ2 の部分の回路が図４のＡ、Ｂのように表されることから、
【数１９】
0003690073.tif 000023
となる。
【００７４】
同様に、ｘ3 →ｙ0 への伝達関数は、
【数２０】
0003690073.tif 000024
となる。
【００７５】
同様に、ｘ4 →ｙ0 への伝達関数は、
【数２１】
0003690073.tif 000025
となる。
【００７６】
同様に、ｘ5 →ｙ0 への伝達関数は、
【数２２】
0003690073.tif 000026
となる。
【００７７】
そこでこれらのｘ0 、ｘ1 、ｘ2 、ｘ3 、ｘ4 、ｘ5 からｙ0 への信号寄与分を加算すると、その分母は
0003690073.tif 000027
となる。
【００７８】
これを変形してｚについて整理して、ｆ4 ＝ｆ2 ＝０と置くと、
0003690073.tif 000028
となり、それぞれの係数が上述の値ｇ5 、ｇ4 、ｇ3 、ｇ2 、ｇ1 、ｇ0 を示す式(43)〜(48)となる。
【００７９】
また、上述の量子化回路４（図８のＢ参照）において、Ｎ→ｏｕｔ（▲２▼）の伝達関数は、
【数２３】
0003690073.tif 000029
となる。なお、gg5 〜gg0 は上述のｇ5 〜ｇ0 のｅ5 〜ｅ1 をｄ5 〜ｄ1 に置き換えたものである。ただし、ｅ0 ＝０とする。
【００８０】
従ってこの式を変形し、分子を
0003690073.tif 000030
となる。
【００８１】
そしてこのＮ→ｏｕｔの伝達関数は、上述の (3)式に示したものであるので、上述の分母のそれぞれの係数が、上述の値ｈ1 、ｈ2 、ｈ3 、ｈ4 、ｈ5 を示す値となり、
ｈ1 ＝−５−ｄ5 −ｄ4 −ｄ3 −ｄ2 −ｄ1 
ｈ2 ＝１０＋ｄ4 ＋２ｄ3 ＋３ｄ2 ＋４ｄ1 
ｈ3 ＝−１０−ｄ3 −３ｄ2 −６ｄ1 
ｈ4 ＝５＋ｄ2 ＋４ｄ1 
ｈ5 ＝−１−ｄ1 
となる。
【００８２】
従って以上の各式より、値ｅ0 、ｅ1 、ｅ2 、ｅ3 、ｅ4 、ｅ5 は、
ｅ0 ＝−ｇ5                                                   ・・・(49)
ｅ1 ＝ｇ4 −５ｅ0                                             ・・・(50)
ｅ2 ＝−ｇ3 −４ｅ1 −１０ｅ0                                 ・・・(51)
ｅ3 ＝ｇ2 −３ｅ2 −６ｅ1 −１０ｅ0                           ・・・(52)
ｅ4 ＝−ｇ1 −２ｅ3 −３ｅ2 −４ｅ1 −５ｅ0                   ・・・(53)
ｅ5 ＝ｇ0 −ｅ4 −ｅ3 −ｅ2 −ｅ1                             ・・・(54)
として求められる。
【００８３】
さらに、値ｄ1 、ｄ2 、ｄ3 、ｄ4 、ｄ5 は、
ｄ1 ＝−１−ｈ5                                               ・・・(55)
ｄ2 ＝−５−４ｄ1 ＋ｈ4                                       ・・・(56)
ｄ3 ＝−１０−３ｄ2 −ｈ3 −６ｄ1                             ・・・(57)
ｄ4 ＝−１０−２ｄ3 −３ｄ2 ＋ｈ2 −４ｄ1                     ・・・(58)
ｄ5 ＝−５−ｄ4 −ｄ3 −ｄ2 −ｄ1 −ｈ1                       ・・・(59)
で与えられる。
【００８４】
そこで上述の図７の場合と同じく、(19)式の伝達関数Ｈ3(ｚ-1）と、(20)式の伝達関数Ｈ4(ｚ-1）を図１の装置で実現しようとすると、値ｇ5 、ｇ4 、ｇ3 、ｇ2 、ｇ1 、ｇ0 は(21)〜(26)式で与えられる。また値ｆ4 、ｆ2 は値ｃ4 、ｃ2 と同じく(6)(7)式で与えられる。
【００８５】
さらに値ｈ1 、ｈ2 、ｈ3 、ｈ4 、ｈ5 は(38)〜(42)式で与えられる。そしてこの場合に、上述の図７の装置では、(19)式の伝達関数Ｈ3(ｚ-1）と、(20)式の伝達関数Ｈ4(ｚ-1）を実現しようとすると、上述の(27)〜(32)式から、
ｂ0 ≠０、ｂ1 ≠０、ｂ2 ≠０、ｂ3 ≠０、ｂ4 ≠０、ｂ5 ≠０
であったものを、図１の装置では、(49)〜(54)式からは、
ｅ0 ＝０、ｅ1 ＝０、ｅ2 ＝０、ｅ3 ≠０、ｅ4 ≠０、ｅ5 ≠０
とすることができる。
【００８６】
すなわち上述のような１ビット信号処理装置において、入出力間の遅延時間を最小にしようとすると、図７の形式の装置ではマルチビット係数ｂ0 〜ｂ5 はいずれも０にすることができないが、図１の形式の装置ではｅ0 、ｅ1 、ｅ2 を０にすることができ、この分の入力側の１ビット信号ラインに接続される乗算器を削減することができると共に、このような乗算器に設定される係数の算出や、設定のための時間も削減でき、さらに信号処理において、これらの乗算器での演算ステップや処理時間も短縮することができるものである。
【００８７】
従ってこの装置において、加算器の出力をそのまま後段に出力すると共に、その出力信号を単位遅延手段を通じて同じ加算器に帰還することによって、入力側の１ビット信号ラインに接続される乗算器に設定される係数を０にして、乗算器の数を削減することができる。
【００８８】
これによって、従来の装置では、入出力間の遅延時間を最小にしようとすると入力側の１ビット信号ラインに接続される乗算器の数を削減することができなかったものを、本発明によればこれらの問題点を容易に解消することができる。
【００８９】
その結果、このような乗算器に設定される係数の算出や、設定のための時間も削減でき、さらに信号処理において、これらの乗算器での演算ステップや処理時間も短縮することができるものである。
【００９０】
そこで具体的な数値を算出するために、上述と同じ条件で値ｇ5 〜ｇ0 及び値ｈ1 〜ｈ5 を求め、これらの値を(49)〜(54)式に代入すると、
ｅ0 ＝０、ｅ1 ＝０、ｂ2 ＝０、ｅ3 ＝0.9944916696877012
ｅ4 ＝0.00954545099197554 、ｅ5 ＝0.0000538203925434
となり、(55)〜(59)式から
ｄ1 ＝−0.7315685905545297、ｄ2 ＝−0.3856693380248617
ｄ3 ＝−0.1546749645185590、ｄ4 ＝−0.0001198529554685
ｄ5 ＝−0.0000083350897659
が求められる。なお、ｆ4 ＝0 、ｆ2 ＝−1/512 である。
【００９１】
そしてこれらの数値を用いて上述の (2)式の伝達関数Ｈ1(ｚ-1）の値を計算した結果が図５である。また図１の回路に２．７５６２５ｋＨｚの正弦波１ビット信号を入力し、図１の回路を動作させた結果が伝達関数Ｈ2(ｚ-1）の特性を表す図６である。ただし、この例では使用周波数帯域として、０Ｈｚから約１００ｋＨｚを想定しているものである。
【００９２】
そこで図１１のＡと図５を比較すると、３００ｋＨｚより高域の特性が異なるのはノイズシェーピングの影響が出たものである。しかしながらこのような高域は使用帯域外であるので問題はない。また、図１１のＢと図６を比較すると、図６では２．７５６２５ｋＨｚのところに鋭いピークが見られるが、これは入力として与えた信号である。また雑音成分が３３００Ｈｚをピークとしてその周辺で少し盛り上がっているのは、伝達関数Ｈ3(ｚ-1）を実現した影響であって、これも問題のないものである。
【００９３】
従ってこの装置において、入力側の１ビット信号ラインに接続される乗算器に設定される係数を０にして乗算器の数を削減することができる。すなわちこの装置において、ｍ次のＩＩＲフィルターとｋ次のΣΔ変調器を組み合わせて１ビット信号を入力し、１ビット信号を出力する１ビットデジタルフィルター（１ビット信号処理装置）を形成した場合に、入出力間の遅延時間を最小にしようとすると、従来の装置では、入力側の１ビット信号ラインに接続されるｍ＋ｋ＋１個の乗算器の係数を全て使用しなければならなかったものを、本発明によれば、ｍ＋１個の乗算器の係数を使用だけでよく、ｋ個の乗算器を削減できる。
【００９４】
なお図７の装置においても、ｇ5 ＝ｒ2 、ｇ4 ＝ｒ1 、ｇ3 ＝ｒ0 とすると、ｂ0 ＝０、ｂ1 ＝０、ｂ2 ＝０、ｂ3 ＝ｇ3 、ｂ4 ＝−２ｂ3 （３＋ｃ4 ）、ｂ5 ＝ｇ5 ＋ｂ4 −ｂ3 となり、ｂ2 、ｂ1 、ｂ0 を０にすることができる。
【００９５】
しかしながらこの場合には、
0003690073.tif 000031
となり、ｚ-3の項が残るために、入出力間の遅延時間が３クロック分余分に掛かってしまうことになる。
【００９６】
こうして上述の１ビット信号処理装置によれば、１ビット信号がそれぞれ第１のマルチビット乗算器を通じて複数段の加算器に入力され、これらの加算器の出力が順次次段の加算器に入力され、終段の加算器の出力が量子化器を通じて１ビット信号で取り出されると共に、量子化器の出力が第１の単位遅延手段とそれぞれ第２のマルチビット乗算器を通じて複数段の加算器に入力されて成り、各加算器の出力がそれぞれ第２の単位遅延手段を通じて同じ加算器に入力されると共に、任意の加算器の出力がそれぞれ第２または第３の単位遅延手段と第３のマルチビット乗算器を通じて前段の加算器に入力されることにより、入力側の１ビット信号ラインに接続される乗算器に設定される係数を０にして、乗算器の数を削減することができるものである。
【００９７】
【発明の効果】
従って請求項１の発明によれば、加算器の出力をそのまま後段に出力すると共に、その出力信号を単位遅延手段を通じて同じ加算器に帰還することによって、入力側の１ビット信号ラインに接続される乗算器に設定される係数を０にして、乗算器の数を削減することができるものである。
【００９８】
これによって、従来の装置では、入出力間の遅延時間を最小にしようとすると入力側の１ビット信号ラインに接続される乗算器の数を削減することができなかったものを、本発明によればこれらの問題点を容易に解消することができる。
【００９９】
その結果、このような乗算器に設定される係数の算出や、設定のための時間も削減でき、さらに信号処理において、これらの乗算器での演算ステップや処理時間も短縮することができるものである。
【図面の簡単な説明】
【図１】本発明の適用される１ビット信号処理装置の一例の構成図である。
【図２】その回路要素の一例の構成図である。
【図３】その説明のための図である。
【図４】その説明のための図である。
【図５】その説明のための図である。
【図６】その説明のための図である。
【図７】従来の１ビット信号処理装置の構成図である。
【図８】その要部の構成図である。
【図９】その説明のための図である。
【図１０】その説明のための図である。
【図１１】その説明のための図である。
【図１２】その説明のための図である。
【図１３】その説明のための図である。
【符号の説明】
１…１ビット信号が入力端子、２０〜２５…第１のマルチビット係数（ｅ5 〜ｅ0 ）の乗算される乗算器、３０〜３５…マルチビットの加算器、４…量子化器、５…出力端子、６…１ビットの単位遅延手段、７０〜７４…第２のマルチビット係数（ｄ5 〜ｄ1 ）の乗算される乗算器、８０〜８４…マルチビットの単位遅延手段、９２，９４…第３のマルチビット係数（ｆ2 、ｆ4 ）の乗算される乗算器、１０４…マルチビットの単位遅延手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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