(57)【特許請求の範囲】
【請求項１】
電源電圧が印加される場合に動作して直流電圧を発生するチップ内部の直流電圧発生部と、
前記直流電圧発生部に連結されて直流電圧を出力し、テストモード信号を発生する場合には電源電圧よりも高い直流電圧を印加する直流電圧出力用パッドと、
前記チップ内部の直流電圧を降圧する直流電圧レベル感知部と、
電源電圧とチップ内部の直流電圧の印加方法によって、テストモード又は正常モードを区分できるモード信号を発生する動作モード判断部と、
前記直流電圧出力用パッドに電源電圧よりも高い直流電圧が電源電圧よりも先に印加される場合に、前記動作モード判断部が前記直流電圧レベル感知部の出力電圧に従いテストモードのモード信号を出力するようし、電源電圧が先に印加される場合に、前記動作モード判断部が正常モードのモード信号を出力するように制御するモード信号持続制御部とを備えるモード信号発生装置を有することを特徴とする半導体メモリ装置。
【請求項２】
前記直流電圧レベル感知部は、前記直流電圧出力用パッドに電源電圧よりも高い直流電圧が印加される場合に、前記直流電圧を電源電圧よりも高い電圧に降圧して出力することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記直流電圧レベル感知部は、
前記直流電圧出力用パッドの電圧を降圧して出力する複数のダイオードと、
前記複数のダイオードの出力端子と接地との間に連結され、電源電圧感知反転信号に従いオン/オフされるNMOSトランジスタとを備えることを特徴とする請求項１又は２に記載の半導体メモリ装置。
【請求項４】
前記動作モード判断部は、
前記直流電圧レベル感知部の出力電圧及び電源電圧を差動増幅する差動増幅部と、
電源電圧と前記差動増幅部の出力端子との間に連結されて、前記モード信号持続制御部の制御信号に従い電源電圧をプリーチャージ用電圧として出力するプリーチャージ部と、
前記電源電圧が供給される初期に正常モードのモード信号を出力し、電源電圧が正常に印加される場合に、前記モード信号持続制御部の制御信号に従い、前記差動増幅部の出力電圧をラッチさせた後にモード信号として出力するか、又は前記電源電圧が供給される初期に出力された正常モードのモード信号を続いて出力するモード信号出力部とを備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記モード信号出力部は、
直列接続されて前記差動増幅部の出力電圧を通過させる第１及び第２インバーターと、
前記第１及び第２インバーターを通過した出力電圧を前記モード信号持続制御部の制御信号に従い通過させる伝送用トランジスタと、
電源電圧感知非反転信号に従い動作して電源電圧を通過又は遮断させるPMOSトランジスタと、
前記電源電圧が印加される初期に前記PMOSトランジスタの出力電圧を貯蔵及び反転させてモード信号として出力し、電源電圧が正常レベルに印加される場合に前記モード信号持続制御部の制御信号に従い前記伝送用トランジスタの出力電圧を貯蔵及び反転させてモード信号として出力する第１ラッチとを備えることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記モード信号持続出力部は、
前記直流電圧出力用パッドに印加される電源電圧よりも高い直流電圧を電源電圧のレベルに降圧する直流電圧降下部と、
前記直流電圧降下部の出力電圧が前記電源電圧とほぼ同一レベルであるかを判断する直流電圧印加状態感知部と、
前記直流電圧印加状態感知部及び前記動作モード判断部の出力信号を組み合わせて、前記動作モード判断部の動作を制御する制御信号出力部とを備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
前記直流電圧降下部は、前記直流電圧出力用パッドに印加される直流電圧を複数のダイオードで降圧して出力することを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記直流電圧降下部は、NMOSトランジスタ又はPMOSトランジスタからなった複数のダイオードで直流電圧出力用パッドに印加される直流電圧を降圧することを特徴とする請求項６又は７に記載の半導体メモリ装置。
【請求項９】
前記直流電圧印加状態感知部は、
電源電圧に従いオンされて、前記直流電圧降下部の出力電圧を接地させるNMOSトランジスタと、
電源電圧感知非反転信号に従いオンされて、前記直流電圧降下部の出力電圧を通過させるPMOSトランジスタと、
前記PMOSトランジスタの出力電圧を貯蔵させる第２ラッチと、
前記直流電圧降下部の出力電圧及び前記第２ラッチに貯蔵された信号を反転論理積するNANDゲートとを備えることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項１０】
前記制御信号出力部は、前記直流電圧印加状態感知部及び前記動作モード判断部の出力信号を反転論理和するNORゲートを備えることを特徴とする請求項６に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置をテストモードで動作させるためのモード信号を発生するモード信号発生装置(Generation circuit of mode signal in semiconductor memory device)を有する半導体メモリ装置に関する。
【０００２】
【従来の技術】
一般に、半導体メモリ装置は、パッケージをする前にウェーハ状態でバーンインストレス(burn-in stress)を印加したり、又は所定の特殊目的のテストなどを行う場合がある。
【０００３】
このようなバーンインストレス又は特殊目的のテストを行うテストモードは正常な動作モードではないので、半導体メモリ装置に備えられた全ての入力ピン及び出力ピンを用いずに、単に数本の入力ピン及び出力ピンのみに所定の信号を印加してテストモードの動作を行う。
【０００４】
ウェーハ状態でバーンインストレス又は特殊目的のテストを行い得るようにするため、従来は半導体メモリ装置を製造する場合、チップに別の入力ピン(dummy pad)を準備し、該入力ピンにテストモードを行うためのモード信号を印加していた。
【０００５】
【発明が解決しようとする課題】
然るに、半導体メモリ装置を製造する場合、別のテストモード信号を発生するための入力ピンを共に製造しなければならないので、チップのサイズが大きくなるという問題点があった。
【０００６】
又、前記半導体メモリ装置の動作をテストするテスタに、前記チップの入力ピンに別のモード信号を印加できるようにする手段を具備する必要があるので、テスタの製造原価が上昇するという問題点があった。
【０００７】
本発明の目的は、別の入力ピンを用いず、チップ内部の直流電圧発生部の直流電圧出力用ピンを用いてテストモード信号を発生し得るようにしたモード信号発生装置を有する半導体メモリ装置を提供することにある。
【０００８】
【課題を解決するための手段】
このような目的を達成するための本発明に係る半導体メモリ装置のモード信号発生装置によると、チップ内部のビット線に直流電圧を供給する直流電圧発生部が電源電圧により動作するため、電源電圧よりも先に電流電圧発生部が直流電圧を発生することができないという原理を用いる。
【０００９】
本発明の半導体メモリ装置は、電源電圧が印加される場合に動作して直流電圧を発生するチップ内部の直流電圧発生部と、前記直流電圧発生部に連結されて直流電圧を出力し、テストモード信号を発生する場合には電源電圧よりも高い直流電圧を印加する直流電圧出力用パッドと、前記チップ内部の直流電圧を降圧する直流電圧レベル感知部と、電源電圧とチップ内部の直流電圧の印加方法によって、テストモード又は正常モードを区分できるモード信号を発生する動作モード判断部と、前記直流電圧出力用パッドに電源電圧よりも高い直流電圧が電源電圧よりも先に印加される場合に、前記動作モード判断部が前記直流電圧レベル感知部の出力電圧に従いテストモードのモード信号を出力するようし、電源電圧が先に印加される場合に、前記動作モード判断部が正常モードのモード信号を出力するように制御するモード信号持続制御部とを備えるモード信号発生装置を有することを特徴とする。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
【００１１】
図１は、本実施の形態に係るモード信号発生装置の構成を示したブロック図で、図２はその詳細回路図である。
【００１２】
図１において、直流電圧発生部10は、電源電圧VCCが印加される場合に直流電圧VBLを発生してチップ内部のビット線に供給する。即ち、電源電圧VCCが供給される場合に、該電源電圧VCCレベルの約1/2レベルを有する電圧を直流電圧VBLに発生して、チップ内部のビット線に供給する。
【００１３】
直流電圧出力用パッド20は、前記チップ内部の直流電圧発生部10の直流電圧VBLを、チップ外部に出力する。本実施の形態においては、テストモードにより高電位のモード信号(PMODE)を発生する場合には、前記直流電圧出力用パッド20に電源電圧VCCよりも高い電圧を印加する。
【００１４】
直流電圧レベル感知部30は、前記チップ内部の直流電圧レベルを感知する。即ち、チップ内部のビット線と接地間にNMOSトランジスタ300,302,304が直列に連結され、前記NMOSトランジスタ300,302はソースとゲートとがそれぞれ接続されてダイオードとして動作するようになっている。前記NMOSトランジスタ304のゲートには電源電圧感知反転信号VCCHBが印加されるように接続されて、NMOSトランジスタ302,304のドレインの接続点N5に電圧レベル感知信号が出力されるように構成される。
【００１５】
従って、前記直流電圧レベル感知部30からは、前記直流電圧発生部10で発生された直流電圧及び直流電圧出力用パッド20に印加された電圧が、前記NMOSトランジスタ300,302を通じて2×Vth（ここで、VthはNMOSトランジスタのしきい電圧である）だけ降圧されて出力される。
【００１６】
動作モード判断部40は、差動増幅部42、プリチャージ部44、及びモード信号出力部46からなり、前記直流電圧レベル感知部30の出力電圧に従いモード信号PMODEを出力する。
【００１７】
前記差動増幅部42は、電源電圧VCCがPMOSトランジスタ420及びNMOSトランジスタ422とPMOSトランジスタ424及びNMOSトランジスタ426とをそれぞれ通り、NMOSトランジスタ428を再び通って接地される。前記PMOSトランジスタ420,424のゲートは、前記PMOSトランジスタ424及びNMOSトランジスタ426のドレインの接続点に接続される。前記NMOSトランジスタ422,426のゲートには、前記電圧レベル感知部30の出力電圧及び電源電圧VCCがそれぞれ接続されて印加され、前記NMOSトランジスタ428のゲートには、後述されるモード信号持続制御部50が出力する制御信号が接続されて印加され、PMOSトランジスタ420及びNMOSトランジスタ422のドレインの接続点N6に出力信号が出力されるように構成される。
【００１８】
従って、前記差動増幅部42は、モード信号持続制御部50が高電位の制御信号を出力してNMOSトランジスタ428がオンされる場合は、正常動作して前記電圧レベル感知部30の出力電圧及び電源電圧VCCのレベルに従って高電位又は低電位を出力し、モード信号持続制御部50が低電位を出力してNMOSトランジスタ428がオフされる場合は、動作を停止する。
【００１９】
前記プリーチャージ部44は、電源電圧VCCと前記差動増幅部42の出力端子とN6の間にPMOSトランジスタ440からなり、前記PMOSトランジスタ440のゲートにはモード信号持続制御部50が出力する制御信号が接続されて印加される。
【００２０】
従って、前記プリーチャージ部44は、モード信号持続制御部50が低電位の制御信号を出力する場合に、PMOSトランジスタ440がオンされて電源電圧VCCを出力する。
【００２１】
前記モード信号出力部46では、前記差動増幅部42の出力信号が順に通って出力されるように、直列接続されたインバーター460,462と、伝送用トランジスタのNMOSトランジスタ464及びPMOSトランジスタ466と、2個のインバーター468,470からなる第１ラッチのインバーター468とが連結される。前記NMOSトランジスタ464のゲートにはモード信号持続制御部50が出力する制御信号が接続されて印加されると共に、インバーター472を通じてPMOSトランジスタ466のゲートにも接続される。そして、電源電圧VCCと前記NMOSトランジスタ464、PMOSトランジスタ466及び前記第１ラッチの接続点N7とのあいだには、PMOSトランジスタ474が接続され、PMOSトランジスタ474のゲートには電源電圧感知非反転信号VCCHが接続されて印加される。
【００２２】
従って、モード信号出力部46は、電源電圧VCCが印加される初期には、低電位の電源電圧感知非反転信号VCCHによりPMOSトランジスタ474がオンされ、電源電圧VCCがPMOSトランジスタ474を通って第１ラッチに貯蔵されて、モード信号PMODEとして出力される。そして、モード信号持続制御部50が高電位を出力する場合に、伝送用トランジスタのNMOSトランジスタ464及びPMOSトランジスタ466がオンされて、前記差動増幅部42の出力電圧がインバーター460,462と、NMOSトランジスタ464及びPMOSトランジスタ466と、第１ラッチのインバーター468とを順次通って、モード信号PMODEとして出力される。又、モード信号持続制御部50が低電位を出力する場合は、NMOSトランジスタ464及びPMOSトランジスタ466がオフされ、第１ラッチに貯蔵された電圧が続いてモード信号PMODEとして出力される。
【００２３】
モード信号持続制御部50は、電源電圧VCCが前記直流電圧出力用パッド20の直流電圧よりも先に印加される場合に、前記動作モード判断部40が正常モードのモード信号PMODEを出力し、電源電圧VCCよりも前記直流電圧出力用パッド20に電源電圧VCCよりも高い直流電圧が印加される場合に、前記動作モード判断部40が前記直流電圧レベル感知部30の出力電圧に従いテストモードのモード信号PMODEを出力する、モード信号持続制御部である。
【００２４】
前記モード信号出力持続部50は、直流電圧降下部52、直流電圧印加状態感知部54、及び制御信号出力部56からなる。
【００２５】
前記直流電圧降下部52は、前記直流電圧VBLが直列接続されたNMOSトランジスタ520,522,524,526からなり、前記NMOSトランジスタ520,522,524,526のソースはゲートにそれぞれ接続されてダイオードとして動作するように構成される。
【００２６】
従って、直流電圧降下部52からは、前記チップ内部の直流電圧が前記NMOSトランジスタ520,522,524,526を通って4Vthだけ降圧されて出力される。
【００２７】
ここで、直流電圧降下部52は、PMOSトランジスタを用いてチップ内部の直流電圧を4Vthだけ降圧して出力するように構成することもできる。
【００２８】
前記直流電圧印加状態感知部54は、前記直流電圧降下部52の出力端子N1がNANDゲート540の一側入力端子に接続されると共に、前記直流電圧降下部52の出力端子N1と接地とのあいだにNMOSトランジスタ542が接続されて、NMOSトランジスタ542のゲートに電源電圧VCCが接続されて印加される。又、前記直流電圧降下部52の出力端子N1が、PMOSトランジスタ544を通じて前記NANDゲート540の他方側の入力端子N2に接続されると共に、その接続点N2にインバーター546,548からなった第２ラッチが接続され、PMOSトランジスタ544のゲートには電源電圧感知非反転信号VCCHが接続されて印加される。
【００２９】
従って、直流電圧印加状態感知部54は、電源電圧VCCが印加されず電源電圧感知非反転信号VCCHが低電位である場合、PMOSトランジスタ544がオンされ、前記直流電圧降下部52の出力電圧がNANDゲート540の一側入力端子に印加されると共に、PMOSトランジスタ544を通って第２ラッチに貯蔵された後、NANDゲート540の他方側入力端子に印加される。そして、電源電圧VCCが印加される場合、NMOSトランジスタ542がオンされてNANDゲート540が高電位を出力する。
【００３０】
前記制御信号出力部56は、前記動作モード判断部40の出力電圧及び前記直流電圧印加状態感知部54の出力電圧がNORゲート560の入力端子にそれぞれ接続されて印加され、NORゲート560の出力端子N4から制御信号が出力されるように構成される。
【００３１】
従って、制御信号出力部56は、前記動作モード判断部40及び前記直流電圧印加状態感知部54の出力電圧がどちらも低電位である場合、高電位を出力して前記動作モード判断部40が直流電圧レベル感知部30の出力電圧に従いモード信号PMODEを出力し、前記動作モード判断部40及び/又は前記直流電圧印加状態感知部54の出力電圧が高電位である場合に、前記第１ラッチに貯蔵された電圧を出力する。
【００３２】
図３は、本実施の形態に係る信号発生装置での電源電圧感知信号発生部の構成例を示した詳細回路図である。
【００３３】
図示されたように、電源電圧VCCがPMOSトランジスタ600のソースに接続されて印加され、PMOSトランジスタ600のゲート及びドレインが接地抵抗602に共通接続されて、PMOSトランジスタ600がダイオードとして動作されると共に、その接続点にインバーター604,606,608,610が直列接続されて、インバーター608の出力端子で電源電圧感知反転信号VCCHBが出力され、インバーター610の出力端子で電源電圧感知非反転信号VCCHが出力されるように構成される。
【００３４】
このように構成された本実施の形態に係るモード信号発生装置の動作を、図４及び図５の波形図を用いて詳しく説明する。
【００３５】
まず、ウェーハレベルでバーンインストレスを印加するか又は所定の特殊目的のテストを行うテストモードで高電位のモード信号PMODEを出力する場合、電源電圧VCCを印加するまえに、図４のｂに示すように、時間t1に直流電圧出力用パッド20に電源電圧VCCよりも高い電圧、例えばVCC+4Vthを印加する。
【００３６】
前記直流電圧出力用パッド20に印加されたVCC+4Vthの電圧は、モード信号持続制御部50の直流電圧降下部52のNMOSトランジスタ520,522,524,526を順次通って、図４のｅに示すように、4Vthだけ降圧されて電源電圧VCCと同一なレベルの電圧が出力され、直流電圧降下部52の出力電圧は直流電圧印加状態感知部54のNANDゲート54の一側入力端子に印加される。
【００３７】
又、直流電圧出力用パッド20に印加されたVCC+4Vthの電圧は、直流電圧レベル感知部30のダイオードとして動作するNMOSトランジスタ300,302を通って2Vthが降圧されて、直流電圧レベル感知部30の出力端子N5からは、図４のｉに示したように、VCC+2Vthが出力され、直流電圧レベル感知部30の出力電圧は動作モード判断部40の差動増幅部42のNMOSトランジスタ422のゲートに印加される。
【００３８】
このような状態で、図４のａに示したように、時間t2に電源電圧VCCが印加されて時間t3に所定電圧以上に上昇するまで、電源電圧感知信号発生部は、図４のｃに示すように、電源電圧感知非反転信号VCCHを低電位として出力すると共に、図４のｄに示すように、電源電圧感知反転信号VCCHBを漸次増加させて出力する。
【００３９】
前記低電位の電源電圧感知非反転信号VCCHにより直流電圧印加状態感知部54のPMOSトランジスタ544がオンされるので、前記直流電圧降下部52の出力電圧、即ち、高電位がPMOSトランジスタ544を通り、インバーター546,548からなる第２ラッチに貯蔵され、NANDゲート540の他方側入力端子に、図４のｆに示すように、高電位が印加される。
【００４０】
すると、NANDゲート540が、図４のｇに示すように、低電位を出力して制御信号出力部56のNORゲート560の一側入力端子に印加される。
【００４１】
そして、前記低電位の電源電圧感知非反転信号VCCHによりモード信号出力部46のPMOSトランジスタ474がオンされるので、図４のｋに示したように、電源電圧VCCがPMOSトランジスタ474を通じて出力され、第１ラッチのインバーター468が、図４のｌに示したように、モード信号PMODEを低電位として出力し、該出力された低電位は制御信号出力部56のNORゲート560に印加される。
【００４２】
従って、前記NORゲート560が、図４のｈに示したように、高電位を出力し、NORゲート560が出力した高電位により動作モード判断部40の差動増幅部42のNMOSトランジスタ428がオンされて差動増幅部42が正常動作し、プリーチャージ部44のPMOSトランジスタ440がオフされ、モード信号出力部46のPMOSトランジスタ466及びNMOSトランジスタ464がどちらもオンされる。
【００４３】
このような状態で時間t3が経過して電源電圧VCCが所定電圧以上に上昇し、電源電圧感知信号発生部が、図４のｃに示すように、電源電圧感知非反転信号(VCCH)を高電位として出力すると共に、図４のｄに示すように、電源電圧感知反転信号(VCCHB)を低電位として出力すると、高電位の電源電圧感知非反転信号(VCCH)によりPMOSトランジスタ474がオフされる。
【００４４】
そして、電源電圧VCCが所定電圧以上に上昇しても前記直流電圧レベル感知部30の出力電圧はVCC+2Vthとして電源電圧(VCC)よりも高いので、差動増幅部42は、図４のｊに示したように、低電位を出力し、該出力された低電位はモード信号出力部46のインバーター460,462と、PMOSトランジスタ464及びNMOSトランジスタ466を通り、インバーター468,470からなる第１ラッチに貯蔵され、インバーター468を通じて図４のｌに示したように反転されて高電位のモード信号PMODEが出力される。
【００４５】
このようにモード信号(PMODE)が高電位に出力されると、NORゲート560が、図４のｈに示したように、低電位を出力するので、上述とは反対に差動増幅部42のNMOSトランジスタ428がオフされて差動増幅部42が動作せず、プリーチャージ部44のPMOSトランジスタ440がオンされて継続電源電圧VCCを出力し、モード信号出力部46のNMOSトランジスタ464及びPMOSトランジスタ466はどちらもオフされる。
【００４６】
従って、時間t4に直流電圧出力用パッド20に印加した直流電圧を図４のｂに示したように遮断しても、モード信号出力部46は第１ラッチに貯蔵された信号により、図４のｌに示したように、モード信号PMODEを継続して高電位に出力して、テストモードの動作を行い得るようになる。
【００４７】
一方、正常的な動作モードでモード信号PMODEを低電位に出力する場合は、図５のａに示したように、まず時間(t11)で電源電圧VCCを印加する。
【００４８】
このような状態で時間t12に前記電源電圧VCCの電圧レベルが所定の電圧以上になるまで、電源電圧感知信号発生部は、図５のｃに示すように、電源電圧感知反転信号(VCCH)を低電位で出力すると共に、図５のｄに示したように、電源電圧感知反転信号(VCCHB)を電源電圧(VCC)に従い漸次増加させて出力する。
【００４９】
前記低電位の電源電圧感知反転信号(VCCH)に従いモード信号出力部46のPMOSトランジスタ474がオンされて、図５のｋに示したように、電源電圧VCCを出力し、PMOSトランジスタ474が出力した電源電圧VCCは第１ラッチのインバーター468,470に貯蔵されて、インバーター468は図４のｌに示したようにモード信号(PMODE)を低電位に出力する。
【００５０】
このような状態で電源電圧(VCC)に従いNMOSトランジスタ542がオンされて、NANDゲート540の一側入力端子には図５のｅに示したように継続低電位が印加されるため、NANDゲート540は、図５のｇに示したように、電源電圧(VCC)に従い漸次増加する電圧を出力してNORゲート560に印加し、このためNORゲート560は、図５のｈに示したように、継続低電位を出力する。
【００５１】
従って、差動増幅部42のNMOSトランジスタ428がオフされたままで差動増幅部42が動作せず、プリーチャージ部44のPMOSトランジスタ440はオンされて継続電源電圧VCCを出力し、モード信号出力部46のNMOSトランジスタ464及びPMOSトランジスタ466はどちらもオフされたままである。
【００５２】
従って、モード信号出力部46は、前記第１ラッチに貯蔵された信号に従い図４のｌに示したように継続モード信号(PMODE)を低電位に出力して正常モードの動作を行う。
【００５３】
一方、前述ではチップ内部の直流電圧発生器10が電源電圧VCCの約1/2レベルを有する直流電圧VBLを出力してビット線のプリーチャージ用電圧を供給する回路を例に挙げて説明した。
【００５４】
本発明を実施するにおいてはこれに限定されず、接地電圧VSSと電源電圧VCC間のレベルを有する各種チップ内部の直流電圧発生器に簡単に適用して実施することができる。
【００５５】
【発明の効果】
以上説明したように、本発明は、既存のチップ内部の直流電圧発生部の直流電圧出力用パッドを用いて所定のテスト動作を行うテストモード信号を出力するものであって、別のダミーパッドを必要としないのでチップのサイズを大きく減らすことができる。
【図面の簡単な説明】
【図１】本実施の形態に係る半導体メモリ装置のモード信号発生装置の構成を示したブロック図である。
【図２】本実施の形態に係る半導体メモリ装置のモード信号発生装置の実施例を示した詳細回路図である。
【図３】本実施の形態に係る半導体メモリ装置のモード信号発生装置で電源電圧感知信号発生部の実施例を示した詳細回路図である。
【図４】テストモードの場合の図２及び図３の各部の動作波形図である。
【図５】正常モードの場合の図２及び図３の各部の動作波形図である。
【符号の説明】
10：直流電圧発生部
20：直流電圧出力用パッド
30：直流電圧レベル感知部
40：動作モード判断部
42：差動増幅部
44：プリーチャージ部
46：モード信号出力部
50：モード信号持続制御部
52：直流電圧降下部
54：直流電圧印加状態感知部
56：制御信号出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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