(57)【特許請求の範囲】
【請求項１】
オープンビット方式の集中レイアウトセンスアンプを持つ多ビットＤＲＡＭにおいて、メモリ領域を、縦方向に配列されたセンスアンプ列と該センスアンプ列の両側に配置されたセル領域とからなる複数のセルアレイから構成し、セル領域を挟んで隣接するセンスアンプ列間のセルアレイ端部に、前記隣接する両センスアンプ列と接続されるデータアンプ群を前記センスアンプ列と直交方向に配置して、いずれかのセンスアンプ列が活性化されたとき、該センスアンプ列の両側のデータアンプ列が活性化されるようにすることによって、前記隣接するセンスアンプ列のいずれが活性化された場合でも、両センスアンプ列と接続される同一のデータアンプ群を共用するように構成されていることを特徴とする半導体記憶装置。
【請求項２】
オープンビット方式の集中レイアウトセンスアンプを持つ多ビットＤＲＡＭにおいて、メモリ領域を縦方向に配列されたセンスアンプ列と、該センスアンプ列の両側に配置されたセル領域とからなる複数のセルアレイから構成し、隣接するセルアレイにおけるセル領域を挟んで隣接するセンスアンプ列間のセルアレイ端部に、データアンプ群を前記センスアンプ列と直交方向に配置して、前記隣接する両センスアンプ列と接続するとともに、前記データアンプ列を挟んで反対側に配置された隣接するセルアレイにおける隣接する両センスアンプ列も前記データアンプ群に接続し、前記データアンプ群の上下の隣接するセルアレイのいずれかのセンスアンプ列が活性化されたとき、該センスアンプ列の両側のデータアンプ群が活性化されるようにすることによって、前記上下のいずれかの隣接するセルアレイにおける前記隣接するセンスアンプ列のいずれが活性化された場合でも、両センスアンプ列と接続される同一のデータアンプ群を共用するように構成されていることを特徴とする半導体記憶装置。
【請求項３】
前記各センスアンプ列が、それぞれの両側のセル領域の複数のビット線と選択的に接続される第１のＩＯ線対を備えるとともに、前記第１のＩＯ線対と前記データアンプ群とを接続する第２のＩＯ線対が、前記センスアンプ列間のセル領域に対するカラム選択信号線とセル領域上で並走する前記センスアンプ列からの第１の配線部分と、前記センスアンプ列間のセル領域に対するワード線とセル領域上で並走して前記データアンプ群に接続される第２の配線部分とからなることを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記第１の配線部分の中央部分において、前記第２のＩＯ線対を構成するそれぞれのＩＯ線の配置入れ替えを行っていることを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記第２の配線部分の中央部分において、前記第２のＩＯ線対を構成するそれぞれのＩＯ線の配置入れ替えを行っていることを特徴とする請求項３又は４記載の半導体記憶装置。
【請求項６】
前記隣接するセンスアンプ列における、任意の一対の前記第１の配線部分が、前記センスアンプ列間のセル領域上において、同一の前記カラム選択信号線間に配置されていることを特徴とする請求項３乃至５のいずれか一記載の半導体記憶装置。
【請求項７】
前記各セルアレイにおいて、センスアンプ列と、該センスアンプ列に属するいずれか一方のセル領域と、前記センスアンプ列に接続される該センスアンプ列の両側のデータアンプ群ごとに活性化されることによって、シングルデータレートの動作を行うことを特徴とする請求項１乃至６のいずれか一記載の半導体記憶装置。
【請求項８】
前記各セルアレイにおいて、センスアンプ列と、該センスアンプ列に属するいずれか一方のセル領域と、前記センスアンプ列に接続される該センスアンプ列の両側のデータアンプ群とを２箇所以上ごとに活性化することによって、ダブルデータレートの動作を行うことを特徴とする請求項１乃至６のいずれか一記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、オープンビット線方式の集中レイアウトセンスアンプを持つ多ビットＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）であって、チップ面積を縮小可能にした半導体記憶装置に関する。
【０００２】
【従来の技術】
ＤＲＡＭのビット線配置方式としては、ビット線対ＢＴ／ＢＮがセンスアンプの一方の側の同一のセル領域に配置されるクローズビット線方式と、ビット線対ＢＴ／ＢＮがセンスアンプの両側の異なるセル領域にそれぞれ配置されるオープンビット線方式とがあるが、従来は、一般にクローズビット線方式が主流となっている。
【０００３】
図６は、クローズビット線方式の場合のセル構成をモデル的に示したものであって、同一のセル領域における、斜めの楕円形で示す複数のセル拡散層領域に対して、セル領域の一方の側に配置されたセンスアンプ０（不図示）からのビット線対ＢＴ０，ＢＮ０と、セル領域の他方の側に配置されたセンスアンプ１（不図示）からのビット線対ＢＮ１，ＢＴ１とを交互に配置して、〇で示す接続点においてそれぞれのビット線に接続する。
図６において、例えばビット線ＢＮ０が選択され、同一のセル領域に配置されたワード線ＷＬ０〜ＷＬ５のうちのワード線ＷＬ３が選択されたとき、接続点１０１によってビット線ＢＮ０に接続されているセル拡散層領域１００における、ビット線ＢＮ０とワード線ＷＬ３との交点に配置された、●で示すメモリセル１０２が、ビット線ＢＮ０に接続される。
【０００４】
図７は、オープンビット線方式の場合のセル構成をモデル的に示したものであって、同一のセル領域における、斜めの楕円形で示す複数のセル拡散層領域に対して、セル領域の一方の側に配置されたセンスアンプ０，１（不図示）からの、それぞれの片側のビット線ＢＴ０，ＢＴ１を配置して、〇で示す接続点においてそれぞれ接続する。
図７において、例えばビット線ＢＴ１が選択され、同一のセル領域に配置されたワード線ＷＬ０〜ＷＬ５のうちのワード線ＷＬ３が選択されたとき、接続点１１１によってビット線ＢＴ１に接続されているセル拡散層領域１１０における、ビット線ＢＴ１とワード線ＷＬ３との交点に配置された、●で示すメモリセル１１２がビット線ＢＴ１に接続される。
【０００５】
図６，図７から明らかなように、同一個数のメモリセルを有する場合に、オープンビット線方式によれば、クローズビット線方式の場合のセル構成に対して、１メモリセル当たりの占有面積を縮小することができる。
しかしながら、オープンビット線方式の場合、クローズビット線方式の場合と比較して、セル領域とセンスアンプ領域との配置において、制約を受ける。
【０００６】
図８は、オープンビット線方式であって、シェアードレイアウトセンスアンプの場合の、セル領域とセンスアンプ領域との構成例を示したものである。シェアードレイアウトセンスアンプの場合は、セル領域を挟んで両側に存在するそれぞれのセンスアンプからのビット線が交互に配置される。
図８に示すように、例えば中間のセル領域ＣＥＬＬ１では、センスアンプ列ＳＡＬ０の各センスアンプからのビット線ＢＮと、センスアンプ列ＳＡＬ１の各センスアンプからのビット線ＢＮとが、交互に配置されている。
しかしながら、最端部のセル領域ＣＥＬＬ０では、その外側にセンスアンプ列が存在しないため、センスアンプ列ＳＡＬ０の各センスアンプからのビット線ＢＴのみが配置されていて、セル領域内にビット線が配置されない無効領域が発生するとともに、セル周りの形状も他のセル領域とは異なるものとなっている。
【０００７】
図９は、オープンビット線方式であって、シェアードレイアウトセンスアンプの場合の、セル領域とセンスアンプ領域との他の構成例を示したものである。
この場合は、最端部のセル領域ＣＥＬＬ０では、センスアンプ列ＳＡＬ０の各センスアンプからのビット線ＢＴを折り返して配置することによって、セル領域の面積の縮小を図っているが、この場合は、対になっているビット線ＢＴ／ＢＮの形状が互いに異なるため、センスマージンの悪化や、アンバランスの発生が懸念されることになる。
【０００８】
図１０は、オープンビット線方式であって、集中レイアウトセンスアンプの場合の、セル領域とセンスアンプ領域との構成例を示したものである。
この場合は、各センスアンプ列の各センスアンプからのビット線ＢＴとビット線ＢＮは、それぞれ異なるセル領域に配置される。例えばセンスアンプ列ＳＡＬ０の各センスアンプからのビット線ＢＴはセル領域ＣＥＬＬ０Ｌに配置され、ビット線ＢＮはセル領域ＣＥＬＬ０Ｒに配置されていて、それぞれのセル領域には、他のセンスアンプ列からのビット線は存在しない。
従って、オープンビット線方式であって、集中レイアウトセンスアンプの場合は、すべてのセル領域の形状，構造が同一であって、最端部のセル領域でも他のセル領域と同じになるので、最端部のセル領域にも無駄な領域が生じない。
【０００９】
【発明が解決しようとする課題】
オープンビット線方式であって、集中レイアウトセンスアンプの場合、セル領域とセンスアンプ領域の配置を効率的にすることができる。
しかしながら、オープンビット線方式であって、集中レイアウトセンスアンプの場合は、ワード線を選択するためのロウアドレスの指定に応じて、同時に活性化されるセンスアンプの位置が縦方向に集中するために、これらのセンスアンプの出力を増幅するデータアンプも、必要台数のデータアンプをセンスアンプ列の付近に集中して配置することが必要になるとともに、使用電力も集中的に増加する。さらに、同時に使用しなければならない入出力（ＩＯ）線数が増加するので、データアンプ領域及びセンスアンプ領域の面積が大幅に増加する可能性があるという問題がある。
【００１０】
この発明は上述の事情に鑑みてなされたものであって、１セル当たりの占有面積が小さい特徴を有する、オープンビット線方式，集中レイアウトセンスアンプの場合に、ＤＲＡＭアレイ部の最端部のセル領域でも無駄な領域が発生しないとともに、データアンプ領域及びセンスアンプ領域の面積が増加することがない、半導体記憶装置を提供することを目的としている。
【００１１】
【課題を解決するための手段】
上記課題を解決するため、請求項１記載の発明は半導体記憶装置に係り、オープンビット方式の集中レイアウトセンスアンプを持つ多ビットＤＲＡＭにおいて、メモリ領域を、縦方向に配列されたセンスアンプ列と該センスアンプ列の両側に配置されたセル領域とからなる複数のセルアレイから構成し、セル領域を挟んで隣接するセンスアンプ列間のセルアレイ端部に、上記隣接する両センスアンプ列と接続されるデータアンプ群を上記センスアンプ列と直交方向に配置して、いずれかのセンスアンプ列が活性化されたとき、該センスアンプ列の両側のデータアンプ列が活性化されるようにすることによって、上記隣接するセンスアンプ列のいずれが活性化された場合でも、両センスアンプ列と接続される同一のデータアンプ群を共用するように構成されていることを特徴としている。
【００１２】
また、請求項２記載の発明は半導体記憶装置に係り、オープンビット方式の集中レイアウトセンスアンプを持つ多ビットＤＲＡＭにおいて、メモリ領域を縦方向に配列されたセンスアンプ列と、該センスアンプ列の両側に配置されたセル領域とからなる複数のセルアレイから構成し、隣接するセルアレイにおけるセル領域を挟んで隣接するセンスアンプ列間のセルアレイ端部に、データアンプ群を上記センスアンプ列と直交方向に配置して、上記隣接する両センスアンプ列と接続するとともに、上記データアンプ列を挟んで反対側に配置された隣接するセルアレイにおける隣接する両センスアンプ列も上記データアンプ群に接続し、上記データアンプ群の上下の隣接するセルアレイのいずれかのセンスアンプ列が活性化されたとき、該センスアンプ列の両側のデータアンプ群が活性化されるようにすることによって、上記上下のいずれかの隣接するセルアレイにおける上記隣接するセンスアンプ列のいずれが活性化された場合でも、両センスアンプ列と接続される同一のデータアンプ群を共用するように構成されていることを特徴としている。
【００１３】
また、請求項３記載の発明は、請求項１又は２記載の半導体記憶装置に係り、上記各センスアンプ列が、それぞれの両側のセル領域の複数のビット線と選択的に接続される第１のＩＯ線対を備えるとともに、上記第１のＩＯ線対と上記データアンプ群とを接続する第２のＩＯ線対が、上記センスアンプ列間のセル領域に対するカラム選択信号線とセル領域上で並走する上記センスアンプ列からの第１の配線部分と、上記センスアンプ列間のセル領域に対するワード線とセル領域上で並走して上記データアンプ群に接続される第２の配線部分とからなることを特徴としている。
【００１４】
また、請求項４記載の発明は、請求項３記載の半導体記憶装置に係り、上記第１の配線部分の中央部分において、上記第２のＩＯ線対を構成するそれぞれのＩＯ線の配置入れ替えを行っていることを特徴としている。
【００１５】
また、請求項５記載の発明は、請求項３又は４記載の半導体記憶装置に係り、上記第２の配線部分の中央部分において、上記第２のＩＯ線対を構成するそれぞれのＩＯ線の配置入れ替えを行っていることを特徴としている。
【００１６】
また、請求項６記載の発明は、請求項３乃至５のいずれか一記載の半導体記憶装置に係り、上記隣接するセンスアンプ列における、任意の一対の上記第１の配線部分が、上記センスアンプ列間のセル領域上において、同一の上記カラム選択信号線間に配置されていることを特徴としている。
【００１７】
また、請求項７記載の発明は、請求項１乃至６のいずれか一記載の半導体記憶装置に係り、上記各セルアレイにおいて、センスアンプ列と、該センスアンプ列に属するいずれか一方のセル領域と、上記センスアンプ列に接続される該センスアンプ列の両側のデータアンプ群ごとに活性化されることによって、シングルデータレートの動作を行うことを特徴としている。
【００１８】
また、請求項８記載の発明は、請求項１乃至６のいずれか一記載の半導体記憶装置に係り、上記各セルアレイにおいて、センスアンプ列と、該センスアンプ列に属するいずれか一方のセル領域と、上記センスアンプ列に接続される該センスアンプ列の両側のデータアンプ群とを２箇所以上ごとに活性化することによって、ダブルデータレートの動作を行うことを特徴としている。
【００１９】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。
◇第１実施例
図１は、この発明の第１実施例である半導体記憶装置における、ＤＲＡＭアレイ部の配置を示す図、図２は、本実施例の半導体記憶装置における、ローカルＩＯ（ＬＩＯ）線とメインＩＯ（ＭＩＯ）線の配置を示す図、図３は、本実施例の半導体記憶装置における、活性化エリアを示す図、図４は、本実施例の半導体記憶装置における、センスアンプ列内の配置を例示する図である。
【００２０】
この例の半導体記憶装置におけるメモリ部分は、複数のＤＲＡＭアレイ部に分割されている。ＤＲＷＭアレイ部は、複数のセンスアンプ列と、それぞれのセンスアンプ列に属する両側のセル領域とからなっている。
図１においては、ＤＲＡＭアレイ部として、センスアンプ列ＳＡＬ００〜ＳＡＬ１０，ＳＡＬ１０〜ＳＡＬ１３，ＳＡＬ２０〜ＳＡＬ２３と、センスアンプ列ＳＡＬ００〜ＳＡＬ１０に属するそれぞれ片側のセル領域ＣＥＬＬ００−１〜ＣＥＬＬ０３−１と、センスアンプ列ＳＡＬ１０〜ＳＡＬ１３に属するそれぞれ両側のセル領域ＣＥＬＬ１０−０〜ＣＥＬＬ１３−０及びＣＥＬＬ１０−１〜ＣＥＬＬ１３−１と、センスアンプ列ＳＡＬ２０〜ＳＡＬ２３に属するそれぞれ片側のセル領域ＣＥＬＬ２０−０〜ＣＥＬＬ２３−０とが示されている。
【００２１】
図１においては、さらに各ＤＲＡＭアレイ部に対する付属回路として、センスアンプ列ＳＡＬ００，ＳＡＬ１０に対応するデータアンプＤＡＭＰ０ＥＶＥＮ及びＤＡＭＰ１ＥＶＥＮと、センスアンプ列ＳＡＬ０１，ＳＡＬ１１に対応するデータアンプＤＡＭＰ４ＥＶＥＮ及びＤＡＭＰ５ＥＶＥＮと、センスアンプ列ＳＡＬ０２，ＳＡＬ１２に対応するデータアンプＤＡＭＰ０ＯＤＤ及びＤＡＭＰ１ＯＤＤと、センスアンプ列ＳＡＬ０３，ＳＡＬ１３に対応するデータアンプＤＡＭＰ４ＯＤＤ及びＤＡＭＰ５ＯＤＤと、センスアンプ列ＳＡＬ１０，ＳＡＬ２０に対応するデータアンプＤＡＭＰ２ＥＶＥＮ及びＤＡＭＰ３ＥＶＥＮと、センスアンプ列ＳＡＬ１１，ＳＡＬ２１に対応するデータアンプＤＡＭＰ６ＥＶＥＮ及びＤＡＭＰ７ＥＶＥＮと、センスアンプ列ＳＡＬ１２，ＳＡＬ２２に対応するデータアンプＤＡＭＰ２ＯＤＤ及びＤＡＭＰ３ＯＤＤと、センスアンプ列ＳＡＬ１３，ＳＡＬ２３に対応するデータアンプＤＡＭＰ６ＯＤＤ及びＤＡＭＰ７ＯＤＤと、センスアンプ列ＳＡＬ００〜ＳＡＬ０３に対応するクロス領域ＳＸＣ０と、センスアンプ列ＳＡＬ１０〜ＳＡＬ１３に対応するクロス領域ＳＸＣ１と、センスアンプ列ＳＡＬ２０〜ＳＡＬ２３に対応するクロス領域ＳＸＣ２と、セル領域ＣＥＬＬ００−１〜ＣＥＬＬ０３−１に対応するワード線選択回路ＸＤＥＣ０１と、セル領域ＣＥＬＬ１０−０〜ＣＥＬＬ１３−０に対応するワード線選択回路ＸＤＥＣ１０と、セル領域ＣＥＬＬ１０−１〜ＣＥＬＬ１３−１に対応するワード線選択回路ＸＤＥＣ１１と、セル領域ＣＥＬＬ２０−０〜ＣＥＬＬ２３−０に対応するワード線選択回路ＸＤＥＣ２０と、セル領域ＣＥＬＬ００−１〜ＣＥＬＬ０３−１に対応するウェル分離領域０１と、セル領域ＣＥＬＬ１０−０〜ＣＥＬＬ１３−０に対応するウェル分離領域１０と、セル領域ＣＥＬＬ１０−１〜ＣＥＬＬ１３−１に対応するウェル分離領域１１と、セル領域ＣＥＬＬ２０−０〜ＣＥＬＬ２３−０に対応するウェル分離領域２０とが示されている。
【００２２】
また、センスアンプ列ＳＡＬ００，ＳＡＬ１０とデータアンプＤＡＭＰ０ＥＶＥＮ及びＤＡＭＰ１ＥＶＥＮ間には、ＭＩＯ線ＭＩＯＴ／Ｎ００−０，ＭＩＯＴ／Ｎ１０−０及びＭＩＯ線ＭＩＯＴ／Ｎ００−１，ＭＩＯＴ／Ｎ１０−１を有し、センスアンプ列ＳＡＬ０１，ＳＡＬ１１とデータアンプＤＡＭＰ４ＥＶＥＮ及びＤＡＭＰ５ＥＶＥＮ間には、ＭＩＯ線ＭＩＯＴ／Ｎ０１−４，ＭＩＯＴ／Ｎ１１−４及びＭＩＯ線ＭＩＯＴ／Ｎ０１−５，ＭＩＯＴ／Ｎ１１−５を有し、センスアンプ列ＳＡＬ０２，ＳＡＬ１２とデータアンプＤＡＭＰ０ＯＤＤ及びＤＡＭＰ１ＯＤＤ間には、ＭＩＯ線ＭＩＯＴ／Ｎ０２−０，ＭＩＯＴ／Ｎ１２−０及びＭＩＯ線ＭＩＯＴ／Ｎ０２−１，ＭＩＯＴ／Ｎ１２−１を有し、センスアンプ列ＳＡＬ０３，ＳＡＬ１３とデータアンプＤＡＭＰ４ＯＤＤ及びＤＡＭＰ５ＯＤＤ間には、ＭＩＯ線ＭＩＯＴ／Ｎ０３−４，ＭＩＯＴ／Ｎ１３−４及びＭＩＯ線ＭＩＯＴ／Ｎ０３−５，ＭＩＯＴ／Ｎ１３−５を有し、センスアンプ列ＳＡＬ１０，ＳＡＬ２０とデータアンプＤＡＭＰ２ＥＶＥＮ及びＤＡＭＰ３ＥＶＥＮ間には、ＭＩＯ線ＭＩＯＴ／Ｎ１０−２，ＭＩＯＴ／Ｎ２０−２及びＭＩＯ線ＭＩＯＴ／Ｎ１０−３，ＭＩＯＴ／Ｎ２０−３を有し、センスアンプ列ＳＡＬ１１，ＳＡＬ２１とデータアンプＤＡＭＰ６ＥＶＥＮ及びＤＡＭＰ７ＥＶＥＮ間には、ＭＩＯ線ＭＩＯＴ／Ｎ１１−６，ＭＩＯＴ／Ｎ２１−６及びＭＩＯ線ＭＩＯＴ／Ｎ１１−７，ＭＩＯＴ／Ｎ２１−７を有し、センスアンプ列ＳＡＬ１２，ＳＡＬ２２とデータアンプＤＡＭＰ２ＯＤＤ及びＤＡＭＰ３ＯＤＤ間には、ＭＩＯ線ＭＩＯＴ／Ｎ１２−２，ＭＩＯＴ／Ｎ２２−２及びＭＩＯ線ＭＩＯＴ／Ｎ１２−３，ＭＩＯＴ／Ｎ２２−３を有し、センスアンプ列ＳＡＬ１３，ＳＡＬ２３とデータアンプＤＡＭＰ６ＯＤＤ及びＤＡＭＰ７ＯＤＤ間には、ＭＩＯ線ＭＩＯＴ／Ｎ１３−６，ＭＩＯＴ／Ｎ２３−６及びＭＩＯ線ＭＩＯＴ／Ｎ１３−７，ＭＩＯＴ／Ｎ２３−７を有している。
【００２３】
各センスアンプ列ＳＡＬは、オープンビット線方式で集中配置された複数のセンスアンプからなっている。センスアンプ列ＳＡＬ内における各センスアンプのデータの入出力にはローカルＩＯ（ＬＩＯ）線が使用される。各センスアンプは、読み出し時、ビット線のデータを増幅してＬＩＯ線に出力し、書き込み時、ＬＩＯ線のデータを増幅してビット線に出力する。
各データアンプＤＡＭＰのデータの入出力にはメインＩＯ（ＭＩＯ）線が使用される。各データアンプＤＡＭＰは、読み出し時、ＭＩＯ線からのデータを増幅して外部に出力し、書き込み時、外部からのデータを増幅してＭＩＯ線に出力する。各データアンプは、センスアンプ列と直交方向のＤＲＡＭアレイ部端に配置されている。
各クロス領域ＳＸＣは、対応するセンスアンプ列における各センスアンプの制御回路や電源回路等を含んでいる。各ワード線選択回路ＸＤＥＣは、活性化エリアを定めるメインワード線（ＭＷＬ）の選択と、セル領域におけるワード線（ＷＬ）の選択とを行う。各ウェル分離領域は、ＤＲＡＭアレイ部と他の部分との間を隔離する。
【００２４】
この例の半導体記憶装置においては、各センスアンプ列内に、複数のセンスアンプとの間でデータの入出力を行うためのＬＩＯ線を備えている。ＬＩＯ線はそれぞれのセンスアンプ内のみで閉じており、データアンプとセンスアンプ列間の接続のために、ＬＩＯ線とは直交方向に接続されたＭＩＯ線も備えている。
図２においては、センスアンプ列ＳＡＬ１０，ＳＡＬ２０と、両センスアンプ列間のセル領域ＣＥＬＬ１０におけるＬＩＯ線とＭＩＯ線の配置が例示されている。
【００２５】
センスアンプ列ＳＡＬ１０は、４対のＬＩＯ線ＬＩＯＴ／Ｎ１０−０，ＬＩＯＴ／Ｎ１０−１，ＬＩＯＴ／Ｎ１０−２，ＬＩＯＴ／Ｎ１０−３を持ち、それぞれがデータアンプとの接続線ＭＩＯＴ／Ｎ１０−０，ＭＩＯＴ／Ｎ１０−１，ＭＩＯＴ／Ｎ１０−２，ＭＩＯＴ／Ｎ１０−３と接続されている。同様に、センスアンプ列ＳＡＬ２０も、４対のＬＩＯ線ＬＩＯＴ／Ｎ２０−０，ＬＩＯＴ／Ｎ２０−１，ＬＩＯＴ／Ｎ２０−２，ＬＩＯＴ／Ｎ２０−３を持ち、それぞれがデータアンプとの接続線ＭＩＯＴ／Ｎ２０−０，ＭＩＯＴ／Ｎ２０−１，ＭＩＯＴ／Ｎ２０−２，ＭＩＯＴ／Ｎ２０−３と接続されている。
【００２６】
センスアンプ列とデータアンプとを接続するＭＩＯ線は、メインワード線ＷＬ１０−ｎ，  ＷＬ１０−ｎ＋１，  ＷＬ１０−ｎ＋２，  ＷＬ１０−ｎ＋３，  ＷＬ１０−ｎ＋４，  …，ＷＬ１０−ｍ，  ＷＬ１０−ｍ＋１，  ＷＬ１０−ｍ＋２，  ＷＬ１０−ｍ＋３，  ＷＬ１０−ｍ＋４と並行な部分と、カラム選択信号線ＹＳＷ０−ａ，ＹＳＷ０−ａ＋１，ＹＳＷ０−ａ＋２，ＹＳＷ０−ａ＋３，  ＹＳＷ０−ａ＋４と並行な部分とに分けられる。
【００２７】
図２において、センスアンプ列ＳＡＬ１０，ＳＡＬ２０における各ＬＩＯ線とＭＩＯ線及びＹＳＷ線は異なる層上に配置されているとともに、セル領域ＣＥＬＬ１０における各メインワード線及び各ＭＩＯ線のメインワード線と並行部分と各ＹＳＷ線及び各ＭＩＯ線のＹＳＷ線と並行部分は異なる層上に配置されていて、それぞれの接続点は、・で示すスルーホールによって接続されている。
各ＭＩＯ線のうち、カラム選択信号線ＹＳＷと並行な部分は、それぞれのセンスアンプ列から対応するデータアンプの直上まで配置すればよいので、同一のトラックすなわち、同一の並行するカラム選択信号線ＹＳＷ間に配置されている。
【００２８】
この場合、配置されるＭＩＯＴ線とＭＩＯＮ線の順序は、特に定める必要はなく、対応するデータアンプへ接続される４本のＭＩＯ線のうちの、対向するセンスアンプからの一対のＭＩＯ線のみを同一トラックとすればよい。
また、ＭＩＯ線はＬＩＯ線と直交方向に接続されるので、ＭＩＯ線が配置される位置は、センスアンプ列ＳＡＬ１０，ＳＡＬ２０の端部である必要はなく、他の配線の多い部分を避けて、配置しやすい領域に置くことができるので、ＭＩＯ線のセル領域上への配置による素子面積の増加は考慮する必要がない。
【００２９】
図３は、図１に示された半導体記憶装置のＤＲＡＭアレイ部において、例えば図示のメインワード線ＭＷＬ０が活性化されたとき、同時に活性化される活性化エリアＡＣＴ１を示したものであって、活性化エリアＡＣＴ１には、破線で囲んで示すように、センスアンプ列ＳＡＬ１０，ＳＡＬ１１，ＳＡＬ１２，ＳＡＬ１３と、セル領域ＣＥＬＬ１０−１，ＣＥＬＬ１１−１，ＣＥＬＬ１２−１，ＣＥＬＬ１３−１と、ワード線選択回路ＸＤＥＣ１１と、データアンプＤＡＭＰ０ＥＶＥＮ，ＤＡＭＰ４ＥＶＥＮ，ＤＡＭＰ０ＯＤＤ，ＤＡＭＰ４ＯＤＤ，ＤＡＭＰ５ＯＤＤ，ＤＡＭＰ１ＯＤＤ，ＤＡＭＰ５ＥＶＥＮ，ＤＡＭＰ１ＥＶＥＮ、及びＤＡＭＰ２ＥＶＥＮ，ＤＡＭＰ６ＥＶＥＮ，ＤＡＭＰ２ＯＤＤ，ＤＡＭＰ６ＯＤＤ，ＤＡＭＰ７ＯＤＤ，ＤＡＭＰ３ＯＤＤ，ＤＡＭＰ７ＥＶＥＮ，ＤＡＭＰ３ＥＶＥＮと、クロス領域ＳＸＣ１とが含まれている。
【００３０】
図２に示されたように、セル領域ＣＥＬＬ１０を挟んで隣り合うセンスアンプ列ＳＡＬ１０，ＳＡＬ２０からの、ＭＩＯ線ＭＩＯＴ／Ｎ１０−２とＭＩＯＴ／Ｎ２０−２は、同一のデータアンプＤＡＭＰ２ＥＶＥＮへ接続されている。他の隣り合うセンスアンプ列からのＭＩＯ線も、同様に、それぞれ対応する同一のデータアンプに接続されている。
このように、セル領域を挟んで隣り合うセンスアンプ列によって、データアンプの共用化が行われるが、このようなことは、この例のセンスアンプがオープンビット線方式であって集中レイアウト形式なので、同時活性化される領域が図３に示す活性化エリアＡＣＴ１のように、セル領域を挟んで隣り合うセンスアンプ列を含まないために可能なものである。
【００３１】
図４においては、図１に示された半導体記憶装置における、センスアンプ列ＳＡＬ１０内の一部のセンスアンプ列ＳＡＬ１０−０の構成が示されている。
センスアンプ列ＳＡＬ１０−０内において、センスアンプＳＡ０にはビット線対ＢＴ１０−０−０，ＢＮ１０−０−０が接続され、センスアンプＳＡ１にはビット線対ＢＴ１０−１−０，ＢＮ１０−１−０が接続され、センスアンプＳＡ２にはビット線対ＢＴ１０−２−０，ＢＮ１０−２−０が接続され、センスアンプＳＡ３にはビット線対ＢＴ１０−３−０，ＢＮ１０−３−０が接続されている。また、ビット線ＢＴ１０−０−０にはトランジスタＴ０−０を介してＬＩＯ線ＬＩＯＴ１０−０が接続され、ビット線ＢＮ１０−０−０にはトランジスタＴ０−１を介してＬＩＯ線ＬＩＯＮ１０−０が接続され、ビット線ＢＴ１０−１−０にはトランジスタＴ１−０を介してＬＩＯ線ＬＩＯＴ１０−０が接続され、ビット線ＢＮ１０−１−０にはトランジスタＴ１−１を介してＬＩＯ線ＬＩＯＮ１０−１が接続され、ビット線ＢＴ１０−２−０にはトランジスタＴ２−０を介してＬＩＯ線ＬＩＯＴ１０−２が接続され、ビット線ＢＮ１０−２−０にはトランジスタＴ２−１を介してＬＩＯ線ＬＩＯＮ１０−２が接続され、ビット線ＢＴ１０−３−０にはトランジスタＴ３−０を介してＬＩＯ線ＬＩＯＴ１０−３が接続され、ビット線ＢＮ１０−３−０にはトランジスタＴ３−１を介してＬＩＯ線ＬＩＯＮ１０−３が接続されている。
さらに、トランジスタＴ０−０，Ｔ０−１，Ｔ１−０，Ｔ１−１，Ｔ２−０，Ｔ２−１，Ｔ３−０，Ｔ３−１のゲートには、カラム選択信号線ＹＳＷ１０−０が接続されている。
【００３２】
図４から明らかなように、各ビット線対ＢＴ／ＢＮは、カラム選択信号線ＹＳＷによって、それぞれのビット線対に接続されているトランジスタＴがオンに制御されたとき、それぞれ、対応するＬＩＯ線に接続されるようになっている。
また、図２及び図４に示すように、この例では、各ＬＩＯ線対は、センスアンプ列内の各センスアンプを接続するために、各ビット線と垂直方向に配置されているとともに、カラム選択信号線ＹＳＷがビット線と並行方向に配置されているので、ＭＩＯ線対はセンスアンプ列との接続部近傍においてはビット線及びカラム選択信号線と並行に配置されている。
さらに、この例では、図１に示されたように、ＭＩＯ線は、カラム選択信号線ＹＳＷと並行な部分と、メインワード線ＭＷＬに並行な部分のそれぞれの中央部分で、ＭＩＯＴ線とＭＩＯＮ線の入れ替えを行うことによって、それぞれ隣接するカラム選択信号線ＹＳＷ又はメインワード線ＭＷＬからのノイズの誘導を防止するようにしている。
【００３３】
以下、この例の半導体記憶装置における動作の概略を説明する。
データ読み出し動作時及びデータ書き込み動作時、ロウアドレスが指定されることによって、対応するワード線選択回路ＸＤＥＣによって、活性化エリアを指定するメインワード線ＭＷＬ０と、メモリセルを指定するワード線ＷＬ０の信号が出力され、カラムアドレスが指定されることによって、図示されないカラム線選択回路ＹＤＥＣによって、カラム選択信号線ＹＳＷ０に出力が発生する。さらに、ワード線選択回路ＸＤＥＣによって、センスアンプ列に対応するデータアンプを活性化する制御が行われる。
【００３４】
データ読み出し動作時には、メインワード線ＭＷＬ０の選択およびワード線ＷＬによって選択されたメモリセルのデータが、接続されているビット線に出力されて、該当するセンスアンプ列ＳＡＬ０，ＳＡＬ１，ＳＡＬ２，ＳＡＬ３を活性化することによって増幅される。
そして、カラム選択信号線ＹＳＷ０によって選択されたセンスアンプのデータが、対応するＬＩＯ線から、ＭＩＯＴ／Ｎｉ−１，ＭＩＯＴ／Ｎｉ−２，ＭＩＯＴ／Ｎｉ−３，ＭＩＯＴ／Ｎｉ−４（ｉ＝０，１，２，３）を介して、データアンプＤＡＭＰ０ＥＶＥＮ〜７ＥＶＥＮ，ＤＡＭＰ０ＯＤＤ〜７ＯＤＤへと伝達される。
【００３５】
また、データ書き込み動作時には、書き込みデータは、データアンプＤＡＭＰ０ＥＶＥＮ〜７ＥＶＥＮ，ＤＡＭＰ０ＯＤＤ〜７ＯＤＤで増幅されて、ＭＩＯＴ／Ｎｉ−１，ＭＩＯＴ／Ｎｉ−２，ＭＩＯＴ／Ｎｉ−３，ＭＩＯＴ／Ｎｉ−４（ｉ＝０，１，２，３）から対応するＬＩＯ線を経て、センスアンプ列ＳＡＬ０，ＳＡＬ１，ＳＡＬ２，ＳＡＬ３へ伝達される。
そして、カラム選択信号線ＹＳＷ０によって選択されたセンスアンプを経て、ワード線ＷＬによって選択されたメモリセルへ書き込まれる。
【００３６】
このように、この例の半導体記憶装置では、オープンビット線方式の集中レイアウトセンスアンプを持つ多ビットＤＲＡＭにおいて、ある１ワードの選択時に、図３に示すような、自センスアンプ内の増幅データ以外のデータを多数通過させる必要がある構成の場合に、もしもデータアンプをセンスアンプ列ごとに、センスアンプ列と直交方向のＤＲＡＭアレイ部端に配置するとすれば、メインワード線ＭＷＬ０を選択した場合に活性化されるセンスアンプ列が、ＳＡＬ１０，ＳＡＬ１１，ＳＡＬ１２，ＳＡＬ１であり、それぞれのセンスアンプ列に４対のＭＩＯ線が接続される場合には、１活性化エリアごとに１６台のデータアンプが必要となるが、この例の半導体記憶装置では、隣接するセンスアンプ列間でデータアンプを共用化するようにしたので、２活性化エリアごとに１６台のデータアンプを配置すればよく、データアンプの数を半減することができる。
【００３７】
さらに、上記の場合に、もしもセンスアンプとデータアンプとを接続するために必要なＩＯ線をすべてセンスアンプ上を通過させるとすると、データアンプに最も近いセンスアンプ列では、自センスアンプの４対のＩＯ線と、他のセンスアンプ列からの１２対のＩＯ線を合わせた１６対のＩＯ線を通過させる必要があるが、この例の半導体記憶装置では、センスアンプ列からのＩＯ線は、セル領域に配置されるので、センスアンプ列には、自センスアンプ列の４対のＩＯ線のみを配置すればよく，センスアンプ列の位置によって通過するＩＯ線数が増減することはない。
【００３８】
さらに、もしも必要なＩＯ線をすべてセンスアンプ上を通過させるとすると、センスアンプ列の端部に配置されるクロス領域ＳＸＣおよびデータアンプ上に１６対のＩＯ線を配置しなければならないが、この例の半導体記憶装置では、ＩＯ線はセンスアンプ列内及びセル領域内に配置するので、クロス領域ＳＸＣおよびデータアンプ上にＩＯ線を配置する必要がない。
【００３９】
なお、この例の半導体記憶装置では、ＭＩＯ線をセル領域に配置する必要があるが、その位置は、セル領域端部等のように、その他の配線が配置されることが多い領域を避けることができるので、そのために素子面積が増加する恐れはない。
【００４０】
◇第２実施例
図５は、この発明の第２実施例である半導体記憶装置における、ＤＲＡＭアレイ部の配置を示す図である。
この例の半導体記憶装置は、図５に示すように、図１の場合と同様なセンスアンプ列ＳＡＬ００〜ＳＡＬ１０，ＳＡＬ１０〜ＳＡＬ１３，ＳＡＬ２０〜ＳＡＬ２３と、センスアンプ列ＳＡＬ００〜ＳＡＬ０３に属するそれぞれ片側のセル領域ＣＥＬＬ００−１〜ＣＥＬＬ０３−１と、センスアンプ列ＳＡＬ１０〜ＳＡＬ１３に属するそれぞれ両側のセル領域ＣＥＬＬ１０−０〜ＣＥＬＬ１３−０及びＣＥＬＬ１０−１〜ＣＥＬＬ１３−１と、センスアンプ列ＳＡＬ２０〜ＳＡＬ２３に属するそれぞれ片側のセル領域ＣＥＬＬ２０−０〜ＣＥＬＬ２３−０とからなる第１のＤＲＡＭアレイ部群と、これらに付随するウェル分離領域０１−０，ウェル分離領域１０−０，ウェル分離領域１１−０，ウェル分離領域２０−０と、ワード線選択回路ＸＤＥＣ０１−０，ＸＤＥＣ１０−０，ＸＤＥＣ１１−０，ＸＤＥＣ２０−０と、クロス領域ＳＸＣ０，ＳＸＣ１，ＳＸＣ２とに対して、データアンプ群ＤＡＭＰ０ＥＶＥＮ，ＤＡＭＰ４ＥＶＥＮ，ＤＡＭＰ０ＯＤＤ，ＤＡＭＰ４ＯＤＤ，ＤＡＭＰ５ＯＤＤ，ＤＡＭＰ１ＯＤＤ，ＤＡＭＰ５ＥＶＥＮ，ＤＡＭＰ１ＥＶＥＮ、及びＤＡＭＰ２ＥＶＥＮ，ＤＡＭＰ６ＥＶＥＮ，ＤＡ６Ｐ２ＯＤＤ，ＤＡＭＰ６ＯＤＤ，ＤＡＭＰ７ＯＤＤ，ＤＡＭＰ３ＯＤＤ，ＤＡＭＰ７ＥＶＥＮ，ＤＡＭＰ３ＥＶＥＮを挟んで、ワード線選択回路ＸＤＥＣ０１−１，ＸＤＥＣ１０−１，ＸＤＥＣ１１−１，ＸＤＥＣ２０−１と、ウェル分離領域０１−１，ウェル分離領域１０−１，ウェル分離領域１１−１，ウェル分離領域２０−１とを設けるとともに、図示されない、第１のＤＲＡＭアレイ部群と同様な構成を有する第２のＤＲＡＭアレイ部群（不図示）を、第１のＤＲＡＭアレイ部群と図上で上下対称に設けたものである。
【００４１】
この例において、第２のＤＲＡＭアレイ部群に属する、例えば、第１のＤＲＡＭアレイ部群中のセンスアンプ列ＳＡＬ１０，ＳＡＬ１１，ＳＡＬ１２，ＳＡＬ１３とセル領域ＣＥＬＬ１０−１，ＣＥＬＬ１１−１，ＣＥＬＬ１２−１，ＣＥＬＬ１３−１及びワード線選択回路ＸＤＥＣ１１−０と対称の位置にあるセンスアンプ列とセル領域及びワード線選択回路が活性化されたとき、データアンプ群ＤＡＭＰ０ＥＶＥＮ，ＤＡＭＰ４ＥＶＥＮ，ＤＡＭＰ０ＯＤＤ，ＤＡＭＰ４ＯＤＤ，ＤＡＭＰ５ＯＤＤ，ＤＡＭＰ１ＯＤＤ，ＤＡＭＰ５ＥＶＥＮ，ＤＡＭＰ１ＥＶＥＮ、及びＤＡＭＰ２ＥＶＥＮ，ＤＡＭＰ６ＥＶＥＮ，ＤＡ６Ｐ２ＯＤＤ，ＤＡＭＰ６ＯＤＤ，ＤＡＭＰ７ＯＤＤ，ＤＡＭＰ３ＯＤＤ，ＤＡＭＰ７ＥＶＥＮ，ＤＡＭＰ３ＥＶＥＮを用いて、第１のＲＤＲＡＭアレイ部群の場合と同様に、センスアンプ列との間でデータの入出力を行って、データの読み出し，書き込みを行うことができる。
【００４２】
この例の場合、データアンプ領域の上側と下側とでバンクが異なっており、図示されないバンク制御回路からのバンク選択信号によって、各データアンプを、第１のＤＲＡＭアレイ部群又は第２のＤＲＡＭアレイ部群に接続して動作するように制御することによって、データアンプ領域の各データアンプを第１のＤＲＡＭアレイ部群のセンスアンプ列と、第２のＤＲＡＭアレイ部群のセンスアンプ列とによって共用している。
【００４３】
このように、この例の半導体記憶装置では、データアンプ領域を挟んで配置された第１のＤＲＡＭアレイ部群と第２のＤＲＡＭアレイ部群とによって、データアンプ領域の各データアンプを共用化するようにしたので、半導体記憶装置において、データアンプの数を削減するとともに、素子面積を縮小することができるようになる。
【００４４】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られたものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。
例えば、各実施例においては、セル領域において、ＭＩＯ線とカラム選択信号線ＹＳＷ、又はＭＩＯ線とワード線ＷＬを１本ずつ交互に配置しているが、これに限るものではなく、ＹＳＷ−ＹＳＷ−ＭＩＯのように、数本のカラム選択信号線ＹＳＷごとに１本のＭＩＯ線を配置してもよく、又はＷＬ−ＷＬ−ＭＩＯのように、数本のワード線ＷＬごとに１本のＭＩＯ線を配置するようにしてもよい。
【００４５】
また、各実施例において、ＭＩＯ線は、カラム選択信号線ＹＳＷと並行な部分と、メインワード線ＭＷＬに並行な部分のそれぞれの中央部分で、ＭＩＯＴ線とＭＩＯＮ線の入れ替えを行うことによって、それぞれ隣接するカラム選択信号線ＹＳＷ又はメインワード線ＭＷＬからのノイズの誘導を防止するようにしているが、これに限るものではなく、ＭＩＯＴ線とＭＩＯＮ線の入れ替えを行わないようにしたり、又は入れ替えを行う位置が中央位置から多少外れるようにしてもよい。
【００４６】
なお、各実施例においては、８ビット並列出力可能な、シングルデータレートの半導体記憶装置の場合を前提として、各セルアレイにおいて、センスアンプ列と、このセンスアンプ列に属するいずれか一方のセル領域と、センスアンプ列に接続される、このセンスアンプ列の両側のデータアンプ群ごとに活性化するようにしているが、ダブルデータレートの半導体記憶装置の場合であって、１６ビット並列出力可能な構成とするときは、各セルアレイにおいて、センスアンプ列と、このセンスアンプ列に属するいずれか一方のセル領域と、センスアンプ列に接続される、このセンスアンプ列の両側のデータアンプ群とからなる活性化エリアを２箇所以上備えることが必要である。
【００４７】
【発明の効果】
以上説明したように、本発明の半導体記憶装置は、１セルあたりの占有面積が小さく、最端部アレイのセル領域にも無駄が生じないオープンビット線方式の集中レイアウトセンスアンプによって多ビットＤＲＡＭを構成するとともに、センスアンプ列と直交方向のアレイ部端に、センスアンプ列の両側に設けられたそれぞれのデータアンプ群を、隣接するセンスアンプ列ごとに共用化可能にして、必要なデータアンプの数を半減し、また、センスアンプ列とデータアンプとを接続するＩＯ線をセル領域に配置するようにして、センスアンプ列を通過するＩＯ線数を削減するとともに、クロス領域及びデータアンプ内におけるＩＯ線の配置を不要にしたので、データアンプ領域及びセル領域の面積増加を防止して、半導体記憶装置を小型化することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例である半導体記憶装置における、ＤＲＡＭアレイ部の配置を示す図である。
【図２】同実施例の半導体記憶装置における、ローカルＩＯ（ＬＩＯ）線とメインＩＯ（ＭＩＯ）線の配置を示す図である。
【図３】同実施例の半導体記憶装置における、活性化エリアを示す図である。
【図４】同実施例の半導体記憶装置における、センスアンプ列内の配置を例示する図である。
【図５】本発明の第２実施例である半導体記憶装置における、ＤＲＡＭアレイ部の配置を示す図である。
【図６】図６は、クローズビット線方式の場合のセル構成をモデル的に示す図である。
【図７】図７は、オープンビット線方式の場合のセル構成をモデル的に示す図である。
【図８】図８は、オープンビット線方式であって、シェアードレイアウトセンスアンプの場合の、セル領域とセンスアンプ領域との構成例を示す図である。
【図９】図９は、オープンビット線方式であって、シェアードレイアウトセンスアンプの場合の、セル領域とセンスアンプ領域との他の構成例を示す図である。
【図１０】図１０は、オープンビット線方式であって、集中レイアウトセンスアンプの場合の、セル領域とセンスアンプ領域との構成例を示す図である。
【符号の説明】
ＳＡＬ００〜ＳＡＬ０３，ＳＡＬ１０〜ＳＡＬ１３，ＳＡＬ２０〜ＳＡＬ２３センスアンプ列
ＣＥＬＬ００−１〜ＣＥＬＬ０３−１，ＣＥＬＬ１０−０〜ＣＥＬＬ１３−０，ＣＥＬＬ１０−１〜ＣＥＬＬ１３−１，ＣＥＬＬ２０−０〜ＣＥＬＬ２３−０セル領域
ＸＤＥＣ０１，ＸＤＥＣ１０，ＸＤＥＣ１１，ＸＤＥＣ２０，ＸＤＥＣ０１−０，ＸＤＥＣ１０−０，ＸＤＥＣ１１−０，ＸＤＥＣ２０−０，ＸＤＥＣ０１−１，ＸＤＥＣ１０−１，ＸＤＥＣ１１−０，ＸＤＥＣ２０−１ワード線選択回路
ＳＸＣ０，ＳＸＣ１，ＳＸＣ２クロス領域
【図１】
0003616618.tif 000002
【図２】
0003616618.tif 000003
【図３】
0003616618.tif 000004
【図４】
0003616618.tif 000005
【図５】
0003616618.tif 000006
【図６】
0003616618.tif 000007
【図７】
0003616618.tif 000008
【図８】
0003616618.tif 000009
【図９】
0003616618.tif 000010
【図１０】
0003616618.tif 000011