(57)【特許請求の範囲】
【請求項１】
第１のｎＭＯＳトランジスタと第１のｐＭＯＳトランジスタとを含む第１のインバータと、第２のｎＭＯＳトランジスタと第２のｐＭＯＳトランジスタとを含む第２のインバータと、第３のｎＭＯＳトランジスタと、第４のｎＭＯＳトランジスタとを有し、
前記第１のインバータの入力ノードが前記第２のインバータの出力ノードに接続され、前記第２のインバータの入力ノードが前記第１のインバータの出力ノードに接続され、
前記第３のｎＭＯＳトランジスタはドレイン又はソースの一方が前記第１のインバータの出力ノードに接続され、ドレイン又はソースの他方が第１のビット線に接続され、ゲートがワード線に接続され、
前記第４のｎＭＯＳトランジスタはドレイン又はソースの一方が前記第２のインバータの出力ノードに接続され、ドレイン又はソースの他方が第２のビット線に接続され、ゲートが前記ワード線接続されたＳＲＡＭメモリセルにおいて、
前記第１と第３のｎＭＯＳトランジスタを形成する第１の拡散領域と、前記第２と第４のｎＭＯＳトランジスタを形成する第２の拡散領域のそれぞれが屈曲部を持たず直線状に配置され、
前記第１及び前記第２のｎＭＯＳトランジスタの電流駆動能力が前記第３及び前記第４のｎＭＯＳトランジスタの電流駆動能力より高く、
前記第１のｐＭＯＳトランジスタを形成する第３の拡散領域及び前記第２のｐＭＯＳトランジスタを形成する第４の拡散領域が屈曲部を持たず直線状に配置され、前記第１及び前記第２の拡散領域と平行して配置され、
前記第３の拡散領域上に前記第１のｐＭＯＳトランジスタのドレインに隣接して設けられた第３のｐＭＯＳトランジスタと、前記第４の拡散領域上に前記第２のｐＭＯＳトランジスタのドレインに隣接して設けられた第４のｐＭＯＳトランジスタとを有し、
前記第１のｎＭＯＳトランジスタのゲートと前記第１のｐＭＯＳトランジスタのゲートと前記第４のｐＭＯＳトランジスタのゲートとが１本の第１のポリシリコン配線で連続して接続され、
前記第２のｎＭＯＳトランジスタのゲートと前記第２のｐＭＯＳトランジスタのゲートと前記第３のｐＭＯＳトランジスタのゲートとが１本の第２のポリシリコン配線で連続して接続され、
前記第３及び第４のｐＭＯＳトランジスタの閾値電圧の絶対値は、前記第１及び第２のインバータに供給する電源電圧よりも高いことを特徴とする半導体記憶装置。
【請求項２】
前記第３のｐＭＯＳトランジスタの拡散領域のうち前記第１のｐＭＯＳトランジスタと反対側の拡散領域と、前記第４のｐＭＯＳトランジスタの拡散領域のうち前記第２のｐＭＯＳトランジスタと反対側の拡散領域とに、Ｎ型拡散領域を設けてｐＭＯＳトランジスタを形成するＮウエル領域の電位を固定したことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ＳＲＡＭメモリセルが格子上に配置されるメモリセルアレイにおいて、前記第１及び第２の拡散領域の延在方向に一定間隔でウエル電位を固定するための基板コンタクト領域を設け、前記基板コンタクト領域を形成する拡散領域を前記メモリセルの前記第１の拡散領域並びに前記第２の拡散領域の延長線上に屈曲部を有さず直線状に配置し、前記メモリセルと前記基板コンタクト領域との境界にオン状態とならないようにゲートを電位固定した第５のｎＭＯＳトランジスタを設けたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記ＳＲＡＭメモリセルが格子状に配置されるメモリセルアレイにおいて、前記第３及び第４の拡散領域の延在方向に一定間隔でウエル電位を固定するための基板コンタクト領域を設け、前記基板コンタクト領域を形成する拡散領域を前記メモリセルの前記第３の拡散領域並びに前記第４の拡散領域の延長線上に屈曲部を有さず直線状に配置し、前記メモリセルと前記基板コンタクト領域との境界にオン状態とならないようにゲートを電位固定した第５のｐＭＯＳトランジスタを設けたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記第１のｐＭＯＳトランジスタが第３の拡散領域で形成され、前記第２のｐＭＯＳトランジスタが第４の拡散領域で形成されており、前記第１、第２、第３、第４の拡散領域を、トランジスタを形成するゲートの接続線の長手方向に隣接する拡散領域の間隔を同じにして配置したことを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記第１のｐＭＯＳトランジスタが第３の拡散領域で形成され、前記第２のｐＭＯＳトランジスタが第４の拡散領域で形成されており、前記第１、第２、第３、第４の拡散領域の幅を、トランジスタを形成するゲートの接続線の長手方向に測定して同じにして配置したことを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置のうちＣＭＯＳ型ＳＲＡＭセルのレイアウトに関するものである。
【０００２】
【従来の技術】
メモリセルを６個のトランジスタで構成するＳＲＡＭは標準的な半導体ＣＭＯＳプロセスで構成することができ、幅広くシステムＬＳＩ等に使用されている。以下従来例のＣＭＯＳ型ＳＲＡＭメモリセルのレイアウトパターンについて図８を用いて説明する。
従来例のＳＲＡＭメモリセルは、ｎＭＯＳ駆動トランジスタＴＮ１、ＴＮ２、ｎＭＯＳアクセストランジスタＴＮ３、ＴＮ４、ｐＭＯＳ負荷トランジスタＴＰ１、ＴＰ２、ポリシリコン配線ＰＬ１、ＰＬ２、ＰＬ３、ＰＬ４、配線層ＡＬ１、ＡＬ２、コンタクトＣＮ１、ＣＮ２、ＣＬ１、ＣＬ２を有する。
【０００３】
ｎＭＯＳ駆動トランジスタＴＮ１及びｎＭＯＳアクセストランジスタＴＮ３はｎ型拡散領域ＤＮ１上に形成され、ｎＭＯＳ駆動トランジスタＴＮ２及びｎＭＯＳアクセストランジスタＴＮ４はｎ型拡散領域ＤＮ２上に形成されている。ｐＭＯＳ負荷トランジスタＴＰ１は、ｐ型拡散領域ＤＰ１上で形成され、ｐＭＯＳ負荷トランジスタＴＰ２は、ｐ型拡散領域ＤＰ２上で形成されている。
ｎＭＯＳ駆動トランジスタＴＮ１とｐＭＯＳ負荷トランジスタＴＰ１は両ゲートがポリシリコン配線ＰＬ１で接続され、両ドレインがコンタクトを介して配線層ＡＬ１で接続されており、第１のインバータ（ＣＭＯＳ構造）を形成している。ｎＭＯＳ駆動トランジスタＴＮ２とｐＭＯＳ負荷トランジスタＴＰ２は両ゲートがポリシリコン配線ＰＬ２で接続され、両ドレインがコンタクトを介して配線層ＡＬ２で接続されており、第２のインバータ（ＣＭＯＳ構造）を形成している。第１のインバータの出力ノードになるＡＬ１は第２のインバータの入力ノードＰＬ２に接続され、第２のインバータの出力ノードになるＡＬ２は第１のインバータの入力ノードＰＬ１に接続されている。これによりデータを保持するためのラッチ回路が形成されている。
【０００４】
ｎＭＯＳアクセストランジスタＴＮ３のドレインは第１のインバータの出力ノードとなる配線層ＡＬ１に接続され、ソースはコンタクトＣＮ１を介して縦方向に走るビット線（図示していない）に接続されている。ｎＭＯＳアクセストランジスタＴＮ４のドレインは第２のインバータの出力ノードとなる配線層ＡＬ２に接続され、ソースはコンタクトＣＮ２を介して縦方向に走る他のビット線（図示していない）に接続されている。ＴＮ３とＴＮ４のゲートはそれぞれコンタクトＣＬ１とＣＬ２を介して横方向に走るワード線（図示していない）に接続される。
このようなメモリセルレイアウトは、横方向が長く２本のビット線間隔を広くとることができ、微細プロセスで問題となってくるビット線間のカップリング容量を低減でき高速化に有利という特徴を有している。
【０００５】
次に図９、図１０、図１１を用いてＳＲＡＭメモリセルにおける、駆動トランジスタとアクセストランジスタの能力比とメモリデータ保持の安定性との関係を説明する。
図９に、メモリデータ保持の安定性を評価するためのメモリセル回路図を示す。読み出し動作のためにワード線がＶＤＤレベルになってアクセストランジスタＴＮ３、ＴＮ４がオンになり、ビット線がプリチャージレベルに持ち上げられている状態を想定した回路になっている。
図１０にラッチ回路中の２つのインバータ回路（ＩＮＶ１，ＩＮＶ２）の入出力特性を示す。
Ａｉｎ−ＡｏｕｔがＩＮＶ１の、Ｂｉｎ−ＢｏｕｔがＩＮＶ２の特性を示しており、Ａｉｎ＝Ｂｏｕｔ、Ｂｉｎ＝Ａｏｕｔとなるようプロットされている。図中のクロスポイントＰ１、Ｐ２が安定点でありそれぞれの点がメモリデータの０又は１に対応する。このプロットで、２つの曲線に囲まれた領域が大きいほどＰ１、Ｐ２の保持データの安定性が増す。ここで、アクセストランジスタＴＮ３、ＴＮ４がインバータ回路中のｎＭＯＳトランジスタＴＮ１、ＴＮ２（駆動トランジスタ）と比較して駆動能力が大きくなると、インバータ回路の入出力特性が図１１のように変化する。アクセストランジスタがビット線のＶＤＤレベルをラッチノードに伝達しやすくなるためで、２つの曲線に囲まれた領域が小さくなる。こうした特性を持つメモリセル内にノイズ電圧が加わると、図１１に示すようにクロスポイントはＰ２’だけになり、メモリセルは片方のデータのみしか保持できない状態となる。Ｐ２’以外のデータ（Ｐ１’）を保持していた場合はデータが破壊されることになる。このように、アクセストランジスタと駆動トランジスタの駆動能力比を一定に保つことは、メモリセルのデータを安定保持する上で重要なポイントとなっており、一般的にアクセストランジスタ駆動能力は、駆動トランジスタ駆動能力の５０〜７０％に設定される。
従来例のＳＲＡＭメモリセルにおいては、駆動トランジスタのチャネル幅をアクセストランジスタのチャネル幅より広く設定することにより、両者の間に駆動能力差を生じさせている。
【０００６】
【発明が解決しようとする課題】
然しながら上記従来例のように、駆動トランジスタのチャネル幅をアクセストランジスタのチャネル幅より広く設定することにより、駆動能力差を生じさせるＳＲＡＭメモリセルにおいては、拡散領域はいくつかの屈曲部や端部を必然的に有することになる。例えば図８において、ＤＬ３、ＤＬ４の丸めを生じる屈曲部はｎＭＯＳ駆動トランジスタＴＮ１、ＴＮ２に対するそれぞれＴＮ３、ＴＮ４のｎＭＯＳアクセストランジスタとのチャネル幅の違いによって生じるものである。
このようなレイアウトの場合、拡散領域の屈曲部では図の破線ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４に示すように仕上りパターンの丸めが発生し、ｎＭＯＳトランジスタＴＮ１、ＴＮ２、ＴＮ３、ＴＮ４のトランジスタ幅が所要のサイズより大きくなるといった不具合が生じる。また、拡散領域の端部では、破線ＤＬ５、ＤＬ６に示すように仕上がりパターンの後退が発生し、コンタクトに対するｐ型拡散領域のオーバラップマージンの減少やｐＭＯＳトランジスタＴＰ１、ＴＰ２のチャネル幅の変動といった不具合が生じる。
【０００７】
また一般的に半導体チップに搭載するシステムは大規模化が進み、これに伴ってＳＲＡＭのビット容量も大規模なブロックが搭載される傾向にある。こうしたシステム側の要求に応じるために、ＳＲＡＭメモリセルサイズはより縮小されることが望まれている。セルサイズ縮小のためにはよりチャネル幅の小さいＭＯＳトランジスタを用いるのが効果的であるが、こうしたサイズの小さいパターンでは加工ばらつきの影響でトランジスタの特性ばらつきが大きくなりやすい。従って、セルサイズを縮小すると、動作マージンを確保して安定した設計をすることが難しくなってくる。一方、近年の微細プロセスでは所望の加工形状を得ることが難しくなってきており、パターンの丸めや後退が発生しやすくなっている。また、同じパターン形状であってもその周りのパターン形状によって仕上がり形状が変わってくるといった現象も顕著になってきている。
こうした加工形状の変動を抑えるために、当該レイアウトパターンの凹凸形状やそのまわりのレイアウト形状を考慮してあらかじめマスクパターンに補正を施しておくことが既に近年の微細プロセスでは実施されている。しかしながらこうした補正は、半導体拡散プロセス工程で用いられる装置や加工条件にセンシティブであり、拡散工程の加工条件が変更するたびに補正値に修正を加えなければならないという煩わしさを生じる。
【０００８】
前記の課題に鑑みて、本発明の半導体記憶装置のメモリセルレイアウトでは、チャネル幅を変えることなく、アクセストランジスタと駆動トランジスタの能力に差を持たせ拡散領域の屈曲部をなくし直線状にレイアウトすることを可能にする。本発明は、そのことによりＳＲＡＭメモリセル拡散領域の加工形状が変動しにくく、トランジスタの特性ばらつきが抑制され、ひいてはチャネル幅の小さいトランジスタが使用可能になることで高集積化を図ることが可能な半導体記憶装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】
上記課題を解決するため、本発明は以下の構成を有する。
【００１５】
請求項１の本発明は、
第１のｎＭＯＳトランジスタと第１のｐＭＯＳトランジスタとを含む第１のインバータと、第２のｎＭＯＳトランジスタと第２のｐＭＯＳトランジスタとを含む第２のインバータと、第３のｎＭＯＳトランジスタと、第４のｎＭＯＳトランジスタとを有し、
前記第１のインバータの入力ノードが前記第２のインバータの出力ノードに接続され、前記第２のインバータの入力ノードが前記第１のインバータの出力ノードに接続され、
前記第３のｎＭＯＳトランジスタはドレイン又はソースの一方が前記第１のインバータの出力ノードに接続され、ドレイン又はソースの他方が第１のビット線に接続され、ゲートがワード線に接続され、
前記第４のｎＭＯＳトランジスタはドレイン又はソースの一方が前記第２のインバータの出力ノードに接続され、ドレイン又はソースの他方が第２のビット線に接続され、ゲートが前記ワード線接続されたＳＲＡＭメモリセルにおいて、
前記第１と第３のｎＭＯＳトランジスタを形成する第１の拡散領域と、前記第２と第４のｎＭＯＳトランジスタを形成する第２の拡散領域のそれぞれが屈曲部を持たず直線状に配置され、
前記第１及び前記第２のｎＭＯＳトランジスタの電流駆動能力が前記第３及び前記第４のｎＭＯＳトランジスタの電流駆動能力より高く、
前記第１のｐＭＯＳトランジスタを形成する第３の拡散領域及び前記第２のｐＭＯＳトランジスタを形成する第４の拡散領域が屈曲部を持たず直線状に配置され、前記第１及び前記第２の拡散領域と平行して配置され、
前記第３の拡散領域上に前記第１のｐＭＯＳトランジスタのドレインに隣接して設けられた第３のｐＭＯＳトランジスタと、前記第４の拡散領域上に前記第２のｐＭＯＳトランジスタのドレインに隣接して設けられた第４のｐＭＯＳトランジスタとを有し、
前記第１のｎＭＯＳトランジスタのゲートと前記第１のｐＭＯＳトランジスタのゲートと前記第４のｐＭＯＳトランジスタのゲートとが１本の第１のポリシリコン配線で連続して接続され、
前記第２のｎＭＯＳトランジスタのゲートと前記第２のｐＭＯＳトランジスタのゲートと前記第３のｐＭＯＳトランジスタのゲートとが一本の第２のポリシリコン配線で連続して接続され、
前記第３及び第４のｐＭＯＳトランジスタの閾値電圧の絶対値は、前記第１及び第２のインバータに供給する電源電圧よりも高いことを特徴とする半導体記憶装置である。
【００１６】
請求項２の本発明は、前記第３のｐＭＯＳトランジスタの拡散領域のうち前記第１のｐＭＯＳトランジスタと反対側の拡散領域と、前記第４のｐＭＯＳトランジスタの拡散領域のうち前記第２のｐＭＯＳトランジスタと反対側の拡散領域とに、Ｎ型拡散領域を設けてｐＭＯＳトランジスタを形成するＮウエル領域の電位を固定したことを特徴とする請求項１に記載の半導体記憶装置である。
【００１７】
請求項３の本発明は、
前記ＳＲＡＭメモリセルが格子上に配置されるメモリセルアレイにおいて、前記第１及び第２の拡散領域の延在方向に一定間隔でウエル電位を固定するための基板コンタクト領域を設け、前記基板コンタクト領域を形成する拡散領域を前記メモリセルの前記第１の拡散領域並びに前記第２の拡散領域の延長線上に屈曲部を有さず直線状に配置し、前記メモリセルと前記基板コンタクト領域との境界にオン状態とならないようにゲートを電位固定した第５のｎＭＯＳトランジスタを設けたことを特徴とする請求項１に記載の半導体記憶装置である。
【００１８】
請求項４の本発明は、前記ＳＲＡＭメモリセルが格子状に配置されるメモリセルアレイにおいて、前記第３及び第４の拡散領域の延在方向に一定間隔でウエル電位を固定するための基板コンタクト領域を設け、前記基板コンタクト領域を形成する拡散領域を前記メモリセルの前記第３の拡散領域並びに前記第４の拡散領域の延長線上に屈曲部を有さず直線状に配置し、前記メモリセルと前記基板コンタクト領域との境界にオン状態とならないようにゲートを電位固定した第５のｐＭＯＳトランジスタを設けたことを特徴とする請求項１に記載の半導体記憶装置である。
【００１９】
請求項５の本発明は、前記第１のｐＭＯＳトランジスタが第３の拡散領域で形成され、前記第２のｐＭＯＳトランジスタが第４の拡散領域で形成されており、前記第１、第２、第３、第４の拡散領域を、トランジスタを形成するゲートの接続線の長手方向に隣接する拡散領域の間隔を同じにして配置したことを特徴とする請求項１に記載の半導体記憶装置である。
【００２０】
請求項６の本発明は、前記第１のｐＭＯＳトランジスタが第３の拡散領域で形成され、前記第２のｐＭＯＳトランジスタが第４の拡散領域で形成されており、前記第１、第２、第３、第４の拡散領域の幅を、トランジスタを形成するゲートの接続線の長手方向に測定して同じにして配置したことを特徴とする請求項１に記載の半導体記憶装置である。
【００２１】
チャネル幅を変えることなくトランジスタ能力差を設けるひとつの手段として、アクセストランジスタのチャネル長を駆動トランジスタのチャネル長より大きく設定する。これによりメモリセルデータを安定して保持することが可能となる。従来はチャネル幅の違いによって能力差を設けていたため、アクセストランジスタに加工上の最小拡散領域幅を適用することはできても駆動トランジスタは最小幅でレイアウトすることはできなかったが、本発明によれば駆動トランジスタにも拡散領域の最小幅を適用することができる。一般的には、トランジスタのチャネル幅はチャネル長より大きいため本発明によれば、チャネル幅の抑制でセルサイズを小さくできる可能性が高い。
【００２２】
しかしながら、図８の従来例に示したメモリセルレイアウトでは横長構成のためチャネル長を大きくとると、セル高さが増え、駆動トランジスタのチャネル幅削減による面積抑制効果が少なくなる。そこで、本発明ではトランジスタ能力差を設ける別の手段としてアクセストランジスタの閾値電圧を駆動トランジスタの閾値電圧より大きく設定する。更に、別の手段としてアクセストランジスタのゲート酸化膜厚を駆動トランジスタのゲート酸化膜厚より厚く設定する。これらの手段によってアクセストランジスタと駆動トランジスタに、同じチャネル長とチャネル幅のもとで能力差を持たせることができ、面積削減効果を得ることが可能となる。上述のアクセストランジスタの特性を変える手段を用いる場合には、半導体プロセスに追加の工程を加える必要があり、プロセスコストが若干高くなる。そこで、本発明による別の手段として、アクセストランジスタのゲートを駆動するワード線ドライバ回路に供給する電源電圧を、メモリセル内のラッチ回路に供給する電源電圧よりも低く設定する。これにより、アクセストランジスタと駆動トランジスタには同じサイズで同じ特性のトランジスタを用いながら、能力差を設けることが可能となり、プロセスコストが抑制できる。
【００２３】
一方、ｐ型拡散領域については従来レイアウトで有していた端部をなくす手段を講じている。ｐ型拡散領域を直線状に配置し、上下に隣接するセル間のｐＭＯＳ負荷トランジスタ素子の分離のために閾値電圧の絶対値が電源電圧よりも大きい特性を持ちゲート電位に限らず常時オフ状態であるｐＭＯＳ分離トランジスタを設けている。これにより、従来端部で生じていたパターン後退による負荷トランジスタチャネル幅の加工形状変動が抑制され、また負荷トランジスタドレイン部のコンタクトに対する拡散領域のオーバラップが十分に取れる。ｎ型拡散領域からみれば、周囲のレイアウト形状として横にｐ型拡散領域が必ず存在することになる。従来レイアウトでは、ｐ型拡散領域がない部分があったため、ｎ型拡散領域の加工形状が部分的に変動し、これをマスクデータ上で補正する必要があった。本発明によれば、ｎ型拡散領域の加工形状も補正することなく改善することが可能となる。
【００２４】
また、ｐＭＯＳ分離トランジスタの負荷トランジスタと反対側の拡散領域にｎ型拡散を施すことでｐＭＯＳトランジスタを形成するＮウエルの電位を固定する手段を設けている。メモリセル内の空き領域を基板コンタクト領域として有効に用いることができる。Ｐウエルの電位を固定する基板コンタクト領域はメモリセル外に別途設ける必要があるが、Ｎウエル側は十分に電位固定できるためラッチアップ耐性は向上し、別途設けるＰウエル電位固定の領域はより大きな間隔で設定することが可能となりメモリセルアレイの面積を抑制することが可能となる。
【００２５】
メモリアレイ全体のレイアウトを考えた場合、少なくともＰウエルの電位を固定する領域を、メモリセルが縦方向に並ぶ一定の間隔毎に設ける必要がある。この電位固定領域の上下のメモリセルでは、従来レイアウトによれば拡散領域が一旦分離されてしまう。本発明では、ｎ型拡散領域、ｐ型拡散領域ともにゲートをオフ状態に固定したトランジスタを電位固定の拡散領域の上下に設けることで、上記ウエル電位固定の拡散領域もメモリセル部の拡散領域と連続して直線状にレイアウトすることを可能としている。これにより、メモリセルアレイ全域にわたって拡散領域の形状を屈曲部のない直線状でかつ部分的な分離なしで配置でき、ウエル電位固定領域の上下にあるメモリセルのトランジスタ特性の変動を抑えることが可能となる。
更に本発明では、拡散領域の配置間隔を全て同じ間隔で配置する手段を講じている。前述したように、近年の微細プロセスでは、周辺レイアウト形状によって仕上がりの加工形状が変動する。複数の配置間隔を持つ場合、複数の拡散領域を所望の間隔と幅に仕上げることが難しくなりつつある。配置間隔を一定に保つことでこれら拡散領域の形状変動を一定値に保つことが容易となる。また、同様に拡散領域の幅を一定の幅で配置する手段も講じている。同じく拡散領域の幅形状を一定値に保つことが容易になる。
【００２６】
【発明の実施の形態】
以下本発明の実施をするための最適の態様を具体的に示した実施例について図面とともに説明する。
【００２７】
《実施例１》
図１に、本発明の実施例１のＣＭＯＳ型ＳＲＡＭメモリセルのレイアウトを示す。
実施例１のＣＭＯＳ型ＳＲＡＭメモリセルは、ｎＭＯＳ駆動トランジスタＴＮ１、ＴＮ２、ｎＭＯＳアクセストランジスタＴＮ３、ＴＮ４、ｐＭＯＳ負荷トランジスタＴＰ１、ＴＰ２、ポリシリコン配線ＰＬ１、ＰＬ２、ＰＬ３、ＰＬ４、配線層ＡＬ１、ＡＬ２、コンタクトＣＮ１、ＣＮ２、ＣＬ１、ＣＬ２を有する。ｎＭＯＳ駆動トランジスタＴＮ１及びｎＭＯＳアクセストランジスタＴＮ３はｎ型拡散領域ＤＮ１上に形成され、ｎＭＯＳ駆動トランジスタＴＮ２及びｎＭＯＳアクセストランジスタＴＮ４はｎ型拡散領域ＤＮ２上に形成されている。ｐＭＯＳ負荷トランジスタＴＰ１は、ｐ型拡散領域ＤＰ１上で形成され、ｐＭＯＳ負荷トランジスタＴＰ２は、ｐ型拡散領域ＤＰ２上で形成されている。
【００２８】
ｎＭＯＳ駆動トランジスタＴＮ１とｐＭＯＳ負荷トランジスタＴＰ１は両ゲートがポリシリコン配線ＰＬ１で接続され、両ドレインがコンタクトを介して配線層ＡＬ１で接続されており、第１のインバータ（ＣＭＯＳ構造）を形成している。ｎＭＯＳ駆動トランジスタＴＮ２とｐＭＯＳ負荷トランジスタＴＰ２は両ゲートがポリシリコン配線ＰＬ２で接続され、両ドレインがコンタクトを介して配線層ＡＬ２で接続されており、第２のインバータ（ＣＭＯＳ構造）を形成している。第１のインバータの出力ノードになるＡＬ１は第２のインバータの入力ノードＰＬ２に接続され、第２のインバータの出力ノードになるＡＬ２は第１のインバータの入力ノードＰＬ１に接続されている。これによりデータを保持するためのラッチ回路が形成されている。
【００２９】
ｎＭＯＳアクセストランジスタＴＮ３のドレインは第１のインバータの出力ノードとなる配線層ＡＬ１に接続され、ソースはコンタクトＣＮ１を介して縦方向に走るビット線（図示していない）に接続されている。ｎＭＯＳアクセストランジスタＴＮ４のドレインは第２のインバータの出力ノードとなる配線層ＡＬ２に接続され、ソースはコンタクトＣＮ２を介して縦方向に走る他のビット線（図示していない）に接続されている。ＴＮ３、ＴＮ４のゲートは横方向に走るワード線（図示していない）に接続されている。ＭＮ１、ＭＮ２はｎ型拡散を施す領域決めるマスクである。
【００３０】
本実施例において、ｎＭＯＳ駆動トランジスタＴＮ１、ＴＮ２とｎＭＯＳアクセストランジスタＴＮ３、ＴＮ４は同じチャネル幅を有している。一方、チャネル長はｎＭＯＳアクセストランジスタＴＮ３、ＴＮ４のほうがｎＭＯＳ駆動トランジスタＴＮ１、ＴＮ２より大きくとっている。これにより、ｎＭＯＳアクセストランジスタＴＮ３、ＴＮ４の駆動能力はｎＭＯＳ駆動トランジスタＴＮ１、ＴＮ２の駆動能力より小さくなり、メモリデータが安定して保持される。チャネル幅が一定であるためｎ型拡散領域ＤＮ１とＤＮ２は屈曲部を有さず直線状にレイアウトすることが可能となる。この結果、形状の丸めによるトランジスタ幅の変動は生じず、ｎＭＯＳトランジスタの特性ばらつきは抑制される。
【００３１】
《実施例２》
図２に、本発明の実施例２のＣＭＯＳ型ＳＲＡＭメモリセルのレイアウトを示す。
図２において、実施例１と同様の機能を担う要素について同一の符号を付けて、その詳細な説明は省略する。
実施例１に対して本実施例では、ｎＭＯＳ駆動トランジスタＴＮ１、ＴＮ２とｎＭＯＳアクセストランジスタＴＮ３、ＴＮ４は同じチャネル長を有している。アクセストランジスタＴＮ３、ＴＮ４のゲート上には、閾値電圧を高くするためのイオン注入を施す領域を決めるマスクＨＶ１、ＨＶ２をかけている。ｐ型拡散領域ＤＰ１、ＤＰ２は端部を有さず直線状にレイアウトされており、ラッチ回路の入力ゲートとなるポリシリコン配線ＰＬ１、ＰＬ２がｐ型拡散領域ＤＰ２、ＤＰ１とそれぞれ交差し、ｐＭＯＳトランジスタＴＰ４、ＴＰ３を構成している。ｐＭＯＳトランジスタＴＰ３、ＴＰ４のゲート上には、閾値電圧の絶対値を供給電源電圧よりも大きくするためのイオン注入を施す領域を決めるマスクＶＶ１、ＶＶ２をかけている。また、ＴＰ３、ＴＰ４のそれぞれＴＰ１、ＴＰ２と反対側の拡散領域にはｎ型拡散を施す領域を決めるマスクＭＮ３、ＭＮ４をかけている。
【００３２】
本実施例のメモリセルレイアウトによると、アクセストランジスタＴＮ３、ＴＮ４は駆動トランジスタＴＮ１、ＴＮ２と同じチャネル幅と同じチャネル長を持ちながらより高い閾値電圧特性を有している。これにより、ｎＭＯＳアクセストランジスタＴＮ３、ＴＮ４の駆動能力は、ｎＭＯＳ駆動トランジスタＴＮ１、ＴＮ２の駆動能力より小さくなり、メモリデータが安定して保持される。実施例２のメモリセルは実施例１のメモリセルよりもセル高さを低く抑えることができる。
【００３３】
図３に本実施例におけるメモリセルの回路図を示す。
ｐＭＯＳトランジスタＴＰ３のドレイン及びゲートは第１のインバータの出力ノードに接続されており、ｐＭＯＳトランジスタＴＰ４のドレイン及びゲートは第２のインバータの出力ノードに接続されている。メモリセルが保持するデータによってＴＰ３及びＴＰ４のゲート電位はＧＮＤレベルもしくは電源電圧レベル（ＶＤＤ）に変わる。しかしながら、ＴＰ３、ＴＰ４は−ＶＤＤよりも低い閾値電圧を持つため常時オフ状態となり、ＴＰ３、ＴＰ４のゲートのそれぞれの両サイドの拡散領域は電気的に分離された状態となる。ＴＰ３、ＴＰ４の一方の拡散領域（第１のインバータ及び第２のインバータの出力ノードに接続されていない側の拡散領域）にはｎ型拡散が施されており、それぞれコンタクトＣＰ１、ＣＰ２を介してＮウエルの電位を固定することができる。
【００３４】
本実施例では、拡散領域に屈曲部がないばかりでなく端部もなく、ｎ型拡散領域ＤＮ１、ＤＮ２からみると常に横にｐ型拡散領域ＤＰ１もしくはＤＰ２が存在する。このため、周囲のレイアウト形状による加工形状の変動はどこも同じように発生し仕上り形状を均一にしやすい。すなわち、ＴＮ１とＴＮ３並びにＴＮ２とＴＮ４のチャネル幅を同じ幅に保つプロセス加工条件の設定がしやすくなる。
【００３５】
《実施例３》
図４、５を用いて、実施例３のＣＭＯＳ型ＳＲＡＭメモリを説明する。実施例３のメモリセルは、実施例１のメモリセル（図１）と類似のレイアウトを有する。実施例１のメモリセルにおいては、ｎＭＯＳアクセストランジスタＴＮ３、ＴＮ４のチャネル長は、ｎＭＯＳ駆動トランジスタＴＮ１、ＴＮ２のチャネル長より大きかった。実施例３のメモリセルにおいては、ｎＭＯＳアクセストランジスタＴＮ３、ＴＮ４のチャネル長と、ｎＭＯＳ駆動トランジスタＴＮ１、ＴＮ２のチャネル長とは同一である。それ以外の点においては両者は同一である（図１参照）。従って実施例３のメモリセルは、実施例１のメモリセルよりも縦方向の長さが短い。
【００３６】
図４に、本発明の実施例３におけるＣＭＯＳ型ＳＲＡＭのメモリセル及びワード線駆動バッファの回路を示す。図４においては実施例２（図３）と同一の機能を担う要素について、同一の符号を付けそれらの説明は省略する。
図４において、ｎＭＯＳアクセストランジスタＴＮ３のドレインは第１のインバータ出力ノードに接続され、ソースは縦方向に走るビット線に接続されている。ｎＭＯＳアクセストランジスタＴＮ４のドレインは第２のインバータ出力ノードに接続され、ソースは縦方向に走るビット線に接続されている。ＴＮ３、ＴＮ４のゲートは横方向に走るワード線に接続されている。
アクセストランジスタＴＮ３、ＴＮ４のゲートはワード線ドライバ２０で駆動される。ワード線ドライバ２０の電源電位ＶＤＤＷはメモリセル１０の電源電位ＶＤＤＭより低く設定されている（ＶＤＤＷ＜ＶＤＤＭ）。ワード線ドライバの入力ノード２１にＬレベルが入力されると、図５に示すようにワード線ドライバはＶＤＤＷの電位を持つＨレベルを出力する。このとき、アクセストランジスタＴＮ３、ＴＮ４のゲートはＶＤＤＷで駆動される。一方駆動トランジスタＴＮ１、ＴＮ２のいずれか一方のゲートはメモリセル供給電圧であるＶＤＤＭで動作する。
アクセストランジスタのゲートに印加する電圧ＶＤＤＷと、メモリセルへの供給電圧ＶＤＤＭをＶＤＤＷ＜ＶＤＤＭとなるように設定しているため、アクセストランジスタＴＮ３、ＴＮ４の駆動能力が駆動トランジスタＴＮ１、ＴＮ２の駆動トランジスタと比べて相対的に小さくなりメモリデータは安定的に保持することが可能となる。
【００３７】
本実施例のメモリセルレイアウトは実施例２のメモリセルレイアウトと同様に駆動トランジスタＴＮ１、ＴＮ２とアクセストランジスタＴＮ３、ＴＮ４のチャネル幅とチャネル長は同じサイズでレイアウトされている。これにより実施例２と同様の効果が得られる。さらに本実施例においては、駆動トランジスタＴＮ１、ＴＮ２とアクセストランジスタＴＮ３、ＴＮ４は同じ閾値電圧特性をもつ。
本実施例のＣＭＯＳ型ＳＲＡＭでは、アクセストランジスタＴＮ１、ＴＮ２に前述の実施例２に示すような追加のプロセス工程を施すことなく、アクセストランジスタの駆動能力を駆動トランジスタの駆動能力よりも小さくすることができるので、プロセスコストを抑制しながら拡散領域の加工形状を改善することができる。
【００３８】
《実施例４》
図６に、本発明の実施例４のＣＭＯＳ型ＳＲＡＭメモリセル及び基板コンタクトセルのレイアウトを示す。
図６において、１１はメモリセルのレイアウトであり、１２は基板コンタクトセルのレイアウトを示している。図６のメモリセルレイアウトにおいて、実施例２（図２）と同様の機能を有する部分に同一の符号を付けて、その詳細な説明を省略する。
実施例２のメモリセルにおいてはアクセストランジスタＴＮ３、ＴＮ４に高い閾値電圧特性を持つトランジスタを用いていたが、本実施例４においてはアクセストランジスタＴＮ３、ＴＮ４に駆動トランジスタＴＮ１、ＴＮ２よりもゲート酸化膜の厚いトランジスタを用いている。
ＨＸ１、ＨＸ２はゲート酸化膜を厚く形成する領域を決めるマスクを示している。ゲート酸化膜が厚いアクセストランジスタＴＮ３、ＴＮ４は駆動トランジスタＴＮ１、ＴＮ２と同じチャネル幅とチャネル長を持ちながら、駆動能力が抑えられるためメモリセルは良好なデータ保持特性を持つことになる。
また、本実施例のメモリセルでは拡散領域ＤＮ１、ＤＰ１、ＤＰ２、ＤＮ２は等間隔で配置されており、その領域幅もすべて同じサイズとなっている。
【００３９】
次に隣接する基板コンタクトセル１２のレイアウトについて説明する。基板コンタクトセル上の拡散領域は、メモリセル上の拡散領域の延長上にあり、同じく直線状に配置される。
ｎ型拡散領域ＤＮ１とＤＮ２上にはメモリセルのトランジスタ形成部と基板コンタクト部を電気的に分離するためのｎＭＯＳトランジスタＴＮ５、ＴＮ６とＴＮ７、ＴＮ８がそれぞれ配置されている。同様に、ｐ型拡散領域ＤＰ１とＤＰ２上にはメモリセルのトランジスタ形成部と基板コンタクト部を電気的に分離するためのｐＭＯＳトランジスタＴＰ５、ＴＰ６とＴＰ７、ＴＰ８がそれぞれ配置されている。
【００４０】
ｎＭＯＳトランジスタＴＮ５、ＴＮ６の間の拡散領域およびｎＭＯＳトランジスタＴＮ７、ＴＮ８の間の拡散領域は、それぞれＭＮ１とＭＮ２のｎ型拡散を施すマスクがかけられておらずｐ型拡散が施される。一方、ｐＭＯＳトランジスタＴＰ５、ＴＰ６の間の拡散領域およびｐＭＯＳトランジスタＴＰ７、ＴＰ８の間の拡散領域は、ＭＮ５のｎ型拡散を施すマスクがかけられておりｎ型拡散が施される。ｎＭＯＳトランジスタＴＮ５、ＴＮ６のゲートは互いに接続され、これらトランジスタ間のｐ型拡散領域とともにＧＮＤレベルに接続される。ｎＭＯＳトランジスタＴＮ７、ＴＮ８も同様である。一方、ｐＭＯＳトランジスタＴＰ５、ＴＰ６、ＴＰ７、ＴＰ８のゲートは互いに接続され、これらトランジスタ間のｎ型拡散領域とともにＶＤＤレベルに接続される。このような構成によって、Ｎウエル、Ｐウエルともにメモリセルの拡散領域と電気的に分離しながらウエル電位を固定することが可能となる。
【００４１】
図７に図６で示したメモリセルを格子上に配置したメモリセルアレイの一部を示す。縦方向に並ぶメモリセルの一定間隔毎に基板コンタクトセル１２が配置される。図では説明をわかりやすくするためにメモリセルと基板コンタクトセルのレイアウトを簡略化し、ポリシリコン配線ＰＬ１、ＰＬ２、ＰＬ３、ＰＬ４と拡散領域ＤＮ１、ＤＰ１、ＤＰ２、ＤＮ２のみ示している。
本実施例のメモリセルアレイでは、基板コンタクトセルの拡散領域がメモリセルアレイと連続して直線状に配置されることで、メモリセルアレイ全域にわたって拡散領域が分断されることなく直線状に配置される。また、各々の拡散領域の間隔と幅は均一に配置される。（Ｓ１＝Ｓ２＝Ｓ３＝Ｓ４、Ｗ１＝Ｗ２＝Ｗ３＝Ｗ４）
本実施例のメモリセルアレイによれば、拡散領域の周辺レイアウト形状がどこの部分をみても同じであり、仕上りの加工形状の変動が均一になる。この結果、トランジスタのチャネル幅の変動が抑制され特性ばらつきが小さくなる。
【００４２】
【発明の効果】
以上説明したように、請求項１又は３に記載の発明の半導体記憶装置によれば、駆動トランジスタとアクセストランジスタとのチャネル幅を変えることなくトランジスタ能力比を持たせることでメモリセルのデータ保持安定性を確保しながら、ｎ型拡散領域の屈曲部をなくし直線状に配置することが可能となる。この結果、形状の丸めによるトランジスタ幅の変動は生じず、ｎＭＯＳトランジスタの特性ばらつきは抑制される。また、駆動トランジスタのチャネル幅をアクセストランジスタと同等サイズにでき、さらに特性ばらつきが抑制されることからより小サイズのチャネル幅を選択できるためセル面積が縮小可能となる。
【００４３】
更に、請求項１記載の発明の半導体記憶装置によれば、ｐ型拡散領域に端部を有さず直線状に配置されることで、形状の丸めによるトランジスタ幅の変動は生じず、ｐＭＯＳトランジスタの特性ばらつきは抑制される。ｎ型拡散領域からみると周囲のレイアウト形状が均一になるため、アクセストランジスタと駆動トランジスタのチャネル幅の加工形状の変動も均一化され能力比のばらつきが抑制される。また、ｐ型拡散領域を分離するための２個のｐＭＯＳトランジスタのゲートはインバータ回路のゲートに接続され、データラッチノードにゲート容量が付加されることになるため、ノイズに対するデータ保持安定性が改善される。
【００４４】
請求項２記載の半導体記憶装置によれば、ｐＭＯＳ分離トランジスタの負荷トランジスタと反対側の拡散領域にｎ型拡散を施すことで、メモリセル内の空き領域を基板コンタクト領域として有効に用いることができる。
請求項３又は４記載の半導体記憶装置によれば、ｎ型拡散領域又はｐ型拡散領域では、ゲートをオフ状態に固定したトランジスタを基板コンタクト領域の上下に設けることで、基板コンタクトの拡散領域もメモリセル部の拡散領域と連続して直線状にレイアウトすることが可能となる。これにより、メモリセルアレイ全域にわたって拡散領域の形状を屈曲部のない直線状でかつ部分的な分離なしで配置でき、基板コンタクト領域の上下にあるメモリセルのトランジスタ特性の変動を抑えることが可能となる。
更に、請求項５の半導体記憶装置によれば、拡散領域を全て同じ間隔で配置することにより、周辺レイアウト形状による仕上りの加工形状の変動を一定値に保つことが容易となる。また、請求項６の半導体記憶装置によれば、拡散領域を全て同じ幅で配置することにより、拡散領域の幅形状を一定値に保つことが容易になる。
【図面の簡単な説明】
【図１】    実施例１のＣＭＯＳ型ＳＲＡＭメモリセルのレイアウト図
【図２】    実施例２のＣＭＯＳ型ＳＲＡＭメモリセルのレイアウト図
【図３】    実施例２のＣＭＯＳ型ＳＲＡＭメモリセルの回路図
【図４】    実施例３のＣＭＯＳ型ＳＲＡＭメモリセルとワード線駆動バッファの回路図
【図５】    実施例３のＣＭＯＳ型ＳＲＡＭメモリセルによる半導体記憶装置におけるワード線の信号波形である
【図６】    実施例４のＣＭＯＳ型ＳＲＡＭメモリセル及び基板コンタクトセルのレイアウト図
【図７】    実施例４のＣＭＯＳ型ＳＲＡＭメモリセルアレイのレイアウト図
【図８】    従来例のＣＭＯＳ型ＳＲＡＭメモリセルのレイアウト図
【図９】    メモリセルのデータ保持安定性を評価するための回路図
【図１０】    メモリセル内インバータ回路の入出力特性を示す図
【図１１】    アクセストランジスタ能力を大きくした場合のメモリセル内インバータ回路の入出力特性を示す図
【符号の説明】
ＴＮ１、ＴＮ２    ｎＭＯＳ駆動トランジスタ
ＴＮ３、ＴＮ４    ｎＭＯＳアクセストランジスタ
ＴＰ１、ＴＰ２    ｐＭＯＳ負荷トランジスタ
ＴＰ３、ＴＰ４    ｐＭＯＳ分離用高閾値電圧トランジスタ
ＴＮ５、ＴＮ６、ＴＮ７、ＴＮ８    ｎＭＯＳ分離トランジスタ
ＴＰ５、ＴＰ６、ＴＰ７、ＴＰ７    ｐＭＯＳ分離トランジスタ
ＤＮ１、ＤＮ２    ｎ型拡散領域
ＤＰ１、ＤＰ２    ｐ型拡散領域
ＰＬ１、ＰＬ２、ＰＬ３、ＰＬ４    ポリシリコン配線
ＡＬ１、ＡＬ２    配線層
ＣＬ１、ＣＬ２、ＣＰ１、ＣＰ２    コンタクト
ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４、ＭＮ５    ｎ型拡散領域を決めるマスク
ＨＶ１、ＨＶ２    アクセストランジスタの閾値電圧を高くするためのイオン注入を施す領域を決めるためのマスク
ＶＶ１、ＶＶ２    ｐＭＯＳ分離トランジスタの閾値電圧の絶対値を大きくするためのイオン注入を施す領域を決めるためのマスク
ＨＸ１、ＨＸ２    ゲート酸化膜を厚く形成する領域を決めるマスク
ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４、ＤＬ５、ＤＬ６    拡散領域の加工形状
１０    メモリセル回路
１１    メモリセルレイアウト
１２    基板コンタクトセルレイアウト
２０    ワード線駆動バッファ回路
２１    ワード線駆動バッファ入力ノード
ＶＤＤＭ    メモリセル供給電圧
ＶＤＤＷ    ワード線駆動バッファ供給電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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