(57)【特許請求の範囲】
【請求項１】
遊技中に乱数を用いた処理を行なう制御回路を備えた遊技装置であって、
該制御回路を、前記乱数を用いた処理を含む遊技用のプログラムを記憶するＲＯＭが正規のものであるか否かをチェックする処理を行なうＣＰＵを有する算術論理演算回路として構成すると共に、
前記乱数を発生する回路であり前記ＣＰＵとは回路上は分離されかつ該ＣＰＵとアドスレおよびデータバスにより接続された乱数発生回路と、該ＣＰＵとを１つのパッケージに封入してなる集積回路を、前記制御回路に備えた遊技装置。
【請求項２】
請求項１記載の遊技装置であって、
前記ＣＰＵは、前記ＲＯＭに記憶されたプログラムを実行するＣＰＵとは別に設けられ、前記ＲＯＭの内容が正規のものであるか否かをチェックする専用のＣＰＵである請求項１記載の遊技装置。
【請求項３】
前記乱数発生回路に、前記パッケージに封入された前記ＣＰＵに入力されるクロック信号とは異なるクロック信号を出力するクロック回路が備えられた請求項１または請求項２記載の遊技装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、遊技装置に関し、詳しくは遊技状態に基づいて乱数を用いた所定の処理を実施する制御回路を備える遊技装置に関する。
【０００２】
【従来の技術】
従来、この種の遊技装置として、パチンコ遊技装置やアレンジボール遊技装置あるいはスロットマシーンまたはカードゲーム機など、種々のものが知られており、遊技状態の有利さ変更することで、遊技性を高める工夫がなされている。乱数を用いて遊技状態の有利さを変更するこうした遊技装置について、以下パチンコ遊技装置を例にとって説明する。
【０００３】
パチンコ遊技装置では、特定入賞口へパチンコ玉が入賞した際、所定の確率で大当たりといった状態となるものが提案されている。特定入賞口にパチンコ玉が入ると、不揮発性記憶素子に記憶しておいた乱数テーブルに基づいて乱数を発生させ、この乱数を用いて所定の処理を実施し、特定の条件が揃ったときに大当たりといって遊技者に有利な遊技状態を現出させるのである（例えば、特開平２−９８３８１号公報）。
【０００５】
【発明が解決しようとする課題】
しかしながら、乱数テーブルを制御回路中の不揮発性記憶素子に記憶しておき、この乱数テーブルを用いて乱数を発生させる装置では、乱数をソフト的に発生させるので、乱数を調整することが容易となるといった問題があった。例えば、不揮発性記憶素子に記憶した乱数テーブルを所望の当たり確率となる乱数テーブルに書き替える乱数テーブルの改竄や、不揮発性記憶素子に記憶した乱数テーブルの他に所望の当たり確率の乱数テーブルを用意して乱数テーブルをすり替えて偏った乱数を発生させやすい。
【０００６】
この問題を解決するために、所定の制御信号に対して８ビット，１６ビットあるいはそれ以上の乱数を発生する素子（乱数発生素子）を新たに設ける構成も考えられるが、この場合には、ＣＰＵとの接続の必要性から配線が複雑なものとなり、基板への組み付けや取り扱いが困難なものとなる。
【０００７】
本発明の遊技装置は、こうした問題を解決し、乱数の発生処理における不正を防止すると共に基板への組み付けや取り扱いを容易にすることを目的として、次の構成を採った。
【０００８】
【課題を解決するための手段及びその作用・効果】
本発明の遊技装置は、遊技中に乱数を用いた処理を行なう制御回路を備えた遊技装置であって、
該制御回路を、前記乱数を用いた処理を含む遊技用のプログラムを記憶するＲＯＭが正規のものであるか否かをチェックする処理を行なうＣＰＵを有する算術論理演算回路として構成すると共に、
前記乱数を発生する回路であり前記ＣＰＵとは回路上は分離されかつ該ＣＰＵとアドスレおよびデータバスにより接続された乱数発生回路と、該ＣＰＵとを１つのパッケージに封入してなる集積回路を、前記制御回路に備えたことを要旨とする。
【０００９】
以上のように構成された本発明の遊技装置は、乱数発生回路が発生する乱数を用いた処理を遊技中に行なう。この乱数発生回路は、遊技装置において乱数を用いた処理を含む遊技用のプログラムを記憶したＲＯＭが正規のものであるか否かをチェックする処理を行なうＣＰＵと共に１つのパッケージに封入されかつ該ＣＰＵとアドスレおよびデータバスにより接続されて集積回路を構成する。この結果、乱数の発生処理における不正の防止が可能となる。また、集積回路が実装される基板の配線は簡易なものとなり、制御回路の小型化が可能となる。
【００１０】
本発明の遊技装置では、遊技装置において遊技用のプログラムを記憶したＲＯＭが正規のものであるか否かをチェックする処理を行なうＣＰＵと、乱数を発生させる乱数発生回路とを１つのパッケージに封入してなる集積回路を用いたので、乱数テーブルの改竄や乱数テーブルのすり替えといった乱数を調整する不正を防止することができる。また、別個のパッケージに封入した場合に比して基板の配線を簡易なものとすることができる。この結果、制御回路を構成する回路素子の基板への実装を容易なものとすることができ、制御回路を小型化することができる。なお、前記ＣＰＵは、前記ＲＯＭに記憶されたプログラムを実行するＣＰＵとは別に設けられ、前記ＲＯＭの内容が正規であるか否かをチェックする専用のＣＰＵとして実現することができる。また、乱数発生回路に、前記パッケージに封入されたＣＰＵに入力されるクロック信号とは異なるクロック信号を出力するクロック回路を設けることも好適である。
【００１１】
【発明の実施の形態】
以上説明した本発明の構成、作用を一層明らかにするために、以下本発明の好適な一実施例としてのパチンコ遊技装置１Ａについて説明するが、説明の便宜上、図１ないし図９を用いて、遊技装置１の基本構成について説明し、その後、図１０以下を参照して、実施例としての遊技装置１Ａの構成について説明する。図１は、基本構成であるパチンコ遊技装置１の外観を示す正面図である。
【００１２】
図示するように、パチンコ遊技装置１の額縁状に形成された前面枠２の開口には金枠３が周設され、その金枠３にはガラス扉枠４と前面板５とが開閉自在に設けられている。ガラス扉枠４の後方には、前面枠２の裏面に固定される遊技盤固定枠（図示せず）に着脱自在に取り付けられた遊技盤６が配設されている。遊技盤６の前面には、パチンコ玉を誘導する誘導レール８がほぼ円状に植設され、この誘導レール８によって囲まれた領域に遊技領域９が構成されている。
【００１３】
遊技領域９のほぼ中央には、変動入賞装置１０が設けられている。変動入賞装置１０とは、一対の開閉翼片１１ａ，１１ｂを有し、一定の条件下においてこの開閉翼片１１ａ，１１ｂを一定期間（例えば、３０秒あるいは入賞球１０個分）に亘って開放し、かつそのような開放状態を複数回（例えば、１６回）繰り返して短時間に多量の入賞球を発生させる大当たり動作を行なう。また、この変動入賞装置１０の背面には大当たりランプ１ａが設けられており、大当たり動作中にランプ１ａを点滅させることで、通常の遊技状態と異なる大当たり動作中であることを遊技者に視覚的に表示する。
【００１４】
変動入賞装置１０の下方には複数のデジタル表示器よりなる可変表示器１２が形成されており、その表示態様は、遊技領域９の下方に設けられる始動入賞口１３ａ〜１３ｃにパチンコ玉が入賞することによりランダムに変化し、前記前面枠２に設けられたストップスイッチ１４を押圧、あるいは一定時間（例えば、５秒）経過したとき停止する。そして、この停止したときの可変表示器１２の表示態様が予め定められた表示態様（例えば、同一の数字３桁）であるとき、上記変動入賞装置１０が大当たり動作を実行するようになっている。
【００１５】
更に遊技領域９には、前述した変動入賞装置１０および始動入賞口１３ａ〜１３ｃの他に一般入賞口１５ａ〜１５ｄが設けられ、また、前述したいずれの入賞装置、あるいはいずれの入賞口にも入賞しなかったパチンコ玉が誘導されるアウト口１６が形成されている。
【００１６】
前面板５の表面には、入賞球の発生により払い出された景品球（パチンコ玉）を優先的に貯溜し、かつパチンコ玉を発射位置に誘導する上皿１８が取り付けられている。また、前面枠２には２つのランプ１ｂ，１ｃが埋設されており、遊技者がパチンコ遊技装置１での遊技を開始した状態、または不正を働いたりした遊技状態を明示的に表示する。
【００１７】
この他に前面枠２の下方には、遊技者により操作される発射強度調節ハンドル２０が突設固定されている。この発射強度調節ハンドル２０には、パチンコ玉の弾発力を調節する調節レバーＸが回動自在に設けられている。前面枠２の下方であって発射強度調節ハンドル２０の側方には、上皿１８が一杯になったとき、更に払い出される景品球を貯溜する下皿２３が取り付けられている。
【００１８】
図２は、パチンコ遊技装置１の電気的な構成の概略を例示したブロック図である。図示するように、パチンコ遊技装置１は、電気的には制御装置３０を中心として構成されている。制御装置３０は、ＣＰＵ４０と、制御に必要なデータ等を一時的に記憶するＲＡＭ４２と、パチンコ遊技装置１が備える各種電装機器との入出力を司る入出力インターフェース（以下「Ｉ／Ｏ」と略す。）４４と、集積回路６０およびＣＰＵ４０に所定のクロック信号を出力するクロック発生回路４６とから構成されている。
【００１９】
ＣＰＵ４０は、「Ｚ８０」系の８ビットマイクロコンピュータであり、ＲＡＭ４２，Ｉ／Ｏ４４および集積回路６０とコントロールバスＣＢ，アドレスバスＡＢおよびデータバスＤＢにより接続されている。ＲＡＭ４２は、後述するＲＯＭ６２に記憶された制御プログラムをＣＰＵ４０が実行する際に、必要なデータが一時的に記憶される記憶素子である。
【００２０】
Ｉ／Ｏ４４は、制御装置３０とパチンコ遊技装置１に備えられた各種の電装機器との整合を図る回路である。従って、Ｉ／Ｏ４４は、開閉翼片１１ａ，１１ｂを駆動するソレノイド１１，可変表示器１２および大当たりランプ１ａ等に接続されたドライバ５０、始動入賞口１３ａ〜１３ｃへのパチンコ玉の入賞を検出する入賞スイッチ１３およびストップスイッチ１４に接続された波形整形回路５２等に接続されている。
【００２１】
集積回路６０は、ＲＯＭ６２と乱数発生回路６４とを一つのパッケージに封入したＩＣである。ＲＯＭ６２と乱数発生回路６４は、集積回路６０の内部で分岐した各種バスによりＣＰＵ４０と接続している。また、ＲＯＭ６２と乱数発生回路６４とではメモリマップ上の割り当てが異なる。したがって、集積回路６０は、ＲＯＭ６２と乱数発生回路６４とを別個のパッケージに封入し、各種バスで接続した状態と同様の状態となる。この結果、電気的には、ＣＰＵ４０は、ＲＯＭ６２と乱数発生回路６４とを別個のパッケージに封入した場合と全く同様に取り扱うことができる。なお、乱数発生回路６４が、乱数の発生のために必要とするクロックは、ＣＰＵ４０用にクロック発生回路４６が発生する基本クロックをコントロールバスＣＢを介して受け取り、これを利用している。
【００２２】
ＲＯＭ６２は、電気的に書き込み可能なプログラマブルＲＯＭであり、ＣＰＵ４０の実行する制御プログラムやそのプログラムの実行に必要な各種データを不揮発的に記憶している。ＲＯＭ６２は、Ｍ１サイクルではプログラムカウンタで指定されたアドレスに記憶している命令をＣＰＵ４０からの制御信号に応じてデータバスＤＢに出力する。ＣＰＵ４０は、この命令を読み込んでその処理を実行する。また、ＲＯＭ６２は、始動入賞口１３ａ〜１３ｃにパチンコ玉が入賞した際の処理において、外れと判定されたときに可変表示器１２に表示される外れ数値をランダムに並べた外れ数値テーブルと、大当たりと判定されたときに可変表示器１２に表示される大当たりの数値を並べた当たり数値テーブルとを記憶している。外れ数値テーブルの一例を図３に、当たり数値テーブルの一例を図４に示す。さらにＲＯＭ６２は、始動入賞口１３ａ〜１３ｃにパチンコ玉が入賞した際に乱数発生回路６４により発生された乱数との比較において大当たりか否かを判定するために大当たりの数値（１６ビットの数値）を並べた当たり判定テーブル（図示せず）を記憶している。
【００２３】
乱数発生回路６４は、ＣＰＵ４０からの制御信号に応じて１６ビットの乱数を出力する回路である。ＣＰＵ４０は、乱数発生回路６４が出力する１６ビットの乱数を上位８ビットと下位８ビットの２回に分けてデータバスＤＢを介して読み込む。
【００２４】
次に、こうして構成されたパチンコ遊技装置１の動作について、図５に例示する乱数発生ルーチン，図６に例示する入賞判定ルーチン，図７に例示する当たり判定ルーチンおよび図８に例示する当たり処理ルーチンに基づき説明する。パチンコ遊技装置１が電源オンされると、まず図示しない初期化ルーチンが実行され、各ルーチンで用いられる変数やフラグに初期値を設定する。その後、各ルーチンが、各ルーチンに設定された所定時間毎に実行される。
【００２５】
乱数発生ルーチン（図５）は、所定時間毎（例えば、１ｍｓｅｃ毎）に実行される。本ルーチンが実行されると、まず、ＣＰＵ４０は、乱数の出力を要求する制御信号を乱数発生回路６４に出力し、この制御信号に基づいて乱数発生回路６４が出力する１６ビットの乱数を２回に分けてデータバスＤＢを介して読み込む処理を実行する（ステップＳ１００）。そして、読み込んだ乱数をＲＡＭ４２の所定アドレスＡＤに書き込む（ステップＳ１１０）。
【００２６】
次に、外れ数値テーブルのアドレスＪを設定値Ｊｓｅｔと比較し（ステップＳ１２０）、アドレスＪが設定値Ｊｓｅｔ以上のときはアドレスＪに値１を代入し（ステップＳ１３０）、アドレスＪが設定値Ｊｓｅｔより小さいときアドレスＪをインクリメントする（ステップＳ１３５）。ここで、設定値Ｊｓｅｔは、外れ数値テーブルの最終アドレスの値である。続いて、当たり数値テーブルのアドレスＫを設定値Ｋｓｅｔと比較し（ステップＳ１４０）、アドレスＫが設定値Ｋｓｅｔ以上のときはアドレスＫに値１を代入し（ステップＳ１５０）、アドレスＫが設定値Ｋｓｅｔより小さいときはアドレスＫをインクリメントして（ステップＳ１５５）、本ルーチンを終了する。ここで、設定値Ｋｓｅｔは、当たり数値テーブルの最終アドレスの値である。
【００２７】
以上より、所定時間毎（本ルーチンが実行される毎）に、乱数発生回路６４により発生される乱数で所定アドレスＡＤの内容を書き換え、外れ数値テーブルのアドレスＪおよび当たり数値テーブルのアドレスＫをインクリメントする。
【００２８】
入賞判定ルーチン（図６）は、所定時間毎（例えば、１ｍｓｅｃ毎）に実行される。本ルーチンが実行されると、ＣＰＵ４０は、始動入賞口１３ａ〜１３ｃのいずれかにパチンコ玉が入賞した際にオンとなる入賞スイッチ１３の状態を読み込む（ステップＳ２００）。次に、入賞スイッチ１３の状態（オンかオフか）を判定し（ステップＳ２１０）、入賞スイッチ１３がオフのときは本ルーチンを終了する。入賞スイッチ１３がオンのときには、入賞カウンタＣ１を値１だけインクリメントし（ステップＳ２２０）、本ルーチンを終了する。ここで、入賞カウンタＣ１は、始動入賞口１３ａ〜１３ｃに入賞したパチンコ玉の数をカウントするものである。入賞カウンタＣ１は、パチンコ遊技装置１の電源がオンされたときには初期化ルーチンにより値０が設定される。
【００２９】
以上本ルーチンにより、短時間に複数個のパチンコ玉が始動入賞口１３ａ〜１３ｃに入賞しても、その後の処理に関わらず入賞したパチンコ玉をカウントすることができる。基本構成例では、パチンコ玉が始動入賞口１３ａ〜１３ｃに入賞する毎に入賞カウンタＣ１をインクリメントしたが、入賞カウンタＣ１の上限値（例えば、値４）を設定し、入賞カウンタＣ１が上限値のときにはインクリメントしない構成も好適である。
【００３０】
当たり判定ルーチン（図７）は、所定時間毎（例えば、２ｍｓｅｃ毎）に実行される。本ルーチンが実行されると、大当たりの処理の実行中か否かを示す当たり判定フラグＦの値を調べる（ステップＳ３００）。この当たり判定フラグＦは、前述した図示しない初期化ルーチンで値０にセットされ、後述するように大当たりのときに値１がセットされる。当たり判定フラグＦが値１のとき、即ち大当たりのときには何もせずに本ルーチンを終了する。当たり判定フラグＦが値０のときには、入賞カウンタＣ１の値を調べ（ステップＳ３０２）、入賞カウンタＣ１が値０のときは始動入賞口１３ａ〜１３ｃへのパチンコ玉の入賞がなかったと判断して本ルーチンを終了する。入賞カウンタＣ１が値１以上のときは、始動入賞口１３ａ〜１３ｃへのパチンコ玉の入賞があったと判断し、以下の処理を行なう。
【００３１】
ＣＰＵ４０は、タイマＴ１の値を調べ（ステップＳ３０５）、値１のときには可変表示器１２の数値を順次変化させる処理を開始し（ステップＳ３０７）、タイマＴ１が設定値Ｔ１ｓｅｔ以上となるかストップスイッチ１４が押されるまで、可変表示器１２の数値を順次変化させた状態でタイマＴ１をインクリメントする処理（ステップＳ３０５ないしＳ３３０）を繰り返す。ここで、設定値Ｔ１ｓｅｔは、ストップスイッチ１４が押されなくても押された後の処理に移行させるタイミング（例えば、タイマＴ１がカウントを開始し始めてから５秒経過後）を決定するものである。
【００３２】
タイマＴ１が設定値Ｔ１ｓｅｔ以上となるかストップスイッチ１４が押されたときには、ＣＰＵ４０は、ＲＡＭ４２の所定アドレスＡＤに記憶された乱数を読み込み（ステップＳ３４０）、読み込んだ乱数をＲＯＭ６２に記憶されている図示しない当たり判定テーブルの数値と比較して大当たりか否かを判定する（ステップＳ３４５）。判定の結果は、フラグなどにセットされる。次にこのフラグなどを参照して、大当たりと判定する（ステップＳ３５０）と、可変表示器１２の変化する速度を遅くし、停止するときに当たり数値テーブルのアドレスＫに記憶されている数値を可変表示器１２に表示する処理を実行し（ステップＳ３６０）、当たり判定フラグＦを値１にセットする（ステップＳ３６５）。一方、ステップＳ３５０で外れと判定すると、可変表示器１２の変化する速度を遅くし、停止するときに外れ数値テーブルのアドレスＪに記憶されている数値を可変表示器１２に表示する処理を実行する（ステップＳ３６２）。次に、タイマＴ１に値１を代入し（ステップＳ３７０）、入賞カウンタＣ１をデクリメントして（ステップＳ３７５）、本ルーチンを終了する。
【００３３】
当たり処理ルーチン（図８）は、所定時間毎（例えば、２ｍｓｅｃ毎）に実行される。本ルーチンが実行されると、当たり判定フラグＦの値を調べ（ステップＳ４００）、当たり判定フラグＦが値０のときには大当たりの処理は不要と判断して本ルーチンを終了する。当たり判定フラグＦが値１のときには、大当たりの処理が必要と判断して以下の処理を実行する。まず、タイマＴ２が値１か否かを判定し（ステップＳ４１０）、値１のときにはソレノイド１１により開閉翼片１１ａ，１１ｂを解放し（ステップＳ４１５）、タイマＴ２が値１でないときには次のステップＳ４２０に進む。
【００３４】
続いて、タイマＴ２をインクリメントし（ステップＳ４２０）、タイマＴ２と設定値Ｔ２ｓｅｔとを比較する（ステップＳ４３０）。ここで、設定値Ｔ２ｓｅｔは、開閉翼片１１ａ，１１ｂが解放している時間（例えば、３０秒等）を設定するものである。タイマＴ２が設定値Ｔ２ｓｅｔより小さいときには、まだ解放時間が経過していないと判断して開閉翼片１１ａ，１１ｂを解放した状態のまま本ルーチンを終了する。タイマＴ２が設定値Ｔ２ｓｅｔ以上のときには、解放時間が経過したと判断して開閉翼片１１ａ，１１ｂを閉じる（ステップＳ４４０）。
【００３５】
次に、タイマＴ２に値１を代入し（ステップＳ４４５）、開閉カウンタＣ３と値１６とを比較する（ステップＳ４５０）。開閉カウンタＣ３は、大当たり一回につき開閉翼片１１ａ，１１ｂを開閉する回数をカウントするものである。この基本構成例では、開閉翼片１１ａ，１１ｂが１６回開閉するよう設定されている。開閉カウンタＣ３が値１６より小さいとき、すなわち開閉翼片１１ａ，１１ｂが１６回開閉していないときには開閉カウンタＣ３をインクリメントして（ステップＳ４５５）、本ルーチンを終了する。開閉カウンタＣ３が値１６以上のときには、開閉翼片１１ａ，１１ｂが１６回開閉したと判断し、開閉カウンタＣ３に値１を代入し（ステップＳ４６０）、当たり判定フラグＦに値０をセットして（ステップＳ４６５）、本ルーチンを終了する。
【００３６】
基本構成例では、大当たりのとき、開閉翼片１１ａ，１１ｂを所定時間（例えば３０秒）解放する動作を１６回繰り返す処理としたが、開閉翼片１１ａ，１１ｂをパチンコ玉が１０個入賞するまで解放する動作を複数回繰り返す処理、開閉翼片１１ａ，１１ｂの内側にＶ入賞口を設け、Ｖ入賞口にパチンコ玉が入賞したときには最大１６回まで開閉翼片１１ａ，１１ｂを所定時間解放する動作を繰り返す処理等の種々の対応が可能である。
【００３７】
以上説明した基本構成例としてのパチンコ遊技装置１によれば、ＲＯＭ６２と乱数発生回路６４とを一つのパッケージに封入したので、乱数の改ざんや乱数発生回路のすり替えといった不正を防止することができる。また、集積回路６０の内部で分岐する各種バスでＲＯＭ６２および乱数発生回路６４を接続したので、ＲＯＭ６２と乱数発生回路６４とを別個のパッケージにした場合に比して基板の配線を簡易なものとすることができ、制御装置３０を小型化することができる。さらに、乱数発生回路６４で発生する乱数を１６ビットとしたので、大当たりの確率を１／２16単位で設定することができる。
【００３８】
もとより、基本構成例のパチンコ遊技装置１によれば、始動入賞口１３ａ〜１３ｃへのパチンコ玉の入賞に関わらず所定時間毎に乱数を読みに行くので、乱数発生回路６４が規則的な乱数を発生する回路であってもその規則性を使用者に察知されることがない。また、外れ数値テーブルのアドレスＪと当たり数値テーブルのアドレスＫを所定時間毎にインクリメントするので、可変表示器１２に表示される数値の規則性を排除することができる。
【００３９】
基本構成例では、乱数発生回路６４を１６ビットの乱数を発生する回路として構成したが、如何なるビット数の乱数を発生する回路として構成してもよい。乱数のビット数は、大当たりの確率の設定によって定まるものだからである。
【００４０】
基本構成例では、当たりの種類を大当たりの１種類としたが、大当たり，中当たり，小当たり等の複数の種類を設ける構成も好適である。この場合、基本構成例を次のように変形すればよい。例えば、ＲＯＭ６２内に、発生した乱数との比較により当たりを判定する当たり判定テーブルを当たりの種類毎に記憶させておき、当たり処理ルーチンの設定値Ｔ２ｓｅｔを当たりの種類毎に設定する。こうすれば、当たりの種類によって開閉翼片１１ａ，１１ｂの一回当たりの解放時間を変えることができる。あるいは、当たり処理ルーチンのステップＳ４５０で開閉カウンタＣ３と比較する数値を当たりの種類毎に変える。こうすれば、当たりの種類によって開閉翼片１１ａ，１１ｂを解放する回数を変えることができる。
【００４１】
この基本構成例では、乱数発生回路６４が乱数発生のために必要とするクロックは、ＣＰＵ４０のためにクロック発生回路６４が生成するものを用いたが、図９に示すように、集積回路６０内部にクロック発生回路６５を設け、ＣＰＵ４０のクロックとは異なるクロックにより、乱数発生回路６４を動作させるものとすることができる。この場合、ＣＰＵ４０の動作と、乱数発生回路６４の動作とは、システムクロックのレベルで見ても完全に非同期となるので、ＣＰＵ４０の動作を何らかの条件（例えば可変表示器１２の点滅タイミングなど）から検知して乱数発生のタイミングを読み取るといったことも不可能となる。従って、ＣＰＵ４０の動作タイミングを解析して、乱数の発生に人為的に介入しようとする試みを一切排除することができる。なお、クロック発生回路６５は、集積回路６０に外付けしても差し支えない。また、クロック発生回路６５に発振用のクリスタルや音叉振動子，ＣＲやＬＣ等の発振回路などを外付けする構成としても差し支えない。この場合、クリスタルや音叉振動子などの環境（例えば温度等）への依存性を高いものにしたり、ＣＲやＬＣ発振回路を構成する抵抗器やコンデンサの温度依存性を高いものとし、クロック発生回路６５が発生するクロックの周波数を、わざと変動し易いものとすることも好適である。
【００４２】
次に、本発明の第１の実施例としてのパチンコ遊技装置１Ａについて図１０に基づき説明する。図１０は、第１実施例のパチンコ遊技装置１Ａの電気的な構成の一部を例示したブロック図である。図示するように、第１実施例のパチンコ遊技装置１Ａは、集積回路７０に関わる構成およびＲＯＭ６２Ａを除いて基本構成例のパチンコ遊技装置１と同一の構成をしている。したがって、パチンコ遊技装置１Ａの構成のうち基本構成例のパチンコ遊技装置１と同一の構成については同一の符号を付してその説明を省略する。
【００４３】
パチンコ遊技装置１ＡのＲＯＭ６２Ａは、乱数発生回路６４と１つのパッケージに封入されていない点を除いて基本構成例のパチンコ遊技装置１のＲＯＭ６２と同一である。
【００４４】
集積回路７０は、乱数発生回路６４ＡとセキュリティＣＰＵ７２とを１つのパッケージに封入したＩＣである。乱数発生回路６４ＡとセキュリティＣＰＵ７２は、集積回路７０の内部で分岐した各種バスによりＣＰＵ４０と接続している。したがって、集積回路７０は、乱数発生回路６４ＡとセキュリティＣＰＵ７２とを別個のパッケージに封入し、各種バスで接続した状態と同様の状態となる。この結果、ＣＰＵ４０は、乱数発生回路６４ＡとセキュリティＣＰＵ７２とを別個のパッケージに封入した場合と全く同様に取り扱うことができる。
【００４５】
乱数発生回路６４Ａは、基本構成例の乱数発生回路６４と同一の構成であり、ＣＰＵ４０からの制御信号に応じて１６ビットの乱数を出力する回路である。
【００４６】
セキュリティＣＰＵ７２は、その内部に備えたＲＯＭ（図示せず）に予め記憶されたチェックプログラムによりＲＯＭ６２Ａが正規品であるか否かをチェックする算術論理演算回路である。セキュリティＣＰＵ７２は、信号Ｐ１＼およびＰ２＼を出力する出力ポートＰ１＼およびＰ２＼、信号Ｐ３＼および割込信号を入力する入力ポートＰ３＼およびＩＮＴ＼を備える。ここで、「＼」は、その信号が「ローアクティブ（負論理）」であることを表わす。
【００４７】
セキュリティＣＰＵ７２の出力ポートＰ１＼は、制御装置３０Ａの外部からの信号線と共にＯＲ回路７６を介してＣＰＵ４０のポートＲＥＳＥＴ＼に接続されており、セキュリティＣＰＵ７２が信号Ｐ１＼をローレベル（以下「Ｌ」と記す）とすることによりＣＰＵ４０をリセット状態とする。出力ポートＰ２＼は、ＣＰＵ４０のポートＢＵＳＲＱ＼に接続されており、セキュリティＣＰＵ７２が信号Ｐ２＼を「Ｌ」とすることによりＣＰＵ４０に対して各種バスの占有を要求する。入力ポートＰ３＼は、ＣＰＵ４０のポートＢＵＳＡＫ＼に接続されている。したがって、セキュリティＣＰＵ７２は、ＣＰＵ４０が各種バスの占有の要求に対して出力するローレベルの信号ＢＵＳＡＫ＼を受け取ることにより各種バスの占有が可能となったことを知る。なお、各種バスと接続しているセキュリティＣＰＵ７２の各ポートは、通常ハイインピーダンス状態となっており、ポートＰ２＼から「Ｌ」を出力し、その結果としてポートＰ３＼から「Ｌ」を入力したときにのみ各種バスとの接続を有効とする。
【００４８】
セキュリティＣＰＵ７２の入力ポートＩＮＴ＼は、割込信号発生回路７４に接続されている。この割込信号発生回路７４は、割込信号をランダムに発生する論理回路である。セキュリティＣＰＵ７２は、割込信号発生回路７４が発生する割込信号を入力ポートＩＮＴ＼に入力したとき、予め定めたシーケンスにより割込処理を起動し、後述するチェックプログラムを実行する。
【００４９】
以上のように構成されたパチンコ遊技装置１ＡのＣＰＵ４０は、電源オン直後に基本構成例のパチンコ遊技装置１のＣＰＵ４０で実行される図示しない初期化ルーチンと同一のルーチンを実行し、その後同じく基本構成例のパチンコ遊技装置１のＣＰＵ４０で所定時間毎に実行される乱数発生ルーチン（図５）、入賞判定ルーチン（図６）、当たり判定ルーチン（図７）および当たり処理ルーチン（図８）と同一のルーチンを実行する。パチンコ遊技装置１ＡのＣＰＵ４０がこうしたルーチンを実行しているとき、セキュリティＣＰＵ７２は、図１１のフローチャートに示すチェックプログラムを実行している。図１１に示すチェックプログラムは、セキュリティＣＰＵ７２の内部ＲＯＭに焼き付けられたプログラムであり、割込信号発生回路７４からの信号がＩＮＴ＼に入力される毎にこのチェックプログラムに基づいた処理が開始され、電力が供給されている間は繰り返し実行される。
【００５０】
セキュリティＣＰＵ７２のポートＩＮＴ＼にローレベルの割込信号が入力されると、セキュリティＣＰＵ７２は、まず信号Ｐ２＼を「Ｌ」とする（ステップＳ５００）。ローレベルの信号Ｐ２＼がポートＢＵＳＲＱ＼に入力される、ＣＰＵ４０は、現在実行中のマシンサイクルの終了後各種バスとの接続をハイインピーダンス状態とし、パチンコ機の制御を中断する。なお、後述するように、パチンコ機の制御の中断は、セキュリティＣＰＵ７２のマシンサイクルの数個分にすぎないので、遊技は見掛け上、支障なく継続する。
【００５１】
次に、セキュリティＣＰＵ７２は、入力ポートＰ３＼にローレベルの信号が入力されるのを待って（ステップＳ５１０）、各種バスとの接続を有効とする（ステップＳ５２０）。ＣＰＵ４０は、各種バスとの接続がハイインピーダンス状態となると、信号ＢＵＳＡＫ＼を「Ｌ」とするので、セキュリティＣＰＵ７２がこの信号を受けて各種バスとの接続を有効とすれば、ＣＰＵ４０とセキュリティＣＰＵ７２とが同時に各種バスとの接続が有効となることはない。
【００５２】
こうしてセキュリティＣＰＵ７２との接続が有効となった各種バスを用いてＲＯＭ６２Ａの所定アドレスから識別コードを読み込む（ステップＳ５３０）。識別コードを読み込むと、セキュリティＣＰＵ７２と各種バスとの接続をハイインピーダンス状態とし（ステップＳ５４０）、信号Ｐ２＼を「Ｈ」とする（ステップＳ５５０）。信号Ｐ２＼を「Ｈ」とすることにより、ＣＰＵ４０と各種バスとの接続を有効とし、ＣＰＵ４０によるパチンコ機器の制御を再開始する。したがって、ＣＰＵ４０によるパチンコ機器の制御の中断は、ＲＯＭ６２Ａにアクセスする時間だけであり、極めて僅かであるので、パチンコ機の使用者に対して制御の中断により与える影響はない。
【００５３】
次に、ＲＯＭ６２Ａから読み込んだ識別コードが予め定めた正しい値であるか否かを判断し（ステップＳ５６０）、正しい場合には本ルーチンを終了する。識別コードが正しくないと判断すると、出力ポートからの信号Ｐ１＼を「Ｌ」として（ステップＳ５７０）、ＣＰＵ４０をリセット状態とする。
【００５４】
ここで、ＲＯＭ６２Ａが正規のものであるか否かの判断は、ＲＯＭ６２Ａに書き込まれているプログラムコードと相関のある値をセキュリティＣＰＵ７２の内部ＲＯＭに書き込んでおきこれを判別する手法の他、ＲＯＭ６２Ａの複数アドレスに記憶されたデータに対する所定の計算結果を予めＲＯＭ６２Ａの特定アドレスに記載しておき、セキュリティＣＰＵ７２でＲＯＭ６２Ａの各アドレスのデータを読み込んで所定の計算をし、その結果を特定アドレスの値と比較して判別する手法、セキュリティＣＰＵ７２の内部ＲＯＭとＲＯＭ６２Ａとの双方に予め所定の識別コードを書き込むものとし、この識別コードの一致を判別する手法、セキュリティＣＰＵ７２の内部ＲＯＭにＲＯＭ６２Ａに記載されたプログラムコードと同じものを予め記録しておき、ＲＯＭ６２Ａの内容と内部ＲＯＭの内容を照合して判別する手法、ＲＯＭ６２Ａに記載されたプログラムコードのチェックサムを計算し、これが予め内部ＲＯＭに記載された値であるかを判定する手法、ＲＯＭ６２Ａの複数のアドレスの値を読み込んで所定の計算をし、この計算結果を予めＲＯＭ６２Ａの所定アドレスまたはセキュリティＣＰＵ７２の内部ＲＯＭの所定アドレスに記載された値と比較して判別する手法など、様々な手法を用いることができる。
【００５５】
また、第１実施例では、識別コードが正しくないと判断したとき、ＣＰＵ４０をリセットする構成としたが、ＣＰＵ４０の通常の動作を禁止する手段であればよいので、割込処理によりＣＰＵ４０が自らの動作を停止する構成等でもかまわない。また、通常の動作を停止すればよいので、デモを実行するといった種々の対応も考えることができる。
【００５６】
以上説明した第１実施例としてのパチンコ遊技装置１Ａによれば、セキュリティＣＰＵ７２と乱数発生回路６４Ａとを一つのパッケージに封入したので、乱数の改ざんや乱数発生回路のすり替えといった不正を防止することができる。また、集積回路７０の内部で分岐する各種バスでセキュリティＣＰＵ７２および乱数発生回路６４Ａと接続したので、セキュリティＣＰＵ７２と乱数発生回路６４Ａとを別個のパッケージにした場合に比して基板の配線を簡易なものとすることができ、制御装置３０Ａを小型化することができる。
【００５７】
もとより、電源オン直後からセキュリティＣＰＵ７２で実行されるチェックプログラムによりＲＯＭ６２Ａが正規品であるか否かを繰り返し判断し、不正品と判断したときはＣＰＵ４０をリセット状態として動作を禁止するので、不正なＲＯＭに記載された不当な制御プログラムに基づく処理を一切行なうことがない。また、セキュリティＣＰＵ７２がチェックプログラムを実行するタイミングをランダムに発生する割込信号により決定するので、セキュリティＣＰＵ７２からＲＯＭ６２Ａへの読み出しを予め察知することを防止することができる。したがって、不正なＲＯＭでの制御を行なうことがない。さらに、セキュリティＣＰＵ７２は、ＣＰＵ４０によるパチンコ機の制御に支障をきたさない程度の時間だけ各種バスを用いてＲＯＭ６２Ａのチェックを行なうので、遊技に支障をきたすことがない。しかも、ＣＰＵ４０によるパチンコ遊技装置１の制御プログラムは、従来のものから一切変更する必要がない。ＲＯＭ６２Ａのチェックを動作中常時行なうので、電源オンから所定時間まで正規のＲＯＭ６２Ａで動作し、所定時間経過後に不正なＲＯＭに切り換えるといった不正も検出することができる。
【００５８】
実施例では、セキュリティＣＰＵ７２は、ＲＯＭ６２Ａが正規品であるかをチェックするが、乱数発生回路６４Ａが正規品であるかチェックする構成も好適である。特に後述するセキュリティＣＰＵと乱数発生回路とが異なるパッケージに封入される態様では、この乱数発生回路をチェックする構成は不正を防止するという観点より極めて好適な構成ということができる。
【００５９】
また、図１２に示すように、乱数発生回路６４Ａ用のクロック発生回路６５ＡをＣＰＵ４０用のクロック発生回路４６とは別体に設け、乱数発生回路６４Ａの動作タイミングを、ＣＰＵ４０の動作タイミングと完全に非同期なものとすることも、基本構成例同様好ましい。クロック発生回路６５Ａは、集積回路７０内に作り込んでも良いし、集積回路７０とは別体に設けても差し支えない。更に、外付けのクリスタルや音叉振動子あるいはＣＲやＬＣ等の発振回路などを外付けする構成としても差し支えない。この場合、クリスタルや音叉振動子などの環境（例えば温度等）への依存性を高いものにしたり、ＣＲやＬＣ発振回路を構成する抵抗器やコンデンサの温度依存性を高いものとし、クロック発生回路６５Ａが発生するクロックの周波数を、わざと変動し易いものとすることも好適である。
【００６０】
次に、本発明の第２の実施例としてのパチンコ遊技装置１Ｂについて図１３に基づき説明する。図１３は、第２実施例のパチンコ遊技装置１Ｂの電気的な構成の一部を例示したブロック図である。第２実施例のパチンコ遊技装置１Ｂのうち基本構成例のパチンコ遊技装置１と同一の構成または第１実施例のパチンコ遊技装置１Ａと同一の構成については、同一の符号を付してその説明を省略する。第２実施例のパチンコ遊技装置１Ｂは、集積回路３２と、ＲＯＭ６２と、ドライバ５０と、波形整形回路５２とから構成される制御装置３０Ｂを備える。集積回路３２は、ＣＰＵ４０Ｂと、ＲＡＭ４２と、Ｉ／Ｏ４４と、クロック発生回路４６と、割込信号発生回路７４と、乱数発生回路６４とを一つのパッケージに封入したＩＣである。
【００６１】
ＣＰＵ４０Ｂは、内部にＲＯＭを備えており、内部ＲＯＭには、ＲＯＭ６２が正規品であるかを判定するチェックプログラムが記憶されている。ＣＰＵ４０Ｂは、電源オン時に基本構成例で説明した図示しない初期化ルーチンを実行した後に、遊技プログラムに先立って内部ＲＯＭに記憶したチェックログラムを実行する。そして、ＲＯＭ６２が正規品のときには、基本構成例で説明した各ルーチン等からなる遊技プログラムを実行して遊技を可能とし、ＲＯＭ６２が正規品でないときには、それ以降の処理を中止して停止する。
【００６２】
ＲＯＭ６２が正規品であると判定されて遊技が開始されると、制御装置３０Ｂは、基本構成例の制御装置３０で実行される乱数発生ルーチン（図５），入賞判定ルーチン（図６），当たり判定ルーチン（図７）と同一のルーチンによる乱数発生回路６４を用いた処理を実行する。
【００６３】
以上説明した第２実施例のパチンコ遊技装置１Ｂによれば、ＲＯＭ６２を除くほとんどの制御回路と乱数発生回路６４とを一つのパッケージに封入したので、乱数の改ざんや乱数発生回路のすり替えといった不正を防止することができる。また、基板に実装するチップが少なくなるので、基板の配線を簡易なものとすることができ、制御装置３０Ｂを小型化することができる。
【００６４】
また、第２実施例のパチンコ遊技装置１Ｂにおいて、第１実施例と同様、乱数発生回路６４用のクロックを生成するクロック発生回路６５Ｂを、ＣＰＵ４０Ｂ用のクロック発生回路４６とは、別体に設けることも好適である。図１４に、ＣＰＵ４０Ｂ用のクロック発生回路４６には、外付けのクリスタル４８を設け、乱数発生回路６４用のクロック発生回路６４Ｂには、外付けのＣＲ発振回路６８を設けた構成を示す。この場合にも、乱数発生回路６４の乱数発生のタイミングはＣＰＵ４０Ｂの動作と完全に非同期となり、しかも、ＣＰＵ４０Ｂ用のクロック発生回路４６はクリスタルを用いているのでその発振周波数は温度に比較的依存せず、乱数発生回路６４用のクロック発生回路６５ＢはＣＲ発振回路６８を用いているのでその温度依存性などにより、動作クロックは変動する。従って、ＣＰＵ４０Ｂの動作タイミングを解析して、乱数の発生に人為的に介入しようとする試みを一切排除することができる。
【００６６】
また、第１実施例では、パチンコ遊技装置を例にとり、乱数発生回路６４ＡとセキュリティＣＰＵ７２とを１つのパッケージに封入したが、本発明の好適な態様としては、アレンジボール遊技装置やスロットマシーンあるいはカードゲーム機等の各種遊技装置におけるＣＰＵ，ＲＯＭ，ＲＡＭ，Ｉ／ＯおよびセキュリティＣＰＵ等の回路素子の少なくとも１つと乱数発生回路とを１つのパッケージに封入するものがある。すなわち、ＣＰＵ，ＲＯＭ，ＲＡＭ，Ｉ／ＯおよびセキュリティＣＰＵのうちいずれか１つと乱数発生回路とを１つのパッケージに封入する態様（５態様）、ＣＰＵ，ＲＯＭ，ＲＡＭ，Ｉ／ＯおよびセキュリティＣＰＵのうちの２つと乱数発生回路とを１つのパッケージに封入する態様（１０態様）、ＣＰＵ，ＲＯＭ，ＲＡＭ，Ｉ／ＯおよびセキュリティＣＰＵのうちの３つと乱数発生回路とを１つのパッケージに封入する態様（１０態様）、ＣＰＵ，ＲＯＭ，ＲＡＭ，Ｉ／ＯおよびセキュリティＣＰＵのうちの４つと乱数発生回路とを１つのパッケージに封入する態様（５態様）、ＣＰＵ，ＲＯＭ，ＲＡＭ，Ｉ／Ｏ，セキュリティＣＰＵおよび乱数発生回路のすべてを１つのパッケージに封入する態様（１態様）である。
【００６７】
第２実施例では、パチンコ遊技装置を例にとり、ＲＯＭ６２を除くほとんどの制御回路と乱数発生回路６４とを１つのパッケージに封入したが、本発明の好適な態様としては、アレンジボール遊技装置やスロットマシーンあるいはカードゲーム機等の各種遊技装置において、同様の構成をとることができる。
【００６８】
以上説明した各実施例の変形例として説明したように、乱数発生回路を遊技装置のセキュリティを実現する回路と同一のパッケージに封入すると共に、そのクロックを算術論理演算を行なう回路のクロックとは異なるクロック発生回路により発生させるものとすれば、乱数発生と遊技装置の制御のタイミングを完全に分離することができ、乱数発生のタイミングに外部から人為的に介入したり、乱数発生のタイミングを知って遊技に介入しようとするといった試みを一切排除することができる。
【００６９】
以上本発明の実施例について説明したが、本発明はこうした実施例に何等限定されるものではなく、例えば、遊技装置に組み込まれる制御回路を構成する回路のうち上記以外の回路を、ＣＰＵと乱数発生回路とに加えて１つのパッケージに封入する態様など、本発明の要旨を逸脱しない範囲内において、種々なる態様で実施し得ることは勿論である。
【図面の簡単な説明】
【図１】本発明の実施例を説明するための基本構成例としてのパチンコ遊技装置１の外観を示す正面図である。
【図２】基本構成例としてのパチンコ遊技装置１の電気的な構成を例示したブロック図である。
【図３】ＲＯＭ６２に記憶される外れ数値テーブルの一例を示す説明図である。
【図４】ＲＯＭ６２に記憶される当たり数値テーブルの一例を示す説明図である。
【図５】ＣＰＵ４０で実行される乱数発生ルーチンを示すフローチャートである。
【図６】ＣＰＵ４０で実行される入賞判定ルーチンを示すフローチャートである。
【図７】ＣＰＵ４０で実行される当たり判定ルーチンを示すフローチャートである。
【図８】ＣＰＵ４０で実行される当たり処理ルーチンを示すフローチャートである。
【図９】基本構成例としてのパチンコ遊技装置１の変形例を示す概略構成図である。
【図１０】第１実施例としてのパチンコ遊技装置１Ａの電気的な構成の一部を例示したブロック図である。
【図１１】第１実施例のＣＰＵ４０で実行されるチェックプログラムを例示するフローチャートである。
【図１２】第１実施例の変形例を示す概略構成図である。
【図１３】第２実施例としてのパチンコ遊技装置１Ｂの電気的な構成の一部を例示したブロック図である。
【図１４】第２実施例の変形例を示す概略構成図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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