(57)【特許請求の範囲】
【請求項１】
半導体基板上に、信号を伝搬する配線を有する半導体集積回路装置に於いて、その入力端子が、容量素子を介して上記配線に接続される伝達回路と、該伝達回路の上記入力端子を、中間電位に設定する電位設定手段とを設け、
かつ、上記配線を伝搬する信号が変化する前の所定期間に、上記伝達回路の入力端子の中間電位への設定が行われる構成として成ることを特徴とする半導体集積回路装置。
【請求項２】
上記伝達回路が、インバータ回路であり、上記電位設定手段が、所定の制御信号に応答して、上記インバータ回路の入出力端子間を接続するスイッチング回路であることを特徴とする、請求項１に記載の半導体集積回路装置。
【請求項３】
上記配線と上記容量素子との接続点にスイッチング回路を介して接続され、該接続点の電位を任意のバイアス電位に設定するバイアス回路を、更に設けて成ることを特徴とする、請求項１または２に記載の半導体集積回路装置。
【請求項４】
上記伝達回路の入力端子と上記容量素子の接続点の電位変動の範囲を、所定電圧範囲に制限する過電圧防止回路を設けて成ることを特徴とする、請求項１、２または３に記載の半導体集積回路装置。
【請求項５】
上記過電圧防止回路が、そのカソードが電源ラインに接続され、そのアノードが、上記伝達回路の入力端子と上記容量素子の接続点に接続された第１のダイオード素子と、そのカソードが、上記伝達回路の入力端子と上記容量素子の接続点に接続され、そのアノードが接地ラインに接続された第２のダイオード素子とにより構成されて成ることを特徴とする、請求項４に記載の半導体集積回路装置。
【請求項６】
半導体基板上に、信号を伝搬する配線を有する半導体集積回路装置に於いて、その入力端子が、容量素子を介して上記配線に接続される伝達回路と、該伝達回路の上記入力端子を、中間電位に設定する電位設定手段とを設け、
かつ、上記配線と上記容量素子との接続点にスイッチング回路を介して接続され、該接続点の電位を任意のバイアス電位に設定するバイアス回路を設け、
かつ、上記配線を伝搬する信号が変化する前の所定期間に、上記伝達回路の入力端子の中間電位への設定、および上記配線と上記容量素子との接続点のバイアス電位への設定が行われる構成として成ることを特徴とする半導体集積回路装置。
【請求項７】
半導体基板上に、信号を伝搬する配線を有する半導体集積回路装置に於いて、その入力端子が、容量素子を介して上記配線に接続される伝達回路と、該伝達回路の上記入力端子を、中間電位に設定する電位設定手段とを設け、
かつ、上記配線と上記容量素子との接続点にスイッチング回路を介して接続され、該接続点の電位を任意のバイアス電位に設定するバイアス回路を、更に設けて成ることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板上に形成された回路を高速化する技術に係るものであり、より具体的には、大きな負荷を有する配線上の信号の伝搬の高速化を達成する技術に関するものである。
【０００２】
【従来の技術】
近年の半導体集積回路装置の高密度化、高機能化により、配線を伝搬する内部信号の伝搬遅延が、半導体集積回路装置の高速化を妨げる一因となってきている。具体的には、高密度化により、配線が細くなることにより、その寄生抵抗が増大し、また、層間絶縁膜の膜厚や配線間隔の縮小化により、寄生容量が増大するためである。
【０００３】
かかる問題点を解決するべく考案された従来手法の一例の構成を図７に示す。また、図８は、その動作説明に供するタイミングチャートである。
【０００４】
図７に於いて、Ｌは、その入力ＤＤ１に与えられた入力信号ＤＩを伝搬する配線であり、ＩＮＶは、該配線Ｌに接続されたインバータ回路、ＴＲは、該インバータ回路ＩＮＶの入力ＤＤ２と出力ＤＤ３とを接続するスイッチングＭＯＳトランジスタである。配線Ｌ上の寄生負荷は、図７に示すように、分布定数回路（Ｒ１，…，ＲｎおよびＣ１，…，Ｃｎ）として寄生し、入力ＤＤ１側から遠いほど、波形なまりにより、信号の伝搬が遅延する。この信号伝搬遅延時間を小さくするために、上記インバータ回路ＩＮＶおよびスイッチングＭＯＳトランジスタＴＲにより、以下に示す動作を行う。
【０００５】
図示していないが、ＤＤ１に接続され、信号ＤＩを出力する出力回路の出力段は、信号出力前の状態に於いて、ハイインピーダンス状態になっている。そして、信号ＤＩが、ハイレベルまたはロウレベルに変化する（出力回路が信号出力を開始する）前に、上記インバータ回路ＩＮＶの入出力間に接続されているスイッチングＭＯＳトランジスタＴＲのゲート制御信号φをハイレベルにして、該スイッチングＭＯＳトランジスタＴＲを導通状態とする。これにより、インバータ回路ＩＮＶの入力ＤＤ２と出力ＤＤ３とが等化され、両電位がハイレベルとロウレベルの中間電位に遷移し始め、所定時間後に、インバータ回路ＩＮＶの反転電位ＶＴの近傍電位に到達する（図９に示す、インバータ回路ＩＮＶの入出力電圧特性図参照）。その後、信号ＤＩを、ハイインピーダンス状態から、ハイレベル（ロウレベル）とする前に、スイッチングＭＯＳトランジスタＴＲのゲート制御信号φをハイレベルからロウレベルにして、該スイッチングＭＯＳトランジスタＴＲを非導通状態とする。その後、信号ＤＩがハイレベル（ロウレベル）に変化すると、インバータ回路ＩＮＶの入力ＤＤ２の電位も、中間電位である、反転電位ＶＴの近傍電位からハイレベル（ロウレベル）に遷移を始める。このとき、ＤＤ２は、反転電位ＶＴの近傍電位からの遷移であるため、図９に示すように、わずかな入力信号の振幅変化［ＶＡ−ＶＴ］（［ＶＢ−ＶＴ］）で、出力にロウレベル（ハイレベル）が得られる。したがって、信号ＤＩが、ハイレベル（ロウレベル）に遷移後、短時間で、インバータ回路ＩＮＶの出力ＤＤ３は、ロウレベル（ハイレベル）となる。すなわち、高速動作が達成されるものとなる。
【０００６】
【発明が解決しようとする課題】
以上に説明したように、図７に示す構成を採用することにより、インバータ回路ＩＮＶの入力が、反転電圧ＶＴの近傍電位から、信号ＤＩに応じて、ハイレベルまたはロウレベルに遷移するため、微小な入力振幅変化で、出力を得ることができ、信号の高速な伝達が可能となる。
【０００７】
しかしながら、上記従来技術では、配線の寄生負荷が大きくなると、その結果として、インバータ回路ＩＮＶの入力ＤＤ２の電位が反転電位ＶＴの近傍電位に到達するまでの時間が大きくなる。すなわち、制御信号φをハイレベルにして、スイッチングＭＯＳトランジスタＴＲを導通状態にしておく動作時間が長くなるため、目的とする高速化の効果が得られなくなるという問題点があった。
【０００８】
本発明は、かかる従来技術に於ける問題点を解決することを目的としてなされたものであり、上記従来技術を改良することにより、配線の寄生負荷が大きくなっても、高速化の効果を得ることができる半導体集積回路装置を提供するものである。
【０００９】
【課題を解決するための手段】
本発明（第１発明）の半導体集積回路装置は、半導体基板上に、信号を伝搬する配線を有する半導体集積回路装置に於いて、その入力端子が、容量素子を介して上記配線に接続される伝達回路と、該伝達回路の上記入力端子を、中間電位に設定する電位設定手段とを設け、かつ、上記配線を伝搬する信号が変化する前の所定期間に、上記伝達回路の入力端子の中間電位への設定が行われる構成として成ることを特徴とするものである。
【００１０】
また、本発明（第２発明）の半導体集積回路装置は、上記第１発明の半導体集積回路装置に於いて、上記伝達回路が、インバータ回路であり、上記電位設定手段が、所定の制御信号に応答して、上記インバータ回路の入出力端子間を接続するスイッチング回路であることを特徴とするものである。
【００１１】
また、本発明（第３発明）の半導体集積回路装置は、上記第１発明または第２発明の半導体集積回路装置に於いて、上記配線と上記容量素子との接続点にスイッチング回路を介して接続され、該接続点の電位を任意のバイアス電位に設定するバイアス回路を、更に設けて成ることを特徴とするものである。
【００１２】
また、本発明（第４発明）の半導体集積回路装置は、上記第１発明、第２発明または第３発明の半導体集積回路装置に於いて、上記伝達回路の入力端子と上記容量素子の接続点の電位変動の範囲を、所定電圧範囲に制限する過電圧防止回路を設けて成ることを特徴とするものである。
【００１３】
また、本発明（第５発明）の半導体集積回路装置は、上記第４発明の半導体集積回路装置に於いて、上記過電圧防止回路が、そのカソードが電源ラインに接続され、そのアノードが、上記伝達回路の入力端子と上記容量素子の接続点に接続された第１のダイオード素子と、そのカソードが、上記伝達回路の入力端子と上記容量素子の接続点に接続され、そのアノードが接地ラインに接続された第２のダイオード素子とにより構成されて成ることを特徴とするものである。
【００１４】
更に、本発明（第６発明）の半導体集積回路装置は、半導体基板上に、信号を伝搬する配線を有する半導体集積回路装置に於いて、その入力端子が、容量素子を介して上記配線に接続される伝達回路と、該伝達回路の上記入力端子を、中間電位に設定する電位設定手段とを設け、かつ、上記配線と上記容量素子との接続点にスイッチング回路を介して接続され、該接続点の電位を任意のバイアス電位に設定するバイアス回路を設け、かつ、上記配線を伝搬する信号が変化する前の所定期間に、上記伝達回路の入力端子の中間電位への設定、および上記配線と上記容量素子との接続点のバイアス電位への設定が行われる構成として成ることを特徴とするものである。
【００１５】
また、本発明（第７発明）の半導体集積回路装置は、半導体基板上に、信号を伝搬する配線を有する半導体集積回路装置に於いて、その入力端子が、容量素子を介して上記配線に接続される伝達回路と、該伝達回路の上記入力端子を、中間電位に設定する電位設定手段とを設け、かつ、上記配線と上記容量素子との接続点にスイッチング回路を介して接続され、該接続点の電位を任意のバイアス電位に設定するバイアス回路を、更に設けて成ることを特徴とするものである。
【００１６】
かかる本発明の半導体集積回路装置によれば、信号を伝搬する配線と、インバータ回路等で構成される伝達回路の入力との間に容量素子を介在させ、配線と伝達回路の入力との間を直流的に分離することにより、中間電位に設定すべき伝達回路の入力部を、配線部の寄生負荷から分離して、その寄生負荷を極めて小さくすることができるので、伝達回路の入力の、中間電位への設定を高速化することができる。したがって、極めて小規模の回路付加のみにて、配線の寄生負荷にかかわらず、信号伝搬の高速化を達成することができるものである。
【００１７】
また、信号変化前に、配線と容量素子との接続点を、バイアス回路を用いて所定のバイアス電位（中間電位）に設定できる構成とすることにより、入力信号がハイレベルまたはロウレベルの何れに変化する場合に於いても、出力信号の変化を高速化することができるとともに、入力信号がハイレベルまたはロウレベルの何れに変化する場合に於いても、伝達回路入力の電圧変化量を大きくすることができるので、ノイズマージンの拡大を図ることができるものである。
【００１８】
更に、上記伝達回路の入力と上記容量素子の接続点の電位変動の範囲を、所定電圧範囲に制限する、ダイオード素子等によって構成される過電圧防止回路を、更に付加することにより、信号変化時に、伝達回路の入力電位が、電源電圧を大きく上回る高電圧、或いは、接地電位を大きく下回る低電圧になることを未然に防止することができ、これにより、ラッチアップ現象の発生や、回路素子の破壊等を未然に防止することができるものである。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態に基づいて、本発明を詳細に説明する。
【００２０】
図１は、本発明の第１の実施形態の構成を示す回路構成図である。
【００２１】
一般に、半導体基板上には、所定の回路機能を有する複数の機能回路部が配置され、更に、該機能回路部間に於いて信号を伝搬するための配線が設けられている。図１に於けるＬは、その配線を示すものであり、配線Ｌには、寄生容量Ｃ１，…，Ｃｎ及び寄生抵抗Ｒ１，…，Ｒｎから成る配線負荷が分布しており、この寄生負荷のために、その入力ＤＤ０に入力された入力信号ＤＩの伝搬遅延が生じる。ＲＣＶ１は、そのために設けられた、本発明に於ける特徴部である信号伝搬高速化回路であり、伝達回路であるインバータ回路ＩＮＶ１と、該インバータ回路ＩＮＶ１の入力ＤＤ２と上記配線Ｌとの間に挿入される容量素子Ｃｘ１と、上記インバータ回路ＩＮＶ１の入力ＤＤ２と出力ＤＤ３との間に挿入され、ゲート制御信号φによって導通・非導通が制御されるスイッチングＭＯＳトランジスタＴＲ１とから構成されている。
【００２２】
なお、この信号伝搬高速化回路ＲＣＶ１は、各配線に対して直列に、少なくとも１個挿入される。配線長が比較的短い場合は、その終端部にのみ挿入する構成で良いが、配線長が比較的長い場合は、その終端部に加えて、配線途中部にも、適宜、１個若しくは複数個の信号伝搬高速化回路ＲＣＶ１を挿入する構成とすれば良い。また、配線が分岐する場合は、各分岐配線毎に、上記信号伝搬高速化回路ＲＣＶ１を挿入する。更に、信号伝搬高速化回路ＲＣＶ１を構成する伝達回路がインバータ回路である場合に於いて、該回路ＲＣＶ１の挿入個数が奇数個であるときには、入出力信号間で、信号極性が反転する。この場合は、更に、インバータ回路を追加挿入することによって、入出力信号間の信号極性を同一とすることができる。
【００２３】
また、本実施形態に於いては、伝達回路としてインバータ回路を用いているが、これに代えて、他の入出力反転機能を有する回路、例えば、一方の入力を制御入力とし、他方の入力が容量素子Ｃｘ１を介して配線Ｌに接続される構成としたナンド回路等を用いる構成とすることも可能である。同様に、スイッチングＭＯＳトランジスタＴＲ１についても、この構成に限定されるものではなく、同様の機能を有する他の回路素子に置き換えることができるものであることも、言うまでもない。
【００２４】
図に示すように、従来構成（図７）に於いては、インバータ回路ＩＮＶとスイッチングＭＯＳトランジスタＴＲとによって構成されていた信号伝搬高速化回路を、本発明に於いては、その入力部に、容量素子Ｃｘ１を更に付加して、該容量素子Ｃｘ１により、配線Ｌと伝達回路ＩＮＶ１の入力間を直流的に分離する構成とした新規構成の信号伝搬高速化回路ＲＣＶ１としている点が特徴である。容量素子Ｃｘ１や、スイッチングＭＯＳトランジスタＴＲ１は、インバータ回路ＩＮＶ１の近傍に配置されているので、容量素子Ｃｘ１とインバータ回路ＩＮＶ１間の寄生負荷（寄生容量と寄生抵抗）は、配線部Ｌのそれに比較して、極めて小さいものとなる。例えば、配線部側の総負荷容量が、数ｐＦ程度であるのに対して、伝達回路側の総負荷容量は、数ｆＦ程度である。
【００２５】
以下、図１に示す回路の動作について、図２のタイミングチャートを参照して説明する。なお、図１の回路に於いては、容量素子Ｃｘ１によって、直流成分はカットされているため、信号ＤＩは、最初、必ずしも、ハイインピーダンスである必要はなく、ハイレベルであってもよいし、ロウレベルであってもよい。
【００２６】
入力信号ＤＩがハイレベル（電源電位Ｖｃｃ）からロウレベル（接地電位ＧＮＤ）に変化した場合、配線上に挿入された信号伝搬高速化回路ＲＣＶ１の入力側ＤＤＩの波形がなまる（図２参照）。入力信号ＤＩがハイレベルまたはロウレベルに変化する（出力回路が信号出力を開始する）前に、スイッチングＭＯＳトランジスタＴＲ１のゲート制御信号φをハイレベルにする。これにより、スイッチングＭＯＳトランジスタＴＲ１が導通し、インバータ回路ＩＮＶ１の入出力ＤＤ２、ＤＤ３が等化され始め、ハイレベルとロウレベルの中間電位に遷移し始めて、インバータ回路ＩＮＶ１の反転電圧ＶＴの近傍の電位に到達する（図３参照）。このとき、上述の通り、ＤＤ２及びＤＤ３の負荷容量は非常に小さく、また、配線長も短いため、短時間に両節点を等化することができ、高速動作が可能となるものである。
【００２７】
容量素子Ｃｘ１の出力側ＤＤ２とＤＤ３が等化され、インバータ回路ＩＮＶ１の反転電圧ＶＴの近傍の電位になった後に、制御信号φをロウレベルにして、スイッチングＭＯＳトランジスタＴＲ１を非導通状態にした後、入力信号ＤＩが、例えば、ロウレベルに変化し、信号伝搬高速化回路ＲＣＶ１の入力側ＤＤ１が変化すると、容量素子Ｃｘ１によって接続されたインバータ回路ＩＮＶ１の入力ＤＤ２も、それに応じて、ＤＤ１と同方向（ロウレベル）に変化する。インバータ回路ＩＮＶ１の入力側ＤＤ２は、該インバータ回路ＩＮＶ１の反転電圧ＶＴの近傍にあるために、その出力側ＤＤ３は、直ちに、ハイレベルに変化する。すなわち、図３の入出力電圧特性図に示すように、入力ＤＤ２の電位が、ＶＴからＶＢへ僅かに遷移するだけで、その出力ＤＤ３は、ハイレベルＶＢＯとなり、高速な信号伝搬を実現することができるものである。すなわち、ＤＤ１の電位が、ΔＶ（ＶＢ−ＶＴまたはＶＡ−ＶＴ）変化すると、ＤＤ２の電位が、ＶＴからＶＢへ、またはＶＴからＶＡに遷移し、インバータ回路ＩＮＶ１は、ΔＶ（ＶＢ−ＶＴまたはＶＡ−ＶＴ）の微小な入力信号変化により、高速で安定に動作する。これにより、信号伝搬の高速化を達成することができるものである。
【００２８】
なお、上記に於いては、前段回路よりの出力信号が、ハイレベルからロウレベルへ変化する場合を例にとり、動作を説明したが、前段回路よりの出力信号が、ロウレベルからハイレベルへ変化する場合に於いても、全く同様に、信号伝搬の高速化を達成することができるものである。
【００２９】
以上で、本発明の第１の実施形態についての説明を終わる。
【００３０】
次に、上記第１の実施形態に於ける問題点を解決した、本発明の第２の実施形態について説明する。
【００３１】
上記第１の実施形態に於いては、信号伝搬高速化回路ＲＣＶ１を構成するインバータ回路ＩＮＶ１の入力ＤＤ２の電位が、過電圧となり、これにより、ラッチアップ現象や、回路素子の破壊が引き起こされる可能性があるという問題点があった。すなわち、インバータ回路ＩＮＶ１の入力ＤＤ２の電位が充分に下がりきらない、或いは、上がりきらないうちに、入力信号ＤＩが、ロウレベルからハイレベルへ変化し、或いは、ハイレベルからロウレベルへ変化したとき、インバータ回路ＩＮＶ１の入力ＤＤ２の電位が、電源電圧を大きく上回る高電圧、或いは、接地電位を大きく下回る低電圧になる可能性があり、これにより、ラッチアップ現象や、回路素子の破壊が引き起こされる可能性があるという問題点があった。第２の実施形態は、この問題点を解決するために、容量素子と、インバータ回路の入力ＤＤ２との間に、過電圧防止回路を設ける構成としたことを特徴とするものである。かかる過電圧防止回路を挿入する構成とすることにより、上記インバータ回路の入力ＤＤ２の電位が、上記正方向または負方向の過電圧になることを未然に防止することが可能となり、これにより、上記ラッチアップ現象の発生や、回路素子の破壊等を未然に防止することができるものである。
【００３２】
図４は、本発明の第２の実施形態に於ける信号伝搬高速化回路ＲＣＶ２の構成を示す回路図である。
【００３３】
図に於いて  、Ｄが過電圧防止回路であり、該過電圧防止回路Ｄは、そのカソードが電源ラインＶｃｃに接続され、そのアノードが、上記インバータ回路ＩＮＶ２の入力ＤＤ２と上記容量素子Ｃｘ２の接続点に接続された第１のダイオードＤ１と、そのカソードが、上記インバータ回路ＩＮＶ２の入力ＤＤ２と上記容量素子Ｃｘ２の接続点に接続され、そのアノードが接地ラインＧＮＤに接続された第２のダイオードＤ２とによって構成されている。なお、ＴＲ２は、上記第１の実施形態に於けるスイッチングＭＯＳトランジスタＴＲ１と同様の機能を有するスイッチングＭＯＳトランジスタである。
【００３４】
かかる過電圧防止回路Ｄ（ダイオードＤ１、Ｄ２）を設ける構成とすることにより、インバータ回路ＩＮＶ２の入力ＤＤ２の電圧Ｖ（ＤＤ２）の変化範囲は、Ｖｃｃ＋ＶＤ＞Ｖ（ＤＤ２）＞−ＶＤとなり（ＶＤ：ダイオードＤ１、Ｄ２の順方向降下電圧）、インバータ回路ＩＮＶ２の入力ＤＤ２に、正方向または負方向の過電圧が印加されることが未然に防止され、ラッチアップの発生や、回路素子の破壊を未然に防止することができるものである。
【００３５】
以上で、本発明の第２の実施形態についての説明を終わる。
【００３６】
最後に、本発明の第３の実施形態について説明する。
【００３７】
第３の実施形態は、入力信号がハイレベルまたはロウレベルの何れに変化する場合に於いても、出力信号の変化を高速化することができるとともに、入力信号がハイレベルまたはロウレベルの何れに変化する場合に於いても、伝達回路入力の電圧変化量を大きくすることができ、ノイズマージンの拡大を図ることができる構成としたことを特徴とするものである。
【００３８】
図５は、本発明の第３の実施形態の構成を示す回路構成図である。
【００３９】
図に示すように、本実施形態は、上記第２の実施形態の構成を、その基本構成として有し、更に、バイアス回路Ｂと、該バイアス回路Ｂの出力と配線Ｌとの間の接続・非接続を制御するスイッチングＭＯＳトランジスタＴＲ３（ゲート制御信号：φ１）とを設けた構成としているものである。すなわち、配線Ｌと容量素子Ｃｘ２との接続点に、スイッチングＭＯＳトランジスタＴＲ３を介して接続され、該接続点の電位を任意のバイアス電位に設定するバイアス回路Ｂを、更に設けて成ることを特徴とするものである。
【００４０】
以下、本回路の動作を示す、図６のタイミングチャートを参照して、その動作について説明する。
【００４１】
本実施形態に於いては、配線Ｌの入力ＤＤ０に接続され、信号ＤＩを出力する出力回路の出力段は、信号変化前の状態に於いて、ハイインピーダンス状態となっている。信号ＤＩが、あるレベル（図６では、ハイレベル）に遷移する前に、上記スイッチングＭＯＳトランジスタＴＲ３のゲート制御信号φ１をハイレベルにして、該トランジスタＴＲ３を導通させる。これにより、ＤＤ１の節点の電位は、予め設定されたバイアス回路Ｂの出力電位ＶＣに遷移する。また、これと並行して、スイッチングＭＯＳトランジスタＴＲ２のゲート制御信号φもハイレベルとすることにより、該トランジスタＴＲ２も導通させる。
【００４２】
本実施形態によれば、信号変化前に、配線Ｌと容量素子Ｃｘ２との接続点を、バイアス回路Ｂを用いて所定のバイアス電位（中間電位）に設定できる構成としているので、入力信号がハイレベルまたはロウレベルの何れに変化する場合に於いても、出力信号の変化を高速化することができるとともに、入力信号がハイレベルまたはロウレベルの何れに変化する場合に於いても、インバータ回路ＩＮＶ２の入力ＤＤ２の電圧変化量を大きくすることができるので、ノイズマージンの拡大を図ることができるものである。
【００４３】
なお、上記第３の実施形態に於いては、過電圧防止回路を有するもの（第２の実施形態）に於いて、上記バイアス回路Ｂを設ける構成としているが、過電圧防止回路を有さない構成（第１の実施形態）に於いて、上記バイアス回路Ｂを設ける構成としてもよいことは言うまでもない。
【００４４】
かかる構成とした、本発明の第４の実施形態の回路構成を図１０に示す。
【００４５】
図に於いて、Ｌは配線、ＲＣＶ１は信号伝搬高速化回路であり、Ｂはバイアス回路、ＴＲ３は、該バイアス回路Ｂの出力と配線Ｌとの間の接続・非接続を制御するスイッチングＭＯＳトランジスタである。信号伝搬高速化回路は、伝達回路であるインバータ回路ＩＮＶ１と、該インバータ回路ＩＮＶ１の入力ＤＤ２と上記配線Ｌとの間に挿入される容量素子Ｃｘ１と、上記インバータ回路ＩＮＶ１の入力ＤＤ２と出力ＤＤ３との間に挿入され、ゲート制御信号φによっ導通・非導通が制御されるスイッチングＭＯＳトランジスタＴＲ１とから構成されている。
【００４６】
【発明の効果】
以上、詳細に説明したように、本発明の半導体集積回路装置によれば、信号を伝搬する配線と、インバータ回路等で構成される伝達回路の入力との間に容量素子を介在させ、配線と伝達回路の入力との間を直流的に分離することにより、中間電位に設定すべき伝達回路の入力部を、配線部の寄生負荷から分離して、その寄生負荷を極めて小さくすることができるので、伝達回路の入力の、中間電位への設定を高速化することができる。したがって、極めて小規模の回路付加のみにて、配線の寄生負荷にかかわらず、信号伝搬の高速化を達成することができるものである。
【００４７】
また、信号変化前に、配線と容量素子との接続点を、バイアス回路を用いて所定のバイアス電位（中間電位）に設定できる構成とすることにより、入力信号がハイレベルまたはロウレベルの何れに変化する場合に於いても、出力信号の変化を高速化することができるとともに、入力信号がハイレベルまたはロウレベルの何れに変化する場合に於いても、伝達回路入力の電圧変化量を大きくすることができるので、ノイズマージンの拡大を図ることができるものである。
【００４８】
更に、上記伝達回路の入力端子と上記容量素子の接続点の電位変動の範囲を、所定電圧範囲に制限する、ダイオード素子等によって構成される過電圧防止回路を、更に付加することにより、信号変化時に、伝達回路の入力電位が、電源電圧を大きく上回る高電圧、或いは、接地電位を大きく下回る低電圧になることを未然に防止することができ、これにより、ラッチアップ現象の発生や、回路素子の破壊等を未然に防止することができるものである。
【００４９】
また、本発明の半導体集積回路装置によれば、寄生負荷が大きな配線部の信号の振幅を、微小に抑えて伝搬させることが可能となることから、消費電力の低減化を図ることも可能となるものである。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の構成を示す回路構成図である。
【図２】本発明の第１の実施形態の動作説明に供するタイミングチャートである。
【図３】本発明の第１の実施形態に於ける信号伝搬高速化回路を構成するインバータ回路の入出力電圧特性を示す特性図である。
【図４】本発明の第２の実施形態に於ける信号伝搬高速化回路の構成を示す回路構成図である。
【図５】本発明の第３の実施形態の構成を示す回路構成図である。
【図６】本発明の第３の実施形態の動作説明に供するタイミングチャートである。
【図７】従来の半導体集積回路装置の構成を示す回路構成図である。
【図８】従来の半導体集積回路装置の動作説明に供するタイミングチャートである。
【図９】従来の半導体集積回路装置に於ける信号伝搬高速化回路を構成するインバータ回路の入出力電圧特性を示す特性図である。
【図１０】本発明の第４の実施形態の構成を示す回路構成図である。
【符号の説明】
Ｌ                        配線
ＲＣＶ１、ＲＣＶ２        信号伝搬高速化回路
Ｃｘ１、Ｃｘ２            容量素子
ＩＮＶ１、ＩＮＶ２        インバータ回路
ＴＲ１、ＴＲ２、ＴＲ３    スイッチングＭＯＳトランジスタ
Ｂ                        バイアス回路
Ｄ                        過電圧防止回路
Ｄ１、Ｄ２                ダイオード
【図１】
0003615452.tif 000002
【図２】
0003615452.tif 000003
【図３】
0003615452.tif 000004
【図４】
0003615452.tif 000005
【図５】
0003615452.tif 000006
【図６】
0003615452.tif 000007
【図７】
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【図８】
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【図９】
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【図１０】
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