(57)【特許請求の範囲】
【請求項１】
第１の電圧を基準とした入力信号を、第２の電圧を基準とした出力信号に変換するレベル変換回路であって、
上記入力信号と上記第１の電圧との電圧差に応じた電流差を有する第１の電流および第２の電流を生成し、上記第１の電流を第１のノードから出力し、上記第２の電流を第２のノードから出力する差動電流出力手段と、
上記出力信号が出力される出力ノードと、
上記第２の電流の増加に応じて、上記出力ノードと上記第１のノードとの間のインピーダンスを増加させ、上記第２の電流の減少に応じて当該インピーダンスを減少させる第１のインピーダンス調節手段と、
上記第２の電流の増加に応じて、上記出力ノードと上記第２の電圧の供給ラインとの間のインピーダンスを減少させ、上記第２の電流の減少に応じて当該インピーダンスを増加させる第２のインピーダンス調節手段と
を有するレベル変換回路。
【請求項２】
上記第１のインピーダンス調節手段は、上記第１のノードと上記出力ノードとの間に接続され、上記第２のノードの電圧に応じてインピーダンスが変化する第１のトランジスタを含み、
上記第２のインピーダンス調節手段は、上記第２のノードから上記第２の電圧の供給ラインへ流れる第３の電流に応じて、上記出力ノードから上記第２の電圧の供給ラインへ流れる第４の電流を制御する第１のカレントミラー回路を含む、
請求項１に記載のレベル変換回路。
【請求項３】
上記第２のノードと上記第２の電圧の供給ラインとの間に接続され、上記出力ノードの電圧に応じてインピーダンスが変化する第２のトランジスタを有する、
請求項１または２に記載のレベル変換回路。
【請求項４】
上記第１のノードから上記第２の電圧の供給ラインへ流れる第６の電流、または、上記出力ノードから上記第２の電圧の供給ラインへ流れる第７の電流に応じて、上記第２のトランジスタに流れる第８の電流を制御する第２のカレントミラー回路を有する、
請求項３に記載のレベル変換回路。
【請求項５】
上記第２のトランジスタに流れる第８の電流の経路上に挿入され、上記第１のノードの電圧に応じてインピーダンスが変化する第３のトランジスタを有する、
請求項３に記載のレベル変換回路。
【請求項６】
上記第１のノードまたは上記出力ノードと上記第２の電圧の供給ラインとの電圧差を所定範囲に制限する第１の電圧制限回路を有する、
請求項１、２、３、４または５に記載のレベル変換回路。
【請求項７】
上記第６の電流または上記第７の電流の経路上に挿入され、上記第１のノードまたは上記出力ノードと上記第２の電圧の供給ラインとの電圧差を所定範囲に制限する第２の電圧制限回路を有する、
請求項４に記載のレベル変換回路。
【請求項８】
上記第３の電流を入力する上記第１の電流制限回路の入力ノードと上記出力ノードとの間に直列に接続された１つまたは複数のダイオードを有する、
請求項２に記載のレベル変換回路。
【請求項９】
上記第２のノードと上記第２の電圧の供給ラインとの間に接続され、上記出力ノードの電圧に応じてインピーダンスが変化する第２のトランジスタを有する、
請求項８に記載のレベル変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、基準電位が異なるシステムの間において信号を伝送する際に信号のレベル変換を行うためのレベル変換回路に係り、たとえば液晶駆動用ＩＣの入力部に用いられるレベル変換回路に関するものである。
【０００２】
【従来の技術】
図１１は、液晶駆動用ＩＣにおいて扱われる信号レベルの一例を図解した図である。
電圧ＶＳＳは、液晶駆動用ＩＣに対してロジック信号を入力するシステムの側の基準電位を示し、電圧ＶＤＤはその電源電圧を示す。電圧ＶＳＳを０Ｖとした場合、電圧ＶＤＤはたとえば３Ｖ程度である。
【０００３】
一方、電圧ＶＥＥは、液晶駆動用ＩＣの内部のロジック回路において処理される信号の基準電位を示し、電圧ＶＤＬはその電源電圧を示す。電圧ＶＥＥは、たとえば電圧ＶＳＳに対して−１５Ｖ程度低い電圧に設定され、電圧ＶＤＬは、電圧ＶＥＥに対して＋５Ｖ（電圧ＶＳＳに対して−１０Ｖ）程度の電圧に設定される。
また、電圧ＶＣＯＭは、液晶駆動用ＩＣから出力される信号の最大レベルを示し、電圧ＶＥＥに対して＋４０Ｖ（電圧ＶＳＳに対して＋２５Ｖ）程度の電圧に設定される。
【０００４】
このように、一般的な液晶駆動用ＩＣでは、入力側システムと内部ロジック回路との間で基準電位が異なるため、入力信号のレベルを内部ロジック回路のレベルへ変換するためのレベル変換回路が必要となる。
【０００５】
図１２は、液晶駆動用ＩＣの入力部に用いられる一般的なレベル変換回路の構成の一例を示す回路図である。
図１２に示すレベル変換回路は、ｎ型ＭＯＳトランジスタＭＮ１〜ＭＮ４と、ｐ型ＭＯＳトランジスタＭＰ１〜ＭＰ４と、インバータＩＮＶ１およびＩＮＶ２とを有する。
【０００６】
ｐ型ＭＯＳトランジスタＭＰ１〜ＭＰ３は、入力信号Ｓｉｎと基準電圧Ｖｒｅｆ（ＶＤＤ／２）との電圧差を電流差に変換する差動電流出力部を構成する。
ｐ型ＭＯＳトランジスタＭＰ１は、ソースが電圧ＶＤＤの供給ラインに接続され、ドレインがｐ型ＭＯＳトランジスタＭＰ２およびｐ型ＭＯＳトランジスタＭＰ３のソースに共通接続され、ゲートに一定のバイアス電圧Ｖｂが入力される。
ｐ型ＭＯＳトランジスタＭＰ２は、ドレインがｎ型ＭＯＳトランジスタＭＮ１のドレインに接続され、ゲートに入力信号Ｓｉｎが入力される。
ｐ型ＭＯＳトランジスタＭＰ３は、ドレインがｎ型ＭＯＳトランジスタＭＮ２のドレインに接続され、ゲートに基準電圧Ｖｒｅｆが入力される。
【０００７】
ｎ型ＭＯＳトランジスタＭＮ１およびＭＮ２は、ｐ型ＭＯＳトランジスタＭＰ２からｎ型ＭＯＳトランジスタＭＮ１へ流れる電流に応じて、ｐ型ＭＯＳトランジスタＭＰ３からｎ型ＭＯＳトランジスタＭＮ２へ流れる電流を制御するカレントミラー回路を構成する。
ｎ型ＭＯＳトランジスタＭＮ１は、ゲートがドレインに接続され、ソースが電圧ＶＥＥの供給ラインに接続される。
ｎ型ＭＯＳトランジスタＭＮ２は、ゲートがｎ型ＭＯＳトランジスタＭＮ１のゲートに接続され、ソースが電圧ＶＥＥの供給ラインに接続される。
【０００８】
ｐ型ＭＯＳトランジスタＭＰ４、ｎ型ＭＯＳトランジスタＭＮ３およびＭＮ４は、ｐ型ＭＯＳトランジスタＭＰ３およびｎ型ＭＯＳトランジスタＭＮ２のドレインが共通接続されたノードＮｏｕｔの電圧を、電圧ＶＤＬより若干低い、又は同程度の一定の電圧に制限するためのクランプ回路を構成する。
これらのトランジスタ（ＭＰ４、ＭＮ３、ＭＮ４）は、ノードＮｏｕｔと電圧ＶＥＥの供給ラインとの間に直列に接続されており、各トランジスタのゲートはそれぞれ自らのドレインに接続される。
【０００９】
ノードＮｏｕｔから出力される信号は、直列接続された２段のインバータＩＮＶ１およびＩＮＶ２を介し、出力信号Ｓｏｕｔとして出力される。インバータＩＮＶ１およびＩＮＶ２は電圧ＶＥＥおよびＶＤＬを電源電圧として動作するため、出力信号Ｓｏｕｔのレベルは電圧ＶＥＥ〜ＶＤＬの範囲に含まれる。
【００１０】
上述した構成を有する図１２に示すレベル変換回路の動作を説明する。
ｐ型ＭＯＳトランジスタＭＰ１は、ゲートに一定のバイアス電圧Ｖｂを受けることによって定電流回路として動作し、この定電流がｐ型ＭＯＳトランジスタＭＰ２およびｐ型ＭＯＳトランジスタＭＰ３に分流する。
【００１１】
入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）の場合、基準電圧Ｖｒｅｆは電圧ＶＳＳとＶＤＤとの中間電位（ＶＤＤ／２）に設定されているため、ｐ型ＭＯＳトランジスタＭＰ２のゲート−ソース間電圧はｐ型ＭＯＳトランジスタＭＰ３のゲート−ソース間電圧より大きくなり、ｐ型ＭＯＳトランジスタＭＰ２がオン状態、ｐ型ＭＯＳトランジスタＭＰ３がオフ状態となる。これにより、ｐ型ＭＯＳトランジスタＭＰ１に流れる電流のほとんどがｎ型ＭＯＳトランジスタＭＮ１に流れ込む。ｎ型ＭＯＳトランジスタＭＮ２のインピーダンスは、ｎ型ＭＯＳトランジスタＭＮ１に流れる電流とｎ型ＭＯＳトランジスタＭＮ２に流れる電流との電流比が一定になるように制御されるが、ｐ型ＭＯＳトランジスタＭＰ３から電流が供給されないため、そのインピーダンスは非常に小さくなり、ノードＮｏｕｔの電圧は電圧ＶＥＥまで低下する。この結果、出力信号Ｓｏｕｔはローレベル（電圧ＶＥＥ）となる。
【００１２】
入力信号Ｓｉｎがハイレベル（電圧ＶＤＤ）の場合、上述とは逆に、ｐ型ＭＯＳトランジスタＭＰ２がオフ状態、ｐ型ＭＯＳトランジスタＭＰ３がオン状態となる。この場合、ｎ型ＭＯＳトランジスタＭＮ１にはほとんど電流が流れないため、ｎ型ＭＯＳトランジスタＭＮ２はオフ状態となる。このため、ｐ型ＭＯＳトランジスタＭＰ１から供給される定電流は、ｐ型ＭＯＳトランジスタＭＰ３を介してクランプ回路（ＭＰ４、ＭＮ３、ＭＮ４）に流れ込む。ノードＮｏｕｔの電圧は、クランプ回路を構成する各トランジスタ（ＭＰ４、ＭＮ３、ＭＮ４）のしきい電圧に応じて、電圧ＶＥＥより高く電圧ＶＤＬより若干低い、又は同程度の一定の電圧に制限される。この結果、インバータＩＮＶ１の入力信号がハイレベルとなり、出力信号はハイレベル（電圧ＶＤＬ）となる。
【００１３】
【発明が解決しようとする課題】
ところで、近年における液晶装置の大型化と高解像度化に伴って、液晶駆動用ＩＣには動作速度の高速化が要求されている。
図１２に示すレベル変換回路において動作速度の高速化を図る場合、たとえば、ｐ型ＭＯＳトランジスタＭＰ１に流れる電流を増加させることによってノードＮｏｕｔにつながる容量成分の電荷を高速に充放電させる方法が考えられる。しかしながら、この方法では電流の増加に伴って消費電力が増大してしまう不利益を生じる。逆に、低消費電力化を図るためにｐ型ＭＯＳトランジスタＭＰ１に流れる電流を減少させると、レベル変換回路の動作速度が低下してしまう不利益を生じる。
【００１４】
本発明はかかる事情に鑑みてなされたものであり、その目的は、消費電力を増加させることなく動作速度を高速化することができるレベル変換回路を提供することにある。
【００１５】
上記の目的を達成するため、本発明のレベル変換回路は、第１の電圧を基準とした入力信号を、第２の電圧を基準とした出力信号に変換するレベル変換回路であって、上記入力信号と上記第１の電圧との電圧差に応じた電流差を有する第１の電流および第２の電流を生成し、上記第１の電流を第１のノードから出力し、上記第２の電流を第２のノードから出力する差動電流出力手段と、上記出力信号が出力される出力ノードと、上記第２の電流の増加に応じて、上記出力ノードと上記第１のノードとの間のインピーダンスを増加させ、上記第２の電流の減少に応じて当該インピーダンスを減少させる第１のインピーダンス調節手段と、上記第２の電流の増加に応じて、上記出力ノードと上記第２の電圧の供給ラインとの間のインピーダンスを減少させ、上記第２の電流の減少に応じて当該インピーダンスを増加させる第２のインピーダンス調節手段とを有する。
【００１６】
本発明のレベル変換回路によれば、上記入力信号と上記第１の電圧との電圧差に応じて上記差動電流出力手段から出力される上記第２の電流が増加するとともに上記第１の電流が減少すると、上記第１のインピーダンス調節手段によって、上記出力ノードと上記第１のノードとの間のインピーダンスが増加する方向に調節されるとともに、上記第２のインピーダンス調節手段によって上記出力ノードと上記第２の電圧の供給ラインとの間のインピーダンスが減少する方向に調節される。このため、上記出力ノードの電圧は上記第２の電圧に向かって変化する。また、上記入力信号と上記第１の電圧との電圧差に応じて上記差動電流出力手段から出力される上記第２の電流が減少するとともに上記第１の電流が増加すると、上記第１のインピーダンス調節手段によって、上記出力ノードと上記第１のノードとの間のインピーダンスが減少する方向に調節されるとともに、上記第２のインピーダンス調節手段によって上記出力ノードと上記第２の電圧の供給ラインとの間のインピーダンスが増加する方向に調節される。このため、上記出力ノードの電圧は上記第１の電圧に向かって変化する。
【００１７】
好適には、上記第１のインピーダンス調節手段は、上記第１のノードと上記出力ノードとの間に接続され、上記第２のノードの電圧に応じてインピーダンスが変化する第１のトランジスタを含んでも良い。上記第２のインピーダンス調節手段は、上記第２のノードから上記第２の電圧の供給ラインへ流れる第３の電流に応じて、上記出力ノードから上記第２の電圧の供給ラインへ流れる第４の電流を制御する第１のカレントミラー回路を含んでも良い。
【００１８】
また、上記第２のノードと上記第２の電圧の供給ラインとの間に接続され、上記出力ノードの電圧に応じてインピーダンスが変化する第２のトランジスタを有しても良い。
この場合、上記第１のノードから上記第２の電圧の供給ラインへ流れる第６の電流、または、上記出力ノードから上記第２の電圧の供給ラインへ流れる第７の電流に応じて、上記第２のトランジスタに流れる第８の電流を制御する第２のカレントミラー回路を有しても良い。
【００１９】
上記第１のノードまたは上記出力ノードと上記第２の電圧の供給ラインとの電圧差を所定範囲に制限する第１の電圧制限回路を有しても良い。
あるいは、上記第６の電流または上記第７の電流の経路上に挿入され、上記第１のノードまたは上記出力ノードと上記第２の電圧の供給ラインとの電圧差を所定範囲に制限する第２の電圧制限回路を有しても良い。
【００２０】
上記第３の電流を入力する上記第１の電流制限回路の入力ノードと上記出力ノードとの間に直列に接続された１つまたは複数のダイオードを有しても良い。
この場合、上記第２のノードと上記第２の電圧の供給ラインとの間に接続され、上記出力ノードの電圧に応じてインピーダンスが変化する第２のトランジスタを有しても良い。
【００２１】
【発明の実施の形態】
以下、本発明の各実施形態について、図面を参照しながら説明する。
【００２２】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るレベル変換回路の構成の一例を示す回路図である。
図１に示すレベル変換回路は、差動電流出力部ＤＩＦ１と、カレントミラー回路ＣＭ１およびＣＭ２と、電圧制限回路ＶＬ２と、ｐ型ＭＯＳトランジスタＭＰ１１およびＭＰ１２と、ｎ型ＭＯＳトランジスタＭＮ１３と、インバータＩＮＶ１およびＩＮＶ２とを有する。
差動電流出力部ＤＩＦ１は、本発明の差動電流出力手段の一実施形態である。
ｐ型ＭＯＳトランジスタＭＰ１１は、本発明の第１のトランジスタの一実施形態である。
カレントミラー回路ＣＭ１は、本発明の第１のカレントミラー回路の一実施形態である。
ｐ型ＭＯＳトランジスタＭＰ１２は、本発明の第２のトランジスタの一実施形態である。
カレントミラー回路ＣＭ２は、本発明の第２のカレントミラー回路の一実施形態である。
電圧制限回路ＶＬ２は、本発明の第２の電圧制限回路の一実施形態である。
【００２３】
差動電流出力部ＤＩＦ１は、入力信号Ｓｉｎと基準電圧Ｖｒｅｆとの電圧差に応じた電流差を有する電流Ｉ１および電流Ｉ２を生成し、電流Ｉ１をノードＮ１から出力し、電流をノードＮ２から出力する。
【００２４】
図１の例において、差動電流出力部ＤＩＦ１は、ｐ型ＭＯＳトランジスタＭＰ１３およびＭＰ１４と、定電流回路ＣＣ１とを含む。
ｐ型ＭＯＳトランジスタＭＰ１３およびＭＰ１４は、互いのソースが共通に接続されており、この接続点には、電圧ＶＤＤの供給ラインから定電流回路ＣＣ１を介して流れる一定の電流Ｉが供給される。
ｐ型ＭＯＳトランジスタＭＰ１３のドレインはノードＮ２に接続され、そのゲートには入力信号Ｓｉｎが入力される。
ｐ型ＭＯＳトランジスタＭＰ１４のドレインはノードＮ１に接続され、そのゲートには基準電圧Ｖｒｅｆが入力される。
【００２５】
ｐ型ＭＯＳトランジスタＭＰ１１は、ノードＮ１と出力ノードＮｏｕｔとの間に接続され、そのゲートはノードＮ２に接続される。
【００２６】
カレントミラー回路ＣＭ１は、ノードＮ２から電圧ＶＥＥの供給ラインへ流れる電流Ｉ３に応じて、出力ノードＮｏｕｔから電圧ＶＥＥの供給ラインへ流れる電流Ｉ４を制御する。
【００２７】
図１の例において、カレントミラー回路ＣＭ１は、ｎ型ＭＯＳトランジスタＭＮ１１およびＭＮ１２を含む。
ｎ型ＭＯＳトランジスタＭＮ１１およびＭＮ１２は、互いのゲートが共通接続され、ソースが電圧ＶＥＥの供給ラインに接続される。ｎ型ＭＯＳトランジスタＭＮ１２のゲートは自身のドレインに接続され、そのドレインから電流Ｉ３を入力する。ｎ型ＭＯＳトランジスタＭＮ１１のドレインは、出力ノードＮｏｕｔに接続される。
【００２８】
ノードＮ２からカレントミラー回路ＣＭ１に流れる電流Ｉ３の経路上には、ｎ型ＭＯＳトランジスタＭＮ１３が挿入される。ｎ型ＭＯＳトランジスタＭＮ１３のドレインとゲートはノードＮ２に接続され、ソースはカレントミラー回路ＣＭ１の電流入力ノードに接続される。
【００２９】
ｐ型ＭＯＳトランジスタＭＰ１２は、ノードＮ２と電圧ＶＥＥの供給ラインとの間に接続され、そのゲートは出力ノードＮｏｕｔに接続される。
【００３０】
カレントミラー回路ＣＭ２は、ノードＮ１から電圧ＶＥＥの供給ラインへ流れる電流Ｉ６に応じて、ｐ型ＭＯＳトランジスタＭＰ１２に流れる電流Ｉ８を制御する。
【００３１】
図１の例において、カレントミラー回路ＣＭ２は、ｎ型ＭＯＳトランジスタＭＮ１４およびＭＮ１５を含む。
ｎ型ＭＯＳトランジスタＭＮ１４およびＭＮ１５は、互いのゲートが共通接続され、ソースが電圧ＶＥＥの供給ラインに接続される。ｎ型ＭＯＳトランジスタＭＮ１４のゲートは自身のドレインに接続され、そのドレインが電圧制限回路ＶＬ２を介してノードＮ１に接続される。ｎ型ＭＯＳトランジスタＭＮ１５のドレインは、ｐ型ＭＯＳトランジスタＭＰ１２を介してノードＮ２に接続される。
【００３２】
電圧制限回路ＶＬ２は、ノードＮ１からカレントミラー回路ＣＭ２へ流れる電流Ｉ６の経路上に挿入されており、ノードＮ１と電圧ＶＥＥの供給ラインとの間の電圧差を所定範囲に制限する。
図１の例において、電圧制限回路ＶＬ２はｐ型ＭＯＳトランジスタＭＰ１５およびｎ型ＭＯＳトランジスタＭＮ１６の直列回路として構成されている。すなわち、ｐ型ＭＯＳトランジスタＭＰ１５およびｎ型ＭＯＳトランジスタＭＮ１６のドレインおよびソースが互いに接続され、ｐ型ＭＯＳトランジスタＭＰ１５のソースがノードＮ１に、ｎ型ＭＯＳトランジスタＭＮ１６のドレインがカレントミラー回路ＣＭ２の電流入力ノードに接続される。
【００３３】
ノードＮｏｕｔから出力される信号は、直列接続された２段のインバータＩＮＶ１およびＩＮＶ２を介し、出力信号Ｓｏｕｔとして出力される。インバータＩＮＶ１およびＩＮＶ２は電圧ＶＥＥおよびＶＤＬを電源電圧として動作するため、出力信号Ｓｏｕｔのレベルは電圧ＶＥＥ〜ＶＤＬの範囲に含まれる。
【００３４】
上述した構成を有する図１に示すレベル変換回路の動作を説明する。
以下の説明においては、一例として、各電源電圧（ＶＤＤ、ＶＳＳ、ＶＤＬ、ＶＥＥ）が図１１に示す電圧レベルを有しているものとする。
【００３５】
／／入力信号Ｓｉｎがローレベルの場合／／
入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）の場合、基準電圧Ｖｒｅｆが電圧ＶＳＳと電圧ＶＤＤとの中間電位（ＶＤＤ／２）に設定されているものとすると、ｐ型ＭＯＳトランジスタＭＰ１３のゲート−ソース間電圧がｐ型ＭＯＳトランジスタＭＰ１４のゲート−ソース間電圧より大きくなることから、ｐ型ＭＯＳトランジスタＭＰ１３がオン状態、ｐ型ＭＯＳトランジスタＭＰ１４がオフ状態となる。定電流回路ＣＣ１から供給される電流Ｉのほとんどは、電流Ｉ２としてノードＮ２から出力される。
【００３６】
ノードＮ２において電流Ｉ２から分流する電流Ｉ３は、ｎ型ＭＯＳトランジスタＭＮ１３を介してカレントミラー回路ＣＭ１に流れる。ノードＮ２の電圧は、オン状態にあるｎ型ＭＯＳトランジスタＭＮ１３およびＭＮ１２のゲート−ソース間電圧を加算した電圧になる。
これに対し、ノードＮ１から出力される電流Ｉ１は電流Ｉ２に比べて微小であり、電流Ｉ１からノードＮ１において分流する電流Ｉ６も微小であることから、この電流Ｉ６を受けてｐ型ＭＯＳトランジスタＭＰ１５、ｎ型ＭＯＳトランジスタＭＮ１６およびＭＮ１４に生じるゲート−ソース間電圧は微小になる。
したがって、ｐ型ＭＯＳトランジスタＭＰ１１のゲートはそのソースより高電位となり、ｐ型ＭＯＳトランジスタＭＰ１１はオフ状態になる。
【００３７】
ｐ型ＭＯＳトランジスタＭＰ１１がオフ状態になる一方で、カレントミラー回路ＣＭ１は電流Ｉ３に応じた電流Ｉ４が流れるように出力ノードＮｏｕｔと電圧ＶＥＥの供給ラインとの間のインピーダンスを減少させるため、出力ノードＮｏｕｔは電圧ＶＥＥ付近まで低下する。このため、インバータＩＮＶ２の出力信号Ｓｏｕｔはローレベル（電圧ＶＥＥ）になる。
【００３８】
出力ノードＮｏｕｔが電圧ＶＥＥまで低下することから、ｐ型ＭＯＳトランジスタＭＰ１２のゲート−ソース間には、ｎ型ＭＯＳトランジスタＭＮ１２およびＭＮ１３のしきい電圧に相当する電圧が印加され、ｐ型ＭＯＳトランジスタＭＰ１２はオン状態となる。このため、ノードＮ２から電圧ＶＥＥの供給ラインには、カレントミラー回路ＣＭ２によって制御される電流Ｉ８が流れる。ただし、電流Ｉ６が微小であるため、電流Ｉ８は電流Ｉ３に比べて僅かであり、電流Ｉ２のほとんどは電流Ｉ３としてカレントミラー回路ＣＭ１に流れる。
【００３９】
／／入力信号Ｓｉｎがローレベルからハイレベルへ変化する場合／／
入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）からハイレベル（電圧ＶＤＤ）へ変化すると、ｐ型ＭＯＳトランジスタＭＰ１３がオフ状態へ変化するとともに、ｐ型ＭＯＳトランジスタＭＰ１４がオン状態へ変化し、ノードＮ１の電圧が上昇する。ノードＮ１の電圧上昇に伴って電流Ｉ６が増加すると、カレントミラー回路ＣＭ２によって電流Ｉ８も増加する方向に制御される。このとき、出力ノードＮｏｕｔはまだ電圧ＶＥＥ付近であり、ｐ型ＭＯＳトランジスタＭＰ１２はオン状態にあることから、電流Ｉ８の増加に応じてノードＮ２の電圧は急速に低下する。
【００４０】
ノードＮ２の電圧が低下するとともに、ノードＮ１の電圧が上昇するため、ｐ型ＭＯＳトランジスタＭＰ１１はオフ状態からオン状態へ急速に変化し、電流Ｉ１の一部がｐ型ＭＯＳトランジスタＭＰ１１を介して出力ノードＮｏｕｔに流れ込む。一方、電流Ｉ２の減少と電流Ｉ８の増加によって電流Ｉ３が減少するため、ｎ型ＭＯＳトランジスタＭＮ１１のインピーダンスは急速に大きくなる。これにより、出力ノードＮｏｕｔの電圧は急速に上昇し、インバータＩＮＶ２の出力信号Ｓｏｕｔはローレベル（電圧ＶＥＥ）からハイレベル（電圧ＶＤＬ）へ変化する。
また、出力ノードＮｏｕｔの電圧上昇にともなって、ｐ型ＭＯＳトランジスタＭＰ１２はオン状態からオフ状態へ変化する。
【００４１】
／／入力信号Ｓｉｎがハイレベルの場合／／
入力信号Ｓｉｎがハイレベル（電圧ＶＤＤ）の場合、ｐ型ＭＯＳトランジスタＭＰ１３がオフ状態、ｐ型ＭＯＳトランジスタＭＰ１４がオン状態となり、定電流回路ＣＣ１の電流Ｉのほとんどが、電流Ｉ１としてノードＮ１から出力される。
【００４２】
ノードＮ１の電圧は、オン状態にあるｐ型ＭＯＳトランジスタＭＰ１５、ｎ型ＭＯＳトランジスタＭＮ１６およびＭＮ１４のゲート−ソース間電圧を加算した電圧でクランプされる。また、電流Ｉ２およびＩ３が微小であり、ｎ型ＭＯＳトランジスタＭＮ１２およびＭＮ１３のゲート−ソース間電圧も微小となるため、ノードＮ２の電圧は電圧ＶＥＥ付近まで低下する。したがって、ｐ型ＭＯＳトランジスタＭＰ１１はオン状態となる。
一方、電流Ｉ３が微小であるため、カレントミラー回路ＣＭ１のｎ型ＭＯＳトランジスタＭＮ１１はオフ状態になる。
ｐ型ＭＯＳトランジスタＭＰ１１がオン状態、ｎ型ＭＯＳトランジスタＭＮ１１がオフ状態になることから、出力ノードＮｏｕｔの電圧は電圧制限回路ＶＬ２によってクランプされたハイレベルの電圧となり、インバータＩＮＶ２の出力信号Ｓｏｕｔはハイレベル（電圧ＶＤＬ）になる。また、ｐ型ＭＯＳトランジスタＭＰ１２のゲートはそのソースより高電位になるため、ｐ型ＭＯＳトランジスタＭＰ１２はオフ状態となる。
【００４３】
／／入力信号Ｓｉｎがハイレベルからローレベルへ変化する場合／／
入力信号Ｓｉｎがハイレベル（電圧ＶＤＤ）からローレベル（電圧ＶＳＳ）へ変化すると、ｐ型ＭＯＳトランジスタＭＰ１４がオフ状態へ変化するとともに、ｐ型ＭＯＳトランジスタＭＰ１３がオン状態へ変化し、ノードＮ２の電圧が上昇する。ノードＮ２の電圧上昇に伴って電流Ｉ３が増加すると、カレントミラー回路ＣＭ１のｎ型ＭＯＳトランジスタＭＮ１１のインピーダンスが減少する方向に制御され、出力ノードＮｏｕｔは電圧ＶＥＥに向かって低下する。
さらに、ノードＮ２の電圧上昇に応じてｐ型ＭＯＳトランジスタＭＰ１１はオフ状態に変化するので、ノードＮ１から出力ノードＮｏｕｔへ流れ込む電流が減少し、出力ノードＮｏｕｔの電圧低下が一層加速される。
【００４４】
以上説明したように、図１に示すレベル変換回路によれば、入力信号Ｓｉｎがローレベルからハイレベルへ変化する場合において、ｐ型ＭＯＳトランジスタＭＰ１２がオン状態からオフ状態へ変化するまでの間、電流Ｉ１に応じて増加する電流Ｉ８によりノードＮ２の電圧低下が加速される。これにより、ｎ型ＭＯＳトランジスタＭＮ１１のインピーダンスの増加とｐ型ＭＯＳトランジスタＭＰ１１のインピーダンスの減少とが加速されるため、出力ノードＮｏｕｔの電圧の立ち上がり速度を高速化することができる。
【００４５】
また、図１に示すレベル変換回路によれば、入力信号Ｓｉｎがハイレベルからローレベルへ変化する場合において、ｐ型ＭＯＳトランジスタＭＰ１１がオン状態からオフ状態に変化することにより、ノードＮ１と出力ノードＮｏｕｔとの間のインピーダンスが増加する。図１２に示すレベル変換回路では、出力ノードＮｏｕｔの電圧の立ち下り時において、ｐ型ＭＯＳトランジスタＭＰ３からｎ型ＭＯＳトランジスタＭＮ２へ貫通電流が過渡的に流れるが、図１に示すレベル変換回路では、ノードＮ１と出力ノードＮｏｕｔとがｐ型ＭＯＳトランジスタＭＰ１１によって遮断されるため、この貫通電流を減少させることができる。このため、図１に示すレベル変換回路によれば、図１２に示すレベル変換回路に比べて、出力ノードＮｏｕｔの電圧の立ち下がり速度を高速化することができる。
【００４６】
（シミュレーションによる比較１）
図１および図１２に示すレベル変換回路の信号遅延時間（入力信号Ｓｉｎに対する出力信号Ｓｏｕｔの遅延時間）をシミュレーションにより比較した。
シミュレーションの条件として、電圧ＶＤＤは２．３Ｖ、電圧ＶＥＥは−５Ｖに設定し、ｐ型ＭＯＳトランジスタＭＰ１および定電流回路ＣＣ１の電流は同一値に設定した。
この結果、図１２に示すレベル変換回路における信号遅延時間は４３０ｎｓｅｃとなり、図１に示すレベル変換回路における信号遅延時間は２７２ｎｓｅｃとなった。両者を比較すると、図１に示すレベル変換回路では図１２に示すレベル変換回路に比べて信号遅延時間が３７％短縮された。
【００４７】
（シミュレーションによる比較２）
図１および図１２に示すレベル変換回路の消費電力（インバータＩＮＶ１およびＩＮＶ２は含まず）をシミュレーションにより比較した。
シミュレーションの条件として、電圧ＶＤＤは２．３Ｖ、電圧ＶＥＥは−５Ｖに設定し、信号遅延時間が４３０ｎｓｅｃとなるようにｐ型ＭＯＳトランジスタＭＰ１および定電流回路ＣＣ１の電流を設定した。
この結果、図１２に示すレベル変換回路における消費電力は０．０６４ｍＷとなり、図１に示すレベル変換回路における消費電力は０．０３１ｍＷとなった。両者を比較すると、図１に示すレベル変換回路では図１２に示すレベル変換回路に比べて消費電力が５１％減少した。
このように、図１に示すレベル変換回路によれば、図１２に示すレベル変換回路と同等の速度で動作させた場合、消費電力を大幅に削減することができる。
【００４８】
＜第２の実施形態＞
図２は、本発明の第２の実施形態に係るレベル変換回路の構成の一例を示す回路図であり、図２と図１の同一符号は同一の構成要素を示す。
図２に示すレベル変換回路は、図１に示すレベル変換回路と同一の構成を有しており、両者の相違点は、電圧制限回路ＶＬ２の接続位置にある。すなわち、図２に示すレベル変換回路においては、電圧制限回路ＶＬ２が出力ノードＮｏｕｔとカレントミラー回路ＣＭ２との間に接続されている。このため、ｐ型ＭＯＳトランジスタＭＰ１２に流れる電流Ｉ８は、出力ノードＮｏｕｔから電圧制限回路ＶＬ２を介して電圧ＶＥＥの供給ラインへ流れる電流Ｉ７に応じて制御される。
【００４９】
図２に示すレベル変換回路においても、図１に示すレベル変換回路と同様に動作する。
すなわち、入力信号Ｓｉｎがハイレベル（電圧ＶＤＤ）からローレベル（電圧ＶＳＳ）へ変化する場合、ノードＮ１と出力ノードＮｏｕｔとの間のインピーダンスが増加するため、図１２に示すレベル変換回路に比べて出力ノードＮｏｕｔの電圧の立ち下がり速度を高速化することができる。
【００５０】
また、入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）からハイレベル（電圧ＶＤＤ）へ変化する場合は、電流Ｉ８によってノードＮ２の電圧低下が加速されるため、出力ノードＮｏｕｔの電圧の立ち上がり速度を高速化することができる。
ただし、ｐ型ＭＯＳトランジスタＭＰ１１がオン状態になるまで電流Ｉ７は流れないので、電流Ｉ８が流れ始めるまでの遅延時間は図１に示すレベル変換回路に比べて長くなる。
【００５１】
また、入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）の場合、図１に示すレベル変換回路では、電流Ｉ１が微小電流であるため、電圧制限回路ＶＬ２およびカレントミラー回路ＣＭ２の各トランジスタ（ＭＰ１５、ＭＮ１６、ＭＮ１４）のゲート−ソース間電圧が小さくなり、ノードＮ１の電圧は電圧ＶＥＥ付近まで低下する。このため、入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）からハイレベル（電圧ＶＤＤ）へ変化する場合、ノードＮ１の電圧がノードＮ２の電圧より高い電圧に引き上げられるまで、ｐ型ＭＯＳトランジスタＭＰ１１はオフ状態になる。これに対し、図２に示すレベル変換回路では、入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）の場合において、ノードＮ１がフローティング状態となっており、たとえばｐ型ＭＯＳトランジスタＭＰ１４のドレイン−ソース間容量などに蓄積される電荷によって、ノードＮ１の電圧はノードＮ２の電圧付近に保持される。したがって、入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）からハイレベル（電圧ＶＤＤ）へ変化する場合、ノードＮ２の僅かな電圧の低下に応じてｐ型ＭＯＳトランジスタＭＰ１１は素早くオン状態へ変化する。これにより、出力ノードＮｏｕｔの電圧の立ち上がり速度を高速化することができる。
【００５２】
＜第３の実施形態＞
図３は、本発明の第３の実施形態に係るレベル変換回路の構成の一例を示す回路図であり、図３と図１の同一符号は同一の構成要素を示す。
図３に示すレベル変換回路では、図１に示すレベル変換回路における電圧制限回路ＶＬ２およびカレントミラー回路ＣＭ２が削除され、その代わりに、ｎ型ＭＯＳトランジスタＭＮ１７が設けられている。また、電圧ＶＥＥおよびＶＤＬを電源電圧として動作するインバータＩＮＶ１およびＩＮＶ２が、電圧ＶＥＥおよびＶＤＤを電源電圧として動作するインバータＩＮＶ１ＡおよびＩＮＶ２Ａに置き換えられている。その他の構成については、図１に示すレベル変換回路と同じである。
なお、ｎ型ＭＯＳトランジスタＭＮ１７は、本発明の第３のトランジスタの一実施形態である。
【００５３】
ｎ型ＭＯＳトランジスタＭＮ１７は、ノードＮ２からｐ型ＭＯＳトランジスタＭＰ１２を介して電圧ＶＥＥの供給ラインに流れる電流Ｉ８の経路上に挿入される。
図３の例では、ｐ型ＭＯＳトランジスタＭＰ１２のドレインと電圧ＶＥＥの供給ラインとの接続ライン上に挿入される。ｎ型ＭＯＳトランジスタＭＮ１７のゲートは、ノードＮ１に接続される。
【００５４】
上述した構成を有する図３に示すレベル変換回路の動作を説明する。
／／入力信号Ｓｉｎがローレベルの場合／／
入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）の場合、ｐ型ＭＯＳトランジスタＭＰ１３はオン状態、ｐ型ＭＯＳトランジスタＭＰ１４はオフ状態となり、定電流回路ＣＣ１の電流Ｉは電流Ｉ２としてノードＮ２に流れる。ｎ型ＭＯＳトランジスタＭＮ１３およびＭＮ１２は、ノードＮ２において電流Ｉ２から分流する電流Ｉ３によりオン状態となり、ノードＮ２の電圧は、これらのトランジスタのゲート−ソース間電圧を加算した電圧になる。
【００５５】
カレントミラー回路ＣＭ１に電流Ｉ３が入力されるため、電流Ｉ３に応じた電流Ｉ４が流れるように出力ノードＮｏｕｔと電圧ＶＥＥの供給ラインとの間のインピーダンスが減少する。
一方、ｐ型ＭＯＳトランジスタＭＰ１４がオフ状態であることから、ノードＮ１から出力される電流Ｉ１は微小である。そのため、ｐ型ＭＯＳトランジスタＭＰ１１がオン状態とすると、ノードＮ１の電圧は電圧ＶＥＥに向かって低下し、ｐ型ＭＯＳトランジスタＭＰ１１がオフ状態となる電圧、すなわちノードＮ１とノードＮ２との電位差がｐ型ＭＯＳトランジスタＭＰ１１のしきい電圧より小さくなる電圧においてこの電圧低下が停止する。
ｐ型ＭＯＳトランジスタＭＰ１１がオフ状態となるため、出力ノードＮｏｕｔは電圧ＶＥＥ付近まで低下し、インバータＩＮＶ２Ａの出力信号Ｓｏｕｔはローレベル（電圧ＶＥＥ）になる。
【００５６】
出力ノードＮｏｕｔが電圧ＶＥＥ付近まで低下することから、ｐ型ＭＯＳトランジスタＭＰ１２のゲート−ソース間には、ｎ型ＭＯＳトランジスタＭＮ１２およびＭＮ１３のしきい電圧に相当する電圧が印加され、ｐ型ＭＯＳトランジスタＭＰ１２はオン状態となる。
また、ｎ型ＭＯＳトランジスタＭＮ１７のゲート−ソース間には、ノードＮ２より高いノードＮ１の電圧が印加されるため、ｎ型ＭＯＳトランジスタＭＮ１７はオン状態になる。
したがって、ノードＮ２と電圧ＶＥＥの供給ラインとの間には、ｐ型ＭＯＳトランジスタＭＰ１２およびｎ型ＭＯＳトランジスタＭＮ１７を介して電流Ｉ８が流れる。
【００５７】
／／入力信号Ｓｉｎがローレベルからハイレベルへ変化する場合／／
入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）からハイレベル（電圧ＶＤＤ）へ変化すると、ｐ型ＭＯＳトランジスタＭＰ１３がオフ状態へ変化するとともに、ｐ型ＭＯＳトランジスタＭＰ１４がオン状態へ変化する。これにより、電流Ｉ１が増加してノードＮ１の電圧が上昇するとともに、電流Ｉ２が減少してノードＮ２の電圧が低下する。
【００５８】
このとき、ノードＮ１の電圧が上昇することからｎ型ＭＯＳトランジスタＭＮ１７は引き続きオン状態にあり、また、出力ノードＮｏｕｔがまだ電圧ＶＥＥ付近にあることからｐ型ＭＯＳトランジスタＭＰ１２もオン状態にある。したがって、電流Ｉ８はまだ流れ続ける状態にあり、この電流Ｉ８によって、ノードＮ２の電圧は急速に低下する。
【００５９】
ノードＮ２の電圧が低下するとともに、ノードＮ１の電圧が上昇するため、ｐ型ＭＯＳトランジスタＭＰ１１はオフ状態からオン状態へ急速に変化し、電流Ｉ１がｐ型ＭＯＳトランジスタＭＰ１１を介して出力ノードＮｏｕｔに流れ込む。一方、電流Ｉ２の減少によって電流Ｉ３が減少するため、ｎ型ＭＯＳトランジスタＭＮ１１のインピーダンスは急速に大きくなる。これにより、出力ノードＮｏｕｔの電圧は急速に上昇し、インバータＩＮＶ２Ａの出力信号Ｓｏｕｔはローレベル（電圧ＶＥＥ）からハイレベル（電圧ＶＤＤ）へ変化する。
また、出力ノードＮｏｕｔの電圧上昇にともなって、ｐ型ＭＯＳトランジスタＭＰ１２はオン状態からオフ状態へ変化する。
【００６０】
／／入力信号Ｓｉｎがハイレベルの場合／／
入力信号Ｓｉｎがハイレベル（電圧ＶＤＤ）の場合、ｐ型ＭＯＳトランジスタＭＰ１３がオフ状態、ｐ型ＭＯＳトランジスタＭＰ１４がオン状態となり、定電流回路ＣＣ１の電流Ｉのほとんどが、電流Ｉ１としてノードＮ１から出力される。このため、ノードＮ１の電圧は電圧ＶＤＤ付近まで上昇し、ノードＮ２の電圧は電圧ＶＥＥ付近まで低下して、ｐ型ＭＯＳトランジスタＭＰ１１はオン状態になる。
一方、電流Ｉ３が微小であるため、カレントミラー回路ＣＭ１のｎ型ＭＯＳトランジスタＭＮ１１はオフ状態になる。
ｐ型ＭＯＳトランジスタＭＰ１１がオン状態、ｎ型ＭＯＳトランジスタＭＮ１１がオフ状態になることから、出力ノードＮｏｕｔの電圧は電圧ＶＤＤ付近のハイレベルの電圧となり、インバータＩＮＶ２Ａの出力信号Ｓｏｕｔはハイレベル（電圧ＶＤＤ）になる。
【００６１】
／／入力信号Ｓｉｎがハイレベルからローレベルへ変化する場合／／
入力信号Ｓｉｎがハイレベル（電圧ＶＤＤ）からローレベル（電圧ＶＳＳ）へ変化すると、ｐ型ＭＯＳトランジスタＭＰ１４がオフ状態へ変化するとともに、ｐ型ＭＯＳトランジスタＭＰ１３がオン状態へ変化し、ノードＮ２の電圧が上昇する。ノードＮ２の電圧上昇に伴って電流Ｉ３が増加すると、カレントミラー回路ＣＭ１のｎ型ＭＯＳトランジスタＭＮ１１のインピーダンスが減少する方向に制御され、出力ノードＮｏｕｔは電圧ＶＥＥに向かって低下する。
さらに、ノードＮ２の電圧上昇に応じてｐ型ＭＯＳトランジスタＭＰ１１はオフ状態に変化するので、ノードＮ１から出力ノードＮｏｕｔへ流れ込む電流が減少し、出力ノードＮｏｕｔの電圧低下が一層加速される。
【００６２】
以上説明したように、図３に示すレベル変換回路によれば、入力信号Ｓｉｎがローレベルからハイレベルへ変化する場合において、ｐ型ＭＯＳトランジスタＭＰ１２がオン状態からオフ状態へ変化するまでの間に流れる電流Ｉ８によってノードＮ２の電圧低下が加速される。これにより、ｎ型ＭＯＳトランジスタＭＮ１１のインピーダンスの増加とｐ型ＭＯＳトランジスタＭＰ１１のインピーダンスの減少とが加速されるため、出力ノードＮｏｕｔの電圧の立ち上がり速度を高速化することができる。
【００６３】
また、図３に示すレベル変換回路によれば、入力信号Ｓｉｎがハイレベルからローレベルへ変化する場合において、ｐ型ＭＯＳトランジスタＭＰ１１がオン状態からオフ状態に変化し、ノードＮ１と出力ノードＮｏｕｔとの間のインピーダンスが増加する。これにより、ノードＮ１からｎ型ＭＯＳトランジスタＭＮ１１を介して電圧ＶＥＥの供給ラインに流れる貫通電流を減少させることができるため、図１２に示すレベル変換回路に比べて、出力ノードＮｏｕｔの電圧の立ち下がり速度を高速化することができる。
【００６４】
＜第４の実施形態＞
図４は、本発明の第４の実施形態に係るレベル変換回路の構成の一例を示す回路図であり、図４と図１および図３の同一符号は同一の構成要素を示す。
図４に示すレベル変換回路においては、図３に示すレベル変換回路のインバータＩＮＶ１ＡおよびＩＮＶ２Ａが、図１に示すレベル変換回路において用いられるインバータＩＮＶ１およびＩＮＶ２に置き換えられる。また、出力ノードＮｏｕｔと電圧ＶＥＥの供給ラインとの間に電圧制限回路ＶＬ１が接続される。その他の構成については、図３に示すレベル変換回路と同じである。
なお、電圧制限回路ＶＬ１は、本発明の第１の電圧制限回路の一実施形態である。
【００６５】
図４の例において、電圧制限回路ＶＬ１は、ｐ型ＭＯＳトランジスタＭＰ１６、ｎ型ＭＯＳトランジスタＭＮ１７およびＭＮ１８を含む。
これらのトランジスタ（ＭＰ１６、ＭＮ１７、ＭＮ１８）は互いに直列に接続されており、この直列回路が、出力ノードＮｏｕｔと電圧ＶＥＥの供給ラインとの間に接続される。また、各トランジスタ（ＭＰ１６、ＭＮ１７、ＭＮ１８）のゲートは、それぞれ自らのドレインに接続される。
【００６６】
上述した構成を有する図４に示す電圧制限回路ＶＬによれば、出力ノードＮｏｕｔのハイレベルにおける電圧を、電圧制限回路ＶＬ１によって定められる所定の電圧に設定することができる。図４の例においては、ｐ型ＭＯＳトランジスタＭＰ１６、ｎ型ＭＯＳトランジスタＭＮ１７およびＭＮ１８のオン状態におけるゲート−ソース間電圧を加算した電圧となる。
その他の動作については図３に示すレベル変換回路と同様であり、同様の効果を奏することができる。
【００６７】
＜第５の実施形態＞
図５は、本発明の第５の実施形態に係るレベル変換回路の構成の一例を示す回路図であり、図５と図１および図４の同一符号は同一の構成要素を示す。
図５に示すレベル変換回路では、図１に示すレベル変換回路におけるｐ型ＭＯＳトランジスタＭＰ１２、電圧制限回路ＶＬ２およびカレントミラー回路ＣＭ２が削除される。また、ノードＮ１と電圧ＶＥＥの供給ラインとの間には、図４に示すレベル変換回路において用いられる電圧制限回路ＶＬ１が接続される。その他の構成については図１に示すレベル変換回路と同じである。
【００６８】
図５に示すレベル変換回路においては、ノードＮ２から電圧ＶＥＥの供給ラインへ流れる電流Ｉ８が存在しないため、入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）からハイレベル（電圧ＶＤＤ）へ変化する際にノードＮ２の電圧低下を加速させる働きがない。したがって、図１に示すレベル変換回路に比べて、出力ノードＮｏｕｔの電圧の立ち上がり速度は遅くなる。
しかしながら、入力信号Ｓｉｎがハイレベル（電圧ＶＤＤ）からローレベル（電圧ＶＳＳ）へ変化する場合においては、図１に示すレベル変換回路と同様に、ノードＮ１と出力ノードＮｏｕｔとの間のインピーダンスを増加させる働きによって、ノードＮ１からｎ型ＭＯＳトランジスタＭＮ１１を介して電圧ＶＥＥの供給ラインに流れる貫通電流を減少させることができる。このため、図１２に示すレベル変換回路に比べて、出力ノードＮｏｕｔの電圧の立ち下がり速度を高速化することができる。
【００６９】
＜第６の実施形態＞
図６は、本発明の第６の実施形態に係るレベル変換回路の構成の一例を示す回路図であり、図６と図５の同一符号は同一の構成要素を示す。
図６に示すレベル変換回路は、図５に示すレベル変換回路と同一の構成を有しており、両者の相違点は、電圧制限回路ＶＬ１の接続位置にある。すなわち、図６に示すレベル変換回路においては、電圧制限回路ＶＬ１が出力ノードＮｏｕｔと電圧ＶＥＥの供給ラインとの間に接続されている。
【００７０】
図６に示すレベル変換回路においても、図５に示すレベル変換回路と同様に動作する。
すなわち、入力信号Ｓｉｎがハイレベル（電圧ＶＤＤ）からローレベル（電圧ＶＳＳ）へ変化する場合、ノードＮ１と出力ノードＮｏｕｔとの間のインピーダンスが増加するため、図１２に示すレベル変換回路に比べて出力ノードＮｏｕｔの電圧の立ち下がり速度を高速化することができる。
【００７１】
また、入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）の場合、図５に示すレベル変換回路では、電流Ｉ１が微小電流であるため、電圧制限回路ＶＬ１の各トランジスタ（ＭＰ１６、ＭＮ１７、ＭＮ１８）のゲート−ソース間電圧が小さくなり、ノードＮ１の電圧は電圧ＶＥＥ付近まで低下する。このため、入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）からハイレベル（電圧ＶＤＤ）へ変化する場合、ノードＮ１の電圧がノードＮ２の電圧より高い電圧に引き上げられるまで、ｐ型ＭＯＳトランジスタＭＰ１１はオフ状態になる。
これに対し、図６に示すレベル変換回路では、入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）の場合において、ノードＮ１がフローティング状態となり、ノードＮ１の電圧はノードＮ２の電圧付近に保持される。したがって、入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）からハイレベル（電圧ＶＤＤ）へ変化する場合、ノードＮ１とノードＮ２との電圧差の僅かな増加に応じてｐ型ＭＯＳトランジスタＭＰ１１は素早くオン状態へ変化する。これにより、出力ノードＮｏｕｔの電圧の立ち上がり速度を高速化することができる。
【００７２】
＜第７の実施形態＞
図７は、本発明の第７の実施形態に係るレベル変換回路の構成の一例を示す回路図であり、図７と図５の同一符号は同一の構成要素を示す。
図７に示すレベル変換回路は、図５に示すレベル変換回路と同一の構成を有するとともに、さらにｐ型ＭＯＳトランジスタＭＰ１２を有する。
ｐ型ＭＯＳトランジスタＭＰ１２は、本発明の第２のトランジスタの一実施形態である。
【００７３】
ｐ型ＭＯＳトランジスタＭＰ１２は、ノードＮ２と電圧ＶＥＥの供給ラインとの間に接続されており、そのゲートが出力ノードＮｏｕｔに接続される。
【００７４】
上述した構成を有する図７に示すレベル変換回路の動作を説明する。
／／入力信号Ｓｉｎがローレベルの場合／／
入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）の場合、ｐ型ＭＯＳトランジスタＭＰ１３がオン状態、ｐ型ＭＯＳトランジスタＭＰ１４がオフ状態となり、定電流回路ＣＣ１から供給される電流Ｉのほとんどは、電流Ｉ２としてノードＮ２から出力される。
【００７５】
ノードＮ２において電流Ｉ２から分流する電流Ｉ３は、ｎ型ＭＯＳトランジスタＭＮ１３を介してカレントミラー回路ＣＭ１に流れる。ノードＮ２の電圧は、オン状態にあるｎ型ＭＯＳトランジスタＭＮ１３およびＭＮ１２のゲート−ソース間電圧を加算した電圧になる。
これに対し、ノードＮ１から出力される電流Ｉ１は電流Ｉ２に比べて微小であるため、ｐ型ＭＯＳトランジスタＭＰ１６、ｎ型ＭＯＳトランジスタＭＮ１７およびＭＮ１８に生じるゲート−ソース間電圧は微小になり、ノードＮ１の電圧は電圧ＶＥＥ付近の電圧となる。
したがって、ｐ型ＭＯＳトランジスタＭＰ１１のゲートはそのソースより高電位となり、ｐ型ＭＯＳトランジスタＭＰ１１はオフ状態になる。
【００７６】
ｐ型ＭＯＳトランジスタＭＰ１１がオフ状態になる一方で、カレントミラー回路ＣＭ１は電流Ｉ３に応じた電流Ｉ４が流れるように出力ノードＮｏｕｔと電圧ＶＥＥの供給ラインとの間のインピーダンスを減少させるため、出力ノードＮｏｕｔは電圧ＶＥＥ付近まで低下する。このため、インバータＩＮＶ２の出力信号Ｓｏｕｔはローレベル（電圧ＶＥＥ）になる。
【００７７】
出力ノードＮｏｕｔが電圧ＶＥＥまで低下することから、ｐ型ＭＯＳトランジスタＭＰ１２のゲート−ソース間には、ｎ型ＭＯＳトランジスタＭＮ１２およびＭＮ１３のしきい電圧に相当する電圧が印加され、ｐ型ＭＯＳトランジスタＭＰ１２はオン状態となる。このため、ノードＮ２と電圧ＶＥＥの供給ラインとの間には、電流Ｉ２から分流した電流Ｉ８が流れる。
【００７８】
／／入力信号Ｓｉｎがローレベルからハイレベルへ変化する場合／／
入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）からハイレベル（電圧ＶＤＤ）へ変化すると、ｐ型ＭＯＳトランジスタＭＰ１３がオフ状態へ変化するとともに、ｐ型ＭＯＳトランジスタＭＰ１４がオン状態へ変化する。これにより、電流Ｉ１が増加してノードＮ１の電圧が上昇するとともに、電流Ｉ２が減少してノードＮ２の電圧が低下する。
【００７９】
このとき、出力ノードＮｏｕｔがまだ電圧ＶＥＥ付近にあることからｐ型ＭＯＳトランジスタＭＰ１２もオン状態にある。したがって、電流Ｉ８が流れ続ける状態にあり、この電流Ｉ８によって、ノードＮ２の電圧は急速に低下する。
【００８０】
ノードＮ２の電圧が低下するとともに、ノードＮ１の電圧が上昇するため、ｐ型ＭＯＳトランジスタＭＰ１１はオフ状態からオン状態へ急速に変化し、電流Ｉ１がｐ型ＭＯＳトランジスタＭＰ１１を介して出力ノードＮｏｕｔに流れ込む。一方、電流Ｉ２の減少によって電流Ｉ３が減少するため、ｎ型ＭＯＳトランジスタＭＮ１１のインピーダンスは急速に大きくなる。これにより、出力ノードＮｏｕｔの電圧は急速に上昇し、インバータＩＮＶ２の出力信号Ｓｏｕｔはローレベル（電圧ＶＥＥ）からハイレベル（電圧ＶＤＬ）へ変化する。
また、出力ノードＮｏｕｔの電圧上昇にともなって、ｐ型ＭＯＳトランジスタＭＰ１２はオン状態からオフ状態へ変化する。
【００８１】
／／入力信号Ｓｉｎがハイレベルの場合／／
入力信号Ｓｉｎがハイレベル（電圧ＶＤＤ）の場合、ｐ型ＭＯＳトランジスタＭＰ１３がオフ状態、ｐ型ＭＯＳトランジスタＭＰ１４がオン状態となり、定電流回路ＣＣ１の電流Ｉのほとんどが、電流Ｉ１としてノードＮ１から出力される。このため、ノードＮ１の電圧は電圧制限回路ＶＬ１によって制限された電圧（クランプ電圧）まで上昇し、ノードＮ２の電圧は電圧ＶＥＥ付近まで低下して、ｐ型ＭＯＳトランジスタＭＰ１１はオン状態になる。
一方、電流Ｉ３が微小であるため、カレントミラー回路ＣＭ１のｎ型ＭＯＳトランジスタＭＮ１１はオフ状態になる。
ｐ型ＭＯＳトランジスタＭＰ１１がオン状態、ｎ型ＭＯＳトランジスタＭＮ１１がオフ状態になることから、出力ノードＮｏｕｔの電圧は電圧制限回路ＶＬ１のクランプ電圧になり、インバータＩＮＶ２の出力信号Ｓｏｕｔはハイレベル（電圧ＶＤＬ）になる。
【００８２】
また、ノードＮ２の電圧は電圧ＶＥＥ付近まで低下し、出力ノードＮｏｕｔの電圧が電圧制限回路ＶＬ１のクランプ電圧まで上昇するため、ｐ型ＭＯＳトランジスタＭＰ１２はオフ状態となる。
【００８３】
／／入力信号Ｓｉｎがハイレベルからローレベルへ変化する場合／／
入力信号Ｓｉｎがハイレベル（電圧ＶＤＤ）からローレベル（電圧ＶＳＳ）へ変化すると、ｐ型ＭＯＳトランジスタＭＰ１４がオフ状態へ変化するとともに、ｐ型ＭＯＳトランジスタＭＰ１３がオン状態へ変化し、ノードＮ２の電圧が上昇する。ノードＮ２の電圧上昇に伴って電流Ｉ３が増加すると、カレントミラー回路ＣＭ１のｎ型ＭＯＳトランジスタＭＮ１１のインピーダンスが減少する方向に制御され、出力ノードＮｏｕｔは電圧ＶＥＥに向かって低下する。
さらに、ノードＮ２の電圧上昇に応じてｐ型ＭＯＳトランジスタＭＰ１１はオフ状態に変化するので、ノードＮ１から出力ノードＮｏｕｔへ流れ込む電流が減少し、出力ノードＮｏｕｔの電圧低下が一層加速される。
【００８４】
以上説明したように、図７に示すレベル変換回路によれば、入力信号Ｓｉｎがローレベルからハイレベルへ変化する場合において、ｐ型ＭＯＳトランジスタＭＰ１２がオン状態からオフ状態へ変化するまでの間に流れる電流Ｉ８によってノードＮ２の電圧低下が加速される。これにより、出力ノードＮｏｕｔの電圧の立ち上がり速度を高速化することができる。
また、図７に示すレベル変換回路によれば、入力信号Ｓｉｎがハイレベルからローレベルへ変化する場合において、ｐ型ＭＯＳトランジスタＭＰ１１がオン状態からオフ状態に変化し、ノードＮ１と出力ノードＮｏｕｔとの間のインピーダンスが増加する。これにより、ノードＮ１からｎ型ＭＯＳトランジスタＭＮ１１を介して電圧ＶＥＥの供給ラインに流れる貫通電流を減少させることができるため、図１２に示すレベル変換回路に比べて、出力ノードＮｏｕｔの電圧の立ち下がり速度を高速化することができる。
【００８５】
＜第８の実施形態＞
図８は、本発明の第８の実施形態に係るレベル変換回路の構成の一例を示す回路図であり、図８と図７の同一符号は同一の構成要素を示す。
図８に示すレベル変換回路は、図７に示すレベル変換回路と同一の構成を有しており、両者の相違点は、電圧制限回路ＶＬ１の接続位置にある。すなわち、図８に示すレベル変換回路においては、電圧制限回路ＶＬ１が出力ノードＮｏｕｔと電圧ＶＥＥの供給ラインとの間に接続されている。
【００８６】
図８に示すレベル変換回路においても、図７に示すレベル変換回路と同様に動作する。
すなわち、入力信号Ｓｉｎがハイレベル（電圧ＶＤＤ）からローレベル（電圧ＶＳＳ）へ変化する場合、ノードＮ１と出力ノードＮｏｕｔとの間のインピーダンスが増加するため、図１２に示すレベル変換回路に比べて出力ノードＮｏｕｔの電圧の立ち下がり速度を高速化することができる。ローレベルからハイレベルへ変化する場合においては、ｐ型ＭＯＳトランジスタＭＰ１２がオン状態からオフ状態へ変化するまでの間に流れる電流Ｉ８によってノードＮ２の電圧低下が加速されるため、出力ノードＮｏｕｔの電圧の立ち上がり速度を高速化することができる。
【００８７】
また、入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）の場合、図７に示すレベル変換回路では、ノードＮ１の電圧が電圧ＶＥＥ付近まで低下するが、図８に示すレベル変換回路では、ノードＮ１がフローティング状態となり、ノードＮ１の電圧はノードＮ２の電圧付近に保持される。したがって、入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）からハイレベル（電圧ＶＤＤ）へ変化する場合、図８に示すレベル変換回路は図８に示すレベル変換回路に比べてｐ型ＭＯＳトランジスタＭＰ１１のオフ状態からオン状態への変化が速くなり、これにより、出力ノードＮｏｕｔの電圧の立ち上がり速度を高速化することができる。
【００８８】
＜第９の実施形態＞
図９は、本発明の第９の実施形態に係るレベル変換回路の構成の一例を示すブロック図であり、図５と図９の同一符号は同一の構成要素を示す。
図９に示すレベル変換回路は、図５に示すレベル変換回路から電圧制限回路ＶＬ１を削除した回路と同一の構成を有するとともに、ダイオードＤ１およびＤ２の直列回路を有する。
ダイオードＤ１およびＤ２は、本発明のダイオードの一実施形態である。
【００８９】
ダイオードＤ１およびＤ２の直列回路は、そのアノード側端子が出力ノードＮｏｕｔに接続され、カソード側端子がノードＮ２に接続される。
【００９０】
上述した構成を有する図９に示すレベル変換回路の動作を説明する。
／／入力信号Ｓｉｎがローレベルの場合／／
入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）の場合、ｐ型ＭＯＳトランジスタＭＰ１３はオン状態、ｐ型ＭＯＳトランジスタＭＰ１４はオフ状態となり、定電流回路ＣＣ１の電流Ｉは電流Ｉ２としてノードＮ２に流れる。ｎ型ＭＯＳトランジスタＭＮ１３およびＭＮ１２は、ノードＮ２において電流Ｉ２から分流する電流Ｉ３によりオン状態となり、ノードＮ２の電圧は、これらのトランジスタのゲート−ソース間電圧を加算した電圧になる。
【００９１】
カレントミラー回路ＣＭ１に電流Ｉ３が入力されるため、電流Ｉ３に応じた電流Ｉ４が流れるように出力ノードＮｏｕｔと電圧ＶＥＥの供給ラインとの間のインピーダンスが減少する。
一方、ｐ型ＭＯＳトランジスタＭＰ１４がオフ状態となり、ノードＮ１から出力される電流Ｉ１は微小であるため、ｐ型ＭＯＳトランジスタＭＰ１１がオン状態とすると、ノードＮ１の電圧は電圧ＶＥＥに向かって低下し、ｐ型ＭＯＳトランジスタＭＰ１１がオフ状態となる電圧、すなわちノードＮ１とノードＮ２との電位差がｐ型ＭＯＳトランジスタＭＰ１１のしきい電圧より小さくなる電圧においてこの電圧低下が停止する。
ｐ型ＭＯＳトランジスタＭＰ１１がオフ状態となるため、出力ノードＮｏｕｔは電圧ＶＥＥ付近まで低下し、インバータＩＮＶ２の出力信号Ｓｏｕｔはローレベル（電圧ＶＥＥ）になる。
【００９２】
出力ノードＮｏｕｔが電圧ＶＥＥ付近まで低下することから、ダイオードＤ１およびＤ２の直列回路には、ｎ型ＭＯＳトランジスタＭＮ１２およびＭＮ１３のしきい電圧に相当する逆方向電圧が印加され、ダイオードＤ１およびＤ２はオフ状態になる。
【００９３】
／／入力信号Ｓｉｎがローレベルからハイレベルへ変化する場合／／
入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）からハイレベル（電圧ＶＤＤ）へ変化すると、ｐ型ＭＯＳトランジスタＭＰ１３がオフ状態へ変化するとともに、ｐ型ＭＯＳトランジスタＭＰ１４がオン状態へ変化する。これにより、電流Ｉ１が増加してノードＮ１の電圧が上昇するとともに、電流Ｉ２が減少してノードＮ２の電圧が低下する。
【００９４】
ノードＮ１とノードＮ２との電位差がｐ型ＭＯＳトランジスタＭＰ１１のしきい電圧より大きくなると、ｐ型ＭＯＳトランジスタＭＰ１１はオフ状態からオン状態へ変化する。このとき、カレントミラー回路ＣＭ１のｎ型ＭＯＳトランジスタＭＮ１１はオン状態であるため、ｐ型ＭＯＳトランジスタＭＰ１１およびｎ型ＭＯＳトランジスタＭＮ１１を介して電流Ｉ４が流れる。
【００９５】
電流Ｉ２の減少に伴って電流Ｉ３が減少するとともに、電流Ｉ１の増加に伴って電流Ｉ４が増加すると、電流Ｉ３と電流Ｉ４との電流比がカレントミラー回路ＣＭ１において制御される所定の電流比に到達し、カレントミラー回路ＣＭ１の電流制御機能が有効になる。これにより、この所定の電流比が保持されるようにｎ型ＭＯＳトランジスタＭＮ１１のインピーダンスが増加する。たとえば、ｎ型ＭＯＳトランジスタＭＮ１１とＭＮ１２のサイズが同一である場合、電流Ｉ３と電流Ｉ４とが等しくなるようにｎ型ＭＯＳトランジスタＭＮ１１のインピーダンスが増加する。ｎ型ＭＯＳトランジスタＭＮ１１のインピーダンス増加に応じて、出力ノードＮｏｕｔの電圧は上昇する。
【００９６】
出力ノードＮｏｕｔの電圧上昇とノードＮ２の電圧低下によって、出力ノードＮｏｕｔとノードＮ２との間の電圧差がダイオードＤ１およびＤ２の直列回路のオン電圧より大きくなると、ダイオードＤ１およびＤ２がオン状態となり、電流Ｉ１の一部がノードＮ２に流れ込み、電流Ｉ２と加算される。
【００９７】
／／入力信号Ｓｉｎがハイレベルの場合／／
入力信号Ｓｉｎがハイレベル（電圧ＶＤＤ）の場合、ｐ型ＭＯＳトランジスタＭＰ１３がオフ状態、ｐ型ＭＯＳトランジスタＭＰ１４がオン状態となり、定電流回路ＣＣ１の電流Ｉのほとんどが、電流Ｉ１としてノードＮ１から出力される。この電流Ｉ１と電流Ｉ２との電流差によってノードＮ１とノードＮ２との間に電圧差が生じ、ｐ型ＭＯＳトランジスタＭＰ１１はオン状態となる。
【００９８】
ｐ型ＭＯＳトランジスタＭＰ１１から出力される電流Ｉ１は、出力ノードＮｏｕｔにおいて、ダイオードＤ１およびＤ２の直列回路に流れる電流Ｉ９と、カレントミラー回路ＣＭ１に流れる電流Ｉ４とに分流する。ｐ型ＭＯＳトランジスタＭＰ１３から出力される電流Ｉ２は微小であるため、カレントミラー回路ＣＭ１に流れる電流Ｉ３は、ほぼ電流Ｉ９と等しくなる。この電流Ｉ３と電流Ｉ４とが所定の電流比となるように、出力ノードＮｏｕｔと電圧ＶＥＥの供給ラインとの間のインピーダンスがカレントミラー回路ＣＭ１により調節される。
【００９９】
この場合、出力ノードＮｏｕｔの電圧は、ダイオードＤ１およびＤ２の順方向オン電圧と、ｎ型ＭＯＳトランジスタＭＮ１３およびｎ型ＭＯＳトランジスタＭＮ１２のしきい電圧とを加算した電圧にクランプされる。このクランプ電圧を受けて、インバータＩＮＶ１の出力信号はローレベル（ＶＥＥ）になり、インバータＩＮＶ２の出力信号Ｓｏｕｔはハイレベル（電圧ＶＤＬ）になる。
【０１００】
／／入力信号Ｓｉｎがハイレベルからローレベルへ変化する場合／／
入力信号Ｓｉｎがハイレベル（電圧ＶＤＤ）からローレベル（電圧ＶＳＳ）へ変化すると、ｐ型ＭＯＳトランジスタＭＰ１４がオフ状態へ変化するとともに、ｐ型ＭＯＳトランジスタＭＰ１３がオン状態へ変化して、電流Ｉ２が増加する。電流Ｉ２の増加により電流Ｉ３が増加すると、電流Ｉ３の増加に応じて電流Ｉ４を増加させるようにカレントミラー回路ＣＭ１の制御が働き、出力ノードＮｏｕｔと電圧ＶＥＥの供給ラインとの間のインピーダンスが減少する。このインピーダンスの減少に応じて、出力ノードＮｏｕｔの電圧は低下する。
さらに、電流Ｉ１の電流減少と電流Ｉ２の電流増加によってノードＮ１とノードＮ２との間の電位差が減少し、この電圧差がｐ型ＭＯＳトランジスタＭＰ１１のしきい電圧より小さくなると、ｐ型ＭＯＳトランジスタＭＰ１１がオフ状態に変化する。これにより、ノードＮ１から出力ノードＮｏｕｔへ流れ込む電流が減少し、出力ノードＮｏｕｔの電圧低下が一層加速される。
【０１０１】
以上説明したように、図９に示すレベル変換回路によれば、入力信号Ｓｉｎがハイレベルからローレベルへ変化する場合において、ｐ型ＭＯＳトランジスタＭＰ１１がオン状態からオフ状態に変化し、ノードＮ１と出力ノードＮｏｕｔとの間のインピーダンスが増加する。これにより、ノードＮ１からｎ型ＭＯＳトランジスタＭＮ１１を介して電圧ＶＥＥの供給ラインに流れる貫通電流を減少させることができるため、図１２に示すレベル変換回路に比べて、出力ノードＮｏｕｔの電圧の立ち下がり速度を高速化することができる。
【０１０２】
また、入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）の場合、ノードＮ１がフローティング状態となり、ノードＮ１の電圧はノードＮ２の電圧付近に保持される。このため、入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）からハイレベル（電圧ＶＤＤ）へ変化する場合、ノードＮ１とノードＮ２との電圧差の僅かな増加によって、ｐ型ＭＯＳトランジスタＭＰ１１は素早くオン状態に変化する。これにより、出力ノードＮｏｕｔの電圧の立ち上がり速度を高速化することができる。
【０１０３】
また、ダイオードＤ１およびＤ２のオン電圧と、ｎ型ＭＯＳトランジスタＭＮ１３およびＭＮ１２のゲート−ソース間電圧とを利用して、出力ノードＮｏｕｔのハイレベルのクランプ電圧を生成するので、同等のクランプ電圧を生成する場合、図６に示すレベル変換回路に比べて部品数を削減できる。
【０１０４】
＜第１０の実施形態＞
図１０は、本発明の第１０の実施形態に係るレベル変換回路の構成の一例を示す回路図であり、図１０と図９の同一符号は同一の構成要素を示す。
図１０に示すレベル変換回路は、図９に示すレベル変換回路と同一の構成を有するとともに、ｐ型ＭＯＳトランジスタＭＰ１２を有する。
ｐ型ＭＯＳトランジスタＭＰ１２は、本発明の第２のトランジスタの一実施形態である。
【０１０５】
ｐ型ＭＯＳトランジスタＭＰ１２は、ノードＮ２と電圧ＶＥＥの供給ラインとの間に接続されており、そのゲートが出力ノードＮｏｕｔに接続される。
【０１０６】
上述した構成を有する図１０に示すレベル変換回路の各トランジスタのオン／オフ動作は、ｐ型ＭＯＳトランジスタＭＰ１２を除いて、図９に示すレベル変換回路とほぼ同様であるため、ここでは、ｐ型ＭＯＳトランジスタＭＰ１２の動作を中心に、図１０に示すレベル変換回路の動作を説明する。
【０１０７】
／／入力信号Ｓｉｎがローレベルの場合／／
入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）の場合、ノードＮ２の電圧は、ｎ型ＭＯＳトランジスタＭＮ１３およびＭＮ１４のゲート−ソース間電圧を加算した電圧になり、出力ノードＮｏｕｔは電圧ＶＥＥ付近の電圧になる。このため、ｐ型ＭＯＳトランジスタＭＰ１２はオン状態となる。
【０１０８】
／／入力信号Ｓｉｎがローレベルからハイレベルへ変化する場合／／
入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）からハイレベル（電圧ＶＤＤ）へ変化する場合、その初期状態においてｐ型ＭＯＳトランジスタＭＰ１２はオン状態にあり、出力ノードＮｏｕｔの電圧上昇とノードＮ２の電圧低下に伴ってオン状態からオフ状態に変化する。このｐ型ＭＯＳトランジスタＭＰ１２がオン状態の期間において、電流Ｉ８は流れ続ける状態にあり、この電流Ｉ８によって、ノードＮ２の電圧は急速に低下する。
【０１０９】
／／入力信号Ｓｉｎがハイレベルの場合／／
入力信号Ｓｉｎがハイレベル（電圧ＶＤＤ）の場合、ｐ型ＭＯＳトランジスタＭＰ１２のゲートはそのソースに比べてダイオードＤ１およびＤ２のオン電圧分だけ高電位になるため、ｐ型ＭＯＳトランジスタＭＰ１２はオフ状態になる。
【０１１０】
／／入力信号Ｓｉｎがハイレベルからローレベルへ変化する場合／／
入力信号Ｓｉｎがハイレベル（電圧ＶＤＤ）からローレベル（電圧ＶＳＳ）へ変化すると、出力ノードＮｏｕｔの電圧低下とノードＮ２の電圧上昇に伴って、ｐ型ＭＯＳトランジスタＭＰ１２はオフ状態からオン状態に変化する。
【０１１１】
このように、図１０に示すレベル変換回路によれば、入力信号Ｓｉｎがローレベルからハイレベルへ変化する場合において、ｐ型ＭＯＳトランジスタＭＰ１２がオン状態からオフ状態へ変化するまでの間に流れる電流Ｉ８によってノードＮ２の電圧低下が加速される。これにより、図９に示すレベル変換回路に比べて、出力ノードＮｏｕｔの電圧の立ち上がり速度を高速化することができる。
【０１１２】
また、図１０に示すレベル変換回路によれば、図９に示すレベル変換回路と同様の動作により、同様の効果を奏することができる。
すなわち、入力信号Ｓｉｎがハイレベルからローレベルへ変化する場合において、ｐ型ＭＯＳトランジスタＭＰ１１がオン状態からオフ状態に変化し、ノードＮ１と出力ノードＮｏｕｔとの間のインピーダンスが増加することにより、ノードＮ１からｎ型ＭＯＳトランジスタＭＮ１１を介して電圧ＶＥＥの供給ラインに流れる貫通電流を減少させることができる。このため、図１２に示すレベル変換回路に比べて、出力ノードＮｏｕｔの電圧の立ち下がり速度を高速化することができる。
入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）の場合、ノードＮ１がフローティング状態となり、ノードＮ１の電圧はノードＮ２の電圧付近に保持されるため、入力信号Ｓｉｎがローレベル（電圧ＶＳＳ）からハイレベル（電圧ＶＤＤ）へ変化する場合、ノードＮ１とノードＮ２との電圧差の僅かな増加によって、ｐ型ＭＯＳトランジスタＭＰ１１は素早くオン状態に変化する。これにより、出力ノードＮｏｕｔの電圧の立ち上がり速度を高速化することができる。
ダイオードＤ１およびＤ２のオン電圧と、ｎ型ＭＯＳトランジスタＭＮ１３およびＭＮ１２のゲート−ソース間電圧とを利用して、出力ノードＮｏｕｔのハイレベルのクランプ電圧を生成するので、同等のクランプ電圧を生成する場合、図８に示すレベル変換回路に比べて部品数を削減できる。
【０１１３】
なお、本発明は上述した実施形態に限定されない。
たとえば、上述した実施形態においてはトランジスタとしてｐ型ＭＯＳトランジスタおよびｎ型ＭＯＳトランジスタトランジスタが用いられているが、本発明はこれに限定されず、たとえばバイポーラ型のトランジスタなど、他の種々のトランジスタを用いて本発明のレベル変換回路を構成することができる。
【０１１４】
上述した実施形態において用いられている差動電流出力部や、電圧制限回路、カレントミラー回路などの回路ブロックの構成は任意であり、これらと同様な機能を有する他の回路構成を有した任意の回路ブロックに置き換えることができる。
【０１１５】
図９および図１０に示すレベル変換回路において、ダイオードの接続位置は一例であり、本発明はこれに限定されない。たとえば、ダイオードＤ２のカソード端子をカレントミラー回路ＣＭ１の電流Ｉ３の入力端子に接続しても良い。
また、ダイオードの直列数は任意であり、出力ノードＮｏｕｔのハイレベル電圧に応じて、ダイオードを１つまたは３つ以上にしても良い。
【０１１６】
【発明の効果】
本発明のレベル変換回路によれば、消費電力を増加させることなく動作速度を高速化することができる。また、同等の動作速度で比較した場合、消費電力をより削減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るレベル変換回路の構成の一例を示す回路図である。
【図２】本発明の第２の実施形態に係るレベル変換回路の構成の一例を示す回路図である。
【図３】本発明の第３の実施形態に係るレベル変換回路の構成の一例を示す回路図である。
【図４】本発明の第４の実施形態に係るレベル変換回路の構成の一例を示す回路図である。
【図５】本発明の第５の実施形態に係るレベル変換回路の構成の一例を示す回路図である。
【図６】本発明の第６の実施形態に係るレベル変換回路の構成の一例を示す回路図である。
【図７】本発明の第７の実施形態に係るレベル変換回路の構成の一例を示す回路図である。
【図８】本発明の第８の実施形態に係るレベル変換回路の構成の一例を示す回路図である。
【図９】本発明の第９の実施形態に係るレベル変換回路の構成の一例を示す回路図である。
【図１０】本発明の第１０の実施形態に係るレベル変換回路の構成の一例を示す回路図である。
【図１１】液晶駆動用ＩＣにおいて扱われる信号レベルの一例を図解した図である。
【図１２】液晶駆動用ＩＣの入力部に用いられる一般的なレベル変換回路の構成の一例を示す回路図である。
【符号の説明】
ＭＮ１〜４，ＭＮ１１〜１８…ｎ型ＭＯＳトランジスタ、ＭＰ１〜４，ＭＰ１１〜ＭＰ１６…ｐ型ＭＯＳトランジスタ、ＣＣ１…定電流回路、ＤＩＦ…差動電流出力部、ＣＭ１，ＣＭ２…カレントミラー回路、ＶＬ１，ＶＬ２…電圧制限回路、ＩＮＶ１，ＩＮＶ１Ａ，ＩＮＶ２，ＩＮＶ２Ａ…インバータ
【図１】
0003712711.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0003712711.tif 000011
【図１１】
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【図１２】
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