(57)【特許請求の範囲】
【請求項１】
絶縁層上に第１導電型低濃度半導体層を形成する工程と、
前記第１導電型低濃度半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極上にかかるようにして、ソース側に第１フォトレジスト膜を形成する工程と、
前記ゲート電極および前記第１フォトレジスト膜をマスクとして、第２導電型低濃度不純物層を前記ゲート電極のドレイン側に形成する工程と、
前記第１フォトレジスト膜を除去する工程と、
前記ゲート電極上にかかるようにして、ドレイン側に第２フォトレジスト膜を形成する工程と、
前記ゲート電極および前記第２フォトレジスト膜をマスクとして、前記絶縁層と隔てられた第２導電型高濃度不純物層を前記ゲート電極のソース側に形成する工程と、
前記ゲート電極および前記第２フォトレジスト膜をマスクとして、斜めからイオン注入を行なうことにより、前記ソース近傍のチャネル領域にしきい値調整用第１導電型不純物層を形成する工程と、
前記第２フォトレジスト膜を除去する工程と、
前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記ゲート電極上にかかるようにして、ソース側に第３フォトレジスト膜を形成する工程と、
前記ゲート電極、前記サイドウォールおよび前記第３フォトレジスト膜をマスクとして、前記絶縁層に到達する第２導電型高濃度不純物層を前記ゲート電極のドレイン側に形成する工程と、
前記第３フォトレジスト膜を除去する工程と、
前記ゲート電極、前記サイドウォールおよび前記第２導電型高濃度不純物層上に第４フォトレジスト膜を形成する工程と、
前記第４フォトレジスト膜をマスクとして、前記第１導電型低濃度半導体層と接触する第１導電型高濃度不純物層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いた半導体装置に適用して好適なものである。
【０００２】
【従来の技術】
従来のＭＯＳトランジスタでは、高速化および低消費電力化を図るために、ＳＯＩ基板を用いたものがある。
図９は、従来のＳＯＩ基板上に形成されたＭＯＳトランジスタの構成を示す断面図である。
図９において、絶縁層２１上にはＰ-型単結晶シリコン層２２が形成されている。
【０００３】
ここで、ＭＯＳトランジスタの高速化および低消費電力化を図るために、Ｐ-型単結晶シリコン層２２は薄膜化され、例えば、１００ｎｍの厚みに設定される。
また、Ｐ-型単結晶シリコン層２２上には、ゲート絶縁膜２３を介してゲート電極２４が形成されるとともに、ゲート電極２４の側壁にはサイドウォール２６が形成され、Ｐ-型単結晶シリコン層２２内には、しきい値制御用のＰ-型不純物がチャネル領域全体に導入されている。
【０００４】
ここで、ゲート絶縁膜２３は、例えば、シリコン酸化膜、ゲート電極２４は、例えば、多結晶シリコンで形成することができる。
また、Ｐ-型単結晶シリコン層２２には、ゲート電極２４を間に挟んでＮ-不純物層２５ａ、２５ｂが形成されるとともに、Ｎ-不純物層２５ａ、２５ｂの外側には、サイドウォール２６を間に挟んで、Ｎ+不純物層２７ａ、２７ｂがそれぞれ形成されている。
【０００５】
ここで、Ｎ-不純物層２５ａ、２５ｂはＬＤＤ領域を構成することができ、Ｎ+不純物層２７ａ、２７ｂは、ＭＯＳトランジスタのソース／ドレインをそれぞれ構成することができる。
ここで、Ｎ-不純物層２５ａ、２５ｂおよびＮ+不純物層２７ａ、２７ｂの深さは、接合容量を減らして高速化を図るために、絶縁層２１に到達するように設定されている。
【０００６】
また、Ｎ+不純物層２７ａ、ゲート電極２４およびＮ+不純物層２７ｂ上には、寄生抵抗を低減するために、チタンサリサイド２８ａ、２８ｂ、２８ｃがそれぞれ形成されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、図９のＭＯＳトランジスタでは、ホットキャリアの発生を抑制するために、Ｎ-不純物層２５ａ、２５ｂがソース／ドレインの両方に形成され、ソース側に大きな寄生抵抗Ｒが形成される。
ここで、この寄生抵抗Ｒは、数ＫΩ／ＳＱＵＡＲＥ（ｓｑ）程度の大きさがあり、ゲート電極２４とＰ-型単結晶シリコン層２２との間のゲート絶縁膜２３の容量と直列にＲＣ遅延回路を形成する。
【０００８】
このため、従来のＭＯＳトランジスタでは、高速動作させる程、この寄生抵抗Ｒの影響が大きくなり、高速動作の障害になるという問題があった。
また、この寄生抵抗Ｒの電圧降下により、実効的なゲート−ソース間電圧Ｖｇｓも減少する。
このため、従来のＭＯＳトランジスタでは、ＭＯＳトランジスタの相互コンダクタンスｇｍおよびカットオフ周波数ｆｃ（＝ｇｍ／２π・Ｃｇｓ）の低下を招き、アナログ増幅回路の増幅率が劣化するという問題があった。
【０００９】
特に、この問題は、ＭＯＳトランジスタの高速化および低消費電力化を図るために、Ｐ-型単結晶シリコン層２２を薄くする程より一層顕著になる。
また、ＭＯＳトランジスタをアナログ動作させる場合、ＭＯＳトランジスタが飽和領域で使われるため、チャネル内にピンチオフ点ＰＣが形成される。
ここで、Ｐ-型単結晶シリコン層２２内には、しきい値制御用のＰ-型不純物がチャネル領域全体に導入されているため、チャネル領域全体が高濃度化し、ピンチオフ点ＰＣがドレイン近傍に発生する。
【００１０】
このため、従来のＭＯＳトランジスタでは、アナログ動作での交流信号がドレインに出力されると、ピンチオフ点ＰＣもこの交流信号で変動し、ドレインからソースに出力信号がリークすることから、アナログ増幅回路の増幅率が低下するという問題があった。
さらに、ＳＯＩ構造を用いたＭＯＳトランジスタでは、接合容量を減らして高速化を図るために、Ｎ-不純物層２５ａ、２５ｂおよびＮ+不純物層２７ａ、２７ｂが絶縁層２１に接触している。
【００１１】
この結果、Ｐ-型単結晶シリコン層２２からなるボディが完全に孤立化し、基板浮遊効果により、ドレイン端で発生したホットキャリア（ホール）がボディに蓄積して、ボディの電位が変動する。
このため、従来のＳＯＩ構造を用いたＭＯＳトランジスタでは、ピンチオフ点ＰＣの変動がより一層顕著になり、ＳＯＩ構造におけるアナログ動作が困難になるという問題があった。
【００１２】
一方、ボディの電位を固定するために、既存のボディコンタクト技術を採用すると、ＭＯＳトランジスタの構成が複雑化するとともに、チップサイズの増大を招くという問題があった。
そこで、本発明の第１の目的は、ドレイン側での電界を緩和しつつ、ソース側の寄生抵抗の大きさを低減させることが可能な半導体装置の製造方法を提供することである。
【００１３】
また、本発明の第２の目的は、しきい値制御を可能としつつ、ピンチオフ点の変動を抑制することが可能な半導体装置の製造方法を提供することである。
また、本発明の第３の目的は、ドレイン側の接合容量を低減させつつ、ボディコンタクトを容易に実現することが可能な半導体装置の製造方法を提供することである。
【００１４】
【課題を解決するための手段】
上述した課題を解決するために、請求項１記載の半導体装置の製造方法によれば、絶縁層上に第１導電型低濃度半導体層を形成する工程と、前記第１導電型低濃度半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極上にかかるようにして、ソース側に第１フォトレジスト膜を形成する工程と、前記ゲート電極および前記第１フォトレジスト膜をマスクとして、第２導電型低濃度不純物層を前記ゲート電極のドレイン側に形成する工程と、前記第１フォトレジスト膜を除去する工程と、前記ゲート電極上にかかるようにして、ドレイン側に第２フォトレジスト膜を形成する工程と、前記ゲート電極および前記第２フォトレジスト膜をマスクとして、前記絶縁層と隔てられた第２導電型高濃度不純物層を前記ゲート電極のソース側に形成する工程と、前記ゲート電極および前記第２フォトレジスト膜をマスクとして、斜めからイオン注入を行なうことにより、前記ソース近傍のチャネル領域にしきい値調整用第１導電型不純物層を形成する工程と、前記第２フォトレジスト膜を除去する工程と、前記ゲート電極の側壁にサイドウォールを形成する工程と、前記ゲート電極上にかかるようにして、ソース側に第３フォトレジスト膜を形成する工程と、前記ゲート電極、前記サイドウォールおよび前記第３フォトレジスト膜をマスクとして、前記絶縁層に到達する第２導電型高濃度不純物層を前記ゲート電極のドレイン側に形成する工程と、前記第３フォトレジスト膜を除去する工程と、前記ゲート電極、前記サイドウォールおよび前記第２導電型高濃度不純物層上に第４フォトレジスト膜を形成する工程と、前記第４フォトレジスト膜をマスクとして、前記第１導電型低濃度半導体層と接触する第１導電型高濃度不純物層を形成する工程とを備えることを特徴とする。
これにより、フォトリソグラフィー技術およびイオン注入技術を繰り返し用いることにより、ドレイン側にのみＬＤＤ領域を設けることが可能となるとともに、ドレイン側の不純物層をＳＯＩ基板の絶縁層に接触させつつ、ソース側の不純物層をＳＯＩ基板の絶縁層から離し、さらに、ＭＯＳトランジスタのソース側近傍のチャネル領域にのみしきい値制御用不純物を導入することが可能となる。
このため、ソース側の寄生抵抗の大きさを低減しつつ、ピンチオフ点の変動を抑制することが可能となることに加え、ボディコンタクトを容易に実現することが可能となり、ＳＯＩ基板上に形成されたＭＯＳトランジスタの特性を容易に向上させることが可能となる。
また、第２導電型高濃度不純物の注入エネルギーを調整するだけで、第２導電型高濃度不純物層と絶縁層とを離すことが可能となり、ボディに蓄積されるキャリアの逃げ道を縦方向に形成することが可能となることから、チップサイズおよび工程数の増加を抑制しつつ、ボディコンタクトを容易に実現することが可能となる。
【００２６】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置およびその製造方法について、ＳＯＩ基板上に形成されたＭＯＳトランジスタを例にとって説明する。
図１は、本発明の一実施形態に係る半導体装置の構成を示す断面図である。
図１において、絶縁層１上にはＰ--型単結晶シリコン層２が形成され、Ｐ--型単結晶シリコン層２には、素子分離を行なうためのフィールド酸化膜３が形成されている。
【００２７】
ここで、Ｐ--型単結晶シリコン層２の厚みは、例えば、１００ｎｍに設定することができる。
なお、ＳＯＩ構造としては、ＳＯＳ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｓａｐｈｉｒｅ）基板の他、ＳＩＭＯＸ基板や貼り合わせ基板などを用いることができる。
また、Ｐ--型単結晶シリコン層２上には、ゲート絶縁膜４を介してゲート電極５が形成されるとともに、ゲート電極５の側壁にはサイドウォール９が形成されている。
【００２８】
ここで、ゲート絶縁膜４は、例えば、シリコン酸化膜、ゲート電極５は、例えば、多結晶シリコンで形成することができる。
また、ゲート絶縁膜４の厚みは、例えば、７ｎｍ、ゲート電極５のゲート長は、例えば、０．３５μｍ、各サイドウォール９の長さは、例えば、０．１５μｍに設定することができる。
また、Ｐ--型単結晶シリコン層２には、サイドウォール９の位置に対応してドレイン側にのみＮ-不純物層６が形成されるとともに、しきい値制御用のＰ-型不純物層７がチャネル領域のソース側近傍にのみ形成されている。
【００２９】
なお、Ｐ-型不純物層７の長さは、例えば、０．１μｍ、チャネル長は、例えば、０．２μｍとすることができる。
ここで、Ｎ-不純物層６はＬＤＤ領域を構成することができ、ドレイン側にのみＬＤＤ領域を設けることにより、ドレイン側の電界を緩和して、ホットキャリアの発生を抑制することが可能となるとともに、ソース側の寄生抵抗を小さくすることが可能となる。
【００３０】
このため、実効的なゲート−ソース間の電圧降下を減少させることが可能となり、ＭＯＳトランジスタの相互コンダクタンスの低下を抑えて、カットオフ周波数の低下を抑制することが可能となるとともに、アナログ増幅回路の増幅率の劣化を抑制することができる。
また、チャネル領域のソース側近傍にのみ、しきい値制御用のＰ-型不純物層７を形成することにより、チャネル領域のドレイン側近傍の不純物濃度を低くして、ピンチオフ点ＰＣの位置をソース側に寄せることが可能となる。
【００３１】
このため、アナログ動作時のピンチオフ点ＰＣの変動を抑制することが可能となり、出力信号のリークを抑えて、アナログ増幅回路の増幅率の劣化を抑制することができる。
また、Ｐ--型単結晶シリコン層２内のソース側には、ソース側のサイドウォール９を超えてゲート電極５の端まで延伸されたＮ+不純物層８が形成され、Ｐ--型単結晶シリコン層２内のドレイン側には、ドレイン側のサイドウォール９を介してＮ+不純物層１０が形成されている。
【００３２】
ここで、Ｎ+不純物層８は、ＭＯＳトランジスタのソースを構成することができ、Ｎ+不純物層１０は、ＭＯＳトランジスタのドレインを構成することができる。
これにより、ソース側のサイドウォール９下方の不純物濃度を大きくすることができ、ソース側の寄生抵抗を小さくして、相互コンダクタンスの低下を抑えることが可能となる。
【００３３】
また、Ｎ-不純物層６およびＮ+不純物層１０の深さは、絶縁層１に到達するように設定され、Ｐ-不純物層７およびＮ+不純物層８の深さは、絶縁層１から離れるように設定されている。
例えば、Ｎ-不純物層６およびＮ+不純物層１０の深さは、１００ｎｍに設定し、Ｐ-不純物層７およびＮ+不純物層８の深さは、５０ｎｍに設定することができる。
【００３４】
これにより、ドレイン接合容量の増大を抑制しつつ、Ｎ+不純物層８下のＰ--型単結晶シリコン層２を介して、ボディに溜まったキャリアを外部に排出することが可能となり、基板浮遊効果を低減することが可能となる。
このため、ＭＯＳトランジスタの高速化および低消費電力化を図りつつ、ＳＯＩ構造におけるアナログ動作の安定化を実現することができる。
また、Ｐ-不純物層７およびＮ+不純物層８が絶縁層１に接触しないようにすることにより、不純物の注入エネルギーを調整するだけで、ボディに蓄積されるキャリアの逃げ道を縦方向に形成することができ、チップサイズおよび工程数の増加を抑制しつつ、ボディコンタクトを実現することが可能となる。
【００３５】
また、Ｎ+不純物層８の外側には、絶縁層１に達するＰ+不純物層１１が形成されている。
そして、Ｐ+不純物層１１、Ｎ+不純物層８、ゲート電極５およびＮ+不純物層１０上には、チタンサリサイド１２ａ、１２ｂ、１２ｃが形成され、チタンサリサイド１２ａ、１２ｃ上には、アルミコンタクト層１３ａ、１３ｂがそれぞれ形成されている。
【００３６】
これにより、ＭＯＳトランジスタの構成の複雑化を抑制しつつ、Ｐ+不純物層１１とＮ+不純物層８とを同一電位に保つことが可能となるとともに、ボディコンタクトの引き出し配線を容易に形成することが可能となる。
図２〜７は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。
図２において、エピタキシャル成長法などにより、絶縁層１上に単結晶シリコン膜を形成する。そして、この単結晶シリコン膜全体にＰ型不純物を低濃度にイオン注入することにより、Ｐ--型単結晶シリコン層２を形成する。
【００３７】
ここで、Ｐ--型単結晶シリコン層２の厚みは、例えば、１００ｎｍに設定することができる。
また、Ｐ--型単結晶シリコン層２のＰ型不純物としては、例えば、ＢＦ2+を用いることができる。また、イオン注入の条件としては、例えば、エネルギーを３５ｋｅＶ、ドーズ量を１Ｅ１２に設定することができる。
なお、絶縁層１としては、サファイア基板やガラス基板、あるいは、埋め込み酸化膜などを用いることができる。
【００３８】
次に、ＬＯＣＯＳ法などにより、素子分離のためのフィールド酸化膜３を選択的に形成する。
次に、熱酸化などにより、Ｐ--型単結晶シリコン層２上に酸化膜を形成するとともに、プラズマＣＶＤ法などにより、Ｎ型不純物がドープされた多結晶シリコン膜を形成する。
そして、フォトリソグラフィー技術およびＲＩＥなどの異方性エッチング技術を用いることにより、Ｐ--型単結晶シリコン層２上に形成された酸化膜および多結晶シリコン膜をパターニングし、ゲート絶縁膜４およびゲート電極５を形成する。
【００３９】
ここで、ゲート絶縁膜４の厚みは、例えば、７ｎｍ、ゲート電極５の厚みは、例えば、２００ｎｍ、ゲート電極５のゲート長は、例えば、０．３５μｍに設定することができる。
次に、フォトリソグラフィー技術により、ゲート電極５上にかかるようにして、ソース側を覆うようにフォトレジスト膜ＰＲ１を形成する。
そして、フォトレジスト膜ＰＲ１およびゲート電極５をマスクとして、Ｐ--型単結晶シリコン層２にイオン注入ＩＰ１を行なうことにより、ゲート電極５のドレイン側に自己整合的にＮ-不純物層６を形成する。
【００４０】
なお、Ｎ-不純物層６の深さは、絶縁膜１に到達するように設定することが好ましい。
例えば、イオン注入ＩＰ１に用いるＮ型不純物として、燐を用いることができ、イオン注入ＩＰ１の条件として、エネルギーを３５ｋｅＶ、ドーズ量を１Ｅ１２に設定することができる。
これにより、Ｎ-不純物層６を絶縁膜１に到達させて、Ｎ-不純物層６による接合容量を低減することができる。
【００４１】
次に、図３に示すように、フォトレジスト膜ＰＲ１を除去し、フォトリソグラフィー技術により、ゲート電極５上にかかるようにして、ドレイン側を覆うとともに、図５のＰ+不純物層１１の形成領域も覆うようにして、フォトレジスト膜ＰＲ２を形成する。
そして、フォトレジスト膜ＰＲ２およびゲート電極５をマスクとして、Ｐ--型単結晶シリコン層２に斜め方向からイオン注入ＩＰ２を行なうことにより、ゲート電極５下のソース側近傍のみにＰ-不純物層７を形成する。
【００４２】
例えば、イオン注入ＩＰ２に用いるＰ型不純物として、ＢＦ2+を用い、イオン注入ＩＰ２の条件として、エネルギーを４０ｋｅＶ、ドーズ量を１．６Ｅ１３、傾斜角を３０度に設定することができる。
これにより、例えば、ゲート電極５の端から０．１μｍだけ内側に入り込むようにして、Ｐ-不純物層７を形成することができ、チャネルのドレイン側近傍の不純物濃度を低く抑えて、チャネルのドレイン側を高抵抗化することが可能となる。
【００４３】
このため、ドレイン側の空乏層を広げることが可能となり、ピンチオフ点ＰＣをドレインから遠ざけることが可能となることから、ピンチオフ点ＰＣに電圧変動が伝わり難くして、アナログ回路の増幅率の劣化を抑制することができる。
さらに、これらのフォトレジスト膜ＰＲ２およびゲート電極５をマスクとして、Ｐ--型単結晶シリコン層２にイオン注入ＩＰ３を行なうことにより、ゲート電極５のソース側に自己整合的にＮ+不純物層８を形成する。
【００４４】
これにより、Ｎ+不純物層８の端をゲート電極５の端に一致させることができ、ソースとゲート電極５との間に高抵抗層が形成されることを防止して、ソース側の寄生抵抗を数十Ω／ＳＱＵＡＲＥ（ｓｑ）程度にまで低減することができる。
このため、ソース側の寄生抵抗によるＲＣ遅延を抑制しつつ、実効的なゲート−ソース間電圧Ｖｇｓの減少も抑制することが可能となり、ＭＯＳトランジスタの相互コンダクタンスｇｍおよびカットオフ周波数ｆｃの低下を抑制して、高速動作を実現することが可能となる。
【００４５】
ここで、Ｎ+不純物層８の深さは、絶縁膜１に到達しないように設定し、例えば、Ｐ--型単結晶シリコン層２の厚みの半分程度の深さが好ましい。
例えば、イオン注入ＩＰ３に用いるＮ型不純物として、Ａｓ+を用い、イオン注入ＩＰ３の条件として、例えば、エネルギーを２０ｋｅＶ、ドーズ量を２．０Ｅ１５に設定することができる。
これにより、Ｎ+不純物層８の深さは、Ｐ--型単結晶シリコン層２の厚み（例えば、１００ｎｍ）の半分以下に設定することができる。
【００４６】
そして、その後の熱処理により、Ｎ+不純物層８の深さは、Ｐ--型単結晶シリコン層２の厚みの半分程度に調整することができる。
ここで、Ｎ+不純物層８を絶縁膜１から離すことにより、不純物の注入エネルギーを調整するだけで、ホールの通り道をＮ+不純物層８の下部に縦方向に形成することができ、ドレイン端で発生したホットキャリア（ホール）を外部に逃がすことが可能となる。
【００４７】
このため、ドレイン端で発生したホットキャリアがボディに蓄積することを防止することができ、チップサイズおよび製造工程数の増加を抑制しつつ、ボディの電位変動を抑制して、キンクの発生を防止することが可能となる。
次に、図４に示すように、フォトレジスト膜ＰＲ２を除去し、ＣＶＤ法などにより、酸化膜を全面に堆積する。
なお、この酸化膜の厚みは、例えば、２５０ｎｍに設定することができる。
【００４８】
そして、ＲＩＥなどにより、この酸化膜のドライエッチバックを行なうことにより、ゲート電極５の側壁にサイドウォール９を形成する。
なお、各サイドウォール９の長さは、例えば、０．１５μｍに設定することができる。
次に、図２のフォトレジスト膜ＰＲ１のパターニングに使用したものと同一マスクを用いて、フォトリソグラフィーを行なうことより、ゲート電極５上にかかるようにして、ソース側を覆うようにフォトレジスト膜ＰＲ３を形成する。
【００４９】
そして、これらのフォトレジスト膜ＰＲ３、ゲート電極５およびサイドウォール９をマスクとして、Ｐ--型単結晶シリコン層２にイオン注入ＩＰ４を行なうことにより、サイドウォール９のドレイン側に自己整合的にＮ+不純物層１０を形成する。
ここで、Ｎ+不純物層１０の深さは、絶縁膜１に到達するように設定する。
例えば、イオン注入ＩＰ１に用いるＮ型不純物として、Ａｓ+を用い、イオン注入ＩＰ１の条件として、例えば、エネルギーを４０ｋｅＶ、ドーズ量を２．０Ｅ１５に設定することができる。
【００５０】
これにより、Ｎ+不純物層１０を絶縁膜１に到達させて、Ｎ+不純物層１０によるドレイン接合容量を低減することができる。
次に、図５に示すように、フォトレジスト膜ＰＲ３を除去し、フォトリソグラフィー技術により、Ｐ+不純物層１１の形成領域が露出され、それ以外の領域が覆われるようにフォトレジスト膜ＰＲ４を形成する。
そして、このフォトレジスト膜ＰＲ４をマスクとして、Ｐ--型単結晶シリコン層２にイオン注入ＩＰ５を行なうことにより、Ｎ+不純物層８の外側にＰ+不純物層１１を形成する。
【００５１】
例えば、イオン注入ＩＰ５に用いるＰ型不純物として、ＢＦ2+を用い、イオン注入ＩＰ５の条件として、エネルギーを４０ｋｅＶ、ドーズ量を２Ｅ１５に設定することができる。
これにより、Ｐ--型単結晶シリコン層２にＰ+不純物層１１を形成することが可能となり、Ｐ+不純物層１１を介してボディに溜まったキャリアを外部に排出することが可能となる。
【００５２】
なお、ＣＭＯＳの場合、ＰチャネルＭＯＳトランジスタのソース／ドレイン形成用パターンと、ＮチャネルＭＯＳトランジスタのＰ+不純物層１１形成用パターンとを、一枚のマスクで兼用してもよく、これにより、工程数を減らすことができる。
次に、図６に示すように、フォトレジスト膜ＰＲ４を除去し、スパッタなどにより、チタンを全面に堆積する。そして、熱処理により、チタンとシリコンとを反応させることにより、チタンサリサイド１２ａ、１２ｂ、１２ｃをＰ+不純物層１１、Ｎ+不純物層８、ゲート電極５およびＮ+不純物層１０上にそれぞれ形成し、未反応で残ったチタンを除去する。
【００５３】
なお、チタンの厚みは、例えば、７０ｎｍに設定することができる。また、チタンサリサイド１２ａ、１２ｂ、１２ｃを形成する際の熱処理としては、例えば、６５０℃と９００℃の２段階ＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｓｓｅｓ）を用いることができる。
ここで、チタンサリサイド１２ａ、１２ｂ、１２ｃを形成することにより、チップサイズを増大させることなく、Ｐ+不純物層１１、Ｎ+不純物層８、ゲート電極５およびＮ+不純物層１０の寄生抵抗を低減することが可能となるとともに、Ｐ+不純物層１１とＮ+不純物層８とを電気的に接続して、Ｐ+不純物層１１とＮ+不純物層８とを同一電位に保つことができる。
【００５４】
次に、図７に示すように、常圧ＣＶＤ法などにより、層間絶縁膜を形成する。なお、層間絶縁膜として、例えば、ＢＰＳＧ膜を用い、層間絶縁膜の厚みは、例えば、６００ｎｍに設定することができる。
そして、熱処理により、層間絶縁膜のリフローを行なうとともに、Ｐ--型単結晶シリコン層２に注入された不純物のプロファイル調整および活性化を行なう。ここで、Ｎ+不純物層８の深さが、Ｐ--型単結晶シリコン層２の厚みの半分程度になるように、熱処理の条件を設定することが好ましい。
【００５５】
例えば、ここで行なう熱処理として、９５０℃、１分間のＲＴＰを用いることができる。
次に、層間絶縁膜にコンタクトホールを形成し、チタンサリサイド１２ａ、１２ｃ上にアルミコンタクト層１３ａ、１３ｂを形成する。
図８は、本発明の一実施形態に係る半導体装置の動作特性を従来例と比較して示す図である。なお、図８の横軸は、ＭＯＳトランジスタのドレイン電圧Ｖｄ、縦軸は、ＭＯＳトランジスタのドレイン電流Ｉｄを示す。
【００５６】
図８において、図９の従来のＭＯＳトランジスタでは、飽和領域で使用すると、ピンチオフ点ＰＣがドレイン近傍に発生し、▲１▼に示すように、ピンチオフ点ＰＣの変動によるチャネル変調効果がＢ点で発生する。
さらに、ドレイン電圧Ｖｄを上げると、ホットキャリアがドレイン端で発生し、このホットキャリアがボディに蓄積して、ボディの電位が変動するため、基板浮遊効果によるキンクがＣ点で発生する。
【００５７】
一方、図１のＭＯＳトランジスタでは、しきい値制御用Ｐ-型不純物層７がチャネル領域のソース側近傍にのみ形成され、ドレイン近傍のチャネル領域が高抵抗化されていることから、ピンチオフ点ＰＣをドレインから遠ざけることができる。
このため、アナログ動作時のピンチオフ点ＰＣの変動を抑制して、Ｂ点でのチャネル変調効果を軽減することができる。
【００５８】
また、図１のＭＯＳトランジスタでは、ソース用Ｎ+不純物層８が絶縁層１から離れるように形成され、ソース用Ｎ+不純物層８下のＰ-型単結晶シリコン層２２を介し、ボディに蓄積されるキャリアを外部に排出することができる。
このため、ＳＯＩ構造に特有の基板浮遊効果を低減して、Ｃ点でのキンクの発生を抑制することができる。
この結果、ＭＯＳトランジスタのＶｄ−Ｉｄ特性を、▲１▼の特性から▲２▼の特性に改善することができる。
【００５９】
さらに、図１のＭＯＳトランジスタでは、ＬＤＤ用Ｎ-不純物層６がドレイン側にのみ形成され、ソース側の寄生抵抗を低減することができる。
このため、実効的なゲート−ソース間電圧Ｖｇｓの減少を抑制して、ＭＯＳトランジスタのＶｄ−Ｉｄ特性をＡだけ持ち上げることができ、▲２▼の特性から▲３▼の特性に改善することができる。
このように、ＬＤＤ用Ｎ-不純物層６をドレイン側にのみ形成するとともに、しきい値制御用Ｐ-型不純物層７をチャネル領域のソース側近傍にのみ形成し、さらに、ドレイン用Ｎ+不純物層１０が絶縁層１に到達し、ソース用Ｎ+不純物層８が絶縁層１から離れるように形成することにより、ＭＯＳトランジスタをＳＯＩ基板上に形成した場合においても、ＭＯＳトランジスタの特性劣化を抑制しつつ、ＭＯＳトランジスタの高速化および低消費電力化を図ることが可能となるとともに、ＭＯＳトランジスタの安定動作が可能となる。
【００６０】
なお、上述した実施形態では、ＮチャネルＭＯＳトランジスタを例にとって説明したが、ＰチャネルＭＯＳトランジスタにも適用してもよく、また、例えば、ＣＭＯＳに適用してもよい。
また、上述した実施形態では、エンハンスメント型ＭＯＳトランジスタを例にとって説明したが、デプレッション型ＭＯＳトランジスタに適用してもよい。
さらに、上述した実施形態では、ＬＤＤ用Ｎ-不純物層６をドレイン側にのみ形成する方法、およびしきい値制御用Ｐ-型不純物層７をチャネル領域のソース側近傍にのみ形成する方法について、ＭＯＳトランジスタをＳＯＩ基板上に形成する構成を例にとって説明したが、ＭＯＳトランジスタを半導体基板上に形成する構成に適用するようにしてもよい。
【００６１】
【発明の効果】
以上説明したように、本発明によれば、ドレイン側にのみＬＤＤ領域を設けることにより、ドレイン側の電界を緩和しつつ、ソース側の寄生抵抗の大きさを低減させることが可能となり、ＭＯＳトランジスタの相互コンダクタンスの低下を抑えて、カットオフ周波数の低下を抑制することが可能となるとともに、アナログ増幅回路の増幅率の劣化を抑制することができる。
【００６２】
また、ドレイン側の不純物層のみをＳＯＩ基板の絶縁層に接触させることにより、ドレイン側の接合容量を低減させつつ、ソース下の半導体層を介して、ボディに溜まったキャリアを外に逃がすことが可能となり、基板浮遊効果を低減させることが可能となるとともに、ＭＯＳトランジスタの高速化および低消費電力化を図ることができる。
また、ＭＯＳトランジスタのソース側近傍のチャネル領域にのみしきい値制御用不純物を導入することにより、ＭＯＳトランジスタのチャネル領域に形成されるピンチオフ点をドレインから遠ざけることが可能となり、アナログ動作時のピンチオフ点の変動を抑制して、アナログ増幅回路の増幅率の劣化を抑えることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の構成を示す断面図である。
【図２】本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。
【図３】本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。
【図４】本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。
【図５】本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。
【図６】本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。
【図７】本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。
【図８】本発明の一実施形態に係る半導体装置の動作特性を従来例と比較して示す図である。
【図９】従来のＳＯＩ基板上に形成されたＭＯＳトランジスタの構成を示す断面図である。
【符号の説明】
１  絶縁層
２  Ｐ--型単結晶シリコン層
３  フィールド酸化膜
４  ゲート絶縁膜
５  ゲート電極
６  Ｎ-不純物層
７  Ｐ-不純物層
８、１０  Ｎ+不純物層
９  サイドウォール
１１  Ｐ+不純物層
１２ａ、１２ｂ、１２ｃ  チタンサリサイド
１３ａ、１３ｂ  アルミコンタクト層
ＩＰ１〜ＩＰ５  イオン注入
ＰＲ１〜ＰＲ４  フォトレジスト
ＰＣ  ピンチオフ点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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