(57)【特許請求の範囲】
【請求項１】
メモリチップと、前記メモリチップからのデータの読み出し、あるいは前記メモリセルへのデータの書き込みを制御するＣＰＵと、前記メモリチップと前記ＣＰＵとの間でデータの授受を行うためのバスとを備え、
前記メモリチップは、メモリセルが行列状に配列された複数のメモリセルアレイと、前記複数のメモリセルアレイの各々に対応して設けられ、行アドレス信号に基づいて前記メモリセルアレイの行を選択する行デコーダと、前記複数のメモリセルアレイの各々に対応して設けられ、前記行デコーダによって選択された行のメモリセルから読み出されたデータが供給されるセンスアンプ回路と、前記各センスアンプ回路に対応して設けられ、前記複数のメモリセルアレイで共用されるＤＱ線と、前記各センスアンプ回路に対応して設けられ、列アドレス信号に基づいて前記ＤＱ線に接続するセンスアンプ回路の選択動作を行うカラムスイッチと、前記ＤＱ線がＩ／Ｏ毎に接続され、前記列アドレス信号に基づいて前記ＤＱ線の選択動作をＩ／Ｏ毎に行う複数のＤＱデコーダと、これらＤＱデコーダに対応して設けられ、前記ＤＱデコーダで選択されたＤＱ線上のデータがＩ／Ｏ毎に供給される複数のＤＱバッファと、各Ｉ／Ｏに属するＤＱ線で共用されるスペアＤＱ線と、スペアメモリセルと、前記スペアメモリセルから読み出されたデータが供給されるスペアセンスアンプ回路と、前記スペアＤＱ線への前記スペアセンスアンプ回路の接続の選択動作を行うスペアカラムスイッチと、不良が発生したＤＱ線のアドレスを記憶する第１の記憶部と、Ｉ／Ｏ毎に設けられ、不良が発生したＤＱ線が属するＩ／Ｏを記憶する第２の記憶部と、前記複数のメモリセルアレイ中のメモリセルに不良が発生したときに、この不良メモリセルを前記スペアメモリセルに置換するためのフューズ部と、前記ＣＰＵから供給されるアドレスとコマンドに応答して、前記メモリセルアレイからのデータの読み出し、あるいは前記メモリセルへのデータの書き込みを行う読み出し及び書き込み部と、前記ＣＰＵから前記バスを介して供給されたデータを前記読み出し及び書き込み部に供給する入力部と、前記読み出し及び書き込み部によって前記メモリセルアレイから読み出されたデータを前記バスを介して前記ＣＰＵに供給する出力部と、前記ＣＰＵから供給された外部クロックから内部クロックを生成し、この内部クロックに基づいて前記読み出し及び書き込み部、前記入力部及び前記出力部を制御する内部クロック生成部と、前記ＣＰＵから供給されるフューズプログラム信号に基づいて、不良アドレスを前記フューズ部にプログラムするフューズプログラム部とを具備し、
前記ＣＰＵから前記メモリセルアレイ中のメモリセルにデータを書き込んだ後、このデータを読み出してベリファイを行い、不一致のときに前記ＣＰＵから前記フューズプログラム部にフューズプログラム信号を供給し、前記フューズプログラム部で前記フューズ部に不良アドレスをプログラムし、前記フューズ部にプログラムされたアドレスに基づいて、不良が発生したメモリセルをスペアメモリセルに置換し、
前記第１の記憶部に記憶されたアドレスがアクセスされた時に、前記第２の記憶部に記憶されたＩ／Ｏに属し、且つ前記第１の記憶部に記憶されたアドレスのＤＱ線、このＤＱ線に接続されたセンスアンプ回路、及びこのセンスアンプ回路を選択するカラムスイッチをそれぞれ、前記スペアＤＱ線、前記スペアセンスアンプ回路及び前記スペアカラムスイッチに置き換えるようにしてなり、
前記スペアＤＱ線、前記スペアセンスアンプ回路及び前記スペアカラムスイッチを各Ｉ／Ｏに属するＤＱ線で共用するように構成したことを特徴とするメモリシステム。
【請求項２】
メモリチップと、前記メモリチップからのデータの読み出し、あるいは前記メモリセルへのデータの書き込みを制御するＣＰＵと、前記メモリチップと前記ＣＰＵとの間でデータの授受を行うためのバスとを備え、
前記メモリチップは、メモリセルが行列状に配列された複数のメモリセルアレイと、前記複数のメモリセルアレイの各々に対応して設けられ、行アドレス信号に基づいて前記メモリセルアレイの行を選択する行デコーダと、前記複数のメモリセルアレイにそれぞれ対応して設けられ、前記行デコーダによって選択された行のメモリセルから読み出されたデータが供給される複数のセンスアンプ回路と、前記各センスアンプ回路に対応して設けられ、前記複数のメモリセルアレイで共用されるＤＱ線と、前記各センスアンプ回路に対応して設けられ、列アドレス信号に基づいて前記ＤＱ線に接続するセンスアンプ回路の選択動作を行うカラムスイッチと、前記ＤＱ線がＩ／Ｏ毎に接続され、前記列アドレス信号に基づいて前記ＤＱ線の選択動作をＩ／Ｏ毎に行う複数のＤＱデコーダと、これらＤＱデコーダに対応して設けられ、前記ＤＱデコーダで選択されたＤＱ線上のデータがＩ／Ｏ毎に供給される複数のＤＱバッファと、各Ｉ／Ｏに属するＤＱ線で共用されるスペアＤＱ線と、スペアメモリセルと、前記スペアメモリセルから読み出されたデータが供給される複数のスペアセンスアンプ回路と、前記スペアＤＱ線への前記スペアセンスアンプ回路の接続の選択動作を行うスペアカラムスイッチと、前記各スペアセンスアンプ回路に対応して設けられ、不良が発生したＤＱ線のアドレスを記憶し、記憶したアドレスへのアクセスを検知する第１の検知部と、置き換えるべきアドレスのＤＱ線がアクセスされたか否かの情報がＩ／Ｏ毎に記憶され、前記第１の検知部でアドレスのアクセスが検知されたとき、前記情報に基づいてＩ／Ｏ毎に前記ＤＱ線の置換すべきアドレスのアクセスを検知する第２の検知部と、前記第２の検知部で検知された置換すべき前記ＤＱ線から前記ＤＱ線に対応するＤＱバッファへ伸びるデータパスと、前記第２の検知部で前記ＤＱ線を置換すべきことが検知されたときに、置換すべき前記スペアＤＱ線から前記ＤＱ線に対応するＤＱバッファに対応するスペアセンスアンプ回路へ伸びるデータパスとを切り替える切り替え部と、前記複数のメモリセルアレイ中のメモリセルに不良が発生したときに、この不良メモリセルを前記スペアメモリセルに置換するためのフューズ部と、前記ＣＰＵから供給されるアドレスとコマンドに応答して、前記メモリセルアレイからのデータの読み出し、あるいは前記メモリセルへのデータの書き込みを行う読み出し及び書き込み部と、前記ＣＰＵから前記バスを介して供給されたデータを前記読み出し及び書き込み部に供給する入力部と、前記読み出し及び書き込み部によって前記メモリセルアレイから読み出されたデータを前記バスを介して前記ＣＰＵに供給する出力部と、前記ＣＰＵから供給された外部クロックから内部クロックを生成し、この内部クロックに基づいて前記読み出し及び書き込み部、前記入力部及び前記出力部を制御する内部クロック生成部と、前記ＣＰＵから供給されるフューズプログラム信号に基づいて、不良アドレスを前記フューズ部にプログラムするフューズプログラム部とを具備し、
前記ＣＰＵから前記メモリセルアレイ中のメモリセルにデータを書き込んだ後、このデータを読み出してベリファイを行い、不一致のときに前記ＣＰＵから前記フューズプログラム部にフューズプログラム信号を供給し、前記フューズプログラム部で前記フューズ部に不良アドレスをプログラムし、前記フューズ部にプログラムされたアドレスに基づいて、不良が発生したメモリセルをスペアメモリセルに置換することを特徴とするメモリシステム。
【請求項３】
メモリチップと、前記メモリチップからのデータの読み出し、あるいは前記メモリセルへのデータの書き込みを制御するＣＰＵと、前記メモリチップと前記ＣＰＵとの間でデータの授受を行うためのバスとを備え、
前記メモリチップは、メモリセルが行列状に配列された複数のメモリセルアレイと、前記複数のメモリセルアレイの各々に対応して設けられ、行アドレス信号に基づいて前記メモリセルアレイの行を選択する行デコーダと、前記複数のメモリセルアレイにそれぞれ対応して設けられ、前記行デコーダによって選択された行のメモリセルから読み出されたデータが供給される複数のセンスアンプ回路と、前記各センスアンプ回路に対応して設けられ、前記複数のメモリセルアレイで共用されるＤＱ線と、前記各センスアンプ回路に対応して設けられ、列アドレス信号に基づいて前記ＤＱ線に接続するセンスアンプ回路の選択動作を行うカラムスイッチと、前記ＤＱ線がＩ／Ｏ毎に接続され、前記列アドレス信号に基づいて前記ＤＱ線の選択動作をＩ／Ｏ毎に行う複数のＤＱデコーダと、これらＤＱデコーダに対応して設けられ、前記ＤＱデコーダで選択されたＤＱ線上のデータがＩ／Ｏ毎に供給される複数のＤＱバッファと、各Ｉ／Ｏに属するＤＱ線で共用されるスペアＤＱ線と、スペアメモリセルと、前記スペアメモリセルから読み出されたデータが供給される複数のスペアセンスアンプ回路と、前記スペアＤＱ線への前記スペアセンスアンプ回路の接続の選択動作を行うスペアカラムスイッチと、前記各スペアセンスアンプ回路に対応して設けられ、不良が発生したＤＱ線のアドレスを記憶し、記憶したアドレスへのアクセスを検知する第１の検知部と、置き換えるべきアドレスのＤＱ線がアクセスされたか否かの情報がＩ／Ｏ毎に記憶され、前記第１の検知部でアドレスのアクセスが検知されたとき、前記情報に基づいてＩ／Ｏ毎に前記ＤＱ線の置換すべきアドレスのアクセスを検知する第２の検知部と、置換すべきメモリセルアレイのアクセスを検知する第３の検知部と、前記第２の検知部で検知された置換すべき前記ＤＱ線から前記ＤＱ線に対応するＤＱバッファへ伸びるデータパスと、前記第２の検知部で前記ＤＱ線を置換すべきことが検知されたときに、置換すべき前記スペアＤＱ線から前記ＤＱ線に対応するＤＱバッファに対応するスペアセンスアンプ回路へ伸びるデータパスとを切り替える切り替え部と、前記複数のメモリセルアレイ中のメモリセルに不良が発生したときに、この不良メモリセルを前記スペアメモリセルに置換するためのフューズ部と、前記ＣＰＵから供給されるアドレスとコマンドに応答して、前記メモリセルアレイからのデータの読み出し、あるいは前記メモリセルへのデータの書き込みを行う読み出し及び書き込み部と、前記ＣＰＵから前記バスを介して供給されたデータを前記読み出し及び書き込み部に供給する入力部と、前記読み出し及び書き込み部によって前記メモリセルアレイから読み出されたデータを前記バスを介して前記ＣＰＵに供給する出力部と、前記ＣＰＵから供給された外部クロックから内部クロックを生成し、この内部クロックに基づいて前記読み出し及び書き込み部、前記入力部及び前記出力部を制御する内部クロック生成部と、前記ＣＰＵから供給されるフューズプログラム信号に基づいて、不良アドレスを前記フューズ部にプログラムするフューズプログラム部とを具備し、
前記ＣＰＵから前記メモリセルアレイ中のメモリセルにデータを書き込んだ後、このデータを読み出してベリファイを行い、不一致のときに前記ＣＰＵから前記フューズプログラム部にフューズプログラム信号を供給し、前記フューズプログラム部で前記フューズ部に不良アドレスをプログラムし、前記フューズ部にプログラムされたアドレスに基づいて、不良が発生したメモリセルをスペアメモリセルに置換することを特徴とするメモリシステム。
【請求項４】
前記内部クロック生成部は、前記ＣＰＵから供給された外部クロックに基づいて内部クロックを生成して前記読み出し及び書き込み回路に供給するクロックバッファと、このクロックバッファから出力された内部クロックから前記外部クロックに対してのスキューを取り除き、このスキューが取り除かれた内部クロックを前記入力部及び前記出力部に出力する同期回路とを備えることを特徴とする請求項１乃至３いずれか１つの項に記載のメモリシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置の不良アドレスを検出して不良救済を行うメモリシステムに関する。
【０００２】
【従来の技術】
メモリの容量が大きい場合、その容量を有効に利用するためには、アドレスを与えた時に複数のデータを同時にメモリとやり取りできることが重要となってきている。すなわち、多ビット構成のメモリである。同時にやり取りできるデータ量が増えると、それだけデータの転送効率が上がり、高速データ転送メモリとしてメモリの容量を有効に利用できる。この際、同時にデータ転送される各ビットのアドレス空間は同一であり、外からアドレスで区別することはできない。換言すれば、同時に入出力されるデータのアドレスは全て同じであり、メモリの外部からはＩ／Ｏの違いのみとして識別される。
【０００３】
一方、メモリの容量が大きくなると、より進んだ微細加工技術を駆使して製造が行われ、製造工程での塵やゴミの存在、あるいは製造プロセスの揺らぎ等に対して製品としての良品率、すなわち歩留まりが敏感に依存するようになる。よって、データの記憶場所であるメモリセルの全てが完璧であるような完全良品の割合は当然少なくなる。このため、本来必要な容量のメモリセルに加えて、予め冗長用のメモリセルを設け、不良が発生したメモリセルを上記冗長用のメモリセルに置換して救済するリダンダンシー技術により歩留まりを向上させることが必要になる。
【０００４】
図１５は、従来の多ビットメモリの概略構成例を示すブロック図である。行列状にメモリセルが配列されたメモリセルアレイ１１−１〜１１−ｎにはそれぞれ、行デコーダ１２−１〜１２−ｎ、センスアンプ１３−１〜１３−ｎ、及びカラムスイッチ１４−１〜１４−ｎが設けられている。行アドレス信号が上記各行デコーダ１２−１〜１２−ｎに供給されると、メモリセルアレイ１１−１〜１１−ｎ中の選択された行のメモリセルのデータは、センスアンプ１３−１〜１３−ｎによってセンス増幅された後、ラッチされる。上記センスアンプ１３−１〜１３−ｎはそれぞれ、カラムスイッチ１４−１〜１４−ｎを介して列毎にＤＱ線１５，１５，…に共通接続されている。上記カラムスイッチ１４−１〜１４−ｎ及びＤＱデコーダ１６には列アドレス信号が供給される。カラムスイッチ１４−１〜１４−ｎは、列アドレス信号にしたがってＤＱ線１５，１５，…にどのセンスアンプ１３−１〜１３−ｎを接続するかの選択動作を行う。選択されたセンスアンプにラッチされているデータは、上記ＤＱ線１５，１５，…上に読み出される。また、ＤＱデコーダ１６は、ＤＱ線１５，１５，…の選択動作を行う。ＤＱデコーダ１６で選択されたＤＱ線１５，１５，…上に読み出されたデータは、ＤＱバッファ（ＤＱＢ）１７−１〜１７−ｍを介して出力される。あるいは、ＤＱバッファ１７−１〜１７−ｍに入力された書き込みデータが、ＤＱデコーダ１６で選択されたＤＱ線１５，１５，…、カラムスイッチ１４−１〜１４−ｎ、及びセンスアンプ１３−１〜１３−ｎをそれぞれ介してメモリセルアレイ１１−１〜１１−ｎ中のメモリセルに書き込まれる。なお、ここでどのＤＱ線１５がどのＩ／Ｏに属するかは固定されている。
【０００５】
このような構成の多ビットメモリに、どのようにカラムのリダンダンシーを取り込むかの一例を模式的に示したのが図１６である。図１６では図１５の列アドレス信号によるデコードに関係する部分のみを抽出して示している。メモリの外部からは列アドレス信号が与えられてカラムが選択されるので、この列アドレス信号を用いて不良カラムを特定し、スペアのカラムと置き換える動作を行うようにしている。各メモリセルアレイ１１−１〜１１−ｎに共通のＤＱ線をオーバーレイドＤＱ線１５ａ，１５ａ，…と呼ぶ。このオーバーレイドＤＱ線１５ａ，１５ａ，…の各々には、４つのセンスアンプを有するセンスアンプ回路１３ａ，１３ａ，…がそれぞれカラムスイッチ１４ａ，１４ａ，…を介して選択的に接続されている。オーバーレイドＤＱ線１５ａ，１５ａ，…の８ペア毎に１ペアのスペアＤＱ線１５ｂ，１５ｂが設けられている。スペアＤＱ線１５ｂ，１５ｂには、４つのスペアセンスアンプを有するスペアセンスアンプ回路１３ｂがスペアカラムスイッチ１４ｂを介して接続されている。８ペアのＤＱ線１５ａ，１５ａ，…のいずれかに不良カラムが属していれば、そのＤＱ線をまるごとスペアのＤＱ線１５ｂ，１５ｂへと置換する。８ペアのＤＱ線１５ａ，１５ａ，…と１ペアのスペアＤＱ線１５ｂ，１５ｂは一つのＩ／Ｏに属し、ＤＱデコーダ１６−１，１６−２，…によって選択的にＤＱバッファ１７−１，１７−２，…に接続される。上記ＤＱバッファ１７−１，１７−２，…はそれぞれ、ＲＷＤ（リードライトデータ）バス１８−１，１８−２，…に接続されており、Ｉ／Ｏデータがメモリ外部に出力、あるいはメモリ外部から入力される。
【０００６】
フューズボックス１９は、スペアＤＱ線１５ｂ，１５ｂを使用するか否かを示す１ビットのフューズ回路１９ａと、８ペアのオーバーレイドＤＱ線１５ａ，１５ａ，…のどれが不良であるかを示す３ビットのフューズ回路１９ｂ，１９ｃ，１９ｄの計４ビットにより構成されており、これらのフューズ回路１９ｂ，１９ｃ，１９ｄに不良ＤＱ線のアドレスを指定しておき、列アドレス信号の上記不良ＤＱ線に対応するビットが上記３ビットと一致した時にＤＱデコーダ１６−１，１６−２，…をスペアＤＱ線１５ｂ，１５ｂを選択するように切り替える。このフューズビットを構成するフューズ回路１９ａ〜１９ｄ中にはそれぞれフューズ素子が設けられており、電流またはレーザー等によって溶断され、プログラムされるのが一般的である。
【０００７】
しかしながら、上記のような構成では、どれか一つのＩ／Ｏのみでスペアを使う必要があっても同一アドレスの他の全てのＩ／Ｏでも置換が起きる。Ｉ／Ｏの数が少なく、一つのＩ／Ｏに属するＤＱ線の数が多い場合は大きな問題はないが、多ビットになればなるほどスペアの数も多くなり且つ必要のない置き換えが同時に生じることになる。このため、上述した多ビットメモリのリダンダンシーシステム及びリダンダンシー方式は無駄が多くなる。
【０００８】
また、上記構成の半導体記憶装置を用いた種々のシステムにおいて、経年変化等によってメモリセルに不良が発生した場合、システムに組み込んだ後ではリダンダンシー技術を適用できない。
【０００９】
【発明が解決しようとする課題】
上記のように従来のメモリシステムは、不良救済が非効率的であるという問題があった。
【００１１】
更に、従来のメモリシステムは、経年変化等によってメモリセルに不良が発生した場合、システムに組み込んだ後ではリダンダンシー技術を適用できず、メモリセルの不良がシステム全体の不良になってしまうという問題があった。
【００１２】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、効率的な不良救済が行えるメモリシステムを提供することにある。
【００１４】
この発明の別の目的は、経年変化等によってメモリセルに不良が発生した場合、システムに組み込んだ後でも救済が可能なメモリシステムを提供することにある。
【００１５】
【課題を解決するための手段】
この発明の一態様に係るメモリシステムは、メモリチップと、前記メモリチップからのデータの読み出し、あるいは前記メモリセルへのデータの書き込みを制御するＣＰＵと、前記メモリチップと前記ＣＰＵとの間でデータの授受を行うためのバスとを備え、
前記メモリチップは、メモリセルが行列状に配列された複数のメモリセルアレイと、前記複数のメモリセルアレイの各々に対応して設けられ、行アドレス信号に基づいて前記メモリセルアレイの行を選択する行デコーダと、前記複数のメモリセルアレイの各々に対応して設けられ、前記行デコーダによって選択された行のメモリセルから読み出されたデータが供給されるセンスアンプ回路と、前記各センスアンプ回路に対応して設けられ、前記複数のメモリセルアレイで共用されるＤＱ線と、前記各センスアンプ回路に対応して設けられ、列アドレス信号に基づいて前記ＤＱ線に接続するセンスアンプ回路の選択動作を行うカラムスイッチと、前記ＤＱ線がＩ／Ｏ毎に接続され、前記列アドレス信号に基づいて前記ＤＱ線の選択動作をＩ／Ｏ毎に行う複数のＤＱデコーダと、これらＤＱデコーダに対応して設けられ、前記ＤＱデコーダで選択されたＤＱ線上のデータがＩ／Ｏ毎に供給される複数のＤＱバッファと、各Ｉ／Ｏに属するＤＱ線で共用されるスペアＤＱ線と、スペアメモリセルと、前記スペアメモリセルから読み出されたデータが供給されるスペアセンスアンプ回路と、前記スペアＤＱ線への前記スペアセンスアンプ回路の接続の選択動作を行うスペアカラムスイッチと、不良が発生したＤＱ線のアドレスを記憶する第１の記憶部と、Ｉ／Ｏ毎に設けられ、不良が発生したＤＱ線が属するＩ／Ｏを記憶する第２の記憶部と、前記複数のメモリセルアレイ中のメモリセルに不良が発生したときに、この不良メモリセルを前記スペアメモリセルに置換するためのフューズ部と、前記ＣＰＵから供給されるアドレスとコマンドに応答して、前記メモリセルアレイからのデータの読み出し、あるいは前記メモリセルへのデータの書き込みを行う読み出し及び書き込み部と、前記ＣＰＵから前記バスを介して供給されたデータを前記読み出し及び書き込み部に供給する入力部と、前記読み出し及び書き込み部によって前記メモリセルアレイから読み出されたデータを前記バスを介して前記ＣＰＵに供給する出力部と、前記ＣＰＵから供給された外部クロックから内部クロックを生成し、この内部クロックに基づいて前記読み出し及び書き込み部、前記入力部及び前記出力部を制御する内部クロック生成部と、前記ＣＰＵから供給されるフューズプログラム信号に基づいて、不良アドレスを前記フューズ部にプログラムするフューズプログラム部とを具備し、
前記ＣＰＵから前記メモリセルアレイ中のメモリセルにデータを書き込んだ後、このデータを読み出してベリファイを行い、不一致のときに前記ＣＰＵから前記フューズプログラム部にフューズプログラム信号を供給し、前記フューズプログラム部で前記フューズ部に不良アドレスをプログラムし、前記フューズ部にプログラムされたアドレスに基づいて、不良が発生したメモリセルをスペアメモリセルに置換し、前記第１の記憶部に記憶されたアドレスがアクセスされた時に、前記第２の記憶部に記憶されたＩ／Ｏに属し、且つ前記第１の記憶部に記憶されたアドレスのＤＱ線、このＤＱ線に接続されたセンスアンプ回路、及びこのセンスアンプ回路を選択するカラムスイッチをそれぞれ、前記スペアＤＱ線、前記スペアセンスアンプ回路及び前記スペアカラムスイッチに置き換えるようにしてなり、前記スペアＤＱ線、前記スペアセンスアンプ回路及び前記スペアカラムスイッチを各Ｉ／Ｏに属するＤＱ線で共用するように構成した。
また、この発明の一態様に係るメモリシステムは、メモリチップと、前記メモリチップからのデータの読み出し、あるいは前記メモリセルへのデータの書き込みを制御するＣＰＵと、前記メモリチップと前記ＣＰＵとの間でデータの授受を行うためのバスとを備え、
前記メモリチップは、メモリセルが行列状に配列された複数のメモリセルアレイと、前記複数のメモリセルアレイの各々に対応して設けられ、行アドレス信号に基づいて前記メモリセルアレイの行を選択する行デコーダと、前記複数のメモリセルアレイにそれぞれ対応して設けられ、前記行デコーダによって選択された行のメモリセルから読み出されたデータが供給される複数のセンスアンプ回路と、前記各センスアンプ回路に対応して設けられ、前記複数のメモリセルアレイで共用されるＤＱ線と、前記各センスアンプ回路に対応して設けられ、列アドレス信号に基づいて前記ＤＱ線に接続するセンスアンプ回路の選択動作を行うカラムスイッチと、前記ＤＱ線がＩ／Ｏ毎に接続され、前記列アドレス信号に基づいて前記ＤＱ線の選択動作をＩ／Ｏ毎に行う複数のＤＱデコーダと、これらＤＱデコーダに対応して設けられ、前記ＤＱデコーダで選択されたＤＱ線上のデータがＩ／Ｏ毎に供給される複数のＤＱバッファと、各Ｉ／Ｏに属するＤＱ線で共用されるスペアＤＱ線と、スペアメモリセルと、前記スペアメモリセルから読み出されたデータが供給される複数のスペアセンスアンプ回路と、前記スペアＤＱ線への前記スペアセンスアンプ回路の接続の選択動作を行うスペアカラムスイッチと、前記各スペアセンスアンプ回路に対応して設けられ、不良が発生したＤＱ線のアドレスを記憶し、記憶したアドレスへのアクセスを検知する第１の検知部と、置き換えるべきアドレスのＤＱ線がアクセスされたか否かの情報がＩ／Ｏ毎に記憶され、前記第１の検知部でアドレスのアクセスが検知されたとき、前記情報に基づいてＩ／Ｏ毎に前記ＤＱ線の置換すべきアドレスのアクセスを検知する第２の検知部と、前記第２の検知部で検知された置換すべき前記ＤＱ線から前記ＤＱ線に対応するＤＱバッファへ伸びるデータパスと、前記第２の検知部で前記ＤＱ線を置換すべきことが検知されたときに、置換すべき前記スペアＤＱ線から前記ＤＱ線に対応するＤＱバッファに対応するスペアセンスアンプ回路へ伸びるデータパスとを切り替える切り替え部と、前記複数のメモリセルアレイ中のメモリセルに不良が発生したときに、この不良メモリセルを前記スペアメモリセルに置換するためのフューズ部と、前記ＣＰＵから供給されるアドレスとコマンドに応答して、前記メモリセルアレイからのデータの読み出し、あるいは前記メモリセルへのデータの書き込みを行う読み出し及び書き込み部と、前記ＣＰＵから前記バスを介して供給されたデータを前記読み出し及び書き込み部に供給する入力部と、前記読み出し及び書き込み部によって前記メモリセルアレイから読み出されたデータを前記バスを介して前記ＣＰＵに供給する出力部と、前記ＣＰＵから供給された外部クロックから内部クロックを生成し、この内部クロックに基づいて前記読み出し及び書き込み部、前記入力部及び前記出力部を制御する内部クロック生成部と、前記ＣＰＵから供給されるフューズプログラム信号に基づいて、不良アドレスを前記フューズ部にプログラムするフューズプログラム部とを具備し、
前記ＣＰＵから前記メモリセルアレイ中のメモリセルにデータを書き込んだ後、このデータを読み出してベリファイを行い、不一致のときに前記ＣＰＵから前記フューズプログラム部にフューズプログラム信号を供給し、前記フューズプログラム部で前記フューズ部に不良アドレスをプログラムし、前記フューズ部にプログラムされたアドレスに基づいて、不良が発生したメモリセルをスペアメモリセルに置換する。
更に、この発明の一態様に係るメモリシステムは、メモリチップと、前記メモリチップからのデータの読み出し、あるいは前記メモリセルへのデータの書き込みを制御するＣＰＵと、前記メモリチップと前記ＣＰＵとの間でデータの授受を行うためのバスとを備え、
前記メモリチップは、メモリセルが行列状に配列された複数のメモリセルアレイと、前記複数のメモリセルアレイの各々に対応して設けられ、行アドレス信号に基づいて前記メモリセルアレイの行を選択する行デコーダと、前記複数のメモリセルアレイにそれぞれ対応して設けられ、前記行デコーダによって選択された行のメモリセルから読み出されたデータが供給される複数のセンスアンプ回路と、前記各センスアンプ回路に対応して設けられ、前記複数のメモリセルアレイで共用されるＤＱ線と、前記各センスアンプ回路に対応して設けられ、列アドレス信号に基づいて前記ＤＱ線に接続するセンスアンプ回路の選択動作を行うカラムスイッチと、前記ＤＱ線がＩ／Ｏ毎に接続され、前記列アドレス信号に基づいて前記ＤＱ線の選択動作をＩ／Ｏ毎に行う複数のＤＱデコーダと、これらＤＱデコーダに対応して設けられ、前記ＤＱデコーダで選択されたＤＱ線上のデータがＩ／Ｏ毎に供給される複数のＤＱバッファと、各Ｉ／Ｏに属するＤＱ線で共用されるスペアＤＱ線と、スペアメモリセルと、前記スペアメモリセルから読み出されたデータが供給される複数のスペアセンスアンプ回路と、前記スペアＤＱ線への前記スペアセンスアンプ回路の接続の選択動作を行うスペアカラムスイッチと、前記各スペアセンスアンプ回路に対応して設けられ、不良が発生したＤＱ線のアドレスを記憶し、記憶したアドレスへのアクセスを検知する第１の検知部と、置き換えるべきアドレスのＤＱ線がアクセスされたか否かの情報がＩ／Ｏ毎に記憶され、前記第１の検知部でアドレスのアクセスが検知されたとき、前記情報に基づいてＩ／Ｏ毎に前記ＤＱ線の置換すべきアドレスのアクセスを検知する第２の検知部と、置換すべきメモリセルアレイのアクセスを検知する第３の検知部と、前記第２の検知部で検知された置換すべき前記ＤＱ線から前記ＤＱ線に対応するＤＱバッファへ伸びるデータパスと、前記第２の検知部で前記ＤＱ線を置換すべきことが検知されたときに、置換すべき前記スペアＤＱ線から前記ＤＱ線に対応するＤＱバッファに対応するスペアセンスアンプ回路へ伸びるデータパスとを切り替える切り替え部と、前記複数のメモリセルアレイ中のメモリセルに不良が発生したときに、この不良メモリセルを前記スペアメモリセルに置換するためのフューズ部と、前記ＣＰＵから供給されるアドレスとコマンドに応答して、前記メモリセルアレイからのデータの読み出し、あるいは前記メモリセルへのデータの書き込みを行う読み出し及び書き込み部と、前記ＣＰＵから前記バスを介して供給されたデータを前記読み出し及び書き込み部に供給する入力部と、前記読み出し及び書き込み部によって前記メモリセルアレイから読み出されたデータを前記バスを介して前記ＣＰＵに供給する出力部と、前記ＣＰＵから供給された外部クロックから内部クロックを生成し、この内部クロックに基づいて前記読み出し及び書き込み部、前記入力部及び前記出力部を制御する内部クロック生成部と、前記ＣＰＵから供給されるフューズプログラム信号に基づいて、不良アドレスを前記フューズ部にプログラムするフューズプログラム部とを具備し、
前記ＣＰＵから前記メモリセルアレイ中のメモリセルにデータを書き込んだ後、このデータを読み出してベリファイを行い、不一致のときに前記ＣＰＵから前記フューズプログラム部にフューズプログラム信号を供給し、前記フューズプログラム部で前記フューズ部に不良アドレスをプログラムし、前記フューズ部にプログラムされたアドレスに基づいて、不良が発生したメモリセルをスペアメモリセルに置換する。
【００１７】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
図１は、この発明の第１の実施の形態に係る半導体記憶装置のリダンダンシーシステム及びリダンダンシー方式について説明するためのもので、図１５に示した多ビットメモリにおける列アドレス信号によるデコードに関係する部分のみを抽出して模式的に示している。すなわち、図１に示した回路が図１６に示した従来の回路と異なるのは、Ｉ／Ｏ毎にスペアＤＱ線１５ｂ，１５ｂを設けるのではなく、複数のＩ／Ｏをまとめて置換の対象とするスペアＤＱ線１５ｃ，１５ｃを設けた点にある。スペアＤＱ線１５ｃ，１５ｃには、スペアカラムスイッチ１４ｃを介してスペアセンスアンプ回路１３ｃ及びスペアメモリセルが接続されている。各Ｉ／Ｏには、図１６のスペアＤＱ線１５ｂ，１５ｂを除いた８ペアのＤＱ線１５ａ，１５ａ，…が属している。スペアＤＱ線１５ｃ，１５ｃは各Ｉ／Ｏに共通であり、全てのＤＱデコーダ１６−１，１６−２，…にスペアＤＱ線１５ｃ，１５ｃが共通接続されている。センスアンプ回路のどれをＤＱ線に接続するかはスペアＤＱ線１５ｃ，１５ｃも正規のＤＱ線１５ａ，１５ａも同じであり、列アドレス信号によって選択されるカラムスイッチ１４ａまたは１４ｃによって選択される。フューズボックス２０は、一つのＩ／Ｏに属し、列アドレス信号で選択される８つのＤＱ線ペア１５ａ，１５ａ，…のどれが不良ＤＱ線であるかを識別する３ビットのフューズ回路２０ａ，２０ｂ，２０ｃから構成されている。また、Ｉ／Ｏ毎に設けた１ビットのフューズ回路２１−１，２１−２，…はそれぞれ、スペアＤＱ線１５ｃ，１５ｃを用いるか否かを指定するためのものである。
【００１８】
図２は、上記図１に示した回路におけるフューズボックス２０の構成例を示している。各フューズ回路２０ａ〜２０ｃ中にはそれぞれ、フューズ素子Ｆ１，Ｆ２、Ｐチャネル型ＭＯＳトランジスタＱ１〜Ｑ４、Ｎチャネル型ＭＯＳトランジスタＱ５，Ｑ６、インバータ回路ＩＮＶ１〜ＩＮＶ４、及びアンドゲート２３，２４，２５等が含まれている。図２ではフューズ回路２０ａの回路構成のみを詳細に示し、フューズ回路２０ｂ，２０ｃはブロック化して示しているが、フューズ回路２０ｂ，２０ｃもフューズ回路２０ａと実質的に同じ構成になっている。
【００１９】
信号ＢＰＲＳＴは、ＭＯＳトランジスタＱ１，Ｑ５のゲート及びＭＯＳトランジスタＱ３，Ｑ６のゲートにそれぞれ供給される。ＭＯＳトランジスタＱ１のソース，ドレイン、フューズ素子Ｆ１及びＭＯＳトランジスタＱ５のドレイン，ソースは、電源ＶccとＶss間に直列接続される。上記ＭＯＳトランジスタＱ１のドレインとフューズ素子Ｆ１との接続ノードＮ１には、ＭＯＳトランジスタＱ２のドレイン及びインバータ回路ＩＮＶ１の入力端が接続されている。ＭＯＳトランジスタＱ２のソースは電源Ｖccに接続され、ゲートは上記インバータ回路ＩＮＶ１の出力端に接続されている。ＭＯＳトランジスタＱ２とインバータ回路ＩＮＶ１はラッチ回路を構成しており、ノードＮ１の電位をラッチする。インバータ回路ＩＮＶ２の入力端は上記インバータ回路ＩＮＶ１の出力端に接続され、出力端はアンドゲート２３の一方の入力端に接続される。上記アンドゲート２３の他方の入力端には列アドレスの１ビットＡ０が入力され、このアンドゲート２３の出力がアンドゲート２５の一方の入力端に供給される。
【００２０】
また、ＭＯＳトランジスタＱ３のソース，ドレイン、フューズ素子Ｆ２及びＭＯＳトランジスタＱ６のドレイン，ソースは、電源ＶccとＶss間に直列接続される。上記ＭＯＳトランジスタＱ３のドレインとフューズ素子Ｆ２との接続ノードＮ２には、ＭＯＳトランジスタＱ４のドレイン及びインバータ回路ＩＮＶ３の入力端が接続されている。上記ＭＯＳトランジスタＱ４のソースは電源Ｖccに接続され、ゲートは上記インバータ回路ＩＮＶ３の出力端に接続されている。ＭＯＳトランジスタＱ４とインバータ回路ＩＮＶ３はラッチ回路を構成しており、ノードＮ２の電位をラッチする。インバータ回路ＩＮＶ４の入力端は上記インバータ回路ＩＮＶ３の出力端に接続され、出力端はアンドゲート２４の一方の入力端に接続される。上記アンドゲート２４の他方の入力端には上記列アドレスの１ビットＡ０の相補信号／Ａ０（／は反転信号、すなわちバーを意味する）が入力され、このアンドゲート２４の出力が上記アンドゲート２５の他方の入力端に供給される。
【００２１】
更に、フューズ回路２０ｂには列アドレスの１ビットＡ１とその相補信号／Ａ１が入力され、フューズ回路２０ｃには列アドレスの１ビットＡ２とその相補信号／Ａ２が入力される。
【００２２】
上記信号ＢＰＲＳＴは、アクセスが始まる前には“Ｌ”レベルとなり、ＭＯＳトランジスタＱ１，Ｑ３をオン状態、ＭＯＳトランジスタＱ５，Ｑ６をオフ状態にしてノードＮ１，Ｎ２をプリチャージし、その後“Ｈ”レベルとなってフューズＦ１またはＦ２が切断されたか否かの状態を保持するための信号である。リダンダンシーを行う場合には、上記フューズＦ１またはＦ２のいずれか一方を切断し、両方のヒューズを共に切断することはない。フューズ素子Ｆ１またはＦ２が切断されたアドレスビットでは、フューズ回路中のアンドゲート２５の出力信号Ｂｊ（ｊ＝０〜２）が“Ｈ”レベルとなる。
【００２３】
各フューズ回路２０ａ〜２０ｃ中のアンドゲート２５の出力信号Ｂ０，Ｂ１，Ｂ２はそれぞれアンドゲート２６に供給され、不良ＤＱ線のアドレスと切断されたフューズ素子のビットが全て一致した時、換言すれば、入力された不良ＤＱ線のアドレスとフューズボックス２０に記憶されたアドレスが一致した時、このアンドゲート２６の出力信号ＲＤＱが“Ｈ”レベルとなる。
【００２４】
図３は上記図１に示した回路におけるフューズ回路２１−１，２１−２，…の構成例を示している。このフューズ回路は、上記図２に示したフューズ回路における相補型回路の一方と実質的に等しく構成されている。各フューズ回路２１−１，２１−２，…中にはそれぞれ、フューズ素子Ｆ３、Ｐチャネル型ＭＯＳトランジスタＱ７，Ｑ８、Ｎチャネル型ＭＯＳトランジスタＱ９、インバータ回路ＩＮＶ５，ＩＮＶ６、及びアンドゲート２７等が含まれている。信号ＢＰＲＳＴは、上記ＭＯＳトランジスタＱ７，Ｑ９のゲートにそれぞれ供給される。ＭＯＳトランジスタＱ７のソース，ドレイン、フューズ素子Ｆ３及びＭＯＳトランジスタＱ９のドレイン，ソースは、電源ＶccとＶss間に直列接続されている。上記ＭＯＳトランジスタＱ７のドレインとフューズ素子Ｆ３との接続ノードＮ３には、ＭＯＳトランジスタＱ８のドレイン及びインバータ回路ＩＮＶ５の入力端が接続されている。ＭＯＳトランジスタＱ８のソースは電源Ｖccに接続され、ゲートは上記インバータ回路ＩＮＶ５の出力端に接続されている。ＭＯＳトランジスタＱ８とインバータ回路ＩＮＶ５はラッチ回路を構成しており、ノードＮ３の電位をラッチする。インバータ回路ＩＮＶ６の入力端は上記インバータ回路ＩＮＶ５の出力端に接続され、出力端はアンドゲート２７の一方の入力端に接続される。上記アンドゲート２７の他方の入力端には上記アンドゲート２６から出力された信号ＲＤＱが入力される。
【００２５】
フューズ回路２１−１を代表的に詳細に示したが、各Ｉ／Ｏに対応して設けた他のフューズ回路２１−２，…も上記フューズ回路２１−１と同じ構成になっている。
【００２６】
各フューズ回路２２−１，２２−２，…中のアンドゲート２７の出力信号ＦＢＭＴＣ０，ＦＢＭＴＣ１，…はそれぞれオアゲート２８に供給され、このオアゲート２８の出力信号ＳＲとこの信号ＳＲをインバータ回路２９で反転した信号ＳＮによってデータ経路が切り替えられる。不良が発生したＩ／Ｏに属するフューズ回路中のフューズ素子Ｆ３が切断されると、インバータ回路ＩＮＶ６の出力が“Ｈ”レベルとなり、入力された不良ＤＱ線に対応するアドレスとフューズボックス２０に記憶されたアドレスとが一致して信号ＲＤＱが“Ｈ”レベルとなった時に、この不良ＤＱ線に属するＩ／Ｏに対応して設けたフューズ回路のアンドゲート２７の出力信号が“Ｈ”レベルとなり、オアゲート２８の出力信号ＳＲが  “Ｈ”レベル、インバータ回路２９の出力信号ＳＮが“Ｌ”レベルとなる。一方、不良が発生していないＩ／Ｏに対応するフューズ回路は、オアゲート２８の出力信号ＳＲが“Ｌ”レベル、インバータ回路２９の出力信号ＳＮが“Ｈ”レベルとなる。
【００２７】
図４は、リダンダンシーを行ったときに、不良ＤＱ線から対応するＩ／Ｏに属するメモリセルからＤＱバッファへのデータパスを、スペアメモリセルから上記ＤＱバッファへのデータパスに切り替えるためのデータパス切り替え回路を簡略化して示しており、各オーバーレイドＤＱ線１５ａ，１５ａ，…毎に設けられている。この回路は、クロックトインバータ回路３０，３１とインバータ回路３２を含んで構成されている。上記クロックトインバータ回路３０の入力端にはオーバーレイドＤＱ線１５ａが接続され、クロック入力端には上記図３に示した回路の出力信号ＳＮが供給される。上記クロックトインバータ回路３１の入力端にはスペアオーバーレイドＤＱ線１５ｃが接続され、クロック入力端には信号ＳＲが供給される。上記クロックトインバータ回路３０，３１の出力端はインバータ３２の入力端に接続され、このインバータ３２の出力端がＤＱバッファ１７の入力端に接続される。クロックトインバータ回路３０は、信号ＳＮが“Ｈ”レベルの時にインバータ回路として動作し、“Ｌ”レベルの時に出力端がハイインピーダンス状態となる。同様に、クロックトインバータ回路３１は、信号ＳＲが“Ｈ”レベルの時にインバータ回路として動作し、“Ｌ”レベルの時に出力端がハイインピーダンス状態となる。
【００２８】
よって、入力されたアドレスと上記フューズボックス２０の各ビットが不一致の時には、オーバーレイドＤＱ線１５ａが選択され、このオーバーレイドＤＱ線１５ａ上の信号がクロックトインバータ回路３０及びインバータ回路３２を介してＤＱバッファ１７に供給される。一方、入力されたアドレスと上記フューズボックス２０の各ビットが一致した時（オーバーレイドＤＱ線１５ａが不良の時）には、スペアオーバーレイドＤＱ線１５ｃが選択され、このスペアオーバーレイドＤＱ線１５ｃ上の信号がクロックトインバータ回路３１及びインバータ回路３２を介してＤＱバッファ１７に供給される。
【００２９】
このような半導体記憶装置のリダンダンシーシステム及びリダンダンシー方式によれば、不良が発生した一つのＩ／Ｏに属するメモリセルのみで置換が行われるので、多ビット化が進行しても効率的に救済できる。また、スペアメモリセル、スペアセンスアンプ回路１３ｃ、スペアカラムスイッチ１４ｃ及びスペアＤＱ線１５ｃ，１５ｃは各Ｉ／Ｏに共通であり、各Ｉ／Ｏ毎にこれらを設ける必要がなく、各Ｉ／Ｏ毎に不良ＤＱ線が存在するか否かを記憶する１ビットのフューズ回路２１−１，２１−２，…を設ければ済むので、高集積化にも寄与できる。
【００３０】
図５は、この発明の第２の実施の形態に係る半導体記憶装置のリダンダンシーシステム及びリダンダンシー方式について説明するためのもので、上記図１に示したシステム及び方式をスペアＤＱ線に属する４つのセンスアンプに対してもそれぞれ独立に用いることができるようにしたものである。すなわち、第１の実施の形態では、スペアを必要とするＩ／Ｏのみでスペア置換が行われるが、あるＩ／ＯでスペアＤＱ線１５ｃ，１５ｃが使用されると、他のＩ／ＯではもはやスペアＤＱ線を用いることはできない。また、スペアへの置換は、スペアセンスアンプ回路１３ｃ中の４つのセンスアンプまとめてであり、この４つのセンスアンプの組は固定されている。そこで、この第２の実施の形態では、更に効率的なリダンダンシーシステム及びリダンダンシー方式を提供しようとするものである。
【００３１】
図５に示す回路において、上記図１に示した回路と同一部分には同じ符号を付している。各Ｉ／Ｏに属するセンスアンプ回路１３ａ，１３ａ，…中のセンスアンプの数は、４×８（ペア）＝３２であり、これを選択するには５ビットのフューズ回路が必要である。また、スペアＤＱ線１５ｃ，１５ｃに設けられているスペアセンスアンプ回路１３ｃ中の４つのスペアセンスアンプの各々が独立に置換を受け付けられるので、５ビットよりなる４つのフューズボックス３３〜３６を設けている。スペアＤＱ線１５ｃ，１５ｃは、各ＤＱデコーダ１６−１，１６−２，…に共通であり、このスペアＤＱ線１５ｃ，１５ｃは４つの異なるＤＱ線１５ａ，１５ａ，…に属していた４つのセンスアンプ回路１３ａ中の１つのセンスアンプを置換できるようになっている。４つのスペアセンスアンプの各々が、どのＩ／Ｏで使用されるかを示すために、４ビットのフューズ回路を備えたフューズボックス３７−１，３７−２，…を各Ｉ／Ｏ毎に設けている。この４ビットのフューズボックス３７−１，３７−２，…の各々は、どれか一つのＩ／Ｏのみで使用することができ、列アドレス信号が不良カラムを指示したときに、そのフューズボックスが使用されていることを示すＩ／ＯでのみスペアＤＱ線１５ｃ，１５ｃがＤＱデコーダ１６−１，１６−２，…によって選択される。
【００３２】
図６ないし図８はそれぞれ、図５に示した回路における、フューズボックス３３の構成例、フューズボックス３７−１の構成例、及びデータパス切り替え回路の構成例をそれぞれ示している。
【００３３】
図６に示す如く、フューズボックス３３は、フューズ回路３３ａ〜３３ｅで構成されており、各フューズ回路３３ａ〜３３ｅ中には、フューズ素子Ｆ１，Ｆ２、Ｐチャネル型ＭＯＳトランジスタＱ１〜Ｑ４、Ｎチャネル型ＭＯＳトランジスタＱ５，Ｑ６、インバータ回路ＩＮＶ１〜ＩＮＶ４、及びアンドゲート２３，２４，２５等が含まれている。この図６ではフューズ回路３３ａの回路構成を詳細に示し、フューズ回路３３ｂ〜３３ｅはブロック化して示しているが、フューズ回路３３ｂ〜３３ｅもフューズ回路３３ａと実質的に同じ回路構成になっている。そして、各フューズ回路３３ａ〜３３ｅには信号ＢＰＲＳＴが供給されると共に、各フューズ回路毎に列アドレスの１ビットＡ０，／Ａ０〜Ａ４，／Ａ４が供給される。そして、各フューズ回路３３ａ〜３３ｅの出力信号Ｂ０〜Ｂ４がアンドゲート３８に供給され、このアンドゲート３８から信号ＲＤＱ０が出力される。
【００３４】
フューズボックス３４〜３６は、上記フューズボックス３３と実質的に同じ回路構成であり、各フューズボックス３４〜３６から信号ＲＤＱ１〜ＲＤＱ３が出力される。
【００３５】
図７は、上記図５に示した回路におけるフューズボックス３７−１の構成例を示している。このフューズボックス３７−１は、フューズ回路３７−１ａ〜３７−１ｄで構成されている。各フューズ回路は、上記図３に示した回路と同様に構成されており、フューズ回路３７−１ａ中にはそれぞれフューズ素子Ｆ３、Ｐチャネル型ＭＯＳトランジスタＱ７，Ｑ８、Ｎチャネル型ＭＯＳトランジスタＱ９、インバータ回路ＩＮＶ５，ＩＮＶ６、及びアンドゲート２７等が含まれている。各フューズ回路３７−１ａ〜３７−１ｄの出力信号ＦＢＭＴＣ０〜ＦＢＭＴＣ３はそれぞれオアゲート３８に供給され、このオアゲート３８の出力信号ＳＲとこの信号ＳＲをインバータ回路３９で反転した信号ＳＮによってデータ経路が切り替えられる。
【００３６】
図８は、データパスを切り替える回路を簡略化して示しており、オーバーレイドＤＱ線１５ａ毎に設けられている。この回路は、クロックトインバータ回路４０，４１とインバータ回路４２を含んで構成されている。上記クロックトインバータ回路４０の入力端にはオーバーレイドＤＱ線１５ａが接続され、クロック入力端には上記図７に示した回路の出力信号ＳＮが供給される。上記クロックトインバータ回路４１の入力端にはスペアオーバーレイドＤＱ線１５ｃが接続され、クロック入力端には信号ＳＲが供給される。上記クロックトインバータ回路４０，４１の出力端はインバータ４２の入力端に接続され、このインバータ４２の出力端がＤＱバッファ１７の入力端に接続される。クロックトインバータ回路４０は、信号ＳＮが“Ｈ”レベルの時にインバータ回路として動作し、“Ｌ”レベルの時に出力端がハイインピーダンス状態となる。また、クロックトインバータ回路４１は、信号ＳＲが“Ｈ”レベルの時にインバータ回路として動作し、“Ｌ”レベルの時に出力端がハイインピーダンス状態となる。
【００３７】
よって、入力されたアドレスと上記フューズボックス２０の各ビットが不一致の時には、オーバーレイドＤＱ線１５ａ上の信号がクロックトインバータ回路４０，インバータ回路４２を介してＤＱバッファ１７に供給される。一方、入力されたアドレスと上記フューズボックス２０の各ビットが一致した時には、スペアオーバーレイドＤＱ線１５ｃ上の信号がクロックトインバータ回路４１，インバータ回路４２を介してＤＱバッファ１７に供給される。
【００３８】
このような構成並びに方式によれば、不良が発生した一つのＩ／Ｏのみで置換が行われるので、多ビット化が進行しても効率的に救済できる。また、スペアメモリセル、スペアセンスアンプ回路１３ｃ、スペアカラムスイッチ１４ｃ及びスペアＤＱ線１５ｃ，１５ｃは各Ｉ／Ｏに共通であり、各Ｉ／Ｏ毎にこれらを設ける必要がないので高集積化にも寄与できる。スペアへの置換は、センスアンプ回路１３ｃ中の４つのスペアセンスアンプを、それぞれ異なるＩ／Ｏに属するセンスアンプに対しても独立に行うことができるので、より効率的な置換が行える。
【００３９】
図９は、この発明の第３の実施の形態に係る半導体記憶装置のリダンダンシーシステム及びリダンダンシー方式について説明するためのもので、メモリセルアレイのカラム構成にも着目して具体的に示している。すなわち、上述した第１，第２の実施の形態に係る半導体記憶装置のリダンダンシーシステム及びリダンダンシー方式では、全てのスペアＤＱ線がＤＱデコーダに共通に接続されていた。このため、スペアＤＱ線の容量は、他の正規のＤＱ線に比べるとかなり大きくなり、データ転送のスピードにアンバランスが生じる可能性がある。また、図１５に示したように、メモリはｎ個のメモリセルアレイから構成されており、このメモリセルアレイに共通にＤＱ線１５，１５，…が設けられているが、全てのセルアレイで同時に同じ列アドレスでスペアへの置換が生じるようになっている。この結果、実際にスペアＤＱ線を用いる必要がないメモリセルアレイがアクセスされているときでも、これを区別する手段がないので、スペアへの置換が生じる。そこで、これから説明する第３の実施の形態では、これらの点を改良し更に救済効率を向上させている。
【００４０】
１つのメモリセルアレイには１２８ペアのオーバーレイドＤＱ線１５ａ，１５ａ，…が設けられており、各ペアのオーバーレイドＤＱ線１５ａ，１５ａ，…に対してセンスアンプ回路１３ｄが設けられている。各センスアンプ回路１３ｄ中には８つのセンスアンプが設けられ、１０２４のセンスアンプが存在する。オーバーレイドＤＱ線１５ａ，１５ａの８ペアで一つのＩ／Ｏを構成しており、全部では１６のＩ／Ｏが存在することになる。また、独立に活性化されるメモリセルアレイの数は４つとし、これを区別する行アドレスのビットとしてｒ０とｒ１を割り振っている。
【００４１】
まず、一つのＩ／Ｏには、８×８＝６４個のセンスアンプが設けられているので、これを指定するためには６ビットが必要であり、一つのカラムの置き換えに関して６ビットのフューズ回路を有するフューズボックスが必要になる。一方、スペアセンスアンプ回路１３ｃ中のスペアセンスアンプの数は４つであり、このそれぞれを任意のカラムと置き換え可能にするためには、４つのフューズボックスが必要となる。よって、６ビットのフューズ回路を備えた４つのフューズボックス４３〜４６からなるフューズブロック４７を設けている。更に、独立に活性化できるメモリセルアレイが４つあり、この各々で独立にスペアセンスアンプへの置き換えを可能にするために、各々のメモリセルアレイに対して上記と同様なフューズブロック４８，４９，５０を設けている。ここで、フューズブロック４８には行アドレスのビットとしてｒ０＝０，ｒ１＝０が割り付けられ、フューズブロック４９には行アドレスのビットとしてｒ０＝１，ｒ１＝０が割り付けられている。また、フューズブロック５０には行アドレスのビットとしてｒ０＝０，ｒ１＝１が割り付けられ、フューズブロック４７には行アドレスのビットとしてｒ０＝１，ｒ１＝１が割り付けられている。
【００４２】
選択されたメモリセルアレイに送られた列アドレスの６ビットと一致したフューズボックスからの信号ＲＤＱ０〜ＲＤＱ３に従ってスペアセンスアンプがスペアＤＱ線１５ｃ，１５ｃに接続され、このスペアＤＱ線１５ｃ，１５ｃ上のデータがスペアＤＱバッファ（ＳＤＱＢ）５１でセンス増幅される。
【００４３】
４ビットのフューズボックス５２−１，５２−２，…は、正規のＤＱバッファ１７−１，１７−２，…にそれぞれ対応して設けている。フューズボックス５２−１，５２−２，…は、４つのスペアセンスアンプのどれがどのＩ／Ｏで使われているかを示すものである。このフューズビットのいずれかが示すスペアセンスアンプが使われると、そのＩ／Ｏではスペアが使用される可能性があるが、どのメモリセルアレイが活性化されているかが分からないと確定しない。そこで、どのメモリセルアレイが選択されているときに、どのＩ／Ｏでスペアが使用されているかを示すために、メモリセルアレイの数分、すなわち、今の場合、４ビットのフューズボックス５３−１，５３−２，…を各ＤＱバッファ１７−１，１７−２，…に更に設けている。そして、どのメモリセルアレイが活性化されているのかを示す行アドレスの２ビットｒ０，ｒ１によって生成された信号が４つのフューズビットのどれかと一致した場合、そのＩ／Ｏで不良カラムが選択されるとスペアが使われる。すなわちスペアセンスアンプを示すフューズからと活性化セルアレイを示すフューズからの信号がそのＤＱバッファで同時に生じたアクセスであり、そのＩ／Ｏではスペアが選択される。スペアの選択は、データパス切り替え回路５４−１，５４−２，…で、ＤＱバッファ１７−１，１７−２，…からのデータ転送路をスペアＤＱバッファ５１からのデータ転送路に変えて用いることによって行う。スペアＤＱ線１５ｃ，１５ｃと正規のＤＱ線１５ａ，１５ａの負荷容量の差をできるだけなくすために、データセンスバッファであるＤＱバッファ１７−１，１７−２，…とスペアＤＱバッファ５１の入出力データパスでスペアへの切り替えを行うようにしている。スペア使用時と普通の場合での各Ｉ／ＯでのＲＷＤ線１８−１，１８−２，…の負荷の違いは、スペアＤＱバッファ５１の駆動能力で調整できる。
【００４４】
図１０は、上記図９に示した回路におけるフューズボックス４３の構成例を示している。フューズボックス４３は、フューズ回路４３ａ〜４３ｆで構成されており、各フューズ回路４３ａ〜４３ｆ中には、フューズ素子Ｆ１，Ｆ２、Ｐチャネル型ＭＯＳトランジスタＱ１〜Ｑ４、Ｎチャネル型ＭＯＳトランジスタＱ５，Ｑ６、インバータ回路ＩＮＶ１〜ＩＮＶ４、及びアンドゲート２３，２４，２５等が含まれている。この図１０ではフューズ回路４３ａの回路構成を詳細に示し、フューズ回路４３ｂ〜４３ｆはブロック化して示しているが、フューズ回路４３ｂ〜４３ｆもフューズ回路４３ａと実質的に同じ回路構成になっている。そして、各フューズ回路４３ａ〜４３ｆには信号ＢＰＲＳＴが供給されると共に、各フューズ回路毎に列アドレスの１ビットＡ０，／Ａ０〜Ａ５，／Ａ５が供給される。そして、各フューズ回路４３ａ〜４３ｆの出力信号Ｂ０〜Ｂ５がアンドゲート５５に供給され、このアンドゲート５５から信号ＲＤＱ０が出力される。
【００４５】
フューズボックス４４〜４６は、上記フューズボックス４３と実質的に同じ回路構成であり、各フューズボックス４４〜４６から同様に信号ＲＤＱ１〜ＲＤＱ３が出力される。また、フューズブロック４８〜５０も上記フューズボックス４３〜４６のブロック４７と同様に構成されている。
【００４６】
図１１は、上記図９に示した回路におけるフューズボックス５２−１及び５３−１とこれらに関係する回路部を示している。フューズブロック４７〜５０から出力される４つのセンスアンプにそれぞれ対応する信号ＲＤＱ０〜ＲＤＱ３はそれぞれ、各センスアンプ毎にオアゲート５６−１〜５６−４に供給される。オアゲート５６−１には、ブロック４７から出力された信号ＲＤＱ０−４７、ブロック４８から出力された信号ＲＤＱ０−４８、ブロック４９から出力された信号ＲＤＱ０−４９及びブロック５０から出力された信号ＲＤＱ０−５０が供給され、このオアゲート５６−１の出力信号がフューズ回路５２−１ａ中のアンドゲート２７に供給される。オアゲート５６−２には信号ＲＤＱ１−４７，信号ＲＤＱ１−４８，ＲＤＱ１−４９，信号ＲＤＱ１−５０が供給され、このオアゲート５６−２の出力信号がフューズ回路５２−１ｂ中のアンドゲートに供給される。オアゲート５６−３には信号ＲＤＱ２−４７，信号ＲＤＱ２−４８，ＲＤＱ２−４９，信号ＲＤＱ２−５０が供給され、このオアゲート５６−３の出力信号がフューズ回路５２−１ｃ中のアンドゲートに供給される。同様に、オアゲート５６−４には信号ＲＤＱ３−４７，信号ＲＤＱ３−４８，ＲＤＱ３−４９，信号ＲＤＱ３−５０が供給され、このオアゲート５６−４の出力信号がフューズ回路５２−１ｄ中のアンドゲートに供給される。そして、各フューズ回路５２−１ａ〜５２−１ｄの出力信号ＦＢＭＴＣ０〜ＦＢＭＴＣ３がオアゲート５８に供給される。
【００４７】
また、メモリセルアレイの行のブロックを識別するために、アンドゲート５７−１〜５７−４を設けており、これらアンドゲート５７−１〜５７−４にはそれぞれロウアドレスｒ０，ｒ１が（０，０），（１，０），（０，１），（１，１）のそれぞれが供給される。各アンドゲート５７−１〜５７−４の出力信号は、フューズ回路５３−１ａ〜５３−１ｄ中のアンドゲート２７に供給され、これらフューズ回路５３−１ａ〜５３−１ｄの出力信号ＲＢＭＴＣ０〜ＲＢＭＴＣ３がオアゲート５９に供給される。上記オアゲート５８，５９の出力信号はアンドゲート６０に供給され、このアンドゲート６０の出力信号ＳＲとこの信号ＳＲをインバータ回路６１で反転した信号ＳＮによってデータ経路が切り替えが行われる。
【００４８】
なお、図１１では、フューズボックス５２−１と５３−１を例にとって説明したが、フューズボックス５２−２，…並びに５３−２，…も同様に構成されている。
【００４９】
図１２は、図９におけるデータパス切り替え回路５４の概略構成を示している。この回路は、クロックトインバータ回路６２，６３とインバータ回路６４を含んで構成されている。上記クロックトインバータ回路６２の入力端にはＤＱバッファ１７の出力端が接続され、クロック入力端には上記図１１に示した回路の出力信号ＳＮが供給される。上記クロックトインバータ回路６３の入力端にはスペアＤＱバッファ５１の出力端が接続され、クロック入力端には信号ＳＲが供給される。上記クロックトインバータ回路６２，６３の出力端はインバータ６４の入力端に接続され、このインバータ６４の出力端がＲＷＤバス１８に接続される。
クロックトインバータ回路６２は、信号ＳＮが“Ｈ”レベルの時にインバータ回路として動作し、“Ｌ”レベルの時に出力端がハイインピーダンス状態となる。
また、クロックトインバータ回路６３は、信号ＳＲが“Ｈ”レベルの時にインバータ回路として動作し、“Ｌ”レベルの時に出力端がハイインピーダンス状態となる。
【００５０】
このような構成によれば、不良が発生した一つのＩ／Ｏのみで置換が行われるので、多ビット化が進行しても効率的に救済できる。また、スペアメモリセル、スペアセンスアンプ回路１３ｃ、スペアカラムスイッチ１４ｃ及びスペアＤＱ線１５ｃ，１５ｃは各Ｉ／Ｏに共通であり、各Ｉ／Ｏ毎にこれらを設ける必要がないので高集積化にも寄与できる。スペアへの置換は、センスアンプ回路１３ｃ中の４つのスペアセンスアンプを、それぞれ異なるＩ／Ｏに属するセンスアンプに対しても独立に行うことができ、より効率的な置換が行える。更に、スペアＤＱバッファ５１を設け、ＤＱバッファ１７−１，１７−２，…とスペアＤＱバッファ５１の入出力データパスでスペアへの切り替えを行うので、スペアＤＱ線１５ｃ，１５ｃと正規のＤＱ線１５ａ，１５ａの負荷容量の差を小さくでき、データ転送のスピードを均等化できる。しかも、一つのメモリセルアレイ中で異なるＩ／Ｏの同一列アドレスでスペアの使用要求がある場合、すなわち二つ以上のＩ／Ｏでスペアセンスアンプ選択フューズビットとセルアレイ選択フューズビットの双方が同じビットが選択状態にある場合は、複数のＩ／Ｏで同時にスペアＤＱバッファの選択が生じてしまうが、この場合を除いて、すなわち同時に二つ以上のＩ／Ｏでスペアを使用する必要が生じる場合を除いて、メモリセルアレイ上のカラムの位置に対して任意位置からスペアへの置き換えが可能となる。
【００５１】
図１３は、上述したようなメモリチップをシステムに組み込んだ状態の一部を抽出して概略構成を示すブロック図である。メモリチップ１００は、基本的には上述した各実施の形態で説明した構成と同様になっている。このメモリチップ１００は、バス（アドレスバス、コマンドバス、データバス）１０１を介してＣＰＵ１０２に接続され、ＣＰＵ１０２からアドレス及びコマンドを受け、且つこのＣＰＵ１０２との間でデータの授受を行うようになっている。上記メモリチップ１００中には、メモリセルアレイ１０３、読み出し・書き込み回路１０４、入力回路１０５、出力回路１０６、同期回路１０７、クロックバッファ１０８、及びフューズプログラム回路１０９等が含まれている。上記ＣＰＵ１０２から出力されたクロック信号ＣＫは、クロックバッファ１０８に入力され、このクロックバッファ１０８の出力がメモリチップ１００の内部クロックＣＬＫとして用いられる。この内部クロックＣＬＫは読み出し・書き込み回路１０４及び同期回路１０７に供給される。上記読み出し・書き込み回路１０４は、ＣＰＵ１０２からバス１０１を介してアドレスとコマンドを受け、上記内部クロックＣＬＫに同期してメモリセルアレイ１０３からのデータの読み出し、及びメモリセルアレイ１０３へのデータの書き込みを行う。同期回路１０７は、クロック信号ＣＫと内部クロック信号ＣＬＫとのずれ（スキュー）を取り除くもので、このずれを取り除いた内部クロック信号ＣＫ´が上記入力回路１０５及び出力回路１０６に供給され、これらの回路１０５，１０６が信号ＣＫ´に同期して動作する。上記フューズプログラム回路１０９は、ＣＰＵ１０２からフューズプログラム信号ＦＰを受け、上記読み出し・書き込み回路１０４を制御して不良ＤＱ線から対応するＤＱバッファへのデータパスを、スペアＤＱ線からＤＱバッファへのデータパスに切り替えるようになっている。
【００５２】
上記のような構成において、経年変化等によってメモリチップ（メモリセル）１００に不良が発生した場合、ＣＰＵ１０２からメモリセルアレイ１０３中の各メモリセルにデータを書き込み、このデータを読み出してベリファイを行う。そして、不一致のときにＣＰＵ１０２からフューズプログラム回路１０９にフューズプログラム信号ＦＰを供給し、フューズプログラム回路１０９で前述した各実施の形態におけるフューズボックスに不良アドレスをプログラムし、不良ＤＱ線から対応するＤＱバッファへのデータパスを、スペアＤＱ線からＤＱバッファへのデータパスに切り替えて不良が発生したメモリセルをスペアメモリセルに置換する。これによって、システムに組み込んだ後で、経年変化等によってメモリセルに不良が発生した場合でもシステムそのものを不良にすることなく救済が可能となる。
【００５３】
図１４は、上記図１３に示したメモリシステムにおけるリダンダンシー方式について説明するためのフローチャートである。まず、システムの電源を立ち上げ（ステップ１）、ＣＰＵ１０２からメモリチップ１００にアドレス及びデータを与えて書き込みを行う（ステップ２）。次に、ＣＰＵ１０２から同じアドレスを与えてメモリチップ１００の上記書き込みを行ったアドレスからＣＰＵ１０２にデータを読み出し（ステップ３）、この読み出したデータと書き込んだデータとを比較する（ステップ４）。そして、両データが一致しているときには、全てのアドレスに対してテストを行ったか否か判定し（ステップ５）、全てのアドレスに対してテストを行っていないと判定されたときには、アドレスを変更して（ステップ７）、ステップ２からステップ６の動作を順次繰り返す。そして、ステップ５で書き込んだデータと読み出したデータとが全てのアドレスで一致していたと判定されると、メモリチップ１００は正常動作をしているものと判断してテストを終了する（ステップ７）。
【００５４】
一方、ステップ４で両データの不一致が検出されたときには、使用されているフューズボックスの数を確認し（ステップ８）、使用可能なフューズが残っているか否か判定する（ステップ９）。使用可能なフューズが残っていると判定された場合には、ＣＰＵ１０２からフューズプログラム信号ＦＰを発生してフューズプログラム回路１０９に供給し（ステップ１０）、不良アドレスをフューズにプログラムする（ステップ１１）。その後、ステップ６に戻ってアドレスを変更し、ステップ２に戻って上述した動作を繰り返す。一方、ステップ９で使用可能なフューズが残っていないと判定された場合には、メモリ不良としてシステムを停止する（ステップ１２）。
【００５５】
上記のような方式によれば、メモリチップ１００をシステムに組み込んだ後で経年変化等によって不良が発生しても、使用可能なフューズ（スペアメモリセル）が存在すれば容易に救済可能である。また、使用可能なフューズボックスの数を確認しつつテストを行うので、使用可能なフューズボックスがない場合に無駄なテスト動作を繰り返すこともない。
【００５６】
なお、上記図１３に示したシステムにおいて、ＣＰＵ１０２からフューズプログラム回路に１０９に信号線を介してフューズプログラム信号ＦＰを独立した信号として与える場合を例にとって説明したが、ＣＰＵ１０２からバス１０１を介してコマンドで入力するように構成しても良い。
【００５７】
【発明の効果】
以上説明したように、この発明によれば、効率的な不良救済が行えるメモリシステムが得られる。また、システムに組み込んだ後で、経年変化等によってメモリセルに不良が発生した場合にも救済が可能なメモリシステムが得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る半導体記憶装置について説明するためのもので、多ビットメモリにおける列アドレス信号によるデコードに関係する部分のみを抽出して模式的に示す回路図。
【図２】図１に示した回路におけるフューズボックスの構成例を示す回路図。
【図３】図１に示した回路におけるフューズ回路の構成例を示す回路図。
【図４】図１に示した回路において、リダンダンシーを行った時に、不良ＤＱ線からＤＱバッファへのデータパスを、スペアメモリセルから上記ＤＱバッファへのデータパスに切り替えるためのデータパス切り替え回路を簡略化して示す回路図。
【図５】この発明の第２の実施の形態に係る半導体記憶装置について説明するためのもので、多ビットメモリにおける列アドレス信号によるデコードに関係する部分のみを抽出して模式的に示す回路図。
【図６】図５に示した回路において、各Ｉ／Ｏに属するセンスアンプ回路中のセンスアンプを選択するためのフューズボックスの構成例を示す回路図。
【図７】図５に示した回路において、スペアセンスアンプ回路中のセンスアンプがどのＩ／Ｏで使用されているかを示すためのフューズボックスの構成例を示す回路図。
【図８】図５に示した回路において、リダンダンシーを行った時に、不良ＤＱ線からＤＱバッファへのデータパスを、スペアメモリセルから上記ＤＱバッファへのデータパスに切り替えるためのデータパス切り替え回路を簡略化して示す回路図。
【図９】この発明の第３の実施の形態に係る半導体記憶装置について説明するためのもので、多ビットメモリにおける列アドレス信号によるデコードに関係する部分のみを抽出して模式的に示す回路図。
【図１０】図９に示した回路において、各Ｉ／Ｏに属するセンスアンプ回路中のセンスアンプを独立に活性化できるメモリセルアレイ毎に選択するためのフューズボックスの構成例を示す回路図。
【図１１】図９に示した回路において、スペアセンスアンプ回路中のセンスアンプのどれがどのＩ／Ｏで使用されているかを示すためのフューズボックス、メモリセルアレイが選択されている時にどのＩ／Ｏでスペアが使用されているかを示すフューズボックス及びこれらに関係する回路部の構成例を示す回路図。
【図１２】図９におけるデータパス切り替え回路の概略構成を示す回路図。
【図１３】この発明の第４の実施の形態に係るメモリシステムの概略構成を示すブロック図。
【図１４】図１３に示したメモリシステムにおけるリダンダンシー方式について説明するためのフローチャート。
【図１５】従来の多ビットメモリの概略構成例を示すブロック図。
【図１６】図１５の多ビットメモリに、どのようにカラムのリダンダンシーを取り込むかの一例を模式的に示した回路図。
【符号の説明】
１１−１〜１１−ｎ…メモリセルアレイ、１２−１〜１２−ｎ…行デコーダ、１３−１〜１３−ｎ，１３ａ，１３ｄ…センスアンプ、１３ｃ…スペアセンスアンプ、１４−１〜１４−ｎ，１４ａ，１４ｄ…カラムスイッチ、１４ｃ…スペアカラムスイッチ、１５…ＤＱ線、１５ａ…オーバーレイドＤＱ線、１５ｃ…スペアオーバーレイドＤＱ線、１６，１６−１，１６−２…ＤＱデコーダ、１７−１〜１７−ｍ…ＤＱバッファ、１８−１，１８−２…ＲＷＤバス、２０，３３〜３６，４３〜４６，５２−１，５２−２，５３−１，５３−２…フューズボックス、２０ａ〜２０ｃ，２１−１，２１−２，３３ａ〜３３ｅ，３７−１，３７−２，４３ａ〜４３ｆ…フューズ回路、３０，３１，４０，４１，６２，６３…クロックトインバータ回路、３２，４２，６４…インバータ回路、４７〜５０…フューズボックスのブロック、５１…スペアＤＱバッファ、５４−１，５４−２，５４…データパス切り替え回路、１００…メモリチップ、１０１…バス、１０２…ＣＰＵ、１０３…メモリセルアレイ、１０４…読み出し・書き込み回路、１０５…入力回路、１０６…出力回路、１０７…同期回路、１０８…クロックバッファ、１０９…フューズプログラム回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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