(57)【特許請求の範囲】
【請求項１】
基板上にＭ字型の活性層を形成し、
前記活性層上に前記活性層を横断するゲート線をパターニングして形成すると同時に、前記ゲート線に平行な遮光膜を形成し、
前記ゲート線及び前記遮光膜に平行で、前記活性層との間で容量を形成する容量線を形成し、
前記ゲート線と直交し、前記活性層の両端の一方と接続するソース線を形成し、
前記ゲート線、前記ソース線、前記遮光膜及び前記容量線上に透明導電膜を形成し、
前記透明導電膜上にレジストマスクを形成し、
前記ゲート線、前記ソース線、前記遮光膜及び前記容量線をマスクとして前記基板側からの露光により、前記ゲート線、前記ソース線、前記遮光膜及び前記容量線上のレジストマスクを除去し、
露光された前記レジストマスクにより前記透明導電膜をパターニングすることにより画素電極を形成し、
前記画素電極は前記活性層の両端の他方と接続し、前記ソース線、隣接する画素のソース線、前記ゲート線及び前記遮光膜で囲まれており、
前記容量線は前記容量線を挟んで隣合う画素において共有され、
前記容量線を共有する隣合う画素において、前記画素電極は前記ゲート線を挟んで前記容量線の反対側に位置することを特徴とするアクティブマトリクス型表示装置の作製方法。
【請求項２】
請求項１において、前記ゲート線の一部、前記ソース線の一部及び前記遮光膜の一部のそれぞれと前記画素電極が重なるように前記透明導電膜をパターニングすることを特徴とするアクティブマトリクス型表示装置の作製方法。
【請求項３】
請求項２において、樹脂材料でなる層間絶縁膜を介して、前記画素電極と、前記ゲート線の一部、前記ソース線の一部及び前記遮光膜の一部のそれぞれが重なっていることを特徴とするアクティブマトリクス型表示装置の作製方法。
【請求項４】
請求項１乃至３のいずれか一において、前記活性層の少なくとも一部を遮光する遮光膜を前記ソース線と同一材料でもって同時に形成し、前記ソース線と同時に形成された前記遮光膜は前記ソース線と分断されていることを特徴とするアクティブマトリクス型表示装置の作製方法。
【請求項５】
請求項１乃至４のいずれか一において、前記活性層と前記ゲート線で３つの薄膜トランジスタを形成し、前記活性層と前記容量線とで形成する前記容量は前記薄膜トランジスタ同士の間に形成されることを特徴とするアクティブマトリクス型表示装置の作製方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本明細書で開示する発明は、液晶電気光学装置やＥＬ型の表示装置に代表される薄膜表示装置の構成に関する。
【０００２】
【従来の技術】
従来より薄膜表示装置として、液晶電気光学装置が知られている。液晶電気光学装置の中でも高い表示特性を有するものとして、アクティブマトリクス型のものが知られている。
【０００３】
アクティブマトリクス型の液晶表示装置は、マトリクス状に配置された多数の画素電極のそれぞれにスイッチング素子として薄膜トランジスタを接続し、この薄膜トランジスタでもって各画素に出入りする電荷を制御するものである。
【０００４】
このような構成の具体的な例を図１０に示す。図１０に示すのは、一つの画素を上面から見た様子を示している。図１０において、１１はソース線である。ソース線１１は画素に配置された薄膜トランジスタのソース電極に延在する配線である。
【０００５】
１２はゲイト線であり、薄膜トランジスタ１３のゲイト電極に延在する配線である。薄膜トランジスタの出力は、コンタクト１４を介して画素電極１６に接続されている。
【０００６】
画素電極１７の周辺部には、その縁を覆うように配置されたブラックマトリクスが配置されている。そして１６で示される斜線部分のみが画素電極として機能する構成となっている。
【０００７】
ブラックマトリクスは、遮光膜として機能する金属膜で構成されている。ブラックマトリクスは、表示が行われる際における画素周辺部の滲みを抑制するために配置されている。またブラックマトリクスは、薄膜トランジスタを外部の光から遮光するためにも機能する。
【０００８】
これは、薄膜トランジスタの活性層（特にチャネル形成領域）に外部からの光が照射されると、光導電効果により、活性層の抵抗が変化し、薄膜トランジスタの動作不良や誤動作の原因となるからである。
【０００９】
図１０に示すような構成とした場合、画素として動作する画素電極の領域が１６で示される斜線の領域となる。従って、画素領域全体に対する実質的に画素として動作する領域の割合は通常５０％以下となる。
【００１０】
この画素領域全体に対する実質的に画素として動作する領域の割合のことを開口率という。この開口率が大きくなる程、明るい画像を表示できる。
【００１１】
図１０に示すような従来より採られているアクティブマトリクス型の液晶表示装置の構成では、開口率を５０％以上とすることは困難であった。
【００１２】
【発明が解決しようとする課題】
本明細書で開示する発明は、高い開口率を有したアクティブマトリクス型の液晶表示装置を提供することを課題とする。
【００１３】
【発明を解決するための手段】
本明細書で開示する発明は、
アクティブマトリクス型の表示装置であって、
ブラックマトリクスとして機能する配線が格子状に配置されていることを特徴とする。
【００１４】
他の発明の構成は、
アクティブマトリクス型の表示装置であって、
画素電極の周囲の少なくとも一部と格子状に配置された配線とが重なるように構成され、
前記画素電極と重なった配線部分がブラックマトリクスとして機能することを特徴とする。
【００１５】
他の発明の構成は、
アクティブマトリクス型の表示装置であって、
画素電極に配置された薄膜トランジスタの少なくとも一部を遮光する遮光膜が格子状に配置された配線と同一面内に同一材料でもって形成されていることを特徴とする。
【００１６】
他の発明の構成は、
樹脂材料を介して格子状に構成された配線の少なくとも一部と画素電極とが重なっている構成を有することを特徴とする。
【００１７】
【実施例】
〔実施例１〕
本実施例は、画素電極と格子状に配置された配線とをオーバーラップさせることにより、格子状に配置された配線を従来のブラックマトリクスとして機能させることを特徴とする。
【００１８】
また、画素電極に接続されるスイッチング素子として複数の薄膜トランジスタとキャパシタとで構成されるものを利用することで、画素電極における電荷の保持特性を良好なものとすることを特徴とする。
【００１９】
図１に本実施例に示すアクティブマトリクス型の液晶表示装置の画素領域の概要を示す。図１に示すのは１０１で示されるソース線と１０２や１０４で示されるゲイト線とが格子状に配置されたアクティブマトリクス領域の一部である。
【００２０】
図１において、１０１はソース線である。このソース線１０１はＭ字型の活性層（１０７や１０８や３０１で示される）で構成される薄膜トラジスタのソース領域にコンタクトするソース電極に延在している。
【００２１】
１０２や１０４で示されるのはゲイト線であり、Ｍ字型を有した薄膜トランジスタの活性層を横断している。そしてゲイト電が活性層を横断した領域においてチャネル形成領域が活性層中に形成される。
【００２２】
Ｍ字型の活性層を有した薄膜トランジスタは、正確には図２に示すように３つの薄膜トランジスタと２つのＭＯＳキャパシタが複合化して構成されている。
【００２３】
このような構成とするのは、リーク電流を少なくし、１０５や１０６や１１０で示される画素電極における電荷の保持時間を長くするためである。
【００２４】
また図１に示す構成においては、ＭＯＳキャパシタを構成するための容量線（例えば１０３で示される）が、縦に隣合う画素において共有されている。例えば、容量線１０３は画素電極１０５と１０６とにおいて共有されている。
【００２５】
このような構成とすることで画素の開口率を高くすることができる。
【００２６】
また図１に示す構成においては、ＩＴＯ（または適当な透明導電膜）でなる画素電極１０５や１０６が、容量線１０３やソース線１０１とその縁が重なるように配置されている。
【００２７】
また１０９は隣合う２つの画素電極１１０と１０５との境界付近を覆う遮光膜であり、ブラックマトリクスとして機能する。
【００２８】
この遮光膜１０９は、ゲイト配線１０２と同じ材料で構成される。即ち、ゲイト配線１０２をパターニングによって形成する際に同時に形成される。
【００２９】
１１１で示されるのは薄膜トランジスタのチャネル形成領域となる領域を遮光する遮光膜である。この遮光膜１１１は、ソース線１０１と同じ材料でもって構成される。
【００３０】
即ち、ソース線１０１をパターニングする際に同時に遮光膜１１１は形成される。
【００３１】
このような構成とすることで、画素の開口率を最大限高めることができる。
【００３２】
一般に画素電極とソース線や容量線とが重ねることは、不要な容量を形成することになるので敬遠される。
【００３３】
そこで本実施例に示す構成においては、ソース線や容量線を覆って形成される層間絶縁膜として透明な樹脂材料を用いる。そしてこの樹脂材料の厚さを厚くした構成とする。
【００３４】
樹脂としてはその比誘電率を窒化珪素膜や酸化珪素膜に比較して低いεr ＝２〜３程度のものを利用する。このうにすることで上記の容量の問題を軽減することができる。
【００３５】
またその表面を平坦なものとすることができるので、図１に示すようなゲイト線１０２やソース線１０１に重なるような画素電極のパターンを容易に得ることができる。
【００３６】
なお、画素電極のパターニングは、ドライエッチングを用いることが、そのパターニングの精度の高さから好ましい。
【００３７】
図３にＡ−Ａ’で切った縦断面図を示す。図３に示されるのは、ガラス基板３０上に形成された酸化珪素膜でなる下地膜３１、下地膜上に形成された活性層３０１の断面が示されている。
【００３８】
活性層３０１は、ゲイト電極及びゲイト配線３０２が４箇所において横断する構成となっている。この４箇所の横断領域における内側の二つ領域における活性層領域が遮光膜３０５によって遮光されるチャネル形成領域となる。
【００３９】
図３において３０４は酸化珪素膜または窒化珪素膜で構成される層間絶縁膜である。この層間絶縁膜は、この上面に樹脂材料でなう層間絶縁膜がさらに形成される必要とす最小限の厚さでよい。
【００４０】
そして層間絶縁膜３０４上に２層目の配線（１層目はゲイト電極及びゲイト配線）であるソース配線１０１とソース配線１０１と同時に形成される遮光膜３０５が形成されている。
【００４１】
遮光膜３０５上には樹脂材料でなる層間絶縁膜３０６が形成されている。この層間絶縁膜は２μｍあるいは３μｍ程度以上の厚さとし、またその表面の平坦性を確保する。
【００４２】
そして樹脂でなる層間絶縁膜３０６上には、ＩＴＯでなる画素電極１１０を構成する透明導電膜が配置されている。
【００４３】
画素電極１１０は、ソース配線１０１の一部にオーバーラップするように配置されている。このようにすることで、ソース配線１０１を画素電極１１０のブラックマトリクスとして機能させることができる。
【００４４】
ここで前述したように、樹脂の比誘電率は普通層間絶縁膜に利用される酸化珪素膜や窒化珪素膜、さらにＰＳＧ膜等に比較して低い（材料によっては１／２以下とすることができる）ものとすることができ、さらにその厚さを厚くすることで画素電極１１０と配線との間の容量の形成を抑制することができる。
【００４５】
また、層間絶縁膜３０６の表面を平坦にすることができるので、画素電極１１０を可能な限り最大の面積で配置することができる。
【００４６】
図４に図１のＢ−Ｂ’で切った断面を示す。図４には、活性層１０８のソース領域に相当する領域からソース配線１０１から延在したソース電極によりコンタクトが成された状態が示されている。
【００４７】
このソース配線１０１から延在したソース電極上には、樹脂材料でなる層間絶縁膜３０６が形成されている。そしてさらにその上に画素電極１０６が形成されている。
【００４８】
画素電極１０６は、ソース配線１０１の一部にオーバーラップするように配置されており、そのオーバーラップする部分では、ソース配線１０１が画素電極の縁を遮光するブラックマトリクスとして機能している。
【００４９】
図５に図１のＣ−Ｃ’で切った断面を示す。図５に示す画素電極１１０のブラックマトリクスとして機能する遮光膜１０９は、ゲイト配線１０２や３０２の形成と同時に作製される。
【００５０】
図６に図１のＤ−Ｄ’で切った断面を示す。図６に示すように画素電極１０５は、ソース線１０１の一部にオーバーラップするように配置されている。
【００５１】
このような構成とすることで、ソース線１０１を画素電極１０５の周辺部の縁の一部を覆うブラックマトリクスとして機能させることができる。
【００５２】
本実施例に示す構成においては、画素電極を最大限に大きくし、さらに配線を形成するのと同時にブラックマトリクスおよび薄膜トランジスタのチャネル形成領域を遮蔽する遮光膜を形成する。
【００５３】
本実施例に示す構成を採用することにより、高い開口率を有する構成を得られるのと同時に、ブラックマトリクスや遮光膜を形成するのに特別にマスクを必要としないという有意性を得ることができる。
【００５４】
〔実施例２〕
本実施例は、実施例１に示す構成におけるＭ字型を有した薄膜トランジスタの配置方法を改良した例である。
【００５５】
図７に本実施例の概略の構成を示す。図７において、７０１がソース線であり、７０２がゲイト線である。また７０３が容量線である。７０４が活性層であり、ゲイト線と交差する４ヶ所の領域において薄膜トランジスタのチャネル形成領域が形成される。また活性層７０４が容量線と交差する２ヶ所の領域にはＭＯＳキャパシタが形成される。
【００５６】
７０５はソース領域とソース線７０１とのコンタクトであり、７０６は画素電極とドレイン領域とのコンタクトである。また７０７は、活性層７０４の特に遮光が必要とされるチャネル形成領域を遮光するための遮光膜である。
【００５７】
図７に示すような構成においては、ソース線７０１に一部が重ねるように活性層７０４が配置される。このような構成は、開口率を高めるための構成として有用なものとなる。
【００５８】
〔実施例３〕
本実施例は、図７に示す実施例２に示す構成において、容量の値をさらに大きくした場合の例である。
【００５９】
図８に本実施例に概略の構成を示す。本実施例に示す構成は、８０１で示されるように容量線７０３と重なる活性層７０４の一部を延長して設け、その部分に必要とする容量を形成することを特徴とする。
【００６０】
このような構成とすることで、特に開口率を低下させることなく、必要とする補助容量値を得ることができる。
【００６１】
〔実施例４〕
本実施例は、図１に示す構成とは薄膜トランジスタや容量線の配置が異なる構成に関する。
【００６２】
図９に示す構成は、各画素毎に独立した容量線を配置し、画素の構造を一つ一つ対称な形状としたことを特徴とする。このような構成は、表示ムラのない表示を行うために有用なものとなる。
【００６３】
図９において、９０１と９０７が容量線である。９０６がソース線である。９０２と９０８がゲイト線である。９０３と９０９がＭ字型を有した薄膜トランジスタの活性層である。そして９０５と９１１が画素電極である。
【００６４】
本実施例の構成は、実施例１の構成に比較して容量線を２倍の数で配置する必要があるが、各画素を対称な形状とすることができるので、均一な表示のためには有用なものとなる。
【００６５】
〔実施例５〕
本実施例は、ＩＴＯでなる画素電極のパターニングの方法に関する。実施例１に示す構成においては、ソース線と容量線に縁が重ねるように画素電極が配置されている。
【００６６】
そこで本実施例においては、ソース線やゲイト線、さらには容量線をマスクとして基板側から露光を行うことにより、ソース線やゲイト線、さらには容量線上のレジストマスクを除去し、画素電極をパターニングする。
【００６７】
この際、露光光の回りこみによって、各配線の縁に重なるようにして画素電極をパターニングすることができる。このような構成は、画素電極のパターニングのためのマスクを省ける意味で有用なものとなる。
【００６８】
【発明の効果】
本明細書に開示する発明を利用することにより、遮光膜やブラックマトリクスを形成するためのマスクを特に利用しない作製工程を実現できる。このような構成は、作製工程を簡略化し、高い生産性を実現する上で有用なものとなる。
【図面の簡単な説明】
【図１】    アクティブマトリクス型の画素の構成を示す図。
【図２】    アクティブマトリクス型の画素の断面の一部を示す図。
【図３】    アクティブマトリクス型の画素の断面の一部を示す図。
【図４】    アクティブマトリクス型の画素の断面の一部を示す図。
【図５】    アクティブマトリクス型の画素の断面の一部を示す図。
【図６】    アクティブマトリクス型の画素の断面の一部を示す図。
【図７】    アクティブマトリクス型の画素の構成を示す図。
【図８】    アクティブマトリクス型の画素の構成を示す図。
【図９】    アクティブマトリクス型の画素の構成を示す図。
【図１０】  従来のアクティブマトリクス型の画素の構成を示す図。
【符号の説明】
１０１      ソース線
１０２      ゲイト線
１０３      容量線
１０４      ゲイト線
１０５      画素電極
１０６      画素電極
１０７      活性層
１０８      活性層
１０９      遮光膜（ブラックマトリクス）
１１０      画素電極
１１１      遮光膜
３０１      遮光膜
３０２      ゲイト線
３０５      遮光膜
【図１】
0003708603.tif 000002
【図２】
0003708603.tif 000003
【図３】
0003708603.tif 000004
【図４】
0003708603.tif 000005
【図５】
0003708603.tif 000006
【図６】
0003708603.tif 000007
【図７】
0003708603.tif 000008
【図８】
0003708603.tif 000009
【図９】
0003708603.tif 000010
【図１０】
0003708603.tif 000011