(57)【特許請求の範囲】
【請求項１】
１セルが５３バイトフォーマット以外のフォーマットで入力されるＡＴＭレイヤデバイスからの入力をＴＣサブレイヤへ５３バイトフォーマット化して送信するＡＴＭセルフォーマット変換装置において、
送信セルをローテーションする第１のローテータと、
該第１のローテータの出力を書き込み且つ読み出すデュアルポートメモリと、
該デュアルポートメモリから読み出されたセルをローテーションする第２のローテータと、
前記第１及び第２のローテータ及び前記メモリの制御を行うタイミング制御とを備えることを特徴とするＡＴＭセルフォーマット変換装置。
【請求項２】
空きセル生成を有し、前記送信セルが５３バイト未満の場合空きバイトを挿入することを特徴とする請求項１に記載のＡＴＭセルフォーマット変換装置。
【請求項３】
前記メモリは、前記送信セルと同じバス幅の複数のメモリをパラレル構成とすることを特徴とする請求項１又は２に記載のＡＴＭセルフォーマット変換装置。
【請求項４】
１セルが５３バイトフォーマット以外のＡＴＭセルを５３バイトフォーマット化して送信するＡＴＭセルフォーマット変換装置方法において、
ＡＴＭレイヤからＴＣサブレイヤへｎ（正の整数）バイトパラレルで送信することと、
該送信セルを第１のローテータでローションを行うことと、
該ローテーションされた前記セルをｎ個のデュアルポートメモリに書き込むこととを特徴とするＡＴＭセルフォーマット変換方法。
【請求項５】
前記ｎ個のデュアルポートメモリに書き込む際に、前記送信セルが５３バイト未満であれば前記メモリ上に不足バイト分の領域を確保し、前記送信セルが５３バイトより大きければ空きバイトを削除することを特徴とする請求項４に記載のＡＴＭセルフォーマット変換方法。
【請求項６】
前記メモリからＡＴＭセルを読み出し後に、第２のローテータによりローテーションを行うことを特徴とする請求項４に記載のＡＴＭセルフォーマット変換方法。
【請求項７】
前記メモリからの読み出しと前記第２のローテータのローテーションが空きセル生成タイミングに同期していることを特徴とする請求項５に記載のＡＴＭセルフォーマット変換方法。
【請求項８】
前記第１のローテータ、前記メモリ及び前記第２のローテータがｎバイトパラレルフォーマットであることを特徴とする請求項６に記載のＡＴＭセルフォーマット変換方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＡＴＭセルフォーマット変換装置及び方法、特にＡＴＭレイヤとＴＣサブレイヤ間のＡＴＭセルフォーマット変換に関する。
【０００２】
【従来の技術】
ＡＴＭ（Asynchronous  Transfer  Mode：非同期転送モード）においては、ＡＴＭレイヤデバイスからの送信セルが５３バイトフォーマット以外で且つ５３バイト未満にバイトパラレル化したセルを、ＡＴＭレイヤデバイスが送信するセルのバス幅のまま５３バイトフォーマット化するセルフォーマット変換を行う。尚、ここでＴＣとは、Transmission  Convergence、即ち伝送コンバージェンスである。
【０００３】
従来のＳＴＭ−１Ｃ（Synchronous  Transfer  Mode−１  Concatenation：同期転送モード−１コンカチネーション）、ＯＣ−３Ｃ（Optical  Channel−１  Concatenation：光のキャリアレベル−１  コンカチネーション）等の１５５．５２ＭｂｐｓのＡＴＭセル用ＳＤＨ／ＳＯＮＥＴフレーマでは、ＡＴＭセルの処理を１バイト単位で行っていた。ＳＤＨ（Synchronous  Digital  Hierachy：同期ディジタルハイアラーキ）やＳＯＮＥＴ（Synchronous  Optical  Network：同期式光通信網）は、バイト多重処理を前提としている。よって、１５５．５２Ｍｂｐｓを８ビット（１バイト）に展開すると、１９．４４Ｍｂｐｓとなり、ＣＭＯＳプロセスを採用してもＬＳＩ（大規模集積回路）化は容易であった。また、８ビットのデータバス幅を持つＣＰＵをＡＴＭレイヤデバイスに採用すれば、ＡＴＭレイヤとＴＣサブレイヤ間のメモリは、バス幅の変換は不要であり、周波数調整とＡＴＭセルの入出力タイミング調整の機能のみを備えていればよかった。
【０００４】
図１１及び図１２に、従来のフォーマット変換例を示す。ＡＴＭ＿ＣＥＬＬ３とＡＴＭ＿ＣＥＬＬ４は、ＡＴＭレイヤデバイスから入力する送信セルである。ＡＴＭ＿ＣＥＬＬ３は、ＨＥＣ（Header  Error  Control：ヘッダ誤り制御）バイトを含む５３バイトフォーマットであり、ＡＴＭ＿ＣＥＬＬ４は、ＨＥＣバイトを含まない５２バイトフォーマットである。ＡＴＭレイヤデバイスから入力したセルは、セル先頭識別信号ＳＯＣとクロックＴＸＣＬＫにより、書き込みタイミング制御２からメモリ７に書き込みアドレスＷＡＤと書き込むイネーブル信号ＷＥを与えてメモリ７に書き込む。
【０００５】
入力したセルがＡＴＭ＿ＣＥＬＬ３の場合には、５３バイトのままでメモリ７に書き込む。他方、ＡＴＭ＿ＣＥＬＬ４の５２バイトの場合には、Ｈ４バイト書き込み後に、アドレスを２増加してＰ１を書き込むか、書き込み時に５２バイトのまま書き込み、読み出し時にＨ４バイトを読み出した後アドレスのインクリメント（増加）を１回停止して、その後Ｐ１を読み出す。入力する送信セルが５２バイトと５３バイトによる制御の切替は、５２／５３の制御信号で行う。
【０００６】
セルの書き込み状況と、読み出し状況とは、位相制御３が監視しており、メモリ７に未読セルがあれば位相制御信号ＰＣＯＮＴにより、読み出しタイミング制御４がメモリ７に読み出しアドレスＲＡＤと読み出しイネーブルＲＥを与えて送信セルを読み出す。メモリ７から送信セルを読み出すタイミングは、空きセル生成５で生成される空きセルの先頭と同期させる。メモリ７からセルを読み出しているときは、セレクタ９がメモリ７を選択し、メモリ７にセルがないときは、空きセル生成５を選択する。
【０００７】
図１２は、セレクタ９の入出力を示しているタイミングチャートである。セル挿入信号ＣＩＮＳがアクティブ（能動）ならば、メモリ７を選択する。他方、インアクティブならば空きセル生成５を選択して出力することを示している。
【０００８】
【発明が解決しようとする課題】
上述した従来技術は、いくつかの問題点を有する。先ず、８ビット（１バイト）パラレルのままＳＴＭ−１ＣやＯＣ−３Ｃより上位ハイアラーキ（階層）のフレームに、ＣＭＯＳプロセスのＬＳＩでＡＴＭセルを５３バイトフォーマット化して挿入するのが困難である。
【０００９】
また、ＳＴＭ−１ＣやＯＣ−３Ｃより上位ハイアラーキであるＳＴＭ−１６ＣやＯＣ４８Ｃ等の２．４Ｇｂｐｓの高速データストリームをＣＭＯＳやＢｉ−ＣＭＯＳプロセスのＬＳＩで処理するには、８ビットより大きくパラレル展開して動作速度を下げなければならない。その理由は、現在のＬＳＩの主流プロセスはＣＭＯＳやＢｉ−ＣＭＯＳであるが、これらのＬＳＩの動作速度は、簡単なものは数１００ＭＨｚ程度まで動作するが、ＲＡＭやＲＯＭ等のマクロまで含めると１００ＭＨｚ程度である。また、ＣＰＵ（中央処理装置）の電気的インタフェースとして一般的に使用されているＴＴＬ（トランジスタ・トランジスタ  ロジック）レベルの動作速度も１００Ｍｂｐｓが限界である。よって、２．４Ｇｂｐｓを８ビットにパラレル展開した３１１Ｍｂｐｓの動作速度では、ＣＭＯＳプロセスのＬＳＩやＴＴＬレベルの電気的インタフェースを採用したアーキテクチャでは実現困難である為である。
【００１０】
更に、ＣＰＵとの整合性のよい３２ビットのバス幅を有するＡＴＭレイヤデバイスを使用すると、ＡＴＭレイヤデバイスが出力する送信セルが５２又は５６バイトフォーマットとなり、ＡＴＭレイヤデバイスが出力する送信セルをそのままＳＤＨやＳＯＮＥＴのフレームに挿入することができない。その理由は、ＳＤＨやＳＯＮＥＴのフレームにＡＴＭセルを挿入するときは、空きセルを含むＡＴＭセルを５３バイト単位で隙間なく詰め込まなければならない。ＡＴＭレイヤデバイスが出力するセルが、１３ワードからなるＨＥＣのない５２バイトフォーマットならば、１バイト分の領域を確保し、１４ワードから成る５６バイトフォーマットならば、３バイト分の空きバイトを削除する。つまり、ＡＴＭレイヤデバイスが出力するセルが５３バイト以外の場合、５３バイトフォーマットにする為にセルフォーマット変換が必要である。加えて、送信セルがない場合には、空きセルを挿入しなければならないが、空きセルの挿入もフォーマット変換の要因となる。ＡＴＭレイヤデバイスが出力する送信セルの発生時刻を予測することは不可能であるので、ＡＴＭセルのフォーマット変換を複雑にする為である。
【００１１】
図１３及至図１５は、上述した従来例を基にセルフォーマット変換を検討した図である。入力したセルはローテーションせずにメモリ７に書き込み、読み出し時にローテーションする。図１３に示す如く、メモリ７上にはＡＴＭレイヤデバイスから入力した送信セルのフォーマットのまま書き込まれ、ＨＥＣバイトに隣接する３バイトが空きバイトとして存在する。図１４は、メモリ７上のデータ読み出し順番を示す。丸囲み（１）は最初に読み出す４バイトであり、丸囲み（２）、（３）と順に４バイト単位で読み出す。ＨＥＣバイトに隣接する空きバイトは、読み飛ばす。図１５は２セル分の読み出し後のセルを示す。最初の出力は、図１４の丸囲み（１）で読み出されたＨ１及至Ｈ４バイトであり、正常に出力されている。次の時刻は、図１４の丸囲み（２）の読み出しであるが、Ｐ１バイトが読み出せない。２セル目の読み出しでは、最初のセルのＰ４８と２セル目のＨ１及至Ｈ３を丸囲み（１４）で読み出し、正常に出力されている。次の時刻は、図１４の丸囲み（１５）の読み出しであるが、最初のセル読み出しと同様にＰ１が読み出せない。読み出せない原因は、ＨＥＣバイトに隣接するＰ１バイトが同一メモリ上に書き込まれている為であり、同一時刻に同一メモリをアクセスすることとなるのでＰ１バイトが読み出せず、従って、従来技術ではセルフォーマット変換ができない。
【００１２】
本発明の目的は、１セルが５３バイトフォーマット以外で且つバイトパラレル化した送信ＡＴＭセルをＡＴＭレイヤデバイスから入力し、ＳＤＨやＳＯＮＥＴにフレーミングする際に、発生するＨＥＣバイトの挿入、空きバイトの削除、空きセルの挿入を行いながらＡＴＭレイヤデバイスと同じバス幅のまま５３バイトフォーマットに変換するＡＴＭセルフォーマット変換装置及び変換方法を提供することである。
【００１３】
【課題を解決するための手段】
前述の課題を解決するため、本発明によるＡＴＭセルフォーマット変換装置及び変換方法は、次のような特徴的な構成を採用している。
【００１４】
（１）１セルが５３バイトフォーマット以外のフォーマットで入力されるＡＴＭレイヤデバイスからの入力をＴＣサブレイヤへ５３バイトフォーマット化して送信するＡＴＭセルフォーマット変換装置において、
送信セルをローテーションする第１のローテータと、
該第１のローテータの出力を書き込み且つ読み出すデュアルポートメモリと、
該デュアルポートメモリから読み出されたセルをローテーションする第２のローテータと、
前記第１及び第２のローテータ及び前記メモリの制御を行うタイミング制御とを備えるＡＴＭセルフォーマット変換装置。
【００１５】
（２）空きセル生成を有し、前記送信セルが５３バイト未満の場合空きバイトを挿入する上記（１）のＡＴＭセルフォーマット変換装置。
【００１６】
（３）前記メモリは、前記送信セルと同じバス幅の複数のメモリをパラレル構成とする上記（１）又は（２）のＡＴＭセルフォーマット変換装置。
【００１７】
（４）１セルが５３バイトフォーマット以外のＡＴＭセルを５３バイトフォーマット化して送信するＡＴＭセルフォーマット変換装置方法において、
ＡＴＭレイヤからＴＣサブレイヤへｎ（正の整数）バイトパラレルで送信することと、
該送信セルを第１のローテータでローションを行うことと、
該ローテーションされた前記セルをｎ個のデュアルポートメモリに書き込むＡＴＭセルフォーマット変換方法。
【００１８】
（５）前記ｎ個のデュアルポートメモリに書き込む際に、前記送信セルが５３バイト未満であれば前記メモリ上に不足バイト分の領域を確保し、前記送信セルが５３バイトより大きければ空きバイトを削除する上記（４）のＡＴＭセルフォーマット変換方法。
【００１９】
（６）前記メモリからＡＴＭセルを読み出し後に、第２のローテータによりローテーションを行う上記（４）のＡＴＭセルフォーマット変換方法。
【００２０】
（７）前記メモリからの読み出しと前記第２のローテータのローテーションが空きセル生成タイミングに同期している上記（５）のＡＴＭセルフォーマット変換方法。
【００２１】
（８）前記第１のローテータ、前記メモリ及び前記第２のローテータがｎバイトパラレルフォーマットである上記（６）のＡＴＭセルフォーマット変換方法。
【００２２】
【発明の実施の形態】
以下、本発明によるＡＴＭセルフォーマット変換装置及び変換方法の好適実施形態例を添付図１乃至図９を参照して詳細に説明する。尚、上述した従来技術と対応する構成要素には同様の参照符号を使用するものとする。
【００２３】
先ず、図１は、本発明によるＡＴＭセルフォーマット変換装置の好適実施形態例のブロック図である。尚、この例では、ＡＴＭレイヤデバイスのバス幅を３２ビット（４バイト）として説明するが、３２ビット以外でもよいこと勿論である。図２は、図１の各部におけるＡＴＭセル形状を示す。
【００２４】
図１のＡＴＭセルフォーマット変換装置は、ＡＴＭレイヤデバイス（図示せず）からセルが入力される第１のローテータ１、その出力側に接続されたメモリ７、このメモリ７の出力側の第２のローテータ６を有する。更に、書き込みタイミング制御２、位相制御３、読み出しタイミング制御４及び空きセル生成５を有する。
【００２５】
第１のローテータ１は、ＡＴＭレイヤデバイスのバス幅と同じ入出力のバス幅を有するローテータである。この第１のローテータ１は、４バイトのセル入力ＩＮＡ〜ＩＮＤと、４バイトのセル出力ＭＤＡ〜ＭＤＤを有する。
【００２６】
メモリ７の書き込み側には、書き込みアドレスＷＡＤ、書き込みイネーブルＷＥ及び書き込みデータＭＤＡ〜ＭＤＤの入力を有する。書き込みアドレスＷＡＤと書き込みイネーブルＷＥには、書き込みタイミング制御２から各々書き込みアドレス及び書き込みイネーブルが入力される。メモリ７の読み出し側には、読み出しアドレスＲＡＤ、読み出しイネーブルＲＥ及び第２のローテータ６へのデータ出力を有する。読み出しアドレスＲＡＤ及び読み出しイネーブルＲＥには、読み出しタイミング制御４から各々読み出しアドレス及び読み出しイネーブルが入力される。
【００２７】
メモリ７の内部構成は、ＡＴＭレイヤデバイスがｎバイトならば、８ビット×ｎ個から構成されるデュアルポートメモリである。この特定例では、バス幅が４バイトなので、４個で構成する。メモリ７を８ビット×ｎ個、構成にするのは、剰余バイトにより１バイト毎に独立に書き込み／読み出しを制御しなければならないからである。剰余バイト数は、この例では１バイト（５３バイト／４バイト＝４バイト×１３ワード＋１バイト）である。従って、４セル毎に剰余バイトが０になる為に、４バイトパラレルに展開したＡＴＭセルの形状数は４種類必要になる。メモリ７のワード数は、メモリ７に書き込むセルの形状数の正の整数倍として、１セルの領域を２のべき乗単位にマッピングすると制御が容易である。つまり、メモリ７上では、１セルを１６ワード単位にマッピングし、４セル単位でワード数を決定するとよい。この例では、メモリ７のワード数を最小構成の６４ワードとしている。
【００２８】
書き込みタイミング制御２は、セル先頭識別信号ＳＯＣと、位相制御３からの位相制御信号ＰＣＯＮＴと、クロックＴＸＣＬＫとを入力し、書き込みアドレスＷＡＤと、書き込みイネーブルＷＥと、ローテーション制御信号ＲＯＴ１とを出力する。書き込みアドレスＷＡＤ及び書き込みイネーブルＷＥは、上述の如くメモリ７に入力され、ローテーション制御信号ＲＯＴ１は第１のローテータ１に入力される。
【００２９】
位相制御３は、書き込みタイミング制御２及び読み出し制御４からの各々書き込み情報ＷＲ及び読み出し情報ＲＤを入力とし、両タイミング制御２、４に位相制御信号ＰＣＯＮＴを出力する。
【００３０】
読み出しタイミング制御４は、空きセル生成５からの空きセル生成状況ＤＣ−ＴＹＰＥ及び空きセル先頭信号ＨＥＡＤと、上述した位相制御信号ＰＣＯＮＴと、クロックＴＣＬＫとを入力とし、メモリ７への読み出しアドレスＲＡＤ及び読み出しイネーブルＲＥと、第２のローテータ６へのセル挿入信号ＣＩＮＳとを出力する。
【００３１】
空きセル生成５は、クロックＴＣＬＫを入力とし、４バイトの空きセル出力ＤＣＡ〜ＤＣＤ及びローテーション制御信号ＲＯＴ２を第２のローテータ６へ出力すると共に上述したＤＣ−ＴＹＰＥ及びＨＥＡＤを読み出しタイミング制御４に出力する。
【００３２】
第２のローテータ６は、メモリ７からの４バイトの送信セルＭＣＡ〜ＭＣＤ、空きセル生成５からのＤＣＡ〜ＤＣＤ及びＲＯＴ２、読み出しタイミング４からのセル挿入信号ＣＩＮＳ及びクロック入力ＴＣＬＫを入力とし、送信セル出力ＯＵＴＡ〜ＯＵＴＤを出力する。
【００３３】
図２に示す如く、メモリ７内には、送信セルがＭＣ０〜ＭＣ３の４種類の形状で書き込まれる（図２（Ａ）参照）。また、空きセル生成５では、ＤＣ０〜ＤＣ３を順次生成する（図２（Ｂ）参照）。更に、第２のローテータ６からの出力セルには、送信セルＭＣ０〜ＭＣ３と空きセルＤＣ０〜ＤＣ３が混合されて、ＯＣ０〜ＯＣ３の形状でＯＵＴＡ〜ＯＵＴＤとして出力される（図２（Ｃ）参照）。
【００３４】
次に、図３及び図４のタイミングチャートを参照して、図１のＡＴＭセルフォーマット変換装置の動作及至本発明によるＡＴＭセルフォーマット変換方法を説明する。図３及び図４は、メモリ７への送信セルの書き込み動作を示すタイミングチャートである。図３は、ＡＴＭレイヤデバイスから５６バイトフォーマットの送信セルを入力した際の動作を示す。図４は、ＨＥＣバイトを含まない５２バイトフォーマット入力時の動作を示す。
【００３５】
先ず、図３を参照して説明する。ＡＴＭレイヤデバイスからセル先頭識別信号ＳＯＣと４バイトの送信セルＩＮＡ〜ＩＮＤを入力する。送信セル第２ワードのＩＮＡには、ＨＥＣが挿入されているが、ＩＮＢ〜ＩＮＤは空きバイトである。第３ワードから第１６ワードには、ペイロードＰ１〜Ｐ４８が挿入されている。書き込みタイミング制御２では、ＳＯＣをカウントし、第１のローテータ１にローテーション制御信号ＲＯＴ１を出力する。ローテーション制御信号ＲＯＴ１は、セル先頭識別信号ＳＯＣのカウント数と共にＡ〜Ｄを巡回する。
【００３６】
図６に、ローテーション制御信号ＲＯＴ１の動作を示す。ローテーションＡは、ローテーションなしである。ローテーションＢは、１バイトシフトする。ローテーションＣは、２バイトシフトする。また、ローテーションＤは３バイトシフトである。
【００３７】
第１のローテータ１は、時間軸上のシフトは行わない。ローテーション制御信号ＲＯＴ１の切替タイミングは、入力する送信セルが５６バイトフォーマット時には、ＨＥＣバイト直後の第３ワードであり、５２バイトフォーマット時には、Ｈ１〜Ｈ４バイト直後の第２ワードである。
【００３８】
メモリ７は、書き込みイネーブル信号ＷＥＡ〜ＷＥＤに従い、ローテーションされたＭＤＡ〜ＭＤＤ中の５３バイト分の情報を書き込む。図３及び図４中の書き込みイネーブル信号ＷＥＡ〜ＷＥＤがメモリ７に書き込まれる送信セルの領域を示している。セルの空きバイトは、メモリ７に書き込まないことで削除する。削除は、図３のタイミングチャート上で書き込みイネーブル信号中のＤＥＬで示す部分で実行される。
【００３９】
書き込みアドレス上位２ビットＷＡＤＨは、ローテーション制御信号ＲＯＴ１と同期して０〜３を生成するので、メモリ７上に送信セルＭＣ０〜ＭＣ３が書き込まれる領域を制御する。書き込みアドレス下位４ビットＷＡＤＡＬ〜ＷＡＤＤＬは、空きバイト入力時にインクリメントを停止する。下位の書き込みアドレス発生方法は、図５に示す如く、下位アドレスとメモリにより全て異なる。
【００４０】
図４の書き込み動作は、ＨＥＣバイトを含まないので、書き込み時に１バイト分の領域を確保する。ローテーション方法は、図３の５６バイトフォーマット入力時と同様である。書き込みタイミング制御２は、ＭＤＡ〜ＭＤＤの４バイト中で、Ｈ１バイトの次のアドレスを＋２増加する。図４の下位書き込みアドレスＷＡＤＡＬ〜ＷＡＤＤＬのＩＮＳの部分は、１クロック前のアドレス値＋２となっており、書き込み時に指定しないアドレスがＨＥＣバイトの領域となる。
【００４１】
図５は、メモリ７上の送信セルの具体的な物理的な配置方法である。メモリ７上では、１６ワードを１セル分の領域とし、６４ワードでＭＣ０〜ＭＣ３をマッピングする。図中ハッチング部分のアドレスは、書き込み／読み出し共に指定しない。読み出し時に、ハッチング部分を指定しないことで、図５のＯＵＴＡ〜ＯＵＴＤの連続した５３バイトへのフォーマット変換ができる。
【００４２】
次に、メモリ７からの読み出し動作を図７及び図８を参照して説明する。空きセル生成５では、空きセルＤＣ０〜ＤＣ３を巡回して生成している。図７では、出力セルの形状がＯＣ１とＯＣ３の時刻に送信セルがあり、セル挿入信号ＣＩＮＳＡ〜ＣＩＮＳＤがＨ（ハイ）レベルとなってメモリ７内のセルを出力した例である。
【００４３】
図８は、図１の位相制御３により書き込み情報ＷＲと、読み出し情報ＲＤと、位相制御信号ＰＣＯＮＴとのタイミングチャートである。メモリ７内に送信セルを書き込むと、書き込み情報ＷＲを位相制御３に出力し、位相制御信号ＰＣＯＮＴの状態を変更する。位相制御信号ＰＣＯＮＴの状態を読み出しタイミング制御４が監視する。メモリ７に送信セルが書き込まれたことを検出し、読み出しアドレスＲＡＤをインクリメントする。
【００４４】
読み出しが完了すると、読み出し情報ＲＤを位相制御４に出力し、位相制御ＰＣＯＮＴの状態を変更する。図７に示す如く、メモリ７から送信セルを読み出すときは、読み出しアドレスＲＡＤがインクリメントする他に、読み出しイネーブルＲＥＡ〜ＲＥＤとセル挿入信号ＣＩＮＳもアクティブになり、メモリ７からセルが読み出される。メモリ７の出力は、第２のローテータ６でローテーションされ、以前に出力されたセルと隙間なく出力される。
【００４５】
次に、第２のローテータ６の動作を図９を参照して説明する。メモリ７上の送信セルは、上位アドレスの０〜３に対応してＭＣ０〜ＭＣ３の形状で書き込まれている。メモリ７上の４種類のセルは、第２のローテータ６により、出力セルＯＣ０〜ＯＣ３の４種類にローテーションされる。読み出しのローテーションは、送信セル間に空きセルが不規則に混入する為に、第１のローテータ１の如きＡ〜Ｄの巡回ではない。第２のローテータ６のローテーションの手順は、図１０に示すとおりである。
【００４６】
図１０から理解される如く、メモリ７上のセル形状ＭＣ０〜ＭＣ３、即ちメモリ７の上位アドレス０〜３が、出力セルの形状ＯＣ０〜ＯＣ３にローテーションする手順を示している。メモリ７の上位アドレスと出力セルの形状が決まると、ローテーションＡ〜Ｄの方法が一義的に決定する。
【００４７】
以上、本発明によるＡＴＭセルフォーマット変換装置及び変換方法の好適実施形態例を説明した。しかし、本発明は斯る特定例のみに限定されるべきではなく、本発明の要旨を逸脱することなく種々の変形変更が可能であることが当業者には容易に理解できよう。
【００４８】
【発明の効果】
上述の説明から理解される如く、本発明のＡＴＭセルフォーマット変換装置及び変換方法によると、ＡＴＭレイヤデバイスが５３バイト以外のバイトパラレルで送信セルを出力しても、ＡＴＭレイヤデバイスのバス幅のまま５３バイト化できるので、以下の如き効果が得られる。
【００４９】
先ず第１に、ＣＭＯＳやＢｉ−ＣＭＯＳプロセスのＬＳＩでも高速データストリームのＡＴＭセル処理が可能になる。その理由は、バイトパラレルのままフォーマット変換できるので、例えば４バイトパラレルにすると、２．４Ｇｂｐｓが８０Ｍｂｐｓ×３２ビットとなり、ＣＭＯＳやＢｉ−ＣＭＯＳプロセスの一般的なＬＳＩでも十分処理可能である。また、汎用的な電気的インタフェースのＴＴＬレベルでも十分通信可能な速度であるからである。
【００５０】
第２に、ＣＰＵとの整合性のよい３２ビットのバス幅を有することが可能になり、汎用性が高い。その理由は、ＡＴＭレイヤデバイスが出力するＡＴＭセルが５３バイトより大きいときは、空きバイトを削除し、５３バイト未満ならば不足バイトを挿入し、メモリの書き込み／読み出し時にローテーションを行うことで５３バイトの連続したＡＴＭセルが生成できる。従って、ＳＤＨやＳＯＮＥＴで規格化されたＡＴＭセルの５３バイトのＡＴＭセルフォーマット化ができ、しかもＡＴＭレイヤデバイスとの接続性が向上するからである。
【図面の簡単な説明】
【図１】本発明によるＡＴＭセルフォーマット変換装置の好適実施形態例の構成図である。
【図２】（Ａ）、（Ｂ）及び（Ｃ）は、各々図１のメモリ、空きセル生成及び第２のローテータにおけるセル形状を示す。
【図３】ＡＴＭレイヤデバイスが５６バイトフォーマット時の図１の動作タイミングチャートである。
【図４】ＡＴＭレイヤデバイスが５２バイトフォーマット時の図１の動作タイミングチャートである。
【図５】図１のＡＴＭセルフォーマット変換装置のメモリ読み出し動作タイミングチャートである。
【図６】図１中の第１のローテータの動作説明図である。
【図７】図１のＡＴＭセルフォーマット変換装置のメモリ読み出し動作タイミングチャートである。
【図８】図１中の位相制御の動作タイミングチャートである。
【図９】図１中の第２のローテータの動作説明図である。
【図１０】図１中の第２のローテータのローテーション手順を示す図である。
【図１１】従来のＡＴＭセルフォーマット変換装置の構成図である。
【図１２】図１１のメモリ読み出し動作タイミングチャートである。
【図１３】従来のＡＴＭセルフォーマット変換装置の他の例の構成図である。
【図１４】図１３の従来装置においてメモリの読み出し順番を説明する図である。
【図１５】図１３の従来装置の課題を説明する図である。
【符号の説明】
１              第１のローテータ
２、４          タイミング制御
３              位相制御
５              空きセル生成
６              第２のローテータ
７              メモリ（デュアルポート）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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