(57)【特許請求の範囲】
【請求項１】
電圧可変容量素子を発振閉ループ中に挿入し、制御電圧の入力される端子側とアース電位側とに設けた分割抵抗によって分割される分圧電圧を前記電圧可変容量素子に印加して発振周波数を制御する電圧制御発振器において、前記分割抵抗のアース電位側の端子にはソースをアース電位としたＮ型のＭＯＳ−ＦＥＴのドレインを接続し、前記ＭＯＳ−ＦＥＴのゲートに電源電圧から分圧電圧を印加し、前記分圧電圧によって前記ＭＯＳ−ＦＥＴのソースとドレインとの間を導通又は非導通にしたことを特徴とする電圧制御発振器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電圧制御発振器を産業上の技術分野とし、特に異なる電源電圧に適応して良好に動作する水晶振動子を用いた電圧制御発振器に関する。
【０００２】
【従来の技術】
（発明の背景）水晶振動子を用いた電圧制御発振器は周波数安定度に優れることから例えばＰＬＬ回路の源振に使用される。近年では、小型化及び省エネ化により電源電圧も小さくなり、通常では５Ｖ又は3.3Ｖのいずれかが選択されている。
【０００３】
（従来技術の一例）第２図は一従来例を説明する電圧制御発振器の回路図である。
電圧制御発振器は水晶発振器の発振閉ループに電圧可変容量素子１を挿入してなる。水晶発振器は水晶振動子２をインダクタ成分として例えば図示しないコルピッツ型の発振回路を形成する。電圧可変容量素子１はカソードを水晶振動子２に、アノードをアース電位に接続する。そして、水晶振動子２と電圧可変容量素子１との接続点に高周波阻止用の抵抗（高周波阻止抵抗３とする）を経て、電圧可変容量素子１に対して逆方向電圧となる制御電圧Ｖｃを符号を付しない入力端子から印加する。なお、図中の電源ＶDは電源、Ｖoは出力である。
【０００４】
このようなものでは、制御電圧Ｖcによって電圧可変容量素子１の端子間容量が変化するので、水晶振動子２から見た回路側の直列等価容量（所謂負荷容量）も変化して、発振周波数が変化する。したがって、制御電圧Ｖcを制御することによって発振周波数を可変することができる。
【０００５】
通常では、電源電圧Ｖdの半分の値Ｖd／２を制御電圧Ｖcの基準値Ｖcoとし、このときの発振周波数を基準周波数としている。そして、基準値Ｖcoを中心として制御電圧Ｖcを上下に可変し、発振周波数を制御している。一般的には、基準周波数に対して±100ppm以上の周波数変化量が求められている。
【０００６】
【発明が解決しようとする課題】
（従来技術の問題点）しかしながら、上記構成の電圧制御発振器では、電圧可変容量素子１の電圧に対する容量特性に起因して次の問題があった。すなわち、電圧可変容量素子１の容量特性は、第３図に示したように制御電圧Ｖcに対して端子間容量が指数関数的に減少する。したがって、制御電圧Ｖcの可変範囲（０〜Ｖd）が狭いほど直線性が良くなり、制御電圧Ｖcに対して発振周波数も直線的に変化して設計を容易にする。なお、縦軸は基準周波数ｆに対する変化量Δｆの周波数偏差Δｆ／ｆである。
【０００７】
例えば電源電圧を５Ｖとして制御電圧Ｖcの基準値Ｖcoを2.5に設定すると、電圧に対する周波数変化特性は、第４図に示したように約４Ｖから曲線部を生じてしまう。そして、曲線部は100ppm以内となる。したがって、基準周波数から±100ppm以内で直線性を有するとの規格を満足しなくなる。
【０００８】
このことから、従来では、入力端子からの制御電圧Ｖｃを高周波阻止抵抗３と分割抵抗４とで分圧し、制御電圧Ｖｃより小さくした分圧電圧Ｖｃ′として、電圧可変容量素子１に印加していた（第５図）。この場合、約４Ｖまでは直線性を有するので、電源電圧ＶDが５Ｖのときに分圧電圧Ｖｃ′が４Ｖ以下で周波数変化量が100ppm以上となるように分圧する。これにより、制御電圧Ｖｃ（0〜5Ｖ）の範囲内で直線性を良好にして±100ppmの周波数変化量を得ていた（第６図）。
【０００９】
しかし、この電圧制御発振器を電源電圧Ｖdを3.3Ｖとして動作させると、制御電圧Ｖcは高周波阻止抵抗３と分割抵抗４によって同様に分圧される。したがって、電圧可変容量素子１に印加される電圧は2.6Ｖ程度になり、周波数変化量が±100ppmに到達せず、規格を満足しなくなる。これらから、発振回路をＩＣで構成する場合には、各電源（５Ｖ、3.3Ｖ）用のものを作成しなければならず、生産性の悪い問題があった。
【００１０】
（発明の目的）本発明は、異なる電源に適応して生産性の高い電圧制御発振器を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明は、制御電圧を分圧するアース電位側の分割抵抗にソースをアース電位としたＮ型のＭＯＳ−ＦＥＴを接続し、電源電圧からの分圧電圧をゲートに印加し、分圧電圧によってＭＯＳ−ＦＥＴを導通又は非導通にしたことを基本的な解決手段とする。
【００１２】
【作用】
本発明では、電源電圧からの分圧電圧をＮ型のＭＯＳ−ＦＥＴのゲートに印加し、分圧電圧によってＭＯＳ−ＦＥＴを導通又は非導通とする。したがって、導通の場合には、制御電圧が分割抵抗によって分圧されて電圧可変容量素子１に印加される。また、非導通の場合には、制御電圧がそのまま印加される。以下、本発明の一実施例を説明する。
【００１３】
【実施例】
第１図は本発明の一実施例を説明する電圧制御発振器の回路図である。なお、前従来例と同一部分には同番号を付与してその説明は簡略又は省略する。
電圧制御発振器は発振閉ループ中の水晶振動子２にアノードを接地した電圧可変容量素子１のカソードを接続し、水晶振動子２と電圧可変容量素子１との接続点に高周波阻止抵抗３を経て、入力端子から制御電圧Ｖｃを印加する。そして、この実施例では、高周波阻止抵抗３とともに制御電圧Ｖｃを分圧する分割抵抗４にＮ型のＭＯＳ−ＦＥＴを接続する。
【００１４】
すなわち、ＭＯＳ−ＦＥＴ５のソースを接地してドレインを分割抵抗４に接続する。そして、電源ＶDとアース電位間にダイオード６と抵抗７とを直列接続し、接続点とＭＯＳ−ＦＥＴ５のゲートを接続する。ダイオード６は４個が直列に接続される。そして、接続点から分圧電圧Ｖsを印加する。
【００１５】
このような構成であれば、分圧電圧Ｖsは電源電圧Ｖdからダイオード６の４個分の順方向降下電圧（約0.7×4）2.8Ｖを差し引いた値になる。すなわち、Ｖs＝Ｖd−2.8（Ｖ）になる。したがって、電源電圧Ｖdが５Ｖの場合には、分圧電圧Ｖsが2.2Ｖとなって、ＭＯＳ−ＦＥＴ５のゲートに印加されるので、ソースとドレインとの間が導通する。したがって、この場合には、高周波阻止抵抗３と分割抵抗４の接続点とアースとの間も導通するので、制御電圧Ｖcは分圧されて電圧可変容量素子１に印加される。
【００１６】
また、電源電圧Ｖdが3.3Ｖの場合には、分圧電圧Ｖsは0.5Ｖになる。この場合には、ゲートとソースとの間の順方向降下電圧（0.7Ｖ）以下なので、ソースとドレインとの間は非導通となる。したがって、高周波阻止抵抗３と分割抵抗４の接続点とアースとの間も非導通となるので、制御電圧Ｖcは分圧されることなくそのまま電圧可変容量素子１に印加される。
【００１７】
このようなことから、電源電圧Ｖdを５Ｖとして動作させた場合は、制御電圧Ｖcが分圧されて電圧可変容量素子１に印加されるので、周波数変化量が±100ppmの範囲内で直線性を良好にする。また、電源電圧を3.3Ｖとして動作させた場合は、制御電圧Ｖcがそのまま印加されるので、直線性を良好にして周波数変化量を±100ppm以上を維持できる。したがって、１台の電圧制御発振器で５Ｖ及び3.3Ｖの電源電圧を共用できる。これにより、ＩＣ化する際一つの設計で済み、生産性を高めることができる。
【００１８】
【他の事項】
上記実施例では、ＭＯＳ−ＦＥＴ５のゲートにはダイオード６の順方向降下電圧を利用して分圧電圧Ｖsを印加したが、ダイオード６に代えて抵抗とし抵抗７との分圧電圧Ｖsを印加してもよい。但し、電源電圧が５Ｖのときは0.7Ｖを越え、３Ｖのときは0.7Ｖを下回るように抵抗比を設定する。
【００１９】
また、電源電圧Ｖdは５Ｖ及び3.3Ｖとしたが、基本的には異なる二つの電源に適用できる。また、水晶発振器を用いた電圧制御発振器を説明したが、水晶発振器以外の例えばＬＣ発振器を用いた場合でも適用でき、その他本発明の趣旨を逸脱しない範囲内で変更可能である。
【００２０】
【発明の効果】
本発明は、制御電圧を分圧するアース電位側の分割抵抗にソースをアース電位としたＮ型のＭＯＳ−ＦＥＴを接続し、電源電圧からの分圧電圧をゲートに印加し、分圧電圧によってＭＯＳ−ＦＥＴを導通又は非導通にしたので、異なる電源に適応して生産性の高い電圧制御発振器を提供できる。
【図面の簡単な説明】
【図１】本発明の一実施例を説明する電圧制御発振器の回路図である。
【図２】従来例を説明する電圧制御発振器の回路図である。
【図３】電圧可変容量素子の電圧に対する容量特性図である。
【図４】従来例を説明する電圧に対する周波数特性図である。
【図５】従来例を説明する電圧制御発振器の回路図である。
【図６】従来例を説明する電圧に対する周波数特性図である。
【符号の説明】
１  電圧可変容量素子、２  水晶振動子、３  高周波阻止抵抗、４  分割抵抗、５  ＭＯＳ−ＦＥＴ、６  ダイオード、７  抵抗．
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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