(57)【特許請求の範囲】
【請求項１】
本体回路における所定の電圧モニターノードと所定の回路起動ノードに接続される起動回路であって、
起動時に待機レベルから起動レベルに電圧が二値的に変化するスタンバイ信号を受けて、このスタンバイ信号が待機レベルのときは前記本体回路の動作を停止する停止信号を供給し、前記スタンバイ信号が待機レベルから起動レベルに変化したときは前記本体回路の前記回路起動ノードに起動信号を供給すると共に前記停止信号の供給を停止する起動信号供給手段と、
前記スタンバイ信号が起動レベルの状態であって、前記本体回路の前記電圧モニターノードの電圧が所定の値に達したとき、前記起動信号供給手段に対して前記起動信号の供給を停止する起動制御手段とを備え、
かつ、前記スタンバイ信号が起動レベルの状態であって、前記本体回路の前記電圧モニターノードの電圧が前記所定の値から異常値に変動したときに、前記本体回路の前記回路起動ノードに再起動信号を供給するための再起動信号生成手段を設けた
ことを特徴とする起動回路。
【請求項２】
前記起動制御手段は、
電源電圧線と接地線との間に出力端子が直列接続された第１の電界効果トランジスタと第２の電界効果トランジスタとを有し、
前記第１の電界効果トランジスタのゲートに前記電圧モニターノードの電圧が供給され、
前記第２の電界効果トランジスタのゲートに前記スタンバイ信号が供給され、
前記第１のトランジスタの出力端子と前記第２のトランジスタの出力端子の接続点の電圧を所定のしきい値で二値化する論理素子を設けたものであり、
前記再起動信号生成手段は、
前記起動制御手段の前記論理素子の入力側と接地線との間に出力端子が接続され、ゲートが前記電圧モニターノードに接続された第３の電界効果トランジスタであり、
前記起動信号供給手段は、
前記スタンバイ信号を反転する第１のインバータと、
前記起動制御手段の論理素子の出力と前記第１のインバータの出力の論理積の反転出力を演算するＮＡＮＤゲートと、
このＮＡＮＤゲートの出力にゲートが接続され、電源電圧線と前記本体回路の前記回路起動ノードとの間に出力端子が接続された第４の電界効果トランジスタと、
前記第１のインバータの出力にゲートが接続され、電源電圧線と前記電圧モニターノードとの間に出力端子が接続された第５の電界効果トランジスタとを備えたものである
請求項１記載の起動回路。
【請求項３】
前記起動制御手段は、
電源電圧線と接地線との間に出力端子が直列接続された第１の電界効果トランジスタと第２の電界効果トランジスタとを有し、
前記第１の電界効果トランジスタのゲートに前記電圧モニターノードの電圧が供給され、
前記第２の電界効果トランジスタのゲートに前記スタンバイ信号が供給され、
前記第１のトランジスタの出力端子と前記第２のトランジスタの出力端子の接続点の電圧を所定のしきい値で二値化する論理素子を設けたものであり、
前記再起動信号生成手段は、
前記起動制御手段の前記論理素子の入力側と接地線との間に接続された抵抗要素であり、
前記起動信号供給手段は、
前記スタンバイ信号を反転する第１のインバータと、
前記起動制御手段の論理素子の出力と前記第１のインバータの出力の論理積の反転出力を演算するＮＡＮＤゲートと、
このＮＡＮＤゲートの出力にゲートが接続され、電源電圧線と前記本体回路の前記回路起動ノードとの間に出力端子が接続された第４の電界効果トランジスタと、
前記第１のインバータの出力にゲートが接続され、電源電圧線と前記電圧モニターノードとの間に出力端子が接続された第５の電界効果トランジスタとを備えたものである
請求項１記載の起動回路。
【請求項４】
前記再起動信号生成手段における抵抗要素は、前記起動制御手段の前記論理素子の入力側と接地線との間に出力端子が接続され、ゲートが電源電圧線に接続された第３の電界効果トランジスタである請求項３記載の起動回路。
【請求項５】
前記起動制御手段における第１の電界効果トランジスタがｐＭＯＳ電界効果トランジスタであり、
第２の電界効果トランジスタがｎＭＯＳ電界効果トランジスタであり、
前記論理素子がインバータであり、
前記再起動信号生成手段における第３の電界効果トランジスタがｎＭＯＳ電界効果トランジスタである
請求項２記載の起動回路。
【請求項６】
前記起動制御手段における第１の電界効果トランジスタがｐＭＯＳ電界効果トランジスタであり、
第２の電界効果トランジスタがｎＭＯＳ電界効果トランジスタであり、
前記論理素子がインバータであり、
前記再起動信号生成手段における第３の電界効果トランジスタがｎＭＯＳ電界効果トランジスタである
請求項４記載の起動回路。
【請求項７】
前記再起動信号生成手段のｎＭＯＳ電界効果トランジスタは、回路形成基板の上に分割して形成された複数のｎＭＯＳ電界効果トランジスタからなり、
各複数のｎＭＯＳ電界効果トランジスタの出力側が直列に接続され、
各複数のｎＭＯＳ電界効果トランジスタのゲートが共通に接続されている
請求項５記載の起動回路。
【請求項８】
前記再起動信号生成手段のｎＭＯＳ電界効果トランジスタは、回路形成基板の上に分割して形成された複数のｎＭＯＳ電界効果トランジスタからなり、
各複数のｎＭＯＳ電界効果トランジスタの出力側が直列に接続され、
各複数のｎＭＯＳ電界効果トランジスタのゲートが共通に接続されている
請求項６記載の起動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、本体回路、例えばバンドギャップ基準電圧回路に組み込み、本体回路起動時および異常動作時に動作することにより、本体回路を確実に起動および再起動させる起動回路に関する。
【０００２】
【従来の技術】
従来、演算増幅器（Operational Amplifier、以下「オペアンプ」と略称する）の帰還を利用したバンドギャップ基準電圧回路のように、回路起動時にオペアンプの帰還ループ内に何らかの信号を与えなければ正常に動作を開始しない回路においては、回路構成が簡単で、かつ確実に回路を起動させることができる起動回路が必要とされている。
【０００３】
図８は従来の起動回路の一例（以下従来例１という）を示し、図９はこの起動回路で起動される本体回路の例であるバンドギャップ基準電圧回路の例を示している。
【０００４】
図８に示すように、従来例１の起動回路１０ｕは、インバータＩＮＶ１，ＩＮＶ２、ＮＡＮＤゲートＮＡ１、遅延回路Ｄ１０１およびｐＭＯＳトランジスタＰＴ２，ＰＴ３により構成されている。インバータＩＮＶ１，ＩＮＶ２および遅延回路Ｄ１０１の入力側は、ノードＮＤ２に接続されており、インバータＩＮＶ１の出力側ノードＮＤ５はｐＭＯＳトランジスタＰＴ３のゲートに接続されている。インバータＩＮＶ２の出力側ノードＮＤ４と遅延回路Ｄ１０１の出力側ノードＮＤ７はそれぞれＮＡＮＤゲートＮＡ１の入力側に接続され、ＮＡＮＤゲートＮＡ１の出力側ノードＮＤ６はｐＭＯＳトランジスタＰＴ２のゲートに接続されている。ｐＭＯＳトランジスタＰＴ２およびＰＴ３のドレイン側は、それぞれ出力端子ＯＵＴ１および信号端子ＳＮ１として、次に述べるバンドギャップ基準電圧回路２０ｕの電圧監視ポイントであるノードｎ２に接続される端子Ｔn2およびトランジスタＴ１０１，Ｔ１０２，Ｔ１０３の共通ゲートであるノードｎ３に接続される端子Ｔn3にそれぞれ接続される。
【０００５】
バンドギャップ基準電圧回路２０ｕは、図９に示すように、オペアンプＯＰＡ１、ｐＭＯＳトランジスタＴ１０１，Ｔ１０２，Ｔ１０３およびダイオード接続されているｎｐｎトランジスタＢ１０１，Ｂ１０２，Ｂ１０３により構成されている。トランジスタＴ１０１、抵抗素子Ｒ１０１およびダイオード接続されているトランジスタＢ１０１は電源電圧ＶCCの供給線と基準電位、例えば、接地電位ＧＮＤの供給線との間に直列接続され、トランジスタＴ１０２とダイオード接続されているトランジスタＢ１０２は電源電圧ＶCCの供給線と接地電位ＧＮＤ間に直列接続され、トランジスタＴ１０３、抵抗素子Ｒ１０２およびダイオード接続されているトランジスタＢ１０３は電源電圧ＶCCの供給線と接地電位ＧＮＤ間に直列接続されている。
トランジスタＴ１０１，Ｔ１０２，Ｔ１０３はゲート同士がともにオペアンプＯＰＡ１の出力端子ｎ３に接続されている。
【０００６】
オペアンプＯＰＡ１の非反転入力端子（＋）は、トランジスタＴ１０１と抵抗素子Ｒ１０１との接続中点からなるノードｎ１に接続され、その反転入力端子（−）は、トランジスタＴ１０２とトランジスタＢ１０２との接続中点からなるノードｎ２に接続されている。一方、オペアンプＯＰＡ１の出力信号は、トランジスタＴ１０１，Ｔ１０２およびＴ１０３のゲートにそれぞれ印加されている。このためオペアンプＯＰＡ１により帰還ループが形成され、当該帰還ループにより、正常動作時に、ノードｎ１とｎ２の電圧が等しくなるように、トランジスタＴ１０１，Ｔ１０２およびＴ１０３の電流Ｉ１，Ｉ２およびＩ３が制御される。その結果、出力端子Ｔoutから電源電圧ＶCCおよび温度依存性のない安定した電圧Ｖoutが出力される。
【０００７】
以上は、バンドギャップ基準電圧回路２０ｕが正常動作をする場合の動作を説明したものであるが、起動回路１０ｕがない単独のバンドギャップ基準電圧回路２０ｕでは、起動時の電圧上昇のばらつきにより、ノードｎ１の電圧Ｖn1がノードｎ２の電圧Ｖn2より高くなる場合、即ち、Ｖn1＞Ｖn2となる場合がある。そのような場合、オペアンプＯＰＡ１は、非反転入力端子（＋）に入力された信号電圧がその反転入力端子（−）に印加される信号電圧より高いので、ハイレベルの信号を出力し続けて、トランジスタＴ１０１，Ｔ１０２およびＴ１０３がオフのままとなる。このような状態では、バンドギャップ基準電圧回路２０ｕは正常に動作できない。
【０００８】
そこで起動回路１０ｕにより、起動時にノードｎ２の電圧Ｖn2をノードｎ１の電圧Ｖn1よりも強制的に高くして、バンドギャップ基準電圧回路２０ｕが正常動作状態となるようにし、その間はトランジスタＴ１０１，Ｔ１０２およびＴ１０３がオフになるようにする。バンドギャップ基準電圧回路２０ｕが正常動作状態となれば、トランジスタＴ１０１，Ｔ１０２およびＴ１０３のオフ状態を解除する。
【０００９】
図８に示した従来の起動回路１０ｕでは、起動回路１０ｕの入力端子ＩＮ１にスタンバイ（動作停止）状態でハイレベル、電圧供給状態でローレベルになるスタンバイ信号ＳＴＢが入力される。スタンバイ信号ＳＴＢがハイレベルであるときは、インバータＩＮＶ２の出力端子ＮＤ４はローレベルとなり、遅延回路Ｄ１０１の出力端子ＮＤ７は定常状態ではハイレベルである。したがって、ＮＡＮＤゲートＮＡ１の出力側ノードＮＤ６の電圧はハイレベルとなる。そうすると、ｐＭＯＳトランジスタＰＴ２がオフになり、ｐＭＯＳトランジスタＰＴ２のドレイン−ソース間はハイインピーダンスとなる。同時に、スタンバイ信号ＳＴＢがハイレベルであるので、インバータＩＮＶ１の出力側のノードＮＤ５はローレベル、ｐＭＯＳトランジスタＰＴ３はオン状態となるため、信号端子ＳＮ１がハイレベルとなり、バンドギャップ基準電圧回路２０ｕのトランジスタＴ１０１，Ｔ１０２およびＴ１０３はオフ状態となって、出力トランジスタＴ１０３のソース側に電流は流れず、出力端子ＴOUTには定電圧出力は出ない。
【００１０】
入力端子ＩＮ１に入力される信号の電圧がハイレベルからローレベルに転じると、インバータＩＮＶ１の出力側ノードＮＤ５がハイレベルとなり、ｐＭＯＳトランジスタＰＴ３がオフとなるため、バンドギャップ基準電圧回路２０ｕのノードｎ３の電位はオペアンプＯＰＡ１の出力電圧となる。一方、インバータＩＮＶ２の出力側ノードＮＤ４はハイレベルとなり、遅延回路Ｄ１０１の出力側ノードＮＤ７は遅延時間Δｔdの間はハイレベルとなる。したがってＮＡＮＤゲートＮＡ１の出力側ノードＮＤ６の電位はローレベルとなる。そうすると、ｐＭＯＳトランジスタＰＴ２はオンになり、ＯＵＴ１端子がハイレベルになる。これにより、ノードｎ２の電位が強制的にＶCCのレベル近くまで引き上げられる。オペアンプＯＰＡ１の反転入力端子（−）に印加される電圧がハイレベルになるため、オペアンプＯＡ１の出力側のノードｎ３がローレベルになり、３つのトランジスタＴ１０１，Ｔ１０２，Ｔ１０３は作動状態となる。遅延時間Δｔdの後、遅延回路Ｄ１０１の出力はローレベルとなるので、ＮＡＮＤゲートＮＡ１の出力側ノードＮＤ６はハイレベルとなり、ｐＭＯＳトランジスタＰＴ２はオフになって、バンドギャップ基準電圧回路２０ｕとは切り離され、バンドギャップ基準電圧回路２０ｕが単独で動作開始する。
【００１１】
上述した従来のバンドギャップ基準電圧回路２０ｕは、回路起動後、起動回路１０ｕによりトランジスタＰＴ３をオフさせ、且つある一定時間だけトランジスタＰＴ２をオンさせた後、オフさせるような制御により、停止しているときのノードｎ１とｎ２の電圧にかかわらず、正常に起動可能となる。ここで、トランジスタＰＴ２がオンのままだと、オペアンプＯＰＡ１からなる帰還ループが正常に動作できず、オペアンプＯＰＡ１はトランジスタＴ１０１，Ｔ０１２およびＴ１０３を制御できないため、遅延回路Ｄ１０１の遅延時間によりトランジスタＰＴ２のオン時間を制御する制御信号Ｓ１を発生する。
【００１２】
しかし、この従来の起動回路１０ｕにおいては、信号Ｓ１のレベルの切り換えはバンドギャップ基準電圧回路２０ｕの動作状態を確認してから行われるのではなく、遅延時間が経験的に設定されるものであるため、かならずしも最適な値に設定されているわけではない。この切り換えの時間が長すぎると、バンドギャップ基準電圧回路２０ｕの立ち上がり時間が必要以上に延びて、立ち上がり特性が悪化し、また短すぎるとノードｎ２の電圧Ｖn2が十分高くなる前に起動回路１０ｕが停止してしまい、バンドギャップ基準電圧回路２０ｕが正常に起動しない可能性がある。したがって、この起動回路１０ｕは設計時に細心な注意が必要であり、しかも、製造時のバラツキ、回路動作条件の変動に影響されやすいという不利益がある。
【００１３】
このような図８に示した従来例１の起動回路１０ｕの問題点に対し、本願出願人は、特開２０００−２６７７４９号公報に開示されているような、遅延時間によらず、バンドギャップ基準電圧回路が安定したことを確認してからバンドギャップ基準電圧回路と切り離すようにした起動回路（以下従来例２という）を発明した。図１０はその従来例２の構成を示す回路図である。
【００１４】
図示のように、この従来例２の起動回路１０ｖは、ｐＭＯＳトランジスタＰＴ１，ＰＴ２，ＰＴ３、ｎＭＯＳトランジスタＮＴ１、インバータＩＮＶ１，ＩＮＶ２およびＮＡＮＤゲートＮＡ１により構成されている。
【００１５】
ｐＭＯＳトランジスタＰＴ１とｎＭＯＳトランジスタＮＴ１は、電源電圧ＶCCの供給線と接地電位ＧＮＤ間に直列接続されている。トランジスタＰＴ１のゲートは信号端子ＳＮ１に接続され、トランジスタＮＴ１のゲートは入力端子ＩＮ１に接続されている。トランジスタＰＴ１とＮＴ１のドレイン同士の接続点は、ノードＮＤ１に接続されている。インバータＩＮＶ１の入力端子は入力端子ＩＮ１に接続され、インバータＩＮＶ２の入力端子はノードＮＤ１に接続されている。ＮＡＮＤゲートＮＡ１の両方の入力端子はそれぞれインバータＩＮＶ１とＩＮＶ２の出力端子に接続されている。トランジスタＰＴ２のゲートはＮＡＮＤゲートＮＡ１の出力端子に接続され、そのソースは電源電圧ＶCCの供給線に接続され、ドレインは出力端子ＯＵＴ１に接続されている。トランジスタＰＴ３のゲートはインバータＩＮＶ１の出力端子に接続され、そのソースは電源電圧ＶCCの供給線に接続され、ドレインは信号端子ＳＮ１に接続されている。出力端子ＯＵＴ１は、従来例１と同様に、本体回路、例えば図９のバンドギャップ基準電圧回路２０ｕにおいて、起動するために一時的に電圧を上げる必要のある動作ノードｎ２に接続され、信号端子ＳＮ１は、動作停止時に電源電圧ＶCCの電圧に固定され、動作開始後電源電圧ＶCCからｐＭＯＳトランジスタＴ１０１，Ｔ１０２，Ｔ１０３をオンさせるのに十分な電圧まで低下させる必要のある動作ノードｎ３に接続されている。
【００１６】
図１１は、図１０に示す従来例２における起動回路１０ｖの起動時の動作を示すタイミングチャートである。以下、図１１および図１０ならびに本体回路の例として示した図９のバンドギャップ基準電圧回路２０ｕを参照しつつ、従来例２の起動回路１０ｖの動作を説明する。
【００１７】
図１１（ａ）に示すように、起動回路１０ｖの入力端子ＩＮ１には、スタンバイ時（停止時）にハイレベル、時刻ｔ0からの動作開始後にローレベルに切り替わるスタンバイ信号ＳＴＢが印加される。
【００１８】
スタンバイ状態においては、入力端子ＩＮ１のノードＮＤ２の電位がハイレベルであるため、インバータＩＮＶ１の出力側のノードＮＤ５はローレベルにある。また、トランジスタＮＴ１はオン状態であるので、ノードＮＤ１はローレベル、例えば、接地電位ＧＮＤのレベルに保持される。インバータＩＮＶ１，ＩＮＶ２の出力信号に応じてＮＡＮＤゲートＮＡ１の出力端子がハイレベルに保持されているので、トランジスタＰＴ２はオフ状態である。一方、トランジスタＰＴ３のゲートがローレベルにあるので、当該トランジスタＰＴ３はオン状態であり、信号端子ＳＮ１はハイレベル、例えば、電源電圧ＶCCまたはそれに近いレベルに保持されている。
【００１９】
図１１（ａ）に示すように、時刻ｔ0でスタンバイ信号ＳＴＢがハイレベルからローレベルに切り換わると、同図（ｂ）に示すように、スタンバイ信号ＳＴＢの立ち下がりから少し遅れて（時刻ｔ1）、インバータＩＮＶ１の出力側ノードＮＤ５の電位がローレベルからハイレベルに切り換わる。これに伴い、トランジスタＰＴ３がオフするが、信号端子ＳＮ１から新たな信号が入ってこない限り当該信号端子ＳＮ１はハイレベルのままに保持される。
【００２０】
前記のように、スタンバイ信号ＳＴＢがローレベルになると、トランジスタＮＴ１がオンからオフに転じるが、信号端子ＳＮ１がハイレベルのまま保持されるので、トランジスタＰＴ１も同時にオフすることになり、ノードＮＤ１はハイインピーダンス状態となる。したがって、図１１（ｃ）に示すように、ノードＮＤ１の電圧は変化せず、ローレベルに保持されたままとなる。
【００２１】
このとき、ＮＡＮＤゲートＮＡ１の両方の入力端子がともにハイレベルにあるので、図１１（ｅ）に示すように、ＮＡＮＤゲートＮＡ１の出力側ノードＮＤ５がローレベルに保持される。これに応じてトランジスタＰＴ２がオンし、出力端子ＯＵＴ１に起動電流ＩSTが供給される。出力端子ＯＵＴ１から供給された電流ＩSTに応じて、例えば、図９に示すバンドギャップ基準電圧回路２０ｕが動作し始める。図１１（ｇ）は、ノードｎ１とｎ２の電圧Ｖn1，Ｖn2に応じてオペアンプＯＰＡ１の出力電圧、即ち、ノードｎ３の電圧を示している。図示のように、ノードｎ２の電圧Ｖn2の上昇に伴い、図１１（ｇ）に示すように、ノードｎ３の電圧すなわち信号端子ＳＮ１の電圧が低下し始める。これに伴い、ｐＭＯＳトランジスタＰＴ１のソース−ドレイン間抵抗が減少し始め、図１１（ｃ）に示すようにノードＮＤ１の電位が時刻ｔ2の時点から上昇する。
【００２２】
ノードＮＤ１の電圧がインバータＩＮＶ２のロジックしきい値Ｖtを越えると、図１１（ｄ）に示すようにｔ3の時点でインバータＩＮＶ２の出力端子がハイレベルからローレベルに切り換わり、これに少し遅れたｔ4の時点で、同図（ｅ）に示すように、ＮＡＮＤゲートＮＡ１の出力端子がローレベルからハイレベルに切り換わる。これにより、ｐＭＯＳトランジスタＰＴ２がオフになり、同図（ｆ）に示すようにバンドギャップ基準電圧回路２０ｕのノードｎ２の電圧Ｖn2が降下し、オペアンプＯＰＡ１の反転入力であるＶn2と非反転入力であるＶn1の電位が同レベルとなった時点（ｔ5）でオペアンプＯＰＡ１の動作による基準電圧発生の正常動作に復帰する（同図（ｇ）、（ｈ））。
【００２３】
このように、図１０に示す従来例２に係る起動回路１０ｖによれば、予め設定された遅延時間によらず、バンドギャップ基準電圧回路２０ｕの要監視ノードの電圧が所定の値に納まったことを確認してから起動回路１０ｖの動作を完了するので、確実な起動が行われるようになった。
【００２４】
【発明が解決しようとする課題】
ところで、図１０に示す従来例２では、回路動作停止時にハイレベルで、回路動作開始時にローレベルとなるスタンバイ信号ＳＴＢを起動時に起動回路１０ｖに与えることで前記の動作を行うようにしている。
【００２５】
しかしながら、バンドギャップ基準電圧などの本体回路においては、電源投入時に正常動作を開始しない場合、あるいは本体回路が正常動作時に何らかの原因で動作を停止する場合もあり得る。
【００２６】
図１２は、その状態を示すタイムチャートである。同図（ａ）は端子ＩＮ１に与えられているスタンバイ信号ＳＴＢを示すもので、起動後はローレベルが保持されている。したがって、同図（ｂ）に示すように、インバータＩＮＶ１の出力側ノードＮＤ５の電位はハイレベルである。また同図（ｃ）に示すように、ｎＭＯＳトランジスタＮＴ１の出力側ノードＮＤ１の電位はｎＭＯＳトランジスタＮＴ１がオフでありそのソース−ドレイン間のインピーダンスが高いのでハイレベルである。したがって、同図（ｄ）に示すようにインバータＩＮＶ２の出力側ノードＮＤ４はローレベルであり、ＮＡＮＤゲートＮＡ１の出力側ノードＮＤ６の電位は同図（ｅ）に示すようにハイレベルである。この状態では、ｐＭＯＳトランジスタＰＴ２もＰＴ３もオフであり、図９に示すバンドギャップ基準電圧回路２０ｕのノードｎ１，ｎ２，ｎ３の電位は図１２（ｆ），（ｇ）に示すように正常動作をしており、出力電圧ＶOUTは同図（ｈ）に示すように所定の一定電圧を出力している。
【００２７】
この正常動作状態において、時刻ｔ10において何らかの原因でトランジスタＴ１０１，Ｔ１０２が異常動作し、図１２（ｆ）に示すようにバンドギャップ基準電圧回路２０ｕのオペアンプＯＰＡ１の非反転入力側ノードｎ１の電圧と反転入力側ノードｎ２の電圧に差が生じ、ノードｎ２側がｎ１側よりも低電圧になった場合、同図（ｇ）に示すようにオペアンプＯＰＡ１がその偏差電圧を増幅して最大電圧である電源電圧ＶCC近くまで達することになる。そうすると、トランジスタＴ１０１，Ｔ１０２，Ｔ１０３がオフ状態になって、オペアンプＯＰＡ１によるフィードバックが行われなくなり、図１２（ｈ）に示すように、出力電圧ＶOUTが所定の定電圧にならなくなる。
【００２８】
バンドギャップ基準電圧回路２０ｕがこのような異常状態になっても、起動回路１０ｖはｐＭＯＳトランジスタＰＴ２，ＰＴ３がオフ状態であるので、バンドギャップ基準電圧回路２０ｕに対して何らの作用も生じさせない。
【００２９】
このように、起動時のみにスタンバイ信号ＳＴＢで動作開始する従来の起動回路では、起動後に本体回路が異常動作状態になった場合には、再起動動作を行うことができないという問題があった。
【００３０】
そこで本発明が解決しようとする課題は、予め設定された遅延時間によらずに本体回路の迅速な起動を行うことのできる従来例２の利点に加え、バンドギャップ基準電圧回路等の本体回路が何らかの原因で正常動作をしなかったり、正常動作後に動作停止をしたときにも、本体回路の再起動動作を行うことのできる起動回路を提供することにある。
【００３１】
【課題を解決するための手段】
前記課題を解決するため、本発明の起動回路は、本体回路における所定の電圧モニターノードと所定の回路起動ノードに接続される起動回路であって、
起動時に待機レベルから起動レベルに電圧が二値的に変化するスタンバイ信号を受けて、このスタンバイ信号が待機レベルのときは前記本体回路の動作を停止する停止信号を供給し、前記スタンバイ信号が待機レベルから起動レベルに変化したときは前記本体回路の前記回路起動ノードに起動信号を供給すると共に前記停止信号の供給を停止する起動信号供給手段と、
前記スタンバイ信号が起動レベルの状態であって、前記本体回路の前記電圧モニターノードの電圧が所定の値に達したとき、前記起動信号供給手段に対して前記起動信号の供給を停止する起動制御手段とを備え、
かつ、前記スタンバイ信号が起動レベルの状態であって、前記本体回路の前記電圧モニターノードの電圧が前記所定の値から異常値に変動したときに、前記本体回路の前記回路起動ノードに再起動信号を供給するための再起動信号生成手段を設けている。
【００３２】
この発明においては、上記構成の再起動信号生成手段を備えたことにより、もし、本体回路が正常動作を開始しない場合、あるいは本体回路が正常動作時に何らかの原因で動作を停止した場合、本体回路の電圧モニターノードの電圧が異常値になるので、再起動信号生成手段が作動し、本体回路の回路起動ノードに再起動信号を供給し、本体回路を再起動する。本体回路の電圧モニターノードの電圧が所定の値に達すれば、再起動信号が停止し、本体回路は正常動作状態になる。
【００３３】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
【００３４】
＜第１の実施形態＞
図１は本発明の第１実施形態を示す機能ブロック図である。本実施形態の起動回路１０は、起動信号供給手段１１と、起動制御手段１２と、再起動信号生成手段１３とから構成されている。起動回路１０に接続される本体回路２０は、電圧モニターノード２１と、回路起動ノード２２と、出力端子ＴOUTを有している。
【００３５】
起動信号供給手段１１は、起動時に待機レベルから起動レベルに電圧が二値的に変化するスタンバイ信号を受けて、このスタンバイ信号が待機レベルのときは本体回路２０の動作を停止する停止信号を供給し、スタンバイ信号が待機レベルから起動レベルに変化したときは本体回路２０の回路起動ノード２２に起動信号を供給し、同時に停止信号の供給を停止する。
【００３６】
起動制御手段１２は、スタンバイ信号が起動レベルの状態になった後、本体回路２０の電圧モニターノード２１の電圧が所定の値に達したとき、起動信号供給手段１１に対して起動信号の供給を停止する。
【００３７】
再起動信号生成手段１３は、スタンバイ信号が起動レベルの状態になった後、本体回路２０の電圧モニターノード２１の電圧が所定の値から異常値に変動したときに、起動信号供給手段１１を介して本体回路２０の回路起動ノード２２に再起動信号を供給する。
【００３８】
これにより、スタンバイ信号が待機レベルから起動レベルに変化した後において、本体回路２０が正常動作を開始しない場合、あるいは本体回路２０が正常動作時に何らかの原因で動作を停止した場合、本体回路２０の電圧モニターノード２１の電圧が異常値になるので、再起動信号生成手段１３が作動し、本体回路２０の回路起動ノード２２に再起動信号を供給し、本体回路２０を再起動する。本体回路２０の電圧モニターノード２１の電圧が所定の値に達すれば、再起動信号生成手段１３がこれを検出して再起動信号が停止し、本体回路２０は正常動作状態になって、出力端子ＴOUTから所定の電圧を出力する。
【００３９】
＜第２の実施形態＞
図２は本発明の第２の実施形態に係る起動回路を示すものである。この起動回路１０ａは、起動信号供給手段１１を構成するインバータＩＮＶ１，ＮＡＮＤゲートＮＡ１，ｐＭＯＳトランジスタＰＴ２およびＰＴ３と、起動制御手段１２を構成するｐＭＯＳトランジスタＰＴ１，ｎＭＯＳトランジスタＮＴ１，インバータＩＮＶ２と、再起動信号生成手段１３を構成するＮＴ２とからなっている。
これらのトランジスタは、電界効果トランジスタ、特にＭＯＳ（金属酸化物・半導体）電界効果トランジスタとすることにより、低消費電力の回路を実現することができる。
【００４０】
トランジスタＰＴ１とＮＴ１は、電源電圧ＶCCの供給線と接地電位ＧＮＤ間に直列接続されている。トランジスタＰＴ１のゲートは信号端子ＳＮ１に接続され、トランジスタＮＴ１のゲートは入力端子ＩＮ１に接続されている。トランジスタＰＴ１とＮＴ１のドレイン同士の接続点は、ノードＮＤ１に接続されている。インバータＩＮＶ１の入力端子は入力端子ＩＮ１に接続され、インバータＩＮＶ２の入力端子はノードＮＤ１に接続されている。ＮＡＮＤゲートＮＡ１の両方の入力端子はそれぞれインバータＩＮＶ１とＩＮＶ２の出力端子に接続されている。トランジスタＰＴ２のゲートはＮＡＮＤゲートＮＡ１の出力端子に接続され、そのソースは電源電圧ＶCCの供給線に接続され、ドレインは出力端子ＯＵＴ１に接続されている。トランジスタＰＴ３のゲートはインバータＩＮＶ１の出力端子に接続され、そのソースは電源電圧ＶCCの供給線に接続され、ドレインは信号端子ＳＮ１に接続されている。ノードＮＤ１と接地電位ＧＮＤ間にはｎＭＯＳトランジスタＮＴ２のドレインとソースが接続され、そのゲートは信号端子ＩＮ１に接続されている。
【００４１】
このように構成されている起動回路１０ａは、ハイレベルで動作を停止し、ローレベルで動作を開始するスタンバイ信号ＳＴＢが入力端子ＩＮ１に与えられ、図９のバンドギャップ基準電圧回路２０ｕのような本体回路を起動させるために、一時的に電圧を上げるポイントであるノードｎ２に出力端子ＯＵＴ１が接続され、本体回路の中で動作停止時は電源電圧ＶCCに固定されていて本体回路が動き出すとその電圧が電源電圧ＶCCからｐＭＯＳトランジスタＰＴ１をオンさせるのに十分な電圧まで下降するポイントであるノードｎ３に信号端子ＳＮ１が接続されている。
【００４２】
次に、この起動回路１０ａの起動時の動作について説明する。
まず、起動回路１０ａの入力端子には、スタンバイ時（回路動作停止時）にハイレベル、動作開始後にローレベルになるスタンバイ信号ＳＴＢが与えられる。
【００４３】
スタンバイ状態においては、入力端子ＩＮ１のノードＮＤ２の電位がハイレベルであるため、インバータＩＮＶ１の出力側のノードＮＤ５はローレベルにある。また、トランジスタＮＴ１はオン状態であるので、ノードＮＤ１はローレベル、例えば、接地電位ＧＮＤのレベルに保持される。インバータＩＮＶ１，ＩＮＶ２の出力信号に応じてＮＡＮＤゲートＮＡ１の出力端子がハイレベルに保持されているので、トランジスタＰＴ２はオフ状態である。一方、トランジスタＰＴ３のゲートがローレベルにあるので、当該トランジスタＰＴ３はオン状態であり、信号端子ＳＮ１はハイレベル、例えば、電源電圧ＶCCまたはそれに近いレベルに保持されている。このとき、ゲート電位がハイレベルであるｐＭＯＳトランジスタＰＴ１はオフ、ｎＭＯＳトランジスタＮＴ２はオン状態にある。
【００４４】
スタンバイ信号ＳＴＢがハイレベルからローレベルに切り換わると、スタンバイ信号ＳＴＢの立ち下がりから少し遅れて、インバータＩＮＶ１の出力側ノードＮＤ５の電位がローレベルからハイレベルに切り換わる。これに伴い、トランジスタＰＴ３がオフするが、信号端子ＳＮ１から新たな信号が入ってこない限り当該信号端子ＳＮ１はハイレベルのままに保持される。
【００４５】
前記のように、スタンバイ信号ＳＴＢがローレベルになると、トランジスタＮＴ１がオンからオフに転じるが、信号端子ＳＮ１がハイレベルのまま保持されるので、トランジスタＰＴ１も同時にオフすることになる。一方、信号端子ＳＮ１がハイレベルのままであるので、トランジスタＮＴ２はオン状態であり同トランジスタのソース−ゲート間は低インピーダンス状態であり、したがって、ノードＮＤ１の電圧は変化せず、ローレベルに保持されたままとなる。
【００４６】
このとき、ＮＡＮＤゲートＮＡ１の両方の入力端子がともにハイレベルにあるので、ＮＡＮＤゲートＮＡ１の出力側ノードＮＤ５がローレベルに保持される。これに応じてトランジスタＰＴ２がオンし、出力端子ＯＵＴ１に起動電流ＩSTが供給される。出力端子ＯＵＴ１から供給された電流ＩSTに応じて、本体回路、例えば図９に示すバンドギャップ基準電圧回路２０ｕが動作し始める。本体回路が正常動作状態になると、信号端子ＳＮ１の電圧、例えばバンドギャップ基準電圧回路２０ｕのノードｎ３の電圧が低下し始める。これに伴い、ｐＭＯＳトランジスタＰＴ１のソース−ドレイン間抵抗が減少し始める。同時に、ｎＭＯＳトランジスタＮＴ２のソース−ドレイン間抵抗が増加し始める。これにより、ノードＮＤ１の電位が上昇し、ある時点でインバータＩＮＶ２の出力端子ＮＤ４がハイレベルからローレベルに切り換わり、ＮＡＮＤゲートＮＡ１の出力端子がローレベルからハイレベルに切り換わる。これにより、ｐＭＯＳトランジスタＰＴ２がオフになり、本体回路、例えばバンドギャップ基準電圧回路２０ｕが正常動作に復帰する。
【００４７】
次に、本体回路が正常動作している状態から、何らかの原因でスタンバイ信号ＳＴＢがローレベルのまま本体回路が動作を停止したときの起動回路１０ａの動作について説明する。
【００４８】
まずスタンバイ端子ＩＮ１がローレベルで本体回路が正常動作している時、ノードＮＤ２はローレベル、ノードＮＤ５はハイレベルである。また信号端子ＳＮ１は本体回路が正常動作時、ｐＭＯＳトランジスタＰＴ１をオンさせるのに十分な電圧まで下降するポイント（ｎ３）に接続されているので、ノードＮＤ３はｐＭＯＳトランジスタＰＴ１がオンするのに十分な電圧まで下がっている。このとき、ｐＭＯＳトランジスタＰＴ３はノードＮＤ５がハイレベルであるためオフである。
【００４９】
また、ノードＮＤ３がローレベルであるので、ｐＭＯＳトランジスタＰＴ１はオン、ｎＭＯＳトランジスタＮＴ１はオフであり、ｎＭＯＳトランジスタＮＴ２はこの時ゲート電圧であるノードＮＤ３がローレベルであるので、ハイレベルのときと比べゲート−ソース間電圧Ｖgsが小さいので、トランジスタＮＴ２のオン抵抗が大きく見える領域であり、ノードＮＤ１はハイレベルである。よってインバータＩＮＶ２の出力側のノードＮＤ４はローレベルであるので、ＮＡＮＤゲートＮＡ１の出力側ノードＮＤ６はハイレベルであり、したがって、ｐＭＯＳトランジスタＰＴ２はオフである。
【００５０】
次に、スタンバイ信号ＳＴＢはローレベルのままで、本体回路が正常動作時から、何らかの原因で動作を停止したとき、入力端子ＩＮ１のノードＮＤ２はローレベルのまま、インバータＩＮＶ１の出力側ノードＮＤ５はハイレベルのまま、したがってｐＭＯＳトランジスタＰＴ３もオフのままである。一方、信号端子ＳＮ１は本体回路が動作停止時、異常状態を表すハイレベルとなる。このとき、ｐＭＯＳトランジスタＰＴ１とｎＭＯＳトランジスタＮＴ１はともにオフ、ｎＭＯＳトランジスタＮＴ２はゲート電圧がハイレベルであるのでオンになる。ここで、ｎＭＯＳトランジスタＮＴ２のゲート−ソース間電圧Ｖgsが大きいので、同トランジスタのオン抵抗が小さく見えることになり、ノードＮＤ１はローレベルとなる。よってインバータＩＮＶ２の出力側ノードＮＤ４はハイレベルとなり、ＮＡＮＤゲートＮＡ１の出力側ノードＮＤ６はローレベルとなる。したがって、ｐＭＯＳトランジスタＰＴ２はオンし、出力端子ＯＵＴ１から端子Ｔn2を介して本体回路、例えばバンドギャップ基準電圧回路２０ｕに起動電流ＩSTを流し、本体回路を動作を開始する。
【００５１】
これにより本体回路が正常動作に復帰し始めると、信号端子ＳＮ１の電圧が、ＰＴ１がオンするのに十分な電圧まで再び下降し始める。ノードＮＤ３の電圧がＰＴ１をオンさせるのに十分な電圧まで下降した時、上述したようにｐＭＯＳトランジスタＰＴ１はオン、ｎＭＯＳトランジスタＮＴ１はオフとなる。ｎＭＯＳトランジスタＮＴ２はこの時ゲート電圧がハイレベルの時と比べＶgsが小さくなり、トランジスタのオン抵抗が大きく見える領域になるので、ノードＮＤ１の電位がハイレベルに充電される。よってインバータＩＮＶ２の出力側ノードＮＤ４はローレベルとなるので、ＮＡＮＤゲートＮＡ１の出力側ＮＤ６の電位はハイレベルとなりｐＭＯＳトランジスタＰＴ２は再びオフになり、本体回路であるバンドギャップ基準電圧回路２０ｕは正常動作を開始する。
【００５２】
このように、図２の第２の実施形態の起動回路１０ａは、本体回路が起動時に正常動作しない場合、あるいは本体回路が正常動作時に何らかの原因で動作を停止してしまった場合、常にそれを監視し自動的に動き出すようになっているので、従来例２で述べたような問題が発生しない。
【００５３】
また上述したように、本第２の実施形態の起動回路１０ａは、ノードＮＤ１をローレベルにすべきときはトランジスタＮＴ２のオン抵抗が小さくなり、ノードＮＤ１をハイレベルにすべきときはトランジスタＮＴ２のオン抵抗が大きくなるように、必要に応じてトランジスタＮＴ２のオン抵抗が効率よく変化するように構成されており、より低消費電力で実現している。この第２の実施形態における再起動信号生成手段１３を構成する回路は、ｎＭＯＳトランジスタＮＴ２を１個、従来例２の回路に追加するのみで実現できる。
【００５４】
＜第３の実施形態＞
図３は、本発明の第３の実施形態に係る起動回路１０ｂを示すものである。ここにおいて、ｎＭＯＳトランジスタＮＴ２のゲートが信号端子ＳＮ１ではなく電源電圧ＶCCに接続されている以外は図２の第２の実施形態と共通している。この第３の実施形態では、ｎＭＯＳトランジスタＮＴ２はゲート電圧が電源電圧ＶCCに固定されており、ｎＭＯＳトランジスタＮＴ２はオン状態で作動する。したがって、ノードＮＤ１とＧＮＤの間に、ｎＭＯＳトランジスタＮＴ２のオン抵抗が接続された状態になっている。このオン抵抗は、第２の実施形態と異なり、信号端子ＳＮ１がハイレベルでもローレベルでも変化しないが、オン抵抗値を、ｐＭＯＳトランジスタＰＴ１およびｎＭＯＳトランジスタＮＴ１のオン抵抗値よりも大きくオフ抵抗値よりも小さく設定することにより、次のような動作で、第２の実施形態と同様に作動する。
【００５５】
次に、この第３の実施形態の起動時の動作について説明する。
まず、起動回路１０ｂの入力端子には、スタンバイ時（回路動作停止時）にハイレベル、動作開始後にローレベルになるスタンバイ信号ＳＴＢが与えられる。
【００５６】
スタンバイ状態においては、入力端子ＩＮ１のノードＮＤ２の電位がハイレベルであるため、インバータＩＮＶ１の出力側のノードＮＤ５はローレベルにある。また、トランジスタＮＴ１はオン状態であるので、ノードＮＤ１はローレベル、例えば、接地電位ＧＮＤのレベルに保持される。インバータＩＮＶ１，ＩＮＶ２の出力信号に応じてＮＡＮＤゲートＮＡ１の出力端子がハイレベルに保持されているので、トランジスタＰＴ２はオフ状態である。一方、トランジスタＰＴ３のゲートがローレベルにあるので、当該トランジスタＰＴ３はオン状態であり、信号端子ＳＮ１はハイレベル、例えば、電源電圧ＶCCまたはそれに近いレベルに保持されている。このとき、ゲート電位がハイレベルであるｐＭＯＳトランジスタＰＴ１はオフ状態にある。一方、ｎＭＯＳトランジスタＮＴ２はオン状態にあるが、ソース−ドレイン間のオン抵抗はハイインピーダンス、例えばＭΩオーダーに設定されている。
【００５７】
スタンバイ信号ＳＴＢがハイレベルからローレベルに切り換わると、スタンバイ信号ＳＴＢの立ち下がりから少し遅れて、インバータＩＮＶ１の出力側ノードＮＤ５の電位がローレベルからハイレベルに切り換わる。これに伴い、トランジスタＰＴ３がオフするが、信号端子ＳＮ１から新たな信号が入ってこない限り当該信号端子ＳＮ１はハイレベルのままに保持される。
【００５８】
前記のように、スタンバイ信号ＳＴＢがローレベルになると、トランジスタＮＴ１がオンからオフに転じるが、信号端子ＳＮ１がハイレベルのまま保持されるので、トランジスタＰＴ１も同時にオフすることになる。一方、トランジスタＮＴ２はオン状態であり同トランジスタのソース−ゲート間はハイインピーダンス状態であるので、ノードＮＤ１の電圧は変化せず、ローレベルに保持されたままとなる。
【００５９】
このとき、ＮＡＮＤゲートＮＡ１の両方の入力端子がともにハイレベルにあるので、ＮＡＮＤゲートＮＡ１の出力側ノードＮＤ５がローレベルに保持される。これに応じてトランジスタＰＴ２がオンし、出力端子ＯＵＴ１に起動電流ＩSTが供給される。出力端子ＯＵＴ１から供給された電流ＩSTに応じて、本体回路、例えば図９に示すバンドギャップ基準電圧回路２０ｕが動作し始める。本体回路が正常動作状態になると、信号端子ＳＮ１の電圧、例えばバンドギャップ基準電圧回路２０ｕのノードｎ３の電圧が低下し始める。これに伴い、ｐＭＯＳトランジスタＰＴ１のソース−ドレイン間抵抗が減少し始める。これにより、ノードＮＤ１の電位が上昇し、ある時点でインバータＩＮＶ２の出力端子ＮＤ４がハイレベルからローレベルに切り換わり、ＮＡＮＤゲートＮＡ１の出力端子がローレベルからハイレベルに切り換わる。これにより、ｐＭＯＳトランジスタＰＴ２がオフになり、本体回路、例えばバンドギャップ基準電圧回路２０ｕが動作を開始する。
【００６０】
次に、本体回路が正常動作している状態から、何らかの原因でスタンバイ信号ＳＴＢがローレベルのまま本体回路が動作を停止したときの起動回路１０ｂの動作について説明する。
【００６１】
まずスタンバイ端子ＩＮ１がローレベルで本体回路が正常動作している時、ノードＮＤ２はローレベル、ノードＮＤ５はハイレベルである。また信号端子ＳＮ１は本体回路が正常動作時、ｐＭＯＳトランジスタＰＴ１をオンさせるのに十分な電圧まで下降するポイント（ｎ３）に接続されているので、ノードＮＤ３はｐＭＯＳトランジスタＰＴ１がオンするのに十分な電圧まで下がっている。このとき、ｐＭＯＳトランジスタＰＴ３はノードＮＤ５がハイレベルであるためオフである。
【００６２】
また、ノードＮＤ３がローレベルであるので、ｐＭＯＳトランジスタＰＴ１はオン、ｎＭＯＳトランジスタＮＴ１はオフであるので、ノードＮＤ１はハイレベルである。よってインバータＩＮＶ２の出力側のノードＮＤ４はローレベルであるので、ＮＡＮＤゲートＮＡ１の出力側ノードＮＤ６はハイレベルであり、したがって、ｐＭＯＳトランジスタＰＴ２はオフである。なお、ｎＭＯＳトランジスタＮＴ２のオン抵抗はトランジスタＰＴ１のオン抵抗に比べて大きいので、ノードＮＤ１がハイレベルであっても、上記の動作に影響を及ぼさない。
【００６３】
次に、スタンバイ信号ＳＴＢはローレベルのままで、本体回路が正常動作時から、何らかの原因で動作を停止したとき、入力端子ＩＮ１のノードＮＤ２はローレベルのまま、インバータＩＮＶ１の出力側ノードＮＤ５はハイレベルのまま、したがってｐＭＯＳトランジスタＰＴ３もオフのままである。一方、信号端子ＳＮ１は本体回路が動作停止時、異常状態を表すハイレベルとなる。このとき、ｐＭＯＳトランジスタＰＴ１とｎＭＯＳトランジスタＮＴ１はともにオフになる。ここで、ｎＭＯＳトランジスタＮＴ２のオン抵抗は、ｐＭＯＳトランジスタＰＴ１のオフ抵抗よりも小さいので、ノードＮＤ１はローレベルとなる。よってインバータＩＮＶ２の出力側ノードＮＤ４はハイレベルとなり、ＮＡＮＤゲートＮＡ１の出力側ノードＮＤ６はローレベルとなる。したがって、ｐＭＯＳトランジスタＰＴ２はオンし、出力端子ＯＵＴ１から端子Ｔn2を介して本体回路、例えばバンドギャップ基準電圧回路２０ｕに起動電流ＩSTを流し、本体回路は動作を開始する。
【００６４】
これにより本体回路が正常動作に復帰し始めると、信号端子ＳＮ１の電圧が、ＰＴ１がオンするのに十分な電圧まで再び下降し始める。ノードＮＤ３の電圧がＰＴ１をオンさせるのに十分な電圧まで下降した時、上述したようにｐＭＯＳトランジスタＰＴ１はオン、ｎＭＯＳトランジスタＮＴ１はオフとなる。ｎＭＯＳトランジスタＮＴ２はこの時ｐＭＯＳトランジスタＰＴ１のオン抵抗よりもオン抵抗が大きく見える領域になるので、ノードＮＤ１の電位がハイレベルに充電される。よってインバータＩＮＶ２の出力側ノードＮＤ４はローレベルとなるので、ＮＡＮＤゲートＮＡ１の出力側ＮＤ６の電位はハイレベルとなりｐＭＯＳトランジスタＰＴ２は再びオフになり、本体回路であるバンドギャップ基準電圧回路２０ｕは正常動作を開始する。
【００６５】
このように、図３の第３の実施形態の起動回路１０ｂは、図２に示した第２の実施形態の起動回路１０ａと比較して、トランジスタＮＴ２のオン抵抗をアクティブに変化させることができない部分を除けば、図２の回路と同様に機能する。
【００６６】
＜第４の実施形態＞
前記の第３の実施形態では、ｎＭＯＳトランジスタＮＴ２は、ゲート電圧が固定されているのでオン抵抗が固定している。この考えを拡張すれば、第３の実施形態におけるｎＭＯＳトランジスタＮＴ２を、図４に示す第４の実施形態に係る起動回路１０ｃのように固定抵抗Ｒ１に置き換えることが可能である。この第４の実施形態では、ｎＭＯＳトランジスタＮＴ２を使用しないため、構成が簡素化され、コストが低減する。その動作については第３の実施形態と同様であるので説明を省略する。
この第４の実施形態と前記の第３の実施形態とを比較すると、第４の実施形態の起動回路１０ｃの場合、低消費電力にするためには固定抵抗Ｒ１には、ＭΩオーダーの抵抗を用いなければならず、集積回路で実現しようとするとセル面積が大きくなる。またセル面積を小さくするために抵抗の値を小さくしてしまうと、かなりの消費電力が必要となる。これに対して、第３の実施形態に係る起動回路１０ｂでは、ｎＭＯＳトランジスタＮＴ２のオン抵抗を固定抵抗として用いるように構成しており、集積回路で実現するときにセル面積が小さくて済み、また消費電力も小さくなるという利点がある。
【００６７】
＜第５の実施形態＞
図５は、本発明の第５の実施形態に係る起動回路１０ｄを示すものである。ここにおいて、ｎＭＯＳトランジスタＮＴ２が複数個に分割して形成されている以外は図２の第２の実施形態と共通している。
【００６８】
この第５の実施形態では、集積回路でｎＭＯＳトランジスタＮＴ２を形成する際、基板上にｎＭＯＳトランジスタを複数形成し、それぞれを直列接続し、それぞれのゲートを一括してノードＮＤ３に接続することにより、基板バイアス効果が働き、図２に示した第２の実施形態の起動回路１０ａよりも、よりトランジスタのオン抵抗が大きく見えるようになる。
回路の動作については、第２の実施形態と同様である。
【００６９】
なお、この第５の実施形態においては、第２の実施形態におけるｎＭＯＳトランジスタＮＴ２を複数個に分割したものであるが、第３の実施形態におけるｎＭＯＳトランジスタＮＴ２を複数個に分割した場合は、第３の実施形態の回路動作が同様に行われることは勿論である。
【００７０】
＜第６の実施形態＞
図６は、上述した第２の実施形態に係る起動回路１０ａを、バンドギャップ基準電圧回路２０ａに適用した場合の回路図である。まず、バンドギャップ基準電圧回路２０ａについて説明する。
【００７１】
図６に示すバンドギャップ基準電圧回路２０ａは、演算増幅回路ＯＰＡ１、ｐＭＯＳトランジスタＴ１０１，Ｔ１０２、抵抗素子Ｒ１０１，Ｒ１０２およびダイオード接続されているｎｐｎトランジスタＢ１０１，Ｂ１０２により構成されている。
【００７２】
トランジスタＴ１０１、抵抗素子Ｒ１０１およびダイオード接続されているトランジスタＢ１０１は電源電圧ＶCCの供給線とノードｎ４との間に直列接続され、トランジスタＴ１０２とダイオード接続されているトランジスタＢ１０２は電源電圧ＶCCの供給線とノードｎ４との間に直列接続されている。トランジスタＴ１０１及びＴ１０２は、ゲートがオペアンプＯＰＡ１の出力端子に接続され、オペアンプＯＰＡ１の出力信号に応じて電流Ｉ１及びＩ２をそれぞれ出力する。
オペアンプＯＰＡ１の非反転入力端子（＋）は、トランジスタＴ１０１と抵抗素子Ｒ１０１との接続中点からなるノードｎ１に接続され、その反転入力端子（−）は、トランジスタＴ１０２とトランジスタＢ１０２との接続中点からなるノードｎ２に接続されている。さらにノードｎ２はバンドギャップ基準電圧回路２０ａの出力端子が形成され、正常動作のとき当該出力端子から電源電圧および温度依存性のない定電圧ＶOUT が出力される。
【００７３】
オペアンプＯＰＡ１の出力信号は、トランジスタＴ１０１及びＴ１０２のゲートにそれぞれ印加される。このため、オペアンプＯＰＡ１により帰還ループが構成され、当該帰還ループの制御により、正常動作時にノードｎ１，ｎ２の電圧Ｖn1及びＶn2が等しくなるように、トランジスタＴ１０１及びＴ１０２の出力電流Ｉ１及びＩ２が制御される。ここで、トランジスタＴ１０１とＴ１０２のチャネル幅が等しく設定されているとすると、これらのトランジスタの出力電流Ｉ１とＩ２も等しくなる。トランジスタＢ１０１のエミッタサイズは、トランジスタＢ１０２のエミッタサイズの１０倍に形成されている。
【００７４】
図９に示すバンドギャップ基準電圧回路２０ｕに比べると、本例のバンドギャップ基準電圧回路２０ａは、トランジスタＴ１０３、抵抗素子Ｒ１０２及びトランジスタＢ１０３が省略され、トランジスタＴ１０２とＢ１０２との接続点ｎ２から基準電圧ＶOUTが出力される。さらに、トランジスタＢ１０１とＢ１０２のエミッタ同士の接続点が抵抗素子Ｒ１０２を介して接地されている。
【００７５】
次に、図６に示す回路の動作について説明する。
図６に示すバンドギャップ基準電圧回路２０ａでは、オペアンプＯＰＡ１の制御によって、ノードｎ１とｎ２の電圧Ｖn1とＶn2が等しく保持されるので、
Ｖn1−ＶE ＝Ｖn2−ＶE
が成り立つ。ここで、ＶE はノードｎ４の電圧である。これによって、次式が成立する。
Ｉ1 Ｒ1 ＋ＶBE1 ＝ＶBE2 ・・・（１）
【００７６】
ここで、Ｉ1は電流Ｉ１の電流値、Ｒ1は抵抗素子Ｒ１０１の抵抗値、ＶBE1及びＶBE2 はそれぞれトランジスタＢ１０１とＢ１０２のベース−エミッタ間電圧を表す。即ち、次の式が成立する。
ＶBE1 ＝ＶTｌｎ（ＩC1／ＩS1） ・・・（２）
ＶBE2 ＝ＶTｌｎ（ＩC2／ＩS2） ・・・（３）
【００７７】
ここでＶT＝ｋＴ／ｑであり、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷、ＩC1はトランジスタＢ１０１のコレクタ電流、ＩS1はトランジスタＢ１０１のエミッタサイズに比例する定電流値、ＩC2はトランジスタＢ１０２のコレクタ電流、ＩS2はトランジスタＢ１０２のエミッタサイズに比例する定電流値である。
【００７８】
式（２）、（３）を式（１）に代入し、さらに、Ｉc1＝Ｉ1 ，ＩC2＝Ｉ2 、かつ、トランジスタＢ１０１のエミッタサイズがトランジスタＢ１０２のエミッタサイズの１０倍に形成されていること、即ち、ＩS1＝１０ＩS2の条件を用いると、次式が得られる。
Ｉ1 ＝ＶT （ｌｎ１０）／Ｒ1 ・・・（４）
【００７９】
ここで、抵抗素子Ｒ１０２の抵抗値をＲ10とする。抵抗素子Ｒ１０２を流れる電流Ｉ３は、電流Ｉ１とＩ２の和である。即ち、電流Ｉ３の電流値をＩ3 とすると、Ｉ3 ＝（Ｉ1 ＋Ｉ2 ）＝２Ｉ1 が得られる。ただし、Ｉ1 ＝Ｉ2 としている。このため、出力電圧ＶOUT は、次式によって求められる。
ＶOUT＝ＶBE2＋Ｉ3Ｒ10＝ＶBE2＋２ＶT(ｌｎ１０）Ｒ10／Ｒ1・・・（５）
【００８０】
トランジスタのベース−エミッタ間電圧ＶBE2 は、負の温度特性を持ち、例えば、ｄ（ＶBE2 ）／ｄＴ＝−２ｍＶ／Ｋである。このため、式（５）右辺の第２項の温度特性を２ｍＶ／Ｋに設定することにより、出力電圧ＶOUTの温度依存性を完全になくすことができる。なお、ＶT＝ｋＴ／ｑであるので、出力電圧ＶOUTの温度依存性を解消する条件は、次式により求められる。
２ｌｎ１０（Ｒ10／Ｒ1）（ｋ／ｑ）＝２ｍＶ／Ｋ・・・（６）
【００８１】
抵抗素子Ｒ１０２とＲ１０１が式（６）に示す条件を満足するとき、出力電圧ＶOUT は温度変化に依存せず、常に一定の電圧値になる。なお、式（６）を満たす場合、温度Ｔが３００Ｋ（摂氏２７℃）のとき、式（５）の右辺第２項は、
（２ＶT（ｌｎ１０）Ｒ10／Ｒ1 ）＝０．６Ｖ
となる。さらに、トランジスタＢ１０２のベース−エミッタ間電圧ＶBE2を０．６５Ｖとすると、式（５）によってバンドギャップ基準電圧回路２０ａの出力電圧ＶOUTは１．２５Ｖとなる。
【００８２】
上述したように、本例のバンドギャップ基準電圧回路２０ａにおいて、温度変化に依存せず一定の出力電圧ＶOUT が得られる。さらに、正常に動作するとき、オペアンプＯＰＡ１の帰還制御によって、トランジスタＴ１０１とＴ１０２のドレイン電位が等しくなるように制御される。即ち、トランジスタＴ１０１とＴ１０２のドレイン−ソース間電圧Ｖdsが等しく制御されるので、これらのトランジスタを流れる電流Ｉ１とＩ２が常に等しく設定される。このため、出力電圧ＶOUTの電源電圧依存性を抑制できる。
【００８３】
次に、起動回路１０ａとバンドギャップ基準電圧回路２０ａを組み合わせたときの動作について説明する。
図６のように起動回路１０ａの出力端子ＯＵＴ１をバンドギャップ基準電圧回路２０ａのノードｎ２に、信号端子ＳＮ１をバンドギャップ基準電圧回路２０ａのノードｎ３に接続し、入力端子ＩＮ１にはスタンバイ時にハイレベル、起動時にローレベルとなるスタンバイ信号ＳＴＢを印加する。
【００８４】
スタンバイ状態においては、入力端子ＩＮ１のノードＮＤ２の電位がハイレベルであるため、インバータＩＮＶ１の出力側のノードＮＤ５はローレベルにある。また、トランジスタＮＴ１はオン状態であるので、ノードＮＤ１はローレベル、例えば、接地電位ＧＮＤのレベルに保持される。インバータＩＮＶ１，ＩＮＶ２の出力信号に応じてＮＡＮＤゲートＮＡ１の出力端子がハイレベルに保持されているので、トランジスタＰＴ２はオフ状態である。一方、トランジスタＰＴ３のゲートがローレベルにあるので、当該トランジスタＰＴ３はオン状態であり、信号端子ＳＮ１はハイレベル、例えば、電源電圧ＶCCまたはそれに近いレベルに保持されている。このとき、ゲート電位がハイレベルであるｐＭＯＳトランジスタＰＴ１はオフ、ｎＭＯＳトランジスタＮＴ２はオン状態にある。
【００８５】
スタンバイ信号ＳＴＢがハイレベルからローレベルに切り換わると、スタンバイ信号ＳＴＢの立ち下がりから少し遅れて、インバータＩＮＶ１の出力側ノードＮＤ５の電位がローレベルからハイレベルに切り換わる。これに伴い、トランジスタＰＴ３がオフするが、信号端子ＳＮ１から新たな信号が入ってこないので当該信号端子ＳＮ１はハイレベルのままに保持される。
【００８６】
前記のように、スタンバイ信号ＳＴＢがローレベルになると、トランジスタＮＴ１がオンからオフに転じるが、信号端子ＳＮ１がハイレベルのまま保持されているので、トランジスタＰＴ１も同時にオフすることになる。一方、信号端子ＳＮ１がハイレベルのままであるので、トランジスタＮＴ２はオン状態であり同トランジスタのソース−ゲート間は低インピーダンス状態であり、したがって、ノードＮＤ１の電圧は変化せず、ローレベルに保持されたままとなる。
【００８７】
このとき、ＮＡＮＤゲートＮＡ１の両方の入力端子がともにハイレベルにあるので、ＮＡＮＤゲートＮＡ１の出力側ノードＮＤ５がローレベルに保持される。これに応じてトランジスタＰＴ２がオンし、出力端子ＯＵＴ１がハイレベルとなり、バンドギャップ基準電圧回路２０ａが動作し始める。バンドギャップ基準電圧回路２０ａが正常動作状態になると、バンドギャップ基準電圧回路２０ａのノードｎ３の電圧が低下し始める。これに伴い、信号端子ＳＮ１にゲートがつながっているｐＭＯＳトランジスタＰＴ１のソース−ドレイン間抵抗が減少し始める。同時に、ｎＭＯＳトランジスタＮＴ２のソース−ドレイン間抵抗が増加し始める。これにより、ノードＮＤ１の電位が上昇し、ある時点でインバータＩＮＶ２の出力端子ＮＤ４がハイレベルからローレベルに切り換わり、ＮＡＮＤゲートＮＡ１の出力端子がローレベルからハイレベルに切り換わる。これにより、ｐＭＯＳトランジスタＰＴ２がオフになり、バンドギャップ基準電圧回路２０ａが正常動作を開始する。
【００８８】
次に、本体回路が正常動作している状態から、何らかの原因でスタンバイ信号ＳＴＢがローレベルのまま本体回路が動作を停止したときの起動回路１０ａの動作について、図７のタイムチャートを参照しながら説明する。図７において、Ａの範囲は正常動作時、Ｂは回路動作が停止してから回路動作が開始する範囲、Ｃは正常動作時を示している。
【００８９】
まず入力端子ＩＮ１がローレベルでバンドギャップ基準電圧回路２０ａが動作開始後は、図７（ａ）に示すように、Ａ，Ｂ，Ｃの全範囲においてノードＮＤ２はローレベル、ノードＮＤ５はハイレベルである。
【００９０】
信号端子ＳＮ１は、バンドギャップ基準電圧回路２０ａが正常動作時、ｐＭＯＳトランジスタＰＴ１をオンさせるのに十分な電圧まで下降するポイントであるノードｎ３に接続されているので、正常動作時Ａにおいては、図７（ｇ）に示すように、ノードＮＤ３はｐＭＯＳトランジスタＰＴ１がオンするのに十分な電圧まで下がっている。このとき、ｐＭＯＳトランジスタＰＴ３はノードＮＤ５がハイレベルであるためオフである。
【００９１】
また、ノードＮＤ３がローレベルであるので、ｐＭＯＳトランジスタＰＴ１はオン、ｎＭＯＳトランジスタＮＴ１はオフであり、ｎＭＯＳトランジスタＮＴ２はこの時ゲート電圧であるノードＮＤ３がローレベルであるので、ハイレベルのときと比べゲート−ソース間電圧Ｖgsが小さいので、トランジスタＮＴ２のオン抵抗が大きく見える領域であり、ノードＮＤ１はハイレベルである。よってインバータＩＮＶ２の出力側のノードＮＤ４はローレベルであるので、ＮＡＮＤゲートＮＡ１の出力側ノードＮＤ６はハイレベルであり、したがって、ｐＭＯＳトランジスタＰＴ２はオフである。
【００９２】
次に、スタンバイ信号ＳＴＢはローレベルのままで、図７に示した時刻ｔ10において、バンドギャップ基準電圧回路２０ａが正常動作時から、何らかの原因でノードｎ１の電位がノードｎ２の電位よりも高くなり（図７（ｆ）参照）、これを補償しようとしてオペアンプＯＰＡ１が図７（ｇ）に示すように主力電圧の上限値まで上昇し、トランジスタＴ１０１，Ｔ１０２がオフとなって動作を停止したようなときも、入力端子ＩＮ１のノードＮＤ２はローレベルのまま、インバータＩＮＶ１の出力側ノードＮＤ５はハイレベルのまま、したがってｐＭＯＳトランジスタＰＴ３もオフのままである。一方、ノードｎ３に接続されている信号端子ＳＮ１は、図７（ｇ）に示すように、バンドギャップ基準電圧回路２０ａが動作停止時、異常状態を表すハイレベルとなるので、ｐＭＯＳトランジスタＰＴ１とｎＭＯＳトランジスタＮＴ１はともにオフ、ｎＭＯＳトランジスタＮＴ２はゲート電圧がハイレベルであるのでオンになる。ここで、ｎＭＯＳトランジスタＮＴ２のゲート−ソース間電圧Ｖgsが大きいので、同トランジスタのオン抵抗が小さく見えることになり、ノードＮＤ１は図７（ｃ）に示すように下降し始める。所定のしきい値に達するｔ11時点で、インバータＩＮＶ２の出力側ノードＮＤ４はハイレベルとなり、ＮＡＮＤゲートＮＡ１の出力側ノードＮＤ６はローレベルとなる（図７（ｄ），（ｅ）参照）。したがって、ｐＭＯＳトランジスタＰＴ２はオンし、出力端子ＯＵＴ１から端子Ｔn2を介してバンドギャップ基準電圧回路２０ａに起動電流ＩSTを流し、回路動作を開始させる。
【００９３】
これによりバンドギャップ基準電圧回路２０ａが正常動作に復帰し始めると、信号端子ＳＮ１の電圧が、時刻ｔ12の時点で、ＰＴ１がオンするのに十分な電圧まで再び下降し始める。ノードＮＤ３の電圧がＰＴ１をオンさせるのに十分な電圧まで下降したｔ13の時点で、上述したようにｐＭＯＳトランジスタＰＴ１はオン、ｎＭＯＳトランジスタＮＴ１はオフとなる。ｎＭＯＳトランジスタＮＴ２はこの時ゲート電圧がハイレベルの時と比べＶgsが小さくなり、トランジスタのオン抵抗が大きく見える領域になるので、ノードＮＤ１の電位がハイレベルに充電される。よってインバータＩＮＶ２の出力側ノードＮＤ４はローレベルとなるので、ＮＡＮＤゲートＮＡ１の出力側ＮＤ６の電位はハイレベルとなり（図７（ｄ），（ｅ）参照）、ｐＭＯＳトランジスタＰＴ２は再びオフになり、バンドギャップ基準電圧回路２０ａは正常動作を開始する。
【００９４】
【発明の効果】
以上説明したように、本発明によれば、本体回路の回路起動ノードに再起動信号を供給するための再起動信号生成手段を設けたことにより、スタンバイ信号が起動レベルになった後も、電圧モニターモードの電圧を常にモニターし、バンドギャップ基準電圧回路等の本体回路が何らかの原因で正常動作をしなかったり、正常動作後に動作停止をしたときには、自動的に本体回路の再起動動作を行うことができる。
再起動信号生成手段は、起動制御手段の論理素子の入力側または電源電圧線と接地線との間に出力端子が接続され、ゲートが電圧モニターノードに接続されたトランジスタないし固定抵抗で構成することができ、従来の回路にトランジスタを１個追加するのみで実現できる。
また、これらの再起動信号生成回路を構成するトランジスタを、電界効果トランジスタ、特にＭＯＳ電界効果トランジスタで構成し、そのゲート電圧を必要に応じて制御することにより、低消費電力の回路を実現することができる。
さらに、再起動信号生成回路を構成するＭＯＳ電界効果トランジスタを形成する際、基板上にＭＯＳ電界効果トランジスタを複数形成し、それぞれを直列接続して見かけ上１つのＭＯＳ電界効果トランジスタとして使用することにより、基板バイアス効果が働き、単独のトランジスタで構成するよりも、トランジスタのオン抵抗が大きく見えるようになり、低消費電力の高抵抗回路を実現できる。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態を示す機能ブロック図である。
【図２】  本発明の第２の実施形態を示す回路図である。
【図３】  本発明の第３の実施形態を示す回路図である。
【図４】  本発明の第４の実施形態との比較例を示す回路図である。
【図５】  本発明の第５の実施形態を示す回路図である。
【図６】  本発明の第２の実施形態に係る起動回路をバンドギャップ基準電圧回路と組み合わせた例を示す回路図である。
【図７】  図６の回路における回路動作停止後の各部の電圧変化を示すタイムチャートである。
【図８】  従来例１に係る起動回路の構成を示す回路図である。
【図９】  バンドギャップ基準電圧回路の例を示す回路図である。
【図１０】  従来例２に係る起動回路の構成を示す回路図である。
【図１１】  従来例２の起動時の動作を示すタイムチャートである。
【図１２】  従来例２の回路動作停止後の各部の電圧変化を示すタイムチャートである。
【符号の説明】
１０，１０ａ，１０ｂ，１０ｃ，１０ｄ…起動回路、１１…起動信号供給手段、１２…起動制御手段、１３…再起動信号生成手段、２０…本体回路、２１…電圧モニターノード、２２…回路起動ノード、２０ａ…バンドギャップ基準電圧回路（本体回路）、ＳＮ１…信号端子、ＩＮ１…入力端子、ＯＵＴ１…出力端子、ＳＴＢ…スタンバイ信号、ＩＮＶ１…インバータ（第１のインバータ）、ＩＮＶ２…インバータ（第２のインバータ）、ＮＡ１…ＮＡＮＤゲート、ＰＴ１…ｐＭＯＳトランジスタ（第１の電界効果トランジスタ）、ＮＴ１…ｎＭＯＳトランジスタ（第２の電界効果トランジスタ）、ＰＴ３…ｐＭＯＳトランジスタ（第３の電界効果トランジスタ）、ＰＴ２…ｐＭＯＳトランジスタ（第４の電界効果トランジスタ）、ＮＴ２…ｎＭＯＳトランジスタ（第５の電界効果トランジスタ）、ＯＰＡ１…オペアンプ（演算増幅器）、Ｔ１０１，Ｔ１０２，Ｔ１０３…トランジスタ、ｎ３…電圧モニターモード、ｎ２…回路起動ノード、ＶCC…電源電圧、ＧＮＤ…接地電位
【図１】
0003669307.tif 000002
【図２】
0003669307.tif 000003
【図３】
0003669307.tif 000004
【図４】
0003669307.tif 000005
【図５】
0003669307.tif 000006
【図６】
0003669307.tif 000007
【図７】
0003669307.tif 000008
【図８】
0003669307.tif 000009
【図９】
0003669307.tif 000010
【図１０】
0003669307.tif 000011
【図１１】
0003669307.tif 000012
【図１２】
0003669307.tif 000013