(57)【特許請求の範囲】
【請求項１】
アレイを構成する記録素子に駆動電流を供給する複数のドライバＩＣをカスケ−ドに接続し、印刷デ−タを差動クロック信号により各ドライバＩＣにデータ転送を行う駆動回路において、
第１のクロック端子と第２のクロック端子とを有する差動クロック信号入力回路と、差動クロック信号入力回路の出力を、選択信号に応じて反転させる反転回路とを前記各ドライバＩＣ内に備え、
前記差動クロック信号の一方の信号線をカスケード接続の奇数段目のドライバＩＣの第１のクロック端子と偶数段目のドライバＩＣの第２のクロック端子とに接続し、前記差動クロック信号の他方の信号線をカスケード接続の奇数段目のドライバＩＣの第２のクロック端子と偶数段目のドライバＩＣの第１のクロック端子とに接続し、前記一方の信号線と前記他方の信号線は略平行にドライバＩＣの他の端子を避けながら配線されたことを特徴とする駆動回路。
【請求項２】
前記反転回路は、差動クロック信号を入力した差動増幅器の出力を切り替えるＥＸ−ＮＯＲ回路を有する請求項１記載の駆動回路。
【請求項３】
前記反転回路は、差動クロック信号を入力した差動増幅器の出力を論理反転させるスイッチ回路を有する請求項１記載の駆動回路。
【請求項４】
前記スイッチ回路は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとから成るアナログスイッチである請求項３記載の駆動回路。
【請求項５】
アレイを構成する記録素子に駆動電流を供給する複数のドライバＩＣをカスケ−ドに接続し、印刷デ−タを差動クロック信号により各ドライバＩＣにデータ転送を行う駆動回路用配線基板において、
第１のクロック端子と第２のクロック端子とを有する差動クロック信号入力回路と、差動クロック信号入力回路の出力を、選択信号に応じて反転させる反転回路とを前記各ドライバＩＣ内に備え、
前記差動クロック信号の一方の信号線をカスケード接続の奇数段目のドライバＩＣの第１のクロック端子と偶数段目のドライバＩＣの第２のクロック端子とに接続し、前記差動クロック信号の他方の信号線をカスケード接続の奇数段目のドライバＩＣの第２のクロック端子と偶数段目のドライバＩＣの第１のクロック端子とに接続し、前記一方の信号線と前記他方の信号線は略平行にドライバＩＣの他の端子を避けながら配線されたことを特徴とする駆動回路用配線基板。
【請求項６】
アレイを構成する記録素子に駆動電流を供給する印刷ヘッドにおいて、
請求項５記載の駆動回路用配線基板を用いたことを特徴とする印刷ヘッド。
【請求項７】
アレイを構成する記録素子に駆動電流を供給する印刷ヘッドにおいて、
請求項１〜請求項４記載の駆動回路を搭載した印刷ヘッド。
【請求項８】
搬送される媒体に印刷を行う電子写真プリンタにおいて、
請求項７記載の印刷ヘッドを搭載した電子写真プリンタ。
【請求項９】
アレイを構成するＬＥＤ素子に駆動電流を供給する複数のドライバＩＣをカスケ−ドに接続し、印刷デ−タを差動クロック信号により各ドライバＩＣにデータ転送を行う駆動回路において、
第１のクロック端子と第２のクロック端子とを有する差動クロック信号入力回路と、差動クロック信号入力回路の出力を、選択信号に応じて反転させる反転回路とを前記各ドライバＩＣ内に備え、
前記差動クロック信号の一方の信号線をカスケード接続の奇数段目のドライバＩＣの第１のクロック端子と偶数段目のドライバＩＣの第２のクロック端子とに接続し、前記差動クロック信号の他方の信号線をカスケード接続の奇数段目のドライバＩＣの第２のクロック端子と偶数段目のドライバＩＣの第１のクロック端子とに接続し、前記一方の信号線と前記他方の信号線は略平行にドライバＩＣの他の端子を避けながら配線されたことを特徴とする駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は被駆動素子の群、例えば光源にＬＥＤ（発光ダイオ−ド）を用いた電子写真プリンタにおけるＬＥＤの列、サ−マルプリンタにおける発熱抵抗体の列、表示装置における表示素子の列を選択的に、かつサイクル毎に駆動する駆動装置の回路に関する。
【０００２】
【従来の技術】
従来、プリンタ、例えば電子写真プリンタにおいては、帯電した感光体ドラムを印刷ヘッドによりプリント情報に応じて選択的に光照射して静電潜像を形成し、その静電潜像にトナ−を付着させて現像を行ってトナ−像を形成し、そのトナ−像を用紙に転写し、定着させている。
【０００３】
印刷ヘッドには、例えばＵＳＰ  ５，８６４，２５３に開示されているように、差動信号をクロック信号に用いるものがある。
【０００４】
図１３は差動信号をクロック信号に用いた従来技術によるＬＥＤヘッドのプリント基板に搭載されるドライバＩＣとＬＥＤアレイとプリント配線板のプリントパタ−ンとを示しており、図１４は図１３に示したプリントパタ−ンの詳細図である。
【０００５】
コネクタ部１１１は、露出したプリントパタ−ンによる電極部をもつカ−ドエッジコネクタである。ドライバＩＣ１〜２６はＩＣチップとしてヘッドの主走査方向に等ピッチで整列配置されている。
【０００６】
ＬＥＤ１〜ＬＥＤ２６はＬＥＤアレイチップであり、ドライバＩＣ  １〜２６とそれぞれ対向して配置されている。ＬＥＤ１〜ＬＥＤ２６とドライバＩＣ  １〜２６の各ドットの電極パッド間は、図示しない金線によるワイヤ−ボンディング法により直接に接続されている。
【０００７】
プリント配線板の配線形成時、ドライバＩＣ１〜２６間のカスケ−ド接続用の配線パタ−ン（５本）は一つにまとめて結線され、隣接して配置されているクロック信号線に接続しておく。クロック信号線はカ−ドエッジコネクタに接続されているので、これによりプリント配線板製造時にワイヤ−ボンディングのためのパッド部に電解金メッキを行うことは容易である。
【０００８】
プリント配線板製造時の銅箔パタ−ンのエッチング、レジスト塗布、ホトリソ、金メッキが完了した後に、不要となったメッキ電極用の配線はドリル切断される。図１４にはドリル穴箇所１１２が記載されており、ドリル穴の中心から放射状に配置された６本のメッキ電極配線がドリル切削により一度に切断される。
【０００９】
差動クロック信号の伝送配線１１３、１１４は、ドライバＩＣ間のカスケ−ド接続信号ＤＡＴＡＯ３〜０、ＬＯＡＤＯの５本に対応する基板配線を挟んで配置されている。
【００１０】
伝送配線１１３、１１４は差動特性インピーダンスをもっているので、抵抗１０１により無反射終端となるように構成されている。
【００１１】
【発明が解決しようとする課題】
従来の印刷ヘッドにあっては、プリント基板の差動クロック信号線は、ドライバＩＣ間のカスケ−ド接続信号ＤＡＴＡＯ３〜０、ＬＯＡＤＯの５本に対応する配線を挟んで配置されていることから、下記の問題を生じ、良質なクロック伝送波形を得ることが難しかった。
【００１２】
（１）２本の信号パタ−ンは５本もの配線束とメッキ配線切断用ドリル穴を挟んで対向しているので、その間隔が場所的に大きく隔たっており、配線間において外部ノイズの影響を受ける時にその各々が受けるノイズの影響が等しくならならず、両信号間にノイズによる電位差を生じ、誤動作の原因となっていた。
【００１３】
即ち、図１５に示すように、外部ノイズ源より発生した磁束（矢印の付いた曲線）が２本の差動クロック配線パターンと鎖交する。２本の差動クロック配線パターンはその空間的位置が隔たっていることから、鎖交する磁束数が異なり、配線パターンに誘起するノイズ電圧も異なることから差動クロック配線間に電位差を生じてしまう。
【００１４】
一般に、外部ノイズ源の発生原因は様々であるが、例えば、湿度が低く乾燥する冬場において経験される様な摩擦帯電された人体や金属物体とプリンタ筐体、あるいはその他物体との静電気放電により、しばしば発生している。
【００１５】
（２）２本の信号パタ−ンは、ヘッドの長手方向に一直線に走る伝送線路と、ドライバＩＣへ接続する電極パッドに至るスタブ部（Ｓｔｕｂ）とを構成することから、各スタブ部（２６カ所）との接続箇所で、その特性インピ−ダンスに不連続を生じ、信号反射を生じる。このことを詳細に説明すると、２本の信号パタ−ンは、図１６に示すように、小さく区分化された伝送線路１２１〜１５４、コンデンサ１６１〜１７３、抵抗１８１、１８２からなる等価回路に置き換えることができる。
【００１６】
ノードＡ，Ｂより入射されたパルス信号は伝送路１２１、１３１中を伝搬し、ノードＣ，Ｄに到達すると、それぞれ２方向に分岐され、一方は伝送線路１２２、１３２に向かい、他方は伝送線路１４１、１５１に向かう。伝送線路１４１、１５１に入射したパルス信号は、そのまま伝送し、負荷素子であるコンデンサ（ドライバＩＣクロック端子の入力容量である）により反射されて、伝送線路１４１、１５１をそれぞれ経由してノードＣ，Ｄに到達する。
【００１７】
伝送線路１４１、１５１は数ｍｍの長さを持ち、この線路中をパルス信号が往復する時間は、パルス波形の立ち上がり時間、立下り時間と比べ、無視できないものである。このことは、プリンタの印刷速度が向上し、そのクロック周波数を増加させる必要性から、必然的にその立下り時間を減少させなければならない場合、一層顕著になる。この様な現象はノードＥ，Ｆ、ノードＧ，Ｈにおいても発生し、これらに起因する反射波形は各ノード間において多重に入射、反射を繰り返す結果、ドライバＩＣのクロック入力端子より見た信号波形は複雑になり、信号波形の品質を著しく損なうことになる。
【００１８】
この様な各スタブとの接続箇所からの多重反射の影響により、クロック波形の品質は著しく低下してしまう。これら現象はクロック波形の遷移部における波形のうねりとして観測されることが多く、ドライバＩＣ内部での信号論理の判別を困難にするばかりか、最悪の場合、デ−タ転送ミスによる誤動作を発生させることがあった。
【００１９】
本発明は信号間のノイズによる電位差や多重反射の影響による誤動作を防止し得る駆動回路とその駆動回路を用いた印刷ヘッドを提供することを目的としている。
【００２０】
【課題を解決するための手段】
上記目的を達成するために本発明においては、第１のクロック端子と第２のクロック端子とを有する差動クロック信号入力回路と、差動クロック信号入力回路の出力を、選択信号に応じて反転させる反転回路とを各ドライバＩＣ内に備え、差動クロック信号の一方の信号線をカスケード接続の奇数段目のドライバＩＣの第１のクロック端子と偶数段目のドライバＩＣの第２のクロック端子とに接続し、差動クロック信号の他方の信号線をカスケード接続の奇数段目のドライバＩＣの第２のクロック端子と偶数段目のドライバＩＣの第１のクロック端子とに接続し、一方の信号線と他方の信号線は略平行にドライバＩＣの他の端子を避けながら配線される。
【００２１】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら説明する。尚、各図面に共通な要素には同一符号を付す。
【００２２】
第１の実施の形態
図１１は電子写真プリンタの制御ブロック図、図１２は図１１に示した電子写真プリンタのタイムチャ−トである。印刷制御部１はマイクロプロセッサ、ＲＯＭ、ＲＡＭ、入出力ポ−ト、タイマ等によって構成されており、プリンタの印字部の内部に配設され、図示しない上位コントロ−ラからの制御信号ＳＧ１、ビデオ信号（ドットマップデ−タを一次元的に配列したもの）ＳＧ２等によってプリンタ全体をシ−ケンス制御し、印刷動作を行う。
【００２３】
制御信号ＳＧ１によって印刷指示を受信すると、印刷制御部１は、先ず定着器温度センサ２３によってヒ−タ２２ａを内蔵した定着器２２が使用可能な温度範囲にあるか否かを検出し、その温度範囲になければヒ−タ２２ａに通電し、使用可能な温度まで定着器２２を加熱する。
【００２４】
次に、ドライバ２を介して現像・転写プロセス用モ−タ（ＰＭ）３を回転させ、同時にチャ−ジ信号ＳＧＣによって帯電用電圧電源２５をオンにし、帯電器２７の帯電を行う。そして、セットされている図示しない用紙の有無および種類が用紙残量センサ８、用紙サイズセンサ９によって検出され、その用紙に合った用紙送りが開始される。
【００２５】
ここで、用紙送りモ−タ（ＰＭ）５はドライバ４を介して双方向に回転させることが可能であり、最初に逆転させて、用紙吸入口センサ６が検知するまで、セットされた用紙を予め設定された量だけ送る。続いて、正回転させて用紙をプリンタ内部の印刷機構内に搬送する。
【００２６】
印刷制御部１は、用紙が印刷可能な位置まで到達した時点において、上位コントロ−ラに対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む）を送信し、ビデオ信号ＳＧ２を受信する。上位コントロ−ラにおいてペ−ジ毎に編集され、印刷制御部１に受信されたビデオ信号ＳＧ２は、印字デ−タ信号ＤＡＴＡとしてＬＥＤヘッド１９に転送される。ＬＥＤヘッド１９はそれぞれ１ドット（ピクセル）の印字のために設けられたＬＥＤを複数個線上に配列したものである。
【００２７】
そして、印刷制御部１は１ライン分のビデオ信号を受信すると、ＬＥＤヘッド１９にラッチ信号ＬＯＡＤを送信し、印字デ−タ信号ＤＡＴＡをＬＥＤヘッド１９内に保持させる。
【００２８】
これにより、印刷制御部１は上位コントロ−ラから次のビデオ信号ＳＧ２を受信している最中においても、ＬＥＤヘッド１９に保持した印字デ−タ信号ＤＡＴＡについて印刷することができる。なお、ＣＬＫは印字デ−タ信号ＤＡＴＡをＬＥＤヘッド１９に送信するクロック信号である。また、ＳＴＢ−Ｎはストロ−ブ信号である。
【００２９】
ビデオ信号ＳＧ２の送受信は、印刷ライン毎に行われる。ＬＥＤヘッド１９によって印刷される情報は、マイナス電位に帯電させられた図示しない感光体ドラム上において電位の上昇したドットとして潜像化される。そして、現像部２７において、マイナス電位に帯電させられた画像形成用のトナ−が、電気的な吸引力によって各ドットに吸引され、トナ−像が形成される。
【００３０】
その後、そのトナ−像は転写部２８に送られ、転写信号ＳＧ４によってプラス電位に転写用高圧電源２６がオンになり、転写器２８は感光体ドラムと転写器２８との間隔を通過する用紙上にトナ−像を転写する。
【００３１】
転写されたトナ−像を有する用紙は、ヒ−タ２２ａを内蔵する定着器２２に当接して搬送され、その定着器２２の熱によって用紙に定着される。この定着された画像を有する用紙は、更に搬送されてプリンタの印刷機構から用紙排出口センサ７を通過してプリンタ外部に排出される。
【００３２】
印刷制御部１は用紙サイズセンサ９、用紙吸入口センサ６の検知に対応して、用紙が転写器２８を通過している間だけ転写用高圧電源２６からの電圧を転写器２８に印加する。そして、印刷が終了し、用紙が用紙排出口センサ７を通過すると、帯電用高圧電源２５による帯電器２７への電圧の印加を終了し、同時に現像、転写プロセス用モ−タ３の回転を停止させる。以後、上述の動作を繰り返す。
【００３３】
図１は第１の実施の形態によるＬＥＤヘッドに搭載されるＬＥＤアレイ駆動用配線基板のドライバＩＣ回路のブロック図である。本実施の形態におけるドライバＩＣは、ＬＥＤ素子と接続する駆動端子を１９２個（ＤＯ１〜ＤＯ１９２）備え、その駆動端子それぞれに対応して１９２個の同一構成からなる駆動素子  ＤＲＶを有し、１パルスのクロック信号で隣接する４画素分の印刷デ−タ信号を受信して駆動素子２１１ａ〜２１１ｄを駆動するものとしている。
【００３４】
ドライバＩＣは駆動素子２１１ａ〜２１１ｄを駆動するために、フリップフロップ回路からなるシフトレジスタ２０９ａ〜２０９ｄと、ラッチ回路２１０ａ〜２１０ｄと、ＥＸ−ＮＯＲ回路２０６、２０７と、インバ−タ回路２０４、２０５と、差動クロック信号入力回路２０３と、駆動電圧発生回路２０８とを有する。駆動電圧発生回路２０８は駆動素子２１１ａ〜２１１ｄに一定の駆動電流が得られるように駆動制御信号を発生させる。
【００３５】
インバ−タ回路２０４、ＥＸ−ＮＯＲ回路２０６、２０７には、プルアップ抵抗２０１２０２が接続してある。
【００３６】
また、ドライバＩＣは下記端子を備えている。ＤＡＴＡＩ３〜ＤＡＴＡＩ０は印刷デ−タ入力端子であり、１パルスのクロック信号により隣接する４画素のデ−タを一度に入力する４個の端子である。
【００３７】
ＤＡＴＡＯ３〜ＤＡＴＡＯ０はデ−タ出力端子であり、次段ドライバＩＣへカスケ−ドに接続されている。そして１パルスのクロック信号により隣接して配置された次段ドライバのＤＡＴＡＩ３〜ＤＡＴＡＩ０端子へ４画素のデ−タを一度に入力する。
【００３８】
また、ＣＬＫＰ、ＣＬＫＰは差動クロック信号の入力端子、ＬＯＡＤＩはラッチ信号の入力端子、  ＬＯＡＤＯはラッチ信号の出力端子である。
【００３９】
入力端子ＬＯＡＤＩに入力されたラッチ信号はインバ−タ回路２０５により論理反転されて出力端子ＬＯＡＤＯより出力される。この信号もまた，隣接して配置された次段ドライバへカスケ−ドにラッチ信号を伝達する。ＤＯ１〜ＤＯ１９２はＬＥＤ素子と接続する出力端子である。
【００４０】
ＳＥＬ端子に入力されるＳＥＬ信号は各ドライバＩＣに入力される差動クロック信号ＣＬＫ−Ｐ、ＣＬＫ−Ｐとラッチ信号ＬＯＡＤの動作論理（正論理／負論理）を設定する動作設定信号で、図５に示すようにカスケ−ド接続されたドライバＩＣ１〜２６のうち奇数番号に対応するチップにおいては、本端子はグランドに接続され、偶数番号に対応するチップにおいては開放とされる。
【００４１】
ＳＥＬ端子はＥＸ−ＮＯＲ回路２０６、２０７の一方の入力端子に接続される。ＥＸ−ＮＯＲ回路２０６、２０７の他方の入力端子と差動クロック信号入力回路２０３の出力端子とＬＯＡＤＩ端子とが接続される。  ＳＥＬ端子とＥＸ−ＮＯＲ回路２０６とは、カスケード接続の奇数段目のドライバＩＣと偶数段目のドライバＩＣとに入力する差動クロック信号を反転させる反転回路２１１を構成する。
【００４２】
そしてＥＸ−ＮＯＲ回路２０６、２０７の出力信号は、シフトレジスタ２０９ａ〜２０９ｄのクロック信号とラッチ回路２１０ａ〜２１０ｄのラッチ信号として使用される。
【００４３】
ラッチ回路においてＳＥＬ端子を備える目的は、前段のドライバＩＣのインバ−タ回路２０５により論理反転されて入力されたラッチ信号を、再び正しい論理値に変換して各ドライバＩＣ内部で使用するためである。
【００４４】
これにより、仮に各段のインバ−タ回路２０５においてその伝搬遅延時間が、信号立ち上がりと信号立ち下がりにおいて相違していたとしても、ドライバＩＣの多段接続回路中を伝搬する途中において平均化されて、パルス幅が変化することを防止することができる。
【００４５】
ＳＴＢ端子はストロ−ブ信号の入力端子であり、負論理のストロ−ブ信号ＳＴＢ−Ｎが入力される。ＶＲＥＦは基準電圧の入力端子でありＬＥＤの駆動電流の設定値に対応する基準電圧が印加される。
【００４６】
図２はドライバＩＣとＬＥＤアレイとの結線を示すブロック図である。ドライバＩＣ２６はカスケ−ド接続の１段目の入力チップである。また、ドライバＩＣ２５は、カスケ−ド接続の２段目の入力チップとなっている。
【００４７】
ＬＥＤアレイＬＥＤ２６、ＬＥＤ２５は、ドライバＩＣ２６、２５によってそれぞれ駆動される。
【００４８】
ＤＡＴＡ３〜０はＬＥＤヘッドのデ−タ入力信号、ＬＯＡＤはＬＥＤヘッドのラッチ入力信号、ＣＬＫ−ＰとＣＬＫ−ＮとはＬＥＤヘッドの差動クロック入力信号、ＶＲＥＦはＬＥＤヘッド内に搭載された図示せぬ基準電圧発生回路より出力される基準電圧、ＳＴＢ−ＮはＬＥＤヘッドのストロ−ブ入力信号、ＶＤＤは電源、ＶＳＳはグランド端子である。
【００４９】
一方、専用グランド端子ＬＥＤ−ＧＮＤはＬＥＤのカソ−ド端子に結線され、ＬＥＤの帰路電流を流すためのものである。
【００５０】
図２において、デ−タ入力信号ＤＡＴＡＩ３〜０とラッチ入力信号ＬＯＡＤは、ドライバＩＣ２６の入力端子ＤＡＴＡＩ３〜０とＬＯＡＤＩ端子とに入力され、各ドライバＩＣの出力信号ＤＡＴＡＯ３〜０とＬＯＡＤＯとは次段のドライバＩＣの入力端子ＤＡＴＡＩ３〜０とＬＯＡＤＩ端子にそれぞれ接続される。
【００５１】
図２において特徴的なのは、隣接して配置されるドライバＩＣ間において、差動クロック入力信号ＣＬＫ−ＰとＣＬＫ−Ｎとが、互いに回路上で交差接続されていることである。
【００５２】
図３は図１において用いられているＥＸ−ＮＯＲ回路の構成を示す回路図であり、その回路シンボル２２０と対比して描かれている。２２１はＮＯＲ回路、２２２はインバ−タ回路、２２３、２２４はＮＡＮＤ回路である。ＥＸ−ＮＯＲ回路は２つの入力端子ＡとＢと、出力端子Ｙを備えている。
【００５３】
図３より明らかなように、Ｂ入力端子（この端子はクロック入力部においてＳＥＬ信号が入力されている）の論理値により、信号伝達経路が異なるものとなり、例えばＢ端子の信号論理がＨｉｇｈ（すなわちＳＥＬ端子レベルがＨｉｇｈ）のとき、Ａ端子より入力された信号は、矢印で示すパス１のル−トを通りＢ端子に入力されたのと同一論理値で出力端子Ｙより出力される。
【００５４】
また、Ｂ端子の信号論理がＬｏｗ（すなわちＳＥＬ端子レベルがＬｏｗ）のとき、Ａ端子より入力された信号は、矢印で示すパス０のル−トを通りＢ端子に入力された論理値の反転された論理値で出力端子Ｙより出力される。
【００５５】
パス１とパス０とでは、経由するゲ−ト回路の接続段数が異なるので、その伝搬遅延時間が異なることになる。パス０を経由する場合の遅延時間が長く、このためＳＥＬ端子レベルがＬｏｗレベルとなるドライバＩＣの方が、ＳＥＬ端子レベルはＨｉｇｈレベルとなるドライバＩＣよりもＥＸ−ＮＯＲ回路における伝搬時間が遅くなることになる。
【００５６】
図４は図１に示した差動クロック信号入力回路の詳細図である。２４１〜２４９はＰチャネルＭＯＳトランジスタ、２５０〜２５５はＮチャネルＭＯＳトランジスタである。ＶＤＤは電源、ＶＢはバイアス用の電源電位であって、図示しないバイアス電位発生回路により発生させられる。本回路は２つの入力端子、非反転入力端子（＋入力：ＣＬＫＰ）と反転入力端子（−入力：ＣＬＫＮ）と、１つの出力端子ＯＵＴを備えている。
【００５７】
ＰチャネルＭＯＳトランジスタ２４１、２４４、２４５とＮチャネルＭＯＳトランジスタ２５０、２５１とで第１の差動アンプ２３１を構成し、ＰチャネルＭＯＳトランジスタ２４２、２４６、２４７とＮチャネルＭＯＳトランジスタ２５２、２５３とで第２の差動アンプ２３２を構成し、ＰチャネルＭＯＳトランジスタ２４３、２４８、２４９とＮチャネルＭＯＳトランジスタ２５４、２５５とで第３の差動アンプ２３３を構成している。
【００５８】
＋入力端子（ＣＬＫＰ）はＰチャネルＭＯＳトランジスタ２４４と２４７のゲ−ト端子に接続され、−入力端子（ＣＬＫＮ）はＰチャネルＭＯＳトランジスタ２４５と２４６のゲ−ト端子に接続され、ＰチャネルＭＯＳトランジスタ２４５のドレ−ン端子とＮチャネルＭＯＳトランジスタ２５１のドレ−ン端子の接続ノ−ドはＰチャネルＭＯＳトランジスタ２４８のゲ−ト端子に接続され、ＰチャネルＭＯＳトランジスタ２４７のドレ−ン端子とＮチャネルＭＯＳトランジスタ２５３のドレ−ン端子の接続ノ−ドはＰチャネルＭＯＳトランジスタ２４９のゲ−ト端子に接続されている。
【００５９】
また、ＰチャネルＭＯＳトランジスタ２４９のドレ−ン端子とＮチャネルＭＯＳトランジスタ２５５のドレ−ン端子の接続ノ−ドから出力信号（ＯＵＴ）が取り出されている。
【００６０】
図５は第１の実施の形態によるＬＥＤヘッドのプリント配線板図、図６は図５に示したプリントパタ−ンの詳細図である。１１１はヘッドのコネクタ部であり、露出したプリントパタ−ンによる電極部をもつカ−ドエッジコネクタとなっている。
【００６１】
ドライバＩＣ１〜２６は、  ＬＥＤアレイを駆動するためにヘッドの主走査方向に等ピッチで整列配置されている。ＬＥＤ１〜ＬＥＤ２６はＬＥＤアレイチップであり、ドライバＩＣ  １〜２６と対向して配置されている。ＬＥＤアレイチップＬＥＤ１〜ＬＥＤ２６とドライバＩＣ  １〜２６の各ドットの電極パッド間は、図示しないボンディングワイヤにより直接に接続される。
【００６２】
隣接するドライバＩＣ間において、デ−タ信号出力端子ＤＡＴＡＯ３〜０とラッチ信号出力端子ＬＯＡＤＯとはいったんプリント配線板の電極パッドにワイヤ−ボンディング接続され、プリント配線板のパタ−ン配線を介して次段のドライバＩＣのデ−タ信号入力端子ＤＡＴＡＩ３〜０とラッチ信号入力端子ＬＯＡＤＩとに信号伝達される。
【００６３】
プリント配線板の電極パッドには、ワイヤボンディングするために電解メッキ法により金メッキが施されている。このため前述した５本の配線パタ−ンには、電極パッドの電解メッキを行うためにメッキ電極配線を行う必要があり、そのための配線も形成されている。
【００６４】
図６においては、ドライバＩＣ相互配線の５本の配線パタ−ンは一つにまとめて結線され、図示しない電源パタ−ンに接続される。クロック配線パタ−ンについてはカ−ドエッジコネクタとして構成された外部電極に接続されているので、これにより基板製造時、ワイヤボンディング用の電極パッドに電解メッキを行うことは容易である。
【００６５】
プリント配線板製造時の銅箔パタ−ンのエッチング、レジスト塗布、ホトリソ、金メッキが完了した後に、不要となったメッキ電極用の配線はドリル切断される。このためのドリル穴箇所１１２が図６に表されており、ドリル穴の中心から放射状に配置された６本のメッキ電極配線がドリル切削により一度に切断される。１１３、１１４は差動クロック信号の伝送配線であり、それぞれドライバＩＣ間のデ−タ信号出力端子ＤＡＴＡＯ３〜０、ラッチ信号出力端子ＬＯＡＤＯの５本の配線部を避けながら蛇行して配置され、差動特性インピーダンスをもっているので、抵抗１０１により無反射終端となるように構成されている。
【００６６】
各ドライバＩＣはそれぞれ１９２個のＬＥＤの駆動を行うものであり、ＬＥＤ各ドットの配置ピッチは１／６００インチである。
【００６７】
これによりドライバＩＣの配置ピッチは約８．１ｍｍとなり、差動クロック信号線１１３、１１４の（クランク形状の）配置ピッチはドライバＩＣ配置ピッチ８．１ｍｍの２倍となることになる。
【００６８】
差動クロック信号線１１３、１１４は、図５より明らかな様に、それぞれ連続した１本の信号トレ−スとなり、途中に分岐などの不連続点を生じていない。また２本の差動クロック信号線１１３、１１４の間隔は等しく構成されている。
【００６９】
差動クロック信号線１１３、１１４の（クランク形状の）配置ピッチはドライバＩＣの配列ピッチの２倍となっているので、隣接するドライバＩＣにおいては、それぞれ対応するＩＣのクロック端子とプリント配線板の差動クロック信号線との接続が入れ替わることになる。これにより、図２に示すように隣接するドライバＩＣで差動クロック信号（ＣＬＫ−Ｐ、ＣＬＫ−Ｎ）が交差する回路が実現される。
【００７０】
ドライバＩＣの設計上または製造上のばらつきにより、２つのクロック信号入力端子（ＣＬＫＰ、ＣＬＫＮ）の静電容量が微妙に異なる場合でも、それぞれの信号線は同数の差動クロック信号入力端子（ＣＬＫＰ、ＣＬＫＮ）と接続されるので、信号線それぞれにおける負荷容量の違いは平均化され、実質的に無視しうる程度に小さくなる。
【００７１】
このことは、いわゆるツイステッド・ペア配線に類似する構成となるので、差動信号の対称性の面から好ましい特質である。
【００７２】
次に動作について説明する。図７は図１に示したドライバＩＣ回路の動作を説明するタイムチャ−トであり、図５に示したＬＥＤヘッドのコネクタ端子１１１に近い方のドライバＩＣ２６〜２４の３チップの動作を説明している。
【００７３】
印刷デ−タ転送時、隣接する４画素分の印刷デ−タを印刷デ−タ入力端子ＤＡＴＡＩ３〜ＤＡＴＡＩ０を介して入力し、ドライバＩＣ１チップ当り４８個のクロック信号ＣＬＫ−Ｐ、ＣＬＫ−Ｎ  によりシフト転送を行う。
【００７４】
図７（Ａ）はＬＥＤヘッドに入力される印刷デ−タ信号である。（Ｂ  ）〜（Ｐ）の各信号は３つにグル−プ分けされており、図７（Ｂ）〜（Ｆ）はドライバＩＣ２６の内部信号を示し、図７（Ｇ  ）〜（Ｋ）はドライバＩＣ２５の内部信号を示し、図７（Ｌ  ）〜（Ｐ）はドライバＩＣ２４の内部信号を示している。
【００７５】
ドライバＩＣ２６へのクロック信号の入力はＣＬＫ−Ｐ、ＣＬＫ−Ｎとなっており、この信号の入力はドライバＩＣ２４も同じであり、それぞれの動作タイミングも殆ど同じである。それに対して、ドライバＩＣ２５へのクロック信号の入力はＣＬＫ−Ｎ、  ＣＬＫ−Ｐとなっており、タイミングチャ−ト上の信号波形も論理値を反転させて描かれている。
【００７６】
ドライバＩＣ２６の入力回路２０３におけるＳＩＧ１−Ｐ、ＳＩＧ１−Ｎは、図４に示した１段目の差動アンプ２３１、２３２により増幅されるので、差動クロック信号ＣＬＫ−Ｐ、ＣＬＫ−Ｎよりも振幅が増大している。これら差動クロック信号は、図４における２段目の差動アンプ２３３により更に増幅されて、シングルエンドの信号ＯＵＴとして図１に示すＥＸ−ＮＯＲ回路２０６に入力される。
【００７７】
ＥＸ−ＮＯＲ回路２０６の出力信号は、ＳＥＬ端子に入力されるＳＥＬ信号の論理レベルにより論理反転するかどうかが決定される。ドライバＩＣ２６のＳＥＬ端子は開放されるので、プルアップ抵抗２０２によりＨｉｇｈレベルとなり、図７（Ｅ）にて示す信号波形が得られる。
【００７８】
この信号出力は、ドライバＩＣ２６のシフトレジスタのクロック信号となっており、ドライバＩＣ２６のシフト出力として、図７（Ｆ）に示すＤＡＴＡＯ３〜０の各信号出力が得られる。
【００７９】
ドライバＩＣ２５、２４においても同様である。
図７においては、ドライバＩＣ２６のシフトレジスタ入力部におけるデ−タのセットアップ時間とホ−ルド時間とがＴｓ２６、Ｔｈ２６として表されている。Ｔｄはデ−タ信号がシフトレジスタのクロック信号によりデ−タ出力端子ＤＡＴＡＯ３〜０に出力されるまでの伝搬遅延時間を示している。
【００８０】
同様に、ドライバＩＣ２５のシフトレジスタ入力部におけるデ−タのセットアップ時間とホ−ルド時間とがＴｓ２５、Ｔｈ２５として表され、ドライバＩＣ２４のシフトレジスタ入力部におけるデ−タのセットアップ時間とホ−ルド時間とがＴｓ２４、Ｔｈ２４としてそれぞれ表されている。
【００８１】
図２において明らかなように、カスケード接続の奇数段目のドライバＩＣと偶数段目のドライバＩＣとでは、回路図の上で差動クロック信号線が入れ替わって接続するようになっているが、それによる論理の反転は反転回路２１１により元に戻されるので、各ドライバＩＣのシフトレジスタのクロック信号は各ドライバＩＣ間で同一論理となり、その動作タイミングも殆ど等しい。
【００８２】
この様にプリント配線板のクロック配線の取り回しにより、隣接するドライバＩＣの間で差動クロック信号線とドライバＩＣのクロック端子との回路結線が、順次入れ替わる構成であるにも関わらず、回路動作上は従来構成の回路と等価な動作が行われることになる。
【００８３】
また、各ドライバＩＣのシフトレジスタ入力部におけるセットアップ時間とホ−ルド時間も、設計上必要とされる所定の値が確保されていることがわかる。
【００８４】
第１の実施の形態によれば、第１のクロック端子と第２のクロック端子とを有する差動クロック信号入力回路と、差動クロック信号入力回路の出力を反転させる反転回路とを前記各ドライバＩＣ内に備え、差動クロック信号の一方の信号線をカスケード接続の奇数段目のドライバＩＣの第１のクロック端子と偶数段目のドライバＩＣの第２のクロック端子とに接続し、差動クロック信号の他方の信号線をカスケード接続の奇数段目のドライバＩＣの第２のクロック端子と偶数段目のドライバＩＣの第１のクロック端子とに接続したことにより、プリント配線板上に構成された差動クロック信号を、プリント配線板上で交差することなく、同一面上（同一配線層上に）配置することができ、隣接して配置されるドライバＩＣ間では、回路図の上で差動クロック信号線が交差するようになっているにも関わらず、それによる論理の反転は各ドライバＩＣ内のＥＸ−ＮＯＲ回路により元にもどされる結果、各ドライバＩＣのＥＸ−ＮＯＲ回路の出力（これはシフトレジスタのクロックとなっている）信号は各ドライバＩＣ間で同一論理となり、各ドライバＩＣにおける動作タイミングも殆ど等しくなる。
【００８５】
また、差動クロック信号線は所定の特性インピ−ダンスが得られるように、等しい間隔で配置することができ、離ればなれになることがない。
この結果、２つのクロック信号線各々が受けるであろう外部ノイズの影響が等しくなり、両信号間にノイズによる電位差を生じず、外部ノイズの影響は著しく軽減される。
【００８６】
一例として、帯電した人体や導体による静電気放電を模した帯電体の静電容量が２００ｐＦとするとき、ノイズ試験方法によると、従来技術で説明したプリント配線板による場合、帯電電圧５ＫＶ程度で一時的誤動作を生じることがあったが、本実施の形態によるプリント配線板の場合には、帯電電圧２５ＫＶにおいてもＬＥＤヘッドへのデータ転送ミスによる誤動作（誤印字）を生じることは無く、大幅なノイズ耐性の向上が期待できる。
【００８７】
また、差動クロックの信号線とドライバＩＣの電極パッド部とを接続する際にはスタブ形状を構成しないので、各ドライバＩＣとの接続箇所（２６カ所）で、その特性インピ−ダンスに不連続を生じず、信号反射を生じる恐れもない。このためクロック伝送波形の信号品質が向上し、デ−タ転送時の信頼性が向上できるのである。
【００８８】
第２の実施の形態
図８は第２の実施の形態によるドライバＩＣ回路のブロック図であり、第１の実施の形態と異なるところは、差動クロック入力回路２０３の次段に設けられ  ていたＥＸ−ＮＯＲ回路２０６を削除し、ＳＥＬ端子の信号を差動クロック信号入力回路２０３に供給するように構成した点である。
【００８９】
図９は図８に示した差動クロック信号入力回路の詳細図である。２４１〜２４９はＰチャネルＭＯＳトランジスタ、２５０〜２５５はＮチャネルＭＯＳトランジスタである。
【００９０】
また、２６１Ｐ〜２６４ＰはＰチャネルＭＯＳトランジスタ、２６１Ｎ〜２６４ＮはＮチャネルＭＯＳトランジスタであって、これらＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタそれぞれが並列に結線され、おのおのがアナログスイッチ回路２６１〜２６４を構成している。
【００９１】
また、２６０はインバ−タ回路である。ＶＤＤは電源、ＶＢはバイアス用の電源電位を示し、図示しないバイアス電位発生回路により発生させられる電圧が供給される。図９の回路は２つの入力端子：非反転入力端子（＋入力：ＣＬＫＰ）と反転入力端子（−入力：ＣＬＫＮ）と、１つの出力端子（ＯＵＴ）を備えている。
【００９２】
ＰチャネルＭＯＳトランジスタ２４１、２４４、２４５とＮチャネルＭＯＳトランジスタ２５０、２５１とで第１の差動アンプ２３１を構成し、ＰチャネルＭＯＳトランジスタ２４２、２４６、２４７とＮチャネルＭＯＳトランジスタ２５２、２５３とで第２の差動アンプ２３２を構成し、ＰチャネルＭＯＳトランジスタ２４３、２４８、２４９とＮチャネルＭＯＳトランジスタ２５４、２５５とで第３の差動アンプ２３３を構成している。
【００９３】
第３の差動アンプ２３３のＰチャネルＭＯＳトランジスタ２４９のゲ−ト端子は２６１Ｐと２６１Ｎとで構成されるアナログスイッチ回路２６１と２６２とに接続され、アナログスイッチ回路２６１、２６２は、それぞれ第１の差動アンプ２３１、第２の差動アンプ２３２の出力ＳＩＧ１−ＰとＳＩＧ１−Ｎとにそれぞれ接続される。
【００９４】
また、第３の差動アンプ２３３のもう一つの入力であるＰチャネルＭＯＳトランジスタ２４８のゲ−ト端子はアナログスイッチ回路２６３と２６４とに接続され、アナログスイッチ回路２６３、２６４は、それぞれ第２の差動アンプ２３２、第１の差動アンプ２３１の出力ＳＩＧ１−ＰとＳＩＧ１−Ｎとにそれぞれ接続される。
【００９５】
ここで、アナログスイッチ回路２６１〜２６４それぞれのゲ−ト入力端子には相補（Ｃｏｍｐｌｅｍｅｎｔａｒｙ）な信号が入力されており、ＮチャネルＭＯＳトランジスタ側のゲ−トがＨｉｇｈレベルにあるときＰチャネルＭＯＳトランジスタ側のそれはＬｏｗレベルとなって、両者はともに導通状態となる。
【００９６】
一方、ＮチャネルＭＯＳトランジスタ側のゲ−トがＬｏｗレベルにあるとき、ＰチャネルＭＯＳトランジスタ側のそれはＨｉｇｈレベルとなって、両者はともに遮断状態となる。
【００９７】
この様にして、各々のアナログスイッチ回路は良好な特性のスイッチ動作が行われる。
【００９８】
また、差動クロック入力回路の＋入力端子はＰチャネルＭＯＳトランジスタ２４４と２４７のゲ−ト端子に接続され、−入力端子はＰチャネルＭＯＳトランジスタ２４５と２４６のゲ−ト端子に接続され、ＰチャネルＭＯＳトランジスタ２４５のドレ−ン端子とＮチャネルＭＯＳトランジスタ２５１のドレ−ン端子の接続ノ−ドはアナログスイッチ回路２６１と２６４とに接続され、ＰチャネルＭＯＳトランジスタ２４７のドレ−ン端子とＮチャネルＭＯＳトランジスタ２５３のドレ−ン端子の接続ノ−ドはアナログスイッチ回路２６２と２６３とに接続されている。
【００９９】
また、ＰチャネルＭＯＳトランジスタ２４９のドレ−ン端子とＮチャネルＭＯＳトランジスタ２５５のドレ−ン端子の接続ノ−ドから差動クロック入力回路の出力信号が取り出されている。
【０１００】
次に動作について説明する。図１０は図８に示したドライバＩＣ回路の動作を説明するタイムチャ−トであり、図５に示したＬＥＤヘッドのコネクタ端子１１１に近い方のドライバＩＣ３チップ（２６，２５，２４）の動作を説明している。
【０１０１】
印刷デ−タ転送時、隣接する４画素分の印刷デ−タを印刷デ−タ入力端子ＤＡＴＡＩ３〜ＤＡＴＡＩ０を介して入力し、ドライバＩＣ１チップ当り４８個のクロック信号ＣＬＫ−Ｐ、ＣＬＫ−Ｎ  によりシフト転送を行う。
【０１０２】
図１０（Ａ）はＬＥＤヘッドに入力される印刷デ−タ信号である。各信号は３つにグル−プ分けされており、図１０（Ｂ）〜（Ｆ）はドライバＩＣ２６の内部信号を示し、図１０（Ｆ  ）〜（Ｉ）はドライバＩＣ２５の内部信号を示し、図１０（Ｊ）〜（Ｍ）はドライバＩＣ２４の内部信号を示している。
【０１０３】
ドライバＩＣ２６へのクロック信号の入力はＣＬＫ−Ｐ、ＣＬＫ−Ｎとなっており、この信号の入力はドライバＩＣ２４も同じであり、それぞれの動作タイミングも殆ど同じである。それに対して、ドライバＩＣ２５へのクロック信号の入力はＣＬＫ−Ｎ、  ＣＬＫ−Ｐとなっており、タイミングチャ−ト上の信号波形も論理値を反転させて描かれている。
【０１０４】
ドライバＩＣ２６における差動クロック信号入力回路２０３のＳＩＧ１−Ｐ、ＳＩＧ１−Ｎは、図９における差動アンプ２３１、２３２により増幅されるので、その入力信号であるＣＬＫ−Ｐ、ＣＬＫ−Ｎよりも振幅が増大している。これら差動信号は、２段目の差動アンプ２３３により更に増幅されて、シングルエンド信号ＯＵＴとして出力される。
【０１０５】
一方、第２段目の差動アンプ２３３の２つの入力部にはそれぞれアナログスイッチ回路が接続されており、Ｓ端子（この端子にはドライバＩＣのＳＥＬ端子の印加信号が入力されている）信号により、差動アンプ２３１あるいは２３２のうち選択された側の差動アンプの出力信号が入力されることになる。
【０１０６】
差動アンプ２３１と２３２とでは、＋入力と−入力端子とが逆に接続されているので、それぞれの差動アンプの出力信号は、互いにコンプリメントなものとなっている。
【０１０７】
このように、ＳＥＬ端子の信号論理レベルにより差動クロック信号入力回路２０３の論理反転が決定され、ドライバＩＣ２６のＳＥＬ端子はＨｉｇｈレベルとされるので図１０（Ｄ）にて示される信号波形が得られる。
【０１０８】
差動クロック信号入力回路２０３の出力信号ＯＵＴは、ドライバＩＣ２６のシフトレジスタのクロック信号となっており、デ−タ出力端子にＤＡＴＡＯ３〜０の信号出力（Ｅ）が得られる。ドライバＩＣ２５、２４においても同様である。
【０１０９】
図１０においては、ドライバＩＣ２６のシフトレジスタ入力部におけるデ−タのセットアップ時間とホ−ルド時間とがＴｓ２６、Ｔｈ２６として表されている。Ｔｄはデ−タ信号がシフトレジスタのクロック信号によりデ−タ出力端子ＤＡＴＡＯ３〜０に出力されるまでの伝搬遅延時間を示している。
【０１１０】
同様に、ドライバＩＣ２５のシフトレジスタ入力部におけるデ−タのセットアップ時間とホ−ルド時間とがＴｓ２５、Ｔｈ２５として表され、ドライバＩＣ２４のシフトレジスタ入力部におけるデ−タのセットアップ時間とホ−ルド時間とがＴｓ２４、Ｔｈ２４としてそれぞれ表されている。
【０１１１】
第１の実施の形態における回路においては、差動クロック信号入力回路の出力部とシフトレジスタの信号入力部の間にＥＸ−ＮＯＲ回路が挿入されているので、ＳＥＬ端子の信号論理レベルによる遅延時間が増減していた。このため、各ドライバＩＣ間においてそれぞれのセットアップ時間とホ−ルド時間に差を生じていた。（図７参照）
それに対して、第２の実施の形態における回路においては、差動クロック信号入力回路の１段目の差動アンプから出力される差動信号出力をスイッチ回路により切り替えて２段目の差動アンプへ入力することになり、ＳＥＬ端子の信号論理レベルによって各ドライバＩＣ間においてセットアップ時間とホ−ルド時間とに差を生じることがない。
【０１１２】
図２において明らかなように、カスケード接続の奇数段目のドライバＩＣと偶数段目のドライバＩＣとでは、回路図の上で差動クロック信号線が交差するようになっているが、それによる論理の反転は各ドライバＩＣ内の複数段からなる差動アンプ間の選択的な接続により元に戻されるので、各ドライバＩＣのシフトレジスタのクロック信号は各ドライバＩＣ間で同一論理となり、その動作タイミングも殆ど等しい。
【０１１３】
本発明の第１の実施の形態で述べた回路においては、ドライバＩＣ回路内に設けられた差動クロック信号入力回路の後段にＥＸ−ＮＯＲ回路を設け、ＳＥＬ端子の信号論理レベルにより差動クロック信号を論理反転するか否かが決定される構成としていた。このような回路を用いる場合、信号論理を反転するかしないかによりＥＸ−ＮＯＲ回路の伝搬遅延時間に差を生じ、隣接するドライバＩＣ間においてシフトレジスタ動作のタイミングが微妙に異なることになる。通常、この様な場合を考慮してシフトレジスタのデ−タ出力側に遅延回路を挿入して、後段のシフトレジスタにおけるデ−タホ−ルド時間Ｔｈの増大を計るのが通例である。
一方において、この様な対策手段を用いると、後段のシフトレジスタ入力でのセットアップ時間Ｔｓが減少することになるので、所定のセットアップ時間が満足できる程度にまでそのクロック周期を増加させなければならず、ヘッドの動作周波数向上を妨げる原因となっていた。
【０１１４】
それに対して、本発明の第２の実施例における回路においては、隣接するドライバＩＣ間での差動クロック信号の論理の反転は、ドライバＩＣ内の複数段からなる差動アンプ間の選択的な接続により行われる。回路的な対称性から、差動アンプより出力される差動信号出力の信号間の波形立ち上がり時間と立ち下がり時間は等しく保たれ、前記のような差動アンプ間の選択的な接続替えを行ってもその動作タイミングを殆ど等しくなるようにすることは容易に行える。
【０１１５】
このため、各ドライバＩＣのシフトレジスタ入力部におけるセットアップ時間とホ−ルド時間は、設計上必要とされる所定の値が確保され、第１の実施例における回路よりもシフトレジスタ回路出力のデ−タ遅延時間を小さくすることが可能となり、より高速なデ−タ転送を行うことができる。
【０１１６】
第１、第２の実施の形態では、光源にＬＥＤを用いた電子写真プリンタにおける場合について説明したが、同様の構成でサ−マルプリンタにおける発熱抵抗体、表示装置における表示素子の列を駆動する場合にも適用することができる。
【０１１７】
また、第１、第２の実施の形態では同一構成から成るドライバＩＣをカスケード接続するもの  として説明したが、カスケード接続の奇数段目と偶数段目とで異なる回路構成の２品種のドライバＩＣを用意することとし、第１、第２の実施の形態において設けられていたＳＥＬ端子を削除するようにしてもよい。
【０１１８】
【発明の効果】
本発明は、以上説明したように構成されているので以下に記載される効果を奏する。
【０１１９】
第１のクロック端子と第２のクロック端子とを有する差動クロック信号入力回路と、差動クロック信号入力回路の出力を、選択信号に応じて反転させる反転回路とを各ドライバＩＣ内に備え、差動クロック信号の一方の信号線をカスケード接続の奇数段目のドライバＩＣの第１のクロック端子と偶数段目のドライバＩＣの第２のクロック端子とに接続し、差動クロック信号の他方の信号線をカスケード接続の奇数段目のドライバＩＣの第２のクロック端子と偶数段目のドライバＩＣの第１のクロック端子とに接続し、一方の信号線と他方の信号線は略平行にドライバＩＣの他の端子を避けながら配線するようにしたことにより、プリント配線板上に構成された差動クロック信号を同一面（同一配線層）内で交差することなく配置することができ、隣接して配置されるドライバＩＣ間では、回路図の上で差動クロック信号線が交差するようになっていても、それによる論理の反転は各ドライバＩＣ内の差動回路の選択的結線により元にもどされる結果、各ドライバＩＣのシフトレジスタのクロック信号は各ドライバＩＣ間で同一論理となり、その動作タイミングも殆ど等しくなる。
【０１２０】
また、差動クロック信号線は所定の特性インピ−ダンスが得られるように、等しい間隔で配置することができ、離ればなれになることがないので、その各々が受けるであろう外部ノイズの影響が等しくなり、両信号間にノイズによる電位差を生じず、その影響は著しく軽減され、また、差動クロックの信号線と、ドライバＩＣの接続するための電極パッド部の配線とはスタブ形状を構成せず、各ドライバＩＣとの接続箇所で、その特性インピ−ダンスに不連続を生じず、信号反射を生じる恐れもないので、クロック伝送波形の信号品質が向上し、デ−タ転送時の信頼性が向上できる。
【図面の簡単な説明】
【図１】第１の実施の形態によるドライバＩＣ回路のブロック図である。
【図２】ドライバＩＣとＬＥＤアレイとの結線を示すブロック図である。
【図３】ＥＸ−ＮＯＲ回路の構成を示す回路図である。
【図４】図１に示した差動クロック信号入力回路の詳細図である。
【図５】ＬＥＤヘッドのプリント基板図である。
【図６】図５に示したプリントパタ−ンの詳細図である。
【図７】図１に示したドライバＩＣ回路の動作を説明するタイムチャ−トである。
【図８】第２の実施の形態によるドライバＩＣ回路のブロック図である。
【図９】図８に示した差動クロック信号入力回路の詳細図である。
【図１０】図８に示したドライバＩＣ回路の動作を説明するタイムチャ−トである。
【図１１】電子写真プリンタの制御ブロック図である。
【図１２】図１１に示した電子写真プリンタのタイムチャ−トである。
【図１３】従来技術によるＬＥＤヘッドのプリント基板図である。
【図１４】図１３に示したプリントパタ−ンの詳細図である。
【図１５】ノイズ発生の説明図である。
【図１６】多重反射波発生の説明図である。
【符号の説明】
２０３  差動クロック信号入力回路
２１１  反転回路
【図１】
0003616546.tif 000002
【図２】
0003616546.tif 000003
【図３】
0003616546.tif 000004
【図４】
0003616546.tif 000005
【図５】
0003616546.tif 000006
【図６】
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【図７】
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【図８】
0003616546.tif 000009
【図９】
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【図１０】
0003616546.tif 000011
【図１１】
0003616546.tif 000012
【図１２】
0003616546.tif 000013
【図１３】
0003616546.tif 000014
【図１４】
0003616546.tif 000015
【図１５】
0003616546.tif 000016
【図１６】
0003616546.tif 000017