(57)【特許請求の範囲】
【請求項１】
所定のクロックである第１クロックに同期してＭ系列疑似ランダムパターンを生成する第１のパターン発生手段と、
前記第１クロックのｎ倍（ｎは２以上の整数）の周波数のクロックである第２クロックに同期してＭ系列疑似ランダムパターンを生成する第２のパターン発生手段と、
前記第１のパターン発生手段が生成するＭ系列疑似ランダムパターンと、前記第２のパターン発生手段が生成するＭ系列疑似ランダムパターンとが同一パターンであるか否かを検出する一致検出手段と、
前記一致検出手段が一致を検出していないときは、前記第１のパターン発生手段が生成するＭ系列疑似ランダムパターンをそのまま出力し、前記一致検出手段が一致を検出すると、オール”０”のパターンを、Ｍ系列疑似ランダムパターンとして出力する切換手段と
を具備することを特徴とするＭ系列疑似ランダムパターン発生装置。
【請求項２】
請求項１記載のＭ系列疑似ランダムパターン発生装置において、
前記第１のパターン発生手段は、複数個のフリップフロップを縦続接続し、各フリップフロップに前記第１クロックを入力し、最下段のフリップフロップの出力と所定段のフリップフロップの出力との排他的論理和を、最上段のフリップフロップの入力にフィードバックする回路であり、
前記第２のパターン発生手段は、複数個のフリップフロップを縦続接続し、各フリップフロップに前記第２クロックを入力し、最下段のフリップフロップの出力と所定段のフリップフロップの出力との排他的論理和を、最上段のフリップフロップの入力にフィードバックする回路である
ことを特徴とするＭ系列疑似ランダムパターン発生装置。
【請求項３】
請求項１または請求項２のいずれかに記載のＭ系列疑似ランダムパターン発生装置において、
前記切換手段は、
前記一致検出手段が一致を検出すると、その検出信号によりセットされるフリップフロップと、
前記第１クロックと前記フリップフロップの負論理出力との論理積を取り、該値を前記第１のパターン発生手段に供給する第１の論理積回路と、
前記第１のパターン発生手段の出力と前記フリップフロップの負論理出力との論理積を取り、該値をＭ系列疑似ランダムパターンとして出力する第２の論理積回路と、
前記第１クロックと前記フリップフロップの正論理出力との論理積を取る第３の論理積回路と、
前記第３の論理積回路の出力を遅延させて、該値で前記フリップフロップをリセットする遅延手段とからなる
ことを特徴とするＭ系列疑似ランダムパターン発生装置。
【請求項４】
請求項１または請求項２のいずれかに記載のＭ系列疑似ランダムパターン発生装置において、
前記第１のパターン発生手段が生成するＭ系列疑似ランダムパターンと、前記第２のパターン発生手段が生成するＭ系列疑似ランダムパターンとが一度一致すると、２度目の一致を禁止する一致禁止手段
を具備することを特徴とするＭ系列疑似ランダムパターン発生装置。
【請求項５】
請求項４記載のＭ系列疑似ランダムパターン発生装置において、
前記第２のパターン発生手段を構成する各フリップフロップはリセット端子を有し、
前記切換手段は、
前記一致検出手段が一致を検出すると、その検出信号によりセットされるフリップフロップと、
前記第１クロックと前記フリップフロップの負論理出力との論理積を取り、該値を前記第１のパターン発生手段に供給する第１の論理積回路と、
前記第１のパターン発生手段の出力と前記フリップフロップの負論理出力との論理積を取り、該値をＭ系列疑似ランダムパターンとして出力する第２の論理積回路と、
前記第１クロックと前記フリップフロップの正論理出力との論理積を取る第３の論理積回路と、
前記第３の論理積回路の出力を遅延させて、該値で前記フリップフロップをリセットする遅延手段とからなり、
前記一致禁止手段は、前記遅延手段の出力を、前記第２のパターン発生手段を構成する各フリップフロップのリセット端子に入力する
ことを特徴とするＭ系列疑似ランダムパターン発生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、Ｍ系列疑似ランダムパターンを生成するパターン発生装置に関する。
【０００２】
【従来の技術】
図８は、従来のＭ系列疑似ランダムパターン発生装置の構成例を示すブロック図である。
この図において、シフトレジスタＭＲは、４段のフリップフロップＦ１〜Ｆ４から構成される４ビットのシフトレジスタである。ここで、Ｍ0〜Ｍ3は、シフトレジスタＭＲの出力を示し、Ｄ0〜Ｄ3は、各フリップフロップＦ１〜Ｆ４に初期値を設定するための入力を示す。また、クロック信号ＣＫ１は、シフトレジスタＭＲに対して動作タイミングを与えるクロック信号である。
排他的論理和回路ＥＸＯＲは、出力Ｍ0と出力Ｍ3との排他的論理和を、フリップフロップＦ１に入力する。
【０００３】
このような構成において、シフトレジスタＭＲの入力（Ｄ0，Ｄ1，Ｄ2，Ｄ3）に初期値（１，１，１，１）をセットした後、クロック信号ＣＫ１を入力すると、該シフトレジスタＭＲは、該クロック信号ＣＫ１が示すタイミングで順次シフトを繰り返し、その出力（Ｍ0，Ｍ1，Ｍ2，Ｍ3）に、図９に示すようなＭ系列疑似ランダムパターンを出力する。
【０００４】
なお、上記従来技術の詳細は、「オーム社  特許パルス回路技術辞典  第６章特殊なパルス列の発生」および「特開平３−２７８７１１号公報  Ｍ系列疑似ランダムパターン発生回路」等で説明されている。
【０００５】
【発明が解決しようとする課題】
ところで、上述した従来のＭ系列疑似ランダムパターン発生装置においては、図９に示すように、（０，０，０，１）〜（１，１，１，１）のパターンしか生成できず（すなわち、（２n−１）通りのパターンしか生成できない）、任意の時点で（０，０，０，０）のパターンを生成することができない（すなわち、（２n）通りのパターンを生成できない）、という課題があった。
【０００６】
この発明は、このような背景の下になされたもので、任意の時点で（０，０，０，０）のパターンを生成することができるＭ系列疑似ランダムパターン発生装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
請求項１記載の発明は、所定のクロックである第１クロックに同期してＭ系列疑似ランダムパターンを生成する第１のパターン発生手段と、前記第１クロックのｎ倍（ｎは２以上の整数）の周波数のクロックである第２クロックに同期してＭ系列疑似ランダムパターンを生成する第２のパターン発生手段と、前記第１のパターン発生手段が生成するＭ系列疑似ランダムパターンと、前記第２のパターン発生手段が生成するＭ系列疑似ランダムパターンとが同一パターンであるか否かを検出する一致検出手段と、前記一致検出手段が一致を検出していないときは、前記第１のパターン発生手段が生成するＭ系列疑似ランダムパターンをそのまま出力し、前記一致検出手段が一致を検出すると、オール”０”のパターンを、Ｍ系列疑似ランダムパターンとして出力する切換手段とを具備することを特徴とする。
請求項２記載の発明は、請求項１記載のＭ系列疑似ランダムパターン発生装置において、前記第１のパターン発生手段は、複数個のフリップフロップを縦続接続し、各フリップフロップに前記第１クロックを入力し、最下段のフリップフロップの出力と所定段のフリップフロップの出力との排他的論理和を、最上段のフリップフロップの入力にフィードバックする回路であり、前記第２のパターン発生手段は、複数個のフリップフロップを縦続接続し、各フリップフロップに前記第２クロックを入力し、最下段のフリップフロップの出力と所定段のフリップフロップの出力との排他的論理和を、最上段のフリップフロップの入力にフィードバックする回路であることを特徴とする。
請求項３記載の発明は、請求項１または請求項２のいずれかに記載のＭ系列疑似ランダムパターン発生装置において、前記切換手段は、前記一致検出手段が一致を検出すると、その検出信号によりセットされるフリップフロップと、前記第１クロックと前記フリップフロップの負論理出力との論理積を取り、該値を前記第１のパターン発生手段に供給する第１の論理積回路と、前記第１のパターン発生手段の出力と前記フリップフロップの負論理出力との論理積を取り、該値をＭ系列疑似ランダムパターンとして出力する第２の論理積回路と、前記第１クロックと前記フリップフロップの正論理出力との論理積を取る第３の論理積回路と、前記第３の論理積回路の出力を遅延させて、該値で前記フリップフロップをリセットする遅延手段とからなることを特徴とする。
請求項４記載の発明は、請求項１または請求項２のいずれかに記載のＭ系列疑似ランダムパターン発生装置において、前記第１のパターン発生手段が生成するＭ系列疑似ランダムパターンと、前記第２のパターン発生手段が生成するＭ系列疑似ランダムパターンとが一度一致すると、２度目の一致を禁止する一致禁止手段を具備することを特徴とする。
請求項５記載の発明は、請求項４記載のＭ系列疑似ランダムパターン発生装置において、前記第２のパターン発生手段を構成する各フリップフロップはリセット端子を有し、前記切換手段は、前記一致検出手段が一致を検出すると、その検出信号によりセットされるフリップフロップと、前記第１クロックと前記フリップフロップの負論理出力との論理積を取り、該値を前記第１のパターン発生手段に供給する第１の論理積回路と、前記第１のパターン発生手段の出力と前記フリップフロップの負論理出力との論理積を取り、該値をＭ系列疑似ランダムパターンとして出力する第２の論理積回路と、前記第１クロックと前記フリップフロップの正論理出力との論理積を取る第３の論理積回路と、前記第３の論理積回路の出力を遅延させて、該値で前記フリップフロップをリセットする遅延手段とからなり、前記一致禁止手段は、前記遅延手段の出力を、前記第２のパターン発生手段を構成する各フリップフロップのリセット端子に入力することを特徴とする。
【０００８】
【発明の実施の形態】
§１．第１実施形態
以下、図面を参照して、この発明の第１実施形態について説明する。
図１は、この発明の第１実施形態によるＭ系列疑似ランダムパターン発生装置の構成例を示すブロック図である。
この図において、クロック信号ＣＫ１はＭ系列疑似ランダムパターン発生回路ＭＲnに対して動作タイミングを与え、クロック信号ＣＫ２はＭ系列疑似ランダムパターン発生回路ＭＲmに対して動作タイミングを与えるクロック信号である。但し、クロック信号ＣＫ２は、クロック信号ＣＫ１のｎ倍（ｎは２以上の整数）の周波数のクロック信号である。本実施形態では、一例として、クロック信号ＣＫ２の周波数はクロック信号ＣＫ１の周波数の２倍であるとする。
【０００９】
Ｍ系列疑似ランダムパターン発生回路（以下、「パターン発生回路」と称する）ＭＲnおよびＭＲmは、共に、Ｍ系列疑似ランダムパターンを生成する回路である。本実施形態では、一例として、パターン発生回路ＭＲnおよびＭＲmは、共に、図８に示す回路であるとする。
一致検出回路ＣＭＰは、２つのパターン発生回路の出力が同一であるか否かを比較し、同一である場合には、Ｈレベル信号を出力する。
論理積回路ＡＮＤ１〜ＡＮＤ３は、ＡＮＤゲート（又は、論理的にＡＮＤゲートと等価動作する回路）である。
【００１０】
フリップフロップＦＦ１は、ＲＳフリップフロップ（又は、論理的にＲＳフリップフロップと等価動作する回路）である。
フリップフロップＦＦ２は、Ｄフリップフロップ（又は、論理的にＤフリップフロップと等価動作する回路）である。
ディレーラインＤＬは、遅延線（又は、時間的な遅延作用を有する物質、この場合、該作用を有すれば物質は問わない）である。
【００１１】
また、図１には図示していないが、本装置は、図１に示す回路全体を制御する制御部を有する。該制御部は、ＣＰＵ（中央処理装置）、ＲＯＭ（リードオンリメモリ）、ＲＡＭ（ランダムアクセスメモリ）およびその周辺回路から構成され、クロック信号ＣＫ１およびＣＫ２の生成や、パターン発生回路ＭＲnおよびＭＲmの初期化等を行う。
また、図１では１つのゲートで図示しているが、論理積回路ＡＮＤ２は、実際には４個のゲートで構成され、パターン発生回路ＭＲnの４ビット出力（Ｍn0，Ｍn1，Ｍn2，Ｍn3）の各ビットに対して、個別に論理積を演算する。このことは、フリップフロップＦＦ２についても同様である。
【００１２】
次に、上記構成によるＭ系列疑似ランダムパターン発生装置の動作を説明する。
図２は、パターン発生回路ＭＲnおよびＭＲmの理論上の論理出力値を示す論理表であり、図３は、本実施形態による装置の動作を示すタイミングチャートであり、図４は、本実施形態による装置が生成するＭ系列疑似ランダムパターンを示す論理表である。
【００１３】
本装置に電源が投入されると、まず、制御部（図示略）は、フリップフロップＦＦ１をリセットする。これにより、フリップフロップＦＦ１の負論理出力＊ＱはＨレベルになり、正論理出力ＱはＬレベルになる。
フリップフロップＦＦ１の負論理出力＊ＱがＨレベルになると、論理積回路ＡＮＤ１およびＡＮＤ２は共に活性化状態となり、その他端に入力される信号変化をそのまま出力できるようになる。以下、この状態を「通常動作状態」と称する。
次に、制御部は、従来技術と同様の方法で、パターン発生回路ＭＲnおよびＭＲmに初期値を設定する。本実施形態では、一例として、該初期値は、（Ｍn0，Ｍn1，Ｍn2，Ｍn3）＝（Ｍm0，Ｍm1，Ｍm2，Ｍm3）＝（１，１，１，１）であるとする。
【００１４】
上記リセットおよび初期値設定の終了後、制御部からクロック信号ＣＫ１およびＣＫ２が供給されると、該クロック信号ＣＫ１は、論理積回路ＡＮＤ１を介して、そのまま、パターン発生回路ＭＲnに入力され、該クロック信号ＣＫ２は、パターン発生回路ＭＲmに入力される。
これにより、パターン発生回路ＭＲnおよびＭＲmの出力は、それぞれ、図２に示すように遷移する。
ここで、本装置が上記通常状態である場合、論理積回路ＡＮＤ２は活性化状態であるので、パターン発生回路ＭＲnの出力（Ｍn0，Ｍn1，Ｍn2，Ｍn3）が、そのまま、フリップフロップＦＦ２を介して、Ｍ系列疑似ランダムパターンとして、出力端子Ｑn0〜Ｑn3から出力される。
【００１５】
ところで、図２において、パターン発生回路ＭＲnおよびＭＲmの１回目のシフトポイントＰ１に注目すると、両シフトレジスタの出力は同一である。
両シフトレジスタの出力が同一である場合、一致検出回路ＣＭＰは、Ｈレベル信号を出力する。
フリップフロップＦＦ１は、このＨレベル信号によりセットされ、その負論理出力＊ＱをＬレベルにし、正論理出力ＱをＨレベルにする。
【００１６】
フリップフロップＦＦ１の負論理出力＊ＱがＬレベルになると、論理積回路ＡＮＤ１および論理積回路ＡＮＤ２は共に不活性化状態となり、他端の入力によらず、その出力をＬレベルにする。
これにより、パターン発生回路ＭＲnに対する（論理積回路ＡＮＤ１を介した）クロック信号ＣＫ１の入力が禁止されると共に、該パターン発生回路ＭＲnからの（論理積回路ＡＮＤ２を介した）出力も禁止されてしまう。以下、この状態を「一致動作状態」と称する。
ここで、本装置が上記一致動作状態である場合、論理積回路ＡＮＤ２のＬレベル出力（０，０，０，０）が、クロック信号ＣＫ１の立ち上がりでフリップフロップＦＦ２に取り込まれ、Ｍ系列疑似ランダムパターンとして、出力端子Ｑn0〜Ｑn3から出力される。
【００１７】
一方、論理積回路ＡＮＤ３に注目すると、上記一致動作状態では、論理積回路ＡＮＤ３は活性化状態となり、その他端に入力される信号変化をそのまま出力できるようになる。
これにより、クロック信号ＣＫ１は、論理積回路ＡＮＤ３を介してそのままディレーラインＤＬに入力され、該ディレーラインＤＬで所定の遅延が加えられた後、フリップフロップＦＦ１に入力される。
【００１８】
故に、フリップフロップＦＦ１は、遅延を加えられたクロック信号ＣＫ１の立ち上がりによりリセットされ、その負論理出力＊ＱをＨレベルにし、正論理出力ＱをＬレベルにする。
フリップフロップＦＦ１の負論理出力＊ＱがＨレベルになると、論理積回路ＡＮＤ１およびＡＮＤ２は共に再び活性化状態になり、その他端に入力される信号変化をそのまま出力できるようになる（すなわち、一致動作状態から通常動作状態に戻る）。
【００１９】
以上説明したように、本実施形態によるＭ系列疑似ランダムパターン発生装置は、上記通常動作状態と一致動作状態とを切り換えることにより、出力端子Ｑn0〜Ｑn3から（Ｑn0，Ｑn1，Ｑn2，Ｑn3）＝（０，０，０，０）を含む（２n）通りのＭ系列疑似ランダムパターンを出力する。
【００２０】
なお、本実施形態では、パターン発生回路ＭＲnおよびＭＲmの初期値を、共に（１，１，１，１）としたが、該初期値は他のパターンでも良く、また、２つのパターン発生回路の初期値を異なるパターンとしても良い。これにより、（Ｑn0，Ｑn1，Ｑn2，Ｑn3）＝（０，０，０，０）の発生位置（図４に示すＰ２およびＰ３）を任意の位置に変更することができる。
【００２１】
§２．第２実施形態
第１実施形態（図１に示す装置）のＭ系列疑似ランダムパターンでは、パターン発生回路ＭＲnおよびＭＲmに設定する初期値に応じて、（Ｑn0，Ｑn1，Ｑn2，Ｑn3）＝（０，０，０，０）となるパターンが、２回発生する場合と、１回しか発生しない場合とがあり、不定形である、という課題があった。そこで、本実施形態では、この課題を解決したＭ系列疑似ランダムパターン発生装置について説明する。
【００２２】
図５は、この発明の第２実施形態によるＭ系列疑似ランダムパターン発生装置の構成例を示すブロック図である。
この図において、図１の各部に対応する部分には同一の符号を付け、その説明を省略する。
図５に示すＭ系列疑似ランダムパターン発生装置が図１のものと異なる点は、パターン発生回路ＭＲmがパターン発生回路ＭＲm’に代わった点である。
【００２３】
パターン発生回路ＭＲm’は、図８に示す回路の４つのフリップフロップＦ１〜Ｆ４を全てリセット端子付きのフリップフロップに変更したものである。これにより、外部からのリセット入力により、該パターン発生回路ＭＲm’の出力（Ｍm0，Ｍm1，Ｍm2，Ｍm3）を（０，０，０，０）にクリアすることができる。
そして、論理積回路ＡＮＤ３の出力を、ディレーラインＤＬを介して、パターン発生回路ＭＲm’内の各リセット端子に接続する。
【００２４】
次に、上記構成によるＭ系列疑似ランダムパターン発生装置の動作を説明する。
図６は、本実施形態による装置が生成するＭ系列疑似ランダムパターンを示す論理表であり、図７は、本実施形態による装置の動作を示すタイミングチャートである。
【００２５】
本装置の動作は、基本的に、第１実施形態による装置の動作と同じものである。
但し、パターン発生回路ＭＲnとパターン発生回路ＭＲm’の出力が同一になると（すなわち、一致動作状態になると）、（Ｑn0，Ｑn1，Ｑn2，Ｑn3）＝（０，０，０，０）が出力された後、パターン発生回路ＭＲm’は、論理積回路ＡＮＤ３およびディレーラインＤＬを介して入力されるクロック信号ＣＫ１によりリセットされ、該パターン発生回路ＭＲm’の出力（Ｍm0，Ｍm1，Ｍm2，Ｍm3）は（０，０，０，０）にクリアされる。
パターン発生回路ＭＲm’は、上述した構成より明らかなように、一度、その出力がクリアされると、以後、クロック信号ＣＫ２が入力されても、（０，０，０，０）しか出力しない、という特性を持つ。
【００２６】
これに対して、パターン発生回路ＭＲnは、図９に示すように、初期値として（０，０，０，０）が設定されない限り、クロック信号ＣＫ１が入力されても、（０，０，０，０）を出力することはない。
故に、一度、両パターン発生回路の出力が一致し、（Ｑn0，Ｑn1，Ｑn2，Ｑn3）＝（０，０，０，０）が出力されると、以後、両パターン発生回路の出力が同一になることはなく（すなわち、一致動作状態になることはなく）、パターン発生回路ＭＲnの出力が、そのまま、フリップフロップＦＦ２を介して、Ｍ系列疑似ランダムパターンとして、出力端子Ｑn0〜Ｑn3から出力される。
以上の動作により、図５に示す装置では、完全な（２n）Ｍ系列疑似ランダムパターンの発生が可能となる。
【００２７】
なお、本実施形態では、パターン発生回路ＭＲm’をリセットすることにより、両シフトレジスタの２度目の一致がとれないようにしたが、これは、すなわち、２度目の一致動作状態に入らないようにすることであり、このための手段は図５に示す回路に限定されない。
例えば、一致検出回路ＣＭＰとフリップフロップＦＦ１との間に論理積回路（仮に、ＡＮＤ４とする）を設ける共に、フリップフロップＦＦ１の負論理出力＊Ｑを別のＲＳフリップフロップで保持し、該ＲＳフリップフロップの負論理出力＊Ｑを該論理積回路ＡＮＤ４の他端に入力することが考えられる。
これにより、一度、一致検出回路ＣＭＰからフリップフロップＦＦ１に対して一致検出信号（Ｈレベル信号）が入力されると、そのことが上記ＲＳフリップフロップに記憶されるので、以後、論理積回路ＡＮＤ４によって、該一致検出回路ＣＭＰから該フリップフロップＦＦ１に対する入力が禁止され、たとえ、両パターン発生回路の出力が一致しても、２度目の一致動作状態に入らないようにすることができる。
【００２８】
§３．補足
以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。
なお、上述した各実施形態において、図１および図５に示す回路はあくまで一例であり、その各部を同様の動作をする回路に置き換えることも可能である。例えば、図１または図５に示すディレーラインＤＬは、１段または縦続接続した複数段のＤフリップフロップに置き換えることが可能である。
【００２９】
次に、請求項記載の各手段間の包含関係、および、該各手段と本実施形態との対応関係を説明する。なお、以下に示す包含関係において、包含される手段（下位手段）は、包含する手段（上位手段）に対し、一段下げて記載されているものとする。
第１のパターン発生手段……パターン発生回路ＭＲn
第２のパターン発生手段……パターン発生回路ＭＲm（またはＭＲm’）
一致検出手段……一致検出回路ＣＭＰ
切換手段
フリップフロップ……フリップフロップＦＦ１
第１の論理積回路……論理積回路ＡＮＤ１
第２の論理積回路……論理積回路ＡＮＤ２
第３の論理積回路……論理積回路ＡＮＤ３
遅延手段……ディレーラインＤＬ
一致禁止手段……パターン発生回路ＭＲm’のリセット機能
【００３０】
【発明の効果】
以上説明したように、従来のＭ系列疑似ランダムパターン発生装置では、（２n−１）通りのパターンしか生成できなかったが、この発明によれば、オール”０”のパターンを任意の位置に発生させることができ、その結果、該オール”０”のパターンを含む（２n）通りのパターンを生成することができる。
また、第２のパターン発生手段を構成する各フリップフロップに対し、予め”０”を設定することにより、従来装置と同様に、（２n−１）通りのＭ系列疑似ランダムパターンを生成することもできるので、本発明は、従来動作を損なうこともない。
【図面の簡単な説明】
【図１】この発明の第１実施形態によるＭ系列疑似ランダムパターン発生装置の構成例を示すブロック図である。
【図２】同実施形態において、パターン発生回路ＭＲnおよびＭＲmの理論上の論理出力値を示す論理表である。
【図３】同実施形態による装置の動作を示すタイミングチャートである。
【図４】同実施形態による装置が生成するＭ系列疑似ランダムパターンを示す論理表である。
【図５】この発明の第２実施形態によるＭ系列疑似ランダムパターン発生装置の構成例を示すブロック図である。
【図６】同実施形態による装置が生成するＭ系列疑似ランダムパターンを示す論理表である。
【図７】同実施形態による装置の動作を示すタイミングチャートである。
【図８】従来装置の構成例を示すブロック図である。
【図９】従来装置が生成するＭ系列疑似ランダムパターンを示す論理表である。
【符号の説明】
ＭＲn，ＭＲm，ＭＲm’……Ｍ系列疑似ランダムパターン発生回路、
ＣＭＰ……一致検出回路、
ＦＦ１，ＦＦ２……フリップフロップ、
ＡＮＤ１，ＡＮＤ２，ＡＮＤ３……論理積回路、
ＤＬ……ディレーライン
【図１】
0003656322.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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