(57)【特許請求の範囲】
【請求項１】
第１導電型の低濃度の半導体基板上にゲート絶縁膜およびゲート電極を形成する段階と、
第２導電型の不純物を、ゲート電極をマスクとして半導体基板にイオン注入して第２導電型の低濃度のソース／ドレーン領域を、前記半導体基板内にゲート電極に対して対称的に形成する段階と、
基板全面に絶縁膜を形成し、異方性エッチングしてゲート電極の側壁にスペーサを形成する段階と、
ゲート電極およびスペーサをマスクとして第２導電型の不純物を半導体基板にイオン注入して第２導電型の高濃度のソース／ドレーン領域を前記低濃度のソース／ドレーン領域に各々隣接するように形成する段階と、
下部フォトレジスト、ＳＯＧ膜および上部フォトレジストの３重フォトレジスト膜を基板全面にわたって塗布する段階と、
前記上部フォトレジストをフォトリソグラフィ工程によりパターニングする段階と、
前記パターニングされた上部フォトレジストをマスクとしてＳＯＧ膜をパターニングする段階と、
前記残存している上部フォトレジストを除去する段階と、
前記パターニングされたＳＯＧ膜をマスクとして前記下部フォトレジストを厚さ方向に一部残すようにエッチングしてソース領域の方のスペーサとゲート電極の一部を露出させる段階と、
前記露出されたスペーサを除去する段階と、
第１導電型の不純物をスペーサの除去された部分のみを介して半導体基板にイオン注入して、低濃度のソース領域が形成された部分を完全にハロー領域とする段階と、
残存しているＳＯＧ膜および下部フォトレジストを順次除去する段階と、
を含むことを特徴とするＬＤＤトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、トランジスタの製造方法に関し、特にディープサブミクロン（Ｄｅｅｐ  Ｓｕｂｍｉｃｒｏｎ）の短チャネル効果とホットキャリヤ効果とを共に解決できる非対称の構造のＬＤＤ（Ａｓｙｍｍｅｒｔｒｉｃａｌ  ＬｉｇｈｔｌｙＤｏｐｅｄ  Ｄｒａｉｎ）トランジスタに関する。
【０００２】
【従来の技術】
従来、ＭＯＳＦＥＴをディープサブミクロンの大きさに縮小（ｓｃａｌｅ  ｄｏｗｎ）するにあたって、発生される短チャネル効果を解決するための方法としてソース／ドレーン領域を浅い接合で形成する方法、ゲート酸化膜の厚さを薄く形成する方法、またはチャネルイオンを基板に深くイオン注入する方法等が提案された。
【０００３】
しかし、上述した方法はディープサブミクロンＭＯＳＦＥＴにおいて、短チャネル効果は解決したが、ホットキャリヤ効果を招来する問題点があった。
すなわち、上記方法により短チャネル効果を解決する場合、ゲート電極のエッジ部分において高電界に形成されてホットキャリヤが発生され、この発生されたホットキャリヤによってＭＯＳＦＥＴの動作特性の低下および寿命短縮をもたらす問題点があった。
短チャネル効果を減少させるための他の方法として、バルク（Ｂｕｌｋ）、すなわち、基板の濃度を高くドーピングさせる方法があった。ＭＯＳＦＥＴのソース／ドレーン領域の接合容量は不純物のドーピング濃度に比例して増加するので、前述した方法は高くドーピングされた不純物濃度によってソース／ドレーン領域の接合容量の増加をもたらす問題点があった。
したがって、サブミクロンＭＯＳＦＥＴを設計することにあたって、短チャネル効果およびホットキャリヤ効果を根源的に解決しなければならない。
【０００４】
短チャネル効果およびホットキャリヤ効果を解決するために、種々構造のＭＯＳＦＥＴが提案された。１μｍのチャネル長を有するＭＯＳＦＥＴのホットキャリヤ効果を減少させるために、ドレーン領域が高くドーピングされた不純物領域と、この不純物領域に隣接した低くドーピングされた不純物領域の二重構造を有するＬＤＤ  ＭＯＳＦＥＴが最初に提案された。
そして、ＬＤＤ  ＭＯＳＦＥＴから発生される問題点を改善させるために、ＤＩ−ＬＤＤ（Ｄｏｕｂｌｅ  Ｉｎｐｌａｎｔｅｄ−ＬＤＤ）が提案された。このＤＩ−ＬＤＤは０．６μｍ程度のチャネル長を有するＭＯＳＦＥＴのパンチスルーを保持し、しきい値を向上させるためのものである。
【０００５】
図１は従来のＤＩ−ＬＤＤ構造のＭＯＳＦＥＴ断面図である。Ｄｉ−ＬＤＤ  ＭＯＳＦＥＴは、基板上にｎ領域とｎ+ 領域１４，１６および１５，１７のソース／ドレーン領域が形成され、チャネル領域上にゲート絶縁膜１２とゲート酸化膜１３が形成された通常のＬＤＤ  ＭＯＳＦＥＴに前記ソース／ドレーン領域を覆うようにｐ型領域１８，１９が形成された構造を有する。
【０００６】
このＬＤＤ  ＭＯＳＦＥＴは、ソース領域のためのｎ+ 領域１４およびｎ領域１６を、ｐ型ハロー領域１８が覆い、ドレーン領域のためのｎ+ 領域１５およびｎ領域１７をｐ型領域１９が覆うようにして、構造的に対称をなし、また電気的にも対称的な動作特性を有する。
【０００７】
しかしながら、Ｄｉ−ＬＤＤ  ＭＯＳＦＥＴは、チャネル長さが短くなればなるほどパンチスルーを維持するために、パンチスルーストッパであるｐ型ハロー領域１８，１９の濃度を増加させなければならない。
これによって、ドレーン領域の電界が増加してブレーキダウン（Ｂｒｅａｋｅ−ｄｏｗｎ）特性およびホットキャリヤの信頼性が悪化されるので、チャネル長さが０．２５μｍ以下のＭＯＳＦＥＴにはＤＩ−ＬＤＤ構造を適用することができない不具合があった。
また、ＤＩ−ＬＤＤ構造のＭＯＳＦＥＴは、ソース／ドレーン領域を覆うｐ型ハロー領域１８，１９の不純物の濃度増加は、前述したようにソース領域とドレーン領域との接合容量を増加して素子の動作特性は低下させる不具合があった。
【０００８】
近年、ドレーン領域では、ゲートにオーバラップされたＧＯＬＤ（Ｇａｔｅ−Ｏｖｅｒｌａｐｅｄ  ＬＤＤ）が形成され、ソース領域では、ソース領域とは反対の導電型を有するハロー領域が形成された非対称ＨＳ−ＧＯＬＤ（Ａｓｙｍｍｅｒｔｒｙ  Ｈａｌｏ  Ｓｏｕｒｃｅ  Ｇａｔｅ−Ｏｖｅｒｌａｐｅｄ  ＬＤＤ）ＭＯＳＦＥＴが提案された。
この非対称ＨＳ−ＧＯＬＤ  ＭＯＳＦＥＴは、Ｂｕｔｉ  ｅｔ  ａｌ．，ＩＥＥＥ  Ｔｒａｎｓ．ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ，Ｖｏｌ．３８，Ｎｏ．８，ｐｐ１７５７〜１９９１．によく開示されている。
【０００９】
図２は従来の非対称ＨＳ−ＧＯＬＤ  ＭＯＳＦＥＴの製造工程図である。従来の非対称ＨＳ−ＧＯＬＤ  ＭＯＳＦＥＴを製造する工程は次の通りである。
まず、ｐ型基板２１上にしきい値電圧ＶT を調節するためのイオン注入を実施する。基板２１上にゲート酸化膜２２を形成し、その上にポリシリコン膜を蒸着しパターニングしてゲート２３を形成する。
ついで、ＣＶＤ酸化膜２４を基板全面に薄く蒸着する。傾斜イオン注入法を利用してｎ型不純物を、大きい傾斜角度φでイオンを注入してｎ領域２５をＬＡＩＴＤ（Ｌａｒｇｅ−Ｔｉｌｔ  Ｉｍｐｌａｎｔｅｄ  Ｄｒａｉｎ）領域に形成する。
【００１０】
同様に、傾斜イオン注入法を利用してｐ型不純物を大きい傾斜角度αでイオンを注入してｐ型ハロー領域２６を形成する（図２（Ａ）参照）。酸化膜を基板全面に形成し、異方性エッチングでゲート２３の側壁にスペーサ２７を形成する。
【００１１】
通常のイオン注入法によりｎ型不純物を高濃度で注入してソース領域のためのｎ+ 領域２９とドレーン領域のためのｎ+ 領域２８を形成する。ついでタングステンシリサイド（ＴｉＳｉ2） ３０を形成する（図２（Ｂ）参照）。
これにより、ソース領域のみにパンチスルーストッパであるｐ型ハロー領域２６が形成され、ドレーン領域は通常のＬＳＳ構造で形成された従来の非対称ＨＳ−ＧＯＬＤ  ＭＯＳＦＥＴは、ソース領域とドレーン領域を電気的な非対称構造のドーピングプロフィル（Ｄｏｐｉｎｇ  ｐｒｏｆｉｌｅ）を最適化させることにより、パンチスルー抵抗性およびホットキャリヤの信頼性を共に満足させることができる。
【００１２】
ソース領域における不要なＬＤＤ構造を排除されるので、ソース領域の直列抵抗と、オーバラップ容量を減少させ、ドレーン領域におけるｐ型ハロー領域の排除によってドレーン領域の接合容量を減少することにより、回路の動作能力が向上される。
【００１３】
図３〜図５は、従来の非対称ＨＳ−ＧＯＬＤ  ＭＯＳＦＥＴの特性を示すものである。図３を参照すれば、優れたＶTsat（Ｓａｔｕｒａｔｉｏｎ  ｔｈｒｅｓｈｏｌｄ）の特性を示し、図４および図５を参照すれば、ＶDSmax （Ｉsub ＝１μｍ／μｍ）は従来より約０．７Ｖほど高いものを示している。
【００１４】
【発明が解決しようとする課題】
しかし、傾斜イオン注入法は、一定方向のみにイオンを注入することができるから、ウェーハ上に一定方向、すなわち一方向に配列されたトランジスタを製造する場合にだけ適用が可能であり、任意方向に配列されたトランジスタを製造する場合には適用が不能であるという問題点があった。
また、傾斜イオン注入法を用いる場合にはウェーハ上に一定方向のみにトランジスタを配列しなければならないので、ウェーハ上に集積できるトランジスタ数は限定されることとなって、実際のＶＬＳＩ製造の際、集積度が著しく減少される問題点があった。
本発明の目的は、傾斜イオン注入法の代わりにフォトエッチング工程を利用することにより、従来方法より集積度を向上させ、ソース領域の接合容量を減少して素子特性を向上させることができる非対称ＨＳ−ＬＤＤ  ＭＯＳＦＥＴの製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
上記の目的を達成するために、本発明によれば、低濃度の第１導電型半導体基板上にゲート絶縁膜およびゲート電極を形成する段階と、ゲート電極をマスクとして第２導電型の不純物を半導体基板にイオン注入して第２導電型の低濃度のソース／ドレーン領域を、前記半導体基板内にゲート電極に対して対称的に形成する段階と、基板全面に絶縁膜を形成し異方性エッチングしてゲート電極の側壁にスペーサを形成する段階と、前記ゲート電極およびスペーサをマスクとして第２導電型の不純物を半導体基板にイオン注入して第２導電型の高濃度のソース／ドレーン領域を前記低濃度のソース／ドレーン領域に各々隣接するように形成する段階と、下部フォトレジスト、ＳＯＧ膜および上部フォトレジストの３重フォトレジスト膜を基板全面にわたって塗布する段階と、前記上部フォトレジストをフォトリソグラフィ工程によりパターニングする段階と、前記パターニングされた上部フォトレジストをマスクとしてＳＯＧ膜をパターニングする段階と、前記残存している上部フォトレジストを除去する段階と、前記パターニングされたＳＯＧ膜をマスクとして前記下部フォトレジストを厚さ方向に一部残すようにエッチングしてソース領域の方のスペーサとゲート電極の一部を露出させる段階と、前記露出されたスペーサを除去する段階と、第１導電型の不純物をスペーサの除去された部分のみを介して半導体基板にイオン注入して、低濃度のソース領域が形成された部分を完全にハロー領域とする段階と、残存しているＳＯＧ膜および下部フォトレジストを順次除去する段階と、を含むＬＤＤトランジスタの製造方法を提供する。
【００１６】
【実施例】
図６〜図１５は、非対称ＨＳ−ＬＤＤ構造のＭＯＳＦＥＴにおける製造工程図である。本発明の非対称ＨＳ−ＬＤＤ  ＭＯＳＦＥＴ製造工程は、通常のＬＤＤ形成工程により低濃度の不純物領域と高濃度の不純物領域を有するソース／ドレーン領域を形成する段階と、通常のフォトエッチング工程とイオン注入工程によって領域のみに高濃度の不純物領域に隣接したｐ型ハロー領域を形成する段階とに大きく分けられる。
【００１７】
図６〜図９は、通常のＬＤＤ工程によりソース／ドレーン領域を形成する製造工程図である。図６に示すように、ｐ型半導体基板６１上にゲート絶縁膜６２を形成し、ポリシリコンを蒸着し、パターニングしてゲート電極６３を形成する。
図７に示すように、ゲート電極６３をマスクとしてｎ型不純物を基板６１に低濃度のイオンを注入してソース／ドレーン領域のためのｎ- 領域６４，６５を形成する。図８に示すように、基板全面に絶縁膜を形成した後、異方性エッチングしてゲート６３の側壁にスペーサ６６を形成する。
前記スペーサ６６とゲート電極６３をマスクとしてｎ型不純物を高濃度でイオン注入してｎ+ 領域６４，６５を図９に示すようにＬＤＤ構造を形成する。
【００１８】
図１０〜図１５は、通常のフォトエッチング工程、すなわち、ＴＬＲ工程を施してソース領域の方にｐ型ハロー領域を形成する工程を示すものである。
図１０に示すように、基板全面にわたってＴＬＲ（Ｔｒｉ−Ｌｅｖｅｌ  Ｒｅｓｉｓｔ）工程により３重フォトレジスト膜６８を塗布する。３重フォトレジスト膜６８はフォトレジスト６８−１、ＳＯＧ膜６８−２および上部フォトレジスト６８−３の３重構造を有する。
【００１９】
図１１に示すように、３重フォトレジスト６８の中、上部フォトレジスト６８−３をフォトリスグラフィ工程でパターニングする。すなわち、ソース領域の側壁スペーサ６６−１を露出させるためのパターンとして上部フォトレジスト６８−３をパターニングする。
図１２に示すように、上部フォトレジスト６８−３をマスクとしてＳＯＧ膜６８−２をエッチングし、残存している上部フォトレジスト６８−３を除去する。図１２−図１３に示すように、ＳＯＧ膜６８−２をマスクとして下部フォトレジスト６８−１をドライエッチングする。ドライエッチング時に、エッチング終了点を適宜に選択してエッチング終了し、ソース領域の方のスペーサ６６−１を露出させる。すなわち、図示のように、下部フォトレジストを厚さ方向に一部残すようにエッチングしてソース領域の方のスペーサとゲート電極の一部を露出させる。
【００２０】
図１４に示すように、露出されたソース領域の方のスペーサ６６−１を除去し、イオン注入してスペーサ６６−１の除去された部分を介してＰ型不純物をイオン注入してｐ- 型ハロー領域６９を形成する。この時、ｐ- 型ハロー領域６９を形成するためのＰ型不純物のイオン注入工程は、そのドウズと注入エネルギーとを素子の構造に応じて最適化して行う。ｐ型ＭＯＳＦＥＴの場合にはｎ- 型ハロー領域を形成する。
【００２１】
最終的に残存している下部フォトレジスト６８−１とＳＯＧ膜６８−２を除去すれば、図１５に示すように、ドレーン領域は低濃度のｎ- 領域６８と高濃度のＬＤＤ構造を有し、ソース領域は単一の高濃度ｎ+ 領域６７と、パンチツールストッパとして前記高濃度のｎ+ 領域６７に隣接したｐ- 型ハロー領域６９を有する非対称のＨＳ−ＬＤＤ  ＭＯＳＦＥＴを得ることになる。
従来構造では、ｐ型ハロー領域２６が図７に示すように、ソース領域であるｎ+ 領域２９を覆う構造で形成されているが、本発明ではｐ- 型ハロー領域６９が図１５に示すように、ソース領域であるｎ+ 領域６７に隣接して形成された構造を有する。
【００２２】
【発明の効果】
前述したように、本発明によれば、３重フォトレジストを用いたフォトエッチング工程とイオン注入工程にとによってパンチスルーストッパであるｐ- 型ハロー領域を形成することにより、別途の追加工程なくて従来よりずっと簡単な工程により、非対称のＨＳ−ＬＤＤ  ＭＯＳＦＥＴを容易に製造することができる。
したがって、本発明は従来の非対称ＨＳ−ＬＤＤ  ＭＯＳＦＥＴの長点である優れた短チャネル効果と、ホットキャリヤの信頼性および優れた電気的な動作特性をそのまま維持する一方、従来とは異なって、ハロー領域を形成するために傾斜イオン注入法を利用しないので、ウェーハ上に任意方向（いずれかの方向）に配列されたトランジスタの集積時にも有用に使用でき、ＶＬＳＩに適用する場合には集積度が増大する効果がある。
また、ハロー領域が高濃度のソース領域を覆わなくて、高濃度のソース領域に隣接するように形成されているので、従来よりソース領域の接合容量を減少させることができる。
したがって、本発明は３．５Ｖの電源電圧によって動作されるサブコータミクロン（０．２５μｍ）のチャネル長さを有するＭＯＳＦＥＴが具現される。
【図面の簡単な説明】
【図１】  従来のＤＩ−ＬＤＤ構造のＭＯＳＦＥＴ断面図である。
【図２】  従来の非対称ＨＳ−ＧＯＬＤ構造のＭＯＳＦＥＴの製造工程図である。
【図３】  図２の非対称ＨＳ−ＧＯＬＤ構造のＭＯＳＦＥＴにおける物理的ゲート長さの関数で示したＶT のグラフである。
【図４】  図２の非対称ＨＳ−ＧＯＬＤ構造のＭＯＳＦＥＴにおける物理的ゲート長さの関数で示したＶDSmax のグラフである。
【図５】  図２の非対称ＨＳ−ＧＯＬＤ構造のＭＯＳＦＥＴにおける物理的ゲート長さの関数で示したドレーンピーク電界のグラフである。
【図６】  本発明の非対称ＨＳ−ＬＤＤ構造のＭＯＳＦＥＴにおける製造工程図である。
【図７】  本発明の非対称ＨＳ−ＬＤＤ構造のＭＯＳＦＥＴにおける製造工程図である。
【図８】  本発明の非対称ＨＳ−ＬＤＤ構造のＭＯＳＦＥＴにおける製造工程図である。
【図９】  本発明の非対称ＨＳ−ＬＤＤ構造のＭＯＳＦＥＴにおける製造工程図である。
【図１０】  本発明の非対称ＨＳ−ＬＤＤ構造のＭＯＳＦＥＴにおける製造工程図である。
【図１１】  本発明の非対称ＨＳ−ＬＤＤ構造のＭＯＳＦＥＴにおける製造工程図である。
【図１２】  本発明の非対称ＨＳ−ＬＤＤ構造のＭＯＳＦＥＴにおける製造工程図である。
【図１３】  本発明の非対称ＨＳ−ＬＤＤ構造のＭＯＳＦＥＴにおける製造工程図である。
【図１４】  本発明の非対称ＨＳ−ＬＤＤ構造のＭＯＳＦＥＴにおける製造工程図である。
【図１５】  本発明の非対称ＨＳ−ＬＤＤ構造のＭＯＳＦＥＴにおける製造工程図である。
【符号の説明】
６１  半導体基板
６２  ゲート絶縁膜
６３  ゲート
６４，６５  低濃度ソース／ドレーン領域
６６  スペーサ
６７，６８  高濃度ソース／ドレーン領域
６９  ３重フォトレジスト
７０  ハロー領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0003640406.tif 000011
【図１１】
0003640406.tif 000012
【図１２】
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【図１３】
0003640406.tif 000014
【図１４】
0003640406.tif 000015
【図１５】
0003640406.tif 000016