(57)【特許請求の範囲】
【請求項１】
ＶＬＳＩを試験するＶＬＳＩテストシステムにおけるＤＵＴ（１０）とのＩ／Ｏ（１４）において、
２電源間に複数のトランジスタが直列接続されて構成された電流電圧出力部を具備し、この電流電圧出力部がＤＲＥ信号により動作状態及び非動作状態とに制御され、動作状態で上記電流電圧出力部に一定のバイアス電流が流れ、この一定のバイアス電流が流れている状態で上記電流電圧出力部からＤＵＴ（１０）の入力ピンに定格電圧のテスト信号を与え、非動作状態では上記電流電圧出力部に流れるバイアス電流は零に制御されるドライバ（１５）と、
ＤＵＴ（１０）の出力ピンからの出力電圧を期待値と比較するコンパレータ（１６）と、
上記ドライバが非動作状態でＤＵＴ（１０）の出力ピンに流すプログラマブルロード電流の値を上記一定のバイアス電流の値の範囲内で設定することができるＰＬ回路と、
上記ＤＲＥ信号により制御され、上記ドライバが非動作状態に制御されると上記ドライバの電流電圧出力部に流れていた上記一定のバイアス電流に等しい値の電流を電源から引き込み、この電流を上記ＰＬ回路を動作させる電流として上記ＰＬ回路に供給するバイアス電流補償回路と、
を具備することを特徴とするＶＬＳＩテストシステム用ピンエレクトロニクス回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はＶＬＳＩテストシステムにおける被測定デバイス（以下「ＤＵＴ」という）とのＩ／Ｏ (Input/Output) であるピンエレクトロニクス回路、特にドライバ及びプログラマブルロード回路に関する。
【０００２】
【従来の技術】
大規模集積回路（以下、「ＶＬＳＩ」という）はピン数が２５６ピン、５１２ピンから１０００ピンを越えるようになってきた。このＶＬＳＩを試験するＶＬＳＩテストシステムはＤＵＴの各ピンに対応してドライバ、コンパレータ及びプログラマブルロード回路の１組のＩ／Ｏを有している。つまり、５１２ピン用のＶＬＳＩテストシステムのピンエレクトロニクス回路には５１２組のドライバ、コンパレータ及びプログラマブルロード回路のＩ／Ｏを有し、これらが１つのテストヘッドに組み込まれている。
【０００３】
図５に、ＶＬＳＩテストシステムにおけるＤＵＴ１０とピンエレクトロニクス回路の１組のＩ／Ｏ１４とのブロックダイアグラムを示す。ＤＵＴ１０の各ピンは１組のＩ／Ｏ１４と対応し、ＤＵＴ１０の入力ピンにはドライバ１５からのテスト信号を入力し、出力ピンからはコンパレータ１６に応答信号を出力する。
【０００４】
コンパレータ１６は電圧比較器であり期待値と比較するが、入力電流は零であるので、ＤＵＴ１０の出力ピンが負荷電流を送出するピンであるときには、その定格負荷電流を取り込む回路が必要となる。そこで、この定格負荷電流を一種の可変定電流源であるプログラマブルロード回路（以下「ＰＬ回路」という）１７が取り込んでいる。
ＰＬ回路１７はコンパレータ１６と対になって動作するのであるが、コンパレータ１６が動作するのはドライバ１５が動作しないときであるので、図５に示すように、ＰＬ回路１７はパターン発生器１２からの信号がドライバ１５が非動作である信号を受けて動作させるようにしている。
【０００５】
図６に従来のドライバ１５とＰＬ回路１７の概略図を示す。ドライバ１５はＤＲＥ（ドライバ・イネーブル）信号で動作可能となるが、同時にＰＬ回路１７はＤＲＥ信号の否定信号を受けて非動作となる。そして図５に示すように、ドライバ１５はパターン発生器１２からのパターン信号で駆動し、ＤＵＴ１０にテスト信号の電流電圧を送出する。
【０００６】
一方、ドライバ１５がディセーブル状態（非動作状態）になるとＰＬ回路１７が動作するが、ＰＬ回路１７にもＰＬＥ（ＰＬ回路イネーブル）信号がありイネーブル（動作）状態、ディセーブル（非動作）状態とに選択することができる。ＤＵＴ１０の出力が、抵抗負荷を必要とするか、定電流負荷を必要とするか、の状況によるからである。また、ＰＬ回路１７の引き込み電流値はＩ4 set 電流とＩ5 set 電流で制御する。
【０００７】
図７に、図６の回路図を示す。回路は、±電源のプラス電位ＶCCとマイナス電位ＶEEとアース電位とで駆動する。ドライバ１５は前半の電流Ｉ1 とＩ2 で駆動するＤＥＲ制御部と、後半のバイアス電流Ｉ3 で駆動する電流電圧出力部とで構成されている。この電流Ｉ1 とＩ2 は共に電圧がＶCCとＶEE間とで動作しており常に一定電流であるが、バイアス電流Ｉ3 は負荷側に電流を流すか流さないかのＤＲＥ（ドライバ・イネーブル）の駆動状況により一定値と零値の２値の状態となる。つまり、動作時は一定バイアス電流Ｉ3 であるが、非動作時は零である。
【０００８】
一方、ＰＬ回路１７はＤＵＴ１０の定格出力電流を吸い込むものであるから、ＤＵＴ１０の規格及びテスト条件によりその吸い込み電流値Ｉ4 及びＩ5 は異なってくる。そこで吸い込み電流値は、Ｉ4 set及びＩ5 setの設定電流値でもってＤＵＴ１０からの出力電流を引き込むが、ＤＵＴ１０あるいはそれぞれの出力ピンにより引き込み電流値が異なっている。
【０００９】
このようにして、ドライバ１５及びＰＬ回路１７はそれぞれ独自に電源電流を用いているので、その都度全電流値が変化する。図８にその状況を示す。ＤＲＥのイネーブル、ディセーブル、Ｄr Ｖin、それにＰＬＥによってテストヘッドのＩ／Ｏ１４の電流が流れるが、Ｉ4 とＩ5 の電流値が大きく変化すると、その全電流は大きく上下にシフトしている。
【００１０】
【発明が解決しようとする課題】
前述のように、テストヘッドに配置されているＩ／Ｏ１４の電流がテスト条件によって異なってくる。ＤＵＴ１０のピン数が数十ピンと少ないときには特に問題とならなかったが、段々と多数ピンとなり、例えば５１２組のＩ／Ｏ１４になると電源電流の変化は数十アンペアとなり、数百Ｗ（ワット）の変動になってきた。従って状況によりテストヘッドの温度変化が大きくなり、回路動作が安定しなくなってきた。また、電流を供給する電源容量のマージンの設計にも問題が生じてきた。
【００１１】
ＤＵＴ１０のピン数が益々多数になり千ピンを越えるとき、この電流変動を最小にし、常に一定近くし、しかも電源容量を最小にする必要がある。
この発明は、ドライバが駆動しても駆動しなくとも、Ｉ／Ｏ１４の電流Ｉ（ＶCC）及びＩ（ＶEE）の変化を最小限にし、しかも従来より少なくするものである。
【００１２】
【課題を解決するための手段】
上記課題を解決するために、この発明はＤＲＥ信号によりドライバのバイアス電流Ｉ3 の断（ディセーブル）時に同量の電流Ｉ3aを引き込むバイアス電流補償回路を設けて、この電流Ｉ3aをＰＬ回路を動作させる電流として用いるものである。
【００１３】
従って、ＶＬＳＩテストシステムのＩ／Ｏの電流値は一定となり、テストヘッドの消費電力は常に一定となり、温度も一定となる。
【００１４】
請求項１の発明は、従来のドライバ、コンパレータ及びＰＬ回路に加えて、上記のドライバの電流とＰＬ回路の電流を共通化したバイアス電流補償回路を設けたものである。
【００１５】
【発明の実施の形態】
以下にこの発明の実施の形態を実施例と共に詳細に説明する。
【００１６】
【実施例】
図１にこの発明の一実施例のブロックダイアグラムを、図２にその回路図を、図３に電流波形図を、図４に他の実施例の回路図を示す。ここで、図５、図６、図７の部分と対応する部分には同一符号を付す。
先ず、図１について説明する。図１は従来のブロックダイアグラム図６に対してバイアス電流補償回路２０を設けて、このバイアス電流補償回路２０からＰＬ回路１７用の電流を引き出しているブロックダイアグラムである。
【００１７】
図２は図１の回路図であり、図７の従来回路図と対応している。ドライバ１５の回路とＰＬ回路１７との間にバイアス電流補償回路２０が構成されている。
図２について説明する。ドライバ１５はイネーブル状態では出力トランジスタＱout1とＱout2にバイアス電流Ｉ3 が流れている。このドライバ１５をディセーブル状態にすると、Ｑout1とＱout2は共にカットオフするために、バイアス電流Ｉ3 は、０ｍＡになる。
【００１８】
そこでディセーブル状態では、バイアス補償回路２０にて、Ｉ3 ＝Ｉ3a＝Ｉ3bを生成して、電源電流を一定にさせる。この回路を追加すると、Ｉ1aとＩ2aの電流が増える。そこでＩ1aとＩ2aとは十分に小さな値にして、Ｑ5 とＱ6 及びＱ8 とＱ9 のカレントミラー回路でＩ1aをＩ3aに、Ｉ2aをＩ3bへと増幅する。
【００１９】
更に、Ｉ3ａとＩ3bとをＰＬ回路を動作させる電流として使用することにより、全回路の消費電力を低くすることができる。つまり、バイアス電流Ｉ３のオン・オフ電流の補償のみでなく、補償した電流Ｉ3aとＩ3bとを再利用するものである。
【００２０】
電流Ｉ3aとＩ4 との関係について説明する。Ｉ3bとＩ5 との関係も全く同じであるので、これは省略する。Ｑ6 により発生した定電流Ｉ3aは、ほとんどがＰＬ回路１７の電流（Ｉ4 ＋Ｉ4a）となり、残りの電流｛Ｉ3a−（Ｉ4 ＋Ｉ4a）｝はＱ7 のエミッタ電流（ＩeQ7 ）として GNDに流れ込む。
また、ＰＬ回路１７のオン・オフはトランジスタＱ10とＱ11とで行う。そしてスイッチ回路電流（Ｉ4a）をカレントミラー回路Ｑ12／Ｑ13で増幅してプログラマブルロード電流Ｉ4 を得る。
【００２１】
この回路の電流波形図を図３に示す。図３ＡはＰＬＥがオフのときの波形図であり、図３ＢはＰＬＥがオンのときの波形図である。ｃ、ｄに示すように、電流のシフトがほとんど無くなっている。
【００２２】
（他の実施例）
図４に他の実施例を示す。図４は図２の回路動作を更に安定化するために、若干の回路を付加したものである。つまりＰＬ回路１７のノード（Ａ）及び（Ｂ）の電位が低下するのを防ぐためのトランジスタＱ18とＱ19とを付加し、更にＱ7 とＱ10のトランジスタのエミッタ電流が０ｍＡになることを防ぐためにバイアス用抵抗ＲXHとＲXLとを付加したものである。これらを付加することにより、図２の回路動作はさらに安定化する。
【００２３】
【発明の効果】
以上詳細に説明したように、この発明は、ＶＬＳＩテストシステムにおけるＤＵＴ１０とのＩ／Ｏ１４のピンエレクトロニクス回路において、ドライバ１５がオン・オフしても電源電流の変化がほとんど無く、安定に動作する。
【００２４】
従って、ＤＵＴ１０のピン数が千ピン以上と益々多くなっている現在、ピンエレクトロニクス回路を安定に動作させるには必ず必要になってくる回路であり、その技術的効果は大である。
【図面の簡単な説明】
【図１】この発明の一実施例のブロックダイアグラムである。
【図２】図１の回路図である。
【図３】図１の各部の電流波形図である。
【図４】この発明の他の実施例の回路図である。
【図５】この発明が用いられるＶＬＳＩテストシステムのＩ／Ｏのブロックダイアグラムである。
【図６】従来のドライバとＰＬ回路の概略図である。
【図７】図６の回路図である。
【図８】図７の電流波形図である。
【符号の説明】
１０    ＤＵＴ（被測定デバイス）
１２    パターン発生器
１３    パターン比較器
１４    Ｉ／Ｏ (Input/Output)
１５    ドライバ
１６    コンパレータ
１７    ＰＬ回路（プログラマブルロード回路）
２０    バイアス電流補償回路
【図１】
0003640441.tif 000002
【図２】
0003640441.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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