(57)【特許請求の範囲】
【請求項１】
半導体装置を構成する複数の半導体素子を含むウェハー上に絶縁膜を形成し、該複数の半導体素子から引き出された第１の電極の部分とヒューズ材からなるヒューズ電極の部分に位置する前記絶縁膜に対し該第１の電極および該ヒューズ電極まで貫通するホールを形成した後、該絶縁膜上のホールを通して前記第１の電極および前記ヒューズ電極と接触する金属膜を形成し、該金属膜をエッチングすることにより、前記ウェハー上の前記第１の電極に対応する第２の電極を形成して前記ウェハー上の任意の位置に配置し、
該第２の電極を用いて前記ウェハー上の個々の半導体素子の試験を行って不良の半導体素子を検出し、該不良の半導体素子に位置する部分のヒューズ電極に接続された第２の電極に対し当該ヒューズ電極のヒューズ材を切断するのに充分な電流を流して当該ヒューズ材を切断した後に、前記第２の電極が形成されている仮配線層を除去してから、該複数の半導体素子の再配線を行うことを特徴とする半導体装置の試験方法。
【請求項２】
前記ヒューズ材は、製品用として使用される材料を前記ウェハー上に予め作り込んでおくことにより形成される請求項１記載の試験方法。
【請求項３】
前記ヒューズ材を前記第２の電極に使用し、前記絶縁膜として、所定の温度以上になると分解を始める有機絶縁膜を使用し、前記不良の半導体素子に対応する不良セルブロックに流れる電流、および、前記複数の半導体素子を含むチップの不良箇所に流れる電流によって該第２の電極の下部の絶縁膜が分解され、当該絶縁膜上の当該第２の電極のヒューズ材が吹き飛ばされることによって自動的に前記不良セルブロックおよび前記不良箇所の存在するチップの切り離しを可能にする請求項１記載の試験方法。
【請求項４】
前記第２の電極を構成するヒューズ材の部分は、前記第２の電極の他の配線部分よりも細くなっており、温度上昇が起こり易いように形成されている請求項３記載の試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、所定の半導体装置を構成する複数の半導体素子を含むウェハーの状態で、複数の半導体素子の各々の試験を行うための半導体装置の試験方法に関する。
通常、一枚のウェハー内には、複数の半導体素子を含むチップが多数（例えば、２００〜３００チップ／ウェハー）形成されている。これらのチップの中から良品のチップを選別するために、通常は、ウェハーの状態で個々の半導体素子の試験を行い、良品の半導体素子を含むチップを前記ウェハーから切り出すようにしている。本発明は、ウェハーの状態での複数の半導体素子の試験を比較的短時間で効率良く行うための一手法について言及するものである。
【０００２】
【従来の技術】
図１７は、従来の半導体装置の試験方法を説明するための平面図である。ここでは、試験用プローブ針を用いてウェハー内の各々のチップ１を試験する場合の試験手順を説明することとする。
図１７に示すように、各々のチップ１には製品パッド６が並んで配置されており、これらの製品パッド６は、チップ内部の種々の回路に接続されている。これらの製品パッド６に試験用プローブ針６０を当て、上記製品パッド６からチップ内の複数の半導体素子へ電圧および信号を印加することにより試験を行う。図１７において、複数の半導体素子は、ブロック♯Ａ、ブロック♯Ｂ、ブロック♯Ｃ、およびブロック♯Ｄの４つのセルブロック２により構成されている。
【０００３】
これらの複数の半導体素子の試験においては、一つのチップ内にある全セルブロックを個々に試験することになる。さらに、この場合、異なるセルブロック間の電圧干渉や容量結合による干渉（例えば、ブロック♯Ａとブロック♯Ｂとの間の干渉）が生ずる可能性があり、全てのセルブロックを同時に動作させて試験する必要がある。このため、複数の半導体素子の試験を完了させるためには、各チップについてセルブロック数のｎ乗（ｎは２以上の任意の正の整数）の時間を必要とし、不良のセルブロックを検出するまでに多くの時間を必要とする。その上、上記半導体素子の試験を行った結果、一部のセルブロックに不良がある場合はそのチップを製品とすることができないことになる。
【０００４】
【発明が解決しようとする課題】
上記のとおり、従来の試験方法によりウェハー内の各チップに含まれる複数の半導体素子の試験を行う場合、チップ内の異なるセルブロック間の電圧干渉や容量結合による干渉も考慮に入れて各セルブロックを動作させなければならなかった。それゆえに、次のような問題が発生する。
（１）一つのチップ内の一部のセルブロックに不良があると、そのチップを製品として使用することができない。
（２）チップ内の異なるセルブロック間の電圧干渉等を検査するためチップ全体を試験する必要があるので、余計な試験時間がかかる。
（３）製品パッドを試験用のパッドとして使用しているので、この試験用のパッドを任意の場所に配置することができない。
（４）現時点では、試験用プローブ針をある程度以上小さくすることが困難なので（例えば、直径２０μｍ）、この試験用プローブ針が当たる製品パッド（試験用のパッド）をそれほど小さくすることができない。したがって、これらの製品パッドをチップ上に数多く配置することができない。
【０００５】
本発明は上記問題点に鑑みてなされたものであり、比較的短時間で効率良くウェハー状態での複数の半導体素子の試験を完了させると共に、一つのチップ内に不良セルブロックがある場合でも当該チップを製品として使用することを可能にさせるような半導体装置の試験方法を提供することを目的とするものである。
【０００６】
【課題を解決するための手段】
図１は、本発明の原理に基づく半導体装置の試験方法を説明するための流れ図である。
図１の流れ図に示すように、本発明の半導体装置の試験方法は、半導体装置を構成する複数の半導体素子を含むウェハー上に絶縁膜を形成し、この絶縁膜のホールを通して、上記複数の半導体素子から引き出された第１の電極と接触する金属膜を形成し、上記金属膜をエッチングして第２の電極を上記ウェハー上の任意の位置に形成するステップＳ１と、上記第２の電極を含む仮配線層を使用して上記ウェハー上の個々の半導体素子を試験し、不良の半導体素子を検出するステップＳ２と、上記個々の半導体素子の試験が完了した後に上記仮配線層を除去するステップＳ３と、上記不良の半導体素子以外の良品の半導体素子から引き出された第１の電極のみの再配線を行うステップＳ４とを有する。
【０００７】
好ましくは、上記第２の電極が、上記個々の半導体素子の試験を行うための試験用プローブ針が当たるように、上記第１の電極よりも充分に大きくなっている。
さらに、好ましくは、上記複数の半導体素子によりそれぞれ構成される複数のセルブロックの中に、予備のセルブロックを予め作り込んでおき、上記個々の半導体素子の試験によって、上記不良の半導体素子に対応する不良セルブロックが上記再配線の際に配線しないようにしている。
【０００８】
さらに、好ましくは、上記良品の半導体素子から引き出された第１の電極の再配線を行った後、上記良品の半導体素子を含むチップを上記ウェハーから切り出すようにしている。
また一方で、本発明の一つの実施態様においては、半導体装置を構成する複数の半導体素子を含むウェハー上に絶縁膜を形成し、上記複数の半導体素子から引き出された第１の電極の部分に位置する絶縁膜に対し上記第１の電極まで貫通するホールを形成した後、上記絶縁膜上のホールを通して上記第１の電極と接触する金属膜を形成し、この金属膜をエッチングすることにより、上記ウェハー上の第１の電極に対応する第２の電極を形成して上記ウェハー上の任意の位置に配置し、上記第２の電極を用いて上記ウェハー上の個々の半導体素子の試験を行って不良の半導体素子を検出し、上記第２の電極が形成されている仮配線層を除去してから、上記不良の半導体素子以外の良品の半導体素子のみの再配線を行うようにしている。
【０００９】
さらに、本発明の他の実施態様においては、半導体装置を構成する複数の半導体素子を含むウェハー上に絶縁膜を形成し、上記複数の半導体素子から引き出された第１の電極の部分とヒューズ材からなるヒューズ電極の部分に位置する上記絶縁膜に対し上記第１の電極および上記ヒューズ電極まで貫通するホールを形成した後、上記絶縁膜上のホールを通して上記第１の電極および上記ヒューズ電極と接触する金属膜を形成し、この金属膜をエッチングすることにより、上記ウェハー上の第１の電極に対応する第２の電極を形成して上記ウェハー上の任意の位置に配置し、上記第２の電極を用いて上記ウェハー上の個々の半導体素子の試験を行って不良の半導体素子を検出し、上記不良の半導体素子に位置する部分のヒューズ電極に接続された第２の電極に対し当該ヒューズ電極のヒューズ材を切断するのに充分な電流を流して当該ヒューズ材を切断した後に、上記第２の電極が形成されている仮配線層を除去してから、上記複数の半導体素子の再配線を行うようにしている。
【００１０】
好ましくは、上記ヒューズ材は、製品用として使用される材料を上記ウェハー上に予め作り込んでおくことにより形成される。
さらに、好ましくは、上記ヒューズ材を上記第２の電極に使用し、上記絶縁膜として、所定の温度以上になると分解を始める有機絶縁膜を使用し、上記不良の半導体素子に対応する不良セルブロックに流れる電流、および、上記複数の半導体素子を含むチップの不良箇所に流れる電流によって上記第２の電極の下部の絶縁膜が分解され、当該絶縁膜上の当該第２の電極のヒューズ材が吹き飛ばされることによって自動的に上記不良セルブロックおよび上記不良箇所の存在するチップの切り離しを可能にする。
【００１１】
さらに、好ましくは、上記第２の電極を構成するヒューズ材の部分は、上記第２の電極の他の配線部分よりも細くなっており、温度上昇が起こり易いように形成されている。
また一方で、本発明の半導体装置の試験方法の適用例においては、半導体装置を構成する複数の半導体素子を含むウェハー上に絶縁膜を形成し、上記複数の半導体素子中の不良の半導体素子を認識するための認識記号および認識文字の少なくとも一方を上記絶縁膜上に形成し、上記認識記号および上記認識文字の少なくとも一方を読み取ることによって上記半導体装置の生産管理に使用し、この生産管理に使用した後は上記認識記号および上記認識文字を除去するようにしている。
【００１２】
本発明の半導体装置の試験方法によれば、チップ上に元々存在する第１の電極と電気的に接続されるような第２の電極をウェハー上の任意の位置に形成することによって、これらの第２の電極を含む仮配線層を試験用の電極として使用することができる。さらに、個々の半導体素子の試験が完了した後は、上記第２の電極を含む仮配線層を除去するようにしているので、従来の試験方法と異なり、試験用の電極の位置や配置数の制限がなくなる。それゆえに、試験用プローブ針から各半導体素子へ任意の電圧および信号を容易に印加することができるので、比較的短時間で効率良くウェハー状態での複数の半導体素子の試験を完了させることが可能になる。
【００１３】
さらに、上記仮配線層を除去した後に、良品の半導体素子上の第１の電極から製品パッドへ引き出し線を再配線することにより、不良の半導体素子（不良セルブロック）を配線しないようにすることができるので、上記良品の半導体素子のみの再配線がなされたチップを製品として使用することが可能になる。
換言すれば、本発明の半導体装置の試験方法では、仮配線層を使用して試験を行った後に上記仮配線層を除去して良品の半導体素子のみの再配線を行うＴＲＴ技術（Temporary Rerouting for Test）を利用することにより、比較的短時間で効率良くウェハー状態での半導体素子の試験を完了させたり、チップ内に不良セルブロックがある場合でも当該チップを製品として使用することをできるような冗長構成を実現させたりすることが可能になる。
【００１４】
【発明の実施の形態】
以下、添付図面（図２〜図１６）を用いて本発明の好適な実施例を説明する。なお、これ以降、前述した構成要素と同様のものについては、同一の参照番号を付して表すこととする。
図２は、本発明の半導体装置の試験方法に係る実施例を説明するための平面図である。
【００１５】
図２に示す実施例においては、下地素子カバー膜上に絶縁膜を形成し、複数のセルブロック２から引き出された個々の第１の電極３、例えば、個々の素子電極の部分に位置する絶縁膜に対し上記素子電極まで貫通するホールを形成した後、スパッターまたは蒸着によって、絶縁膜上のホールの部分にて素子電極と直接接触（コンタクト）する金属膜を形成し、この金属膜をエッチングすることにより、上記素子電極と電気的に接続する引き出し配線部４を配置すると共に、上記素子電極に対応する他の電極を形成してチップ１上の任意の位置に再配置する。すなわち、上記の他の電極を第２の電極５として任意の位置に再配置する。
【００１６】
これらの第２の電極５は、チップ１上の任意の場所に配置することが可能なので、数多くの試験用のパッドを配置することができる。そこで、分割されたセルブロック単位（ブロック♯Ａ、ブロック♯Ｂ、ブロック♯Ｃ、ブロック♯Ｄ、およびブロック♯Ｅの単位）にて第２の電極５を試験に必要な数だけ配置し、これらの第２の電極に試験用プローブ針６０を当てて試験することによって、セルブロック毎に複数の半導体素子を効率良く試験することが可能になる。このことにより、ウェハー内の全てのチップを一括して試験する方法よりも不良セルブロック（例えば、後述の図３に示す不良セルブロック２ｆ）を早く見つけ出すことができ、試験の大幅な時間短縮を図ることが可能になる。
【００１７】
図３は、本発明の実施例において各半導体素子の試験後に良品のセルブロックのみを再配線する様子を示す平面図である。
第３図に示すように、個々の半導体素子の試験を完了した後は、上部の金属電極である第２の電極を絶縁膜から除去した後、良品のセルブロックのみを再配線して再配線層７を形成することにより、当該チップを製品として出荷することが可能になる。例えば、予備のセルブロックとしてブロック♯Ｅを予め作り込んでおく。試験の結果、ブロック♯Ｂが不良であることが検出された場合、ブロック♯Ｂに対応する不良セルブロック２ｆを再配線時には接続せず、良品のセルブロック（予備のセルブロック）であるブロック♯Ｅを接続すればよい。
【００１８】
上記のとおり、ＴＲＴ技術（「課題を解決するための手段」の項で既述）を使用した試験を行うことによって、従来の試験方法では捨てていたチップも、その試験結果を見て再配線することにより活かすことが可能になる。すなわち、良品のセルブロックから引き出された素子電極の再配線を行った後、上記のチップをウェハーから切り出すことにより、同チップを製品として使用することができる。
【００１９】
上記のようなＴＲＴ技術においては、第２の電極の仮配線、および、同第２の電極の除去が可能であることから、ホールの部分の面積を従来の製品パッドの大きさより大幅に小さくすることができる（例えば、２μｍ×２μｍ）。それゆえに、第２の電極を含む仮配線を形成することによるチップサイズへの影響（すなわち、面積増加）はない。
【００２０】
図４は、本発明の実施例にて使用される第２の電極を含む仮配線層の構造を断面にて示す図、図５は、本発明の実施例にて使用される第２の電極を含む仮配線層の構造を示す平面図である。ただし、図５の平面図においては、絶縁膜４１の部分を省略して示す。
図４および図５において、３は、複数の半導体素子の各々から引き出された素子電極を示し、４０（図４に示す）は、基板１０上の素子電極を保護するための下地素子カバー膜を示す。さらに、この下地素子カバー膜４０上には、絶縁膜４１が形成される。さらにまた、絶縁膜４１（図４に示す）上には、スパッターまたは蒸着により付着させた金属膜をエッチングすることによって、引き出し配線部４および第２の電極５が形成される。
【００２１】
ここで、第２の電極５と電気的に接続された引き出し配線部４は、絶縁膜４１上に形成されたホールの部分を通して素子電極上のコンタクト部４２と直接接触するようになっている。上記の第２の電極５は、個々の半導体素子の試験を行うための試験用プローブ針６が確実に当たるように、素子電極よりも充分に大きくなっている（例えば、１００μｍ×１００μｍ）。このような第２の電極５に試験用プローブ針（例えば、直径２０μｍ）を当てて試験することになるので、試験用プローブ針６と試験用の電極との接触不良等のおそれはなくなる。
【００２２】
図６は、第２の電極を含む仮配線層を作製するプロセスを説明するための断面図である。
初めに、図６の（Ａ）部に示す第１のプロセスにおいては、下地素子カバー膜４０の上に絶縁膜４１を形成する。この絶縁膜４１の代表的な形成方法として、次の５つの方法｛ｉ）〜ｖ）｝が挙げられる。
【００２３】
ｉ）下地素子カバー膜４０と絶縁膜４１との強度な密着を阻害するように、下地カバー膜４０に離形作用を有する成分をある濃度に塗布した後に絶縁膜４１を形成する方法。
ｉｉ）下地素子カバー膜４０と絶縁膜４１との強度な密着を阻害するように、絶縁膜４１に離形作用を有する成分をある濃度に塗布した後に絶縁膜４１を形成する方法。
【００２４】
ｉｉｉ）１５０〜３００度（℃）で分解する有機絶縁材料を用い、絶縁膜形成時の温度より高い温度で加熱して絶縁膜材料の一部を分解させ、下地素子カバー膜４０との密着力を弱めて除去可能にした絶縁膜４１の形成方法。
ｉｖ）ある温度で急激に分解する有機絶縁材料を使用し、絶縁膜形成時より高い分解温度にすることで絶縁膜４１を除去可能にした絶縁膜４１の形成方法。
【００２５】
ｖ）絶縁膜４１として、溶剤に溶解する有機絶縁膜を使う方法（例えば、ホトレジスト等）。
次に、図６の（Ｂ）部に示す第２のプロセスにおいては、絶縁膜４１の形成後に、第１の電極３である素子電極の部分に引き出し配線部４とのコンタクトを取るための窓を開けてコンタクト部４２を形成する。
【００２６】
さらに、図６の（Ｃ）部に示す第３のプロセスにおいては、上記コンタクト部４２の上からスパッタまたは蒸着によって金属膜を形成する。
さらに、図６の（Ｄ）部に示す第４のプロセスにおいては、上記金属膜をエッチングして希望の形状とすることにより、引き出し配線部４および第２の電極５を形成する。これらの引き出し配線部４および第２の電極５により、仮配線層が形成される。
【００２７】
図７は、このようにして形成された仮配線層を除去する様子を示す断面図である。
図７においては、複数の半導体素子の試験後に、絶縁膜と一緒に金属膜（第２の電極）を剥離することにより仮配線層を除去する手段を示す。この仮配線層を除去する手段として、次の３つの方法｛イ）〜ハ）｝が挙げられる。
【００２８】
イ）下地素子カバー膜４０と上部の絶縁膜４１との密着性が弱いことを利用して機械的に剥離する方法。
ロ）有機絶縁膜の分解温度より高い温度にすることによって除去する方法。
ハ）溶剤で溶かすことによって除去する方法。
図８は、予め作り込んだヒューズ材の両端に第２の電極を形成した仮配線層の構造を断面にて示す図、図９は、予め作り込んだヒューズ材の両端に第２の電極を形成した仮配線層の構造を示す平面図、そして、図１０は、図８のヒューズ材が電気的に接続された状態を模式的に示す平面図である。ただし、図９の平面図においては、絶縁膜８１の部分を省略して示す。
【００２９】
図８および図９においては、チップ内の複数の半導体素子から引き出された第１の電極の他に、ヒューズ材８からなるヒューズ電極を予めチップ内に作り込んでおく。さらに、チップ上に下地カバー膜８０（図８に示す）を形成した後、絶縁膜８１（図８に示す）を形成し、上記複数の半導体素子から引き出された第１の電極の部分とヒューズ材８からなるヒューズ電極の部分に位置する絶縁膜に対し上記第１の電極およびヒューズ電極まで貫通するホールを形成した後、上記絶縁膜８１上のホールを通して上記第１の電極のコンタクト部および上記ヒューズ電極のコンタクト部８２と直接接触する金属膜を形成する。さらに、この金属膜をエッチングすることにより、２つの引き出し配線部４をヒューズ電極の両端の部分に形成する。これらの引き出し配線部４は、２つの第２の電極５に電気的に接続されている。これらの第２の電極５に適切な電流を流すことにより、ヒューズ電極のヒューズ材８を切断することが可能になる。
【００３０】
前述の図３において良品のセルブロックの再配線を行う際、例えば、セルブロックが５ブロックあり、不良セルブロックが１ブロックまで許される場合、再配線に必要とする組み合せは５つあることになる。通常は、５種類のマスクを前もって作成しておき、そのいずれかを使用して再配線を行うことになるが、５種類のマスクを持っているだけコストが高くなるという欠点がある。
【００３１】
そこで、不良セルブロックを電気的に切り離せるようにチップ内にヒューズ材を予め作り込んでおき、不良セルブロックに接続されているヒューズ材を切断することで切り離すことができるならば、コスト増になることもなくなる。
ここで、ヒューズ材を電気的に切断するには大電流を流すことが必要である。このために、
ａ）大きな駆動トランジスタが必要になる。
【００３２】
ｂ）ヒューズの両端部の電気的抵抗を下げる必要がある。
等の制約が生じるので、現在では大電流を流してヒューズ材を切断する代わりに、レーザー光の照射によってヒューズ材を切断している。ただし、この場合、電気的な試験によって不良セルブロックを確認した後、レーザー切断装置の方へウェハーを移動させる必要があるので、工程の手番が増加するという不都合があった。
【００３３】
そこで、本発明の試験方法を利用すれば、図１０に示すように、ヒューズ材を使用したヒューズ材接続部８３や製品用配線部６１を介して、セルブロック２および製品パッド６に接続されたヒューズ材８の両端部に第２の電極５を取り付け、これらの第２の電極５に対し直接試験用プローブ針６０を当てて電流供給用電源６２から電流ｉを流すことによりヒューズ材８を切断することが可能になる。
【００３４】
図１１は、ヒューズ材を使用して第２の電極を形成した仮配線層の構造を断面にて示す図、図１２は、ヒューズ材を使用して第２の電極を形成した仮配線層の構造を示す平面図、そして、図１３は、仮配線用ヒューズ材が切断された状態を断面にて示す図である。
ただし、図９の平面図においては、絶縁膜９１の部分を省略して示す。
【００３５】
図１１および図１２においては、仮配線層の第２の電極をヒューズとして使用する場合を示している。すなわち、ここでは、仮配線用ヒューズ材９により第２の電極を構成する場合を示している。
不良チップでは、多くの場合、製造上の異物によるショートを起こして大電流が流れる。仮配線層をヒューズとして使用し、かつ、この仮配線層の下部の絶縁膜９１（図１１に示す）として、ある温度以上になると急激に分解する有機絶縁膜を下地カバー膜９０（図１１に示す）上に形成すると、不良チップを試験したときに、図１３に示すように、不良箇所による大電流によって絶縁膜９１の分解が生じ、その上の金属膜（仮配線層内の第２の電極である仮配線用ヒューズ材９）が機械的に切断されることになる。
【００３６】
この種のヒューズは、チップのバーンイン試験時に使用することもできる。製品出荷工程で初期不良を除去するために、通常は、高温で動作させるバーンイン試験を実施するようにしている。しかしながら、半導体デバイスの中には（特にＣＭＯＳ回路を使用している製品では）、一部の欠陥が引き金になってラッチアップ状態になるデバイスもある。一度、ラッチアップ状態になると電源を切らない限り、大電流が流れ続け、このラッチアップ状態の不良デバイスの周りのデバイスに影響を与えるばかりか、バーンイン試験用の装置をも破壊するおそれがあった。
【００３７】
しかし、上記のヒューズ材を使用すれば、不良デバイスによる異常大電流が流れるときに、ヒューズ材の部分の温度が上昇して自動的に電源配線が切断されることになる。よって、前述のように、ラッチアップ状態の不良デバイスが、その周囲部の正常なデバイスに影響を与えるといった問題も発生しないことになる。図１４は、本発明の半導体装置の試験方法をウェハーメモリに適用した場合の仮配線層の接続状態を示す平面図である。
【００３８】
図１４においては、本発明の半導体装置の試験方法をウェハーメモリ（チップ単位ではなく、ウェハー単位でメモリ機能を有するもの）に適用した例が図示されている。ここでは、複数のセルブロック２−１〜２−３をそれぞれ含む複数のチップ間を跨いでウェハーメモリ用仮配線部５０の配線を行うことにより、ウェハーメモリ内の複数のチップをまとめた形で共通パッド５１を引き出すようにしている。この場合、各チップの試験後に、仮配線層を除去してから、各チップ内の不良セルブロック２ｆ−１〜２ｆ−３の第１の電極を除いた形でチップ毎の複数の第１の電極３−１〜３−３の再配線を行うことによってウェーハ全体を使用することもできる。
【００３９】
図１５は、本発明の半導体装置の試験方法をチップ生産管理に適用した場合のチップ認識文字の仮配線の様子を示す平面図であり、図１６は、図１５のチップ認識文字を読み取る様子を示す斜視図である。
図１５においては、多数のチップを含むウェハー上に絶縁膜を形成し、試験の結果、不良と判定されたチップを認識するためのチップ認識文字（またはチップ認識記号）５５を上記絶縁膜上に形成する。さらに、上記のチップ認識文字５５を読み取ることによってチップ生産管理に使用するようにしている。このチップ生産管理に使用した後は、上記のチップ認識文字５５を全て除去するようにしている。
【００４０】
通常、チップの試験を行うことにより、どのセルブロック、または、どのチップが不良を起こしたかを試験装置が認識する必要がある。図１５は、チップの試験結果に基づきチップ生産のコントロールが容易に行えるようにするために、各セルブロックおよび各チップに対し目印となるチップ認識文字またはチップ認識記号等を仮配線にて形成したものである。このチップ認識文字等をレーザー装置で読み取り、チップ生産管理に使用することが可能である。
【００４１】
例えば、上記のチップ認識文字が金属膜を含む仮配線から構成されている場合、これらのチップ認識文字の部分は光の反射率が高くなる。したがって、レーザ発光装置５６からレーザ光を放射してチップ認識文字の部分に当て、このチップ認識文字から反射したレーザ光をレーザ光検出装置により読み取ることにより、これらのチップ認識文字に含まれるセルブロックまたはチップの不良箇所を容易に認識することが可能になる。当然のことではあるが、チップ生産管理か完了した後は、最終工程でチップ認識文字を全て除去してから、良品のチップをパッケージ等に入れることが好ましい。
【００４２】
なお、これまでの実施例において、第２の電極を含む仮配線層を除去した場合に、第１の電極と接触するコンタクト部に、わずかな傷痕が残ることに注意すべきである。ただし、この傷痕はごく小さいものであり、後の工程に影響を及ぼすことはない。
【００４３】
【発明の効果】
以上説明したように、本発明の半導体装置の試験方法によれば、第１番目に、複数の半導体素子の第１の電極と接触する第２の電極を含む仮配線層を形成し、この仮配線層を使用して個々の半導体素子を試験し、この試験が完了した後に上記仮配線層を除去して良品の半導体素子のみの再配線を行うようにしているので、試験用の電極の位置や配置数の制限がなくなり、比較的短時間で効率良くウェハー状態での複数の半導体素子の試験を完了させることが可能になる。
【００４４】
さらに、本発明の半導体装置の試験方法によれば、第２番目に、仮配線層内の第２の電極が、複数の半導体素子の第１の電極よりも充分に大きくなっているので、試験用プローブ針を第２の電極に容易に当てることができ、試験用プローブ針と試験用の第２の電極との接触不良等のおそれはなくなる。
さらに、本発明の半導体装置の試験方法によれば、第３番目に、複数の半導体素子によりそれぞれ構成される複数のセルブロックの中に、予備のセルブロックを予め作り込んでおき、良品のセルブロックのみの再配線を行うことにより、良品のセルブロックのみの再配線がなされたチップを製品として使用することが可能になり、チップの歩留りが向上する。
【００４５】
さらに、本発明の半導体装置の試験方法によれば、第４番目に、良品の半導体素子から引き出された第１の電極の再配線を行った後、上記良品の半導体素子を含むチップを上記ウェハーから切り出すようにしているので、従来の試験方法では捨てていたチップも、その試験結果を見て再配線することにより活かすことが可能になる。
【００４６】
さらに、本発明の半導体装置の試験方法によれば、第５番目に、複数の半導体素子を含むウェハー上に絶縁膜を形成し、この絶縁膜上のホールを通して上記第１の電極と接触する第２の電極を形成して上記ウェハー上の任意の位置に配置し、これらの第２の電極を含む仮配線層を使用して個々の半導体素子の試験を行った後に仮配線層を除去してから、良品の半導体素子のみの再配線を行うようにしているので、試験用の電極の位置や配置数の制限を受けることなくウェハー状態での複数の半導体素子の試験が容易に行えると共に、比較的短時間で効率良く複数の半導体素子の試験を完了させることが可能になる。
【００４７】
さらに、本発明の半導体装置の試験方法によれば、第６番目に、複数の半導体素子を含むウェハー上に、上記複数の半導体素子のヒューズ電極と接触する第２の電極を形成し、この第２の電極を用いてウェハー上の個々の半導体素子の試験を行った後に不良の半導体素子に位置する部分のヒューズ電極に接続された第２の電極に対し当該ヒューズ電極を切断するのに充分な電流を流して当該ヒューズ電極を切断した後に、上記第２の電極を含む仮配線層を除去してから上記複数の半導体素子の再配線を行うようにしているので、不良セルブロックに接続されているヒューズ材を切断して切り離すことが可能になり、再配線に必要とする複数種のマスクを用意する必要がなくなってコストの増加が抑えられる。
【００４８】
さらに、本発明の半導体装置の試験方法によれば、第７番目に、製品用として使用される材料を上記ウェハー上に予め作り込んでおくことによりヒューズ電極を形成しているので、不良セルブロックのヒューズ電極に接続された第２の電極に対し当該ヒューズ電極のヒューズ材を切断するのに充分な電流を流して当該ヒューズ材を容易に切断することが可能になる。
【００４９】
さらに、本発明の半導体装置の試験方法によれば、第８番目に、ヒューズ材を第２の電極に使用し、所定の温度以上になると分解を始める有機絶縁膜を使用し、不良セルブロックに流れる電流やチップの不良箇所に流れる電流によって第２の電極の下部の絶縁膜が分解され、当該絶縁膜上の当該第２の電極のヒューズ材を吹き飛ばすことによって容易に上記不良セルブロックおよび上記不良箇所の存在するチップの切り離しが可能になる。また、不良セルブロック等を含む不良デバイスによる異常大電流が流れるときに、ヒューズ材の温度が上昇して自動的に電源配線が切断されるので、不良デバイスの周囲部の正常なデバイスに影響を与えるおそれはなくなる。
【００５０】
さらに、本発明の半導体装置の試験方法によれば、第９番目に、第２の電極を構成するヒューズ材の部分は、上記第２の電極の他の配線部分よりも細くなっているので、温度上昇が起こり易くなって不良デバイスによる異常大電流が流れるときに自動的かつ迅速に電源配線が切断されるようになる。
さらに、本発明の半導体装置の試験方法によれば、第１０番目に、チップ毎に複数の半導体素子中の不良の半導体素子を認識するための認識記号または認識文字が絶縁膜上に形成されるので、この認識記号または認識文字を読み取ることによって上記半導体装置の生産管理に使用することが可能になる。また、生産管理に使用した後は認識記号または認識文字を除去してから、良品のチップをパッケージ等に入れるようにしているので、上記の認識記号または認識文字が後の工程に影響を及ばすおそれはなくなる。
【図面の簡単な説明】
【図１】本発明の原理に基づく半導体装置の試験方法を説明するための流れ図である。
【図２】本発明の半導体装置の試験方法に係る実施例を説明するための平面図である。
【図３】本発明の実施例において各半導体素子の試験後に良品のセルブロックのみを再配線する様子を示す平面図である。
【図４】本発明の実施例にて使用される第２の電極を含む仮配線層の構造を断面にて示す図である。
【図５】本発明の実施例にて使用される第２の電極を含む仮配線層の構造を示す平面図である。
【図６】第２の電極を含む仮配線層を作製するプロセスを説明するための断面図である。
【図７】仮配線層を除去する様子を示す断面図である。
【図８】予め作り込んだヒューズ材の両端に第２の電極を形成した仮配線層の構造を断面にて示す図である。
【図９】予め作り込んだヒューズ材の両端に第２の電極を形成した仮配線層の構造を示す平面図である。
【図１０】図８のヒューズ材が電気的に接続された状態を模式的に示す平面図である。
【図１１】ヒューズ材を使用して第２の電極を形成した仮配線層の構造を断面にて示す図である。
【図１２】ヒューズ材を使用して第２の電極を形成した仮配線層の構造を示す平面図である。
【図１３】仮配線用ヒューズ材が切断された状態を断面にて示す図である。
【図１４】本発明の半導体装置の試験方法をウェハーメモリに適用した場合の仮配線層の接続状態を示す平面図である。
【図１５】本発明の半導体装置の試験方法をチップ生産管理に適用した場合のチップ認識文字の仮配線の様子を示す平面図である。
【図１６】図１５のチップ認識文字を読み取る様子を示す斜視図である。
【図１７】従来の半導体装置の試験方法を説明するための平面図である。
【符号の説明】
１…チップ
２…セルブロック
２ｆ…不良セルブロック
３…第１の電極
４…引き出し配線部
５…第２の電極
６…製品パッド
７…再配線層
８…ヒューズ材
９…仮配線用ヒューズ材
１０…基板
１２…ウェハーメモリ
４０…下地素子カバー膜
４１…絶縁膜
４２…コンタクト部
５０…ウェハーメモリ用仮配線部
５１…共通パッド
５５…チップ認識文字
５６…レーザ発光装置
５７…レーザ光検出装置
６０…試験用プローブ針
６１…製品用配線部
６２…電流供給用電源
８０…下地カバー膜
８１…絶縁膜
８２…コンタクト部
８３…ヒューズ材接続部
９０…下地カバー膜
９１…絶縁膜
９２…コンタクト部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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