(57)【特許請求の範囲】
【請求項１】
半導体基板上に導電層を形成する段階と、
前記導電層上にフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをマスクに利用して前記導電層を食刻することにより前記導電層に第１段差部を形成する段階と、
前記フォトレジストパターンおよび第１段差部の側壁上に第１スペーサを形成する段階と、
前記第１スペーサおよびフォトレジストパターンをマスクに利用して前記導電層を食刻することにより前記導電層に第２段差部を形成する段階と、
前記フォトレジストパターンおよび第１スペーサを取り除く段階と、
前記フォトレジストパターンおよび第１スペーサを取り除く段階によって得られた結果物上に第１物質層を形成する段階と、
前記第１物質層を食刻して前記第１および第２段差部の側壁上に第２スペーサを形成する段階と、
前記第２スペーサをマスクに利用して前記導電層を食刻することによりキャパシタのストレージ電極を形成する段階と、
前記第２スペーサを取り除く段階を具備したことを特徴とする半導体メモリ装置のキャパシタ製造方法。
【請求項２】
前記第１スペーサを形成する段階は少なくとも１回施すことを特徴とする請求項１記載の半導体メモリ装置のキャパシタ製造方法。
【請求項３】
前記フォトレジストパターンは、前記導電層の表面と前記フォトレジストパターンの側壁とのなす角θがθ＜９０°を満たすように形成されることを特徴とする請求項１記載の半導体メモリ装置のキャパシタ製造方法。
【請求項４】
前記第１スペーサは、前記フォトレジストパターンをフローさせてフォトレジストを側方向へ拡散させることにより形成されることを特徴とする請求項１記載の半導体メモリ装置のキャパシタ製造方法。
【請求項５】
前記フォトレジストパターンをフローさせる温度は５０℃〜２５０℃程度であることを特徴とする請求項４記載の半導体メモリ装置のキャパシタ製造方法。
【請求項６】
前記第１スペーサは、前記第１段差部を形成する段階により得られた結果物全面に異方性食刻工程を行い、前記フォトレジストパターンおよび第１段差部の側壁上に食刻副産物を生成させることにより形成されることを特徴とする請求項１記載の半導体メモリ装置のキャパシタ製造方法。
【請求項７】
前記食刻副産物を形成する異方性食刻工程はCF4、CHF3およびArガスを利用したプラズマ方式によって実施されることを特徴とする請求項６記載の半導体メモリ装置のキャパシタ製造方法。
【請求項８】
前記食刻副産物を形成する異方性食刻工程は、Cl2O2ガスを利用したプラズマ方式によって実施されることを特徴とする請求項６記載の半導体メモリ装置のキャパシタ製造方法。
【請求項９】
前記第１スペーサは、前記第１段差部を形成する段階により得られた結果物全面に第２物質層を沈積し、これを異方性食刻することにより形成されることを特徴とする請求項１記載の半導体メモリ装置のキャパシタ製造方法。
【請求項１０】
前記第２物質層を構成する物質として、２００℃以下の低温沈積が可能な酸化物を使うことを特徴とする請求項９記載の半導体メモリ装置のキャパシタ製造方法。
【請求項１１】
前記酸化物はPE-EOS系酸化物およびシラン系酸化物のうちいずれか一つであることを特徴とする請求項１０記載の半導体メモリ装置のキャパシタ製造方法。
【請求項１２】
前記第１物質層は、前記第１段差部の高さおよび幅より薄く形成されることを特徴とする請求項１記載の半導体メモリ装置のキャパシタ製造方法。
【請求項１３】
前記第１物質層を構成する物質として、任意の異方性食刻工程に対して前記導電層を構成する物質とは異なる食刻率を有する物質を使うことを特徴とする請求項１記載の半導体メモリ装置のキャパシタ製造方法。
【請求項１４】
前記第１物質層を構成する物質として、酸化物とか窒化物中いずれか１つを使い、前記導電層を構成する物質として多結晶シリコンを使うことを特徴とする請求項１３記載の半導体メモリ装置のキャパシタ製造方法。
【請求項１５】
前記第２スペーサをマスクに利用して前記導電層を食刻する段階は、前記導電層を一番薄い導電層厚さを基準として食刻することにより実施されることを特徴とする請求項１記載の半導体メモリ装置のキャパシタ製造方法。
【請求項１６】
半導体基板上に導電層を形成する段階と、
前記導電層上に第１フォトレジストパターンを形成する段階と、
前記第１フォトレジストパターンをマスクに利用して前記導電層を食刻することにより前記導電層に第１段差部を形成する段階と、
前記第１フォトレジストパターンをフローさせて第２フォトレジストパターンを形成する段階と、
前記第２フォトレジストパターンをマスクに利用して前記導電層を食刻することにより前記導電層に第２段差部を形成する段階と、
前記第２段差部を形成する段階により得られた結果物全面に異方性食刻を行い、前記第２フォトレジストパターンおよび第２段差部の側壁上に食刻副産物を形成する段階と、
前記食刻副産物をマスクに利用して前記導電層を食刻することにより前記導電層に第３段差部を形成する段階と、
前記第３段差部を形成する段階により得られた結果物全面に第１物質層を沈積し、これを食刻して前記食刻副産物および第３段差部の側壁上に第１スペーサを形成する段階と、
前記第１スペーサをマスクに利用して前記導電層を食刻することにより前記導電層に第４段差部を形成する段階と、
前記第１および第２フォトレジストパターン、食刻副産物および第１スペーサを取り除く段階と、
前記第１および第２フォトレジストパターン、食刻副産物および第１スペーサを取り除く段階により得られた結果物全面に第２物質層を形成する段階と、
前記第２物質層を食刻して前記第１〜第４段差部の側壁上に第２スペーサを形成する段階と、
前記第２スペーサをマスクに利用して前記導電層を食刻することによりキャパシタのストレージ電極を形成する段階と、
前記第２スペーサを取り除く段階を具備したことを特徴とする半導体メモリ装置のキャパシタ製造方法。
【請求項１７】
前記第２スペーサをマスクに利用して前記導電層を食刻する段階は、前記導電層を一番薄い導電層厚さを基準として食刻することにより実施されることを特徴とする請求項１６記載の半導体メモリ装置のキャパシタ製造方法。
【請求項１８】
前記第１物質層を構成する物質として、２００℃以下の低温沈積が可能な酸化物を使うことを特徴とする請求項１６記載の半導体メモリ装置のキャパシタ製造方法。
【請求項１９】
半導体基板上に導電層を形成する段階と、
前記導電層上に第１物質層および半球形グレーンの多結晶シリコン層を順次に形成する段階と、
前記多結晶シリコン層および第１物質層上にフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをマスクに利用して前記多結晶シリコン層および第１物質層を食刻することにより前記フォトレジストパターンの下部にのみ前記多結晶シリコン層と第１物質層を残す段階と、
前記フォトレジストパターンの側壁上に第１スペーサを形成する段階と、
前記第１スペーサをマスクに利用して前記導電層を食刻することにより前記導電層に第１段差部を形成する段階と、
前記フォトレジストパターンおよび第１スペーサを取り除く段階と、
前記フォトレジストパターンおよび第１スペーサを取り除く段階により得られた結果物全面に第２物質層を形成する段階と、
前記第２物質層を食刻することにより前記第１段差部の側壁上に第２スペーサを形成すると同時に、前記多結晶シリコン層の下部にのみ第１物質層パターンを形成する段階と、
前記第２スペーサおよび第１物質層パターンをマスクに利用して前記多結晶シリコン層および導電層を異方性食刻することによりキャパシタのストレージ電極を形成する段階と、
前記第２スペーサおよび第１物質層パターンを取り除く段階を具備したことを特徴とする半導体メモリ装置のキャパシタ製造方法。
【請求項２０】
前記フォトレジストパターンは、前記導電層の表面と前記フォトレジストパターンの側壁とのなす角θがθ＜９０°を満たすように形成されることを特徴とする請求項１９記載の半導体メモリ装置のキャパシタ製造方法。
【請求項２１】
前記第１スペーサを形成する段階を少なくとも１回実施することを特徴とする請求項１９記載の半導体メモリ装置のキャパシタ製造方法。
【請求項２２】
前記第１スペーサは、CF、CHF3およびArガスを利用したプラズマ方式の異方性食刻工程によって形成されることを特徴とする請求項１９記載の半導体メモリ装置のキャパシタ製造方法。
【請求項２３】
前記第１スペーサは、前記フォトレジストパターンをフローさせてフォトレジストパターンを側方向へ拡散させることにより形成されることを特徴とする請求項１９記載の半導体メモリ装置のキャパシタ製造方法。
【請求項２４】
前記第２スペーサをマスクに利用して前記導電層を食刻する段階は、前記導電層を一番薄い導電層厚さを基準として食刻することにより実施されることを特徴とする請求項１９記載の半導体メモリ装置のキャパシタ製造方法。
【請求項２５】
半導体基板上に導電層を形成する段階と、
前記導電層上に第１物質層および半球形グレーンの多結晶シリコン層を順次に形成する段階と、
前記多結晶シリコン層および第１物質層上にフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをマスクに利用して前記多結晶シリコン層、第１物質層および導電層を食刻することにより前記導電層に第１段差部を形成すると同時に、前記フォトレジストパターンの下部にのみ前記多結晶シリコン層と第１物質層を残す段階と、
前記フォトレジストパターンおよび第１段差部の側壁上に第１スペーサを形成する段階と、
前記第１スペーサをマスクに利用して前記導電層を食刻することにより前記導電層に第２段差部を形成する段階と、
前記フォトレジストパターンおよび第１スペーサを取り除く段階と、
前記フォトレジストパターンおよび第１スペーサを取り除く段階により得られた結果物全面に第２物質層を形成する段階と、
前記第２物質層を食刻することにより前記第１および第２段差部の側壁上に第２スペーサを形成すると同時に、前記多結晶シリコン層の下部にのみ第１物質層パターンを形成する段階と、
前記第２スペーサおよび第１物質層パターンをマスクに利用して前記多結晶シリコン層および導電層を異方性食刻することによりキャパシタのストレージ電極を形成する段階と、
前記第２スペーサおよび第１物質層パターンを取り除く段階を具備したことを特徴とする半導体メモリ装置のキャパシタ製造方法。
【請求項２６】
前記第１スペーサを形成する段階を少なくとも１回実施することを特徴とする請求項２５記載の半導体メモリ装置のキャパシタ製造方法。
【請求項２７】
前記第１スペーサは、前記フォトレジストパターンをフローさせてフォトレジストを側方向へ拡散させることにより形成されることを特徴とする請求項２５記載の半導体メモリ装置のキャパシタ製造方法。
【請求項２８】
前記第１スペーサは、前記第１段差部を形成する段階により得られた結果物全面に異方性食刻を行い、前記フォトレジストパターンおよび第１段差部の側壁上に食刻副産物を生成させることにより形成されることを特徴とする請求項２５記載の半導体メモリ装置のキャパシタ製造方法。
【請求項２９】
前記第２物質層の厚さは、前記第１段差部の高さおよび幅より薄く形成されることを特徴とする請求項２５記載の半導体メモリ装置のキャパシタ製造方法。
【請求項３０】
前記第２スペーサをマスクに利用して前記導電層を食刻する段階は、前記導電層を一番薄い導電層厚さを基準として食刻することにより実施されることを特徴とする請求項２５記載の半導体メモリ装置のキャパシタ製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体メモリ装置のキャパシタ製造方法に係り、特に、セルキャパシタンスを容易に増加させうる半導体メモリ装置のキャパシタ製造方法に関する。
【０００２】
【従来の技術】
メモリセル面積の減少によるセルキャパシタンスの減少は  ＤＲＡＭ  の集積度増加に深刻な障害要因になるが、これはメモリセルの読み出し能力を低下させソフトエラー率を増加させるのみならず、低電圧での素子動作を難しくして作動時電力消耗を過多にする。従って、集積度の増加と共に単位面積に保たれるキャパシタンスの増加は必須的である。
【０００３】
最近、セルキャパシタンスを増加させるための多くの方法が研究されているが、このような方法はキャパシタストレージ電極の構造を改善させる方法と、ストレージ電極を構成する物質自体の特性を利用する方法などに大別される。
この中、キャパシタストレージ電極の構造を改善する方法には３次元構造のストレージ電極、例えば円筒構造の電極を形成し有効キャパシタの面積を増加させる方法がある。
【０００４】
図１〜図４は、アメリカ特許出願第０７／９１７，１８２号に開示されているもので、その中にバー電極を有する円筒形ストレージ電極を形成する従来の方法を説明するための断面図である。
図１を参照すれば、フィールド酸化膜１２によって活性領域および非活性領域に区分された半導体基板１０の前記活性領域に、ドレイン領域１６と前記ドレイン領域に接続されるビットライン２０を共有し、それぞれが１つずつのソース領域１４とゲート電極１８を具備する１対のトランジスタを形成したのち、結果物全面に前記トランジスタを絶縁させるための絶縁層１９を形成する。続けて、前記基板１０の表面を平坦化させるため平坦化層４０を形成した後、シリコンナイトライド（Ｓｉ３Ｎ４）を３０〜３００Å程度の厚さで、前記平坦化層４０上に沈積して食刻阻止層４２を形成する。続けて、前記食刻阻止層４２上に酸化膜を約１，０００Åの厚さで沈積し犠牲層４４を形成する。次に、前記ソース領域１４上に積層されている犠牲層４４、食刻阻止層４２、平坦化層４０および絶縁層１９を選択的に取り除くことによりコンタクトホール（図示せず）を形成する。続けて、結果物全面に導電物質、例えば不純物がドープされた多結晶シリコンを沈積し、前記コンタクトホールを完全に埋め、前記犠牲層４４を基準として約５，０００Åの厚さを有する第１導電層５０を形成する。次に、前記第１導電層５０上に酸化物および多結晶シリコンをそれぞれ５００Åの厚さで順次に沈積して酸化膜５２および第２導電層５４を形成する。
【０００５】
図２を参照すれば、写真食刻工程で前記第２導電層５４をパタニングすることにより、ストレージ電極形成のためのパターン５４ａを形成した後、前記酸化膜５２を湿式食刻してバー電極形成のための食刻マスク５２ａを形成する。続けて、結果物全面に多結晶シリコンを約１，０００Åの厚さで沈積して第３導電層５６を形成し、前記第３導電層５６上に酸化物を約１，０００Åの厚さで沈積する。次に、前記酸化膜を異方性食刻することにより、前記第３導電層５６の傾斜部位上にスペーサ５８を形成する。
【０００６】
図３を参照すれば、前記スペーサ５８および食刻マスク５２ａをマスクに利用し、前記犠牲層４４を食刻終了点に利用した異方性食刻工程を結果物全面に行い、バー電極１０１ａおよび円筒電極１０１ｂよりなったストレージ電極１０１を形成する。
図４を参照すれば、前記スペーサ５８、食刻マスク５２ａおよび犠牲層４４を湿式食刻工程で取り除いた後、前記ストレージ電極１０１の全面に高誘電物質を塗布して誘電体膜１１０を形成する。続けて、前記誘電体膜１１０上に導電物質、例えば不純物がドープされた多結晶シリコンを沈積してプレート電極１２０を形成することにより、ストレージ電極１０１、誘電体膜１１０およびプレート電極１２０より構成されたキャパシタＣ１、Ｃ２を完成する。
【０００７】
前述した従来の方法はその製造方法が簡単で、工程マージン（ｍａｒｇｉｎ）  が高い長所を有する。しかし、後続金属化工程で段差問題のため、ストレージ電極の高さを増加させるに制限があるので、２５６Ｍｂ級以上に高集積化される半導体メモリ装置で要求するセルキャパシタンスを確保しにくい。
【０００８】
【発明が解決しようとする課題】
本発明の目的はセルキャパシタンスを容易に増加させることができる半導体メモリ装置のキャパシタ製造方法を提供することである。
【０００９】
【課題を解決するための手段】
前記目的を達成するために本発明は、
半導体基板上に導電層を形成する段階と、前記導電層上にフォトレジストパターンを形成する段階と、前記フォトレジストパターンをマスクに利用して前記導電層を食刻することにより前記導電層に第１段差部を形成する段階と、前記フォトレジストパターンの側壁上に第１スペーサを形成する段階と、前記第１スペーサをマスクに利用して前記導電層を食刻することにより前記導電層に第２段差部を形成する段階と、前記フォトレジストパターンおよび第１スペーサを取り除く段階と、結果物上に第１物質層を形成する段階と、前記第１物質層を食刻して前記第１および第２段差部の側壁上に第２スペーサを形成する段階と、前記第２スペーサをマスクに利用して前記導電層を食刻することにより、キャパシタのストレージ電極を形成する段階と、前記第２スペーサを取り除く段階を具備することを特徴とする半導体メモリ装置のキャパシタ製造方法を提供する。
【００１０】
ここで、前記第１スペーサは次の方法中いずれか１つによって形成されることができる。
（１）フォトレジストパターンをフロー（ｆｌｏｗ）  させることにより第１スペーサを形成する。
（２）プラズマ方式の異方性食刻工程を行い、フォトレジストパターンの側面部に食刻副産物、例えばポリマー（ｐｏｌｙｍｅｒ）よりなった第１スペーサを形成する。
【００１１】
（３）２００℃以下の低温で沈積できる酸化物、例えばシラン（ｓｉｌａｎｅ）  系酸化物とか、ＰＥ−ＴＥＯＳ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ−Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）  系酸化膜を沈積し、これを異方性食刻することにより第１スペーサを形成する。
【００１２】
【作用】
本発明によれば、スペーサおよび段差部を形成する工程を繰り返すことにより、単純な工程でセルキャパシタンスを容易に増加させることができ、また、ヒートサイクルを大きく減少させることができる。
【００１３】
【実施例】
以下、添付した図面に基づき本発明を詳細に説明する。
図５は本発明の方法によって製造された半導体メモリ装置の斜視図である。
図５を参照すれば、半導体基板１０のフィールド酸化膜１２間の活性領域に１対のトランジスタが形成されるが、前記１対のトランジスタはドレイン領域１６をそれぞれ共有し、それぞれソース領域１４およびゲート電極１８を具備する。この際、前記ゲート電極は長く延長されワードライン（ｗｏｒｄ  ｌｉｎｅ）に提供され、前記ドレイン領域１６にはビットライン２０が接続される。トランジスタＴ１、Ｔ２の各ソース領域１４にはストレージ電極Ｓ１、Ｓ２がそれぞれ接続される。
【００１４】
前記各ストレージ電極Ｓ１、Ｓ２は内部および外部円筒電極１００ａ、１００ｂと基部（ｂａｓｅ）  電極１００ｃよりなっているが、前記内部および外部円筒電極１００ａ、１００ｂは少なくとも２つ形成される。前記基部電極１００ｃは前記内部および外部円筒電極１００ａ、１００ｂと連なり、基部電極１００ｃの低部表面もやはり有効キャパシタ面積として利用される。
【００１５】
図６は本発明による半導体メモリ装置を製造するためのレイアウト図である。Ｐ１は半導体基板を活性領域および分離領域に分けるフィールド酸化膜を形成するためのマスクパターンであり、Ｐ２はゲート電極を形成するためのマスクパターンであり、Ｐ３はビットラインをトランジスタのドレイン領域に接続させるコンタクトホールを形成するためのマスクパターンであり、Ｐ４はストレージ電極を形成するためのマスクパターンであり、Ｐ５はビットラインを形成するためのマスクパターンであることを示す。
【００１６】
図６のレイアウト図は後述する本発明によるキャパシタ製造方法の全ての実施例に共通的に適用される。
図７〜図１３は図６のＡ−Ａ線による、本発明の第１実施例による半導体メモリ装置のキャパシタ製造方法を説明するための断面図である。
図７はトランジスタ、犠牲層４４およびコンタクトホールｈを形成する段階を示す。フィールド酸化膜１２によって、活性領域および分離領域に区分された半導体基板１０の前記活性領域に、ドレイン領域１６と、前記ドレイン領域１６に接続されるビットライン２０を共有し、それぞれが１つずつのソース領域１４とゲート電極１８を具備する１対のトランジスタを形成したのち、結果物全面に前記トランジスタを絶縁させるための絶縁層１９を形成する。続けて、前記トランジスタを製造する工程によって段差が発生した前記半導体基板１０の表面を平坦化させるために平坦化層４０を形成した後、例えば、シリコンナイトライド（Ｓｉ３Ｎ４）を、前記平坦化層４０上に３０〜３００Å程度の厚さで沈積して食刻阻止層４２を形成する。続けて、前記食刻阻止層４２上に、例えば酸化物を１，０００Å程度の厚さで沈積し犠牲層４４を形成する。
【００１７】
次に、写真食刻工程で前記ソース領域１４上に積層されている犠牲層４４、食刻阻止層４２、平坦化層４０および絶縁層１９を選択的に取り除くことにより、キャパシタのストレージ電極をソース領域１４上に接続するためのコンタクトホールｈを形成する。
図８は導電層５０、フォトレジストパターン６０および第１段差部５０ａを形成する段階を示す。前記コンタクトホールｈが形成されている半導体基板の全面に、任意の湿式食刻工程に対して前記犠牲層４４を構成する物質とは異なる食刻率（Ａ物質の食刻率を１とした場合、Ｂ物質の食刻率は４以上にすることが望ましい）を有する導電物質、例えば不純物がドープされた多結晶シリコンを２，０００〜４，０００Å程度の厚さで沈積して導電層５０を形成する（この際、前記導電層５０はその表面が平坦化されるように形成することが望ましい）。次に、前記導電層５０全面にフォトレジストを１．２μｍ  程度の厚さで塗布した後、パタニングすることによりフォトレジストパターン６０を形成する。続けて、前記フォトレジストパターン６０を食刻マスクとして利用し導電層５０を５００Å程度の深さで異方性食刻することにより前記導電層に第１段差部５０ａを形成する。この際、前記フォトレジストパターン６０はその側壁傾斜θが前記導電層５０表面に対してネガティブ（θ＜９０゜）になるように形成することが望ましい（これについては後述する）。
【００１８】
図９は第１スペーサ６０ａおよび第２段差部５０ｂを形成する段階を示し、図１０Ａおよび図１０Ｂは図９に示している第１スペーサを形成するためのさらに他の方法を示す。前記フォトレジストパターン６０を５０〜２５０℃程度の温度でフロー（ｆｌｏｗ）  させ、フォトレジストが楕円形をなしながら側方向へ拡散するようにすることにより、フォトレジストパターン６０の側壁上にフォトレジストよりなった第１スペーサ６０ａを形成する。この際、フローさせる温度が高くなるほど、フォトレジストの側面拡散面積が増加するようになる。ここで、前記第１スペーサ６０ａの幅は後続工程で形成される円筒電極の厚さを決めるので、前記フォトレジストパターン６０の側壁傾斜をネガティブするように形成する場合、その側壁上に形成される第１スペーサ６０ａの幅が増えるようになるので、結果的に円筒電極の厚さが増えセルキャパシタンスをさらに増やすことができる。
【００１９】
前記第１スペーサ６０ａは、前述したように、フォトレジストをフローさせその側面拡散を利用することによって形成されることもでき、図１０Ａに示した通り、フォトレジストパターン６０および第１段差部５０ａの側壁上にポリマー（ｐｏｌｙｍｅｒ  ）６２を形成させることにより、前記第１スペーサ（図１０Ａの符号６２）を形成することもできる。この際、前記ポリマー６２は  Ｃｌ２Ｏ２ガスを利用したプラズマ方式で前記導電層５０を所定深さで異方性食刻する方法とか結果物全面に  ＣＦ４、ＣＨＦ３および  Ａｒ  ガスを利用したプラズマ方式で異方性食刻を行う方法によって形成されうる。後者の方法によれば、前記導電層５０を食刻しなくてもポリマーを形成することができる。
【００２０】
また、図１０Ｂに示したように、結果物全面に、２００℃以下の低温で沈積しうる酸化物、例えば  ＰＥ−ＴＥＯＳ又はシラン系酸化物を沈積した後、反応性イオン食刻（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）  方式で前記酸化物を異方性食刻することにより、フォトレジストパターン６０および第１段差部５０ａの側壁上に前記第１スペーサ（図１０Ｂの符号６４）を形成することもできる。
【００２１】
前述したフォトレジストフロー方法および  ＰＥ−ＴＥＯＳ沈積方法は全部２５０℃以下の低温で第１スペーサを形成させるもので、ポリマー形成方法はヒートサイクル（ｈｅａｔ−ｃｙｃｌｅ）が要らない。従って、どの方法を使っても、ヒートサイクルをかなり減少させるので、高集積化される半導体装置においてトランジスタの電気的特性を向上させることができる。また、前述した方法を１回以上繰り返すことにより、多数個の円筒電極が容易に形成しうる。
【００２２】
続けて、図９か図１０Ａまたは図１０Ｂで説明した方法によって、第１スペーサ６０ａ、６２、６４を形成した後、前記第１スペーサを食刻マスクとして第１段差部５０ａを有する前記導電層５０を５００Å程度の深さで異方性食刻することにより、前記導電層５０に第２段差部５０ｂを形成する。
図１１は第２スペーサ６６を形成する段階を示す。前記フォトレジストパターン６０および第１スペーサ（図９の符号６０ａ、図１０Ａの符号６２、図１０Ｂの符号６４）を全部取り除いたのち、結果物全面に、例えば二酸化シリコン（ＳｉＯ２）  、高温酸化物（ＨＴＯ）のような酸化物とか、シリコンナイトライド（Ｓｉ３Ｎ４）のような窒化物を２００〜１，０００Å程度の厚さで沈積して第１物質層（点線で表示）を形成する。ここで、前記第１物質層を構成する物質は、任意の異方性食刻工程に対して前記導電層５０を構成する物質とは異なる食刻率を有する物質を使い、その厚さは前記第１段差部の高さＬおよび幅Ｗより薄く形成することが工程マージンを増加させうる。次に、前記第１物質層を異方性食刻することにより、前記導電層５０の第１段差部５０ａおよび第２段差部５０ｂの側壁上に第１物質層よりなっている第２スペーサ６６を形成する。
【００２３】
図１２は内部および外部円筒電極１００ａ、１００ｂを形成する段階を示す。前記第２スペーサ６６を食刻マスクに利用し、前記導電層５０を、一番薄い導電層厚さ（図１１のＲ）ほど異方性食刻することにより、ストレージ電極の内部円筒電極１００ａおよび外部円筒電極１００ｂを形成する。
図１３はキャパシタを形成する段階を示す。前記第２スペーサ６６および犠牲層４４を取り除いた後、結果物全面にＯＮＯ（  Ｏｘｉｄｅ／  Ｎｉｔｒｉｄｅ／  Ｏｘｉｄｅ  ）、または五酸化タンタル（Ｔａ２Ｏ５）のような高誘電物質を塗布して誘電体膜１１０を形成する。続けて、前記誘電体膜１１０上に導電物質、例えば不純物質がドープされた多結晶シリコンを沈積してプレート電極１２０を形成することにより、ストレージ電極１００、誘電体膜１１０およびプレート電極１２０より構成されたキャパシタＣ１、Ｃ２を完成する。この際、前記犠牲層４４はストレージ電極の下部面まで有効キャパシタ面積に利用しうるために提供されたことが判る。
【００２４】
前述した本発明の第１実施例によれば、工程単純化を図ることができ、ヒートサイクルをかなり減少させうる。
図１４〜図１８は、図６のＡ−Ａ線による、本発明の第２実施例による半導体メモリ装置のキャパシタ製造方法を説明するための断面図である。
図１４は第１および第２フォトレジストパターン６０、６０ａと、第１および第２段差部５０ａ、５０ｂを形成する段階を示す。図７〜図９で説明した方法によって、２，０００〜４，０００Å程度の厚さを有する導電層５０が形成された結果物全面にフォトレジストを塗布した後、パタニングして第１フォトレジストパターン６０を形成する。続けて、前記第１フォトレジストパターン６０を食刻マスクに利用し、導電層５０を５００Å程度の深さで異方性食刻することにより、前記導電層５０に第１段差部５０ａを形成する。この際、前記第１フォトレジストパターン６０はその側壁傾斜がネガティブするように形成されることが望ましい。次に、前記第１フォトレジストパターン６０を５０〜２５０℃程度の温度でフロー（ｆｌｏｗ）  させ、フォトレジストが楕円形をなしながら側方向へ拡散することにより、第２フォトレジストパターン６０ａを形成する。続けて、前記第２フォトレジストパターン６０ａを食刻マスクとして導電層５０を５００Å程度の深さで異方性食刻することにより、導電層５０に第２段差部５０ｂを形成する。
【００２５】
図１５はポリマー６２および第３段差部５０ｃを形成する段階を示す。Ｃｌ２Ｏ２  ガスを利用したプラズマ方式で前記導電層５０を異方性食刻することにより、前記第２フォトレジストパターン６０ａおよび第２段差部５０ｂの側壁上に食刻副産物であるポリマー６２を形成する。この際、前記ポリマー６２は、前記第２段差部５０ｂが形成された結果物全面に  ＣＦ４、ＣＨＦ３、Ａｒガスを利用したプラズマ方式で異方性食刻を行うことにより、前記導電層５０を食刻しなくても形成することができる。続けて、前記ポリマー６２を食刻マスクに利用し前記導電層５０を５００Å程度の深さで再び異方性食刻することにより、前記導電層５０に第３段差部５０ｃを形成する。
【００２６】
図１６は第１スペーサ６４および第４段差部５０ｄを形成する段階を示す。前記第３段差部５０ｃが形成された結果物全面に、例えば  ＰＥ−ＴＥＯＳまたはシラン系酸化物を２００℃以下の低温で沈積し第１物質層（図示せず）を形成した後、前記第１物質層を反応性イオン食刻（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）方式で食刻することにより、前記ポリマー６２および第３段差部５０ｃの側壁上に第１物質層よりなった第１スペーサ６４を形成する。続けて、前記第１スペーサ６４を食刻マスクに利用して前記導電層５０を５００Å程度の深さで異方性食刻することにより、導電層５０に第４段差部５０ｄを形成する。
【００２７】
図１７は第２スペーサ６６およびストレージ電極１００を形成する段階を示す。前記第２フォトレジストパターン６０ａ、ポリマー６２および第１スペーサ６４を全部取り除いた後、結果物全面に、例えば酸化物とか窒化物を２００〜１，０００Å程度の厚さで沈積して第２物質層（図示せず）を形成する。ここで、前記第２物質層を構成する物質は、任意の異方性食刻工程に対して前記導電層５０を構成する物質とは異なる食刻率を有する物質を使う。次に、前記第２物質層を異方性食刻することにより、前記導電層の第１〜第４段差部５０ａ、５０ｂ、５０ｃ、５０ｄの側壁上に第２物質層よりなっている第２スペーサ６６を形成する。続けて、前記第２スペーサ６６を食刻マスクに利用し、前記導電層５０を一番薄い導電層厚さほど異方性食刻することにより、４重の円筒電極よりなっているストレージ電極１００を形成する。
【００２８】
図１８はキャパシタを形成する段階を示す。前記第２スペーサ６６および犠牲層４４を取り除いた後、結果物全面にＯＮＯまたは五酸化タンタル（Ｔａ２Ｏ５）のような高誘電物質を塗布することにより、誘電体膜１１０を形成する。続けて、前記誘電体膜１１０上に導電物質、例えば不純物がドープされた多結晶シリコンを蒸着してプレート電極１２０を形成することによりキャパシタの製造工程を完成する。
【００２９】
前述した本発明の第２実施例によれば、容易な工程で４重よりなった円筒電極を形成することができるので、前記第１実施例よりさらに増えたセルキャパシタンスが得られる。
図１９は本発明の第３実施例によって製造された半導体メモリ装置の斜視図である。
【００３０】
図１９を参照すれば、単一円筒電極１００ｅの内部に複数個の微細トレンチ（ｍｉｃｒｏ  ｔｒｅｎｃｈｅｓ）１００ｄが形成されており、前記単一円筒電極１００ｅおよび微細トレンチ１００ｄは基部電極１００ｃによって連なることによりストレージ電極Ｓを構成している。
図２０〜図２５は、図６のＡ−Ａ線による、本発明の第３実施例による半導体メモリ装置のキャパシタ製造方法を説明するための断面図である。
【００３１】
図２０は導電層５０、第１物質層５３、ＨＳＧ層５５およびフォトレジストパターン６０を形成する段階を示す。図７および図８で説明した方法によって、ソース領域１４、ドレイン領域１６およびゲート電極１８を具備したトランジスタと、前記ソース領域１４を露出させるためのコンタクトホールを形成した後、結果物全面に導電物質、例えば不純物がドープされた多結晶シリコンを２，０００〜４，０００Å程度の厚さで沈積して導電層５０を形成する。続けて、任意の異方性食刻工程に対して、前記導電層５０を構成する物質とは異なる食刻率を有する物質、例えば酸化物を前記導電層５０上に３００〜１，０００Å程度の厚さで沈積し第１物質層５３を形成する。次に、前記第１物質層５３上に半球形のグレーンの多結晶シリコン層（以下「ＨＳＧ層」という）５５を形成する。この際、前記ＨＳＧ層５５は５５０℃、１．０ｔｏｒｒの条件、または５９０℃、１．０ｔｏｒｒの条件で形成されうる。酸化膜の上にＨＳＧ層５５を形成する時は、前記ＨＳＧ層５５を構成する各グレーンはその間が少しずつすきまができた状態で形成されるので、前記ＨＳＧ層５５の間へ第１物質層５３が部分的に露出される。
【００３２】
続けて、前記ＨＳＧ層５５が形成された結果物全面にフォトレジストを１．２μｍ  程度の厚さで塗布した後、パタニングすることによってフォトレジストパターン６０を形成する。この際、前記フォトレジストパターン６０はその側壁傾斜がネガティブするように形成されることが望ましい。
図２１は第１スペーサ６２および第１段差部５０ａを形成する段階を示し、図２２は図２１に示している第１スペーサを形成するための他の方法を示す。前記フォトレジストパターン６０を食刻マスクに利用し前記ＨＳＧ層５５および第１物質層５３を順次に異方性食刻することにより、前記フォトレジストパターン６０の下部にのみ前記ＨＳＧ層５５および第１物質層５３を残す。続けて、結果物全面に  ＣＦ４、ＣＨＦ３および  Ａｒ  ガスを利用したプラズマ方式で異方性食刻を行うことにより、前記フォトレジストパターン６０の側壁上にポリマーよりなっている第１スペーサ６２を形成する。また、図２２に示したように、前記フォトレジストパターン６０を５０℃〜２５０℃程度の温度でフロー（ｆｌｏｗ）  させ、フォトレジストが楕円形をなしながら側方向へ拡散することにより、前記フォトレジストパターン６０の側壁上にフォトレジストよりなっている第１スペーサ６０ａを形成することもできる。
【００３３】
次に、前記第１スペーサ６２、６０ａを食刻マスクとして、前記導電層５０を５００〜１，０００Å程度の深さで異方性食刻することにより、前記導電層５０に第１段差部５０ａを形成する。
図２３は第２スペーサ６６および第１物質層パターン５３ａを形成する段階を示す。前記フォトレジストパターン６０および第１スペーサ（図２１の符号６２、または図２２の符号６０ａ）を全部取り除いた後、結果物全面に、例えば酸化物を前記第１段差部５０ａの高さより薄く沈積して第２物質層（点線で表示）を形成する。ここで、前記第２物質層を構成する物質は、任意の異方性食刻工程に対して前記第１物質層５３を構成する物質とは食刻率が類似で、前記導電層５０を構成する物質とは異なる食刻率を有する物質を使う。続けて、前記第２物質層を異方性食刻することにより、前記第１段差部５０ａの側壁上に第２物質層よりなっている第２スペーサ６６を形成する。この際、前記第１物質層５３は第２物質層と類似な食刻率を有するので、前記異方性食刻工程時、ＨＳＧ層５５を通じその表面が部分的に露出されている第１物質層領域が除去されることにより、前記ＨＳＧ層５５の下部に第１物質層パターン５３ａが形成される。
【００３４】
図２４は単一円筒電極１００ｅおよび微細トレンチ１００ｄを形成する段階を示す。前記第２スペーサ６６および第１物質層パターン５３ａを食刻マスクに利用して、前記ＨＳＧ層５５および前記導電層５０を一番薄い導電層厚さ（図２３のＲ）ほど異方性食刻する。その結果、その内部に複数個の微細トレンチ１００ｄを有する単一円筒電極１００ｅより構成されたストレージ電極を完成する。
【００３５】
図２５はキャパシタを形成する段階を示す。前記第２スペーサ６６および犠牲層４４を除いた後、結果物全面にＯＮＯまたは五酸化タンタル（Ｔａ２Ｏ５）のような高誘電物質を塗布することにより誘電体膜１１０を形成する。続けて、前記誘電体膜１１０上に導電物質、例えば不純物がドープされた多結晶シリコンを沈積しプレート電極１２０を形成することにより、ストレージ電極１００、誘電体膜１１０およびプレート電極１２０より構成されたキャパシタＣ１、Ｃ２を完成する。
【００３６】
前述した本発明の第３実施例によれば、円筒形電極の内部に複数個の微細トレンチが形成されているので、セルキャパシタンスをさらに増やすことができる。また、前記第１スペーサを形成する方法を１回以上繰り返すことにより、円筒電極の数を容易に増加させることができる。
図２６〜図２９は、図６のＡ−Ａ線による、本発明の第４実施例による半導体メモリ装置のキャパシタ製造方法を説明するための断面図である。
【００３７】
図２６は第１スペーサ６２と第１および第２段差部５０ａ、５０ｂを形成する段階を示す。図２０で説明した方法によって、前記ＨＳＧ層５５上にフォトレジストパターン６０を形成した後、前記フォトレジストパターン６０を食刻マスクに利用してＨＳＧ層５５を異方性食刻し、続けて第１物質層５３および導電層５０を５００Å程度の深さで異方性食刻する。その結果、前記導電層５０に第１段差部５０ａが形成され、前記フォトレジストパターン６０の下部にのみ前記ＨＳＧ層５５および第１物質層５３が残存する。続けて、Ｃｌ２Ｏ２  ガスを利用したプラズマ方式で導電層５０を異方性食刻することにより、前記フォトレジストパターン６０および第１段差部５０ａの側壁上に第１スペーサ６２を形成する。この際、前記第１スペーサ６２は、図２１で説明した方法のように、結果物全面に  ＣＦ４、ＣＨＦ３および  Ａｒ  ガスを利用したプラズマ方式で異方性食刻を行うことにより、前記導電層５０を食刻しなくても形成することができる。また、前記第１スペーサ６２は、前記フォトレジストパターン６０を５０℃〜２５０℃程度の温度でフロー（ｆｌｏｗ）  させ、フォトレジストが楕円形をなしながら側方向へ拡散することによって形成されうる。
【００３８】
次に、前記第１スペーサ６２を食刻マスクに利用して前記導電層５０を５００Å程度の深さで異方性食刻することにより、導電層５０に第２段差部５０ｂを形成する。
図２７は第２スペーサ６６および第１物質層パターン５３ａを形成する段階を示す。前記フォトレジストパターン６０および第１スペーサ６２を全部取り除いた後、結果物全面に、例えば酸化物を沈積して第２物質層（点線で表示）を形成する。ここで、前記第２物質層を構成する物質は任意の異方性食刻に対して、前記第１物質層５３を構成する物質とは食刻率が類似で、前記導電層５０を構成する物質とは異なる食刻率を有する物質を使い、前記第２物質層の厚さは前記第１段差部の高さＬおよび幅Ｗより薄く形成されるべきである。続けて、前記第２物質層を異方性食刻することにより、前記第１および第２段差部５０ａ、５０ｂの側壁上に第２物質層よりなっている第２スペーサ６６を形成する。この際、前記第１物質層５３は第２物質層と類似な食刻率を有するので、前記異方性食刻時ＨＳＧ層５５を通じてその表面が部分的に露出されている第１物質層領域が除去されることにより前記ＨＳＧ層５５の下部に第１物質層パターン５３ａが形成される。
【００３９】
図２８は内部および外部円筒電極１００ａ、１００ｂおよび微細トレンチ１００ｄを形成する段階を示す。前記第２スペーサ６６および第１物質層パターン５３ａを食刻マスクに利用し、前記ＨＳＧ層５５および導電層５０を一番薄い導電層厚さほど異方性食刻することにより、その内部に複数個の微細トレンチ１００ｄを有する２重の内部および外部円筒電極１００ａ、１００ｂより構成されたストレージ電極を形成する。
【００４０】
図２９はキャパシタを形成する段階を示す。前記第２スペーサ６６および犠牲層４４を取り除いた後、結果物全面にＯＮＯまたは五酸化タンタル（Ｔａ２Ｏ５）のような高誘電物質を塗布することにより誘電体膜１１０を形成する。続けて、前記誘電体膜１１０上に導電物質、例えば不純物がドープされた多結晶シリコンを沈積することにより、プレート電極１２０を形成する。
【００４１】
前述した本発明の第４実施例によると、その内部に複数個の微細トレンチが形成されている２重円筒形電極を形成することにより、前述した第３実施例よりさらにセルキャパシタンスを増加させることができる。また、前記第１スペーサを形成する方法を１回以上繰り返すことにより、外部円筒電極の個数を容易に増加させることができる。
【００４２】
本発明は前記実施例に限らず、本発明の技術的思想を逸脱しない範囲中で、当分野の通常の知識をもつ者なら多様な変形が可能なことは無論である。
【００４３】
【発明の効果】
本発明によれば、簡単な工程で容易にセルキャパシタンスを増加させることができ、ヒートサイクルを大きく減少させ、２５６Ｍｂ級以上に高集積化される半導体メモリ装置に適用可能である。
【図面の簡単な説明】
【図１】従来方法による半導体メモリ装置のキャパシタ製造方法を説明するための断面図である。
【図２】従来方法による半導体メモリ装置のキャパシタ製造方法を説明するための断面図である。
【図３】従来方法による半導体メモリ装置のキャパシタ製造方法を説明するための断面図である。
【図４】従来方法による半導体メモリ装置のキャパシタ製造方法を説明するための断面図である。
【図５】本発明によって製造された半導体メモリ装置の斜視図である。
【図６】本発明による半導体メモリ装置を製造するためのレイアウト図である。
【図７】図６のＡ−Ａ線による本発明の第１実施例による半導体メモリ装置のキャパシタ製造方法を説明するための断面図である。
【図８】図６のＡ−Ａ線による本発明の第１実施例による半導体メモリ装置のキャパシタ製造方法を説明するための断面図である。
【図９】図６のＡ−Ａ線による本発明の第１実施例による半導体メモリ装置のキャパシタ製造方法を説明するための断面図である。
【図１０】図９に示した第１スペーサを形成するさらに他の方法を説明するための断面図である。
【図１１】図６のＡ−Ａ線による本発明の第１実施例による半導体メモリ装置のキャパシタ製造方法を説明するための断面図である。
【図１２】図６のＡ−Ａ線による本発明の第１実施例による半導体メモリ装置のキャパシタ製造方法を説明するための断面図である。
【図１３】図６のＡ−Ａ線による本発明の第１実施例による半導体メモリ装置のキャパシタ製造方法を説明するための断面図である。
【図１４】図６のＡ−Ａ線による本発明の第２実施例による半導体メモリ装置のキャパシタ製造方法を説明するための断面図である。
【図１５】図６のＡ−Ａ線による本発明の第２実施例による半導体メモリ装置のキャパシタ製造方法を説明するための断面図である。
【図１６】図６のＡ−Ａ線による本発明の第２実施例による半導体メモリ装置のキャパシタ製造方法を説明するための断面図である。
【図１７】図６のＡ−Ａ線による本発明の第２実施例による半導体メモリ装置のキャパシタ製造方法を説明するための断面図である。
【図１８】図６のＡ−Ａ線による本発明の第２実施例による半導体メモリ装置のキャパシタ製造方法を説明するための断面図である。
【図１９】本発明の第３実施例によって製造された半導体メモリ装置の斜視図である。
【図２０】図６のＡ−Ａ線による本発明の第３実施例による半導体メモリ装置のキャパシタ製造方法を説明するための断面図である。
【図２１】図６のＡ−Ａ線による本発明の第３実施例による半導体メモリ装置のキャパシタ製造方法を説明するための断面図である。
【図２２】図２１に示した第１スペーサを形成するもう１つの方法を説明するための断面図である。
【図２３】図６のＡ−Ａ線による本発明の第３実施例による半導体メモリ装置のキャパシタ製造方法を説明するための断面図である。
【図２４】図６のＡ−Ａ線による本発明の第３実施例による半導体メモリ装置のキャパシタ製造方法を説明するための断面図である。
【図２５】図６のＡ−Ａ線による本発明の第３実施例による半導体メモリ装置のキャパシタ製造方法を説明するための断面図である。
【図２６】図６のＡ−Ａ線による本発明の第４実施例による半導体メモリ装置のキャパシタ製造方法を説明するための断面図である。
【図２７】図６のＡ−Ａ線による本発明の第４実施例による半導体メモリ装置のキャパシタ製造方法を説明するための断面図である。
【図２８】図６のＡ−Ａ線による本発明の第４実施例による半導体メモリ装置のキャパシタ製造方法を説明するための断面図である。
【図２９】図６のＡ−Ａ線による本発明の第４実施例による半導体メモリ装置のキャパシタ製造方法を説明するための断面図である。
【符号の説明】
１０    半導体基板
１２    フィールド酸化膜
１４    ソース領域
１６    ドレイン領域
１８    ゲート電極
１９    絶縁層
２０    ビットライン
４０    平坦化層
４２    食刻阻止層
４４    犠牲層
５０    導電層
５０ａ  第１段差部
５０ｂ  第２段差部
５０ｃ  第３段差部
５３    第１物質層
５３ａ  第１物質層パターン
５５    多結晶シリコン層
６０    フォトレジストパターン
６０ａ、６４  第１スペーサ
６２    ポリマー（食刻副産物）
６６    第２スペーサ
１００    ストレージ電極
１００ａ  内部円筒電極
１００ｂ  外部円筒電極
１００ｃ  基部電極
１００ｄ  微細トレンチ
１００ｅ  単一円筒電極
１１０    誘電体膜
１２０    プレート電極
【図１】
0003615788.tif 000002
【図２】
0003615788.tif 000003
【図３】
0003615788.tif 000004
【図４】
0003615788.tif 000005
【図５】
0003615788.tif 000006
【図６】
0003615788.tif 000007
【図７】
0003615788.tif 000008
【図８】
0003615788.tif 000009
【図９】
0003615788.tif 000010
【図１０】
0003615788.tif 000011
【図１１】
0003615788.tif 000012
【図１２】
0003615788.tif 000013
【図１３】
0003615788.tif 000014
【図１４】
0003615788.tif 000015
【図１５】
0003615788.tif 000016
【図１６】
0003615788.tif 000017
【図１７】
0003615788.tif 000018
【図１８】
0003615788.tif 000019
【図１９】
0003615788.tif 000020
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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