(57)【特許請求の範囲】
【請求項１】
定電圧供給手段と、
この定電圧供給手段を通じて流れる第1電流を反射させて第2電流を発生する第1電流ミラーと、
前記定電圧供給手段から出力される定電圧により制御され、前記第2電流を反射させ第3電流を発生して出力ノードに出力する第2電流ミラーと、
前記出力ノードに基準電圧を発生するために前記出力ノードに接続される基準電圧手段とを具備し、
前記基準電圧手段は少なくとも一つのPMOSトランジスタと少なくとも１つのNMOSトランジスタとで構成され、PMOSトランジスタとNMOSトランジスタのスレッショルド電圧を決定するためのイオン注入が同時に行われる
ことを特徴とするバンドギャップ基準電圧発生回路。
【請求項２】
前記出力ノードと前記基準電圧手段との間に接続される抵抗をさらに具備することを特徴とする請求項１に記載のバンドギャップ基準電圧発生回路。
【請求項３】
前記PMOSトランジスタと前記NMOSトランジスタは前記出力ノードと接地電圧との間に直列に接続されることを特徴とする請求項１に記載のバンドギャップ基準電圧発生回路。
【請求項４】
前記PMOSトランジスタと前記NMOSトランジスタは前記出力ノードと接地電圧との間に並列に接続されることを特徴とする請求項１に記載のバンドギャップ基準電圧発生回路。
【請求項５】
前記定電圧供給手段は、
電源電圧にソースが接続されるPMOSトランジスタと、
このPMOSトランジスタのドレインに一端が接続され、かつPMOSトランジスタのゲートに他端が接続される抵抗とを具備し、
前記PMOSトランジスタのドレインから定電圧が出力されることを特徴とする請求項１に記載のバンドギャップ基準電圧発生回路。
【請求項６】
前記第1電流ミラーは、
ドレインが前記定電圧供給手段に接続され、ソースが接地電圧に接続される第1NMOSトランジスタと、
ドレイン及びゲートが前記第1NMOSトランジスタのゲートと前記第2電流ミラーに共通接続され、ソースが接地電圧に接続される第2NMOSトランジスタと
を具備することを特徴とする請求項１に記載のバンドギャップ基準電圧発生回路。
【請求項７】
前記第2電流ミラーは、
電源電圧にソースが接続され、前記第1電流ミラーにドレインが接続され、前記定電圧供給手段にゲートが接続される第1PMOSトランジスタと、
電源電圧にソースが接続され、前記出力ノードにドレインが接続され、前記定電圧供給手段にゲートが接続される第2PMOSトランジスタと
を具備することを特徴とする請求項１に記載のバンドギャップ基準電圧発生回路。
【請求項８】
前記PMOSトランジスタと前記NMOSトランジスタは電源電圧と前記出力ノードとの間に直列に接続されることを特徴とする請求項１に記載のバンドギャップ基準電圧発生回路。
【請求項９】
前記PMOSトランジスタと前記NMOSトランジスタは電源電圧と前記出力ノードとの間に並列に接続されることを特徴とする請求項１に記載のバンドギャップ基準電圧発生回路。
【請求項１０】
前記定電圧供給手段は、
接地電圧にソースが接続されるNMOSトランジスタと、
このNMOSトランジスタのドレインに一端が接続され、かつNMOSトランジスタのゲートに他端が接続される抵抗とを具備し、
前記NMOSトランジスタのドレインから定電圧が出力されることを特徴とする請求項１に記載のバンドギャップ基準電圧発生回路。
【請求項１１】
前記第1電流ミラーは、
ドレインが前記定電圧供給手段に接続され、ソースが電源電圧に接続される第1PMOSトランジスタと、
ドレイン及びゲートが前記第1PMOSトランジスタのゲートと前記第2電流ミラーに共通接続され、ソースが電源電圧に接続される第2PMOSトランジスタと
を具備することを特徴とする請求項１に記載のバンドギャップ基準電圧発生回路。
【請求項１２】
前記第2電流ミラーは、
接地電圧にソースが接続され、前記第1電流ミラーにドレインが接続され、前記定電圧供給手段にゲートが接続される第1NMOSトランジスタと、
接地電圧にソースが接続され、前記出力ノードにドレインが接続され、前記定電圧供給手段にゲートが接続される第2NMOSトランジスタと
を具備することを特徴とする請求項１に記載のバンドギャップ基準電圧発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に係り、特にバンドギャップ基準電圧発生回路に関する。
【０００２】
【従来の技術】
半導体集積回路では一定の基準電圧を発生するためにバンドギャップ基準電圧発生回路が使われる。バンドギャップ基準電圧発生回路を使用する半導体集積回路の正確な動作はバンドギャップ基準電圧発生回路の能力に依存し、よってバンドギャップ基準電圧発生回路は安定して一定の基準電圧を発生すべきである。一方、バンドギャップ基準電圧発生回路の出力、即ち基準電圧の変動(Fluctuation)に影響を及ぼす多数の要因のうち温度変化(Variation)が共通の要因である。
【０００３】
前記内容は当業者には周知の事実であり、温度変化に影響を受けなく一定の基準電圧を提供する代表的なCMOSバンドギャップ基準電圧発生回路がAllen/Holbergによる"CMOS Analog Circuit Design"、596〜599頁に開示されている。他のCMOSバンドギャップ基準電圧発生回路の例が米国特許第4,588,941号（1986．5．13、D．A．KERTH）に開示されている。
【０００４】
【発明が解決しようとする課題】
しかし、前記従来のバンドギャップ基準電圧発生回路では、電源電圧の変化に応じて基準電圧が変動し、かつ製造工程の変化に応じて基準電圧が変動する短所がある。
【０００５】
従って、本発明は、電源電圧の変化及び製造工程の変化に影響を受けなく一定の基準電圧を発生するバンドギャップ基準電圧発生回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明に係るバンドギャップ基準電圧発生回路は、定電圧供給手段と、この定電圧供給手段を通じて流れる第1電流を反射させ第2電流を発生する第1電流ミラーと、前記定電圧供給手段から出力される定電圧により制御され、前記第2電流を反射させ第3電流を発生して出力ノードに出力する第2電流ミラーとを具備することを特徴とする。本発明に係るバンドギャップ基準電圧発生回路は、前記出力ノードに基準電圧を発生するために前記出力ノードに接続される基準電圧手段をさらに具備し、この基準電圧手段は少なくとも一つのPMOSトランジスタと少なくとも一つのNMOSトランジスタで構成され、このPMOSトランジスタとNMOSトランジスタのスレッショルド電圧を決定するためのイオン注入が同時に行われることを特徴とする。
また、前記本発明に係るバンドギャップ基準電圧発生回路は前記出力ノードと前記基準電圧手段間に接続される抵抗をさらに具備しうる。
【０００７】
望ましい形態によれば、前記PMOSトランジスタと前記NMOSトランジスタは前記出力ノードと接地電圧との間に直列または並列に接続される。前記定電圧供給手段は、電源電圧にソースが接続されるPMOSトランジスタ及びこのPMOSトランジスタのドレインに一端が接続され、かつPMOSトランジスタのゲートに他端が接続される抵抗とを具備し、前記PMOSトランジスタのドレインから定電圧が出力される。前記第1電流ミラーは、ドレインが前記定電圧供給手段に接続され、ソースが接地電圧に接続される第1NMOSトランジスタと、ドレイン及びゲートが前記第1NMOSトランジスタのゲートと前記第2電流ミラーに共通接続され、ソースが接地電圧に接続される第2NMOSトランジスタを具備する。前記第2電流ミラーは、電源電圧にソースが接続され、前記第1電流ミラーにドレインが接続され、前記定電圧供給手段にゲートが接続される第1PMOSトランジスタ及び電源電圧にソースが接続され、前記出力ノードにドレインが接続され、前記定電圧供給手段にゲートが接続される第2PMOSトランジスタを具備する。
【０００８】
望ましい他の形態によれば、前記PMOSトランジスタと前記NMOSトランジスタは電源電圧と前記出力ノードとの間に直列または並列に接続される。前記定電圧供給手段は、接地電圧にソースが接続されるNMOSトランジスタ及びこのNMOSトランジスタのドレインに一端が接続され、かつNMOSトランジスタのゲートに他端が接続される抵抗を具備し、前記NMOSトランジスタのドレインから定電圧が出力される。前記第1電流ミラーは、ドレインが前記定電圧供給手段に接続され、ソースが電源電圧に接続される第1PMOSトランジスタと、ドレイン及びゲートが前記第1PMOSトランジスタのゲートと前記第2電流ミラーに共通接続され、ソースが電源電圧に接続される第2PMOSトランジスタを具備する。前記第2電流ミラーは、接地電圧にソースが接続され、前記第1電流ミラーにドレインが接続され、前記定電圧供給手段にゲートが接続される第1NMOSトランジスタ及び接地電圧にソースが接続され、前記出力ノードにドレインが接続され、前記定電圧供給手段にゲートが接続される第2NMOSトランジスタを具備する。
【０００９】
【発明の実施の形態】
以下、添付した図面に基づき本発明の望ましい実施の形態を詳しく説明する。しかし、本発明の実施の形態は多様な形態に変形でき、本発明の範囲が下記実施の形態にのみ限定されるものではない。本発明の実施の形態は当業者に本発明を完全に説明するために提供されるものである。図面において同じ符号及び番号は同じ要素を意味する。
【００１０】
図1を参照すれば、第1実施形態に係るバンドギャップ基準電圧発生回路は、定電圧供給手段10、第1電流ミラー12、第2電流ミラー14及び基準電圧手段16を具備する。
【００１１】
前記定電圧供給手段10は電源電圧VDDにソースが接続されるPMOSトランジスタM1及びこのPMOSトランジスタM1のドレインに一端が接続され、PMOSトランジスタM1のゲートに他端が接続される抵抗R1を具備し、前記PMOSトランジスタM1のドレインから定電圧Vsが出力される。これにより、定電圧Vsは電源電圧VDDの変化に係わらず一定に保たれる。
【００１２】
前記第1電流ミラー12は、NMOSトランジスタM3とNMOSトランジスタM4を具備し、前記定電圧供給手段10を通じて流れる電流i1、即ち前記NMOSトランジスタM3を通じて流れる電流i3と前記NMOSトランジスタM4を通じて流れる電流I4との間にミラー動作を提供する。つまり、第1電流ミラー12は前記電流i3を反射(Mirroring)させ前記電流i4を発生する。前記NMOSトランジスタM3のドレインは前記抵抗R1の他端に接続され、前記NMOSトランジスタM3のソースは接地電圧VSSに接続される。前記NMOSトランジスタM4のドレイン及びゲートは前記NMOSトランジスタM3のゲートと第2電流ミラー14に共通接続され、ソースは接地電圧VSSに接続される。
【００１３】
前記第2電流ミラー14は、前記定電圧Vsにより制御されるPMOSトランジスタM2とPMOSトランジスタM5を具備し、前記第1電流ミラー12の前記NMOSトランジスタM4を通じて流れる電流i4、即ち前記PMOSトランジスタM2を通じて流れる電流i2と前記PMOSトランジスタM5を通じて流れる電流I5との間にミラー動作を提供する。つまり、前記第2電流ミラー14は前記電流i2を反射させて前記電流i5を発生して出力ノードOに出力する。前記PMOSトランジスタM2のソースは電源電圧VDDに接続され、前記PMOSトランジスタM2のゲートは前記定電圧Vsに接続され、前記PMOSトランジスタM2のドレインは前記第1電流ミラー12の前記NMOSトランジスタM4のドレインに接続される。前記PMOSトランジスタM5のソースは電源電圧VDDに接続され、前記PMOSトランジスタM5のゲートは前記定電圧Vsに接続され、前記PMOSトランジスタM5のドレインは基準電圧VREFが出力される出力ノードOに接続される。
【００１４】
前記基準電圧手段16は前記出力ノードOに前記基準電圧VREFを提供するために前記出力ノードOと接地電圧VSSとの間に接続される。具体的には、基準電圧手段16は前記出力ノードOと接地電圧VSSとの間に直列に接続される少なくとも一つのPMOSトランジスタMPと少なくとも一つのNMOSトランジスタMNを具備する。前記PMOSトランジスタMPのソースは前記出力ノードOに接続され、前記NMOSトランジスタMNのドレイン及びゲートは前記PMOSトランジスタMPのドレイン及びゲートに共通接続され、前記NMOSトランジスタMNのソースは接地電圧VSSに接続される。
【００１５】
ところが製造工程の変化に応じて前記基準電圧手段16の前記PMOSトランジスタMP及び前記NMOSトランジスタMNのスレッショルド電圧が変化し、これによって前記基準電圧手段16の両端間の電圧VCOMが変化する。従って、本発明の第1実施形態に係るバンドギャップ基準電圧発生回路では、製造工程の変化に応じて前記基準電圧手段16の両端間の電圧VCOMが変化することを防止するために、製造工程時前記基準電圧手段16のPMOSトランジスタMP及びNMOSトランジスタMNのスレッショルド電圧を決定するためのイオン注入を同時に行う。
【００１６】
また、本発明の第1実施形態に係るバンドギャップ基準電圧発生回路は、前記出力ノードOと前記基準電圧手段16との間に接続される抵抗R2をさらに具備する。
【００１７】
以下、上記本発明の第1実施形態に係るバンドギャップ基準電圧発生回路の出力、即ち基準電圧VREFが電源電圧VDDの変化に影響を受けないことを説明する。まず、前記PMOSトランジスタM1、M2、M5及びNMOSトランジスタM3、M4がウィークインバージョン(Weak Inversion)領域で動作し、これらのチャンネル長さモジュレーション(Channel Length Modulation)効果を無視する場合、前記各トランジスタM1乃至M5の電流式は次のように表される。
前記PMOSトランジスタM1の電流式は下記数学式1で表される。
【数１】
0003708391.tif 000002
前記PMOSトランジスタM2の電流式は下記数学式2で表される。
【数２】
0003708391.tif 000003
前記NMOSトランジスタM3の電流式は下記数学式3で表される。
【数３】
0003708391.tif 000004
前記NMOSトランジスタM4の電流式は下記数学式4で表される。
【数４】
0003708391.tif 000005
また、前記PMOSトランジスタM5の電流式は下記数学式5で表される。
【数５】
0003708391.tif 000006
【００１８】
前記数学式1乃至5において、S1乃至S5は前記各トランジスタM1乃至M5の幅/長さの比率を示す。ipはPMOSトランジスタの製造工程に応じたパラメータを、inはNMOSトランジスタの製造工程に応じたパラメータを示す。Vgs1乃至Vgs5は前記各トランジスタM1乃至M5のゲートとソース間の電圧を示す。npはPMOSトランジスタのサブスレッショルドスロープ(Subthreshold slope)因子(Factor)を、nnはNMOSトランジスタのサブスレッショルドスロープ因子を示す。また、qは電荷を、kはボルツマン定数(Boltzmann's constant)を、Tは温度を各々示す。
【００１９】
また、前記抵抗R1の両端間の電圧VR1は下記数学式6で表される。
【数６】
0003708391.tif 000007
次いで、前記数学式1及び数学式2からVgs1及びVgs2を求めて前記数学式6に代入すれば、前記VR1は下記数学式7で表される。
【数７】
0003708391.tif 000008
また、前記電流i1と前記電流i3、前記電流i2と前記電流i4は同一であり、前記NMOSトランジスタM3と前記NMOSトランジスタM4が電流ミラーを形成するので、即ちVgs3=Vgs4なので下記数学式8が成立つ。
【数８】
0003708391.tif 000009
【００２０】
次いで、前記数学式8を前記数学式7に代入すれば、前記VR1は下記数学式9で表される。
【数９】
0003708391.tif 000010
一方、i1=VR1/R1なので前記数学式9をこれに代入すれば、i1は下記数学式10で表される。
【数１０】
0003708391.tif 000011
また、前記数学式8からi2=(S4/S3).I1なので、これに前記数学式10を代入すれば、i2は下記数学式11で表される。
【数１１】
0003708391.tif 000012
【００２１】
また、前記PMOSトランジスタM2と前記PMOSトランジスタM5は電流ミラーを形成するので、即ちVgs2=Vgs5なので前記数学式2と数学式5から下記数学式12が成立つ。
【数１２】
0003708391.tif 000013
次いで、前記数学式11を前記数学式12に代入すれば、i5は下記数学式13で表される。
【数１３】
0003708391.tif 000014
この数学式13において、i5は電源電圧VDDと関連したパラメータを含まないので、前記S1乃至S5、即ち前記各トランジスタM1乃至M5の幅/長さの比率が決定されるとi5は電源電圧VDDの変化に影響を受けず一定の値を有することになる。
【００２２】
一方、前記基準電圧VREFは下記数学式14で表される。
【数１４】
0003708391.tif 000015
ところが、i5は電源電圧VDDの変化に影響を受けず一定した値を有するので、VCOMが一定であれば(しかし、前記VCOMは製造工程の変化に応じて変化し、これに対しては後述する)、VREFも電源電圧VDDの変化に影響を受けず一定した値が保たれる。
【００２３】
次いで、前記PMOSトランジスタM1、M2、M5及びNMOSトランジスタM3、M4のチャンネル長さモジュレーション効果を考慮する場合、i5と電源電圧VDDとの間の関係を説明すれば次の通りである。
電源電圧VDDが増加すれば、電流i1は、前記NMOSトランジスタM3のドレインとソース間の電圧Vds3の増加に伴って同時に増加することになる。電流i1が増加すると、前記PMOSトランジスタM1のソースとゲート間の電圧｜Vgs1｜及び前記抵抗R1の両端間の電圧VR1が増加する。ところが、前記Vgs1はi1のログ関数で、VR1はi1の1次関数なのでVR1の増加量が｜Vgs1｜の増加量より多くなり、これにより前記PMOSトランジスタM2のソースとゲート間の電圧｜Vgs2｜及び前記PMOSトランジスタM5のソースとゲート間の電圧｜Vgs5｜が減少する。
【００２４】
一方、電源電圧VDDが増加すれば、前記PMOSトランジスタM5のソースとドレイン間の電圧Vds5が増加してチャンネル長さモジュレーション効果が発生する。しかし、電源電圧VDDが増加すれば、前述したように同時に前記｜Vgs5｜が減少するので、チャンネル長さモジュレーション効果の影響が補償され、これによりi5が電源電圧の変化に鈍感になる。即ち、i5が電源電圧VDDの変化に影響を受けず一定した値を有し、つまりVREFは電源電圧VDDの変化に影響を受けず一定した値が保たれる。
【００２５】
以下、上記本発明の第1実施形態に係るバンドギャップ基準電圧発生回路の出力、即ち基準電圧VREFが製造工程の変化に影響を受けないことを説明する。
前記基準電圧手段16のPMOSトランジスタMPとNMOSトランジスタMNが飽和領域で動作する場合、前記各トランジスタMP、MNの電流式は次のように表される。
前記PMOSトランジスタMPの電流式は下記数学式15で表される。
【数１５】
0003708391.tif 000016
ここで、βρは前記PMOSトランジスタMPのトランスコンダクタンス(Transconductance)パラメータを、Vdspは前記PMOSトランジスタMPのドレインとソースとの間の電圧を、Vtpは前記PMOSトランジスタMPのスレッショルド電圧を各々示す。
また、前記NMOSトランジスタMNの電流式は下記数学式16で表される。
【数１６】
0003708391.tif 000017
ここで、βnは前記NMOSトランジスタMNのトランスコンダクタンスパラメータを、Vdsnは前記NMOSトランジスタMNのドレインとソースとの間の電圧を、Vtnは前記NMOSトランジスタMNのスレッショルド電圧を各々示す。
【００２６】
一方、前記基準電圧手段16の両端間の電圧VCOMは下記数学式17で表される。
【数１７】
0003708391.tif 000018
従って、前記数学式15及び数学式16から各々VdspとVdsnを求めて前記数学式17に代入すれば、VCOMは下記数学式18で表される。
【数１８】
0003708391.tif 000019
ここで、Vtn、Vtp、βp、βnは全て製造工程の変化に応じてその値が変化し、特にVCOMの変化に最も大きな影響を与えるのはVtnとVtpである。従って、前述したように、本発明の第1実施形態に係るバンドギャップ基準電圧発生回路では、製造工程の変化に応じて前記PMOSトランジスタMPのスレッショルド電圧と前記NMOSトランジスタMNのスレッショルド電圧との和、即ちVtn+Vtpの変化を減らすために、製造工程時前記PMOSトランジスタMP及びNMOSトランジスタMNのスレッショルド電圧を決定するためのイオン注入を同時に行う。
【００２７】
図5は通常のMOSトランジスタの垂直断面図であって、これに基づいてさらに詳しく説明する。
MOSトランジスタのスレッショルド電圧は製造工程の様々なパラメータにより決定されるが、スレッショルド電圧の変化に影響を与える最大の要因はMOSトランジスタのゲートチャンネル53、56に対する不純物イオンの注入濃度である。一般のCMOS製造工程においては、Vtn及びVtpの値を調節するためにNMOSトランジスタのゲートチャンネル56に対する不純物イオン注入とPMOSトランジスタのゲートチャンネル53に対する不純物イオン注入が独立して実施される。このような場合にはVtnとVtpとの間に相関関係が成立たない。
【００２８】
一方、NMOSトランジスタ及びPMOSトランジスタのスレッショルド電圧を決定するためのイオン注入、即ち前記NMOSトランジスタのゲートチャンネル56と前記PMOSトランジスタのゲートチャンネル53に対する不純物イオン注入が同時に行われる場合には、不純物イオンの注入濃度の変化に応じてVtnとVtpとの間に相関関係が形成される。
例えば、図5においてNMOSトランジスタのゲートチャンネル56とPMOSトランジスタのゲートチャンネル53にホウ素のような不純物イオンを同時に注入すれば、前記NMOSトランジスタのゲートチャンネル56のアクセプタ(Acceptor)濃度は増加し、前記PMOSトランジスタのゲートチャンネル53のドナー(Dornor)濃度は減少することになる。これにより、図6に示されるように、NMOSトランジスタのスレッショルド電圧Vtnは増大し、PMOSトランジスタのスレッショルド電圧Vtpは減少する。具体的に、イオン注入濃度の変化に応じてスレッショルド電圧が目標点AからBに変化する場合にNMOSトランジスタのスレッショルド電圧はVnからVn+△Vtnに増大し、PMOSトランジスタのスレッショルド電圧はVpからVp-△Vtpに減少し、したがって、PMOSトランジスタのスレッショルド電圧とNMOSトランジスタのスレッショルド電圧の和はほぼ一定した値を保つ。これにより、VCOMも一定した値が保たれ、即ちVREFは製造工程の変化に影響を受けず、一定した値を保つ。
【００２９】
図2は本発明の第2実施形態に係るバンドギャップ基準電圧発生回路の回路図である。
図2を参照すれば、第2実施形態に係るバンドギャップ基準電圧発生回路は、基準電圧手段26を除いて前記第1実施形態と同一の構成を有する。
前記基準電圧手段26は基準電圧VREFが出力される出力ノードOと接地電圧VSSとの間に接続される。具体的には、基準電圧手段26は前記出力ノードOと前記接地電圧VSSとの間に並列に接続される少なくとも一つのPMOSトランジスタMP2と少なくとも一つのNMOSトランジスタMN2を含む。
ここで、前記PMOSトランジスタMP2のソースは前記出力ノードOに接続され、前記PMOSトランジスタMP2のゲート及びドレインは接地電圧VSSに共通接続され、前記NMOSトランジスタMN2のドレイン及びゲートは前記出力ノードOに共通接続され、前記NMOSトランジスタMN2のソースは前記接地電圧VSSに接続される。
【００３０】
前記第1実施形態と同様に上記本発明の第2実施形態に係るバンドギャップ基準電圧発生回路でも、製造工程の変化に応じて前記基準電圧手段26の両端間の電圧VCOMの変化を防止するために、製造工程時前記基準電圧手段26のPMOSトランジスタMP2及びNMOSトランジスタMN2のスレッショルド電圧を決定するためのイオン注入を同時に行う。
また、上記第2実施形態に係るバンドギャップ基準電圧発生回路の出力、即ち基準電圧VREFは前記第1実施形態と同様な原理によって電源電圧VDDの変化に影響を受けず、一定した値が保たれる。その詳細な説明はここでは省略する。
【００３１】
以下、上記本発明の第2実施形態に係るバンドギャップ基準電圧発生回路の出力、即ち上記基準電圧VREFが製造工程の変化に影響を受けないことを説明する。前記基準電圧手段26のPMOSトランジスタMP2とNMOSトランジスタMN2が飽和領域で動作する場合、前記各トランジスタMP2、MN2の電流式は次のように表される。
前記PMOSトランジスタMP2の電流式は下記数学式19で表される。
【数１９】
0003708391.tif 000020
ここで、βρは前記PMOSトランジスタMP2のトランスコンダクタンスパラメータを、VCOMは前記PMOSトランジスタMP2のドレインとソース間の電圧を、Vtpは前記PMOSトランジスタMP2のスレッショルド電圧を各々示す。
また、前記NMOSトランジスタMN2の電流式は下記数学式20で表される。
【数２０】
0003708391.tif 000021
ここで、βnは前記NMOSトランジスタMN2のトランスコンダクタンスパラメータを、VCOMは前記NMOSトランジスタMN2のドレインとソースとの間の電圧を、Vtnは前記NMOSトランジスタMN2のスレッショルド電圧を各々示す。
【００３２】
一方、PMOSトランジスタM5の電流i5は下記数学式21で表される。
【数２１】
0003708391.tif 000022
従って、前記数学式19及び数学式20を数学式21に代入すれば、i5は下記数学式22で表される。
【数２２】
0003708391.tif 000023
【００３３】
次いで、前記数学式22からVCOMを求めると下記数学式23で表される。
【数２３】
0003708391.tif 000024
ここで、前記NMOSトランジスタMN2のスレッショルド電圧をVtn=Vn+△Vtnで表し、前記PMOSトランジスタMP2のスレッショルド電圧を｜Vtp｜=Vp-△Vtpで表し、△Vtp/△Vtn=nの関係が成立つ時、VCOMは下記数学式24で表される。
【数２４】
0003708391.tif 000025
ここで、Vnは前記NMOSトランジスタMN2のスレッショルド電圧Vtnに対する目標値で、△Vtnは前記NMOSトランジスタMN2のゲートチャンネルに注入された不純物イオン濃度の変化に応じたスレッショルド電圧Vtnの変化量を示す。また、Vpは前記PMOSトランジスタMP2のスレッショルド電圧｜Vtp｜に対する目標値で、△Vtpは前記PMOSトランジスタMP2のゲートチャンネルに注入された不純物イオン濃度の変化に応じたスレッショルド電圧｜Vtp｜の変化量を示す。ここで、βn/βt=nとなるように前記NMOSトランジスタMN2のゲート幅及びゲート長さと前記PMOSトランジスタMP2のゲート幅及びゲート長さとを決定すれば、VCOMは下記数学式25で表される。
【数２５】
0003708391.tif 000026
【００３４】
図7にVpとVn間の差による△Vtn--VCOMの特性グラフが示されており、△Vtn=(Vp-Vn)/(1+n)の時VCOMは最大値を有する。ここで、VpとVnが同一になるように不純物イオン濃度が決定されると、VCOMは下記数学式26で表される。
【数２６】
0003708391.tif 000027
図8に△Vtnに対する△Vtpの比率nによる△Vtn--VCOMの特性グラフが示されている。
つまり、前記第2実施形態に係るバンドギャップ基準電圧発生回路では、△Vtp/△Vtn=nの時、βn/βt=nとなるように前記NMOSトランジスタMN2のゲート幅及びゲート長さと前記PMOSトランジスタMP2のゲート幅及びゲート長さとを決定し、前記NMOSトランジスタMN2のスレッショルド電圧と前記PMOSトランジスタMP2のスレッショルド電圧が同一になるように不純物イオン濃度が決定されると、スレッショルド電圧の変化に対するVCOMの依存性が改善される。即ち、製造工程の変化による前記基準電圧VREFへの影響を除去できる。
【００３５】
図3は本発明の第3実施形態に係るバンドギャップ基準電圧発生回路の回路図である。
図3を参照すれば、第3実施形態に係るバンドギャップ基準電圧発生回路は、前記第1実施形態と同様に定電圧供給手段30、第1電流ミラー32、第2電流ミラー34及び基準電圧手段36を具備する。この第3実施形態に係るバンドギャップ基準電圧発生回路は、前記第1実施形態におけるPMOSトランジスタがNMOSトランジスタに、NMOSトランジスタがPMOSトランジスタに、電源電圧VDDが接地電圧VSSに、接地電圧VSSが電源電圧VDDに各々変更された形態を有する。
【００３６】
前記定電圧供給手段30は接地電圧VSSにソースが接続されるNMOSトランジスタM33及びこのNMOSトランジスタM33のドレインに一端が接続され、かつNMOSトランジスタM33のゲートに他端が接続される抵抗R31を具備し、前記NMOSトランジスタM33のドレインから定電圧Vsが出力される。これにより、前記定電圧Vsは電源電圧VDDの変化にも係わらず一定に保たれる。
【００３７】
前記第1電流ミラー32は、PMOSトランジスタM31とPMOSトランジスタM32を具備し、前記定電圧供給手段30を通じて流れる電流、即ちPMOSトランジスタM31を通じて流れる電流とPMOSトランジスタM32を通じて流れる電流との間にミラー動作を提供する。つまり、前記第1電流ミラー32は前記PMOSトランジスタM31を通じて流れる電流を反射させて前記PMOSトランジスタM32を通じて流れる電流を発生する。前記PMOSトランジスタM31のドレインは前記抵抗R31の他端に接続され、前記PMOSトランジスタM31のソースは電源電圧VDDに接続される。前記PMOSトランジスタM32のドレイン及びゲートは前記PMOSトランジスタM31のゲートと第2電流ミラー34に共通接続され、ソースは電源電圧VDDに接続される。
【００３８】
前記第2電流ミラー34は、前記定電圧Vsにより制御されるNMOSトランジスタM34とNMOSトランジスタM35とを具備し、前記第1電流ミラー32の前記PMOSトランジスタM32を通じて流れる電流、即ち前記NMOSトランジスタM34を通じて流れる電流と前記NMOSトランジスタM35を通じて流れる電流との間にミラー動作を提供する。つまり、第2電流ミラー34は前記NMOSトランジスタM34を通じて流れる電流を反射させて前記NMOSトランジスタM35を通じて流れる電流を発生して出力ノードOに出力する。前記NMOSトランジスタM34のソースは接地電圧VSSに接続され、前記NMOSトランジスタM34のゲートは前記定電圧Vsに接続され、前記NMOSトランジスタM34のドレインは前記第1電流ミラー32の前記PMOSトランジスタM32のドレインに接続される。前記NMOSトランジスタM35のソースは接地電圧VSSに接続され、前記NMOSトランジスタM35のゲートは前記定電圧Vsに接続され、前記NMOSトランジスタM35のドレインは基準電圧VREFが出力される前記出力ノードOに接続される。
【００３９】
前記基準電圧手段36は前記出力ノードOに前記基準電圧VREFを提供するために前記出力ノードOと電源電圧VDDとの間に接続される。具体的には、基準電圧手段36は前記出力ノードOと電源電圧VDDとの間に直列に接続される少なくとも一つのPMOSトランジスタMP3と少なくとも一つのNMOSトランジスタMN3を具備する。前記NMOSトランジスタMN3のソースは前記出力ノードOに接続され、前記NMOSトランジスタMN3のドレイン及びゲートは前記PMOSトランジスタMP3のドレイン及びゲートに共通接続され、前記PMOSトランジスタMP3のソースは電源電圧VDDに接続される。
【００４０】
また、前記第1実施形態と同様に、製造工程の変化による前記基準電圧手段36の両端間の電圧VCOMの変化を防止するために、製造工程時前記基準電圧手段36のPMOSトランジスタMP3及びNMOSトランジスタMN3のスレッショルド電圧を決定するためのイオン注入は同時に行われる。さらに、出力ノードOと前記基準電圧手段36との間には抵抗R32が接続される。
【００４１】
このような第3実施形態に係るバンドギャップ基準電圧発生回路の出力、即ち基準電圧VREFは前記第1実施形態と同一の原理によって電源電圧VDDの変化及び製造工程の変化に影響を受けず一定した値に保たれるが、ここではその詳細な説明は省略する。
【００４２】
図4は本発明の第4実施形態に係るバンドギャップ基準電圧発生回路の回路図である。
図4を参照すれば、第4実施形態に係るバンドギャップ基準電圧発生回路は、基準電圧手段46を除いて前記第3実施形態と同一の構成を有する。
前記基準電圧手段46は基準電圧VREFが出力される出力ノードOと電源電圧VDDとの間に接続される。具体的には、基準電圧手段46は前記出力ノードOと前記電源電圧VDDとの間に並列に接続される少なくとも一つのPMOSトランジスタMP4と少なくとも一つのNMOSトランジスタMN4とを含む。
ここで、前記PMOSトランジスタMP4のソースは前記電源電圧VDDに接続され、前記PMOSトランジスタMP4のゲート及びドレインは前記出力ノードOに共通接続され、前記NMOSトランジスタMN4のドレイン及びゲートは前記電源電圧VDDに共通接続され、前記NMOSトランジスタMN4のソースは前記出力ノードOに接続される。
また、前記第1実施形態と同様に、製造工程の変化による前記基準電圧手段46の両端間の電圧VCOMの変化を防止するために、製造工程時前記基準電圧手段46のPMOSトランジスタMP4及びNMOSトランジスタMN4のスレッショルド電圧を決定するためのイオン注入は同時に行われる。
このような前記第4実施形態に係るバンドギャップ基準電圧発生回路の出力、即ち前記基準電圧VREFは前記第2実施形態と同一の原理によって電源電圧VDDの変化及び製造工程の変化に影響を受けず一定した値に保たれるが、ここではその詳細な説明は省略する。
【００４３】
【発明の効果】
以上詳細に説明したように本発明に係るバンドギャップ基準電圧発生回路は電源電圧の変化及び製造工程の変化に影響を受けず一定した基準電圧を発生しうる。
【図面の簡単な説明】
【図１】本発明の第1実施形態に係るバンドギャップ基準電圧発生回路の回路図である。
【図２】本発明の第2実施形態に係るバンドギャップ基準電圧発生回路の回路図である。
【図３】本発明の第3実施形態に係るバンドギャップ基準電圧発生回路の回路図である。
【図４】本発明の第4実施形態に係るバンドギャップ基準電圧発生回路の回路図である。
【図５】通常のMOSトランジスタの垂直断面図である。
【図６】不純物イオン濃度の変化に応じたPMOSトランジスタのスレッショルド電圧及びNMOSトランジスタのスレッショルド電圧の変化を示す特性図である。
【図７】  PMOSトランジスタのスレッショルド電圧とNMOSトランジスタのスレッショルド電圧間の差に応じた△Vtn--VCOMの特性図である。
【図８】△Vtnに対する△Vtpの比率nに応じた△Vtn--VCOMの特性図である。
【符号の説明】
１０  電圧供給手段
１２  第1電流ミラー
１４   第2電流ミラー
１６  基準電圧手段
【図１】
0003708391.tif 000028
【図２】
0003708391.tif 000029
【図３】
0003708391.tif 000030
【図４】
0003708391.tif 000031
【図５】
0003708391.tif 000032
【図６】
0003708391.tif 000033
【図７】
0003708391.tif 000034
【図８】
0003708391.tif 000035