(57)【特許請求の範囲】
【請求項１】
パルス幅変調で記録された信号をその立ち上がり部分又は立ち下がり部分に基づいて２つのデータ信号に分け、再度合成して信号を処理するデュアルＰＬＬ方式のデコード装置において、
前記２つのデータ信号をあるクロック信号に同期させるクロック系変換部と、
該クロック系変換部により前記あるクロック信号に同期した前記２つのデータ信号をさらに同位相に補正して合成する位相調整部と
を備えたことを特徴とするデコード装置。
【請求項２】
前記クロック系変換部は、
前記あるクロック信号を含む２つのクロック信号のそれぞれに基づいて入力される前記２つのデータ信号のうち、前記あるクロック信号とは別のクロック信号に基づいて入力されるデータ信号を、前記あるクロック信号に同期するように変換するクロック系変換手段と、
前記あるクロック信号で入力されるデータ信号を、前記クロック系変換手段の変換タイミングに基づいて遅延させる遅延手段と
から構成されることを特徴とする請求項１記載のデコード装置。
【請求項３】
前記位相調整部は、
前記クロック系変換部が変換した前記２つのデータ信号の位相差を検出する位相差検出手段と、
該位相差検出手段が検出した位相差に基づいて、前記２つのデータ信号を同位相に補正する位相補正手段と、
該位相補正手段により同位相に補正された２つのデータ信号を合成する合成手段と
から構成されることを特徴とする請求項１記載のデコード装置。
【請求項４】
前記クロック系変換部が変換した前記２つのデータ信号をさらに２系統に分け、また、前記位相補正手段を位相補正回路２つで構成し、さらに前記２つのデータ信号を遅延させるための遅延手段を備え、
一方の前記２つのデータ信号は、一方の位相補正回路に入力されて補正された上で前記位相差検出手段に入力され位相差検出され、
他方の前記２つのデータ信号は、前記遅延手段で遅延された後に、他方の位相補正回路により補正され、前記合成手段で合成されることを特徴とする請求項３記載のデコード装置。
【請求項５】
前記位相差検出手段は、あらかじめ定められた比較データパターン及びカウンタを少なくとも有し、
前記２つのデータ信号の一方のデータ信号と前記比較データパターンとが一致してから、他方のデータ信号と前記比較データパターンとが一致するまでのカウント数及び前記２つのデータ信号の一致の順序に基づいて前記位相差を検出することを特徴とする請求項３記載のデコード装置。
【請求項６】
前記位相差検出手段は、前記２つのデータ信号の一方のデータ信号と前記比較データパターンとが一致してから、あらかじめ定められた時間以内に他方のデータ信号と前記比較データパターンとが一致しなければ、あらためて前記２つのデータ信号と前記比較データパターンとの比較を行うことを特徴とする請求項５記載のデコード装置。
【請求項７】
前記位相差検出手段は、検出動作期間が設定され、その期間内で位相差検出を行うことを特徴とする請求項５記載のデコード装置。
【請求項８】
前記位相差検出手段は、ある検出動作期間内に位相差を検出すると、その検出動作期間での位相差検出を終了することを特徴とする請求項７記載のデコード装置。
【請求項９】
前記検出動作期間は、Ｒｅｓｙｎｃのデータ又はＶＦＯのデータ部分を含むデータ信号の入力に基づいて設定されることを特徴とする請求項７記載のデコード装置。
【請求項１０】
前記検出動作期間は、Ｓｙｎｃのデータ、ＡＭのデータ及びＲｅｓｙｎｃのデータ部分を含むデータ信号の入力に基づいて設定されることを特徴とする請求項７記載のデコード装置。
【請求項１１】
パルス幅変調で記録された信号を、その立ち上がり部分又は立ち下がり部分に基づいて２つのデータ信号に分け、再度合成して信号を処理するデュアルＰＬＬ方式のデコード装置において、
２つのクロック信号のそれぞれに基づいて入力される前記２つのデータ信号のうち、どちらか一方のクロック信号に基づくように、他方のクロック信号に基づくデータ信号を変換するクロック系変換手段と、
該クロック系変換手段が変換したデータ信号とは別のデータ信号を、前記クロック系変換手段の変換タイミングに基づいて遅延させる第１の遅延手段と、
位相差信号が入力されると、前記クロック系変換手段及び該第１の遅延手段から送信された前記２つのデータ信号をそれぞれ２系統に分けた、一方の前記２つのデータ信号を補正する第１の位相補正手段と、
該第１の位相補正手段が補正した前記２つのデータ信号の位相差を検出し、位相差信号を送信する位相差検出手段と、
他方の前記２つのデータ信号を遅延させる第２の遅延手段と、
該第２の遅延手段により遅延された前記２つのデータ信号の位相差を位相差信号に基づいて補正する第２の位相補正手段と、
該第２の位相補正手段により補正された２つのデータ信号を合成する合成手段と
を備えたことを特徴とするデコード装置。
【請求項１２】
前記処理した信号に基づいて、前記信号中に含まれるＳｙｎｃのデータ及びＲｅｓｙｎｃデータのパターンを検出することを特徴とする請求項１又は１１記載のデコード装置。
【請求項１３】
パルス幅変調で記録された信号を、その立ち上がり部分又は立ち下がり部分に基づいて２つのデータ信号に分け、前記２つのデータ信号を、あるクロック信号に基づくように変換するクロック系変換部と、
該クロック系変換部が変換した前記２つのデータ信号をさらに同位相に補正して合成する位相調整部と
を備えたデュアルＰＬＬ方式のデコード手段を有する記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、記録媒体から読み取られたデータを再生するためのデコード装置に関するものである。特に、パルス幅変調（ＰＷＭ：Pulse Width Modulation）されて記録されているデータをデュアルＰＬＬ方式により処理するためのものである。
【０００２】
【従来の技術】
ＣＤ（Compact Disk）に代表される光ディスク、ＭＯ（Magneto-Optical ）ディスクに代表される光磁気ディスク等（ここでは、これらを記録媒体ということにする）では、ＰＷＭ方式によりデータが記録されている。これは、ＰＰＭ（Pulse Position Modulation ）方式に比べて、高密度で記録することができるからである。このようなＰＷＭ方式で記録されたデータを処理する方法、それを利用した読み取り装置（以下、デコード装置という）として、例えば特開平８−２７９２５２号や特開平８−２５５４３７に記載されているものがある。
【０００３】
一般的にこのようなデコード装置では、まず、記録媒体に記録された２値のデータ（“０”と“１”）を電圧レベル（ＨレベルとＬレベル）に変換する。ＰＷＭ方式では、“１”を検出する度に電圧レベルが反転するように記録されている。したがって、“１”が検出される度に電圧レベルが立ち上がったり、立ち下がったりする。この立ち上がりをリーディングエッジ（Leading Edge）、立ち下がりをトレーリングエッジ（Trailing Edge ） という。
【０００４】
図８はＰＷＭ方式のデータを説明するための図である。デュアルＰＬＬ（Phase Lock Loop ）方式によれば、リーディングエッジとトレーリングエッジとを、それぞれ別の基準クロック周波数（これらをＲｃｌｋＬＥとＲｃｌｋＴＥとする）に基づいてサンプリングしながら、それぞれ別の基準電圧に基づいて検出している。そして、それぞれリーディングエッジのデータ信号（以下、ＲＤＤＴＬＥという）とトレーリングエッジのデータ信号（以下、ＲＤＤＴＴＥという）として送信する。これらを合成し、媒体に記録されたデータ（以下、ＲＤ（Read Data ）という）として後段部に送信する。後段部では、ＰＷＭ方式のデータをＰＰＭ方式のデータに変換し、デコード回路において、最終的にデータ再生される。ここで、ＲｃｌｋＬＥとＲｃｌｋＴＥとは、基本的に同周波数のクロックである（ただし、位相は異なっている場合がある）。信号中の直流成分によりレベル変動した信号波形では、１つの基準電圧に基づいてリーディングエッジとトレーリングエッジとを検出しようとすると、その間隔がずれてしまう。そのため、後段部において、ＰＷＭ方式のデータをＰＰＭ方式のデータに変換する際にその間隔のずれがデータに大きく影響を及ぼしてしまう。そこで、デュアルＰＬＬのように、それぞれ別の基準電圧で検出することで間隔ずれを回避し、信頼性の高いデータを得られるようにする。
【０００５】
図９は記録されたデータのセクタにおけるフォーマットを表す図である。各セクタ９０は、ＩＤ部９１とデータ部９２から構成される。ＩＤ部９１は、さらに、ＳＭ（Sector Mark ）部９１ａ、０１０１…の繰り返しのデータで構成される第１ＶＦＯ（Variable Frequency Oscillator ）９１ｂ、第１ＡＭ（Address Mark）部９１ｃ、第１ＩＤ部９１ｄ、第２ＶＦＯ部９１ｅ、第２ＡＭ部９１ｆ、第２ＩＤ部９１ｇ、ＰＡ（Post Amble）９１ｈ及びＯＤＦ（Offset Derection Flag ）部９１ｉで構成される。
【０００６】
データ部９２は、さらに、第３ＶＦＯ９２ａ、同期をとるためのＳｙｎｃ部９２ｂ、実際にコンピュータ等が用いて処理するための実データ部分である実データ部９２ｃ、再同期をとるためのＲｅｓｙｎｃ部９２ｄ、誤り検査符号であるＣＲＣ（Cyclic Redundancy Check ）部９２ｅ、誤り訂正符号であるＥＣＣ（Error Correction Code ）部９２ｆ、ポストアンブル部（ＰＡ）９２ｇ及びＢＵＦＦ（Buffer）部９２ｈで構成されている。
【０００７】
次に、特開平８−２５５４３７に記載されているデコード装置について説明する。このデコード装置は、ＲＤＤＴＬＥとＲＤＤＴＴＥとを合成させる前に、ＲＤＤＴＬＥの送信タイミングを調整することで、ＲＤＤＴＬＥとＲＤＤＴＴＥとを同期させて合成させるものである。ここで、この装置におけるＲＤＤＴＬＥの送信タイミングは、基準とするクロックの違いを含めたＲＤＤＴＬＥとＲＤＤＴＴＥとの間の全ての位相ずれを一度に調整するものである。そして、それらを合成したＲＤを送信する。
【０００８】
【発明が解決しようとする課題】
上記のデコード装置は、同期をさせるための回路が複雑で規模が大きく、しかもそのために消費する電力も大きいという問題点があった。その上、装置の構成上、信号入力から出力までの遅延が大きくなるという問題点があった。
【０００９】
そこで、本発明では回路構成を単純化し、回路規模を小さくすることができ、そして、消費電力を小さくできるようなデコード装置を得ることを目的とする。
【００１０】
【課題を解決するための手段】
本発明に係るデコード装置は、パルス幅変調で記録された信号をその立ち上がり部分又は立ち下がり部分に基づいて２つのデータ信号に分け、再度合成して信号を処理するデュアルＰＬＬ方式のデコード装置であって、２つのデータ信号をあるクロック信号に同期させるクロック系変換部と、クロック系変換部によりあるクロック信号に同期した２つのデータ信号をさらに同位相に補正して合成する位相調整部とを備えたものである。
本発明においては、パルス幅変調で記録された信号をその立ち上がり部分又は立ち下がり部分に基づいて２つのデータ信号に分け、再度合成して信号を処理するデュアルＰＬＬタイプのデコード装置であって、２つのデータ信号をあるクロック信号に同期させるクロック系変換部とクロック系変換部によりあるクロック信号に同期した２つのデータ信号をさらに同位相に補正して合成する位相調整部とを独立して備え、回路の単純化、小規模化及びそれによる省電力化を図る。
【００１１】
また、本発明に係るデコード装置のクロック系変換部は、あるクロック信号を含む２つのクロック信号のそれぞれに基づいて入力される２つのデータ信号のうち、あるクロック信号とは別のクロック信号に基づいて入力されるデータ信号を、あるクロック信号に同期するように変換するクロック系変換手段と、あるクロック信号で入力されるデータ信号を、クロック系変換手段の変換タイミングに基づいて遅延させる遅延手段とから構成される。
本発明のクロック系変換部では、クロック系変換手段は、あるクロック信号に基づいて入力されなかったデータ信号をあるクロック信号に基づくように変換する。一方、遅延手段は、あるクロック信号に基づいて入力されたデータ信号を、クロック系変換手段により変換されたデータ信号が、クロック系変換手段を通過することにより遅れた分だけ遅延させ、双方のデータ信号の遅延タイミングを合わせる。
【００１２】
また、本発明に係るデコード装置の位相調整部は、クロック系変換部が変換した２つのデータ信号の位相差を検出する位相差検出手段と、位相差検出手段が検出した位相差に基づいて、２つのデータ信号を同位相に補正する位相補正手段と、位相補正手段により同位相に補正された２つのデータ信号を合成する合成手段とから構成される。
本発明の位相調整部では、位相差検出手段がクロック系変換部が変換した２つのデータ信号の間の位相差を検出する。また、位相補正手段は、位相差検出手段が検出した位相差に基づいて２つのデータ信号を同位相に補正する。そして、補正した２つのデータ信号を合成手段が合成する。
【００１３】
また、本発明に係るデコード装置では、クロック系変換部が変換した２つのデータ信号をさらに２系統に分け、また、位相補正手段を位相補正回路２つで構成し、さらに２つのデータ信号を遅延させるための遅延手段を備え、一方の２つのデータ信号は、一方の位相補正回路に入力されて補正された上で位相差検出手段に入力され位相差検出され、他方の２つのデータ信号は、遅延手段で遅延された後に、他方の位相補正回路により補正され、合成手段で合成される。
本発明においては、クロック系変換部が変換した２つのデータ信号をさらに２系統に分ける。そして、一方の２つのデータ信号は、一方の位相補正回路に入力されて補正された上で位相差検出手段に入力され位相差検出される。算出された位相差はこの一方の位相補正回路において後のデータ信号に反映される。他方の２つのデータ信号は、遅延手段で遅延された後に、他方の位相補正回路により補正され、合成手段で合成されて後段の装置で用いられる。
【００１４】
また、本発明に係るデコード装置の位相差検出手段は、あらかじめ定められた比較データパターン及びカウンタを少なくとも有し、２つのデータ信号の一方のデータ信号と比較データパターンとが一致してから、他方のデータ信号と比較データパターンとが一致するまでのカウント数及び２つのデータ信号の一致の順序に基づいて位相差を検出するものである。
本発明においては、位相差検出手段は、あらかじめ定められた比較データパターン及びカウンタを有している。そして、２つのデータ信号と比較データパターンとを比較する。一方のデータ信号と比較データパターンとが一致してから、他方のデータ信号と比較データパターンとが一致するまでのカウント数及びその順序に基づいて位相差を検出する。
【００１５】
また、本発明に係るデコード装置の位相差検出手段は、２つのデータ信号の一方のデータ信号と比較データパターンとが一致してから、あらかじめ定められた時間以内に他方のデータ信号と比較データパターンとが一致しなければ、あらためて２つのデータ信号と比較データパターンとの比較を行うものである。
本発明においては、あらかじめ時間を定めておき、一方のデータ信号と比較データパターンとが一致してから、その時間内に他方のデータ信号と比較データパターンとが一致しなければ、何らかの原因で波形が乱れ、データが一致しなかったものとして、あらためて比較をやり直す。
【００１６】
また、本発明に係るデコード装置の位相差検出手段は、検出動作期間が設定され、その期間内で位相差検出を行うものである。
本発明においては、例えば設定したウィンドウにより、検出動作期間を定め、効率的な位相差検出を図る。
【００１７】
また、本発明に係るデコード装置の位相差検出手段は、ある検出動作期間内に位相差を検出すると、その検出動作期間での位相差検出を終了するものである。本発明において、位相差検出手段は、補正の安定を図るため、ある検出動作期間内に位相差を検出すると、その検出動作期間での位相差検出を終了する。
【００１８】
また、本発明に係るデコード装置における検出動作期間は、Ｒｅｓｙｎｃのデータ又はＶＦＯのデータ部分を含むデータ信号の入力に基づいて設定されるものである。
データ全体に対して位相差の検出ができるように、データの前半に存在するＶＦＯのデータ部分とデータの後半部分に存在するＲｅｓｙｎｃのデータ部分とにおいて位相差を検出する。
【００１９】
また、本発明に係るデコード装置における検出動作期間は、Ｓｙｎｃのデータ、ＡＭのデータ及びＲｅｓｙｎｃのデータ部分を含むデータ信号の入力に基づいて設定されるものである。
データ全体に対して位相差の検出ができるように、データの前半に存在するＳｙｎｃのデータ部分及びＡＭのデータ部分とデータの後半部分に存在するＲｅｓｙｎｃのデータ部分とにおいて位相差を検出する。
【００２０】
また、本発明に係るデコード装置は、パルス幅変調で記録された信号を、その立ち上がり部分又は立ち下がり部分に基づいて２つのデータ信号に分け、再度合成して信号を処理するデュアルＰＬＬ方式のデコード装置であって、２つのクロック信号のそれぞれに基づいて入力される２つのデータ信号のうち、どちらか一方のクロック信号に基づくように、他方のクロック信号に基づくデータ信号を変換するクロック系変換手段と、クロック系変換手段が変換したデータ信号とは別のデータ信号を、クロック系変換手段の変換タイミングに基づいて遅延させる第１の遅延手段と、位相差信号が入力されると、クロック系変換手段及び第１の遅延手段から送信された２つのデータ信号をそれぞれ２系統に分けた、一方の２つのデータ信号を補正する第１の位相補正手段と、第１の位相補正手段が補正した２つのデータ信号の位相差を検出し、位相差信号を送信する位相差検出手段と、他方の２つのデータ信号を遅延させる第２の遅延手段と、第２の遅延手段により遅延された２つのデータ信号の位相差を位相差信号に基づいて補正する第２の位相補正手段と、第２の位相補正手段により補正された２つのデータ信号を合成する合成手段とを備えている。
本発明においては、クロック系変換手段は、あるクロック信号に基づいて入力されなかったデータ信号をあるクロック信号に基づくように変換する。一方、第１の遅延手段は、あるクロック信号に基づいて入力されたデータ信号を、クロック系変換手段により変換されたデータ信号が、クロック系変換手段を通過することにより遅れた分だけ遅延させ、双方のデータ信号の遅延タイミングを合わせる。２つのデータ信号をさらに２系統に分ける。そして、一方の２つのデータ信号は、第１の位相補正手段に入力されて補正された上で位相差検出手段に入力され位相差検出される。算出された位相差は第１の位相補正手段において後のデータ信号に反映される。他方の２つのデータ信号は、第２の遅延手段で遅延された後に、第２の補正手段により補正され、合成手段で合成されて後段の装置で用いられる。
【００２１】
また、本発明に係るでは、処理した信号に基づいて、信号中に含まれる同期パターンのデータを検出するものである。
本発明においては、デュアルＰＬＬ方式で処理した信号で同期パターンのデータを検出するが、その際に、シングルＰＬＬと同じ検出タイミングで行う。
【００２２】
また、本発明に係る記憶装置は、パルス幅変調で記録された信号を、その立ち上がり部分又は立ち下がり部分に基づいて２つのデータ信号に分け、２つのデータ信号を、あるクロック信号に基づくように変換するクロック系変換部と、クロック系変換部が変換した２つのデータ信号をさらに同位相に補正して合成する位相調整部とを備えたデコード手段を有している。
本発明においては、パルス幅変調で記録された信号をその立ち上がり部分又は立ち下がり部分に基づいて２つのデータ信号に分け、再度合成して信号を処理するデュアルＰＬＬタイプのデコード装置であって、２つのデータ信号をあるクロック信号に同期させるクロック系変換部とクロック系変換部によりあるクロック信号に同期した２つのデータ信号をさらに同位相に補正して合成する位相調整部とを独立して備えたデコード手段を有する記憶装置を構成する。
【００２３】
【発明の実施の形態】
実施形態１．
図１は本発明の第１の実施の形態に係るデコード装置のブロック図である。図１において、１はクロック系変換手段である。クロック系変換手段は、ＲｃｌｋＬＥで同期しているＲＤＤＴＬＥを、ＲｃｌｋＴＥに同期させる。２は例えばシフトレジスタで構成される第１遅延手段である。ＲＤＤＴＬＥがクロック系変換手段１を通過することにより生じる遅延に対応させてＲＤＤＴＴＥを遅延させる。クロック系変換手段１及び第１遅延手段２でクロック系変換部を構成する。
【００２４】
３は第２遅延手段である。ＲＤＤＴＬＥを一時的に保存するバッファＡ０（ＢｕｆｆｅｒＡ０）及びＲＤＤＴＴＥを一時的に保存するバッファＡ１（ＢｕｆｆｅｒＡ１）を有している。位相補正時に起こる信号の乱れを、後段の装置が用いるＲｅｓｙｎｃ等のデータ部分に及ぼさないようにするためのものである。４及び５は位相補正手段である。後述する位相差検出手段６が算出したＲＤＤＴＬＥとＲＤＤＴＴＥとの位相差に基づいて、これらが同位相になるように補正する。ここで、位相補正手段５は、位相差検出の結果をフィードバックし、その後に入力されるＲＤＤＴＬＥ及びＲＤＤＴＴＥに対して、その位相補正を反映させるために設けられている。また、位相補正手段４は、後述する合成手段７がＲＤを作成するための補正を行うために設けられている。このように、位相補正手段を位相補正手段４及び５の２つで構成したのは、前述したように、位相補正手段５から出力される信号をそのまま合成したのでは、本装置の後段の装置で用いられるＲｅｓｙｎｃ等のデータ部分を乱してしまうからである。そのため、ＲＤを作成するために第２遅延手段３を通過した信号を用いる必要があり、その位相補正をするための手段として位相補正手段４が設けられているのである。
【００２５】
６は位相差検出手段である。位相差検出手段６は、バッファ部６Ａとパターン比較部６Ｂ及び位相差検出部６Ｃで構成される。バッファ部６Ａは、ＲＤＤＴＬＥを一時的に保存するバッファ０（Ｂｕｆｆｅｒ０）及びＲＤＤＴＴＥを一時的に保存するバッファ１（Ｂｕｆｆｅｒ１）を有している。パターン比較部６Ｂは、ＶＦＯ及びＲｅｓｙｎｃのデータ部分について、あらかじめ定められたパターンと比較し、その比較に基づいてｓｔｒｔｎ信号又はｓｔｒｔｐ信号を送信する。位相差検出部６Ｃは、少なくともカウンタを有しており、ｓｔｒｔｎ信号又はｓｔｒｔｐ信号に基づいて、ＲＤＤＴＬＥとＲＤＤＴＴＥとの間の位相差を算出する。また、７は合成手段である。同位相に補正されたＲＤＤＴＬＥとＲＤＤＴＴＥとを合成し、ＲＤを作成する。この第２遅延手段３、位相補正手段４及び５、位相差検出手段６並びに合成手段７で位相調整部を構成する。
【００２６】
本実施の形態のデコード装置は、クロック系変換手段１によりＲＤＤＴＬＥをＲｃｌｋＴＥに同期させた後に、位相差検出手段６で位相差を検出する。そして、検出した位相差に基づいて位相補正手段４及び５が送信されるＲＤＤＴＬＥとＲＤＤＴＴＥとの間の位相差を補正する。クロック系を変換する部分と位相補正をする部分とをそれぞれ別手段で構成することで、従来より単純な構成となる。また、位相差検出手段６では、第１第２及び第３ＶＦＯの各データ部分で各セクタの前半部分の位相差検出を行い、Ｒｅｓｙｎｃによるデータ部分で各セクタの後半部分の位相差検出を行う。これにより、セクタ全体（記録媒体に記録されたデータ全体）の位相差検出をカバーする。ここでは、特にＡＭのデータ部分及びＳｙｎｃのデータ部分を用いていない。これは、これらのデータは、図９をみればわかるように、第１第２及び第３ＶＦＯの各データ部分のすぐ後に続くデータだからである。そのため、本実施の形態ではこれらのデータ部分で位相差を検出しない。
【００２７】
図２はクロック系変換手段１の構成を表す図である。クロック系変換手段１は、カウンタ１及びカウンタ０、ゲート１及びゲート０、８ビット分のレジスタ（Ｄフリップフロップ）、８つのアンド回路、ＯＲ回路並びに出力用のレジスタ（Ｏ−ｒｅｇ）で構成されている。このクロック系変換手段１において、ＲｃｌｋＬＥで同期しているＲＤＤＴＬＥは、をＲｃｌｋＴＥで同期するように変換される。そして、カウンタ０とカウンタ１との初期値をずらすことにより、あるレジスタに対するデータ書き込みタイミングとデータ読み出しタイミングとを約４クロック分ずらせる。このように、約４クロック分ずらせることにより、ＲＤＤＴＬＥが入力されるレジスタとＲＤＤＴＬＥが出力するレジスタとが異なり、出力（読み出されたデータ）が安定する。また、例えば、ディスクの欠陥等により、読み出されるデータが“０”又は“１”が一定期間続くと、ＰＬＬは位相比較ができず、ＲｃｌｋＬＥとＲｃｌｋＴＥとの周波数に差が生じることがある。一方のカウントのタイミングが速くなったり遅くなったりして２つのカウンタ値が同じになると、同じレジスタに対してゲート０とゲート１とがほぼ同時に開いてしまい、書き込みと読み出しのタイミングがほぼ同時になってしまうためクロック系変換手段１のメカニズムが破綻する。そこで、このため、ゲート０とゲート１の立ち上がり時間の差がほぼ最大となる約４クロック分ずらすことでマージンを最大にすることができる。ただ、常に４クロックずらすというわけではなく、レジスタ数等により変化させてよい。
【００２８】
図３は、クロック系変換手段１に入出力される各信号等の関係を表すタイムチャートである。図２及び図３に基づいて、クロック系変換手段１の動作について説明する。カウンタ０及びカウンタ１は、０〜７の循環カウンタである。０からカウントアップし、７の次はまた０に戻ってカウントを行う。ここで、カウンタ１はＲｃｌｋＬＥの立ち下がりでカウントする。そして、カウンタ１がカウントする時に、そのカウント値に対応したゲート１のゲートが立ち上がる（開く）。このとき、ゲートに対応したレジスタ（ｒｅｇ０〜ｒｅｇ７）だけにＲＤＤＴＬＥのデータが入力される。カウンタ１が１をカウントすると、ゲート１［０］が立ち上がり、レジスタ０だけにその時のＲＤＤＴＬＥのデータであるｄａｔａ００が入力される。また、カウンタ１が２をカウントするときにはゲート１［１］が立ち上がり、レジスタ１だけにその時のＲＤＤＴＬＥのデータであるｄａｔａ１０が入力される。同様に、ｄａｔａ２０、ｄａｔａ３０、ｄａｔａ４０、ｄａｔａ５０、ｄａｔａ６０及びｄａｔａ７０が、それぞれレジスタ２、レジスタ３、レジスタ４、レジスタ５、レジスタ６及びレジスタ７に入力される。また、ｄａｔａ０７がレジスタ７に入力されると、その次のＲＤＤＴＬＥのデータであるｄａｔａ１０がレジスタ１に入力される。
【００２９】
一方、カウンタ０はＲｃｌｋＴＥの立ち下がりでカウントする。そして、カウンタ０がカウントする時に、そのカウント値に対応したゲート０のゲートが立ち上がる（開く）。そのゲートにより信号が入力されるアンド回路だけがレジスタに記憶されたＲＤＤＴＬＥのデータを通過させる。カウンタ０が１をカウントすると、ゲート０［０］が立ち上がり、レジスタ０と接続されたアンド回路が、レジスタ０に記憶されたＲＤＤＴＬＥのデータであるｄａｔａ００を通過させる。また、カウンタ０が２をカウントすると、ゲート０［１］が立ち上がり、レジスタ１と接続されたアンド回路が、レジスタ１に記憶されたＲＤＤＴＬＥのデータであるｄａｔａ１０を通過させる。このようにして、レジスタ２、レジスタ３、レジスタ４、レジスタ５、レジスタ６及びレジスタ７にそれぞれ記憶されたｄａｔａ２０、ｄａｔａ３０、ｄａｔａ４０、ｄａｔａ５０、ｄａｔａ６０及びｄａｔａ７０が、対応するゲートの立ち上がりによりアンド回路を通過する。また、レジスタ７に記憶されたｄａｔａ０７が通過すると、カウンタ０が１をカウントし、ゲート０［０］が立ち上がるので、レジスタ１に記憶されたｄａｔａ１０が通過する。通過したＲＤＤＴＬＥのデータはＯＲ回路を通過し、Ｏ−ｒｅｇでＲｃｌｋＴＥの立ち上がりにあわせて出力される。このようにして、ＲｃｌｋＬＥに同期したＲＤＤＴＬＥが出力される。ここで、前述したように、カウンタ１のカウント値とカウンタ０のカウント値とを４ずらせておく。これにより、４クロック分遅れたＲＤＤＴＬＥがクロック系変換手段１から、ＲｃｌｋＴＥに同期して出力することになる。
【００３０】
前述したように、ＲＤＤＴＬＥはクロック系変換手段１を通過することにより、ＲｃｌｋＬＥに同期するものの約４クロック分遅延する（位相が遅れる）。そのため、何もしなければＲＤＤＴＴＥの方がその分進んでしまう。後段の位相差補正は、位相の進み又は遅れを判断できるほどのずれを補正するものなので、これだけ大きな位相のずれに対して補正を行うことができない。これを補正するために設けたのがシフトレジスタで構成される第１遅延手段２である。第１遅延手段２は、ＲＤＤＴＬＥがクロック系変換手段１を通過した位相のずれの時間分だけＲＤＤＴＴＥを遅延させる。
【００３１】
クロック系変換手段１によりＲｃｌｋＴＥに同期したＲＤＤＴＬＥ及び第１遅延手段２により遅延されたＲＤＤＴＴＥは、第２遅延手段３及び位相補正手段５に入力される。図１では第２遅延手段３は、２４ビットの２つのバッファ（ＢｕｆｆｅｒＡ０及びＢｕｆｆｅｒＡ１）で構成されている。ここで、先ほど若干説明したが、この第２遅延手段３が設けられている理由を再度詳述する。位相補正手段５は後述するような位相補正動作を行うが、位相補正動作を行う際に、位相補正手段５を通過する信号が乱れてしまう。ここで、後述するように、ＲＤＤＴＬＥ及びＲＤＤＴＴＥとの位相差の検出は、位相差検出手段６がＶＦＯとＲｅｓｙｎｃのデータ部分を検出して行うことになっている。そのため、位相差が検出され、それがすぐに位相補正動作に反映されると、ＶＦＯとＲｅｓｙｎｃのデータ部分の信号が位相補正手段４を通過している際に位相補正を行ってしまう場合がある。ＶＦＯのデータ部分は本装置の前段の装置が必要とするデータなので特に問題はないが、Ｒｅｓｙｎｃは本装置の後段にある装置が必要とするデータなので、データが乱れると問題がある。そこで、位相補正を行う時にＲｅｓｙｎｃのデータ部分の信号が位相補正手段４を通過しないように、第２遅延手段３を設け、信号を遅延させるのである。
【００３２】
次に位相補正手段５の動作であるが、ここでは、この装置において最初にＲＤＤＴＬＥ及びＲＤＤＴＴＥが入力された段階であるとする。そのため、位相差検出手段６による位相差の検出はなされていないものとし、この時点では位相補正手段５は位相補正を行わないものとする（位相補正手段５は、後述する位相補正手段４と同様の動作を行うので、位相補正手段４の動作説明と共に説明する）。
【００３３】
位相補正手段５を通過したＲＤＤＴＬＥ及びＲＤＤＴＴＥはバッファ部６Ａに入力される。バッファ部６Ａにおいて、ＲＤＤＴＬＥ及びＲＤＤＴＴＥはそれぞれバッファ０及びバッファ１に１６ビット分蓄えられる。本来、１６ビットという記憶量では、Ｒｅｓｙｎｃのデータ部分を全てカバーできない。ただ、Ｒｅｓｙｎｃのデータ部分は他のデータ部分とは異なり特徴となるデータパターンを有している。その部分を検出できれば位相差の検出が問題なく行えるので、本実施の形態では、それぞれの記憶量を１６ビットとしている。
【００３４】
図４は、パターン比較部６ＢにおけるＲｅｓｙｎｃのデータ部分によるパターン比較の動作状態の遷移を表す図である。動作状態は５状態からなる。パターン比較による状態遷移はステートマシンにより行われる。図４は、Ｒｅｓｙｎｃデータ部分におけるＲＤＤＴＬＥとＲＤＤＴＴＥとをあらかじめ定めたパターンと比較し、その結果に基づいて状態を遷移するものである。ここでＲｅｓｙｎｃデータ部分におけるパターンを２パターン定めておき、これをＲＳａ及びＲＳｂとする。ここで、バッファ０の内容（ＲＤＤＴＬＥ）がＲＳａと一致するならば、バッファ１の内容（ＲＤＤＴＴＥ）はＲＳｂと一致する。逆に、バッファ１の内容がＲＳａと一致するならば、バッファ０の内容はＲＳｂと一致する。なお、ここではＲｅｓｙｎｃのデータ部分との比較を、ＶＦＯのデータ部分との比較よりも先に説明するが、実際には、データフォーマットの関係上、ＶＦＯのデータ部分との比較の方が必ず先に行われる。
【００３５】
次に図４に基づいてパターン比較部６Ｂのパターン検出について説明する。まず、初期状態Ｓ０がある。パターン比較部６Ｂは、Ｒｅｓｙｎｃウィンドウ信号が立ちあがる（Ｒｅｓｙｎｃウィンドウが開く）と比較動作を開始する。パターン比較部６Ｂは、バッファ０の内容及びバッファ１の内容、ＲＳａ及びＲＳｂとを相互に比較する。先にバッファ０の内容がＲＳａと一致したと判断すると、ｓｔｒｔｎ信号（パルス信号）を出力し、Ｓ１に状態遷移する。そして、バッファ１の内容がＲＳｂと一致するか一定の時間が経過すると、Ｓ０に状態遷移する。ここでバッファ１の内容がＲＳｂと一致したと判断すると、ｓｔｒｔｐ信号（パルス信号）を出力してからＳ０に遷移する（位相差がなく、時間的に同時に一致した場合も同様とする）。また、先にバッファ０の内容がＲＳｂと一致したと判断すると、ｓｔｒｔｎ信号を出力し、Ｓ２に状態遷移する。そして、バッファ１の内容がＲＳａと一致するか一定の時間が経過（タイムアウト）すると、Ｓ０に状態遷移する。バッファ１の内容がＲＳａと一致した場合には、ｓｔｒｔｐ信号を出力して状態Ｓ０に遷移する。次に、先にバッファ１の内容がＲＳａと一致したと判断すると、ｓｔｒｔｐ信号を出力し、Ｓ３に状態遷移する。そして、バッファ０の内容がＲＳｂと一致するか一定の時間が経過すると、Ｓ０に状態遷移する。ここで、バッファ０の内容がＲＳｂと一致した場合には、ｓｔｒｔｎ信号（パルス信号）を出力して状態Ｓ０に遷移する。また、先にバッファ１の内容がＲＳｂと一致したと判断すると、ｓｔｒｔｐ信号を出力し、Ｓ４に状態遷移する。そして、バッファ０の内容がＲＳａと一致するか一定の時間が経過すると、Ｓ０に状態遷移する。ここで、バッファ０の内容がＲＳｂと一致した場合には、ｓｔｒｔｎ信号（パルス信号）を出力して状態Ｓ０に遷移する。
【００３６】
次にＶＦＯによる位相合わせについて説明する。パターン比較部６Ｂは、ＶＦＯウィンドウが立ちあがると比較動作を開始する。ＶＦＯのデータ部分は、位相は異なる場合があるものの、ＲＤＤＴＬＥ、ＲＤＤＴＴＥとも同パターンとなる。そのため、５状態のステートマシンは必要ない。バッファ０のデータ内容（ＲＤＤＴＬＥ）が先にあるパターン（これをＶＦＯａとする）と一致したと判断するか、バッファ１のデータ内容（ＲＤＤＴＴＥ）が先にあるパターン（これをＶＦＯｂとする）と一致したと判断するかによって、出力する信号を区別する。バッファ０のデータ内容（ＲＤＤＴＬＥ）が先にＶＦＯａと一致したと判断するとｓｔｒｔｎ信号を出力する。また、バッファ１のデータ内容（ＲＤＤＴＴＥ）が先にＶＦＯｂと一致したと判断するとｓｔｒｔｐ信号を出力する。
【００３７】
図５は、位相差検出部６Ｃによる位相差検出の動作状態の遷移を表す図である。動作状態は４状態からなる。位相差検出の状態遷移もステートマシンにより行われる。まず、初期状態ＳＡ０がある。パターン比較部６Ｂは、前述したようにバッファ０とパターンとが一致したと判断するとｓｔｒｔｎ信号を出力し、バッファ１とパターンとが一致したと判断するとｓｔｒｔｐ信号を出力する。位相差検出部６Ｃは、先にｓｔｒｔｐ信号が入力されたと判断するとＳＡ１に状態遷移し、また、先にｓｔｒｔｎ信号が入力されたと判断するとＳＡ２に状態遷移する。そして、カウントを開始する。
【００３８】
状態ＳＡ１において、位相差検出部６Ｃは、ｓｔｒｔｎ信号が入力されたか、また、カウントが上限値（ｌｉｍｉｔ）になったかどうかを判断する。ｓｔｒｔｎ信号が入力されたと判断するとｌａｇ信号とその時のカウント値とを出力してＳＡ３に状態遷移する。また、カウントが上限値になったと判断するとＳＡ０に状態遷移する。
【００３９】
また、状態ＳＡ２においても同様に、位相差検出部６Ｃは、ｓｔｒｔｐ信号が入力されたか、また、カウントが上限値（ｌｉｍｉｔ）になったかどうかを判断する。ｓｔｒｔｐ信号が入力されたと判断するとｌｅａｄ信号とその時のカウント値とを出力してＳＡ３に状態遷移する。また、カウントが上限値になったと判断するとＳＡ０に状態遷移する。
【００４０】
状態ＳＡ３において、位相差検出部６Ｃは、Ｒｅｓｙｎｃの位相差を検出している場合は、Ｒｅｓｙｎｃウィンドウ信号が立ち下がった（Ｒｅｓｙｎｃウィンドウが閉じた）と判断すると、ＳＡ０に状態遷移する。またＶＦＯの位相差を検出している場合は、ＶＦＯウィンドウ信号が立ち下がった（ＶＦＯウィンドウが閉じた）と判断すると、ＳＡ０に状態遷移する。
【００４１】
図６は位相差検出部６Ｃにおける各信号を表す図である。ここでは、ｓｔｒｔｎ信号が先に入力され、その後にｓｔｒｔｐ信号が入力されたので、ｌｅａｄ信号が送信されることになる。しかもカウント値は２であるので、ＲＤＤＴＬＥの方が位相が２進んでいることを示している。
【００４２】
図７は、位相補正手段４及び合成手段７の構成を表す図である。図では、位相補正手段４は、５段のレジスタ（Ｄフリップフロップ）、５つのアンド回路、ＯＲ回路、５ビット分のシフトレジスタ及び位相制御回路で構成されている。位相補正手段５も同様の構成である。また、合成手段７はＯＲ回路で構成されている。ここで各レジスタを構成するＤフリップフロップはＲｃｌｋＴＥに同期して動作するものとする。
【００４３】
まず、ＲｃｌｋＴＥに同期し、第２遅延手段３で遅延されたＲＤＤＴＬＥは、５段のレジスタに入力される。各レジスタはＲｃｌｋＴＥに同期して動作するので、１段目のレジスタが送信したＲＤＤＴＬＥのデータを５段目のレジスタが送信するのは５クロック後となる。つまり、各レジスタによって送信タイミングが５段階に分かれる。それぞれのレジスタにより送信されたデータ信号は５つのアンド回路にそれぞれ入力され、アンド回路の一方の入力信号となる。
【００４４】
一方、５ビット分のシフトレジスタは、あるレジスタだけにデータ“１”が記憶されている（残りのレジスタには“０”が記憶されている）。シフトレジスタのそれぞれのレジスタに記憶されたデータは、アンド回路の他方の入力信号となる。位相制御回路は、位相差検出部６Ｃが送信したｌｅａｄ信号又はｌａｇ信号並びにカウント値に基づいて制御信号を送信して、５ビット分のレジスタの中で、唯一“１”が記憶されるレジスタをシフト制御により選択する。
【００４５】
前述したように、５つのアンド回路のそれぞれには、一方にＲＤＤＴＬＥのデータが入力され、他方に５ビット分のシフトレジスタのレジスタのそれぞれのデータが入力される。したがって、５ビット分のシフトレジスタのうち、データ“１”が記憶されているレジスタと接続されたアンド回路だけがＲＤＤＴＬＥのデータを通過させることができる。つまり、通過するデータは５段階のうちから選択され、そのため５段階の位相調整ができる。初期段階（補正なし）の状態では中心のレジスタだけにデータ“１”が記憶されている。そのため、５段のうち３段目のレジスタが送信するデータ信号が位相差０のデータ信号を表す。この場合、位相差０及び前後２段階の位相調整が可能である。また、ＲＤＤＴＴＥについては、ＲＤＤＴＬＥについて、５段のうち３段目のレジスタが送信するＲＤＤＴＬＥが位相差０としていることから、３段のレジスタで遅延させて調整している。
【００４６】
図７では、ｌｅａｄ信号が送信されると、データ“１”が記憶されるレジスタを上にシフトさせる。つまり、ＲＤＤＴＬＥの位相を１クロック分又は２クロック分遅くするのである。逆にｌａｇ信号が送信されると、データ“１”が記憶されるレジスタを下にシフトさせる。つまり、ＲＤＤＴＬＥの位相を１クロック分又は２クロック分はやくするのである。何クロック分位相を調整するかは、カウント値に基づいて行われる。アンド回路を通過したＲＤＤＴＬＥのデータはＯＲ回路を通過し、合成手段７でＲＤＤＴＴＥと合成され、ＲＤとして後段の回路に送信される。
【００４７】
次に、位相差検出手段６と位相補正手段５との動作を具体例に基づいて説明する。この具体例ではＶＦＯに基づいてパターン比較し、位相を補正することにする。ここで、バッファ０に対する比較の基準パターンを“１０００１０００１０００１０００”とする。また、バッファ１に対する比較の基準パターンを“００１０００１０００１０００１０”とする。そして、ある時刻、バッファ０の内容が“１０００１０００１０００１０００”の時、バッファ１の内容は“０００１０００１０００１０００１”であるとする。また、ここでは、許容位相差を設定し、これを１とする。ＶＦＯのデータ部分において位相が２クロックずれていると、バッファ０の内容とバッファ１の内容とが同一になってしまう。しかも、これでは位相が進んでいるのか遅れているのかが判断できない。その判断を行えるようにするために、ＶＦＯのデータ部分の比較において、許容位相差は１でなければならないのである（Ｒｅｓｙｎｃのデータ部分は位相差が２クロックあっても判断できるので、許容位相差は２でもよい）。この位相差の最大許容は、位相補正手段４又は５を構成するシフトレジスタを構成するレジスタの数に依存する。
【００４８】
パターン比較部６Ｂは、ＶＦＯウィンドウが開いている間、比較を行う。その中のある時刻において、基準パターンとバッファ０の内容とを比較する。ここで基準パターンとバッファ０の内容とは一致し、基準パターンとバッファ１の内容とは一致しないので、ｓｔｒｔｎ信号を出力する。位相検出部６Ｃはそれによりカウントを始める。次の信号入力によってシフトしたバッファ１の内容と基準パターンとは一致するので、パターン比較部６Ｂはｓｔｒｔｐ信号を出力する。このとき、カウントは１である。ここで、ｓｔｒｔｐ信号の方がｓｔｒｔｎ信号より後で送信されたので、ＲＤＤＴＬＥの方が位相が１クロック分進んでいることになる。そこで、位相差検出部６Ｃはカウント値１と共にｌｅａｄ信号を位相補正手段４及び位相補正手段５に送信する。
【００４９】
位相補正手段４は、カウント値１とｌｅａｄ信号を受信したので、３ビット分のシフトレジスタの３つのレジスタのうち、ＲＤＤＴＬＥの位相を遅らせる方向（図７に対応させると上の方）のレジスタにデータ“１”を記憶させる。そして、位相補正手段４から出力されるＲＤＤＴＬＥを１クロック分遅くする。ＲＤＤＴＬＥに対して位相が１クロック分遅れたＲＤＤＴＴＥは、そのまま合成手段７に入力される。これで位相補正されたことになり、ＲＤＤＴＬＥとＲＤＤＴＴＥとは同位相で合成手段７に入力されることになる。
【００５０】
合成手段７は、入力された信号をＯＲ演算して出力する。これが、最終的に媒体に記録されたＰＷＭのデータを処理した信号であるＲＤとなる。出力されたＲＤにより、Ｓｙｎｃ及びＲｅｓｙｎｃのパターンが検出される。このデコード装置は、従来に比べて回路が単純であり、また全ての手段を合計しても、用いられているレジスタ等の数が少ない。そのため、ＲＤＤＴＬＥとＲＤＤＴＴＥとが入力され、合成されてＲＤとして出力されるまでの信号の遅延を抑えることができる。したがって、後段の装置がシングルＰＬＬ及びデュアルＰＬＬのどちらに対応しているものでも適用することができる。
【００５１】
一方、位相補正手段５も同様に、ｌｅａｄ信号とカウント値とが送信され、ＲＤＤＴＬＥが入力されてくるレジスタとは反対のレジスタ方向に１つタップを切り換える。これにより、検出した結果がフィードバックされ、次の位相差検出に反映される（その後位相差が生じなければ位相差は０のままである）。
【００５２】
以上のように第１の実施の形態によれば、クロック系変換手段１がＲｃｌｋＬＥのクロックに基づいているＲＤＤＴＬＥをＲｃｌｋＴＥのクロックに基づくように変換し、第１遅延手段２がその変換分だけＲＤＤＴＴＥを遅延させ、位相差検出手段６において検出した位相差を位相補正手段４で補正し、合成手段７で合成させてＲＤとして出力するようにしたので、デュアルＰＬＬ方式で信頼性の高いＲＤを得ることができる。しかも、クロック系変換部と位相調整部とが独立しているので回路構成及び動作が単純であり、省スペース化及び省電力化を図ることができる。また、障害の際の原因究明を簡単に行える。それに、第２遅延手段３、バッファ部６Ａ等に代表されるようなレジスタ部分の格納ビット数をできるだけ抑え、ＲＤＤＴＬＥ及びＲＤＤＴＴＥが入力されてからＲＤが出力されるまでの装置全体の遅延を少なくしたので、後段の装置において、同期パターン（Ｓｙｎｃ及びＲｅｓｙｎｃ）の検出をシングルＰＬＬと同一タイミングで行うことができ、ウィンドウの設定を容易に行えるので、他の装置の開発工数も削減できる。また、第２遅延手段３が、位相補正手段４へのＲＤＤＴＬＥ及びＲＤＤＴＴＥを遅延させ、位相差検出手段６がＲｅｓｙｎｃのデータ部分に基づいて検出した位相差の補正を位相補正手段４が反映させた際に生じる信号の乱れがＲｅｓｙｎｃのデータ部分に及ぶのを防ぐので、後段の装置において乱れのないＲｅｓｙｎｃのデータ部分による同期パターン検出を行うことができる。
【００５３】
さらに位相差検出手段６のパターン比較部６ＢにおいてＲＤＤＴＬＥ及びＲＤＤＴＴＥのどちらもパターンと比較し、先にパターン検出した方に基づいてｓｔｒｔｐ信号又はｓｔｒｔｎ信号のどちらかを送信するようにし、ある時間内に他方の信号が送信されなければ、あらためて比較を行うようにしたので、比較の機会を多くすることができ、信頼性を高めることができる。また、位相差検出部６Ｃにおいて、ｓｔｒｔｐ信号又はｓｔｒｔｎ信号のどちらの信号でもカウンタはスタートし、またストップするので、ＲＤＤＴＬＥ及びＲＤＤＴＴＥのそれぞれに対してカウンタを設けることもなく、回路構成を単純にすることができる。また、同ウィンドウ（検出動作期間）内で一度位相差を検出すると、そのウィンドウ内では検出は行わないので、ノイズ等により、本来検出対象とはならない部分で誤って検出してしまうこともなく、安定した補正を行うことができる。
【００５４】
実施の形態２．
上述の実施の形態では、位相差検出手段６における位相差検出対象をＶＦＯのデータ部分とＲｅｓｙｎｃのデータ部分としたが、これをＡＭのデータ部分やＳｙｎｃのデータ部分も含めたり、ＶＦＯのデータ部分の代わりにこれらを用いてもよい。
【００５５】
実施の形態３．
上述の実施の形態では、ＣＤやＭＯを用いたディスクドライブ装置に適用することを前提として説明している。しかし、本発明のようなデコード装置は、データを記憶又は再生する記憶装置の一部を構成するものであってもよい。
【００５６】
【発明の効果】
以上のように本発明によれば、パルス幅変調で記録された信号をその立ち上がり部分又は立ち下がり部分に基づいて２つのデータ信号に分け、再度合成して信号を処理するデュアルＰＬＬタイプのデコード装置で、２つのデータ信号をあるクロック信号に同期させるクロック系変換部とクロック系変換部によりあるクロック信号に同期した２つのデータ信号をさらに同位相に補正して合成する位相調整部とを独立して備えるようにしたので、高信頼性、回路の単純化、小規模化及びそれによる省電力化を図ることができる。また、また、障害の際の原因究明を簡単に行える。
【００５７】
また、本発明のクロック系変換部によれば、クロック系変換手段及び遅延手段による単純な構成で、２つのデータ信号が基づくクロック信号を同一にできる。
【００５８】
また、本発明の位相調整部によれば、位相差検出手段がクロック系変換部が変換した２つのデータ信号の間の位相差を検出する。また、位相補正手段は、位相差検出手段が検出した位相差に基づいて２つのデータ信号を同位相に補正する。そして、補正した２つのデータ信号を合成手段が合成する。
また本発明の位相調整部によれば、位相差検出手段、位相補正手段及び合成手段による単純な構成で、２つのデータ信号の位相差を正しく補正できる。
【００５９】
また、本発明によれば、クロック系変換部が変換した２つのデータ信号をさらに２系統に分け、一方の２つのデータ信号を位相差検出に用い、他方の２つのデータ信号は、遅延手段で遅延された後に、他方の位相補正回路により補正され、合成手段で合成されて後段の装置で用いるようにしたので、遅延手段が遅延させることにより、後段の装置が用いるデータ部分に位相補正の際に生ずるデータ信号の乱れを及ぼさず、後段の装置に正確なデータを送信することができる。
【００６０】
また、本発明の位相差検出手段によれば、一方のデータ信号と比較データパターンとが一致してから、他方のデータ信号と比較データパターンとが一致するまでのカウント数及びその順序に基づいて位相差を検出するようにしたので、２つのデータ信号のそれぞれに対してカウンタを設けることもなく、回路構成を単純にすることができる。
【００６１】
本発明の位相差検出手段では、あらかじめ時間を定めておき、一方のデータ信号と比較データパターンとが一致してから、その時間内に他方のデータ信号と比較データパターンとが一致しなければ、あらためて比較をやり直すようにしたので、比較の機会を多くすることができ、信頼性を高めることができる。
【００６２】
本発明の位相差検出手段では、ウィンドウ等により検出動作期間を定めるようにしたので、効率的な位相差検出を図ることができる。
【００６３】
本発明の位相差検出手段では、ある検出動作期間内に位相差を検出すると、その検出動作期間での位相差検出を終了するようにしたので、例えばノイズ等による誤った検出を避けることができ、補正の安定を図ることができる。
【００６４】
本発明の位相差検出手段では、データの前半に存在するＶＦＯのデータ部分とデータの後半部分に存在するＲｅｓｙｎｃのデータ部分とにおいて位相差を検出するようにしたので、データ全体に対して位相差の検出ができる。
【００６５】
本発明の位相差検出手段では、データの前半に存在するＳｙｎｃのデータ部分及びＡＭのデータ部分とデータの後半部分に存在するＲｅｓｙｎｃのデータ部分とにおいて位相差を検出するようにしたので、データ全体に対して位相差の検出ができる。
【００６６】
また、本発明によれば、クロック系変換手段及び第１の遅延手段により、２つのデータ信号のタイミングを合わせ、それらの２つのデータ信号をさらに２系統に分けて、一方は、第１の位相補正手段で補正した上で位相差検出手段に入力され位相差検出し、他方は、第２の遅延手段で遅延させた後に、第２の位相補正手段で補正して合成手段で合成させて出力するようにしたので、高信頼性、回路の単純化、小規模化及びそれによる省電力化を図ることができる。また、また、障害の際の原因究明を簡単に行える。後のデータに補正を反映させるための第１の位相補正手段と外部に出力するデータの補正をする第２の位相補正手段とを分けることで、出力するデータを正確なものにすることができる。
【００６７】
また、本発明によれば、回路構成が単純なので、処理した信号で同期パターンのデータを検出する際に、シングルＰＬＬと同じ検出タイミングで行うことができる。
【００６８】
また、本発明によれば、パルス幅変調で記録された信号をその立ち上がり部分又は立ち下がり部分に基づいて２つのデータ信号に分け、再度合成して信号を処理するデュアルＰＬＬタイプのデコード装置であって、２つのデータ信号をあるクロック信号に同期させるクロック系変換部とクロック系変換部によりあるクロック信号に同期した２つのデータ信号をさらに同位相に補正して合成する位相調整部とを独立して備え、高信頼性、回路の単純化、小規模化及びそれによる省電力化を図ることができるデコード手段を有した記憶装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るデコード装置のブロック図である。
【図２】クロック系変換手段１の構成を表す図である。
【図３】クロック系変換手段１に入出力される各信号等の関係を表すタイムチャートである。
【図４】パターン比較部６ＢにおけるＲｅｓｙｎｃのデータ部分によるパターン比較の動作状態の遷移を表す図である。
【図５】位相差検出部６Ｃによる位相差検出の動作状態の遷移を表す図である。
【図６】位相差検出部６Ｃにおける各信号を表す図である。
【図７】位相補正手段４及び合成手段７の構成を表す図である。
【図８】ＰＷＭ方式のデータを説明するための図である。
【図９】記録されたデータのセクタにおけるフォーマットを表す図である。
【符号の説明】
１  クロック系変換手段
２  第１遅延手段
３  第２遅延手段
４、５  位相補正手段
６  位相差検出手段
６Ａ  バッファ部
６Ｂ  パターン比較部
６Ｃ  位相差検出部
７  合成手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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