(57)【特許請求の範囲】
【請求項１】
ホストＣＰＵとモニタの間に介装されて表示設定データをホストＣＰＵで更新する表示処理装置であって、
垂直同期信号に対し非同期に生成された各種表示設定データを書き込み制御信号により一時保持するアドレス空間にマッピングされた第１の表示設定レジスタおよび第２の表示設定レジスタと、
アドレスアクセスに対し前記複数の第１，第２の表示設定レジスタに対応する前記書き込み制御信号を生成するデコーダと、
前記第１，第２の表示設定レジスタの出力の一対とする入力より出力の選択を切り換えるセレクタと、
前記セレクタの出力に従ってビデオ表示信号のデジタル処理を行う表示出力部とを設け、
前記セレクタの切り換えを制御するセレクタ選択信号生成部を、
垂直同期信号に対し非同期に生成出力された表示制御情報を一時保持する第１，第２のフィールドを備えた表示制御レジスタと、
前記第２のフィールドの出力を第１のフィールドと垂直同期信号のタイミングで保持するフリップフロップと
で構成し、前記フリップフロップの出力信号によって前記セレクタの切り換えを制御し、
前記デコーダから出力される書き込みストローブ線で制御されて前記第１，第２のフィールドに個別に表示設定制御データをセットするように構成した
表示処理装置。
【請求項２】
ホストＣＰＵとモニタの間に介装されて表示設定データをホストＣＰＵで更新する表示処理装置であって、
垂直同期信号に対し非同期に生成出力された各種表示設定データを書き込み制御信号により一時保持するアドレス空間にマッピングされた第１の表示設定レジスタと、
アドレスアクセスに対し前記第１の表示設定レジスタに対応する前記書き込み制御信号を生成するデコーダと、
前記第１の表示設定レジスタの出力を入力し第１の制御信号に同期して保持データを更新する第２の表示設定レジスタと、
前記第２の表示設定レジスタの出力に従ってビデオ表示信号のデジタル処理を行う表示出力部と、
垂直同期信号に対し非同期に生成出力された表示設定起動フラグがセットされる表示設定起動フラグ用レジスタと
を備え、前記第１の制御信号を、垂直同期信号と表示設定起動フラグ用レジスタの出力により生成し、前記第２の表示設定レジスタの更新終了を前記ホストＣＰＵへ通知する表示設定終了フラグ用レジスタを設け、
かつ、複数の前記第１の表示設定レジスタの出力を入力し第１の制御信号に同期して保持データを更新する複数の前記第２の表示設定レジスタにそれぞれ対応するフィールドを有する表示制御インデックスレジスタを備え、
前記表示制御インデックスレジスタの出力と前記垂直同期信号により前記複数の第２の表示設定レジスタにそれぞれ対応する前記第１の制御信号を生成し、
前記第１の制御信号により前記第２の表示設定レジスタを更新するよう構成した
表示処理装置。
【請求項３】
複数の前記セレクタにそれぞれ対応するフィールドを有する表示制御インデックスレジスタを備え、
前記表示制御インデックスレジスタの出力と前記垂直同期信号により前記複数のセレクタにそれぞれ対応する前記第１の制御信号を生成し、
前記第１の制御信号により前記セレクタは、前記第１の表示設定レジスタの出力もしくは前記第２の表示設定レジスタの出力を選択出力するよう構成した
請求項１記載の表示処理装置。
【請求項４】
ホストＣＰＵとモニタの間に介装されて表示設定データをホストＣＰＵで更新する表示処理装置であって、
１アドレスに割り付けられた第１の表示設定レジスタと第２の表示設定レジスタのペアを複数有し、
アドレスアクセスに対し複数の前記ペアに対応する複数の書き込み制御信号を生成するデコーダと、
外部より垂直同期信号に対し非同期に生成出力された表示制御情報を一時保持する表示制御レジスタと、
前記第１の表示設定レジスタの出力と前記第２の表示設定レジスタの出力が入力され表示出力部に選択して出力する複数のセレクタと
を備え、
前記第１，第２の表示設定レジスタは、ホストＣＰＵが垂直同期信号に対し非同期に生成する各種表示設定データを、第１の制御信号と前記書き込み制御信号により選択保持し、
前記セレクタは、第２の制御信号に同期して表示出力部に前記第１の表示設定レジスタの出力と前記第２の表示設定レジスタの出力を選択して出力し、
前記第１の制御信号および前記第２の制御信号を、前記垂直同期信号と前記表示制御レジスタの出力により生成した
表示処理装置。
【請求項５】
前記複数のセレクタの入力切り換え情報を外部に通知する手段を備えた
請求項１，請求項３，請求項４の何れかに記載の表示処理装置。
【請求項６】
ホストＣＰＵとモニタの間に介装されて表示設定データをホストＣＰＵで更新する表示処理装置であって、
外部より垂直同期信号に対し非同期に生成出力された各種表示設定データを書き込み制御信号により一時保持するアドレス空間にマッピングされた複数の第１の表示設定レジスタと、
現在のフレームがフレーム数設定レジスタのフレーム数かどうかを出力するフレーム数検出部と、
外部より垂直同期信号に対し非同期に設定される前記複数の第１の表示設定レジスタへのアクセス終了を表す表示設定起動フラグと垂直同期信号を用いてレジスタアクセスを実行するレジスタ設定制御部と、
前記レジスタ設定制御部によりデータ更新され各種表示設定データを書き込み制御信号により保持するアドレス空間にマッピングされた複数の第２の表示設定レジスタと、
アドレスアクセスに対し前記複数の第２の表示設定レジスタに対応する複数の前記書き込み制御信号を生成するデコーダと、
前記第２の表示設定レジスタの更新終了を表す表示設定終了フラグがセットされる表示設定終了フラグ用レジスタと、
前記複数の第２の表示設定レジスタの出力に従ってビデオ表示信号のデジタル処理を行う表示出力部と
を備え、前記フレーム数検出部には、外部より垂直同期信号に対し非同期に設定される前記複数の第１の表示設定レジスタの更新間隔を表すフレーム数設定レジスタと、
垂直同期信号を用いてフレーム数をカウントするフレームカウンタと、
前記フレーム数設定レジスタと前記フレームカウンタの両出力を比較し現在のフレームがフレーム数設定レジスタのフレーム数かどうかを出力する比較器を設け、
前記レジスタ設定制御部とフレーム数検出部を、前記レジスタ設定制御部が前記表示設定起動フラグの設定に応じて前記フレームカウンタを初期化し、前記フレームカウンタが前記フレーム数設定レジスタと一致してから表示終了フラグが設定されるまでフレーム数検出部が前記フレームカウンタを保持し垂直同期信号をレジスタ設定制御部へ伝えるよう構成した
表示処理装置。
【請求項７】
ホストＣＰＵとモニタの間に介装されて表示設定データをホストＣＰＵで更新する表示処理装置であって、
外部より垂直同期信号に対し非同期に生成出力された各種表示設定データを書き込み制御信号により一時保持するアドレス空間にマッピングされた複数組の第１の表示設定レジスタと、
外部より垂直同期信号に対し非同期に設定される前記複数の第１の表示設定レジスタへのアクセス終了を表す表示設定起動フラグがセットされる表示設定起動フラグ用レジスタと、
外部より垂直同期信号に対し非同期に設定される前記複数の第１の表示設定レジスタの何組目の複数の表示設定レジスタを使用するかを表す表示設定選択レジスタと、
前記表示設定起動フラグと垂直同期信号を用いてレジスタアクセスを実行するレジスタ設定制御部と、
前記レジスタ設定制御部によりデータ更新され各種表示設定データを書き込み制御信号により保持するアドレス空間にマッピングされた第２の表示設定レジスタと、
アドレスアクセスに対し前記複数の第２の表示設定レジスタに対応する複数の前記書き込み制御信号を生成するデコーダと、
前記複数の第２の表示設定レジスタの出力に従ってビデオ表示信号のデジタル処理を行う表示出力部と
を備え、第１の表示設定レジスタが、前記第２の表示設定レジスタの内容を複数組だけ保持でき、
レジスタ設定制御部が、前記第１の表示設定レジスタの中から、表示設定選択レジスタに設定されたデータに応じた複数の表示設定レジスタの内容を用いて前記第２の表示設定レジスタを更新するよう構成した
表示処理装置。
【請求項８】
ホストＣＰＵとモニタの間に介装されて表示設定データをホストＣＰＵで更新する表示処理装置であって、
外部より垂直同期信号に対し非同期に生成出力された各種表示設定データを書き込み制御信号により一時保持するアドレス空間にマッピングされた第１の表示設定レジスタと、
外部より垂直同期信号に対し非同期に設定される前記第１の表示設定レジスタへのアクセス終了を表す表示設定起動フラグがセットされる表示設定起動フラグ用レジスタと、
前記表示設定起動フラグと垂直同期信号を用いてレジスタアクセスを実行するレジスタ設定制御部と、
前記レジスタ設定制御部および前記ホストＣＰＵが前記第１の表示設定レジスタへアクセスするためのデータバスと、
前記データバスのバス権を制御するデータバスアービターと、
前記レジスタ設定制御部によりデータ更新され各種表示設定データを書き込み制御信号により保持するアドレス空間にマッピングされた第２の表示設定レジスタと、
アドレスアクセスに対し前記第２の表示設定レジスタに対応する複数の前記書き込み制御信号を生成するデコーダと、
前記第２の表示設定レジスタの出力に従ってビデオ表示信号のデジタル処理を行う表示出力部と
を設け、前記データバスアービターを、垂直同期期間中には前記レジスタ設定制御部のバス権の優先順位を最優先に変更するよう構成した
表示処理装置。
【請求項９】
ホストＣＰＵとモニタの間に介装されて表示設定データをホストＣＰＵで更新する表示処理装置であって、
１アドレスに割り付けられた第１の表示設定レジスタと第２の表示設定レジスタのペアを複数有し、
アドレスアクセスに対し複数の前記ペアに対応する複数の書き込み制御信号を生成するデコーダと、
外部より垂直同期信号に対し非同期に生成出力された表示制御情報を一時保持する表示制御レジスタと、
前記第１の表示設定レジスタの出力と前記第２の表示設定レジスタの出力が入力され表示出力部に選択して出力する複数のセレクタと
を備え、
前記第１，第２の表示設定レジスタは、ホストＣＰＵが垂直同期信号に対し非同期に生成する各種表示設定データを、前記垂直同期信号と前記表示制御レジスタの出力により生成した制御信号と前記書き込み制御信号により選択保持し、
前記セレクタは、前記垂直同期信号と前記表示制御レジスタの出力により生成した制御信号に同期して表示出力部に前記第１の表示設定レジスタの出力と前記第２の表示設定レジスタの出力を選択して出力し、
前記ホストＣＰＵによる前記第１，第２の表示設定レジスタの何れを更新し前記セレクタによる前記第１，第２の表示設定レジスタの何れを選択するかを排他的となるように構成した
表示処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ビデオ信号をデジタル処理する表示出力部をホストＣＰＵで制御する表示処理装置に関するものである。
【０００２】
【従来の技術】
従来、デジタルビデオ信号を扱う表示出力部を、ホストＣＰＵを用いて中央演算処理方式で制御することが行われている。
【０００３】
各種表示設定データをホストＣＰＵで更新する場合、表示出力部に入力される更新データは非表示期間に行われる必要がある。非表示期間は、垂直同期信号により識別可能である。
【０００４】
表示期間中に各種表示設定データを変更すると、表示出力部は即座に表示設定を反映するために、ユーザーにとっては画質の劣化、もしくは画面のチラツキとなって認識されてしまう。この課題を解決する技術としては、特開昭６３−１４３５９０号公報および特許番号２７５２０８２号公報に示されているデジタル信号処理回路の制御装置がある。
【０００５】
特開昭６３−１４３５９０号公報の技術は次のように構成されている。
表示出力部は、第１の表示設定レジスタと第２の表示設定レジスタと表示処理回路および第２の表示設定レジスタの更新許可を示すイネーブルビットを備え、ホストＣＰＵは第１の表示設定レジスタの書き込みを行う場合にイネーブルビットをネゲートする。
【０００６】
次に表示設定の変更を第１の表示設定レジスタに順次行う。第１の表示設定レジスタへの表示設定の書き込みが終了した時点でイネーブルビットをアサートする。
【０００７】
イネーブルビットがアサートされ垂直同期信号が非表示期間を示した時点で、第２の表示設定レジスタは、第１の表示設定レジスタの出力をロードして表示処理回路に出力する。
【０００８】
図１８と図１９は特許番号２７５２０８２号公報の技術を示す。
表示出力部には、第１の表示設定レジスタとしてのフリップフロップ３２３〜３２５と第２の表示設定レジスタとしてのフリップフロップ３２７〜３２９と表示処理回路としてのデジタルビデオ信号処理回路３２６を備え、ホストＣＰＵとしてのマイクロコンピュータ３２１は、表示設定を変更する場合には、垂直同期信号を入力し、１垂直同期信号期間内に第１の表示設定レジスタを更新する。
【０００９】
第２の表示設定レジスタの入力は、第１の表示設定レジスタの出力に接続されており、第２の表示設定レジスタは、垂直同期信号のタイミングで第１の表示設定レジスタの出力をロードして表示処理回路に出力する。
【００１０】
このように上記の何れの表示設定の制御方式によっても、表示処理回路に入力される表示設定データの変更は、垂直同期信号のタイミングで更新される。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記従来の技術には以下の問題がある。
第１の問題として、ホストＣＰＵの表示設定データの生成および変更等の制御に際し、垂直同期信号をホストＣＰＵが割り込み入力もしくは表示処理装置の垂直同期信号を反映したフラグへのポーリング等の手段により行うことが必須であるという点である。
【００１２】
具体的には、特開昭６３−１４３５９０号公報に示される表示設定制御においては、垂直同期信号が表示設定変更に関連づけられていないが、表示設定変更を頻繁に行う必要がある表示処理装置においては、表示設定変更をホストＣＰＵが知ることができないため、表示設定変更の終了を検出することなく、次の表示設定変更を行い、１垂直同期信号から開始される１表示期間に複数回の表示設定変更を行うことが生じ、最終回の表示設定の変更のみ表示に反映するといったことが生じる。この問題を回避するために、ホストＣＰＵが垂直同期信号に同期した制御を行う必要がある。
【００１３】
第２の問題として、ホストＣＰＵからの表示設定データの変更のためのサイクルが、垂直同期信号に対し同期して開始され、かつ非表示期間内に行われる必要があるという問題である。
【００１４】
具体的には、特許番号２７５２０８２号公報に示される表示設定制御において、ホストＣＰＵは垂直同期信号を割り込み信号として入力し、表示設定レジスタの更新データの準備および第１の表示設定レジスタへのライトアクセス開始を行うという実施例が示されている。
【００１５】
しかしながら、図１９の（ｂ）’に示すように、ホストＣＰＵからの表示設定データの変更のためのアクセス中に垂直同期信号が遷移した場合には、変更すべき表示設定データの一部が、未更新のまま表示期間に入り、表示出力部からは更新途中の表示設定データと変更済みの表示設定データの混在した表示出力が行われる。
【００１６】
これは、複数回の垂直同期信号遷移後には、全ての表示設定データが確定することで最終的には正しく表示されるが、途中では画質劣化をやはり伴うこととなる。
【００１７】
これに関しては、垂直同期信号を分周することで表示設定変更期間の間隔を長くする方法が更に示されている。
しかしながら、デジタル信号処理の多様化に伴い表示設定データとして、設定量が極めて多いシステムの場合やＯＳ(オペレーティングシステム)上でアプリケーションが動作しており表示設定レジスタ変更の時間が、他のタスクにより、アプリケーションからは予測不能である場合やホストＣＰＵから表示設定レジスタのアクセスが表示設定レジスタに即座に反映しない内部構成を備えたシステムの場合には、この制御方法では、表示設定変更を一斉に行うことを保証することはできない。
【００１８】
この第１，第２の問題に共通して、ホストＣＰＵが表示設定制御を行う場合には、垂直同期信号をモニタする必要があるという課題があり、アプリケーションソフトウェアプログラムの実行が、垂直同期信号により中断され、システムのパフォーマンスを劣化させるという問題を生じる。
【００１９】
さらに、表示設定変更においては、一部更新や、異なった表示設定データ変更の定期的な繰り返し等があり、これらをホストＣＰＵから表示出力部に毎回設定する必要があり、ホストＣＰＵが表示出力部の制御のために消費するサイクルが増大しているという問題もある。
【００２０】
本発明は、表示設定の更新を一斉に行うことが確実で、かつシステムのパフォーマンスを阻害することなく表示設定と表示出力を一致させることが可能な表示処理装置を提供することを目的とする。
【００２１】
更に、表示設定変更に係わるホストＣＰＵからの汎用性を高めることが可能な表示処理装置を提供することを目的とする。
【００２３】
【課題を解決するための手段】
本発明の請求項１記載の表示処理装置は、ホストＣＰＵとモニタの間に介装されて表示設定データをホストＣＰＵで更新する表示処理装置であって、垂直同期信号に対し非同期に生成された各種表示設定データを書き込み制御信号により一時保持するアドレス空間にマッピングされた第１の表示設定レジスタおよび第２の表示設定レジスタと、アドレスアクセスに対し前記複数の第１，第２の表示設定レジスタに対応する前記書き込み制御信号を生成するデコーダと、前記第１，第２の表示設定レジスタの出力の一対とする入力より出力の選択を切り換えるセレクタと、前記セレクタの出力に従ってビデオ表示信号のデジタル処理を行う表示出力部とを設け、前記セレクタの切り換えを制御するセレクタ選択信号生成部を、垂直同期信号に対し非同期に生成出力された表示制御情報を一時保持する第１，第２のフィールドを備えた表示制御レジスタと、前記第２のフィールドの出力を第１のフィールドと垂直同期信号のタイミングで保持するフリップフロップとで構成し、前記フリップフロップの出力信号によって前記セレクタの切り換えを制御し、前記デコーダから出力される書き込みストローブ線で制御されて前記第１，第２のフィールドに個別に表示設定制御データをセットするように構成したことを特徴とする。
【００２４】
本発明の請求項２記載の表示処理装置は、ホストＣＰＵとモニタの間に介装されて表示設定データをホストＣＰＵで更新する表示処理装置であって、垂直同期信号に対し非同期に生成出力された各種表示設定データを書き込み制御信号により一時保持するアドレス空間にマッピングされた第１の表示設定レジスタと、アドレスアクセスに対し前記第１の表示設定レジスタに対応する前記書き込み制御信号を生成するデコーダと、前記第１の表示設定レジスタの出力を入力し第１の制御信号に同期して保持データを更新する第２の表示設定レジスタと、前記第２の表示設定レジスタの出力に従ってビデオ表示信号のデジタル処理を行う表示出力部と、垂直同期信号に対し非同期に生成出力された表示設定起動フラグがセットされる表示設定起動フラグ用レジスタとを備え、前記第１の制御信号を、垂直同期信号と表示設定起動フラグ用レジスタの出力により生成し、前記第２の表示設定レジスタの更新終了を前記ホストＣＰＵへ通知する表示設定終了フラグ用レジスタを設け、かつ、複数の前記第１の表示設定レジスタの出力を入力し第１の制御信号に同期して保持データを更新する複数の前記第２の表示設定レジスタにそれぞれ対応するフィールドを有する表示制御インデックスレジスタを備え、前記表示制御インデックスレジスタの出力と前記垂直同期信号により前記複数の第２の表示設定レジスタにそれぞれ対応する前記第１の制御信号を生成し、前記第１の制御信号により前記第２の表示設定レジスタを更新するよう構成したことを特徴とする。
【００２５】
本発明の請求項３記載の表示処理装置は、請求項１において、複数の前記セレクタにそれぞれ対応するフィールドを有する表示制御インデックスレジスタを備え、前記表示制御インデックスレジスタの出力と前記垂直同期信号より前記複数のセレクタにそれぞれ対応する前記第１の制御信号を生成し、前記第１の制御信号により前記セレクタは、前記第１の表示設定レジスタの出力もしくは前記第２の表示設定レジスタの出力を選択出力するよう構成したことを特徴とする。
【００２６】
本発明の請求項４記載の表示処理装置は、ホストＣＰＵとモニタの間に介装されて表示設定データをホストＣＰＵで更新する表示処理装置であって、１アドレスに割り付けられた第１の表示設定レジスタと第２の表示設定レジスタのペアを複数有し、アドレスアクセスに対し複数の前記ペアに対応する複数の書き込み制御信号を生成するデコーダと、外部より垂直同期信号に対し非同期に生成出力された表示制御情報を一時保持する表示制御レジスタと、前記第１の表示設定レジスタの出力と前記第２の表示設定レジスタの出力が入力され表示出力部に選択して出力する複数のセレクタとを備え、前記第１，第２の表示設定レジスタは、ホストＣＰＵが垂直同期信号に対し非同期に生成する各種表示設定データを、第１の制御信号と前記書き込み制御信号により選択保持し、前記セレクタは、第２の制御信号に同期して表示出力部に前記第１の表示設定レジスタの出力と前記第２の表示設定レジスタの出力を選択して出力し、前記第１の制御信号および前記第２の制御信号を、前記垂直同期信号と前記表示制御レジスタの出力により生成したことを特徴とする。
【００２７】
本発明の請求項５記載の表示処理装置は、請求項１，請求項３，請求項４のいずれかにおいて、前記複数のセレクタの入力切り換え情報を外部に通知する手段を備えたことを特徴とする。
【００２９】
本発明の請求項６記載の表示処理装置は、ホストＣＰＵとモニタの間に介装されて表示設定データをホストＣＰＵで更新する表示処理装置であって、外部より垂直同期信号に対し非同期に生成出力された各種表示設定データを書き込み制御信号により一時保持するアドレス空間にマッピングされた複数の第１の表示設定レジスタと、現在のフレームがフレーム数設定レジスタのフレーム数かどうかを出力するフレーム数検出部と、外部より垂直同期信号に対し非同期に設定される前記複数の第１の表示設定レジスタへのアクセス終了を表す表示設定起動フラグと垂直同期信号を用いてレジスタアクセスを実行するレジスタ設定制御部と、前記レジスタ設定制御部によりデータ更新され各種表示設定データを書き込み制御信号により保持するアドレス空間にマッピングされた複数の第２の表示設定レジスタと、アドレスアクセスに対し前記複数の第２の表示設定レジスタに対応する複数の前記書き込み制御信号を生成するデコーダと、前記第２の表示設定レジスタの更新終了を表す表示設定終了フラグと、前記複数の第２の表示設定レジスタの出力に従ってビデオ表示信号のデジタル処理を行う表示出力部とを備え、前記フレーム数検出部には、外部より垂直同期信号に対し非同期に設定される前記複数の第１の表示設定レジスタの更新間隔を表すフレーム数設定レジスタと、垂直同期信号を用いてフレーム数をカウントするフレームカウンタと、前記フレーム数設定レジスタと前記フレームカウンタの両出力を比較し現在のフレームがフレーム数設定レジスタのフレーム数かどうかを出力する比較器を設け、 前記レジスタ設定制御部とフレーム数検出部を、前記レジスタ設定制御部が前記表示設定起動フラグの設定に応じて前記フレームカウンタを初期化し、前記フレームカウンタが前記フレーム数設定レジスタと一致してから表示終了フラグが設定されるまでフレーム数検出部が前記フレームカウンタを保持し垂直同期信号をレジスタ設定制御部へ伝えるよう構成したことを特徴とする。
【００３０】
本発明の請求項７記載の表示処理装置は、ホストＣＰＵとモニタの間に介装されて表示設定データをホストＣＰＵで更新する表示処理装置であって、外部より垂直同期信号に対し非同期に生成出力された各種表示設定データを書き込み制御信号により一時保持するアドレス空間にマッピングされた複数組の第１の表示設定レジスタと、外部より垂直同期信号に対し非同期に設定される前記複数の第１の表示設定レジスタへのアクセス終了を表す表示設定起動フラグがセットされる表示設定起動フラグ用レジスタと、外部より垂直同期信号に対し非同期に設定される前記複数の第１の表示設定レジスタの何組目の複数の表示設定レジスタを使用するかを表す表示設定選択レジスタと、前記表示設定起動フラグと垂直同期信号を用いてレジスタアクセスを実行するレジスタ設定制御部と、前記レジスタ設定制御部によりデータ更新され各種表示設定データを書き込み制御信号により保持するアドレス空間にマッピングされた第２の表示設定レジスタと、アドレスアクセスに対し前記複数の第２の表示設定レジスタに対応する複数の前記書き込み制御信号を生成するデコーダと、前記複数の第２の表示設定レジスタの出力に従ってビデオ表示信号のデジタル処理を行う表示出力部とを備え、第１の表示設定レジスタが、前記第２の表示設定レジスタの内容を複数組だけ保持でき、レジスタ設定制御部が、前記第１の表示設定レジスタの中から、表示設定選択レジスタに設定されたデータに応じた複数の表示設定レジスタの内容を用いて前記第２の表示設定レジスタを更新するよう構成したことを特徴とする。
【００３１】
本発明の請求項８記載の表示処理装置は、ホストＣＰＵとモニタの間に介装されて表示設定データをホストＣＰＵで更新する表示処理装置であって、外部より垂直同期信号に対し非同期に生成出力された各種表示設定データを書き込み制御信号により一時保持するアドレス空間にマッピングされた第１の表示設定レジスタと、外部より垂直同期信号に対し非同期に設定される前記第１の表示設定レジスタへのアクセス終了を表す表示設定起動フラグがセットされる表示設定起動フラグ用レジスタと、前記表示設定起動フラグと垂直同期信号を用いてレジスタアクセスを実行するレジスタ設定制御部と、前記レジスタ設定制御部および前記ホストＣＰＵが前記第１の表示設定レジスタへアクセスするためのデータバスと、前記データバスのバス権を制御するデータバスアービターと、前記レジスタ設定制御部によりデータ更新され各種表示設定データを書き込み制御信号により保持するアドレス空間にマッピングされた第２の表示設定レジスタと、アドレスアクセスに対し前記第２の表示設定レジスタに対応する複数の前記書き込み制御信号を生成するデコーダと、前記第２の表示設定レジスタの出力に従ってビデオ表示信号のデジタル処理を行う表示出力部とを設け、前記データバスアービターを、垂直同期期間中には前記レジスタ設定制御部のバス権の優先順位を最優先に変更するよう構成したことを特徴とする。
【００３２】
本発明の請求項９記載の表示処理装置は、ホストＣＰＵとモニタの間に介装されて表示設定データをホストＣＰＵで更新する表示処理装置であって、１アドレスに割り付けられた第１の表示設定レジスタと第２の表示設定レジスタのペアを複数有し、アドレスアクセスに対し複数の前記ペアに対応する複数の書き込み制御信号を生成するデコーダと、外部より垂直同期信号に対し非同期に生成出力された表示制御情報を一時保持する表示制御レジスタと、前記第１の表示設定レジスタの出力と前記第２の表示設定レジスタの出力が入力され表示出力部に選択して出力する複数のセレクタとを備え、前記第１，第２の表示設定レジスタは、ホストＣＰＵが垂直同期信号に対し非同期に生成する各種表示設定データを、前記垂直同期信号と前記表示制御レジスタの出力により生成した制御信号と前記書き込み制御信号により選択保持し、前記セレクタは、前記垂直同期信号と前記表示制御レジスタの出力により生成した制御信号に同期して表示出力部に前記第１の表示設定レジスタの出力と前記第２の表示設定レジスタの出力を選択して出力し、前記ホストＣＰＵによる前記第１，第２の表示設定レジスタの何れを更新し前記セレクタによる前記第１，第２の表示設定レジスタの何れを選択するかを排他的となるように構成したことを特徴とする。
【００３３】
【発明の実施の形態】
以下、本発明の各実施の形態を図１〜図１７に基づいて説明する。
（実施の形態１）
図１と図２は本発明の（実施の形態１）を示す。
【００３４】
図１は本発明の（実施の形態１）の表示処理装置を示す。
４６はホストＣＰＵ２１とモニタ４７の間に介装された表示処理装置で、次の構成手段で構成されている。
【００３５】
２２はデコーダ、２３は第１の制御レジスタ群、２９は第２の制御レジスタ群、３５はホストＣＰＵ２１からデコーダ２２への制御データおよびアドレスデータ線、３６はデコーダ２２から第１の制御レジスタ群への制御データ線、３７〜４１はデコーダ２２から第１の制御レジスタ群への書き込み制御信号、４２は第１の制御レジスタ群のレジスタ出力、４３は第２の制御レジスタ群のレジスタ出力、４４は表示出力部、４５は外部から入力される垂直同期信号、４８は表示設定起動フラグ用レジスタ、４９は第１の制御信号生成部で、ここでは２入力のアンドゲートで構成されている。１２０は遅延回路、１２１は表示設定終了フラグ用レジスタ、１２２はホストＣＰＵ２１への割り込み制御信号である。
【００３６】
なお、第１の制御レジスタ群２３は第１の表示設定レジスタ２４〜２８で構成されている。第２の制御レジスタ群２９は第２の表示設定レジスタ３０〜３４で構成されている。
【００３７】
２２ａは書き込みストローブ線で、デコーダ２２から出力されて表示設定起動フラグ用レジスタ４８ならびに表示設定終了フラグ用レジスタ１２１へ接続されている。
【００３８】
図２に示すタイミング図に従って表示処理装置４６の構成を説明する。
図２において、（１）は垂直同期信号４５、（２）はホストＣＰＵ２１のアクセス状態、（３）〜（７）は第１の表示設定レジスタ２４〜２８の保持データ、（８）は表示設定起動フラグ用レジスタ４８の出力値、（９）は第２の表示設定レジスタ３０〜３４の保持データ、（１０）は表示設定終了フラグ用レジスタ１２１の出力値、（１１）は割り込み制御信号１２２の出力値、（１２）は第１の制御信号生成部４９の出力の第１の制御信号４９ａである。
【００３９】
ホストＣＰＵ２１のアクセス状態を示している（２）において、（Ａ，ａ１）はアドレスＡに割り振られた表示設定レジスタにａ１の表示設定データをＣＰＵライトすることを示している。Ａ〜Ｅは、第１の表示設定レジスタ２４〜２８が対応しており、（Ｃ０，１）は、表示設定起動フラグ用レジスタ４８にフラグをセットすること、（Ｃ１，０）は表示設定終了フラグ用レジスタ１２１のフラグをリセット（クリア）することを示している。
【００４０】
ホストＣＰＵ２１は、ユーザーからの設定変更要求もしくはアプリケーションからの表示設定変更要求を検出すると、表示設定データを生成して制御データおよびアドレスデータ線３５を介して表示処理装置４６に出力する。
【００４１】
表示処理装置４６において、第１の表示設定レジスタ２４〜２８に対してそれぞれアドレスが割り付けられ、デコーダ２２はホストＣＰＵ２１からのアドレスアクセスをデコードして対応する第１の表示設定レジスタへの書き込み制御信号をアサートする。
【００４２】
ホストＣＰＵ２１は、ユーザーおよびアプリケーションからの設定変更内容の解析および設定変更データの生成を順次行う。
この時点の第１の制御信号生成部４９は、垂直同期信号４５とレジスタ４８の表示設定起動フラグ＝０出力を用いて、ネゲート信号を第２の表示設定レジスタ３０〜３４の書き込み制御信号に出力するため、第２の表示設定レジスタの内容は、更新されない。
【００４３】
（Ａ，ａ１）において、第１の表示設定レジスタ２４に表示設定データa1が（３）に示されるタイミングでライトされる。
以下、逐次的に、（Ｂ，ｂ１），（Ｃ，ｃ１），（Ｄ，ｄ１），（Ｅ，ｅ１）のアクセスが行われ、（４）から（７）のタイミングでライトされる。
【００４４】
（Ａ，ａ１）から（Ｅ，ｅ１）のアクセス間に垂直同期信号が再度ＨＩＧＨレベルに推移するが、（８）に示すようにレジスタ４８が表示設定起動フラグ＝０出力を行っているために、この垂直同期信号のタイミングでは第２の制御レジスタ群２９は更新されない。
【００４５】
ホストＣＰＵ２１は、第１の制御レジスタ群２３への表示設定の変更を終了後、（Ｃ０，１）において、第２制御レジスタ群２９の一斉変更を表示処理装置４６に要求する。
【００４６】
このタイミングでレジスタ４８は表示設定起動フラグ＝１出力を行うが、垂直同期信号は表示期間を示すＬＯＷレベルを出力しているために、第２の制御レジスタ群２９は更新されない。
【００４７】
次に、垂直同期信号はＬＯＷレベルからＨＩＧＨレベルへ推移した時に、第１の制御信号生成部４９は垂直同期信号４５とレジスタ４８の出力より第２の表示設定レジスタ３０〜３４への書き込み制御信号を生成し、第２の表示設定レジスタ３０〜３４は、一斉に第１の表示設定レジスタ２４〜２８の出力を入力し、内部データを更新する。
【００４８】
第２の表示設定レジスタ３０のレジスタ出力４３を始めとして、第２の制御レジスタ群２９の出力の変更により、表示出力部４４は対応してデジタル信号処理設定を更新した出力をモニタ４７に出力する。
【００４９】
同時に、第２の表示設定レジスタ３０〜３４への書き込み制御信号となった信号は、遅延回路１２０により遅延されてからレジスタ４８のリセット端子に入力されてレジスタ４８の出力をリセットするとともにレジスタ１２１のセット端子に入力され（１０）に示されるタイミングで表示設定終了フラグＣ１を出力し、（１１）に示されるタイミングで割り込み制御信号１２２をアサートする。
【００５０】
ホストＣＰＵ２１は、割り込み制御信号１２２のアサートを検出し、表示設定終了フラグを（Ｃ１，０）に示されるライトアクセスによりクリアする。
次に設定変更が必要となった時点で、更新する表示設定データのライトアクセスを開始する。
【００５１】
このように、ホストＣＰＵ２１は、表示設定変更のための第１の表示設定レジスタ２４〜２８のライトアクセスに関しては、垂直同期期間を意識することなく設定することが可能な上に、垂直同期信号４５に同期して確実に一斉に表示設定の変更が可能となる。
【００５２】
このため、ユーザーもしくはアプリケーションの要求する表示設定変更と異なった組み合わせの設定値での表示出力が行われることがなく、特許番号２７５２０８２号公報で示された表示設定の方法では一斉変更が保証されないアプリケーションおよびシステム構成でも確実に制御可能である。
【００５３】
さらに、表示更新が終了したことをホストＣＰＵ２１に通知することにより、表示設定の逐次性を保証することが可能となる。
なお、ホストＣＰＵ２１への表示設定終了を割り込み信号により通知する構成について説明したが、表示設定終了フラグ用レジスタ１２１の表示設定終了フラグをホストＣＰＵ２１がポーリングする方法で表示設定制御を行うことも可能である。
【００５４】
（実施の形態２）
図３と図４は本発明の（実施の形態２）を示す。
なお、（実施の形態１）と同様の作用を成すものには同一の符号を付けて説明する。
【００５５】
図３は、本発明の（実施の形態２）の表示処理装置を示し、（実施の形態１）を示す図１との相違は、第２の表示設定レジスタ３０〜３４の書き込み制御信号１０２〜１０６がデコーダ２２から出力されており、第１の表示設定レジスタ２４〜２８の出力と第２の表示設定レジスタ３０〜３４の出力を入力するセレクタ６１〜６５と、フィールド１１０，１１１を備えた表示制御レジスタ１１２と、フィールド１１１の状態をフィールド１１０と垂直同期信号４５のタイミングで保持するフリップフロップ９０とを備えている点である。１１５はセレクタ６１〜６５へのセレクタ選択信号生成部である。
【００５６】
図４に示すタイミング図に従って表示処理装置４６の構成を説明する。
図４において、（１）は垂直同期信号４５、（２）はホストＣＰＵのアクセス、（１４）は第２の表示設定レジスタ３０の保持データタイミング、（１５）は第２の表示設定レジスタ３１の保持データタイミング、（１６）は第２の表示設定レジスタ３２の保持データタイミング、（１７）は第２の表示設定レジスタ３３の保持データタイミング、（１８）は第２の表示設定レジスタ３４の保持データタイミング、（１９）は表示制御レジスタ１１２のフィールド１１１の保持データタイミング、（２０）は表示制御レジスタ１１２のフィールド１１０の保持データタイミング、（２１）はセレクタ６１の出力データタイミング、（２２）はセレクタ６２の出力データタイミング、（２３）はセレクタ６３の出力データタイミング、（２４）はセレクタ６４の出力データタイミング、（２５）はセレクタ６５の出力データタイミング、（２６）はフリップフロップ９０の出力信号９０ａである。
【００５７】
ホストＣＰＵ２１のアクセス状態を示している（２）において、（Ｃ０，１１）は、表示制御レジスタ１１２のフィールド１１０に“１“を、フィールド１１１に“１“を設定することを示している。A０〜E０は第１の表示設定レジスタ２４〜２８が対応しており、A1〜E1は第２の表示設定レジスタ３０〜３４が対応している。
【００５８】
表示設定更新について詳細に説明する。
ホストＣＰＵ２１は、ユーザーからの設定変更要求、もしくはアプリケーションからの設定変更要求を受け、表示設定データを生成して制御データおよびアドレスデータ線３５を介して表示処理装置４６に出力する。
【００５９】
表示処理装置４６において、第１，第２の表示設定レジスタ２４〜２８，３０〜３４に対してそれぞれアドレスが割り付けられ、デコーダ２２は、ホストＣＰＵ２１からのアドレスアクセスをデコードして対応する第１，第２の表示設定レジスタへの書き込み制御信号３７〜４１，１０２〜１０６をアサートする。
【００６０】
ホストＣＰＵ２１は、垂直同期信号４５を入力し、垂直同期信号がＨＩＧＨレベルで非表示期間であることを検出し、表示設定レジスタ変更の準備を開始する。垂直同期信号は表示期間に推移し、レベルをＬＯＷにする。
【００６１】
準備において、ユーザーおよびアプリケーションからの設定変更内容の解析および設定変更データの生成を行う。この時点では、表示制御レジスタ１１２のフィールド１１０およびフィールド１１１には０が設定され、フリップフロップ９０にはデータ０が保持されていたものとする。
【００６２】
ホストＣＰＵ２１は、準備後に、第２の表示設定レジスタ３０〜３４に更新すべき表示設定データをライトする。
（Ａ１，ａ１）において、第２の表示設定レジスタ３０にa1が（１４）で示されるタイミングでライトされる。
【００６３】
以下、逐次的に、（Ｂ１，ｂ１），（Ｃ１，ｃ１），（Ｄ１，ｄ１），（Ｅ１，ｅ１）のアクセスが行われ、（１５）から（１８）のタイミングでライトされる。
【００６４】
（Ａ１，ａ１）から（Ｅ１，ｅ１）のアクセス間に垂直同期信号４５が再度ＨＩＧＨレベルに推移するが、（２０）に示すように表示制御レジスタ１１２のフィールド１１０が０出力を行っているために、この垂直同期信号のタイミングではフリップフロップ９０は表示制御レジスタ１１２のフィールド１１１の出力を保持しない。従って、セレクタ６１〜６５の入力の選択は行われない。
【００６５】
（Ｃ０，１１）において、ホストＣＰＵ２１は第２の制御レジスタ群２９への表示設定の変更を終了したため、セレクタ６１〜６５の入力の選択の一斉変更を表示処理装置４６に要求する。
【００６６】
このタイミングで表示制御レジスタ１１２のフィールド１１０は１出力でフィールド１１１は１出力で第２の表示設定レジスタ出力の選択を示すが、垂直同期信号４５は表示期間を示すＬＯＷレベルを出力しているために、フリップフロップ９０はフィールド１１１の出力を設定せず、セレクタ６１〜６５は、第１の表示設定レジスタ出力を表示出力部４４への出力として選択している。
【００６７】
次に、垂直同期信号はＬＯＷレベルからＨＩＧＨレベルへ推移した時に、第１の制御信号生成部４９は垂直同期信号４５とフィールド１１０の出力よりフリップフロップ９０の書き込み制御信号をアサートし、フィールド１１１の出力を保持する。
【００６８】
フリップフロップ９０の出力をセレクト信号９０ａとして、セレクタ６１〜６５は、一斉に第２の表示設定レジスタ３０〜３４の出力を入力として選択する。セレクタ６１のセレクタ出力１０９を始めとして、セレクタ６１〜６５の出力の変更により、表示出力部４４は、対応してデジタル信号処理設定を更新した出力をモニタ４７に出力する。
【００６９】
ホストＣＰＵ２１は、次に設定変更が必要となった時点で、第１の制御レジスタ群２３へのライトアクセスをおこなって、（Ｃ０，１０）アクセスにより、セレクタ６１〜６５の一斉出力変更を要求し、次の垂直同期信号で表示設定の変更が有効となる。
【００７０】
このように、ホストＣＰＵ２１は、垂直同期信号４５に同期して確実に一斉に表示設定の変更が可能となる。
このために、ユーザーもしくはアプリケーションの要求する表示設定変更と異なった組み合わせの設定値での表示出力が行われることがない。
【００７１】
さらに、この構成によれば、第１，第２の表示設定レジスタ２４〜２８，３０〜３４の双方が、ホストＣＰＵ２１にアドレスマップされているため、アプリケーションの構成に汎用性を持たせることが可能となる。
【００７２】
具体例として、アプリケーションが複数の機能ブロックでルーチン化され、複数のルーチンで、それぞれ表示設定レジスタの組み合わせが異なっている場合を挙げることができる。
【００７３】
アプリケーション内で、ルーチンの切り替えが頻繁に行われる場合には、従来は、ルーチンの切り替え毎に初期化として表示設定を行う必要があったが、この（実施の形態２）では、予め２種類の表示設定を保持しておくことが可能で、表示関連のルーチンが２種類の切り替えの際には、表示制御レジスタ１１２の切り替えのみを行えばよい。
【００７４】
従って、ホストＣＰＵ２１のバスアクセスの削減と、高速な表示切替を実現できる。
（実施の形態３）
図５は本発明の（実施の形態３）を示す。
【００７５】
なお、（実施の形態１）と同様の作用を成すものには同一の符号を付けて説明する。
図５は本発明の（実施の形態３）の表示処理装置を示し、（実施の形態１）を示す図１との相違は、表示制御インデックスレジスタ５０が第２の表示設定レジスタ３０〜３４にそれぞれ対応するフィールド５１〜５５を備え、第２の表示設定レジスタ３０〜３４への書き込み制御信号が、第１の制御信号４９ａに代わって第１の制御信号発生部５６〜６０の出力７０ａにより独立に出力されている点である。
【００７６】
なお、ここで表示制御インデックスレジスタ５０のフィールド５１〜５５は、ホストＣＰＵ２１により単一のアドレスに割り付けられ、デコーダ２２はホストＣＰＵ２１からのアドレスアクセスをデコードして単一の書き込み信号を生成する例を示している。
【００７７】
このため、ホストＣＰＵ２１は表示制御インデックスレジスタ５０のフィールド５１〜５５の情報をリードアクセスにより取得し、変更したいフィールドのみを変更して、フィールド５１〜５５に対してライトアクセスを行う。なお、フィールド５１〜５５の内、更新したいフィールド位置を示すフィールドをレジスタ５０に追加するなどによれば、ホストＣＰＵ２１がライトアクセスのみでフィールド５１〜５５の更新を独立に行うことも可能である。
【００７８】
これにより表示設定レジスタの更新を独立して行うことが可能となる。
なお、表示制御インデックスレジスタ５０のフィールド内に表示設定起動フラグを備えることにより、ホストＣＰＵ２１からの表示設定制御を（実施の形態１）と同様の手順で行うことができる。
【００７９】
（実施の形態４）
図６は本発明の（実施の形態４）を示す。
なお、（実施の形態２）と同様の作用を成すものには同一の符号を付けて説明する。
【００８０】
図６は本発明の（実施の形態２）の表示処理装置を示し、（実施の形態２）を示す図３との相違は、表示制御インデックスレジスタ８０がセレクタ６１〜６５にそれぞれ対応するフィールド８１〜８５およびフリップフロップ９１〜９５を備え、セレクタ６１〜６５へのセレクト制御信号が独立に出力されている点である。
【００８１】
なお、ここで表示制御インデックスレジスタ８０のフィールド８１〜８５は、ホストＣＰＵ２１により単一のアドレスに割り付けられ、デコーダ２２はホストＣＰＵ２１からのアドレスアクセスをデコードして単一の書き込み信号を生成する例を示している。
【００８２】
このため、ホストＣＰＵ２１は表示制御インデックスレジスタ８０のフィールド８１〜８５の情報をリードアクセスにより取得し、変更したいフィールドのみを変更して、フィールド８１〜８５に対してライトアクセスを行う。なお、フィールド８１〜８５の内、更新したいフィールド位置を示すフィールドをレジスタ８０に追加するなどによれば、ホストＣＰＵ２１がライトアクセスのみでフィールド８１〜８５の更新を独立に行うことも可能である。
【００８３】
表示設定起動フラグ用レジスタ４８は（実施の形態１）のものと同じである。フリップフロップ９１〜９５は第１の制御信号生成部４９の出力の立ち上がりパルスによりフィールド８１〜８５の内容が入力として取り込まれ、フリップフロップ９１〜９５は、セレクタ６１〜６５にそれぞれ対応する第１の制御信号９１ａ〜９５ａを生成し、前記セレクタ６１〜６５は、前記第１の制御信号９１ａ〜９５ａにより第１の表示設定レジスタ２４〜２８の出力もしくは第２の表示設定レジスタ３０〜３４の出力を選択出力する。
【００８４】
これによりセレクタ６１〜６５から出力される表示設定データの更新を独立して行うことが可能となる。
（実施の形態５）
図７は本発明の（実施の形態５）を示す。
【００８５】
なお、（実施の形態２）と同様の作用を成すものには同一の符号を付けて説明する。
図７は本発明の（実施の形態２）の表示処理装置を示し、（実施の形態２）を示す図３との相違は、セレクタ選択信号生成部１１５から出力されるセレクタ選択信号１１３とデコーダ２２の出力する書き込み制御信号３７〜４１とを入力し、第１の表示設定レジスタ２４〜２８に対応する書き込み制御信号を生成する制御回路８１ｂ〜８５ｂと、インバータで構成される制御回路１００と、書き込み制御信号３７〜４１とセレクタ選択信号１１３を制御回路１００により反転出力したセレクタ選択信号１１４とを入力し第２の表示設定レジスタ３０〜３４に対応する書き込み制御信号を生成する制御回路８６ｂ〜９０ｂを備える点である。ホストＣＰＵ２１から第１の表示設定レジスタ２４〜２８と第２の表示設定レジスタ３０〜３４は１対でアドレスが割り付けられている。
【００８６】
このように構成したため、出力される表示設定データはデコーダ２２から出力される書き込み制御信号３７〜４１により第１の表示設定レジスタ２４〜２８もしくは第２の表示設定レジスタ３０〜３４に出力される。
【００８７】
（実施の形態２）で説明したように、セレクタ選択信号生成部１１５はセレクタ６１〜６５が入力する第１の表示設定レジスタ２４〜２８の出力かもしくは第２の表示設定レジスタ３０〜３４の出力を選択するためのセレクタ制御信号１１３を生成する。
【００８８】
第１のステートとして、ホストＣＰＵは、表示制御レジスタ１１２のフィールド１１１で“０”をフィールド１１０を“１”に設定し、垂直同期信号４５に同期して表示出力部４４が参照する表示設定データとして第１の表示設定レジスタを選択するようセレクタ制御信号生成部１１５がセレクタ制御信号１１３を生成しているものとする。
【００８９】
このときに、セレクタ制御信号１１３と書き込み制御信号３７〜４１を入力している制御回路８１ｂ〜８５ｂは、ホストＣＰＵ２１からのアクセスに伴うデコーダ２２の書き込み制御信号を第１の表示設定レジスタ２４〜２８に伝播させないため第１の表示設定レジスタ２４〜２８への書き込みは禁止されている。
【００９０】
一方、セレクタ制御信号１１４と書き込み制御信号３７〜８５を入力している制御回路８６ｂ〜９０ｂは、ホストＣＰＵからのアクセスに伴うデコーダ２２の書き込み制御信号を第２の表示設定レジスタ３０〜３４に伝播させるため第２の表示設定レジスタ３０〜３４の書き込みは可能となっている。
【００９１】
第２のステートとして、ホストＣＰＵ２１が、表示設定データを変更する場合には、表示設定レジスタへのアクセスを順次行う。
この時に、ホストＣＰＵ２１が出力する表示設定データは第２の表示設定レジスタ３０〜３４に保持される。
【００９２】
ホストＣＰＵ２１は、表示設定データを全て更新した後に表示制御レジスタ１１２のフィールド１１１に“１”をフィールド１１０に“１”を設定する。
垂直同期信号４５のアサートによりフリップフロップ９０はフィールド１１１の“１”を入力保持する。
【００９３】
このため、セレクタ６１〜６５は、第２の表示設定レジスタ３０〜３４の出力を表示出力部４４に出力し、表示出力部４４は更新された表示設定データに基づく表示出力データ処理を行う。
【００９４】
同時に、デコーダ２２の出力する書き込み制御信号３７〜４１は制御回路８１ｂ〜８５ｂを介して第１の表示設定レジスタ２４〜２８に伝播され、書き込み可能となる一方、制御回路８６ｂ〜９０ｂは書き込み制御信号３７〜４１を第２の表示設定レジスタ３０〜３４に伝播させないため書き込みが禁止される。
【００９５】
以降、上記ステートを繰り返し、ホストＣＰＵ２１は表示設定データの更新を行う。
この構成によれば、（実施の形態１）における構成でのホストＣＰＵ２１からの制御と同様の手順で表示設定データの更新を行うことができ、加えて、２種の表示設定データを高速に切り換えることが可能である。
【００９６】
具体的に説明すると、（実施の形態１）においては、第２の表示設定レジスタへの第１の処理パターンを示す表示設定データでの表示処理後に、第２の処理パターンでの表示設定を変更する場合、第２の処理パターンを示す表示設定データを第１の表示設定レジスタへライトアクセスを行った後、第２の表示設定レジスタへの更新を行う。以降で、第１の処理パターンでの表示処理を行う場合には、再度、ホストＣＰＵから第１の処理パターンを示す表示設定パターンをライトアクセスし直す必要があり、システムバスサイクルを再度消費し、表示の切り替え動作を高速に実行できない。
【００９７】
一方、この（実施の形態５）においては、予め、２種の表示処理パターンを示す表示設定データを常に保持しており、表示設定制御レジスタへの書き込みのみで表示設定データの切り替えを行うため、高速に切り替えが可能である。
【００９８】
この（実施の形態５）では、セレクタ６１〜６５の選択出力するレジスタがレジスタ２４〜２８の場合には、ホストＣＰＵ２１が更新可能なレジスタがレジスタ３０〜３４になるように、セレクタ８１ｂ〜８５ｂ，８６ｂ〜９０ｂが制御信号１１３を使用するため、一つの制御信号で制御可能であったが、これは２つの制御信号で制御するようにも構成できる。
【００９９】
具体的には、ホストＣＰＵ２１とモニタ４７の間に介装されて表示設定データをホストＣＰＵで更新する表示処理装置であって、１アドレスに割り付けられた第１の表示設定レジスタ２４〜２８と第２の表示設定レジスタ３０〜３４のペアを複数有し、アドレスアクセスに対し複数の前記ペアに対応する複数の書き込み制御信号３７〜４１を生成するデコーダ２２と、外部より垂直同期信号に対し非同期に生成出力された表示制御情報を一時保持する表示制御レジスタ１１２と、前記第１の表示設定レジスタ２４〜２８の出力と前記第２の表示設定レジスタ３０〜３４の出力が入力され表示出力部４４に選択して出力する複数のセレクタ６１〜６５とを備え、前記第１，第２の表示設定レジスタ２４〜２８，３０〜３４は、ホストＣＰＵ２１が垂直同期信号４５に対し非同期に生成する各種表示設定データを、第１の制御信号１１３と前記書き込み制御信号３７〜４１により選択保持し、前記セレクタ６１〜６５は、第２の制御信号１１３に同期して表示出力部４４に前記第１の表示設定レジスタ２４〜２８の出力と前記第２の表示設定レジスタ３０〜３４の出力を選択して出力し、前記第１の制御信号および前記第２の制御信号を、前記垂直同期信号４５と前記表示制御レジスタ１１２の出力により生成する。
【０１００】
（実施の形態６）
上記の（実施の形態２）（実施の形態４）（実施の形態５）において、前記複数のセレクタの入力切り換え情報を外部に通知する手段を備えることによって、表示設定アクセスの逐次性の保証および、システムパフォーマンスの低下を生じさせない表示設定制御が可能となる。
【０１０１】
具体的には、表示切り換え終了および割り込み信号を図３における第１の制御信号生成部４９の出力をもとに（実施の形態１）と同様にして生成することができる。
【０１０２】
（実施の形態７）
図８と図９は本発明の（実施の形態７）を示す。
図８は本発明の表示処理装置を示す。
【０１０３】
２１はホストＣＰＵ、２２はデコーダ、２３は第１の制御レジスタ群で、第１の表示設定レジスタ２４〜２８で構成されている。２９は第２の制御レジスタ群で、第２の表示設定レジスタ３０〜３４で構成されている。３５は制御データおよびアドレスデータ線、３６は制御データ線、３７〜４１は書き込み制御信号、４３はレジスタ出力、４４は表示出力部、４５は垂直同期信号、４６は表示処理装置、４７はモニタ、４８は表示設定起動フラグがセットされる表示設定起動フラグ用レジスタ、１２１は表示設定終了フラグがセットされる表示設定終了フラグ用レジスタ、１２２は割り込み制御信号、２００はデータバス、２０２はレジスタ記憶部で、前記第１の制御レジスタ群２３を有している。２０４はレジスタ設定制御部である。図９は図８の要部のタイミング図を示す。
【０１０４】
ホストＣＰＵ２１は、ユーザーからの設定変更要求もしくはアプリケーションからの表示設定変更要求を受け、制御データおよびアドレスデータ線３５を介して表示処理装置４６に表示設定データを生成して出力する。
【０１０５】
表示設定データは、データバス２００上の制御データおよびアドレスデータ２０１として、第１の制御レジスタ群２３の入出力を行うレジスタ記憶部２０２へ入力される。
【０１０６】
レジスタ記憶部２０２では、第１の表示設定レジスタ２４〜２８に対してそれぞれアドレスが割り付けられており、ホストＣＰＵ２１からのアドレスアクセスを対応する第１の表示設定レジスタへ書き込む。
【０１０７】
ホストＣＰＵ２１は、ユーザーおよびアプリケーションからの設定変更内容の解析および設定変更データの生成を順次行う。
この時点では、表示設定起動フラグ用レジスタ４８は０にリセットされており、レジスタ設定制御部２０４へ垂直同期信号４５が入力されても表示設定レジスタへのアクセスは行わないため、第２の表示設定レジスタ３０〜３４の内容は更新されない。
【０１０８】
ホストＣＰＵ２１は、第１の表示設定レジスタ２４〜２８に対して、逐次的にアクセスを行うが、表示設定起動フラグ用レジスタ４８は“０”のままであるので、レジスタ設定制御部２０４は垂直同期信号４５が入力されても表示設定レジスタへのアクセスを行わず、第２の表示設定レジスタの内容も更新されない。
【０１０９】
ホストＣＰＵ２１は、第１の制御レジスタ群２３への表示設定の変更を終了後、表示設定起動フラグ用レジスタ４８に“１”を書き込むことにより、第２制御レジスタ群２９の変更を表示処理装置４６に要求する。
【０１１０】
このタイミングで表示設定起動フラグ用レジスタ４８は“１”になっているが、レジスタ設定制御部２０４は、垂直同期信号４５が表示期間を示すＬＯＷレベルである間は、表示設定起動フラグ用レジスタ４８の値に関わらず、表示設定レジスタへのアクセスを行わない。
【０１１１】
垂直同期信号４５が非表示期間を示すＨＩＧＨレベルになると、レジスタ設定制御部２０４は、表示設定起動フラグ用レジスタ４８が“１”になっているので、第１の制御レジスタ群２３と、第２の制御レジスタ群２９へのアドレスアクセスにより、第１の制御レジスタ群２３のデータを用いて、第２の制御レジスタ群２９の内容を更新する。
【０１１２】
レジスタ設定制御部２０４から第１の制御レジスタ群２３へのアドレスアクセスは、データバス２００を通して行われる。
レジスタ設定制御部２０４は、レジスタ記憶部２０２へレジスタを読むための制御データおよびアドレスデータ２０３を出力する。
【０１１３】
レジスタ記憶部２０２は、レジスタを読むための制御データおよびアドレスデータ２０３を入力し、アドレスに対応する第１の制御レジスタの内容をレジスタ設定制御部２０４へ出力する。
【０１１４】
レジスタ設定制御部２０４は、第１の制御レジスタの内容を入力すると、そのデータと共に、第２の制御レジスタ群２９内の対応する制御レジスタへのアドレスアクセスを行う。レジスタ設定制御部２０４から第２の制御レジスタ群２９へのアドレスアクセスは、デコーダ２２によりデコードされ、対応する第２の表示設定レジスタへの書き込み制御信号がアサートされることにより、レジスタが更新される。
【０１１５】
レジスタ設定制御部２０４は、垂直同期信号４５が非表示期間を示すＨＩＧＨレベルの間、第１の制御レジスタ群２３のデータを用いて、第２の制御レジスタ群２９の内容を順次更新する。
【０１１６】
ただし、レジスタ設定制御部２０４が第２の制御レジスタ群２９の内容を更新中に、垂直同期信号４５が表示期間を示すＬＯＷレベルになった場合は、次に垂直同期信号４５がＨＩＧＨレベルになるまで、第２の制御レジスタ群２９の内容の更新を中断することで更新途中のデータ表示を表示出力しないため画質が劣化しない。
【０１１７】
レジスタ設定制御部２０４は、第２の制御レジスタ群２９の更新を終了すると、表示設定起動フラグ用レジスタ４８を“０”にリセットし、表示設定終了フラグ用レジスタ１２１を“１”にセットする。
表示設定終了フラグ用レジスタ１２１の内容は、割り込み制御信号１２２として、ホストＣＰＵ２１へ出力される。
【０１１８】
第２の表示設定レジスタ３０〜３４のレジスタ出力４３を始めとして、第２の制御レジスタ群２９の出力の変更により、表示出力部４４は対応してデジタル信号処理設定を更新した出力をモニタ４７に出力する。
【０１１９】
ホストＣＰＵ２１は、割り込み制御信号１２２のアサートを検出し、次に設定変更が必要となった時点で、更新する表示設定データのライトアクセスを開始する。
【０１２０】
このように、表示処理装置４６がアクセス可能な汎用メモリと、汎用メモリおよび表示設定レジスタへのアクセス機能がある制御回路とを持つ構成に対して、制御回路にレジスタ設定制御部２０４の制御を付加することにより、垂直同期期間を意識することなく表示設定レジスタへアクセスすることが可能となる。
【０１２１】
（実施の形態８）
図１０と図１１は本発明の（実施の形態８）を示す。
図１０は本発明の表示処理装置を示し、図８に示した（実施の形態７）にフレーム数検出部２０７と垂直同期信号の制御回路２１４を追加して構成されている。フレーム数検出部２０７は、フレーム数設定レジスタ２０８と、フレームカウンタ２０９と、比較器２１０と、フレーム数一致フラグ２１２とで構成されている。
【０１２２】
図１１は図１０の要部のタイミング図を示す。
ホストＣＰＵ２１は、ユーザーからの設定変更要求もしくはアプリケーションからの表示設定変更要求を受け、表示設定データを生成して制御データおよびアドレスデータ線３５を介して表示処理装置４６に出力する。
【０１２３】
表示処理装置４６において、表示設定データは、データバス２００上の制御データおよびアドレスデータ２０１として、第１の制御レジスタ群の入出力を行うレジスタ記憶部２０２へ入力される。
【０１２４】
レジスタ記憶部２０２では、第１の表示設定レジスタ２４〜２８に対してそれぞれアドレスが割り付けられており、ホストＣＰＵ２１からのアドレスアクセスを対応する第１の表示設定レジスタへ書き込む。
【０１２５】
ホストＣＰＵ２１は、ユーザーおよびアプリケーションからの設定変更内容の解析および設定変更データの生成を順次行う。
この時点では、表示設定起動フラグ用レジスタ４８は“０”にリセットされており、レジスタ設定制御部２０４へ垂直同期信号４５が入力されても、表示設定レジスタへのアクセスは行わないため、第２の表示設定レジスタの内容は更新されない。
【０１２６】
ホストＣＰＵ２１は、第１の表示設定レジスタ２４〜２８に対して逐次的にアクセスを行うが、表示設定起動フラグ用レジスタ４８は“０”のままであるので、レジスタ設定制御部２０４は垂直同期信号４５が入力されても表示設定レジスタへのアクセスを行わず、第２の表示設定レジスタの内容も更新されない。
【０１２７】
ホストＣＰＵ２１は、第１の制御レジスタ群２３への表示設定の変更と共に、フレーム数検出部２０７のフレーム数設定レジスタ２０８に、第２の制御レジスタ群２９の更新を何フレーム後に行うかを表すフレーム数を設定する。
【０１２８】
フレーム数の設定は、データバス２００上の制御データおよびアドレスデータ２０６として、フレーム数設定レジスタ２０８の入出力を行うフレーム数検出部２０７へ入力される。
【０１２９】
フレーム数検出部２０７では、フレーム数設定レジスタ２０８に対してアドレスが割り付けられており、ホストＣＰＵ２１からのアドレスアクセスに対応して、レジスタ書き込みを行う。
【０１３０】
ホストＣＰＵ２１は、第１の制御レジスタ群２３への表示設定の変更とフレーム数設定レジスタ２０８の設定を終了後、表示設定起動フラグ用レジスタ４８に“１”を書き込むことにより、第２制御レジスタ群２９の変更を表示処理装置４６に要求する。
【０１３１】
レジスタ設定制御部２０４は、表示設定起動フラグ用レジスタ４８が“１”になると、フレーム数検出部２０７のフレームカウンタ２０９を“０”にリセットする。
フレームカウンタ２０９は、垂直同期信号４５のＬＯＷレベルからＨＩＧＨレベルへの変化毎にカウンタ値をインクリメントすることにより、フレーム数をカウントする。
【０１３２】
フレーム数設定レジスタ２０８とフレームカウンタ２０９の出力は、比較器２１０へ入力される。
比較器２１０は、フレーム数設定レジスタ２０８とフレームカウンタ２０９が等しい場合に、一致信号２１１をフレーム数一致フラグ２１２へ出力する。
【０１３３】
比較器２１０から出力される一致信号２１１は、フレーム数設定レジスタ２０８とフレームカウンタ２０９が等しい場合は“１”とし、フレーム数設定レジスタ２０８とフレームカウンタ２０９が等しくない場合は“０”とする。
【０１３４】
フレーム数一致フラグ２１２は、一致信号２１１の値を保持しており、フレーム数一致フラグの出力２１３は、垂直同期信号の制御回路２１４と、フレームカウンタ２０９へ入力される。
【０１３５】
垂直同期信号の制御回路２１４は、フレーム数一致フラグの出力２１３が“０”である場合、垂直同期信号４５がＬＯＷレベルとＨＩＧＨレベルのどちらであっても、垂直同期信号の制御回路の出力２１５としてＬＯＷレベルを出力し、フレーム数一致フラグの出力２１３が“１”である場合、垂直同期信号の制御回路の出力２１５として垂直同期信号４５をそのまま出力する。
【０１３６】
フレームカウンタ２０９は、フレーム数一致フラグの出力２１３を入力し、フレーム数一致フラグの出力２１３が“１”である場合、垂直同期信号４５のＬＯＷレベルからＨＩＧＨレベルへの変化に関わらず、フレームのカウントを停止し、カウンタ値を保持する。
【０１３７】
フレーム数検出部２０７は、フレームカウンタ２０９がフレーム数設定レジスタ２０８と一致すると、フレームカウンタ２０９が０にリセットされるまでカウンタ値が保持されることより、フレームカウンタ２０９が“０”にリセットされてからフレーム数設定レジスタ２０８と一致するまでの間レジスタ設定制御部２０４へ入力される垂直同期信号の制御回路の出力２１５をＬＯＷへ固定させることができる。
【０１３８】
フレームカウンタ２０９がフレーム数設定レジスタ２０８と一致し、垂直同期信号の制御回路の出力２１５が非表示期間を示すＨＩＧＨレベルになると、レジスタ設定制御部２０４は、表示設定起動フラグ用レジスタ４８が“１”になっているので、第１の制御レジスタ群２３と、第２の制御レジスタ群２９へのアドレスアクセスにより、第１の制御レジスタ群２３のデータを用いて、第２の制御レジスタ群２９の内容を更新する。
【０１３９】
レジスタ設定制御部２０４は、垂直同期信号の制御回路の出力２１５が非表示期間を示すＨＩＧＨレベルの間、第１の制御レジスタ群２３のデータを用いて、第２の制御レジスタ群２９の内容を順次更新する。
【０１４０】
ただし、レジスタ設定制御部２０４が第２の制御レジスタ群２９の内容を更新中に、垂直同期信号の制御回路の出力２１５が表示期間を示すＬＯＷレベルになった場合は、次に垂直同期信号の制御回路の出力２１５がＨＩＧＨレベルになるまで、第２の制御レジスタ群２９の内容の更新を中断することで更新途中のデータ表示を表示出力しないため画質が劣化しない。
【０１４１】
レジスタ設定制御部２０４は、第２の制御レジスタ群２９の更新を終了すると、表示設定起動フラグ用レジスタ４８を“０”にリセットし、表示設定終了フラグ用レジスタ１２１を“１”にセットする。
【０１４２】
表示設定終了フラグ用レジスタ１２１の内容は、割り込み制御信号１２２としてホストＣＰＵ２１へ出力される。
第２の表示設定レジスタのレジスタ出力４３を始めとして、第２の制御レジスタ群２９の出力の変更により、表示出力部４４は、対応してデジタル信号処理設定を更新した出力をモニタ４７に出力する。
【０１４３】
ホストＣＰＵ２１は、割り込み制御信号１２２のアサートを検出し、次に設定変更が必要となった時点で、更新する表示設定データのライトアクセスを開始する。
【０１４４】
この構成によれば、垂直同期期間を意識することなく表示設定レジスタへアクセスすることが可能な上に表示設定変更のための第１の表示設定レジスタと表示設定起動フラグ用レジスタ４８へのライトアクセスを表示設定を変更したい数フレーム前に完了する設定が可能となる。
【０１４５】
（実施の形態９）
図１２は本発明の（実施の形態９）を示す。
図１２においては、図８の構成のレジスタ記憶部２０２に、第３の制御レジスタ群２１６と第４の制御レジスタ群２２２が追加され、また、表示設定選択レジスタ２２８が追加されている。
【０１４６】
第３の制御レジスタ群２１６は、第１の表示設定レジスタ２１７〜２２１から構成されている。第４の制御レジスタ群２２２は、第１の表示設定レジスタ２２３〜２２７から構成されている。
【０１４７】
この表示処理装置の表示設定更新は次のように実行される。
ホストＣＰＵ２１は、ユーザーからの設定変更要求もしくはアプリケーションからの表示設定変更要求を受け、生成した表示設定データを制御データおよびアドレスデータ線３５を介して表示処理装置４６に出力する。
【０１４８】
表示処理装置４６において、表示設定データはデータバス２００上の制御データおよびアドレスデータ２０１として、第１の制御レジスタ群２３の入出力を行うレジスタ記憶部２０２へ入力される。
【０１４９】
レジスタ記憶部２０２では、第１の表示設定レジスタ２４〜２８，２１７〜２２１，２２３〜２２７に対してそれぞれアドレスが割り付けられており、ホストＣＰＵ２１からのアドレスアクセスを対応する表示設定レジスタへ書き込む。
【０１５０】
ホストＣＰＵ２１は、ユーザーおよびアプリケーションからの設定変更内容の解析および設定変更データの生成を順次行う。
この時点では、表示設定起動フラグ用レジスタ４８は“０”にリセットされており、レジスタ設定制御部２０４へ垂直同期信号４５が入力されても、表示設定レジスタへのアクセスは行わないため、第２の表示設定レジスタ３０〜３４の内容は更新されない。
【０１５１】
ホストＣＰＵ２１は、第１の制御レジスタ群２３、第３の制御レジスタ群２１６、第４の制御レジスタ群２２２に設定したいデータを内容に持つ制御レジスタ群がない場合、第１の表示設定レジスタ２４〜２８，２１７〜２２１，２２３〜２２７に対して逐次的にアクセスを行うが、表示設定起動フラグ用レジスタ４８は“０”のままであるので、レジスタ設定制御部２０４は垂直同期信号４５が入力されても表示設定レジスタへのアクセスを行わず、第２の表示設定レジスタ３０〜３４の内容も更新されない。
【０１５２】
ホストＣＰＵ２１は、レジスタ記憶部２０２への表示設定レジスタの変更と共に、表示設定選択レジスタ２２８に、レジスタ記憶部２０２の中から何番目の制御レジスタ群を用いて、第２の制御レジスタ群２９の更新を行うかを表す番号を設定する。
【０１５３】
ホストＣＰＵ２１は、レジスタ記憶部２０２への表示設定レジスタの変更と表示設定選択レジスタ２２８の設定を終了後、表示設定起動フラグ用レジスタ４８に“１”を書き込むことにより、第２制御レジスタ群２９の変更を表示処理装置４６に要求する。
【０１５４】
垂直同期信号４５が非表示期間を示すＨＩＧＨレベルになると、レジスタ設定制御部２０４は、表示設定起動フラグ用レジスタ４８が“１”になっているので、表示設定選択レジスタ２２８の設定値により、レジスタ記憶部２０２内の第１の制御レジスタ群２３、第３の制御レジスタ群２１６、第４の制御レジスタ群２２２から読み出す制御レジスタ群を選択する。
【０１５５】
表示設定選択レジスタ２２８の設定値により選択された制御レジスタ群と第２の制御レジスタ群２９へのアドレスアクセスにより、表示設定選択レジスタ２２８の設定値により選択された制御レジスタ群の内容を用いて、第２の制御レジスタ群２９の内容を更新する。
【０１５６】
レジスタ設定制御部２０４は、垂直同期信号４５が非表示期間を示すＨＩＧＨレベルの間、表示設定選択レジスタ２２８の設定値により選択された制御レジスタ群の内容を用いて、第２の制御レジスタ群２９の内容を順次更新する。
【０１５７】
ただし、レジスタ設定制御部２０４が第２の制御レジスタ群２９の内容を更新中に、垂直同期信号４５が表示期間を示すＬＯＷレベルになった場合は、次に垂直同期信号４５がＨＩＧＨレベルになるまで、第２の制御レジスタ群２９の内容の更新を中断することで更新途中のデータ表示を表示出力しないため画質が劣化しない。
【０１５８】
レジスタ設定制御部２０４は、第２の制御レジスタ群２９の更新を終了すると、表示設定起動フラグ用レジスタ４８を“０”にリセットし、表示設定終了フラグ用レジスタ１２１を“１”にセットする。
【０１５９】
表示設定終了フラグ用レジスタ１２１の内容は、割り込み制御信号１２２としてホストＣＰＵ２１へ出力される。
第２の表示設定レジスタのレジスタ出力４３を始めとして、第２の制御レジスタ群２９の出力の変更により、表示出力部４４は、対応してデジタル信号処理設定を更新した出力をモニタ４７に出力する。
【０１６０】
ホストＣＰＵ２１は、割り込み制御信号１２２のアサートを検出し、次に設定変更が必要となった時点で、更新する表示設定データのライトアクセスを開始する。
【０１６１】
この構成によれば、垂直同期期間を意識することなく表示設定レジスタへアクセスすることが可能な上に、複数通りの表示設定を切替える場合、複数組の表示設定変更のための表示設定レジスタをあらかじめレジスタ記憶部２０２へ書き込むことで、表示設定選択レジスタ２２８と表示設定起動フラグ用レジスタ４８をアクセスするだけで制御可能となり、ホストＣＰＵ２１のレジスタ書き込み量を減らすことができる。
【０１６２】
ここでは、ホストＣＰＵ２１からアクセスできる制御レジスタ群が３組の場合を説明したが、制御レジスタ群が２以上の整数組ある構成で、表示設定制御を行うことも可能である。
【０１６３】
（実施の形態１０）
図１３と図１４は本発明の（実施の形態１０）を示す。
図１３は本発明の（実施の形態１０）の表示処理装置を示し、図８の構成から追加されているのは、ＣＰＵインターフェース２２９、データバス２３０、シンクロナスＤＲＡＭ（ＳＤＲＡＭと称す）インターフェース２３１、ＳＤＲＡＭバス２３２、ＳＤＲＡＭ２３３、データバスアービター２３４、優先順位切替え回路２３５、データバスのバス権取得の要求信号２３６〜２３８、データバスのバス権取得の承認信号２３９〜２４１である。図１４は図１３の要部のタイミング図を示す。
【０１６４】
ホストＣＰＵ２１は、ユーザーからの設定変更要求もしくはアプリケーションからの表示設定変更要求を受け、制御データおよびアドレスデータ線３５を介して生成した表示設定データを表示処理装置４６に出力する。
【０１６５】
表示処理装置４６において、表示設定データは、ホストＣＰＵ２１と表示処理装置４６の間の入出力を制御するＣＰＵインターフェース２２９に入力される。ＣＰＵインターフェース２２９は、表示設定データを表示処理装置４６の内部での制御データおよびアドレスデータに変換し、データバス２３０を通して、ＳＤＲＡＭインターフェース２３１へ出力する。
【０１６６】
ここで、ＣＰＵインターフェース２２９がデータバス２３０を使用する前に次のバス権取得動作を行う。
データバス２３０へ制御データを出力しＳＤＲＡＭへアクセスするブロックは、レジスタ制御部２０４、ＣＰＵインターフェース２２９とＳＤＲＡＭインターフェース２３１の３ブロックであるので、どのブロックがデータバス２３０へ制御データを出力するのかを決定するために、データバスアービター２３４がレジスタ制御部２０４、ＣＰＵインターフェース２２９とＳＤＲＡＭインターフェース２３１に接続される。
【０１６７】
レジスタ制御部２０４、ＣＰＵインターフェース２２９とＳＤＲＡＭインターフェース２３１は、データバスを用いたアドレスアクセスを行う前に、データバスアービター２３４へデータバスのバス権取得の要求信号２３６〜２３８を出力し、データバスアービター２３４からデータバスのバス権取得の承認信号２３９〜２４１を受けとった後、データバスを用いたアドレスアクセスを実施する。
【０１６８】
ＣＰＵインターフェース２２９は、ＣＰＵインターフェースのバス権取得の要求信号２３７をデータバスアービター２３４へ出力する。
データバスアービター２３４は、ＣＰＵインターフェースのバス権取得の要求信号２３７を受けて、レジスタ制御部のバス権取得の要求信号２３６とＳＤＲＡＭインターフェースのバス権取得の要求信号２３８とあらかじめ決定された優先順位により、ＣＰＵインターフェースよりバス権取得の優先順位が高いブロックのバス使用がなくなった時点で、ＣＰＵインターフェースのバス権取得の承認信号２４０をＣＰＵインターフェース２２９へ出力する。
【０１６９】
ＣＰＵインターフェース２２９は、ＣＰＵインターフェースのバス権取得の承認信号２４０が入力されると、データバス２３０を用いてＳＤＲＡＭインターフェース２３１へアクセスし、表示設定データをＳＤＲＡＭ２３３上の第１の表示設定レジスタ２４〜２８へ書き込む。
【０１７０】
ホストＣＰＵ２１は、ユーザーおよびアプリケーションからの設定変更内容の解析および設定変更データの生成をＣＰＵインターフェース２２９を介して順次行う。
【０１７１】
この時点では、表示設定起動フラグ用レジスタ４８は“０”にリセットされており、レジスタ設定制御部２０４へ垂直同期信号４５が入力されても、表示設定レジスタへのアクセスは行わないため、第２の表示設定レジスタ３０〜３４の内容は更新されない。
【０１７２】
ホストＣＰＵ２１は、第１の表示設定レジスタ２４〜２８に対して、逐次的にアクセスを行うが、表示設定起動フラグ用レジスタ４８は“０”のままであるので、レジスタ設定制御部２０４は垂直同期信号４５が入力されても表示設定レジスタへのアクセスを行わず、第２の表示設定レジスタ３０〜３４の内容も更新されない。
【０１７３】
ホストＣＰＵ２１は、第１の制御レジスタ群２３の変更終了後、表示設定起動フラグ用レジスタ４８に１を書き込むことにより、第２制御レジスタ群２９の変更を表示処理装置４６に要求する。
【０１７４】
垂直同期信号４５が非表示期間を示すＨＩＧＨレベルになると、レジスタ設定制御部２０４は、表示設定起動フラグ用レジスタ４８が“１”であるので、第１の制御レジスタ群２３と第２の制御レジスタ群２９へのアドレスアクセスにより、第１の制御レジスタ群２３の内容を用いて、第２の制御レジスタ群２９の内容を更新する。
【０１７５】
レジスタ設定制御部２０４は、データバス２３０を使用する前に次のバス権取得動作を行う。
レジスタ設定制御部２０４は、バス権取得の要求信号２３６をデータバスアービター２３４へ出力する。
【０１７６】
データバスアービター２３４は、レジスタ設定制御部のバス権取得の要求信号２３６を受けて、ＣＰＵインターフェースのバス権取得の要求信号２３７とＳＤＲＡＭインターフェースのバス権取得の要求信号２３８とあらかじめ決定された優先順位により、レジスタ設定制御部よりバス権取得の優先順位が高いブロックのバス使用がなくなった時点で、レジスタ設定制御部のバス権取得の承認信号２３９をレジスタ設定制御部２０４へ出力する。
【０１７７】
ここで、データバスアービター２３４は、垂直同期信号４５を入力し、垂直同期信号４５が非表示期間を表すＨＩＧＨレベルである場合、あらかじめ決定された優先順位を優先順位切替え回路２３５により、レジスタ設定制御部２０４の優先順位を１番に変更する。
【０１７８】
レジスタ設定制御部２０４は、垂直同期信号４５が非表示期間を表すＨＩＧＨレベルである場合に、第１の制御レジスタ群２３へアクセスするので、第１の制御レジスタ群２３へのアクセスは、常に最優先でバス権取得され、バス権取得待ちにならない。
【０１７９】
レジスタ設定制御部２０４は、垂直同期信号４５が非表示期間を示すＨＩＧＨレベルの間、第１の制御レジスタ群２３の内容を用いて、第２の制御レジスタ群２９の内容を順次更新する。
【０１８０】
レジスタ設定制御部２０４は、第２の制御レジスタ群２９の更新を終了すると、表示設定起動フラグ用レジスタ４８を“０”にリセットし、表示設定終了フラグ用レジスタ１２１を“１”にセットする。
【０１８１】
表示設定終了フラグ用レジスタ１２１の内容は、割り込み制御信号１２２としてホストＣＰＵ２１へ出力される。
第２の表示設定レジスタのレジスタ出力４３を始めとして、第２の制御レジスタ群２９の出力の変更により、表示出力部４４は、対応してデジタル信号処理設定を更新した出力をモニタ４７に出力する。
【０１８２】
ホストＣＰＵ２１は、割り込み制御信号１２２のアサートを検出し、次に設定変更が必要となった時点で、更新する表示設定データのライトアクセスを開始する。
【０１８３】
この構成によれば、垂直同期期間を意識することなく表示設定レジスタへアクセスすることが可能な上にレジスタ設定制御部２０４以外のブロックに、第１の制御レジスタ群２３を含むメモリへのアクセスが占有される可能性があっても、第１の制御レジスタ群２３から第２の制御レジスタ群２９への更新を非表示期間中に効率良く行うことができる。
【０１８４】
なお、外部より表示設定更新を行うのはホストＣＰＵに限らず、表示設定データを生成する手段全般に渡るものである。
また、ホストＣＰＵ２１への表示設定終了を割り込み信号により通知する構成について説明したが、表示設定終了フラグ用レジスタ１２１をホストＣＰＵ２１がポーリングする方法で表示設定制御を行うことも可能である。
【０１８５】
ここでは、データバス２３０へ接続されるブロックの数が３ブロックである場合を説明したが、ブロックの数が自然数である場合にも適用される。
（実施の形態１１）
図１５は図８にバスアービターを付加した構成を示し、同様の効果が得られる。
【０１８６】
図１５は、図８の表示処理装置４６において、ＣＰＵインターフェース２２９とデータバスアービター２３４を追加し、レジスタ設定制御部２０４、ＣＰＵインターフェース２２９とレジスタ記憶部２０２をデータバス２３０で接続した構成を示している。
【０１８７】
図１５の表示処理装置４６では、表示設定データを出力する制御データおよびアドレスデータ線３５をＣＰＵインターフェース２２９に接続し、レジスタ設定制御部２０４、ＣＰＵインターフェース２２９とレジスタ記憶部２０２をデータバス２３０で接続することにより、レジスタ設定制御部２０４とＣＰＵインターフェース２２９からレジスタ記憶部２０２へ表示設定データの読み書きを行う。
【０１８８】
データバスアービター２３４は、レジスタ設定制御部２０４とＣＰＵインターフェース２２９のどちらがレジスタアクセスを行うかを決定する。
（実施の形態１２）
図１６は図１０にバスアービターを付加した構成を示し、同様の効果が得られる。
【０１８９】
図１６は、図１０の表示処理装置４６において、ＣＰＵインターフェース２２９とデータバスアービター２３４を追加し、レジスタ設定制御部２０４、ＣＰＵインターフェース２２９、レジスタ記憶部２０２とフレーム数検出部２０７をデータバス２３０で接続した構成を示している。
【０１９０】
図１６の表示処理装置４６では、表示設定データを出力する制御データおよびアドレスデータ線３５をＣＰＵインターフェース２２９に接続し、レジスタ設定制御部２０４、ＣＰＵインターフェース２２９、レジスタ記憶部２０２とフレーム数検出部２０７をデータバス２３０で接続することにより、レジスタ設定制御部２０４とＣＰＵインターフェース２２９からレジスタ記憶部２０２とフレーム数検出部２０７へのレジスタ読み書きを行う。
【０１９１】
データバスアービター２３４は、レジスタ設定制御部２０４とＣＰＵインターフェース２２９のどちらがレジスタアクセスを行うかを決定する。
（実施の形態１３）
図１７は図１２にバスアービターを付加した構成を示し、同様の効果が得られる。
【０１９２】
図１７は、図１２の表示処理装置４６において、ＣＰＵインターフェース２２９とデータバスアービター２３４を追加して、レジスタ設定制御部２０４、ＣＰＵインターフェース２２９、レジスタ記憶部２０２をデータバス２３０で接続した構成を示している。
【０１９３】
図１７の表示処理装置４６では、表示設定データを出力する制御データおよびアドレスデータ線３５をＣＰＵインターフェース２２９に接続し、レジスタ設定制御部２０４、ＣＰＵインターフェース２２９とレジスタ記憶部２０２をデータバス２３０で接続することにより、レジスタ設定制御部２０４とＣＰＵインターフェース２２９からレジスタ記憶部２０２へのレジスタ読み書きを行う。
【０１９４】
データバスアービター２３４は、レジスタ設定制御部２０４とＣＰＵインターフェース２２９のどちらがレジスタアクセスを行うかを決定する。
【０１９６】
【発明の効果】
以上のように本発明の表示処理装置によると、ホストＣＰＵとモニタの間に介装されて表示設定データをホストＣＰＵで更新する表示処理装置であって、垂直同期信号に対し非同期に生成された各種表示設定データを書き込み制御信号により一時保持するアドレス空間にマッピングされた第１の表示設定レジスタおよび第２の表示設定レジスタと、アドレスアクセスに対し前記複数の第１，第２の表示設定レジスタに対応する前記書き込み制御信号を生成するデコーダと、前記第１，第２の表示設定レジスタの出力の一対とする入力より出力の選択を切り換えるセレクタと、前記セレクタの出力に従ってビデオ表示信号のデジタル処理を行う表示出力部とを設け、前記セレクタの切り換えを制御するセレクタ選択信号生成部を、垂直同期信号に対し非同期に生成出力された表示制御情報を一時保持する第１，第２のフィールドを備えた表示制御レジスタと、前記第２のフィールドの出力を第１のフィールドと垂直同期信号のタイミングで保持するフリップフロップとで構成し、前記フリップフロップの出力信号によって前記セレクタの切り換えを制御し、前記デコーダから出力される書き込みストローブ線で制御されて前記第１，第２のフィールドに個別に表示設定制御データをセットするように構成したので、全ての表示設定レジスタをホストＣＰＵからマッピングすることにより、アプリケーションプログラムの汎用性と、表示設定切り替えの高速化を実現可能である。
【０１９７】
また、請求項２の発明によれば、複数の表示設定レジスタの一部を選択して垂直同期信号のタイミングにより更新可能となる。また、請求項３の発明によれば、請求項１の発明に対し複数の表示設定レジスタの一部を選択して垂直同期信号のタイミングにより更新可能となる。
【０１９８】
また、請求項４と請求項９の発明によれば、表示設定パターンを２種類常時保持し、高速に切り替えることが可能となる。
【０１９９】
また、請求項５の発明によれば、請求項１，３，４の効果に加え、ホストＣＰＵの表示制御に垂直同期信号を不要とすることが可能となる。
【０２００】
また、請求項６の発明によれば、ホストＣＰＵからの表示設定変更のためのレジスタアクセスを表示設定を変更したい数フレーム前に完了することが可能となる。
【０２０１】
また、請求項７の発明によれば、複数通りの表示設定を切替えて使用する場合、ホストＣＰＵからのレジスタアクセス量を減らすことが可能となる。また、請求項８の発明によれば、第１の表示設定レジスタがバス接続され、第２の表示設定レジスタへの更新時に、第１の制御レジスタ群を含むメモリへのアクセスが、他の用途で占有される可能性がある構成であっても、レジスタ設定制御部からの第１の表示設定レジスタへのアクセスが優先され、第２の表示設定レジスタの更新が非表示期間中に効率良く行うことが可能となる。
【図面の簡単な説明】
【図１】本発明の（実施の形態１）の表示処理装置の構成図
【図２】同実施の形態のホストＣＰＵおよび表示処理装置の制御タイミング図
【図３】本発明の（実施の形態２）の表示処理装置の構成図
【図４】同実施の形態のホストＣＰＵおよび表示処理装置の制御タイミング図
【図５】本発明の（実施の形態３）の表示処理装置の構成図
【図６】本発明の（実施の形態４）の表示処理装置の構成図
【図７】本発明の（実施の形態５）の表示処理装置の構成図
【図８】本発明の（実施の形態７）の表示処理装置の構成図
【図９】同実施の形態のホストＣＰＵおよび表示処理装置の制御タイミング図
【図１０】本発明の（実施の形態８）の表示処理装置の構成図
【図１１】同実施の形態のホストＣＰＵおよび表示処理装置の制御タイミング図
【図１２】本発明の（実施の形態９）の表示処理装置の構成図
【図１３】本発明の（実施の形態１０）の表示処理装置の構成図
【図１４】同実施の形態のホストＣＰＵおよび表示処理装置の制御タイミング図
【図１５】本発明の（実施の形態１１）の表示処理装置の構成図
【図１６】本発明の（実施の形態１２）の表示処理装置の構成図
【図１７】本発明の（実施の形態１３）の表示処理装置の構成図
【図１８】従来の表示処理装置の構成図
【図１９】同従来例のタイムチャート図
【符号の説明】
２１    ホストＣＰＵ
２２    デコーダ
２２ａ    書き込みストローブ線
２４〜２８，２１７〜２２１，２２３〜２２７    第１の表示設定レジスタ
２３    第１の制御レジスタ群
２９    第２の制御レジスタ群
３０〜３４    第２の表示設定レジスタ
３５    制御データおよびアドレスデータ線
３６    制御データ線
３７〜４１    書き込み制御信号
４４    表示出力部
４５    垂直同期信号
４８    表示設定起動フラグ用レジスタ
４９    第１の制御信号生成部
４９ａ    第１の制御信号
５０    表示制御インデックスレジスタ
６１〜６５    セレクタ
７０ａ    第１の制御信号
８０    表示制御インデックスレジスタ
８１ｂ〜８５ｂ    制御回路
８１〜８５    フィールド
８６ｂ〜９０ｂ    制御回路
９０    フリップフロップ
９０ａ    セレクト信号
９１〜９５    フリップフロップ
９１ａ〜９５ａ    第１の制御信号
１００    制御回路
１０２〜１０６    書き込み制御信号
１１０，１１１    第１，第２のフィールド
１１２    表示制御レジスタ
１１３    セレクタ選択信号（第１の制御信号）
１１４    セレクタ選択信号
１１５    セレクタ選択信号生成部
１２０    遅延回路
１２１    表示設定終了フラグ用レジスタ
１２２    割り込み制御信号
２００    データバス
２０７    フレーム数検出部
２０８    フレーム数設定レジスタ
２０９    フレームカウンタ
２１０    比較器
２０２    レジスタ記憶部
２０４    レジスタ設定制御部
２１２    フレーム数一致フラグ
２１４    制御回路
２１６    第３の制御レジスタ群
２２２    第４の制御レジスタ群
２２８    表示設定選択レジスタ
２２９    ＣＰＵインターフェース
２３０    データバス
２３４    データバスアービター
２３５    優先順位切替え回路
２３６〜２３８    データバスのバス権取得の要求信号
２３９〜２４１    データバスのバス権取得の承認信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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