(57)【特許請求の範囲】
【請求項１】
負荷に負荷電流を供給する出力トランジスタと、
該出力トランジスタに流れる負荷電流を検出するための検出トランジスタと、
該検出トランジスタに直列に接続されると共に、前記検出トランジスタに前記負荷電流に比例した電流が流れるように前記検出トランジスタと共に前記出力トランジスタに並列に接続される第１トランジスタと、
該第１トランジスタと共にカレントミラー回路を構成する第２トランジスタと、
を備え、前記出力トランジスタ及び前記検出トランジスタの制御端子を互いに電気的に接続して、前記負荷駆動用の制御信号にて前記出力トランジスタ及び前記検出トランジスタを略同時に駆動できるように構成すると共に、前記第２トランジスタに流れる電流により前記出力トランジスタの制御端子の電圧レベルを変化させて前記負荷電流を所定値に制限するように構成してなる負荷駆動回路であって、
前記出力トランジスタ及び前記検出トランジスタの制御端子間に、
前記検出トランジスタに前記負荷電流に比例した電流が流れた際に前記第１トランジスタで生じる電圧降下と実質的に同じ電圧降下を生じさせて、前記出力トランジスタと前記検出トランジスタとの動作点を略一致させる電圧降下手段、
を設け、更に、
前記制御信号として、前記検出トランジスタの制御端子に定電流を供給する定電流回路を設けたことを特徴とする負荷駆動回路。
【請求項２】
前記出力トランジスタ及び前記検出トランジスタは、ドレインが互いに接続され、制御端子であるゲートが前記電圧降下手段を介して互いに接続されたＭＯＳトランジスタから構成されていることを特徴とする請求項１に記載の負荷駆動回路。
【請求項３】
前記出力トランジスタ及び前記検出トランジスタを構成するＭＯＳトランジスタは、Ｎチャネル型であり、前記定電流回路は、前記検出トランジスタの制御端子であるゲート側に定電流を流し込み、前記第２トランジスタは、該定電流回路から前記電圧降下手段を介して前記出力トランジスタの制御端子であるゲートに供給される定電流を引き込むことを特徴とする請求項２に記載の負荷駆動回路。
【請求項４】
前記定電流回路からの定電流の供給を遮断して前記出力トランジスタをオフする際に、前記出力トランジスタのゲートを放電させる放電手段を備えたことを特徴とする請求項２又は請求項３記載の負荷駆動回路。
【請求項５】
前記第１トランジスタ及び第２トランジスタは、ベース及びエミッタが夫々共通接続されたバイポーラトランジスタからなり、前記第１トランジスタを構成するバイポーラトランジスタのコレクタが、前記検出トランジスタ及び前記共通接続されたベースに接続され、前記第２トランジスタを構成するバイポーラトランジスタのコレクタが、前記出力トランジスタの制御端子に接続されていることを特徴とする請求項１〜請求項４いずれか記載の負荷駆動回路。
【請求項６】
前記電圧降下手段は、ＰＮ接合により順方向電圧を発生させる半導体素子であることを特徴とする請求項５に記載の負荷駆動回路。
【請求項７】
前記第１トランジスタ及び第２トランジスタは、ゲート及びソースが夫々共通接続されたＭＯＳトランジスタからなり、前記第１トランジスタを構成するＭＯＳトランジスタのドレインが、前記検出トランジスタ及び前記共通接続されたゲートに接続され、前記第２トランジスタを構成するＭＯＳトランジスタのドレインが、前記出力トランジスタの制御端子に接続されていることを特徴とする請求項１〜請求項４いずれか記載の負荷駆動回路。
【請求項８】
前記電圧降下手段は、ゲート−ソース間電圧により電圧降下を生じさせるＭＯＳトランジスタからなることを特徴とする請求項７記載の負荷駆動回路。
【請求項９】
前記定電流回路は、
カレントミラー回路を構成する第３トランジスタ及び第４トランジスタと、
前記第３トランジスタと共に正負の電源ライン間に接続され、該第３トランジスタに定電流を流す定電流源とを備え、
前記第４トランジスタを前記検出トランジスタの制御端子に接続することにより、前記第３トランジスタに流れる電流に比例した定電流を、前記第４トランジスタを介して、前記検出トランジスタの制御端子に供給するよう構成されていることを特徴とする請求項１〜請求項８いずれか記載の負荷駆動回路。
【請求項１０】
前記第３トランジスタ及び第４トランジスタは、ベース及びエミッタが夫々共通接続されたバイポーラトランジスタからなり、前記第３トランジスタを構成するバイポーラトランジスタのコレクタが、前記定電流源及び前記共通接続されたベースに接続され、前記第４トランジスタを構成するバイポーラトランジスタのコレクタが、前記検出トランジスタの制御端子に接続されていることを特徴とする請求項９記載の負荷駆動回路。
【請求項１１】
前記定電流回路は、
前記第４トランジスタのコレクタにベースが接続され、前記第４トランジスタのエミッタにエミッタが接続され、コレクタが前記定電流源の第３トランジスタとは反対側の電源ラインに接続された、前記第４トランジスタと同じバイポーラトランジスタからなる第５トランジスタと、
前記第４トランジスタのコレクタにエミッタが接続され、前記第５トランジスタのコレクタにベースが接続され、コレクタが前記検出トランジスタのベースに接続された、前記第４トランジスタと同じバイポーラトランジスタからなる第６トランジスタと、
を備え、前記第６トランジスタを介して前記第３トランジスタに流れる電流に比例した定電流を前記検出トランジスタの制御端子に供給することにより、前記第４トランジスタのアーリ効果によって生じる電流変化を防止したことを特徴とする請求項１０記載の負荷駆動回路。
【請求項１２】
前記定電流回路において、コレクタが前記検出トランジスタの制御端子に接続されるバイポーラトランジスタは、前記出力トランジスタの制御端子に接続される第２のコレクタを有し、該第２のコレクタを介して、前記出力トランジスタの制御端子にも直接定電流を供給することを特徴とする請求項１０又は請求項１１記載の負荷駆動回路。
【請求項１３】
前記出力トランジスタの制御端子を所定電圧以下にクランプするクランプ手段を設けたことを特徴とする請求項１〜請求項１２いずれか記載の負荷駆動回路。
【請求項１４】
前記第１トランジスタ及び第２トランジスタと共にカレントミラー回路を構成する第７トランジスタと、
該第７トランジスタに流れる電流により、前記負荷電流が所定値以上の過電流になったことを検出すると、前記出力トランジスタ及び前記検出トランジスタをオフさせ、この後、前記負荷電流が過電流でなくなったことを検出すると前記出力トランジスタ及び前記検出トランジスタをオンさせる断続制御回路と、
を備えたことを特徴とする請求項１〜請求項１３いずれか記載の負荷駆動回路。
【請求項１５】
前記断続制御回路は、前記過電流を検出してから所定時間後に前記出力トランジスタおよび前記検出トランジスタをオフさせる遅延手段を備えたことを特徴とする請求項１４記載の負荷駆動回路。
【請求項１６】
前記出力トランジスタの制御端子と出力端子との間に、前記第２トランジスタをバイパスする電流経路を形成して前記出力トランジスタの動作を安定化させるバイアス手段を設けたことを特徴とする請求項１〜請求項１５いずれか記載の負荷駆動回路。
【請求項１７】
前記第２トランジスタの制御端子と該第２トランジスタの出力端子が接続される電源ラインとの間に電流経路を形成して前記第２トランジスタの動作を安定化させるバイアス手段を設けたことを特徴とする請求項１〜請求項１６いずれか記載の負荷駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、負荷を駆動する負荷駆動回路に関し、特に負荷電流を所定電流以下に制限する機能を有する負荷駆動回路に関する。
【０００２】
【従来の技術】
従来より、負荷電流が過電流になったときに負荷電流を制限する負荷駆動回路として、特開平２−２２６８０８号公報に開示されているように、ＭＯＳトランジスタからなる出力トランジスタに対して、ドレイン及びゲートが共通接続されたＭＯＳトランジスタからなる電流検出用のトランジスタ（以下、検出トランジスタという）を設けると共に、この検出トランジスタのソース側にカレントミラー回路を構成する一方のトランジスタ（以下、第１トランジスタという）を設け、カレントミラー回路を構成する他方のトランジスタ（以下、第２トランジスタという）に流れる電流によって出力トランジスタのゲート電圧を制御することにより、出力トランジスタを介して負荷に流れる負荷電流を所定値以下に制限するようにしたものが知られている。
【０００３】
しかしながら、この公報に開示された負荷駆動回路では、出力トランジスタのゲートと検出トランジスタのゲートとを抵抗を介して接続するか、或いは直結するようにしていることから、出力トランジスタのゲート−ソース間電圧と、検出トランジスタのゲート−ソース間電圧とを一致させることができず、各トランジスタの動作点がずれてしまうという問題があった。
【０００４】
つまり、検出トランジスタのソース側にカレントミラー回路を構成する第１トランジスタが接続され、出力トランジスタのソース側にはこうしたトランジスタは接続されないことから、これら各トランジスタのソース電位が、第１トランジスタに電流が流れることによって生じる電圧降下分（第１トランジスタがバイポーラトランジスタの場合、ＰＮ接合の順方向電圧Ｖｆ：約０．７Ｖとなる）だけ電位差が生じ、出力トランジスタと検出トランジスタとの動作点がずれてしまうのである。
【０００５】
そして、このように動作点がずれると、検出トランジスタにより出力トランジスタに流れる負荷電流を正確に検出することができなくなり、電流制限を高精度に実行できなくなってしまう。
一方、こうした問題を解決し得る負荷駆動回路として、本願出願人は、既に、出力トランジスタのゲートと検出トランジスタのゲートとの間に、第１トランジスタにて生じる電圧降下と同じ電圧降下を発生させる電圧降下手段を設けたものを提案している（特開平１０−３２４７５号公報参照）。
【０００６】
以下、この提案の負荷駆動回路の一例を図１５を用いて説明する。
図１５は、出力トランジスタＴｏ及び検出トランジスタＴｓにＮチャネルのＭＯＳトランジスタを使用し、出力トランジスタＴｏのドレインを、出力端子４を介して、一端に負荷駆動用の直流電源の正極側より正の電源電圧を受ける負荷２の他端に接続し、出力トランジスタＴｏのソースを、出力端子６を介して、直流電源の負極側と同電位のグランドに接地することにより、出力トランジスタＴｏが所謂ローサイドスイッチとして動作するようにした負荷駆動回路を表す。
【０００７】
そして、図１５に示すように、上記提案の負荷駆動回路によれば、検出トランジスタＴｓのドレインは、出力トランジスタＴｏのドレインに接続され、検出トランジスタＴｓのソースは、カレントミラー回路１０を構成する一方のトランジスタ（第１トランジスタ）Ｔａを介して、出力トランジスタＴｏのソースに接続され、出力トランジスタＴｏのゲート−ソース間には、カレントミラー回路１０を構成する他方のトランジスタ（第２トランジスタ）Ｔｂが接続され、更に、出力トランジスタＴｏ及び検出トランジスタＴｓのゲート間には、検出トランジスタＴｓを介して第１トランジスタＴａに流れる負荷電流に比例した電流によって第１トランジスタＴａで生じる電圧降下を発生させる電圧降下手段２０が設けられる。
【０００８】
このため、上記提案の負荷駆動回路によれば、出力トランジスタＴｏに負荷電流が流れているときには、この出力トランジスタＴｏのドレイン−ソース間電圧と、検出トランジスタＴｓのドレイン−ソース間電圧とが一致して、検出トランジスタＴｓには、負荷電流に比例した電流が正確に流れることになり、出力トランジスタＴｏ及び検出トランジスタＴｓのドレイン間を直結又は抵抗を介して接続した場合に比べて、出力トランジスタＴｏに流れる負荷電流を精度よく制限することができる。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記提案の負荷駆動回路は、図１５に示すように、電源端子８を介して外部から供給される電源電圧にて定電圧を生成する定電圧回路５０を備え、この定電圧回路５０にて生成された定電圧を、抵抗Ｒａを介して検出トランジスタＴｓの制御端子（詳しくはゲート）に印加することにより、出力トランジスタＴｏ及び検出トランジスタＴｓを定電圧駆動するように構成されていたため、出力トランジスタＴｏや抵抗Ｒａのばらつき或いはその温度特性等によって、出力トランジスタＴｏに流れる負荷電流を設計値に制御できないことがあった。
【００１０】
つまり、出力トランジスタＴｏに流れる負荷電流（換言すればドレイン電流）ＩD は、図１６に曲線で示すＶGS−ＩD 特性から明らかなように、ゲート−ソース間電圧ＶGSが増加するに従い急激に上昇する。
一方、図１５に示す負荷駆動回路において、定電圧回路５０から抵抗Ｒａを介して検出トランジスタＴｓのゲート側に供給される電流は、抵抗Ｒａの抵抗値と抵抗Ｒａの両端電圧とにより決定され、出力トランジスタＴｏのゲート−ソース間電圧ＶGSが増加する程低下する。このため、定電圧回路５０からカレントミラー回路１０の第２トランジスタＴｂに供給可能な電流（詳しくはこの電流のドレイン電流ＩD 換算値）も、図１６に実線で示す供給電流特性のように、出力トランジスタＴｏのゲート−ソース間電圧ＶGSが増加する程少なくなる。
【００１１】
そして、図１５に示す負荷駆動回路では、検出トランジスタＴｓからカレントミラー回路１０の第１トランジスタＴａに流れる電流（負荷電流に比例した電流）を第２トランジスタＴｂに供給できなくなったときに、出力トランジスタＴｏのゲート電圧が低下して、負荷電流（ドレイン電流ＩD ）をそのときの電流値に制限することから、負荷電流の制限値は、ＭＯＳトランジスタのＶGS−ＩD 特性と供給電流特性との交点（図１６に黒丸で示す）でのドレイン電流ＩD となる。
【００１２】
ところが、図１６に点線で示すように、ＭＯＳトランジスタのＶGS−ＩD 特性は、ＭＯＳトランジスタ自体の特性のばらつきや温度変化によって変動し、また、定電圧回路５０からカレントミラー回路１０への供給電流特性も、抵抗Ｒａやカレントミラー回路１０を構成するトランジスタＴａ，Ｔｂの特性のばらつき、或いはその温度変化によって変動する。
【００１３】
このため、上記提案の負荷駆動回路では、出力トランジスタＴｏに流れる負荷電流に比例した電流を、検出トランジスタＴｓを介して、カレントミラー回路１０の第１トランジスタＴａに流すことはできるものの、カレントミラー回路１０を介して制限可能な負荷電流が、上記各回路素子のばらつきや温度変化によって変動してしまい、出力トランジスタＴｏに流れる負荷電流を設計値に制御することができなくなってしまうのである。
【００１４】
本発明は、こうした問題に鑑みなされたものであり、回路素子の特性のばらつきや温度変化等の影響を受けることなく、負荷電流を所定値以下に高精度に制限し得る負荷駆動回路を提供することを目的とする。
【００１６】
【課題を解決するための手段及び発明の効果】
かかる目的を達成するためになされた請求項１記載の負荷駆動回路においては、図１に例示するように、負荷２に負荷電流を供給する出力トランジスタＴｏに対して、検出トランジスタＴｓと第１トランジスタＴａとの直列回路が並列に接続され、出力トランジスタＴｏ及び検出トランジスタＴｓの制御端子間（図１では各トランジスタのゲート間）には、検出トランジスタＴｓに負荷電流に比例した電流が流れた際に第１トランジスタＴａで生じる電圧降下と実質的に同じ電圧降下を生じさせる電圧降下手段２０が設けられる。また、検出トランジスタＴｓの制御端子（図１ではゲート）には、負荷駆動用の制御信号として定電流Ｉｃを供給する定電流回路３０が接続され、更に、出力トランジスタＴｏの制御端子（図１ではゲート）には、第１トランジスタＴａと共にカレントミラー回路１０を構成し、検出トランジスタＴｓに流れる負荷電流に比例した電流によりその制御端子の電圧レベル（図１ではゲート電圧）を変化させる第２トランジスタＴｂが接続される。
【００１７】
このため、請求項１記載の負荷駆動回路によれば、図１５に示した従来の負荷駆動回路のように、電圧降下手段２０の動作によって、出力トランジスタＴｏと検出トランジスタＴｓとの動作点を一致させることができるだけでなく、出力トランジスタＴｏをオンさせる制御信号として、定電流回路３０から検出トランジスタＴｓの制御端子に定電流Ｉｃを供給することから、第２トランジスタＴｂが出力トランジスタＴｏをオフさせる際の負荷電流を一定にすることができる。
【００１８】
即ち、図１に例示するように、出力トランジスタＴｏ及び検出トランジスタＴｓを、図１５に示した従来回路と同様にＮチャネルのＭＯＳトランジスタにて構成し、負荷駆動用の制御信号として、定電流回路３０から検出トランジスタＴｓの制御端子に定電流Ｉｃを供給するよう構成した場合、定電流回路３０からカレントミラー回路１０に供給可能な電流（詳しくはこの電流の負荷電流ドレイン電流ＩD 換算値）は、図２に実線で示す供給電流特性のように、出力トランジスタＴｏのゲート−ソース間電圧ＶGSが、定電流回路３０が電源端子８を介して外部から供給される電源電圧により定電流Ｉｃを生成できなくなる所定電圧に達するまでの間は、略一定になる。
【００１９】
このため、請求項１記載の負荷駆動回路によれば、図２に示すように、ＭＯＳトランジスタのＶGS−ＩD 特性が、ＭＯＳトランジスタ自体の特性のばらつきや温度変化によって変化したとしても、カレントミラー回路１０を介して制限可能な負荷電流（ドレイン電流ＩD ）を略一定にすることができる。
【００２０】
よって、請求項１記載の負荷駆動回路によれば、図１５に示した従来の負荷駆動回路のように、カレントミラー回路１０によって制限可能な負荷電流の制限値が、出力トランジスタＴｏ等の回路素子の特性のばらつきや温度変化によって変動するのを防止でき、負荷電流をより高精度の制限することができる。
【００２１】
ここで、図１に例示した負荷駆動回路は、図１５に示した従来回路に対応して、本発明の負荷駆動回路を、出力トランジスタＴｏ及び検出トランジスタＴｓにＮチャネルのＭＯＳトランジスタを使用し、一端に負荷駆動用の直流電源の正極側より正の電源電圧を受ける負荷２の他端に、出力端子４を介して出力トランジスタＴｏのドレインを接続し、出力トランジスタＴｏのソースを、出力端子６を介して、直流電源の負極側と同電位のグランドに接地することにより、出力トランジスタＴｏが所謂ローサイドスイッチとして動作するように構成した場合の基本回路を表しているが、例えば、本発明の負荷駆動回路を、図１に示すようなハイサイド型の負荷駆動回路として構成する際には、出力トランジスタＴｏ及び検出トランジスタＴｓをＮＰＮ型のバイポーラトランジスタにて構成してもよい。
【００２２】
また、例えば、負荷駆動回路を、出力トランジスタＴｏを直流電源の正極側から負荷２に至る電流経路上に設けた所謂ハイサイド型の負荷駆動回路として構成する場合には、例えば、出力トランジスタＴｏ及び検出トランジスタＴｓを、ＰチャネルＭＯＳトランジスタ若しくはＰＮＰ型バイポーラトランジスタにて構成するようにしてもよい。
【００２３】
そして、特に、請求項２に記載のように、出力トランジスタＴｏ及び検出トランジスタＴｓをＭＯＳトランジスタにて構成した場合には、ＭＯＳトランジスタは、バイポーラトランジスタに比べて、大電流を流せることから、負荷２に対してより大きな負荷電流を供給できることになる。尚、この場合、請求項２に記載のように、出力トランジスタＴｏ及び検出トランジスタＴｓのドレインは互いに接続し、各トランジスタＴｏ，Ｔｓの制御端子であるゲートを電圧降下手段２０を介して互いに接続するようにすればよい。
【００２４】
また、このように出力トランジスタＴｏ及び検出トランジスタＴｓをＭＯＳトランジスタにて構成する際には、一般に、ＮチャネルＭＯＳトランジスタの方が、ＰチャネルＭＯＳトランジスタよりも大電流を流せることから、より好ましくは、請求項３に記載のように、出力トランジスタＴｏ及び検出トランジスタＴｓを、Ｎチャネル型のＭＯＳトランジスタにて構成するとよい。尚、この場合には、定電流回路３０が、検出トランジスタＴｓのゲートに対して定電流Ｉｃを流し込み、第２トランジスタＴｂが、定電流回路３０から電圧降下手段２０を介して出力トランジスタＴｏのゲートに供給される定電流Ｉｃを引き込むように構成すればよい。
【００２５】
また出力トランジスタＴｏにＭＯＳトランジスタを使用した場合、出力トランジスタＴｏをオフさせるために、定電流回路３０からの定電流Ｉｃの出力を停止させても、出力トランジスタＴｏを構成するＭＯＳトランジスタの寄生容量に蓄積された電荷が放電されるのに時間がかかり、出力トランジスタＴｏを速やかにオフさせることができないことが考えられる。
【００２６】
そこで、請求項２又は請求項３に記載の負荷駆動回路においては、更に、請求項４に記載のように、出力トランジスタＴｏをオフする際に、出力トランジスタＴｏのゲートを放電させる放電手段を設けるとよい。つまり、このようにすれば、負荷２への電流供給を停止する際に、出力トランジスタＴｏを速やかにオフさせて、負荷電流を速やかに遮断することが可能となる。
【００２７】
一方、カレントミラー回路１０を構成する第１トランジスタＴａ及び第２トランジスタＴｂとしては、請求項５に記載のように、バイポーラトランジスタにて構成することもできるし、請求項７に記載のように、ＭＯＳトランジスタにて構成することもできる。
【００２８】
そして、第１トランジスタＴａ及び第２トランジスタＴｂをバイポーラトランジスタにて構成する場合には、請求項５に記載のように、これらバイポーラトランジスタのベース及びエミッタを夫々共通接続し、第１トランジスタＴａを構成するバイポーラトランジスタのコレクタを、その共通接続されたベースと検出トランジスタＴｓとに接続し、第２トランジスタＴｂを構成するバイポーラトランジスタのコレクタを、出力トランジスタＴｏの制御端子に接続すればよい。
【００２９】
また、このように第１トランジスタＴａ及び第２トランジスタＴｂをバイポーラトランジスタにて構成した場合には、請求項６に記載のように、電圧降下手段２０を、例えばダイオードのように、ＰＮ接合により順方向電圧を発生させる半導体素子にて構成すればよい。つまり、電圧降下手段２０に、このような半導体素子を用いれば、第２トランジスタＴｂでの電圧降下と同様の電圧降下を発生させることができ、出力トランジスタＴｏと検出トランジスタＴｓとの動作点を一致させることができる。
【００３０】
また次に、第１トランジスタＴａ及び第２トランジスタＴｂをＭＯＳトランジスタにて構成する場合には、請求項７に記載のように、第１トランジスタＴａ及び第２トランジスタＴｂのゲート及びソースを夫々共通接続し、第１トランジスタＴａを構成するＭＯＳトランジスタのドレインを、その共通接続されたゲートと検出トランジスタＴｓとに接続し、第２トランジスタＴｂを構成するＭＯＳトランジスタのドレインを、出力トランジスタＴｏの制御端子に接続すればよい。
【００３１】
また、このように第１トランジスタＴａ及び第２トランジスタＴｂをＭＯＳトランジスタにて構成した場合には、請求項８に記載のように、電圧降下手段２０を、これらと同じＭＯＳトランジスタにて構成し、そのゲート−ソース間電圧により電圧降下を生じさせるようにすればよい。つまり、電圧降下手段２０をこのように構成すれば、ＭＯＳトランジスタからなる第２トランジスタＴｂでの電圧降下と同様の電圧降下を発生させることができ、出力トランジスタＴｏと検出トランジスタＴｓとの動作点を一致させることができる。
【００３２】
一方、定電流回路３０としては、請求項９に記載のように、カレントミラー回路を構成する第３トランジスタ及び第４トランジスタと、第３トランジスタと共に正負の電源ライン間に接続され、第３トランジスタに定電流Ｉｃを流す定電流源とから構成し、第４トランジスタを検出トランジスタＴｓの制御端子に接続することにより、第３トランジスタに流れる電流に比例した定電流Ｉｃを、第４トランジスタを介して、検出トランジスタＴｓの制御端子に供給するように構成するとよい。
【００３３】
つまり、定電流回路３０をこのように構成すれば、定電流源への供給電圧を、検出トランジスタＴｓの制御端子の電圧変化に関わらず、常に、正・負の電源ラインに印加された電源電圧に対応させることができ、第４トランジスタを介して、検出トランジスタＴｓの制御端子に安定した定電流Ｉｃを供給することが可能となる。
【００３４】
また、定電流回路３０をこのように構成する場合、カレントミラー回路を構成する第３トランジスタ及び第４トランジスタとしては、上述した負荷電流制限用のカレントミラー回路１０を構成する第１トランジスタＴａ及び第２トランジスタＴｂと同様、バイポーラトランジスタにて構成することもできるし、ＭＯＳトランジスタにて構成することもできる。
【００３５】
そして、第３トランジスタ及び第４トランジスタをバイポーラトランジスタにて構成する場合には、請求項１０に記載のように、各トランジスタのベース及びエミッタを夫々共通接続し、第３トランジスタを構成するバイポーラトランジスタのコレクタを、その共通接続されたベース及び定電流源に接続し、第４トランジスタを構成するバイポーラトランジスタのコレクタを、検出トランジスタＴｓの制御端子に接続するようにすればよい。
【００３６】
ところで、このように第３トランジスタ及び第４トランジスタをバイポーラトランジスタにて構成した場合には、第４トランジスタのコレクタ−エミッタ間電圧が変動し、定電流回路３０から検出トランジスタＴｓの制御端子側に供給される電流が、第４トランジスタのアーリ効果によって変動することが考えられる。
【００３７】
つまり、バイポーラトランジスタのアーリ効果は、コレクタ−エミッタ間電圧を増加させると、コレクタ−ベース接合の空乏層がベース領域側に延びて、実行的ベース幅が減少するため、コレクタ電流が増大する、というものであることから、検出トランジスタＴｓ（延いては出力トランジスタＴｏ）の制御端子電圧が低い程、検出トランジスタＴｓの制御端子側に供給される電流が大きくなる。従って、第４トランジスタにアーリ効果が生じた際には、図２に一点鎖線で示すように、供給電流特性が若干傾き、ゲート−ソース間電圧ＶGSが増加する程、制限可能な負荷電流（ドレイン電流ＩD ）が低下することになる。
【００３８】
そこで、こうした問題を防止するためには、請求項１１に記載のように、第４トランジスタに、第４トランジスタと同じバイポーラトランジスタからなるアーリ効果キャンセル用の第５トランジスタ及び第６トランジスタを設けるとよい。
即ち、請求項１１記載の負荷駆動回路は、請求項１０記載の負荷駆動回路の定電流回路３０内に、第４トランジスタのコレクタにベースが接続され、第４トランジスタのエミッタにエミッタが接続され、コレクタが定電流源の第３トランジスタとは反対側の電源ラインに接続された第５トランジスタと、第４トランジスタのコレクタにエミッタが接続され、第５トランジスタのコレクタにベースが接続され、コレクタが前記検出トランジスタＴｓの制御端子に接続された第６トランジスタとを設け、第３トランジスタに流れる電流に比例した定電流Ｉｃを第６トランジスタを介して検出トランジスタＴｓの制御端子に供給するようにしている。
【００３９】
このため、請求項１１に記載の負荷駆動回路によれば、定電流回路３０内でカレントミラー回路を構成する第３トランジスタ及び第４トランジスタにバイポーラトランジスタを使用したとしても、第４トランジスタのコレクタ−エミッタ間電圧を、第５トランジスタのベース−エミッタ間の順方向電圧Ｖｆ（約０．７Ｖ）に固定して、第４トランジスタのアーリ効果をキャンセルすることができる。従って、請求項１１記載の負荷駆動回路によれば、第４トランジスタから第６トランジスタに、第３トランジスタに流れた電流に比例した定電流Ｉｃを流し、これを第６トランジスタから検出トランジスタＴｓの制御端子側に供給できることになる。
【００４０】
よって、この負荷駆動回路によれば、第４トランジスタのアーリ効果の影響を受けることなく、検出トランジスタＴｓの制御端子側に定電流Ｉｃを安定して供給できることになり、負荷電流をより高精度に所定値以下に制限することが可能となる。
【００４１】
また次に、定電流回路３０は、検出トランジスタＴｓの制御端子に定電流Ｉｃを供給することにより、検出トランジスタＴｓを直接駆動すると共に、出力トランジスタＴｏを電圧降下手段２０を介して駆動し、しかも、電流制限用のカレントミラー回路１０を構成する第２トランジスタＴｂに対して、検出トランジスタＴｓに流れた電流に対応した電流を供給するものであるが、この場合、出力トランジスタＴｏを駆動するのに最低必要な定電流回路３０からの出力電圧は、出力トランジスタＴｏがオンするのに必要な制御端子電圧（図１に示したＮチャネルＭＯＳトランジスタからなる出力トランジスタＴｏの場合、ＭＯＳトランジスタのしきい値電圧）に、電圧降下手段２０にて生じる電圧降下分を加えた電圧となる。
【００４２】
従って、定電流回路３０に供給する電源電圧（上記正・負の電源ラインに印加される電源電圧）も、定電流回路３０からの出力電圧がこの電圧以上となるように設定する必要があり、例えば、電源電圧がこれより低い電圧まで変動した際には、出力トランジスタＴｏを駆動（オン）できなくなってしまう。
【００４３】
そこで、電源電圧が変動（低下）した際に負荷の駆動を継続できるようにするには、請求項１２に記載のように、請求項１０又は請求項１１記載の定電流回路３０において、コレクタが検出トランジスタＴｓの制御端子に接続されるバイポーラトランジスタ（第４トランジスタ若しくは第６トランジスタ）を、出力トランジスタＴｏの制御端子に接続される第２のコレクタを有し、この第２のコレクタを介して、出力トランジスタＴｏの制御端子にも直接定電流Ｉｃを供給するように構成するとよい。
【００４４】
つまり、このようにすれば、検出トランジスタＴｓだけでなく、出力トランジスタＴｏについても、定電流回路３０が供給する定電流Ｉｃによって直接駆動することができることから、電源電圧の変動（低下）によって出力トランジスタＴｏを駆動（オン）できなくなる最低電圧を、電圧降下手段２０による電圧降下分だけ低くすることができ、負荷をより安定して駆動することが可能となる。
【００４５】
一方、本発明（請求項１〜請求項１２）では、定電流回路３０による定電流Ｉｃの供給によって出力トランジスタＴｏ及び検出トランジスタＴｓを駆動することから、これら各トランジスタＴｏ，Ｔｓの制御端子電圧（換言すれば、定電流回路３０の出力電圧）は、定電流回路３０の電源電圧付近まで上昇する。このため、定電流回路３０の電源電圧が高い場合には、各トランジスタＴｏ，Ｔｓが破壊してしまうことが考えられる。
【００４６】
このため、本発明（請求項１〜請求項１２）の負荷駆動回路においては、更に、請求項１３に記載のように、出力トランジスタＴｏの制御端子を所定電圧以下にクランプするクランプ手段を設けるとよい。つまり、このようにすれば、出力トランジスタＴｏの制御端子電圧（延いては、検出トランジスタＴｓの制御端子電圧）が過大となって、各トランジスタＴｏ，Ｔｓが破壊するのを防止できる。
【００４７】
尚、このクランプ手段としては、例えば、出力トランジスタＴｏの制御端子電圧を直接所定電圧以下にクランプするように構成してもよく、或いは、定電流回路３０に供給される電源電圧を所定電圧以下にクランプすることにより、出力トランジスタＴｏの制御端子電圧を間接的に所定電圧以下にクランプするように構成してもよい。
【００４８】
次に、請求項１４に記載の負荷駆動回路は、上述した請求項１〜請求項１３に記載の負荷駆動回路に対して、更に、第１トランジスタＴａ及び第２トランジスタＴｂと共にカレントミラー回路を構成する第７トランジスタと、この第７トランジスタに流れる電流により、負荷電流が所定値以上の過電流になったことを検出すると、出力トランジスタＴｏ及び検出トランジスタＴｓをオフさせ、この後、負荷電流が過電流でなくなったことを検出すると出力トランジスタＴｏ及び検出トランジスタＴｓをオンさせる断続制御回路とを設けたものである。つまり、この負荷駆動回路は、負荷電流が過電流のときに出力トランジスタＴｏをオフさせることにより、過電流時の出力トランジスタＴｏの損失を低減するようにしているのである。
【００４９】
尚、このように断続制御回路にて、出力トランジスタＴｏ及び検出トランジスタＴｓをオン・オフさせる場合には、請求項１５に記載のように、断続制御回路に、過電流を検出してから所定時間後に出力トランジスタＴｏ及び検出トランジスタＴｓをオフさせる遅延手段を設けるとよい。つまり、このようにすれば、負荷２への通電開始時の突入電流を過電流として、誤って出力トランジスタＴｏをオフさせるのを防止することができる。
【００５０】
また、この場合、断続制御回路が過電流として検出する負荷電流は、定電流回路３０からの供給電流と第２トランジスタＴｂに流れる電流値とで決まる負荷電流の制限値よりも低い値に設定しておく必要はある。これは、断続制御回路による過電流判定値が負荷電流の制限値よりも高いと、負荷電流は、断続制御回路にて過電流が検出される前に、第２トランジスタＴｂに流れる電流によって制限されてしまい、断続制御回路を機能させることができないためである。
【００５１】
ところで、本発明（請求項１〜請求項１５）の負荷駆動回路においては、出力トランジスタＴｏの制御端子と検出トランジスタＴｓの制御端子との間に、カレントミラー回路を構成するトランジスタ１段分の電圧降下を発生させる電圧降下手段を設けることにより、出力トランジスタＴｏと検出トランジスタＴｓとの動作点を一致させていることから、例えば、一時的に電源電圧が低下して、電圧降下手段に所望の電流を流せなくなると、出力トランジスタＴｏの制御端子の電位が不安定となって、負荷電流の制限動作が正常に機能しなくなることが考えられる。
【００５２】
そこで、例えば自動車等、電源電圧が変動し易い条件化で本発明の負荷駆動回路を使用する場合には、請求項１６に記載のように、出力トランジスタＴｏの制御端子と出力端子との間に、第２トランジスタＴｂをバイパスする電流経路を形成して出力トランジスタＴｏの動作を安定化させるバイアス手段を設けるとよい。
【００５３】
つまり、このようにすれば、電源電圧が低下しても電圧降下手段にはバイアス手段を介して確実に電流が流れ、電圧降下手段にて所望の電圧降下を発生させることができる。よって、請求項１６記載の負荷駆動回路によれば、電源電圧が低下しても、出力トランジスタＴｏと検出トランジスタＴｓとの動作点を一致させ、負荷電流の制限動作を安定して機能させることが可能となる。
【００５４】
一方、第２トランジスタＴｂは、電圧降下手段２０を介して出力トランジスタＴｏの制御端子側に流れ込む定電流を、検出トランジスタＴｓに流れる電流に応じて電源ライン側（図１では負の電源ラインであるグランドライン）に引き込むことにより、負荷電流を制限するものであるが、例えば、負荷電流の増大等に伴い、第２トランジスタＴｂの出力端子が接続される電源ラインの電位が変動すると、第２トランジスタＴｂ（換言すればカレントミラー回路１０）の動作が不安定となって、第２トランジスタによる負荷電流の制限動作が正常に機能しなくなることが考えられる。
【００５５】
そこで、こうした問題を防止するには、例えば請求項１７に記載のように、第２トランジスタＴｂの制御端子と該第２トランジスタＴｂの出力端子が接続される電源ラインとの間に電流経路を形成して第２トランジスタＴｂ（換言すればカレントミラー回路１０）の動作を安定化させるバイアス手段を設けるとよい。
【００５６】
つまり、このようにすれば、第２トランジスタＴｂの２つの出力端子（ドレイン及びソース、或いは、コレクタ及びエミッタ）の内、出力トランジスタＴｏの制御端子に接続される出力端子とは反対側の出力端子が接続される電源ラインの電位が変動しても、バイアス手段によって、第２トランジスタＴｂの制御端子の電源ラインに対する電位差を略一定に保持することができる。よって、請求項１７記載の装置によれば、第２トランジスタＴｂ、延いてはカレントミラー回路１０の動作が、電源ラインの電位変動によって不安定となるのを防止することができる。
【００５７】
尚、請求項１６及び請求項１７において、バイアス手段としては、電源電圧や電源ラインの電位が安定しているときの動作に影響を与えることのないように、微小電流を流すことができればよいため、具体的には、抵抗値が比較的大きい抵抗、若しくは、微小電流を強制的に流す定電流回路を使用すればよい。
【００５８】
【発明の実施の形態】
以下に、本発明の実施形態を図面に沿って説明する。
（第１実施例）
図３は、第１実施例の負荷駆動回路の構成を表す電気回路図である。
【００５９】
第１実施例の負荷駆動回路は、図１に例示した基本回路と同様、出力トランジスタＴｏ及び検出トランジスタＴｓにＮチャネル型のＭＯＳトランジスタを使用し、出力トランジスタＴｏのドレインを、出力端子４を介して、一端が負荷駆動用直流電源の正極側に接続された負荷２の他端に接続し、出力トランジスタＴｏのソースを、出力端子６を介して、負荷駆動用直流電源の負極側と同電位のグランドに接地した、所謂ローサイド型の負荷駆動回路である。
【００６０】
そして、本実施例の負荷駆動回路では、検出トランジスタＴｓのドレインが、出力トランジスタＴｏのドレインに接続され、検出トランジスタＴｓのソースが、カレントミラー回路１０を構成する第１トランジスタとしてのＮＰＮトランジスタＴ１を介して、出力トランジスタＴｏのソースに接続され、検出トランジスタＴｓ及び出力トランジスタＴｏのゲート間には、検出トランジスタＴｓのゲート側をアノード、出力トランジスタＴｏのゲート側をカソードとして、電圧降下手段２０を構成するダイオードＤが設けられている。
【００６１】
また、カレントミラー回路１０において、第１トランジスタとしてのＮＰＮトランジスタＴ１は、コレクタが検出トランジスタＴｓのソースに接続され、エミッタが出力トランジスタＴｏのソースに接続され、ベースが自己のコレクタに接続されると共に第２トランジスタとしてのＮＰＮトランジスタＴ２のベースに共通接続されている。そして、この第２トランジスタとしてのＮＰＮトランジスタＴ２は、エミッタがＮＰＮトランジスタＴ１のエミッタに共通接続され、コレクタが、出力トランジスタＴｏのゲートに接続されている。
【００６２】
また、本実施例の負荷駆動回路においては、検出トランジスタＴｓのゲートに、電源端子８を介して外部から電源供給を受けて定電流を生成する定電流回路３０が接続されており、この定電流回路３０から検出トランジスタＴｓのゲート側に定電流Ｉｃを流し込むようにされている。
【００６３】
このように構成された本実施例の負荷駆動回路において、負荷２を駆動する際には、電源端子８を介して定電流回路３０に電源電圧を供給することにより、定電流回路３０を動作させる。すると、定電流回路３０から検出トランジスタＴｓのゲート側に定電流Ｉｃが流れ出し、検出トランジスタＴｓのゲートに電流が流れ込むと共に、出力トランジスタＴｏのゲートにも、ダイオードＤを介して電流が流れ込む。この結果、検出トランジスタＴｓ及び出力トランジスタＴｏのゲート−ソース間電圧ＶGSが共に各トランジスタＴｓ，Ｔｏのしきい値電圧を超えて、各トランジスタＴｓ，Ｔｏがオン状態となる。そして、このとき、負荷２には、出力トランジスタＴｏを介して、負荷電流が供給される。
【００６４】
またこのとき、負荷２がショートなど何らかの原因で低インピーダスになると、負荷電流が通常動作電流よりも大きくなって、出力端子４の電圧が上昇する。そして、この出力端子４の電圧が、第１トランジスタとしてのＮＰＮトランジスタＴ１にベース電流を供給できる電圧、すなわちベース−エミッタ間順方向電圧以上になると、検出トランジスタＴｓには、負荷電流の一部（換言すれば負荷電流に比例した電流）が流れる。
【００６５】
この電流は、ＮＰＮトランジスタＴ１，Ｔ２により構成されるカレントミラー回路１０によって、１／ｎ倍され、第２トランジスタとしてのＮＰＮトランジスタＴ２が、１／ｎ倍された電流分だけ、出力トランジスタＴｏのゲート側から電流を引き抜く。
【００６６】
またこのとき、ＮＰＮトランジスタＴ２が引き抜く電流が、定電流回路３０が供給する定電流Ｉｃよりも小さい場合には、出力トランジスタＴｏ及び検出トランジスタＴｓはオン状態に保持されるが、負荷電流が更に増大して、ＮＰＮトランジスタＴ２が引き抜く電流が、定電流回路３０が供給する定電流Ｉｃを越えると、定電流回路３０からの定電流はＮＰＮトランジスタＴ２側に吸収されてしまい、出力トランジスタＴｏ及び検出トランジスタＴｓのゲート電圧が低下して、負荷電流が減少する。この結果、負荷電流は所定値以下に制限されることになる。
【００６７】
そして、こうしたカレントミラー回路１０による負荷電流の制限値Ｉmax は、出力トランジスタＴｏに流れる電流と検出トランジスタＴｓ（換言すればＮＰＮトランジスタＴ１）に流れる電流との比をｍ対１とし、ＮＰＮトランジスタＴ１に流れる電流とＮＰＮトランジスタＴ２に流れる電流との比をｎ対１とすると、次式(1) のように表すことができる。
【００６８】
Ｉmax ＝Ｉｃ×ｍ×ｎ    …(1)
即ち、本実施例の負荷駆動回路においては、負荷電流の制限値Ｉmax は、定電流回路３０が供給する定電流Ｉｃと、検出トランジスタＴｓ及びカレントミラー回路１０による負荷電流のフィードバック定数（ｍ，ｎ）だけで決まり、図２を用いて説明したように、出力トランジスタＴｏのＶGS−ＩD 特性のばらつき等、他の回路素子の電気的特性に依存しないことが解る。
【００６９】
また、カレントミラー回路１０の動作時においては、検出トランジスタＴｓのソース電位が、出力トランジスタＴｏのソース電位に対して、ＮＰＮトランジスタＴ１のベース−エミッタ間電圧分だけ上昇するが、これら各トランジスタＴｓ，Ｔｏのゲート間には、ダイオードＤが挿入されているため、出力トランジスタＴｏのゲート電圧は、ダイオードＤの順方向電圧分だけ、検出トランジスタＴｓのゲート電圧よりも高くなる。このため、出力トランジスタＴｏと検出トランジスタＴｓのゲート−ソース間電圧は同一となり、これら各トランジスタＴｏ，Ｔｓの動作点を一致させることができる。
【００７０】
従って、本実施例の負荷駆動回路によれば、負荷電流を所望の電流制限値以下に高精度に制限することができるようになる。
尚、本実施例においては、電圧降下手段２０として、ダイオードＤを用いるようにしているが、電圧降下手段２０は、カレントミラー回路１０におけるＮＰＮトランジスタＴ１のベース−エミッタ間電圧と等しい電圧を発生させるためのものであるため、ＰＮ接合を用いた順方向電圧を発生させる他の手段、例えばベースとエミッタを共通にしたバイポーラトランジスタ、或いは、ベースとコレクタを共通にしたバイポーラトランジスタ等を用いて構成してもよい。また、ＮＰＮトランジスタＴ１のベース−エミッタ間電圧と実質的に等しい電圧降下を生じさせるものであれば他の手段を用いてもよい。
【００７１】
（第２実施例）
図４は、第２実施例の負荷駆動回路の構成を表す電気回路図である。
第２実施例の負荷駆動回路は、出力トランジスタＴｏ及び検出トランジスタＴｓにＰチャネル型のＭＯＳトランジスタを使用し、出力トランジスタＴｏのソースを、出力端子４を介して、負荷駆動用直流電源の正極側に接続し、出力トランジスタのドレインを、出力端子６を介して、一端が直流電源の負極側と同電位のグランドに接地された負荷２の他端に接続した、所謂ハイサイド型の負荷駆動回路である。
【００７２】
そして、本実施例の負荷駆動回路では、検出トランジスタＴｓのドレインが、出力トランジスタＴｏのドレインに接続され、検出トランジスタＴｓのソースが、カレントミラー回路１０を構成する第１トランジスタとしてのＰＮＰトランジスタＴ３を介して、出力トランジスタＴｏのソースに接続され、検出トランジスタＴｓ及び出力トランジスタＴｏのゲート間には、出力トランジスタＴｏのゲート側をアノード、検出トランジスタＴｓのゲート側をカソードとして、電圧降下手段２０を構成するダイオードＤが設けられている。
【００７３】
また、カレントミラー回路１０において、第１トランジスタとしてのＰＮＰトランジスタＴ３は、コレクタが検出トランジスタＴｓのソースに接続され、エミッタが出力トランジスタＴｏのソースに接続され、ベースが自己のコレクタに接続されると共に第２トランジスタとしてのＰＮＰトランジスタＴ４のベースに共通接続されている。そして、この第２トランジスタとしてのＰＮＰトランジスタＴ４は、エミッタがＰＮＰトランジスタＴ３のエミッタに共通接続され、コレクタが、出力トランジスタＴｏのゲートに接続されている。
【００７４】
また、本実施例の負荷駆動回路においては、検出トランジスタＴｓのゲートに、電源端子９を介して外部から電源供給を受けて定電流を生成する定電流回路３０が接続されており、この定電流回路３０により、検出トランジスタＴｓのゲート側から定電流Ｉｃを引き込むようにされている。
【００７５】
このように構成された本実施例の負荷駆動回路において、負荷２を駆動する際には、電源端子９を介して定電流回路３０に電源電圧を供給することにより、定電流回路３０を動作させる。すると、定電流回路３０が検出トランジスタＴｓのゲート側から定電流Ｉｃを引き込むことから、検出トランジスタＴｓ及び出力トランジスタＴｏのゲート電圧が低下し、検出トランジスタＴｓ及び出力トランジスタＴｏのゲート−ソース間電圧ＶGSが共に各トランジスタＴｓ，Ｔｏのしきい値電圧を超えて、各トランジスタＴｓ，Ｔｏがオン状態となる。そして、このとき、負荷２には、出力トランジスタＴｏを介して、負荷電流が供給される。
【００７６】
またこのとき、負荷２がショートなど何らかの原因で低インピーダスになると、負荷電流が通常動作電流よりも大きくなって、出力端子６の電圧が低下する。そして、この出力端子６の電圧が、第１トランジスタとしてのＰＮＰトランジスタＴ３にベース電流を供給できる電圧、すなわちベース−エミッタ間順方向電圧以上になると、検出トランジスタＴｓには、負荷電流の一部（換言すれば負荷電流に比例した電流）が流れる。
【００７７】
この電流は、ＰＮＰトランジスタＴ３，Ｔ４により構成されるカレントミラー回路１０によって、１／ｎ倍され、第２トランジスタとしてのＰＮＰトランジスタＴ４が、１／ｎ倍された電流分だけ、出力トランジスタＴｏのゲート側に電流を流し込む。
【００７８】
またこのとき、ＰＮＰトランジスタＴ４が流し込む電流が、定電流回路３０が引き込む定電流Ｉｃよりも小さい場合には、出力トランジスタＴｏ及び検出トランジスタＴｓはオン状態に保持されるが、負荷電流が更に増大して、ＰＮＰトランジスタＴ４が流し込む電流が、定電流回路３０が引き込む定電流Ｉｃを越えると、定電流回路３０はＰＮＰトランジスタＴ４が出力トランジスタＴｏのゲート側に流し込む電流を吸収できなくなり、出力トランジスタＴｏ及び検出トランジスタＴｓのゲート電圧が上昇して、負荷電流が減少する。この結果、負荷電流は所定値以下に制限されることになる。
【００７９】
このように、本実施例の負荷駆動回路においては、出力トランジスタＴｏ及び検出トランジスタＴｓにＰチャネルＭＯＳトランジスタを使用することにより、出力トランジスタＴｏをハイサイドスイッチとして動作させることから、定電流回路３０及びカレントミラー回路１０が流す電流方向や、電圧降下手段２０を構成するダイオードＤによる電圧降下方向が、出力トランジスタＴｏ及び検出トランジスタＴｓにＮチャネルＭＯＳトランジスタを使用した第１実施例の負荷駆動回路とは逆方向になる。
【００８０】
しかし、カレントミラー回路１０による負荷電流の制限値Ｉmax は、第１実施例の負荷駆動回路と同様、上述の(1) 式で表すことができ、また、ダイオードＤからなる電圧降下手段２０の動作によって、出力トランジスタＴｏ及び検出トランジスタＴｓの動作点を一致させることができる。従って、本実施例の負荷駆動回路においても、第１実施例のものと同様、負荷電流を所望の電流制限値以下に高精度に制限することができるようになる。
【００８１】
（第３実施例）
図５は、第３実施例の負荷駆動回路の構成を表す電気回路図である。
第３実施例の負荷駆動回路は、図３に示した第１実施例のローサイド型の負荷駆動回路に対して、カレントミラー回路１０及び電圧降下手段２０を構成する回路素子を変更したものであり、カレントミラー回路１０及び電圧降下手段２０以外の構成は、第１実施例のものと同様である。そこで、以下の説明では、この相違点のみ説明し、第１実施例と同じ構成要素については、説明を省略する。
【００８２】
図５に示す如く、本実施例では、カレントミラー回路１０を構成する第１トランジスタ及び第２トランジスタが、夫々、Ｎチャネル型のＭＯＳトランジスタＴ５，Ｔ６にて構成され、これに対応して、電圧降下手段２０もＮチャネル型のＭＯＳトランジスタＴ７にて構成されている。
【００８３】
そして、カレントミラー回路１０において、第１トランジスタとしてのＭＯＳトランジスタＴ５は、ドレインが検出トランジスタＴｓのソースに接続され、ソースが出力トランジスタＴｏのソースに接続され、ゲートが自己のドレインに接続されると共に第２トランジスタとしてのＭＯＳトランジスタＴ６のゲートに共通接続されている。また、第２トランジスタとしてのＭＯＳトランジスタＴ６は、ソースがＭＯＳトランジスタＴ５のソースに共通接続され、ドレインが、出力トランジスタＴｏのゲートに接続されている。また、電圧降下手段２０を構成するＭＯＳトランジスタＴ７は、ドレイン及びゲートが検出トランジスタＴｓのゲートに接続され、ソースが出力トランジスタＴｏのゲートに接続されている。
【００８４】
このように、本実施例では、カレントミラー回路１０を、第１実施例のようなバイポーラトランジスタではなく、ＭＯＳトランジスタＴ５，Ｔ６にて構成しているが、カレントミラー回路１０による電流制限動作は、第１実施例のものと全く同様である。
【００８５】
また、電圧降下手段２０を、カレントミラー回路１０において第１トランジスタとして機能するＭＯＳトランジスタＴ５と同じＭＯＳトランジスタＴ７にて構成していることから、カレントミラー回路１０の動作時には、検出トランジスタＴｓ及び出力トランジスタＴｏのゲート間に、カレントミラー回路１０を構成する第１トランジスタ（ＭＯＳトランジスタＴ５）と同じ電圧降下を発生させ、検出トランジスタＴｓ及び出力トランジスタＴｏの動作点を一致させることができる。
【００８６】
よって、本実施例の負荷駆動回路においても、第１実施例のものと同じ作用・効果が得られることができ、負荷電流を高精度に制限できることになる。
（第４実施例）
図６は、第４実施例の負荷駆動回路の構成を表す電気回路図である。
【００８７】
第４実施例の負荷駆動回路は、図３に示した第１実施例のローサイド型の負荷駆動回路における定電流回路３０をより具体化したものであり、定電流回路３０以外の構成は、第１実施例のものと同様である。そこで、以下の説明では、この定電流回路３０についてのみ説明し、他の構成要素については説明を省略する。
【００８８】
図６に示す如く、本実施例では、定電流回路３０が、電源端子８，９を介して、図示しない正・負の電源ラインに接続され、この電源ラインから直流の電源電圧が供給されることにより、動作するように構成されている。
そして、本実施例では、定電流回路３０内に、カレントミラー回路を構成する前述の第３トランジスタ及び第４トランジスタとして、一対のＰＮＰトランジスタＴ１１，Ｔ１２を設け、第３トランジスタとしてのＰＮＰトランジスタＴ１１にバイアス回路となる定電流源３２を直列に接続して、ＰＮＰトランジスタＴ１１に定電流を流し、この定電流に比例した定電流を、第４トランジスタとしてのＰＮＰトランジスタＴ１２を介して、検出トランジスタＴｓのゲート側に流し出すようにされている。
【００８９】
即ち、定電流回路３０において、ＰＮＰトランジスタＴ１１は、エミッタが電源端子８を介して正の電源ラインに接続され、コレクタが定電流源３２及び電源端子９を介して負の電源ラインに接続され、ベースが自己のコレクタに接続されると共にＰＮＰトランジスタＴ１２のベースに共通接続されている。また、ＰＮＰトランジスタＴ１２は、エミッタがＰＮＰトランジスタＴ１１のエミッタに共通接続され、コレクタが検出トランジスタＴｓのゲートに接続されている。
【００９０】
このため、ＰＮＰトランジスタＴ１２から検出トランジスタＴｓのゲート側には、定電流源３２の動作によってＰＮＰトランジスタＴ１１に流れる電流に比例した定電流が供給されることになり、負荷駆動回路は、この定電流によって、第１実施例と同様に動作し、第１実施例と同様の効果を得ることができる。
【００９１】
また、特に、本実施例では、定電流回路３０内で、定電流を生成する回路（ＰＮＰトランジスタＴ１１及び定電流源３２）と、検出トランジスタＴｓのゲート側に定電流を流し出す回路（ＰＮＰトランジスタＴ１２）とを分離していることから、定電流回路３０内で、外部の電圧変化（例えば、出力端子４の電圧変化）の影響を受けることなく、安定した定電流を生成し、検出トランジスタＴｓのゲート側に供給することができる。
【００９２】
（第５実施例）
図７は、第５実施例の負荷駆動回路の構成を表す電気回路図である。
第５実施例の負荷駆動回路は、図６に示した第４実施例の負荷駆動回路において、電源端子８，９を介して定電流回路３０に供給される電源電圧が低下した際に、出力トランジスタＴｏをより確実に駆動（オン）できるようにしたものであり、第４実施例のものと異なる点は、定電流回路３０を構成する第４トランジスタとしてのＰＮＰトランジスタＴ１２を、２つのコレクタを有するトランジスタにて構成し、各コレクタを、検出トランジスタＴｓのゲートと、出力トランジスタＴｏのゲートとに、夫々接続した点である。
【００９３】
つまり、第４実施例のように、ＰＮＰトランジスタＴ１２から検出トランジスタＴｓのゲート側にだけ定電流を流し出すように構成した場合、出力トランジスタＴｏを駆動するには、定電流回路３０からの出力電圧を、出力トランジスタＴｏのしきい値電圧に、電圧降下手段２０を構成するダイオードＤの順方向電圧を加えた電圧となり、定電流回路３０に供給される電源電圧が低下して出力電圧がその電圧よりも低くなると、検出トランジスタＴｓを駆動（オン）できるにも関わらず、出力トランジスタＴｏを駆動できなくなってしまう。
【００９４】
そこで、本実施例では、検出トランジスタＴｓのゲートだけでなく、出力トランジスタＴｏのゲートにも定電流を供給することにより、出力トランジスタＴｏを、より低い電圧にて駆動できるようにしているのである。よって、本実施例によれば、電源端子８，９を介して供給される電源電圧が低下した際に、出力トランジスタＴｏ（延いては負荷２）を駆動できなくなるのを抑制し、負荷２をより安定して駆動することが可能となる。
【００９５】
尚、本実施例のように、検出トランジスタＴｓのゲートだけでなく、出力トランジスタＴｏのゲートにも定電流を供給するようにした場合、電源端子８，９間に供給される電源電圧が正常であれば、負荷電流が上昇して、電流制限値に近づきつつあるときには、まず、出力トランジスタＴｏのゲートに直接供給される定電流がカレントミラー回路１０内のＮＰＮトランジスタＴ２により吸収され、その後、ダイオードＤを介して出力トランジスタＴｏのゲート側に流れ込む定電流が吸収されて、出力トランジスタＴｏを介して流れる負荷電流が減少することになる。このため、本実施例においても、カレントミラー回路１０は、上記各実施例と同様に機能し、負荷電流を高精度に制限することができる。
【００９６】
（第６実施例）
図８は、第６実施例の負荷駆動回路の構成を表す電気回路図である。
第６実施例の負荷駆動回路は、図６に示した第４実施例の負荷駆動回路において、電源端子８，９を介して定電流回路３０に供給される電源電圧が高い場合に、定電流回路３０からの出力電圧によって検出トランジスタＴｓ及び出力トランジスタＴｏが劣化或いは破壊するのを防止できるようにしたものであり、第４実施例と異なる点は、出力トランジスタＴｏのゲート−ソース間に、クランプ手段としてのツェナーダイオードＺＤを設けた点である。
【００９７】
つまり、定電流回路３０を第４実施例のように構成した場合、定電流回路３０からの出力電圧は、電源端子８，９を介して供給される電源電圧付近まで上昇する。このため、その電源電圧が高いと、出力トランジスタＴｏ及び検出トランジスタＴｓのゲート−ソース間電圧が高くなりすぎ、これらトランジスタが劣化若しくは破壊することがある。
【００９８】
そこで、本実施例では、ツェナーダイオードＺＤのアノードを出力トランジスタＴｏのソースに接続し、カソードを出力トランジスタＴｏのゲートに接続することにより、出力トランジスタＴｏのゲート−ソース間電圧を、ツェナーダイオードＺＤの降伏電圧以下にクランプし、定電流回路３０からの出力電圧が高くなった際に、この電圧から出力トランジスタＴｏ（延いては検出トランジスタＴｓ）を保護できるようにしているのである。
【００９９】
（第７実施例）
図９は、第７実施例の負荷駆動回路の構成を表す電気回路図である。
第７実施例の負荷駆動回路は、上記第６実施例におけるクランプ手段としてのツェナーダイオードＺＤを、出力トランジスタＴｏのゲート−ソース間ではなく、定電流回路３０内に設けたものである。
【０１００】
つまり、定電流回路３０の出力電圧から出力トランジスタＴｏを保護するには、必ずしも出力トランジスタＴｏのゲート−ソース間電圧を直接クランプする必要はなく、定電流回路３０からの出力電圧自体を所定電圧以下にクランプするようにしてもよい。
【０１０１】
そこで、本実施例では、定電流回路３０内で定電流を生成する第３トランジスタとしてのＰＮＰトランジスタＴ１１と定電流源３２との直列回路に対して並列に、電圧クランプ用のツェナーダイオードＺＤを接続し、電源端子８，９を介して外部から供給される電源電圧が高くなっても、ＰＮＰトランジスタＴ１１と定電流源３２との直列回路には、常に所定電圧以下の電源電圧が供給されて、定電流回路３０からの出力電圧（延いては、出力トランジスタＴｏ，検出トランジスタＴｓのゲート電圧）を、その電源電圧に対応した所定電圧以下にクランプするようにしているのである。
【０１０２】
尚、本実施例の負荷駆動回路は、基本的には、図７に示した第５実施例の負荷駆動回路と同様に構成されており、第５実施例の負荷駆動回路と異なる点は、下記の２点である。
即ち、本実施例では、定電流回路３０において、電源端子８とＰＮＰトランジスタＴ１１，Ｔ１２のエミッタとを抵抗Ｒ１を介して接続し、その接続点と電源端子９との間に、接続点側をカソード、電源端子９側をアノードとして、電圧クランプ用のツェナーダイオードＺＤを設けている。この結果、定電流回路３０内で定電流を生成するための電源電圧は、ツェナーダイオードＺＤの降伏電圧で決まる所定電圧以下にクランプされ、電源端子８，９を介して外部から供給される電源電圧が高くなった際に、出力トランジスタＴｏや検出トランジスタＴｓが定電流回路３０からの出力電圧によって劣化するのを防止できる。
【０１０３】
また、本実施例では、定電流回路３０において、ＰＮＰトランジスタＴ１２と共にカレントミラー回路を構成するＰＮＰトランジスタＴ１１のベース−コレクタ間を直結するのではなく、ＰＮＰトランジスタＴ１１のベースにＰＮＰトランジスタＴ１３のエミッタを接続し、ＰＮＰトランジスタＴ１１のコレクタにＰＮＰトランジスタＴ１３のベースを接続することにより、ＰＮＰトランジスタＴ１１のベース−コレクタ間をＰＮＰトランジスタＴ１３のエミッタ−ベース間で接続し、更に、ＰＮＰトランジスタＴ１３のコレクタを電源端子９に接続している。
【０１０４】
これは、第５実施例の負荷駆動回路のように、定電流回路３０内のＰＮＰトランジスタＴ１１のベース−コレクタ間を直結すると、定電流源３２に、ＰＮＰトランジスタＴ１１及びＴ１２のベース電流が流れ込み、定電流回路３０から検出トランジスタＴｓ及び出力トランジスタＴｏのゲートに供給される電流が、定電流源３２に流れる定電流からずれてしまうためである。つまり、本実施例では、定電流回路３０にＰＮＰトランジスタＴ１３を設けることにより、ＰＮＰトランジスタＴ１１，Ｔ１２のベース電流をＰＮＰトランジスタＴ１３に流し、定電流回路３０から各トランジスタＴｓ，Ｔｏのゲートに供給される定電流を、より高精度に制御できるようにしているのである。
【０１０５】
（第８実施例）
図１０は、第８実施例の負荷駆動回路の構成を表す電気回路図である。
第８実施例の負荷駆動回路は、上記第７実施例における定電流回路３０を更に改良したものであり、第７実施例と異なる点は、定電流回路３０において、電源端子８とＰＮＰトランジスタＴ１１，Ｔ１２のエミッタとを、抵抗Ｒ１ではなく、ＰＮＰトランジスタＴ１４を介して接続し、更に、このＰＮＰトランジスタＴ１４と共にカレントミラー回路を構成するＰＮＰトランジスタＴ１５と、ＰＮＰトランジスタＴ１５に定電流を流す定電流源３４とを設けた点である。
【０１０６】
つまり、第７実施例の定電流回路３０では、電源端子８とＰＮＰトランジスタＴ１１，Ｔ１２のエミッタとを抵抗Ｒ１を介して接続していることから、抵抗Ｒ１にて消費される電力量により、定電流回路３０での電力消費量が多くなるとか、抵抗Ｒ１が発熱するという問題がある。
【０１０７】
そこで、本実施例では、この抵抗Ｒ１の代わりに、エミッタが電源端子８に接続され、コレクタがＰＮＰトランジスタＴ１１，Ｔ１２のエミッタに接続されたＰＮＰトランジスタＴ１４を設け、このＰＮＰトランジスタＴ１４を介して、ＰＮＰトランジスタＴ１１，Ｔ１２側に電流を供給することにより、定電流回路３０での電力消費量を低減するようにしているのである。
【０１０８】
尚、ＰＮＰトランジスタＴ１４と共にカレントミラー回路を構成するＰＮＰトランジスタＴ１５は、エミッタ及びベースが、夫々、ＰＮＰトランジスタＴ１４のエミッタ及びベースに共通接続されると共に、ベース−コレクタ間が直結され、コレクタが定電流源３４を介して電源端子９に接続されている。
【０１０９】
（第９実施例）
図１１は、第９実施例の負荷駆動回路の構成を表す電気回路図である。
第９実施例の負荷駆動回路は、上述した第４実施例〜第８実施例の負荷駆動回路のように、定電流回路３０内にＰＮＰトランジスタＴ１１，Ｔ１２からなるカレントミラー回路を設け、一方のＰＮＰトランジスタＴ１２から検出トランジスタＴｓのゲート側に定電流を供給するようにした場合に生じるＰＮＰトランジスタＴ１２のアーリ効果をキャンセルできるようにしたものであり、基本的には、図６に示した第４実施例の負荷駆動回路と同様に構成されている。
【０１１０】
そして、第４実施例の負荷駆動回路と異なる点は、ＰＮＰトランジスタＴ１２のアーリ効果をキャンセルするために、定電流回路３０内に、第５トランジスタとしてのＰＮＰトランジスタＴ１６と、第６トランジスタとしてのＰＮＰトランジスタＴ１７とを設けた点と、定電流源３２にＰＮＰトランジスタＴ１１，Ｔ１２のベース電流が流れ込むのを防止するために、図９に示した第７実施例のものと同様に、ＰＮＰトランジスタＴ１３を設けた点である。
【０１１１】
尚、ＰＮＰトランジスタＴ１３の結線状態及びその機能は、第７実施例で説明した通りであるため、説明は省略し、ここでは、アーリ効果キャンセル用のＰＮＰトランジスタＴ１６，Ｔ１７について説明する。
まず、第５トランジスタとしてのＰＮＰトランジスタＴ１６は、エミッタがＰＮＰトランジスタＴ１２のエミッタに接続され、ベースがＰＮＰトランジスタＴ１２のコレクタに接続され、コレクタが抵抗Ｒ２を介して、電源端子９に接続されている。
【０１１２】
また、第６トランジスタとしてのＰＮＰトランジスタＴ１７は、エミッタがＰＮＰトランジスタＴ１２のコレクタに接続され、ベースがＰＮＰトランジスタＴ１６のコレクタに接続され、コレクタが検出トランジスタＴｓのゲートに接続されている。
【０１１３】
このため、本実施例の負荷駆動回路においては、定電流を流し出すＰＮＰトランジスタＴ１２のコレクタ−エミッタ間電圧を、ＰＮＰトランジスタＴ１６のベース−エミッタ間の順方向電圧Ｖｆ（約０．７Ｖ）に固定して、ＰＮＰトランジスタＴ１２のアーリ効果をキャンセルすることができる。
【０１１４】
従って、本実施例の負荷駆動回路によれば、ＰＮＰトランジスタＴ１２にＰＮＰトランジスタＴ１１に流れた電流に比例した定電流が流れ、この定電流をＰＮＰトランジスタＴ１７を介して、検出トランジスタＴｓのゲート側に供給できることになり、負荷電流をより高精度に所定値以下に制限することが可能となる。尚、この理由は、「課題を解決するための手段」の項で既に説明しているので、説明は省略する。
【０１１５】
（第１０実施例）
図１２は、第１０実施例の負荷駆動回路の構成を表す電気回路図である。
第１０実施例の負荷駆動回路は、負荷２への通電・遮断を外部からの制御信号によって速やかに切り換えることができるようにしたものであり、具体的には、図３に示した第１実施例の負荷駆動回路に対して、定電流回路３０から検出トランジスタＴｓのゲートに至る定電流の供給経路上にスイッチング素子Ｓ１を設け、更に、出力トランジスタＴｏのゲートと電源端子９とをスイッチング素子Ｓ２を介して接続できるように構成されている。尚、本実施例では、電源端子９は、負荷駆動用直流電源の負極側と同電位となるように、グランドに接地される。
【０１１６】
このため、本実施例の負荷駆動回路によれば、負荷２を駆動する際には、スイッチング素子ＳＷ１をオンして、定電流回路３０から検出トランジスタＴｓのゲート側に定電流を供給させ、負荷２の駆動を停止する際には、スイッチング素子ＳＷ１をオフし、スイッチング素子ＳＷ２をオンすればよい。
【０１１７】
そして、負荷２の駆動を停止するためにスイッチング素子ＳＷ２をオンした際には、出力トランジスタＴｏのゲートがグランドに接地されることになるので、出力トランジスタＴｏの寄生容量に蓄積された電荷が速やかに放電され、出力トランジスタＴｏが速やかにオフすることになる。
【０１１８】
このため、本実施例の負荷駆動回路によれば、負荷２の駆動を停止する際に、負荷２への通電を速やかに遮断することができる。尚、スイッチング素子ＳＷ２は、本発明の放電手段として機能する。
（第１１実施例）
図１３は、第１１実施例の負荷駆動回路の構成を表す電気回路図である。
【０１１９】
第１１実施例の負荷駆動回路は、図１２に示した第１０実施例の負荷駆動回路に対して、第１，第２トランジスタとしてのＮＰＮトランジスタＴ１，Ｔ２と共にカレントミラー回路１０を構成する第７トランジスタとしてのＮＰＮトランジスタＴ８を設けると共に、このＮＰＮトランジスタＴ８に流れる電流から負荷電流が所定値以上の過電流になったか否かを判断して、その判断結果に従い負荷２の駆動（通電）を停止或いは開始させる断続制御回路４０を設けたものである。
【０１２０】
図１３に示すように、ＮＰＮトランジスタＴ８は、ベース及びエミッタが、夫々、ＮＰＮトランジスタＴ１，Ｔ２のベース及びエミッタに共通接続されており、コレクタが、断続制御回路４０に設けられた定電流源４２を介して、電源端子８に接続されている。
【０１２１】
一方、断続制御回路４０には、上記定電流源４２に加えて、定電流源４２とＮＰＮトランジスタＴ８との接続点にベースが接続され、エミッタが電源端子８に接続され、コレクタがコンデンサＣ１を介して電源端子９に接続されたＰＮＰトランジスタＴ２１と、コンデンサＣ１に並列接続された定電流源４４と、コンデンサＣ１とＰＮＰトランジスタＴ２１との接続点の電圧（以下、コンデンサ電圧という）と予め設定された基準電圧Ｖｔｈとを比較して、コンデンサ電圧が基準電圧Ｖｔｈ以下であるときには、スイッチング素子ＳＷ１をオン状態、スイッチング素子ＳＷ２をオフ状態にするための制御信号（例えばHighレベルの制御信号）を出力し、コンデンサ電圧が基準電圧Ｖｔｈを越えると、スイッチング素子ＳＷ１をオフ状態、スイッチング素子ＳＷ２をオン状態にするための制御信号（例えばLow レベルの制御信号）を出力するシュミットトリガ４６とが設けられている。
【０１２２】
ここで、定電流源４２は、電源端子８から電源供給を受けて、ＮＰＮトランジスタＴ８のコレクタ側に電流を流し出すものであり、定電流源４４は、ＰＮＰトランジスタＴ２１を介してコンデンサＣ１に蓄積された電荷を放電させるものである。
【０１２３】
また、シュミットトリガ４６は、入力電圧（この場合コンデンサ電圧）の基準電圧Ｖｔｈ付近で変化した際に出力がハンチングすることのないように、入力電圧の判定動作にヒステリシスを持たせたものであることから、実際には、Highレベルの制御信号を出力しているときには、コンデンサ電圧が基準電圧Ｖｔｈに対して所定電圧以上高い電圧になったか否かを判断し、Low レベルの制御信号を出力しているときには、コンデンサ電圧が基準電圧Ｖｔｈに対して所定電圧以上低い電圧になったか否かを判断する。
【０１２４】
このように構成された断続制御回路４０において、負荷電流が正常な通常時には、カレントミラー回路１０を構成するＮＰＮトランジスタＴ８に電流が流れないことから、ＰＮＰトランジスタＴ２１のベースは、電源端子８を介して供給される電源電圧となって、ＰＮＰトランジスタＴ２１は完全にオフ状態となり、コンデンサＣ１が充電されることはない。
【０１２５】
また、たとえ、コンデンサＣ１に電荷が蓄積されていても、定電流源４４による放電動作によって、コンデンサＣ１に蓄積された電荷は完全に放電されることから、シュミットトリガ４６に入力されるコンデンサ電圧は０Ｖ（電源端子９が接地されるグランド電位）となる。
【０１２６】
このため、シュミットトリガ４６からは、スイッチング素子ＳＷ１をオンし、スイッチング素子ＳＷ２をオフするHighレベルの制御信号が出力され、定電流回路３０から検出トランジスタＴｓのゲートに定電流が供給されて、負荷２には、出力トランジスタＴｏを介して負荷電流が供給されることになる。
【０１２７】
この状態で、負荷電流が増加し、検出トランジスタＴｓ及びＮＰＮトランジスタＴ１に負荷電流に比例した電流が流れると、ＮＰＮトランジスタＴ８にも、負荷電流に比例した電流が流れる。尚、このとき、ＮＰＮトランジスタＴ８に流れる電流は、定電流源４２から供給される。
【０１２８】
そして、負荷電流が更に増加し、定電流源４２からＮＰＮトランジスタＴ８に電流を供給できなくなると、ＰＮＰトランジスタＴ２１のエミッタ−ベース間に順方向に電流が流れ、ＮＰＮトランジスタＴ８には、定電流源４２とＰＮＰトランジスタＴ２１との両方から電流が供給されることになる。
【０１２９】
また、このようにＰＮＰトランジスタＴ２１にベース電流が流れると、このベース電流をｈＦＥ倍した電流が、ＰＮＰトランジスタＴ２１のコレクタからコンデンサＣ１に供給される。
一方、コンデンサＣ１には、充電電荷を放電させる定電流源４４が接続されていることから、ＰＮＰトランジスタＴ２１のコレクタ電流が定電流源４４が流す定電流よりも小さい場合には、コンデンサＣ１に電荷が充電されることはない。
【０１３０】
しかし、負荷電流が更に増加し、それに応じて、ＰＮＰトランジスタＴ２１のコレクタ電流が増加し、定電流源４４が流し得る電流値を越えると、コンデンサＣ１は、ＰＮＰトランジスタＴ２１から供給されるコレクタ電流により充電される。
【０１３１】
尚、本実施例の断続制御回路４０では、ＰＮＰトランジスタＴ２１のコレクタ電流が定電流源４４が流し得る電流値を越えて、コンデンサＣ１への充電が開始されるときの負荷電流が、過電流の判定値として設定されている。そして、この過電流判定値は、例えば、５Ａに設定されており、定電流回路３０が検出トランジスタＴｓのゲート側に流し出す定電流Ｉｃによって決まる電流制限値（例えば８Ａ）よりも低い値となっている。
【０１３２】
そして、コンデンサＣ１への充電によって、コンデンサ電圧が基準電圧Ｖｔｈよりも所定値以上高い電圧に達すると、シュミットトリガ４６から出力される制御信号がHighレベルからLow レベルに反転して、スイッチング素子ＳＷ１がオフされ、スイッチング素子ＳＷ２をオンされる。この結果、出力トランジスタＴｏは速やかにオフされ、負荷２への負荷電流の供給が遮断される。
【０１３３】
またこのように、出力トランジスタＴｏがオフされると、負荷電流が遮断されることから、カレントミラー回路１０を構成するＮＰＮトランジスタＴ１，Ｔ２，Ｔ８にも電流が流れなくなり、ＰＮＰトランジスタＴ２１はオフ状態となる。この結果、コンデンサＣ１に蓄積された電荷は、定電流源４４を介して放電される。
【０１３４】
そして、この放電により、コンデンサ電圧が基準電圧Ｖｔｈよりも所定電圧以上低くなると、シュミットトリガ４６から出力される制御信号は、再びHighレベルとなり、スイッチング素子ＳＷ１がオン状態、スイッチング素子ＳＷ２がオフ状態に切り換えられて、負荷２への電流供給が再開される。
【０１３５】
以上説明したように、本実施例の負荷駆動回路においては、負荷電流が過電流判定値以上になると、コンデンサＣ１への充電時間によって定まる所定の遅延時間経過後に、スイッチング素子ＳＷ１及びＳＷ２のオン・オフ状態を反転させて、出力トランジスタＴｏを速やかにオフさせ、負荷２への電流供給を停止させる。また、負荷２への電流供給を停止すると、今度は、コンデンサＣ１からの放電時間によって定まる所定時間経過後に、スイッチング素子ＳＷ１及びＳＷ２のオン・オフ状態を再度反転させることにより、出力トランジスタＴｏをオンさせ、負荷２への電流供給を再開する。従って、負荷２に過電流が流れる際には、出力トランジスタＴｏが繰り返しオン・オフされることになり、出力トランジスタＴｏに過電流が流れることによって生じる電力損失を低減できる。
【０１３６】
また、過電流を判定してから（換言すればコンデンサＣ１への充電を開始してから）、コンデンサＣ１への充電に要する所定時間が経過する迄の間は、出力トランジスタＴｏをオフしないようにしていることから、起動時に負荷２に流れる突入電流を、過電流と誤判定し、出力トランジスタＴｏを誤ってオフさせてしまうのを防止できる。尚、本実施例では、こうした遅延時間を設定するために使用されるコンデンサＣ１が、本発明の遅延手段として機能することになる。
【０１３７】
また更に、本実施例では、過電流を判定して、出力トランジスタＴｏをオフする迄に遅延時間を設けていることから、例えば、負荷２が短絡故障した場合には、出力トランジスタＴｏに大きな負荷電流が流れることになるが、この負荷電流は、カレントミラー回路１０を構成するＮＰＮトランジスタＴ２が出力トランジスタＴｏのゲートから電流を引き抜くことにより、所定値以下に制限されることから、出力トランジスタＴｏが負荷電流によって劣化或いは破壊することはない。
【０１３８】
（第１２実施例）
図１４は、第１２実施例の負荷駆動回路の構成を表す電気回路図である。
第１２実施例の負荷駆動回路は、図１３に示した第１１実施例の負荷駆動回路に対して、カレントミラー回路１０を構成するＮＰＮトランジスタＴ１，Ｔ２，Ｔ８において互いに接続されている制御端子（ベース）と負の電源ラインとの間に接続された抵抗Ａと、出力トランジスタＴｏの制御端子（ゲート）と負の電源ラインとの間に（換言すればカレントミラー回路１０のＮＰＮトランジスタＴ２に対して並列に）接続された抵抗Ｂとを追加したものである。
【０１３９】
ここで、抵抗Ａは、請求項１７に記載のバイアス手段に相当するものであり、カレントミラー回路１０を構成する各ＮＰＮトランジスタＴ１，Ｔ２，Ｔ８のベースから負の電源ライン側に微小電流を流すことによって、負の電源ラインの電位が変動しても、各トランジスタＴ１，Ｔ２，Ｔ８のベース電位が、負の電源ラインに対して所定電位差となるように保持する。
【０１４０】
また、抵抗Ｂは、請求項１６に記載のバイアス手段に相当するものであり、電圧降下手段２０としてのダイオードＤを介して出力トランジスタＴｏのゲート側に供給された電流の一部をカレントミラー回路１０を迂回する電流経路で負の電源ライン側に流すことによって、電源電圧の低下時にダイオードＤに電流が流れなくなるのを防止し、出力トランジスタＴｏのゲート電位を検出トランジスタＴｓのゲート電位に対応した一定値に保持する。
【０１４１】
従って、本第１２実施例の負荷駆動回路によれば、例えば負荷電流の増大等に伴い負の電源ラインの電位が変動し際に、カレントミラー回路１０の動作が不安定となって、ＮＰＮトランジスタＴ２による負荷電流の制限動作が正常に機能しなくなるのを防止することができる。また、電源電圧の低下時に、ダイオードＤに電流が流れず、出力トランジスタＴｏのゲート電位が不安定となって、負荷電流の制限動作が正常に機能しなくなるのを防止することができる。よって、本第１２実施例の負荷駆動回路によれば、第１１実施例の負荷駆動回路に比べて、負荷電流をより安定して制限することが可能となる。
【０１４２】
尚、バイアス手段としての抵抗Ａ，Ｂは、図１３に示した第１１実施例の負荷駆動回路に限らず、上述した第１実施例〜第１０実施例の負荷駆動回路にも同様に設けることができ、同様の効果を発揮することができる。また、これら各抵抗Ａ，Ｂは、何れか一方を設けるようにしてもよい。これら各抵抗Ａ，Ｂは、微小電流を流すことにより、ＮＰＮトランジスタＴ２のベース電位或いは出力トランジスタＴｏのゲート電位を安定化させるものであることから、各抵抗Ａ，Ｂに代えて、定電流回路を設けるようにしてもよい。
【０１４３】
以上、本発明を適用した各種実施例について説明したが、本発明は、上述した実施例に限定されるものではなく、種々の態様を採ることができる。
例えば、上記各実施例では、出力トランジスタＴｏ，検出トランジスタＴｓには、ＭＯＳトランジスタを使用するものとして説明したが、これら各トランジスタＴｏ，Ｔｓは、夫々、バイポーラトランジスタに変更することもできる。具体的には、例えば、負荷駆動回路が図３に示したローサイド型のものであれば、出力トランジスタＴｏ，検出トランジスタＴｓを、ＮチャネルＭＯＳトランジスタに代えて、ＮＰＮ型のバイポーラトランジスタを使用するようにすればよく、負荷駆動回路が図４に示したハイサイド型のものであれば、出力トランジスタＴｏ，検出トランジスタＴｓを、ＰチャネルＭＯＳトランジスタに代えて、ＰＮＰ型のバイポーラトランジスタを使用するようにすればよい。
【０１４４】
また、第４実施例以降の説明では、全て、図３に示した第１実施例の負荷駆動回路を基本回路とするローサイド型の負荷駆動回路を例に採り説明したが、第四実施例以降で説明した定電流回路３０や電圧クランプ用の回路、或いは電源断続制御回路４０等は、ハイサイド型の負荷駆動回路等、第１実施例以外の負荷駆動回路にも適用できる。
【図面の簡単な説明】
【図１】  本発明の負荷駆動回路の基本構成を例示するブロック図である。
【図２】  本発明の負荷駆動回路による負荷電流制限動作を説明する説明図である。
【図３】  第１実施例の負荷駆動回路の構成を表す電気回路図である。
【図４】  第２実施例の負荷駆動回路の構成を表す電気回路図である。
【図５】  第３実施例の負荷駆動回路の構成を表す電気回路図である。
【図６】  第４実施例の負荷駆動回路の構成を表す電気回路図である。
【図７】  第５実施例の負荷駆動回路の構成を表す電気回路図である。
【図８】  第６実施例の負荷駆動回路の構成を表す電気回路図である。
【図９】  第７実施例の負荷駆動回路の構成を表す電気回路図である。
【図１０】  第８実施例の負荷駆動回路の構成を表す電気回路図である。
【図１１】  第９実施例の負荷駆動回路の構成を表す電気回路図である。
【図１２】  第１０実施例の負荷駆動回路の構成を表す電気回路図である。
【図１３】  第１１実施例の負荷駆動回路の構成を表す電気回路図である。
【図１４】  第１２実施例の負荷駆動回路の構成を表す電気回路図である。
【図１５】  従来の負荷駆動回路の構成を表す電気回路図である。
【図１６】  従来の負荷駆動回路による負荷電流制限動作を説明する説明図である。
【符号の説明】
Ｔｏ…出力トランジスタ、Ｔｓ…検出トランジスタ、２…負荷、４，６…出力端子、８，９…電源端子、１０…カレントミラー回路、２０…電圧降下手段、３０…定電流回路、４０…断続制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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