(57)【特許請求の範囲】
【請求項１】
ｍ倍（ｍは２以上の自然数）のオーバーサンプリングがなされた拡散変調されたデータ系列について相関検出を行うマッチドフィルタであって、
前記データ系列を蓄積するメモリと、
前記オーバーサンプリングの倍数“ｍ”に対応した数の一時記憶素子であって、各々の一時記憶素子のデータのロードタイミングが個別に制御され、かつ各々の一時記憶素子が、オーバーサンプリングの各々の位相に対応づけられている複数の一時記憶素子と、
前記複数の一時記憶素子の各々から出力される、一組のオーバーサンプリングの各位相のデータの中から一つを選択的に取り出すべく、前記一組の各位相のデータ毎に設けられている複数のセレクタと、
前記複数のセレクタの各々から出力されるデータについて、逆拡散および所定の演算を行う相関演算部と、を有し、
前記メモリから、所定の時間幅に渡る一つの位相のデータを連続的に出力し、その一つの位相のデータを前記一時記憶素子およびセレクタを介して前記相関演算部に連続的に供給して相関演算処理を行わせると共に、前記一つの位相について所定の時間幅分のデータの供給が終わると、他の位相についての前記所定の時間幅分のデータを連続的に出力し、前記他の位相のデータを前記一時記憶素子およびセレクタを介して前記相関演算部に連続的に供給して相関演算処理を行わせ、前記処理と同様の処理をオーバーサンプリングの全位相のデータについて行うことを特徴とするマッチドフィルタ。
【請求項２】
請求項１記載のマッチドフィルタを搭載したＣＤＭＡ受信機。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スペクトラム拡散通信（ＣＤＭＡ通信）において、同期獲得に用いられるマッチドフィルタに関する。
【０００２】
【従来の技術】
ＣＤＭＡ通信では、送信側は、拡散符号（ＰＮ符号）を用いて、情報レートよりも高速なチップレートで拡散変調を行い、その拡散信号を送信する。受信側では、拡散符号のレプリカであるレプリカ符号（逆拡散符号）を生成し、受信した信号の逆拡散を行う。
【０００３】
ここで、レプリカ符号（逆拡散符号）のタイミングは、拡散符号のタイミングと正確に一致している必要がある。正確なタイミングのレプリカ符号を生成するためには、まず、拡散符号のタイミングを厳密に検出する必要がある。この拡散符号のタイミング検出処理は、チップレートの数倍（例えば、２倍）で、高速に行う必要がある。
【０００４】
このために、受信側では、オーバーサンプリングを行う。つまり、受信信号をＡ／Ｄ変換する際、チップレートの数倍の高速なレートでオーバーサンプリングし、１つのチップについて、複数のサンプリング結果から相関値を演算する。これにより、タイミング検出精度（時間分解能）を高めることができる。
【０００５】
【発明が解決しようとする課題】
マッチドフィルタでは、受信データを一時的に蓄積するためにシフトレジスタを用いるが、オーバーサンプリングによりデータ数がｍ倍となると、これに合わせてシフトレジスタのタップ数（段数）もｍ倍となり、シフトクロックの周波数もｍ倍となる。
【０００６】
シフトレジスタは、シフトクロックのタイミングで、全タップのデータが一斉にシフトするため、これに伴って信号線等の充放電が発生し、消費電力が増大する。
【０００７】
消費電力の増大は、携帯電話等の移動体通信機器に厳しく求められる、低消費電力化の要請に反する。
【０００８】
かといって、マッチドフィルタの低消費電力化のみを目的として、特殊な構成に変更するようなことがあると、かえって、既存のクロックの共用化や周辺回路との整合がとれなくなり、集積回路化の妨げになる。
【０００９】
本発明はこのような問題点を解決するためになされたものであり、その目的は、ＩＣに要求される周囲の回路との整合性等を犠牲にすることなく、マッチドフィルタの低消費電力化を効率的に達成することにある。
【００１０】
【課題を解決するための手段】
本発明では、入力データを蓄積する手段として、シフトレジスタの代わりに、個別にリード／ライトを制御できるメモリ（広い意味でのＲＡＭ；一時記憶素子の集合体を含む）を使用する。これにより、全データを一律にシフトする動作が不要となり、消費電力を削減できる。
【００１１】
一方、拡散変調信号は、オーバーサンプリングクロックに同期してシリアルに入力される点、あるいは、周辺回路が、そのようなシリアルなデータ入力に同期して動作する点からみて、上述のメモリだけを特殊なタイミングで動作させることはできない。
【００１２】
そこで、本発明の一つの態様では、一時記憶素子をオーバーサンプリングの各位相に対応づけて設け、また、一組の各位相毎にセレクタを設ける。そして、相関検出の対象となるデータを、各位相毎に区分した形態とした後（データの配置変換を行ったり、あるいは、一旦、蓄積して読み出しアドレスを制御することで行う）、そのデータを、一時記憶素子にパラレルに入力する。
【００１３】
そして、入力データの位相に対応した一時記憶素子のみをアクティブとしてデータをロードし（そしてホールドし）、各セレクタが、ホールドされたデータを選択して、相関演算を行う部分に供給する。
【００１４】
このような構成であると、シフトレジスタと同様な動作タイミングで、各一時記憶素子のロードタイミングを発生させることができ、従来からの技術を踏襲することができる。また、セレクタも、各位相に対応して周期的に切換えることになるので、チップクロックやオーバーサンプリングクロックをここでも有効に利用できる。さらに、オーバーサンプリングの倍数を変更する場合でも、このような構成であると、その変更に対応させて、使用する一時記憶素子の数やセレクタの入力数を切換えるだけでよく、要求される仕様に柔軟に、簡単に対応することができる。
【００１５】
このようにして、ＩＣに要求される周囲の回路との整合性等を犠牲にすることなく、マッチドフィルタの低消費電力化を効率的に達成することができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら具体的に説明する。
【００１７】
（実施の形態１）
図１は、本発明の実施の形態１にかかる２倍拡散（ｍ＝２：ｍはオーバーサンプリングの倍数）のマッチドフィルタの構成を示したものである。
【００１８】
ｍ＝２であることから、これに対応させて２つのフリップフロップ（ＦＦ：一時記憶素子）を基本単位として、必要な段数（２の倍数）のフリップフロップを配置する。
【００１９】
図１では、説明の便宜上、４つのフリップフロップ（ＦＦ）１０１ａ，１０１ｂ，１０２ａ，１０２ｂを設け、これらを並列に接続した形態を示している。４つのフリップフロップ（ＦＦ）１０１ａ，１０１ｂ，１０２ａ，１０２ｂは、個別にリード／ライトを行える一種のＲＡＭ１０５を構成する要素である。
【００２０】
ここで、参照符号の末尾に付されている“ａ”，“ｂ”は、２倍のオーバーサンプリングによって生じる２つの位相（これをＡ位相，Ｂ位相とする）の、いずれの位相に対応しているかを示している。
【００２１】
すなわち、各フリップフロップは、１個おきに異なる位相に対応づけられて配置されている。
【００２２】
一方、セレクタはｎ個用意され（図１では、参照符号１０７，１０８の２個のみ記載している）、一つのセレクタは、隣接する２つのフリップフロップ（一組のフリップフロップ）毎に配置され、各フリップフロップからの出力を入力とし、いずれかを選択する。
【００２３】
すなわち、一つのセレクタは、ａ端子，ｂ端子の２つの入力端子を持つ。ここで、各端子の“ａ”，“ｂ”は、２倍のオーバーサンプリングによって生じる２つの位相（Ａ位相，Ｂ位相）の、いずれの位相に対応しているかを示している。図１に示されるように、セレクタ１０７，１０８はそれぞれ、スイッチＳＷ１，ＳＷ２を内蔵している。
【００２４】
各フリップフロップ１０１ａ〜１０２ｂは、クロック制御回路１０６から与えられる制御クロックＣＬ０〜ＣＬ３により、ロードタイミングが個別に制御される。
【００２５】
また、各セレクタ１０７，１０８がいずれの入力を選択するかは、セレクタ制御回路１０９により制御される。図１の回路では、セレクタ切換信号ＳＣが出力される毎に、各セレクタに内蔵されるスイッチ（ＳＷ１，ＳＷ２）が切り替わるようになっている。
【００２６】
クロック制御回路１０６はおよびセレクタ制御回路１０９は、オーバーサンプリングクロックＣＫを基本動作クロックとして動作し、また、セレクタ制御回路１０９には、選択信号ＳＥＣが入力される。
【００２７】
相関演算部６は、逆拡散符号（図１では、Ｃ０，Ｃ１の２チップ分のみを示している）を乗算するための乗算器７，８と、累積加算器９とを有する。
【００２８】
オーバーサンプリングされた拡散変調信号（オーバーサンプリングデータ系列）は、オーバーサンプリングクロックＣＫに同期して、入力端子Ｉ０を介して与えられる。図２の上側に示すように、オーバーサンプリングデータは、１Ａ，１Ｂ、２Ａ，２Ｂ、３Ａ，３Ｂ、４Ａ，４Ｂ、５Ａ，５Ｂ…というように、Ａ位相とＢ位相が交互に現れる形態で入力される。ここで、例えば、“１Ａ”は、１サンプル目のＡ位相のデータであることを示し、“１Ｂ”は、１サンプル目のＢ位相のデータであることを示している。
【００２９】
図１のマッチドフィルタでは、このような入力データを、配置変換回路１００を通すことで、図２の下側に示すような、各位相毎に区分されたデータ列（Ｄｉｎ）を得て、この配置変換されたデータを、フリップフロップ１０１ａ〜１０２ｂに供給する。
【００３０】
配置変換後のデータは、図２の下側に示されるように、１Ａ，２Ａ、１Ｂ，２Ｂというように、相関演算処理の順番に適合するように、Ａ位相毎、Ｂ位相毎に区分されている。
【００３１】
このような各位相毎に区分されたデータ列（Ｄｉｎ）を、図３に示すようなタイミングでフリップフロップ１０１ａ〜１０２ｂにロードし、セレクタ１０７，１０８を切換えて、相関演算部６にデータを供給して、逆拡散および相関演算を行わせる。
【００３２】
図３に示すように、各回路は、オーバーサンプリングクロックＣＫのポジティブエッジに同期して動作する。時刻ｔ１にセレクタ切換信号ＳＣが出力され、これにより、セレクタ１０７，１０８が内蔵するスイッチＳＷ１，ＳＷ２は共に、ａ端子側に切換えられる。
【００３３】
一方、時刻ｔ１において、制御クロックＣＬ２がアクティブとなり、フリップフロップ１０２ａに、２倍オーバーサンプリングされた拡散変調信号（Ｄｉｎ）のデータ“１Ａ”（１サンプル目のＡ位相のデータ）がロードされ、次の、時刻ｔ２において、乗算器８にて、１Ａ×Ｃ１の乗算が行われる。
【００３４】
時刻ｔ２では、制御クロックＣＬ０がアクティブとなり、フリップフロップ１０１ａに、データ“２Ａ”（２サンプル目のＡ位相のデータ）がロードされ、次の、時刻ｔ３において、乗算器７にて２Ａ×Ｃ０の乗算が行われると共に、加算器９にて、１Ａ×Ｃ１＋２Ａ×Ｃ０の乗算が行われ、相関値（演算結果）が出力される。
【００３５】
時刻ｔ３では、セレクタ切換信号ＳＣが出力され、セレクタ１０７，１０８が内蔵するスイッチＳＷ１，ＳＷ２は、ｂ端子側に切換えられる。
【００３６】
同時に、時刻ｔ３において、制御クロックＣＬ３がアクティブとなり、フリップフロップ１０２ｂに、データ“１Ｂ”（１サンプル目のＢ位相のデータ）がロードされる。時刻ｔ４には、データ“２Ｂ”（２サンプル目のＢ位相のデータ）がロードされる。
【００３７】
そして、時刻ｔ５に、加算器９から、演算結果（１Ｂ×Ｃ１＋２Ｂ×Ｃ０）が出力される。
【００３８】
以上の動作から明らかなように、各フリップフロップを制御するクロックＣＬ０〜ＣＬ３は、本発明を用いずに、シフトレジスタを用いる場合（図１１,図１２）と同様に、オーバーサンプリングクロックに同期して各フリップフロップ毎に切り替わるため、既存のクロックをそのまま利用してタイミングを制御ができ、周辺回路との整合性もよく、設計上有利である。
【００３９】
なお、図１１に示される、シフトレジスタ５を用いたマッチドフィルタは、オーバーサンプリングクロックＣＬに同期して、データが１タップ毎に右にシフトしていく。その動作タイミングは、図１２に示す通りである。
【００４０】
同じく、本発明のセレクタについても、オーバーサンプリングの各位相毎に規則的に切り替えればよく、この場合も、既存のクロックをそのまま利用して、簡単にタイミングを制御することができる。したがって、データは、シフトレジスタを用いる場合と同様に、オーバーサンプリングクロックに同期して、パイプライン的に効率的に流れ、効率的な処理が維持される。その一方、シフトレジスタによる一連のデータのシフトが不要であるため、消費電力は格段に低減される。また、図１の構成は、オーバーサンプリングの倍数や、サーチ範囲に含まれるデータの総チップ数などに対応させて、構成を柔軟に変更・拡張することができ、回路設計の柔軟性も高い。
【００４１】
（実施の形態２）
図４は本発明の実施の形態２にかかるマッチドフィルタの構成を示す回路図である。
【００４２】
基本的な構成と動作は、実施の形態１と同様である。ただし、図４のマッチドフィルタでは、フリップフロップを、ロード／ホールド機能付きフリップフロップとしている点、クロック制御のかわりにＦＦ制御機能を有している点、および各々のフリップフロップのクロックが共通である点で、図１のマッチドフィルタとは異なる。
【００４３】
本実施の形態のマッチドフィルタに備えられるレジスタ群２０５には、ロード／ホールド機能付きフリップフロップ２０１〜２０４を備えている。各々のフリップフロップ２０１〜２０４のクロックには、クロック信号端ＣＬよりパラレルに入力され、ロード／ホールドはＦＦ制御回路２０６より入力されるＦ０〜Ｆ３で制御している（１でロード、０でホールド）。
【００４４】
図４の回路は、図５のように動作する。この動作は、図３に示したものと
、ほぼ同様である。
【００４５】
（実施の形態３）
図６は、実施の形態３にかかるマッチドフィルタの構成を示す図である。このマッチドフィルタは、図１の回路構成（図４の回路構成であってもよい）をそのまま利用すると共に、オーバーサンプリングデータ（データ配置変換を行わないデータ）Ｄ０を、一旦、メモリ３０１に蓄積し、読み出し制御回路３０２によりリードアクセスを制御し、フリップフロップ１０１ａ〜１０２ｂに、サーチ範囲に属するデータの総チップ数分だけ、一つの位相のデータを連続的に供給するものである。
【００４６】
前掲の実施の形態における入力データは、各位相のデータが交互に配置されているため、セレクタは、各位相毎に切換える必要があった。例えば、２倍のオーバーサンプリングなら２クロック毎にセレクタを切換える必要がある。この切換えに伴って生じる消費電力も無視できないため、本実施の形態では、セレクタの切り換え回数を極端に低下させ、消費電力のさらなる削減を図る。
【００４７】
図７（ａ），（ｂ），（ｃ）を用いて、図６に示されるマッチドフィルタの特徴的な動作を説明する。
【００４８】
図６のマッチドフィルタのサーチ範囲は、図７（ｃ）に示すように、例えば、５１２チップ相当であるとする。図６のマッチドフィルタでは、まず、図７（ａ）に示すように、セレクタ１０７，１０８のスイッチＳＷ１，ＳＷ２をａ端子側に切換える。
【００４９】
そして、メモリ３０１から、５１２チップ分のＡ位相データのみを連続的に出力させ、Ａ位相データについて、全サーチ範囲における相関値を求める。
【００５０】
次に、図７（ｂ）のように、スイッチＳＷ１，ＳＷ２をｂ端子側に切換え、同じく、メモリ３０１から、５１２チップ分のＢ位相データのみを連続的に出力させ、Ｂ位相データについて、全サーチ範囲における相関値を求める。
【００５１】
この場合、セレクタ１０７，１０８の切換えは、５１２チップに１回でよく、セレクタにおける消費電力も、著しく低減される。この例では、全サーチ範囲に相当するチップ数だけ、一つの位相のデータを連続的に供給したが、これに限定されるものではない。
【００５２】
すなわち、データを読み出すタイミングや、一つの位相のデータを連続的に供給する際の時間幅は、自由に調整することができる。このことは、通信性能の向上につながる。
【００５３】
図８に、図６のマッチドフィルタの動作タイミングを示す。メモリ３０１にスタート信号が入力されると、時刻ｔ１から、供給されるオーバーサンプリングデータ（各位相のデータが交互に現れる配置となっている）Ｄ０の蓄積が開始される。そして、例えば、サーチ幅分に相当するデータの蓄積が終了すると、時刻ｔ２から、リードアドレス（ａｄｄ）を制御し、例えば、Ａ位相のデータの読み出しを開始し、読み出したデータＤＸを連続的に、フリップフロップ１０１ａ〜１０２ｂに供給する。
【００５４】
以上、説明した本発明のマッチドフィルタの特徴的な動作をまとめると、図９のようになる。
【００５５】
すなわち、まず、オーバーサンプリングの倍数に対応した数の一時記憶素子を設け、各一時記憶素子を、オーバーサンプリングの各位相に対応づけ、また、オーバーサンプリングの各位相に対応する、隣接する複数の一時記憶素子の出力を一組とし、その一組の出力毎にセレクタを設ける（ステップ４００）。
【００５６】
次に、オーバーサンプリングデータ（受信信号）を、各位相のデータ毎に区切るべくデータを並び替える処理を行うか、あるいは、一旦、メモリに蓄積し、リードアドレスを制御することにより、オーバーサンプリングの各位相のデータ毎にデータを取り出して、一時記憶素子に供給する（ステップ４０１）。メモリ蓄積後に一つの位相のデータを供給するときは、サーチ範囲の全区間に渡って、一つの位相のデータのみを連続的に供給するのが望ましい。
【００５７】
一方、供給されるデータの位相に対応するようにセレクタを切り替え、また、供給されるデータの位相に対応する一時記憶素子におけるロードタイミングをタイミング制御信号により制御し、データを適宜、ロードする。そして、ロードされたデータを用いて、相関検出演算を行う（ステップ４０２）。
【００５８】
一つの位相のデータの処理が終わると、セレクタを次の位相に対応するように切り替えて、同様のロード動作および相関検出演算を繰り返す（ステップ４０３）。
【００５９】
（実施の形態４）
本発明の実施の形態４では、前掲の実施形態のマッチドフィルタをＣＤＭＡ受信装置に適用した例である。
【００６０】
図１０は、本発明の実施の形態４にかかるＣＤＭＡ受信装置の構成を示す図である。
【００６１】
実施の形態４のＣＤＭＡ受信装置は、受信アンテナ９０１と、所定の周波数でフィルタリング及び増幅する高周波信号処理部９０２と、アナログ信号をデジタル信号に変換するＡＤ変換部９０３と、受信信号を復調するデータ復調部９０４と、復号を行なうデータ復号部９０５と、復号された信号を音声に換えるＣＯＤＥＣ部９０６と、通信を行うものと同期を獲得もしくは維持を行なうマッチドフィルタ９０７と、逆拡散符号を発生するコード発生部９０８と、クロック発生部９０９、タイミングコントロール部９１０とを備えている。
【００６２】
マッチドフィルタ９０７には、ＡＤ変換部９０３から拡散変調されたデジタル信号からなる拡散変調信号が与えられ、クロック発生部９０９から与えられるクロックＣＬ１が印加され、コード発生部９０８より発生する逆拡散符号が入力される。タイミングコントロール部９１０では、逆拡散を行なうタイミング等の制御を行なう。マッチドフィルタ９０７では、コード発生部９０８より与えられる逆拡散符号とＡＤ変換部９０３から与えられる拡散変調信号との逆拡散演算が行なわれ、同期獲得もしくは維持した結果として逆拡散演算結果がデータ復調部９０４に出力される。データ復調部９０４では、マッチドフィルタ９０７より得られたタイミング結果をもとにデータ復調し、データ復号部９０５にデータを与える。
【００６３】
マッチドフィルタ９０７の構成は、例えば、実施の形態１と同じ構成を有しており、マッチドフィルタの消費電力は大幅に低減されており、このことは、受信装置全体の低消費電力化に寄与する。
【００６４】
本発明のマッチドフィルタは、ＣＤＭＡ方式の移動体無線通信を行う基地局装置または移動体装置の無線受信部に備えてもよいし、その他の通信端末の無線受信部として使用してもよい。
【００６５】
上述の実施の形態における説明では、２倍オーバーサンプリングの場合について説明したが、これに限定されるものではない。
【００６６】
【発明の効果】
以上説明したように本発明によれば、ＩＣに要求される周囲の回路との整合性等を犠牲にすることなく、また、回路の柔軟性を保持しつつ、マッチドフィルタの低消費電力化を効率的に達成することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかるマッチドフィルタの構成を示す回路図
【図２】２倍オーバーサンプリングされた拡散変調信号（受信データ系列）の位相について説明するための図
【図３】図１に示したマッチドフィルタの動作を説明するためのタイミング図
【図４】本発明の実施の形態２におけるマッチドフィルタの構成を示す回路図
【図５】図４のマッチドフィルタの動作を説明するためのタイミング図
【図６】実施の形態３におけるマッチドフィルタの構成を示す回路図
【図７】（ａ）図６のマッチドフィルタの特徴（Ａ位相のデータの連続供給）を説明するための図
（ｂ）図６のマッチドフィルタの特徴（Ｂ位相のデータの連続供給）を説明するための図
（ｃ）図６のマッチドフィルタのサーチ範囲を示す図
【図８】図６のマッチドフィルタにおけるメモリアクセス動作を説明するためのタイミング図
【図９】本発明のマッチドフィルタの特徴的な動作を示すフロー図
【図１０】本発明のマッチドフィルタを搭載したＣＤＭＡ受信装置の全体構成を示すブロック図
【図１１】従来のマッチドフィルタの構成を示す回路図
【図１２】図１１のマッチドフィルタの動作を説明するためのタイミング図
【符号の説明】
６  相関演算部
７，８  乗算器
９  加算器
１００  配置変換部
１０１ａ〜１０２ｂ  フリップフロップ（一時記憶素子）
１０５  データ蓄積部（ＲＡＭ）
１０６  クロック制御回路
１０７，１０８  セレクタ
１０９  セレクタ制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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