(57)【特許請求の範囲】
【請求項１】
絶縁性基板上に格子状に配線された走査線及び信号線と、該走査線及び該信号線に電気的に接続されたＴＦＴスイッチング素子を備えた液晶表示素子において、全ての前記走査線と全ての前記信号線とを相互接続するショートリング構造と、前記信号線の引出線の表示領域外部に、静電気破壊を集中的に発生させるため、ダミーパターン用ゲート電極と、該ダミーパターン用ゲート電極と前記信号線の間に、該ダミーパターン用ゲート電極上に形成される絶縁層と、該絶縁層上に半導体層、コンタクト層がこの順に積層される積層膜のダミーパターンとを有し、該ダミーパターンは、前記スイッチング素子のＴＦＴ部と同じ大きさであることを特徴とする液晶表示素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絵素電極を選択駆動するスイッチング素子として、ＴＦＴ（Thin Film Transistor）素子等が用いられるアクティブマトリクス型液晶表示素子に関するものである。
【０００２】
【従来の技術】
従来、液晶表示素子，ＥＬ表示装置，プラズマ表示装置等においては、マトリクス状に配列された表示絵素を選択することにより、画面上に表示パターンを形成している。表示絵素の選択方式としては、個々の絵素を独立した電極で配列し、この絵素電極の各々にスイッチング素子を接続し、該スイッチング素子により絵素電極を選択して表示駆動を行う、アクティブマトリクス駆動方式がある。
このアクティブマトリクス駆動方式によれば、高コントラストの表示が可能であり、液晶テレビ，ワードプロセッサーやコンピュータの端末表示等に実用化されている。
【０００３】
近年、液晶表示装置の画素毎に設けるスイッチング素子として、アモルファスシリコンを用いた電界効果型トランジスタ（ＦＥＴ）が一般的に使用されており、絵素電極とこれに対向する対向電極間に印加される電圧をスイッチングすることにより、その間に表示媒体として充填された液晶の光学的変調が表示パターンとして視認される。アモルファスシリコンＦＥＴは、透明大型基板に均一に形成できること、及びオン／オフ電流比が大である等の利点を有し、この種の液晶パネルのスイッチング素子として適している。
【０００４】
ここで、図を用いて従来技術を説明する。
図５，図６は、従来の方法で製造した液晶表示素子の平面図と断面図を示す。
まず、絶縁性透明基板１にゲート配線膜を成膜し、フォトリソ技術によりゲート電極２，ゲートバスライン２０′及び補助容量線１５を形成する。次に、ゲート電極２上にゲート絶縁層３，４を形成し、続いて半導体層５，コンタクト層６，７を成膜し、コンタクト層６，７のギャップ部１２以外のパターンをフォトリソ技術によりパターニングする。次に、コンタクト６，７のギャップ部１２を、フォトリソ技術によりパターニングする。この時、半導体層５とコンタクト層６，７の間のギャップ部１２の部分にエッチングストッパー層を設けて、ギャップ部１２を形成する製造方法も一般的である。
次に、ソース，ドレイン配線及び絵素電極膜を成膜し、フォトリソ技術によりソース電極８，ソースバスライン１０，ドレイン電極１１，絵素電極９を形成するが、この際、液晶パネル状態で発生する静電気による不良対策として、液晶パネル周辺部でソースバスラインをつなぐ、いわゆるショートリング構造１４′になるようパターニングされている。続いて、絵素電極９以外の層を保護する保護膜１３を成膜し、フォトリソ技術によりパターニングする。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記ショートリング構造を有する液晶表示素子においても、液晶パネル製造工程において発生する静電気や、各工程での帯電の影響によって、ＴＦＴ部が破壊されることにより、スイッチング素子としての機能が損なわれ、表示装置としての品位を著しく損ない、また、製品歩留まりの面からも大きな問題となっている。
また、静電気破壊はマトリクス状に形成されたＴＦＴの、ソースバスライン即ち信号線の引出し線に近い部分において、集中的に発生し、特に絵素電極以外の層を保護するための保護膜をフォトリソ技術によりパターニングする際に発生し
ていた。
【０００６】
【課題を解決するための手段】
本発明は、上記問題を解決するために、絶縁性基板上に格子状に配線された走査線及び信号線と、該走査線及び該信号線に電気的に接続されたＴＦＴスイッチング素子を備えた液晶表示素子において、全ての前記走査線と全ての前記信号線とを相互接続するショートリング構造と、前記信号線の引出線の表示領域外部に、静電気破壊を集中的に発生させるため、ダミーパターン用ゲート電極と、該ダミーパターン用ゲート電極と前記信号線の間に、該ダミーパターン用ゲート電極上に形成される絶縁層と、該絶縁層上に半導体層、コンタクト層がこの順に積層される積層膜のダミーパターンとを有し、該ダミーパターンは、前記スイッチング素子のＴＦＴ部と同じ大きさである液晶表示素子であることを特徴とするものである。
【０００７】
削除
【０００８】
削除
【０００９】
削除
【００１０】
削除
【００１１】
【発明の実施の形態】
（実施例１）
図１，図２は、本発明の液晶表示素子及びその製造方法を説明するための実施例（実施例１）を示す。
透明絶縁性基板であるガラス基板１上にＡｌ，Ｍｏ，Ｔａ等をスパッタリング法にて成膜し、次いでフォトリソグラフィによりゲートバスライン（走査線）２０及びゲート電極２０ａ、ならびに補助容量線２１を形成する。この際、信号線（ソースバスライン）２５の引出線の表示領域外部にダミーパターン用のゲート電極２２を同時に形成する。
次に、このゲートバスライン２０，ゲート電極２０ａ及びダミーパターン用ゲート電極２２表面を、陽極酸化法を用いてゲート材酸化膜３で覆い、さらに絶縁膜４を形成する。
【００１２】
本ゲート絶縁膜４に連続して、半導体層及び該半導体層とソースまたはドレイン電極間のオーミックコンタクトを良好にするためにコンタクト層を、各々プラズマＣＶＤ法を用いて積層する。ここで、半導体層は真性半導体アモルファスシリコン膜（以下、ａ−Ｓｉ（ｉ）層と略記する）であり、コンタクト層はリンを添加したｎ+型微結晶シリコン（以下、ａ−Ｓｉ（μｃ−ｎ+）層と略記する）である。またこの際、半導体層とコンタント層の間にエッチングストッパー層をパターニングして設けるのも一般的な構造である。
【００１３】
次に、このａ−Ｓｉ（ｉ）層及びａ−Ｓｉ（μｃ−ｎ+）層をフォトリソグラフィによりパターニングし、半導体層−コンタクト層パターン２３を形成する。この時、ＴＦＴギャップ部３１のパターニングは行わない。また、ゲートバスライン２０形成時に同時に形成したダミーパターン用のゲート電極２２の上に、ＴＦＴとほぼ同じ大きさのダミーパターン２４を該半導体層−コンタクト層パターン２３形成時に同時に形成する。
【００１４】
ゲート及びソースバスライン２０，２５のそれぞれに信号引き出し端子パット部２９，３０を形成するため、陽極酸化膜／ゲート絶縁膜をフォトリソグラフィにより所定のパターンにエッチングする。
ソース導電体として、後に絵素電極２８も兼ねるＩＴＯ（Indium Tin Oxide）膜及びＴｉ，Ａｌ，Ｃｒ，Ｍｏ等の金属膜を蒸着法，スパッタリング法等によって連続成膜し、フォトリソグラフィによりパターニングし、ソースバスライン２５，ソース電極２６，ドレイン電極２７及び絵素電極２８を順次形成する。この時、信号線（ソースバスライン）２５の引出線の一部がダミーパターン２４にかかるようにパターニングを行う。なお、ソース電極２６は透明電極材であるＩＴＯ膜のみの構造を採ってもよい。
【００１５】
ＴＦＴ部のａ−Ｓｉ（μｃ−ｎ+）層をドライエッチングによりパターニングし、ＴＦＴギャップ部３１を形成する。この時、フォトリソグラフィを用いて、あるいはソース電極２６−ドレイン電極２７をマスクに用いてドライエッチングしても構わない。しかし、ダミーパターン２４部はドライエッチングを行わない。
この後、ＴＦＴギャップ部３１上に、ＳｉＮｘ等からなる保護膜１３を形成する。
なお、図中、３２はＴＦＴパネルの表示領域を、また、３３はＴＦＴパネルの非表示領域であって、信号線２５の引出部を示す。
【００１６】
（実施例２）
図３，図４は、本発明の液晶表示素子及びその製造方法を説明するための他の実施例（実施例２）を示す。
透明絶縁性基板であるガラス基板１上にＡｌ，Ｍｏ，Ｔａ等をスパッタリング法にて成膜し、次いでフォトリソグラフィによりゲートバスライン２０及びゲート電極２０ａを形成する。この際、表示領域外部を遮光するためのパターン（遮光体）４１を同時に形成する。
【００１７】
次に、このゲートバスライン２０及び遮光パターン４１表面を、陽極酸化法を用いてゲート材酸化膜３で覆い、さらに絶縁性を高めるため、プラズマＣＶＤ法等によりＳｉＮｘ膜を積層し、ゲート絶縁膜４を形成する。
本ゲート絶縁膜４に連続して、半導体層及び該半導体層とソースまたはドレイン電極間のオーミックコンタクトを良好にするためにコンタクト層を、各々プラズマＣＶＤ法を用いて積層する。ここで、半導体層はａ−Ｓｉ（ｉ）層であり、コンタクト層はａ−Ｓｉ（μｃ−ｎ+）層である。またこの際、半導体層とコンタクト層の間にエッチングストッパー層をパターニングして設けるのも一般的な構造である。
【００１８】
次に、このａ−Ｓｉ（ｉ）層及びａ−Ｓｉ（μｃ−ｎ+）層をフォトリソグラフィによりパターニングし、半導体層−コンタクト層パターン２３を形成する。この時、ＴＦＴギャップ部３１のパターニングは行わない。また、ゲートバスライン２０形成時に同時に形成した遮光体４１の上に、ＴＦＴとほぼ同じ大きさのダミーパターン４２を該半導体層−コンタクト層パターン２３形成時に同時に形成する。
【００１９】
次に、ゲート及びソースバスライン２０，２５のそれぞれに信号引き出し端子パット部２９，３０を形成するため、陽極酸化膜／ゲート絶縁膜をフォトリソグラフィにより所定のパターンにエッチングする。
次に、ソース導電体として、後にコンタクト電極となるＩＴＯ膜及びＴｉ，Ａｌ，Ｃｒ，Ｍｏ等の金属膜を蒸着法，スパッタリング法等によって連続成膜し、フォトリソグラフィによりパターニングし、ソースバスライン２５，ソース電極２６，ドレイン電極２７及び上層絵素電極４５とのコンタクトを取るためのコンタクト電極４３を順次形成する。
【００２０】
次に、ＴＦＴ部のａ−Ｓｉ（μｃ−ｎ+）層をドライエッチングによりパターニングし、ＴＦＴギャップ部３１を形成する。この時、フォトリソグラフィを用いて、あるいはソース電極２６−ドレイン電極２７をマスクに用いてドライエッチングしても構わない。しかし、ダミーパターン部４２はドライエッチングを行わない。
この後、絶縁性樹脂層４４を、フォトリソグラフィを用いてパターニングし、絶縁層４４の上に絵素電極４５となるＩＴＯ膜を、スパッタリング法によって成膜する。その後、上層絵素電極４５をフォトリソグラフィによりパターニングする。
なお、図中、３２はＴＦＴパネルの表示領域を、また、３３はＴＦＴパネルの非表示領域であって、信号線（ソースバスライン）２５の引出部を示す。
【００２１】
【発明の効果】
いわゆるショートリング構造を備えた液晶表示素子の場合であっても、静電気や製造の各工程での帯電により発生する静電気破壊が、表示領域外部のダミーパターンで集中的に発生するため、ＴＦＴ部の静電気破壊がより確実に抑制される。
ダミーパターンはＴＦＴ部と同一の膜構成を有するため、また、同時に積層形成されるためダミーパターンのための製造工程を特に増やすことなく、高歩留まり及び高表示品位を達成することができる。
【図面の簡単な説明】
【図１】  本発明の液晶表示素子及びその製造方法を説明するための実施例を示す平面図である。
【図２】  図１のＢ−Ｂ′線に沿ったダミーパターンの断面図である。
【図３】  本発明の液晶表示素子及びその製造方法を説明するための他の実施例を示す平面図である。
【図４】  図３のＣ−Ｃ′線に沿ったダミーパターンの断面図である。
【図５】  従来例の液晶表示素子を示す平面図である。
【図６】  図５のＡ−Ａ′線に沿ったスイッチング素子の断面図である。
【符号の説明】
１…ガラス基板、２，２０ａ…ゲート電極、３，４…ゲート絶縁膜、５…半導体層、６，７…コンタクト層、８，２６…ソース電極、９，２８…絵素電極、１０，２５…ソースバスライン、１１，２７…ドレイン電極、１２…ギャップ部、１３…保護膜、１４，１４′…ショートリング構造、１５，２１…補助容量線、２０，２０′…ゲートバスライン、２２…ダミーパターン用ゲート電極、２３…半導体層−コンタクト層パターン、２４，４２…ダミーパターン、２９…ゲートバスラインの信号引出端子パット部、３０…ソースバスラインの信号引出端子パット部、３１…ＴＦＴのギャップ部、３２…ＴＦＴパネルの表示領域、３３…信号線の引出部、４１…遮光パターン、４３…コンタクト電極、４４…絶縁性樹脂層、４５…上層絵素電極。
【図１】
0003719844.tif 000002
【図２】
0003719844.tif 000003
【図３】
0003719844.tif 000004
【図４】
0003719844.tif 000005
【図５】
0003719844.tif 000006
【図６】
0003719844.tif 000007