(57)【特許請求の範囲】
【請求項１】
半導体基板上に４層以上の配線層を有する半導体集積回路装置の配線配置工程において、配線長が相対的に長くなる配線を、前記配線層における上位の配線層に優先的に配置し、配線長が相対的に短くなる配線を、前記配線層における下位の配線層に配置し、前記配線長が相対的に長くなる配線の配置に使用する配線層の数を、前記配線長が相対的に短くなる配線の配置に使用する配線層の数よりも多くすることを特徴とする半導体集積回路装置の製造方法。
【請求項２】
半導体基板に複数の回路ブロックと、その周辺に配置された外部配線領域とを備え、前記半導体基板上に４層以上の配線層を有する半導体集積回路装置の製造方法であって、（ａ）前記複数の回路ブロックを形成するブロック内配線を配置する場合に、配線長が相対的に長くなる配線を、前記配線層における上位の配線層に優先的に配置し、配線長が相対的に短くなる配線を、前記配線層における下位の配線層に配置する工程と、（ｂ）前記複数の回路ブロック間を電気的に接続するブロック間配線を外部配線領域に配置する場合に、前記外部配線領域を複数に分けた後、その各々の外部配線領域毎にその形状に応じて各配線層における配線の延在方向を決め、その長手方向に沿って延在し相対的に長くなる配線を、前記配線層における上位の配線層に優先的に配置し、配線長が相対的に短くなる配線を、前記配線層における下位の配線層に配置する工程とを有し、前記上位の配線層に配置した配線長が相対的に長くなる配線と同一延在方向の配線を有する配線層を、前記上位の配線層に対し間に別の配線層を挟んで下位の配線層に配置し、前記外部配線領域において上層配線と２層以上隔たった下層配線を接続する部分においては少なくとも平面的に重なりを持った２つ以上の縦方向に連続した接続ビアで接続している部分を有することを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項２記載の半導体集積回路装置の製造方法において、前記各々の外部配線領域の同一配線層に長い配線を配置し、かつ、前記各々の外部配線領域の別の同一配線層に短い配線を配置することを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項２記載の半導体集積回路装置の製造方法において、前記複数の回路ブロック毎に各配線層における配線の延在方向を決め、その長手方向に沿って延在する配線を、前記配線層における最上位の配線層に優先的に配置することを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項２記載の半導体集積回路装置の製造方法において、前記複数の回路ブロックのうち、所定の回路ブロックの形成領域における所定の配線層をブロック内配線層として使用せずに、ブロック間配線の配置領域として使用することを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項２記載の半導体集積回路装置の製造方法において、（ａ）前記上位の配線層に配置した配線長が相対的に長くなる配線と同一延在方向の配線を有する配線層を、前記配線層において極力下位の配線層に配置し、（ｂ）前記外部配線領域を複数に分けた後、その各々の外部配線領域毎にその形状に応じて各配線層における配線の延在方向を決める場合に、前記各々の外部配線領域において、その長手方向に沿って延在する配線を、前記配線層における最上位の配線層に優先的に配置し、（ｃ）前記各々の外部配線領域において、その長手方向に沿って延在する配線の配置に使用する配線層の数を、その外部配線領域の短方向に沿って延在する配線の配置に使用する配線層の数よりも多くすることを特徴とする半導体集積回路装置の製造方法。
【請求項７】
半導体基板に複数の回路ブロックと、その周辺に配置された外部配線領域とを備え、前記半導体基板上に４層以上の配線層を有する半導体集積回路装置の製造方法であって、（ａ）前記複数の回路ブロックのセルを形成するセル内配線およびセル端子を第１層配線で形成する工程と、（ｂ）前記セル端子を、前記複数の回路ブロックの各々の形成条件に応じて、その直上または近傍に配置した接続孔によって少なくとも３層以上に隔たっている配線層を２つ以上の縦方向に連続した接続孔で接続する配線を含み、異なる配線層に変更する工程と、（ｃ）前記変更されたセル端子間を前記外部配線領域の配線によって電気的に接続することにより前記複数の回路ブロックを形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項８】
半導体基板に複数の回路ブロックと、その周辺に配置された外部配線領域とを備え、前記半導体基板上に４層の配線層を有する半導体集積回路装置の製造方法であって、前記複数の回路ブロック毎に、ブロックの延在する長手方向の配線に上層配線層を配置するように、各配線層における配線の延在方向を決め、
（ａ）前記複数の回路ブロックのうちの所定の回路ブロックにおいて、その回路ブロックを構成するセル列の延在方向と同一方向に延びる配線を第１層配線および第４層配線で形成し、前記セル列の延在方向に交差する方向に延びる配線を第２層配線および第３層配線で形成する工程と、
（ｂ）前記複数の回路ブロックのうちの他の回路ブロックにおいて、その回路ブロックを構成するセル列の延在方向と同一方向に延びる配線を第２層配線および第４層配線で形成し、前記セル列の延在方向に交差する方向に延びる配線を第３層配線で形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項９】
半導体基板に複数の回路ブロックと、その周辺に配置された外部配線領域とを備え、前記半導体基板上に５層の配線層を有する半導体集積回路装置の製造方法であって、前記複数の回路ブロック毎に、ブロックの延在する長手方向の配線に上層配線層を配置するように、各配線層における配線の延在方向を決め、
（ａ）前記複数の回路ブロックのうちの所定の回路ブロックにおいて、その回路ブロックを構成するセル列の延在方向と同一方向に延びる配線を第２層配線および第５層配線で形成し、前記セル列の延在方向に交差する方向に延びる配線を第３層配線および第４層配線で形成する工程を有することを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
半導体基板に複数の回路ブロックと、その周辺に配置された外部配線領域とを備え、前記半導体基板上に４層以上の配線層を有する半導体集積回路装置の製造方法であって、前記複数の回路ブロック毎に、ブロックの延在する長手方向の配線に上層配線層を配置するように、各配線層における配線の延在方向を決め、
（ａ）前記複数の回路ブロックのセルを形成するセル内配線およびセル端子を第１層配線で形成する工程と、（ｂ）前記セル端子を、前記複数の回路ブロックの各々の形成条件に応じて、その直上または近傍に配置した接続孔によって、少なくとも３層以上に隔たっている配線層を２つ以上の縦方向に連続した接続孔で接続する配線を含み、異なる配線層に変更する工程と、（ｃ）前記セル端子間を前記外部配線領域で電気的に接続することにより前記複数の回路ブロックを形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項１１】
半導体基板に複数の回路ブロックと、その周辺に配置された外部配線領域とを備え、前記半導体基板上に４層以上の配線層を有する半導体集積回路装置の製造方法であって、前記複数の回路ブロック毎に、ブロックの延在する長手方向の配線に上層配線層を配置するように、各配線層における配線の延在方向を決め、前記複数の回路ブロックのうち、所定の回路ブロックの形成領域における所定の配線層を、ブロック内配線層として使用せずに、前記複数の回路ブロック間を電気的に接続するブロック間配線の配置領域として使用することを特徴とする半導体集積回路装置の製造方法。
【請求項１２】
半導体基板に複数の長辺方向と短辺方向を有する回路ブロックと、その周辺に配置された長辺方向と短辺方向を有する外部配線領域とを備え、前記半導体基板上に４層以上の配線層を有する半導体集積回路装置であって、（ａ）前記複数の回路ブロックの各々を形成するブロック内配線であって、前記配線層における上位の配線層に前記回路ブロックの長辺方向に配置された相対的に配線長の長い配線と、（ｂ）前記複数の回路ブロックの各々を形成するブロック内配線であって、前記配線層における下位の配線層に前記回路ブロックの短辺方向に配置された相対的に配線長の短い配線と、（ｃ）前記複数の回路ブロック間を電気的に接続するブロック間配線であって、前記配線層における上位の配線層に前記外部配線領域の長辺方向に配置された相対的に配線長の長い配線と、（ｄ）前記複数の回路ブロック間を電気的に接続するブロック間配線であって、前記配線層における下位の配線層に前記外部配線領域の短辺方向に配置された相対的に配線長の短い配線とを有し、前記複数の回路ブロックのうち、所定の回路ブロックの形成領域において、所定の配線層をブロック内配線層としては使用せずに、前記所定のブロック回路以外を接続するためのブロック間配線の配置領域として使用していることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造方法および半導体集積回路装置技術に関し、特に、多層配線構造を有する半導体集積回路装置の配線設計技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
多層配線構造は、半導体集積回路形成用の配線を半導体チップの厚さ方向に多層に積み重ねることにより、チップサイズの縮小および素子集積度の向上を実現するとともに、配線の配置の自由度を向上させパターン設計を容易にすることができる技術として重要な技術である。
【０００３】
多層配線構造における配線の配置は、通常、半導体チップ全体において各配線層の配線の延在方向（配線チャネルの方向）が画一的に決まっている。各配線層の配線チャネルの方向は、通常、その直上または直下の配線層の配線チャネルの方向と交差する方向に設定されており、半導体チップの全体平面では、配線チャネルが格子状となるように設定されている。
【０００４】
ところで、本発明者が検討した多層配線技術は、例えば次のようなものである。まず、４層以上の多層配線技術においては、未だ標準的な配線方法が確立されておらず、配線の配置処理に際して、クロック配線や電源配線等のような特殊な配線を最上位の配線層に配置するといった個別的な対応が採られる。
【０００５】
また、３層配線構造の場合、配線長に関してある程度の考慮はなされているが、配線遅延が著しく問題となることが予想される限られた信号配線を所定の配線層に優先的に配置するといった個別的な対応が採られているのが実情である。
【０００６】
なお、３層以上の多層配線構造を有する半導体集積回路装置技術については、例えば特開平４ー１０６２４号公報に記載がある。
【０００７】
【発明が解決しようとする課題】
ところが、近年の半導体集積回路装置においては、大規模、高集積および高性能の要求が益々高まっており、これに伴って半導体チップのサイズの縮小とともに、動作周波数の向上や消費電力低減等のような電気的特性の向上を如何にして実現するかが重要な課題となっている。特に、配線の微細化に伴って配線系が半導体集積回路装置の電気的特性に及ぼす影響が大きくなってきており、多層配線構造における配線を如何に配置するかが重要である。
【０００８】
本発明の目的は、多層配線構造を有する半導体集積回路装置を構成する半導体チップの面積を縮小することのできる技術を提供することにある。
【０００９】
本発明の他の目的は、多層配線構造を有する半導体集積回路装置の動作速度を向上させることのできる技術を提供することにある。
【００１０】
本発明の他の目的は、多層配線構造を有する半導体集積回路装置の消費電力を低減させることのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
すなわち、本発明の半導体集積回路装置の製造方法は、半導体基板上に４層以上の配線層を有する半導体集積回路装置の配線配置工程において、配線長が相対的に長くなる配線を、前記配線層における上位の配線層に優先的に配置し、配線長が相対的に短くなる配線を、前記配線層における下位の配線層に配置する工程を有するものである。
【００１４】
また、本発明の半導体集積回路装置の製造方法は、前記配線長が相対的に長くなる配線の配置に使用する配線層の数を、前記配線長が相対的に短くなる配線の配置に使用する配線層の数よりも多くするものである。
【００１５】
また、本発明の半導体集積回路装置の製造方法は、上位の配線層に配置した配線長が相対的に長くなる配線と同一延在方向の配線を有する配線層を、極力下位の配線層に配置するものである。
【００１６】
また、本発明の半導体集積回路装置の製造方法は、以下の工程を有するものである。
【００１７】
（ａ）複数の回路ブロックのセルを形成するセル内配線およびセル端子を第１層配線で形成する工程。
【００１８】
（ｂ）前記セル端子を、前記複数の回路ブロックの各々の形成条件に応じて、その直上または近傍に配置した接続孔によって異なる配線層に変更する工程。
【００１９】
（ｃ）前記セル端子間を電気的に接続することにより前記複数の回路ブロックを形成する工程。
【００２０】
また、本発明の半導体集積回路装置の製造方法は、半導体基板に複数の回路ブロックと、その周辺に配置された外部配線領域とを備え、前記半導体基板上に４層以上の配線層を有する半導体集積回路装置の製造方法であって、前記複数の回路ブロック毎に、各配線層における配線の延在方向を決めるものである。
【００２１】
また、本発明の半導体集積回路装置の製造方法は、半導体基板に複数の回路ブロックと、その周辺に配置された外部配線領域とを備え、前記半導体基板上に４層以上の配線層を有する半導体集積回路装置の製造方法であって、前記複数の回路ブロックのうち、所定の回路ブロックの形成領域内における所定の配線層を、前記複数の回路ブロック間を電気的に接続するブロック間配線の配置領域として使用するものである。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する（なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する）。
【００２３】
（実施の形態１）
図１は本発明の半導体集積回路装置を構成する半導体チップの全体平面図、図２は図１の半導体集積回路装置における回路ブロックの要部拡大平面図、図３および図４は図２の回路ブロックにおけるセルの平面図、図５〜図７は図３および図４のセルにおけるセル端子の構造を説明するための説明図、図８は図１の半導体集積回路装置の要部断面図、図９は図１の半導体集積回路装置の回路ブロックの説明図、図１０は図９の回路ブロックの要部拡大平面図、図１１は図１の半導体集積回路装置の回路ブロックの説明図、図１２は回路ブロック面積が増大する問題の説明図、図１３は図１１の回路ブロックの要部拡大平面図、図１４は図１の半導体集積回路装置の要部拡大平面図、図１５は図１の半導体集積回路装置の特徴の説明図、図１６は図１の半導体集積回路装置の要部拡大平面図、図１７は図１の半導体集積回路装置の外部配線領域における配線構造の説明図である。
【００２４】
本実施の形態１においては、本発明を、例えば４層配線構造を有するマイクロプロセッサに適用した場合について説明する。このマイクロプロセッサが形成された半導体チップを図１に示す。なお、図１においては、図１の横方向をＸ、図１の縦方向をＹとする。
【００２５】
半導体チップ１に形成されたマイクロプロセッサは、例えば階層的な配置手法によって設計され、その主面に配置された複数の回路ブロック２ａ〜２ｅの集合によって形成されている。なお、図１には代表的な回路ブロック２ａ〜２ｅを一例として示している。また、各回路ブロック２ａ〜２ｅの角部の黒く塗りつぶされた小四角形Ｐ0 はブロックの原点を示している。
【００２６】
各回路ブロック２ａ〜２ｅは外部配線領域３を隔てて配置されている。この外部配線領域３は、主としてブロック間配線領域とブロック・外部端子間配線領域とに大別される。
【００２７】
このブロック間配線領域は、回路ブロック２ａ〜２ｅ間を電気的に接続するブロック間配線の配置領域である。また、ブロック・外部端子間配線領域は、回路ブロック２ａ〜２ｅと、半導体チップ１の外周近傍のボンディングパッドＢＰとを電気的に接続する配線の配置領域である。
【００２８】
なお、ボンディングパッドＢＰは、半導体チップ１に形成されたマイクロプロセッサの外部端子であり、ボンディングワイヤを通じてパッケージのリードと電気的に接続され、このリードを通じて外部装置と電気的に接続されるようになっている。
【００２９】
図１の左上部に配置された回路ブロック２ａには、例えばキャッシュコントローラが形成されている。キャッシュコントローラは、キャッシュメモリの動作を制御する回路である。この回路ブロック２ａは、図１の横方向Ｘに沿って延在するような長方形状に形成されている。
【００３０】
図１の左中央部に配置された回路ブロック２ｂには、例えばキャッシュメモリが形成されている。キャッシュメモリは、小容量の高速メモリであり、ＣＰＵ（Central Processing Unit ）と、メインの大容量メモリとの間に介在されている。
【００３１】
図１の左下部に配置された回路ブロック２ｃには、例えばバスコントローラが形成されている。バスコントローラは、ＣＰＵから受け取った情報を基に、これをデコードし、システムのコントロール信号の一部をＣＰＵに代わって出力する回路である。この回路ブロック２ｃは、図１の横方向Ｘに沿って延在するような長方形状に形成されている。
【００３２】
図１の右上部に配置された回路ブロック２ｄ1,２ｄ2 は、ＣＰＵを構成する回路ブロックであり、いずれも図１の縦方向Ｙに沿って延在するような長方形状に形成されている。
【００３３】
回路ブロック２ｄ1 には、ＣＰＵの演算制御回路が形成されている。演算制御回路は、主としてＣＰＵの演算処理回路の動作手順を制御する回路である。
【００３４】
また、回路ブロック２ｄ2 には、ＣＰＵの演算処理回路が形成されている。演算処理回路は、主として入力されたデータに四則演算等を施すことにより所定の結果を得る回路である。
【００３５】
図１の右下部に配置された回路ブロック２ｅには、例えばクロックジェネレータが形成されている。クロックジェネレータは、クロック信号を発生する回路であり、このクロック信号によってマイクロプロセッサ全体の同期が取られている。この回路ブロック２ｅは、図１の縦方向Ｙに延在するような長方形状に形成されている。
【００３６】
各回路ブロック２ａ〜２ｅの分割単位、分割数、位置および形状等は、予め用意されているセル・ライブラリの内容やフロアプランの方式によって決定されている。なお、このフロアプラン処理では、例えばチップサイズが最小となるように、また、ブロック間信号のタイミングが最適となるようにチップレイアウトの全体構成が決められている。
【００３７】
このような回路ブロック２ａ〜２ｅの各々には、各回路機能を実現するのに必要な複数のセルが配置されており、各回路ブロック２ａ〜２ｅは、そのセル間をブロック内配線によって電気的に接続することによって形成されている。
【００３８】
このセルは、回路ブロック等を階層設計する際の設計最小単位であり、通常は、例えばＮＡＮＤ回路、ＮＯＲ回路またはインバータ回路等のような論理設計の最小単位と対応している。また、ブロック内配線は、セル間を電気的に接続することによって所定の回路機能の回路ブロックを形成する配線である。
【００３９】
ここで、このような回路ブロック２ａ〜２ｅの代表として回路ブロック２ｃの構成を図２に示す。なお、図１の他の回路ブロック２ａ, ２ｂ, ２ｄ1,２ｄ2,２ｅも基本的に同じ構成となっている。ただし、回路ブロック２ｄ1,２ｄ2 は、図２を９０度回転させた状態になっている。また、図２の横方向Ｘおよび縦方向Ｙは図１の横方向Ｘおよび縦方向Ｙと合うように記してある。
【００４０】
回路ブロック２ｃ内には、図２の横方向Ｘに沿って延在するセル列４が、内部配線領域５を隔てて図２の縦方向Ｙに沿って複数配置されている。各セル列４には、その延在方向に沿って大小大きさの異なる複数のセル４ａが隣接した状態で配置されている。内部配線領域５は、セル４ａ間を電気的に接続するブロック内配線ＭＬを配置するための領域である。
【００４１】
次に、このセル４ａの一例を図３および図４に示す。なお、図３および図４は同じセル４ａの平面図であるが、図面を見易くするため、異なる段階での平面図を示している。すなわち、図３はゲート電極を形成した段階の平面図を示し、図４は第１配線層を形成した段階の平面図を示している。
【００４２】
このセル４ａには、ｎチャネル形のＭＯＳ・ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor ；以下、単にｎＭＯＳという）６ｎと、ｐチャネル形のＭＯＳ・ＦＥＴ（以下、単にｐＭＯＳという）６ｐとが複数配置されている。これらｎＭＯＳ６ｎおよびｐＭＯＳ６ｐによって、例えばＣＭＯＳ（Complimentary MOS ）回路が形成されている。
【００４３】
ｎＭＯＳ６ｎのソース・ドレイン領域を形成する半導体領域６ｎＬは、例えばｎ形不純物のリンまたはヒ素（Ａｓ）が含有される矩形状の領域によって形成されている。また、ｐＭＯＳ６ｐのソース・ドレイン領域を形成する半導体領域６ｐL は、例えばｐ形不純物のホウ素が含有される矩形状の領域によって形成されている。
【００４４】
ｎＭＯＳ６ｎおよびｐＭＯＳ６ｐのゲート電極６ｎｇ，６ｐｇは、例えば図３および図４の縦方向に延在するような長方形状に形成され、ＣＭＯＳ回路を形成するために、互いに一体的に成形され電気的に接続されている。なお、ゲート電極６ｎｇ，６ｐｇの接続部分は、幅広に成形されており、ゲート引出し電極６ｇとなっている。
【００４５】
これらｎＭＯＳ６ｎおよびｐＭＯＳ６ｐのソース、ドレインおよびゲート電極は第１層配線ＭＬ1 によって引き出され、適宜電気的に接続されて所定の基本的な回路機能を有するセル４ａが形成されている。すなわち、セル４ａの内部回路は、第１層配線ＭＬ1 によって形成されている。この第１層配線ＭＬ1 は、ブロック内配線の一部を構成している。
【００４６】
なお、図４においては、図面を見易くするため、第１層配線ＭＬ1 に斜線を付す。また、ＶDDは電源電位を示し、ＶSSは接地電位を示している。また、ＶＩＡ1 は第１層配線ＭＬ1 とｎＭＯＳ６ｎおよびｐＭＯＳ６ｐの電極部とを電気的に接続するための接続孔を示している。
【００４７】
次に、このセル４ａの電極引出し用の端子構造を図５〜図７によって説明する。
【００４８】
図５に示すように、セル端子ＣＴは、セル４ａの縦方向Ｙの長さを２分する直線近傍に配置されている。これは、セル端子ＣＴの配置に規則性を持たせることにより、配線設置処理をし易くするためである。
【００４９】
このセル端子ＣＴは、所定の回路ブロック等を設計するためにセル４ａを上位の階層から参照する際、セル４ａのインターフェイス部となる部分である。例えば２入力ＮＡＮＤの場合には、２つの入力信号端子と、１つの出力信号端子とが、このセル端子ＣＴに対応している。本実施の形態１においては、このセル端子ＣＴが、例えば第１層配線ＭＬ1 によって形成されている。
【００５０】
セル４ａ間の結線は、このセル端子ＣＴ間を電気的に接続することにより行われている。このようなセル４ａ間の配線状況は、採用する配線層数や配線構造によって異なるが、本実施の形態１においては、このセル端子ＣＴを配線レイアウト設計の段階においてセル４ａ内の回路とは無関係に取り出せるようになっているため、セル構造自体は共通化することができ、セル・ライブラリを一本化することが可能となっている。具体的には、配線処理に際して、各セル端子ＣＴの直上または近傍に、セル４ａ間を電気的に接続するための接続孔を設け、その接続孔間を接続するようにする。
【００５１】
例えば図６に示すように、図６の横方向Ｘに延在する配線として第１層配線ＭＬ1 および第４層配線ＭＬ4 を使用し、図６の縦方向Ｙに延在する配線として第２層配線ＭＬ2 および第３層配線ＭＬ3 を使用する場合には、セル端子ＣＴ直上に、第１層配線ＭＬ1 と第２層配線ＭＬ2 とを電気的に接続する接続孔ＶＩＡ21と、第１層配線ＭＬ1 と第３層配線ＭＬ3 とを電気的に接続する接続孔ＶＩＡ31とを配置することで実現する。セル端子ＣＴの無い領域は、二点鎖線で示すような第２層配線ＭＬ2 または第３層配線ＭＬ3 の配置領域となる。
【００５２】
また、図６には示さないが、図６の横方向Ｘに延在する配線として第２層配線および第４層配線を使用し、図６の縦方向Ｙに延在する配線として第３層配線を使用する場合には、セル端子直上に、第１層配線と第３層配線とを電気的に接続する接続孔を配置することで実現する。
【００５３】
また、図６には示さないが、図６の横方向Ｘに延在する配線として第１層配線および第３層配線を使用し、図６の縦方向Ｙに延在する配線として第２層配線を使用する場合には、セル端子直上に、第１層配線と第２層配線とを電気的に接続する接続孔とを配置することで実現する。
【００５４】
なお、図６においては、図面を見易くするために、第１層配線ＭＬ1 以外の各層の配線にハッチングを付す。また、ＶＩＡ43は、第４層配線ＭＬ4 と第３層配線ＭＬ3 とを接続するための接続孔である。
【００５５】
このような接続孔の断面構造を図７に模式的に示す。各配線層間は、１つの接続孔ＶＩＡによって電気的に接続される。例えばセル端子ＣＴを第１層配線ＭＬ1 から第３層配線ＭＬ3 に変更するには、すなわち、図６の接続孔ＶＩＡ31を実現するには、第１層配線ＭＬ1 と第２層配線ＭＬ2 とを接続する接続孔ＶＩＡ21上に、第２層配線ＭＬ2 と第３層配線ＭＬ3 とを接続する接続孔ＶＩＡ32を設けて実現する。
【００５６】
また、例えばセル端子ＣＴを第１層配線ＭＬ1 から第４層配線ＭＬ4 に変更するには、第１層配線ＭＬ1 と第２層配線ＭＬ2 とを接続する接続孔ＶＩＡ21上に、第２層配線ＭＬ2 と第３層配線ＭＬ3 とを接続する接続孔ＶＩＡ32を設け、さらに、その上に第３層配線ＭＬ3 と第４層配線ＭＬ4 とを接続する接続孔ＶＩＡ43を設けて実現する。
【００５７】
このように、セル端子ＣＴを第１層配線ＭＬ1 で形成し、配線処理中に接続孔ＶＩＡをセル端子ＣＴの直上に配置することにより、配線スタイルが変わる度にそれに合ったセル端子層を有するようなセルを用意する必要が無くなり、１つのセル・ライブラリで種々の配線スタイルに対応することが可能となっている。
【００５８】
また、図７から判るように、第１層配線ＭＬ1 と第３層配線ＭＬ3 とを電気的に接続する接続孔ＶＩＡ上は、第４層配線ＭＬ4 の配線領域として使用可能であり、第１層配線ＭＬ1 と第２層配線ＭＬ2 とを電気的に接続する接続孔ＶＩＡ上は、第３層配線ＭＬ3 の配線領域として使用可能である。
【００５９】
次に、このセル４ａを含む半導体チップ１（図１参照）の要部断面図を図８に示す。
【００６０】
半導体チップ１を構成する半導体基板１ｓは、例えばｐ- 形のシリコン（Ｓｉ）単結晶からなり、その上部には、例えば二酸化シリコン（ＳｉＯ2 ）からなる素子分離用のフィールド絶縁膜７が形成されている。
【００６１】
半導体基板１ｓの上部には、ｐウエルＰＷおよびｎウエルＮＷが形成されている。このｐウエルＰＷには、例えばｐ形不純物のホウ素が導入されている。また、ｎウエルＮＷには、例えばｎ形不純物のリンまたはＡｓが導入されている。
【００６２】
そして、このｐウエルＰＷ上およびｎウエルＮＷ上には、それぞれｎＭＯＳ６ｎおよびｐＭＯＳ６ｐが形成されている。
【００６３】
これらのｎＭＯＳ６ｎおよびｐＭＯＳ６ｐによって、ＣＭＯＳ（Complimentary MOS ）回路が形成され、所定の回路機能を有するセル等が形成されている。
【００６４】
ｎＭＯＳ６ｎは、ｐウエルＰＷの上部に互いに離間して形成された一対の半導体領域６ｎＬと、半導体基板１ｓ上に形成されたゲート絶縁膜６ｎｉと、その上に形成されたゲート電極６ｎｇとを有している。
【００６５】
半導体領域６ｎＬは、ｎＭＯＳ６ｎのソース・ドレイン領域を形成するための領域であり、低不純物濃度領域６ｎＬ1 と、高不純物濃度領域６ｎＬ2 とを有し、例えばｎ形不純物のリンまたはＡｓが含有され形成されている。なお、この半導体領域６ｎＬの間にｎＭＯＳ６ｎのチャネル領域が形成される。
【００６６】
ゲート絶縁膜６ｎｉは、例えばＳｉＯ2 からなる。また、ゲート電極６ｎｇは、例えば低抵抗ポリシリコンからなる。ただし、ゲート電極６ｎｇは、低抵抗ポリシリコンの単体膜で形成されることに限定されるものではなく、例えば低抵抗ポリシリコン膜上にシリサイド膜を堆積した積層膜で形成しても良い。
【００６７】
ゲート電極６ｎｇの上面には、例えばＳｉＯ2 からなるキャップ絶縁膜８が形成されている。また、ゲート電極６ｎｇおよびキャップ絶縁膜８の表面には、例えば窒化シリコンからなる保護膜９が形成されている。この保護膜９は、ｎＭＯＳ６ｎの特性変動を抑える機能を有している。さらに、保護膜９の側面には、例えばＳｉＯ2 からなるサイドウォール１０が形成されている。
【００６８】
ｐＭＯＳ６ｐは、ｎウエルＮＷの上部に互いに離間して形成された一対の半導体領域６ｐＬと、半導体基板１ｓ上に形成されたゲート絶縁膜６ｐｉと、その上に形成されたゲート電極６ｐｇとを有している。
【００６９】
半導体領域６ｐＬは、ｐＭＯＳ６ｐのソース・ドレイン領域を形成するための領域であり、低不純物濃度領域６ｐＬ1 と、高不純物濃度領域６ｐＬ2 とを有し、例えばｐ形不純物のホウ素が含有され形成されている。なお、この半導体領域６ｐＬの間にｐＭＯＳ６ｐのチャネル領域が形成される。また、低不純物濃度領域６ｐＬ1 の下部に存在する半導体領域１１ａは、ｐＭＯＳ６ｐのパンチスルーを防止するためのパンチスルーストッパである。
【００７０】
ゲート絶縁膜６ｐｉは、例えばＳｉＯ2 からなる。また、ゲート電極６ｐｇは、例えば低抵抗ポリシリコンからなる。ただし、ゲート電極６ｐｇは、低抵抗ポリシリコンの単体膜で形成されることに限定されるものではなく、例えば低抵抗ポリシリコン膜上にシリサイド膜を堆積した積層膜で形成しても良い。
【００７１】
ゲート電極６ｐｇの上面には、例えばＳｉＯ2 からなるキャップ絶縁膜８が形成されている。また、ゲート電極６ｐｇおよびキャップ絶縁膜８の表面には、例えば窒化シリコンからなる保護膜９が形成されている。この保護膜９は、ｐＭＯＳ６ｐの特性変動を抑える機能を有している。さらに、保護膜９の側面には、例えばＳｉＯ2 からなるサイドウォール１０が形成されている。
【００７２】
このような半導体基板１ｓ上には、例えばＳｉＯ2 からなる層間絶縁膜１２ａが堆積されており、これによって、ｎＭＯＳ６ｎおよびｐＭＯＳ６ｐが被覆されている。
【００７３】
この層間絶縁膜１２ａの厚さは、例えば0.６０μｍ程度である。この層間絶縁膜１２ａの上面は、例えばＣＭＰ（Chemical Mechanical Polishing ）処理、エッチバック処理またはリフロ平坦化処理等によって平坦化されており、その上面には、例えばアルミニウム（Ａｌ）−Ｓｉ−銅（Ｃｕ）合金からなる第１層配線ＭＬ1 が形成されている。
【００７４】
この第１層配線ＭＬ1 は、上記したブロック内配線の一部であり、層間絶縁膜１２ａに穿孔された接続孔ＶＩＡ内の導体膜ＭＬ1 ａを通じてｎＭＯＳ６ｎおよびｐＭＯＳ６ｐの半導体領域６ｎＬと電気的に接続されている。導体膜ＭＬ1 ａは、例えばタングステン等からなり、例えば選択ＣＶＤ法等による金属膜埋込み技術によって形成されている。第１層配線ＭＬ1 の厚さは、例えば0.６１μｍ程度である。
【００７５】
このような第１層配線ＭＬ1 は、層間絶縁膜１２ｂによって被覆されている。層間絶縁膜１２ｂは、例えばＳｉＯ2 からなり、その厚さは、例えば1.３〜1.４μｍ程度である。
【００７６】
この層間絶縁膜１２ｂの上面は、例えばＣＭＰ処理、エッチバック処理またはリフロ平坦化処理等によって平坦にされており、その上面には、例えばＡｌ−Ｓｉ−Ｃｕ合金からなる第２層配線ＭＬ2 が形成されている。第２層配線ＭＬ2 の厚さは、例えば0.６１μｍ程度である。
【００７７】
この第２層配線ＭＬ2 は、上記したブロック内配線の一部であり、層間絶縁膜１２ｂに穿孔された接続孔ＶＩＡ内の導体膜ＭＬ2 ａを通じて第１層配線ＭＬ1 と電気的に接続されている。導体膜ＭＬ2 ａは、例えばタングステン等からなり、例えば選択ＣＶＤ法等による金属膜埋込み技術によって形成されている。
【００７８】
第２層配線ＭＬ2 は、層間絶縁膜１２ｃによって被覆されている。この層間絶縁膜１２ｃは、例えばＳｉＯ2 からなり、その厚さは、例えば1.３〜1.４μｍ程度である。
【００７９】
この層間絶縁膜１２ｃの上面は、例えばＣＭＰ処理、エッチバック処理またはリフロ平坦化処理等によって平坦にされており、その上面には、例えばＡｌ−Ｓｉ−Ｃｕ合金からなる第３層配線ＭＬ3 が形成されている。第３層配線ＭＬ3 の厚さは、例えば1.０６μｍ程度である。
【００８０】
この第３層配線ＭＬ3 は、上記したブロック内配線の一部であり、層間絶縁膜１２ｃに穿孔された接続孔ＶＩＡ内の導体膜ＭＬ3 ａを通じて第２層配線ＭＬ2 と電気的に接続されている。導体膜ＭＬ3 ａは、例えばタングステン等からなり、例えば選択ＣＶＤ法等による金属膜埋込み技術によって形成されている。
【００８１】
第３層配線ＭＬ3 は、層間絶縁膜１２ｄによって被覆されている。この層間絶縁膜１２ｄは、例えばＳｉＯ2 からなる。この層間絶縁膜１２ｄの上面は、例えばＣＭＰ処理、エッチバック処理またはリフロ平坦化処理等によって平坦にされており、その上面には、例えばＡｌ−Ｓｉ−Ｃｕ合金からなる第４層配線ＭＬ4 が形成されている。
【００８２】
この第４層配線ＭＬ4 は、上記したブロック内配線の一部であり、層間絶縁膜１２ｄに穿孔された接続孔ＶＩＡ内の導体膜ＭＬ4 ａを通じて第３層配線ＭＬ3 と電気的に接続されている。導体膜ＭＬ4 ａは、例えばタングステン等からなり、例えば選択ＣＶＤ法等による金属膜埋込み技術によって形成されている。
【００８３】
層間絶縁膜１２ｄ上には、例えばＳｉＯ2 膜、ＳｉＯ2 膜上に窒化シリコン膜を堆積してなる絶縁膜あるいはさらにその上にポリイミド樹脂膜が堆積されてなる絶縁膜等によって構成された表面保護膜１３が堆積されており、これによって第４層配線ＭＬ4 が被覆されている。この表面保護膜１３の一部には、第４層配線ＭＬ4 のボンディングパッドＢＰ部分が露出するような開口部が形成されている。
【００８４】
ところで、本実施の形態１においては、マイクロプロセッサを形成する配線を、例えば以下の第１〜第４の条件に従って配置する。
【００８５】
第１の条件は、各回路ブロック２ａ〜２ｅ（図１参照）において、ブロック内配線のうち、配線長の長い配線は可能な限り上層の配線層に配置し、配線長の短い配線は可能な限り下層の配線層に配置することである。
【００８６】
この配線の長短は相対的なものであり、その配線が、配線長分布中のどこに属するかによって決定される。例えば長い配線とは、配置処理後のブロック内配線を配線長に基づいて順序付けして並べた後、その全ブロック内配線ＭＬの中で、配線長の長い方から５０％以内に入る配線をいい、短い配線とは、その全ブロック内配線ＭＬの中で、配線長の短い方から５０％以内に入る配線ということができる。ただし、この５０％はあくまでも一例であって、設計条件やデバイス条件等のような条件によって適宜変えることが可能である。
【００８７】
これは、上層の配線層の方が配線容量を小さくすることができ、その配線容量に起因する配線遅延の問題を解消することができるからである。すなわち、配線容量が大きくなり易い長い配線を上層の配線層に配置し、配線容量が比較的小さくて済む短い配線を下層の配線層に配置することで、回路ブロック２ａ〜２ｅ内の全体的な配線容量を低減することができるので、回路ブロック２ａ〜２ｅ内のブロック内配線における信号伝送速度を向上させることができ、また、回路ブロック２ａ〜２ｅ内の消費電力を低減することが可能となるからである。
【００８８】
第２の条件は、各回路ブロック２ａ〜２ｅ内におけるブロック内配線の配置の仕方を、各回路ブロック２ａ〜２ｅ内におけるブロック内配線の混雑状況に応じて変えることである。
【００８９】
これは、主として回路ブロック２ａ〜２ｅの占有面積の縮小を目的としたものである。すなわち、各回路ブロック２ａ〜２ｅ内のブロック内配線の混雑状況が各回路ブロック２ａ〜２ｅの形状的な要素によって異なる場合が生じるが、その場合に配線の配置の仕方を半導体チップ１全体で画一的にしないで、各回路ブロック２ａ〜２ｅ毎に変えることにより、各回路ブロック２ａ〜２ｅの占有面積を縮小することが可能だからである。
【００９０】
ここで、このような第１の条件および第２の条件によって形成されたブロック内配線の具体的な例を図１および図９〜図１３によって説明する。なお、図１０、図１２および図１３においては、図面を見易くするため、ブロック内配線を構成する第２層配線には点状のハッチング、第３層配線には右傾斜線状のハッチング、第４層配線には左傾斜線状のハッチングを付し、ブロック間配線を構成する第１層配線層にはハッチングを付していない。
【００９１】
例えば図１の横方向Ｘに長い回路ブロック２ｃと、図１の縦方向Ｙに若干長い回路ブロック２ｅとではブロック内配線の混雑状況が異なる。
【００９２】
すなわち、図９に示すように、横方向Ｘに長い回路ブロック２ｃの場合（ＹＬ/ ＸＬ＜1 ；ＹＬは回路ブロック２ｃにおける縦方向Ｙの長さ、ＸＬは回路ブロック２ｃにおける横方向Ｘの長さ）、図９の縦方向Ｙに沿って延在する配線の混雑度は小さいが、横方向Ｘに沿って延在する配線の混雑度は大きい。
【００９３】
このため、通常の配線配置方式を採用すると、ブロック内配線領域の幅（縦方向Ｙの長さ）を大きくしなければならず、回路ブロック２ｃの面積が増大してしまう。
【００９４】
そこで、本実施の形態１においては、上記した第１の条件を考慮した上で、例えば図１０に示すようにしている。すなわち、セル列４の延在方向と直交する方向（縦方向Ｙ）に延びる配線として第３層配線ＭＬ3 を使用し、セル列４の延在方向と平行する方向（横方向Ｘ）に延びる配線として第２層配線ＭＬ2 および第４層配線ＭＬ4 を使用している。なお、第１層配線ＭＬ1 は、主にセル４ａ内の配線として使用する。
【００９５】
これにより、横方向Ｘに２つの配線層を使用することができるので、内部配線領域５（図９参照）の幅（縦方向Ｙの長さ）を縮小することができる。例えば内部配線領域５に４つの配線チャネルが必要な場合、１つの配線層だけでこれを形成しようとすると４つの配線を並べて配置する分の面積が必要になるのに対して、本実施の形態１の場合には、２つの配線層を使用でき、２つの配線を重ねて配置することができるので、２つの配線を並べて配置する分の面積があれば良い。したがって、回路ブロック２ｃ（図１参照）の縦方向Ｙの長さを縮小することができ、回路ブロック２ｃの面積を縮小することが可能となる。
【００９６】
また、配線長の長い配線は、第４層配線ＭＬ4 および第３層配線ＭＬ3 で形成され、配線長の短い配線は、第２層配線ＭＬ2 および第３層配線ＭＬ3 で形成されている。これにより、回路ブロック２ｃの面積縮小によるブロック内配線の配線長の短縮に加えて、回路ブロック２ｃのブロック内配線における配線容量も低減することができるので、回路ブロック２ｃの動作速度を向上させることができるとともに、消費電力を低減させることが可能となる。
【００９７】
また、第１層配線で形成されたセル端子ＣＴを、配線処理で形成される接続孔ＶＩＡ31によって第３層配線ＭＬ3 まで引き上げ、セル端子ＣＴを変更している。これにより、回路ブロック２ｃの配線の配置の仕方が他の回路ブロックと異なってもそれは配線処理で対応すれば良く、配線レイアウト設計時にはセル４ａ自体（セル端子ＣＴ）は何等変える必要がないので、配線レイアウト設計時におけるセル４ａの共通化が可能である。
【００９８】
一方、図１１に示すように、縦方向Ｙに若干長い回路ブロック２ｅの場合（ＹＬ/ ＸＬ≧1 ）、図１１の横方向Ｘに沿って延在する配線の混雑度は小さいが、縦方向Ｙに沿って延在する配線の混雑度は大きい。
【００９９】
このため、通常の配線配置の方式を採用すると、セル列４内に配線チャネル用の空き領域を形成しなければならなくなる結果、セル列４の延在方向が長くなり、回路ブロック２ｅの面積が増大してしまう。これを図１２によって説明する。
【０１００】
図１２においては、セル列４の延在方向と直交する方向（縦方向Ｙ）に延びる配線として第２層配線ＭＬ2 を使用し、セル列４の延在方向と平行する方向（横方向Ｘ）に延びる配線として第３層配線ＭＬ3 を使用している。なお、第１層配線ＭＬ1 は、主にセル４ａ内の配線として使用している。
【０１０１】
この場合、セル端子ＣＴの無い領域がセル列４と直交する方向（縦方向Ｙ）の配線の配置領域となる。しかし、その直交方向の配線の混雑度が増すと、その直交方向の配線数に対し、セル端子ＣＴの無い配線配置領域数が不足する。このため、セル４ａとセル４ａとの間に、その直交方向の配線を配置するための空き領域Ａが必要となる。この空き領域Ａには、セル４ａ間の電源用の第１層配線ＭＬ1 は配置されるが、トランジスタおよびそれを構成する配線パターンは形成されていない。したがって、空き領域Ａの増加は、回路ブロックの面積を増大させてしまう。
【０１０２】
そこで、本実施の形態１においては、上記した第１の条件を考慮した上で、例えば図１３に示すようにしている。すなわち、セル列４の延在方向と直交する方向（縦方向Ｙ）に延びるブロック内配線を第２層配線ＭＬ2 および第３層配線ＭＬ3 で形成し、セル列４の延在方向と平行する方向（横方向Ｘ）に延びるブロック内配線を第１層配線ＭＬ1 および第４層配線ＭＬ4 で形成している。ただし、第３層配線ＭＬ3 と第４層配線ＭＬ4 との配置の仕方は逆でも良い。なお、第１層配線ＭＬ1 は、主にセル４ａ内の配線として使用する。
【０１０３】
これにより、ブロック内配線の混雑度の大きい縦方向Ｙに２つの配線層を使用することができる。また、第２層配線ＭＬ2 と第１層配線ＭＬ1 のセル端子ＣＴとの接続孔ＶＩＡ21の直上も混雑度の大きい方向Ｙのブロック内配線の配置領域として使用できる。これらにより、セル列４内に空き領域Ａを設ける必要が少なくなる。したがって、セル列４の延在方向の長さを縮小することができるので、回路ブロック２ｅの横方向Ｘの長さを縮小することができ、回路ブロック２ｅの面積を縮小することが可能となる。
【０１０４】
また、配線長の長い配線は、第４層配線ＭＬ4 および第３層配線ＭＬ3 で形成し、配線長の短い配線は、第１層配線ＭＬ1 および第２層配線ＭＬ2 で形成する。これにより、回路ブロック２ｅの面積縮小によるブロック内配線の配線長の短縮に加えて、回路ブロック２ｅのブロック内配線における配線容量も低減することができるので、回路ブロック２ｅの動作速度を向上させることができるとともに、消費電力を低減させることが可能となる。
【０１０５】
また、回路ブロック２ｅ内のブロック内配線において、配線長の長い第４層配線ＭＬ4 と平行に延在する配線を第１層配線ＭＬ1 で構成したことにより、それらの配線層間の間隔を大きくすることができるので、それらの間のカップリング容量を低減することが可能となる。
【０１０６】
さらに、第１層配線で形成されたセル端子ＣＴを、配線処理で形成される接続孔ＶＩＡ31, ＶＩＡ21によって第３層配線ＭＬ3 または第２層配線ＭＬ2 まで引き上げ、セル端子ＣＴを変更している。これにより、回路ブロック２ｅにおける配線の配置の仕方が他の回路ブロックと異なってもそれは配線処理で対応すれば良く、配線レイアウト設計時にはセル４ａ自体（セル端子ＣＴ）は何等変える必要がないので、配線レイアウト設計時におけるセル４ａの共通化が可能である。
【０１０７】
次に、第３の条件は、所定の回路ブロックを構成する場合に、全配線層を使用しないで、所定の配線層をブロック間配線の配置領域として使用するということである。これは、例えば以下のような場合である。
【０１０８】
例えば回路ブロックの配線混雑度が低い場合である。また、所定の回路ブロックを形成する場合に、全配線層をブロック内配線の配置領域としても回路ブロックの面積が縮小されない場合である。ただし、この場合は、全配線層を使用することが回路ブロックの面積縮小に寄与する場合は全配線層をブロック内配線の使用領域として使用するようにする。
【０１０９】
また、第４の条件は、図１の回路ブロック２ａ〜２ｅ間を接続するブロック間配線のうち、配線長の長い配線は可能な限り上層の配線層に配置し、配線長の短い配線は可能な限り下層の配線層に配置することである。
【０１１０】
この配線における長短の定義は上記ブロック内配線で説明したのと同じである。また、このようにする理由もブロック内配線で説明したのと同じである。すなわち、配線容量が大きくなりやすい長い配線を上層の配線層に配置し、配線容量が比較的小さくて済む短い配線を下層の配線層に配置することにより、ブロック間配線全体の配線容量を低減することができるので、ブロック間配線における信号伝送速度を向上させることができ、また、マイクロプロセッサの消費電力を低減することが可能となるからである。
【０１１１】
ここで、このような第３の条件および第４の条件によって形成されたブロック間配線の具体例を図１および図１４〜図１７によって説明する。
【０１１２】
なお、図１４および図１６においては、図面を見易くするために、ブロック間配線を構成する第２層配線には点状のハッチング、第３層配線には右傾斜線状のハッチング、第４層配線には左傾斜線状のハッチングを付している。また、ブロック間配線を構成する第１層配線層にはハッチングを付していない。
【０１１３】
例えば第３の条件に従った例として、図１の回路ブロック２ｂは４層の配線層全部を使用しないで、３層配線構造によって形成されている。すなわち、回路ブロック２ｂの形成領域における第４配線層にはブロック内配線が配置されていない。このため、回路ブロック２ｂの形成領域における第４配線層は、図１４に示すように、回路ブロック２ａ, ２ｃ間を接続するブロック間配線ＭＬＢ4 の配置領域として使用されている。
【０１１４】
これにより、例えば回路ブロック２ａ, ２ｃ間を接続するのに、回路ブロック２ｂを迂回して接続する場合に比べてブロック間配線の配線長を短縮することができるので、配線容量および配線抵抗を低減することができ、ブロック間配線の信号伝送速度を向上させることが可能となっている。
【０１１５】
また、回路ブロック２ａ, ２ｃ間を接続するのに、回路ブロック２ｂを迂回して接続する場合に比べて接続孔の数を減らすことができるので、回路ブロック２ａ, ２ｃ間の接続の信頼性を向上させることが可能となる。
【０１１６】
なお、以上の第１〜第３の条件による配線配置例を図１５にまとめて記載する。この図１５には、各回路ブロック２ａ〜２ｅ内の配線状況に応じたブロック内配線の配置の仕方（配線方向、配線長）および各々の場合の特徴が記してある。
【０１１７】
一方、図１の回路ブロック２ａ〜２ｅ間を接続する外部配線領域３においては、上記した第４の条件を満たすために、外部配線領域３毎にその形状に応じてブロック間配線の配置の仕方を変えてある。
【０１１８】
すなわち、外部配線領域３の延在方向（長手方向）に沿って延びるブロック間配線をできる限り上層の配線層、例えば第３配線層や第４配線層に配置する。これは、外部配線領域３の延在方向に沿って延びる配線は、比較的長い配線になるからである。これを図１４、図１６および図１７によって具体的に説明する。
【０１１９】
図１４および図１６の破線は、外部配線領域３ａ〜３ｆの形状を示している。外部配線領域３ａ, ３ｄ, ３ｆは、図１４または図１６の縦方向Ｙに延在する長方形状となっており、外部配線領域３ｂ, ３ｃ, ３ｅは、図１４または図１６の横方向Ｘに延在する長方形状となっている。
【０１２０】
いずれの外部配線領域３ａ〜３ｆにおいても、その延在方向に沿うブロック間配線は、第１層配線ＭＬＢ1 および第４層配線ＭＬＢ4 によって形成され、外部配線領域３ａ〜３ｆの短方向に沿うブロック間配線は、第２層配線ＭＬＢ2 および第３層配線ＭＬＢ3 によって形成されている。
【０１２１】
ブロック間配線のうち、配線距離の長い配線は、第３層配線ＭＬＢ3 と第４層配線ＭＬＢ4 との組み合わせによって優先的に形成され、配線距離の短い配線は、第１層配線ＭＬＢ1 と第２層配線ＭＬＢ2 との組み合わせによって優先的に形成されている。
【０１２２】
また、外部配線領域３ａ〜３ｆが交差する領域においては、配線層の変更を最小限にとどめるようになっている。例えば図１６に示す外部配線領域３ｆの第４層配線ＭＬＢ4 が、外部配線領域３ｅにそのまま延在する場合に次のようにする。なお、以降の処置は、第１層配線ＭＬＢ1 でも同様である。
【０１２３】
その外部配線領域３ｆの第４層配線ＭＬＢ4 が、外部配線領域３ｅ内の横方向（方向Ｘ）に延在する第４層配線ＭＬＢ4 の障害になる場合は、外部配線領域３ｆから外部配線領域３ｅに延びてきた第４層配線ＭＬＢ4 を、外部配線領域３ｅ, ３ｆの交差領域において接続孔ＶＩＡにより第３層配線ＭＬＢ3 に一旦引き落とす。
【０１２４】
しかし、外部配線領域３ｆから外部配線領域３ｅに延びてきた第４層配線ＭＬＢ4 が、外部配線領域３ｅ内の横方向Ｘに延在する第４層配線ＭＬＢ4 の障害にならない場合は、配線層の切り替えを行うことなく、そのまま引き延ばす。
【０１２５】
このように、外部配線領域３のブロック間配線のうち、配線長の長い配線を他の配線層に比べて配線容量の小さい第４層配線ＭＬＢ4 によって形成したことにより、その第４層配線ＭＬＢ4 の配線容量を低減することが可能となっている。また、その第４層配線ＭＬＢ4 と平行に延在する配線を第１層配線ＭＬＢ1 としたことにより、それらの配線間の間隔を大きくすることができるので、それらの間のカップリング容量を低減することが可能となっている。
【０１２６】
これらにより、外部配線領域３全体のブロック間配線の配線容量を低減することができるので、ブロック間配線における信号伝送速度を向上させることができ、また、マイクロプロセッサの消費電力を低減させることが可能となる。
【０１２７】
また、外部配線領域３が交差する領域において、接続孔を上下の配線層に重ねて配置することができ、その面積を縮小することができるので、外部配線領域３の幅を縮小することができる。このため、半導体チップ１の面積を縮小することが可能となっている。また、その半導体チップ１の面積縮小によってブロック間配線の配線長を短縮させることができるので、ブロック間配線における信号伝送速度をさらに向上させることが可能なる。
【０１２８】
なお、以上の第４の条件による配線レイアウト例を図１７にまとめて記載する。図１７には、外部配線領域の形状的要素に応じたブロック間配線の配置の仕方（配線方向、配線長）が記してある。
【０１２９】
このように、本実施の形態１によれば、以下の効果を得ることが可能となる。
【０１３０】
(1).回路ブロック２ａ〜２ｅを構成するブロック内配線ＭＬにおいて、配線容量が大きくなり易い長い配線を上層の配線層に配置し、配線容量が比較的小さくて済む短い配線を下層の配線層に配置することにより、回路ブロック２ａ〜２ｅ内の全体的な配線容量を低減することが可能となる。
【０１３１】
(2).回路ブロック２ｅ内のブロック内配線において、配線長の長い第４層配線ＭＬ4 と平行に延在する配線を第１層配線ＭＬ1 で構成したことにより、それらの配線層間の間隔を大きくすることができるので、それらの間のカップリング容量を低減することが可能となる。
【０１３２】
(3).配線設計の段階において、回路ブロック２ａ〜２ｅの配線配置の仕方を、回路ブロック２ａ〜２ｅ毎に適した方式とすることにより、各回路ブロック２ａ〜２ｅの占有面積を縮小することが可能となる。
【０１３３】
(4).上記(3) により、ブロック内配線の配線長を短縮することができるので、ブロック内配線の配線容量および配線抵抗を低減することが可能となる。
【０１３４】
(5).上記(1),(4) により、回路ブロック２ａ〜２ｅ内のブロック内配線における信号伝送速度を向上させることができるので、回路ブロック２ａ〜２ｅの動作速度を向上させることが可能となる。
【０１３５】
(6).上記(1),(4) により、回路ブロック２ａ〜２ｅ内の消費電力を低減することが可能となる。
【０１３６】
(7).回路ブロック２ａ〜２ｅ間を電気的に接続するブロック間配線において、配線容量が大きくなり易い長い配線を上層の配線層に配置し、配線容量が比較的小さくて済む短い配線を下層の配線層に配置することにより、そのブロック間配線の全体的な配線容量を低減することが可能となる。
【０１３７】
(8).ブロック間配線において、配線長の長い第４層配線ＭＬＢ4 と平行に延在する配線を第１層配線ＭＬＢ1 で構成したことにより、それらの配線層間の間隔を大きくすることができるので、それらの間のカップリング容量を低減することが可能となる。
【０１３８】
(9).回路ブロック２ｂの内部回路を３層配線構造で構成し、その第４配線層をブロック間配線の配置領域としたことにより、ブロック間配線を迂回させる必要が無くなり、その迂回配線の配置領域が不要となるので、その分、半導体チップ１の面積を縮小することが可能となる。
【０１３９】
(10). 回路ブロック２ｂの内部回路を３層配線構造で構成し、その第４配線層をブロック間配線の配置領域としたことにより、回路ブロック２ａ，２ｃ間を接続するのに、回路ブロック２ｂを迂回して接続する場合に比べてブロック間配線の配線長を短縮することができるので、ブロック間配線の配線容量および配線抵抗を低減することが可能となる。
【０１４０】
(11). 回路ブロック２ｂの内部回路を３層配線構造で構成し、その第４配線層をブロック間配線の配置領域としたことにより、回路ブロック２ａ，２ｃ間を接続するのに回路ブロック２ｂを迂回して接続する場合に比べて接続孔ＶＩＡの数を減らすことができるので、回路ブロック２ａ，２ｃ間の接続の信頼性を向上させることが可能となる。
【０１４１】
(12). 外部配線領域３が交差する領域において、接続孔ＶＩＡを上下の配線層に重ねて配置することができ、その面積を縮小することができるので、外部配線領域３の幅を縮小することが可能となる。
【０１４２】
(13). 上記(12)により、ブロック間配線の配線長を短縮させることができるので、ブロック間配線における配線容量および配線抵抗を低減することが可能なる。
【０１４３】
(14). 上記(7),(8),(10),(13) により、回路ブロック２ａ〜２ｅ間を電気的に接続するブロック間配線における信号伝送速度を向上させることが可能となる。
【０１４４】
(15). 上記した(3) および(14)により、マイクロプロセッサ全体の動作速度を向上させることが可能となる。
【０１４５】
(16). 上記した(3),(9),(12)により、半導体チップ１の全体の面積を大幅に縮小することが可能となる。
【０１４６】
(17). 上記した(6) 〜(8),(10),(13) により、マイクロプロセッサの消費電力を低減させることが可能となる。
【０１４７】
(18). 回路ブロック２ａ〜２ｅを電気的に接続するブロック間配線を配置する際に、外部配線領域３の長手方向に沿う配線を優先的に第４配線層に配置することにより、長い配線を上位の配線層に配置することが可能となる。
【０１４８】
(19). 第１層配線で形成されたセル端子ＣＴを、配線処理で形成される接続孔ＶＩＡによって所定の配線層まで引き上げ、セル端子ＣＴが配置される配線層を変更することにより、配線レイアウト設計時においてセル４ａの共通化が可能とある。したがって、回路ブロック２ａ〜２ｅ毎に配線の配置が異なっても、それに対して１つのセル・ライブラリで対応することが可能となる。したがって、半導体集積回路装置の製造方法の設計期間を大幅に短縮することが可能となる。
【０１４９】
（実施の形態２）
図１８は本発明の他の実施の形態である半導体集積回路装置の要部拡大平面図である。
【０１５０】
本実施の形態２においては、例えば５層配線構造を有するマイクロプロセッサに本発明を適用した場合を説明する。これ以外は、前記実施の形態１と同じである。
【０１５１】
本実施の形態２においては、例えば図１８に示すように、セル列４の延在方向に直交する方向（縦方向Ｙ）に第３層配線ＭＬ3 および第４層配線ＭＬ4 を使用し、セル列４の延在方向に平行な方向（横方向Ｘ）に第２層配線ＭＬ2 および第５層配線ＭＬ5 を使用している。これにより、横方向Ｘおよび縦方向Ｙの両方向において、セル４ａの上層の２つの配線層を使用することができるので、回路ブロックの面積縮小に大きな効果がある。
【０１５２】
また、配線長の長い配線は、第５層配線ＭＬ5 および第４層配線ＭＬ4 を用い、配線長の短い配線は、第３層配線ＭＬ3 および第２層配線ＭＬ2 を用いている。
【０１５３】
すなわち、長い配線を配線容量が比較的小さくなる上層の配線層に配置するとともに、その長い配線に平行に延在する配線を２層の層間絶縁膜分離れた下層に配置して多層配線間に形成される配線容量を低減したことにより、ブロック内配線の配線容量を低減することが可能となっている。
【０１５４】
また、第１層配線で形成されたセル端子ＣＴを、配線処理で形成される接続孔ＶＩＡ31, ＶＩＡ41によって第３層配線ＭＬ3 または第４層配線ＭＬ4 まで引き上げ、セル端子ＣＴの配線層位置を変更している。このセル端子ＣＴを第３層配線ＭＬ3 に変更している部位の直上は、第４層配線の配置領域として使用可能である。同様に、セル端子の無い部分は、第３層配線および第４層配線の通過領域として使用可能である。
【０１５５】
このように、本実施の形態２によれば、前記実施の形態１で得られた効果と同じ内容の効果を得ることが可能となる。
【０１５６】
ただし、本実施の形態２によれば、５層配線を使用しているので、前記実施の形態１の場合よりも半導体チップ１の面積を縮小することが可能となる。
【０１５７】
また、どの回路ブロック２ａ〜２ｅにおいても、長い配線に平行に延在する配線を２層の層間絶縁膜分離れた下層に配置することができるので、その分、前記実施の形態１の場合よりもブロック内配線の配線容量を低減することが可能となる。
【０１５８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態１, ２に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１５９】
例えば前記実施の形態２においては、長い配線の配置に使用する配線層の数と、短い配線の配置に使用する配線層の数とを同じにした場合について説明したが、これに限定されるものではなく、例えば長い配線の配置に使用する配線層の数を３層、短い配線の配置に使用する配線層の数を２層というように、長い配線の配置に使用する配線層数を短い配線の配置に使用する配線層数よりも多くしても良い。これにより、各配線領域の短方向のサイズを縮小することができるので、半導体チップの面積を縮小することが可能となる。
【０１６０】
また、前記実施の形態１, ２においては、本発明を階層構造を有する半導体集積回路装置に適用した場合について説明したが、これに限定されるものではなく、例えば階層構造を持たないゲートアレイ等を実現する場合にも適用可能である。
【０１６１】
また、前記実施の形態１, ２においては、本発明をワイヤボンディング方式を採用する半導体集積回路装置に適用した場合について説明したが、これに限定されるものではなく、例えばバンプ電極を用いるフリップチップ方式またはテープキャリアボンディング方式を採用する半導体集積回路装置にも適用可能である。
【０１６２】
また、前記実施の形態１, ２においては、本発明をＭＯＳ・ＦＥＴが形成された半導体集積回路装置に適用した場合について説明したが、これに限定されるものではなく、例えばバイポーラトランジスタが形成された半導体集積回路装置またはバイポーラトランジスタとＭＯＳ・ＦＥＴとが同一半導体基板上に形成された半導体集積回路装置にも適用可能である。
【０１６３】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロプロセッサに適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えばＤＲＡＭやＳＲＡＭ等のような半導体メモリ回路または他の論理回路を有する半導体集積回路装置技術等に適用できる。本発明は、多層配線構造を有する半導体集積回路装置に適用できる。
【０１６４】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１６５】
(1).本発明の半導体集積回路装置の製造方法によれば、半導体基板上に４層以上の配線層を有する半導体集積回路装置の配線配置工程において、配線長が相対的に長くなる配線を、配線容量が小さくなる配線層の上位の配線層に優先的に配置し、配線長が相対的に短くなる配線を、前記配線層における下位の配線層に配置することにより、半導体集積回路装置を構成する配線の全体的な配線容量を低減することが可能となる。これにより、半導体集積回路装置の全体における配線の信号伝送速度を向上させることができるので、半導体集積回路装置の動作速度を向上させることが可能となる。また、半導体集積回路装置の消費電力を低減することが可能となる。
【０１６６】
(2).本発明の半導体集積回路装置の製造方法によれば、前記配線長が相対的に長くなる配線の配置に使用する配線層の数を、前記配線長が相対的に短くなる配線の配置に使用する配線層の数よりも多くすることにより、配線領域の短方向のサイズを縮小することができるので、半導体チップの面積を縮小することが可能となる。
【０１６７】
(3).本発明の半導体集積回路装置の製造方法によれば、上位の配線層に配置した配線長が長くなる配線と同一延在方向の配線を有する配線層を極力下位の配線層に配置することにより、それらの配線層間の間隔を大きくすることができるので、それらの間のカップリング容量を低減することが可能となる。これにより、半導体集積回路装置の全体における配線の信号伝送速度を向上させることができるので、半導体集積回路装置の動作速度を向上させることが可能となる。また、半導体集積回路装置の消費電力を低減することが可能となる。
【０１６８】
(4).本発明の半導体集積回路装置の製造方法によれば、複数の回路ブロックのセルを形成するセル内配線およびセル端子を第１層配線で形成した後、そのセル端子を、前記複数の回路ブロックの各々の形成条件に応じて、その直上または近傍に配置した接続孔によって異なる配線層に変更することにより、配線レイアウト設計時においてセルの共通化が可能とある。したがって、回路ブロック毎に配線の配置の仕方が異なっても、それに対して１つのセル・ライブラリで対応することが可能となる。したがって、半導体集積回路装置の設計期間を大幅に短縮することが可能となる。
【０１６９】
(5).本発明の半導体集積回路装置の製造方法は、半導体基板に複数の回路ブロックと、その周辺に配置された外部配線領域とを備え、前記半導体基板上に４層以上の配線層を有する半導体集積回路装置の製造方法であって、複数の回路ブロック毎に、例えば配線の混雑状況に応じて各配線層における配線の延在方向を決めることにより、各回路ブロック２ａ〜２ｅの占有面積を縮小することができるので、半導体チップの面積を縮小することが可能となる。
【０１７０】
(6).本発明の半導体集積回路装置の製造方法によれば、複数の回路ブロックのうち、所定の回路ブロックの形成領域内における所定の配線層を、複数の回路ブロック間を電気的に接続するブロック間配線の配置領域として使用することにより、ブロック間配線を迂回させる必要が無くなり、その迂回配線の配置領域が不要となるので、その分、半導体チップの面積を縮小することが可能となる。また、回路ブロック間を接続するのに、所定の回路ブロックを迂回して接続する場合に比べてブロック間配線の配線長を短縮することができるので、ブロック間配線の配線容量および配線抵抗を低減することが可能となる。さらに、回路ブロック間を接続するのに所定の回路ブロックを迂回して接続する場合に比べて接続孔の数を減らすことができるので、回路ブロック間の接続の信頼性を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路装置を構成する半導体チップの全体平面図である。
【図２】図１の半導体集積回路装置における回路ブロックの要部拡大平面図である。
【図３】図２の回路ブロックにおけるセルの平面図である。
【図４】図２の回路ブロックにおけるセルの平面図である。
【図５】図３および図４のセルにおけるセル端子の構造を説明するための説明図である。
【図６】図３および図４のセルにおけるセル端子の構造を説明するための説明図である。
【図７】図３および図４のセルにおけるセル端子の構造を説明するための説明図である。
【図８】図１の半導体集積回路装置の要部断面図である。
【図９】図１の半導体集積回路装置の回路ブロックの説明図である。
【図１０】図９の回路ブロックの要部拡大平面図である。
【図１１】図１の半導体集積回路装置の回路ブロックの説明図である。
【図１２】回路ブロック面積が増大する問題の説明図である。
【図１３】図１１の回路ブロックの要部拡大平面図である。
【図１４】図１の半導体集積回路装置の要部拡大平面図である。
【図１５】図１の半導体集積回路装置の特徴の説明図である。
【図１６】図１の半導体集積回路装置の要部拡大平面図である。
【図１７】図１の半導体集積回路装置の外部配線領域における配線構造の説明図である。
【図１８】本発明の他の実施の形態である半導体集積回路装置の回路ブロックの要部拡大平面図である。
【符号の説明】
１  半導体チップ
２ａ〜２ｅ  回路ブロック
３, ３ａ〜３ｆ  外部配線領域
４  セル列
４ａ  セル
５  内部配線領域
６ｎ  ｎチャネル形のＭＯＳ・ＦＥＴ
６ｎＬ  半導体領域
６ｎ1   低不純物半導体領域
６ｎ2   高不純物半導体領域
６ｎｉ  ゲート絶縁膜
６ｎｇ  ゲート電極
６ｇ  ゲート引出し電極
６ｐ  ｐチャネル形のＭＯＳ・ＦＥＴ
６ｐＬ  半導体領域
６ｐ1   低不純物半導体領域
６ｐ2   高不純物半導体領域
６ｐｉ  ゲート絶縁膜
６ｐｇ  ゲート電極
７  フィールド絶縁膜
８  キャップ絶縁膜
９  保護膜
１０  サイドウォール
１１ａ  半導体領域
１２ａ〜１２ｄ  層間絶縁膜
１３  表面保護膜
ＢＰ  ボンディングパッド
ＰＷ  ｐウエル
ＮＷ  ｎウエル
ＣＴ  セル端子
ＶＩＡ  接続孔
ＶＩＡ1   接続孔
ＭＬ  ブロック内配線
ＭＬ1   第１層配線
ＭＬ1 ａ  導体膜
ＭＬ2   第２層配線
ＭＬ2 ａ  導体膜
ＭＬ3   第３層配線
ＭＬ3 ａ  導体膜
ＭＬ4   第４層配線
ＭＬ4 ａ  導体膜
ＭＬ5   第５層配線
ＭＬＢ1   第１層配線
ＭＬＢ2   第２層配線
ＭＬＢ3   第３層配線
ＭＬＢ4   第４層配線
ＶDD  電源電位
ＶSS  接地電位
【図１】
0003636523.tif 000002
【図２】
0003636523.tif 000003
【図３】
0003636523.tif 000004
【図４】
0003636523.tif 000005
【図５】
0003636523.tif 000006
【図６】
0003636523.tif 000007
【図７】
0003636523.tif 000008
【図８】
0003636523.tif 000009
【図９】
0003636523.tif 000010
【図１０】
0003636523.tif 000011
【図１１】
0003636523.tif 000012
【図１２】
0003636523.tif 000013
【図１３】
0003636523.tif 000014
【図１４】
0003636523.tif 000015
【図１５】
0003636523.tif 000016
【図１６】
0003636523.tif 000017
【図１７】
0003636523.tif 000018
【図１８】
0003636523.tif 000019