(57)【特許請求の範囲】
【請求項１】
１つのワードゲートと、第１，第２のコントロールゲートにより制御される第１，第２の不揮発性メモリ素子とを有するメモリセルを、列方向及び行方向にそれぞれ複数配列してなるメモリセルアレイ領域と、
前記メモリセルアレイ領域内の前記複数のメモリセルの各々の前記第１，第２のコントロールゲートを駆動するコントロールゲート駆動部と、
を有し、
前記メモリセルアレイ領域は、前記行方向で分割された複数のセクタ領域を有し、
前記複数のセクタ領域の各々は、前記行方向で複数に分割された複数のブロックを有し、
前記コントロールゲート駆動部は、前記複数のセクタ領域の各一つについてそれぞれ複数のコントロールゲートドライバを有し、前記複数のコントロールドライバの各々は、前記複数のブロックのうち１以上のブロックに対応して配置され、かつ、対応ブロック内の全メモリセルの前記第１及び第２のコントロールゲートの電位を設定することを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１において、
前記複数のブロックは、前記列方向で複数に分割された複数のラージブロックと、前記複数のラージブロックの各々を前記列方向でさらに細分割された複数のスモールブロックを有し、
前記複数のコントロールドライバの各々は、前記複数のラージブロックの各々に対応して配置され、かつ対応するラージブロックに設けられた前記複数のスモールブロック内に配置された全メモリセルの前記第１及び第２のコントロールゲートの電位を設定することを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１において、
前記複数のブロックは、前記列方向で複数に分割された複数のラージブロックと、前記複数のラージブロックの各々を前記列方向でさらに細分割された複数のスモールブロックを有し、
前記複数のコントロールドライバの各々は、前記複数のラージブロックの各々に設けられた前記複数のスモールブロックの各々に対応して設けられ、かつ、対応するスモールブロックに配置された全メモリセルの前記第１及び第２のコントロールゲートの電位を設定することを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記複数のコントロールゲートドライバは、一つのセクタ領域内のデータ消去時に、該一つのセクタ領域内の全ての前記第１，第２のコントロールゲートに第１の消去用高電位を供給して、前記複数のセクタ領域の各々にて一括してデータを消去することを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項４において、
前記複数のセクタ領域の各々には、前記列方向に沿って形成された複数のコントロールゲート線が設けられ、
前記コントロールゲート駆動部は、前記複数のセクタ領域の各々に配置された前記複数のコントロールゲート線の各々に、ゲート回路を経由せずに直接接続されていることを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項５において、
前記複数のコントロールゲート線は、
前記コントロールゲート駆動部に直接接続された複数のメインコントロールゲート線と、
前記複数のメインコントロールゲート線と前記複数のメモリセルの前記第１，第２のコントロールゲートとを接続する複数のサブコントロールゲート線と、
を含むことを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項６において、
前記複数のセクタ領域の各々に設けられた偶数のメインコントロールゲート線には、偶数列の前記複数メモリセルの各々の前記第２のコントロールゲートと奇数列の前記複数メモリセルの各々の前記第１のコントロールゲートとが共通接続された複数のサブコントロールゲートが接続され、前記複数のセクタ領域の各々に設けられた奇数のメインコントロールゲート線には、奇数列の前記複数メモリセルの各々の前記第２のコントロールゲートと偶数列の前記複数メモリセルの各々の前記第１のコントロールゲートとが共通接続された複数のサブコントロールゲート線が接続されていることを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項７において、
前記複数のセクタ領域の各々に対応して設けられた前記複数のコントロールゲートドライバの各々には、ｋ本のメインコントロールゲート線が接続され、
前記複数のセクタ領域の各々には、ｋ本のサブコントロールゲート線が接続されるメモリセル群からなる各入出力ビットに対応したメモリブロックが、前記行方向に複数配置され、
前記行方向に沿って延びる複数の配線が設けられ、前記ｋ本のメインコントロールゲート線の各々と、それと対応する前記ｋ本のサブコントロールゲート線の各々とが、前記複数の配線の各々を介してそれぞれ接続されていることを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項８において、
前記メモリブロックの前記行方向に沿ったメモリセル数を４とし、ｋ＝４に設定したことを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項１乃至９のいずれかにおいて、
前記複数のセクタ領域の各々には、
前記列方向に沿って形成された複数のビット線と、
少なくともデータのプログラム時及び読み出し時に、前記複数のビット線を駆動するビット線駆動部と、
がさらに設けられていることを特徴とする不揮発性半導体記憶装置。
【請求項１１】
請求項１０において、
一つのセクタ領域毎のデータ消去時に、該一つのセクタ領域に形成された前記複数のビット線に第２の消去用高電位を供給する消去用ビット線駆動部がさらに設けられていることを特徴とする不揮発性半導体記憶装置。
【請求項１２】
請求項１０または１１において、
前記複数のビット線は、不純物層にて形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項１３】
請求項１２において、
前記複数のセクタ領域の各々は、他のセクタと分離された一つのウェル領域に形成され、前記ウェル領域に第２の消去用高電位を供給する消去用ウェル駆動部が設けられていることを特徴とする不揮発性半導体記憶装置。
【請求項１４】
請求項１２または１３において、
前記不純物層にて形成された前記複数のビット線の各々にそれぞれ接続される複数のメインビット線が設けられ、前記複数のメインビット線から前記複数のビット線にそれぞれ至る各経路途中に、ゲート回路が設けられていないことを特徴とする不揮発性半導体記憶装置。
【請求項１５】
請求項１乃至１４のいずれかにおいて、
前記メモリセルアレイ領域には、前記行方向に沿って配列された前記複数のメモリセルの各々の前記ワードゲートにそれぞれ共通接続された複数のワード線が、前記行方向に沿って設けられ、
前記メモリセルアレイ領域の前記行方向の一端には、前記複数のワード線を駆動するワード線駆動部が設けられていることを特徴とする不揮発性半導体記憶装置。
【請求項１６】
請求項１乃至１５のいずれかにおいて、
前記第１，第２の不揮発性メモリ素子の各々は、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）からなるＯＮＯ膜を電荷のトラップサイトとして有することを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、１つのワードゲートと、２つのコントロールゲートにより制御される２つの不揮発性メモリ素子を備えたメモリセルにて構成される不揮発性半導体記憶装置に関する。
【０００２】
【背景技術】
不揮発性半導体装置として、チャネルとゲートとの間のゲート絶縁層が、酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜の積層体からなり、窒化シリコン膜に電荷がトラップされるＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductorまたは-substrate）型が知られている。
【０００３】
このＭＯＮＯＳ型不揮発性半導体記憶装置は、文献（Y.Hayashi,et al,2000 Symposium on VLSI Technology Digest of Technical Papers p.122-p.123）に開示されている。この文献には、１つのワードゲートと、２つのコントロールゲートにより制御される２つの不揮発性メモリ素子（ＭＯＮＯＳメモリセル）を備えたツインＭＯＮＯＳフラッシュメモリセルが開示されている。すなわち、１つのフラッシュメモリセルが、電荷のトラップサイトを２つ有している。
【０００４】
このような構造を有する複数のツインＭＯＮＯＳフラッシュメモリセルを行方向及び列方向にそれぞれ複数配列させて、メモリセルアレイ領域が構成される。
【０００５】
【発明が解決しようとする課題】
このツインＭＯＮＯＳフラッシュメモリセルを駆動するには、２本のビット線と、１本のワード線と、２本のコントロールゲート線とを要する。ただし、多数のメモリセルを駆動するに際して、異なるコントロールゲートであっても同じ電位に設定する場合には、これらの線を共通接続することができる。
【０００６】
ここで、フラッシュメモリの動作には、データの消去、プログラム及び読み出しがある。データのプログラム及び読み出しは、通常、８ビットまたは１６ビットの選択セルにて同時に実施されるが、データの消去はさらに広い範囲で同時に実施できる。
【０００７】
ここで、この種の不揮発性メモリでは、データのディスターブが課題となっている。データのディススターブとは、選択セルのコントロールゲート線及びビット線に高電位を印加してプログラムまたは消去するときに、共用される配線によって非選択セクタ領域内のセルにも高電位が印加され、プログラムの度にその状態が繰り返されることでプログラムまたは消去されて、非選択セルのデータがディスターブされることを言う。
【０００８】
このような事態を防止するには、選択ゲート回路を設けて、選択セクタのセルにのみ高電位が印加され、非選択セクタのセルには高電位が印加されないようにすることができる。
【０００９】
しかし、このようにすると、選択ゲート回路のために面積を占有され、メモリセルの高集積化が妨げられる。さらには、選択ゲートにて電圧降下が生ずると、プログラム時または消去時に選択セクタのセルに高電位を供給するために、電圧降下分を上乗せして供給する必要がある。結果的に、低電圧駆動が妨げられ、特に携帯機器のように低消費電力化が求められる機器には不適合となる。
【００１０】
さらに、今後は携帯機器等から高速にてデータをリードする要求が高まるが、高速駆動の点でも改善の余地があった。
【００１１】
そこで、本発明は、選択セルでのプログラム時または消去時に非選択セクタのセルにてデータがディスターブされることを回避しながら、しかも選択ゲート回路を要せずに高集積化が可能な不揮発性半導体記憶装置を提供することにある。
【００１２】
本発明の他の目的は、選択ゲート回路を不要とすることで電圧降下を回避して、消費電力を低減することができる不揮発性半導体装置を提供することにある。
【００１３】
本発明のさらに他の目的は、高電位が供給されるコントロールゲート線の負荷容量を低減して高速駆動を可能とした不揮発性半導体記憶装置を提供することにある。
【００１４】
【課題を解決するための手段】
本発明の一態様に係る不揮発性半導体記憶装置は、１つのワードゲートと、２つのコントロールゲートにより制御される２つの不揮発性メモリ素子を有するメモリセルを、列方向及び行方向にそれぞれ複数配列してなるメモリセルアレイ領域を有する。不揮発性半導体記憶装置はさらに、メモリセルアレイ領域内の複数のメモリセルの各々の第１，第２のコントロールゲートを駆動するコントロールゲート駆動部を有する。
【００１５】
メモリセルアレイ領域は、行方向で分割された複数のセクタ領域を有する。この複数のセクタ領域の各々は、行方向に沿った複数の各列にそれぞれ配列された複数のメモリセルを有する。
【００１６】
複数のセクタ領域の各々は、列方向で複数に分割された複数のブロックを有する。コントロールゲート駆動部は、複数のセクタ領域の各一つについてそれぞれ複数のコントロールゲートドライバを有する。この複数のコントロールドライバの各々は、複数のブロックのうちの互いに異なる１以上のブロックに配置された全メモリセルの前記第１及び第２のコントロールゲートの電位を設定する。
【００１７】
本発明の一態様によれば、ある一つのセクタ領域内のある一つのブロックに配置された選択セルについてプログラムする際には、そのセクタ領域内で選択されたブロックに配置されたメモリセル（選択セル及び非選択セル）のコントロールゲート電位のみを、対応するコントロールゲートドライバによってプログラム電位とできる。選択セクタ内の他のブロック及び非選択セクタ領域では、それに対応するコントロールゲートドライバによって、プログラム電位以外の電位に設定できるので、非選択のセクタ領域内の非選択セルにてデータがディスターブされることがない。しかもこのことは、選択ゲート回路を用いずに達成できるため、メモリセルを高集積化することができる。また、選択ゲート回路での電圧降下も生じないので、低電圧駆動が可能となり、特に携帯機器のメモリとして有効に利用できる。さらには、一つのコントロールゲートドライバには一つのブロック内のメモリセルのみが接続されるので、一つのセクタ領域内の全てのメモリセルを接続するものと比較して、コントロールゲート線に接続される負荷容量（ゲート容量）が低減される。よって、メモリの高速駆動も可能となる。
【００１８】
複数のブロックとして、列方向で複数に分割された複数のラージブロックと、その複数のラージブロックの各々を列方向でさらに細分割された複数のスモールブロックを有することができる。
【００１９】
この場合、複数のコントロールドライバの各々は、複数のラージブロックのうちの互いに異なる一つに配置され、かつ複数のスモールブロック内に配置された全メモリセルの第１及び第２のコントロールゲートの電位を設定することができる。
【００２０】
あるいは、複数のコントロールドライバの各々は、複数のラージブロックの各々について互いに異なる一つのスモールブロックに配置された全メモリセルの前記第１及び第２のコントロールゲートの電位を設定することができる。
【００２１】
本発明の一態様において、データ消去時に複数のコントロールゲートドライバの一つが選択されて、該一つのセクタ領域内の全ての第１，第２のコントロールゲートに第１の消去用高電位を供給することができる。こうして、複数のセクタ領域の各々にて一括してデータ消去を実施することができる。
【００２２】
本発明の一態様においてはさらに、複数のセクタ領域の各々には、列方向に沿って形成された複数のコントロールゲート線が設けられ、コントロールゲート駆動部は、複数のセクタ領域の各々に配置された複数のコントロールゲート線の各々に、ゲート回路を経由せずに直接接続されていることが好ましい。
【００２３】
このように、面積を増大させ、電圧降下を生じさせるゲート回路を排除しても、非選択のセクタ領域内の非選択セルに高電位が印加されることはない。
【００２４】
ここで、この複数のコントロールゲート線は、コントロールゲート駆動部に直接接続された複数のメインコントロールゲート線と、複数のメインコントロールゲート線と複数のメモリセルの前記第１，第２のコントロールゲートとを接続する複数のサブコントロールゲート線とを含むことができる。これらは、層の異なる金属配線にて形成することができる。
【００２５】
このとき、複数のセクタ領域の各々に設けられた偶数のメインコントロールゲート線には、偶数列の複数メモリセルの各々の第２のコントロールゲートと奇数列の複数メモリセルの各々の第１のコントロールゲートとが共通接続された複数のサブコントロールゲートを接続することができる。一方、複数のセクタ領域の各々に設けられた奇数のメインコントロールゲート線には、奇数列の複数メモリセルの各々の第２のコントロールゲートと偶数列の複数メモリセルの各々の第１のコントロールゲートとが共通接続された複数のサブコントロールゲート線を接続することができる。
【００２６】
また、複数のセクタ領域の各々に対応して設けられた複数のコントロールゲートドライバの各々にｋ本のメインコントロールゲート線が接続される場合には、複数のセクタ領域の各々には、ｋ本のサブコントロールゲート線が接続されるメモリセル群からなる各入出力ビットに対応したメモリブロックが、行方向に複数配置される。このとき、行方向に沿って延びる複数の配線を設けることが好ましい。こうすると、ｋ本のメインコントロールゲート線の各々と、それと対応するｋ本のサブコントロールゲート線の各々とを、複数の配線の一つを介して接続することができる。
【００２７】
特に好ましい形態として、メモリブロックの行方向に沿ったメモリセル数を４とすることができる。この場合にはｋ＝４に設定され、コントロールゲートドライバには４本のメインコントロールゲート線が接続される。メモリブロックは、行方向に４セル有するため計８ビットとなり、１本のサブコントロールゲート線を２ビットに共用することで、４本のサブコントロールゲート線が配置される。
【００２８】
本発明の一態様では、複数のセクタ領域の各々に、列方向に沿って形成された複数のビット線と、少なくともデータのプログラム時及び読み出し時に複数のビット線を駆動するビット線駆動部とをさらに有することができる。
【００２９】
ビット線駆動部はデータ消去時に複数のビット線を駆動するようにしてもよいが、消去用ビット線駆動部をさらに設けても良い。この消去用ビット線駆動部は、一つのセクタ領域毎のデータ消去時に、該一つのセクタ領域に形成された複数のビット線に第２の消去用高電位を供給する。
【００３０】
複数のセクタ領域の各々は、他のセクタと分離された一つのウェル領域に形成することができる。この場合、そのウェル領域に第２の消去用高電位を供給する消去用ウェル駆動部を設けることができる。
【００３１】
また、複数のビット線を不純物層にて形成することができ、この複数のビット線の各々に、複数のメインビット線の各々を接続しても良い。メインビット線を金属配線とすれば、ビット線の低抵抗化が可能であり、また不純物層を列方向で連続させずに不連続としても、その不連続な各ビット線にメインビット線を介して給電できる。
【００３２】
このとき、複数のメインビット線から前記複数のビット線に至る経路途中に、ゲート回路が設けないことが好ましい。ゲート回路はビット線の配線容量を高めるほか、ゲート回路にて電圧降下が生ずることもあり、低電圧駆動の妨げとなるからである。
【００３３】
メモリセルアレイ領域には、行方向に沿って配列された前記複数のメモリセルの各々のワードゲートにそれぞれ共通接続された複数のワードを、行方向に沿って設けることができる。こうして、複数のセクタ領域にて複数のワード線は共用される。なお、メモリセルアレイ領域の行方向の一端に、複数のワード線を駆動するワード線駆動部を設けることができる。不揮発性半導体記憶装置の記憶容量をさらに大容量化するには、行方向にてワード線ドライバを挟んだ両側に、複数のメモリセルアレイ領域をそれぞれ配置しても良い。
【００３４】
第１，第２の不揮発性メモリ素子の各々は、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）からなるＯＮＯ膜を電荷のトラップサイトとして有することができるが、これに限らず他の構造を採用することができる。
【００３５】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００３６】
（メモリセル構造）
図１は不揮発性半導体記憶装置の一断面を示し、図２はその等価回路図である。図１において、１つのメモリセル１００は、Ｐ型ウェル１０２上にゲート酸化膜を介して例えばポリサイドにて形成されたワードゲート１０４と、第１，第２のコントロールゲート１０６Ａ，１０６Ｂと、第１，第２のメモリ素子（ＭＯＮＯＳメモリセル）１０８Ａ，１０８Ｂとを有する。
【００３７】
第１，第２のコントロールゲート１０６Ａ，１０６Ｂは、ワードゲート１０４の両側壁に形成され、ワードゲート１０４とはそれぞれ電気的に絶縁されている。
【００３８】
第１，第２のメモリ素子１０８Ａ，１０８Ｂの各々は、ＭＯＮＯＳのＭ（金属）に相当するポリシリコンにて形成される第１，第２のコントロールゲート１０６Ａ，１０６Ｂの一つと、Ｐ型ウェル１０２との間に、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）を積層することで構成される。なお、第１，第２のコントロールゲート１０６Ａ，１０６Ｂは、シリサイドなどの導電材で構成することができる。
【００３９】
このように、１つのメモリセル１００は、スプリットゲート（第１，第２のコントロールゲート１０６Ａ，１０６Ｂ）を備えた第１，第２のＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂを有し、第１，第２のＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂにて一つのワードゲート１０４を共用している。
【００４０】
この第１，第２のＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂは、それぞれ電荷のトラップサイトとして機能する。第１，第２のＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂの各々は、ＯＮＯ膜１０９にて電荷をトラップすることが可能である。
図１及び図２に示すように、行方向（図１及び図２の第２の方向Ｂ）に間隔をおいて配列された複数のワードゲート１０４は、ポリサイドなどで形成される１本のワード線ＷＬに共通接続されている。
【００４１】
また、図１に示すコントロールゲート１０６Ａ，１０６Ｂは、列方向（図１の紙面に垂直な第１の方向Ａ）に沿って延び、列方向に配列される複数のメモリセル１００にて共用される。よって、符号１０６Ａ，１０６Ｂをコントロールゲート線とも称する。
【００４２】
ここで、［ｉ］番目のメモリセル１００［ｉ］のコントロールゲート線１０６Ｂと、［ｉ＋１］番目のメモリセル１００［ｉ＋１］のコントロールゲート線１０６Ａとには、例えばワードゲート，コントロールゲート，ワード線よりも上層の第１層の金属層で形成されるサブコントロールゲート線ＳＣＧ［ｉ＋１］が接続されている。
【００４３】
Ｐ型ウェル１０２には、［ｉ］番目のメモリセル１００［ｉ］のＭＯＮＯＳメモリセル１０８Ｂと、［ｉ＋１］番目のメモリセル１００［ｉ＋１］のＭＯＮＯＳメモリセル１０８Ａとに共用される［ｉ＋１］番目の不純物層１１０［ｉ＋１］が設けられている。
【００４４】
これらの不純物層１１０［ｉ］，［ｉ＋１］，［ｉ＋２］は例えばＰ型ウェル内に形成されるｎ型不純物層で、列方向（図１の紙面に垂直な第１の方向Ａ方向）に沿って延び、列方向に配列される複数のメモリセル１００にて共用されるビット線として機能する。よって、符号１１０［ｉ］，［ｉ＋１］，［ｉ＋２］などをビット線ＢＬ［ｉ］，［ｉ＋１］，［ｉ＋２］とも称する。
【００４５】
（メモリセルからのデータ読み出し）
一つのメモリセル１００は、図２に示すように、ワードゲート１０４により駆動されるトランジスタＴ２と、第１，第２のコントロールゲート１０６Ａ，１０６Ｂによりそれぞれ駆動されるトランジスタＴ１，Ｔ３とを直列に接続したものと模式化することができる。
【００４６】
メモリセル１００の動作を説明するに際して、図３に示すように、隣接する２つのメモリセル１００［ｉ］，［ｉ＋１］の各所の電位の設定についてまず説明する。図３は、メモリセル１００［ｉ］のワードゲート１０４の右側のＭＯＮＯＳメモリセル１０８Ｂからのデータ読み出しについて説明する図である。なお、以下の動作説明において、トランジスタＴ１〜Ｔ３のしきい値電圧は２．５Ｖ未満と仮定する。
【００４７】
この場合、メモリセル１００［ｉ］と同じ行にある各ワードゲート１０４に例えば２．５Ｖを印加して、各トランジスタＴ２をオンさせる。また、メモリセル１００［ｉ］の左側のコントロールゲート１０６Ａに、サブコントロールゲート線ＳＣＧ［ｉ］を介してオーバライド電圧（例えば５Ｖ）を印加して、ＭＯＮＯＳメモリセル１０８Ａに相当するトランジスタＴ１をオンさせる。メモリセル１００［ｉ］の右側のコントロールゲート１０６Ｂの電位ＶCGとして、読み出し電位Ｖｒｅａｄを印加する。
【００４８】
このとき、ワードゲート１０４の右側のＭＯＮＯＳメモリセル１０８Ｂに電荷が蓄積されていたか否かで、ＭＯＮＯＳメモリセル１０８Ｂに相当するトランジスタＴ３の動作は以下のように分かれる。
【００４９】
図４は、メモリセル１００［ｉ］の右側のコントロールゲート１０６Ｂへの印加電圧と、それによって制御されるＭＯＮＯＳメモリセル１０８Ｂに相当するトランジスタＴ３のソース−ドレイン間に流れる電流Ｉｄｓとの関係を示している。
【００５０】
図４に示すように、ＭＯＮＯＳメモリセル１０８Ｂに電荷が蓄積されていない場合には、コントロールゲート電位ＶCGが低いしきい値電圧Ｖｌｏｗを超えると電流Ｉｄｓが流れ始める。これに対して、ＭＯＮＯＳメモリセル１０８Ｂに電荷が蓄積されている場合には、コントロールゲート電位ＶCGが高いしきい値電圧Ｖｈｉｇｈを超えない限り電流Ｉｄｓが流れ始めない。
【００５１】
ここで、データ読み出し時にコントロールゲート１０６Ｂに印加される電圧Ｖｒｅａｄは、２つのしきい値電圧Ｖｌｏｗ，Ｖｈｉｇｈのほぼ中間電圧（例えば２．５Ｖ）に設定されている。
【００５２】
従って、ＭＯＮＯＳメモリセル１０８Ｂに電荷が蓄積されていない場合には電流Ｉｄｓが流れ、ＭＯＮＯＳメモリセル１０８Ｂに電荷が蓄積されている場合には電流Ｉｄｓが流れないことになる。
【００５３】
ここで、データ読み出し時にはビット線ＢＬ［ｉ］（不純物層１１０［ｉ］）の電位ＶＤ［ｉ］を０Ｖに、ビット線ＢＬ［ｉ＋１］（不純物層１１０［ｉ＋１］）の電位ＶＤ［ｉ＋１］を１．５Ｖにそれぞれ設定しておく。こうすると、ＭＯＮＯＳメモリセル１０８Ｂに電荷が蓄積されていない場合には電流Ｉｄｓが流れるため、オン状態のトランジスタＴ１，Ｔ２を介して、電位ＶＤ［ｉ］は０Ｖ→１．５Ｖと変化し、電位ＶＤ［ｉ＋１］は１．５Ｖ→０Ｖと変化する。これに対し、ＭＯＮＯＳメモリセル１０８Ｂに電荷が蓄積されている場合には電流Ｉｄｓが流れないため、トランジスタＴ１，Ｔ２がオン状態であっても、電位ＶＤ［ｉ］は０Ｖのまま、電位ＶＤ［ｉ＋１］は１．５Ｖのまま変化しない。よって、一対のビット線ＢＬ［ｉ］，［ｉ＋１］の電位を検出することで、メモリセル１００［ｉ］のＭＯＮＯＳメモリセル１０８Ｂからのデータ読み出しが可能となる。
【００５４】
なお、メモリセル１００［ｉ＋１］でもトランジスタＴ１，Ｔ２はオンしているが、トランジスタＴ３のコントロールゲート電位ＶCGは０Ｖとされ、図３の２つのしきい値電圧Ｖｌｏｗ，Ｖｈｉｇｈの双方より電位ＶCGが低いので、メモリセル１００［ｉ＋１］にてソース−ドレイン電流は流れることがない。よって、メモリセル１００［ｉ＋１］でのデータ蓄積状況が、メモリセル１００［ｉ］からのデータ読み出しに悪影響を与えることがない。
【００５５】
メモリセル１００［ｉ］の左側のＭＯＮＯＳメモリセル１０８Ａからデータを読み出すには、メモリセル１００［ｉ−１］，［ｉ］の各所の電位を、上記と同様に設定すればよい。
【００５６】
（メモリセルのプログラミング）
図５は、メモリセル１００［ｉ］のワードゲード１０４の右側のＭＯＮＯＳメモリセル１０８Ｂのデータプログラミングについて説明する図である。なお、このデータプログラミング動作の前には、後述するデータ消去動作が実施されている。
【００５７】
図５では、図３と同じく、サブコントロールゲート線ＳＣＧ［ｉ］の電位はオーバライド電位（例えば５Ｖ）とされ、サブコントロールゲート線ＳＣＧ［ｉ＋２］の電位は０Ｖとされている。しかし、各ワードゲート１０４の電位は、ワード線ＷＬにより例えば０．７７〜１．０Ｖ程度に設定される。また、メモリセル１００［ｉ＋１］の右側のコントロールゲート１０８Ｂの電位は、サブコントロールゲート線ＳＣＧ［ｉ＋１］を介して、図４に示す書き込み電位Ｖｗｒｉｔｅ（例えば５〜６Ｖ）に設定され、［ｉ＋１］番目の不純物層１１０［ｉ＋１］（ビット線ＢＬ［ｉ＋１］）の電位ＶＤ［ｉ＋１］は例えば４．５〜５Ｖに設定される。
【００５８】
こうすると、メモリセル１００［ｉ］のトランジスタＴ１，Ｔ２がそれぞれオンして、不純物層１１０［ｉ］に向けて電流Ｉｄｓが流れる一方で、ＭＯＮＯＳメモリセル１０８ＢのＯＮＯ膜１０９にはチャンネルホットエレクトロン（ＣＨＥ）がトラップされる。こうして、ＭＯＮＯＳメモリセル１０８Ｂのプログラミング動作が実施されて、データの「０」または「１」が書き込まれる。
【００５９】
（メモリセルのデータ消去）
図６は、ワード線ＷＬに接続された２つのメモリセル１００［ｉ］，［ｉ＋１］のデータ消去について説明する図である。
【００６０】
図６では、各ワードゲート１０４の電位は、ワード線ＷＬによって例えば１．８Ｖに設定され、サブコントロールゲート線ＳＣＧ［ｉ］，［ｉ＋１］，［ｉ＋２］によって、コントロールゲート１０６Ａ，１０６Ｂの電位は例えば−５〜−６Ｖ程度（第１の消去用高電位）に設定される。さらに、不純物層（ビット線）１１０［ｉ］，［ｉ＋１］，［ｉ＋２］の各電位は、Ｐ型ウェル電位と等しい３〜５Ｖ（第２の消去用高電位）に設定される。
【００６１】
こうすると、各ＭＯＮＯＳメモリセル１０８Ａ，１０８ＢのＯＮＯ膜１０９にトラップされていた電子は、金属（Ｍ）に印加された第１の消去用高電位と、シリコン（Ｓ）に印加された第２の消去用高電位とで形成される電界により、トンネル効果により抜かれて消去される。これにより、複数メモリセルにて同時にデータ消去が可能となる。なお、消去動作としては、上述のものとは異なり、ビット線となる不純物層の表面のバンド−バンドトンネリングによりホットホールを形成し、蓄えられていたエレクトロンを消去するものであっても良い。
【００６２】
（不揮発性半導体記憶装置の全体構成）
上述のメモリセル１００を用いて構成される不揮発性半導体記憶装置の全体構成について、図７（Ａ）〜図７（Ｅ）を参照して説明する。
【００６３】
図７（Ａ）は１チップの不揮発性半導体記憶装置の平面レイアウト図であり、ワード線駆動部２０１を挟んだ左右のメモリセルアレイ領域２００Ａ，２００Ｂは、例えば３２個のセクタ領域２１０にそれぞれ分割されている。１チップの不揮発性半導体記憶装置としては、第０〜第６３のセクタ領域２１０を有する。
３２個のセクタ領域２１０は、図７（Ａ）に示すように左右のメモリセルアレイ領域２００Ａ，２００Ｂを第２の方向（行方向）Ｂでそれぞれ分割したもので、各セクタ領域２１０は第１の方向（列方向）Ａを長手方向とする縦長形状を有する。データ消去の最小単位がセクタ領域２１０であり、セクタ領域２１０内の記憶データは一括消去される。
【００６４】
左右のメモリアレイ領域２００Ａ，２００Ｂの各々は、例えば４Ｋ本のワード線ＷＬと２Ｋ本のビット線ＢＬを有する。ここで、本実施の形態では１本のビット線ＢＬに２つのＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂが接続されるため、２Ｋ本のビット線ＢＬは４Ｋｂｉｔの記憶容量を意味する。図７（Ａ）の不揮発性半導体記憶装置は左右のメモリアレイ領域２００Ａ，２００Ｂを有するため、メモリ全体として（４Ｋ本のワード線ＷＬ）×（２Ｋ本のビット線ＢＬ）×２×２で定義される記憶容量を有する。各セクタ領域２１０の記憶容量はメモリ全体の記憶容量の１／６４であり、（４Ｋ本のワード線ＷＬ）×（６４本のビット線ＢＬ）×２で定義される記憶容量を有する。
【００６５】
図７（Ｂ）は、図７（Ａ）に示す不揮発性半導体記憶装置の一つのセクタ領域２１０の詳細を示している。図７（Ｂ）に示すように、各セクタ領域２１０は第２の方向にて分割され、１６ビットのデータをリード・ライト可能にＩ／Ｏ０〜Ｉ／Ｏ１５用の１６個のメモリブロック（入出力ビットに対応したメモリブロック）２１４を有している。各メモリブロック２１４は、図７（Ｂ）に示すように、４ｋ（４０９６）本のワード線ＷＬを有する。
【００６６】
図７（Ｃ）に示すように、図７（Ｂ）に示す一つのメモリブロック２１４は、第１の方向Ａにて８個のラージブロック２１２に分割されている。この各ラージブロック２１２は、図７（Ｄ）に示すように、第１の方向Ａにて８個のスモールブロック２１５に分割されている。
各スモールブロック２１５は、図７（Ｅ）に示すように、６４本のワード線ＷＬを有する。
【００６７】
よって、一つのラージブロック２１２に配されるワード線ＷＬの総数（冗長用も含む）は、６４本×８スモールブロック＝５１２本となる。このため、一つのセクタ領域２１０に配されるワード線ＷＬの総数は、５１２（本）×８（ラージブッロク）＝４０９６本となる。
【００６８】
（セクタ領域の詳細）
図８は、図７（Ａ）に示すセクタ領域０の詳細を示している。図８に示すスモールメモリブロック２１６は、図９に示すように、メモリセル１００を列方向に例えば６４個、行方向に例えば４個配列したものである。一つのスモールメモリブロック２１６には、例えば第１層の金属配線層である４本のサブコントロールゲート線ＳＣＧ０〜ＳＣＧ３と、データの入出力線である４本のビット線ＢＬ０〜ＢＬ３と、６４本のワード線ＷＬとが接続されている。
【００６９】
ここで、偶数のコントロールゲート線ＳＣＧ０，ＳＣＧ２には、偶数列（第０列または第２列）の複数メモリセルの各々の第２のコントロールゲート１０６Ｂと奇数列（第１列または第３列）の複数メモリセルの各々の第１のコントロールゲート１０６Ａとが共通接続されている。同様に、奇数のサブコントロールゲート線ＳＣＧ１，ＳＣＧ３には、奇数列（第１列または第３列）の複数メモリセルの各々の第２のコントロールゲート１０６Ｂと偶数列（第２列または第４列）の複数メモリセルの各々の第１のコントロールゲート１０６Ａとが共通接続されている。
【００７０】
図８に示すように、スモールメモリブロック２１６が列方向に６４個配列され、１６ビットの入出力を行うために、Ｉ／Ｏ０〜Ｉ／Ｏ１５に対応した１６個のスモールメモリブロック２１６が行方向に配列されている。
【００７１】
各スモールメモリブロック２１６では、コントロールゲート線ＳＣＧ０が、行方向に延びる例えば第２層の金属配線Ｍ０に共通接続されている。同様に、１６本のサブコントロールゲート線ＳＣＧ１は金属配線Ｍ１に、１６本のサブコントロールゲート線ＳＣＧ２は金属配線Ｍ２に、１６本のサブコントロールゲート線ＳＣＧ３は金属配線Ｍ３にそれぞれ共通接続されている。
【００７２】
このセクタ領域０のコントロールゲート駆動部である８個のＣＧドライバ３００−０〜３００−７が設けられている。ＣＧドライバ３００−０から列方向に延びる４本のメインコントロールゲート線ＭＣＧ００〜ＭＣＧ０３が設けられ、これらは例えば第３層の金属配線により形成されている。同様に、ＣＧドライバ３０１−０からは４本のメインコントロールゲート線ＭＣＧ１０〜ＭＣＧ１３が、ＣＧドライバ３００−２からは４本のメインコントロールゲート線ＭＣＧ２０〜ＭＣＧ２３が、…ＣＧドライバ３００−７からは４本のメインコントロールゲート線ＭＣＧ７０〜ＭＣＧ７３が、それぞれ列方向に延びている。
【００７３】
ここで、ＣＧドライバ３００−０から列方向に延びる４本のメインコントロールゲート線ＭＣＧ００〜ＭＣＧ０３は、図８に示すようにラージブロック０の領域に亘って延びている。そして、ラージブロック０〜７の各々に配置された８本、計６４本の金属配線Ｍ０は、メインコントロールゲート線ＭＣＧ００に共通接続されている。同様に、６４本の金属配線Ｍ１はメインコントロールゲート線ＭＣＧ０１に、６４本の金属配線Ｍ２はメインコントロールゲート線ＭＣＧ０２に、６４本の金属配線Ｍ３はメインコントロールゲート線ＭＣＧ０３にそれぞれ共通接続されている。
【００７４】
換言すれば、ＣＧドライバ３００−０から列方向に延びる４本のメインコントロールゲート線ＭＣＧ００〜ＭＣＧ０３は、図８に示すようにラージブロック０内に配置された全メモリセルの第１，第２のコントロールゲート１０６Ａ，１０６Ｂにのみ電位を供給可能で、他のラージブロック１−７には接続されていない。
【００７５】
同様に、図８では省略されているが、ＣＧドライバ３００−１はラージブロック１と、ＣＧドライバ３００−２はラージブロック２と、…ＣＧドライバ３００−６はラージブロック６とそれぞれ接続されている。
【００７６】
図８ではさらに、ＣＧドライバ３００−７がラージブロック７とのみ接続されている状態が図示されている。
【００７７】
図１０は、相隣り合うセクタ領域０とセクタ領域１との関係を示している。セクタ領域０とセクタ領域１とはワード線ＷＬが共用されるが、メインコントロールゲート線ＭＣＧ及びメインビット線ＭＢＬはそれぞれ独立して設けられている。特に図１０では、セクタ領域０に対応するドライバの一つであるＣＧドライバ３００−０と、セクタ領域１に対応するドライバの一つであるＣＧドライバ３０１−０とが示され、ＣＧドライバはセクタ領域毎に独立して設けられている。
【００７８】
また、例えばセクタ領域０を例に挙げれば、スモールメモリブロック２１６毎に配置された複数のサブコントロールゲート線ＳＣＧ０はメインコントロールゲート線ＭＣＧ００に共通接続されている。このメインコントロールゲート線ＭＣＧ００から各サブコントロールゲート線ＳＣＧ０に至る各経路途中には、ゲート回路は配置されていない。
【００７９】
同様に、スモールメモリブロック２１６毎に配置された複数のビット線ＢＬ０（不純物層）は、金属配線であるメインビット線ＭＢＬ０に共通接続されている。このメインビット線ＭＢＬ０から各ビット線ＢＬ０に至る各経路途中にも、ゲート回路は配置されていない。なお、以上のことは他のセクタ領域１−７についても同様である。
【００８０】
（動作説明）
ここで、本実施形態の不揮発性半導体記憶装置でのデータ消去時とプログラム時とについて、設定されるコントロールゲート線ＣＧ、ビット線ＢＬ及びワード線ＷＬの各電位を、下記の表１に示す。
【００８１】
【表１】
0003640175.tif 000002
【００８２】
表１において、データ消去時には例えばセクタ領域０（選択セクタ）内は全て選択セルとなり、４０９６本のワード線ＷＬには１．８Ｖが供給される。また、ＣＧドライバ３００−０〜３００−７によって３２本の全てのメインコントロールゲート線ＭＣＧ００〜ＭＣＧ０３，ＭＣＧ１０〜ＭＣＧ１３，…ＭＣＧ７０〜ＭＣＧ７３に第１の消去用高電位（例えば−５Ｖ）が供給され、セクタ領域０（選択セクタ）内の全メモリセルのコントロールゲート１０６Ａ，１０６Ｂに、一括して第１の消去用高電位を供給することができる。このとき、セクタ領域０内の全ビット線ＢＬには第２の消去用高電位（例えば５Ｖ）が供給されるが、その供給方法については後述する。こうして、選択されたセクタ領域０内の全メモリセルにてデータ消去を実施できる。
【００８３】
このとき、非選択である例えばセクタ領域１では、４０９６本の全ワード線ＷＬに１．８Ｖが供給されるが、コントロールゲートＣＧ及びビット線ＢＬはセクタ領域０とは独立して０Ｖを供給できるので、非選択セクタにてデータ消去が実施されることはない。
【００８４】
次に、プログラミング動作について説明する。選択されたセクタ領域０内の例えばラージブロック０に配置された１６個のＩ／Ｏにそれぞれ対応する各一つのＭＯＮＯＳメモリセルにて、１６ビット同時にデータプログラミングが実施される。このために、セクタ領域０内の選択セルに接続されたいずれか１本のワード線ＷＬに１Ｖが供給され、他の４０９５本のワード線ＷＬは０Ｖに設定される。また、セクタ領域０内のラージブロック０に配置された、各Ｉ／Ｏ０〜Ｉ／Ｏ１５に対応する１６個のメモリブロック２１４において、図５のＣＧ［ｉ］，ＣＧ［ｉ＋１］に相当する２本のコントロールゲート線ＣＧに５Ｖを供給し、他のコントロールゲート線ＣＧは０Ｖに設定する。さらに、セクタ領域０内の各メモリブロック２１４において、図５のビット線ＢＬ［ｉ＋１］に相当する１本のビット線ＢＬに５Ｖを供給し、他のビット線ＢＬは０Ｖに設定する。これにより、セクタ領域０内のラージブロック０に配置された各メモリブロック２１４内の各一つのＭＯＮＯＳメモリセルにてデータプログラミングが実施される。
【００８５】
このとき、表１に示すように、選択されたセクタ領域０内のラージブロック０に配置された非選択セルにおいては、ワード線ＷＬは０Ｖに設定されるが、コントロールゲート線ＣＧ及びビット線ＢＬには共に５Ｖの高電位が印加される。
【００８６】
一方、表１に示すように、非選択のセクタ領域内における非選択セルにおいては、コントロールゲート線ＣＧ及びビット線ＢＬには共に０Ｖが印加される。よって、非選択セクタ領域内では、プログラム時と同様な高電位が印加されることで生ずるディスターブが非選択セルに生ずることがない。このことは、選択されたセクタ領域０内のラージブロック０を除くラージブロック１−７に配置された非選択セルについても同様である。
【００８７】
選択されたセクタ領域０内のラージブロック０に配置された非選択セルには高電位が印加されてしまうが、このような高電位はセクタ領域０内のラージブロック０にてプログラミングを実施する場合にのみ印加される。よって、いずれか一つのセクタ領域でのプログラミングが実施される度に、他のセクタ領域内の非選択セルに高電位が印加されるものと比較すれば、高電位が印加される頻度が大幅に低減し、ディスターブが生ずることを防止できる。
【００８８】
（比較例１の説明）
図１１は、比較例１の構成を示している。この比較例１では、メモリセルアレイ領域は、列方向で分割され、列方向を長手方向とする複数のセクタ領域０，１，…を有する。また比較例１では、ＣＧドライバ４００，４０１はセクタ領域０，１にそれぞれ対応して設けられずに、両セクタ領域０，１に共用されている。
【００８９】
ここで、図１１に示すように、セクタ領域０に対応して選択ゲート領域４０２が、セクタ領域１に対応して選択ゲート領域４０３がそれぞれ設けられている。選択ゲート領域４０２，４０３に配置されたＮ型ＭＯＳトランジスタ群は、選択信号線ＣＧＳ０，ＣＧＳ１の電位に基づいて、ＣＧドライバ４００，４０１から供給される電位をセクタ領域０，１に供給するか否かを選択するものである。同様に、選択ゲート領域４０２，４０３に配置された他のＮ型ＭＯＳトランジスタ群は、選択信号線ＢＬＳ０，ＢＬＳ１の電位に基づいて、セクタ領域０，１のビット線ＢＬの接続／非接続を選択している。
【００９０】
図１１に示す比較例１の不揮発性半導体記憶装置でのデータ消去時とプログラム時とについて、設定されるコントロールゲート線ＣＧ、ビット線ＢＬ、ワード線ＷＬ及び選択信号線ＣＧＳ，ＢＬＳの各電位を、下記の表２に示す。
【００９１】
【表２】
0003640175.tif 000003
【００９２】
表２に示すように、比較例１においても実質的に表１に示す本実施形態での設定電位と同じ電位に設定できるが、これらは選択ゲート領域４０２，４０３を設けることで達成できるのである。もし選択ゲート領域４０２，４０３が存在しなければ、選択されたセクタ領域０での選択セルのプログラミング時に、非選択のセクタ領域１の非選択セルにも高電位が印加されてしまう。このようにセクタ領域を越えてプログラム時の高電位が非選択セルにも印加されると、プログラムの度に非選択セルに高電位が印加され、ディスターブが生じてしまう。
【００９３】
比較例１では、上記のようなディスターブの発生を防止するために、各セクタ領域毎に選択ゲート領域を設けることが不可欠である。しかし、このような選択ゲート領域の占有スペース分だけ面積が増大し、メモリセルの集積度が低下してしまう。
【００９４】
さらに比較例１では、選択ゲート領域４０２，４０３にＮ型ＭＯＳトランジスタを使用すると、そこで電圧降下が生ずるため、ＣＧドライバ４００，４０１からは本来必要な第１の消去用高電位に電圧降下分の電圧を上乗せして供給しなければならず、高電圧化してしまう。
【００９５】
上述した本発明の実施形態では、ディスターブを回避しながらも選択ゲート領域を省略でき、メモリセルの高集積化と低電圧駆動とが可能となる。
【００９６】
（比較例２）
図１５は比較例２の構成を示している。図１５においても、本実施の形態と同様なセクタ領域０〜３１に分割されている。ただし、例えばセクタ領域０のコントロールゲート駆動部としてＣＧドライバ３００のみが設けられている。このＣＧドライバ３００から列方向に延びる４本のメインコントロールゲート線ＭＣＧ０〜ＭＣＧ３が設けられ、これらは例えば第３層の金属配線により形成されている。そして、ラージブロック０〜７の各々に配置された８本、計６４本の金属配線Ｍ０は、メインコントロールゲート線ＭＣＧ０に共通接続されている。同様に、６４本の金属配線Ｍ１はメインコントロールゲート線ＭＣＧ１に、６４本の金属配線Ｍ２はメインコントロールゲート線ＭＣＧ２に、６４本の金属配線Ｍ３はメインコントロールゲート線ＭＣＧ３にそれぞれ共通接続されている。
【００９７】
図１５に示す比較例２においても、セクタ領域０内にデータのプログラミングを実施している時には、他のセクタ領域１−３１ではメモリセルに高電位を印加しなくて済み、しかも選択ゲート領域を設けずともディスターブを防止することができる。ただし、比較例２ではセクタ領域０のいずれかのメモリセルについてデータプログラミングを実施している時には、このセクタ領域０内の全てのメモリセルに高電位が等しく印加されることになり、この点で本実施の形態よりも劣っている。
【００９８】
比較例２ではさらに、メインコントロールゲート線ＭＣＧ０〜ＭＣＧ３の各々に対して、ラージブロック０〜７に亘る列方向の全てのメモリセルが接続される。
よって、本実施の形態のようにメインコントロールゲート線がいずれか一つのラージブロック内のメモリセルに接続されるものと比較すれば、本実施の形態のメインコントロールゲート線に接続される負荷容量（ゲート容量）は比較例２の１／８となる。
【００９９】
高電位が供給されるメインコントールゲート線に接続される負荷容量が大きいと、メインコントロールゲート線をその高電位に充電するまでに要する時間が長くなり、高速駆動が不可能となるが、本実施の形態はその点で比較例２よりも優れている。
【０１００】
なお、図１０に示す本発明の実施形態においては、ビット線ＢＬについては選択ゲートを追加することも可能である。このようにして、選択されたセクタ０中の非選択セルについては、ビット線ＢＬを選択ゲートによってフローティング状態としても良い。こうすると、プログラムが選択されたセクタ領域０内の非選択セルのビット線ＢＬは、高電位とならない。よって、非選択セルでのデータのディスターブはさらに低減できる。なお、選択ゲートを介してビット線に高電位を供給する時には、電圧降下が生ずるおそれは残る。
【０１０１】
（１チップメモリの構成）
図１２は、上述の不揮発性半導体記憶装置を１チップ化したときの概略ブロック図である。図１２において、このＩＣチップ５００には、左アレイブロック５０２及び右アレイブロック５０４が設けられている。この左右のアレイブロック５０２，５０４の各々は、図７にて説明したメモリセルアレイ領域を含んでいる。
【０１０２】
この左右のアレイブロック５０２，５０４の間には、ＣＧデコーダ５０６、Ｘプリデコーダ５０８、ＷＬドライバ（左）５１０、ＷＬドライバ（右）５１２及びＹでコーダ５１４が配置されている。
【０１０３】
左右のメモリブロック５０２，５０４には、センスアンプ／ＢＬドライバ５１６，５１８がそれぞれ接続されている。このセンスアンプ／ＢＬドライバ５１６，５１８のいずれか一方に対して、１６ビットの信号ＩＯ０−１５が、データイン／アウトバッファ５２０及び入出力端子５２２を介して入出力される。
【０１０４】
ＩＣチップ５００にはさらに、コマンド端子５３０を介して入力される各種イネーブル信号に基づいて、制御ロジック信号を生成する制御ロジック回路５３２が設けられている。この制御ロジック回路５３２からの出力に基づいて、コントロールゲート線ＷＬ及びビット線ＢＬなどに供給される各種電位が電位生成回路５３４にて生成される。
【０１０５】
一方、アドレス端子６４０を介して外部から入力されるアドレス信号ＡＤＲ［０−２０］に基づいて、アドレスバッファ５４２にて内部アドレス信号Ａ０−２０が生成される。この内部アドレス信号Ａ０−２０の定義を下記の表３に示す。
【０１０６】
【表３】
0003640175.tif 000004
【０１０７】
表３に示すように、内部アドレス信号の上位６ビットＡ［２０：１５］は、図７（Ａ）に示すセクタ領域０−６３の一つを選択するのに用いられる。内部アドレス信号の中位３ビットＡ［１４：１２］は、図９に示す一つのスモールメモリブロック２１６の中から８ビットのうちの一つを選択するのに用いられる。内部アドレス信号の下位１２ビットＡ［１１：０］は、４０９６本のワード線ＷＬの一本を選択するために用いられる。
【０１０８】
図１３は、図１２に示す左メモリブロック５０２の詳細を示している。このメモリブロック５０２は、図７（Ａ）と同様に３２分割されたセクタ領域０−３１を有し、セクタ領域０−３１の各々には図７（Ｂ）と同様に８つのラージブロック０−７が設けられている。
【０１０９】
図１３に示すように、３２個のセクタ領域の各一つと対応してＣＧドライバ３００〜３３１が設けられている。セクタ領域０に対応するＣＧドライバ３００は、図８に示したものと同じであり、ラージブロック０−８から成るセクタ領域０内の各メモリセルにコントロールゲート電位を直接供給するものである。他のＣＧドライバ３０１〜３３１も同様の機能を有する。
【０１１０】
図１３において、３２個のセクタ領域０−３１の各一つに対応して、消去用ビット線駆動部であるウェルドライバ３４０−０〜３４０−３１が設けられている。ウェルドライバ３４０−０は、セクタ領域０内の例えばＰ型ウェルに第２の消去用高電位を供給して、第２の消去用高電位に設定するものである。他のウェルドライバ３４０−１〜３４０−３１も同様の機能を有する。
【０１１１】
図１３において、３２個のセクタ領域０−３１の各一つに対応して、セクタデコーダ３５０−０〜３５０−３１が設けられている。セクタデコーダ３５０−０は、内部アドレス信号の上位６ビットＡ［２０：１５］にて生成される信号をデコードする。そして、セクタ０が選択された際には、セクタデコード３５０−０がＣＧドライバ３００、ウェルドライバ３４０−０を駆動して、必要な電位がコントロールゲート線ＣＧ、ビット線ＢＬに供給されるようにする。
【０１１２】
図１３において、３２個のセクタ領域０−３１の各一つに対応して、Ｙパス回路３６０−０〜３６０−３１と、セクタ選択回路３７０−０〜３７０−３１が設けられている。Ｙパス回路３６０−０〜３６０−３１は、図１２に示すＹデコーダ５１４からの信号に基づいて、１６個の各Ｉ／Ｏに接続されたビット線ＢＬ０−３の一本を選択する。セクタ選択回路３７０−０〜３７０−３１は、対応するセクタデコーダ３６０−０〜３６０−３１からの選択信号ＳＥＣ０〜ＳＥＣ３１に基づいて、図１２に示すセンスアンプ／ＢＬドライバ５１６との接続／非接続を行う。
【０１１３】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１１４】
例えば、不揮発性メモリ素子１０８Ａ，１０８Ｂの構造については、ＭＯＮＯＳ構造に限定されるものではない。１つのワードゲート１０４と第１，第２のコントロールゲート１０６Ａ，１０６Ｂにより、２箇所にて独立して電荷をトラップできる他の種々のメモリセルを用いた不揮発性半導体記憶装置に、本発明を適用することができる。
【０１１５】
また、上述の実施形態では、セクタ領域の分割数、ラージブロック、スモールブロックの分割数については一例であり、他の種々の変形実施が可能である。すなみに、ラージブロックの分割数を８としたのはメタル配線ピッチの制約から決められた。もしメタル配線ピッチを狭く出来れば、分割数をさらに増やすことができる。例えば１６分割にすれば、１本のコントロールゲート線の負荷容量（ゲート容量）はさらに減るので、より高速駆動が可能となる。ただし、１６分割とするとメインコントロールゲート線の数が増えるので、ライン＆スペースを狭くするか、面積を増大させるしかない。また、コントロールゲートドライバの数も増えるので、その分面積が増大する。
【０１１６】
図１４は、図８に示すスモールメモリブロック２１６に対する配線の変形例を示している。図１４では、ＣＧドライバ３００−０からのメインコントロールゲート線ＭＣＧ００〜ＭＣＧ０３は、図８のようにラージブロック０内の全てのスモールブロック０−７に接続されるのでなく、ラージブロック０〜７の各スモールブロック０にのみ接続されている。ＣＧドライバ３００−１は、ラージブロック０〜７の各スモールブロック２にのみ接続されている。ＣＧドライバ３００−７は、ラージブロック０〜７の各スモールブロック７のみに接続されている。
【０１１７】
図１４に示す接続形態であっても、図８に示す接続形態と同様な作用・効果を奏することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る不揮発性半導体記憶装置に用いられるメモリセルの断面図である。
【図２】図１に示すメモリセルの等価回路図である。
【図３】図１に示す不揮発性半導体記憶装置でのデータ読み出し動作を説明するための概略説明図である。
【図４】図１に示すメモリセルでのコントロールゲート電圧ＶCGとソース−ドレイン電流Ｉｄｓとの関係を示す特性図である。
【図５】図１に示す不揮発性半導体記憶装置でのデータ書き込み（プログラム）動作を説明するための概略説明図である。
【図６】図１に示す不揮発性半導体記憶装置でのデータ消去動作を説明するための概略説明図である。
【図７】図７（Ａ）は図１に示す不揮発性半導体記憶装置全体の平面レイアウト図、図７（Ｂ）は図７（Ａ）中の一つのセクタ領域の平面図、図７（Ｃ）は図７（Ｂ）中の一つのメモリブロックの平面図、図７（Ｄ）は図７（Ｃ）中の一つのラージブロックの平面図、図７（Ｅ）は図７（Ｄ）中の一つのスモールブロックの平面図である。
【図８】図７（Ｂ）に示す一つのセクタ領域の多数のメモリブロックとその配線とを説明するための概略説明図である。
【図９】図８に示すスモールメモリブロックの詳細を示す回路図である。
【図１０】隣り合うセクタ領域の関係を示す回路図である。
【図１１】図１０に対する比較例１の構成を示す回路である。
【図１２】１チップ化された不揮発性半導体記憶装置のブロック図である。
【図１３】図１２に示す左メモリブロックの詳細を示すブロック図である。
【図１４】一つのセクタ領域内のスモールメモリブロックに対する配線を図８とは異ならせた変形例を説明するための概略説明図である。
【図１５】図８及び図１４とはさらに異なる配線とした比較例２の構成を説明するための概略説明図である。
【符号の説明】
１００  メモリセル
１０２  Ｐ型ウェル
１０４  ワードゲート
１０６Ａ，１０６Ｂ  コントロールゲート（線）
１０８Ａ，１０８Ｂ  不揮発性メモリ素子（ＭＯＮＯＳメモリセル）
１０９  ＯＮＯ膜
１１０  不純物層（ビット線）
２００Ａ，２００Ｂ  メモリセルアレイ領域
２０１  ワード線駆動部
２１０  セクタ領域
２１２  ラージブロック
２１４  メモリブロック
２１５  スモールブロック
２１６  スモールメモリブロック
３００−０〜３３１−７  ＣＧ（コントロールゲート）ドライバ
３４０−０〜３４０−３１  ウェルドライバ（消去用ビット線駆動部）
３５０−０〜３５０−３１  セクタドライバ
３６０−０〜３６０−３１  Ｙパス回路
３７０−０〜３７０−３１  セクタ選択回路
４００，４０１  ＣＧ（コントロールゲート）ドライバ
４０２，４０３  選択ゲート領域
５００  ＩＣチップ
５０２，５０４  アレイブロック
５０６  ＣＧデコーダ
５０８  Ｘプリデコーダ
５１０，５１２  ＷＬ（ワード線）ドライバ
５１４  Ｙデコーダ
５１６，５１８  センスアンプ／ＢＬドライバ
５２０  データイン／アウトバッファ
５２２  入出力端子
５３０  コマンド端子
５３２  制御ロジック回路
５３４  電位生成回路
５４０  アドレス端子
５４２  アドレスバッファ
ＷＬ  ワード線
ＢＬ  ビット線（不純物層）
ＭＢＬ  メインビット線
ＳＣＧ  サブコントロールゲート線（第１層金属配線）
Ｍ０〜Ｍ３  第２層金属配線
ＭＣＧ  メインコントロールゲート線（第３層金属配線）
【図１】
0003640175.tif 000005
【図２】
0003640175.tif 000006
【図３】
0003640175.tif 000007
【図４】
0003640175.tif 000008
【図５】
0003640175.tif 000009
【図６】
0003640175.tif 000010
【図７】
0003640175.tif 000011
【図８】
0003640175.tif 000012
【図９】
0003640175.tif 000013
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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