(57)【特許請求の範囲】
【請求項１】
プログラムメモリと演算用ＲＡＭと第一の車載センサ群を接続するインタフェース回路と第一の電気負荷群を接続するインタフェース回路と親局用直並列変換器とがバス接続されたマイクロプロセッサ、前記親局用直並列変換器とシリアル接続された子局用直並列変換器と第二の車載センサ群を接続するインタフェース回路と第二の電気負荷群を接続するインタフェース回路とがバス接続され、第一の格納手段と第二の格納手段と異常判定手段と分配格納手段と返信パケット生成手段と返信パケット編成手段とを有する併用制御回路を備え、前記第一の格納手段は前記子局用直並列変換器が前記親局用直並列変換器を介して受信したコマンドデータとアドレスデータと書込データとサムチェック照合データとを順次格納し、前記異常判定手段は前記第一の格納手段に格納されたデータに対するビット情報の欠落や混入を監視し、前記分配格納手段は前記第一の格納手段に格納された前記コマンドデータが書込データを伴った書込／設定コマンドであるときに格納された前記アドレスデータと前記書込データとに基づき指定アドレスのデバイスメモリに前記書込データを転送し、前記返信パケット生成手段は前記異常判定手段の判定結果と前記コマンドデータとに基づき返信データを選択すると共にこれを前記アドレスデータと組み合わせて返信情報を合成し、前記第二の格納手段には前記返信パケット生成手段により生成された前記返信情報が順次格納されて返信の渋滞を待避しながら先入れ先出しにて読み出され、前記返信パケット編成手段は前記第二の格納手段から読み出された前記返信情報に基づき前記子局用直並列変換器に供給される複数の前記返信情報を所定の順序で編成すると共に、渋滞待避していた前記返信情報に最新情報による加算データを生成付加して返信するようにしたことを特徴とする車載電子制御装置。
【請求項２】
前記併用制御回路は補助マイクロプロセッサと補助プログラムメモリと補助ＲＡＭとから構成されており、前記補助マイクロプロセッサは前記第一と第二の格納手段と前記異常判定手段と前記分配格納手段と前記返信パケット生成手段と前記返信パケット編成手段とを備えており、前記補助プログラムメモリには前記補助マイクロプロセッサの各手段に対するプログラムを格納し、前記補助ＲＡＭを前記第一と第二の格納手段におけるバッファメモリ、および、前記補助マイクロプロセッサの演算処理用メモリとしたことを特徴とする請求項１に記載の車載電子制御装置。
【請求項３】
前記親局用直並列変換器から前記子局用直並列変換器に送信される下りシリアルデータにはデータの開始／終了判定手段とビット情報欠落・混入監視手段とコマンド識別手段とを有する出力／設定パケットと読出要求パケットとを有しており、前記子局用直並列変換器から前記親局用直並列変換器に返信される上りシリアルデータにはデータの開始／終了判定手段とビット情報欠落・混入監視手段と返信種別識別手段とを有する受信正常パケットと読出返信パケットと受信異常パケットとを有しており、前記出力／設定パケットには少なくとも前記第二の電気負荷群に対する駆動出力、または、前記子局用直並列変換器にバス接続された設定デバイスに対して定数設定データを送信する書込先アドレスデータと書込データとを有し、前記読出要求パケットには少なくとも前記第二の車載センサ群によるＯＮ／ＯＦＦ情報を送信要求する読出先アドレスデータを有し、前記受信正常パケットには前記出力／設定パケットに対する返信データとして受信正常コードデータと予め指定されたアドレスデータとを有し、前記読出返信パケットには前記読出要求パケットに対する返信データとして予め指定されたアドレスデータとそのアドレスの読出データとを有し、前記受信異常パケットには前記出力／設定パケット、または、前記読出要求パケットに対する返信データとしてサムチェック異常に伴う受信異常コードデータと予め指定されたアドレスデータとを有し、前記下りシリアルデータによる指令とこの指令に対する前記上りシリアルデータによる返信との関連性が各パケットに包含されたアドレスデータにより対応付けられていることを特徴とする請求項１または請求項２に記載の車載電子制御装置。
【請求項４】
前記下りシリアルデータにはデータの開始／終了判定手段とビット情報欠落・混入監視手段とコマンド識別手段とを有する定期読出パケットを有し、前記上りシリアルデータにはデータの開始／終了判定手段とビット情報欠落・混入監視手段とを有する定期返信パケットを有しており、前記定期読出パケットは特定アドレスデータと定期読出間隔を指定する指令データを有し、前記定期返信パケットは前記第二の車載センサ群からの入力信号を順次、または、一括して返信する返信データが付加されており、前記定期返信パケットは前記指令データにより指令された時間間隔で定期的に返信すると共に、前記指令データが所定の数値以外のとき、または、特定数値であるときには定期返信を停止することを特徴とする請求項３に記載の車載電子制御装置。
【請求項５】
プログラムメモリと演算用ＲＡＭと第一の車載センサ群を接続するインタフェース回路と第一の電気負荷群を接続するインタフェース回路と親局用直並列変換器とがバス接続されたマイクロプロセッサ、前記親局用直並列変換器にシリアル接続された子局用直並列変換器と第二の車載センサ群を接続するインタフェース回路と第二の電気負荷群を接続するインタフェース回路とがバス接続され、選択データメモリを有する併用制御回路を備え、前記親局用直並列変換器から前記子局用直並列変換器に送信される下りシリアルデータには出力／設定パケットと読出要求パケットとを有し、前記子局用直並列変換器から前記親局用直並列変換器に返信される上りシリアルデータには読出返信パケットと定期返信パケットとを有しており、前記出力／設定パケットは少なくとも前記第二の電気負荷群に対する駆動出力、または、前記子局用直並列変換器にバス接続された設定デバイスに対する定数設定データを送信する書込先アドレスデータと書込データとを有し、前記読出要求パケットには少なくとも前記第二の車載センサ群によるＯＮ／ＯＦＦ情報を送信要求する読出先アドレスデータを有し、前記読出返信パケットには前記読出要求パケットに対する返信データとして少なくとも予め指定されたアドレスの読出データを有し、前記定期返信パケットには少なくとも前記第二の車載センサ群からの入力信号を順次、または、一括して返信する返信データを有し、前記選択データメモリは、前記併用制御回路により一個または複数個の特定アドレスのメモリに格納されると共に、前記子局用直並列変換器が前記親局用直並列変換器に返信する不定期データの情報を含むメモリであって、前記読出返信パケットまたは前記定期返信パケットにより前記親局用直並列変換器に返信されるようにしたことを特徴とする車載電子制御装置。
【請求項６】
前記定期返信パケットは返信用循環アドレス情報を包含しており、前記第二の車載センサ群からの入力信号に加えて前記選択データメモリの内容を前記返信用循環アドレス情報により区分しながら順次返信するように構成したことを特徴とする請求項５に記載の車載電子制御装置。
【請求項７】
前記定期返信パケットは読出依頼情報を包含しており、この読出依頼情報は前記併用制御回路が定期返信データの対象外となっている各データを選択して前記マイクロプロセッサに対して読み出し依頼するステータス情報であり、前記選択データメモリの内容は前記読出依頼情報に基づく前記親局用直並列変換器からの読み出し要求に対応した読出返信パケットにより前記親局用直並列変換器に返信されることを特徴とする請求項５に記載の車載電子制御装置。
【請求項８】
前記併用制御回路にバス接続された入力異常コードメモリ、または／および、出力異常コードメモリを有しており、前記入力異常コードメモリは前記第二の車載センサ群、または／および、入力信号配線の断線や短絡異常の有無と詳細異常情報コード番号とを記憶しており、前記出力異常コードメモリは前記第二の電気負荷群、または／および、出力配線の断線や短絡異常の有無と詳細異常情報コード番号とを記憶しており、前記入力異常コードメモリと前記出力異常コードメモリの内容は選択的に前記選択データメモリに格納されるか、あるいは、前記入力異常コードメモリと前記出力異常コードメモリが前記選択データメモリとして使用されるようにしたことを特徴とする請求項５に記載の車載電子制御装置。
【請求項９】
前記併用制御回路は、前記入力異常コードメモリと前記出力異常コードメモリに格納される異常情報に対する自己保持リセット手段と返信停止手段とを有すると共に、前記マイクロプロセッサは、受信した異常情報の確認処理手段を有しており、前記自己保持リセット手段は検出された入出力異常を記憶保持すると共に前記マイクロプロセッサに対して異常情報を返信することによりリセットし、前記返信停止手段は同一入出力番号に関する前記選択データメモリの返信回数が所定値を越えたときに該当する入出力番号に関して前記自己保持リセット手段によるリセット操作を停止して該当する入出力番号の異常を前記選択データメモリから消去し、前記確認処理手段は複数回の異常情報の読み出しにより異常を確定することにより、入出力異常の継続確認と確認後の返信停止とを行うことを特徴とする請求項８に記載の車載電子制御装置。
【請求項１０】
前記第二の車載センサ群にはアナログセンサ群が含まれており、前記アナログセンサ群からの入力が多チャンネルＡＤ変換器によりデジタル変換され、このデジタル変換されたデータが前記読出返信パケット、または、定期返信パケットにより前記マイクロプロセッサに供給され、前記第一の電気負荷群と前記第二の電気負荷群との制御情報となることを特徴とする請求項１〜請求項９のいずれか一項に記載の車載電子制御装置。
【請求項１１】
前記子局用直並列変換器にバス接続された前記設定デバイスは、前記第二の車載センサ群からのＯＮ／ＯＦＦ情報に対するデジタルフィルタ、または、前記併用制御回路に多チャンネルＡＤ変換器を介してバス接続されたアナログセンサ群からの入力信号に対するデジタルフィルタのフィルタ定数設定メモリであることを特徴とする請求項３または請求項５に記載の車載電子制御装置。
【請求項１２】
前記マイクロプロセッサのウォッチドッグ信号を監視するウォッチドッグタイマと、シリアルデータを監視する第一と第二の相互監視手段と、異常検出出力を記憶する異常記憶回路とを備えており、前記ウォッチドッグタイマは前記マイクロプロセッサが発生するウォッチドッグクリヤ信号を監視してクリヤ信号のパルス幅が所定値を越えたときにリセットパルスを出力して前記マイクロプロセッサを再起動し、前記第一の相互監視手段は前記マイクロプロセッサで実行され、前記併用制御回路から返信されるシリアルデータのサムチェックの異常や遅延タイムアウト異常が所定回数継続したときに異常検出出力を出力し、前記第二の相互監視手段は前記併用制御回路に包含され、前記マイクロプロセッサから送信されるシリアルデータのサムチェック異常が所定回数継続したときに異常検出出力を出力し、前記異常記憶回路は前記リセットパルスと前記第一と第二の相互監視手段が出力する前記異常検出出力を記憶すると共に、電源投入時にはこれらの記憶をリセットし、前記異常記憶回路が異常を記憶しているときには特定の電気負荷の駆動を停止すると共に、異常警報表示を動作させることを特徴とする請求項１または請求項５に記載の車載電子制御装置。
【請求項１３】
前記第一の相互監視手段は返信間隔異常検出手段を包含しており、この返信間隔異常検出手段は前記定期返信パケットの受信間隔が所定値を越えたときに異常検出出力を出力することを特徴とする請求項１２に記載の車載電子制御装置。
【請求項１４】
前記第二の相互監視手段は受信間隔異常検出手段を包含しており、この受信間隔異常検出手段は、前記出力／設定パケットの受信間隔が所定値を越えたときに異常検出出力を出力すると共に、受信間隔の異常を検出していないときには前記出力／設定パケットに対応した受信正常パケットの返信を省略する返信省略手段を備えていることを特徴とする請求項１２に記載の車載電子制御装置。
【請求項１５】
前記定期返信パケットはステータス情報を含んでおり、このステータス情報は前記併用制御回路の状態を前記マイクロプロセッサに定期的に通報すると共に、少なくとも前記受信間隔異常検出手段による検出結果が正常か否かの情報を含むものであることを特徴とする請求項１３または請求項１４に記載の車載電子制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、車両用内燃機関の制御などに用いられるマイクロプロセッサを内蔵した電子制御装置、特に入出力信号などを相互交信するシリアル通信機能を備えた車載電子制御装置に関するものである。
【０００２】
【従来の技術】
機能分担された一対のマイクロプロセッサ間にてシリアル通信により情報交換を行う車載電子制御装置としては、例えば、特開平７−２６９４０９号公報や、特開平５−１２８０６５号公報や、特開平７−１３９１２号公報などにその技術が開示されている。これらの内、特開平７−２６９４０９号公報に開示された技術は、燃料制御用のメインＣＰＵからトランスミッション制御用のサブＣＰＵにデータ送信する場合、送信側ＣＰＵの全データのＳＵＭ値を計算してこのＳＵＭ値と同一の値をデータ列の最後尾に付加して送信し、受信側のＣＰＵが最後尾のデータを除く全データのＳＵＭ値を計算して最後尾のデータと比較することにより、受信データに異常がないかどうかをチェックするものである。
【０００３】
また、特開平５−１２８０６５号公報に開示された技術は、２個のＣＰＵにより内燃機関の制御を行うものにおいて、マスタＣＰＵとスレーブＣＰＵとの間にハンドシェーク線を設けておき、スレーブＣＰＵがマスタＣＰＵからの送信データの受信処理が完了した後、ハンドシェーク線を介して受信処理完了の信号を送り、マスタＣＰＵはこの受信処理完了信号を受信して次のデータの送信を開始することにより、データを高速で確実に送信できるようにしたものである。
【０００４】
さらに、特開平７−１３９１２号公報に開示された技術は、ＣＰＵと、ＣＰＵを持たないシリアル通信ブロックとの間の通信に関するもので、それぞれの側にシフトレジスタを備えておき、上位ビットのシフト先を相手のシフトレジスタの下位ビットとすることにより、ＣＰＵは指令データの送信と返信データの受信とを同時に行って処理時間を短縮するようにしたものである。
【０００５】
【発明が解決しようとする課題】
車載電子制御装置においては制御内容が多様化し、マイクロプロセッサの処理内容やマイクロプロセッサ間の情報通信が複雑化してきており、例えば、親局と子局とを有する制御装置においては、親局と子局相互間における多数の情報通信を如何に選択して効率的に送受信するかが課題となってきている。このような課題に対して、例えば、上記従来例の特開平７−２６９４０９号公報では、データ通信の確実性を得ることはできるものの、多数の交信情報を選択して効率的に送受信するようには構成されていない。
【０００６】
また、特開平５−１２８０６５号公報に開示された技術は、受信完了信号をハンドシェーク線で送信し、マスタＣＰＵはこれを受信した後に次の送信を行うことにより、重複や途切れのない高速通信を行うことを目的としたものであり、各マイクロプロセッサのプログラムメモリ内にはデータ交換を行うデータの種類や順序やデータ量を表すデータリストが格納されており、各種通信周期に対応したデータリストが選択されるようになっているが、多種多様な通信に対する自由度が乏しいという問題点を有している。
【０００７】
さらに、特開平７−１３９１２号公報に開示された技術では、送信側と受信側とのそれぞれの側にシフトレジスタを備え直並列変換を行うことにより指令データの送信と入力データの受信とを同時に行って処理時間を短縮するようにしているが、多数の交信情報を選択して効率的な送受信ができるようには構成されていない。
【０００８】
この発明は、このような課題を解決するためになされたもので、その第一の目的とするところは、親局から子局への下り通信と、子局から親局への上り通信とのデータ量が不均衡であって、その状態がマイクロプロセッサの運転状態により変動して一方の通信に渋滞が発生しても他方の通信には影響を及ぼさず、渋滞遅延している通信データに最新情報を付加できるような自由度の高い通信制御手段を得ると共に、その第二の目的とするところは、多数の不定期的な上り通信データを集約削減して通信運転状態で発生しやすい子局から親局への上り通信の渋滞を抑制することが可能な車載電子制御装置を得ようとするものである。
【０００９】
【課題を解決するための手段】
この発明に係わる車載電子制御装置は、プログラムメモリと演算用ＲＡＭと第一の車載センサ群を接続するインタフェース回路と第一の電気負荷群を接続するインタフェース回路と親局用直並列変換器とがバス接続されたマイクロプロセッサと、親局用直並列変換器とシリアル接続された子局用直並列変換器と第二の車載センサ群を接続するインタフェース回路と第二の電気負荷群を接続するインタフェース回路とがバス接続され、第一の格納手段と第二の格納手段と異常判定手段と分配格納手段と返信パケット生成手段と返信パケット編成手段とを有する併用制御回路とを備え、第一の格納手段は子局用直並列変換器が親局用直並列変換器を介して受信したコマンドデータとアドレスデータと書込データとサムチェック照合データとを順次格納し、異常判定手段は第一の格納手段に格納されたデータに対するビット情報の欠落や混入を監視し、分配格納手段は第一の格納手段に格納されたコマンドデータが書込データを伴った書込／設定コマンドであるときに格納されたアドレスデータと書込データとに基づき指定アドレスのデバイスメモリに書込データを転送し、返信パケット生成手段は異常判定手段の判定結果とコマンドデータとに基づき返信データを選択すると共にこれをアドレスデータと組み合わせて返信情報を合成し、第二の格納手段には返信パケット生成手段により生成された返信情報が順次格納されて返信の渋滞を待避しながら先入れ先出しにて読み出され、返信パケット編成手段は第二の格納手段から読み出された返信情報に基づき子局用直並列変換器に供給される複数の返信情報を所定の順序で編成すると共に、渋滞待避していた返信情報に最新情報による加算データを生成付加して返信するようにしたものである。
【００１０】
また、併用制御回路は補助マイクロプロセッサと補助プログラムメモリと補助ＲＡＭとから構成されており、補助マイクロプロセッサは第一と第二の格納手段と異常判定手段と分配格納手段と返信パケット生成手段と返信パケット編成手段とを備えており、補助プログラムメモリには補助マイクロプロセッサの各手段に対するプログラムを格納し、補助ＲＡＭを第一と第二の格納手段におけるバッファメモリ、および、補助マイクロプロセッサの演算処理用メモリとするようにしたものである。
【００１１】
さらに、親局用直並列変換器から子局用直並列変換器に送信される下りシリアルデータにはデータの開始／終了判定手段とビット情報欠落・混入監視手段とコマンド識別手段とを有する出力／設定パケットと読出要求パケットとを有しており、子局用直並列変換器から親局用直並列変換器に返信される上りシリアルデータにはデータの開始／終了判定手段とビット情報欠落・混入監視手段と返信種別識別手段とを有する受信正常パケットと読出返信パケットと受信異常パケットとを有しており、出力／設定パケットには少なくとも第二の電気負荷群に対する駆動出力、または、子局用直並列変換器にバス接続された設定デバイスに対して定数設定データを送信する書込先アドレスデータと書込データとを有し、読出要求パケットには少なくとも第二の車載センサ群によるＯＮ／ＯＦＦ情報を送信要求する読出先アドレスデータを有し、受信正常パケットには出力／設定パケットに対する返信データとして受信正常コードデータと予め指定されたアドレスデータとを有し、読出返信パケットには読出要求パケットに対する返信データとして予め指定されたアドレスデータとそのアドレスの読出データとを有し、受信異常パケットには出力／設定パケット、または、読出要求パケットに対する返信データとしてサムチェック異常に伴う受信異常コードデータと予め指定されたアドレスデータとを有し、下りシリアルデータによる指令とこの指令に対する上りシリアルデータによる返信との関連性が各パケットに包含されたアドレスデータにより対応付けられるようにしたものである。
【００１２】
さらにまた、下りシリアルデータにはデータの開始／終了判定手段とビット情報欠落・混入監視手段とコマンド識別手段とを有する定期読出パケットを有し、上りシリアルデータにはデータの開始／終了判定手段とビット情報欠落・混入監視手段とを有する定期返信パケットを有しており、定期読出パケットは特定アドレスデータと定期読出間隔を指定する指令データを有し、定期返信パケットは第二の車載センサ群からの入力信号を順次、または、一括して返信する返信データが付加されており、定期返信パケットは指令データにより指令された時間間隔で定期的に返信すると共に、指令データが所定の数値以外のとき、または、特定数値であるときには定期返信を停止するようにしたものである。
【００１３】
また、プログラムメモリと演算用ＲＡＭと第一の車載センサ群を接続するインタフェース回路と第一の電気負荷群を接続するインタフェース回路と親局用直並列変換器とがバス接続されたマイクロプロセッサと、親局用直並列変換器にシリアル接続された子局用直並列変換器と第二の車載センサ群を接続するインタフェース回路と第二の電気負荷群を接続するインタフェース回路とがバス接続され、選択データメモリを有する併用制御回路とを備え、親局用直並列変換器から子局用直並列変換器に送信される下りシリアルデータには出力／設定パケットと読出要求パケットとを有し、子局用直並列変換器から親局用直並列変換器に返信される上りシリアルデータには読出返信パケットと定期返信パケットとを有し、出力／設定パケットは少なくとも第二の電気負荷群に対する駆動出力、または、子局用直並列変換器にバス接続された設定デバイスに対する定数設定データを送信する書込先アドレスデータと書込データとを有し、読出要求パケットには少なくとも第二の車載センサ群によるＯＮ／ＯＦＦ情報を送信要求する読出先アドレスデータを有し、読出返信パケットには読出要求パケットに対する返信データとして少なくとも予め指定されたアドレスの読出データを有し、定期返信パケットには少なくとも第二の車載センサ群からの入力信号を順次、または、一括して返信する返信データを有し、選択データメモリは、併用制御回路により一個または複数個の特定アドレスのメモリに格納されると共に、子局用直並列変換器が親局用直並列変換器に返信する不定期データの情報を含むメモリであって、読出返信パケットまたは定期返信パケットにより親局用直並列変換器に返信されるようにしたものである。
【００１４】
さらに、定期返信パケットは返信用循環アドレス情報を包含しており、第二の車載センサ群からの入力信号に加えて選択データメモリの内容を返信用循環アドレス情報により区分しながら順次返信するようにしたものである。
さらにまた、定期返信パケットは読出依頼情報を包含しており、この読出依頼情報は併用制御回路が定期返信データの対象外となっている各データを選択してマイクロプロセッサに対して読み出し依頼するステータス情報であり、選択データメモリの内容は読出依頼情報に基づく親局用直並列変換器からの読み出し要求に対応した読出返信パケットにより親局用直並列変換器に返信されるようにしたものである。
【００１５】
また、併用制御回路にはバス接続された入力異常コードメモリ、または／および、出力異常コードメモリを有しており、入力異常コードメモリは第二の車載センサ群、または／および、入力信号配線の断線や短絡異常の有無と詳細異常情報コード番号とを記憶しており、出力異常コードメモリは第二の電気負荷群、または／および、出力配線の断線や短絡異常の有無と詳細異常情報コード番号とを記憶しており、入力異常コードメモリと出力異常コードメモリの内容は選択的に選択データメモリに格納されるか、あるいは、入力異常コードメモリと出力異常コードメモリが選択データメモリとして使用されるようにしたものである。
【００１６】
さらに、併用制御回路は、入力異常コードメモリと出力異常コードメモリに格納される異常情報に対する自己保持リセット手段と返信停止手段とを有すると共に、マイクロプロセッサは、受信した異常情報の確認処理手段を有しており、自己保持リセット手段は検出された入出力異常を記憶保持すると共にマイクロプロセッサに対して異常情報を返信することによりリセットし、返信停止手段は同一入出力番号に関する選択データメモリの返信回数が所定値を越えたときに該当する入出力番号に関して自己保持リセット手段によるリセット操作を停止して該当する入出力番号の異常を選択データメモリから消去し、確認処理手段は複数回の異常情報の読み出しにより異常を確定することにより、入出力異常の継続確認と確認後の返信停止とを行うようにしたものである。
【００１７】
さらにまた、第二の車載センサ群にはアナログセンサ群が含まれており、アナログセンサ群からの入力が多チャンネルＡＤ変換器によりデジタル変換され、このデジタル変換されたデータが読出返信パケット、または、定期返信パケットによりマイクロプロセッサに供給され、第一の電気負荷群と第二の電気負荷群との制御情報となるようにしたものである。
また、子局用直並列変換器にバス接続された設定デバイスを、第二の車載センサ群からのＯＮ／ＯＦＦ情報に対するデジタルフィルタ、または、併用制御回路に多チャンネルＡＤ変換器を介してバス接続されたアナログセンサ群からの入力信号に対するデジタルフィルタのフィルタ定数設定メモリとしたものである。
【００１８】
さらに、マイクロプロセッサのウォッチドッグ信号を監視するウォッチドッグタイマと、シリアルデータを監視する第一と第二の相互監視手段と、異常検出出力を記憶する異常記憶回路とを備えており、ウォッチドッグタイマはマイクロプロセッサが発生するウォッチドッグクリヤ信号を監視してクリヤ信号のパルス幅が所定値を越えたときにリセットパルスを出力してマイクロプロセッサを再起動し、第一の相互監視手段はマイクロプロセッサで実行され、併用制御回路から返信されるシリアルデータのサムチェックの異常や遅延タイムアウト異常が所定回数継続したときに異常検出出力を出力し、第二の相互監視手段は併用制御回路に包含され、マイクロプロセッサから送信されるシリアルデータのサムチェック異常が所定回数継続したときに異常検出出力を出力し、異常記憶回路はリセットパルスと第一と第二の相互監視手段が出力する異常検出出力を記憶すると共に、電源投入時にはこれらの記憶をリセットし、異常記憶回路が異常を記憶しているときには特定の電気負荷の駆動を停止すると共に、異常警報表示を動作させるようにしたものである。
【００１９】
さらにまた、第一の相互監視手段は返信間隔異常検出手段を包含しており、この返信間隔異常検出手段は定期返信パケットの受信間隔が所定値を越えたときに異常検出出力を出力するようにしたものである。
また、第二の相互監視手段は受信間隔異常検出手段を包含しており、受信間隔異常検出手段は、出力／設定パケットの受信間隔が所定値を越えたときに異常検出出力を出力すると共に、受信間隔の異常を検出していないときには出力／設定パケットに対応した受信正常パケットの返信を省略する返信省略手段を備えるようにしたものである。
さらに、定期返信パケットはステータス情報を含んでおり、このステータス情報は併用制御回路の状態をマイクロプロセッサに定期的に通報すると共に、少なくとも受信間隔異常検出手段による検出結果が正常か否かの情報を含むようにしたものである。
【００２０】
【発明の実施の形態】
実施の形態１．
図１ないし図４は、この発明の実施の形態１による車載電子制御装置を説明するものであり、図１は、全体構成を説明する全体ブロック図、図２は、シリアル通信のパケット構成を説明するパケット構成図、図３は、子局側の通信制御を説明する機能ブロック図、図４は、動作を説明するフローチャートである。
【００２１】
図１において１００ａは、例えば、一枚の電子基板で構成された車載電子制御装置であり、車載電子制御装置１００ａには各種センサ類や、負荷群や、外部ツールなどが接続されている。外部ツール１０１は、製品出荷時、または、保守点検時などに車載電子制御装置１００ａに対して図示しないコネクタにより接続され、後述する不揮発プログラムメモリ１１５ａに制御プログラムや制御定数などを書き込むためのものである。第一の車載センサ群１０２ａは、例えば、回転センサやクランク角センサ、あるいは、車速センサなど、比較的高速で、また、高頻度の動作を行い、後述するマイクロプロセッサ１１０ａに対して直接信号を取り込む必要のあるセンサ類から構成されるものである。
【００２２】
第二の車載センサ群１０２ｂは、例えば、変速レバー位置を検出するセレクタスイッチやエアコンスイッチなど、比較的低頻度の動作を行い、信号取り込みの遅れがあっても問題とならないようなセンサ類から構成されるものである。第一のアナログセンサ群１０３ａは、例えば、アクセルポジションセンサとスロットルポジションセンサ、および、エアフローセンサや気筒圧センサなど、アナログ信号を発生するセンサ類から構成されるものである。また、第二のアナログセンサ群１０３ｂは、例えば、二重系として設置されたアクセルポジションセンサとスロットルポジションセンサ、水温センサ、排気ガスの酸素濃度センサ、大気圧センサなど、アナログセンサ類から構成されるものである。
【００２３】
第一の電気負荷群１０４ａは、例えば、内燃機関の点火コイル駆動用出力や燃料噴射制御用電磁弁の駆動用出力、および、スロットル弁の開度制御用モータなど、比較的高頻度で動作させる必要があり、遅滞なく駆動出力を発生する必要のあるＯＮ／ＯＦＦ動作の電気負荷から構成されるものであり、第二の電気負荷群１０４ｂは、例えば、エアコン用電磁クラッチの駆動や、表示警報出力など、比較的低頻度の動作であり、駆動出力の応答遅れがあまり問題とならないＯＮ／ＯＦＦ動作の電気負荷から構成されるものである。
【００２４】
１０５ａは電源となる車載バッテリ、１０５ｂはイグニションスイッチなどの電源スイッチを示し、１０６ａは接点１０６ｂと１０６ｃと１０６ｄとを有する電源リレー、１０７ａは接点１０７ｂと１０７ｃとを有する負荷電源リレーであり、電源リレー１０６ａは車載バッテリ１０５ａから電源スイッチ１０５ｂを介して付勢され、接点１０６ｂと１０６ｃとにより第一と第二の電気負荷群１０４ａと１０４ｂとに対する電源回路を閉成すると共に、接点１０６ｄにより車載バッテリ１０５ａから車載電子制御装置１００ａに対する給電回路を閉成するように構成されている。
【００２５】
なお、車載電子制御装置１００ａと車載バッテリ１０５ａとの間には電源スイッチ１０５ｂが開路しているときにもスリープ給電されるように直接給電回路も備えている。また、第一と第二の電気負荷群１０４ａと１０４ｂとの中の一部の電気負荷は、負荷電源リレー１０７ａの接点１０７ｂと１０７ｃとを介して電源回路に接続されるように構成されている。１０８は異常警報表示器であり、車載電子制御装置１００ａから駆動され、運転者が視認しやすい位置に取付けられている。
【００２６】
車載電子制御装置１００ａは次の各要素から構成されている。１１０ａは、例えば、３２ビットのマイクロプロセッサ、１１１は外部ツール１０１とシリアル接続されるシリアルインタフェース、１１２ａは第一の車載センサ群１０２ａと接続される直接入力信号用インタフェース回路、１１３ａは第一のアナログセンサ群１０３ａと接続される多チャンネルＡＤ変換器、１１４ａは第一の電気負荷群１０４ａに接続される直接出力信号用インタフェース回路、１１５ａはフラッシュメモリなどの不揮発プログラムメモリ、１１６は演算処理用のＲＡＭ、１１７は親局となる第一の直並列変換器、１１８はデータバスであり、シリアルインタフェース１１１、第一の直並列変換器１１７、ＡＤ変換器１１３ａ、入出力信号用インタフェース回路１１２ａと１１４ａ、プログラムメモリ１１５ａ、ＲＡＭ１１６、マイクロプロセッサ１１０ａがデータバス１１８によって互いに接続され、図示しないアドレスバスまたはチップセレクト回路により指定されたものがマイクロプロセッサ１１０ａと交信するように構成されている。
【００２７】
１２０ａは通信制御を主体とした併用制御回路、１２２ｂは第二の車載センサ群１０２ｂと接続された間接入力信号用インタフェース回路、１２３ｂは第二のアナログセンサ群１０３ｂと接続された多チャンネルＡＤ変換器、１２４ｂは第二の電気負荷群１０４ｂに接続された間接出力信号用インタフェース回路、１２６ａは通信制御用のバッファメモリ、１２７は第一の直並列変換器１１７に対してシリアル接続された子局となる第二の直並列変換器、１２８はデータバスで、第二の直並列変換器１２７、間接入出力信号用インタフェース回路１２２ｂと１２４ｂ、ＡＤ変換器１２３ｂ、バッファメモリ１２６ａ、併用制御回路１２０ａがこのデータバス１２８により互いに接続されている。
【００２８】
１３０はウォッチドッグタイマで、このウォッチドッグタイマ１３０はマイクロプロセッサ１１０ａが発生するパルス列であるウォッチドッグ信号ＷＤ１を監視し、ウォッチドッグ信号のパルス幅が所定値を越えたときにリセットパルスＲＳＴＩを発生してマイクロプロセッサ１１０ａを再起動させる。なお、マイクロプロセッサ１１０ａは、後述する第一の異常検出出力ＥＲ１を発生するように構成されている。また、併用制御回路１２０ａは後述する第二の異常検出出力ＥＲ２や電源リレー１０６ａに対する駆動出力ＤＲ１、負荷電源リレー１０７ａに対する駆動出力ＤＲ２を発生するように構成されている。
【００２９】
１３１ａはセット入力Ｓとリセット入力Ｒとを備えたフリップフロップ回路により構成された異常記憶回路であり、この異常記憶回路１３１ａはウォッチドッグタイマ１３０のリセットパルスＲＳＴ１や第一と第二の異常検出出力ＥＲ１とＥＲ２の動作を記憶し、異常警報表示器１０８を駆動する。１３２ａはゲート素子である駆動停止手段、１３４は電源ユニット、１３５は電源検出回路、１３６は駆動素子、１３７は反転駆動素子であり、電源ユニット１３４は車載バッテリ１０５ａから電源リレー１０６ａの接点１０６ｄを介して給電される一方、直接給電もされ、車載電子制御装置１００ａ内で使用される安定化制御電源を構成する。また、電源検出回路１３５は電源スイッチ１０５ｂが閉路したことを検出して異常記憶回路１３１ａをリセットして初期化する。
【００３０】
駆動素子１３６は駆動出力ＤＲ１により電源リレー１０６ａを駆動し、電源スイッチ１０５ｂが開路しても、駆動出力ＤＲ１が出力停止するまでは電源リレー１０６ａの動作を継続するようにされている。反転駆動素子１３７は駆動出力ＤＲ２から駆動停止手段１３２ａを介して負荷電源リレー１０７ａを駆動するようにされており、負荷電源リレー１０７ａは駆動出力ＤＲ２が出力していて、異常記憶回路１３２ａが異常記憶していないときに閉路する。従って、電源リレー１０６ａが開路すると負荷電源リレー１０７ａも開路するが、電源リレー１０６ａが閉路していても負荷電源リレー１０７ａを開路して一部の車載電気負荷に対する給電を停止することができる構成となっている。
【００３１】
図２の（ａ）は第一の直並列変換器１１７（以降、単に親局と称す）から第二の直並列変換器１２７（以降、単に子局と称す）に対して間接出力信号や後述する設定情報を送信する場合のパケット構成を示したものである。親局から子局に送信される出力／設定パケット２０１ａは、開始データ５５Ｈと、コマンド１０Ｈと、書込データと、格納先アドレスと、終了データＡＡＨと、チェックサムデータとがフレーム１からフレーム６に格納されている。２０２ａは併用制御回路１２０ａが上記出力／設定パケット２０１ａによる一連のデータを受信し、図３において後述するサムチェックを行う異常判定手段（第二の相互監視手段）であると共に、出力／設定パケット２０１ａの正常受信間隔が所定時間を超過していないかどうかを判定する受信間隔異常検出手段である。
【００３２】
２０３ａは異常判定手段２０２ａの判定が正常受信であったときに親局に返信される受信正常パケットであり、受信正常パケット２０３ａは開始データ５５Ｈと、認知データ６１Ｈと、格納先アドレスと、終了データＡＡＨと、チェックサムデータとの５個のフレームにより構成されている。２０４ａは異常判定手段２０２ａの判定が異常受信であったときに親局に返信される第一の受信異常パケットで、開始データ５５Ｈと、非認知データ６２Ｈと、格納先アドレスと、終了データＡＡＨと、チェックサムデータとの５個のフレームから構成されている。
【００３３】
２０５ａは受信正常パケット２０３ａを返信した後に、受信した間接出力信号を図示しないデバイスメモリに格納する分配格納手段である。２０６ａは第一の受信異常パケット２０４ａを返信した後に、異常判定手段や受信間隔異常検出手段である２０２ａに応動して第二の異常検出出力ＥＲ２を発生する異常検出手段であるが、実際には図示しない再送確認処理の上で第二の異常検出出力ＥＲ２が発生するようにされている。
【００３４】
２０７ａは、子局が返信した受信正常パケット２０３ａ、または、第一の受信異常パケット２０４ａを親局が受信したときのサムチェックや、受信できなかったときの返信応答のタイムアウトチェックを行う第一の相互監視手段であり、この第一の相互監視手段２０７ａの診断結果が異常であったり、第一の受信異常パケット２０４ａを正常受信した場合には再度出力／設定パケット２０１ａを送信し、それでも異常が継続する場合には第一の異常検出出力ＥＲ１を発生する。
【００３５】
図２の（ｂ）は、親局から子局に対して各種データの読出要求（子局から親局への読出）をする場合のパケット構成を示したものであり、読出要求に当たっては、まず、親局から子局への読出要求パケット２０１ｂが送信される。読出要求パケット２０１ｂは、開始データ５５Ｈと、コマンド３０Ｈと、読出先アドレスと、終了データＡＡＨと、チェックサムデータとの５個のフレームにより構成されている。２０２ｂは併用制御回路１２０ａが読出要求パケット２０１ｂによる一連のデータを受信し、図３で後述するサムチェックを行う異常判定手段（第二の相互監視手段）である。
【００３６】
２０３ｂは異常判定手段２０２ｂの判定が正常受信であったときに親局に返信される読出返信パケットであり、読出返信パケット２０３ｂは開始データ２５Ｈと、読出データと、読出先アドレスと、終了データＡＡＨと、チェックサムデータとの５個のフレームから構成されている。２０４ｂは異常判定手段２０２ｂの判定が異常受信であった時に親局に返信される第二の受信異常パケットであり、第二の受信異常パケット２０４ｂは、開始データ５５Ｈと、非認知データ７２Ｈと、読出先アドレスと、終了データＡＡＨと、チェックサムデータの５個のフレームにより構成されている。２０５ｂは第二の受信異常パケット２０４ｂを返信した後に、異常判定手段２０２ｂに応動して第二の異常検出出力ＥＲ２を発生する異常検出手段であるが、実際には図示しない再送確認処理の上で異常検出出力ＥＲ２を出力する。
【００３７】
２０６ｂは子局が返信した読出返信パケット２０３ｂ、または、第二の受信異常パケット２０４ｂを親局が受信した時のサムチェックや、受信できなかったときの返信応答のタイムアウトチェックを行う第一の相互監視手段であり、この第一の相互監視手段の診断結果が異常であったり、第二の受信異常パケット２０４ｂを正常受信した場合には再度読出要求パケット２０１ｂを送信し、それでもなお異常が継続する場合には第一の異常検出出力ＥＲ１を出力するようになっている。なお、第一の相互監視手段２０６ｂが読出返信パケット２０３ｂを正常受信した場合には、正常読出された受信データをＲＡＭ１１６に格納する。
【００３８】
図２の（ｃ）は、子局から親局に対して間接入力信号を送信する場合のフレーム構成を示したものであり、間接入力信号の送信に当たっては、まず親局から子局への定期読出パケット２０１ｃが送信される。定期読出パケット２０１ｃは、開始データ５５Ｈと、コマンド１０Ｈと、指令データ０１Ｈと、特定アドレス＃００と、終了データＡＡＨと、チェックサムデータの６個のフレームにより構成されており、指令データ０１Ｈは定期返信周期を指定するデータとなっている。２０２ｃは併用制御回路１２０ａが定期読出パケット２０１ｃによる一連のデータを受信し、図３で後述するサムチェックを行う異常判定手段（第二の相互監視手段）である。
【００３９】
２０３ｃは異常判定手段２０２ｃの判定が正常受信であったときに親局に返信される定期返信パケットであり、この定期返信パケット２０３ｃは、開始データ１１Ｈと、返信データ１と、返信データ２と、返信データ３と、終了データＡＡＨと、チェックサムデータの６個のフレームにより構成されている。２０４ｃは異常判定手段２０２ｃの判定が異常受信であったときに親局に返信される第一の受信異常パケットであり、第一の受信異常パケット２０４ｃは、開始データ５５Ｈと、非認知データ６２Ｈと、特定アドレス＃００と、終了データＡＡＨと、チェックサムデータの５個のフレームにより構成されている。２０５ｃは第一の受信異常パケット２０４ｃを返信した後に、異常判定手段２０２ｃに応動して第二の異常検出出力ＥＲ２を発生する異常検出手段であるが、実際には図示しない再送確認処理の上で異常検出出力ＥＲ２が出力される。
【００４０】
２０６ｃは子局が返信した定期返信パケット２０３ｃ、または、第一の受信異常パケット２０４ｃを親局が受信したときのサムチェックや、受信できなかったときの返信応答のタイムアウトチェックを行う第一の相互監視手段であり、この第一の相互監視手段の診断結果が異常であったり、第一の受信異常パケット２０４ｃを正常受信した場合には再度定期返信パケット２０３ｃの受信を待って、それでも異常が継続する場合には第一の異常検出出力ＥＲ１を出力する。また、第一の相互監視手段２０６ｃが定期返信パケット２０３ｃを正常受信したと判断した場合には、正常読出された返信データ１と、返信データ２と、返信データ３とを所定のアドレスのメモリに格納する。
【００４１】
なお、返信データ３の下位４ビットは返信データの格納先を指定するアドレスデータとなっており、例えば、アドレス０のときには返信データ１と返信データ２とによって１６点以下の第二の車載センサ群１０２ｂのＯＮ／ＯＦＦ状態を返信し、アドレス１〜１５のときには１５点・１６ビット以下の第二のアナログセンサ群１０３ｂのデジタル変換値を返信データ１（上位８ビット）と返信データ２（下位８ビット）とで返信する。また、返信データ３の上位４ビットは後述するステータス情報となっている。定期読出パケット２０１ｃの指令データ０１Ｈは２０７ｃとして示した繰返し周期Ｔ０の間隔を指定するものであり、２０３ｄは２０３ｃから周期Ｔ０をおいて繰り返される定期返信パケットを示すものであるが、定期読出パケット２０１ｃの指令データが例えば００Ｈにされた場合にはこの定期返信は停止されるようになっている。
【００４２】
２０６ｄは子局が返信した定期返信パケット２０３ｄを親局が受信したときのサムチェックを行う第一の相互監視手段であり、この第一の相互監視手段の診断結果が異常であったたときには再度定期返信パケット２０３ｃの受信を待って、それでも異常が継続する場合には第一の異常検出出力ＥＲ１を出力するようになっている。また、第一の相互監視手段２０６ｄが定期返信パケット２０３ｄを正常受信したと診断した場合には、正常読出された返信データ１と返信データ２と返信データ３とを所定のアドレスのメモリに格納する。なお、第一の相互監視手段２０６ｄは返信間隔異常検出手段を包含しており、この検出手段は前回の定期返信から今回の定期返信までの間隔を測定し、これが所定時間を超過している場合には第一の異常検出出力ＥＲ１を出力するようになっている。
【００４３】
図３の子局側通信制御のブロック図において、親局である第一の直並列変換器１１７から子局の第二の直並列変換器１２７に送信されるシリアルデータは、１フレーム当たり８ビットの正味データに加えて、送信側の第一の直並列変換器１１７で付加されたスタートビットとストップビットとパリティビットとの合計１１ビットのデータで構成されており、受信側ではパリティチェックを行って異常があれば受信データを破棄するが、異常が無ければ８ビットの正味データのみを抽出して各フレーム毎に順次後述する第一の格納手段３００に格納する。
【００４４】
３００は６バイトのバッファメモリによって構成された第一の格納手段、３０１は受信フレーム数を計数するカウンタ、３０２は該カウンタの計数出力に対するデコーダ、３０３は受信コマンドが出力／設定コマンド１０Ｈであったときには出力論理０、読出要求コマンド３０Ｈであったときには出力論理１となるコマンドデコーダ、３０４は書込タイミング信号ＷＲと上記コマンドデコーダ３０３の出力を合成する論理和素子であり、上記書込タイミング信号ＷＲは、受信側の第二の直並列変換器１２７がスタートビットを検出してから１０ビット目に位置するストップビットを検出する都度に論理１となるものであり、この論理和素子３０４の出力によってカウンタ３０１が駆動される。
【００４５】
デコーダ３０２は一連の受信データを上記第一の格納手段３００内の６個のバッファメモリに順次割り当てるためのものであるが、書込データを伴わない読出要求パケット２０１ｂ（図２参照）を受信したときにはコマンドデコーダ３０３が論理出力１を発生してカウンタ３０１を１カウントだけ余分に駆動し、一連の受信フレームの格納先をスキップして第一の格納手段３００に格納するためのものであり、第一の格納手段３００における３バイト目の書込データは受信パケットが出力／設定パケット２０１ａ（図２参照）であったときに格納されるバッファメモリとなっている。
【００４６】
３０５は加算器、３０６は加算結果レジスタであり、加算器３０５は書込タイミング信号ＷＲと同期して受信データと上記加算結果レジスタ３０６の内容とを累積加算して再度加算結果レジスタ３０６に格納するよう構成されている。３０７は加算結果レジスタ３０６の内容と所定の比較定数レジスタ３０８の内容とを比較する異常判定手段、３０９は最終フレームの受信後に上記比較動作を実行すると共に、上記カウンタ３０１をリセットする遅延タイマであり、比較定数レジスタ３０８の内容は００Ｈとなっている。
【００４７】
３１０はコマンドデコーダ３０３の出力論理が０（受信データが出力／設定コマンドであるとき）であって、しかも異常判定手段３０７の出力が比較一致（正常）であった時に出力論理１となるゲート素子、３１１は該ゲート素子３１０の出力論理が１であるときに作用して第一の格納手段３００に格納されている書込先アドレスをデコードするアドレスデコーダ、３１２ａ、３１２ｂ・・・はアドレスデコーダ３１１の出力によって択一的に選択されるデバイスメモリであり、選択されたデバイスメモリには上記第一の格納手段３００に格納されている書込データが転送書込みされるようになっている。
【００４８】
３１３はゲート素子３１０とアドレスデコーダ３１１とにより構成された分配格納手段である。なお、アドレス０のデバイスメモリ３１２ａには前述の定期読出パケット２０１ｃ（図２参照）で指令された定期返信の繰返し周期Ｔ０の値が格納され、アドレス１のデバイスメモリ３１２ｂには前述の電源リレー駆動出力ＤＲ１や負荷電源リレー駆動出力ＤＲ２などのＯＮ／ＯＦＦ出力情報が合計８点格納されるようになっている。３１４は異常判定手段３０７の比較不一致出力回数を計数加算して、計数加算値が所定値を超過した時には第二の異常検出出力３１５を発生すると共に、異常判定手段３０７の比較一致出力によって計数加算値を０にリセットするよう構成されたエラーカウンタ、３１６はゲート素子３１０が論理出力１を発生する時間間隔を計時して、受信時間間隔が所定値を超過すると第二の異常検出出力３１５を発生する受信間隔異常検出手段である。
【００４９】
３１７は上記異常判定手段３０７の比較結果が一致していたかどうかと、コマンドデコーダ３０３の出力が論理０（出力／設定コマンド）または論理１（読出要求コマンド）であったかに対応して図２で説明した返信パケット２０３ａと２０４ａ（２０４ｃ）、２０３ｄと２０４ｄの内の、どの形式のパケットの返信をしなければならないかを選択する返信パケット生成手段であり、返信パケット生成手段３１７によって生成される情報にはＡＣＫやＮＡＣＫなど返信データに加えて第一の格納手段３００に格納されたアドレス情報が付加されている。また、上記返信データのうち、読出要求コマンドを正常受信した時には要求コマンド３０Ｈ（図２ｂ参照）そのものを仮の返信データとして選択するよう構成されている。なお、何らかの異常により第一の格納手段３００に格納されたコマンドが不明であったり、アドレスが不明であった場合には、コマンド内容（出力／設定か読出要求か）とは無関係な非認知データ（例えば８２Ｈ）を返信するようにしたり、あり得ない特定アドレスで返信する代替手段を用いることができる。
【００５０】
３２０は上記した返信パケット生成手段３１７によって選択合成された返信データとアドレスデータの対となるデータが順次格納されると共に、先入データを先行読出する第二の格納手段、３２１は返信フレーム数を計数し、６カウントで循環するリングカウンタ、３２２はリングカウンタ３２１の計数出力に対するデコーダ、３２３は定期返信パケット生成手段、３２４は定期返信間隔タイマであり、定期返信間隔タイマ３２４はデバイスメモリ３１２ａに格納された指令データに基づく所定の時間毎にトリガ信号を発生して、定期返信パケット生成手段３２３で指定された仮返信データとアドレスデータとを第二の格納手段３２０に格納するようになっている。なお、上記仮返信データは定期返信パケットであることを識別する例えばＦＦＨなどの特定コード番号であると共に、アドレスデータは定期返信するべきデータのアドレスを順次更新・繰返すようになっている。
【００５１】
３２５は第二の格納手段３２０から読み出された返信データ、３２６は第二の格納手段３２０から読み出され、返信データ３２５と対になるアドレスデータ、３２７は返信データ３２５が定期返信データでなかったときに作用するスキップ信号発生回路、３２８は第二の直並列変換器１２７（子局）が発生する読出信号ＲＤとスキップ信号発生回路３２７が発生するスキップ信号とを合成してカウンタ３２１を駆動する論理和素子であり、第二の直並列変換器１２７は返信フレームにスタートビットとパリティビットとストップビットとを付加して第一の直並列変換器１１７（親局）に返信すると共に、返信フレームのストップビットを検出することにより上記読出信号ＲＤを発生する。なお、第二の直並列変換器１２７から第一の直並列変換器１１７に対する返信は、第一の直並列変換器１１７が受信完了信号を送信し、第二の直並列変換器１２７が受信完了信号を受信したことによって開始されるようになっている。
【００５２】
３３０は返信データ３２５の内容とデコーダ３２２の出力に応動して選択トリガ信号を発生し、第一から第六までの返信フレーム３３１〜３３６を順次選択すると共に、各フレームの内容を決定するフレーム選択手段である。例えば、返信データ３２５の内容が図２で示した受信正常パケット２０３ａにおけるＡＣＫ・６１Ｈであれば第一フレーム３３１の内容はＳＴＸ・５５Ｈ、第二フレーム３３２の内容はＡＣＫ・６１Ｈ、第三フレーム３３３はスキップされて返信されず、第四フレーム３３４の内容はアドレスデータ３２６、第五フレーム３３５の内容はＥＴＸ・ＡＡＨ、第六フレーム３３６の内容は第一フレーム３３１から第五フレーム３３５のバイナリ加算値となっている。
【００５３】
また、返信データ３２５の内容が、例えば、図２で示した読出返信パケット２０３ｂにおける仮データ３０Ｈであれば、第一フレーム３３１の内容はＳＴＸ・２５Ｈ、第二フレーム３３２の内容は読出データ、第三フレーム３３３はスキップされて返信されず、第四フレーム３３４の内容はアドレスデータ３２６、第五フレーム３３５の内容はＥＴＸ・ＡＡＨ、第六フレーム３３６の内容は第一フレーム３３１から第五フレーム３３５のバイナリ加算値となっていて、上記第二フレーム３３２の読出データはアドレスデコーダ３３７で選択されたアドレスのデバイスの内容となっている。
【００５４】
返信データ３２５の内容が図２で示した定期返信パケット２０３ｃを指定するための特別コード番号ＦＦＨであれば、第一フレーム３３１の内容はＳＴＸ・１１Ｈ、第二フレーム３３２の内容は返信データ１、第三フレーム３３３の内容は返信データ２、第四フレーム３３４の内容は返信データ３、第五フレーム３３５の内容はＥＴＸ・ＡＡＨ、第六フレーム３３６の内容は第一フレーム３３１から第五フレーム３３５のバイナリ加算値となっていて、上記返信データ１から返信データ３までの具体例は図６により実施の形態２において詳述する。３３８は上記フレーム選択手段３２０、第一フレーム３３１から第六フレーム３３６、アドレスデコーダ３３７により構成された返信パケット編成手段であり、返信パケット編成手段３３８によって編成された返信フレームは第二の直並列変換器１２７（子局）から第一の直並列変換器１１７（親局）に対して順次返信されるようになっている。
【００５５】
なお、フレーム選択手段３３０は第一フレーム３３１から第六フレーム３３６のデータが整う都度、第二の直並列変換器１２７に対して返信要求を行って、第一の直並列変換器１１７からの受信完了信号があれば各フレームを順次返信すると共に、返信データ３２５が定期返信のための特別コード番号以外であるときには、スキップ信号発生回路３２７に作用して、第三フレーム３３３をスキップするようになっている。また、上記デコーダ３２２は上記リングカウンタ３２１の現在値によって返信フレーム番号を選択すると共に、一連のフレームの返信が完了すると上記第二の格納手段３２０に対して次回返信データとアドレスデータの読出指令を発生するようになっている。
【００５６】
以上のように構成されたこの発明の実施の形態１による車載電子制御装置の通信動作を図４のフローチャートにて説明すると次の通りである。定期的に活性化されるマイクロプロセッサ１１０ａがステップ４００にて動作を開始し、ステップ４０１では初期化完了フラグがセットされたかどうかを判定する。この初期化フラグは後述するステップ４１２にて設定されるものである。初期化完了フラグがセットされていないときにはステップ４０２に進み、図示しない各種設定レジスタに対する初期設定が完了したかどうかを判定する。初期設定が完了していなければステップ４０３にて図２における出力／設定パケット２０１ａにより図示しない設定レジスタの最初のアドレスのものに設定定数を送信する。
【００５７】
続くステップ４０４では図２における受信正常パケット２０３ａ（ＡＣＫ）または第一の受信異常パケット２０４ａ（ＮＡＣＫ）の返信応答データのサムチェックとタイムアウトチェックを行い、返信応答があれば直ちに受信データのサムチェックを行って次のステップ４０５へ移行するが、所定時間の待機によっても返信が得られないときにはタイムアウト判定した上で次のステップ４０５へ移行する。ステップ４０５ではステップ４０４にてサムチェックエラーまたはタイムアウトエラーが発生しているか否かと、受信データがＡＣＫかＮＡＣＫかを判定し、異常判定またはＮＡＣＫ受信判定であればステップ４０６にて異常が初回異常であるかどうかを判定する。ここで初回異常と判定されたときにはステップ４０３に戻って再度設定データの送信を行い、異常が継続して初回異常でないと判定したときにはステップ４０７で第一の異常検出出力ＥＲ１を出力する。
【００５８】
ステップ４０５の判定が正常であったとき、および、ステップ４０７でＥＲ１を出力した後はステップ４０８にて動作が終了し、ステップ４００に戻って再度活性化されることより再び制御動作が繰返される。ステップ４００が再度活性化されたとき、まだ後述するステップ４１２による初期化フラグがセットされておらず、全ての設定レジスタに対する定数設定が完了していないときにはステップ４０１、４０２、４０３、４０４、４０５が繰り返されて残りの設定レジスタに対する定数設定が順次行われる。以上の動作を繰返し、ステップ４０２にて全ての設定レジスタに対する初期設定動作が完了したと判定されると、ステップ４１０に進むことになる。
【００５９】
ステップ４１０では、図２に示した定期読出パケット２０１ｃが送信されたかどうかを判定し、まだ送信されていないときにはステップ４１１に進んで定期読出パケット２０１ｃを送信する。その後、ステップ４０４、４０５、４０７、４０８と進んで行くが、その動作はステップ４０３が実行した場合と同様である。ただし、ステップ４０６は初回異常判定であって、再送処理を行うときにはステップ４１１に進むことになる。上記ステップ４１０で定期読出パケット２０１ｃが送信済みであると判定された場合には、ステップ４１２に進み、初期化完了フラグが設定され、続いて動作終了のステップ４０８に進む。
【００６０】
以上の動作により、図示しない全ての設定レジスタに対する初期設定動作が完了し、初期化完了フラグがセットされた後は動作開始のステップ４００からステップ４０１を経由してステップ４２０に進むことになる。ステップ４２０は図２における定期返信パケット２０３ｄ（初回は定期返信パケット２０３ｃまたは第一の受信異常パケット２０４ｃ）を親局が受信したかどうかを判定し、受信しておればステップ４２１に進み、受信データのサムチェックを行う。続いてステップ４２２では受信データに異常があったかどうかを判定する。ここで受信データが正常であればステップ４２３に進み、後述するステップ４２８でセットされた異常フラグをリセットすると共に、返信間隔タイマ３２４をリセットして再起動する。
【００６１】
続くステップ４２４では受信した定期返信パケット２０３ｃと２０３ｄの返信データ３の中に後述する読出依頼情報が含まれているかどうかを判定し、ステップ４３０ａは読出依頼有りの判定であった時に作用して読出依頼フラグをセットする。ステップ４２５はステップ４２４にて読出依頼無しの判定であったとき、またはステップ４３０ａに続いて作用し、受信した定期返信パケット２０３ｃと２０３ｄの返信データ１および返信データ２の内容をＲＡＭ１１６に格納する。ステップ４２０がＮＯの判定であったときにはステップ４２６に進み、ステップ４２３で起動された返信間隔タイマが所定時間を超過していないかどうかを判定する。すなわち、このステップは、図２の繰返し周期Ｔ０に相当する所定時間を超過していないかどうかを判定する返信間隔異常判定手段である。
【００６２】
ステップ４２２にて異常判定があった場合にはステップ４２７に進み、異常判定が初回異常であるかどうかを判定し、初回異常であればステップ４２８に進んで異常フラグをセットする。ここでセットされた異常フラグは上記したステップ４２３でリセットされると共に、上記のステップ４２７は異常フラグがセットされているかどうかによって初回異常であるか否かを判定するものである。ステップ４２９はステップ４２６での判定が異常判定であった場合、またはステップ４２７が初回異常でないと判定したときに進み、第一の異常検出出力ＥＲ１を出力するものであり、出力後は動作終了のステップ４０８に進んで再び動作開始のステップ４００を活性化する。
【００６３】
ステップ４２６の判定が正常判定であったときにはステップ４３０ｂに進み、ステップ４３０ａにおいて読出依頼フラグがセットされているか否かを判定し、セットされていなければステップ４３１に進んで、第二の電気負荷群１０４ｂに対する駆動出力信号の定期送信時期であるかどうかを判定する。ステップ４３１において判定がＹｅｓであればステップ４３２に進み、図２における出力／設定パケット２０１ａにより図１の間接出力信号用インタフェース回路１２４ｂ内のデバイスメモリへ出力情報を送信する。続いてステップ４３３に進み、図２における受信正常パケット２０３ａ（ＡＣＫ）または第一の受信異常パケット２０４ａ（ＮＡＣＫ）である返信応答データのサムチェックとタイムアウトチェックを行う。
【００６４】
このステップ４３３では返信応答があれば直ちに受信データのサムチェックを行ってステップ４３４に進むが、所定時間を待機しても返信が得られない時にはタイムアウト判定した上でステップ４３４に進むものである。ステップ４３４ではステップ４３３においてサムチェックエラーまたはタイムアウトエラーが発生しているか否かと受信データがＡＣＫかＮＡＣＫかを判定し、異常判定またはＮＡＣＫ受信判定がなされたときにはステップ４３５に進み、ステップ４３４における異常が初回異常であるかどうかを判定する。このステップで初回異常と判定された時にはステップ４３２に戻って再度出力データの送信が行われ、初回異常でないと判定されたときには異常が継続していることになるので、ステップ４３６にて第一の異常検出出力ＥＲ１を出力する。
【００６５】
なお、ステップ４３１で定期送信時期では無いと判定したとき、またはステップ４３４が正常判定であったとき、および、ステップ４３６がＥＲ１を出力した後には動作終了のステップ４０８に進む。ステップ４３０ｂがＹｅｓであった場合にはステップ４４１に進み、図２における読出要求パケット２０１ｂを送信すると共に、ステップ４３０ａでセットされた読出依頼フラグをリセットする。続いてステップ４４２に進み、図２における読出返信パケット２０３ｂまたは第二の受信異常パケット２０４ｂ（ＮＡＣＫ）である返信応答データのサムチェックとタイムアウトチェックを行う。このステップでは返信応答があれば直ちに受信データのサムチェックを行ってステップ４４３に進み、所定時間の待機後も返信がないときにはタイムアウト判定した上でステップ４４３に進む。
【００６６】
ステップ４４３ではステップ４４２にてサムチェックエラーまたはタイムアウトエラーが発生しているか否かと、受信データが正常かＮＡＣＫかを判定し、異常判定またはＮＡＣＫ受信判定がなされるとステップ４４４に進み、異常が初回異常であるかどうかが判定する。ここで初回異常と判定されたときにはステップ４４１に戻って再度読出要求パケット２０１ｂの送信が行われる。ステップ４４４にて初回異常でないと判定されるとステップ４４５に進み、第一の異常検出出力ＥＲ１を出力し、ステップ４４３にて正常と判定された場合にはステップ４４６に進んで読出情報（不定期読出データ）をＲＡＭ１１６に格納する。ステップ４４７はステップ４４６に続く処理工程であり、実施の形態２にて詳述する。
【００６７】
以上の動作を概括的に説明すると、ステップ４０１からステップ４１２までのブロックは運転開始時の初期設定を行うためのものであり、初期設定情報の一例としては実施の形態２にて説明するフィルタ定数などがある。ステップ４２０からステップ４２９までのブロックは第二の車載センサ群１０２ｂまたは第二のアナログセンサ群１０３ｂからの間接入力信号を定期的にマイクロプロセッサ１１０ａに送信するためのものであり、この定期送信はステップ４４１においてマイクロプロセッサ１１０ａが許可することにより動作するものである。
【００６８】
また、ステップ４３０ｂからステップ４３６までのブロックは、マイクロプロセッサ１１０ａから第二の電気負荷群１０４ｂに対して間接出力信号を定期送信するステップである。ステップ４４１からステップ４４７まではマイクロプロセッサ１１０ａからの読出要求に基づいてマイクロプロセッサ１１０ａに返信される不定期返信データを扱うステップであり、子局側から自発的に不定期データを送信したいときにはステップ４３０ａで読出依頼のフラグをセットすることによりマイクロプロセッサ１１０ａが読出要求を行うようになる。
【００６９】
以上に説明した動作を、図１の全体構成ブロック図と、図２のパケット構成図と、図３の子局側通信制御ブロック図とに基づき概括的に説明すると次の通りである。すなわち、図１のマイクロプロセッサ１１０ａは第一と第二の車載センサ群１０２ａと１０２ｂ、および、第一と第二のアナログセンサ群１０３ａと１０３ｂとを入力信号とし、不揮発プログラムメモリ１１５ａに格納された制御プログラムや制御定数に基づいて第一と第二の電気負荷群１０４ａと１０４ｂとを制御するが、第二の車載センサ群１０２ｂと第二のアナログセンサ群１０３ｂと第二の電気負荷群１０４ｂは、第一の直並列変換器１１７（親局）と第二の直並列変換器１２７（子局）とを介して間接的にマイクロプロセッサ１１０ａとシリアル交信する。なお、図１にはアナログ出力が記載されていないが、必要に応じてメータ表示用などのＤＡ変換器を間接出力として設けることができる。
【００７０】
異常発生時において、負荷電源リレー１０７ａにより給電が停止される電気負荷としては、例えば、給気用スロットル弁の開度制御を行うモータなどであり、電源遮断までは行わないとしても駆動の停止が望ましい電気負荷としては、例えば、車両の側方監視制御装置や自動操縦制御装置など、安全に関する補助機能的な装置類である。しかし、内燃機関の点火制御や燃料噴射制御などは、安全走行や退避走行のために可能な限り動作が可能なように配慮される。
【００７１】
従って、ノイズ誤動作などによってマイクロプロセッサ１１０ａが暴走したような場合においては、リセットパルスＲＳＴ１により自動的に再起動されるが、リセットパルスＲＳＴ１が発生すると異常記憶回路１３１ａがこれを記憶しており、駆動停止手段１３２ａによって負荷電源リレー１０７ａなどの一部の電気負荷の駆動が停止されることになる。なお、複数回のリセットパルスＲＳＴ１の発生があった場合に異常記憶回路１３１ａに記憶動作させるようなカウンタ回路を付加しておき、異常信号が連続した場合にのみ一部の電気負荷を駆動停止することもできる。
【００７２】
図３において、運転開始時の初期設定期間を除いては一般的には子局から親局への上り通信の情報量が多くなり、しかもこれに下り通信に対する応答返信も加わるために、上り通信には渋滞を生じ易い傾向がある。先入データを先行読出する第二の格納手段３２０はこのような渋滞が発生した場合に、未返信情報の待ち行列を作り、順次返信を行うことにより下り通信との競合を回避するためのものである。また、返信するときには返信パケット編成手段３３８により、その時点での最新の情報が付加されて返信されるようになっている。
【００７３】
なお、定期返信パケット生成手段３２３による返信データは、第二の格納手段３２０の先頭部に優先書込みしても良いが、この実施の形態のように後段部に順次書込みするようにした場合、渋滞待機データが多い場合には実際の定期返信時期が遅れることになる。この場合、異常な遅れがあると図４に示した返信間隔異常判定手段４２６によって異常検出され、第一の異常検出出力ＥＲ１が動作することにより異常記憶回路１３１ａが動作することになる。また、下り通信のデータ量が多い運転開始時には子局からの定期返信は禁止してマイクロプロセッサ１１０ａは初期設定データを集中的に送信し、適時に読出要求パケットによって間接入力情報の読出を行うことにより、第二の格納手段３２０内の渋滞を抑制するように構成される。
【００７４】
この発明の実施の形態１による車載電子制御装置は以上のような構成と動作とを持つので、親局から子局への下り通信と、子局から親局への上り通信とのデータ量に不均衡があって、その状態がマイクロプロセッサの運転状態により変動して一方の通信に渋滞が発生しても他方の通信には影響を及ぼさず、例えば、上り返信データが一時的に渋滞しても先入先出動作を行う第二の格納手段により下り送信が継続でき、渋滞していた返信データに対しては返信パケット編成手段によって最新の読出データを付加して返信できるなど、送受信のタイミングに対する自由度が向上して効率的にシリアル通信を行うことができるものである。
【００７５】
実施の形態２．
図５ないし図８は、この発明の実施の形態２における車載電子制御装置を説明するもので、図５は全体構成を説明する全体ブロック図、図６は定期返信データの割付図、図７は補助マイクロプロセッサの動作を説明するフローチャート、図８は動作を説明するタイムチャートであり、図５の全体ブロック図には上記の実施の形態１にて説明した図１と同一部分には同一符号が付与されており、図５については図１との相違点を中心に説明する。
【００７６】
図５において、１００ｂは例えば一枚の電子基板で構成された車載電子制御装置であり、電子基板上にはマイクロプロセッサ１１０ｂと、フラッシュメモリ等の不揮発プログラムメモリ１１５ｂと、補助マイクロプロセッサ１２０ｂと、間接入力信号用インタフェース回路１２２ｂに設けられた入力フィルタ用のフィルタ定数メモリ１２２ａ（設定デバイス）と、間接入力信号に対応して設けられた入力異常コードメモリ１２２ｃと、多チャンネルＡＤ変換器１２３ｂの入力部に設けられたアナログ入力フィルタ用のフィルタ定数メモリ１２３ａ（設定デバイス）と、アナログ入力信号に対応して設けられたアナログ入力異常コードメモリ１２３ｃと、並列接続された間接出力信号用インタフェース回路１２４ｂに対応して設けられた出力異常コードメモリ１２４ｃと、補助プログラムメモリ１２５と、補助ＲＡＭ１２６ｂと、図６ａにて後述するステータスメモリ１２９ａと、図６ｂにて後述する選択データメモリ１２９ｂなどが搭載されている。
【００７７】
上記の入力異常コードメモリ１２２ｃや１２３ｃは第二の車載センサ群１０２ｂまたは第二のアナログセンサ群１０３ｂのセンサ自体や入力信号配線の断線や短絡異常の有無と詳細異常情報コード番号とを記憶するメモリであり、出力異常コードメモリ１２４ｃは第二の電気負荷群１０４ｂまたはその出力配線の断線や短絡異常の有無と詳細異常情報コード番号を記憶するメモリである。また、上記したフィルタ定数メモリ１２２ａ、１２３ａに格納されるフィルタ定数は親局側のプログラムメモリ１１５ｂに格納されており、初期設定にて設定されるものである。ＷＤ２は補助マイクロプロセッサ１２０ｂが発生するパルス列であるウォッチドッグクリヤ信号、ＲＳＴ２はマイクロプロセッサ１１０ｂがウォッチドッグクリヤ信号ＷＤ２のパルス幅を監視して、このパルス幅が所定値以上の時に補助マイクロプロセッサ１２０ｂを再起動するリセットパルスである。
【００７８】
電子基板上に設けられた異常記憶回路１３１ｂはセット入力Ｓとリセット入力Ｒを備えたフリップフロップ回路によって構成されており、この異常記憶回路１３１ｂはリセットパルスＲＳＴ１とＲＳＴ２や、第一と第二の異常検出出力ＥＲ１とＥＲ２の動作を記憶して異常警報表示器１０８を駆動する。１３２ｂはゲート素子である駆動停止手段であり、反転駆動素子１３７は補助マイクロプロセッサ１２０ｂが発生する駆動出力ＤＲ２から上記駆動停止手段１３２ｂを介して負荷電源リレー１０７ａを駆動するように構成されており、負荷電源リレー１０７ａは駆動出力ＤＲ２が発生していて異常記憶回路１３２ｂが異常記憶していないときに作動するようになっている。なお、補助マイクロプロセッサ１２０ｂは駆動出力ＤＲ１を発生して電源リレー１０６ａの動作保持を行うと共に、図７にて後述する第二の異常検出出力ＥＲ２を発生する。すなわち、補助マイクロプロセッサ１２０ｂと補助プログラムメモリ１２５と補助ＲＡＭ１２６ｂとで実施の形態１における併用制御回路１２０ａを構成する。
【００７９】
図６の（ａ）と（ｂ）とは、図５における定期返信データの割付図を示したものである。図６の（ａ）において、上記したステータスメモリ１２９ａは、ビットｂ０からビットｂ７で構成されており、その内の下位４ビットは定期返信データのアドレスを表している。下位４ビットの内容が０Ｈ（Ｈは１６進数の意味）のときには、図２の定期返信パケット２０３ｃと２０３ｄとにおける返信データ１と返信データ２に対して１６点以下の第二の車載センサ群１０２ｂのＯＮ／ＯＦＦ状態が格納されることを意味している。下位４ビットの内容が１〜ＦＨ（Ｈは１６進数の意味）の時には、図２の定期返信パケット２０３ｃと２０３ｄとにおける返信データ１と返信データ２に対して１５点以下の第二のアナログセンサ群１０３ｂのデジタル変換値が格納されることを意味している。また、上記ステータスメモリ１２９ａの内容は定期返信パケットにおける返信データ３としてそのまま返信されるものである。
【００８０】
ステータスメモリ１２９ａの上位４ビットの内、ビットｂ７は図７で後述する受信間隔異常検出手段７１５によって受信間隔異常が検出されているかどうかを表現するフラグビット、ビットｂ６は選択データメモリ１２９ｂに異常コードが書込まれているかどうかを表現するフラグビットとなっており、マイクロプロセッサ１１０ｂに対する読出依頼を行う時にはビットｂ６を論理１に活性化するようになっている。
【００８１】
図６ｂにおいて、選択データメモリ１２９ｂの下位２ビットは入出力の断線や短絡異常に対するコード番号であり、例えば、断線異常ならばビットｂ０が論理１となり、短絡異常ならばビットｂ１が論理１となるものである。選択データメモリ１２９ｂの上位６ビットは第二の車載センサ群１０２ｂや第二のアナログセンサ群１０３ｂや第二の電気負荷群１０４ｂの入出力番号（アドレス）を示している。なお、選択データメモリ１２９ｂには正常から異常に変化した入出力の番号と異常コードが格納されるようになっていると共に、選択データメモリ１２９ｂのアドレスは例えばＦＦＨとなっている。また、同時に複数の入出力異常が発生した場合には、図示しない先入先出テーブルに一時格納しておいて、順次全ての異常データの返信が行われるようになっている。
【００８２】
このように構成されたこの発明の実施の形態２による車載電子制御装置の補助マイクロプロセッサ１２０ｂの動作を図７のフローチャートにより説明すると次の通りである。定期的に活性化される補助マイクロプロセッサ１２０ｂがステップ７００にて動作を開始し、ステップ７０１にて入出力異常コードメモリ１２２ｃと１２３ｃと１２４ｃとに対して異常コードが新たに書込まれたかどうかを判定する。ステップ７０１にて判定がＹｅｓであればステップ７０２に進み、この異常コードを記憶保持する。続くステップ７０３では選択データメモリ１２９ｂに図６（ｂ）で示した通り異常発生した入出力番号と異常コードを格納すると共に、ステータスメモリ１２９ａのビットｂ６による読出依頼を設定する。ステップ７０１での判定がＮＯであったとき、または、ステップ７０３に続いてステップ７０４に進み、図示しない制御信号線により送信要求が出されているかどうかを判定する。
【００８３】
ステップ７０４にて送信要求があったときにはステップ７０５に進み、親局に対して図示しない制御信号線によって送信許諾（ＲＥＡＤＹ）を行い、続いてステップ７０６にて親局から受信した一連の受信データを格納する。このステップ７０６は図３における第一の格納手段３００に対する格納動作に相当する。続くステップ７０７ではステップ７０６にて受信した一連の受信データのサムチェックを行うが、このステップは図３における異常判定手段３０７に相当するものである。次に、ステップ７１０に進んで受信データに異常があったかどうかを判定し、正常であればステップ７１１にて後述するステップ７２０で計数駆動されていた異常計数カウンタをリセットする。続くステップ７１２ではステップ７０６での受信データが読出要求パケットであったか出力／設定パケットであったかを判定し、読出要求の判定であったときにはステップ７１３において読出要求コマンド３０Ｈとアドレスとを一時記憶する。
【００８４】
ステップ７１２にて出力／設定の判定であったときにはステップ７１４に進んでＡＣＫ・６１Ｈとアドレスを一時記憶し、次にステップ７１５に進んで図示しない受信間隔タイマが所定時間を超過したかどうかを判定する。ここで時間超過の判定であったときにはステップ７１６にて、第二の異常検出出力ＥＲ２をセットすると共に、ステータスメモリ１２９ａのビットｂ７を論理１にセットする。ステップ７１５にて時間超過でないと判定されたとき、または、ステップ７１６でのセット後にはステップ７１７に進み、図示しない受信間隔タイマをリセットして再起動し、続くステップ７１８ではステップ７０６で得られた書込みデータを指定されたアドレスのデバイスメモリに格納する。このステップは図３における分配格納手段に相当している。
【００８５】
ステップ７１０にて異常判定がなされたときにはステップ７２０に進み、図示しない異常計数カウンタを駆動し、続くステップ７２１において異常計数カウンタの現在値が所定値を超過していないかどうかを判定する。この判定が過大判定であったときにはステップ７２２に進み、第二の異常検出出力ＥＲ２を出力し、ステップ７２１にてカウンタが所定値未満であったとき、または、ステップ７２２でのＥＲ２出力後はステップ７２３に進み、ＮＡＣＫ・８２Ｈとアドレスを一時記憶する。ステップ７２４はステップ７１３と７１４と７２３とにより構成されたブロックであり、このブロックは図３における第二の格納手段３２０に相当するものである。
【００８６】
また、ステップ７２５はステップ７１０と７１２とにより構成されたブロックであり、このブロックは図３における返信パケット生成手段３１７に相当するものである。なお、この実施の形態では読出要求、または、出力／設定パケットに対応したＮＡＣＫ返信コードを分離していないが、図３に示す通り６２Ｈまたは７２Ｈで分離することも可能である。ステップ７２６は動作終了のステップで、このステップにおいて上記動作開始のステップ７００が再度活性化されることにより、再び制御動作が繰返されるようになっている。
【００８７】
ステップ７３０はステップ７０４の判定がＮＯのときに進み、図２の定期読出パケット２０１ｃを受信して定期返信が許可されているかどうかを判定する。ここでの判定がＹｅｓであったときにはステップ７１３に進み、定期返信の時期になっているかどうかを判定し、定期返信の時期になっておればステップ７３２に進み、図６ａの返信データ１から返信データ３によって第二の車載センサ群１０２ｂや第二のアナログセンサ群１０３ｂによる間接入力情報やステータス情報やアドレス情報を返信する。ステップ７３３では返信データのアドレスを歩進し、動作終了のステップ７２６へ移行するが、このステップ７３３では返信アドレスが一巡すると自動的に最初のアドレスに復帰するようになっている。
【００８８】
ステップ７３０およびステップ７３１での判定がＮＯであって定期返信が不許可であったり定期返信時期ではない場合にはステップ７４０に進み、上記した第二の格納手段７２４に格納された各種返信データとアドレスデータを先入先出の原則で読み出し、続くステップ７４１では第二の格納手段７２４内に何らかの返信データが格納されているかどうかを判定する。返信データがあった場合にはステップ７４２に進み、ステップ７４０で読み出された返信データがステップ７１３で格納された読出要求であったかどうかを判定する。ここでＹｅｓの判定であった場合にはステップ７４３に進み、指定されたアドレスのデバイスに関する読出データを該当アドレスと共に返信する。
【００８９】
続くステップ７４４ではステップ７４３で返信されたデータが入出力異常発生に伴う読出依頼に対応した選択データメモリ１２９ｂの返信であったかどうかを判定し、この判定がＹｅｓであったときにはステップ７４５に進み、選択データの内容が同一入出力番号のものであったかどうか、その回数が所定回数以下であるかどうかを判定する。ここでの判定がＹｅｓであればステップ７４６に進み、返信の対象となっている入出力異常コードメモリ１２２ｃと１２３ｃと１２４ｃの内容やステータスメモリ１２９ａのビットｂ６や選択データメモリ１２９ｂの内容をリセットし、判定がＮＯであればステップ７４７に進んで返信の対象となっている入出力異常コードメモリ１２２ｃや１２３ｃや１２４ｃの内容はリセットしないが、ステータスメモリ１２９ａのビットｂ６や選択データメモリ１２９ｂの内容をリセットする。また、ステップ７４４の判定がＮＯであったりステップ７４６と７４７の動作完了後は動作終了ステップ７２６から動作開始ステップ７００に復帰する。
【００９０】
ステップ７４２が読出要求でなかったときにはステップ７０５に進み、上記のステップ７４０で読み出された返信データがステップ７１４で格納されたＡＣＫかステップ７２４で格納されたＮＡＣＫかを判定する。この判定がＡＣＫであったときにはステップ７５１に進んで、定期返信が許可されているかどうかを判定し、許可されていなければステップ７５２にて認知データＡＣＫと該当アドレスとを返信する。ステップ７０５での判定がＮＡＣＫであったときにはステップ７５３に進み、非認知データＮＡＣＫと該当アドレスとを返信する。ステップ７４１がＮＯ判定のときやステップ７５１がＹｅｓ判定のとき、および、ステップ７５２や７５３の終了時には動作を終了し、開始ステップ７００に戻る。なお、ステップ７５４はステップ７４３と７５２と７５３とで構成されたブロックで、このブロックは図３における返信パケット編成手段３３８に相当する。また、ステップ７５５はステップ７５０と７５１とで構成されるブロックであり、このブロックは受信正常パケットの返信省略手段となっている。
【００９１】
以上の動作を概括的に説明すると、ステップ７０１、７０２、７０３とステップ７４４、７４５、７４６は図８で後述する入出力異常処理に関するステップである。ステップ７０４〜７２４は第一の格納手段であるステップ７０６と返信パケット生成手段であるステップ７２５と第二の格納手段であるステップ７２４による仮返信データとアドレスの一時格納と、指定アドレスのデバイスに対する書込データの分配格納を行うものである。ステップ７３０〜７３３は間接入力データを定期返信するものであり、間接入力データが多い用途ではステップ７３３により順次アドレスが更新されて定期返信される。ステップ７４０〜７５３は第二の格納手段であるステップ７２４に一時格納された仮返信データとアドレスを先入先出の原則で読み出し、返信パケット編成手段であるステップ７５４により実際に返信するステップであるが、定期返信中の出力／設定コマンドに対するＡＣＫ返信は省略され、そのかわりに正常受信間隔が所定時間を超過するとステップ７１６によりステータス異常が設定され、該ステータス情報はステップ７３２により定期返信される。
【００９２】
図８のタイムチャートに基づき以上の動作を補足説明すると、図の（ａ）は図５における第二の車載センサ群１０２ｂ、第二のアナログセンサ群１０３ｂ、第二の電気負荷群１０４ｂの内のいずれかの入出力に断線または短絡などの異常が発生した場合の波形の一例を示したもので、図の８００にて示した部分は短時間異常を示し、８０１にて示した部分は長時間異常が発生した場合を示している。図の（ｂ）は図５における入出力異常コードメモリ１２２ｃ、１２３ｃ、１２４ｃの記憶状態を示す波形であり、８１０の部分は上記異常波形８００の立上がりでセットされ、後述の読出返信波形８６０によりリセットされる。
【００９３】
同様に、８１１の部分は異常波形８０１の立上がりによりセットされ、後述の読出返信波形８６１によりリセットされるが、波形８０１が論理「Ｈ」レベルを維持しているために直ちに再セットされて波形８１２が発生する。ただし、２度目の読出返信波形８６２に対しては波形８１２はリセットされずに論理「Ｈ」を維持しており、リセット波形８１３は発生しないようにされている。なお、波形８１０、８１１、８１２のセット動作は図７のフローチャートにおけるステップ７０２において行われ、波形８１０、８１１のリセット動作は図７のステップ７４６にて行われるものであり、リセット波形８１３が発生しないのは図７のステップ７４５の所定回数が２以下の場合に相当している。
【００９４】
図８の（ｃ）はステータスメモリ１２９ａのビットｂ６（図６ａ参照）の論理レベルを示したものであり、波形８２０、８２１は上記（ｂ）の波形８１０、８１１と連動して論理レベルが「Ｈ」となるが、波形８２２は波形８１２の立上がりと連動して論理レベル「Ｈ」にセットされ、読出返信波形８６２によりリセットされる。同様に図８（ｄ）は選択データメモリ１２９ｂ（図６ｂ参照）に異常コードと入出力番号の書込みがなされているかどうかを示す波形であり、波形８３０、８３１、８３２の部分は上記（ｃ）の波形８２０、８２１、８２２と同一波形になる。なお、波形８２０、８２１、８２２や波形８３０、８３１、８３２の立上がりは図７のステップ７０３でセットされ、ステップ７４６、または、７４７でリセットされるが、波形８１２がリセットされないので、入出力異常コードメモリ１２２ｃ、１２３ｃ、１２４ｃは正常状態から異常状態に変化せず、波形８２２と波形８２３はリセットされたままとなる。
【００９５】
図８の（ｅ）は定期返信の波形を示すものであり、図７のステップ７３２を実行する期間を論理「Ｈ」として示したものである。図８の（ｆ）の読出要求波形８５０、８５１、８５２は、（ｅ）の定期返信の８４０、８４１、８４２、８４３を受信した親局が定期返信データ内のステータスメモリ１２９ａのビットｂ６を監視し、ｂ６が論理１（波形８２０、８２１、８２２）の時に子局に送信する読出要求コマンドであり、図８（ｇ）の読出返信波形８６０、８６１、８６２は該読出要求コマンドに対応して図７のステップ７４３で返信データを返信している期間を示したものである。
【００９６】
以上の動作を概括的に説明すると、波形８００のような短時間の異常検出であっても、親局に対して確実に異常発生が返信できるように入出力異常コードメモリ１２２ｃ、１２３ｃ、１２４ｃが自己保持・リセットされ、返信回数が所定値を超過すると図７のステップ７４５によってリセットが行われないようになっている。また、波形８０１のような継続的な異常発生に対しては、波形８１２によって一度リセットした上で引続き波形８１２を発生させることにより確認検出することができるようになっている。
【００９７】
確認検出された後は入出力異常コードメモリ１２２ｃ、１２３ｃ、１２４ｃは電源遮断されるまでセットされたままとなり、波形８１３によりリセットされたり、波形８０１の立下がりによってリセットされることはない。図７のステップ７０１は入出力異常コードメモリ１２２ｃ、１２３ｃ、１２４ｃが異常なしから異常ありに変化したかどうかを判定するようになっており、波形８１２のように異常発生が確定すると、同一入出力番号のものに関しては再度ステップ７０１がＹｅｓになることはない。しかし、他の入出力番号のものに新たに異常が発生するとステップ７０１がＹｅｓの判定となり、上述の動作によって異常状態を返信することになる。
【００９８】
以上のフローチャートとタイムチャートの説明を踏まえ、図５について図１との相違点を中心に概括的に作用動作を説明すると、図５において、マイクロプロセッサ１１０ｂは第一と第二の車載センサ群１０２ａと１０２ｂおよび第一と第二のアナログセンサ群１０３ａと１０３ｂを入力信号とし、不揮発プログラムメモリ１１５ｂに格納された制御プログラムや制御定数に基づいて第一と第二の車載電気負荷群１０４ａと１０４ｂとを制御するが、第二の車載センサ群１０２ｂと第二のアナログセンサ群１０３ｂと第二の車載電気負荷群１０４ｂは第一と第二の直並列変換器１１７と１２７とを介して間接的にマイクロプロセッサ１１０ｂとシリアル交信するようになっている。
【００９９】
第二の車載センサ群１０２ｂと第二のアナログセンサ群１０３ｂとには、運転開始時にプログラムメモリ１１５ｂからシリアル送信されるフィルタ定数メモリ１２２ａと１２３ａとが設けられていると共に、入出力異常コードメモリ１２２ｃと１２３ｃと１２４ｃとの内容は選択データメモリ１２９ｂを介してマイクロプロセッサ１１０ｂに返信されるようになっているが、マイクロプロセッサ１１０ｂの基本的な動作は図４のフローチャートで示したとおりである。なお、読出依頼に基づく選択データメモリ１２９ｂ内のデータは、図４（実施の形態１）のステップ４４６で読出格納されるものであるが、ステップ４４７は入出力異常判定を行うための確認処理手段となっていて、このステップでは図８（ａ）の波形８００のような短時間異常や、波形８０１のような継続的異常に対して返信回数が所定値を超過したときに当該入出力番号の異常を確定するものであり、図７のステップ７４５によって返信停止されても当該番号の入出力異常として確定しておくためのものである。
【０１００】
実施の形態３．
図９は、この発明の実施形態３による車載電子制御装置を説明するもので、定期返信データの割付を示したものである。図９の（ａ）はステータスメモリ１２９ｃを示すもので、ステータスメモリ１２９ｃはビットｂ０からビットｂ７により構成されており、その内の下位６ビットは定期返信データの循環アドレスを表している。また、ステータスメモリ１２９ｃのビットｂ７は、図７のステップ７１５にて説明した受信間隔異常検出手段により受信間隔異常が検出されているかどうかを表現するフラグビットとなっている。なお、上記ステータスメモリ１２９ｃの内容は定期返信パケット２０３ｃ、２０３ｄ（図２参照）における返信データ３としてそのまま返信されるものである。
【０１０１】
図９（ｂ）は選択データメモリ１２９ｄを示すもので、選択データメモリ１２９ｄの下位２ビットは入出力の断線や短絡異常に対するコード番号であり、例えば、断線異常ならばビットｂ０が論理１となり、短絡異常ならばビットｂ１が論理１となるものである。また、上位６ビットは第二の車載センサ群１０２ｂや第二のアナログセンサ群１０３ｂや第二の電気負荷群１０４ｂの入出力番号（アドレス）を示すものである。
【０１０２】
なお、選択データメモリ１２９ｄには正常から異常に変化した入出力の番号と異常コードが格納されるようになっており、同時に複数の異常が発生した場合には第二の選択データメモリ１２９ｅに対して入出力番号と異常コードが格納できるようになっている。さらに多くの入出力異常が同時発生した時には、図示しない先入先出テーブルを用いて順次全ての返信が行われる。親局が読出要求コマンドによって選択データメモリの内容を読み出すときには、例えば、選択データメモリ１２９ｄや１２９ｅのアドレスとしてＦＥＨやＦＦＨを指定して読み出しすることができる。
【０１０３】
図９（ｃ）は定期返信データマップを示すもので、返信データ１と返信データ２とは図２の定期返信パケット２０３ｃや２０３ｄに示したものである。返信データ３の下位６ビットの内容が０Ｈ（Ｈは１６進数の意味）の時には、１６点以下の第二の車載センサ群１０２ｂのＯＮ／ＯＦＦ状態が返信されることを意味している。返信データ３の下位６ビットの内容が１Ｈ（Ｈは１６進数の意味）の時には、１５点以下の第二のアナログセンサ群１０３ｂの内、１番目のデジタル変換値（分解能は１６ビット以下）が返信されることを意味している。返信データ３の下位６ビットの内容が２Ｈの時には、第一の選択データメモリ１２９ｄと第二の選択データメモリ１２９ｅの内容が返信されることを意味している。以下同様に１５番目のデジタル変換値が返信され、返信用循環アドレスは２ＣＨから０Ｈに復帰して循環するようになっている。
【０１０４】
なお、ステータスメモリ１２９ｃのビットｂ６を入出力異常発生フラグとし、入出力異常が発生していない（異常無しから有りに変化したものがない）ときにはｂ６の値を論理０にして置くことにより、返信用循環アドレス２Ｈ、５Ｈ、８Ｈ、・・・・、２ＣＨの全てをスキップするような返信省略手段を用いることもできる。
【０１０５】
実施の形態４．
図１０は、この発明の実施形態４による車載電子制御装置を説明するもので、定期返信データの割付図を示したものであり、この実施の形態においては、入出力異常コードメモリ１２２ｃと１２３ｃと１２４ｃとに代わって選択データメモリ１２９ｇと１２９ｈと１２９ｉそのものが入出力異常コードメモリを兼ねるようにしたものである。図１０の（ａ）はステータスメモリ１２９ｆを示し、ステータスメモリ１２９ｆはビットｂ０からビットｂ７で構成されており、その内の下位４ビットは定期返信データのアドレスを表している。
【０１０６】
下位４ビットの内容が０Ｈ（Ｈは１６進数の意味）の時には、図２の定期返信パケット２０３ｃや２０３ｄにおける返信データ１と返信データ２とに対して、１６点以下の第二の車載センサ群１０２ｂのＯＮ／ＯＦＦ状態が格納されることを意味している。下位４ビットの内容が１〜ＦＨ（Ｈは１６進数の意味）のときには、図２の定期返信パケット２０３ｃや２０３ｄにおける返信データ１と返信データ２に対して、１５点以下の第二のアナログセンサ群１０３ｄのデジタル変換値が格納されることを意味している。また、上記ステータスメモリ１２９ｆの内容は定期返信パケットにおける返信データ３としてそのまま返信されるものである。
【０１０７】
ステータスメモリ１２９ｆの上位４ビットの内、ビットｂ７は図７のステップ７１５で説明した受信間隔異常検出手段により受信間隔異常が検出されているかどうかを表現するフラグビット、ビットｂ６は選択データメモリ１２９ｇに異常コードが書込まれたかどうかを表現するフラグビット、ビットｂ５は選択データメモリ１２９ｈに異常コードが書込まれたかどうかを表現するフラグビット、ビットｂ４は選択データメモリ１２９ｉに異常コードが書込まれたかどうかを表現するフラグビットとなっており、マイクロプロセッサ１１０ｂに対する読出依頼を行う時にはビットｂ６〜ビットｂ４のいずれか一つまたは複数を論理１に活性化するようになっている。
【０１０８】
なお、複数のフラグビットが論理「１」となった場合には順次読み取りが行われ、読み出し要求に伴う返信によりフラグビットはリセットされるようになっている。また、フラグビットｂ６〜ｂ４が論理「１」になるのは、選択データメモリ１２９ｇ、１２９ｈ、１２９ｉの中のどれかのビットが０から１に変化した場合である。
【０１０９】
図１０の（ｂ）において、特定アドレス＃ＦＤＨが与えられた選択データメモリ１２９ｇの下位２ビットは異常番号１の断線や短絡異常に対するコード番号であり、例えば、断線異常ならばビットｂ０が論理１となり、短絡異常ならばビットｂ１が論理１となるものである。選択データメモリ１２９ｇの続く２ビットは異常番号２の断線や短絡異常に対するコード番号であり、例えば、断線異常ならばビットｂ２が論理１となり、短絡異常ならばビットｂ３が論理１となるものである。
【０１１０】
以下同様に、選択データメモリ１２９ｇの上位２ビットは異常番号４の断線や短絡異常に対するコード番号であり、例えば、断線異常ならばビットｂ６が論理１となり、短絡異常ならばビットｂ７が論理１となるものである。特定アドレス＃ＦＥＨが与えられた選択データメモリ１２９ｈや、特定アドレス＃ＦＦＨが与えられた選択データメモリ１２９ｉについても同様であり、この実施の形態では３個の選択データメモリ１２９ｇと１２９ｈと１２９ｉとにより１２点の異常情報が格納されるようになっている。なお、これらの異常番号１〜１２は第二の車載センサ群１０２ｂや第二のアナログセンサ群１０３ｂや第二の電気負荷群１０４ｂの中から安全上必要とされた１２点以下の入出力を抽出し、抽出された入出力に対して１〜１２の番号を割り付けるものである。
【０１１１】
以上、実施の形態１〜実施の形態４にて各実施の形態を説明したが、これらの実施の形態において次のようにすることができる。すなわち、実施の形態１および実施の形態２においては、併用制御回路１２０ａが第二の車載センサ群１０２ｂや第二のアナログセンサ群１０３ｂからの入力情報を親局側のマイクロプロセッサ１１０ａに送信したり、該マイクロプロセッサ１１０ａによる制御出力を第二の電気負荷群１０４ｂに送信する場合について説明したが、併用制御回路１２０ａの機能分担を強化して、一部の電気負荷の制御を併用制御回路１２０ａ側で実行することもできる。
【０１１２】
また、各通信パケットに設けられた開始・終了判定手段としてのデータフレームを省略して、親局・子局間に接続された制御線を用いて開始・終了の判定を行うようにすることもできる。例えば、親局から子局に対して書込制御信号線と読出制御信号線とを設け、出力／設定コマンドに替わって書込制御信号線の論理レベルを「Ｈ」にすることにより書込データ・格納先アドレスデータ・チェックサムデータの送信開始と終了を指示することができる。また、読出要求コマンドに替わって読出制御信号線の論理レベルを「Ｈ」にすることにより読出先アドレスデータ・チェックサムデータの送信開始と終了とを指示することができる。
【０１１３】
さらに、電気負荷の断線や短絡検出に関しては次のような公知技術を用いることができる。すなわち、電気負荷に直列接続された開閉素子を導通駆動したときの負荷電流が過大であれば負荷短絡と判定し、開閉素子を遮断したときの開閉素子間電圧が過少であれば負荷断線と判定する。また、誘導性電気負荷の場合には直列開閉素子による電流遮断時の誘導サージ電圧が所定値以上あるかどうかにより、負荷の短絡または断線を検出することができ、この場合には短絡と断線の区分が付けられないため、例えば異常コードのｂ０とｂ１とを共に論理１にしておくことになる。可変抵抗によるアナログ信号に関しては、入力端子間にプルアップまたはプルダウン抵抗を設けたり、可変抵抗の両端に直列抵抗を接続しておくことにより、信号配線の混触や断線を検出したり、アナログ信号の急変を検出して異常判定を行ったり、二重系設置された一対の可変抵抗出力の相対比較によって異常検出を行うことができる。
【０１１４】
また、セレクタースイッチのように複数のスイッチのどれか一つが選択的に動作する場合、全てのスイッチがＯＦＦしたことによって断線異常とし、複数の入力が同時動作したことによって短絡異常と判定することができるが、このような簡易判定手段による判定結果は複数のスイッチを一つのグループとして判定するものであって、個別に判定することはできない。入出力の異常検出としては、安全上重要なものや、容易に異常判定できるものなどに限定され、全ての入出力に適用する必要はない。
【０１１５】
【発明の効果】
以上に説明したように、この発明の車載電子制御装置において、請求項１に記載の発明によれば、親局用直並列変換器が接続されたマイクロプロセッサと、親局用直並列変換器とシリアル接続された子局用直並列変換器が接続された併用制御回路とを有しており、親局から子局に対する下り送信を格納する第一の格納手段と、この格納されたデータを監視する異常判定手段と、第一の格納手段に格納されたコマンドデータが書込／設定コマンドであるときにデバイスメモリに転送する分配格納手段と、マイクロプロセッサに対する上り返信情報を生成する返信パケット生成手段と、返信情報を順次格納して渋滞を待避しながら先入れ先出しにて読み出す第二の格納手段と、読み出した複数の返信情報を編成しながら最新情報を付加して返信する返信パケット編成手段とを備えるようにしたので、上り通信が一時的に渋滞しても先入れ先出し動作を行う第二の格納手段により下り通信が遅滞なく継続できると共に、渋滞していた返信データには最新の読み出し情報が付加されて返信することができ、送受信のタイミングに対する自由度が向上して効率的なシリアル通信ができるものである。
【０１１６】
また、請求項２に記載の発明によれば、請求項１において併用制御回路は補助マイクロプロセッサと補助プログラムメモリと補助ＲＡＭとから構成されるようにしたので、制御の一部を補助マイクロプロセッサにより分担させてメインマイクロプロセッサの負担を軽減させることができ、シリアル通信を効率化することができるものである。
【０１１７】
さらに、請求項３に記載の発明によれば、親局から子局に送信される下りシリアルデータには出力／設定パケットと読出要求パケットとを有しており、子局用直並列変換器から親局用直並列変換器に返信される上りシリアルデータには受信正常パケットと読出返信パケットと受信異常パケットとを備えるようにし、下りシリアルデータによる指令とこの指令に対する上りシリアルデータによる返信との関連性が各パケットに包含されたアドレスデータにより対応付けられるようにしたので、授受確認を行いながら双方向の送受信が行えると共に、初期設定を行うために下り通信の多い運転開始時には出力／設定パケットを多用し、不定期的に読出要求パケットと読出返信パケットとにより上り返信データを得るようにして上り返信の頻度を抑制し、運転開始時などにおける通信を効率的に行うことができるものである。
【０１１８】
さらにまた、請求項４に記載の発明によれば、親局から子局に送信される下りシリアルデータには定期読出パケットを有し、子局から親局に返信される上りシリアルデータには定期返信パケットを有しており、定期返信パケットは指令データにより指令された時間間隔で定期的に返信するようにしたので、上り返信データの多い通常運転時にはマイクロプロセッサが定期読出パケットをその都度送信することなく定期返信パケットによる返信が可能となり、下り送信データの削減とこれに伴う上り応答返信の削減ができ、通信を効率的に行うことができるものである。
【０１１９】
また、請求項５に記載の発明によれば、親局用直並列変換器がバス接続されたマイクロプロセッサと、親局用直並列変換器にシリアル接続された子局用直並列変換器がバス接続され、選択データメモリを有する併用制御回路とを備え、親局用直並列変換器から子局用直並列変換器に送信される下りシリアルデータには出力／設定パケットと読出要求パケットとを有し、子局から親局に返信される上りシリアルデータには読出返信パケットと定期返信パケットとを有し、選択データメモリは、併用制御回路により特定アドレスのメモリに格納されると共に、子局が親局に返信する不定期データの情報を含み、読出返信パケットまたは定期返信パケットにより親局に返信されるようにしたので、マイクロプロセッサは出力／設定パケットによる定期的な下り通信と、読出要求パケットによる不定期な通信とで情報の相互交換ができ、併用制御回路は定期返信パケットによる定期的な情報返信を行うと共に、併用制御回路側の判断で多数の不定期データを選択データメモリに格納して逐次更新しながら返信することができ、無駄な情報を常時返信することなく効率的な通信を行うことができるものである。
【０１２０】
さらに、請求項６に記載の発明によれば、定期返信パケットは返信用循環アドレス情報を包含しており、選択データメモリの内容を返信用循環アドレス情報により区分しながら順次返信するようにしたので、併用制御回路は選択データメモリの内容を更新することにより様々な返信データをマイクロプロセッサ側に返信することができ、また、返信用循環アドレス情報のアドレス量を多くして低頻度返信データと複数回の高頻度返信データとを混合配置したテーブルアドレスとすることにより、急ぐ返信データはより早く返信できるようにすることが可能になるものである。
【０１２１】
さらにまた、請求項７に記載の発明によれば、定期返信パケットは読出依頼情報を包含しており、選択データメモリの内容は読出依頼情報に基づく親局用直並列変換器からの読み出し要求に対応した読出返信パケットにより親局用直並列変換器に返信されるようにしたので、定期返信データが多いときには読出依頼を行うことにより速やかに選択データメモリの内容を返信することができるものである。
【０１２２】
また、請求項８に記載の発明によれば、併用制御回路にはバス接続された入力異常コードメモリ、または／および、出力異常コードメモリを有しており、入力異常コードメモリと出力異常コードメモリの内容は選択的に選択データメモリに格納されるか、あるいは、入力異常コードメモリと出力異常コードメモリが選択データメモリとして使用されるようにしたので、限られた選択データメモリを用いて多数の入出力異常情報を適時に返信することができるものである。
【０１２３】
さらに、請求項９に記載の発明によれば、併用制御回路は、入出力異常コードメモリに格納される異常情報に対する自己保持リセット手段と返信停止手段とを有すると共に、マイクロプロセッサは、受信した異常情報の確認処理手段を有しており、自己保持リセット手段は検出された入出力異常を記憶保持すると共にマイクロプロセッサに対して異常情報を返信することによりリセットし、返信停止手段は同一入出力番号に関する選択データメモリの返信回数が所定値を越えたときに該当する入出力番号に関して自己保持リセット手段によるリセット操作を停止して該当する入出力番号の異常を選択データメモリから消去し、確認処理手段は複数回の異常情報の読み出しにより異常を確定することにより、入出力異常の継続確認と確認後の返信停止とを行うようにしたので、入出力の一時的な異常や継続的な異常に対して確実に異常検出ができると共に、異常確定後の入出力異常情報は選択データメモリから返信されないようにし、上り返信データを確実に削減することができるものである。
【０１２４】
さらにまた、請求項１０に記載の発明によれば、第二の車載センサ群にはアナログセンサ群が含まれており、アナログセンサ群からの入力が多チャンネルＡＤ変換器によりデジタル変換され、このデジタル変換されたデータが読出返信パケット、または、定期返信パケットによりマイクロプロセッサに供給されるようにしたので、併用制御回路側で扱う入力情報を多くしてマイクロプロセッサの入出力ピン数が過大になるのを抑制し、高性能で安価なシステムを構築することができるものである。
【０１２５】
また、請求項１１に記載の発明によれば、子局用直並列変換器にバス接続された設定デバイスを、第二の車載センサ群からのＯＮ／ＯＦＦ情報に対するデジタルフィルタ、または、併用制御回路に多チャンネルＡＤ変換器を介してバス接続されたアナログセンサ群からの入力信号に対するデジタルフィルタのフィルタ定数設定メモリとしたので、フィルタ用コンデンサを小型化することができ、フィルタ定数をソフトウエア上で変更可能となるのでハードウエアの標準化が可能となるものである。また、フィルタ定数は入出力情報の少ない運転開始時に集中的に送信して設定することができるものである。
【０１２６】
さらに、請求項１２に記載の発明によれば、マイクロプロセッサのウォッチドッグ信号を監視するウォッチドッグタイマと、親局子局間のシリアルデータを監視する第一と第二の相互監視手段と、ウォッチドッグタイマのリセットパルスと第一と第二の相互監視手段が出力する異常検出出力を記憶し、電源投入時にはこれらの記憶をリセットする異常記憶回路とを備えており、異常記憶回路が異常を記憶しているときには特定の電気負荷の駆動を停止すると共に、異常警報表示を動作させるようにしたので、一時的なノイズ誤動作などによるマイクロプロセッサの暴走に対してはマイクロプロセッサを直ちに再起動させると共に、その他の異常に対してはマイクロプロセッサの運転を継続して燃料噴射や点火の出力を継続し、内燃機関を停止させないようにすることができる一方、異常発生時には一時的な異常であっても補助的な電気負荷の駆動を停止し、警報表示すると共に、一時的な異常に対しては内燃機関の再起動により回復させることができ、安全性と利便性とを満たすことができるものである。
【０１２７】
さらにまた、請求項１３に記載の発明によれば、第一の相互監視手段は返信間隔異常検出手段を包含しており、この返信間隔異常検出手段は定期返信パケットの受信間隔が所定値を越えたときに異常検出出力を出力するようにしたので、マイクロプロセッサによる併用制御回路の暴走監視など監視機能を強化することができるものである。
【０１２８】
また、請求項１４に記載の発明によれば、第二の相互監視手段は受信間隔異常検出手段を包含しており、受信間隔異常検出手段は、出力／設定パケットの受信間隔が所定値を越えたときに異常検出出力を出力すると共に、受信間隔の異常を検出していないときには出力／設定パケットに対応した受信正常パケットの返信を省略する返信省略手段を備えるようにしたので、併用制御回路によるマイクロプロセッサの監視機能を強化することができると共に、正常通信時においては上り返信情報を削減でき、効率的な通信を行うことができるものである。
【０１２９】
さらに、請求項１５に記載の発明によれば、定期返信パケットはステータス情報を含んでおり、このステータス情報は併用制御回路の状態をマイクロプロセッサに定期的に通報すると共に、少なくとも受信間隔異常検出手段による検出結果が正常か否かの情報を含むようにしたので、正常通信時の上り返信情報を削減省略してもマイクロプロセッサはステータス情報により間接的に併用制御回路における正常受信を認知することができるものである。
【図面の簡単な説明】
【図１】  この発明の実施の形態１による車載電子制御装置の全体ブロック図である。
【図２】  この発明の実施の形態１による車載電子制御装置の通信用パケット構成図である。
【図３】  この発明の実施の形態１による車載電子制御装置の子局側の機能ブロック図である。
【図４】  この発明の実施の形態１による車載電子制御装置の動作を説明するフローチャートである。
【図５】  この発明の実施の形態２による車載電子制御装置の全体ブロック図である。
【図６】  この発明の実施の形態２による車載電子制御装置の定期返信データの割付図である。
【図７】  この発明の実施の形態２による車載電子制御装置の動作を説明するフローチャートである。
【図８】  この発明の実施の形態２による車載電子制御装置の動作を説明するタイムチャートである。
【図９】  この発明の実施の形態３による車載電子制御装置の定期返信データの割付図である。
【図１０】  この発明の実施の形態４による車載電子制御装置の定期返信データの割付図である。
【符号の説明】
１００ａ、１００ｂ  車載電子制御装置、１０２ａ  第一の車載センサ群、
１０２ｂ  第二の車載センサ群、１０３ａ  第一のアナログセンサ群、
１０３ｂ  第二のアナログセンサ群、１０４ａ  第一の電気負荷群、
１０４ｂ  第二の電気負荷群、１０６ａ  電源リレー、
１０７ａ  負荷電源リレー、１０８  異常警報表示器、
１１０ａ、１１０ｂ  マイクロプロセッサ、
１１１  シリアルインタフェース、
１１２ａ、１２２ｂ  入力信号用インタフェース回路、
１１３ａ、１２３ｂ  ＡＤ変換器、
１１４ａ、１２４ｂ  出力信号用インタフェース回路、
１１５ａ、１１５ｂ  不揮発プログラムメモリ、１１６  ＲＡＭ、
１１７  第一の直並列変換器（親局）、１１８、１２８  データバス、
１２０ａ  併用制御回路、１２０ｂ  補助マイクロプロセッサ、
１２２ａ、１２３ａ  フィルタ定数メモリ、
１２２ｃ、１２３ｃ、１２４ｃ  入力異常コードメモリ、
１２５  補助プログラムメモリ、１２６ｂ  補助ＲＡＭ、
１２６ａ  バッファメモリ、１２７  第二の直並列変換器（子局）、
１２９ａ  ステータスメモリ、１２９ｂ  選択データメモリ、
１３０  ウォッチドッグタイマ、１３１ａ  異常記憶回路、
１３２ａ  駆動停止手段、１３４  電源ユニット、１３５  電源検出回路、
１３６  駆動素子、１３７  反転駆動素子、
２０１ａ  出力／設定パケット、２０１ｂ  読出要求パケット、
２０１ｃ  定期読出パケット、２０２ａ  受信間隔異常検出手段、
２０２ｂ、２０２ｃ  第二の相互監視手段、
２０３ａ  受信正常パケット、２０３ｂ  読出返信パケット、
２０４ａ、２０４ｂ、２０４ｃ  受信異常パケット
２０５ａ  分配格納手段、２０５ｂ、２０６ａ  異常検出手段、
２０７ａ、２０６ｂ、２０６ｃ、２０６ｄ  第一の相互監視手段、
２０３ｃ  定期返信パケット、
３００  第一の格納手段、３０１  カウンタ、３０２、３２２  デコーダ、
３０３  コマンドデコーダ、３０４、３２８  論理和素子、
３０５  加算器、３０６  加算結果レジスタ、３０７  異常判定手段、
３０８  比較定数レジスタ、３０９  遅延タイマ、３１０  ゲート素子、
３１１  アドレスデコーダ、３１２ａ、３１２ｂ  デバイスメモリ、
３１３  分配格納手段、３１４  エラーカウンタ、３１５  異常検出出力、
３１６  受信間隔異常検出手段、３１７  返信パケット生成手段、
３２０  第二の格納手段、３２１  リングカウンタ、
３２３  定期返信パケット生成手段、３１２４  定期返信間隔タイマ、
３２５  返信データ、３２６  アドレスデータ、
３２７  スキップ信号発生回路、３３０  フレーム選択手段、
３３８  返信パケット編成手段。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003637029.tif 000009
【図９】
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【図１０】
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