(57)【特許請求の範囲】
【請求項１】
複数の別個に分離された半導体素子と、
該複数の半導体素子同士を電気的に接続し、かつ一体化して保持する再配線層と、
該再配線層上に設けられた樹脂層と、
前記樹脂層の開口部内に設けられ前記再配線層に電気的に接続する複数のポストと、
前記樹脂層の表面に設けられ前記ポストに電気的に接続する複数の突起電極と
よりなる半導体装置であって、
前記複数の半導体素子は互いに異なる機能を有し、全体として一つの機能を提供することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、前記複数の半導体素子のうちの少なくとも一つは他の半導体素子の上に重ねられて配置されることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置であって、前記少なくとも一つの半導体素子は前記再配線層上に配置され、前記再配線層と前記少なくとも一つの半導体素子とは他の再配線層により接続され、前記突起電極は該他の再配線層に対して設けられることを特徴とする半導体装置。
【請求項４】
複数の別個に分離された半導体素子と、
該複数の半導体素子同士を電気的に接続し、かつ一体化して保持する再配線層と、
該再配線層上に設けられた樹脂層と、
前記樹脂層の開口部内に設けられ前記再配線層に電気的に接続する複数のポストと、
前記樹脂層の表面に設けられ前記ポストに電気的に接続する複数の突起電極と
よりなる半導体装置であって、
前記複数の半導体素子は同種の半導体素子であることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置であって、
前記複数の半導体素子は、ウェーハ状態において隣接するもの同士を一体的に切り出して形成したものであることを特徴とする半導体装置。
【請求項６】
複数の別個に分離された半導体素子を互いに隣接して配置する工程と、
前記複数の半導体素子の電極を電気的に接続する再配線層を形成する工程と、
前記再配線層上に該再配線層と電気的に接続する複数のポストを形成する工程と、
前記ポストを樹脂封止する工程と、
前記樹脂表面に前記ポストと電気的に接続する複数の突起電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項７】
複数の半導体素子をウェーハ上に形成する工程と、
前記ウェーハ上に形成された所定の数の該半導体素子同士を電気的に接続する再配線層を前記ウェーハ上に形成する工程と、
前記所定の数の前記複数の半導体素子を一体的に切り出し、前記再配線層上に該再配線層と電気的に接続する複数のポストを形成する工程と、
前記ポストを樹脂封止する工程と、
前記樹脂表面に前記ポストと電気的に接続する複数の突起電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項８】
半導体装置の製造方法であって、
第１の半導体素子の電極形成面上に、該第１の半導体素子より小さい第２の半導体素子を配置して固定し、
前記第１の半導体素子と前記第２の半導体素子とを電気的に接続する再配線層を形成し、
該再配線層に表面実装用の複数の突起電極を設ける
各段階を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及び半導体装置の製造方法に係り、特に、複数の半導体素子を一体化して表面実装可能とした半導体装置及びそのような半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体チップの高密度化が著しく進み、半導体チップのサイズが縮小している。これに伴い、半導体チップを基板に表面実装するための突起電極のピッチも縮小している。また、表面実装用の突起電極も周辺配列から、半導体チップの実装面全体に突起電極が配列される構造（いわゆるエリアバンプ）へと移行しつつある。このような表面実装用の半導体装置は、単一の半導体チップ上に再配線層を形成して、再配線層に突起電極を形成したものである。すなわち、再配線層により突起電極を適当な位置に配列して、半導体装置の実装面を有効に使用したものである。
【０００３】
一方、半導体チップがウェーハに形成された段階において、半導体チップの電極を再配線し、表面実装用の突起電極を形成してから、各半導体チップをウェーハから切り出す技術が開発されている。このような技術はウェーハレベルパッケージング技術と称される。
【０００４】
【発明が解決しようとする課題】
突起電極の構造上及び実装基板の構造上の制約により、突起電極のピッチを狭めるには限界がある。したがって、半導体チップのサイズが縮小して実装面の面積が小さくなると、必要な数の突起電極を限られた実装面積以内に形成することが難しくなる。
【０００５】
すなわち、エリアバンプ構造により半導体チップの実装面全体に突起電極が配置されてしまうと、それ以上半導体チップのサイズを小さくすることはできなくなる。この場合、突起電極がチップの外側に位置するいわゆるファンアウト構造を採用しなければならない。しかし、これでは半導体チップのサイズが小さくなっても、半導体装置自体のサイズは縮小できない。
【０００６】
また、突起電極のピッチを極限まで狭めて半導体装置を製造した場合、高度な表面実装技術が必要となる。この場合、高度な表面実装技術を有していない顧客はそのような半導体装置を使用できないという問題がある。
【０００７】
本発明は上述の問題点に鑑みなされたものであり、複数の半導体チップを一体化してパッケージすることにより、パッケージされた半導体装置の実装面の面積を実質的に増加し、従来の表面実装技術でも対応可能な突起電極の構造を有する半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上述の目的を達成するために、請求項１記載の発明による半導体装置は、
複数の別個に分離された半導体素子と、
該複数の半導体素子同士を電気的に接続し、かつ一体化して保持する再配線層と、
該再配線層上に設けられた樹脂層と、
前記樹脂層の開口部内に設けられ前記再配線層に電気的に接続する複数のポストと、
前記樹脂層の表面に設けられ前記ポストに電気的に接続する複数の突起電極と
よりなる半導体装置であって、
前記複数の半導体素子は互いに異なる機能を有し、全体として一つの機能を提供するように構成する。
【０００９】
上述の構成によれば、複数の半導体素子を一体化して再配線層により接続しているので、半導体装置を基板に実装することにより、各々半導体素子を別々に基板に実装する必要はない。これにより、基板への実装工程数を減らすことができる。
【００１０】
また、複数の半導体素子が再配線層により電気的に接続されているため、半導体装置として必要な実装用突起電極の数は、個々の半導体チップの電極数の総和より少なくなっている。したがって、半導体装置に設けられる突起電極を、従来の表面実装技術で処理可能な突起電極の構造を用いて形成しても、半導体装置の実装面の面積以内に収めることができる。また、複数の半導体素子に相当する実装面を共通して使用できるため、例えば、一つの半導体装置では実装面の面積が足りない場合でも、他の半導体素子の実装面の面積に余裕があれあば、その分の面積を使用することができる。これにより、半導体装置全体としての実装面の面積以内で必要な数の突起電極を形成することができる。
【００１１】
また、複数の半導体素子を一体的にパッケージして配線できるため、複数の半導体素子を個々に基板に実装する場合に比較して、実装面積を縮小することができる。すなわち、半導体装置が実装される基板側において、複数の半導体素子同士を接続する配線が不要となり、配線により占められる面積を削除することができる。
【００１２】
また、複数の半導体素子が互いに異なる機能を有しており、全体として一つの機能を提供するように構成されているため、一つの半導体装置のみで完結した動作を行うことができる。半導体装置内では半導体素子同士は互いに近接した状態で配置され、再配線層により接続されているため、半導体素子間の配線距離は非常に短い。したがって、半導体素子間の信号の伝送距離が短く、高速動作が可能となる。
【００１３】
また、請求項２記載の発明は、請求項１記載の半導体装置であって、
前記複数の半導体素子のうちの少なくとも一つは他の半導体素子の上に重ねられて配置される構成とする。
【００１４】
この構成によれば、半導体素子が重ねられて設けられているため、半導体装置の実装面積を増大しないで、複数の半導体素子を有する半導体装置を形成することができる。
【００１５】
請求項３記載の発明は、請求項２記載の半導体装置であって、
前記少なくとも一つの半導体素子は前記再配線層上に配置され、前記再配線層と前記少なくとも一つの半導体素子とは他の再配線層により接続され、前記突起電極は該他の再配線層に対して設けられる構成とする。
【００１６】
この構成によれば、半導体素子が他の半導体装置に重なった位置関係で配置されるので、半導体装置の実装面積を増大しないで、複数の半導体素子を有する半導体装置を形成することができる。
【００１７】
また、請求項４記載の発明は、
複数の別個に分離された半導体素子と、
該複数の半導体素子同士を電気的に接続し、かつ一体化して保持する再配線層と、
該再配線層上に設けられた樹脂層と、
前記樹脂層の開口部内に設けられ前記再配線層に電気的に接続する複数のポストと、
前記樹脂層の表面に設けられ前記ポストに電気的に接続する複数の突起電極と
よりなる半導体装置であって、
前記複数の半導体素子は同種の半導体素子である構成とする。
【００１８】
上述の構成によれば、複数の半導体素子を一体化して再配線層により接続しているので、半導体装置を基板に実装することにより、各々半導体素子を別々に基板に実装する必要はない。これにより、基板への実装工程数を減らすことができる。
【００１９】
また、複数の半導体素子が再配線層により電気的に接続されているため、半導体装置として必要な実装用突起電極の数は、個々の半導体チップの電極数の総和より少なくなっている。したがって、半導体装置に設けられる突起電極を、従来の表面実装技術で処理可能な突起電極の構造を用いて形成しても、半導体装置の実装面の面積以内に収めることができる。また、複数の半導体素子に相当する実装面を共通して使用できるため、例えば、一つの半導体装置では実装面の面積が足りない場合でも、他の半導体素子の実装面の面積に余裕があれあば、その分の面積を使用することができる。これにより、半導体装置全体としての実装面の面積以内で必要な数の突起電極を形成することができる。
【００２０】
また、複数の半導体素子を一体的にパッケージして配線できるため、複数の半導体素子を個々に基板に実装する場合に比較して、実装面積を縮小することができる。すなわち、半導体装置が実装される基板側において、複数の半導体素子同士を接続する配線が不要となり、配線により占められる面積を削除することができる。
【００２１】
また、半導体装置内では半導体素子同士は互いに近接した状態で配置され、再配線層により接続されているため、半導体素子間の配線距離は非常に短い。したがって、半導体素子間の信号の伝送距離が短く、高速動作が可能となる。
【００２２】
また、複数の同種の半導体素子が隣接して配置されて一つの半導体を構成するため、例えば、メモリチップ等のような半導体素子に適用すれば、実装面積の増大を抑えながらメモリ容量を増やすことができる。
【００２３】
請求項５記載の発明は、請求項４記載の半導体装置であって、
前記複数の半導体素子は、ウェーハ状態において隣接するもの同士を一体的に切り出して形成したものである構成とする。
【００２４】
この構成によれば、ウェーハの段階で複数の半導体素子同士を再配線層により接続して一体化してから半導体装置として切り出すので、個々の半導体素子をウェーハから切り出す工程を省略することができる。また、ウェーハレベルでの精度の高い位置関係が維持されるので、個々に半導体素子を搭載する場合よりも、半導体素子同士の位置決め工程を省略することができる。
【００２５】
また、請求項６記載の発明は、半導体装置の製造方法であって、
複数の別個に分離された半導体素子を互いに隣接して配置する工程と、
前記複数の半導体素子の電極を電気的に接続する再配線層を形成する工程と、
前記再配線層上に該再配線層と電気的に接続する複数のポストを形成する工程と、
前記ポストを樹脂封止する工程と、
前記樹脂表面に前記ポストと電気的に接続する複数の突起電極を形成する工程と
を有する構成である。
【００２６】
上述の構成によれば、複数の半導体素子を一体化して再配線層により接続しているので、半導体装置を基板に実装することにより、各々半導体素子を別々に基板に実装する必要はない。これにより、基板への実装工程数を減らすことができる。
【００２７】
また、複数の半導体素子が再配線層により電気的に接続されているため、半導体装置として必要な実装用突起電極の数は、個々の半導体チップの電極数の総和より少なくなっている。したがって、半導体装置に設けられる突起電極を、従来の表面実装技術で処理可能な突起電極の構造を用いて形成しても、半導体装置の実装面の面積以内に収めることができる。また、複数の半導体素子に相当する実装面を共通して使用できるため、例えば、一つの半導体素子では実装面の面積が足りない場合でも、他の半導体素子の実装面の面積に余裕があれあば、その分の面積を使用することができる。これにより、半導体装置全体としての実装面の面積以内で必要な数の突起電極を形成することができる。
【００２８】
また、複数の半導体素子を一体的にパッケージして配線できるため、複数の半導体素子を個々に基板に実装する場合に比較して、実装面積を縮小することができる。すなわち、半導体装置が実装される基板側において、複数の半導体素子同士を接続する配線が不要となり、配線により占められる面積を削除することができる。
【００２９】
また、半導体装置において、半導体素子同士は互いに近接した状態で配置され、再配線層により接続されているため、半導体素子間の配線距離は非常に短い。したがって、半導体素子間の信号の伝送距離が短く、高速動作が可能となる。
【００３０】
また、請求項７記載の発明は、半導体装置の製造方法であって、
複数の半導体素子をウェーハ上に形成する工程と、
前記ウェーハ上に形成された所定の数の該半導体素子同士を電気的に接続する再配線層を前記ウェーハ上に形成する工程と、
前記所定の数の前記複数の半導体素子を一体的に切り出し、前記再配線層上に該再配線層と電気的に接続する複数のポストを形成する工程と、
前記ポストを樹脂封止する工程と、
前記樹脂表面に前記ポストと電気的に接続する複数の突起電極を形成する工程と
を有する構成とする。
【００３１】
この構成によれば、ウェーハの段階で複数の半導体素子同士を再配線層により接続して一体化してから半導体装置として切り出すので、個々の半導体素子をウェーハから切り出す工程を省略することができる。また、ウェーハレベルでの精度の高い位置関係が維持されるので、半導体素子同士の位置決め工程を省略することができる。
【００３２】
また、請求項８記載の発明は、半導体装置の製造方法であって、
第１の半導体素子の電極形成面上に、該第１の半導体素子より小さい第２の半導体素子を配置して固定し、
第１の半導体素子と第２の半導体素子とを電気的に接続する再配線層を形成し、
該再配線層に表面実装用の複数の突起電極を設ける
各段階を有する構成とする。
【００３３】
この構成によれば、第２の半導体素子が第１の半導体素子に重ねられて設けられているため、半導体装置の実装面積を増大しないで、複数の半導体素子を有する半導体装置を作成することができる。
【００３４】
【発明の実施の形態】
以下、図面を参照して本発明における実施の形態を詳細に説明する。
【００３５】
図１は本発明の第１の実施の形態による半導体装置の製造工程を簡略的に示す図である。本発明の第１の実施の形態による半導体装置１０は、図１（ｂ）に示すように、複数の半導体チップよりなる。すなわち、半導体装置１０は、特定用途集積回路（ＡＳＩＣ）１２とメモリ１４とマイクロプロッセッサ（ＭＰＵ）１６とが一体的にパッケージングされた構造である。図１（ｃ）に示すように、ＡＳＩＣ１２とメモリ１４とＭＰＵ１６とは再配線層１８により互いに電気的に接続される。すなわち、再配線層１８による配線は、ＡＳＩＣ１２とメモリ１４とＭＰＵ１６との間をまたいで延在する。これにより、ＡＳＩＣ１２とメモリ１４とＭＰＵ１６とは再配線層１８により機能的に接続され、半導体装置１０はそれ自体で一つの機能を提供することができる。再配線層１８が形成された後、再配線層１８に対して表面実装用の複数の突起電極２０が形成される。
【００３６】
上述のように、半導体装置１０は、異なる機能を有する複数の半導体チップを一体化して配線を施した後で実装用突起電極が形成されているので、半導体装置１０を基板に実装することにより、各々半導体チップを別々に基板に実装する必要はない。すなわち、従来技術ではＡＳＩＣ１２とメモリ１４とＭＰＵ１６とを個別に基板に実装していたものに対して、半導体装置１０ではこれら半導体チップを一度に基板に実装することができる。これにより、基板への実装工程数を減らすことができる。
【００３７】
また、上述の半導体装置１０は、複数の半導体チップが再配線層１８により電気的に接続されているため、半導体装置１０として必要な突起電極２０の数は、個々の半導体チップの電極数の総和より少なくなっている。したがって、半導体装置１０に設けられる突起電極２０を、従来の表面実装技術で処理可能な突起電極の構造を用いて形成しても、半導体装置１０の実装面の面積以内に収めることができる。また、複数の半導体チップに相当する実装面を共通して使用できるため、例えば、一つの半導体チップでは実装面の面積が足りない場合でも、他の半導体チップの実装面の面積に余裕があれあば、その分の面積を使用することができる。これにより、半導体装置１０全体としての実装面の面積以内で必要な数の突起電極を形成することができる。
【００３８】
また、複数の半導体チップが一体的にパッケージされて配線されているため、複数の半導体チップを個々に基板に実装する場合に比較して、実装面積を縮小することができる。すなわち、半導体装置１０が実装される基板側において、複数の半導体チップ同士を接続する配線が不要となり、配線により占められる面積を削除することができる。
【００３９】
また、半導体装置において、ＡＳＩＣ１２とメモリ１４とＭＰＵ１６とは互いに近接した状態で配置され、再配線層１８により接続されているため、各半導体チップ間の配線距離は非常に短い。したがって、半導体チップ間の信号の伝送距離が短く、高速動作が可能となる。
【００４０】
なお、本実施の形態では、ＡＳＩＣ１２とメモリ１４とＭＰＵ１６とにより半導体装置１０が一つの完結した機能を果たすように構成したが、本発明はこれに限定されるものではない。すなわち、複数のチップにより、ある機能の一部を達成することとしてもよい。
【００４１】
次に、図２乃至７を参照しながら、半導体装置１０の製造工程についてより詳細に説明する。
【００４２】
まず、図２（ａ）に示されるように、個別のウェーハから切り出した状態のＡＳＩＣ１２とメモリ１４とＭＰＵ１６とを準備する。次に、図２（ｂ）に示すように、ＡＳＩＣ１２とメモリ１４とＭＰＵ１６とを、搭載治具２２に貼りつける。以下、ＡＳＩＣ１２とメモリ１４とＭＰＵ１６の各々を半導体チップと称する。搭載治具２２は、例えば、接着材シートが設けられた金属板により構成される。各半導体チップはその電極面が露出するように、反対側の背面が搭載治具２２の接着材シートに貼りつけられる。
【００４３】
次に、各半導体チップの電極面にフォトレジストを形成する。そして、形成されたフォトレジストをエッチングによりパターン化して、電極パッド２４のみを露出させる。次に、図３に示すように、露出した電極パッド２４上に無電解メッキ法により銅ポスト２６を所定の高さに形成する。
【００４４】
各半導体チップの電極２４上に銅ポスト２６を形成した後、図４に示すように、各半導体チップと銅ポスト２６とを封止樹脂２８により封止する。その後、封止樹脂２８の表面に銅ポスト２６が現れるように、封止樹脂２８を化学的機械研磨（ＣＭＰ）により研磨して平坦化する。得られた封止樹脂２８の表面に再配線層１８を形成する。
【００４５】
再配線層１８は既知の半導体製造プロセスを用いて形成される。図５（ｂ）に示すように、再配線層１８は、各半導体チップの銅ポスト２６を接続する配線パターン１８ａと外部に接続するための銅ポスト用ランド１８ｂとを含む。
【００４６】
次に、再配線層１８の表面に露出したランド１８ｂ上に銅ポスト３２を無電解メッキ法により形成する。得られた銅ポスト３２を、封止樹脂２８と同様の封止樹脂３４により封止する。そして、封止樹脂３４の表面をＣＭＰ法により研磨して平坦化する。その後、図６に示されるように、封止樹脂３４の表面に露出した銅ポスト３２上に突起電極としてのハンダボール３６を形成して、半導体装置１０が完成する。
【００４７】
なお、搭載治具２２はこの時点で除去してもよいし、そのまま残して半導体装置１０の補強部材あるいは放熱部材として使用することもできる。
【００４８】
次に、本発明の第２の実施の形態について図８を参照しながら説明する。図８は本発明の第２の実施の形態による半導体装置を説明するための図である。本発明の第２の実施の形態による半導体装置は、複数の同種の半導体チップを一体化した構成を有する。図８に示す例においては、４つのメモリ１４を一体化して互いに電気的に接続している。
【００４９】
すなわち、ウェーハから切り出された４つのメモリ１４を近接して搭載治具２２に配置し、本発明の第１の実施の形態による半導体装置１０と同様な方法により半導体装置として形成する。したがって、４つのメモリ１４は再配線層により互いに電気的に接続され、かつ一体的に保持される。この場合、複数の同種の半導体チップが一体的に保持されるため、各半導体チップで共通の電極は一つにまとめることができ、その分突起電極の数を減少することができる。
【００５０】
本実施の形態のように同種の複数の半導体チップを用いる場合、図９に示すように、半導体チップをウェーハ上に形成した状態で再配線層１８を形成することもできる。すなわち、一般的に半導体チップは多数のチップを一枚のウェーハにより形成し、個々の半導体チップに切り出すことが行われる。本実施の形態では、個々の半導体チップに切り出す前に、再配線層１８をまとめてウェーハ上に形成するものである。再配線層１８が形成された半導体チップは、図８の例であるならば、４つまとめた状態で切り出され、搭載治具２２に貼りつけられる。
【００５１】
上述のように、ウェーハの状態で再配線層１８を形成することにより、個々の半導体チップ（メモリ１４）に切り出してから所定の配置関係で搭載治具２２上に配置するという工程を省略することができる。また、一つの半導体装置における半導体チップ同士の位置関係を一定に維持することができる。
【００５２】
一体的に切り出された半導体チップが搭載治具２２に貼りつけられた後の工程は上述の半導体装置１０と同様であり、その説明は省略する。
【００５３】
次に、本発明の第２の実施の形態による半導体装置をメモリモジュールに適用した例を説明する。図１０は単一のメモリチップをパッケージにしたものを複数個有するメモリモジュールの平面図であり、図１１（ａ）及び図１１（ｂ）は、ウェーハ段階で再配線層を形成し一体化して切り出したメモリチップを有するメモリモジュールの平面図である。
【００５４】
図１０に示されるメモリモジュール４０は、個々のメモリチップパッケージ４０ａからメモリモジュール４０の外部接続端子４０ｂに対して別々に配線する必要があり、配線部分をメモリチップパッケージ４０ａの間に設けなければならない。
【００５５】
一方、図１１（ａ）に示されるメモリモジュール４２は、メモリチップ４２ａをウェーハレベルで再配線して１０個のメモリチップ４２ａを一体的に切り出したものであり、各メモリチップ４２ａの間には配線は設けられない。したがって、図１１（ａ）に示したメモリモジュール４２は、図１０に示したメモリモジュール４０より多くのメモリチップを同じサイズのメモリモジュール内に収容することができる。
【００５６】
また、図１１（ｂ）に示されるメモリモジュール４４は、メモリチップ４４ａをウェーハレベルで再配線して３個のメモリチップを一体的に切り出したものであり、この３個一体化したメモリチップ４２ａの間には配線は設けられない。したがって、図１１（ｂ）に示したメモリモジュール４４は、図１０に示したメモリモジュール４０より多くのメモリチップを同じサイズのメモリモジュール内に収容することができる。
【００５７】
なお、上述の第１の実施の形態による半導体装置の構成と、第２の実施の形態による半導体装置の構成を組み合わせることも可能である。すなわち、図１２に示すように、複数のメモリ１４ (図の場合は二個）と、ＡＳＩＣ１２と、ＭＰＵ１６とを組み合わせて再配線層により互いに電気的に接続し、一体的にパッケージングすることも可能である。このような構成とすることにより、本発明の第１の実施の形態による効果と第２の実施の形態による効果との両方を享受した半導体を実現することができる。
【００５８】
次に、本発明の第３の実施の形態について説明する。本発明の第３の実施の形態による半導体装置５０は、図１６（ｂ）に示すように、半導体チップ５２の上に半導体チップ５４を重ねて固定した状態でパッケージングして一つの半導体装置としたものである。
【００５９】
まず、図１３に示すように、半導体チップ５２の電極面上に半導体チップ５４を固定する。半導体チップ５２の電極パッド５２ａは周辺配列であり、半導体チップ５２の中央部分には、電極パッド５２ａは形成されていない。半導体チップ５４は半導体チップ５２より十分小さいサイズであり、半導体チップ５２の中央部分の電極パッド５２ａが設けられていない領域に収まるサイズである。半導体チップ５４は半導体チップ５２の中央部分に接着材５６により接着される。このとき、半導体チップ５４の電極面が上を向くように、半導体チップ５４の背面が半導体チップ５２に接着される。
【００６０】
次に、図１４（ａ）及び図１４（ｂ）に示すように、重ね合わせた半導体チップ５２の電極パッド５２ａ及び半導体チップ５４の電極パッド５４ａに銅ポスト６０を形成する。このとき、半導体チップ５２の電極パッド５２ａ上に形成される銅ポスト６０は、半導体チップ５４の高さ（厚み）より高く形成する。そして、図１５（ａ）及び図１５（ｂ）に示すように、半導体チップ５２及び５４と銅ポスト６０とを封止樹脂６２により封止する。
【００６１】
次に、図１５（ｂ）に示すように、封止樹脂６２の表面をＣＭＰ法により研磨して半導体チップ５２及び５４上に形成された銅ポスト６０を封止樹脂６２の表面に露出させる。その後、図１６（ａ）及び１６（ｂ）に示すように、封止樹脂６２の表面に再配線層６４を形成してから銅ポスト６６を形成する。次に、銅ポスト６６を封止樹脂６８により封止する。そして、封止樹脂６８の表面をＣＭＰ法により研磨して平坦とし、且つ銅ポスト６６を封止樹脂の表面に露出させる。続いて、露出した銅ポスト６６に対してハンダボルー７０を形成する。再配線層６４、銅ポスト６６、封止樹脂６８及びハンダボール７０の形成工程は、上述の第１の実施の形態による半導体装置１０と同様であり、その説明は省略する。
【００６２】
本実施の形態による半導体装置では、半導体チップが重ねられてパッケージングされているため、半導体装置の実装面積を増大しないで、複数の半導体チップを基板に実装することができる。
【００６３】
なお、図１６（ａ）に示される封止樹脂６８内の複数の線は、再配線層６４における配線パターンを模式的に示したものである。配線パターンは半導体チップ５２と半導体チップ５４との間にまたがって延在し、半導体チップ５２と半導体チップ５４とを電気的に接続している。
【００６４】
上述の第３の実施の形態では、半導体チップ５２及び５４を各々のウェーハから切り出してから、半導体チップ５２に半導体チップ５４を重ねて固定している。しかし、図１７に示すように、半導体チップ５４のみをウェーハから切り出し、切り出した個別の半導体チップ５４をウェーハ状態の半導体チップ５２に重ねて固定することとしてもよい。
【００６５】
半導体チップ５４が固定されたウェーハ状態の半導体チップ５２は、ウェーハ状態のまま、上述の第３の実施の形態と同様に、銅ポスト形成、封止樹脂による封止、再配線層の形成、銅ポスト形成、封止樹脂による封止、ハンダボール形成といった工程にかけられる。その後、図１８に示されるように、ウェーハ状態で完成した半導体装置は個々の半導体装置に切り出される。
【００６６】
次に、本発明の第４の実施の形態について説明する。図１９は本発明の第４の実施の形態による半導体装置８０の構成を示す図である。図２０は図１９に示した半導体装置８０の各層の構成を示す模式図である。
【００６７】
図１９に示すように、本発明の第４の実施の形態による半導体装置８０は、三層構造を有している。一層目は上述の第１の実施の形態による半導体装置１０の図４（ｂ）に示す構成と同様であり、その説明は省略する。二層目には半導体チップ８２が一層目の半導体チップ１２、１４及び１６に重なった位置関係で再配線層８４上に配置される。三層目は上述の第１の実施の形態による半導体装置１０の図７（ｂ）に示す再配線層１８、銅ポスト３２、封止樹脂３４、及びハンダボール３６からなる構成と同様である。
【００６８】
本実施例による半導体装置８０の一層目は、半導体装置１０の搭載治具２２、半導体チップ１２、１４、１６、銅ポスト２６及び封止樹脂２８よりなる構成と同様な方法で形成される。半導体装置８０の二層目は、図１９に示すように、一層目の封止樹脂２８の上に形成された再配線層８４を有する。再配線層８４は、再配線層１８と同様に、配線パターンとランドとを有する。半導体チップ１２、１４及び１６は再配線層８４の配線パターンにより接続される。再配線層８４のランド上には銅ポスト８６が形成され、封止樹脂８８で封止される。
【００６９】
ここで、再配線層８４の配線パターンにより、ランドは再配線層８４の周囲に配置される。すなわち、再配線層８４の表面の中央部分にはランドが設けられないように配線パターンが形成される。そして、この中央部分に半導体チップ８２が接着材にて固定される。続いて、再配線層８４のランド及び半導体チップ８２の電極パッド上に銅ポスト８６が形成され、封止樹脂８８により封止される。その後、封止樹脂８８はＣＭＰ法により研磨されて、表面に銅ポスト８６が露出する。以上で半導体装置８０の二層目の形成が終了する。
【００７０】
次に、半導体装置８０の三層目が上述のように形成された二層目の上に形成される。三層目は半導体装置１０の再配線層１８、銅ポスト３２、封止樹脂３４、及びハンダボール３６からなる構成と同様であり、その説明は省略する。
【００７１】
半導体装置８０において、二層目に設けられた半導体チップ８２は、一層目に設けられた半導体チップ１２、１４及び１６に重なった位置関係で再配線層８６上に配置固定される。したがって、半導体チプ８２の追加によって、半導体装置８０の実装面積は増大することはない。よって、小さな実装面積でより多くの数の半導体チップを基板に実装することができる。
【００７２】
なお、図２０（ｂ）に示した複数の線は、再配線層８４の配線パターンを模式的に示したものであり、複数の半導体チップにまたがって配線されていることがわかる。また、図２０（ｃ）に示した複数の線は、再配線層１８の配線パターンを模式的に示すものであり、一層目の半導体チップ１２、１４及び１６と二層目の半導体チップ８２とにまたがって配線されていることがわかる。
【００７３】
また、本実施の形態では、一層目の半導体チップ１２、１４及び１６の略中央に半導体チップ８２が重なるように配置したが、本発明はこれに限定されるものではない。すなわち、再配線層８４による配線パターンを適宜設定することにより、二層目の半導体チップ８２の位置は再配線層８４の任意の場所とすることができる。
【００７４】
【発明の効果】
以上説明したように、請求項１記載の発明によれば、複数の半導体素子を一体化して再配線層により接続しているので、半導体装置を基板に実装することにより、各々半導体素子を別々に基板に実装する必要はない。これにより、基板への実装工程数を減らすことができる。
【００７５】
また、複数の半導体素子が再配線層により電気的に接続されているため、半導体装置として必要な実装用突起電極の数は、個々の半導体チップの電極数の総和より少なくなっている。したがって、半導体装置に設けられる突起電極を、従来の表面実装技術で処理可能な突起電極の構造を用いて形成しても、半導体装置の実装面の面積以内に収めることができる。また、複数の半導体素子に相当する実装面を共通して使用できるため、例えば、一つの半導体装置では実装面の面積が足りない場合でも、他の半導体素子の実装面の面積に余裕があれあば、その分の面積を使用することができる。これにより、半導体装置全体としての実装面の面積以内で必要な数の突起電極を形成することができる。
【００７６】
また、複数の半導体素子を一体的にパッケージして配線できるため、複数の半導体素子を個々に基板に実装する場合に比較して、実装面積を縮小することができる。すなわち、半導体装置が実装される基板側において、複数の半導体素子同士を接続する配線が不要となり、配線により占められる面積を削除することができる。
【００７７】
また、複数の半導体素子が互いに異なる機能を有しており、全体として一つの機能を提供するように構成されているため、一つの半導体装置のみで完結した動作を行うことができる。半導体装置内では半導体素子同士は互いに近接した状態で配置され、再配線層により接続されているため、半導体素子間の配線距離は非常に短い。したがって、半導体素子間の信号の伝送距離が短く、高速動作が可能となる。
【００７８】
また、請求項２記載の発明によれば、半導体素子が重ねられて設けられているため、半導体装置の実装面積を増大しないで、複数の半導体素子を有する半導体装置を形成することができる。
【００７９】
請求項３記載の発明によれば、半導体素子が他の半導体装置に重なった位置関係で配置されるので、半導体装置の実装面積を増大しないで、複数の半導体素子を有する半導体装置を形成することができる。
【００８０】
また、請求項４記載の発明によれば、複数の半導体素子を一体化して再配線層により接続しているので、半導体装置を基板に実装することにより、各々半導体素子を別々に基板に実装する必要はない。これにより、基板への実装工程数を減らすことができる。
【００８１】
また、複数の半導体素子が再配線層により電気的に接続されているため、半導体装置として必要な実装用突起電極の数は、個々の半導体チップの電極数の総和より少なくなっている。したがって、半導体装置に設けられる突起電極を、従来の表面実装技術で処理可能な突起電極の構造を用いて形成しても、半導体装置の実装面の面積以内に収めることができる。また、複数の半導体素子に相当する実装面を共通して使用できるため、例えば、一つの半導体装置では実装面の面積が足りない場合でも、他の半導体素子の実装面の面積に余裕があれあば、その分の面積を使用することができる。これにより、半導体装置全体としての実装面の面積以内で必要な数の突起電極を形成することができる。
【００８２】
また、複数の半導体素子を一体的にパッケージして配線できるため、複数の半導体素子を個々に基板に実装する場合に比較して、実装面積を縮小することができる。すなわち、半導体装置が実装される基板側において、複数の半導体素子同士を接続する配線が不要となり、配線により占められる面積を削除することができる。
【００８３】
また、半導体装置内では半導体素子同士は互いに近接した状態で配置され、再配線層により接続されているため、半導体素子間の配線距離は非常に短い。したがって、半導体素子間の信号の伝送距離が短く、高速動作が可能となる。
【００８４】
また、複数の同種の半導体素子が隣接して配置されて一つの半導体を構成するため、例えば、メモリチップ等のような半導体素子に適用すれば、実装面積の増大を抑えながらメモリ容量を増やすことができる。
【００８５】
請求項５記載の発明によれば、ウェーハの段階で複数の半導体素子同士を再配線層により接続して一体化してから半導体装置として切り出すので、個々の半導体素子をウェーハから切り出す工程を省略することができる。また、ウェーハレベルでの精度の高い位置関係が維持されるので、個々に半導体素子を搭載する場合よりも、半導体素子同士の位置決め工程を省略することができる。
【００８６】
また、請求項６記載の発明によれば、複数の半導体素子を一体化して再配線層により接続しているので、半導体装置を基板に実装することにより、各々半導体素子を別々に基板に実装する必要はない。これにより、基板への実装工程数を減らすことができる。
【００８７】
また、複数の半導体素子が再配線層により電気的に接続されているため、半導体装置として必要な実装用突起電極の数は、個々の半導体チップの電極数の総和より少なくなっている。したがって、半導体装置に設けられる突起電極を、従来の表面実装技術で処理可能な突起電極の構造を用いて形成しても、半導体装置の実装面の面積以内に収めることができる。また、複数の半導体素子に相当する実装面を共通して使用できるため、例えば、一つの半導体素子では実装面の面積が足りない場合でも、他の半導体素子の実装面の面積に余裕があれあば、その分の面積を使用することができる。これにより、半導体装置全体としての実装面の面積以内で必要な数の突起電極を形成することができる。
【００８８】
また、複数の半導体素子を一体的にパッケージして配線できるため、複数の半導体素子を個々に基板に実装する場合に比較して、実装面積を縮小することができる。すなわち、半導体装置が実装される基板側において、複数の半導体素子同士を接続する配線が不要となり、配線により占められる面積を削除することができる。
【００８９】
また、半導体装置において、半導体素子同士は互いに近接した状態で配置され、再配線層により接続されているため、半導体素子間の配線距離は非常に短い。したがって、半導体素子間の信号の伝送距離が短く、高速動作が可能となる。
【００９０】
また、請求項７記載の発明によれば、ウェーハの段階で複数の半導体素子同士を再配線層により接続して一体化してから半導体装置として切り出すので、個々の半導体素子をウェーハから切り出す工程を省略することができる。また、ウェーハレベルでの精度の高い位置関係が維持されるので、半導体素子同士の位置決め工程を省略することができる。
【００９１】
また、請求項８記載の発明によれば、第２の半導体素子が第１の半導体素子に重ねられて設けられているため、半導体装置の実装面積を増大しないで、複数の半導体素子を有する半導体装置を作成することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体装置の製造工程の概要を説明するための模式図である。
【図２】本発明の第１の実施の形態による半導体装置の製造工程において、複数の半導体チップが搭載治具に配置された状態を示す模式図である。
【図３】本発明の第１の実施の形態による半導体装置の製造工程において、半導体チップ上に銅ポストが形成された状態を示す模式図である。
【図４】本発明の第１の実施の形態による半導体装置の製造工程において、銅ポスト及び半導体チップが封止された状態を示す模式図である。
【図５】本発明の第１の実施の形態による半導体装置の製造工程において、再配線層が形成された状態を示す模式図である。
【図６】本発明の第１の実施の形態による半導体装置の製造工程において、再配線層上に銅ポストが形成された状態を示す模式図である。
【図７】本発明の第１の実施の形態による半導体装置の製造工程においてハンダボールが形成された状態を示す模式図である。
【図８】本発明の第２の実施の形態による半導体装置の製造工程において、複数の半導体チップが搭載治具に配置された状態を示す模式図である。
【図９】本発明の第２の実施の形態による半導体装置の製造工程において、ウェーハから複数の半導体チップを一体的に切り出して使用する方法を説明するための模式図である。
【図１０】従来の半導体装置によるメモリチップを使用したメモリモジュールの模式図である。
【図１１】本発明の第２の実施の形態による半導体装置を使用したメモリモジュールの模式図である。
【図１２】複数の同種半導体チップと複数の異種半導体チップとを組み合わせた半導体装置の一例を示す模式図である。
【図１３】本発明の第３の実施の形態による半導体装置の製造工程において、半導体チップを積み重ねる工程を示す模式図である。
【図１４】本発明の第３の実施の形態による半導体装置の製造工程において、銅ポストを半導体チップ上に形成して封止した状態を示す模式図である。
【図１５】本発明の第３の実施の形態による半導体装置の製造工程において、封止樹脂の表面を研磨した状態を示す模式図である。
【図１６】本発明の第３の実施の形態による半導体装置の製造工程において、ハンダボールが形成された状態を示す模式図である。
【図１７】本発明の第３の実施の形態による半導体装置の変形例の製造工程において、半導体チップをウェーハ状態の半導体装置に重ね合わせる工程を示す模式図である。
【図１８】本発明の第３の実施の形態による半導体装置の変形例の製造工程において、ハンダボールが形成された状態を示す模式図である。
【図１９】本発明の第４の実施の形態による半導体装置の構成を示す模式図である。
【図２０】本発明の第４の実施の形態による半導体装置の各層の構成を示す模式図である。
【符号の説明】
１０，８０  半導体装置
１２  ＡＳＩＣ
１４  メモリ
１６  ＭＰＵ
１８，６４，８４  再配線層
１８ａ  配線パターン
１８ｂ  ランド
２０，３６，７０  ハンダボール
２２  搭載治具
２２ａ  金属板
２２ｂ  接着材シート
２４，５２ａ  電極パッド
２６，３２，６０，６６，８６  銅ポスト
２８，３４，６２，６８，８８  封止樹脂
４０，４２，４４  メモリモジュール
４０ａ，４２ａ，４４ａ  メモリチップ
４０ｂ，４２ｂ，４２ｃ  外部接続端子
５２，５４，８２  半導体チップ
５６  接着材
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0003649993.tif 000017
【図１７】
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【図１８】
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【図１９】
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【図２０】
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