(57)【特許請求の範囲】
【請求項１】
基板上に定義された行と列のうち少なくとも一つの行に従って分割された領域の一方である第１領域に形成された単一ビットメモリセルの第１アレイと、
前記分割された領域の他方である第２領域に形成された多重ビットメモリセルの第２アレイと、
前記基板の各行に従って伸張し、前記第１及び第２アレイの各メモリセルと接続される複数のワードラインと、
前記基板の各列に従って伸張するが、前記第１領域と第２領域の境界で電気的に分離された複数のビットラインと、
前記第１領域の各ビットラインに接続して前記基板上に設けられ、前記第１アレイの単一ビット書込み及び読出し動作のための複数の単一ビット感知増幅器と、
前記第２領域の各ビットラインに接続して前記基板上に設けられ、前記第２アレイの多重ビット書込み及び読出し動作のための複数の多重ビット感知増幅器と、
前記単一ビット感知増幅器及び前記多量ビット感知増幅器のタイミングを制御するタイミング制御手段とを具備することを特徴とする不揮発性半導体メモリ装置。
【請求項２】
前記第１及び第２アレイはＮＡＮＤフラッシュセル構造であることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記第１及び第２アレイはＮＯＲフラッシュセル構造であることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項４】
前記タイミング制御手段は、行アドレスが前記第１及び第２アレイのいずれかを指定するかを検出し、前記単一ビット感知増幅器のタイミングと前記多重ビット感知増幅器のタイミングを制御することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項５】
前記タイミング制御手段は、外部命令によって前記単一ビット感知増幅器のタイミングと、前記多重ビット感知増幅器のタイミングを制御することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体メモリ装置に関するものであり、より詳しくは、一つの基板上に単一ビットセルアレイ領域と多重ビットセルアレイ領域を備えたフラッシュＥＥＰＲＯＭ装置に関するものである。
【０００２】
【従来の技術】
高集積不揮発性半導体メモリ装置、特にフラッシュＥＥＰＲＯＭ装置は、高いプログラミング速度と低い電力消費等の長所を持つので、最近、ディジタルカメラ、ＰＣカード等のようなポータブルハンディターミナルの大量貯蔵用の媒体として、あるいは従来のハードディスクの代りに使用されている。
【０００３】
このフラッシュＥＥＰＲＯＭ装置は、メモリセル構造の観点で、一般的にＮＡＮＤ構造の装置とＮＯＲ構造の装置に区分される。これらのうちで、集積度の観点で優秀な特性を持つのはＮＡＮＤ構造装置であり、ランダムアクセス時間特性が優秀なものはＮＯＲ構造装置である。ＮＯＲ構造装置は、メモリセルの各々が独立的にビットラインとワードラインに接続される構造を持つので、あるセルの書込み動作や読出し動作の間に前記セルが他のセルによって干渉をあまり受けない長所を持つ。しかし、ＮＯＲ構造装置は、各セルとそれに対応するビットラインの間でそれらを相互接続するためのコンタクトを必要とするので、複数のセルが直列に接続された一つのユニットすなわちストリング当り一つのコンタクトだけを必要とするＮＡＮＤ構造装置と比較した時、集積度の観点で短所を持つ。
【０００４】
最近、このようなフラッシュＥＥＰＲＯＭ装置の集積度向上のために、一つのメモリセルに多数のビットのデータを貯蔵する技術として、多重ビット、多重レベル（ｍｕｌｔｉ  ｌｅｖｅｌ）、あるいは多重状態（ｍｕｌｔｉ  ｓｔａｔｅ）フラッシュＥＥＰＲＯＭ技術の研究が活発に行われている。大量貯蔵用装置の重要な必須要件は、低いビット当りの値段（ｌｏｗ  ｃｏｓｔ  ｐｅｒ  ｂｉｔ）を実現しなければならないということである。このような要求を満足し、フラッシュＥＥＰＲＯＭ装置のビット当りの値段を画期的に減らすことができる技術が１９９５年２月、ＩＥＥＥ、ＩＳＳＣＣ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，ｐｐ．１３２〜１３３に、Ｍ．Ｂａｕｅｒ外の多数により、“Ａ  Ｍｕｌｔｉｌ  ｌｅｖｅｌ−Ｃｅｌｌ  ３２Ｍｂ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ”という題目で掲載されたことがある。この文献に開示されたフラッシュメモリ装置は、ＮＯＲ構造のセルアレイを持つ装置であり、セルの大きさの減少とともに２ビット当り４レベル（４ｌｅｖｅｌ  ｐｅｒ  ２ｂｉｔｓ）を持つ。フラッシュメモリ装置において、２ビット当り４レベルに該当するデータを２進法として示すと、“００”，“０１”，“１０”，“１１”になり、各々のデータには特定なスレッショルド電圧レベル、たとえば、“００”＝２．５Ｖ，“０１”＝１．５Ｖ，“１０”＝０．５Ｖ，“１１”＝−３Ｖのスレッショルド電圧レベルが付与される。各メモリセルが４レベルのスレッショルド電圧中、特定な一つのスレッショルド電圧レベルを持つことにより、００，０１，１０，１１の２進データ中、特定のスレッショルド電圧に該当する一つの２進データが各メモリセルに貯蔵される。このように、多重状態フラッシュメモリ装置は、通常２つ以上のスレッショルド電圧分布と各々のスレッショルド電圧（Ｖth）に対応する状態を持つ。
【０００５】
一方、前記文献に開示された多重状態（あるいは多重ビット）フラッシュメモリ装置は、１６メガビット（Ｍｂ）の物理的なセルアレイを持つが、多重ビットセル動作モードでは３２Ｍｂの仮想的なセルアレイを持つ。この装置では、モード選択信号によりセルアレイ全体が択一的に単一あるいは多重ビットセル動作モードになり、１６Ｍｂあるいは３２Ｍｂの容量を持つ。これに対する詳細な事項に関しては前記の文献を参照することを願い、それらは本発明の範囲外なので、ここではこれ以上の説明は行わないこととする。
【０００６】
多重状態フラッシュメモリで、隣接した状態の間のウインドウ（ｓｔａｇｅ−ｔｏ−ｓｔａｔｅ  ｗｉｎｄｏｗ）は一般のフラッシュメモリ装置に比べてその幅が狭いし（たとえば、４状態フラッシュメモリの場合には、約０．６Ｖ程度）、読出し動作の間に選択されたワードラインに印加される電圧とスレッショルド電圧分布の縁（ｅｄｇｅ）間のマージンはウィンドウの半分（たとえば、約０．３Ｖ程度）になる。従って、多重ビットセルアレイの場合、工程変化や、選択されたワードラインの電圧レベル、動作電圧、温度等の変化による無効感知の可能性が一般のフラッシュメモリ装置よりも高い。ゆえに、バイアス（ｂａｓｉｃ  ｉｎｐｕｔ／ｏｕｔｐｕｔ  ｓｙｓｔｅｍ；ＢＩＯＳ）情報、フォント情報等のように優秀な保存特性が要求される情報の貯蔵のための装置としては一般のフラッシュメモリが有利であるが、音声情報等のように大量の連続的な情報中、一つのビットあるいはいくつかのビット情報の貯蔵失敗が発生しても大きな問題がない情報の貯蔵のための大容量装置としては多重状態フラッシュメモリが有利である。
【０００７】
【発明が解決しようとする課題】
さて、一般のフラッシュメモリの特性と多重状態フラッシュメモリの特性が適切な比率に必要な場合がたびたび発生する。このような場合、従来は、単一ビットメモリチップと多重ビットメモリチップの両方を使用した。しかし、この方法は、価格や実装スペースなどの点で好ましくない。先の文献に開示された多重状態フラッシュメモリ装置は、単一あるいは多重ビット動作のための選択ができるが、チップのセルアレイ全体でどちらかを選択するものであり、１つのチップのセルアレイ領域だけで単一あるいは多重ビット動作を遂行させることは不可能である。
【０００８】
そこで、本発明の目的は、一つの基板上のセルアレイ領域で単一ビットセル動作、あるいは多重ビットセル動作の遂行が可能な不揮発性半導体メモリ装置を提供することにある。
【０００９】
本発明の他の目的は、一つのチップで単一ビットセル動作及び多重ビットセル動作の同時的な遂行ができる不揮発性半導体メモリ装置を提供することにある。
【００１０】
【課題を解決するための手段】
前記課題を解決し前記目的を達成するために本発明は、基板上に定義された行と列のうち少なくとも一つの行に従って分割された領域の一方である第１領域に形成されたメモリセルの第１アレイと、前記分割された領域の他方である第２領域に形成されたメモリセルの第２アレイと、前記基板の各行に従って伸張し、前記第１及び第２アレイの各メモリセルと接続される複数のワードラインと、前記基板の各列に従って伸張するが、前記第１領域と第２領域の境界で電気的に分離された複数のビットラインと、前記第１領域の各ビットラインに接続して前記基板上に設けられ、前記第１アレイの単一ビット書込み及び読出し動作のための複数の単一ビット感知増幅器と、前記第２領域の各ビットラインに接続して前記基板上に設けられ、前記第２アレイの多量ビット書込み及び読出し動作のための複数の多重ビット感知増幅器と、前記単一ビット感知増幅器及び前記多量ビット感知増幅器のタイミングを制御するタイミング制御手段とを具備することを特徴とする不揮発性半導体メモリ装置とする。
【００１１】
この不揮発性半導体メモリ装置において、第１及び第２アレイはＮＡＮＤフラッシュセル構造あるいはＮＯＲフラッシュセル構造を持つ。
【００１２】
このように一つの基板上に単一ビットメモリと多重ビットメモリが共存する不揮発性半導体メモリ装置は、１つのチップで選択的に或いは同時に多重ビットモードと単一ビットモードに動作させることができる。
【００１３】
【発明の実施の形態】
以下本発明の実施の形態について図面を参照して詳細に説明する。
図１は本発明の実施の形態による単一ビット動作モード用セルアレイ領域と多重ビット動作モード用セルアレイ領域を具備する不揮発性半導体メモリ装置の構成を概略的に示す図である。この図に示すように、行と列とが定義された基板上には、よく知られているように、メモリセルアレイ１００が形成される。又、基板上には、図示されていないが、複数のワードラインが行に従って、そして複数のビットラインが列に従って各々伸張する。ワードラインは、基板上の行デコーダ回路（ｃｉｒｃｕｉｔｒｙ）２００に接続される。図面を参照すると、メモリセルアレイ１００は、単一ビット動作モード用セルアレイ領域（以下、単一ビットセルアレイ領域と言う）１１０と、多重ビット動作モード用セルアレイ領域（以下、多重ビットセルアレイ領域と言う）１２０からなる。各アレイ領域１１０，１２０は複数のメモリブロックからなる。図１に図示されるように、本実施の形態では、単一ビットセルアレイ領域１００は８つのブロック１０１〜１０８で構成され、多重ビットセルアレイ領域１２０は４つのブロック１０１，１０２と１０３，１０４と１０５，１０６と１０７，１０８とで構成され、メモリセルアレイ１００は１０２４個のページを持つ。又、単一ビットセルアレイ領域１１０の各ブロックには一つのデータ入出力ラインが対応し、多重ビットセルアレイ領域１２０の各ブロックには２つのデータ入出力ラインが対応する。
【００１４】
一方、ビットラインは単一ビットセルアレイ領域１１０と多重ビットセルアレイ領域１２０の間の境界で電気的に分離される構造を持つ。単一ビットセルアレイ領域１１０のビットラインは、基板上の単一ビット動作モード用ページバッファ回路（以下、単一ビットページバッファ回路と言う）１３０に接続され、多重ビットセルアレイ領域１２０のビットラインは基板上の多重ビット動作モード用ページバッファ回路（以下、多重ビットページバッファ回路と言う）１４０に接続される。
【００１５】
図２は、単一ビットセルアレイ領域１１０と単一ビットページバッファ回路１３０の具体例を示す。この図２を参照すると、単一ビットセルアレイ領域１１０は典型的なＮＡＮＤフラッシュセルアレイ構造を持つ。このような構造のセルアレイでは、行に従って、ストリング選択ラインＳＳＬと接地選択ラインＧＳＬと仮想接地ラインＶＧＬと複数（具体的には８つあるいは１６個）のワードラインＷＬ１〜ＷＬｍが各々伸張し、これらは行デコーダ回路２００に各々接続される。また、これらラインと直交する各ビットラインＢＬｉ（あるいはＢＬｉ＋１）に一つのセルストリング１１２（あるいは１１２ａ）が接続される。各セルストリング１１２（あるいは１１２ａ）は、ＮＭＯＳトランジスタからなる２つの選択トランジスタＳＴ１，ＳＴ２と、この選択トランジスタＳＴ１，ＳＴ２の間に各々のソース−ドレインチャンネルすなわち電流通路が直列に接続され、各々はフローティングゲートとコントロールゲートを持つ複数（具体的には８つあるいは１６個）のセルトランジスタＭＣ１〜ＭＣｍで構成される。各ストリング１１２（あるいは１１２ａ）のストリング選択トランジスタＳＴ１の電流通路は、対応するビットラインＢＬｉ（あるいはＢＬｉ＋１）とセルトランジスタＭＣ１の電流通路と接続され、接地選択トランジスタＳＴ２の電流通路は仮想接地ラインＶＧＬとセルトランジスタＭＣｍの電流通路の間に接続される。各セルストリングのストリング選択トランジスタＳＴ１のゲート、メモリセルトランジスタＭＣ１〜ＭＣｍのコントロールゲート及び接地選択トランジスタＳＴ２のゲートは、各々ストリング選択ラインＳＳＬ、ワードラインＷＬ１〜ＷＬｍ及び、接地選択ラインＧＳＬに接続される。このようなメモリセルストリングの構造は一例に過ぎないし、この技術分野に通常の知識を持つ人々はストリングが多様な構造を持つことはよく理解するだろう。例えばセルアレイ領域はＮＯＲフラッシュセル構造でもよい。
【００１６】
単一ビットセルアレイ領域１１０の各ブロックは複数（具体的には５１２個）のストリングからなる。図２には、一対のビットラインＢＬｉ，ＢＬｉ＋１と、これに対応する単一ビットページバッファ回路だけが図示されている。図面を参照すると、各ビットラインＢＬｉ（あるいはＢＬｉ＋１）は列デコーダ回路３００と接続され、各ビットラインＢＬｉ（あるいはＢＬｉ＋１）と列デコーダ回路３００の間には一つの単一ビットページバッファ回路すなわちラッチ感知増幅器１３２（あるいは１３２ａ）が接続される。各ラッチ感知増幅器１３２（あるいは１３２ａ）は、外部から与えられたデータをラッチした後、プログラミング動作の間に対応するビットラインＢＬｉ（あるいはＢＬｉ＋１）にラッチした情報に該当する電圧を供給するページバッファとして、あるいはプログラミング検証動作の間にプログラミングが良く行われたかを判断するための検証検出器として、あるいは読出し動作の間には対応するビットライン上の情報を感知し、増幅する増幅器として各々作用する。
【００１７】
各ラッチ感知増幅器１３２（あるいは１３２ａ）は、対応するビットラインＢＬｉ（あるいはＢＬｉ＋１）と列デコーダ回路３００の間に電流通路が直列に接続されるＮＭＯＳトランジスタ１３４，１３６，１３８と、トランジスタ１３８（あるいは１３８ａ）の電流通路と列デコーダ回路３００の接続ノード１３９（あるいは１３９ａ）に入力端子が接続されるインバータ１４１（あるいは１４１ａ）及びこのインバータの出力端子に入力端子が接続されノード１３９（あるいは１３９ａ）に出力端子が接続されるインバータ１４２（あるいは１４２ａ）からなるラッチ回路１４４（あるいは１４４ａ）と、インバータの接続ノード１４３（あるいは１４３ａ）と接地電圧の間の電流通路が直列に接続されるＮＭＯＳトランジスタ１４６，１４８（あるいは１４６ａ，１４８ａ）と、トランジスタ１３６，１３８（あるいは１３６ａ，１３８ａ）の電流通路の接続ノード１３７（あるいは１３７ａ）と接地電圧の間に電流通路が接続されるＮＭＯＳトランジスタ１５０及び、電源電圧とノード１３７並びにトランジスタ１４６のゲートの間に電流通路が接続されるＰＭＯＳトランジスタ１５２で構成される。トランジスタ１３４，１３６，１３８（あるいは１３４ａ，１３６ａ，１３８ａ）は分離ゲートとして各々作用する。分離ゲートトランジスタ１３６（あるいは１３６ａ）は空乏型ＮＭＯＳトランジスタで構成され、そのゲートは制御信号ＢＬＳＨＦに接続される。分離ゲートトランジスタ１３８（あるいは１３８ａ）はビットライン選択信号ＳＢＬに従って、選択的にラッチ回路１４４（あるいは１４４ａ）とノード１３７（あるいは１３７ａ）を電気的に接続する。トランジスタ１４６，１４８（あるいは１４６ａ，１４８ａ）は読出し動作の間にラッチ制御信号ｌａｔｃｈとビットラインレベルに従い、ラッチ回路１４４（あるいは１４４ａ）の状態を反転させたりあるいはそのまま維持したりするラッチ制御器として作用する。トランジスタ１５０（あるいは１５０ａ）はリセット制御信号ＲＥＳＥＴによって読出し動作の遂行の前、ラッチ回路を初期化させるとともにビットラインに接地電圧を供給し、トランジスタ１５２（あるいは１５２ａ）は読出し動作の間に対応するビットラインに定電流を供給する。
【００１８】
図３は、多重ビットセルアレイ領域１２０と多重ビットページバッファ回路１４０の具体例を示す。この図３でも、図２と同様に一対のビットラインＢＬｉ，ＢＬｉ＋１に対応するセルアレイ領域とページバッファ回路だけが示されている。図３を参照すると、多重ビットセルアレイ領域１２０は前述した単一ビットセルアレイ領域１１０と同一の構成を持つ。そこで、多重ビットセルアレイ領域１２０の詳細な説明については省力する。図３を参照すると、各ビットラインＢＬｉ，ＢＬｉ＋１は列デコーダ回路３００と接続され、各ビットラインと列デコーダ回路３００の間に多重ビットページバッファ回路すなわちラッチ感知増幅器回路が接続される。各ラッチ感知増幅器は一対のビットラインＢＬｉ，ＢＬｉ＋１に対応する。この多重ビットページバッファ回路も、前述した単一ビットページバッファ回路と同様に、各ビットラインＢＬｉ（あるいはＢＬｉ＋１）と列デコーダ回路３００の間に電流通路が直列に接続された分離ゲートトランジスタ１６０，１６２，１６４（あるいは１６０ａ，１６２ａ，１６４ａ）と、トランジスタ１６４（あるいは１６４ａ）の電流通路と列デコーダ回路３００の接続ノード１６５（あるいは１６５ａ）に接続されるラッチ回路１６８（あるいは１６８ａ）を持つ。分離ゲートトランジスタ１６０，１６２（あるいは１６０ａ，１６２ａ）の接続ノード１６１（あるいは１６１ａ）には、プログラミング動作の間に非選択されたビットラインにプログラミング防止電圧を供給し、読出し動作の間に接地電圧を供給するためのＮＭＯＳトランジスタ１６６（あるいは１６６ａ）の電流通路が接続される。
【００１９】
ラッチ回路１６８のノード１６９と接地電圧の間にはＮＭＯＳトランジスタ１７０，１７２，１７４の電流通路が直列に接続され、ラッチ回路１６８ａのノード１６９ａと接地電圧の間にはＮＭＯＳトランジスタ１７０ａ，１７２ａ，１７４ａの電流通路が直列に接続される。トランジスタ１７０，１７０ａのゲートはノード１６３に共通に接続され、トランジスタ１７２，１７４のゲートはラッチ制御信号ｌａｔｃｈ１に接続される。トランジスタ１７６のゲートはノード１６９に接続され、トランジスタ１７８のゲートはラッチ制御信号ｌａｔｃｈ２に接続される。トランジスタ１７２ａのゲートはノード１６５に接続され、トランジスタ１７４ａのゲートはラッチ制御信号ｌａｔｃｈ３に接続される。トランジスタ１７０ａの電流通路とトランジスタ１７２ａの電流通路の接続ノード１７１と接地電圧の間にはＮＭＯＳトランジスタ１７６，１７８の電流通路が接続される。トランジスタ１７０，１７２，１７４，１７０ａ，１７２ａ，１７４ａ，１７６，１７８は、読出し動作の間にラッチ制御信号ｌａｔｃｈ１，ｌａｔｃｈ２，ｌａｔｃｈ３の状態とビットライン対の電圧レベルによってラッチ回路１６８，１６８ａの状態を反転させたり、そのまま維持させるラッチ制御器として作用する。分離ゲートトランジスタ１６２，１６４の接続ノード１６３と分離ゲートトランジスタ１６２ａ，１６４ａの接続ノード１６３ａにはトランジスタ１８６の電流通路が接続される。このトランジスタ１８６は、リセット制御信号ＲＥＳＥＴによって読出し動作の遂行の前、ラッチ回路１６８，１６８ａを初期化させるとともにビットラインに接地電圧を供給する。トランジスタ１８８は、読出し動作の間に対応するビットライン対ＢＬｉ，ＢＬｉ＋１に定電流を各々供給する。
【００２０】
先に説明したように、単一ビット動作モードのデータ感知方式と多重ビット動作モードのデータ感知方式は互いに相異する。従って、本発明の装置では各動作モードによるタイミング制御が必要となる。図４は本発明による不揮発性半導体メモリ装置のタイミング制御方式の一例を示す。この図４を参照すると、行アドレスバッファ回路４１０から行アドレスが入力されると、行アドレス検出器４２０はアドレスが単一ビットセルアレイ領域１１０を指定するのか、あるいは多重ビットセルアレイ領域１２０を指定するのかを検出し、検出結果によって単一ビットタイミング制御器４３０延いては単一ビットページバッファ回路１３０を動作させたり、多重ビットタイミング制御器４４０延いては多重ビットページバッファ回路１４０を動作させる。
【００２１】
一方、単一ビットページバッファ回路１３０及び多重ビットページバッファ回路１４０の選択とタイミング制御、換言すれば単一ビットセルアレイ領域１１０及び多重ビットセルアレイ領域１２０の選択とタイミング制御は外部命令によって遂行される。この点は、この技術分野の通常の専門家はよく理解するところである。
【００２２】
そして、以上のような不揮発性半導体メモリ装置においては、同一基板上に単一ビットセルアレイ領域１１０と多重ビットセルアレイ領域１２０ならびに単一ビットページバッファ回路１３０と多重ビットページバッファ回路１４０を設けたので、１つのチップで多重ビット動作と単一ビット動作が選択的に或いは同時に可能となる。
【００２３】
【発明の効果】
以上のように本発明の不揮発性半導体メモリ装置によれば、一つのチップで多重ビット動作と単一ビット動作が同時に或いは選択的に可能となり、したがって、２つのメモリ装置を使用する場合に比較して価格や実装スペースなどの点で非常に有利となる。
【図面の簡単な説明】
【図１】本発明の実施の形態による不揮発性半導体メモリ装置の構成を概略的に示す平面図。
【図２】図１に示した単一ビット動作モード用セルアレイ領域とそれに対応するページバッファ回路の具体例を示す回路図。
【図３】図１に示した多重ビット動作モード用セルアレイ領域とそれに対応するページバッファ回路の具体例を示す回路図。
【図４】本発明による不揮発性半導体メモリ装置のタイミング制御方式の一例を説明するためのブロック図。
【符号の説明】
１００    メモリセルアレイ
１１０    単一ビット動作モード用セルアレイ領域
１２０    多重ビット動作モード用セルアレイ領域
１３０    単一ビット動作モード用ページバッファ回路
１４０    多重ビット動作モード用ページバッファ回路
４１０    行アドレスバッファ回路
４２０    行アドレス検出器
４３０    単一ビットタイミング制御器
４４０    多重ビットタイミング制御器
【図１】
0003703951.tif 000002
【図２】
0003703951.tif 000003
【図３】
0003703951.tif 000004
【図４】
0003703951.tif 000005