(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に第１絶縁膜を形成し、この第１絶縁膜の所定部分に開口部を形成する工程と、
前記開口部の側壁に第２導電型の不純物を含む導電膜によってサイドウォールスペーサを形成する工程と、
前記サイドウォールスペーサおよび前記第１絶縁膜をマスクとして第１導電型の不純物を導入して、前記サイドウォールスペーサ内側の基板表面部に第１導電型の不純物領域を形成する工程と、
前記不純物領域の表面および前記サイドウォールスペーサの表面に熱酸化によって第２絶縁膜を形成し、同時に前記サイドウォールスペーサからの不純物拡散によって、前記サイドウォールスペーサ直下の基板表面部に第１の第２導電型不純物領域を形成する工程と、
前記第２絶縁膜上にゲート電極を形成する工程と、
前記第１絶縁膜を除去した後、これにより露出した基板表面部に、前記ゲート電極および前記サイドウォールスペーサをマスクとする第２導電型不純物の導入により第２の第２導電型不純物領域を形成する工程とを具備してなる微細ＭＯＳトランジスタの製造方法。
【請求項２】
請求項１記載の微細ＭＯＳトランジスタの製造方法において、前記第１絶縁膜と前記第２絶縁膜はウェットエッチングにおいてエッチング選択性を有することを特徴とする微細ＭＯＳトランジスタの製造方法。
【請求項３】
請求項１記載の微細ＭＯＳトランジスタの製造方法において、前記第１絶縁膜はシリコン窒化膜であることを特徴とする微細ＭＯＳトランジスタの製造方法。
【請求項４】
請求項１記載の微細ＭＯＳトランジスタの製造方法において、前記サイドウォールスペーサおよび前記ゲート電極は多結晶シリコンからなることを特徴とする微細ＭＯＳトランジスタの製造方法。
【請求項５】
請求項１記載の微細ＭＯＳトランジスタの製造方法において、前記第１導電型不純物領域の不純物濃度は前記第１導電型の半導体基板の不純物濃度よりも高濃度であることを特徴とする微細ＭＯＳトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ゲート長が０．１μｍ程度の微細ＭＯＳトランジスタの製造方法に関する。
【０００２】
【従来の技術】
従来の微細ＭＯＳトランジスタの製造方法については、文献「Ａ  Ｎｏｖｅｌ０．１μｍ  ＭＯＳＦＥＴ  Ｓｔｒｕｃｔｕｒｅ  ｗｉｔｈ  Ｉｎｖｅｒｔｅｄ  Ｓｉｄｅｗａｌｌ  ａｎｄ  Ｒｅｃｅｓｓｅｄ  Ｃｈａｎｎｅｌ」ＩＥＥＥＥｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔ．，Ｖｏｌ．１７，Ｎｏ．４，ｐｐ．１５７−１５９，１９９６に開示されている。この文献で開示されている従来の製造方法を図４ないし図６を参照して説明する。従来の方法では、まず図４（ａ）に示すように、Ｐ型シリコン基板１１のフィールド領域となる部分の表面にＬＯＣＯＳ酸化膜１２を形成した後、基板１１上の全面にシリコン酸化膜１３を形成し、このシリコン酸化膜１３には、素子形成領域中チャネル領域に対応する部分に開口部１４を形成する。次に、基板１１上の全面にシリコン窒化膜を堆積させ、このシリコン窒化膜を異方性ドライエッチングでエッチバックすることにより、図４（ｂ）に示すように、開口部１４の側壁にサイドウォールスペーサ１５を形成する。次に、図４（ｃ）に示すように、サイドウォールスペーサ１５とシリコン酸化膜１３をマスクとして、サイドウォールスペーサ１５内側の基板表面部に熱酸化によって、シリコン酸化膜からなるリセス酸化膜１６を形成する。その後、図４（ｄ）に示すようにサイドウォールスペーサ１５をウェットエッチングによって除去した後、シリコン酸化膜１３およびリセス酸化膜１６をマスクとしてヒ素をイオン注入することにより、前記サイドウォールスペーサ１５の除去により露出したリセス酸化膜１６両側の基板表面部にＮ+ 不純物領域１７を形成する。このとき、イオン注入を低加速エネルギで行うことによって浅い接合を形成する。
【０００３】
次に、図５（ａ）に示すように、再びシリコン窒化膜からなるサイドウォールスペーサ１８を開口部１４の側壁にＮ+ 不純物領域１７の表面を覆って形成する。次に、図５（ｂ）に示すように、リセス酸化膜１６をドライエッチングによって除去する。その後、図５（ｃ）に示すように、リセス酸化膜１６の除去によって露出したチャネル領域の基板表面部にＰ型不純物のイオン注入によってパンチスルー抑制用およびしきい値電圧調整用のＰ- 不純物領域１９を形成する。このとき、チャネル領域以外の素子形成領域（ソース／ドレイン形成領域）はシリコン酸化膜１３およびサイドウォールスペーサ１８でマスクされているため不純物は導入されず、したがってＰ- 不純物領域１９はチャネル領域にのみ選択的に形成される。
【０００４】
次に、Ｐ- 不純物領域１９の表面に図６（ａ）に示すようにゲート酸化膜２０を熱酸化により形成する。その後、基板１１上の全面に多結晶シリコン膜を形成し、パターニングすることにより、図６（ｂ）に示すように、ゲー酸化膜２０の上にゲート電極２１を形成する。次に、シリコン酸化膜１３を図６（ｃ）に示すように除去することにより、サイドウォールスペーサ１８より外側の基板素子形成領域を露出させる。その後、ゲート電極２１とサイドウォールスペーサ１８をマスクとしてヒ素をイオン注入することにより、前記露出した基板素子形成領域表面部にＮ+ 不純物領域２２を形成し、Ｎ+ 不純物領域１７と併せてソース／ドレイン領域とする。このとき、同時にゲート電極２１にもヒ素がドープされ、ゲート電極２１の低抵抗化が図られる。以上で微細ＭＯＳトランジスタが完成する。
【０００５】
【発明が解決しようとする課題】
このような製造方法によれば、ゲート長はシリコン酸化膜１３に形成された開口部１４の幅からサイドウォールスペーサ１８の幅を差し引いた幅として与えられる。したがって、シリコン酸化膜１３の開口部１４の形成を最小加工寸法にて行うことにより、最小加工寸法以下の微細なゲート長を有する微細ＭＯＳトランジスタを製造することができる。また、短チャネル効果を抑制するためのソース／ドレイン領域の浅い接合の形成、およびチャネル領域とソース／ドレイン領域の独立した不純物プロファイルの最適化が可能となるため、優れた素子特性と高い素子信頼性を有するＭＯＳトランジスタを製造できる、しかるに、上記のような製造方法では、サイドウォールスペーサを２度形成する必要があり、製造工程が複雑になるという問題点がある。また、リセス酸化膜１６をドライエッチングで除去する際、チャネル領域表面にダメージを与えるという問題点がある。
【０００６】
【課題を解決するための手段】
本発明は上述の課題を解決するために、次のような微細ＭＯＳトランジスタの製造方法とする。まず、第１導電型の半導体基板上に第１絶縁膜を形成し、この第１絶縁膜の所定部分に開口部を形成する。次に、前記開口部の側壁に第２導電型の不純物を含む導電膜によってサイドウォールスペーサを形成する。次に、前記サイドウォールスペーサおよび前記第１絶縁膜をマスクとして第１導電型の不純物を導入して、前記サイドウォールスペーサ内側の基板表面部に第１導電型の不純物領域を形成する。次に、前記不純物領域の表面および前記サイドウォールスペーサの表面に熱酸化によって第２絶縁膜を形成し、同時に前記サイドウォールスペーサからの不純物拡散によって、前記サイドウォールスペーサ直下の基板表面部に第１の第２導電型不純物領域を形成する。次に、前記第２絶縁膜上にゲート電極を形成する。次に、前記第１絶縁膜を除去した後、これにより露出した基板表面部に、前記ゲート電極および前記サイドウォールスペーサをマスクとする第２導電型不純物の導入により第２の第２導電型不純物領域を形成する。
【０００７】
【発明の実施の形態】
次に添付図面を参照して本発明による微細ＭＯＳトランジスタの製造方法の実施の形態を詳細に説明する。図１ないし図３は本発明の実施の形態を工程順に示す断面図である。本発明の実施の形態では、まず図１（ａ）に示すように、Ｐ型シリコン基板３１のフィールド領域部表面に選択酸化法で膜厚３５０〜５００ｎｍのＬＯＣＯＳ酸化膜３２を形成した後、基板３１上の全面に第１絶縁膜としてＣＶＤ法によって膜厚２５０〜３００ｎｍのシリコン窒化膜３３を形成し、このシリコン窒化膜３３には、素子形成領域中チャネル領域に対応する部分に幅０．５μｍ程度の開口部３４を形成する。次に、図１（ｂ）に示すように、開口部３４を埋めて基板３１上の全面に導電膜としてＣＶＤ法によって膜厚２００〜２５０ｎｍの多結晶シリコン膜３５を形成する。そして、この多結晶シリコン膜３５の全面にイオン注入によってＮ型不純物を導入する。このとき、イオン注入の条件は、イオン種Ａｓ+ （ヒ素）、加速エネルギ８０〜９０ｋｅＶ、ドーズ量５〜１０×１０15ｃｍ-2とする。
【０００８】
次に、多結晶シリコン膜３５を異方性ドライエッチングによって全面エッチバックすることにより、図１（ｃ）に示すように、開口部３４の側壁に残存多結晶シリコン膜３５からなるサイドウォールスペーサ３５ａを形成する。ここで、サイドウォールスペーサ３５ａの幅は０．２μｍ程度となるため、サイドウォールスペーサ３５ａ内側のゲート長は０．１μｍ程度となる。次に、図２（ａ）に示すように、シリコン窒化膜３３およびサイドウォールスペーサ３５ａをマスクとしてイオン注入を行うことにより、サイドウォールスペーサ３５ａ内側のチャネル領域に対応する基板表面部に第１導電型不純物領域としてＰ- 不純物領域３６を形成する。このとき、イオン注入はパンチスルー抑制としきい値電圧制御を目的として独立して２種類行う。前者の条件はイオン種Ｂ+ （ホウ素）、加速エネルギ４０〜６０ｋｅＶ、ドーズ量４〜８×１０12ｃｍ-2とし、後者の条件はイオン種ＢＦ2 + （フッ化ホウ素）、加速エネルギ４０〜６０ｋｅＶ、ドーズ量２〜５×１０12ｃｍ-2とする。この条件により形成されたＰ- 不純物領域３６はＰ型シリコン基板３１より不純物濃度が高濃度となる。
【０００９】
次に、熱酸化を実施することにより、図２（ｂ）に示すように、Ｐ- 不純物領域３６の表面にゲート酸化膜３７を形成する。このとき、ヒ素がドープされた多結晶シリコン膜からなるサイドウォールスペーサ３５ａからＰ型シリコン基板３１にヒ素が熱拡散し、サイドウォールスペーサ３５ａ直下の基板部に比較的浅く第１の第２導電型不純物領域としてＮ+ 不純物領域３８が形成される。また、サイドウォールスペーサ３５ａの表面が酸化され、その表面部に膜厚５０〜１００ｎｍのシリコン酸化膜３９が形成される。このシリコン酸化膜３９は、次に形成するゲート電極との層間絶縁膜として作用する。また、このシリコン酸化膜３９と前記ゲート酸化膜３７（第２絶縁膜）はウェットエッチングにおいてシリコン窒化膜３３とエッチングの選択性を有する。次に、基板３１上の全面にＣＶＤ法によって膜厚１００〜２００ｎｍの多結晶シリコン膜を形成し、パターニングすることにより、図３（ａ）に示すように、ゲート酸化膜３７上にゲート電極４０を形成する。次に、ウェットエッチングによってシリコン窒化膜３３を図３（ｂ）に示すように除去することにより、サイドウォールスペーサ３５ａより外側の基板素子形成領域を露出させる。そして、図３（ｃ）に示すように、ゲート電極４０とサイドウォールスペーサ３５ａをマスクとしてＮ型不純物のイオン注入を行うことにより、前記露出した基板素子形成領域表面部に第２の第２導電型不純物領域としてＮ+ 不純物領域４１を形成し、Ｎ+ 不純物領域３８と併せてソース／ドレイン領域とする。このとき、同時にゲート電極４０にもＮ型不純物がドープされ、ゲート電極４０の低抵抗化が図られる。なお、このときのイオン注入の条件は、イオン種Ａｓ+ （ヒ素）、加速エネルギ４０〜５０ｋｅＶ、ドーズ量５〜８×１０15ｃｍ-2とする。その後は図示しないが層間絶縁膜形成、コンタクトホールの開口、配線形成を経てゲート長０．１μｍ程度の微細ＭＯＳトランジスタが完成する。
【００１０】
このような製造方法においては、サイドウォールスペーサ３５ａからの不純物拡散でソース／ドレイン領域の浅い接合（Ｎ+ 不純物領域３８）を形成しているので、サイドウォールスペーサの形成は一度で済み、かつ浅い接合の形成が容易になる。また、シリコン窒化膜３３とサイドウォールスペーサ３５ａをマスクとしてチャネル領域に選択的に不純物を導入するようにし、さらにはシリコン窒化膜３３を選択的に除去した後、ゲート電極４０とサイドウォールスペーサ３５ａをマスクとしてソース／ドレイン領域に選択的に不純物を導入するようにしたので、チャネル領域とソース／ドレイン領域の独立した不純物プロファイルの最適化が可能となる。さらに、チャネル領域で、ドライエッチングによって酸化膜の除去工程を行っていないので、チャネル領域の表面にダメージを与えるということはなくなる。
【００１１】
【発明の効果】
このように本発明の微細ＭＯＳトランジスタの製造方法によれば、チャネル領域とソース／ドレイン領域の独立した不純物プロファイルの最適化が可能となり、しかもチャネル領域の表面にダメージを与えないので、優れた素子特性（飽和電流、相互コンダクタンス、パンスルー特性、サブスレショルド特性）と高い素子信頼性（ホットキャリア特性）を有する微細ＭＯＳトランジスタを製造することができ、しかもこのような微細ＭＯＳトランジスタをサイドウォールスペーサ形成を１回にできることなどから比較的簡便なプロセスにて、かつ歩留り良く製造することが可能となる。
【図面の簡単な説明】
【図１】本発明による微細ＭＯＳトランジスタの製造方法の実施の形態を工程順に示す断面図。
【図２】同実施の形態を示し、図１に続く工程を示す断面図。
【図３】同実施の形態を示し、図２に続く工程を示す断面図。
【図４】従来の微細ＭＯＳトランジスタの製造方法を工程順に示す断面図。
【図５】同従来の方法を示し、図４に続く工程を示す断面図。
【図６】同従来の方法を示し、図５に続く工程を示す断面図。
【符号の説明】
３１    Ｐ型シリコン基板
３３    シリコン窒化膜
３４    開口部
３５    多結晶シリコン膜
３５ａ    サイドウォールスペーサ
３６    Ｐ- 不純物領域
３７    ゲート酸化膜
３８    Ｎ+ 不純物領域
３９    シリコン酸化膜
４０    ゲート電極
４１    Ｎ+ 不純物領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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