(57)【特許請求の範囲】
【請求項１】
その都度の有効値を記憶するために少なくとも２つの不揮発性メモリ領域（Ｚ１，Ｚ２）を有するデータ担体の値を確実に変更するための方法において、
各メモリ領域（Ｚ１，Ｚ２）に少なくとも１つの不揮発性制御メモリセル（ＫＺ１，ＫＺ２）が対応して設けられており、当該メモリセルの状態によってその都度有効なメモリ領域（Ｚ１；Ｚ２）が決定され、次のステップを有する、すなわち、
有効でないメモリ領域（Ｚ２；Ｚ１）に実際値が書込まれ、
先に有効なメモリ領域（Ｚ１；Ｚ２）と、対応する制御メモリセル（ＫＺ１；ＫＺ２）とが同時に消去され、同様に同時に、前記先に書込まれたメモリ領域（Ｚ２；Ｚ１）の制御メモリセル（ＫＺ２；ＫＺ１）がプログラミングされ、その結果該メモリ領域が有効なメモリ領域として検知される、データ担体の値を確実に変更するための方法。
【請求項２】
その都度の有効値を記憶するために少なくとも２つの不揮発性メモリ領域（Ｚ１，Ｚ２）を有するメモリを備えた集積回路装置であり、
各メモリ領域（Ｚ１，Ｚ２）に少なくとも１つの不揮発性制御メモリセル（ＫＺ１，ＫＺ２）が対応して設けられており、当該メモリセルの状態によってその都度有効なメモリ領域（Ｚ１；Ｚ２）が決定される集積回路装置において、
前記制御メモリセル（ＫＺ１，ＫＺ２）のメモリトランジスタ（ＳＴ１，ＳＴ２）の制御ゲート端子が、それぞれ対応するメモリ領域のメモリトランジスタの制御ゲート端子（ＳＧ１，ＳＧ２）に接続されており、
前記制御メモリセルのメモリトランジスタ（ＳＴ１，ＳＴ２）のドレイン端子が、第１の選択トランジスタ（ＡＴ１１，ＡＴ２１）を介して、制御ビット線に接続されており、
前記制御メモリセルのメモリトランジスタ（ＳＴ１，ＳＴ２）のソース端子が、第２の選択トランジスタ（ＡＴ１２，ＡＴ２２）を介して、アースに接続されており、
前記第２の選択トランジスタ（ＡＴ１２；ＡＴ２２）のゲート端子が、同じ制御メモリセル（ＫＺ１，ＫＺ２）のメモリトランジスタの制御ゲート端子に接続されており、
前記第１の選択トランジスタ（ＡＴ１１，ＡＴ２１）のゲート端子が、それぞれ別の制御メモリセルのメモリトランジスタ（ＳＴ２；ＳＴ１）の制御ゲート端子に接続されていることを特徴とする、集積回路装置。
【発明の詳細な説明】
【０００１】
現在様々な用途において、例えば係数状態によって表される値が不揮発性に保持される。このような記憶は有利には、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ならびにフラッシュＥＰＲＯＭ等のＲＯＭにおいて、即ち消去および再度の書込み可能なメモリにおいて行われる。これらのメモリ、値を検出する回路、ならびに値検出経過及びメモリ経過を制御する回路は大抵、集積回路にて実現される。集積回路あるいは集積回路を含む半導体チップは、現在たいがい取扱いの改善のため、カード状のデータ担体に埋め込まれている。大抵の場合、値は金銭残高を示しており、この残金はテレフォンカードでは減ってゆくのみであるが、キャッシュカードでは再度増やされる。しかしこのような値は、例えば車両の走行距離計の状態とすることもできる。
【０００２】
ドイツ特許出願公開第３６３８５０５号公報に、ＥＥＰＲＯＭにおいて計数状態がデータ担体の使用に基づき不揮発性に記憶される揮発性の２進カウンタとして構成されている値カウンタが記載されている。データ担体の使用の開始の際に、ＥＥＰＲＯＭの内容が再び２進カウンタに初期計数状態として伝送される。カウンタは、計数状態によって示される値が低減される方向にのみ作動可能である。このようにしてデータ担体の値が高められないので、詐欺師にとって与えられる操作刺激は僅かにすぎない。
【０００３】
ＷＯ９６／１０８１０に記載のデータ担体は再び充電され、その値を高めることもできる。ここでは、カウンタはＥＥＰＲＯＭメモリセルによって構成されており、次のように実現されている、すなわち、カウンタが多段のカウンタとしてアバクス原理により作動する。カウンタ状態の変化の際の操作を妨げるために、同一に構成された２つのカウンタが設けられており、これらのカウンタは、計数状態が高まる毎に交互に使用される。このようなカウンタの構成は非常に確実であるが、比較的多数のメモリセルが必要となり、大きな面スペースが必要となる。
【０００４】
ヨーロッパ特許出願公開第０３９８５４５号公報から、同様に２進カウンタによって構成されている走行距離計が公知であり、カウンタの計数状態が一定の間隔で不揮発性にメモリセルに記憶される。不揮発性メモリセル、特にＥＥＰＲＯＭのセルは、任意でない頻度で消去され、新たに書込みが可能であるので、順次先行のメモリ領域の”寿命期間”の経過の後に使用される、複数の同一のメモリ領域が設けられている。その都度実際のメモリ領域をマークするために、制御メモリセルが設けられており、その状態が評価される。
【０００５】
公知のカウンタでは、メモリ領域の交換の際にまず新たなメモリ領域が消去される。次いで、実際の計数状態が当該メモリ領域に書込まれる。引続いて、対応する制御メモリセルがプログラミングされる。その後、古いメモリ領域の制御メモリセルが消去される。メモリ領域の交換の際、全部で４つの消去プロセス及びプログラミングプロセスが実施され、このために多大な時間が要される。このことは、例えば２０．０００ｋｍ後に初めてメモリ交換が必要となる走行距離計では、それほど問題にならない。
【０００６】
しかしながら、このことは、それぞれ使用される単位に対して計数状態の変更、すなわちメモリ領域の交換が行われなければならないテレフォンカードでは、許容できない。
【０００７】
本発明の課題は、したがって、メモリに記憶された値を確実に変更するための方法、および一方では少数の不揮発性メモリで機能し、他方迅速なメモリ領域の交換を可能にする、メモリに記憶された値を確実に変更するための集積回路装置を提供することである。
【０００８】
上記課題は、請求項１に記載の本発明の方法および請求項２に記載の本発明の回路装置により解決される。
【０００９】
本発明により、実際値、有利には２進カウンタの計数状態が、このために設けられているメモリ領域に不揮発性にプログラミングされる。当該メモリ領域には少なくとも１つの制御メモリセルが対応して設けられており、そのチャージ状態は、前記メモリ領域がその時点においてイナクティヴ或いは無効なものであることを示す。別のメモリ領域に、その前に有効な値、つまり先行の計数状態が記憶されており、その際、対応する制御メモリセルはこのメモリ領域が有効なメモリ領域であることを示す。
【００１０】
（まだ）無効なメモリ領域に実際値あるいは計数状態が書込まれた後に、（なお）有効なメモリ領域が消去され、本発明の方法では、同時に、対応する制御メモリセルのチャージ状態が変化される、例えば消去される。その結果、このとき当該メモリ領域は無効なメモリ領域として示される。同様に同時に、丁度書込まれたメモリ領域の制御メモリセルのチャージ状態も変化される、例えばプログラミングされる。その結果、当該メモリ領域はこのときには有効なメモリ領域として示される。
【００１１】
本発明の方法では、したがって、メモリ領域の交換毎に、２つの消去およびプログラミングプロセスのみが必要である。操作を防止するため、新たに書込まれたメモリ領域が有効であると特徴付けられる前に、周知の方法で書込まれた値の正当性が検査される。メモリ領域は有利にも、値が桁を有する或いは値を表すカウンタが計数位置を有するのと丁度同数のセルを含んでいる。
【００１２】
本発明の方法を実施可能にする有利な回路装置では、各制御メモリセルのメモリトランジスタに対して２つの選択トランジスタが直列に接続されており、これらの選択トランジスタは、メモリトランジスタのソース端子およびドレイン端子をアースに又はプログラミング電圧が加えられるビット線に接続する。選択トランジスタのゲート端子は相互に次のようにスイッチされている、つまり、他方のメモリトランジスタがプログラミングされる場合、一方のメモリトランジスタが消去される。さらに、制御メモリセルのメモリトランジスタの制御ゲートは、対応するメモリ領域のメモリトランジスタの制御ゲートと次のように接続されている、つまり、メモリ領域の消去により、対応する制御メモリセルも消去される。
【００１３】
次に本発明を実施の形態に基づき図を用いて詳細に説明する。
【００１４】
図１は、本発明の２つのメモリ領域を有する不揮発性メモリの一部を示す。
【００１５】
図２は、メモリ領域の消去或いはプログラミングに必要な電圧値を示したテーブルである。
【００１６】
図１に、２つのメモリ領域Ｚ１，Ｚ２を有するＥＥＰＲＯＭメモリの一部が示されている。メモリは通常の手法で列と行にて実現されており、図示の例では、２つの列と２つの行のみが示されている。
【００１７】
ここでは各々のメモリセルＳＺ１１・・・ＳＺ２２が、絶縁されたメモリ電極を有するメモリトランジスタと、メモリトランジスタに直列に接続された選択トランジスタとから構成されている。メモリトランジスタのソース端子は、スイッチトランジスタＴを介してアースに接続されている。このためスイッチトランジスタＴは、制御端子Ｓを有している。
【００１８】
メモリ領域Ｚ１；Ｚ２のメモリセルＳＺ１１，ＳＺ１２；ＳＺ２１，ＳＺ２２はそれぞれ、メモリの１つの行に配置されており、従って、全てのメモリセルは同時に唯１つの行のアドレス指定により消去、プログラミング、或いは読出し可能である。メモリセルＳＺ１１・・・ＳＺ２２の選択トランジスタのドレイン端子が、ビット線端子ＳＰ１，ＳＰ２に達するビット線に接続されている。ビット線端子ＳＰ１，ＳＰ２にて、記憶されている状態が取出されるか、又は消去／プログラミングのために必要な電圧が印加される。
【００１９】
以下、ＥＥＰＲＯＭセルに対するプログラミング経過、消去経過ならびに読出し経過を、第１のメモリ領域Ｚ１のメモリセルＳＺ１１を例に説明する。
【００２０】
プログラミングの際に、メモリトランジスタの絶縁されたメモリ電極（フローティングゲート）は、正にチャージされる。このため、メモリトランジスタの制御ゲート端子ＳＧ１はアースに接続されており、対応するビット線端子ＳＰ１に約２０Ｖの高いプログラミング電圧が印加される。メモリトランジスタのソース端子は、スイッチトランジスタＴが遮断に切換えられることにより、フローティング電位にされる。高いプログラミング電圧をメモリセルＳＺ１１の選択トランジスタを介してメモリトランジスタのドレイン端子にスイッチできるようにするため、選択トランジスタのゲート端子にも高いプログラミング電圧が印加されなければならない。絶縁されたゲート電極に対する正のチャージにより、メモリトランジスタの使用電圧が負の値にシフトされ、その結果、メモリトランジスタは、制御ゲート端子ＳＧ１が接続されていない場合導通している。
【００２１】
メモリセルを再び消去するため、メモリトランジスタの制御ゲート端子ＳＧ１に高いプログラミング電圧Ｖpが印加され、メモリトランジスタのソース端子はスイッチトランジスタＴを介してアースに接続されている。このようにして、メモリトランジスタの絶縁されたゲート電極は再び放電され、このことにより、メモリトランジスタの単一電圧が上昇し、その結果、メモリトランジスタは、制御ゲート端子ＳＧ１が接続されていない場合遮断される。
【００２２】
メモリセルＳＺ１１の帯電状態を読出すために、選択トランジスタのゲート端子ＡＧ１に、メモリが実現されている集積回路の正の供給電位Ｖccが印加され、その結果メモリは導通し、それにより、メモリセルが選択される。メモリトランジスタがプログラミングされるか否かに依存して、導通する又はしない。このことは、ビット線端子ＳＰ１にて検出できる。
【００２３】
図１では、各メモリ領域Ｚ１；Ｚ２に１つの制御メモリセルＫＺ１；ＫＺ２が対応して設けられている。それぞれの制御メモリセルは、第１の選択トランジスタＡＴ１１；ＡＴ２１、メモリトランジスタＳＴ１；ＳＴ２、および第２の選択トランジスタＡＴ１２，ＡＴ２２により構成されており、これらは直列に接続されている。第２の選択トランジスタＡＴ１２，ＡＴ２２のソース端子はアースに接続されている。第１の選択トランジスタＡＴ１１，ＡＴ２１のドレイン端子は、制御ビット線を介して制御ビット線端子ＳＰＦに接続されている。
【００２４】
制御メモリセルＫＺ１，ＫＺ２のメモリトランジスタＳＴ１，ＳＴ２の制御ゲート端子は、メモリ領域Ｚ１，Ｚ２のメモリトランジスタの制御ゲート端子ＳＧ１，ＳＧ２に接続されている。第１制御メモリセルＫＺ１の第１選択トランジスタＡＴ１１のゲート端子及び第２制御メモリセルＫＺ２の第２選択トランジスタＡＴ２２のゲート端子は、第２制御メモリセルＫＺ２のメモリトランジスタＳＴ２の制御ゲート端子に接続されており、一方、第１制御メモリセルＫＺ１の第２選択トランジスタＡＴ１２のゲート端子及び第２制御メモリセルＫＺ２の第１選択トランジスタＡＴ２１のゲート端子は、第１制御メモリセルＫＺ１のメモリトランジスタＳＴ１の制御ゲート端子に接続されている。
【００２５】
このような制御メモリセルの相互のおよびメモリ領域との接続あるいは切換えにより、メモリ領域Ｚ１又はＺ２の消去の際に同時に、対応する制御メモリセルＫＺ１又はＫＺ２が消去され、その都度別の制御メモリセルＫＺ２又はＫＺ１がプログラミングされる。このために、制御ビット線端子ＳＰＦに高い正電位Ｖpが印加されなければならない。
【００２６】
図２は、消去プロセス或いはプログラミングプロセスのために、標準的な端子ＡＧ１，ＳＧ１，ＡＧ２，ＳＧ２，ＳＰ１，ＳＰ２，ＳＰＦ，Ｓに印加される電圧が記されたテーブルを示す。この場合テーブルの上部に、第２のメモリ領域Ｚ２への書込みプロセスに対する電圧が示されている。ここでは０／Ｖpなる記述は、論理０又は論理１が書込まれるかどうかに依存して、アース電位又は正のプログラミング電圧がそれぞれのビット線端子に印加されることを示している。第１メモリ領域Ｚ１の選択トランジスタのゲート端子ＡＧ１の電圧に関する記入の欠落は、第１のメモリ領域Ｚ１の消去の場合、消去プロセスに対する当該電圧値が重要でないことを意味している。
【００２７】
図２のテーブルは、まず第２メモリ領域Ｚ２に実際値が書込まれ、引き続いて第１メモリ領域Ｚ１が消去され、対応する制御メモリセルＫＺ１，ＫＺ２がプログラミング或いは消去されることを示す。相応して、次の値を記憶するために、まず第１メモリ領域Ｚ１が書込まれ、次いで第２メモリ領域Ｚ２が消去され、制御メモリセルＫＺ２，ＫＺ１は再び帯電状態を変化される、以下同様。この構成により、常にまず新しい係数状態が書込まれ、一方、古い係数状態はまだ保持されており、有効な書込みが実施された後にようやく消去される、したがって、エラーのリスクが最小限となる。
【００２８】
本発明を、メモリと選択トランジスタとによって構成される従来のメモリセルを有するＥＥＰＲＯＭメモリに基づいて説明した。しかしながら本発明は、例えばメモリセルが唯一つのトランジスタから成るフラッシュＥＰＲＯＭメモリセルにも容易に適用できる。当業者には全く良く知られていることであるので、メモリの端子への電圧のスイッチを示す図と説明およびカウンタの出力側とメモリの入力側との接続は省略した。特別な回路として固定配線されており、有利には同じ集積回路上に設けられているか、又はマイクロプロセッサによって構成されている制御装置により、全過程が制御される。制御装置とカウンタ及び本発明の回路装置との接続、ならびに本発明の方法に拠るこれらの素子の駆動制御は当業者には良く知られたものである。
【図面の簡単な説明】
【図１】  本発明の２つのメモリ領域を有する不揮発性メモリの一部を示す。
【図２】  メモリ領域の消去或いはプログラミングに必要な電圧値を示したテーブルである。
【図１】
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【図２】
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