(57)【特許請求の範囲】
【請求項１】
情報を記憶する複数のメモリセルと、
複数のワード線及びデータ線と、
記憶したデータを出力する出力回路と、
アドレスの下位ビット信号に対応して前記ワード線のうち１本を選択する第１のデコーダと、
前記データ線と前記出力回路を接続する複数のパストランジスタと、
アドレスの上位ビット信号に対応して前記パストランジスタのうち１つを選択してオンにする第２のデコーダと、
データ読み出し前に前記データ線をあらかじめチャージするためのプリチャージ用トランジスタと、
前記プリチャージ用トランジスタが前記パストランジスタよりも前記チャージのための電源側に設けられ、前記プリチャージ用トランジスタをオンにするタイミングを遅延させる遅延手段とを備えたことを特徴とした半導体記憶装置。
【請求項２】
請求項１において、
アクセスされるアドレスが連続的に変化することを特徴とする半導体記憶装置。
【請求項３】
請求項１から２のいずれかにおいて、
前記プリチャージ用トランジスタのドレインと前記データ線とを前記パストランジスタを介して接続することを特徴とした半導体記憶装置。
【請求項４】
特性を補正するための補正手段を有するセンサにおいて、
前記補正手段に、上記請求項１から３のいずれか記載の半導体記憶装置を用いたことを特徴としたセンサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びこれを適用したセンサに関し、特に低消費電流のＲＯＭまたはＲＡＭ及びこれを適用した圧力センサに関する。
【０００２】
【従来の技術】
近年、各種演算処理を行うマイクロコンピュータなどの集積回路は、高速化，大規模化する傾向にあり、これらを達成しながら同時に消費電流を低減するという課題を有する。これに伴い、ＲＯＭあるいはＲＡＭといったチップ内蔵の半導体記憶装置に関しても低消費電流化が要求されている。以下に、半導体記憶装置の一例として特にＲＯＭについて従来例を説明する。
【０００３】
図１０に従来のプリチャージ方式を用いたＲＯＭの代表的な構成例を示す。
【０００４】
ＲＯＭは、制御プログラム，演算プログラムなど不揮発のデータを記憶するための半導体記憶装置である。以下説明するＲＯＭにおいて、メモリ部は、メモリ容量ｎ×ｍビット、つまりワード線がｎ本，データ線がｍ本のｎ行×ｍ列のマトリックスで構成されているものとする。
【０００５】
図１０に示したＲＯＭは、メモリセル５０から成りデータが不揮発に記憶されるメモリセルアレイ５，アドレスラッチ４からＲＯＭに送られるアドレス信号４４に応じて、メモリセルアレイのｎ本のワード線１０の中から１本を選択するＸデコーダ１，ｍ本のデータ線３０をプリチャージするｍ個のプリチャージ用トランジスタ９０，データ線のデータを読み出す出力回路７，この出力回路とデータ線を接続するｍ個のパストランジスタ６０から成るＹスイッチ６，アドレスラッチ４からＲＯＭに送られるアドレス信号４４に応じて、ｍ本のＹスイッチ制御信号線２０の中から１本を選択するＹデコーダ２により構成される。
【０００６】
図１０の半導体記憶装置の回路動作について、クロック及び各信号線の電位変化を表わす図１１のタイミングチャートを用いて説明する。
【０００７】
まず、クロック（ＣＬＫ）がローレベル（以下、Ｌと記す）からハイレベル  （以下、Ｈと記す）に変わるとき、つまりクロックの立ち上がりにおいて、アドレスラッチ４からアドレス信号４４がＸデコーダ１及びＹデコーダ２に送られ、デコードが開始される。アドレスのデコードはクロックがＨの期間には完了し、ｍ本のＹスイッチ制御信号線２０のうち１本が選択され、Ｈになる。
【０００８】
また、同じくクロックの立ち上がりに伴い、プリチャージ制御信号９がＬになり、プリチャージ用トランジスタ９０がオンになる。これによりｍ本のデータ線３０が電源電圧ＶDDまで、つまりＨにプリチャージされる。クロックがＨの期間は、Ｘデコーダ１には、クロックの逆相信号、つまりＬが入力されているので、ワード線１０はいずれもＨにならず、データ線にプリチャージした電荷を引き抜くことはない。
【０００９】
次にクロックがＬになると、ｎ本のワード線１０のうち１本が選択され、Ｈになる。この時、Ｎチャネルトランジスタが形成されているメモリセルを選択した場合は、データ線の電荷が引き抜かれてデータ線はＬになり、出力回路７を通って出力信号８が出力される。一方、Ｎチャネルトランジスタが形成されていないメモリセルを選択した場合は、データ線の電荷が引き抜かれずにデータ線はＨを維持し、出力回路７を通って出力信号８が出力される。このように、メモリセルアレイ５の各メモリセル５０には、Ｎチャネルトランジスタの有無によって製造時にデータ“１”または“０”をプログラムする。
【００１０】
以上説明したように、プリチャージ方式のＲＯＭにおいては、クロックがＨの期間に“アドレスのデコード”と“データ線のプリチャージ”という二つの動作を完了させることが必須である。
【００１１】
上記の従来例の他に、改良されたビット線プリチャージ方式を用いた半導体記憶装置の公知例として、例えば、特開平6−119793 号が開示されている。
【００１２】
また、ＲＯＭあるいはＲＡＭをセンサ、特に圧力センサの補正手段の一部として用いている公知例には、特開平9−113310号，特開平10−281912 号があるが、これらの半導体記憶装置の具体的な回路構成については特に記されていない。
【００１３】
【発明が解決しようとする課題】
図１０に示した従来の半導体記憶装置は上記のように構成されているため、実際に選択されたアドレスに関係なくｍ本全てのデータ線が、クロックがＨの期間にプリチャージされる。これは、図１１のタイミングチャートに示すように、クロックがＨの期間にプリチャージとデコードをパラレルに行うため、この期間内には、アドレスに応じた１本のデータ線を選択することができず、全てのデータ線をプリチャージしておく必要があるためである。
【００１４】
上記のように、クロックがＬの期間にワード線が１本Ｈになるが、選択されていないデータ線においても、このデータ線と、Ｈになっているワード線の交点に位置するメモリセルにＮチャネルトランジスタが形成されている場合は、電荷の引き抜きが起こってしまう。このデータ線は、次のサイクルにおいて、再度プリチャージしなくてはならない。このように、全てのデータ線をプリチャージするという従来の回路構成では、無駄な消費電流が多くなり、結果としてメモリセルアレイにおける消費電流が増大するという問題がある。
【００１５】
この問題を解決するために、例えば、特開平6−119793 号では、選択されたアドレスのデータ線だけをプリチャージするデータ線選択プリチャージ方式を提案している。
【００１６】
この方式は、クロックがＨの期間の比較的前半においてアドレスのデコードが完了するため、この動作が完了した後で、選択されたデータ線をプリチャージする、つまりクロックがＨの期間でデコードとプリチャージをシリアルに行うことが可能であるということを利用している。これにより、プリチャージ用トランジスタのドレインとメモリセルアレイのデータ線とをＹスイッチを介して接続する回路構成をとり、選択されたアドレスのデータ線をプリチャージすることができる。このように、本方式は、上記の全てのデータ線をプリチャージするという従来方式に比べて、プリチャージ時の消費電流の大幅な低減を実現できる。
【００１７】
しかし、特開平6−119793 号の回路方式では、アドレスのデコードとデータ線のプリチャージが、クロックの立ち上がりから同時に行われるため、デコード完了前にプリチャージ用トランジスタがオンになる可能性がある。このため、実際には、プリチャージ用トランジスタがオンになってから、デコードが完全に完了する、つまり選択された１つのパストランジスタのみがオンになるまでの期間は、そのサイクルで選択されていないアドレスのデータ線をプリチャージしてしまうという問題がある。特に、特開平6−119793 号では、メモリセルのアドレスをワード線に沿って配置しているので、連続したアドレスをアクセスする際にも、１サイクル毎に異なったデータ線につながるパストランジスタをオンしていかなくてはならないため、上記の理由により、前のサイクルで選択したアドレスのデータ線を再度プリチャージしてしまう。また、Ｘデコーダのみならず、Ｙデコーダの出力も毎サイクル変化することになり、デコーダの消費電流も増加してしまう。
【００１８】
本発明は以上のような事情を鑑みてなされたものであり、その主たる目的は選択されたアドレスのデータ線を１本だけプリチャージし、プリチャージ時の消費電流の大幅な低減を実現することにある。
【００１９】
また、本発明の別の目的は、センサ毎にその特性を補正するための補正手段を有するセンサに上記のような低消費電流の半導体記憶装置を適用することにより、低消費電流のセンサを実現することにある。
【００２０】
【課題を解決するための手段】
上記目的は、情報を記憶する複数のメモリセルと、複数のワード線及びデータ線と、
記憶したデータを出力する出力回路と、アドレスの下位ビット信号に対応して前記ワード線のうち１本を選択する第１のデコーダと、前記データ線と前記出力回路を接続する複数のパストランジスタと、アドレスの上位ビット信号に対応して前記パストランジスタのうち１つを選択してオンにする第２のデコーダと、データ読み出し前に前記データ線をあらかじめチャージするためのプリチャージ用トランジスタと、前記プリチャージ用トランジスタが前記パストランジスタよりも前記チャージのための電源側に設けられ、前記プリチャージ用トランジスタをオンにするタイミングを遅延させる遅延手段とを備えた半導体記憶装置により達成される。
【００２３】
また、本発明は、前記プリチャージ用トランジスタのドレインと前記データ線とを前記パストランジスタを介して接続することを特徴としている。
【００２４】
さらに、上記のような構成の半導体記憶装置を、センサ毎にその特性を補正するための補正手段を有するセンサに適用することによって、低消費電流のセンサを実現できる。
【００２５】
【発明の実施の形態】
本発明の半導体記憶装置及びそれを用いたセンサの実施例を、図面を用いて詳細に説明する。
【００２６】
図１に本発明の半導体記憶装置に係わる第１の実施例を示す。本実施例は、アドレス信号が、この半導体記憶装置のみにアドレス信号を送るプログラムカウンタから入力され、アドレスの下位ビット信号をＸデコーダに、上位ビット信号をＹデコーダに入力する半導体記憶装置に関する。
【００２７】
図１の実施例は特にＲＯＭについて記したものであるが、メモリセルにフリップフロップを用いればＲＡＭにも適用できるものである。以下説明するのはプリチャージ方式のＲＯＭであり、そのメモリ部は、メモリ容量ｎ×ｍビット、つまりワード線がｎ本，データ線がｍ本のｎ行×ｍ列のマトリックスで構成されている。
【００２８】
図１に示したＲＯＭ１００は、このＲＯＭ１００のみにアドレス信号を送るプログラムカウンタ２００に接続されており、データが記憶されるメモリセルアレイ５，プログラムカウンタ２００からＲＯＭ１００に送られるアドレス信号４１に応じて、メモリセルアレイのｎ本のワード線１０の中から１本を選択するＸデコーダ１，データ線３０をプリチャージするプリチャージ用トランジスタ９０，データ線のデータを読み出す出力回路７，この出力回路とデータ線を接続するｍ個のパストランジスタ６０から成るＹスイッチ６，プログラムカウンタ２００からＲＯＭ１００に送られるアドレス信号４２に応じて、ｍ本のＹスイッチ制御信号線２０の中から１本を選択するＹデコーダ２により構成される。
【００２９】
従来のマイコンとは異なり、プログラムカウンタがＲＯＭのみにアドレス信号を送る構成とすることにより、プログラムカウンタがレジスタ，ＲＡＭなどのＲＯＭ以外のハードモジュールの実行アドレスを指定することがなくなり、常に何らかの処理を行うためのプログラムが実行されるため、電源投入時の初期設定のための回路や暴走対策のためのリセット回路が不要になる。
【００３０】
プリチャージ用トランジスタ９０のドレインは、Ｙスイッチ６を介してメモリセルアレイのデータ線３０と接続されている。このため、Ｙデコーダ２において選択したパストランジスタのみをオンにして、選択されたアドレスのデータ線をプリチャージすることができ、全てのデータ線をプリチャージするという従来方式に比べて、プリチャージ時の大幅な消費電流低減を実現できる。また、プリチャージ用トランジスタの数も１／ｍ（ｍはデータ線の本数）にまで減らすことができる。
【００３１】
さらに、本実施例の重要な特徴は、Ｘデコーダ１にアドレスの下位ビット信号４１を、Ｙデコーダ２にアドレスの上位ビット信号４２を入力するところにある。これにより、特開平6−119793 号とは異なり、図１に示すようにデータ線方向にメモリセルアレイ５のアドレスを▲１▼から順次配置することができる。このような回路方式は、一般的にプログラムには局所性があり、これに応じてＲＯＭのアドレスは、例えば▲１▼→▲２▼→▲３▼→…のように連続的にアクセスされる頻度が高いということを利用して考案されたものである。
【００３２】
本発明によって、選択されていないアドレスのデータ線をプリチャージすることがなくなり、特開平6−119793 号の回路方式に比べて消費電流が低減可能であることを、ＲＯＭ１００の各信号線の電位変化を示した図２のタイミングチャートを用いて説明する。
【００３３】
まず、クロック（ＣＬＫ）がローレベル（Ｌ）からハイレベル（Ｈ）に変わるとき、つまりクロックの立ち上がりで、プログラムカウンタ２００においてそのサイクルで選択するアドレスデータがセットされ、アドレスの下位ビット信号４１がＸデコーダ１に、アドレスの上位ビット信号４２がＹデコーダ２に入力されデコードが開始される。アドレスのデコードはクロックがＨの期間には完了し、ｍ本のＹスイッチ制御信号２０のうち１本が選択され、Ｈになる。
【００３４】
また、同じくクロックの立ち上がりに伴い、プリチャージ制御信号９がＬになり、プリチャージ用トランジスタ９０がオンになる。これにより選択されたデータ線３０が電源電圧ＶDDまで、つまりＨにプリチャージされる。クロックがＨの期間は、Ｘデコーダ１には、クロックの逆相信号、つまりＬが入力されているので、ワード線１０はいずれもＨにならず、データ線にプリチャージした電荷を引き抜くことはない。
【００３５】
この時、前サイクルと同一のデータ線のアドレスが選択されたときは、Ｙデコーダの出力に全く変化はなく、選択されていないデータ線にプリチャージされることが回避でき、消費電流を低減することができる。
【００３６】
次にクロックがＬになると、ｎ本のワード線１０のうち１本が選択され、Ｈになる。この時、Ｎチャネルトランジスタが形成されているメモリセルを選択した場合は、データ線の電荷が引き抜かれてデータ線はＬになり、出力回路７を通って出力信号８が出力される。一方、Ｎチャネルトランジスタが形成されていないメモリセルを選択した場合は、データ線の電荷が引き抜かれずにデータ線はＨを維持し、出力回路７を通って出力信号８が出力される。このように、メモリセルアレイ５の各メモリセル５０には、Ｎチャネルトランジスタの有無によって製造時にデータ“１”または“０”をプログラムする。
【００３７】
以上のように、本発明の回路方式は、一般的にプログラムに局所性があることを利用しているが、さらに、図３に示すように分岐命令をなくし、命令を順次実行させるようにプログラムを作成することによって、より低消費電流化を実現することができる。この場合、プログラムカウンタが常に１つずつ加算されるため、図２のタイミングチャートに示すように、Ｙデコーダの出力はｎサイクルの期間確定している。このため、ｎサイクルの期間は、例えばパストランジスタ６０−１がオンしているだけで、これ以外のパストランジスタ(６０−２〜６０−ｍ)はオフしているため、選択されたデータ線３０−１のみがプリチャージされ、これ以外のデータ線（３０−２〜３０−ｍ）がプリチャージされることは確実に回避できる。もっとも、ｎ＋１サイクル目に隣のデータ線３０−２にアドレスが移るときには、前述したように、Ｙデコーダの出力が変化するため、前サイクルまで選択されていたデータ線３０−１を再度プリチャージしてしまう可能性があるが、一般にｎは１に比べて十分に大きいため、このようなことが起こる頻度は極めて少ない。
【００３８】
上記のようなプログラムを格納するＲＯＭに本発明の方式を適用することにより、全データ線をプリチャージする従来方式のＲＯＭと比較して、プリチャージ時の消費電流を１／ｍ（ｍはデータ線の本数）にまで低減できる。さらに、Ｙデコーダの消費電流を特開平6−119793 号の回路方式と比べて１／ｎ（ｎはワード線の本数）にまで低減できる。以上の消費電流低減は、プリチャージ回路あるいはＹデコーダ以外の部分の消費電流を増やさずに、またメモリ全体の回路面積を大きくすることなく実現できる。
【００３９】
さて、分岐命令のないプログラムは、例えば無限ループに入ることにより暴走するといったことを避けられるという特徴を有する。このため、リセット回路が不要になり、マイクロコンピュータ自体を小型化することができる。このような分岐命令のないプログラムは、高い信頼性が要求され、かつ、小型化，低消費電流が要求される機器、例えば人体に入って患部の治療を行うマイクロロボット等の医療機器に搭載するマイクロコンピュータのプログラムとして利用できる。このようなことを実現する場合、上記プログラムを格納するＲＯＭとして、本発明のＲＯＭが最適である。
【００４０】
図４に本発明の半導体記憶装置に係わる第２の実施例を示す。本実施例は、アドレス信号が、メモリ，レジスタなどの各種ハードモジュール共通のアドレスバスから入力され、アドレスの下位ビット信号をＸデコーダに、上位ビット信号をＹデコーダに入力する半導体記憶装置に関する。
【００４１】
図４の実施例は特にＲＯＭについて記したものであるが、メモリセルにフリップフロップを用いればＲＡＭにも適用できるものである。アドレス信号４１あるいは４２がアドレスバス１５０からＲＯＭ１００に入力されている以外は、図１に示した第１の実施例のＲＯＭと同様の回路構成となっている。ＲＯＭも含めて全てのハードモジュールの実行アドレスを１本のアドレスバスによって指定する構成は、従来のマイクロコンピュータにおいて一般的に採用されている。
【００４２】
本実施例においてもＸデコーダ１にアドレスの下位ビット信号４１を、Ｙデコーダ２にアドレスの上位ビット信号４２を入力する構成としている。回路動作は本発明第１の実施例で説明したものと同じであるが、ＲＯＭのアドレスが選択されている期間だけＲＯＭを動作させるために、クロック信号とＣＥ（チップイネーブル）信号の論理積をとっている。例えば、ＲＯＭが選択されたときはＣＥ信号がＨになり、ＲＯＭが選択されていない期間はＣＥ信号がＬになり、ＲＯＭの全ての動作は停止する。
【００４３】
本実施例の特徴は、Ｙデコーダ２の前段にアドレスバス１５０から送られてくるアドレスの上位ビット信号４２を保持するためのアドレスラッチ４を設けたことにある。アドレスラッチ４は、ＲＯＭが非選択の期間も、最後に選択されたＲＯＭのアドレスの上位ビット信号を保持し、この時に選ばれた例えばパストランジスタ６０−１はオンし続ける。このため、次にＲＯＭが選ばれたときに、前回選択されたデータ線(例えば３０−１)と同じデータ線３０−１が選択された場合は、Ｙデコーダの出力はすでに確定しているため、非選択のデータ線をプリチャージすることを回避できる。前述したように、一般的にＲＯＭあるいはＲＡＭのアドレスは、例えば▲１▼→▲２▼→▲３▼→…のように連続的にアクセスされる頻度が高いため、アドレスバスからアドレス信号を受け取るＲＯＭ、あるいはＲＡＭについても、本発明による回路構成とすることで消費電流を低減することができる。
Ｙデコーダ２の前段にアドレスラッチ４を設けない場合は、Ｙデコーダはアドレスバス１５０に直接接続されることになり、ＲＯＭが選択されていない期間もＹデコーダの入力信号は、他のハードモジュールのアドレスを選択する信号に応じて変化してしまう。また、同じくＹデコーダ２の前段にアドレスラッチ４を設けない場合において、Ｙデコーダの入力信号を変化させないようにアドレス信号４２とＣＥの論理積をＹデコーダ２に入力する回路構成としても、ＲＯＭ非選択の期間、Ｙデコーダの入力信号は全てＬに固定されてしまう。いずれの場合も、次にＲＯＭが選択されたとき、Ｙデコーダの出力が確定するまでの時間が長くなり、この不確定の期間にそのサイクルで選択しないアドレスのデータ線がプリチャージされ、消費電流が増大するという問題を有する。
【００４４】
図５に本発明の半導体記憶装置に係わる第３の実施例を示す。本実施例は、アドレス信号が、この半導体記憶装置のみにアドレス信号を送るプログラムカウンタから入力され、遅延手段を備えた半導体記憶装置に関する。
【００４５】
図５の実施例は特にＲＯＭについて記したものであるが、メモリセルにフリップフロップを用いればＲＡＭにも適用できるものである。以下説明するのはプリチャージ方式のＲＯＭであり、そのメモリ部は、メモリ容量ｎ×ｍビット、つまりワード線がｎ本，データ線がｍ本のｎ行×ｍ列のマトリックスで構成されている。
【００４６】
図５に示したＲＯＭ１００は、このＲＯＭ１００のみにアドレス信号を送るプログラムカウンタ２００に接続されており、データが記憶されるメモリセルアレイ５，プログラムカウンタ２００からＲＯＭ１００に送られるアドレス信号４４に応じて、メモリセルアレイのｎ本のワード線１０の中から１本を選択するＸデコーダ１，データ線３０をプリチャージするプリチャージ用トランジスタ９０，データ線のデータを読み出す出力回路７，この出力回路とデータ線を接続するｍ個のパストランジスタ６０から成るＹスイッチ６，プログラムカウンタ２００からＲＯＭ１００に送られるアドレス信号４４に応じて、ｍ本のＹスイッチ制御信号線２０の中から１本を選択するＹデコーダ２、そして遅延手段９５により構成される。
【００４７】
なお、従来のマイコンとは異なり、プログラムカウンタがＲＯＭのみにアドレス信号を送る構成とすることの利点は、本発明第１の実施例で述べた通りである。
【００４８】
また、本実施例ではプリチャージ用トランジスタ９０のドレインは、Ｙスイッチ６を介してメモリセルアレイのデータ線３０と接続されている。このため、Ｙデコーダ２において選択したパストランジスタのみをオンにして、選択されたアドレスのデータ線をプリチャージすることができ、全てのデータ線をプリチャージするという従来方式に比べて、プリチャージ時の消費電流の大幅な低減を実現できることも本発明第１の実施例で述べた通りである。
【００４９】
本実施例の特徴は、プリチャージ制御信号線９にクロック信号の到達を遅らせる遅延手段９５を設けたところにある。また、本実施例ではデコーダへのアドレス信号の入力の仕方については特に制限する必要がない。以下、図６のタイミングチャートを用いて、本実施例の回路動作と消費電流低減の効果について説明する。
【００５０】
まず、クロックがＬからＨに変わるとき、つまりクロックの立ち上がりで、プログラムカウンタ２００においてそのサイクルで選択するアドレスデータがセットされ、アドレス信号４４がＸデコーダ１及びＹデコーダ２に入力されデコードが開始される。アドレスのデコードはクロックがＨの期間には完了し、ｍ本のＹスイッチ制御信号２０のうち１本が選択され、Ｈになる。また、同じくクロックの立ち上がりに伴い、プリチャージ制御信号９がＬになり、プリチャージ用トランジスタ９０がオンになる。これにより選択されたデータ線３０が電源電圧VDDまで、つまりＨにプリチャージされる。
【００５１】
クロックがＬの期間での読み出し動作については、本発明第１の実施例で述べた通りである。
【００５２】
本実施例では、クロックがＨの期間におけるデコード，プリチャージという二つの動作をこの順番でシリアルに行うために遅延手段９５を設けている。つまり、図６に示すように、Ｙスイッチ制御信号２０が完全に確定して、選択されたアドレスのデータ線に接続しているパストランジスタのみがオンになった後で、プリチャージ用トランジスタ９０をオンにしてプリチャージを開始する。このような構成とすることで、確実に選択されたデータ線のみをプリチャージでき、プリチャージ時の消費電流を低減することが可能となる。また、アドレスが不連続にアクセスされたり、連続的にアクセスされても特開平6−119793 号の回路構成のようにメモリセルのアドレスがワード線方向に配置されることによって、選択されるデータ線が前サイクルで選択したデータ線と異なる場合でも、Ｙデコーダの出力確定後にプリチャージを行うことによって、例えば前サイクルで選択したデータ線を再度プリチャージするといったことが回避でき、消費電流を低減できる。
【００５３】
さらに、本実施例は以下のような利点を有する。一般に、全動作期間を通じて、クロックの立ち上がりの瞬間は、メモリ以外にもロジックやレジスタ等が一斉に動作するため、チップ全体の消費電流は最大となる。電源ラインには、寄生抵抗も含めて種々の抵抗成分がついているが、クロックの立ち上がり時には、このピーク電流の値に比例して前記抵抗成分による電圧降下が生じるため、チップの内部における電源電圧は外部からこのチップに供給している電源電圧に比べて低くなる。電源電圧の低下は、回路の動作速度の低下を招き、誤動作を引き起こす可能性があるため、ピーク電流はできるだけ低減する必要がある。本発明によると、プリチャージをクロックの立ち上がりから遅らせることができるため、クロックの立ち上がり時のチップ全体の消費電流をプリチャージに要する電流分だけ低減できる。これにより、他のハードモジュールの電圧降下による動作速度の低下を緩和することができる。
【００５４】
本実施例において、クロックの立ち上がりから、プリチャージ制御信号９をアドレスのデコード期間以上の時間変化させないための遅延手段９５としては、例えばインバータやＮＡＮＤ，ＮＯＲ等のゲートを多段にわたって接続した回路を用いれば良い。
【００５５】
図７に本発明の半導体記憶装置に係わる第４の実施例を示す。本実施例は、アドレス信号が、メモリ，レジスタなどの各種ハードモジュール共通のアドレスバスから入力され、遅延手段を備えた半導体記憶装置に関する。
【００５６】
図７の実施例は特にＲＯＭについて記したものであるが、メモリセルにフリップフロップを用いればＲＡＭにも適用できるものである。アドレス信号４４がアドレスバス１５０からＲＯＭ１００に入力されている以外は、回路構成の特徴及びその効果は、前記本発明第３の実施例と同様である。
【００５７】
本実施例では、遅延手段９５を備えているため、前記本発明第２の実施例（図４）のようにＹデコーダの前段にアドレスラッチを付加してアドレス信号を保持しておく必要はない。ＲＯＭが選択されてからアドレスのデコードを開始しても、このデコードの動作が完了した後にプリチャージが行われるためである。本実施例ではアドレスラッチの代わりに、ＲＯＭ非選択のときにＹデコーダが無駄な電流を消費しないように、Ｙデコーダに入力されるアドレス信号とＣＥ信号の論理積をとることのできるゲートを設けている。
【００５８】
なお、以上説明した実施例１から４において、クロック信号としては、ノンオーバーラップの２相クロックを用いても良い。２相クロックを用いると、クロックスキューによる誤動作を避けることができる。
【００５９】
図８に本発明の第５の実施例を示す。本実施例は、実施例１から４に記載した低消費電流の半導体記憶装置をセンサ、特に圧力センサの補正手段の一部として適用した例である。一般にセンサの出力特性は、センサ毎にばらつき、また同一のセンサでも温度によって変化する。このような圧力センサのゼロ点，感度，温度等の特性を所望の出力特性に補正するために補正手段が必要となる。
【００６０】
図８に示した本実施例における圧力センサの補正手段３００の動作について説明する。まず、圧力センサ３０１からの補正前のアナログ出力信号３０２を補正手段３００に入力する。この信号３０２をＡ／Ｄ変換器３０４によって、また補正手段３００の中に含まれる温度センサ３０３のアナログ出力信号をＡ／Ｄ変換器３０５によってデジタル信号に変換し、両方の信号を演算器３０６に入力する。演算器３０６はＰＲＯＭ（プログラマブルＲＯＭ）３０９から補正係数データ３１１を読み出し補正演算を行う。補正演算後のデータはＤ／Ａ変換器３０７でアナログ信号に変換され、特性補正済みのセンサ出力３０８として出力される。補正係数データ３１１は、圧力センサ３０１の特性検査後にシリアル・コミュニケーション・インターフェイス（ＳＣＩ）３１０を介して、外部からPROM309 に書き込まれる。また、本補正手段はクロック発生器３１２を内蔵しており、クロック信号を演算器３０６に供給している。
【００６１】
上記の補正手段３００において、ＲＯＭ、あるいはＲＡＭといったメモリは、演算器３０６に内蔵されている。図９に演算器３０６の構成を示す。補正演算等の演算プログラムは、プログラム格納ＲＯＭ１００に記憶される。プログラムカウンタ２００は、実行する命令に応じてプログラム格納ＲＯＭ１００のアドレスを指定する。本実施例では、プログラムに分岐命令がなくプログラムカウンタが常時クロック毎に１つずつ加算され、連続的にＲＯＭのアドレスを指すように構成しているため、上記本発明第１の実施例に記載のＲＯＭを用いることによってセンサ出力の補正手段３００の低消費電流化を実現できる。
【００６２】
ＲＯＭの指定されたアドレスのデータは、命令コードバス４００に送られプログラムが実行される。例えば、ＲＯＭのデータの最上位ビットは命令コードであり、残りのビットでレジスタ４０１，演算ユニット(ＡＬＵ)４０２，RAM403等、そのサイクルで動作させるデバイスのアドレスを指定する。前記命令コードにより、例えば、これが１であれば実行アドレスで指定したデバイスからレジスタ４０１に、第１のデータバス４０４を介してデータを転送する動作（読み出し）を、０であればレジスタ４０１から実行アドレスで指定したデバイスに、第２のデータバス４０５を介してデータを転送する動作（書き込み）を指定する。以上のように、２本のデータバスを介して各デバイス間でデータをやり取りすることにより、プログラムに従って補正演算を実行する。このような構成においては、ＲＡＭ４０３についても本発明第２あるいは第４の実施例に記載のＲＡＭを用いることによってセンサ出力の補正手段３００の低消費電流化を実現できる。
【００６３】
本実施例は、一般的に半導体記憶装置のアドレスは連続的にアクセスされる頻度が高いということを利用して考案されたものであり、情報を記憶する複数のメモリセルと、複数のワード線及びデータ線と、記憶したデータを出力する出力回路と、アドレス信号に対応して前記ワード線のうち１本を選択する第１のデコーダと、前記データ線と前記出力回路を接続する複数のパストランジスタと、アドレス信号に対応して前記パストランジスタのうち１つを選択してオンにする第２のデコーダと、データ読み出し前に前記データ線をあらかじめチャージするためのプリチャージ用トランジスタから構成した半導体記憶装置において、前記第１のデコーダにアドレスの下位ビット信号を入力し、前記第２のデコーダにアドレスの上位ビット信号を入力し、メモリセルアレイのアドレスをデータ線方向に順次配置することによって、選択したアドレスのデータ線のみをプリチャージできるため、従来方式に比べてプリチャージ時の消費電流を低減することができる。
【００６４】
特に、分岐命令がなく、命令を順次実行するようなプログラムを格納するROMに本発明の方式を適用することにより、全データ線をプリチャージする従来方式のＲＯＭと比較して、プリチャージ時の消費電流を１／ｍ(ｍはデータ線の本数)にまで低減できる。さらに、Ｙデコーダの消費電流を特開平6−119793 号の回路方式と比べて１／ｎ（ｎはワード線の本数）にまで低減できる。以上の消費電流低減は、プリチャージ回路あるいはＹデコーダ以外の部分の消費電流を増やさずに、またメモリ全体の回路面積を大きくすることなく実現できる。
【００６５】
また、アドレスのデコードが完了した後にプリチャージを行うようにプリチャージ制御信号線にクロック信号の到達を遅らせる遅延手段を設けた構成とすることで、アドレスが不連続にアクセスされた場合でも、確実に選択されたアドレスのデータ線のみをプリチャージでき、消費電流を低減することができる。また、本構成は、プリチャージをクロックの立ち上がりから遅らせることができるため、クロックの立ち上がり時のチップ全体の消費電流をプリチャージに要する電流分だけ低減できる。これにより、他のハードモジュールの電圧降下による動作速度の低下を緩和することができる。
【００６６】
さらに、上記のような低消費電流の半導体記憶装置をセンサの特性補正手段に適用することにより、低消費電流のセンサを実現することができる。
【発明の効果】
本発明によれば、選択されたアドレスのデータ線を１本だけプリチャージし、プリチャージ時の消費電流の大幅な低減を実現できる。
【図面の簡単な説明】
【図１】本発明第１の実施例についての説明図。
【図２】本発明第１の実施例の回路動作を説明するためのタイミングチャート。
【図３】分岐命令のないプログラムについての説明図。
【図４】本発明第２の実施例についての説明図。
【図５】本発明第３の実施例についての説明図。
【図６】本発明第３の実施例の回路動作を説明するためのタイミングチャート。
【図７】本発明第４の実施例についての説明図。
【図８】本発明第５の実施例についての説明図。
【図９】本発明第５の実施例における演算器の構成についての説明図。
【図１０】従来例についての説明図。
【図１１】従来例の回路動作を説明するためのタイミングチャート。
【符号の説明】
１…Ｘデコーダ、２…Ｙデコーダ、４…アドレスラッチ、５…メモリセルアレイ、６…Ｙスイッチ、７…出力回路、８…出力信号、９…プリチャージ制御信号、１０(１０−１〜１０−ｎ)…ワード線、２０(２０−１〜２０−ｍ)…Ｙスイッチ制御信号線、３０(３０−１〜３０−ｍ)…データ線、４１…アドレス下位ビット信号、４２…アドレス上位ビット信号、４４…アドレス信号、５０…メモリセル、６０(６０−１〜６０−ｍ)…パストランジスタ、９０…プリチャージ用トランジスタ、９５…遅延手段、１００…ＲＯＭ、１５０…アドレスバス、２００…プログラムカウンタ、３００…補正手段、３０１…圧力センサ、３０２…圧力センサからの特性補正前のアナログ出力信号、３０３…温度センサ、３０４…Ａ／Ｄ変換器（圧力センサ用）、３０５…Ａ／Ｄ変換器（温度センサ用）、３０６…演算器、３０７…Ｄ／Ａ変換器、３０８…特性補正済みのセンサ出力、３０９…ＰＲＯＭ（プログラマブルＲＯＭ）、３１０…ＳＣＩ（シリアル・コミュニケーション・インターフェイス）、３１１…補正係数データ、３１２…クロック発生器、４００…命令コードバス、４０１…レジスタ、４０２…ＡＬＵ（演算ユニット）、４０３…ＲＡＭ、４０４…第１のデータバス、４０５…第２のデータバス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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