(57)【特許請求の範囲】
【請求項１】
テストモードイネーブル信号を入力するための第１入力端子と、
前記第１入力端子に印加される前記テストモードイネーブル信号に応じて、内部テストモードイネーブル信号を発生する第１入力回路部と、
テストモード選択信号を入力するための第２入力端子と、
前記内部テストモードイネーブル信号と前記テストモード選択信号とに応じて、内部テストモード選択信号を発生する第２入力回路部と、
複数ビットのデータ信号が入力され、前記データ信号の全ビットが一致しているか否かを示す信号、前記データ信号の所定の一部ビットが一致している否かを示す信号又は前記データ信号の所定の残部ビットが一致しているか否かを示す信号のいずれか一信号を前記内部テストモード選択信号に応じて出力するビット比較部と、
マルチビットテストモードでリードデータ伝送信号に応じて、前記ビット比較部の出力をラッチするラッチ部と、
前記内部テストモード選択信号に応じて、ラッチ部の出力をデータバスに出力するバス制御部と、
を具備することを特徴とする半導体メモリ装置のマルチビットテスト回路。
【請求項２】
マルチビットテスト回路付き半導体メモリ装置のテスト方法において、
第１入力端子及び第２入力端子をフローティングさせた状態でマルチビットテストモード信号に応答してマルチビットテスト結果をリードするリード段階と、
前記第１入力端子にテストモードイネーブル信号を印加してマルチビットテスト回路をイネーブルさせる段階と、
前記第２入力端子にダウンビット選択信号を印加してダウンビットを選択する段階と、
選択されたダウンビットのテスト結果をリードする段階と、
前記第２入力端子にアップビット選択信号を印加してアップビットを選択する段階と、
選択されたアップビットのテスト結果をリードする段階とを具備することを特徴とする半導体メモリ装置のマルチビットテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特にマルチビットテスト回路及びテスト方法に関する。
【０００２】
【従来の技術】
最近、スピード及び多様なシステム応用の観点から半導体メモリ装置のデータ入出力方式としてマルチビット方式（４ビット、８ビット、１６ビット、３２ビット、．．．）が用いられている。しかしながら、マルチビット半導体メモリ装置はマルチビットテストのための時間及び費用面において負担がある。このようなテスト時間及び費用の負担を省くためにマルチビットテスト方法を採用したが、現在メモリ装置では多数のビットを統合してテストする方法が用いられている。例えば、３２ビットの製品の場合は３２ビットを全部テストしなく４ビットずつ統合してテストする場合８回のみのテストで済むのでテスト時間及び費用を減らし得る。
【０００３】
しかしながら、半導体メモリ装置では増加し続けるビット数に従ってテスト時統合されるビット数が増加し、特別な機能を得るためにメモリ装置の構造上、統合されるビットが同一のセルブロックから出ない恐れがある。しかも、統合されたビットはいずれも同一なセルブロックで別々にテストしなければならない恐れもある。
【０００４】
これを図１を参照して説明すれば次の通りである。
図１の一般的なセルアレイブロック構造とリダンダンシリペア(redundancy repair) 構造を有する半導体メモリ装置は８個の上部ブロックＴＯＰ０〜ＴＯＰ７、８個の下部ブロックＢＯＴ０〜ＢＯＴ７及び５個の冗長ブロックＲＦ１〜ＲＦ５を含む。各ブロックはビットラインが左側に出るセルアレイと右側に出るセルアレイとに区分される。そして、各セルアレイは二本の入出力ラインを使用し入出力ラインによりセルアレイの参照符号は（ＤＱ０，ＤＱ１）、（ＤＱ２，ＤＱ３）、（ＤＱ４，ＤＱ５）、（ＤＱ６，ＤＱ７）、（ＤＱ８，ＤＱ９）、（ＤＱ１０，ＤＱ１１）、（ＤＱ１２，ＤＱ１３）、（ＤＱ１４，ＤＱ１５）、（ＤＱ１６，ＤＱ１７）、（ＤＱ１８，ＤＱ１９）、（ＤＱ２０，ＤＱ２１）、（ＤＱ２２，ＤＱ２３）、（ＤＱ２４，ＤＱ２５）、（ＤＱ２６，ＤＱ２７）、（ＤＱ２８，ＤＱ２９）、（ＤＱ３０，ＤＱ３１）で表示される。ブロックＴＯＰ０，ＢＯＴ０は冗長ブロックＲＦ１を用い、ブロックＴＯＰ１，ＴＯＰ２，ＢＯＴ１，ＢＯＴ２は冗長ブロックＲＦ２を用い、ブロックＴＯＰ３，ＴＯＰ４，ＢＯＴ３，ＢＯＴ４は冗長ブロックＲＦ３を用い、ブロックＴＯＰ５，ＴＯＰ６，ＢＯＴ５，ＢＯＴ６は冗長ブロックＲＦ４を用い、ブロックＴＯＰ７，ＢＯＴ７は冗長ブロックＲＦ５を用いる。
【０００５】
マルチビットテストを行う場合、４ビットを統合してＡ＝ＤＱ０〜ＤＱ３、Ｂ＝ＤＱ４〜ＤＱ７、Ｃ＝ＤＱ８〜ＤＱ１１、Ｄ＝ＤＱ１２〜ＤＱ１５、Ｅ＝ＤＱ１６〜ＤＱ１９、Ｆ＝ＤＱ２０〜ＤＱ２３、Ｇ＝ＤＱ２４〜ＤＱ２７、Ｈ＝ＤＱ２８〜ＤＱ３１で８ビットをテストする場合統合されたＤＱ０〜ＤＱ３が同一なブロックから出なくＢＯＴ０、ＢＯＴ１、ＢＯＴ２、ＢＯＴ７に分ける。ここで、Ａ〜Ｈは４ビットずつ統合されたＤＱの代表であり、統合された４ビットのうち一つのビット値を出力バッファに出力する。
【０００６】
従って、リダダンシリペア情報を得るためにＢＯＴ０に対するテスト情報のみを必要とする場合、従来のマルチビットテスト方法では必要な情報が得られない。
【０００７】
【発明が解決しようとする課題】
本発明の目的はこのような問題点を解決するためにそれぞれのビットをテストする必要がある場合、統合されたビットを再び分離してそれぞれのビットをテストし得る半導体メモリ装置のマルチビットテスト回路及びテスト方法を提供することにある。
【０００８】
【課題を解決するための手段】
前記の目的を達成するために本発明のマルチビットテスト回路は、テストモードイネーブル信号を入力するための第１入力端子と、第１入力端子に印加されるテストモードイネーブル信号を入力して内部テストモードイネーブル信号を発生する第１入力回路部と、テストモード選択信号を入力するための第２入力端子と、第１入力回路部の内部テストモードイネーブル信号に応答して前記第２入力端子に印加されるテストモード選択信号を入力して内部テストモード選択信号を発生する第２入力回路部と、前記第２入力回路部から出力される内部テストモード選択信号に応答して全ての複数のデータビット値が同じであるか否かを比較するビット比較部と、マルチビットテストモードでリードデータ伝送信号に応答して前記ビット比較部の出力をラッチするラッチ部と、前記内部テストモード選択信号及びラッチ部の出力に応答してデータバスをデータ入出力ラインに接続するためのバス制御部とを具備することを特徴とする。
【０００９】
前記の目的を達成するために本発明のテスト方法はマルチビットテスト回路付き半導体メモリ装置のテスト方法において、第１入力端子及び第２入力端子をフローティングさせた状態でマルチビットテストモード信号に応答してマルチビットテスト結果をリードするリード段階と、前記第１入力端子にテストモードイネーブル信号を印加してマルチビットテスト回路をイネーブルさせる段階と、前記第２入力端子にダウンビット選択信号を印加してダウンビットを選択する段階と、選択されたダウンビットのテスト結果をリードする段階と、前記第２入力端子にアップビット選択信号を印加してアップビットを選択する段階と、選択されたアップビットのテスト結果をリードする段階とを具備することを特徴とする。
【００１０】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施例を詳細に説明する。
図２は本発明の実施例によるマルチビットテスト回路のブロック図である。図２のマルチビットテスト回路はテストモードイネーブル信号を入力して内部テストイネーブル信号を発生する第１入力回路部と、テストモード選択信号を入力して第１入力回路部の内部テストモードイネーブル信号に応じてテストモード選択信号を発生する第２に入力回路部と、第２入力回路部から出力される内部テストモード選択信号に応答して全ての複数のデータビット値が同一であるか否かを比較するビット比較部と、マルチビットテストモードでリードデータ伝送信号に応答してビット比較部の出力をラッチするラッチ部と、内部テストモード選択信号及びラッチ部の出力に応答してデータバスをデータ入出力ラインに接続するためのバス制御部とを具備している。次に、前記のように構成された本発明のマルチビットテスト回路の動作を図３乃至図７を参照して詳細に説明する。
【００１１】
図３は図１に入力端子１０にテストモードイネーブル信号Ｖｓｓを入力して内部テストモードイネーブル信号ＷＦＭを発生する第１入力回路部１２を示す。第１入力回路部１２はゲートに電源電圧Ｖｃｃが印加され第１入力端子１０とノードＮ１との間に連結されるパストランジスタＭ１と、ノードＮ１と電源電圧Ｖｃｃとの間に連結され各ゲートは接地された４個のプルアップトランジスタＭ２，Ｍ３，Ｍ４，Ｍ５と、ノードＮ１と出力端との間に直列に連結された５個のインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４、ＩＮＶ５とより構成される。従って、Ｖｓｓが印加されないフローティング状態ではプルアップトランジスタＭ２，Ｍ３，Ｍ４，Ｍ５によりＷＦＭがロー状態に保たれ、Ｖｓｓが印加されるとハイ状態に転換される。従って、ＷＦＭがロー状態では正常的なマルチテストモードが行われ、ハイ状態では特定ビットを分離してテストするモードが行われる。
【００１２】
図４は図２入力端子１４にテストモード選択信号Ｖｓｓ／Ｖｃｃを入力して内部テストモード選択信号ＵＰＤＱ／ＤＷＤＱを発生する第２入力回路部１６を示す。第２入力回路部１６はゲートに電源電圧が印加され第２入力端子１４とノードＮ２との間に連結されるパストランジスタＭ６と、ノードＮ２と電源電圧Ｖｃｃとの間に連結され、各ゲートは接地された４個のプルアップトランジスタＭ７，Ｍ８，Ｍ９，Ｍ１０と、ノードＮ２に直列に連結された３個のインバータＩＮＶ６，ＩＮＶ７，ＩＮＶ８と、図３のＷＦＭに応答してＵＰＤＱ、ＤＷＤＱを発生する出力ゲート手段とより構成され、出力ゲート手段は図４に示されたように、インバータＩＮＶ９、二つのナンドゲートＮＡＮＤ１，ＮＡＮＤ２及び二つのインバータＩＮＶ１０，ＩＮＶ１１より構成される。したがって、ＷＦＭがロー状態であればＵＰＤＱ、ＤＷＤＱはロー状態に保たれ、ＷＦＭがハイ状態であればアップビット選択信号ＵＰＤＱ又はダウンビット選択信号ＤＷＤＱとしてテストモード選択信号Ｖｓｓ／Ｖｃｃが出力される。
【００１３】
図５は前記図４の第２入力回路部１６から出力される内部テストモード選択信号ＤＷＤＱ，ＵＰＤＱにより複数のデータビット値ＤＩＯｉ，ＤＩＯｊ，ＤＩＯｋ，ＤＩＯｌがいずれも同じであるか否かを比較するビット比較部１８及びマルチビットテストモードでリードデータ伝送信号ＲＤＴＰに応答して前記ビット比較部１８の出力をラッチするラッチ部２０を示す。
【００１４】
ビット比較部１８は統合されるビットの入力を有し統合されるビットの数ほど要求される。例えば、３２ビットテスト方式では４ビットずつ統合されるので８個のビット比較部を必要とする。各ビット比較部１８は二つのビット即ち、ＤＩＯｉとＤＩＯｊ，ＤＩＯｋとＤＩＯｌが同一ビットかを比較するナンドゲートＮＡＮＤ３，ＮＡＮＤ４と、二つのビットが異なるかを比較する二つのオアゲートＯＲ１，ＯＲ２と、二つのナンドゲートＮＡＮＤ３，ＮＡＮＤ４と二つのオアゲートＯＲ１，ＯＲ２の各出力をＵＰＤＱ，ＤＷＤＱをインバータＩＮＶ１２，ＩＮＶ１３にそれぞれ反転させた反転信号により選択的にゲーティングするための４個のナンドゲートＮＡＮＤ５，ＮＡＮＤ６，ＮＡＮＤ７，ＮＡＮＤ８と、前記４個のナンドゲートＮＡＮＤ５，ＮＡＮＤ６，ＮＡＮＤ７，ＮＡＮＤ８の出力を二つに統合する二つのナンドゲートＮＡＮＤ９，ＮＡＮＤ１０と、前記二つのナンドゲートＮＡＮＤ９，ＮＡＮＤ１０の出力を統合して最終比較出力を発生する一つのナンドゲートＮＡＮＤ１０とより構成される。
【００１５】
ラッチ部２０はマルチビットテストモード信号ＰＩＦＴＥＢのロー状態でリードデータ伝送信号ＲＤＴＰを論理演算するナンドゲートＮＡＮＤ１２と、ナンドゲートＮＡＮＤ１２の出力に応答してビット比較部１８の出力を伝送する伝送ゲートＴＧ及びインバータＩＮＶ１４と、伝送された比較結果をラッチする二つのインバータＩＮＶ１５，ＩＮＶ１６より構成されたラッチと、マルチヒットテストモード信号ＰＩＦＴＥＢを反転させるインバータＩＮＶ１７と、ラッチの入力をマルチビットテストモートでない場合にはハイ状態に固定させるためのプルアップＰＭＯＳトランジスタＭ１１と、ラッチの出力を反転させて比較信号ＰＩＣＯＭｉを出力するインバータＩＮＶ１８とより構成される。
【００１６】
図６は内部テストモード選択信号ＤＷＤＱ及びラッチ部２０の出力に応答してデータバスＤＢＩＢをデータ入出力ラインＤＩＯ，ＤＩＯＢに接続するためのバス制御部２２を示す。バス制御部２２はゲートにスイッチング制御信号ＰＩＶＣＣＨが印加され電源電圧ＶｃｃがデータバスＤＢＩＢとの間に連結されたプルアップＰＭＯＳトランジスタＭ１２と、ゲートにＤＷＤＱが印加されデータバスＤＢＩＢとデータバスマルチビットテスト信号端ＤＢＩＢＭＢＴとの間に連結されたＮＭＯＳトランジスタＭ１３と、二つのインバータＩＮＶ１９，ＩＮＶ２０より構成されたバスラッチと、ＰＩＣＯＭｉに応答してバスラッチの出力をデータラインＤＩＯ，ＤＩＯＢに連結するためのインバータＩＮＶ２１、二つのナンドゲートＮＡＮＤ１３，ＮＡＮＤ１４、二つのインバータ１ＮＶ２２，ＩＮＶ２３よりなるライン駆動器とより構成される。
【００１７】
このように構成された本発明の動作を図１のビットメモリ装置のテスト方法を例えて具体的に説明する。
図１の半導体メモリ装置のセルアレイブロック構造でＢＯＴ０に対するテスト情報を得るためにＡ＝ＤＱ０〜ＤＱ３、Ｂ＝ＤＱ４〜ＤＱ７、Ｃ＝ＤＱ８〜ＤＱ１１、Ｄ＝ＤＱ１２〜ＤＱ１５、Ｅ＝ＤＱ１６〜ＤＱ１９、Ｆ＝ＤＱ２０〜ＤＱ２３、Ｇ＝ＤＱ２４〜ＤＱ２７、Ｈ＝ＤＱ２８〜ＤＱ３１に４ビットずつ統合された８個の統合ビットを次の表１のようにアップ／ダウンビットに分離する。
【００１８】
【表１】
0003712776.tif 000002
【００１９】
前記のように分離し図１でＢＯＴ０ブロックに対するテスト情報を得るためにはブラック選択情報により図１の斜線のブロックをまず選択した後アップビットでは統合ビットＥを、ダウンビットでは統合ビットＡをテストする。ここで、アップビットとダウンビットの分類は特定テスト時のみ使用される情報である。このような方法を用いるとマルチビットテスト時にも次のようにそれぞれのビットがテストできる。即ち、Ａを通じてＤＱ０〜ＤＱ３にデータ“１”を記録した後にＤＱ分離方法によりＤＱ０，１，２，３のデータを各各リードできる。
【００２０】
図１において、冗長情報ＲＦを得るためにＢＯＴ０ブロックやＴＯＰ０ブロック中のいずれか一つのブロックをテストするために図２のようにメモリ装置の余分のパッドである第１入力端子１０に接地電圧を印加してテストに必要なマスタ信号であるＷＦＭ（図６参照）をハイ状態でイネーブルさせる。
図４に示されたようにＷＦＭ信号がローの場合ＵＰＤＱ、ＤＷＤＱ（図７参照）は全てローにプリチャージされるが、ハイの場合メモリ装置のもう一つの余分のパッドである第２入力端子１４にどの電圧を印加するかによりＵＰＤＱ又はＤＷＤＱはハイでイネーブルされ得る。
【００２１】
図５において、ビット比較部１８で４ずつ統合されたビットを比較してデータが同一であればハイを、同一でなければローを出力する。ここで、ＤＩＯｉ，ＤＩＯｊ，ＤＩＯｋ，ＤＩＯｌは統合された４個のビットのそれぞれに該当するデータであり、図３及び図４においてＷＦＭがローとなってＵＰＤＱ，ＤＷＤＱがいずれもローである場合は正常的なマルチビットテストに該当するデータをすべて比較してその結果を出力する。そして、図７においてＷＦＭ信号がハイでイネーブルされ、ＵＰＤＱがハイでイネーブルされるとビット比較部１８ではＵＰＤＱに該当するＤＩＯｋとＤＩＯｌのみを比較してその結果を出力し、ＤＷＤＱがハイでイネーブルされるとＤＩＯｉとＤＩＯｊを比較してその結果を出力する。図５においてラッチ部２０は図７のＲＤＴＰとＰＩＦＴＥＢを用いてビット比較部１８の結果をラッチする。図５においてラッチ部１８はマルチビットテストモードでない場合にはＰＩＦＴＥＢ信号はハイでプリチャージされており、ＰＭＯＳトランジスタの役割として図５のＰＣＯＭｉはハイでプリチャージされる。比較したデータがいずれも同一であればＰＩＣＯＭｉはハイで出力され、比較した全てのデータが異なるとＰＩＣＯＭｉはローで出力される。
【００２２】
図４において、ＰＩＣＯＭｉに制御されて図５で比較したデータが相異なってＰＩＣＯＭｉがローとなったらＤＯＩ，ＤＯＩＢを全てローで出力する。ＤＩＯ，ＤＯＩＢはデータ出力バッファをドライブする信号であっていずれもローとなったらデータ出力バッファのプルアップ、プルダウントランジスタのいずれもドライブしないのでデータ出力はハイインピーダンス状態となる。
【００２３】
これに反し、比較したデータが同一であってＰＩＣＯＭｉがハイになると元来メモリの有したデータと同一情報を有するＤＢＩＢによりＤＩＯ，ＤＩＯＢが出力され、データ出力バッファではメモリが有した値と同一のハイ又はローのデータが出力される。図６においてＵＰＤＱがハイの場合はＤＱ３，ＤＱ７，ＤＱ１１，ＤＱ１５，ＤＱ１６，ＤＱ２０，ＤＱ２４，ＤＱ２８のデータがテストされる代表ＤＱとして出力されるようにＤＢＩＢに前記のＤＱに該当するデータを連結する。ＤＷＤＱがハイの場合はＤＱ１，ＤＱ５，ＤＱ９，ＤＱ１３，ＤＱ１８，ＤＱ２２，ＤＱ２６，ＤＱ３０のデータがテストされる代表ＤＱとして出力されるように前記のＤＱに該当するデータをＤＢＩＢＭＢＴに連結する。
【００２４】
従って、図１のような構造を有するメモリ装置において、マルチビットテスト時ＢＯＴ０ブロックに対するテスト情報を得てリダンダンシリペア手段を用いようとすれば第１入力端子１０にＶｓｓを印加し、第２入力端子１４にＶｃｃを印加してＤＷＤＱをハイでイネーブルさせた状態でＤＱ０〜ＤＱ３に該当するＡ結果をリードし、第２入力端子１４にＶｓｓを印加してＵＰＤＱをハイでイネーブルさせた状態でＤＱ１６〜ＤＱ１９に該当するＥのテスト結果をリードする。ここで、ブロック選択情報により先ず斜線部分を選択する。
【００２５】
【発明の効果】
以上、本発明においてマルチビットテスト時に特定のビットを分離してテストできるので、テスト時間が縮まり、且つ低コストとなる。
【図面の簡単な説明】
【図１】一般的なマルチビットメモリ装置のセルブロックアレイ構造を示した図面である。
【図２】本発明の実施例によるマルチビットテスト回路の構成を示したブロック図である。
【図３】本発明によるマルチビットテスト回路の第１入力回路部の構成を示した回路図である。
【図４】本発明によるマルチビットテスト回路の第２入力回路部の構成を示した回路図である。
【図５】本発明によるマルチビットテスト回路のビット比較部及びラッチ部の構成を示した回路図である。
【図６】本発明によるマルチビットテスト回路のバス制御部の構成を示した回路図である。
【図７】本発明によるマルチビットテスト回路の動作を説明するためのタイミング図である。
【符号の説明】
１０    入力端子
１２    第１入力回路部
【図１】
0003712776.tif 000003
【図２】
0003712776.tif 000004
【図３】
0003712776.tif 000005
【図４】
0003712776.tif 000006
【図５】
0003712776.tif 000007
【図６】
0003712776.tif 000008
【図７】
0003712776.tif 000009