(57)【特許請求の範囲】
【請求項１】
半導体集積回路チップのパッドと当該半導体集積回路チップのＣＭＯＳトランジスタを含む内部回路との間に設けられ、前記パッドに印加された過電圧によって降伏するダイオードを有するトリガ素子と、前記ダイオードの降伏によって導通することにより、前記パッドの蓄積電荷を放電する縦型バイポーラトランジスタを有するＥＳＤ保護素子とを備えたＥＳＤ保護装置であって、
前記ＥＳＤ保護素子における縦型バイポーラトランジスタは、半導体基板に形成された第２導電型のコレクタ領域と、このコレクタ領域内に当該コレクタ領域と同一のマスクを用いて形成された第１導電型のベース領域と、前記コレクタ領域に隣接する第２導電型のコレクタ接続用ウェルとを有し、
前記トリガ素子におけるダイオードは、前記半導体基板に形成された第２導電型の第１のウェルと、この第１のウェル内に当該第１のウェルと同一のマスクを用いて形成された第１導電型の第２のウェルと、この第２のウェル内に形成されたアノード引き出し部及びカソード引き出し部とを有し、
前記縦型バイポーラトランジスタのコレクタ接続用ウェルは、前記ＣＭＯＳトランジスタ用の第２導電型のウェルと同時に形成され、前記縦型バイポーラトランジスタのコレクタ電極は、前記コレクタ接続用ウェルを介して前記コレクタ領域から引き出されている、
ことを特徴とするＥＳＤ保護装置。
【請求項２】
前記ダイオードは単数、又は複数のダイオードが直列に接続されたものであり、
前記過電圧は当該ダイオードにとって順方向電圧であり、
前記降伏は導通による実質的な降伏である、
請求項１記載のＥＳＤ保護装置。
【請求項３】
前記パッドは入力端子又は出力端子であり、
前記トリガ素子は第一及び第二の前記ダイオード並びに第一及び第二の抵抗からなり、
前記ＥＳＤ保護素子はＮＰＮ型の第一及び第二の前記縦型バイポーラトランジスタからなり、
前記第一のダイオードは、カソードが前記パッドに接続され、アノードが前記第一の縦型バイポーラトランジスタのベースに接続され、
前記第二のダイオードは、カソードが電源端子に接続され、アノードが前記第二の縦型バイポーラトランジスタのベースに接続され、
前記第一のダイオードのアノードとグランド端子との間には、前記第一の抵抗が接続され、
前記第二のダイオードのアノードと前記パッドとの間には、前記第二の抵抗が接続され、
前記第一の縦型バイポーラトランジスタは、コレクタが前記パッドに接続され、エミッタが前記グランド端子に接続され、
前記第二の縦型バイポーラトランジスタは、コレクタが前記電源端子に接続され、エミッタが前記パッドに接続された、
請求項１記載のＥＳＤ保護装置。
【請求項４】
前記パッドは入力端子又は出力端子であり、
前記トリガ素子は第一及び第二の前記ダイオード並びに第一及び第二の抵抗からなり、
前記ＥＳＤ保護素子はＰＮＰ型の第一及び第二の前記縦型バイポーラトランジスタからなり、
前記第一のダイオードは、カソードが前記第一の縦型バイポーラトランジスタのベースに接続され、アノードがグランド端子に接続され、
前記第二のダイオードは、カソードが前記第二の縦型バイポーラトランジスタのベースに接続され、アノードが前記パッドに接続され、
前記第一のダイオードのカソードと前記パッドとの間には、前記第一の抵抗が接続され、
前記第二のダイオードのカソードと前記電源端子との間には、前記第二の抵抗が接続され、
前記第一の縦型バイポーラトランジスタは、コレクタが前記グランド端子に接続され、エミッタが前記パッドに接続され、
前記第二の縦型バイポーラトランジスタは、コレクタが前記パッドに接続され、エミッタが前記電源端子に接続された、
請求項１記載のＥＳＤ保護装置。
【請求項５】
前記パッドは電源端子であり、
前記縦型バイポーラトランジスタはＮＰＮ型であり、
前記ダイオードは、カソードが前記パッドに接続され、アノードが前記縦型バイポーラトランジスタのベースに接続され、
前記ダイオードのアノードとグランド端子との間には、抵抗が接続され、
前記縦型バイポーラトランジスタは、コレクタが前記パッドに接続され、エミッタが前記グランド端子に接続された、
請求項１記載のＥＳＤ保護装置。
【請求項６】
前記パッドは電源端子であり、
前記縦型バイポーラトランジスタはＰＮＰ型であり、
前記ダイオードは、カソードが前記縦型バイポーラトランジスタのベースに接続され、アノードがグランド端子に接続され、
前記ダイオードのカソードと前記電源端子との間には、抵抗が接続され、
前記縦型バイポーラトランジスタは、コレクタが前記グランド端子に接続され、エミッタが前記パッドに接続された、
請求項１記載のＥＳＤ保護装置。
【請求項７】
前記パッドは入力端子又は出力端子であり、
前記トリガ素子は第一及び第二の前記ダイオード並びに第一及び第二の抵抗からなり、
前記ＥＳＤ保護素子はＮＰＮ型の第一及び第二の前記縦型バイポーラトランジスタからなり、
前記第一のダイオードは、アノードが前記パッドに接続され、カソードが前記第一の縦型バイポーラトランジスタのベースに接続され、
前記第二のダイオードは、アノードが電源端子に接続され、カソードが前記第二の縦型バイポーラトランジスタのベースに接続され、
前記第一のダイオードのカソードとグランド端子との間には、前記第一の抵抗が接続され、
前記第二のダイオードのカソードと前記パッドとの間には、前記第二の抵抗が接続され、
前記第一の縦型バイポーラトランジスタは、コレクタが前記パッドに接続され、エミッタが前記グランド端子に接続され、
前記第二の縦型バイポーラトランジスタは、コレクタが前記電源端子に接続され、エミッタが前記パッドに接続された、
請求項２記載のＥＳＤ保護装置。
【請求項８】
前記パッドは入力端子又は出力端子であり、
前記トリガ素子は第一及び第二の前記ダイオード並びに第一及び第二の抵抗からなり、
前記ＥＳＤ保護素子はＰＮＰ型の第一及び第二の前記縦型バイポーラトランジスタからなり、
前記第一のダイオードは、アノードが前記第一の縦型バイポーラトランジスタのベースに接続され、カソードがグランド端子に接続され、
前記第二のダイオードは、アノードが前記第二の縦型バイポーラトランジスタのベースに接続され、カソードが前記パッドに接続され、
前記第一のダイオードのアノードと前記パッドとの間には、前記第一の抵抗が接続され、
前記第二のダイオードのアノードと前記電源端子との間には、前記第二の抵抗が接続され、
前記第一の縦型バイポーラトランジスタは、コレクタが前記グランド端子に接続され、エミッタが前記パッドに接続され、
前記第二の縦型バイポーラトランジスタは、コレクタが前記パッドに接続され、エミッタが前記電源端子に接続された、
請求項２記載のＥＳＤ保護装置。
【請求項９】
前記パッドは電源端子であり、
前記縦型バイポーラトランジスタはＮＰＮ型であり、
前記ダイオードは、アノードが前記パッドに接続され、カソードが前記縦型バイポーラトランジスタのベースに接続され、
前記ダイオードのカソードとグランド端子との間には、抵抗が接続され、
前記縦型バイポーラトランジスタは、コレクタが前記パッドに接続され、エミッタが前記グランド端子に接続された、
請求項２記載のＥＳＤ保護装置。
【請求項１０】
前記パッドは電源端子であり、
前記縦型バイポーラトランジスタはＰＮＰ型であり、
前記ダイオードは、アノードが前記縦型バイポーラトランジスタのベースに接続され、カソードがグランド端子に接続され、
前記ダイオードのアノードと前記電源端子との間には、抵抗が接続され、
前記縦型バイポーラトランジスタは、コレクタが前記グランド端子に接続され、エミッタが前記パッドに接続された、
請求項２記載のＥＳＤ保護装置。
【請求項１１】
前記ダイオードは、前記縦型バイポーラトランジスタのベースと同時に形成されたアノードと、当該縦型バイポーラトランジスタのエミッタと同時に形成されたカソードとを含む、
請求項１記載のＥＳＤ保護装置。
【請求項１２】
前記ＥＳＤ保護装置は、Ｐ型の半導体基板上に形成され、
前記アノードは、前記縦型バイポーラトランジスタのコレクタと同時に形成されたＮ型領域によって、前記半導体基板から絶縁されている、
請求項１１記載のＥＳＤ保護装置。
【請求項１３】
前記縦型バイポーラトランジスタ又は前記ダイオードは、Ｐ型シリコン基板表面に形成された第一のＮ−型ウェルと、この第一のＮ−型ウェルに接して前記Ｐ型シリコン基板表面に形成された第二のＮ−型ウェルと、この第二のＮ−型ウェル表面に形成された第二のＮ＋層と、前記第一のＮ−型ウェル表面に形成されたＰ−型ウェルと、このＰ−型ウェル表面に互いに離れて形成されたＰ＋層及び第一のＮ＋層と、これらのＰ＋層と第一のＮ＋層との間に当該Ｐ＋層と第一のＮ＋層との電気的接続を防止するために付設された絶縁物とからなり、
前記第二のＮ−型ウェルと前記Ｐ−型ウェルとが分離用絶縁物で絶縁され、前記Ｐ型シリコン基板と前記Ｐ−型ウェルとが分離用絶縁物で絶縁され、
前記縦型バイポーラトランジスタは、前記第二のＮ＋層がコレクタ引き出し部となり、前記Ｐ＋層がベース引き出し部となり、前記第一のＮ＋層がエミッタ引き出し部となり、
前記ダイオードは、前記Ｐ＋層がアノード引き出し部となり、前記第一のＮ＋層がカソード引き出し部となる、
請求項１又は２記載のＥＳＤ保護装置。
【請求項１４】
前記縦型バイポーラトランジスタ又は前記ダイオードは、Ｎ型シリコン基板表面に形成された第一のＰ−型ウェルと、この第一のＰ−型ウェルに接して前記Ｎ型シリコン基板表面に形成された第二のＰ−型ウェルと、この第二のＰ−型ウェル表面に形成された第二のＰ＋層と、前記第一のＰ−型ウェル表面に形成されたＮ−型ウェルと、このＮ−型ウェル表面に互いに離れて形成されたＮ＋層及び第一のＰ＋層と、これらのＮ＋層と第一のＰ＋層との間に当該Ｐ＋層と第一のＮ＋層との電気的接続を防止するために付設された絶縁物とからなり、
前記第二のＰ−型ウェルと前記Ｎ−型ウェルとが分離用絶縁物で絶縁され、前記Ｎ型シリコン基板と前記Ｎ−型ウェルとが分離用絶縁物で絶縁され、
前記縦型バイポーラトランジスタは、前記第二のＰ＋層がコレクタ引き出し部となり、前記Ｎ＋層がベース引き出し部となり、前記第一のＰ＋層がエミッタ引き出し部となり、
前記ダイオードは、前記Ｐ＋層がアノード引き出し部となり、前記第一のＮ＋層がカソード引き出し部となる、
請求項１又は２記載のＥＳＤ保護装置。
【請求項１５】
前記Ｐ＋層並びに前記第一及び第二のＮ＋層は、前記内部回路を構成するＣＭＯＳトランジスタのＰ＋層及びＮ＋層と、同時に形成されるものである
請求項１３記載のＥＳＤ保護装置。
【請求項１６】
前記Ｎ＋層並びに前記第一及び第二のＰ＋層は、前記内部回路を構成するＣＭＯＳトランジスタのＮ＋層及びＰ＋層と、同時に形成されるものである
請求項１４記載のＥＳＤ保護装置。
【請求項１７】
前記第二のＮ−型ウェルは、前記内部回路を構成するＣＭＯＳトランジスタのＮ−型ウェルと同時に形成されるものである、
請求項１４記載のＥＳＤ保護装置。
【請求項１８】
前記第二のＰ−型ウェルは、前記内部回路を構成するＣＭＯＳトランジスタのＰ−型ウェルと同時に形成されるものである、
請求項１４記載のＥＳＤ保護装置。
【請求項１９】
前記絶縁物は、前記内部回路を構成するＣＭＯＳトランジスタのゲート電極及びゲート絶縁膜と同時に形成されたダミーゲート電極及び絶縁膜である、
請求項１８又は１９記載のＥＳＤ保護装置。
【請求項２０】
前記ダミーゲート電極及び絶縁膜は、前記シリコン基板表面に対してリング状に形成された、
請求項１９記載のＥＳＤ保護装置。
【請求項２１】
前記ダイオードは、Ｐ型シリコン基板表面に形成されたＮ−型ウェルと、このＮ−型ウェル表面に互いに離れて形成されたＰ＋層及びＮ＋層と、これらのＰ＋層とＮ＋層との間の前記Ｐ型シリコン基板表面から内部に形成された絶縁物とからなり、
前記ダイオードは、前記Ｐ＋層がアノード引き出し部となり、前記Ｎ＋層がカソード引き出し部となる、
請求項１又は２記載のＥＳＤ保護装置。
【請求項２２】
前記ダイオードは、Ｎ型シリコン基板表面に形成されたＰ−型ウェルと、このＰ−型ウェル表面に互いに離れて形成されたＰ＋層及びＮ＋層と、これらのＰ＋層とＮ＋層との間の前記Ｐ型シリコン基板表面から内部に形成された絶縁物とからなり、
前記ダイオードは、前記Ｐ＋層がアノード引き出し部となり、前記Ｎ＋層がカソード引き出し部となる、
請求項１又は２記載のＥＳＤ保護装置。
【請求項２３】
前記ダイオードは、Ｐ型シリコン基板表面に形成されたＮ−型ウェルと、このＮ−型ウェル表面に形成されたＰ−型ウェルと、このＰ−型ウェル表面に互いに離れて形成されたＰ＋層及びＮ＋層と、これらのＰ＋層とＮ＋層との間の前記Ｐ型シリコン基板表面に当該Ｐ＋層とＮ＋層との電気的接続を防止するために付設された絶縁物とからなり、
前記Ｐ型シリコン基板と前記Ｐ−型ウェルとが分離用絶縁物で絶縁され、
前記ダイオードは、前記Ｐ＋層がアノード引き出し部となり、前記Ｎ＋層がカソード引き出し部となる、
請求項１又は２記載のＥＳＤ保護装置。
【請求項２４】
前記ダイオードは、Ｎ型シリコン基板表面に形成されたＰ−型ウェルと、このＰ−型ウェル表面に形成されたＮ−型ウェルと、このＮ−型ウェル表面に互いに離れて形成されたＰ＋層及びＮ＋層と、これらのＰ＋層とＮ＋層との間の前記Ｎ型シリコン基板表面に当該Ｐ＋層とＮ＋層との電気的接続を防止するために付設された絶縁物とからなり、
前記Ｎ型シリコン基板と前記Ｎ−型ウェルとが分離用絶縁物で絶縁され、
前記ダイオードは、前記Ｐ＋層がアノード引き出し部となり、前記Ｎ＋層がカソード引き出し部となる、
請求項１又は２記載のＥＳＤ保護装置。
【請求項２５】
前記ダイオードは、シリコン基板表面に形成されたＰ−型ウェルと、このＰ−型ウェル表面に互いに離れて形成されたＮ＋層及びＰ＋層と、これらのＮ＋層とＰ＋層との間の前記Ｐ−型ウェル上に絶縁膜を介して設けられるとともにグランド端子に接続されたダミーゲート電極とからなり、
前記ダイオードは、前記Ｐ＋層がアノード引き出し部となり、前記Ｎ＋層がカソード引き出し部となる、
請求項１又は２記載のＥＳＤ保護装置。
【請求項２６】
前記ダイオードは、シリコン基板表面に形成されたＮ−型ウェルと、このＮ−型ウェル表面に互いに離れて形成されたＮ＋層及びＰ＋層と、これらのＮ＋層とＰ＋層との間の前記Ｎ−型ウェル上に絶縁膜を介して設けられるとともにグランド端子に接続されたダミーゲート電極とからなり、
前記ダイオードは、前記Ｐ＋層がアノード引き出し部となり、前記Ｎ＋層がカソード引き出し部となる、
請求項１又は２記載のＥＳＤ保護装置。
【請求項２７】
請求項１、３、５、１１又は１２記載のＥＳＤ保護装置を製造する方法であって、
Ｐ型シリコン基板に対して、前記内部回路を構成するＣＭＯＳトランジスタのＮ−型ウェル、及び前記縦型バイポーラトランジスタのコレクタと接続することになるコレクタ接続用Ｎ−型ウェルを同時に形成する第一工程と、
前記Ｐ型シリコン基板に対して、前記縦型バイポーラトランジスタのコレクタとなるコレクタＮ−型ウェル、及び前記ダイオードのＮ−型ウェルを同時に形成する第二工程と、
前記縦型バイポーラトランジスタのコレクタＮ−型ウェル内にベースとなるＰ−型層、及び前記ダイオードのＮ−型ウェル内にアノードとなるＰ−型層を同時に形成する第三工程と、
前記ＣＭＯＳトランジスタのＰ−型ウェルにＮ＋型層、前記縦型バイポーラトランジスタのコレクタ接続用Ｎ−型ウェルにＮ＋型層、前記縦型バイポーラトランジスタのＰ−型層にエミッタとなるＮ＋型層、及び前記ダイオードのＰ−型層にカソードとなるＮ＋型層を同時に形成する第四工程と、
前記ＣＭＯＳトランジスタのＮ−型ウェルにＰ＋型層、前記縦型バイポーラトランジスタのＰ−型層にＰ＋型層、及び前記ダイオードのＰ−型層にＰ＋型層を同時に形成する第五工程と、
を備えたＥＳＤ保護装置の製造方法。
【請求項２８】
請求項２、７又は９記載のＥＳＤ保護装置を製造する方法であって、
Ｐ型シリコン基板に対して、前記内部回路を構成するＣＭＯＳトランジスタのＮ−型ウェル、及び前記縦型バイポーラトランジスタのコレクタと接続することになるコレクタ接続用Ｎ−型ウェルを同時に形成する第一工程と、
前記Ｐ型シリコン基板に対して、前記縦型バイポーラトランジスタのコレクタとなるコレクタＮ−型ウェル、及び前記ダイオードのＮ−型ウェルを同時に形成する第二工程と、
前記縦型バイポーラトランジスタのコレクタＮ−型ウェル内にベースとなるＰ−型層、及び前記ダイオードのＮ−型ウェル内にカソードとなるＰ−型層を同時に形成する第三工程と、
前記ＣＭＯＳトランジスタのＰ−型ウェルにＮ＋型層、前記縦型バイポーラトランジスタのコレクタ接続用Ｎ−型ウェルにＮ＋型層、前記縦型バイポーラトランジスタのＰ−型層にエミッタとなるＮ＋型層、及び前記ダイオードのＰ−型層にアノードとなるＮ＋型層を同時に形成する第四工程と、
前記ＣＭＯＳトランジスタのＮ−型ウェルにＰ＋型層、前記縦型バイポーラトランジスタのＰ−型層にＰ＋型層、及び前記ダイオードのＰ−型層にＰ＋型層を同時に形成する第五工程と、
を備えたＥＳＤ保護装置の製造方法。
【請求項２９】
前記縦型バイポーラトランジスタのコレクタＮ−型ウェル及び前記ダイオードのＮ−型ウェルが前記第二工程で形成される領域に、前記ＣＭＯＳトランジスタのゲート電極と同時にダミーゲート電極を形成する工程を更に備え、
前記ダミーゲート電極は、前記第四工程で形成された前記縦型バイポーラトランジスタ及び前記ダイオードのＮ＋型層と、前記第五工程で形成された前記縦型バイポーラトランジスタ及び前記ダイオードのＰ＋型層とが後工程で接続されるのを防止するものである、
請求項２７又は２８記載のＥＳＤ保護装置の製造方法。
【請求項３０】
前記第四工程で形成された前記縦型バイポーラトランジスタ及び前記ダイオードのＮ＋型層と、前記第五工程で形成された前記縦型バイポーラトランジスタ及び前記ダイオードのＰ＋型層とが後工程で接続されるのを防止する絶縁膜を形成する工程を更に備えた、
請求項２７又は２８記載のＥＳＤ保護装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、静電気破壊（ＥＳＤ：ｅｌｅｃｔｒｏｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ）から半導体集積回路を保護するために、半導体集積回路チップ内に設けられるＥＳＤ保護装置、及びその製造方法に関する。
【０００２】
【従来の技術】
従来のＣＭＯＳプロセスにおけるＥＳＤ保護装置は、ＭＯＳＦＥＴの横型寄生バイポーラトランジスタを用いて、シリコン基板に対して横方向に電流を逃がして保護するものが一般的であった。一方、ＥＳＤ保護装置は、半導体集積回路の微細化が急速に進展するにつれて、１チップに搭載されるピン数も急激に増大するため、更なる縮小化が求められている。
【０００３】
【発明が解決しようとする課題】
しかしながら、縮小化が進むほど、接合部の電流集中及び電界集中が増大するため、発熱によりＥＳＤ保護装置が破壊されてしてまうことがあった。そのためこれ以上のＥＳＤ保護能力の向上には限界があった。また、近年、ＣＭＯＳトランジスタのゲート絶縁膜が薄膜化が進んでいるため、ＥＳＤ保護装置が動作する前にゲート絶縁膜が破壊されてしまうことがあった（図３３参照）。そのため、より低電圧でトリガするＥＳＤ保護装置が求められている。
【０００４】
【発明の目的】
そこで、本発明の目的は、縮小化しても接合部での電流集中及び電界集中が起きにくく、しかも、より低電圧でトリガするＥＳＤ保護装置及びその製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
本発明に係るＥＳＤ保護装置は、半導体集積回路チップのパッドと当該半導体集積回路チップのＣＭＯＳトランジスタを含む内部回路との間に設けられ、パッドに印加された過電圧によって降伏するダイオードを有するトリガ素子と、ダイオードの降伏によって導通することにより、パッドの蓄積電荷を放電する縦型バイポーラトランジスタを有するＥＳＤ保護素子とを備えている。そして、ＥＳＤ保護素子における縦型バイポーラトランジスタは、半導体基板に形成された第２導電型のコレクタ領域と、コレクタ領域内に当該コレクタ領域と同一のマスクを用いて形成された第１導電型のベース領域と、コレクタ領域に隣接する第２導電型のコレクタ接続用ウェルとを有し、トリガ素子におけるダイオードは、半導体基板に形成された第２導電型の第１のウェルと、第１のウェル内に当該第１のウェルと同一のマスクを用いて形成された第１導電型の第２のウェルと、この第２のウェル内に形成されたアノード引き出し部及びカソード引き出し部とを有し、縦型バイポーラトランジスタのコレクタ接続用ウェルは、ＣＭＯＳトランジスタ用の第２導電型のウェルと同時に形成され、縦型バイポーラトランジスタのコレクタ電極は、コレクタ接続用ウェルを介してコレクタ領域から引き出されている（請求項１）
【０００６】
縦型バイポーラトランジスタは、横型バイポーラトランジスタに比べて、同じ占有面積であるならば接合面積が大きくなるので、縮小化しても接合部での電流集中及び電界集中が起きにくい。一方、ダイオードは、不純物濃度等を変えることによって、所望の降伏電圧を簡単に設定できる。したがって、ダイオードの降伏電圧を縦型バイポーラトランジスタのトリガとすることにより、縮小化しても接合部での電流集中及び電界集中が起きにくく、かつ低電圧でトリガするＥＳＤ保護装置が得られる。
【０００７】
本発明に係るＥＳＤ保護装置の第一の具体例は、次のとおりである（請求項３）。パッドは、入力端子又は出力端子である。トリガ素子は、第一及び第二のダイオード並びに第一及び第二の抵抗からなる。ＥＳＤ保護素子はＮＰＮ型の第一及び第二の縦型バイポーラトランジスタからなる。第一のダイオードは、カソードがパッドに接続され、アノードが第一の縦型バイポーラトランジスタのベースに接続されている。第二のダイオードは、カソードが電源端子に接続され、アノードが第二の縦型バイポーラトランジスタのベースに接続されている。第一のダイオードのアノードとグランド端子との間には、第一の抵抗が接続されている。第二のダイオードのアノードとパッドとの間には、第二の抵抗が接続されている。第一の縦型バイポーラトランジスタは、コレクタがパッドに接続され、エミッタがグランド端子に接続されている。第二の縦型バイポーラトランジスタは、コレクタが電源端子に接続され、エミッタがパッドに接続されている。
【０００８】
本発明に係るＥＳＤ保護装置の第二の具体例は、次のとおりである（請求項５）。パッドは電源端子である。縦型バイポーラトランジスタはＮＰＮ型である。ダイオードは、カソードがパッドに接続され、アノードが縦型バイポーラトランジスタのベースに接続されている。ダイオードのアノードとグランド端子との間には、抵抗が接続されている。縦型バイポーラトランジスタは、コレクタがパッドに接続され、エミッタがグランド端子に接続されている。
【０００９】
本発明に係るＥＳＤ保護装置は、次の構成としてもよい（請求項１１）。ダイオードは、縦型バイポーラトランジスタのベースと同時に形成されたアノードと、当該縦型バイポーラトランジスタのエミッタと同時に形成されたカソードとを含む。このとき、ＥＳＤ保護装置は、Ｐ型の半導体基板上に形成され、アノードは、縦型バイポーラトランジスタのコレクタと同時に形成されたＮ型領域によって、半導体基板から絶縁されている、としてもよい（請求項１２）。
【００１２】
導電型のＰ及びＮは、それぞれ逆導電型のＮ及びＰとしてもよい（請求項４、６）。ＰとＮとを逆にしても、キャリアの種類が変わるだけであるので、当然のことながら同じ機能を実現できる。なお、縦型バイポーラトランジスタをＰＮＰ型とした場合は、ダイオードと抵抗との位置が相互に入れ替わる。
【００１３】
また、ダイオードは単数、又は複数のダイオードが直列に接続されたものであり、過電圧は当該ダイオードにとって順方向電圧であり、降伏は導通による実質的な降伏である、としてもよい（請求項２、７〜１０）。ダイオードの順方向降下電圧は、降伏電圧に比べれば、不純物濃度に依存しにくくかつ低電圧である。したがって、ダイオードを直列接続する数を選ぶことにより、所望の実質的な降伏電圧を精度良く設定することができる。
【００１６】
請求項１又は２記載のＥＳＤ保護装置において、縦型バイポーラトランジスタ又はダイオードは、Ｐ型シリコン基板表面に形成された第一のＮ−型ウェルと、この第一のＮ−型ウェルに接してＰ型シリコン基板表面に形成された第二のＮ−型ウェルと、この第二のＮ−型ウェル表面に形成された第二のＮ＋層と、第一のＮ−型ウェル表面に形成されたＰ−型ウェルと、このＰ−型ウェル表面に互いに離れて形成されたＰ＋層及び第一のＮ＋層と、これらのＰ＋層と第一のＮ＋層との間に当該Ｐ＋層と第一のＮ＋層との電気的接続を防止するために付設された絶縁物との全部又は一部からなり、第二のＮ−型ウェルとＰ−型ウェルとが分離用絶縁物で絶縁され、Ｐ型シリコン基板とＰ−型ウェルとが分離用絶縁物で絶縁され、縦型バイポーラトランジスタは、第二のＮ＋層がコレクタ引き出し部となり、Ｐ＋層がベース引き出し部となり、第一のＮ＋層がエミッタ引き出し部となり、ダイオードは、Ｐ＋層がアノード引き出し部となり、第一のＮ＋層がカソード引き出し部となる、としてもよい（請求項１３）。この場合、導電型のＰ及びＮは、それぞれ逆導電型のＮ及びＰとしてもよい（請求項１４）。
【００１７】
請求項１３記載のＥＳＤ保護装置において、Ｐ＋層並びに第一及び第二のＮ＋層は、内部回路を構成するＣＭＯＳトランジスタのＰ＋層及びＮ＋層と同時に形成されるものである、としてもよい（請求項１５）。請求項１４記載のＥＳＤ保護装置においても、これに準ずる（請求項１６）。
【００１８】
請求項１３記載のＥＳＤ保護装置において、第二のＮ−型ウェルは、内部回路を構成するＣＭＯＳトランジスタのＮ−型ウェルと同時に形成されるものである、としてもよい（請求項１７）。請求項１４記載のＥＳＤ保護装置においても、これに準ずる（請求項１８）。
【００１９】
請求項１３又は１４記載のＥＳＤ保護装置において、絶縁物は、内部回路を構成するＣＭＯＳトランジスタのゲート電極及びゲート絶縁膜と同時に形成されたダミーゲート電極及び絶縁膜である、としてもよい（請求項１９）。このダミーゲート電極又は絶縁膜は、シリコン基板表面に対してリング状に形成された、としてもよい（請求項２０）。
【００２０】
請求項１又は２記載のＥＳＤ保護装置において、ダイオードは、Ｐ型シリコン基板表面に形成されたＮ−型ウェルと、このＮ−型ウェル表面に互いに離れて形成されたＰ＋層及びＮ＋層と、これらのＰ＋層とＮ＋層との間の前記Ｐ型シリコン基板表面から内部に形成された絶縁物とからなり、ダイオードは、Ｐ＋層がアノード引き出し部となり、Ｎ＋層がカソード引き出し部となる、としてもよい（請求項２１）。この場合、請求項１又は２記載のＥＳＤ保護装置において、導電型のＰ及びＮは、それぞれ逆導電型のＮ及びＰとしてもよい（請求項２２）。
【００２１】
請求項１又は２記載のＥＳＤ保護装置において、ダイオードは、Ｐ型シリコン基板表面に形成されたＮ−型ウェルと、このＮ−型ウェル表面に形成されたＰ−型ウェルと、このＰ−型ウェル表面に互いに離れて形成されたＰ＋層及びＮ＋層と、これらのＰ＋層とＮ＋層との間のＰ型シリコン基板表面に付設された絶縁物とからなり、Ｐ型シリコン基板とＰ−型ウェルとが分離用絶縁物で絶縁され、ダイオードは、Ｐ＋層がアノード引き出し部となり、Ｎ＋層がカソード引き出し部となる、としてもよい（請求項２３）。この場合、請求項１又は２記載のＥＳＤ保護装置において、導電型のＰ及びＮは、それぞれ逆導電型のＮ及びＰとしてもよい（請求項２４）。
【００２２】
また、本発明に係るＥＳＤ保護装置は、更に次の構成としてもよい（請求項２５）。ダイオードは、シリコン基板表面に形成されたＰ−型ウェルと、このＰ−型ウェル表面に互いに離れて形成されたＮ＋層及びＰ＋層と、これらのＮ＋層とＰ＋層との間のＰ−型ウェル上に絶縁膜を介して設けられるとともにグランド端子に接続されたダミーゲート電極とからなり、ダイオードは、Ｐ＋層がアノード引き出し部となり、Ｎ＋層がカソード引き出し部となる。この場合は、Ｎ＋層とダミーゲート電極との間の電界が強くなるので、より低い電圧でトリガするようになる。なお、導電型のＰ及びＮは、それぞれ逆導電型のＮ及びＰとしてもよい（請求項２６）。
【００２３】
本発明に係るＥＳＤ保護装置の製造方法は、請求項１、３、５、１１又は１２記載のＥＳＤ保護装置を製造する方法であって、次の工程を備えている（請求項２７）。Ｐ型シリコン基板に対して、内部回路を構成するＣＭＯＳトランジスタのＮ−型ウェル、及び縦型バイポーラトランジスタのコレクタと接続することになるコレクタ接続用Ｎ−型ウェルを同時に形成する工程(1)。Ｐ型シリコン基板に対して、縦型バイポーラトランジスタのコレクタとなるコレクタＮ−型ウェル、及びダイオードのＮ−型ウェルを同時に形成する工程(2)。縦型バイポーラトランジスタのコレクタＮ−型ウェル内にベースとなるＰ−型層、及びダイオードのＮ−型ウェル内にアノードとなるＰ−型層を同時に形成する工程(3)。ＣＭＯＳトランジスタのＰ−型ウェルにＮ＋型層、縦型バイポーラトランジスタのコレクタ接続用Ｎ−型ウェルにＮ＋型層、縦型バイポーラトランジスタのＰ−型層にエミッタとなるＮ＋型層、及びダイオードのＰ−型層にカソードとなるＮ＋型層を同時に形成する工程(4)。ＣＭＯＳトランジスタのＮ−型ウェルにＰ＋型層、縦型バイポーラトランジスタのＰ−型層にＰ＋型層、及びダイオードのＰ−型層にＰ＋型層を同時に形成する工程(5)。この場合、請求項２、７又は９記載のＥＳＤ保護装置を製造する方法は、アノードとカソードとが逆になる（請求項２８）。
【００２４】
本発明に係るＥＳＤ保護装置は、工程▲２▼及び▲３▼を除き、ＣＭＯＳトランジスタの製造工程で同時に製造される。工程▲２▼及び▲３▼は、同じ部分に対するイオン注入であるので、通常のＣＭＯＳトランジスタの製造工程でマスクを１枚追加するだけでよい。
【００２５】
また、縦型バイポーラトランジスタのコレクタＮ−型ウェル及びダイオードのＮ−型ウェルが工程(2)で形成される領域に、ＣＭＯＳトランジスタのゲート電極と同時にダミーゲート電極を形成する工程を、更に備えものとしてもよい。ただし、ダミーゲート電極は、工程(4)で形成された縦型バイポーラトランジスタ及びダイオードのＮ＋型層と、工程(5)で形成された縦型バイポーラトランジスタ及びダイオードのＰ＋型層とが、後工程で接続されるのを防止するものである（請求項２９）。或いは、工程(4)で形成された縦型バイポーラトランジスタ及びダイオードのＮ＋型層と、工程(5)で形成された縦型バイポーラトランジスタ及びダイオードのＰ＋型層とが、後工程で接続されるのを防止する絶縁膜を形成する工程を、更に備えたものとしてもよい（請求項３０）。
【００２６】
換言すると、本発明は、静電気破壊（ＥＳＤ）から半導体装置を保護する方法として、通常のＣＭＯＳＦＥＴ製造プロセスに互換性のある製造方法を用いて、低電圧で動作するトリガ素子と縦型バイポーラトランジスタとを形成し、静電気パルスが入出力パッド又は電源パッドに印加された時に、内部のＭＯＳトランジスタのゲート絶縁膜が破壊しないよう低電圧でトリガ素子が動作し、そのトリガ電流によって、縦型バイポーラトランジスタを動作させ、大量の電荷をシリコン基板の縦方向に逃がすことで電流集中を防止し、高いＥＳＤ耐量が得られることを特徴とするＥＳＤ保護装置の構造とその製造方法である。
【００２７】
【発明の実施の形態】
図１乃至図３は本発明に係るＥＳＤ保護装置の第一実施形態を示し、図１は回路図、図２は平面図、図３は図２におけるＩＩＩ−ＩＩＩ線縦断面図である。以下、これらの図面に基づき説明する。本実施形態のＥＳＤ保護装置は、入力バッファ保護回路として動作するものである。
【００２８】
本実施形態のＥＳＤ保護装置は、半導体集積回路チップの入力端子（入力パッド）６とＣＭＯＳトランジスタ１００との間に設けられ、入力端子６に印加された過電圧によって降伏するダイオード３１１，３１２を有するトリガ素子３１０と、ダイオード３１１，３１２の降伏によって導通することにより、入力端子６の蓄積電荷を放電する縦型バイポーラトランジスタ２１１，２１２を有するＥＳＤ保護素子２１０とを備えている。なお、図２及び図３では、ＥＳＤ保護素子２１０の一部として縦型バイポーラトランジスタ２１１のみ、トリガ素子３１０の一部としてダイオード３１１のみを示す。
【００２９】
ＣＭＯＳトランジスタ１００は、ＮＭＯＳトランジスタ１０１とＰＭＯＳトランジスタ１０２とからなるＣＭＯＳインバータである。ダイオード３１１は、カソードが入力端子６に接続され、アノードが縦型バイポーラトランジスタ２１１のベースに接続されている。ダイオード３１２は、カソードが電源端子７に接続され、アノードが縦型バイポーラトランジスタ２１２のベースに接続されている。ダイオード３１１のアノードとグランド端子８との間には、抵抗３１３が接続されている。ダイオード３１２のアノードと入力端子６との間には、抵抗３１４が接続されている。縦型バイポーラトランジスタ２１１，２１２は、どちらもＮＰＮ型である。縦型バイポーラトランジスタ２１１は、コレクタが入力端子６に接続され、エミッタがグランド端子８に接続されている。縦型バイポーラトランジスタ２１２は、コレクタが電源端子７に接続され、エミッタが入力端子６に接続されている。抵抗３１３，３１４は、同じ半導体集積回路チップ内に形成された単結晶シリコン、多結晶シリコン又は金属等からなる。
【００３０】
近年、ゲート絶縁膜の薄膜化が急速に進んでいるため、被保護素子であるＣＭＯＳトランジスタ１００のゲート絶縁膜が破壊するより低い電圧でＥＳＤ保護素子２１０が動作する必要がある。本実施形態では、ダイオード３１１，３１２の降伏電流であるトリガ電流が抵抗３１３，３１４を流れるときの電圧降下により、縦型バイポーラトランジスタ２１１，２１２のベース電位を上昇させて、縦型バイポーラトランジスタ２１１，２１２をオンにする。これにより、入力端子６に蓄えられた静電気による大量の電荷を、シリコン基板の縦方向に逃がす。したがって、電流集中を防ぐことができるので、大きなＥＳＤ耐量を得ることができる。
【００３１】
縦型バイポーラトランジスタ２１１，２１２を備えたＥＳＤ保護素子２１０及びダイオード３１１，３１２を備えたトリガ素子３１０の形成は、通常のＣＭＯＳＦＥＴの製造プロセスの中で、一枚のイオン注入マスクを追加するだけで実現できる。以下に、図２及び図３に基づき製造方法について説明する。
【００３２】
まず、ＥＳＤ保護素子２１０について説明する。ＣＭＯＳトランジスタ１００のＮ＋拡散層１と同時にコレクタ引き出し部１０及びエミッタ１１を形成し、ＣＭＯＳトランジスタ１００のＰ＋拡散層２と同時にベース引き出し部１２を形成する。エミッタ１１とベース引き出し部１２とのシリサイドを分離するために、ＣＭＯＳトランジスタ１００のゲート電極３と同時に形成されるダミーゲート電極１３を用いている。ダミーゲート電極１３は、電位を与えるものではなく、シリサイドを分離するためのものである。そして、追加のイオン注入用のマスクを用いてレジストに開口部５０を形成し、イオン注入することにより、Ｐ−領域のベース１６とコレクタＮウエル１７とを同時に形成する。このとき形成したコレクタＮウエル１７と別途形成したコレクタ引き出し部１０とは、ＣＭＯＳトランジスタ１００のＮウエル５と同時に形成する接続用Ｎウエル１４を用いて接続する。これにより、ＣＭＯＳプロセスを利用して縦型バイポーラトランジスタを形成できる。なお、このときのイオン注入は、ゲート電極３形成の前でも後でもよい。
【００３３】
トリガ素子３１０について説明する。Ｎ＋Ｐ−型のダイオードは、ＥＳＤ保護素子２１０のエミッタ１１及びベース１６と同じ構造で、ＣＭＯＳトランジスタ１００のＮ＋拡散層１と同時にＮ＋部２１を、ＣＭＯＳトランジスタ１００のＰ＋拡散層２と同時にＰ−部２６の引き出し部２２を形成する。これにより、所望のトリガ電圧及び逆方向リークレベルを設定できるようになる。
【００３４】
図４乃至図６は本実施形態のＥＳＤ保護装置の製造方法を示す断面図である。以下、図３乃至図６に基づき、本実施形態のＥＳＤ保護装置の製造方法を詳しく説明する。
【００３５】
まず、図４に示すように、ＣＭＯＳトランジスタ１００のＮウエル５形成と同時に、ＥＳＤ保護素子２１０のコレクタ引き出し部１０との接続用Ｎウエル１４を形成する。この領域のドーピング濃度は、約１０１７ｃｍ−３〜１０１８ｃｍ−３である。また、ＣＭＯＳトランジスタ１００のゲート電極３の形成と同時に、ＥＳＤ保護素子２１０のダミーゲート電極１３、及びトリガ素子３１０のダミーゲート電極２３を形成する。これは、ＥＳＤ保護素子２１０のエミッタ１１とベース引き出し部１２とが、後で拡散層上に形成されるシリサイドにより接続されてしまうのを防止するためである。同様に、トリガ素子３１０のＮ＋部２１と引き出し部２２とが、後でシリサイドにより接続されるのを防止するためである。
【００３６】
続いて、図５に示すように、所定形状のレジストの開口部５０をマスクとして、ＥＳＤ保護素子２１０のベース１６を形成するためのイオン注入を約１０１８ｃｍ−３で行い、続いて、コレクタＮウエル１７を形成するためのイオン注入を約１０１８ｃｍ−３で行う。このとき、トリガ素子３１０のＰ−部２６及びＮウェル２７も同時に形成される。
【００３７】
続いて、図６に示すように、ＣＭＯＳトランジスタ１００のＮ＋拡散層１の形成と同時に、コレクタ引き出し部１０、エミッタ１１、Ｎ＋部２１等を形成する。
【００３８】
続いて、図３に示すように、ＣＭＯＳトランジスタ１００のＰ＋拡散層２と同時に、ベース引き出し部１２、引き出し部２２等を形成する。最後に、これらの上層に配線を形成することにより、図１に示す回路を形成する。
【００３９】
次に、本実施形態のＥＳＤ保護装置の動作を、図１及び図３に基づき説明する。
【００４０】
入力端子６に対して静電気パルスが印加された時の動作を説明する。まず、グランド端子８に対して正のＥＳＤのパルスが入力端子６に印加された時、ＥＳＤ保護素子２１０、トリガ素子３１０、そしてＣＭＯＳトランジスタ１００のゲート絶縁膜に高電圧が印加される。そのため、ＣＭＯＳトランジスタ１００のゲート絶縁膜が破壊する前に、ＥＳＤ保護素子２１０が動作することにより、ＥＳＤによる電荷を速やかに逃がす必要がある。
【００４１】
ＣＭＯＳトランジスタ１００のゲート絶縁膜が４ｎｍであるとすると、定電圧によるストレスでは約８Ｖでゲート絶縁膜は破壊してしまう。つまり、これより低い電圧でＥＳＤ保護素子２１０が動作する必要がある。しかし、縦型バイポーラトランジスタであるＥＳＤ保護素子２１０を形成した場合、コレクタＮウエル１７とベース１６との間の耐圧は１０Ｖ程度あるので、これだけではゲート絶縁膜が薄い微細なＣＭＯＳトランジスタ１００を保護することはできない。
【００４２】
そこで、電源電圧以上のなるべく低い電圧で動作するトリガ素子３１０が必要になる。トリガ素子３１０は、Ｐ−部２６をイオン注入によって形成しているため、そのドーズ量を制御することで所望のトリガ電圧又は逆方向のリークレベルを設定することができ、４Ｖ程度のトリガ電圧を得ることはたやすい。
【００４３】
図７に、パッドにＥＳＤの静電パルスが印加されたときの電流電圧特性を示す。まず４Ｖ程度でトリガ素子３１０が動作すると、そのトリガ電流及び抵抗３１３がＥＳＤ保護素子２１０のベース電位を上昇させて、ＥＳＤ保護素子２１０を動作させる。ＥＳＤ保護素子２１０が動作すると、ＥＳＤにより入力端子６に印加された電荷を縦型バイポーラトランジスタ２１１を使って、グランド端子８に逃がすことができる。このため、内部回路のＣＭＯＳトランジスタ１００のゲート絶縁膜の耐圧が８Ｖとすると、それより低い電圧で電荷を逃がすことができるので、ゲート絶縁膜の破壊を防止できる。
【００４４】
また、グランド端子８に対して負のＥＳＤのパルスが入力端子６に印加された時は、図３に示すＥＳＤ保護素子２１０のコレクタＮウエル１７とＰ基板５１とが、Ｎ＋Ｐ−の順方向になるため、速やかに電荷を逃がすことができる。
【００４５】
図８に、本実施形態のＥＳＤ保護装置を用いた場合と、従来のＭＯＳトランジスタの横型寄生バイポーラトランジスタを用いた場合との、単位長さあたりの破壊電流値を示す。本実施形態の縦型バイポーラトランジスタからなるＥＳＤ保護素子の破壊電流値は、横型バイポーラトランジスタのものより大きい。また、内部のゲート絶縁膜厚が２ｎｍ程度に薄くなると、横型バイポーラトランジスタは破壊電流値が急激に減少するが、縦型バイポーラトランジスタにおいてはその減少は僅かである。
【００４６】
図９は、本発明に係るＥＳＤ保護装置の第二実施形態を示す回路図である。以下、この図面に基づき説明する。本実施形態のＥＳＤ保護装置は、電源保護回路として動作するものである。
【００４７】
本実施形態のＥＳＤ保護装置は、半導体集積回路チップの電源端子（電源パッド）７と内部回路１０３との間に設けられ、電源端子７に印加された過電圧によって降伏するダイオード３１６を有するトリガ素子３１５と、ダイオード３１６の降伏によって導通することにより、電源端子７の蓄積電荷を放電する縦型バイポーラトランジスタ２１４を有するＥＳＤ保護素子２１３とを備えている。
【００４８】
ダイオード３１６は、カソードが電源端子７に接続され、アノードが縦型バイポーラトランジスタ２１４のベースに接続されている。ダイオード３１６のアノードとグランド端子８との間には、抵抗３１７が接続されている。縦型バイポーラトランジスタ２１４は、ＮＰＮ型であり、コレクタが電源端子７に接続され、エミッタがグランド端子８に接続されている。
【００４９】
平面図及び断面図は、符号を除き図２及び図３と同じである。したがって、本実施形態のＥＳＤ保護装置も、第一実施形態と同等の作用及び効果を奏する。
【００５０】
図１０乃至図１５は本発明に係るＥＳＤ保護装置の第三実施形態を示し、図１０は平面図、図１１は図１０におけるＸＩ−ＸＩ線縦断面図、図１２乃至図１５は製造方法を示す断面図である。以下、これらの図面に基づき説明する。ただし、図２乃至図６と同じ部分は同じ符号を付すことにより説明を省略する。
【００５１】
本実施形態のＥＳＤ保護装置は、シリサイド分離用のダミーゲート電極１３，２３（図２及び図３）に代えて、抵抗素子形成用などにシリサイドが形成されないよう拡散層上を覆う絶縁膜１８，２８（ＳｉＯ２又はＳｉＮなど）を用いた場合である。
【００５２】
まず、図１２に示すように、ＣＭＯＳトランジスタ１００のＮウエル５の形成と同時に、ＥＳＤ保護素子２００のコレクタ引き出し部１０との接続用Ｎウエル１４を形成する。
【００５３】
続いて、図１３に示すように、所定形状のレジストの開口部５０をマスクとして、ＥＳＤ保護素子２００のベース１６を形成するためのイオン注入を行い、続いて、コレクタＮウエル１７を形成するためのイオン注入を行う。このとき、トリガ素子３００のＰ−部２６及びＮウェル２７も同時に形成される。
【００５４】
続いて、図１４に示すように、ＣＭＯＳトランジスタ１００のＮ＋拡散層１の形成と同時に、コレクタ引き出し部１０、エミッタ１１、Ｎ＋部２１等を形成する。
【００５５】
続いて、図１５に示すように、ＣＭＯＳトランジスタ１００のＰ＋拡散層２と同時に、ベース引き出し部１２、引き出し部２２等を形成する。
【００５６】
続いて、図１１に示すように、ＥＳＤ保護素子２００において絶縁膜１８、及びトリガ素子３１０において絶縁膜２８を形成する。これは、ＥＳＤ保護素子２００のエミッタ１１とベース引き出し部１２とが、後で拡散層上に形成されるシリサイドにより接続されてしまうのを防止するためである。同様に、トリガ素子３００のＮ＋部２１と引き出し部２２とが、シリサイドで接続されるのを防止するためである。
【００５７】
最後に、これらの上層で配線を形成することにより、図１に示す回路を形成する。
【００５８】
図１６乃至図１８は本発明に係るＥＳＤ保護装置の第四実施形態を示し、図１６は回路図、図１７は平面図、図１８は図１７におけるＸＶＩＩＩ−ＸＶＩＩＩ線縦断面図である。以下、これらの図面に基づき説明する。本実施形態のＥＳＤ保護装置は、トリガ素子もまたＥＳＤ保護素子の縦型バイポーラトランジスタとして動作させるものである。
【００５９】
本実施形態のＥＳＤ保護装置は、半導体集積回路チップの電源端子（電源パッド）７と内部回路１０３との間に設けられ、電源端子７に印加された過電圧によって降伏するダイオード４０２を有するトリガ素子４００と、ダイオード４０２の降伏によって導通することにより、電源端子７の蓄積電荷を放電する縦型バイポーラトランジスタ２０１を有するＥＳＤ保護素子２００とを備えている。
【００６０】
ダイオード４０２は、縦型バイポーラトランジスタ４０１のコレクタ−ベース間である。ダイオード４０２のカソードすなわち縦型バイポーラトランジスタ４０１のコレクタは電源端子７に接続され、ダイオード４０２のアノードすなわち縦型バイポーラトランジスタ４０１のベースが縦型バイポーラトランジスタ２０１のベースに接続されている。ダイオード４０２のアノードすなわち縦型バイポーラトランジスタ４０１のベースとグランド端子８との間には、抵抗４０３が接続されている。縦型バイポーラトランジスタ２０１，４０２は、ＮＰＮ型であり、コレクタが電源端子７に接続され、エミッタがグランド端子８に接続されている。
【００６１】
本実施形態では、トリガ素子４００にもエミッタ引き出し部４０を設け、図１６及び図１８のように接続する。このように接続すると、トリガ素子４００にも縦型バイポーラトランジスタ４０１が形成されるので、トリガ素子４００がＥＳＤ保護素子としても動作することになる。トリガ素子４００のＮ＋部（コレクタ）４１とＰ−部（ベース）４６とからなるダイオード４０２のトリガ電流及び抵抗４０３によって、縦型バイポーラトランジスタ２０１，４０１のベース電位が上昇し、これらが共に動作することにより、電源端子７の静電気による電荷を両方で逃がすことができる。なお、本実施形態のＥＳＤ保護装置は、電源パッドに適用させているが、第一実施形態と同じように二個設けることにより入力パッド又は出力パッドに適用させてもよい。
【００６２】
図１９及び図２０は本実施形態のＥＳＤ保護装置の製造方法を示す断面図である。以下、図１８乃至図２０に基づき、本実施形態のＥＳＤ保護装置の製造方法を詳しく説明する。
【００６３】
まず、ＣＭＯＳトランジスタ１００のＮウエル５の形成と同時に、ＥＳＤ保護素子２００のコレクタ引き出し部１０との接続用ウエル１４、及びトリガ素子４００のエミッタ接続用Ｎウエル４４を形成する。
【００６４】
続いて、図１９に示すように、所定形状のレジストの開口部５０をマスクとして、ＥＳＤ保護素子２００のベース１６を形成するためのイオン注入を行い、続いてコレクタＮウエル１７を形成するためのイオン注入を行う。このとき、トリガ素子４００のＰ−部４６及びエミッタＮウェル４７も同時に形成される。
【００６５】
続いて、図２０に示すように、ＣＭＯＳトランジスタのＮ＋拡散層１の形成と同時に、ＥＳＤ保護素子２００のコレクタ引き出し部１０及びエミッタ１１、並びにトリガ素子４００のエミッタ引き出し部４０及びコレクタ４１を形成する。続いて、ＣＭＯＳトランジスタ１００のＰ＋拡散層２と同時に、ベース引き出し部１２、及びトリガ素子４００のベースとなるＰ−部４６の引き出し部４２を形成する。
【００６６】
続いて、ＥＳＤ保護素子２００の絶縁膜１８及びトリガ素子４００の絶縁膜４８を形成する。これは、ＥＳＤ保護素子２００のエミッタ１１とベース引き出し部１２が、後で拡散層上に形成されるシリサイドにより接続されてしまうのを防止するためである。同様に、トリガ素子４００のＮ＋部４１と引き出し部４２とも、シリサイドで接続されるのを防止するためである。
【００６７】
最後に、これらの上層で配線を形成することにより、図１６の回路を形成する。
【００６８】
図２１及び図２２は本発明に係るＥＳＤ保護装置の第五実施形態を示し、図２１は平面図、図２２は図２１におけるＸＸＩＩ−ＸＸＩＩ線縦断面図である。以下、これらの図面に基づき説明する。本実施形態のＥＳＤ保護装置は、面積を縮小するために、ＥＳＤ保護素子のコレクタを共通化したものである。
【００６９】
本実施形態におけるＥＳＤ保護素子２３０は、図１０及び図１１に示す第三実施形態におけるＥＳＤ保護素子２００の二つのコレクタＮウェル１７を共通化して、一つのコレクタＮウェル１７’としたものである。そして、コレクタＮウェル１７’の両端のみでコレクタ引き出し部１０を用いることにより、面積縮小を図っている。また、本実施形態のＥＳＤ保護装置の製造方法は、図１２乃至図１５に示す第三実施形態と同じである。
【００７０】
図２３及び図２４は本発明に係るＥＳＤ保護装置の第六実施形態を示し、図２３は平面図、図２４は図２３におけるＸＸＩＶ−ＸＸＩＶ線縦断面図である。以下、これらの図面に基づき説明する。本実施形態のＥＳＤ保護装置は、面積を縮小するために、ＥＳＤ保護素子及びトリガ素子を共通化したものである。
【００７１】
本実施形態におけるＥＳＤ保護素子２４０及びトリガ素子３１０は、図１０及び図１１に示す第三実施形態におけるＥＳＤ保護素子２００及びトリガ素子３００の二つのベース１６及びＰ−部２６を共通化して一つのベース１６’とするととともに、第三実施形態におけるＥＳＤ保護素子２００及びトリガ素子３００の二つのコレクタＮウェル１７及びＮウェル２７を共通化して一つのコレクタＮウェル１９としたものである。そして、ＥＳＤ保護素子２４０のコレクタ引き出し部１０を、その両端のみとすることにより、面積縮小を図っている。また、本実施形態のＥＳＤ保護装置の製造方法は、図１２乃至図１５に示す第三実施形態と同じである。
【００７２】
図２５は本発明に係るＥＳＤ保護装置の第七実施形態を示す縦断面図である。以下、この図面に基づき説明する。本実施形態のＥＳＤ保護装置は、より低い電圧でトリガ可能なトリガ素子としたものである。
【００７３】
本実施形態におけるＥＳＤ保護装置は、トリガ素子３１０のダミーゲート電極２３がグラウンドに固定されている点を除き、第一実施形態と同じである。トリガ素子３１０のダミーゲート電極２３をグラウンドに固定すると、Ｎ＋部２１とダミーゲート電極２３との間の電界が強くなるので、より低い電圧でトリガするようになる。
【００７４】
図２６及び図２７は本発明に係るＥＳＤ保護装置の第八実施形態を示し、図２６は回路図、図２７は縦断面図である。以下、これらの図面に基づき説明する。ただし、図１及び図３と同じ部分は同じ符号を付すことにより説明を省略する。本実施形態のＥＳＤ保護装置は、入力バッファ保護回路として動作するものである。
【００７５】
本実施形態のＥＳＤ保護装置は、半導体集積回路チップの入力端子（入力パッド）６とＣＭＯＳトランジスタ１００との間に設けられ、入力端子６に印加された過電圧によって降伏するダイオード５１１，５１２を有するトリガ素子５１０と、ダイオード５１１，５１２の降伏によって導通することにより、入力端子６の蓄積電荷を放電する縦型バイポーラトランジスタ２１１，２１２を有するＥＳＤ保護素子２１０とを備えている。そして、ダイオード５１１，５１２は複数のダイオードが直列に接続されたものであり、過電圧はダイオード５１１，５１２にとって順方向電圧であり、降伏は導通による実質的な降伏である。なお、ダイオード５１１，５１２は、図２６では四個のダイオードが直列に接続されたものとして示しているが、図２７では二個のダイオードが直列に接続されたものとして便宜上簡略化して示している。
【００７６】
ダイオード５１１は、カソードが縦型バイポーラトランジスタ２１１のベースに接続され、アノードが入力端子６に接続されている。ダイオード５１２は、カソードが縦型バイポーラトランジスタ２１２のベースに接続され、アノードが電源端子７に接続されている。ダイオード５１１のカソードとグランド端子８との間には、抵抗３１３が接続されている。ダイオード５１２のカソードと入力端子６との間には、抵抗３１４が接続されている。
【００７７】
縦型バイポーラトランジスタ２１１，２１２は、第一実施形態と同じものを用いる。ダイオード５１１，５１２は、通常のＣＭＯＳプロセス時に形成されるＮ＋拡散層１、Ｐ＋拡散層２及びＮウエル５などで形成する。
【００７８】
第一実施形態では、トリガ素子に逆方向ダイオードのブレークダウンを利用していた。これに対し、本実施形態では、順方向ダイオードを電源電圧以上になるように多段接続したトリガ素子５１０を用いている。
【００７９】
特に１．５Ｖ以下の低電圧動作デバイスは、極薄のゲート絶縁膜有するため、５Ｖ以上の印加によって破壊されてしまう。この電圧領域におけるゲート絶縁膜破壊を防止できる低電圧トリガを実現するのに、本実施形態は有効である。また、本実施形態では、電源電圧に応じてダイオードの直列接続の段数を変えることにより、所望のトリガ電圧を確保できる。
【００８０】
図２８は、逆方向のダイオードの降伏を利用したトリガ素子と順方向のダイオードを直列に多段接続したトリガ素子との、特性の比較結果を示すグラフである。以下、この図面に基づき説明する。
【００８１】
逆方向の降伏を利用したものは、５Ｖ以下のトリガを行おうとした場合、接合の濃度を濃くすることで若干の低電圧化が可能であるが、同時に降伏前にツェナリークが増大してしまうため、通常のＬＳＩ動作時のオフリークが増大してしまう欠点がある。そのため、これ以上の降伏電圧の降下は難しい。そこで、順方向のダイオードを多段に接続したトリガ素子を用いて縦型バイポーラトランジスタのベースに電流を供給することにより、より低電圧でトリガするＥＳＤ保護素子を実現できる。
【００８２】
図２９は、本実施形態のＥＳＤ保護装置における、パッドにＥＳＤの静電パルスが印加されたときの電流電圧特性を示すグラフである。以下、この図面に基づき説明する。
【００８３】
ダイオード１段分のトリガ電圧をＶｆ（約０．６Ｖ）とすると、四段を直列に接続したダイオードのトリガ電圧はＶｆ×４＝約２．４Ｖとなる。パッドにＥＳＤのサージが印加され２．４Ｖを越えると、この順方向直列ダイオードが導通して縦型バイポーラトランジスタのベースに電流を注入する。このトリガ電流によって、高駆動力の保護素子である縦型バイポーラトランジスタが動作し、ＥＳＤのチャージを放電する。
【００８４】
近年、１．２Ｖ程度の低電圧動作のＣＭＯＳデバイスにおいては、約２．５ｎｍ厚以下の極薄のゲート絶縁膜が用いられている。このゲート絶縁膜の破壊耐圧は、約４〜５Ｖである。このような場合には、順方向ダイオードを直列に多段接続することにより、ＣＭＯＳ内部回路の電源電圧よりも大きくなるようにトリガ電圧を設定することで、ＬＳＩの実動作中に誤動作を起こすことなく、ゲート絶縁膜の破壊耐圧以下でＥＳＤ放電のトリガを行うことが可能となる。
【００８５】
図３０は、本発明に係るＥＳＤ保護装置の第九実施形態を示す回路図である。以下、この図面に基づき説明する。本実施形態のＥＳＤ保護装置は、電源保護回路として動作するものである。
【００８６】
本実施形態のＥＳＤ保護装置は、半導体集積回路チップの電源端子（電源パッド）７と内部回路１０３との間に設けられ、電源端子７に印加された過電圧によって降伏するダイオード５１６を有するトリガ素子５１５と、ダイオード５１６の降伏によって導通することにより、電源端子７の蓄積電荷を放電する縦型バイポーラトランジスタ２１４を有するＥＳＤ保護素子２１３とを備えている。そして、ダイオード５１６は複数のダイオードが直列に接続されたものであり、過電圧はダイオード５１６にとって順方向電圧であり、降伏は導通による実質的な降伏である。
【００８７】
ダイオード５１６は、カソードが縦型バイポーラトランジスタ２１４のベースに接続され、アノードが電源端子７に接続されている。ダイオード５１６のカソードとグランド端子８との間には、抵抗３１７が接続されている。縦型バイポーラトランジスタ２１４は、ＮＰＮ型であり、コレクタが電源端子７に接続され、エミッタがグランド端子８に接続されている。
【００８８】
断面図は図２７に準ずる。したがって、本実施形態のＥＳＤ保護装置も、第八実施形態と同等の作用及び効果を奏する。
【００８９】
図３１は、本発明に係るＥＳＤ保護装置の第十実施形態を示す断面図である。以下、この図面に基づき説明する。なお、本実施形態のＥＳＤ保護装置の回路図は、第八実施形態と同じである（図２６）。
【００９０】
本実施形態では、トリガ素子５１０として、縦型バイポーラトランジスタを形成するときに同時に形成されるダイオードを順方向に直列接続して利用する。図２７に示す第八実施形態では、Ｐ＋層２／Ｎウェル５からなるダイオードを用いている。これに対し、本実施形態では、縦型バイポーラトランジスタ形成時に作り込まれるＮ＋層５２１／Ｐ−層５２６からなるダイオードを用いる。ＥＳＤチャージ放電時のような高電流領域ではウエルの抵抗が支配的であり、この抵抗が放電能力を決定する。
【００９１】
図２７に示すＰ＋層２／Ｎウェル５からなるダイオードは、分離帯の下を電流が流れるため抵抗が大きくなる。それに比べて、本実施形態では、Ｐ＋層５２２／Ｎ＋層５２１間の分離を縦型バイポーラトランジスタ形成時のダミーゲート５２３で行い、かつ縦型バイポーラトランジスタの追加注入によりＰ−層５２６の濃度の調整が可能であるため、ダイオードの高電流領域での低抵抗化が可能である。
【００９２】
また、図２７に示すＰ＋層２／Ｎウェル５からなるダイオードでは、Ｐ＋層２／Ｎウェル５／Ｐ基板５１からなる寄生縦方向バイポーラトランジスタが形成されてしまうため、Ｐ基板５１に流れる電流が発生する。そのために、保護素子である縦型バイポーラトランジスタのベースに供給される電流が減少してしまう。しかし、本実施形態では、Ｎ＋層５２１／Ｐ−層５２６からなるダイオードは、ＥＳＤ保護素子２１０のコレクタ層１７と同時に形成されるＮウェル５２７が存在するため、縦方向に流れる電流を阻止することができるので、ＥＳＤ保護素子２１０のベースに高効率に電流を供給することができる（図３２参照）。したがって、本実施形態によれば、縦型バイポーラトランジスタのベースにトリガ電流を高効率で供給することができるので、トリガ素子のサイズを縮小することができる。
【００９３】
なお、本発明は、言うまでもなく、上記第一乃至第十実施形態に限定されるものではない。例えば、Ｐ型とあるのをＮ型、かつＮ型とあるのをＰ型としてもよい。したがって、ＮＰＮ型とあるのを、それぞれのＮ型及びＰ型を逆導電型にしてＰＮＰ型としてもよい。
【００９４】
【発明の効果】
本発明に係るＥＳＤ保護装置によれば、ダイオードの降伏電圧を縦型バイポーラトランジスタのトリガとしたことにより、縮小化しても接合部での電流集中及び電界集中が起きにくく、しかも低電圧でトリガする特性を容易に実現できる。本発明に係るＥＳＤ保護装置の製造方法によれば、通常のＣＭＯＳプロセスにマスクを１枚追加するだけで、本発明に係るＥＳＤ保護装置を容易に製造できる。
【００９５】
換言すると、本発明の効果は次のとおりである。第１の効果は、縦型バイポーラトランジスタを使って、縦方向に電流を逃がすことにより、従来のＣＭＯＳＦＥＴの寄生バイポーラトランジスタを使用した横方向に電流を流すものに比べて、電流集中が少ないため、ＥＳＤ保護素子自身が破壊しにくい。第２の効果は、同じ面積で放電できる電流が大きいため、ＥＳＤ保護素子のために必要な面積を縮小できるので、高速動作のために必要である入力容量の低減が可能である。第３の効果は、ＢｉＣＭＯＳプロセスを用いることなく、一般的なＣＭＯＳＦＥＴのプロセスに、ＥＳＤ保護回路のためのイオン注入マスクを１枚追加するだけで、縦型バイポーラトランジスタ及びトリガ素子を形成できるので、ＣＭＯＳＦＥＴ互換プロセスで製造できる。第４の効果は、低電圧で動作するトリガ素子を有しているため、ＣＭＯＳＦＥＴのゲート絶縁膜の破壊を防止できる。第５の効果は、所望の電圧でトリガする素子を形成することが可能である。
【図面の簡単な説明】
【図１】本発明に係るＥＳＤ保護装置の第一実施形態を示す回路図である。
【図２】図１のＥＳＤ保護装置の平面図である。
【図３】図２におけるＩＩＩ−ＩＩＩ線縦断面図である。
【図４】図２及び図３のＥＳＤ保護装置の製造方法を示す断面図である。
【図５】図２及び図３のＥＳＤ保護装置の製造方法を示す断面図である。
【図６】図２及び図３のＥＳＤ保護装置の製造方法を示す断面図である。
【図７】図１のＥＳＤ保護装置における、パッドにＥＳＤの静電パルスが印加されたときの電流電圧特性を示すグラフである。
【図８】図１のＥＳＤ保護装置を用いた場合と、従来のＭＯＳトランジスタの横型寄生バイポーラトランジスタを用いた場合との、単位長さあたりの破壊電流値を示すグラフである。
【図９】本発明に係るＥＳＤ保護装置の第二実施形態を示す回路図である。
【図１０】本発明に係るＥＳＤ保護装置の第三実施形態を示す平面図である。
【図１１】図１０におけるＸＩ−ＸＩ線縦断面図である。
【図１２】図１０及び図１１のＥＳＤ保護装置の製造方法を示す断面図である。
【図１３】図１０及び図１１のＥＳＤ保護装置の製造方法を示す断面図である。
【図１４】図１０及び図１１のＥＳＤ保護装置の製造方法を示す断面図である。
【図１５】図１０及び図１１のＥＳＤ保護装置の製造方法を示す断面図である。
【図１６】本発明に係るＥＳＤ保護装置の第四実施形態を示す回路図である。
【図１７】図１６のＥＳＤ保護装置を示す平面図である。
【図１８】図１７におけるＸＶＩＩＩ−ＸＶＩＩＩ線縦断面図である。
【図１９】図１６のＥＳＤ保護装置の製造方法を示す断面図である。
【図２０】図１６のＥＳＤ保護装置の製造方法を示す断面図である。
【図２１】本発明に係るＥＳＤ保護装置の第五実施形態を示す平面図である。
【図２２】図２１におけるＸＸＩＩ−ＸＸＩＩ線縦断面図である。
【図２３】本発明に係るＥＳＤ保護装置の第六実施形態を示す平面図である。
【図２４】図２３におけるＸＸＩＶ−ＸＸＩＶ線縦断面図である。
【図２５】本発明に係るＥＳＤ保護装置の第七実施形態を示す断面図である。
【図２６】本発明に係るＥＳＤ保護装置の第八実施形態を示す回路図である。
【図２７】図２６のＥＳＤ保護装置の縦断面図である。
【図２８】逆方向のダイオードの降伏を利用したトリガ素子と順方向のダイオードを直列に多段接続したトリガ素子との、特性の比較結果を示すグラフである。
【図２９】図２６のＥＳＤ保護装置における、パッドにＥＳＤの静電パルスが印加されたときの電流電圧特性を示すグラフである。
【図３０】本発明に係るＥＳＤ保護装置の第九実施形態を示す回路図である。
【図３１】本発明に係るＥＳＤ保護装置の第十実施形態を示す断面図である。
【図３２】図３２（ａ）は、第八実施形態における、既存のＣＭＯＳプロセスで作成したＰ＋層／Ｎウェルからなるダイオードを示す断面図である。図３２（ｂ）は、第十実施形態における、縦型バイポーラトランジスタの一部分を利用したダイオードを示す断面図である。
【図３３】従来技術における、パッドにＥＳＤの静電パルスが印加されたときの電流電圧特性を示すグラフである。
【符号の説明】
６  入力端子（パッド）
７  電源端子（パッド）
８  グランド端子（パッド）
３１１，３１２，３１６，４０２，５１１，５１２，５１６  ダイオード
３００，３１０，３１５，４００，５１０，５１５  トリガ素子
２０１，２１１，２１２，２１４  縦型バイポーラトランジスタ
２００，２１０，２１３，２３０，２４０  ＥＳＤ保護素子
【図１】
0003633880.tif 000002
【図２】
0003633880.tif 000003
【図３】
0003633880.tif 000004
【図４】
0003633880.tif 000005
【図５】
0003633880.tif 000006
【図６】
0003633880.tif 000007
【図７】
0003633880.tif 000008
【図８】
0003633880.tif 000009
【図９】
0003633880.tif 000010
【図１０】
0003633880.tif 000011
【図１１】
0003633880.tif 000012
【図１２】
0003633880.tif 000013
【図１３】
0003633880.tif 000014
【図１４】
0003633880.tif 000015
【図１５】
0003633880.tif 000016
【図１６】
0003633880.tif 000017
【図１７】
0003633880.tif 000018
【図１８】
0003633880.tif 000019
【図１９】
0003633880.tif 000020
【図２０】
0003633880.tif 000021
【図２１】
0003633880.tif 000022
【図２２】
0003633880.tif 000023
【図２３】
0003633880.tif 000024
【図２４】
0003633880.tif 000025
【図２５】
0003633880.tif 000026
【図２６】
0003633880.tif 000027
【図２７】
0003633880.tif 000028
【図２８】
0003633880.tif 000029
【図２９】
0003633880.tif 000030
【図３０】
0003633880.tif 000031
【図３１】
0003633880.tif 000032
【図３２】
0003633880.tif 000033
【図３３】
0003633880.tif 000034