(57)【特許請求の範囲】
【請求項１】
入力電圧と基準電圧との差電圧を増幅するオペアンプと、前記オペアンプの出力端に接続され、自身の出力段を構成する定電流源がＰＮＰトランジスタから成るバッファアンプと、抵抗と容量の並列接続回路から成る負帰還回路とを有し、前記バッファアンプの出力の一部を前記負帰還回路を介して前記オペアンプの入力側に戻すアンプ回路において、
前記ＰＮＰトランジスタのコレクタと前記バッファアンプの出力端との間にダイオードを設け、該ダイオードのアノードを前記ＰＮＰトランジスタのコレクタに接続し、カソードを前記バッファアンプの出力端に接続したことを特徴とするアンプ回路。
【請求項２】
入力電圧と基準電圧との差電圧を増幅するオペアンプと、前記オペアンプの出力端に接続され、自身の出力段を構成する定電流源が第１ＰＮＰトランジスタから成るバッファアンプと、抵抗と容量の並列接続回路から成る負帰還回路とを有し、前記バッファアンプの出力の一部を前記負帰還回路を介して前記オペアンプの入力側に戻すアンプ回路において、
第１ＰＮＰトランジスタと前記バッファアンプの出力端との間に第２ＰＮＰトランジスタを設け、該第２ＰＮＰトランジスタのコレクタを第１ＰＮＰトランジスタのコレクタに接続し、ベースを前記バッファアンプの出力端に接続し、エミッタを接地したことを特徴とするアンプ回路。
【請求項３】
入力電圧と基準電圧との差電圧を増幅するオペアンプと、前記オペアンプの出力端に接続され、自身の出力段を構成する定電流源がＰＮＰトランジスタから成るバッファアンプと、抵抗と容量の並列接続回路から成る負帰還回路とを有し、前記バッファアンプの出力の一部を前記負帰還回路を介して前記オペアンプの入力側に戻すアンプ回路において、
前記ＰＮＰトランジスタと前記バッファアンプの出力端との間にＮＰＮトランジスタを設け、該ＮＰＮトランジスタのコレクタ及びベースを前記ＰＮＰトランジスタのコレクタに接続し、エミッタを前記バッファアンプの出力端に接続したことを特徴とするアンプ回路。
【請求項４】
前記オペアンプの出力端にはスイッチ回路によって選択可能な複数の前記バッファアンプが接続されており、各バッファアンプの出力端と前記オペアンプの入力端の間にはそれぞれ前記負帰還回路が設けられていることを特徴とする請求項１〜請求項３のいずれかに記載のアンプ回路。
【請求項５】
半導体基板上において、前記負帰還回路を構成する前記抵抗をロコス酸化膜上に形成したことを特徴とする請求項１〜請求項４のいずれかに記載のアンプ回路。
【請求項６】
半導体基板上において、前記負帰還回路を構成する前記容量をロコス酸化膜上に形成したことを特徴とする請求項１〜請求項５のいずれかに記載のアンプ回路。
【請求項７】
半導体基板上において、前記ロコス酸化膜上に形成された２つの容量を前記ロコス酸化膜側で直列接続することによって、前記負帰還回路を構成する前記容量を形成したことを特徴とする請求項６に記載のアンプ回路。
【請求項８】
半導体基板上において、前記オペアンプへの入力配線をロコス酸化膜上に形成したことを特徴とする請求項１〜請求項７のいずれかに記載のアンプ回路。
【請求項９】
半導体基板上において、前記オペアンプへの入力配線上を除いた部分に遮光メタルを施したことを特徴とする請求項１〜請求項８のいずれかに記載のアンプ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、抵抗と容量の並列接続回路から成る負帰還回路を有するアンプ回路に関し、特に回路の高速化に伴ってその影響が無視できなくなる寄生容量の低減を実現したアンプ回路に関する。
【０００２】
【従来の技術】
ここでは、従来のアンプ回路としてＣＤ−ＲＯＭドライブやＤＶＤドライブ等に用いられる受光アンプ回路を例に挙げて説明を行う。図１１は従来の受光アンプ回路の一構成例を示す回路図である。受光アンプ回路１’は光ピックアップの受光素子を構成するフォトダイオード２によって検出された信号（入力電圧）を増幅して次段の信号処理部（図示せず）等に送出する増幅回路であり、初段アンプとしてオペアンプＡ１を有している。
【０００３】
オペアンプＡ１の正相入力端子（＋）には所定の基準電圧Ｖｒｅｆが加えられており、逆相入力端子（−）はフォトダイオード２のカソードに接続されている。なお、フォトダイオード２のアノードはグランドに接続されている。従って、オペアンプＡ１から送出される出力電圧は、フォトダイオード２から得られる入力電圧と基準電圧Ｖｒｅｆとの差電圧を増幅した電圧となる。
【０００４】
オペアンプＡ１の出力端には複数の飽和しないスイッチ回路ｓｗ１、ｓｗ２を介してバッファアンプＢＡ１’、ＢＡ２’が接続されている。スイッチ回路ｓｗ１、ｓｗ２はバッファアンプＢＡ１’、ＢＡ２’のいずれか一方をオペアンプＡ１に接続するようにスイッチング制御される。バッファアンプＢＡ１’、ＢＡ２’の各出力端は受光アンプ回路１’の出力端として次段の前記信号処理部（図示せず）等へ接続される一方で、それぞれ負帰還回路Ｆ１、Ｆ２を介してオペアンプＡ１の逆相入力端子（−）にも接続されている。
【０００５】
図１２は負帰還回路Ｆ１（Ｆ２）の一構成例を示す回路図である。本図に示すように、負帰還回路Ｆ１（Ｆ２）はゲイン抵抗Ｒｆと位相補償容量Ｃｆの並列接続回路によって構成されている。
【０００６】
上記した回路構成から成る受光アンプ回路１’においては、バッファアンプＢＡ１’（ＢＡ２’）の出力の一部が負帰還回路Ｆ１（Ｆ２）を介してオペアンプＡ１の逆相入力端子（−）に逆位相で戻されるため、受光アンプ回路１’における周波数特性やＳ／Ｎの向上を図ることができる。また、温度や電源電圧の変動に対してもゲインを安定に維持することができる。
【０００７】
また、上記構成の受光アンプ回路１’においては、スイッチ回路ｓｗ１、ｓｗ２によって選択可能な複数のバッファアンプＢＡ１’、ＢＡ２’がオペアンプＡ１の出力端に接続されているが、これらのスイッチング制御はフォトダイオード２に対する入射光量の変化に応じて行われる。このようなスイッチング制御を行うことにより、フォトダイオード２に入射される光量が変化しても受光アンプ回路１’の出力が飽和しないように、バッファアンプＢＡ１’、ＢＡ２’を適宜選択してゲインを切り換えることができる。
【０００８】
【発明が解決しようとする課題】
近年、ＣＤ−ＲＯＭドライブやＤＶＤドライブ等の回転数が高速化されるのに伴い、より高速な受光アンプ回路が要望されている。受光アンプ回路の動作を高速化するためには回路の周波数応答性を向上させる必要がある。ここで、負帰還回路Ｆ１（Ｆ２）がゲイン抵抗Ｒｆと位相補償容量Ｃｆの並列接続回路から成る前述の受光アンプ回路１’においては、負帰還回路Ｆ１（Ｆ２）のカットオフ周波数ｆｃを上げることで周波数応答性を向上することができる。なお、負帰還回路Ｆ１（Ｆ２）のカットオフ周波数ｆｃは次の（１）式で表される。
【数１】
0003616957.tif 000002
【０００９】
上記した（１）式より、負帰還回路Ｆ１（Ｆ２）のカットオフ周波数ｆｃを上げるためには、ゲイン抵抗Ｒｆの抵抗値あるいは位相補償容量Ｃｆの容量値を低減すればよいことが分かる。しかし、ゲイン抵抗Ｒｆの抵抗値はフォトダイオード２に対する入射光量（すなわち、受光アンプ回路１’への入力電圧）と、受光アンプ回路１’から取り出したい出力電圧によって予め決定されており、大きく変更することはできない。従って、受光アンプ回路１’を高速化するためには位相補償容量Ｃｆの容量値を低減する必要がある。
【００１０】
従来、負帰還回路Ｆ１（Ｆ２）を構成する位相補償容量Ｃｆの容量値は、回路の各部に付随する寄生容量の影響を考慮する必要がないほど支配的な大きさに設定されている。しかしながら、回路の高速化を実現するために位相補償容量Ｃｆの容量値を低減していくと前記寄生容量の影響が無視できなくなり、受光アンプ回路１’の特性が前記寄生容量によって左右されてしまう恐れがある。
【００１１】
回路各部に付随する寄生容量の中でも、特に問題となるのがバッファアンプＢＡ１’（ＢＡ２’）の出力段に付随する寄生容量、負帰還回路Ｆ１（Ｆ２）を構成する素子（ゲイン抵抗Ｒｆあるいは位相補償容量Ｃｆ）自体に付随する寄生容量、及びフォトダイオード２から受光アンプ回路１’への入力配線（カソード配線）に付随する寄生容量である。
【００１２】
まず、バッファアンプＢＡ１’（ＢＡ２’）の出力段に付随する寄生容量について説明する。図１３はバッファアンプＢＡ１’（ＢＡ２’）の出力段の一構成例を示す回路図である。本図に示すように、バッファアンプＢＡ１’（ＢＡ２’）の出力段１０’はＰＮＰトランジスタＱ１、Ｑ２、Ｑ３を有している。ＰＮＰトランジスタＱ１のベースはバッファアンプＢＡ１’（ＢＡ２’）の入力端に相当し、オペアンプＡ１の出力電圧が与えられている。また、ＰＮＰトランジスタＱ１のコレクタはグランドに接続されており、エミッタはＰＮＰトランジスタＱ２のコレクタに接続されている。
【００１３】
なお、ＰＮＰトランジスタＱ１のエミッタとＰＮＰトランジスタＱ２のコレクタとの接続ノードはバッファアンプＢＡ１’（ＢＡ２’）の出力端に相当しており、次段の前記信号処理部（図示せず）等に接続される一方で、負帰還回路Ｆ１（Ｆ２）を介してオペアンプＡ１の逆相入力端子（−）にも接続されている。
【００１４】
ＰＮＰトランジスタＱ２、Ｑ３は出力段１０’の定電流源となるカレントミラーを構成している。ＰＮＰトランジスタＱ２のベースはＰＮＰトランジスタＱ３のベース及びコレクタに接続されており、ＰＮＰトランジスタＱ３のコレクタは定電流源Ｉ１を介してグランドに接続されている。また、ＰＮＰトランジスタＱ２、Ｑ３の各エミッタはともに電源電圧線に接続されている。
【００１５】
このように、ＰＮＰトランジスタのコレクタ出力を用いた定電流源の最大出力電圧は、ＮＰＮトランジスタのエミッタ出力を用いた定電流源の最大出力電圧に比べて高いため、目標とするダイナミックレンジを確保するのに有利である。
【００１６】
上記構成から成るバッファアンプＢＡ１’（ＢＡ２’）において、出力段１０’の定電流源を構成するＰＮＰトランジスタＱ２のコレクタには、その構成上、大きな寄生容量が付随している。図１４はＰＮＰトランジスタＱ２の一構成例を示す断面構造図である。
【００１７】
本図に示すように、Ｐ型基板１００上には深い方から順にＮ型ウェル１０１、Ｐ型ウェル１０２、Ｎ型ウェル１０３、Ｐ型ウェル１０４が形成されており、ＰＮＰトランジスタＱ２のコレクタ（Ｃ）、ベース（Ｂ）、エミッタ（Ｅ）の各端子は、それぞれＰ型ウェル１０２、Ｎ型ウェル１０３、Ｐ型ウェル１０４から引き出されている。なお、Ｎ型ウェル１０１はＰ型拡散層１０５、１０６によって他素子から分離されている。
【００１８】
ここで、ＰＮＰトランジスタＱ２のコレクタを構成するＰ型ウェル１０２とＮ型ウェル１０１との間にはＰＮ接合に伴う寄生容量Ｃｘが付随しているが、この寄生容量Ｃｘの容量値はＰＮ接合の面積に比例して大きくなる。従って、ＰＮＰトランジスタＱ２のコレクタに付随する寄生容量Ｃｘは、ベースやエミッタに付随する寄生容量よりもかなり大きな容量値を有している。
【００１９】
従来構成のバッファアンプＢＡ１’（ＢＡ２’）においては、このように大きな寄生容量Ｃｘが付随したＰＮＰトランジスタＱ２のコレクタが自身の出力端に直接接続されている。そのため、負帰還回路Ｆ１（Ｆ２）を構成する位相補償容量Ｃｆの容量値を低減していくと寄生容量Ｃｘの影響が無視できなくなり、受光アンプ回路１’の特性が寄生容量Ｃｘによって左右されてしまう。
【００２０】
特に、スイッチ回路ｓｗ１、ｓｗ２によって選択可能な複数のバッファアンプＢＡ１’、ＢＡ２’を有する受光アンプ回路１’の場合、選択されていないバッファアンプＢＡ１’（ＢＡ２’）の出力段に付随した寄生容量Ｃｘも負帰還回路Ｆ１（Ｆ２）を通して全て入力側の寄生容量となってしまうので、その影響はより大きくなる。
【００２１】
次に、負帰還回路Ｆ１（Ｆ２）を構成する素子（ゲイン抵抗Ｒｆあるいは位相補償容量Ｃｆ）自体に付随する寄生容量について説明する。まず、図１５は従来のゲイン抵抗Ｒｆの一構成例を示す断面構造図である。本図に示すように、Ｐ型基板１１０上には深い方から順にＮ型ウェル１１１、Ｐ型ウェル１１２が形成されている。ゲイン抵抗Ｒｆの両端子はそれぞれＰ型ウェル１１２の両端から引き出されており、Ｐ型ウェル１１２がゲイン抵抗Ｒｆに相当する。なお、Ｎ型ウェル１１１はＰ型拡散層１１３、１１４によって他素子から分離されている。このような構造から成るゲイン抵抗Ｒｆには、Ｐ型基板１１０とＮ型ウェル１１１との間に大きな寄生容量Ｃｘが付随している。
【００２２】
また、図１６は従来の位相補償容量Ｃｆの一構成例を示す断面構造図である。本図に示すように、Ｐ型基板１２０上にはＮ型ウェル１２１が形成されている。Ｎ型ウェル１２１はＰ型拡散層１２２、１２３によって他素子から分離されていおり、Ｐ型拡散層１２２上には絶縁膜１２４が形成されている。Ｎ型ウェル１２１及び絶縁膜１２４上には窒化膜１２５が形成されており、窒化膜１２５上にはメタル層１２６が形成されている。位相補償容量Ｃｆの両端子はそれぞれＮ型ウェル１２１及びメタル層１２６から引き出されており、窒化膜１２５を挟んでＮ型ウェル１２１とメタル層１２６との間に求める位相補償容量Ｃｆが形成される。このような構造から成る位相補償容量Ｃｆには、Ｐ型基板１２０とＮ型ウェル１２１との間に大きな寄生容量Ｃｘが付随している。
【００２３】
続いて、フォトダイオード２から受光アンプ回路１’への入力配線（カソード配線）に付随する寄生容量について説明する。図１７は従来における受光アンプ回路１’とフォトダイオード２との一配置例を示す平面図及び断面構造図である。図中（ａ）の平面図に示すように、受光アンプ回路１’とフォトダイオード２はカソード配線１３３によって接続されており、フォトダイオード２以外は遮光メタル層１３５によって一様に覆われている。この遮光メタル層１３５により、不必要な外乱光が受光アンプ回路１’に入り込むことを防止している。
【００２４】
図中（ｂ）は図中（ａ）に示したＡ−Ａ’断面構造図である。本図に示すように、Ｐ型基板１３０上にはＮ型半導体層１３１が形成されており、その上には絶縁膜１３２が形成されている。受光アンプ回路１’とフォトダイオード２を接続するカソード配線１３３は絶縁膜１３２上に形成されている。カソード配線１３３上にはさらに絶縁膜１３３が形成されており、その上部を一様に遮光メタル層１３５が覆っている。このような構造では、カソード配線１３３とＰ型半導体層１３１との間、及びカソード配線１３３と遮光メタル層１３５との間に大きな寄生容量Ｃｘが付随している。
【００２５】
前述した通り、受光アンプ回路１’の高速化を実現するために位相補償容量Ｃｆの容量値を低減していくと上記した各寄生容量Ｃｘの影響が無視できなくなり、受光アンプ回路１’の特性が各寄生容量Ｃｘによって左右されてしまう恐れがある。
【００２６】
本発明は上記の問題点に鑑み、抵抗と容量の並列接続回路から成る負帰還回路を有するアンプ回路において、回路の高速化に伴ってその影響が無視できなくなる寄生容量の低減を実現したアンプ回路を提供することを目的とする。
【００２７】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るアンプ回路においては、入力電圧と基準電圧との差電圧を増幅するオペアンプと、前記オペアンプの出力端に接続され、自身の出力段を構成する定電流源がＰＮＰトランジスタから成るバッファアンプと、抵抗と容量の並列接続回路から成る負帰還回路とを有し、前記バッファアンプの出力の一部を前記負帰還回路を介して前記オペアンプの入力側に戻すアンプ回路において、前記ＰＮＰトランジスタのコレクタと前記バッファアンプの出力端との間にダイオードを設け、該ダイオードのアノードを前記ＰＮＰトランジスタのコレクタに接続し、カソードを前記バッファアンプの出力端に接続した構成としている。
【００２８】
また、前記バッファアンプの出力段の定電流源を構成する前記ＰＮＰトランジスタを第１ＰＮＰトランジスタとし、第１ＰＮＰトランジスタと前記バッファアンプの出力端との間に第２ＰＮＰトランジスタを設け、該第２ＰＮＰトランジスタのコレクタを第１ＰＮＰトランジスタのコレクタに接続し、ベースを前記バッファアンプの出力端に接続し、エミッタを接地した構成としてもよい。
【００２９】
あるいは、前記バッファアンプの出力段の定電流源を構成する前記ＰＮＰトランジスタと前記バッファアンプの出力端との間にＮＰＮトランジスタを設け、該ＮＰＮトランジスタのコレクタ及びベースを前記ＰＮＰトランジスタのコレクタに接続し、エミッタを前記バッファアンプの出力端に接続してもよい。
【００３０】
なお、前記オペアンプの出力端にはスイッチ回路によって選択可能な複数の前記バッファアンプを接続し、各バッファアンプの出力端と前記オペアンプの入力端の間にはそれぞれ前記負帰還回路を設けるとよい。
【００３１】
さらに、上記構成のアンプ回路では、半導体基板上において、前記負帰還回路を構成する前記抵抗をロコス酸化膜上に形成するとよい。また、前記負帰還回路を構成する前記容量をロコス酸化膜上に形成するとよい。このとき、前記ロコス酸化膜上に形成された２つの容量を前記ロコス酸化膜側で直列接続することによって、前記負帰還回路を構成する前記容量を形成するとよい。
【００３２】
また、上記構成のアンプ回路では、半導体基板上において、前記オペアンプへの入力配線をロコス酸化膜上に形成するとよい。さらに、前記オペアンプへの入力配線上を除いた部分に遮光メタルを施すとよい。
【００３３】
【発明の実施の形態】
ここでは、本発明に係るアンプ回路としてＣＤ−ＲＯＭドライブやＤＶＤドライブ等に用いられる受光アンプ回路を例に挙げて説明を行う。図１は本発明に係る受光アンプ回路の一構成例を示す回路図である。本図に示すように、本発明に係る受光アンプ回路１は従来の受光アンプ回路１’（図１１参照）とほぼ同様の構成から成っており、負帰還回路Ｆ１（Ｆ２）も従来と同様に、ゲイン抵抗Ｒｆと位相補償容量Ｃｆの並列接続回路から構成されている（図１２参照）。
【００３４】
そこで、従来と同様の構成及び動作を有する部分については図１１、図１２と同一の符号を付すことで説明を省略し、以下では本発明の特徴部分であるバッファアンプＢＡ１（ＢＡ２）の出力段に付随する寄生容量の低減、負帰還回路Ｆ１（Ｆ２）を構成する素子（ゲイン抵抗Ｒｆ、位相補償容量Ｃｆ）自体に付随する寄生容量の低減、及びフォトダイオード２から受光アンプ回路１への入力配線（カソード配線）に付随する寄生容量の低減を実現する構成について重点を置いた説明を行う。
【００３５】
まず、バッファアンプＢＡ１（ＢＡ２）の出力段に付随する寄生容量の低減について説明する。図２はバッファアンプＢＡ１（ＢＡ２）の出力段の第１実施形態を示す回路図である。本図に示すように、本実施形態におけるバッファアンプＢＡ１（ＢＡ２）の出力段１０は従来のバッファアンプＢＡ１’（ＢＡ２’）の出力段１０’（図１３参照）とほぼ同様の構成から成っている。
【００３６】
そこで、従来と同様の構成及び動作を有する部分については図１３と同一の符号を付すことで説明を省略し、ここではＰＮＰトランジスタＱ２のコレクタに付随する寄生容量が負帰還回路Ｆ１（Ｆ２）を介してオペアンプＡ１の入力側の寄生容量となることを防止する手段として設けられたダイオードＤ１について重点を置いた説明を行う。
【００３７】
本図に示すように、寄生容量低減手段であるダイオードＤ１はＰＮＰトランジスタＱ２のコレクタとバッファアンプＢＡ１（ＢＡ２）の出力端との間に設けられており、そのアノードはＰＮＰトランジスタＱ２のコレクタに接続され、カソードはバッファアンプＢＡ１（ＢＡ２）の出力端に接続されている。
【００３８】
図３はダイオードＤ１の一構成例を示す断面構造図である。本図に示すように、Ｐ型基板１１上には深い方から順にＮ型ウェル１２、Ｐ型ウェル１３、Ｎ型ウェル１４が形成されており、ダイオードＤ１のアノード（Ａ）、カソード（Ｋ）の各端子は、それぞれＰ型ウェル１３、Ｎ型ウェル１４から引き出されている。なお、Ｎ型ウェル１２はＰ型拡散層１５、１６によって他素子から分離されている。
【００３９】
ここで、ダイオードＤ１のアノードを構成するＰ型ウェル１３とカソードを構成するＮ型ウェル１４との間にはＰＮ接合に伴う寄生容量が付随している。しかし、Ｐ型ウェル１３とＮ型ウェル１４の接合面積は、ＰＮＰトランジスタＱ２のコレクタに付随する寄生容量のＰＮ接合面積（図１４参照）に比べて非常に小さいため、その容量値もＰＮＰトランジスタＱ２のコレクタに付随する寄生容量に比べて非常に小さい。
【００４０】
このように、本実施形態におけるバッファアンプＢＡ１（ＢＡ２）の出力段１０では、大きな寄生容量が付随するＰＮＰトランジスタＱ２のコレクタを直接バッファアンプＢＡ１（ＢＡ２）の出力端に接続することなく、寄生容量の小さいダイオードＤ１のカソードをバッファアンプＢＡ１（ＢＡ２）の出力端に接続する構成としている。
【００４１】
このような構成とすることにより、バッファアンプＢＡ１（ＢＡ２）の出力段１０に付随する寄生容量は、ダイオードＤ１に付随する寄生容量とＰＮＰトランジスタＱ２のコレクタに付随する寄生容量との直列合成容量となるため、その容量値はダイオードＤ１に付随する寄生容量の容量値によって支配される。従って、ＰＮＰトランジスタＱ２のコレクタに付随する寄生容量はダイオードＤ１によって低減される結果となり、ＰＮＰトランジスタＱ２のコレクタに付随する寄生容量が負帰還回路Ｆ１（Ｆ２）を介してオペアンプＡ１の入力側の寄生容量となることを防止することができる。
【００４２】
図４はバッファアンプＢＡ１（ＢＡ２）の出力段の第２実施形態を示す回路図である。本図に示すように、本実施形態におけるバッファアンプＢＡ１（ＢＡ２）の出力段２０は前述した第１実施形態の出力段１０（図２参照）とほぼ同様の構成から成っている。
【００４３】
そこで、前述した第１実施形態と同様の構成及び動作を有する部分については図２と同一の符号を付すことで説明を省略し、ここではＰＮＰトランジスタＱ２のコレクタに付随する寄生容量が負帰還回路Ｆ１（Ｆ２）を介してオペアンプＡ１の入力側の寄生容量となることを防止する手段として設けられたＰＮＰトランジスタＱ４について重点を置いた説明を行う。
【００４４】
本図に示すように、寄生容量低減手段であるＰＮＰトランジスタＱ４はＰＮＰトランジスタＱ２のコレクタとバッファアンプＢＡ１（ＢＡ２）の出力端との間に設けられており、そのコレクタはＰＮＰトランジスタＱ２のコレクタに接続され、ベースはバッファアンプＢＡ１（ＢＡ２）の出力端に接続され、エミッタはグランドに接続されている。
【００４５】
ここで、ＰＮＰトランジスタＱ４の構造は図１４に示したＰＮＰトランジスタＱ２と同様であり、ＰＮＰトランジスタＱ４のベース・エミッタ間及びベース・コレクタ間にはそれぞれ寄生容量が付随している。しかし、図１４からも明らかなように、ＰＮＰトランジスタＱ４のベース・エミッタ間及びベース・コレクタ間にそれぞれ付随する寄生容量のＰＮ接合面積は、ＰＮＰトランジスタＱ２のコレクタに付随する寄生容量のＰＮ接合面積に比べて非常に小さいため、その容量値もＰＮＰトランジスタＱ２のコレクタに付随する寄生容量に比べて非常に小さい。
【００４６】
このように、本実施形態におけるバッファアンプＢＡ１（ＢＡ２）の出力段２０では、大きな寄生容量が付随するＰＮＰトランジスタＱ２のコレクタを直接バッファアンプＢＡ１（ＢＡ２）の出力端に接続することなく、寄生容量の小さいＰＮＰトランジスタＱ４のベースをバッファアンプＢＡ１（ＢＡ２）の出力端に接続する構成としている。
【００４７】
このような構成とすることにより、バッファアンプＢＡ１（ＢＡ２）の出力段２０に付随する寄生容量は、ＰＮＰトランジスタＱ４のベースに付随する寄生容量とＰＮＰトランジスタＱ２のコレクタに付随する寄生容量との直列合成容量となるため、その容量値はＰＮＰトランジスタＱ４のベースに付随する寄生容量の容量値によって支配される。従って、ＰＮＰトランジスタＱ２のコレクタに付随する寄生容量はＰＮＰトランジスタＱ４によって低減される結果となり、ＰＮＰトランジスタＱ２のコレクタに付随する寄生容量が負帰還回路Ｆ１（Ｆ２）を介してオペアンプＡ１の入力側の寄生容量となることを防止することができる。
【００４８】
図５はバッファアンプＢＡ１（ＢＡ２）の出力段の第３実施形態を示す回路図である。本図に示すように、本実施形態におけるバッファアンプＢＡ１（ＢＡ２）の出力段３０は前述した第１実施形態の出力段１０（図２参照）とほぼ同様の構成から成っている。
【００４９】
そこで、前述した第１実施形態と同様の構成及び動作を有する部分については図２と同一の符号を付すことで説明を省略し、ここではＰＮＰトランジスタＱ２のコレクタに付随する寄生容量が負帰還回路Ｆ１（Ｆ２）を介してオペアンプＡ１の入力側の寄生容量となることを防止する手段として設けられたＮＰＮトランジスタＱ５について重点を置いた説明を行う。
【００５０】
本図に示すように、寄生容量低減手段であるＮＰＮトランジスタＱ５はＰＮＰトランジスタＱ２のコレクタとバッファアンプＢＡ１（ＢＡ２）の出力端との間に設けられており、そのコレクタ及びベースはＰＮＰトランジスタＱ２のコレクタに接続され、エミッタはバッファアンプＢＡ１（ＢＡ２）の出力端に接続されている。
【００５１】
図６はＮＰＮトランジスタＱ５の一構成例を示す断面構造図である。本図に示すように、Ｐ型基板３１上には深い方から順にＮ型ウェル３２、Ｐ型ウェル３３、Ｎ型ウェル３４が形成されており、ＮＰＮトランジスタＱ５のコレクタ（Ｃ）、ベース（Ｂ）、エミッタ（Ｅ）の各端子は、それぞれＮ型ウェル３２、Ｐ型ウェル３３、Ｎ型ウェル３４から引き出されている。なお、Ｎ型ウェル３２はＰ型拡散層３５、３６によって他素子から分離されている。
【００５２】
ここで、ＮＰＮトランジスタＱ５のベースを構成するＰ型ウェル３３とエミッタを構成するＮ型ウェル３４との間にはＰＮ接合に伴う寄生容量が付随している。しかし、Ｐ型ウェル３３とＮ型ウェル３４の接合面積は、ＰＮＰトランジスタＱ２のコレクタに付随する寄生容量のＰＮ接合面積（図１４参照）に比べて非常に小さいため、その容量値もＰＮＰトランジスタＱ２のコレクタに付随する寄生容量に比べて非常に小さい。
【００５３】
このように、本実施形態におけるバッファアンプＢＡ１（ＢＡ２）の出力段３０では、大きな寄生容量が付随するＰＮＰトランジスタＱ２のコレクタを直接バッファアンプＢＡ１（ＢＡ２）の出力端に接続することなく、寄生容量の小さいＮＰＮトランジスタＱ５のエミッタをバッファアンプＢＡ１（ＢＡ２）の出力端に接続する構成としている。
【００５４】
このような構成とすることにより、バッファアンプＢＡ１（ＢＡ２）の出力段３０に付随する寄生容量は、ＮＰＮトランジスタＱ５のエミッタに付随する寄生容量とＰＮＰトランジスタＱ２のコレクタに付随する寄生容量との直列合成容量となるため、その容量値はＮＰＮトランジスタＱ５のエミッタに付随する寄生容量の容量値によって支配される。従って、ＰＮＰトランジスタＱ２のコレクタに付随する寄生容量はＮＰＮトランジスタＱ５によって低減される結果となり、ＰＮＰトランジスタＱ２のコレクタに付随する寄生容量が負帰還回路Ｆ１（Ｆ２）を介してオペアンプＡ１の入力側の寄生容量となることを防止できる。
【００５５】
次に、負帰還回路Ｆ１（Ｆ２）を構成する素子（ゲイン抵抗Ｒｆあるいは位相補償容量Ｃｆ）自体に付随する寄生容量の低減について説明する。まず、図７は本発明に係るゲイン抵抗Ｒｆの一構成例を示す断面構造図である。本図に示すように、Ｐ型基板４０上にはＬＯＣＯＳ（ＬＯＣａｌｉｚｅｄ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）酸化膜４１（以下、ロコス酸化膜４１と呼ぶ）が形成されており、その上にＰ型（あるいはＮ型）半導体４２が形成されている。ゲイン抵抗Ｒｆの両端子はそれぞれＰ型（Ｎ型）半導体４２の両端から引き出されており、Ｐ型（Ｎ型）半導体４２がゲイン抵抗Ｒｆに相当する。
【００５６】
このような構造から成るゲイン抵抗Ｒｆには、Ｐ型基板４０とＰ型（Ｎ型）半導体４２との間にロコス酸化膜４１を挟んで寄生容量が付随しているが、その容量値は従来のゲイン抵抗Ｒｆ（図１５参照）に付随する寄生容量に比べて非常に小さい値である。このように、負帰還回路Ｆ１（Ｆ２）を構成するゲイン抵抗Ｒｆをロコス酸化膜４１上に形成することにより、ゲイン抵抗Ｒｆに付随する寄生容量を低減することができ、該寄生容量が負帰還回路Ｆ１（Ｆ２）を介してオペアンプＡ１の入力側の寄生容量となることを防止することができる。
【００５７】
また、図８は本発明に係る位相補償容量Ｃｆの一構成例を示す断面構造図である。本図に示すように、Ｐ型基板５０上にはロコス酸化膜５１が形成されており、その上にＮ型半導体層５２が形成されている。Ｎ型半導体層５２上には窒化膜５３が形成されており、窒化膜５３上にはメタル層５４が形成されている。位相補償容量Ｃｆの両端子はそれぞれＮ型半導体層５２及びメタル層５４から引き出されており、窒化膜５３を挟んでＮ型半導体層５２とメタル層５４との間に求める位相補償容量Ｃｆが形成される。
【００５８】
このような構造から成る位相補償容量Ｃｆには、Ｐ型基板５０とＮ型半導体層５２との間にロコス酸化膜５１を挟んで寄生容量が付随しているが、その容量値は従来の位相補償容量Ｃｆ（図１６参照）に付随する寄生容量に比べて非常に小さい値である。このように、負帰還回路Ｆ１（Ｆ２）を構成する位相補償容量Ｃｆをロコス酸化膜５１上に形成することにより、位相補償容量Ｃｆに付随する寄生容量を低減することができ、該寄生容量が負帰還回路Ｆ１（Ｆ２）を介してオペアンプＡ１の入力側の寄生容量となることを防止することができる。
【００５９】
図９は本発明に係る位相補償容量Ｃｆの別構成例を示す断面構造図及び等価回路図である。図中（ａ）の断面構造図に示すように、Ｐ型基板６０上にはロコス酸化膜６１が形成されており、その上にＮ型半導体層６２が形成されている。Ｎ型半導体層６２上には窒化膜６３ａ、６３ｂがそれぞれ分離形成されており、窒化膜６３ａ、６３ｂ上にはメタル層６４ａ、６４ｂがそれぞれ形成されている。
【００６０】
位相補償容量Ｃｆの両端子はそれぞれメタル層６４ａ、６４ｂから引き出されている。すなわち、求める位相補償容量Ｃｆは、窒化膜６３ａ、６３ｂを挟んでＮ型半導体層６２とメタル層６４ａ、６４ｂとの間に形成される２つの容量Ｃａ、Ｃｂをロコス酸化膜６１側で直列接続することによって形成されている。図中（ｂ）はその等価回路図を示している。
【００６１】
このような構造から成る位相補償容量Ｃｆには、Ｐ型基板６０とＮ型半導体層６２との間にロコス酸化膜６１を挟んで寄生容量Ｃｘが付随しているが、その容量値は従来の位相補償容量Ｃｆ（図１６参照）に付随する寄生容量に比べて非常に小さい値である。また、本実施形態における位相補償容量Ｃｆの両端子はいずれも前述の寄生容量Ｃｘに関与しないメタル層６４ａ、６４ｂから引き出されている。このような構成とすることにより、位相補償容量Ｃｆに付随する寄生容量をより一層低減することができ、該寄生容量が負帰還回路Ｆ１（Ｆ２）を介してオペアンプＡ１の入力側の寄生容量となることを防止することができる。
【００６２】
続いて、フォトダイオード２から受光アンプ回路１への入力配線（カソード配線）に付随する寄生容量の低減について説明する。図１０は本発明に係る受光アンプ回路１とフォトダイオード２との一配置例を示す平面図及び断面構造図である。図中（ａ）の平面図に示すように、受光アンプ回路１とフォトダイオード２はカソード配線７４によって接続されており、フォトダイオード２及びカソード配線７４上を除く部分は遮光メタル層７６によって覆われている。この遮光メタル層７６により、不必要な外乱光が受光アンプ回路１に入り込むことを防止している。
【００６３】
図中（ｂ）は図中（ａ）に示したＡ−Ａ’断面構造図である。本図に示すように、Ｐ型基板７０上にはＮ型半導体層７１が形成されており、その上には一部ロコス酸化膜７２が形成されている。Ｎ型半導体層７１及びロコス酸化膜７２上には絶縁膜７３が形成されており、受光アンプ回路１とフォトダイオード２を接続するカソード配線７４はこの絶縁膜７３上に形成されている。なお、カソード配線７４はロコス酸化膜７２上に位置するよう配設されている。カソード配線７４上にはさらに絶縁膜７５が形成されており、絶縁膜７５上の遮光メタル層７６はカソード配線７４上を除いた部分を覆うように形成されている。
【００６４】
このような構造では、カソード配線７４とＮ型半導体層７１との間にロコス酸化膜７２を挟んで寄生容量が付随しているが、その容量値は従来のカソード配線（図１７参照）に付随する寄生容量に比べて非常に小さい値である。このように、受光アンプ回路１とフォトダイオード２を接続するカソード配線７４をロコス酸化膜７２上に形成することにより、カソード配線７４に付随する寄生容量を低減することができ、該寄生容量がオペアンプＡ１の入力側の寄生容量となることを防止することができる。
【００６５】
また、本実施形態では遮光メタル層７６がカソード配線７４上を除いた部分を覆うように形成されているため、カソード配線７４と遮光メタル層７６との間に付随する寄生容量も大幅に低減することができ、該寄生容量がオペアンプＡ１の入力側の寄生容量となることも防止することができる。
【００６６】
【発明の効果】
本発明に係るアンプ回路においては、入力電圧と基準電圧との差電圧を増幅するオペアンプと、前記オペアンプの出力端に接続され、自身の出力段を構成する定電流源がＰＮＰトランジスタから成るバッファアンプと、抵抗と容量の並列接続回路から成る負帰還回路とを有し、前記バッファアンプの出力の一部を前記負帰還回路を介して前記オペアンプの入力側に戻すアンプ回路において、前記ＰＮＰトランジスタのコレクタと前記バッファアンプの出力端との間にダイオードを設け、該ダイオードのアノードを前記ＰＮＰトランジスタのコレクタに接続し、カソードを前記バッファアンプの出力端に接続した構成としている。
【００６７】
このような構成とすることにより、前記バッファアンプの出力段に付随する寄生容量は、前記ダイオードに付随する寄生容量と前記ＰＮＰトランジスタのコレクタに付随する寄生容量との直列合成容量となるため、その容量値は前記ダイオードに付随する寄生容量の容量値によって支配される。従って、前記ＰＮＰトランジスタのコレクタに付随する寄生容量は前記ダイオードによって低減される結果となり、前記ＰＮＰトランジスタのコレクタに付随する寄生容量が前記負帰還回路を介して前記オペアンプの入力側の寄生容量となることを防止することができる。
【００６８】
また、前記バッファアンプの出力段の定電流源を構成する前記ＰＮＰトランジスタを第１ＰＮＰトランジスタとし、第１ＰＮＰトランジスタと前記バッファアンプの出力端との間に第２ＰＮＰトランジスタを設け、該第２ＰＮＰトランジスタのコレクタを第１ＰＮＰトランジスタのコレクタに接続し、ベースを前記バッファアンプの出力端に接続し、エミッタを接地した構成としても、上記と同様の効果を得ることができる。
【００６９】
あるいは、前記バッファアンプの出力段の定電流源を構成する前記ＰＮＰトランジスタと前記バッファアンプの出力端との間にＮＰＮトランジスタを設け、該ＮＰＮトランジスタのコレクタ及びベースを前記ＰＮＰトランジスタのコレクタに接続し、エミッタを前記バッファアンプの出力端に接続した構成としても、上記と同様の効果を得ることができる。
【００７０】
なお、前記オペアンプの出力端にスイッチ回路によって選択可能な複数の前記バッファアンプが接続され、各バッファアンプの出力端と前記オペアンプの入力端の間にそれぞれ前記負帰還回路が設けられたアンプ回路に本発明を適用すると特に効果的である。このような構成のアンプ回路では、選択されていない前記バッファアンプの出力段に付随した寄生容量も前記負帰還回路を通して全て入力側の寄生容量となってしまうが、本発明を適用することにより、前記バッファアンプの各出力段に付随した寄生容量を全て低減することができるので、該寄生容量の低減効果がより顕著に現れる。
【００７１】
さらに、上記構成のアンプ回路では、半導体基板上において前記負帰還回路を構成する前記抵抗をロコス酸化膜上に形成するとよい。このような構成とすることにより、前記抵抗に付随する寄生容量を低減することができ、該寄生容量が前記負帰還回路を介して前記オペアンプの入力側の寄生容量となることを防止することができる。
【００７２】
また、上記構成のアンプ回路では、半導体基板上において前記負帰還回路を構成する前記容量をロコス酸化膜上に形成するとよい。このような構成とすることにより、前記容量に付随する寄生容量を低減することができ、該寄生容量が前記負帰還回路を介して前記オペアンプの入力側の寄生容量となることを防止することができる。
【００７３】
このとき、前記ロコス酸化膜上に形成された２つの容量を前記ロコス酸化膜側で直列接続することによって、前記負帰還回路を構成する前記容量を形成するとよい。このような構成とすることにより、前記容量に付随する寄生容量をより一層低減することができ、該寄生容量が前記負帰還回路を介して前記オペアンプの入力側の寄生容量となることを防止することができる。
【００７４】
また、上記構成のアンプ回路では、半導体基板上において前記オペアンプへの入力配線をロコス酸化膜上に形成するとよい。このような構成とすることにより、前記入力配線に付随する寄生容量を低減することができ、該寄生容量が前記オペアンプの入力側の寄生容量となることを防止することができる。
【００７５】
さらに、上記構成のアンプ回路では、前記オペアンプへの入力配線上を除いた部分に遮光メタルを施すとよい。このような構成とすることにより、前記入力配線と前記遮光メタルとの間に付随する寄生容量も大幅に低減することができ、該寄生容量が前記オペアンプの入力側の寄生容量となることを防止することができる。
【００７６】
上記した各構成によって前記アンプ回路の各部に付随する寄生容量を低減することにより、回路の高速化を実現するために前記負帰還回路を構成する前記容量の容量値を低減したとしても、前記アンプ回路の特性が前記寄生容量によって左右されることはない。
【図面の簡単な説明】
【図１】本発明に係る受光アンプ回路の一構成例を示す回路図である。
【図２】バッファアンプＢＡ１（ＢＡ２）の出力段の第１実施形態を示す回路図である。
【図３】ダイオードＤ１の一構成例を示す断面構造図である。
【図４】バッファアンプＢＡ１（ＢＡ２）の出力段の第２実施形態を示す回路図である。
【図５】バッファアンプＢＡ１（ＢＡ２）の出力段の第３実施形態を示す回路図である。
【図６】ＮＰＮトランジスタＱ５の一構成例を示す断面構造図である。
【図７】本発明に係るゲイン抵抗Ｒｆの一構成例を示す断面構造図である。
【図８】本発明に係る位相補償容量Ｃｆの一構成例を示す断面構造図である。
【図９】本発明に係る位相補償容量Ｃｆの別構成例を示す断面構造図及び等価回路図である。
【図１０】本発明に係る受光アンプ回路１とフォトダイオード２との一配置例を示す平面図及び断面構造図である。
【図１１】従来の受光アンプ回路の一構成例を示す回路図である。
【図１２】負帰還回路Ｆ１（Ｆ２）の一構成例を示す回路図である。
【図１３】バッファアンプＢＡ１’（ＢＡ２’）の出力段の一構成例を示す回路図である。
【図１４】ＰＮＰトランジスタＱ２の一構成例を示す断面構造図である。
【図１５】従来のゲイン抵抗Ｒｆの一構成例を示す断面構造図である。
【図１６】従来の位相補償容量Ｃｆの一構成例を示す断面構造図である。
【図１７】従来における受光アンプ回路１’とフォトダイオード２との一配置例を示す平面図及び断面構造図である。
【符号の説明】
１    受光アンプ回路
２    フォトダイオード（受光素子）
Ａ１    オペアンプ
ｓｗ１、ｓｗ２    スイッチ回路
ＢＡ１、ＢＡ２    バッファアンプ
Ｆ１、Ｆ２    負帰還回路
Ｒｆ    ゲイン抵抗
Ｃｆ    位相補償容量
１０、２０、３０    バッファアンプＢＡ１（ＢＡ２）の出力段
Ｑ１、Ｑ２、Ｑ３    ＰＮＰトランジスタ
Ｉ１    定電流源
Ｄ１    ダイオード
Ｑ４    ＰＮＰトランジスタ
Ｑ５    ＮＰＮトランジスタ
１１、３１、４０、５０、６０、７０    Ｐ型基板
１２、１４、３２、３４    Ｎ型ウェル
１３、３３    Ｐ型ウェル
１５、１６、３５、３６    Ｐ型拡散層
４１、５１、６１、７２    ＬＯＣＯＳ酸化膜
４２    Ｐ型（Ｎ型）半導体
５２、６２、７１    Ｎ型半導体層
５３、６３ａ、６３ｂ    窒化膜
５４、６４ａ、６４ｂ    メタル層
７３、７５    絶縁層
７４    カソード配線
７６    遮光メタル層
【図１】
0003616957.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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