(57)【特許請求の範囲】
【請求項１】
基板上にバッファ層とチャネル層とスペーサ層とキャリア供給層とショットキー層が順次堆積されることによりナイトライド系化合物半導体の半導体多層構造が形成され、ソース電極、ドレイン電極及びゲート電極が該半導体多層構造表面に形成されているナイトライド系化合物半導体の電界効果トランジスタにおいて、ソース電極・ゲート電極間の半導体多層構造表面の全面及びドレイン電極・ゲート電極間の半導体多層構造表面の全面を被覆する形状を伴って、圧縮性の応力を伴う絶縁層が形成され、ピエゾ効果によりノーマリオフとなっていることを特徴とするナイトライド系化合物半導体の電界効果トランジスタ。
【請求項２】
基板上にバッファ層とチャネル層とスペーサ層とキャリア供給層とショットキー層が順次堆積されることによりナイトライド系化合物半導体の半導体多層構造が形成され、ソース電極、ドレイン電極が該半導体多層構造表面に形成されているナイトライド系化合物半導体の電界効果トランジスタにおいて、前記半導体多層構造表面のソース電極・ドレイン電極間にバリア層を形成し、該バリア層上に局所的にゲート電極を形成し、ソース電極・ゲート電極間のバリア層表面の全面及びドレイン電極・ゲート電極間のバリア層表面の全面を被覆する形状を伴って、圧縮性の応力を伴う絶縁層が形成され、ピエゾ効果によりノーマリオフとなっていることを特徴とするナイトライド系化合物半導体の電界効果トランジスタ。
【請求項３】
基板上にバッファ層とチャネル層が順次堆積されることによりナイトライド系化合物半導体の半導体多層構造が形成され、ソース電極、ドレイン電極及びゲート電極が該半導体多層構造表面に形成されているナイトライド系化合物半導体の電界効果トランジスタにおいて、ソース電極・ゲート電極間の半導体多層構造表面の全面及びドレイン電極・ゲート電極間の半導体多層構造表面の全面を被覆する形状を伴って、圧縮性の応力を伴う絶縁層が形成され、ピエゾ効果によりノーマリオフとなっていることを特徴とするナイトライド系化合物半導体の電界効果トランジスタ。
【請求項４】
基板上にバッファ層とチャネル層が順次堆積されることによりナイトライド系化合物半導体の半導体多層構造が形成され、ソース電極、ドレイン電極が該半導体多層構造表面に形成されているナイトライド系化合物半導体の電界効果トランジスタにおいて、前記半導体多層構造表面のソース電極・ドレイン電極間にバリア層を形成し、該バリア層上に局所的にゲート電極を形成し、ソース電極・ゲート電極間のバリア層表面の全面及びドレイン電極・ゲート電極間のバリア層表面の全面を被覆する形状を伴って、圧縮性の応力を伴う絶縁層が形成され、ピエゾ効果によりノーマリオフとなっていることを特徴とするナイトライド系化合物半導体の電界効果トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、耐圧特性及び高周波パワー特性に優れたナイトライド系化合物半導体材料からなるｎ型電界効果トランジスタに関するものであり、特に正の閾値電圧と小さな寄生抵抗を実現するｎ型電界効果トランジスタに関するものである。
【０００２】
【従来の技術】
従来のナイトライド系化合物半導体材料からなる電界効果トランジスタ（以下、ＦＥＴ＝Field Effect Transistor という）について説明する。
図５は従来のＦＥＴの第１の代表的な構造を示す説明図である。
サファイア（０００１）基板５０上にＡlＮ（４０ｎｍ）のバッファ層５１，ＧaＮ（３μｍ）のチャネル層５２、Ａl0.25Ｇa0.75Ｎ（３ｎｍ）のスペーサ層５３、所定の濃度のＳiドナをドープしたＡl0.25Ｇa0.75Ｎ（８ｎｍ）キャリア供給層５４、ＧaＮ（４ｎｍ）のショットキー層５５が順次エピタキシャル成長（例えば、ＭＯＣＶＤやＲＦ  ＭＢＥ等）され、半導体多層構造５６が形成されている。
【０００３】
本多層構造においては、熱平衡状態におけるＡl0.25Ｇa0.75ＮとＧaＮの格子定数の違いにより、Ａl0.25Ｇa0.75Ｎスペーサ層５３及びキャリア供給層５４中に伸張性のひずみが発生する。
Ａl0.25Ｇa0.75Ｎのピエゾ電気効果により、同ひずみによってＡl0.25Ｇa0.75Ｎスペーサ層５３とＧaＮチャネル層５２の界面に正の電荷が誘起される。
また、Ａl0.25Ｇa0.75ＮとＧaＮの自発分極の違いによって同界面に正の電荷が誘起される。
更に、Ａl0.25Ｇa0.75Ｎキャリア供給層５４中のドナは正の電荷を有するイオンとなる。
【０００４】
これらの正の電荷を中和する作用を有する２次元電子ガスがチャネル層５２中のスペーサ層５３との界面付近に形成されている。
このようにして作製された半導体多層構造の表面には、例えばＴi／Ａl等によるソース電極５７、ドレイン電極５８のオーミックコンタクト領域が形成され、チャネル層５２に形成される２次元電子ガスと電気的に接続されている。
また、ショットキー層５５の表面に例えばＷＳiＮ／Ａuを順次堆積してゲート電極５１０が形成される。
【０００５】
図６は従来のＦＥＴの第２の代表的な構造を示す説明図である。
サファイア（０００１）基板６０上にＡlＮ（４０ｎｍ）のバッファ層６１，ＧaＮ（３μｍ）のチャネル層６２が順次エピタキシャル成長（例えば、ＭＯＣＶＤやＲＦ  ＭＢＥ等）され、半導体多層構造６６が形成されている。
チャネル層６２の表面側の所定の厚さの部分には所定の濃度のＳiドナがドープされている。
本多層構造においては、チャネル層６２中のドナは正の電荷を有するイオンとなる。
【０００６】
この正の電荷を中和する作用を有する電子ガスがチャネル層６２中に形成されている。
また、チャネル層６２の表面には正のイオンとなったドナは存在するものの電子ガスは存在せず、表面空乏層によるショットキーバリアが形成されている。
このようにして作製された半導体多層構造の表面には、例えばＴi／Ａl等によるソース電極６７、ドレイン電極６８のオーミックコンタクト領域が形成され、チャネル層６２に形成される電子ガスと電気的に接続されている。
【０００７】
また、チャネル層６２の表面に例えばＷＳiＮ／Ａuを順次堆磧してゲート電極６１０が形成される。
本構造を有するＦＥＴにおいては、ゲート電極へ印加されるゲート電圧を変化させることによりチャネル層中の空乏層の厚さが変化し、ドレイン電流が変調される。
【０００８】
上記２件の従来構造においては、そのいずれにおいてもゲート電極にバイアス電圧を印加しない状態で、その直下のチャネル層中に電子ガスが存在し、ソース電極・ドレイン電極間が電気的に導通する。
ソース電極・ドレイン電極間の電気的導通を絶つためにはゲート電極に負の電圧を印加する必要がある。
即ち、上記従来構造はそのいずれもが負の閾値電圧を有するノーマリオン型のトランジスタである。
【０００９】
一方、回路設計の観点からは、ゲート電極にバイアス電圧を印加しない状態ではソース電極・ドレイン電極間が電気的に導通せず、ゲート電極に正の電圧を印加してはじめてソース電極・ドレイン電極間に電気的導通が発生するという特徴を備えたトランジスタ、即ち、正の閾値電圧を有するノーマリオフ型のトランジスタの実現が不可欠である。
【００１０】
上記の従来構造の範疇で正の閾値電圧を有するノーマリオフ型のトランジスタを実現するための手段としては、例えば、第１の従来構造については、半導体多層構造５６を形成する際に、スペーサ層５３及びキャリア供給層５４のＡlＮ組成（第１の従来構造では０．２５）を減少させ、これらの層に発生する伸張性のひずみを低下させ、ピエゾ電気効果によってスペーサ層５３とＧaＮチャネル層５２の界面に誘起される正の電荷の量を減少させるという方法、或いはキャリア供給層５４中のドナのドーピング濃度を減少させるという方法、或いはゲート電極５１０を形成するに先立ち、その直下領域の半導体多層構造５６を局所的にエッチングするという方法、或いはこれらの方法の組み合わせが考えられる。
【００１１】
また、第２の従来構造については、半導体多層構造６６を形成する際に、チャネル層６２の表面側のＳiドナがドーピングされている部分を薄くするという方法、或いは、ドナのドーピング濃度を減少させるという方法、或いはゲート電極６１０を形成するに先立ち、その直下領域の半導体多層構造６６を局所的にエッチングし、その領域のみのチャネル層６２の表面側のＳiドナがドーピングされている部分を薄くするという方法、或いはこれらの方法の組み合わせが考えられる。
【００１２】
しかしながら、これらの方法には以下のような問題点が伴う。
半導体多層構造を形成する際にＳiドナ濃度を含む層の厚さ、そのドナ濃度を制御するか若しくは第１の従来構造についてはスペーサ層及びバリア層のＡlＮ組成を制御するという方法においては、ゲート電極にバイアス電圧を印加しない状態ではゲート電極直下のチャネル層中に電子ガスは存在しないが、ソース電極・ゲート電極間、及びドレイン電極・ゲート電極間のチャネル層中にも電子ガスが殆ど存在しない。
【００１３】
従って、寄生抵抗が著しく増大し優れたトランジスタ動作の実現は不可能である。
また、ゲート電極形成に先立ち、その直下部分の半導体多層構造を局所的にエッチングするという方法においては、チャネル層のゲート電極直下の領域に隣接する部分の電子ガス濃度は高いままに保持されるため寄生抵抗の増大は起こらないものの、エッチング深さの正確な制御が不可能であるため特性の揃ったトランジスタを作成することが不可能である。
【００１４】
【発明が解決しようとする課題】
このように、従来はナイトライド系化合物半導体材料からなり、寄生抵抗が小さく、かつ正の閾値電圧を有するノーマリオフ型のトランジスタを精度良く実現することは困難であった。
本発明はこのような課題を解決するためのものであり、寄生抵抗が小さく、かつ正の閾値電圧を有するノーマリオフ型のナイトライド系化合物半導体材料からなるトランジスタを、再現性及び制御性良く提供することを目的とする。
【００１５】
【課題を解決するための手段】
このような目的を達成するために、本発明の請求項１に係るナイトライド系化合物半導体の電界効果トランジスタは、図１に例示するように、基板１０上にバッファ層１１とチャネル層１２とスペーサ層１３とキャリア供給層１４とショットキー層１５が順次堆積されることによりナイトライド系化合物半導体の半導体多層構造１６が形成され、ソース電極１７、ドレイン電極１８及びゲート電極１１０が該半導体多層構造１６表面に形成されているナイトライド系化合物半導体の電界効果トランジスタにおいて、ソース電極・ゲート電極間の半導体多層構造１６表面の全面及びドレイン電極・ゲート電極間の半導体多層構造１６表面の全面を被覆する形状を伴って、圧縮性の応力を伴う絶縁層１１１及び１１２が形成され、ピエゾ効果によりノーマリオフとなっていることに特徴を有している。
【００１６】
また、本発明の請求項２に係るナイトライド系化合物半導体の電界効果トランジスタは、図２に例示するように、基板２０上にバッファ層２１とチャネル層２２とスペーサ層２３とキャリア供給層２４とショットキー層２５が順次堆積されることによりナイトライド系化合物半導体の半導体多層構造２６が形成され、ソース電極２７、ドレイン電極２８が該半導体多層構造２６表面に形成されているナイトライド系化合物半導体の電界効果トランジスタにおいて、前記半導体多層構造２６表面のソース電極・ドレイン電極間に圧縮性の応力を伴うバリア層２９を形成し、該バリア層２９上に局所的にゲート電極２１０を形成し、ソース電極・ゲート電極間のバリア層２一９表面の全面及びドレイン電極・ゲート電極間のバリア層２９表面の全面を被覆する形状を伴って、圧縮性の応力を伴う絶縁層２１１及び２１２が形成され、ピエゾ効果によりノーマリオフとなっていることに特徴を有している。
【００１７】
また、本発明の請求項３に係るナイトライド系化合物半導体の電界効果トランジスタは、図３に例示するように、基板３０上にバッファ層３１とチャネル層３２が順次堆積されることによりナイトライド系化合物半導体の半導体多層構造３６が形成され、ソース電極３７、ドレイン電極３８及びゲート電極３１０が該半導体多層構造３６表面に形成されているナイトライド系化合物半導体の電界効果トランジスタにおいて、ソース電極・ゲート電極間の半導体多層構造３６表面の全面及びドレイン電極・ゲート電極間の半導体多層構造３６表面の全面を被覆する形状を伴って、圧縮性の応力を伴う絶縁層３１１及び３１２が形成され、ピエゾ効果によりノーマリオフとなっていることに特徴を有している。
【００１８】
更に、本発明の請求項４に係るナイトライド系化合物半導体の電界効果トランジスタは、図４に例示するように、基板４０上にバッファ層４１とチャネル層４２が順次堆積されることによりナイトライド系化合物半導体の半導体多層構造４６が形成され、ソース電極４７、ドレイン電極４８が該半導体多層構造４６表面に形成されているナイトライド系化合物半導体の電界効果トランジスタにおいて、前記半導体多層構造４６表面のソース電極・ドレイン電極間に圧縮性の応力を伴うバリア層４９を形成し、該バリア層４９上に局所的にゲート電極４１０を形成し、ソース電極・ゲート電極間のバリア層４９表面の全面及びドレイン電極・ゲート電極間のバリア層４９表面の全面を被覆する形状を伴って、圧縮性の応力を伴う絶縁層４１１及び４１２が形成され、ピエゾ効果によりノーマリオフとなっていることに特徴を有している。
【００１９】
【発明の実施の形態】
本発明に係る電界効果トランジスタは、半導体多層構造表面に、圧縮性の応力を伴う絶縁層を、ソース電極・ゲート電極間の半導体多層構造表面全面及びドレイン電極・ゲート電極間の半導体多層構造表面全面を被覆する形状を伴って堆積する。
半導体多層構造の絶縁層の直下の領域は、絶縁層中の応力の反作用として伸張性のひずみを伴っているのに対して、ゲート電極直下の領域は、圧縮性のひずみを伴っている。
【００２０】
半導体多層構造のゲート電極直下の領域に発生する圧縮性のひずみの効果により、ピエゾ電気効果によって該トランジスタの閾値電圧は絶縁層がない場合と比較して正の方向へと変化するので、絶縁層中に発生する応力及び絶縁層の厚さを制御し、半導体多層構造に所定のひずみを発生させることにより所望の正の閾値電圧を有するトランジスタが実現される。
また、絶縁層直下の領域に発生する伸張性のひずみにより、ピエゾ電気効果によってこの領域におけるチャネル層中の電子濃度が増加する。
【００２１】
半導体多層構造中の伸張性のひずみを伴う領域と圧縮性のひずみを伴う領域の境界は、ゲート電極と絶縁層の境界と一致するのであるから、上記チャネル層中の電子濃度が高い領域はゲート電極に対して自己整合的に形成される。
従って、本発明により該領域に起因する寄生抵抗が抑制された電界効果トランジスタが実現される。
更に、高い精度及び再現性を伴って上記絶縁層の応力及び絶縁層の厚さを制御することが可能なので、上記の特徴を備えた電界効果トランジスタが再現性及び制御性良く提供される。
【００２２】
【実施例】
本発明の実施例を図面に基づいて説明する。
［実施例１］
図１は本発明に係る第１の実施の例を示す説明図である。
同図において、サファイア（０００１）基板１０上にＡlＮ（４０ｎｍ）のバッファ層１１、ＧaＮ（３μｍ）のチャネル層１２、Ａl0.25Ｇa0.75Ｎ（３ｎｍ）のスペーサ層１３、所定の濃度のＳiドナをドープしたＡl0.25Ｇa0.75Ｎ（８ｎｍ）キャリア供給層１４，ＧaＮ（４ｎｍ）のショットキー層１５が順次エピタキシャル成長（例えば、ＭＯＣＶＤやＲＦ  ＭＢＥ等）され、半導体多層構造１６が形成されている。
【００２３】
このようにして作製された多層構造の表面には、例えばＴi／Ａlを局所的に堆積し熱処理する事によるソース電極１７、ドレイン電極１８のオーミックコンタクト領域が形成され、チャネル層１２に形成される２次元電子ガスと電気的に接続されている。
引き続き、例えばＷＳiＮ／Ａuを局所的に堆積することにより、例えば長さ０．１μｍのゲート電極１１０が形成される。
【００２４】
更に、例えば１×１０10ｄｙｎ／ｃｍ2なる圧縮性の応力を伴う絶縁層を、例えば０．５μｍなる厚さを伴って全面に堆積し、更に、例えばリアクティブイオンエッチング法により、ソース電極１７、ドレイン電極１８及びゲート電極１１０への上部に付着した絶縁層を削除することにより、各電極への電気的接続が達成されるとともにソース電極・ゲート電極間の半導体多層構造１６表面の全面及びドレイン電極・ゲート電極間の半導体多層構造１６表面の全面を被覆する形状を伴って、圧縮性の応力を伴う絶縁層１１１及び１１２が形成され、もって本実施例に係る電界効果トランジスタが形成される。
【００２５】
本実施例の電界効果トランジスタとしての動作原理は第１の従来構造と同様であるので詳細な説明は省略する。
本実施例においては、ゲート電極直下の半導体多層構造中に圧縮性のひずみが発生し、その大きさは絶縁層中の応力及び絶縁層の厚さとゲート長の比によって決定される。
本実施例においては、上記圧縮性ひずみの大きさは、それが原因となってピエゾ電気効果によって生ずる負の電荷の総量が、キャリア供給層１４中のドナがイオン化して生ずる正電荷量とチャネル層１２とスペーサ層１３及びキャリア供給層１４中の自発分極の相違に起因する正電荷量の総和を上回る。
【００２６】
従って、ゲート電極直下のチャネル層中にはゲート電極にゲート電圧を印加していない状態で二次元電子ガスが存在せず、正の閾値を有するトランジスタ動作が実現される。
更に、本実施例においては絶縁層１１１及び１１２の直下の半導体多層構造中に伸張性のひずみが生じ、それが原因となってピエゾ電気効果による正の電荷が発生する。
それを中和するために、絶縁層１１１及び１１２の直下のチャネル層１２中の二次元電子ガス濃度が増加する。
【００２７】
チャネル層１２中の二次元電子ガス濃度の高い領域はゲート電極に対して自己整合的に形成される、即ち、二次元電子ガス濃度の高い領域と二次元電子ガスが存在しない領域の境界の位置は、伸張性のひずみが生じている領域と圧縮性のひずみが生じている領域の境界の位置、言い換えるならば、ゲート電極１１０と絶縁層１１１及び１１２の境界の位置に合致するので、本実施例による電界効果トランジスタの寄生抵抗は従来構造と比較して著しく低下する。
加えて、絶縁層１１１及び１１２中の応力の大きさ、絶縁層の厚さ、及びゲート長は極めて高精度かつ高再現性を伴って制御されるのであるから、本実施例による電界効果トランジスタにおいては、高精度かつ高再現性を有するトランジスタ動作特性が実現される。
【００２８】
［実施例２］
図２は本発明に係る第２の実施の例を示す説明図である。同図において、図１と同様の符号は同一または同等の部材を示す。
即ち、サファイア（０００１）基板２０上にＡlＮ（４０ｎｍ）のバッファ層２１，ＧaＮ（３μｍ）のチャネル層２２、Ａl0.25Ｇa0.75Ｎ（３ｎｍ）のスペーサ層２３、所定の濃度のＳiドナをドープしたＡl0.25Ｇa0.75Ｎ（８ｎｍ）キャリア供給層２４，ＧaＮ（４ｎｍ）のショットキー層２５が順次エピタキシャル成長（例えば、ＭＯＣＶＤやＲＦ  ＭＢＥ等）され、半導体多層構造２６が形成されている。
【００２９】
このようにして作製された半導体多層構造の表面には、例えばＴi／Ａlを局所的に堆積し熱処理する事によるソース電極２７、ドレイン電極２８のオーミックコンタクト領域が形成され、チャネル層２２に形成される２次元電子ガスと電気的に接続されている。
引き続き、バリア層２９を、例えば５ｎｍなる厚さを伴って半導体多層構造２６のソース電極・ドレイン電極間の部分の全面に堆積し、更に例えばＷＳiＮ／Ａuを局所的に堆積することにより、例えば長さ０．１μｍのゲート電極２１０が形成される。
【００３０】
更に、例えば、１×１０10ｄｙｎ／ｃｍ2なる圧縮性の応力を伴う絶縁層を、例えば１．５μｍなる厚さを伴って全面に堆積し、更に、例えばリアクティブイオンエッチング法により、ソース電極２７、ドレイン電極２８及びゲート電極２１０への上部に付着した絶縁層を削除することにより、各電極への電気的接続が達成されるとともにソース電極・ゲート電極間のバリア層２９表面の全面及びドレイン電極・ゲート電極間のバリア層２９表面の全面を被覆する形状を伴って、圧縮性の応力を伴う絶縁層１１１及び１１２が形成され、もって本実施例に係る電界効果トランジスタが形成される。
【００３１】
本実施例の電界効果トランジスタとしての動作原理は第１の従来構造と同様であるので詳細な説明は省略する。
第１の実施例と同様に、本実施例においても、ゲート電極直下の半導体多層構造中に圧縮性のひずみが発生し、その大きさは絶縁層中の応力及び絶縁層の厚さとゲート長の比によって決定される。
本実施例においては、上記圧縮性ひずみの大きさは、それが原因となってピエゾ電気効果によって生ずる負の電荷の総量が、キャリア供給層２４中のドナがイオン化して生ずる正電荷量とチャネル層２２とスペーサ層２３及びキャリア供給層２４中の自発分極の相違に起因する正電荷量の総和を上回る。
【００３２】
従ってゲート電極直下のチャネル層中にはゲート電極にゲート電圧を印加していない状態で二次元電子ガスが存在せず、正の閾値を有するトランジスタ動作が実現される。
更に、第１の実施例と同様に、本実施例においては絶縁層２１１及び２１２の直下の半導体多層構造中に伸張性のひずみが生じ、それが原因となってピエゾ電気効果による正の電荷が発生する。
それを中和するために、絶縁層２１１及び２１２の直下のチャネル層２２中の二次元電子ガス濃度が増加する。
【００３３】
チャネル層２２中の二次元電子ガス濃度の高い領域はゲート電極に対して自己整合的に形成される、即ち、二次元電子ガス濃度の高い領域と二次元電子ガスが存在しない領域の境界の位置は、伸張性のひずみが生じている領域と圧縮性のひずみが生じている領域の境界の位置、言い換えるならばゲート電極２１０と絶縁層２１１及び２１２の境界の位置に合致するので、本実施例による電界効果トランジスタの寄生抵抗は従来構造と比較して著しく低下する。
【００３４】
更に本実施例においては、ゲート電極の直下にバリア層２９が位置している。この結果、第１の実施例と比較して同一ゲート電圧を印加した際のゲートリーク電流は著しく抑制されるので、更に優れたトランジスタ動作特性が実現される。
加えて、第１の実施例と同様に、絶縁層２１１及び２１２中の応力の大きさ、絶縁層の厚さ、及びゲート長は極めて高精度かつ高再現性を伴って制御されるのであるから、本実施例による電界効果トランジスタにおいては、高精度かつ高再現性を有するトランジスタ動作特性が実現される。
【００３５】
［実施例３］
図３は本発明に係る第３の実施の例を示す説明図である。
同図において、図１と同様の符号は同一または同等の部材を示す。
即ち、サファイア（０００１）基板３０上にＡlＮ（４０ｎｍ）のバッファ層３１，ＧaＮ（３μｍ）のチャネル層３２が順次エピタキシャル成長（例えば、ＭＯＣＶＤやＲＦ  ＭＢＥ等）され、半導体多層構造３６が形成されている。
チャネル層３２の表面側の所定の厚さの部分には所定の濃度のＳiドナがドープされている。
【００３６】
このようにして作製された半導体多層構造３６の表面には、例えばＴi／Ａl等によるソース電極３７、ドレイン電極３８のオーミックコンタクト領域が形成され、チャネル層３２に形成される電子ガスと電気的に接続されている。
引き続き、例えばＷＳiＮ／Ａuを局所的に堆積することにより、例えば長さ０．１μｍのゲート電極３１０が形成される。
【００３７】
更に、例えば、１×１０10ｄｙｎ／ｃｍ2なる圧縮性の応力を伴う絶縁層を、例えば０．５μｍなる厚さを伴って全面に堆積し、更に、例えばリアクティブエッチング法により、ソース電極３７、ドレイン電極３８及びゲート電極３１０への上部に付着した絶縁層を削除することにより、各電極への電気的接続が達成されるとともにソース電極・ゲート電極間の半導体多層構造３６表面の全面及びドレイン電極・ゲート電極間の半導体多層構造３６表面の全面を被覆する形状を伴って、圧縮性の応力を伴う絶縁層３１１及び３１２が形成され、もって本実施例に係る電界効果トランジスタが形成される。
【００３８】
本実施例の電界効果トランジスタとしての動作原理は第２の従来構造と同様であるので詳細な説明は省略する。
第１及び弟２の実施例と同様に、本実施例においても、ゲート電極直下の半導体多層構造中に圧縮性のひずみが発生し、その大きさは絶縁層中の応力及び絶縁層の厚さとゲート長の比によって決定される。
本実施例においては、上記圧縮性ひずみの大きさは、それが原因となってピエゾ電気効果によって生ずる負の電荷の総量が、チャネル層３４中のドナがイオン化して生ずる正電荷量を上回る。
【００３９】
従ってゲート電極直下のチャネル層中にはゲート電極にゲート電圧を印加していない状態で電子ガスが存在せず、正の閾値を有するトランジスタ動作が実現される。
更に、第１及び第２の実施例と同様に、本実施例においては絶縁層３１１及び３１２の直下の半導体多層構造中に伸張性のひずみが生じ、それが原因となってピエゾ電気効果による正の電荷が発生する。
それを中和するために、絶縁層３１１及び３１２の直下のチャネル層３２中の電子密度が増加する。
【００４０】
チャネル層３２中の電子密度の高い領域はゲート電極に対して自己整合的に形成される、即ち、電子密度の高い領域と電子ガスが存在しない領域の境界の位置は、伸張性のひずみが生じている領域と圧縮性のひずみが生じている領域の境界の位置、言い換えるならば、ゲート電極３１０と絶縁層３１１及び３１２の境界の位置に合致するので、本実施例による電界効果トランジスタの寄生抵抗は従来構造と比較して著しく低下する。
【００４１】
加えて、絶縁層３１１及び３１２中の応力の大きさ、絶縁層の厚さ、及びゲート長は極めて高精度かつ高再現性を伴って制御されるのであるから、本実施例による電界効果トランジスタにおいては、高精度かつ高再現性を有するトランジスタ動作特性が実現される。
【００４２】
［実施例４］
図４は本発明に係る第４の実施の例を示す説明図である。
同図において、図１と同様の符号は同一または同等の部材を示す。
即ち、サファイア（０００１）基板４０上にＡlＮ（４０ｎｍ）のバッファ層４１，ＧaＮ（３μｍ）のチャネル層４２が順次エピタキシャル成長（例えば、ＭＯＣＶＤやＲＦ  ＭＢＥ等）され、半導体多層構造４６が形成されている。
チャネル層４２の表面側の所定の厚さの部分には所定の濃度のＳiドナがドープされている。
【００４３】
このようにして作製された半導体多層構造４６の表面には、例えばＴi／Ａl等によるソース電極４７、ドレイン電極４８のオーミックコンタクト領域が形成され、チャネル層４２に形成される電子ガスと電気的に接続されている。
引き続き、バリア層４９を、例えば５ｎｍなる厚さを伴って半導体多層構造４６のソース電極・ドレイン電極間の部分の全面に堆積し、更に例えばＷＳiＮ／Ａuを局所的に堆積することにより、例えば長さ０．１μｍのゲート電極４１０が形成される。
【００４４】
更に、例えば、１×１０10ｄｙｎ／ｃｍ2なる圧縮性の応力を伴う絶縁層を一列えば０．５μｍなる厚さを伴って全面に堆積し、更に、例えばリアクティブエッチング法により、ソース電極４７、ドレイン電極４８及びゲート電極４１０への上部に付着した絶縁層を削除することにより、各電極への電気的接続が達成されるとともにソース電極・ゲート電極間のバリア層４９表面の全面及びドレイン電極・ゲート電極間のバリア層４９表面の全面を被覆する形状を伴って、圧縮性の応力を伴う絶縁層４１１及び４１２が形成され、もって本実施例に係る電界効果トランジスタが形成される。
【００４５】
本実施例の電界効果トランジスタとしての動作原理は第２の従来構造と同様であるので詳細な説明は省略する。
第１〜第３の実施例と同様に、本実施例においても、ゲート電極直下の半導体多層構造中に圧縮性のひずみが発生し、その大きさは絶縁層中の応力及び絶縁層の厚さとゲート長の比によって決定される。
本実施例においては、上記圧縮性ひずみの大きさは、それが原因となってピエゾ電気効果によって生ずる負の電荷の総量が、チャネル層４２中のドナがイオン化して生ずる正電荷量を上回る。
【００４６】
従って、ゲート電極直下のチャネル層中にはゲート電極にゲート電圧を印加していない状態で電子ガスが存在せず、正の閾値を有するトランジスタ動作が実現される。
更に、第２の実施例と同様に、本実施例においては絶縁層４１１及び４１２の直下の半導体多層構造中に伸張性のひずみが生じ、それが原因となってピエゾ電気効果による正の電荷が発生する。
それを中和するために、絶縁層４１１及び４１２の直下のチャネル層４２中の電子密度が増加する。
【００４７】
チャネル層３２中の電子密度の高い領域はゲート電極に対して自己整合的に形成される、即ち、電子密度の高い領域と電子ガスが存在しない領域の境界の位置は、伸張性のひずみが生じている領域と圧縮性のひずみが生じている領域の境界の位置、言い換えるならば、ゲート電極４１０と絶縁層４１１及び４１２の境界の位置に合致するので、本実施例による電界効果トランジスタの寄生抵抗は従来構造と比較して著しく低下する。
【００４８】
更に本実施例においては、第２の実施例と同様にゲート電極の直下にバリア層４９が位置している。
この結果、第３の実施例と比較して同一ゲート電圧を印加した際のゲートリーク電流は著しく抑制されるので、更に優れたトランジスタ動作特性が実現される。
加えて、絶縁層４１１及び４１２中の応力の大きさ、絶縁層の厚さ、及びゲート長は極めて高精度かつ高再現性を伴って制御されるのであるから、本実施例による電界効果トランジスタにおいては、高精度かつ高再現性を有するトランジスタ動作特性が実現される。
【００４９】
このように本発明の趣旨はソース電極・ゲート電極間及びドレイン電極・ゲート電極間に圧縮性の応力を伴う絶縁層を形成することにあるので、ソース電極、ドレイン電極、ゲート電極の材料及びその形成方法に関して変更を行った電界効果トランジスタも本発明に含まれることは明らかである。
変更の例としては、ソース電極及びドレイン電極を、例えばＴi／Ａlを局所的に堆積し、例えばＷＳiからなる高融点金属を前記Ｔi／Ａlの表面及び側面を覆う形状を伴って局所的に堆磧した後に、熱処理することによって形成するという変更が可能である。
また、ゲート電極を例えば、Ｎi／Ａuを順次堆積した後リフトオフにより形成するという変更が可能である。
【００５０】
更に、第１の実施例及び第３の実施例においては、先にゲート電極を形成した後に圧縮性の応力を伴う絶縁層を形成するという手法により本発明の効果を説明したが、先ず圧縮性の応力を伴う絶縁層を形成した後に、ゲート開口部分を形成し、その後にゲート電極を形成するという変更が可能である。
尚、本発明は実施例で示した半導体多層構造からなる電界効果トランジスタのみならず同様の機能を有する他の半導体多層構造からなる電界効果トランジスタにも適用可能である。
【００５１】
【発明の効果】
以上、実施例に基づいて詳細に説明したように、本発明は、ソース電極・ゲート電極間及びドレイン電極・ゲート電極間に所定の圧縮性の応力及び所定の厚さを伴う絶縁層を形成することにより、半導体多層構造中のゲート電極直下の部分に圧縮性のひずみを発生させるとともに半導体多層構造の絶縁層直下の部分に伸張性のひずみを発生させ・正の閾値電圧を伴うとともに寄生抵抗の低い電界効果トランジスタを提供するものである。これにより、優れたトランジスタ特性を有するノーマリオフ型のナイトライド系化合物半導体材料からなる電界効果トランジスタが提供される。
【図面の簡単な説明】
【図１】本発明に係る第１の実施例を示す説明図である。
【図２】本発明に係る第２の実施例を示す説明図である。
【図３】本発明に係る第３の実施例を示す説明図である。
【図４】本発明に係る第４の実施例を示す説明図である。
【図５】第１の従来例を示す説明図である。
【図６】第２の従来例を示す説明図である。
【符号の説明】
１０，２０，３０，４０，５０，６０  基板
１１，２１，３１，４１，５１，６１  バッファ層
１２，２２，３２，４２，５２，６２  チャネル層
１３，２３，５３  スペーサ層
１４，２４，５４，  キャリア供給層
１５，２５，５５，  ショットキー層
１６，２６，３６，４６，５６，６６  半導体多層構造
１７，２７，３７，４７，５７，６７  ソース電極
１８，２８，３８，４８，５８，６８  ドレイン電極
２９，４９  バリア層
１００，２１０，３１０，４１０，５１０，６１０  ゲート電極
１１１，１１２，２１１，２１２，３１１，３１２，４１１，４１２  絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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