(57)【特許請求の範囲】
【請求項１】
複数の基準電圧を発生する基準電圧発生手段と、
比較入力端にアナログ信号が、基準入力端に前記基準電圧発生回路で発生される前記複数の基準電圧中の対応する基準電圧がそれぞれ入力されるとともに、両入力端間に所定周期の制御クロックによって開閉制御されるリセットスイッチを有し、両入力端間の電位差を増幅する第１の差動増幅回路が配列されてなる第１の増幅回路列と、
前記第１の増幅回路列中の相隣り合う第１の差動増幅回路の出力電圧間を補間して増幅する補間増幅回路と前記第１の増幅回路列中の１つおきの第１の差動増幅回路の出力電圧を増幅する第２の差動増幅回路とが交互に配列されてなる第２の増幅回路列とを備え、
前記第２の増幅回路列中の補間増幅回路および第２の差動増幅回路は、負荷トランジスタと、前記制御クロックに同期して前記負荷トランジスタを選択的にダイオード接続とするスイッチ手段と、前記負荷トランジスタがダイオード接続されたときの前記負荷トランジスタの電圧を保持するコンデンサとを有する
ことを特徴とする並列型ＡＤ変換器。
【請求項２】
前記負荷トランジスタは、カスコード接続のトランジスタからなり、
前記スイッチ手段は、前記制御クロックに同期して前記負荷トランジスタをダイオード負荷とカスコード負荷とに切り換える
ことを特徴とする請求項１記載の並列型ＡＤ変換器。
【請求項３】
前記第２の増幅回路列中の補間増幅回路および第２の差動増幅回路は、折り返しのカスコードアンプで構成されている
ことを特徴とする請求項１記載の並列型ＡＤ変換器。
【請求項４】
前記第１の差動増幅回路は２段の増幅段を有し、２段目の増幅段の出力線形範囲が初段の増幅段の出力線形範囲よりも小さい
ことを特徴とする請求項１記載の並列型ＡＤ変換器。
【請求項５】
前記アナログ信号をサンプリングし、一定期間ホールドしてそのホールド電圧を前記第１の差動増幅回路の比較入力端に与えるサンプルホールド回路をさらに備え、
前記スイッチ手段は、前記サンプルホールド回路のサンプル期間に前記負荷トランジスタをダイオード接続とする
ことを特徴とする請求項１記載の並列型ＡＤ変換器。
【請求項６】
前記サンプルホールド回路は、前記基準電圧発生手段、前記第１の増幅回路列および前記第２の増幅回路列と共に同一の基板上に集積されている
ことを特徴とする請求項５記載の並列型ＡＤ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、並列型ＡＤ変換器に関し、特に補間技術を用いることにより、回路規模の増大を防ぐとともに、低消費電力にて高速動作が可能な補間並列型ＡＤ変換器に関する。
【０００２】
【従来の技術】
図８に、並列型ＡＤ変換器の基本的な構成を示す。この並列型ＡＤ変換器は、基本的には、サンプルホールド(Ｓ／Ｈ)回路１０１、基準電圧（参照電圧）発生回路１０２、比較器列１０３およびエンコード回路１０４によって構成されている。サンプルホールド回路１０１は、入力されるアナログ信号をサンプリングし、そのサンプル値を一定期間ホールドする。基準電圧発生回路１０２は、抵抗Ｒが直列接続された構成となっており、電圧値が異なる複数の基準電圧を抵抗Ｒの各々の接続ノードに発生する。
【０００３】
比較器列１０３は比較器が分解能に対応した数だけ配列されてなり、サンプルホールド回路１０１によるホールド電圧と基準電圧発生回路１０２で生成された複数の基準電圧とを一斉に比較する。このとき、比較器列１０３の各比較器のうち、ホールド電圧と最も近い基準電圧が与えられている比較器を境にして、基準電圧がホールド電圧以上の比較器はすべて論理“０”レベルを出力し、基準電圧がホールド電圧よりも低い比較器は全て論理“１”レベルを出力する。
【０００４】
なお、図示していないが、比較器列１０３の後段には通常論理処理回路が設けられている。この論理処理回路は、比較器列１０３の隣接する比較器出力の排他的論理和をとる論理処理を行う。エンコード回路１０４は、論理処理回路での論理処理結果をエンコードし、デジタル変換してデジタル信号を得る。
【０００５】
ここで、比較器列１０３における各比較器では、通常、１段の増幅段では十分な利得が得られないことから、図８に示すように２段程度の増幅段を設け、最終段にラッチ回路を配置する構成を採る場合が多い。したがって、例えば６ビットの場合を例にとると、各々６３個の１ｓｔプリアンプ、２ｎｄプリアンプおよびラッチ回路が必要となる。
【０００６】
上述した基本的な並列型ＡＤ変換器の場合には、比較器列１０３分解能分だけの比較器によって構成されることになるため、分解能が上がるとそれにつれて回路規模が指数関数的に増大し、これに伴って消費電力が増加するとともに、チップサイズが大きくなってしまう。
【０００７】
これに対し、補間技術を用いることにより、回路規模の増大を防ぐとともに、低消費電力で高速動作が可能な補間並列型ＡＤ変換器が、下記文献にて報告されている。
文献：「A Dual-Mode 700Msps 6bit 200Msps 7bit ADC in a 0.25um Digital CMOS」(IEEE Journal of Solid-State Circuits, Vol.35, No12, Dec. 2000)
【０００８】
補間並列型ＡＤ変換器の構成を図９に示す。この補間並列型ＡＤ変換器は、サンプルホールド回路１１１、基準電圧発生回路１１２、１ｓｔプリアンプ列１１３、２ｎｄプリアンプ列１１４、ラッチ回路列１１５およびエンコード回路１１６を有する構成となっている。ＡＤ変換のための基本的な動作については、前述した基本的な並列型ＡＤ変換器の場合と同じである。
【０００９】
ただし、本補間並列型ＡＤ変換器では、１ｓｔプリアンプ列１１３のプリアンプ数を１／２に間引く一方、２ｎｄプリアンプ列１１４において１ｓｔプリアンプ列１１３の隣接する２つのプリアンプ出力から補間信号を生成することによって分解能分の比較器出力を得るようにしている。このように、２ｎｄプリアンプ列１１４で間引かれた比較器出力を補間によって生成することにより、１ｓｔプリアンプ列１１３のプリアンプ数を１／２に削減できるため、回路規模の縮小化および消費電力の低減に効果的なアプローチとなる。
【００１０】
【発明が解決しようとする課題】
しかしながら、上述した従来例に係る補間並列型ＡＤ変換器では、回路インプリメントにおいて次のような課題がある。すなわち、１ｓｔプリアンプ列１１３において、回路を構成する上で小さいサイズのトランジスタを用いた場合に、トランジスタの特性がばらつき易く、そのばらつきに伴ってオフセットが発生するため、このオフセットをキャンセルために各プリアンプとしてチョッパ方式のアンプが用いられることになる。
【００１１】
このように、１ｓｔプリアンプ列１１３の各プリアンプとしてチョッパ方式のアンプを用いた場合には、サンプルホールド回路１１１の出力端と各プリアンプの入力端との間に、サンプルホールド回路１１１のホールド電圧と基準電圧との差分を検出するためのコンデンサＣが介在することになる。これにより、１ｓｔプリアンプ列１１３のアンプ数が半減しているにも拘わらず、１ｓｔプリアンプ列１１３の入力容量が大きくなる傾向にある。
【００１２】
この入力容量は、サンプルホールド回路１１１にとって大きな負荷となる。そのため、サンプルホールド回路１１１としては、十分な駆動能力のある出力段を持つ回路構成のものが必要とされる。出力段が十分な駆動能力を持つということは、サンプルホールド回路１１１での消費電力が大きいことを意味する。したがって、消費電力の低減に効果的なアプローチとなる筈の補間並列型ＡＤ変換器であるにも拘わらず、結果的に、補間並列型ＡＤ変換器全体の消費電力の増大を招くことになる。
【００１３】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、消費電力を確実に低減できるとともに、より高速な回路動作が可能な並列型ＡＤ変換器を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明では、複数の基準電圧を発生する基準電圧発生手段と、比較入力端にアナログ信号が、基準入力端に複数の基準電圧中の対応する基準電圧がそれぞれ入力されるとともに、両入力端間の電位差を増幅する第１の差動増幅回路が配列されてなる第１の増幅回路列と、この第１の増幅回路列中の相隣り合う第１の差動増幅回路の出力電圧間を補間して増幅する補間増幅回路と第１の増幅回路列中の１つおきの第１の差動増幅回路の出力電圧を増幅する第２の差動増幅回路とが交互に配列されてなる第２の増幅回路列とを備えた補間並列型ＡＤ変換器において、前記第１の差動増幅回路が比較入力端と基準入力端間に所定周期の制御クロックにより開閉制御されるリセットスイッチを有し、前記補間増幅回路および前記第２の差動増幅回路が、負荷トランジスタと、前記制御クロックに同期して負荷トランジスタを選択的にダイオード接続とするスイッチ手段と、負荷トランジスタがダイオード接続されたときの当該負荷トランジスタの電圧を保持するコンデンサとを有する構成となっている。
【００１５】
上記構成の補間並列型ＡＤ変換器において、第１の増幅回路列中の第１の差動増幅回路は、リセットモードとアンプモードとを採り、リセットモード時にオン（閉）状態となるスイッチによって比較入力端と基準入力端間をショートし、アンプモードに移行すると比較入力端と基準入力端間の電位差を増幅して差動電圧として出力する。第２の増幅回路列中の補間増幅回路および第２の差動増幅回路は、リセットモード時にオン状態となるスイッチ手段によって負荷トランジスタがダイオード接続（ダイオード負荷）となる。そして、このダイオード負荷時の電圧（オフセットに相当）がコンデンサに蓄積される。アンプモード時には、スイッチ手段がオフ状態となり、負荷トランジスタを元の接続状態とする。このスイッチ手段による負荷トランジスタの接続状態の切り換えで、リセットモード時とアンプモード時とで増幅回路のゲインが変わる。そして、このゲイン差を利用した圧縮効果により、第１の差動増幅回路で発生するオフセットが抑圧される。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１７】
図１は、本発明の一実施形態に係る並列型ＡＤ変換器の構成を示す回路ブロック図であり、補間技術を用いた補間並列型ＡＤ変換器に適用した場合を例に採って示している。図１から明らかなように、本実施形態に係る補間並列型ＡＤ変換器は、サンプルホールド（Ｓ／Ｈ）回路１１、基準電圧発生回路１２、第１の増幅回路列である１ｓｔプリアンプ列１３、第２の増幅回路列である２ｎｄプリアンプ列１４、ラッチ回路列１５およびエンコード回路１６を有し、１ｓｔプリアンプ列１３および２ｎｄプリアンプ列１４の具体的な構成を本発明の特徴としている。
【００１８】
上記構成の補間並列型ＡＤ変換器において、サンプルホールド回路１１は、入力されるアナログ信号をサンプリングし、そのサンプル値を一定期間ホールドする。基準電圧発生回路１２は、複数の抵抗Ｒが直列に接続された構成となっており、電圧値が互いに異なる複数の基準電圧（参照電圧）を抵抗Ｒの各々の接続ノードに発生する。
【００１９】
１ｓｔプリアンプ列１３は、分解能に対応した数の１／２のプリアンプＡ１からなり、サンプルホールド回路１１のホールド電圧が比較入力端に入力されるとともに、基準電圧発生回路１２の各接続ノードに発生する複数の基準電圧のうちの対応する基準電圧が基準入力端に入力される。プリアンプＡ１としては、ノンチョッパタイプのアンプが用いられる。また、プリアンプＡ１の比較入力端と基準入力端との間は、後で詳細に説明するように、スイッチＳＷ１によって選択的に短絡可能な構成となっている。
【００２０】
２ｎｄプリアンプ列１４は、少なくとも、負荷トランジスタＱと、負荷トランジスタＱを選択的にダイオード接続とするスイッチＳＷ２と、負荷トランジスタＱがダイオード接続されたときの当該負荷トランジスタＱの電圧を保持するコンデンサＣとを有するプリアンプＡ２が分解能に対応した数だけ配列された構成となっている。
【００２１】
この２ｎｄプリアンプ列１４において、プリアンプＡ２の各々は偶数番目の系統と奇数番目の系統との２系統に分かれている。そして、偶数番目の系統の各アンプは１ｓｔプリアンプ列１３の相隣り合う２つのアンプＡ１の各出力電圧を２入力とし、この２つの出力電圧間を補間処理しかつ増幅して出力し、奇数番目の系統の各アンプは１ｓｔプリアンプ列１３の各アンプＡ１の出力信号をそのまま増幅して出力する。
【００２２】
ラッチ回路列１５は、ラッチ回路が分解能に対応した数だけ配列された構成となっており、２ｎｄプリアンプ列１４の各プリアンプの出力電圧をラッチする。なお、本発明の特徴部分とは直接関係がないので図示を省略しているが、ラッチ回路列１５とエンコード回路１６との間には、ラッチ回路列１５を経た２ｎｄプリアンプ列１４の各プリアンプの出力電圧を順次比較する比較器が配列されてなる比較回路列と、この比較回路列の各比較出力を論理処理する論理処理回路とが介在するものとする。そして、エンコード回路１４は、当該論理処理回路での論理処理結果をエンコードし、デジタル変換してデジタル信号を得る。
【００２３】
図２は、１ｓｔプリアンプ列１３（以下、その一つを代表して１ｓｔプリアンプ１３と記す場合もある）の回路構成の一例を示す回路図である。
【００２４】
この１ｓｔプリアンプ１３は、1段目の差動アンプ１３１と２段目の出力アンプ１３２の２段構成となっている。差動アンプ１３１は、ソースが共通に接続されて差動動作をなす一対のＭＯＳトランジスタＱ１１，Ｑ１２と、これらＭＯＳトランジスタＱ１１，Ｑ１２の各ドレインと電源ＶＤＤとの間にそれぞれ接続された負荷抵抗Ｒ１１，Ｒ１２と、ＭＯＳトランジスタＱ１１，Ｑ１２のソース共通接続点とグランドＧＮＤとの間に接続された電流源Ｉ１１とを有する構成となっている。
【００２５】
上記構成の差動アンプ１３１において、差動入力端の一方、即ちＭＯＳトランジスタＱ１１のゲートには入力スイッチ、例えばＭＯＳトランジスタＱ１３を介して基準電圧ＶｒｅｆＰが与えられる。この基準電圧ＶｒｅｆＰは基準電圧発生回路１２の各接続ノードに得られる基準電圧である。差動入力端の他方、即ちＭＯＳトランジスタＱ１２１のゲートには、比較入力電圧ＶｉｎＰが与えられる。この比較入力電圧ＶｉｎＰはサンプルホールド回路１１のホールド電圧である。
【００２６】
この差動アンプ１３１の差動入力端間、即ちＭＯＳトランジスタＱ１１，Ｑ１２の各ゲート間には、リセットスイッチ、例えばＭＯＳトランジスタＱ１４が接続されている。このＭＯＳトランジスタＱ１４のゲートには制御クロックＣＬＫが印加される。なお、先述したＭＯＳトランジスタＱ１３のゲートには制御クロックＣＬＫと逆相の制御クロックＣＬＫＢが印加される。
【００２７】
出力アンプ１３２は、差動アンプ１３１の差動出力を差動入力とする一対のＭＯＳトランジスタＱ１５，Ｑ１６と、これらＭＯＳトランジスタＱ１５，Ｑ１６の各ドレインと電源ＶＤＤとの間にそれぞれ接続された負荷抵抗Ｒ１３，Ｒ１４と、ＭＯＳトランジスタＱ１５，Ｑ１６の各ソース間に接続されたソース抵抗Ｒ１５と、ＭＯＳトランジスタＱ１５，Ｑ１６の各ソースとグランドＧＮＤとの間にそれぞれ接続された電流源Ｉ１２，Ｉ１３とから構成されている。
【００２８】
この出力アンプ１３２では、抵抗ジェネレーションにより実効ｇm（相互コンダクタンス）を下げ、入力範囲を広げている。また、１段目の差動ペア（ＭＯＳトランジスタＱ１１，Ｑ１２）が完全にストロービングしたときに生じる出力電圧が小さくなるように、負荷抵抗Ｒ１３，Ｒ１４およびソース抵抗Ｒ１５によってバイアス電流を選定することにより、信号振幅を制限するための利得制限が行われるようになっている。すなわち、１ｓｔプリアンプ１３は、大振幅入力時に後段の２ｎｄプリアンプ列１４の各プリアンプが飽和しないようにするために、信号振幅を制限する機能を持っている。
【００２９】
図３は、２ｎｄプリアンプ列１４（以下、その一つを代表して２ｎｄプリアンプ１４と記す場合もある）の回路構成の一例を示す回路図である。
【００３０】
この２ｎｄプリアンプ１４は、差動回路１４１と負荷回路１４２とから構成されている。差動回路１４１は、ソースが共通接続されて差動動作をなすＭＯＳトランジスタＱ２１，Ｑ２２と、これらＭＯＳトランジスタＱ２１，Ｑ２２の各ドレインと電源ＶＤＤとの間にそれぞれ接続された電流源Ｉ２１，Ｉ２２と、ＭＯＳトランジスタＱ２１，Ｑ２２のソース共通接続点とグランドＧＮＤとの間に接続された電流源Ｉ２３とから構成されている。この差動回路１４１において、ＭＯＳトランジスタＱ２１，Ｑ２２の各ゲートには、１ｓｔプリアンプ１３の差動出力、即ちＭＯＳトランジスタＱ１５，Ｑ１６の各ドレイン出力が与えられる。
【００３１】
負荷回路１４２は、差動回路１４１の一方の出力端（ＭＯＳトランジスタＱ２１のドレイン）とグランドＧＮＤとの間にカスコード接続されたＭＯＳトランジスタＱ２３，Ｑ２５，Ｑ２７と、他方の出力端（ＭＯＳトランジスタＱ２２のドレイン）とグランドＧＮＤとの間にカスコード接続されたＭＯＳトランジスタＱ２４，Ｑ２６，Ｑ２８と、ＭＯＳトランジスタＱ２７，Ｑ２８の各ゲートとグランドＧＮＤとの間にそれぞれ接続されたコンデンサＣ１１，Ｃ１２と、ＭＯＳトランジスタＱ２５，Ｑ２６の各ドレインとＭＯＳトランジスタＱ２７，Ｑ２８の各ゲートとの間にそれぞれ接続されたスイッチ手段、例えばＭＯＳトランジスタＱ２９，Ｑ３０とを有する構成となっている。
【００３２】
この負荷回路１４２において、ＭＯＳトランジスタＱ２３，Ｑ２４の各ゲートには所定のバイアス電圧Ｖｇｎが与えられ、同様にＭＯＳトランジスタＱ２５，Ｑ２６の各ゲートには所定のバイアス電圧Ｖｇｐが与えられる、ＭＯＳトランジスタＱ２９，Ｑ３０は、各ゲートに与えられる制御クロックＣＬＫの極性に応じて、後述するダイオード負荷とカスコード負荷との切り換えを行う。コンデンサＣ１１，Ｃ１２はダイオード負荷時の電圧を保持する。この電圧は、１ｓｔプリアンプ列１３の各アンプのオフセットがダイオード負荷時における２ｎｄプリアンプのゲイン倍された電圧に相当する。そして、ＭＯＳトランジスタＱ２３，Ｑ２４の各ドレイン出力が次段のラッチ回路列１５に供給される。
【００３３】
以上の説明から明らかなように、上記構成の差動回路１４１と上記構成の負荷回路１４２とからなる２ｎｄプリアンプ１４は、折り返しのカスコードアンプ構成となっている。ただし、この構成は一例に過ぎず、２ｎｄプリアンプ１４としては、少なくとも、負荷トランジスタであるＭＯＳトランジスタＱ２７，Ｑ２８と、これをリセットモード時にダイオード負荷（ダイオード接続）とするＭＯＳトランジスタＱ２９，Ｑ３０と、ダイオード負荷時の電圧を保持するコンデンサＣ１１，Ｃ１２とを有する構成のものであれば、後述するオフセット抑圧という所期の目的を達成することができる。
【００３４】
次に、上記構成の本実施形態に係る補間並列型ＡＤ変換器の回路動作につき、図４のタイミングチャートに基づいて説明する。なお、本補間並列型ＡＤ変換器は、リセットモードとアンプモードとの２モードの繰り返しでＡＤ変換のための回路動作を行うことになる。
【００３５】
先ず、入力段のサンプルホールド回路１１が入力されるアナログ信号をサンプリングするサンプル期間（図４中、Ｓで示す期間）中は、１ｓｔプリアンプ１３および２ｎｄプリアンプ１４は共にリセット状態にある。このリセットモードでは、制御クロックＣＬＫが高レベルになるため、１ｓｔプリアンプ１３の比較入力端と基準入力端との間、即ち差動回路１３１のＭＯＳトランジスタＱ１１，Ｑ１２の各ゲート間がＭＯＳトランジスタＱ１４によってショートされる。このとき、制御クロックＣＬＫＢが低レベルであるため、ＭＯＳトランジスタＱ１３はオフ状態となる。
【００３６】
サンプルホールド回路１１がサンプリングした値をホールドするホールド期間（図４中、Ｈで示す期間）になると、制御クロックＣＬＫ，ＣＬＫＢの極性が反転するため、ＭＯＳトランジスタＱ１４がオフ、ＭＯＳトランジスタＱ１３がオン状態となり、１ｓｔプリアンプ１３の基準電圧側の入力端、即ち差動回路１３１のＭＯＳトランジスタＱ１２のゲートに基準電圧ＶｒｅｆＰが入力される。これにより、アンプモードに入り、増幅動作が開始される。
【００３７】
そして、２ｎｄプリアンプ列１４では、偶数番目の系統の各アンプが１ｓｔプリアンプ列１３の相隣り合う２つのアンプの各出力電圧間を補間しかつ増幅して出力する一方、奇数番目の系統の各アンプが１ｓｔプリアンプ列１３の各アンプの出力電圧をそのまま増幅して出力する。この２ｎｄプリアンプ列１４の各アンプの出力結果をラッチ回路列１５で受け、先述した基本的な並列型ＡＤ変換器の場合と同様のＡＤ変換動作を経てエンコード回路１６にてディジタルデータに変換される。
【００３８】
ここで、１ｓｔプリアンプ１３は、ノンチョッパタイプのアンプ構成であることから、オフセットキャンセル機能を持たないことになる。そこで、本実施形態に係る補間並列型ＡＤ変換器では、２ｎｄプリアンプ１４にオフセット圧縮機能を持たせることで、耐オフセット性能の向上を図っている。以下に、この２ｎｄプリアンプ１４のオフセット圧縮機能について説明する。
【００３９】
図３の回路構成例では、リセットモード時とアンプモード時のゲイン差を利用した圧縮方式の採用によりオフセットを低減している。具体的には次の通りである。先ず、リセットモード時には、制御クロックＣＬＫによってＭＯＳトランジスタＱ２９，Ｑ３０が共にオン状態となる。これにより、図５の等価回路から明らかなように、ＭＯＳトランジスタＱ２７，Ｑ２８のゲートとドレインがショートされ、ＭＯＳトランジスタＱ２７，Ｑ２８がダイオード接続となり、負荷回路１４２がダイオード負荷となるため、比較的ゲインが低くなっている。
【００４０】
このリセットモード時のゲインをＧrとし、２ｎｄプリアンプ１４の差動ペア（ＭＯＳトランジスタＱ２１，Ｑ２２）にＶｏｓ（１ｓｔプリアンプ列のオフセットに相当）のオフセットがあるとすると、出力電圧Ｖｏｕｔｒは、
Ｖｏｕｔｒ＝Ｖｏｓ＊Ｇr
となる。
【００４１】
次に、アンプモード時には、制御クロックＣＬＫによってＭＯＳトランジスタＱ２９，Ｑ３０が共にオフ状態となる。これにより、図６の等価回路から明らかなように、ＭＯＳトランジスタＱ２３，Ｑ２５，Ｑ２７、ＭＯＳトランジスタＱ２４，Ｑ２６，Ｑ２８がそれぞれカスコード接続され、負荷回路１４２がカスコード負荷となるため大幅にゲインが上がる。
【００４２】
ここで、コンデンサＣ１１，Ｃ１２にはリセットモード時、即ちダイオード負荷時の電圧Ｖｏｕｔｒが保持されているのでＤＣ的な動作点は変わらない。このアンプモード時のゲインをＧaとして入力換算オフセットＶｅｑを求めると、
Ｖｅｑ＝Ｖｏｓ＊Ｇｒ／Ｇａ
となる。
【００４３】
したがって、リセットモード時のゲインＧｒとアンプモード時のゲインＧａとのゲイン差を大きく設定することにより、オフセット圧縮の効果を大きくすることができ、そのゲインの切り換えによって等価的にオフセットＶｏｓをキャンセルすることができる。すなわち、１ｓｔプリアンプ１３がオフセットキャンセル機能を持たなくても、１ｓｔプリアンプ１３を構成するトランジスタの特性のばらつき等に起因して発生するオフセットＶｏｓを、２ｎｄプリアンプ１４でのオフセット圧縮効果によって抑圧できるため、耐オフセット性能を向上できる。
【００４４】
ところで、大振幅のアナログ信号が入力されると、１ｓｔプリアンプ１３および２ｎｄプリアンプ１４が大きく飽和してしまい、アンプモードからリセットモードに移行したときの応答が遅くなる懸念がある。特に２ｎｄプリアンプ１４は負荷がダイオード接続となり、オフセット電圧保持用のコンデンサＣ１１，Ｃ１２が負荷としてみえてしまうためリセット状態へ戻る応答がクリティカルとなり、高速変換動作を制限してしまう。
【００４５】
この点に鑑み、本実施形態に係る補間並列型ＡＤ変換器においては、先述したように、１ｓｔプリアンプ１３に利得制限機能を持たせている。この利得制限機能により、大振幅入力時においても、１ｓｔプリアンプ１３において信号振幅を制限することができるため、２ｎｄプリアンプ１４が飽和しないようにすることができる。
【００４６】
１ｓｔプリアンプ１３の入力段（１段目）の差動アンプ１３１および次段（２段目）の出力アンプ１３２の入出力特性を示すと図７のようなイメージである。この入出力特性図において、実線が入力段の特性を、点線が次段の特性をそれぞれ示している。この入出力特性図から明らかなように、次段の出力アンプ１３２の出力線形範囲が、入力段の差動アンプ１３１の出力線形範囲よりも小さくなっている。この入出力特性により、小振幅の信号については十分に増幅し、大振幅の信号についてはその振幅を制限する処理が行われる。
【００４７】
上述したように、補間技術を用いることにより、回路規模の増大を防ぐとともに、低消費電力にて高速動作が可能な補間並列型ＡＤ変換器において、１ｓｔプリアンプ１３の比較入力端をサンプルホールド回路１１の出力端に直接接続した構成を採ることにより、チョッパタイプのアンプを１ｓｔプリアンプに用いている従来技術に比べて、１ｓｔプリアンプ１３とサンプルホールド回路１１との間にコンデンサが介在していないため、サンプルホールド回路１１の負荷を大幅に少なくすることができる。
【００４８】
これにより、サンプルホールド回路１１の出力段に駆動能力の小さい回路構成のものを用いることができるため、当該サンプルホールド回路１１の消費電力、ひいては本実施形態に係る補間並列型ＡＤ変換器全体の消費電力を低減することができる。しかも、負荷が軽くなることから、直線性の優れたサンプルホールド回路１１が設計し易くなるため大変都合が良い。
【００４９】
また、本実施形態に係る補間並列型ＡＤ変換器においては、１ｓｔプリアンプ１３がチョッパタイプでなくなることからオフセットキャンセル機能を失うことになるが、２ｎｄプリアンプ１４にオフセット圧縮機能を持たせているため、耐オフセット性能を損なうことなく、低消費電力にてより高速な回路動作を実現できることになる。
【００５０】
なお、上記実施形態では、１ｓｔプリアンプ１３の前段にサンプルホールド回路１１を持つ構成を前提として説明したが、サンプルホールド回路１１は必須のものではない。ただし、サンプルホールド回路１１を持つとともに、特に当該サンプルホールド回路１１を基準電圧発生回路１２、１ｓｔプリアンプ列１３、２ｎｄプリアンプ列１４、ラッチ回路列１５およびエンコード回路１６と同一の基板（チップ）上に集積した構成を採る補間並列型ＡＤ変換器に本発明を適用することで、サンプルホールド回路１１の出力段に駆動能力の低い回路構成のものを用いることができるため、当該サンプルホールド回路１１での消費電力を低減できるという利点がある。
【００５１】
【発明の効果】
以上説明したように、本発明によれば、チョッパ用のサンプル容量が不用であることから、前段の回路（例えば、サンプルホールド回路）の負荷を大幅に低減可能となるため、消費電力を確実に低減できるとともに、より高速な回路動作が可能な並列型ＡＤ変換器を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る補間並列型ＡＤ変換器の構成を示す回路ブロック図である。
【図２】１ｓｔプリアンプの回路構成の一例を示す回路図である。
【図３】２ｎｄプリアンプの回路構成の一例を示す回路図である。
【図４】本実施形態に係る補間並列型ＡＤ変換器の回路動作の説明に供するタイミングチャートである。
【図５】２ｎｄプリアンプのリセットモード時の等価回路図である。
【図６】２ｎｄプリアンプのアンプモード時の等価回路図である。
【図７】１ｓｔプリアンプ１３の入力段および次段の入出力特性図である。
【図８】並列型ＡＤ変換器の基本的な構成を示すブロック図である。
【図９】従来例に係る補間並列型ＡＤ変換器の構成を示すブロック図である。
【符号の説明】
１１…サンプルホールド回路、１２…基準電圧発生回路、１３…１ｓｔプリアンプ列、１４…２ｎｄプリアンプ列、１５…ラッチ回路列、１６…エンコード回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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