(57)【特許請求の範囲】
【請求項１】
可変ビットレートを有する入力信号からクロック信号を回復する方法であって、
前記入力信号の遷移間の最小時間インターバルを推定するステップと、
前記入力信号の遷移にそれぞれ対応する第１の複数のパルスを生成するステップと、
前記第１の複数のパルスの各々の持続時間を前記推定された最小時間インターバルに基づいて調整するステップと、
前記推定された最小時間インターバルに基づいて狭帯域フィルタの中心周波数を判定するステップと、
前記調整された第１の複数のパルスを前記狭帯域フィルタに入力するステップと、
前記狭帯域フィルタにおいて、前記調整された第１の複数のパルスから前記クロック信号を抽出するステップとを含み、
前記推定するステップは、
前記入力信号の前記遷移と相関のある第２の複数のパルスを生成するステップと、
前記入力信号の前記遷移間の前記最小時間インターバルが対応する前記第２の複数のパルスの持続時間と一致するように、前記第２の複数のパルスの各々の持続時間を調整するステップとを含むことを特徴とする方法。
【請求項２】
前記第２の複数のパルスの各々の持続時間を調整するステップは、
前記判定された差に対応する電圧信号を発生するステップと、
前記電圧信号に比例する電流信号を発生するステップを含み、
前記電流信号によって前記第２の複数のパルスの各々の持続時間を制御することを特徴とする請求項１に記載の方法。
【請求項３】
可変ビットレートを有する入力信号からクロック信号を回復する方法であって、
前記入力信号の遷移間の最小時間インターバルを推定するステップと、
前記入力信号の遷移にそれぞれ対応する第１の複数のパルスを生成するステップと、
前記第１の複数のパルスの各々の持続時間を前記推定された最小時間インターバルに基づいて調整し、前記調整された第１の複数のパルスを狭帯域フィルタに入力するステップと、
前記推定された最小時間インターバルに基づいて前記狭帯域フィルタの中心周波数を判定するステップと、
前記狭帯域フィルタ内で前記調整された第１の複数のパルスから前記クロック信号を抽出するステップとを含み、
前記推定するステップは、
一組の遅延セグメントに前記入力信号を直列に通すことにより一組の遅延入力信号を発生するステップであって、前記一組の遅延セグメントが一組の所定の遅延時間に基づいてそれぞれ前記入力信号を遅延させるステップと、
前記入力信号を前記一組の発生した遅延入力信号と比較するステップと、
前記入力信号の前記遷移間の前記最小時間インターバルより小さい前記所定の遅延時間の合計に基づいて制御信号を発生するステップとを含むことを特徴とする方法。
【請求項４】
可変ビットレートを有する入力信号からクロック信号を回復する方法であって、
前記入力信号の遷移間の最小時間インターバルを推定するステップと、
前記入力信号の遷移にそれぞれ対応する第１の複数のパルスを生成するステップと、
前記第１の複数のパルスの各々の持続時間を前記推定された最小時間インターバルに基づいて調整し、前記調整された第１の複数のパルスを狭帯域フィルタに入力するステップと、
前記推定された最小時間インターバルに基づいて前記狭帯域フィルタの中心周波数を判定するステップと、
前記狭帯域フィルタ内で前記調整された第１の複数のパルスから前記クロック信号を抽出するステップとを含み、
前記推定するステップは、
前記入力信号をプログラマブルな時間インターバル発生器に通すことにより１つまたは複数の遅延遷移を発生させるステップであって、前記遅延遷移が一組の遅延時間値に基づいてそれぞれ発生されるステップと、
前記入力信号の遷移を前記発生した遅延遷移と比較するステップと、
前記遅延時間値の１つが前記入力信号の前記遷移間の前記最小時間インターバルと一致するように、１つまたは複数の前記遅延時間値を調整するステップとを含むことを特徴とする方法。
【請求項５】
可変ビットレートを有する入力信号からクロック信号を回復する装置であって、
前記入力信号の遷移間の最小時間インターバルを推定するレート検出器と、
前記入力信号の遷移にそれぞれ対応する第１の複数のパルスを生成する遷移検出器と、
前記遷移検出器に接続された狭帯域フィルタと、
前記レート検出器に接続されたレートセレクタとを備え、
前記レートセレクタは、前記推定された最小時間インターバルに基づいて前記第１の複数のパルスの各々の持続時間を調整するために前記遷移検出器に接続し、かつ、前記生成された第１の複数のパルスを前記遷移検出器から受信する前記狭帯域フィルタの中心周波数を決定するために前記狭帯域フィルタに接続し、前記狭帯域フィルタが回復した前記クロック信号を出力することを特徴とする装置。
【請求項６】
前記レート検出器は、
一組の所定の遅延時間に基づいてそれぞれ一組の遅延入力信号を発生するために直列に接続された一組の遅延セグメントと、
それぞれが前記一組の遅延セグメントに接続され、前記一組の遅延入力信号を前記入力信号と比較し、前記入力信号の遷移間の前記最小時間インターバルより小さい前記所定の遅延時間の合計に基づいて制御信号を発生する一組のラッチと
を備えることを特徴とする請求項５に記載の装置。
【請求項７】
前記レート検出器は、
一組の遅延時間値に基づいてそれぞれ一組の遅延遷移を発生するプログラマブルな時間インターバル発生器と、
前記プログラマブルな時間インターバル発生器に接続され、前記一組の遅延遷移を前記入力信号の遷移と比較すると共に、前記遅延時間値の１つが前記入力信号の前記遷移間の前記最小時間インターバルと一致するように、１つまたは複数の前記遅延時間値を調整するエッジ遷移比較器と
を備えることを特徴とする請求項５に記載の装置。
【請求項８】
一組の所定の基準ビットレートを有するキャリブレーション信号を発生するキャリブレーションソースであって、前記レート検出器によって前記キャリブレーション信号の前記基準ビットレートを推定するキャリブレーションソースと、
前記所定の基準ビットレートと前記推定基準ビットレートとの差を判定し、前記判定された差の１つがゼロに等しくなるまで前記レートセレクタを調整する応答モニタと
を備えることを特徴とする請求項５に記載の装置。
【請求項９】
前記レート検出器は、
前記入力信号の前記遷移と相関のある第２の複数の遷移を発生するインターバル発生器と、
前記第２の複数の遷移の各々の持続時間間の差と前記入力信号の各遷移間の時間インターバルを判定する遷移比較器と、
前記第２の複数の遷移の各々の持続時間を前記判定された差がゼロに等しくなるまで調整するフィードバック手段と
を備えることを特徴とする請求項５に記載の装置。
【請求項１０】
前記インターバル発生器は、前記第２の複数の遷移に関連して、前記入力信号の前記遷移と相関のある第２の複数のパルスを生成するエッジトリガワンショット遅延要素を備えることを特徴とする請求項９に記載の装置。
【請求項１１】
前記インターバル発生器は、前記第２の複数の遷移に関連して、前記入力信号の前記遷移と相関のある第２の複数のパルスを生成する１つまたは複数のリセット可能なエッジトリガ遅延要素を備えることを特徴とする請求項９に記載の装置。
【発明の詳細な説明】
【０００１】
（発明の背景）
（発明の分野）
本発明は、一般に通信ネットワークにおける信号からのタイミングクロックの回復に関し、より詳細には、通信ネットワークにおける可変ビットレート信号のタイミングクロックの回復方法および装置に関する。
【０００２】
（技術の背景）
様々なソースからの様々なタイプのトラフィックを取り扱う高信頼度ネットワークは、時間領域においてデジタル伝送の品質の監視と管理を行う。伝送障害の検出と訂正を誤ると、容認できないリンク誤り率と予期しないネットワーク障害が生じることになる。したがって、ネットワークは、必要な測定を行い、かつ不可避の伝送品質劣化を訂正するために、送信データストリームからクロック信号を抽出しなければならない。
【０００３】
抽出されるクロック信号は、アイパターン開口やタイミングジッタなどの時間領域測定を行うために必要である。抽出されたクロック信号はまた、デジタルデマルチプレクシング、プロトコル変換、パケット交換、ビット誤り率（ＢＥＲ）の測定などのさらなる処理に先立って送信データストリーム中の個々のデータビットを区別するために重要である。
【０００４】
従来、クロック回復はレート固有のプロセスとみなされ、その結果、従来のポイントツーポイント伝送システムは、一般に１つまたは２つのラインレートしか使用しない。しかしながら、ネットワーク新技術、例えば光スイッチや波長分割多重化（ＷＤＭ）は、インターネットプロトコル（ＩＰ）、非同期転送モード（ＡＴＭ）、ファイバチャネル、同期光ネットワーク（ＳＯＮＥＴ）、ギガビットイーサネットなど、様々なタイプのトラフィックをリンクが搬送する複雑な光ネットワークトポロジーを可能にした。したがって、これらの新生ネットワークは、送信データの可変レートに適応するクロック回復回路を使用しなければならない。
【０００５】
位相ロックループは、入力データ信号からクロック信号を抽出するためのクロック回復回路にしばしば使用されるトラッキングフィルタの一形式である。図１に位相ロックループを有する従来技術のクロック回復回路１００の主要な構成要素を示す。位相ロックループは、位相比較器１２０と、ローパスフィルタ１３０と、安定電圧制御発振器（ＶＣＯ）１５０と、フィードバックループ１６５とを有している。
【０００６】
図示のように、遷移検出器１１０、例えば両エッジトリガワンショットは非ゼロ復帰（ＮＲＺ）入力信号１５５を受信し、入力信号１５５の各遷移ごとに持続時間τＥＤの単一のパルスを生成する。入力信号１５５のビットレート周波数ｆｂｉｔを中心とする通過帯域周波数ｆｃを有する位相ロックループは、遷移検出器１１０により生成されたパルスストリームからクロック信号を抽出する。位相比較器１２０は、位相ロックループの出力における信号の位相とパルスストリームとを比較し、位相差信号を発生する。ローパスフィルタ１３０は位相差信号をフィルタリングして増幅し、ＶＣＯ１５０の位相を調整するための補正信号を発生する。
【０００７】
可変ビットレートのＮＲＺ入力信号の場合、関連するクロック信号１６０を回復するために、クロック回復回路１００内で２つのレート依存パラメータを適当に調整しなければならない。１つのレート依存パラメータは、遷移検出器１１０により生成されたパルスのパルス幅τＥＤである。入力信号１５５は一般にビットレート周波数ｆｂｉｔにおいてエネルギを含まないので、遷移検出器１１０により生成されたパルス列は、ビットレート周波数ｆｂｉｔにおいてエネルギを含まない。ビットレート周波数ｆｂｉｔにおけるエネルギ量は、生成されたパルスの幅τＥＤが１／（２ｆｂｉｔ）に等しいときに最大となる。
【０００８】
ＶＣＯ１５０の中心周波数は第２のレート依存パラメータであり、これは入力信号１５５からクロック信号１６０を回復するために適当にセットしなければならない。能動または受動安定化信号１７０は最初に、位相比較器１２０からの信号がないときにＶＣＯ１５０の中心周波数を値ｆｃにセットする。フィードバックループ１６５は、ＶＣＯ１５０の中心周波数を初期周波数ｆｃから入力信号１５５のビットレート周波数ｆｂｉｔへシフトさせる。ＶＣＯ１５０は、その中心周波数がビットレート周波数ｆｂｉｔに接近したときにビットレート周波数ｆｂｉｔにロックする。ＶＣＯ１５０の中心周波数がビットレート周波数ｆｂｉｔにちょうど等しくなったとき、ＶＣＯ１５０は入力信号１５５の遷移に位相ロックする。
【０００９】
位相ロックループの他に、クロック回復回路はＶＣＯ１５０の中心周波数ｆｃをビットレート周波数ｆｂｉｔに同調させるための周波数ロックループをも含むことがある。図２に、遷移検出器２１０と、位相比較器２２０と、周波数比較器２６０と、ローパスフィルタ２３０と、ＶＣＯ２５０とを含むクロック回復回路２００の基本構成要素を示す。周波数比較器２２０は、遷移検出器２１０により生成されたパルスストリームとＶＣＯ２５０の出力を比較し、ＶＣＯ２５０の中心周波数とビットレート周波数ｆｂｉｔとの差を反映するロック信号を発生する。加算器２７０は、そのロック信号と位相比較器２２０の出力を結合する。フィードバックループ２６５はＶＣＯ２５０の中心周波数をその初期値ｆｃからビットレート周波数ｆｂｉｔへシフトさせ、その結果、ロック信号はゼロに遷移する。この時点で、位相比較器１２０はＶＣＯ２５０の中心周波数と位相を制御し続ける。
【００１０】
遷移検出器２１０により生成されたパルスストリームは、ビットレート周波数ｆｂｉｔの倍数において、τＥＤが減少するにつれて相対的振幅が増大するエネルギを含んでいる。その結果、ブロック符号化された入力信号の規則的パターンは、ビットレート周波数ｆｂｉｔの高調波（ｈａｒｍｏｎｉｃｓ）と分数調波（ｓｕｂ−ｈａｒｍｏｎｉｃｓ）の両方を生成する。したがって、既存のクロック回復回路は、ＶＣＯ２５０の中心周波数がビットレート周波数ｆｂｉｔの倍数に不適当にセットされた場合、入力データ信号の高調波または分数調波をトラッキングする。したがって、クロック回復回路がＶＣＯ２５０の中心周波数をその高調波の全域で掃引することによりビットレート周波数ｆｂｉｔをサーチするときに、誤ったロックが起こることになる。さらにまた、普通のブロック符号化された入力データ信号の繰返しパターンにより、クロック回復回路の分数調波ロックが起こり易くなる。
【００１１】
ＶＣＯ２５０の中心周波数を掃引してビットレート周波数ｆｂｉｔを判定する様々な技法が周知であるが、これらの技法は可変ビットレート用途には速度が遅すぎ、および／または十分な確度がない。可変ビットレート用途の一例に、入力データ信号が広範囲のビットレートを有することが可能な波長分割多重化（ＷＤＭ）がある。さらに、既存の技法では、クロック回復回路はビットレート周波数ｆｂｉｔの高調波と分数調波に容易にロックすることになる。
【００１２】
したがって、従来技術のクロック回復回路の上記その他の欠点を有しない、可変ビットレート入力データ信号からクロック信号を回復する方法および装置を有することが望まれる。
【００１３】
（発明の説明）
本発明による方法および装置は、データ信号の遷移間の最小時間インターバルを推定し、推定された最小時間インターバルに基づいてデータ信号からクロック信号を抽出する狭帯域フィルタの中心周波数を判定することによって、可変ビットレートデータ信号のクロック信号を回復する。例えば、本発明に係るクロック回復回路は、入力信号の遷移間の最小時間インターバルを推定することにより可変ビットレートデータ信号からクロック信号を抽出する。クロック回復回路はデータ信号の遷移に対応する複数のパルスを生成し、これらパルスの各々の持続時間を推定された最小時間インターバルに基づいて調整する。クロック回復回路は調整された複数のパルスを狭帯域フィルタに入力し、推定された最小時間インターバルに基づいて狭帯域フィルタの中心周波数を判定し、調整されたパルスから狭帯域フィルタ内でクロック信号を抽出する。
【００１４】
本発明による方法および装置は、初期の位相ロックループおよび周波数ロックループと無関係にデータ信号のビットレートを推定する。この方法および装置によれば、データ信号の遷移間の最小時間インターバルを直接推定するので、可変ビットレートの応用において従来技術のクロック回復回路が有していた高調波または分数調波にロックする問題点が解決される。
【００１５】
本発明の説明、および本発明の最良の形態の実施について、以下の説明は特許請求の範囲を限定するものではない。どちらも他者が本発明を実施できるように例および説明を与えるものである。本発明の最良の形態の実施についての説明の一部をなす添付の図面は本発明のいくつかの実施形態を示し、その説明と共に、本発明の原理を説明するものである。
【００１６】
（発明実施の最良の形態）
以下、いくつかの例が添付の図面に示されている本発明の好ましい実施形態について詳細に述べる。可能な場合はいつでも、全図面を通して、同一または類似の部品は同一の参照番号で示す。
【００１７】
可変ビットレートクロック回復
図３は本発明の実施形態による可変ビットレートクロック回復回路３００のブロック図である。クロック回復回路３００は、フォワードレート検出器３０１とレートセレクタ３１０と遷移検出器３２０と狭帯域フィルタ３３０とを備えている。クロック回復回路３００は、プログラマブルなクロック抽出パスとレート選択パスとを有している。クロック抽出パスには遷移検出器３２０と狭帯域フィルタ３３０が含まれる。レート選択パスにはフォワードレート検出器３０１とレートセレクタ３１０が含まれる。
【００１８】
遷移検出器３２０およびフォワードレート検出器３０１は、可変ビットレート入力データ信号１５５を受信する。入力信号１５５から、遷移検出器３２０は入力信号１５５の各遷移に応じてパルスを生成する。同様に、フォワードレート検出器３０１は入力信号１５５の遷移間の最小時間インターバルを推定し、レート推定信号ＲＥを発生する。レートセレクタ３１０は、レート推定信号ＲＥを制御信号ＲＳ１およびＲＳ２に変換する。制御信号ＲＳ１は遷移検出器３２０によって発生するパルスのパルス幅τＥＤをセットし、制御信号ＲＳ２は狭帯域フィルタ３３０の中心周波数ｆｃをセットする。レートセレクタ３１０は、例えばτＥＤを１／（２ｆｂｉｔ）に、ｆｃをｆｂｉｔにセットする。レートセレクタ３１０がτＥＤと中心周波数ｆｃとを正しくセットしたとき、狭帯域フィルタ３３０はクロック信号１６０をパルスストリームから抽出する。
【００１９】
レート推定信号ＲＥは下記のように表される。
【００２０】
【数１】
0003615148.tif 000002
【００２１】
ここで、ｆｂｉｔは入力信号１５５のビットレート周波数、Ｋｆｒｄは定数または緩やかに変化するｆｂｉｔの関数である。遷移検出器３２０からのパルス幅τＥＤは下記のように表される。
【００２２】
【数２】
0003615148.tif 000003
【００２３】
ここで、ＫＥＤは制御信号ＲＳ１の単調関数である。狭帯域フィルタ３３０の中心周波数ｆｃは下記のように表される。
【００２４】
【数３】
0003615148.tif 000004
【００２５】
ここで、Ｋｆｃは制御信号ＲＳ２の単調関数である。一実施形態において、レートセレクタ３１０はレート推定信号ＲＥの１対１マッピングを下記のように行って、τＥＤおよびｆｃの所定値を発生する。
【００２６】
【数４】
0003615148.tif 000005
【００２７】
ここで、Ｇ１は下記の関係を満足するレート推定信号ＲＥの単調関数である。
【００２８】
【数５】
0003615148.tif 000006
【００２９】
【数６】
0003615148.tif 000007
【００３０】
ここで、Ｇ２は下記の関係を満足する推定信号ＲＥの単調関数である。
【００３１】
【数７】
0003615148.tif 000008
【００３２】
一実施形態において、ＫＥＤおよびＫｆｃはレート推定信号ＲＥについてほぼ１次従属性を有し、一方、Ｋｆｒｄはほぼ一定である。本実施形態においては、数式（５）および（７）は下記のように表される。
【００３３】
【数８】
0003615148.tif 000009
【００３４】
【数９】
0003615148.tif 000010
【００３５】
ここで、ｇ１１、ｇ１２、ｇ２１およびｇ２２は温度またはレート推定信号ＲＥのインターバルに依存するパラメータである。同様に、関数ε１（ＲＥ）およびε２（ＲＥ）はレート推定信号ＲＥおよび温度の緩やかに変化する関数である。ｇ１１、ｇ１２、ｇ２１、ｇ２２、ε１、およびε２は、例えば数式（５）および（７）を満足するように選定される。上記の代わりにε１、ε２をゼロにセットしてもよい。
【００３６】
図４は本発明の他の実施形態による、キャリブレーション手段を有する可変ビットレートクロック回復回路４００のブロック図である。クロック回復回路４００は、フォワードレート検出器３０１とレートセレクタ４１０と遷移検出器３２０と狭帯域フィルタ３３０とセレクタ４２０とプログラマブルなキャリブレーションソース４３０と応答モニタ４５０とを備えている。キャリブレーションソース４３０は、例えば（１／ｍ）×２４８８ＭＨｚの所定ビットレート周波数ｆｒｅｆを有する例えば「１０１０」信号パターンを発生し、ここで、ｍはプログラマブルな１〜３２のすべてを含んだ整数である。応答モニタ４５０はその出力端子４５４において第１の制御信号を発生し、これにより、キャリブレーションソース４３０からの周波数ｆｒｅｆの特定値を制御する。
【００３７】
セレクタ４２０はキャリブレーションイネーブルライン４２１により制御され、入力信号１５５およびキャリブレーションソース４３０を入力ポート４２２および４２４においてそれぞれ受信する。レートセレクタ４１０は、フォワードレート検出器３０１からレート推定信号ＲＥを受け、遷移検出器３２０を制御するための制御信号ＲＳ１と狭帯域フィルタ３３０を制御するための制御信号ＲＳ２を出力する。キャリブレーションイネーブルライン４２１によってキャリブレーションモードをアクティベートし、セレクタ４２０はキャリブレーションソース４３０をフォワードレート検出器３０１に接続する。そのとき、レートセレクタ４１０の出力４１６および４１８はそれぞれの電流値にロックされる。これにより、遷移検出器３２０と狭帯域フィルタ３３０を含むクロック抽出パスにおける偶発変化を避ける。
【００３８】
応答モニタ４５０は、入力端子４５２においてフォワードレート検出器３０１の出力３０３からのレート推定信号ＲＥを受信する。自動キャリブレーションモードにおいては、応答モニタ４５０はレート推定信号ＲＥと各所定ビットレート周波数ｆｒｅｆを比較する。応答モニタ４５０は、出力４５６において、レート推定信号ＲＥと所定ビットレート周波数ｆｒｅｆとの差に対応する第２の制御信号ＲＭを発生する。レートセレクタ４１０はパラメータ更新入力４１２において制御信号ＲＭを受信し、制御信号ＲＭに基づいて、例えばそのレート選択アルゴリズム、あるいは制御信号ＲＳ１およびＲＳ２をセットするためのルックアップテーブルにおけるエントリを調整する。例えば、レートセレクタ４１０は、パラメータｇ１１、ｇ１２、ｇ２１、ｇ２２、および／または関数ε１、ε２を用いて数式（８）、（９）のＧ１およびＧ２のマッピングを調整する。
【００３９】
離散的フォワードレート検出器
入力信号１５５の遷移の時間インターバルは、ｎを１以上の整数、τｂｉｔを入力信号１５５のビット周期とすると、Δｔ＝ｎτｂｉｔで表される。換言すると、τｂｉｔは入力信号１５５のビットレート周波数ｆｂｉｔの逆数の倍数に等しい。フォワードレート検出器３０１は複数の連続的な遷移から入力信号１５５のビットレートを推定し、これは、ランレングスｎにおける値の集合｛ｎ｝を表す。この遷移の集合から、フォワードレート検出器３０１は遷移間最小検出インターバルτｍｉｎを判定し、これは下記のように表される。
【００４０】
【数１０】
0003615148.tif 000011
【００４１】
さらに、τｍｉｎによりビットレートτｂｉｔの不偏（ｕｎｂｉａｓｅｄ）推定値が下記のように表される。
【００４２】
【数１１】
0003615148.tif 000012
【００４３】
入力信号１５５などのデジタル信号はランダムビットパターンを有するか、またはブロック符号化により制限された所定のビットパターンを有する。ランダムなビット列については、ランレングスｎについての離散的確率密度はＰ（ｎ）＝２−ｎである。ブロック符号化を用いて符号化された信号のランレングス分布も、例えばｎ＜５などの小さい値のｎに対してはほぼ２−ｎである。これは、このタイプのデジタル信号ではｎ＝１の単一ビットインターバルはしばしば、例えば約５０％の時間、生起するということを示す。入力信号１５５の単一ビットインターバルの高い発生率に基づいて、フォワードレート検出器３０１は迅速かつ高い信頼度で、τｍｉｎの測定からｆｂｉｔを推定する。その上、入力信号１５５により表されるパケットのプリアンブルは「１０１０」のパターンを含んでおり、入力信号１５５のレートを殆ど瞬時に検出することができる。
【００４４】
図５は、本発明の一実施形態による、離散的インターバルパルス幅自動相関を行うフォワードレート検出器３０１の回路図である。図に示すように、フォワードレート検出器３０１は、ゲートを有するＮ個の遅延セグメントＳ１〜ＳＮと、立上りエッジでトリガされるＤ型フリップフロップ５３０１〜５３０Ｎと、Ｒ−Ｓラッチ５５０１〜５５０Ｎと、バッファ５６０および５７０と、カウンタ５４０と、Ｎライン優先エンコーダ５９０とを備え、Ｎは１より大きい整数である。
【００４５】
遅延セグメントＳ１〜ＳＮは相互に直列に接続されており、各遅延セグメントＳ１〜ＳＮは入力信号１５５で始まる立下りエッジを時間τｉずつ順次遅延させる（１≦ｉ≦Ｎ）。実施形態によっては、τｉの特定の値は遅延セグメントＳ１〜ＳＮ間で異なっていてもよい。図５に示すように、遅延セグメントＳ１〜Ｓ３は、リセット可能な立下りエッジトリガ遅延要素５１０１〜５１０３とＯＲ／ＮＯＲゲート５２０１〜５２０３をそれぞれ有している。各エッジトリガ遅延要素５１０１〜５１０３の出力は、ＯＲ／ＮＯＲゲート５２０１〜５２０３のそれぞれの第１の入力５２４１〜５２４３に接続されている。しかし最後の遅延セグメントＳＮは、遅延セグメント５１４Ｎと、ＯＲ／ＮＯＲゲートの代わりのインバータ５８０とを持っている。
【００４６】
バッファ５６０は入力信号１５５を受信し、遅延セグメントＳ１を駆動する。遅延セグメントＳ１は遅延要素５１０１を有しており、その出力５１４１はＯＲ／ＮＯＲゲート５２０１の第１の入力によって検知される。ＯＲ／ＮＯＲゲート５２０１は相補出力５２６１と出力５２８１とを有する。ＯＲ／ＮＯＲゲート５２０１の出力５２８１は次段の遅延セグメントＳ２を駆動する。したがって、入力信号１５５の立下りエッジの遷移は遅延セグメントＳ１〜ＳＮを連続的に通過していく。例えば、遅延要素５１０１は遅延セグメントＳ１の出力５２８１を時間τ１だけ遅延させ、遅延要素５１０１〜５１０２は、遅延セグメントＳ２の出力５２８２を時間τ１＋τ２だけ遅延させる。したがって、ｋ個の遅延セグメントを通過したときの全遅延時間は
【００４７】
【数１２】
0003615148.tif 000013
で表される。
【００４８】
入力遷移が遅延セグメントＳ１〜ＳＮを伝搬していくと、連続出力５２８１〜５２８３はハイ状態からロー状態に変わり、一方、対応する相補出力５２６１〜５２６３および５８４はロー状態からハイ状態に変わる。入力信号１５５に立下りエッジの遷移がある都度一連のパルスが始まり、これらのパルスは入力信号１５５中で次にくる立上りエッジ遷移の到着と比較される。Ｄ型フリップフロップ５３０１〜５３０Ｎは遅延出力５２６１〜５２６Ｎおよび５８４の状態をラッチすることにより、入力信号１５５中で次に立上りエッジ遷移が起きたときに比較動作を行う。
【００４９】
Ｒ−Ｓラッチ５５０１〜５５０Ｎは、Ｄ型フリップフロップの出力５３６１〜５３６Ｎの状態をそれぞれ「ＳＥＴ」入力５５２１〜５５２Ｎを介して受信し、格納する。Ｒ−Ｓラッチ５５０１〜５５０Ｎの出力５５６１〜５５６Ｎは、Ｎライン優先エンコーダ５９０の入力５９５１〜５９５Ｎに接続されている。優先エンコーダ５９０は出力５９８において、アクティブ出力５３６１〜５３６Ｎの数に等値の２進値を発生する。
【００５０】
カウンタ５４０のクロック入力５４２は入力信号１５５と接続されている。カウンタ５４０は出力５４４においてパルスを生成し、このパルスは入力信号１５５中に既定数の遷移があった後、例えば３２遷移後にＲ−Ｓラッチ５５０１〜５５０Ｎをリセットする。
【００５１】
高速動作は、ネットの時間遅延を小さいインターバルτ１〜τＮに区分し、かつ、各遅延要素５１０２〜５１０Ｎをバッファ５７０の共通制御ライン５７４を介して同時にリセットすることにより達成される。バッファ５７０は、Ｄ型フリップフロップ５３０１〜５３０Ｎのホールドタイムの最小限の要求を満足するように同時リセット信号を遅延させる。
【００５２】
フォワードレート検出器３０１の動作は、入力信号１５５の立上りエッジ遷移によっても、入力信号１５５の立下りエッジ遷移によっても開始される。フォワードレート検出器３０１は、例えば、入力信号１５５の立上り遷移に続く入力信号１５５の各パルス長を検知するための複製回路を含んでもよく、これは、入力信号１５５の反転レプリカにより駆動するようにしてもよい。
【００５３】
図６ａ〜ｅは本実施形態による遅延セグメントＳ１〜ＳＮを伝搬する入力信号１５５のタイミング図である。図６ａ〜ｃは遅延セグメントＳ１〜ＳＮを伝搬する入力信号１５５の立下りエッジ遷移を示す。入力信号１５５のパルスの後部において、遅延エッジは遅延セグメントＳ１〜ＳＮの一部または全部を通過する。入力信号１５５中の最短持続時間のパルスは最少数の遅延セグメントＳ１〜ＳＮを通過するから、ｋ番目の遅延セグメントＳｋの出力５２８ｋは、遅延時間τｉの合計が
【００５４】
【数１３】
0003615148.tif 000014
【００５５】
という制限条件を満足したときにハイ状態になる。ここで、τｂｉｔは入力信号１５５のビットレート周波数ｆｂｉｔの逆数の倍数に等しい。
【００５６】
図６ｂ〜ｅに示すように、遅延セグメントＳ１およびＳ２のそれぞれの出力５２８１および５２８２は入力信号１５５のｎτｂｉｔ期間内でアクティベートされているのに対して、遅延セグメントＳ３およびＳＮの出力５２８３および５８４は上記期間内にアクティベートされていない。図６ｄ〜ｅの点線で示される波形はそれぞれ、より長い入力パルス持続時間に対する出力５２８３および５８４の状態を示す。少数の入力信号１５５の遷移後に、ランレングス分布Ｐ（ｎ）によって、ｎ＝１のパルスが入力信号１５５中に現れ、その後出力５５６１〜５５６Ｎの状態はτｂｉｔの上限値および下限値を表す。出力５５６１〜５５６Ｎの状態は、カウンタ５４０からのパルスが、例えばたまにＲ−Ｓラッチ５５０１〜５５０Ｎをリセットするときのτｂｉｔの増加値および減少値をトラッキングする。優先エンコーダ５９０は出力５９８において、出力５５６１〜５５６Ｎの状態からτｂｉｔの２進表現を導出する。このτｂｉｔの２進表現はレート推定信号ＲＥであり、τｂｉｔおよびτ１〜τＮの特定値により一意的に決定される。τｂｉｔの推定の精度は、τ１〜τＮの値に異なる組合を用いて多重スキャンを行うことで改善される。
【００５７】
表１に入力信号１５５のいくつかの共通ラインレートとセグメント遅延τｉを記載しており、ラインレート間の区別に用いられる。最初の２列に、入力信号１５５について共通のラインレート周波数ｆｂｉｔと対応するビットインターバルτｂｉｔを記載する。３列目は連続するレート間を区別するネットの遅延を記載しており、これは２個の連続するレートについてのτｂｉｔの平均値である。ｋ個の遅延セグメントを通じたネット遅延は
【００５８】
【数１４】
0003615148.tif 000015
【００５９】
で表されるから、セグメント遅延τｉは第３列に示したネット遅延間の差を表す。第４列目に記載の容易に達成できるセグメント遅延は、広範囲のラインレートで動作する離散的レート検出器３０１の実用可能性を示すものである。
【００６０】
【表１】
0003615148.tif 000016
【００６１】
遅延セグメント
図７は本発明の実施形態による（図５に示す）遅延セグメントＳ２の回路図である。図７は遅延セグメントＳ２の回路図を示しているが、遅延セグメントＳ１および遅延セグメントＳ３〜ＳＮに一般化できることは容易に明らかである。最も効果的な高速性能は、遅延回路５１０２の従来の実施に見られる閾値関数をゲートされた差動増幅器を用いてＯＲ／ＮＯＲゲート５２０２と合体することで得られる。遅延セグメントＳ２の入力５１２２は、ボルテージフォロワとして働くトランジスタＱ７０２のベースを駆動する。Ｑ７０２のエミッタとプログラマブル電流源Ｉ７０８は、抵抗Ｒ７０６を介して出力５１４２においてキャパシタＣ７０４に接続されている。トランジスタＱ７０２のエミッタからの電流はＣ７０４を所定値に急速に充電し、一方、Ｉ７０８からの電流は制御された速度でＣ７０４を放電する。出力５１４２の電圧は、Ｑ７２０およびＱ７２２を有するゲートされた差動増幅器により検知される。Ｑ７２０のベースは出力５１４２に接続され、Ｑ７２２のベースは基準電圧Ｖ７４０と接続されている。トランジスタＱ７２０およびＱ７２２の各エミッタはノード７３０を介して固定電流源Ｉ７３０と接続されている。
【００６２】
ゲート用トランジスタＱ７２４のべースは、第２の入力５２２２を介して共通制御ライン５７４に接続されている。Ｑ７２４のコレクタおよびエミッタはそれぞれ出力５２６２およびノード７３０に接続されている。この増幅器は、出力５２６２および出力５２８２においてそれぞれ反転出力および非反転出力を有している。Ｑ７２２のコレクタに接続された出力５２８２はＲ７２８の電圧降下から得られる。Ｑ７２０およびＱ７２４のコレクタに接続された出力５２６２はＲ７２６の電圧降下から得られる。基準Ｖ７４０の値は、出力５２６２に接続されて閾値レベルにヒステリシスを与える制御ノード７４２を介して正帰還で置換してもよい。出力５１４２または共通制御ライン５７４の何れかにおいて基準Ｖ７４０によりセットされた電圧より大きな電圧は、出力５２６２をロー状態に、出力５２８２をハイ状態にする。最後の遅延セグメントＳＮにおいては、Ｑ７２４に相当するゲート用トランジスタは省略してもよい。
【００６３】
最初の静止状態では、入力５１２２および共通制御ライン５７４はハイ状態にあり、出力５２６２はロー状態にある。この状態において、入力５１２２上のハイ状態信号がＱ７０２を制御し、キャパシタＣ７０４の電圧をプリセットする。共通制御ライン５７４のハイ状態信号はＱ７２４を作動させ、これにより、出力５２８２はＣ７０４の電圧がプリセット値に到達する前であっても次段の遅延セグメントＳ３を駆動し、強制的にハイ状態にする。入力信号１５５がハイ状態からロー状態へ遷移するとき、共通制御ライン５７４はロー状態となってＱ７２４をオフにする。Ｑ７２０を制御するＣ７０４のプリセット電圧によって初期状態が保持される。前段の遅延セグメントＳ１の時定数とロー状態の持続時間により、入力５１２２における電圧は、入力信号１５５がハイ状態からロー状態へ遷移した後のある時間に、ロー状態へ遷移する。これによりＱ７０２はオフとなり、Ｃ７０４をＩ７０８からの電流によって放電することができる。ロー状態の持続時間がまだ十分ならば、出力５１４２における電圧はＶ７４０によりセットされた基準電圧より低い値まで降下し、その結果、出力５２６２はハイ状態に遷移し、出力５２８２はロー状態に遷移する。出力５２８２におけるロー状態が、次段の遅延セグメントＳ３の遅延要素５１０３をアクティベートする。
【００６４】
閾値の検出に続く反応時間は、Ｖ７４０を僅かに変化させることによる出力５２６２からの正帰還により改善される。遅延セグメントＳ２に関連する時間遅延τ２は、出力５１４２における充電の保持により左右される。遅延時間τ２の値は、Ｃ７０４両端のプリセット電圧ＶＰＲＥＳＥＴ、制御７４２がロー状態のときの基準電圧Ｖ７４０の値Ｖｔｈ７４０、スイッチング閾値における差動増幅器のオフセット電圧ＶｔｈＯＳ、キャパシタＣ７０４の値、出力５１４２に関連する漂遊容量Ｃｓ、電流Ｉ７０８、Ｑ７２０のベース電流Ｉｂ、Ｑ７０２のエミッタに蓄積された電荷Ｑｅ（Ｉ７０８）の間の差により決定される。この関係は下記のように表される。
【００６５】
【数１５】
0003615148.tif 000017
【００６６】
離散的レート検出器の精度は、例えば、対応する各遅延セグメントＳ１〜ＳＮの電流値Ｉ７０８を通じてプログラムされる時間遅延τ１〜τＮの選択によって決まる。
【００６７】
連続的フォワードレート検出器
図８は連続的パルス幅自動相関を行うフォワードレート検出器３０１の本発明の一実施形態によるブロック図である。図示のように、フォワードレート検出器３０１は、最小インターバル相関器８４０とフィードバック回路８３０と出力３０３を備える。出力３０３の値はレート推定信号ＲＥであり、フィードバック回路８３０の出力８３６を受信する。
【００６８】
最小インターバル相関器８４０は、チューン可能（あるいはプログラマブル）なエッジトリガ時間インターバル発生器８１０とエッジ遷移比較器８２０を有する。
【００６９】
時間インターバル発生器８１０は、入力８１２および８１６において、入力信号１５５およびフィードバック回路８３０の出力８３６をそれぞれ受信する。時間インターバル発生器８１０は、入力信号１５５の遷移に応じて、レート推定信号ＲＥにより制御された時間τだけ対応して遅延した遷移を出力８１４に発生する。これに代わって、入力信号１５５の遷移に応じ、時間インターバル発生器８１０は出力８１４において、異なる値を持つと共にレート推定信号ＲＥにより制御される、一組の時間τだけ遅延した対応する一組の遷移を発生するようにしてもよい。
【００７０】
τの値は周知の関係τ＝τ（ＲＥ）によりレート推定信号ＲＥと関係付けられる。時間インターバル発生器８１０は、例えば、レート推定信号ＲＥとτ（ＲＥ）の積が一次のオーダーでほぼ一定になるように実施される。
【００７１】
エッジ遷移比較器８２０は、入力８２２および８２４において入力信号１５５およびインターバル発生器８１０の出力８１４をそれぞれ受信する。エッジ遷移比較器８２０の出力８２６は、τとτｂｉｔとの差に単調的に関係する信号を発生する。エッジ遷移比較器８２０は、入力信号１５５の次回の遷移がτ時間経過する前に生起したとき、正のパルスを出力８２６に発生する。出力８２６はフィードバック回路８３０の入力８３２によって受信され、フィードバック回路８３０は出力８３６からレート推定信号ＲＥを出力してτを調整する。このようにして、所定レートのパルスが出力８２６に発生する。フィードバック回路８３０内の時定数は、入力８３４を介して入力信号１５５中の遷移のレートによって制御される。出力８２６からのパルスの所定レートが一定のデューティサイクルを有するようにしてもよい。また、所定レートは入力信号１５５中の遷移のレートに依存するようにしてもよい。
【００７２】
一実施形態においては、レート推定信号ＲＥと１／τの関係は、例えば線形とする。フィードバック回路８３０の出力８３６は、インターバル発生器８１０の入力８１６に負帰還をかけることによりτを制御する。この負帰還により、τ（ＲＥ）がτｂｉｔに等しくなるようにレート推定信号ＲＥをセットする。そうすると、ビットレート周波数ｆｂｉｔはレート推定信号ＲＥにほぼ比例するから、入力信号１５５のビットレート周波数ｆｂｉｔはレート推定信号ＲＥに基づいて決定されることになる。さらに、レート推定信号ＲＥのノイズを減少するために、フォワードレート検出器３０１に、例えばレート推定信号ＲＥ中のノイズを除去するアナログまたはデジタル手段を、フィードバック回路８３０またはレートセレクタ３１０内に設けてもよい。
【００７３】
本発明の他の実施形態によれば、フォワードレート検出器３０１は、パルス幅自動相関法を用いてτｂｉｔを推定する。図９ａ〜ｄは、本実施形態における入力信号１５５、時間インターバル発生器８１０の出力８１４、エッジ遷移比較器８２０の出力８２６を示すタイミング図である。図９ｅは、異なるτ値および任意の固定値τｂｉｔに対する出力８２６における値の分布を示す。
【００７４】
図９ａは、入力信号１５５の遷移が時間Δｔ＝０において起こり、次の遷移がΔｔ＝τｂｉｔにおいて起きたことを示す。Δｔ＝０の遷移は時間インターバル発生器８１０をトリガするが、その出力はτだけ遅延する。τの３つの値が、早いＦ、遅いＳ、揃うＡによって示してある。
【００７５】
図９ｂおよび図９ｃは、２つの異なる実施形態について時間インターバル発生器８１０の出力８１４の状態を示す。図９ｄは２つの実施形態についてエッジ遷移比較器８２０の出力８２６の状態を示す。
【００７６】
第１の実施形態において時間インターバル発生器８１０は、例えば図５に示す遅延要素５１０１〜５１０Ｎのような、リセット可能な複数のエッジトリガの遅延要素を有する。図９ｂに示すように、本実施形態において時間インターバル発生器８１０は、τ時間が経過した後に始まり、入力信号１５５の次の遷移によりリセットされるパルスをその出力８１４に生成する。
【００７７】
第２の実施形態においては、時間インターバル発生器は以下に詳述するエッジトリガワンショットを内蔵している。本実施形態では、図９ｃに示すように時間インターバル発生器８１０は、出力８１４において時間Δｔ＝０で始まる持続時間τの単一パルスを生成する。
【００７８】
両実施形態において、仮にＦで示すように時間τがτｂｉｔより短くセットされたとすると、入力信号１５５の次の遷移はτ時間経過後で、かつ出力８２６がロー状態にセットされているΔｔ＝τｂｉｔにおいて起きる。仮にＳで示すように時間τがτｂｉｔより長くセットされたとすると、入力信号１５５の次の遷移はτ時間経過前で、かつ出力８２６がハイ状態にセットされているΔｔ＝τｂｉｔにおいて起きる。
【００７９】
τ＝τｂｉｔであって、Ａで示すように、τｂｉｔにおいて起こる入力信号１５５中の遷移がτと重なるときに、時間インターバル発生器８１０の出力８１４に発生するパルスと入力信号１５５が完全に揃うことになる。出力８２６は、完全に揃うときはハイ状態でもロー状態でもよい。時間τのずっと後に生起した入力信号１５５の遷移は、Δｔ＝ｎτｂｉｔでｎ≧２のビットのランを表すから無視することができる。
【００８０】
図９ｅは、異なるτ値と所与のτｂｉｔ値に対する出力８２６の値の分布を示す。この分布は時間インターバル発生器８１０とエッジ遷移比較器８２０とを有する最小インターバル相関器８４０の伝達関数を表す。相対周波数の統計学的解釈によれば、図９ｅのグラフはまた、入力信号１５５の多くの遷移後に観察される出力８２６の平均値を図示している。図９ｅのグラフは、条件ＦとＳとを区別するτ＝τｂｉｔにおいて急峻な傾斜を持っている。ＦとＳとの間の遷移の形は、例えばランレングスｎの分布Ｐ（ｎ）により決定される。
【００８１】
エッジ遷移比較器８２０は入力信号１５５の後縁と時間インターバル発生器８１０の出力８１４間のインターバルを比較し、フィードバック回路８３０を介してτをτｂｉｔ＝１／ｆｂｉｔの値に調整する。フィードバック回路８３０の時間設定の後、調整されたτはτｂｉｔの推定値を示す。したがって、本実施形態においては、推定値τｂｉｔは一意的にｆｂｉｔに関係するために高調波ロッキングは起きない。
【００８２】
最小インターバル相関器
図１０は本発明の実施形態による最小インターバル相関器８４０（図８に示す）の回路図である。本実施形態においては、入力信号１５５の立下りエッジ遷移および立上りエッジ遷移に対する応答は２個の分かれたパスを通じて行われる。最小インターバル相関器８４０は、立下りエッジによりトリガされる最小インターバル相関器１０９０と立上りエッジによりトリガされる最小インターバル相関器１０９２に分かれる。最小インターバル相関器１０９０および１０９２は、それぞれ図８に示す時間インターバル発生器８１０および遷移比較器８２０の機能を果たす。
【００８３】
最小インターバル相関器１０９０および１０９２は出力８２６１および８２６２を有し、これらはまとめて最小インターバル相関器８４０の出力８２６を形成している。最小インターバル相関器１０９０および１０９２は別個の出力８２６１および８２６２を有しているが、それぞれの入力３０２１および３０２２は入力信号１５５に接続されている。
【００８４】
最小インターバル相関器１０９０は、非反転バッファ１０１０とキャパシタＣ１０１８とプログラマブル電流源Ｉ１０１６と比較器１０３０と基準電圧Ｖ１０３８と非反転バッファ１０５０と正のエッジによりトリガされるＤ型フリップフロップ１０７０を有している。最小インターバル相関器１０９２は、反転バッファ１０２０とキャパシタＣ１０２８とプログラマブル電流源Ｉ１０２６と比較器１０４０と基準電圧Ｖ１０４８と反転バッファ１０６０と正のエッジによりトリガされるＤ型フリップフロップ１０８０を有している。
【００８５】
ノード３０２１と３０２２を含む入力３０２は入力信号１５５を受信する。最小インターバル相関器１０９０において、ノード３０２１はバッファ１０１０および１０５０の非反転入力１０１２および１０５２にそれぞれ接続されている。バッファ１０１０の出力１０１４は、ノード１００３を経てキャパシタＣ１０１８、プログラマブル電流源Ｉ１０１６、並びに比較器１０３０の入力１０３２に接続されている。比較器１０３０の基準入力１０３４は基準電圧Ｖ１０３８に接続されている。比較器１０３０の出力１０３６は、Ｄ型フリップフロップ１０７０のＤ入力１０７２に接続されている。Ｄ型フリップフロップ１０７０のクロック入力１０７４は、バッファ１０５０の出力１０５４により駆動される。
【００８６】
最小インターバル相関器１０９２において、ノード３０２２はバッファ１０２０および１０６０の反転入力１０２２および１０６２とそれぞれ接続されている。バッファ１０２０の出力１０２４は、ノード１００４を経てキャパシタＣ１０２８、プログラマブル電流源Ｉ１０２６、並びに比較器１０４０の入力１０４２に接続されている。比較器１０４０の基準入力１０４４は基準電圧Ｖ１０４８と接続されている。比較器１０４０の出力１０４６は、Ｄ型フリップフロップ１０８０のＤ入力１０８２と接続されている。Ｄ型フリップフロップ１０８０のクロック入力１０８４は、バッファ１０６０の出力１０６４により駆動される。Ｄ型フリップフロップ１０７０および１０８０の各出力１０７６および１０８６は、それぞれ出力８２６１および８２６２を形成している。プログラム入力１０１７および１０２７は、入力８１６を経て電流源Ｉ１０１６およびＩ１０２６をそれぞれ制御する。
【００８７】
最小インターバル相関器１０９０および１０９２の動作は、すべての処理が入力信号１５５の反対の遷移について行われること以外は同じである。最小インターバル相関器１０９０の動作は下記の通りである。ＶＰＲＥＳＥＴの出力レベルを既定値にセットして、入力１０１２がハイ状態のときに出力ポート１０１４は低インピーダンス状態であり、入力１０１２がロー状態のときに高インピーダンス状態と仮定する。例えば、ＶＰＲＥＳＥＴは基準電圧Ｖ１０３８よりもっと正でもよい。入力信号１５５がハイ状態になると、バッファ１０１０によってキャパシタＣ１０１８がＶＰＲＥＳＥＴまで充電される。
【００８８】
入力信号１５５がハイ状態からロー状態への遷移を行うと、バッファ１０１０の出力１０１４からの電流はインヒビットされ、キャパシタＣ１０１８はＩ１０１６からのプログラマブルな電流により自由に放電される。もし入力信号１５５のロー状態が十分に長く続くと、ノード１００３の電圧はＶ１０３８にセットされているレベル以下に降下し、比較器１０３０の出力１０３６はロー状態へ遷移する。入力信号１５５が次にロー状態からハイ状態への遷移を行うときは、Ｄ型フリップフロップ１０７０は、バッファ１０５０の出力１０５４における立上りエッジの遷移を介して時間Δｔ＝ｎτｂｉｔで出力１０３６の状態を取得する。
【００８９】
キャパシタＣ１０１８をＶＰＲＥＳＥＴからＶ１０４８まで放電するのに要する時間をτ（Ｉ１０１６）で表す。もしΔｔ＞τ（Ｉ１０１６）なら、出力８２６１はロー状態である。Δｔ＜τ（Ｉ１０１６）なら出力８２６１はハイ状態である。出力８２６１は、τ＜τｂｉｔのときは常にロー状態である。τ＞τｂｉｔならば、出力８２６１がハイ状態であるような小さな値のランレングスｎが存在する。しかしながら、大きなｎに対して出力８２６１はロー状態である。
【００９０】
図９ｅは、代表的な値のランレングスｎに対して平均された出力８２６１の値の分布を示す。時定数τ（Ｉ１０１６）は下記のように表される。
【００９１】
【数１６】
0003615148.tif 000018
【００９２】
上式において、ＶｔｈＯＳは比較器１０３０の閾値におけるオフセット電圧、ＣＳはノード１００３に関連する漂遊容量、Ｉｂは比較器１０３０の入力バイアス電流、ＱＯ＿１０１４（Ｉ１０１６）はバッファ１０１０がターンオフしたときに出力１０１４により除去された電荷である。
【００９３】
最小インターバル相関器１０９２においても、上記と同様の動作が入力信号１５５の立上りエッジ遷移において行われる。出力８２６１および８２６２は、τがτｂｉｔより大きいかまたは小さいかを示す。一実施形態によれば、出力８２６１および８２６２は、負帰還を用いてＩ１０１６およびＩ１０２６を通じてτを制御するために使用される。レ−ト推定信号ＲＥは、τ＝τｂｉｔを達成するために必要な制御信号８１６の値から決定される。
【００９４】
図１０に示す最小インターバル相関器１０９０は、入力信号１５５の立下りエッジにおいてアクティブなユニポーラ最小インターバル相関器の一実施形態を構成する。ユニポーラ最小インターバル相関器１０９０はプログラマブルなゲートされた遅延回路を有しており、これは、バッファ１０１０、キャパシタＣ１０１８、電流源Ｉ１０１７、比較器１０１３、およびＤ型フリップフロップ１０７０を含む。Ｄ型フリップフロップ１０７０は２個のラッチ回路（図示していない）を有しており、これらはクロック入力１０７４を通じてノード３０２１により制御される。一実施形態においては、１０７０中のラッチ回路の１つは、立下りエッジトリガ再トリガ不能ワンショットを生成するプログラマブルなゲートされた遅延回路の役割も分与される。本実施形態では、いくつかのラッチ動作と比較動作を並行して行うことにより、より高速の動作速度が達成される。
【００９５】
図１１に、本発明の実施形態によるユニポーラ最小インターバル相関器１０９０のエミッタ結合ロジック（ＥＣＬ）実施態様を示す。ユニポーラ最小インターバル相関器１０９０は、エッジ遷移比較器１１０４と、立下りエッジによりトリガされる再トリガ不能ワンショット１１０２とを備えている。エッジ遷移比較器１１０４は、インバータ１１１０および１１５６と、非反転バッファ１１１４と、ＮＯＲゲート１１３０および１１５０と、ノード１１３８とを有している。ノード１１３８はワイアードＯＲ動作を行う。
【００９６】
立下りエッジによりトリガされる再トリガ不能ワンショット１１０２は、比較器１１６０と、タイミングキャパシタＣ１１６４と、プログラマブル電流源Ｉ１０１６およびＩ１１７９と、ダイオードＤ１１７５およびＤ１１７６と、基準電圧ＶＲＥＦおよびＶＣＬＡＭＰと、演算増幅器１１７０と、ＮＯＲゲート１１２０および１１４０と、インバータ１１４６と、バッファ１１２４と、ノード１１２８および１１６６とを有している。各ノード１１２８および１１６６はワイアードＯＲ動作を行う。
【００９７】
インバータ１１１０の入力１１１１およびワンショット１１０２のノード１１４４は、入力信号１５５を受信する。入力信号１５５の立下りエッジはワンショット１１０２をトリガし、バッファ１１２４の出力１１２７に持続時間τ（Ｉ１０１６）の出力パルスを生成する。持続時間τは制御された電流源Ｉ１０１６により直接制御されるか、あるいはＩ１０１６の制御入力１０１７を通じて入力８１６により間接的に制御される。バッファ１１２４の出力１１２７はリセット状態においてハイ状態にあり、時間τの間にロー状態へ遷移する。ワンショット１１０２は、時間τが経過し、かつ入力信号１５５がハイ状態に戻るまでは入力信号１５５の後続の変化によっては再トリガすることができない。
【００９８】
入力ノード１１４４は、ＮＯＲゲート１１４３の入力１１４２およびＮＯＲゲート１１２０の入力１１２１と接続されている。ＮＯＲゲート１１４０のオープンエミッタ出力１１４３は、ノード１１２８を経てＮＯＲゲート１１２０の入力１１２２、インバータ１１４６の入力１１４７、およびバッファ１１２４の非反転オープンエミッタ出力１１２６と接続されている。インバータ１１４６の出力１１４８は、ＮＯＲゲート１１４０の入力１１４１に接続されてＲ−Ｓラッチを形成する。
【００９９】
ノード１１４４のハイ状態は出力１１２６がロー状態のときにノード１１２８をロー状態にセットし、一方、出力１１２６のハイ状態は入力１１４４に関わらずノード１１２８をハイ状態にセットする。バッファ１１２４の出力１１２６は時間τの間はハイ状態にあって、ＮＯＲゲート１１２０が入力信号１５５の変化に反応することを妨げる。ＮＯＲゲート１１２０のオープンエミッタ出力１１２３は、ノード１１６６を介して比較器１１６０のオープンエミッタ出力、キャパシタＣ１１６４、並びにバッファ１１２４の入力１１２５と接続されている。
【０１００】
キャパシタＣ１１６４は、比較器１１６０の非反転入力１１６１、ダイオードＤ１１７５のカソード、並びにプログラマブル電流源Ｉ１０１６と接続されている。演算増幅器１１７０の出力１１７３はダイオードＤ１１７５のアノードを駆動する。演算増幅器１１７０は、例えば出力１１７３と反転入力１１７２間の帰還ループにダイオードＤ１１７６を有するボルテージフォロワとして構成されている。
【０１０１】
ダイオードＤ１１７６は、プログラマブル電流源Ｉ１１７８によって、Ｄ１１７５と同じ電流密度でバイアスされる。ノード１１７９は電流Ｉ１１７８を制御し、ノード１０１７は電流Ｉ１０１７を制御する。制御ノード１０１７および制御ノード１１７９は、共に入力８１６に接続されている。比較器１１６０の反転入力１１６２は電圧源ＶＲＥＦに接続されている。演算増幅器１１７０の非反転入力１１７４は電圧源ＶＣＬＡＭＰに接続されている。ノード１１６６により制御されるバッファ１１２４の反転出力１１２７はワンショット１１０２の出力を形成し、エッジ遷移比較器１１０４内にあるゲート１１３０の入力１１３４と接続されている。
【０１０２】
静止状態においては、入力信号１５５および入力ノード１１４４はハイ状態であり、ノード１１２８および１１６６はロー状態であり、ノード１１６５の電圧はＶＣＬＡＭＰに保持されている。入力ノード１１４４が入力信号１５５の負方向遷移によりロー状態に遷移したとき、ＮＯＲゲート１１２０の出力１１２３はハイ状態へ遷移する。キャパシタＣ１１６４を介した結合により、ノード１１６５は強制的にハイ状態になる。比較器１１６０およびＣ１１６５による正帰還により、ノード１１６６はノード１１６５の電圧がＶＲＥＦに減少するまでハイ状態に保持される。
【０１０３】
入力信号１５５がロー状態へ遷移した後にノード１１６６がハイ状態へ遷移したとき、バッファ１１２４はノード１１２８をハイ状態にし、インバータ１１４６とＮＯＲゲート１１４０を含む第１のラッチ回路をアクティベートする。それに続いてＮＯＲゲート１１２０の出力１１２３は、ノード１１２８がハイ状態へ遷移したときにインヒビットとされる。第１のラッチ回路は、ノード１１２８をハイ状態に保持し続けると共に出力１１２３をインヒビットする。この出力１１２３は、時間τにおいてノード１１６６がロー状態に遷移した後でのみリセットされる。第１のラッチ回路は、ノード１１６６がロー状態へ戻り、かつ入力信号１５５がハイ状態へ遷移したときにＮＯＲゲート１１４０を通じてロー状態にリセットされ、ワンショット１１０２を静止状態に復帰する。ワンショット１１０２は立下りエッジの遷移によってのみトリガされるから、キャパシタＣ１１１２の電圧が定常状態に到達するまでに十分な時間がある。
【０１０４】
パルス長τは、ノード１１８５における電荷の保存によるキャパシタ放電電流Ｉτと関係がある。この関係は下記のように表される。
【０１０５】
【数１７】
0003615148.tif 000019
【０１０６】
ここで、ＣＳはノード１１６５に関連する漂遊容量であり、ＱｄはダイオードＤ１１７５に蓄積される電荷である。ΔＶ１１６６は、入力信号１５５の立下り遷移によりワンショット１１０２がトリガされた後の１１６６における立上り電圧波形を表す。
【０１０７】
本発明の一実施形態によれば、比較器１１６０に関連するパラメータは下記の通りである。Ｉｂは入力バイアス電流、ＶｔｈＯＳは閾値における入力オフセット、ΔＱｔｈＢは比較器１１６０を切り換えるために必要な入力電荷である。この表現は、Ｉ１０１６がτ＝τｂｉｔのときのｆｂｉｔにほぼ比例することを示す。
【０１０８】
非反転バッファ１１１４は、ワンショット１１０２のターンオン遅延に一致するインバータ１１１０の出力１１１２を受信する。ＮＯＲゲート１１３０はバッファ１１１４およびワンショット１１０２のそれぞれの出力１１１６および１１２７を比較する。ＮＯＲゲート１１３０のオープンエミッタ出力１１３６は、例えば入力信号１５５の次の立上りエッジと遅延時間τ後のワンショット１１０２の出力１１２７の立上りエッジ間の時間インターバルの関数である。
【０１０９】
ノード１１３８は、ワンショット１１０２の出力１１２７がロー状態にある間に入力信号１５５がハイ状態へ遷移したとき、ハイ状態へ遷移する。ＮＯＲゲート１１５０とインバータ１１５６は相互に接続され、ノード１１３８におけるハイ状態によってアクティベートされる第２のラッチ回路を形成している。もしノード１１３８が十分にハイ状態になると、ゲート１１５０およびインバータ１１５６を回る帰還ループは、入力信号１５５がロー状態へ遷移し、ＮＯＲゲート１１５０に接続されているゲート１１１４の出力１１１６がハイ状態へ遷移するまで、ノード１１３８をハイ状態に保持する。
【０１１０】
ゲート１１３０の出力１１３６からの電流パルスとτ−τｂｉｔの間の関係は下記のように表される。ゲート１１３０からの電流パルス内の電荷ＱＯ＿１１３６はτ−τｂｉｔ−ξτｇａｔｅに比例する。なお、ξτｇａｔｅは公称ゲート応答時間の固定小数点部分である。ノード１１３８がハイ状態にセットされる確率は、関数Ｆｇａｔｅ（ＱＯ＿１１３６）を通してＱＯ＿１１３６に依存する。関数Ｆｇａｔｅ（Ｏ＿１１３６）の特性は図９ｅに示してある。ノード１１３８がハイ状態を保持する平均時間は約／ｎ１τｍｉｎ＋τｍｉｎ−ξτｇａｔｅである。ノード１１３８における信号は、負帰還を用いて電流源Ｉ１０１６を通じτを制御するために使用される。
【０１１１】
アナログフィードバック回路
図１２ａは本発明によるフィードバック回路８３０のアナログによる実施形態を示す。本実施形態においては、フィードバック回路８３０は、総和回路１２１０とローパスフィルタ１２２０と差動増幅器１２３０と基準電圧Ｖ１２５０を備えている。ローパスフィルタ１２２０は出力１２２４を含んでおり、差動増幅器１２３０は出力１２３６を含んでいる。図１２ｂ〜ｄは、入力信号１５５のビットレートの変化、ローパスフィルタ出力１２２４の変化、および増幅器出力１２３６における変化を示す。
【０１１２】
フィードバック回路８３０は、集合的に入力８３２を形成するノード８３２１および８３２２において、最小インターバル相関器８４０の出力８２６１および８２６２をそれぞれ受信する。ノード８３２１およびノード８３２２は、総和回路１２１０の入力１２１２および１２１４とそれぞれ接続されている。ローパスフィルタ１２２０は総和回路１２１０の出力１２１６をフィルタリングし、フィルタリングされた信号は差動増幅器１２３０の非反転入力１２３２に印加される。基準電圧Ｖ１２５０は差動増幅器１２３０の反転入力１２３４に接続されている。増幅器１２３０の出力１２３６は、フィードバック回路８３０の出力８３６を形成する。
【０１１３】
総和回路１２１０の入力１２１２および１２１４は、τｂｉｔ＜τのとき、ユニポーラ最小インターバル相関器１０９０および１０９２の各出力８２６１および８２６２からのパルスをノード８３２１および８３２２をそれぞれ経て受信する。ローパスフィルタ１２２０は、総和回路１２１０の出力１２１６における合成信号から高周波の変化を除去する。差動増幅器１２３０は、ローパスフィルタ１２２０の出力１２２４におけるフィルタリングされた信号と基準電圧Ｖ１２５０間の差を増幅する。Ｖ１２２４とＶ１２２５間の増幅された電圧差は出力１２３６に現れ、時間インターバル発生器８１０の周期τを制御するために使用される。差動増幅器１２３０は、フィードバックループ全体の動的安定性を維持するために必要な位相限界補償を行っている。
【０１１４】
図１２ｂは、入力信号１５５のビットレート周波数ｆｂｉｔが時間ｔ＝０においてｆｂｉｔ１からｆｂｉｔ１より大きなｆｂｉｔ２へ増加したことを示している。ビットレートの変化は最小インターバル相関器８４０により検出され、総和回路１２１０の入力１２１２および１２１４におけるパルスのレート変化、したがって、出力１２１６におけるパルスのレート変化となって現れる。ｔ＜０についての出力１２２４のレベルは、最小インターバル相関器８４０からの一定のパルスレートにより維持される。図１２ｃにおける水平な破線は、ｔ＝０の前は、負帰還によって出力１２２４がほぼＶ１２５０に保持されることを示す。ｔ＞０における出力１２１６のパルスレートの変化により、出力１２２４の過渡的変化が発生する。出力１２３６に現れる信号は、時間インターバル発生器８１０の周期τが新たな値１／ｆｂｉｔ２に設定されるまで変化する。
【０１１５】
最小インターバル相関器８４０は、入力信号１５５に孤立した「１」および「０」が生起したとき、出力パルスを生成する。立下りエッジ遷移比較器の出力８２６１にノード８３２１を介して接続される入力１２１２は、入力信号１５５のハイからローへの遷移に従ってアクティブになる。孤立した「０」に従って出力８２６１がハイからローへ遷移する確率は、図９ｅに示すようにＦ（τ−τｂｉｔ）で表される。
【０１１６】
入力信号１５５内でそれぞれ連続した「０」および「１」のランレングスｎの分布をそれぞれＰ０（ｎ）およびＰ１（ｎ）とする。ハイからローへの遷移に続いて孤立した「０」が生起する確率はしたがってＰ０（ｎ＝１）である。孤立した「０」の生起レートは下記のように表される。
【０１１７】
【数１８】
0003615148.tif 000020
【０１１８】
上式において、／ｎ０および／ｎ１は「０」および「１」の連続長（ｒｕｎ）のそれぞれの平均長である。出力８２６１が後続のハイからローへの遷移に先立ってハイ状態を維持する平均時間インターバルは、下記のように表すことができる。
【０１１９】
【数１９】
0003615148.tif 000021
【０１２０】
エッジ遷移検出器８２０の保持特性はパラメータζで表される。ユニポーラ最小インターバル相関器１０９０がＤ型フリップフロップ１０７０を含んでいるような実施形態ではζ＝１である。これとは別に、ユニポーラ最小インターバル相関器１０９０が立下りエッジでトリガされる再トリガ不能型ワンショット１１０２を含んでいる場合はζ＝０である。連続する連続長の時間が独立ならば、入力１２１２の平均値は下記のように表される。
【０１２１】
【数２０】
0003615148.tif 000022
【０１２２】
式１３に類似の表現が立上りエッジ遷移比較器の出力８２６２の入力１２１４に対して適用される。フィルタ出力１２２４は下記のように表される。
【０１２３】
【数２１】
0003615148.tif 000023
【０１２４】
一実施形態によれば、ローパスフィルタ出力１２２４の平均値／Ｖ１２２４は負帰還を用いてτを制御するために使用される。小さな信号利得は、τｂｉｔに対して独立であるという好ましい特徴を有する。
【０１２５】
デジタルフィードバック回路
図１３ａに、本発明の一実施形態によるフィードバック回路８３０のデジタル実施態様を示す。本実施形態において、フィードバック回路８３０は、Ｒ−Ｓラッチ１３１０および１３２０と、正のＤ型フリップフロップ１３３０および１３４０と、ＡＮＤゲート１３５０および１３６０と、Ｎ段アップダウンカウンタ１３７０と、Ｍ段２進カウンタ１３９０と、ＤＡ変換器１３８０を備えている。アップダウンカウンタ１３７０は、アップカウントクロック（ＣｌｋＵ）の入力１３７２とダウンカウントクロック（ＣｌｋＤ）の入力１３７４を含んでいる。図１３ｂ〜ｅの波形図は、それぞれ、入力信号１５５のビットレート周波数ｆｂｉｔの変化、ＣｌｋＵ入力１３７２に印加される信号、ＣｌｋＤ入力１３７４に印加される信号、並びにＤＡ変換器１３８０のアナログ出力１３８４を示している。
【０１２６】
フィードバック回路８３０は入力８３２１および入力８３２２において、最小インターバル相関器８４０の出力８２６１および８２６２をそれぞれ受信する。フィードバック回路８３０の入力８３４は入力信号１５５を受信する。ノード８３２１はＲ−Ｓラッチ１３１０のセット入力１３１２に接続され、ノード８３２２はＲ−Ｓラッチ１３２０のセット入力１３２２に接続されている。ラッチ出力１３１６および１３２６は、それぞれ、Ｄ型フリップフロップ１３３０および１３４０の入力１３３２および１３４２と接続されている。
【０１２７】
カウンタ１３９０のクロック入力１３９２は、入力８３４を経て入力信号１５５を受信する。ターミナルカウント（ＴＣ）出力は、Ｒ−Ｓラッチ１３１０および１３２０の各リセット入力１３１４および１３２４と接続されている。Ｄ型フリップフロップ１３３０および１３４０のクロック入力１３３４および１３４４は、カウンタ１３９０の第２段（Ｑ１）出力１３９４と接続されている。
【０１２８】
ＡＮＤゲート１３５０は、Ｄ型フリップフロップ１３３０および１３４０のそれぞれの非反転出力１３３６および１３４６、並びにカウンタ１３９０のＴＣ出力１３９６からの入力を受ける。ＡＮＤゲート１３６０は、Ｄ型フリップフロップ１３３０および１３４０のそれぞれの反転出力１３３８および１３４８、並びにカウンタ１３９０のＴＣ出力１３９６からの入力を受ける。ＡＮＤゲート１３５０の出力１３５８はＣｌｋＵ入力１３７２と接続されており、ＡＮＤゲート１３６０の出力１３６８はＣｌｋＤ入力１３７４と接続されている。
【０１２９】
一実施形態において、アップダウンカウンタ１３７０は、ＣｌｋＵ入力１３７２およびＣｌｋＤ入力１３７４に印加される各パルス数の差に単調的に関係する並列２進ワードを発生する。他の実施形態においては、アップダウンカウンタ１３７０は、ステップサイズの連続を用いることによりレート推定信号ＲＥを連続的に近似表現する並列２進信号を発生する。上記ステップサイズは、例えばＣｌｋＵ入力１３７２およびＣｌｋＤ入力１３７４に印加されるパルスのパターンにより変化するようにする。
【０１３０】
ラッチ１３１０および１３２０のセット入力１３１２および１３２４はそれぞれ、エッジ遷移比較器８２０によりノード８３２１および８３２２を経てτ＞τｂｉｔが検出されたとき、ユニポーラ最小インターバル相関器１０９０の出力８２６１および８２６２からのパルスを受信する。
【０１３１】
入力信号１５５の立下りエッジ遷移によりアクティブになるユニポーラ最小インターバル相関器１０９０により生成されたパルスは、出力１３１６をハイ状態にセットする。同様に、入力信号１５５の立上りエッジ遷移によりアクティブになるユニポーラ最小インターバル相関器１０９２により生成されたパルスは、出力１３２６をハイ状態にセットする。
【０１３２】
カウンタ１３９０は、入力信号１５５中の遷移の数を２Ｍ（例えばＭ＝４）を法として計数する。第２段（Ｑ１）出力１３９４は入力信号１５５のロー状態からハイ状態への４番目の遷移毎にＤ型フリップフロップ１３３０および１３４０へクロックを送り、これによりラッチ１３１０および１３２０の通常の状態を格納する。
【０１３３】
ＴＣ出力１３９６は入力信号１５５の２Ｍ毎のローからハイへの遷移に従ってハイ状態へ遷移し、入力信号１５５の次のローからハイへの遷移後にロー状態へ遷移する。ＴＣ出力１３９６の立上りエッジは、Ｑ１出力１３９４からのパルスの中心に近い。ＴＣ出力１３９６がハイ状態になると、ＡＮＤゲート出力１３５８および１３６８をイネーブルとし、ラッチ１３１０および１３２０をロー状態にリセットする。
【０１３４】
出力１３５８は、もしＤ型フリップフロップ１３３０の両方の非反転出力１３３６および１３４６がハイ状態ならば、ＴＣ出力１３９６がハイ状態のとき、ハイ状態へ遷移する。これにより、アップダウンカウンタ１３７０の状態を１だけ進める。出力１３６８は、もしＤ型フリップフロップ１３３０の両方の反転出力１３３８および１３４８がハイ状態ならば、ＴＣ出力１３９６がハイ状態のとき、ハイ状態へ遷移する。これにより、アップダウンカウンタ１３７０の状態を１だけ減少する。アップダウンカウンタ１３７０の状態はユニポーラ最小インターバル相関器１０９０および１０９２が両方共τ＞τｂｉｔを検出したときに増加し、ユニポーラ最小インターバル相関器１０９０および１０９２が両方共τ＞τｂｉｔを検出しなかったときに減少する。ユニポーラ最小インターバル相関器１０９０および１０９２の内の１つだけがτ＞τｂｉｔを検出したとき、アップダウンカウンタ１３７０の状態はそのまま保持される。アップダウンカウンタの出力１３７６における２進信号は、負帰還を用いてτを制御するために使用される。
【０１３５】
フィードバック回路８３０は、例えばアップダウンカウンタ１３７０の出力１３７６を用いて出力８３６にデジタル信号を発生する。これに代わって、フィードバック回路８３０が、アップダウンカウンタの出力１３７６に入力１３８２が接続されているＤＡ変換器１３８０の出力１３８４を用いて、出力８３６にアナログ信号を発生するようにしてもよい。
【０１３６】
図１３ｂは、入力信号１５５のビットレート周波数ｆｂｉｔが、時間ｔ＝０においてｆｂｉｔ１からｆｂｉｔ１より大きなｆｂｉｔ２へ増加したことを示している。ｔ＝０の前は、時間インターバル発生器８１０の周期τは負帰還によって１／ｆｂｉｔ１の近傍に保持される。最小インターバル相関器８４０はビットレートの変化を検出し、その結果、ラッチ１３１０の両方の入力１３１２および１３２４に現れるパルスのレートが変化する。ラッチ１３１０の両方の入力１３１２および１３２４にパルスが現れることにより、Ｄ型フリップフロップ出力１３３６および１３４６はハイ状態へ遷移し、その結果、ＣｌｋＵ入力１３７２を図１３ｃに示すように交互に切替えることになる。
【０１３７】
図１３ｄにおいて、τ＞１／ｆｂｉｔ２であるためｔ＝０の直後はＣｌｋＤ入力１３７４は切替わらない。図１３ｅは、例えば単調的なカウント状態のアップダウンカウンタ１３７０によって生成されるデジタルワードにより駆動されるＤＡ変換器１３８０のアナログ出力１３８４を示す。アップダウンカウンタ１３７０の増加カウントはτ＞１／ｆｂｉｔ２の間は進行し、τ＝１／ｆｂｉｔ２になったとき停止する。
【０１３８】
レートセレクタ
レートセレクタ３１０は入力信号１５５のビットレート周波数の変化をトラッキングし、入力信号１５５のジッタおよびパターンに依存する変化に起因するレート推定信号ＲＥの過渡的誤差を除去する。図１４ａおよびｂは、本発明の２つの実施形態によるレートセレクタ３１０の実施態様のブロック図である。
【０１３９】
図１４ａの第１の実施形態において、レートセレクタ３１０は、機能ブロック１４１０および１４２０からなるレート変換部１４０２を備えている。レート変換部１４０２は、図５に示す離散的レート検出器３０１により生成されるレート推定信号ＲＥを入力として受信する。このレート推定信号ＲＥはレート変換部１４０２による変換前にフィルタリングされる。
【０１４０】
図１４ｂの第２の実施形態において、レートセレクタ３１０はレート変換部１４０２とレート推定フィルタを備えている。このレート推定フィルタは、レート訂正ブロック１４３０と、適応フィルタ１４４０と、フィルタコントロール１４５０と、レート変化検出器１４６０と、予測レート比較器１４７０と、総和器１４８０を備えている。訂正ブロック１４３０は、例えば図８に示す連続的レート検出器３０１により生成されたレート推定信号ＲＥを、入力１４３２において受信する。適応フィルタ１４４０は、入力１４４２においてレート訂正ブロック１４３０の出力１４３４を受信する。適応フィルタ１４４０の出力は、レート変換部１４０２への代替入力として印加してもよい。
【０１４１】
レート変換部１４０２は推定されたラインレートを制御信号ＲＳ１およびＲＳ２に直接１対１マッピングする機能を遂行するもので、これらはノード３１６および３１８にそれぞれ現れる。機能ブロック１４１０および１４２０の各入力１４１２および１４２２は、例えば離散的レート検出器３０１からのレート推定信号ＲＥまたは適応フィルタ１４３０からの出力のようなラインレートの推定値を受信する。機能ブロック１４１０は、制御信号ＲＳ１をノード３１６に発生する。機能ブロック１４１０は、例えば数式（５）によってそのまま表される関数または数式（８）で表される関係式を実行する。
【０１４２】
機能ブロック１４２０は、制御信号ＲＳ２をノード３１８に発生する。機能ブロック１４２０は、例えば数式（５）によってそのまま表される関数または数式（８）で表される関係式を実行する。
【０１４３】
上記１対１マッピングを行うにはいくつかの従来技術を用いることができる。例えば、アナログコンピュータを使用してレート推定信号ＲＥを制御信号ＲＳ１およびＲＳ２に変換してもよい。これに代わって、Ａ／Ｄ変換器を用いてレート検出器３０１あるいはレートセレクタ３１０を実現し、Ａ／Ｄ変換器の２進出力によってルックアップテーブルから制御信号ＲＳ１およびＲＳ２のための適当なエントリを選択するようにしてもよい。このルックアップテーブルには、τＥＤおよびｆｃのためのレート固有パラメータを含める。
【０１４４】
さらに他の実施形態において、レートセレクタ３１０は、デジタル化されたレート推定信号ＲＥを、例えば適当なマッピングアルゴリズムを用いて制御信号ＲＳ１およびＲＳ２に変換する有限状態機械（ａ ｆｉｎｉｔｅ−ｓｔａｔｅ ｍａｃｈｉｎｅ）を含んでもよい。
【０１４５】
例えば図８の連続的レート検出器３０１と結合して使用すると、レート訂正ブロック１４３０および適応フィルタ１４４０は、レート変換部１４０２によって受信されるラインレートの推定の正確度を向上することができる。レート推定信号ＲＥは、レート訂正ブロック１４３０の入力１４３２に印加される。訂正ブロック１４３０からの出力１４３４は、適応フィルタ１４４０の入力１４４２、レート変化検出器１４６０の入力１４６２、並びに予測レート比較器１４７０の入力１４７２へ行く。
【０１４６】
入力１４４４は適応フィルタ１４４０の応答を制御する。入力信号１５５はまた、ノード３１４を介してレート変化検出器１４６０の入力１４６４および１４７４、並びに予測レート比較器１４７０に印加される。レート変化検出器１４６０および予測レート比較器１４７０内での動作が行われるレートは、例えば入力３１４を介して入力信号１５５により制御される。
【０１４７】
レート変化検出器１４６０は出力１４６６を有し、予測レート比較器１４７０は出力１４７６を有する。出力１４６６および１４７６は、総和器１４８０内で結合されフィルタコントロール１４５０の入力１４５２に印加される。フィルタコントロール１４５０は、適応フィルタ１４４０の入力１４４４へ印加される出力１４５４を有している。適応フィルタの出力１４４６は、機能ブロック１４１０および１４２０の入力１４１２および１４２２とそれぞれ接続されている。
【０１４８】
レート検出器３０１の入力３１２に出現するレート推定信号ＲＥは、予測可能な、または測定された誤差を含む。訂正ブロック１４３０はアルゴリズムを実行し、これにより、レート推定信号ＲＥおよび入力信号１５５のビットレートとの間の予測可能な、または測定された不一致を補償する。
【０１４９】
適応フィルタ１４４０は、レート推定信号ＲＥの電流値とその電流値のレート推定信号ＲＥの過去のふるまいに対する関係とに依存する修正レート推定信号ＲＥＦを出力する。レート推定信号ＲＥおよび修正レート推定信号ＲＥＦの一組の離散的時間におけるふるまいについて考えてみると、レート推定信号ＲＥの現在および過去の値は一組の値｛ＲＥｉ｝で表され、対応する修正レート推定信号ＲＥＦの値は一組の値｛ＲＥＦｊ｝で表される。適応フィルタ１４４０は、例えば下記の関係を用いてレート推定信号ＲＥから修正レート推定信号ＲＥＦを構築する。
【０１５０】
【数２２】
0003615148.tif 000024
【０１５１】
ここで、ａｉおよびｂｊは入力１４４４の目的によりプログラムされる係数である。
【０１５２】
式１５の実施態様を含んでいるフィルタ１４４０は、係数ａｉが大きいときにレート推定信号ＲＥの変化に迅速に反応する。反対に、係数ａｉがｉ＞＞１に対して大きいときは緩やかに反応する。係数ｂｊは、特別な推定値の持続性メモリとして作用するように選定される。
【０１５３】
【数２３】
0003615148.tif 000025
【０１５４】
という制約条件は修正レート推定信号ＲＥＦのバイアスを防ぎ、一方、
【０１５５】
【数２４】
0003615148.tif 000026
【０１５６】
という制約条件は不安定性を防止する。係数ａｉおよびｂｊは、レート訂正１４３０による訂正に従うレート推定信号ＲＥの変化のパターンに基づいて選定される。
【０１５７】
レート変化検出器１４６０は、入力１４６２に印加されるレート推定信号ＲＥ内の小さな顕著でない変動を、訂正されたレート推定の急速な、または顕著な変化から区別する。レート変化検出器１４６０はレート変化値のヒストグラムを形成し、現在のレート変化が最近の過去におけるレート変化と著しく異なる確率を計算する。出力１４６６の大きさは、最近のレート推定信号の変化の大きさ、または長さを以前の変化へ反映する。レート変化の弁別を行うための応答時間は、入力１４６４における遷移レートによって設定される。
【０１５８】
予測レート比較器１４７０は、レート推定信号ＲＥと既知の共通ラインレートまたは顕著な時間インターバルの間続いた以前の｛ＲＥｉ｝の値を比較する。出力１４７６の大きさは、レート推定信号ＲＥの近接値を既知のレートまたは以前継続したレートに反映する。レート推定信号ＲＥを予測レートに対して比較するための応答時間は、入力１４６４における遷移のレートに基づいて設定される。
【０１５９】
以上、現在本発明の最も好ましい実施形態および方法であると考えられるものを例示し説明したが、様々な変更および修正を加えることができること、および本発明の範囲から逸脱することなくその要素の代わりに等価物を使用することもできることを当業者なら理解できよう。
【０１６０】
さらに、特別の要素、技法、または構成を適用して多くの改良を行うことも本発明の中心的範囲から逸脱することなく実施可能である。したがって、本発明はここに開示した特定の方法および実施形態に限らず、特許請求の範囲に含まれる全ての実施形態を含むものである。
【図面の簡単な説明】
【図１】位相ロックループを含んだ従来技術のクロック回復回路のブロック図である。
【図２】周波数ロックループと位相ロックループとを含んだ従来技術のクロック回復回路のブロック図である。
【図３】本発明の一実施形態による可変ビットレートクロック回復回路のブロック図である。
【図４】本発明の一実施形態による、キャリブレーション手段を含んだ可変ビットレートクロック回復回路のブロック図である。
【図５】本発明の一実施形態による、離散的インターバルパルス幅自動キャリブレーションを行うフォワードレート検出器の回路図である。
【図６】本発明の一実施形態による、一組の遅延セグメント中を伝搬するときの入力信号のタイミング図である。
【図７】本発明の一実施形態による、遅延セグメントの回路図である。
【図８】本発明の一実施形態による、連続パルス幅自動キャリブレーションを行うフォワードレート検出器のブロック図である。
【図９】本発明の一実施形態による、入力信号、時間インターバル発生器の出力、エッジ遷移比較器の出力のタイミング図である。
【図１０】本発明の一実施形態による、最小インターバル相関器の回路図である。
【図１１】本発明の一実施形態による、ユニポーラ最小インターバル相関器のエミッタ結合ロジック（ＥＣＬ）実施態様を示す図である。
【図１２】本発明の一実施形態による、フィードバック回路のアナログ実施態様および関連するフォワードレート検出器の各信号を示す図である。
【図１３】本発明の一実施形態による、フィードバック回路のデジタル実施態様および関連するフォワードレート検出器の各信号を示す図である。
【図１４】本発明の２つの実施形態による、レートセレクタの実施態様のブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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