(57)【特許請求の範囲】
【請求項１】
電源電圧と基準電位間に直列に接続された上位トランジスタと下位トランジスタを有し、前記各トランジスタを各ＰＷＭ信号にてオン,オフさせ、出力としてＰＷＭ制御された直流出力電圧を得るＤＣ−ＤＣ変換回路と、
前記上位トランジスタと前記下位トランジスタの接続点の中間ノードに接続されたレベルシフタを含むロジック回路を有し、前記上位トランジスタがオフした後に、前記中間ノード電位が所定の電位以下になったことを検出したときに前記下位トランジスタをオンさせる信号を出力する検出手段を有するＰＷＭ手段と、
を具備したことを特徴とする電源回路。
【請求項２】
電源電圧と基準電位間に直列に接続された上位トランジスタと下位トランジスタを有し、前記各トランジスタを各ＰＷＭ信号にてオン,オフさせ、出力としてＰＷＭ制御された直流出力電圧を得るＤＣ−ＤＣ変換回路と、
前記ＤＣ−ＤＣ変換回路の出力を所定の基準電圧値と比較し誤差量を得る誤差検出手段と、
前記誤差量に応じてパルス幅が制御されたＰＷＭ信号を生成して、前記ＤＣ−ＤＣ変換回路の各トランジスタの各ゲートに供給するもので、前記上位トランジスタと前記下位トランジスタの接続点の中間ノードに接続されたレベルシフタを含むロジック回路を有し、前記上位トランジスタがオフした後に、前記中間ノード電位が所定の電位以下になったことを検出したときに前記下位トランジスタをオンさせる信号を出力する検出手段を有するＰＷＭ手段と、
を具備したことを特徴とする電源回路。
【請求項３】
前記ＰＷＭ手段における前記検出手段は、
前記中間ノード電位が前記電源電圧に対して十分に低い所定の電位に低下したことを検出したときに前記下位トランジスタをオンさせる信号を出力することを特徴とする請求項１または２に記載の電源回路。
【請求項４】
前記ＰＷＭ手段における前記検出手段は、
電源電圧をＶDD、基準電位を零とした場合、前記中間ノード電位をレベルシフタを含む（ＶDD／２）系のロジック回路で受け、該中間ノード電位が（ＶDD／４）以下の電位に低下したことを検出したときに前記下位トランジスタをオンさせる信号を出力することを特徴とする請求項１または２に記載の電源回路。
【請求項５】
電源電圧と基準電位間に直列に接続された上位トランジスタと下位トランジスタを有し、前記各トランジスタを各ＰＷＭ信号にてオン,オフさせ、出力としてＰＷＭ制御された直流出力電圧を得るＤＣ−ＤＣ変換回路と、
前記ＤＣ−ＤＣ変換回路の出力を所定の基準電圧値と比較し誤差量を得る誤差検出手段と、
前記誤差量に応じてパルス幅が制御されたＰＷＭ信号を生成して、前記ＤＣ−ＤＣ変換回路の各トランジスタの各ゲートに供給するもので、前記上位トランジスタと前記下位トランジスタの接続点の中間ノードに接続されたレベルシフタを含むロジック回路を有し、前記上位トランジスタがオフした後に、前記中間ノード電位が所定の電位以下になったことを検出したときに前記下位トランジスタをオンさせる信号を出力する第１の検出手段と、前記ＤＣ−ＤＣ変換回路に供給するＰＷＭ信号のうち、前記下位トランジスタのゲートに供給するＰＷＭ信号のレベルを検出する第２の検出手段であって前記下位トランジスタのゲートに供給するＰＷＭ信号のレベルが所定の電位以下になったことを検出した後に前記上位トランジスタをオンさせる信号を出力する第２の検出手段と、を有するＰＷＭ手段と、
を具備したことを特徴とする電源回路。
【請求項６】
前記ＰＷＭ手段における前記第１の検出手段は、
前記中間ノード電位が前記電源電圧に対して十分に低い所定の電位に低下したことを検出したときに前記下位トランジスタをオンさせる信号を出力し、
前記ＰＷＭ手段における前記第２の検出手段は、
前記下位トランジスタのゲートに供給するＰＷＭ信号が前記電源電圧に対して十分に低い所定の電位に低下したことを検出したときに前記上位トランジスタをオンさせる信号を出力することを特徴とする請求項５に記載の電源回路。
【請求項７】
前記ＰＷＭ手段における前記第１の検出手段は、
電源電圧をＶDD、基準電位を零とした場合、前記中間ノード電位を第１のレベルシフタを含む（ＶDD／２）系のロジック回路で受け、該中間ノード電位が（ＶDD／４）以下の電位に低下したことを検出したときに前記下位トランジスタをオンさせる信号を出力し、
前記ＰＷＭ手段における前記第２の検出手段は、
電源電圧をＶDD、基準電位を零とした場合、前記下位トランジスタのゲートに供給するＰＷＭ信号を第２のレベルシフタを含む（ＶDD／２）系のロジック回路で受け、前記下位トランジスタのゲートに供給するＰＷＭ信号のレベルが（ＶDD／４）以下の電位に低下したことを検出した後に前記上位トランジスタをオンさせる信号を出力することを特徴とする請求項５に記載の電源回路。
【請求項８】
前記上位トランジスタのオフ期間で前記下位トランジスタがオンした時に、前記中間ノード電位が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが戻って該基準電位を越える状態になったことを示す検出信号を出力する検出回路をさらに具備し、
前記ＰＷＭ手段は、前記ＤＣ−ＤＣ変換回路に供給するＰＷＭ信号のうち、前記下位トランジスタのゲートに供給するＰＷＭ信号のパルス幅を前記検出回路の検出信号により制御して、前記下位トランジスタのオンしている状態をオフさせる機能をさらに有することを特徴とする請求項２又は５に記載の電源回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源回路に関し、特に、同期整流型電源回路などにおいて、貫通電流の低減を図った電源回路に関する。
【０００２】
【従来の技術】
近年、携帯電話などのモバイル機器が普及し、負荷となる回路を電池で駆動する機会が増えており、電源回路の消費電力が小さいことが必要不可欠となっている。また、電源回路は、負荷変動に対して高速に応答可能であることも必要不可欠となっている。
【０００３】
特に、集積回路を使用した電子機器の普及に伴い、低電圧で低消費電力の安定化直流電源が必要となる。
【０００４】
負荷及び入力の変動に合わせて、トランジスタをオン，オフさせてスイッチ作用で電源の安定化を図れば、無駄に消費される電力を少なくできるため、電源の効率が非常に良くなる。つまり、トランジスタのオン期間（或いはオンデューティ）を変化させることで電源の安定化を図ることができる。そのような効率的な電源回路として、ＣＭＯＳ集積回路を用いた同期整流型スイッチングレギュレータがある。
【０００５】
ＣＭＯＳ集積回路は、Ｎチャンネルトランジスタ（以下、ＮＭＯＳと略記する）とＰチャンネルトランジスタ（以下、ＰＭＯＳと略記する）の２種類のＭＯＳトランジスタを組み合わせて構成され、その低消費電力特性ゆえに、ＬＳＩ技術の主流となっている。
【０００６】
図１３に、ＣＭＯＳ集積回路を用いた同期整流型スイッチングレギュレータの構成を示している。
【０００７】
図１３において、電源回路は、ハイサイド側のＰＭＯＳ（以下、上位トランジスタという）（ＱＰ1）とローサイド側のトランジスタ（以下、下位トランジスタという）（ＱＮ1）を有し、交互にオン，オフして直流電圧ＶOUTを出力する同期整流型のスイッチングレギュレータ回路と、このスイッチングレギュレータ回路の出力電圧を基準電圧源Ｅの基準電圧値と比較し誤差信号を得るエラーアンプ４０と、前記誤差信号に基づいてＰＷＭ信号のパルス幅を制御することで、前記スイッチングレギュレータ回路の出力を一定となるよう制御するＰＷＭ回路３２と、このＰＷＭ回路３２のＰＷＭ信号を入力し、前記スイッチングレギュレータ回路の上位トランジスタ（ＱＰ1）と下位トランジスタ（ＱＮ1）に供給するゲートパルスＳH，ＳLを作成する出力ドライバ３１と、を有して構成されている。なお、ＰＷＭ回路３２と出力ドライバ３１とは、ＰＷＭ手段を構成している。
【０００８】
スイッチングレギュレータ回路は、入力電圧である直流電圧ＶIN（＝電源電圧ＶDD、例えば４Ｖ）が供給される端子１と基準電位ＶSS（＝グランド電位ＧＮＤ、例えば０Ｖ）が与えられた端子２との間に、上位トランジスタ（ＱＰ1），下位トランジスタ（ＱＮ1）の各トランジスタがドレインＤを共通にして直列に接続されている。上位トランジスタ（ＱＰ1）のソースＳは端子１に接続し、下位トランジスタ（ＱＮ1）のソースＳは端子２に接続している。
【０００９】
上位トランジスタ（ＱＰ1），下位トランジスタ（ＱＮ1）の各ゲートには、ＰＷＭ手段からＰＷＭ信号として高周波パルスＳH，ＳLが供給され、各トランジスタは該高周波パルスＳH，ＳLにて交互にオン，オフされることにより、両トランジスタの接続点である中間ノードＫに交流電圧ＶＭＡを発生する。
【００１０】
交流電圧ＶＭＡが生成される中間ノードＫと基準電位ＶSSが与えられる端子２との間には、整流用コイルＬ1と安定化容量Ｃ0が直列に接続し、その直列接続点に接続した出力端子４に安定化容量Ｃ0で平滑された直流電圧ＶOUT（例えば１．５Ｖ）が出力され、図示しない負荷に供給される。
【００１１】
そして、出力の直流電圧ＶOUTはフィードバックラインを介してエラーアンプ４０の−端子に帰還されており、基準電位ＶSSが与えられる端子５に接続した基準電圧源Ｅの基準電圧値と比較される。
【００１２】
エラーアンプ４０の比較結果である誤差（エラー）電圧はＰＷＭ回路３２に供給され、該誤差電圧にてＰＷＭ回路３２が生成するＰＷＭ信号（のパルス幅が制御される。なお、ＰＷＭ回路３２からのＰＷＭ信号と、出力ドライバ３１から出力されるＰＷＭ信号としてのゲートパルスＳHとは、反転関係にある。
【００１３】
上記の構成で、電源電圧ＶINと基準電位ＶSS間に直列に接続されたハイサイドトランジスタ（ＱＰ1），ローサイドトランジスタ（ＱＮ1）の制御に関しては、確実に片方のトランジスタがオフした後に、もう一方のトランジスタがオンするように制御する必要がある。そうしないと、両トランジスタ間に貫通電流が流れ、効率を著しく低下させることになる。
【００１４】
図１４は、上記出力ドライバ３１の構成例を示す回路図を示している。
【００１５】
図１４において、出力ドライバ３１は、ＰＷＭ回路３２からのＰＷＭ信号が入力される入力端子６と、インバータ３１１と、２入力のナンドゲート３１２と、インバータ３１３，３１４と、２入力のナンドゲート３１５と、インバータ３１６，３１７と、上位トランジスタ（ＱＰ1）のゲート信号となる高周波パルスＳHを出力する出力端子９と、下位トランジスタ（ＱＮ1）のゲート信号となる高周波パルスＳLを出力する出力端子１０と、を有して構成されている。
【００１６】
このロジック構成では、入力端子６に入力するＰＷＭ信号がローレベルのとき出力端子９のＳH信号はハイレベルであり、２入力ナンドゲート３１５の２つの入力はともにハイレベル、出力端子１０のＳL信号はハイレベルとなる。また、入力端子６に入力するＰＷＭ信号がハイレベルのとき２入力ナンドゲート３１５の出力はハイレベル、出力端子１０のＳL信号はローレベルとなり、２入力ナンドゲート３１２の２つの入力はともにハイレベル、出力端子９のＳH信号はローレベルとなる。このように構成された出力ドライバ３１では、所謂‘たすきがけ’のロジック形態をとっており、各ロジック素子間の時間的な遅延に基づいて、電源電圧と基準電位間に直列に接続された上位トランジスタ（ＱＰ1），下位トランジスタ（ＱＮ1）が同時にオンしないようにして両トランジスタ間に貫通電流が流れないようにしている。
【００１７】
【発明が解決しようとする課題】
しかしながら、図１４の出力ドライバの構成では、上位，下位トランジスタを構成するパワーＭＯＳトランジスタの応答性，ゲート容量により、ハイサイド側からローサイド側への貫通電流を防止するのが困難であった。即ち、パワーＭＯＳトランジスタの特性，種類により貫通電流を無くすことは難しかった。
【００１８】
そこで、本発明は、上記の問題に鑑み、貫通電流を防止し、変換効率を上げることができる電源回路を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明による電源回路は、電源電圧と基準電位間に直列に接続された上位トランジスタと下位トランジスタを有し、前記各トランジスタを各ＰＷＭ信号にてオン,オフさせ、出力としてＰＷＭ制御された直流出力電圧を得るＤＣ−ＤＣ変換回路と、前記上位トランジスタと前記下位トランジスタの接続点の中間ノードに接続されたレベルシフタを含むロジック回路を有し、前記上位トランジスタがオフした後に、前記中間ノード電位が所定の電位以下になったことを検出したときに前記下位トランジスタをオンさせる信号を出力する検出手段を有するＰＷＭ手段と、を具備したものである。
【００２０】
本発明のこのような構成によれば、上位トランジスタがオフしたときに、中間ノード電位は下降していき、この中間ノード電位が所定の電位以下になったときに下位トランジスタをオンさせることになるので、上位トランジスタが確実にオフした後に下位トランジスタをオンさせることができ、上位トランジスタのオフ時に、上位トランジスタと下位トランジスタ間に貫通電流が流れることはない。
【００２１】
さらに、本発明による電源回路は、電源電圧と基準電位間に直列に接続された上位トランジスタと下位トランジスタを有し、前記各トランジスタを各ＰＷＭ信号にてオン,オフさせ、出力としてＰＷＭ制御された直流出力電圧を得るＤＣ−ＤＣ変換回路と、前記ＤＣ−ＤＣ変換回路の出力を所定の基準電圧値と比較し誤差量を得る誤差検出手段と、前記誤差量に応じてパルス幅が制御されたＰＷＭ信号を生成して、前記ＤＣ−ＤＣ変換回路の各トランジスタの各ゲートに供給するもので、前記上位トランジスタと前記下位トランジスタの接続点の中間ノードに接続されたレベルシフタを含むロジック回路を有し、前記上位トランジスタがオフした後に、前記中間ノード電位が所定の電位以下になったことを検出したときに前記下位トランジスタをオンさせる信号を出力する検出手段を有するＰＷＭ手段と、を具備したものである。
【００２２】
本発明のこのような構成によれば、上位トランジスタがオフしたときに、中間ノード電位は下降していき、この中間ノード電位が所定の電位以下になったときに下位トランジスタをオンさせることになるので、上位トランジスタが確実にオフした後に下位トランジスタをオンさせることができ、上位トランジスタのオフ時に、上位トランジスタと下位トランジスタ間に貫通電流が流れることはない。
【００２３】
また、本発明において、前記ＰＷＭ手段における前記検出手段は、前記中間ノード電位が前記電源電圧に対して十分に低い所定の電位に低下したことを検出したときに前記下位トランジスタをオンさせる信号を出力することが好ましい。
【００２４】
このような構成によれば、中間ノード電位が十分に低い電位にまで低下するのに時間遅れを発生させることができ、上位トランジスタがオフした後に確実に下位トランジスタをオンさせることが可能となる。
【００２５】
また、本発明において、前記ＰＷＭ手段における前記検出手段は、電源電圧をＶDD、基準電位を零とした場合、前記中間ノード電位をレベルシフタを含む（ＶDD／２）系のロジック回路で受け、該中間ノード電位が（ＶDD／４）以下の電位に低下したことを検出したときに前記下位トランジスタをオンさせる信号を出力することが好ましい。
【００２６】
このような構成によれば、ＶDDを４Ｖとした場合、中間ノード電位をレベルシフタでレベルシフトし、該レベルシフタの出力を２Ｖ系のロジック回路で受け、中間ノード電位が１Ｖ以下の電位に低下したときに下位トランジスタをオンさせることができ、上位トランジスタが確実にオフした後に下位トランジスタをオンさせることができる。
【００２７】
また、本発明による電源回路は、電源電圧と基準電位間に直列に接続された上位トランジスタと下位トランジスタを有し、前記各トランジスタを各ＰＷＭ信号にてオン,オフさせ、出力としてＰＷＭ制御された直流出力電圧を得るＤＣ−ＤＣ変換回路と、前記ＤＣ−ＤＣ変換回路の出力を所定の基準電圧値と比較し誤差量を得る誤差検出手段と、前記誤差量に応じてパルス幅が制御されたＰＷＭ信号を生成して、前記ＤＣ−ＤＣ変換回路の各トランジスタの各ゲートに供給するもので、前記上位トランジスタと前記下位トランジスタの接続点の中間ノードに接続されたレベルシフタを含むロジック回路を有し、前記上位トランジスタがオフした後に、前記中間ノード電位が所定の電位以下になったことを検出したときに前記下位トランジスタをオンさせる信号を出力する第１の検出手段と、前記ＤＣ−ＤＣ変換回路に供給するＰＷＭ信号のうち、前記下位トランジスタのゲートに供給するＰＷＭ信号のレベルを検出する第２の検出手段であって前記下位トランジスタのゲートに供給するＰＷＭ信号のレベルが所定の電位以下になったことを検出した後に前記上位トランジスタをオンさせる信号を出力する第２の検出手段と、を有するＰＷＭ手段と、を具備したものである。
【００２８】
本発明のこのような構成によれば、上位トランジスタと下位トランジスタを交互にオンさせる際に、上位トランジスタがオフしたのち中間ノード電位が所定の電位以下になったときに下位トランジスタをオンさせることになるので、上位トランジスタが確実にオフした後に下位トランジスタをオンさせることができ、また下位トランジスタがオフとなった後に上位トランジスタをオンさせるので、下位トランジスタが確実にオフした後に上位トランジスタをオンさせることができ、上位トランジスタと下位トランジスタは同時にオンすることがなく、上位トランジスタのオフ時及び下位トランジスタのオフ時ともに、上位トランジスタと下位トランジスタ間に貫通電流が流れることはない。
【００２９】
また、本発明において、前記ＰＷＭ手段における前記第１の検出手段は、前記中間ノード電位が前記電源電圧に対して十分に低い所定の電位に低下したことを検出したときに前記下位トランジスタをオンさせる信号を出力し、前記ＰＷＭ手段における前記第２の検出手段は、前記下位トランジスタのゲートに供給するＰＷＭ信号が前記電源電圧に対して十分に低い所定の電位に低下したことを検出したときに前記上位トランジスタをオンさせる信号を出力することが好ましい。
【００３０】
このような構成によれば、中間ノード電位が十分に低い電位にまで低下するのに時間遅れを発生させることができ、上位トランジスタがオフした後に確実に下位トランジスタをオンさせることが可能となる。また、下位トランジスタのゲートに供給するＰＷＭ信号が十分に低い電位にまで低下するのに時間遅れを発生させることができ、下位トランジスタがオフした後に確実に上位トランジスタをオンさせることが可能となる。
【００３１】
さらに、本発明において、前記ＰＷＭ手段における前記第１の検出手段は、電源電圧をＶDD、基準電位を零とした場合、前記中間ノード電位を第１のレベルシフタを含む（ＶDD／２）系のロジック回路で受け、該中間ノード電位が（ＶDD／４）以下の電位に低下したことを検出したときに前記下位トランジスタをオンさせる信号を出力し、前記ＰＷＭ手段における前記第２の検出手段は、電源電圧をＶDD、基準電位を零とした場合、前記下位トランジスタのゲートに供給するＰＷＭ信号を第２のレベルシフタを含む（ＶDD／２）系のロジック回路で受け、前記下位トランジスタのゲートに供給するＰＷＭ信号のレベルが（ＶDD／４）以下の電位に低下したことを検出した後に前記上位トランジスタをオンさせる信号を出力することが好ましい。
【００３２】
このような構成によれば、ＶDDを４Ｖとした場合、中間ノード電位を第１のレベルシフタでレベルシフトし、該第１のレベルシフタの出力を２Ｖ系のロジック回路で受け、中間ノード電位が１Ｖ以下の電位に低下したときに下位トランジスタをオンさせることができ、上位トランジスタが確実にオフした後に下位トランジスタをオンさせることができる。また、下位トランジスタのゲートに供給するＰＷＭ信号を第２のレベルシフタでレベルシフトし、該第２のレベルシフタの出力を２Ｖ系のロジック回路で受け、ＰＷＭ信号のレベルが１Ｖ以下の電位に低下したときに上位トランジスタをオンさせることができる。従って、上位トランジスタが確実にオフした後に下位トランジスタをオンさせることができると共に、下位トランジスタが確実にオフした後に上位トランジスタをオンさせることができる。
【００３３】
また、以上の本発明において、前記上位トランジスタのオフ期間で前記下位トランジスタがオンした時に、前記中間ノード電位が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが戻って該基準電位を越える状態になったことを示す検出信号を出力する検出回路をさらに具備し、前記ＰＷＭ手段は、前記ＤＣ−ＤＣ変換回路に供給するＰＷＭ信号のうち、前記下位トランジスタのゲートに供給するＰＷＭ信号のパルス幅を前記検出回路の検出信号により制御して、前記下位トランジスタのオンしている状態をオフさせる機能をさらに有することが好ましい。
【００３４】
このような構成によれば、上位トランジスタと下位トランジスタの同時オンを回避して貫通電流を防止できると共に、上位トランジスタがオフした後に中間ノード電位がアンダーシュートすることによって中間ノードから基準電位側に流れ出る電流を無くすことができ、無駄な消費電流（即ち無駄な電力消費）を無くすことができる。
【００３５】
【発明の実施の形態】
発明の実施の形態について図面を参照して説明する。
【００３６】
図１は本発明の第１の実施の形態の電源回路の構成を示している。本実施の形態は、効率の良い安定化直流電源として、ＣＭＯＳ集積回路を用いた同期整流型スイッチングレギュレータの構成を示している。
【００３７】
図１において、電源回路は、上位トランジスタ（ＱＰ1）と下位トランジスタ（ＱＮ1）を有し、交互にオン，オフして直流電圧ＶOUTを出力する同期整流型のスイッチングレギュレータ回路で構成されるＤＣ−ＤＣ変換回路と、このＤＣ−ＤＣ変換回路の出力電圧を基準電圧源Ｅの基準電圧値と比較し誤差信号を得るエラーアンプ４０と、前記誤差信号に基づいてＰＷＭ信号のパルス幅を制御することで、前記ＤＣ−ＤＣ変換回路の出力を一定となるよう制御するＰＷＭ回路３２と、このＰＷＭ回路３２のＰＷＭ信号を入力し、前記ＤＣ−ＤＣ変換回路の上位トランジスタ（ＱＰ1）と下位トランジスタ（ＱＮ1）に供給するゲートパルスＳH，ＳLを作成するもので、上位トランジスタ（ＱＰ1）がオフした後に、上位トランジスタ（ＱＰ1）と下位トランジスタ（ＱＮ1）の接続点Ｋの電位（以下、中間ノード電位）ＶＭＡのレベルを検出する検出手段を備え、中間ノード電位ＶＭＡが所定の電位以下になったときに下位トランジスタ（ＱＮ1）をオンさせるよう制御する出力ドライバ３１Ａと、を有して構成されている。なお、ＰＷＭ回路３２と出力ドライバ３１Ａとは、ＰＷＭ手段を構成している。
【００３８】
上記ＤＣ−ＤＣ変換回路は、入力電圧である直流電圧ＶIN（＝電源電圧ＶDD、例えば４Ｖ）が供給される端子１と基準電位ＶSS（＝グランド電位ＧＮＤ、例えば０Ｖ）が与えられた端子２との間に、上位トランジスタ（ＱＰ1），下位トランジスタ（ＱＮ1）の各トランジスタがドレインＤを共通にして直列に接続されている。上位トランジスタ（ＱＰ1）のソースは端子１に接続し、下位トランジスタ（ＱＮ1）のソースは端子２に接続している。
【００３９】
上位トランジスタ（ＱＰ1），下位トランジスタ（ＱＮ1）の各ゲートには、出力ドライバ３１ＡからＰＷＭ信号として高周波パルスＳH，ＳLが供給され、各トランジスタは該高周波パルスＳH，ＳLにて交互にオン，オフされることにより、両トランジスタの接続点である中間ノードＫに交流電圧ＶＭＡを発生する。なお、下位トランジスタ（ＱＮ1）のソース・ドレイン間にはショットキーダイオードＳＤが接続され、ローサイドトランジスタのオフ時におけるローサイドトランジスタへの過電圧防止と電力供給バックアップを行う。
【００４０】
出力ドライバ３１Ａは、具体的には、上位トランジスタ（ＱＰ1）がオフした（即ちゲートパルスＳHがハイレベルになった）後に、上位トランジスタ（ＱＰ1）と下位トランジスタ（ＱＮ1）の接続点の電位（中間ノード電位）がしきい値を越えたか否かを検出する検出手段を有し、前記中間ノード電位がしきい値以下になったときにパルスＳLをハイレベルにして下位トランジスタ（ＱＮ1）をオンさせる機能を有している。
交流電圧ＶＭＡが生成される中間ノードＫと基準電位ＶSSが与えられる端子２との間には、整流用コイルＬ1と安定化容量Ｃ0が直列に接続し、その直列接続点に接続した出力端子４に安定化容量Ｃ0で平滑された直流電圧ＶOUT（例えば１．５Ｖ）が出力され、図示しない負荷に供給される。
【００４１】
そして、出力の直流電圧ＶOUTはフィードバックラインを介してエラーアンプ４０の−端子に帰還されており、基準電位ＶSSが与えられる端子５に接続した基準電圧源Ｅの基準電圧値と比較される。
【００４２】
エラーアンプ４０の比較結果である誤差（エラー）電圧はＰＷＭ回路３２に供給され、該誤差電圧にてＰＷＭ回路３２が生成するＰＷＭ信号のパルス幅が制御される。これにより、前記ＤＣ−ＤＣ変換回路の出力電圧ＶOUTが一定となるようＰＷＭ制御される。
【００４３】
図２は、上記出力ドライバ３１Ａの構成例を示す回路図を示している。図１４と同一部分には同一符号を付して説明する。
【００４４】
図２において、出力ドライバ３１Ａは、ＰＷＭ回路３２からのＰＷＭ信号（ＳH信号とは反転関係にある）が入力される入力端子６と、中間ノード電位ＶＭＡを入力する入力端子７と、インバータ３１１と、２入力のナンドゲート３１２と、インバータ３１３，３１４と、２入力のナンドゲート３１５と、インバータ３１６と、インバータ３１７と、２Ｖ／４Ｖレベルシフタ（Ｌ／Ｓと略記）３２１と、２入力ナンドゲート３１８と、インバータ３１９と、２Ｖ／４Ｖレベルシフタ（Ｌ／Ｓと略記）３２０と、上位トランジスタ（ＱＰ1）のゲート信号となる高周波パルスＳHを出力する出力端子９と、下位トランジスタ（ＱＮ1）のゲート信号となる高周波パルスＳLを出力する出力端子１０と、を有して構成されている。
【００４５】
上記２入力のナンドゲート３１２とインバータ３１３，３１４、及び上記２入力のナンドゲート３１５とインバータ３１６は、電源電圧４Ｖにて駆動される４Ｖ系回路であり、インバータ３１７は電源電圧２Ｖにて駆動される２Ｖ系回路である。
【００４６】
図２で図１４と異なる点は、入力端子７に入力する中間ノード電位ＶＭＡをまず２Ｖ／４Ｖレベルシフタ３２０で受け、４V系に変換して２入力ナンドゲート３１８の一方の入力端に入力し、２入力ナンドゲート３１８のもう一方の入力端には出力端子９におけるパルスＳHをインバータ３１９を介して入力し、２入力ナンドゲート３１８の出力を４Ｖ系の２入力ナンドゲート３１５の一方の入力端に供給している。また、出力端子１０におけるパルスＳLを２Ｖ系インバータ３１７で受け、その出力を２Ｖ／４Ｖレベルシフタ３２１を介して４Ｖ系の２入力ナンドゲート３１２の一方の入力端に供給している、ことである。
【００４７】
この図２のロジック構成では、入力端子６に入力するＰＷＭ信号がローレベルになったとき出力端子９のＳH信号はハイレベルであり、このとき入力端子７に入力する中間ノード電位ＶＭＡは降下し、１Ｖ以下にまで低下すると、レベルシフタ３２０で２Ｖ以下の電圧に変換され、２入力ナンドゲート３１８の２つの入力はともにローレベル、従って２入力ナンドゲート３１５の入力はともにハイレベル、出力端子１０のＳL信号はハイレベルとなる。
【００４８】
また、入力端子６に入力するＰＷＭ信号がハイレベルのとき２入力ナンドゲート３１５の出力はハイレベル、出力端子１０のＳL信号はローレベルとなるが、該ＳL信号がローレベルに低下する際にそのレベルが１Ｖ以下になって初めて２Ｖ系インバータ３１７の出力がハイレベルとなり、レベルシフタ３２１で４Ｖ系にレベル変換されてもハイレベルとして２入力ナンドゲート３１２に入力され、２入力ナンドゲート３１２の２つの入力はともにハイレベルその出力はローレベル、出力端子９のＳH信号はローレベルとなる。
【００４９】
このように構成された図２の出力ドライバ３１Ａでは、中間ノード電位ＶＭＡの変化を利用して、下位トランジスタ（ＱＮ1）のゲートに供給するパルスＳLを制御する。図３(a)のように上位トランジスタ（ＱＰ1）のゲートパルスＳHがハイレベルとなり上位トランジスタ（ＱＰ1）がオフすると、中間ノード電位ＶＭＡは図３(b)のようにコイルＬ1に蓄積されたエネルギーにより低下していく。中間ノード電位ＶＭＡがある電位以下（例えば、ＶDD＝４Ｖとしたとき、２Ｖ系のロジック回路のしきい値である１Ｖ以下）になったことを検出してから図３(c)のように下位トランジスタ（ＱＮ1）のゲートパルスＳLをハイレベルにし下位トランジスタ（ＱＮ1）をオンにするように制御する。
【００５０】
逆に、上位トランジスタ（ＱＰ1）については、図４(a)のように下位トランジスタ（ＱＮ1）のゲートパルスＳLが１Ｖ以下にまで下がったことを検出してから、図４(b)のように上位トランジスタ（ＱＰ1）のゲートパルスＳHをローレベルにし上位トランジスタ（ＱＰ1）をオンするように制御する。
【００５１】
以上述べた第１の実施の形態によれば、上位トランジスタ（ＱＰ1）と下位トランジスタ（ＱＮ1）が同時にオンして貫通電流が流れるのを防止することが可能となる。
【００５２】
図５は本発明の第２の実施の形態の電源回路の構成を示している。本実施の形態で図１と同一部分には同一符号を付して説明する。
【００５３】
図５に示す電源回路において、図１の電源回路と異なる点は、上位トランジスタ（ＱＰ1）がオフしている期間で下位トランジスタ（ＱＮ1）がオンしている時に、中間ノードＫの電位ＶＭＡがＶSSレベルより低い電位にアンダーシュートした後そのアンダーシュートから戻ってＶSSレベルに達し更に上昇したことを検出して、検出信号ＮＯＦＦを出力する検出回路３３を設けた構成とし、かつ出力ドライバ３１Ｂとしては、前記ＰＷＭ回路３２のＰＷＭ信号を入力し、前記ＤＣ−ＤＣ変換回路の上位トランジスタ（ＱＰ1）と下位トランジスタ（ＱＮ1）に供給するゲートパルスＳH，ＳLを作成するもので、上位トランジスタ（ＱＰ1）と下位トランジスタ（ＱＮ1）が同時にオンすることのないように各ゲートパルスＳH，ＳLを制御する第１の機能を有する一方、前記ＤＣ−ＤＣ変換回路に供給するＰＷＭ信号ＳH，ＳLのうち、下位トランジスタ（ＱＮ1）のオン，オフに係わるＰＷＭ信号ＳLのハイレベル期間のパルス幅を前記検出信号ＮＯＦＦにより制御して、上位トランジスタ（ＱＰ1）のオフ期間で下位トランジスタ（ＱＮ1）がオンしている時に、下位トランジスタ（ＱＮ1）のオン状態をオフさせる制御を行う第２の機能とを有して構成されている。なお、ＰＷＭ回路３２と出力ドライバ３１Ｂとは、ＰＷＭ手段を構成している。
【００５４】
出力ドライバ３１Ｂの上記の第１の機能は、具体的には、例えば中間ノード電子ＶＭＡのレベルを検出し、中間ノード電子ＶＭＡが所定の電位以下になったときに、下位トランジスタ（ＱＮ1）をオンさせるよう制御したり、下位トランジスタ（ＱＮ1）のゲートに供給するＰＷＭ信号のレベルを検出し、そのレベルが所定の電位以下になったときに、上位トランジスタ（ＱＰ1）をオンさせるよう制御するものである。
【００５５】
出力ドライバ３１Ｂの上記の第２の機能は、図７(a)〜(c)に示されるように上位トランジスタ（ＱＰ1）がオフしている期間で下位トランジスタ（ＱＮ1）がオンしている時に、中間ノード電位ＶＭＡがＶSSレベルより低い電位にアンダーシュートした後そのアンダーシュートから戻ってＶSSレベルを越える状態となった場合には、下位トランジスタ（ＱＮ1）のオンしている状態を強制的にオフにすることで、中間ノード電位ＶＭＡがＶSSレベルより高くなっても中間ノードＫ側からＶSS側へ電流が流れて電力消費するのを防ぐためのものである。
【００５６】
図６は、図５における出力ドライバ３１Ｂの構成例を示している。図２に示した出力ドライバ３１Ａの２入力ナンドゲート３１５を、３入力ナンドゲート３１５ａとしたものである。即ち、図２のナンドゲート３１５に、もう１つの検出信号ＮＯＦＦを入力するための入力端子８を設けて、３入力ナンドゲート３１５ａとしたものである。その他の構成は図２と同様であるので、説明を省略する。
【００５７】
図６の構成によって、出力ドライバ３１Ｂに、上述した第１，第２の機能を持たせることができる。即ち、出力端子９のＳH信号がハイレベルであり上位トランジスタ（ＱＰ1）がオフしている期間でかつ出力端子１０のＳH信号がハイレベルレベルで下位トランジスタ（ＱＮ1）がオンしている時に、入力端子８に入力する検出信号ＮＯＦＦがハイレベルからローレベルに変化する（これは上述したＶＭＡがＶSSより低いレベルにアンダーシュートした後にＶSSレベルを越える状に変化したことを意味する）と、３入力ナンドゲート３１５ａの出力はハイレベルになり、出力端子１０のＳL信号は強制的にローレベルにされる。従って、下位トランジスタ（ＱＮ1）のオン状態を強制的にオフにすることができ、中間ノード電位ＶＭＡがＶSSレベルより高くなっても中間ノードＫ側からＶSS側へ電流が流れて電力消費するのを防ぐことができる。
【００５８】
この出力ドライバ３１Ｂの第２の機能、及び検出信号ＮＯＦＦを発生する検出回路３３について、図７〜図１２を参照して説明する。
【００５９】
図７は図５におけるＰＷＭ信号ＳH，ＳL及び中間ノード電位ＶＭＡの変化を示すタイミングチャートであり、(a)はＰＷＭ信号ＳH、(b)は中間ノード電位ＶＭＡ、(c)はＰＷＭ信号ＳLをそれぞれ示している。図８は図７(b)を拡大して示す拡大図である。図９は基準電位ＶSS及び中間ノード電位ＶＭＡと、検出回路３３の検出信号ＮＯＦＦとの関係を示すタイミングチャートであり、(a)は上位トランジスタがオフしている期間で下位トランジスタがオンの時の、基準電位ＶSSに対する中間ノード電位ＶＭＡの変化状態（軽負荷時）を示し、(b)はＶＭＡとＶSSに基づいて検出回路３３で生成される検出信号ＮＯＦＦを示している。
【００６０】
上位トランジスタ（ＱＰ1），下位トランジスタ（ＱＮ1）の各ゲートには、ＰＷＭ手段からＰＷＭ信号として高周波パルスＳH，ＳLが供給され、各ＭＯＳトランジスタは該高周波パルスＳH，ＳLにて交互にオン，オフされる。上位トランジスタ（ＱＰ1）がオンし、下位トランジスタ（ＱＮ1）がオフしている期間には、電源からの直流電圧ＶIN（＝ＶDD）に基づいた電流がコイルＬ1を介して安定化容量Ｃ0に充電されるので、図７(b)に示すように中間ノード電位ＶＭＡは直流電圧ＶIN（＝ＶDD）となり、そして上位トランジスタ（ＱＰ1）がオフし下位トランジスタ（ＱＮ1）がオンすると、中間ノード電位ＶＭＡは基準電位ＶSS（＝ＧＮＤ）より若干低いレベルにまでアンダーシュートした後上昇し、ＶSSレベルとＰ点にて交差し、更に直線的に上昇してＶSS（＝ＧＮＤ）を越える状態となる。
【００６１】
上位トランジスタ（ＱＰ1）のオフ期間におけるＶＭＡの電圧変化は、図８に示すようになっており、上位トランジスタ（ＱＰ1）のオフ期間に下位トランジスタ（ＱＮ1）がオンした後の期間Ｔ2においてＶSSレベルより低い電位にアンダーシュートしそのアンダーシュートが戻った後下位トランジスタ（ＱＮ1）が前記検出信号ＮＯＦＦに基づいて強制的にオフするのでＶＭＡの電圧は急激に上昇する。そして、上位トランジスタ（ＱＰ1）がオンされている期間Ｔ1においては、中間ノード電圧ＶＭＡはＶIN（＝ＶDD）一定を保持している。
【００６２】
検出回路３３は、その検出信号ＮＯＦＦとして、図９(a)，(b)に示すように、上記期間Ｔ2において中間ノード電位ＶＭＡが基準電位ＶSSレベルより低いときはハイレベル信号（Ｈ）を出力し、ＶSSレベルを越えて上昇する状態となったときはローレベル信号（Ｌ）を出力する。
【００６３】
出力ドライバ３１Ｂは、期間Ｔ2において、図９(b)の検出信号ＮＯＦＦを受けると、図７(c)のパルスＳLの２点鎖線にて示すパルス幅をＰ点のタイミングでローレベルに落とし、結果として実線にて示すパルス幅に変化させる。これにより下位トランジスタ（ＱＮ1）のオンする期間は短くなるが、図示しない負荷に供給する出力電圧ＶOUTは主に上位トランジスタ（ＱＰ1）のオン期間に安定化容量Ｃ0に蓄積される充電電圧によって決まるので下位トランジスタ（ＱＮ1）のオン期間の多少は殆んど影響しない。寧ろ、下位トランジスタ（ＱＮ1）のオン期間に中間ノードＫ（従って安定化容量Ｃ0）から基準電位ＶSS側に流れる電流によって発生する電力損失を防止できる効果の方が大きい。
【００６４】
図１０は上記検出回路３３の構成例を示すもので、(a)はその回路図、(b)は(a)におけるスイッチＳ1〜Ｓ3の切換えタイミングを示す図である。ここでは、一段のインバータ（３３１）を用いた例を示している。
【００６５】
検出回路３３は、中間ノード電位ＶＭＡの入力端１１と、スイッチＳ1，Ｓ2と、結合コンデンサＣ1と、インバータ３３１と、スイッチＳ3と、２入力ナンドゲート３３４と、インバータ３３５と、検出信号ＮＯＦＦの出力端１５と、を有して構成されている。インバータ３３１は、前記電源電圧ＶIN（＝ＶDD）と前記基準電位ＶSSの同じ電圧を用いて駆動される。スイッチＳ1，Ｓ2はそれぞれ入力端Ａ，Ｂを有する２入力切換えスイッチであり、スイッチＳ3はオンオフ切換えスイッチであってインバータ３３１の入出力端間に並列に接続されている。
【００６６】
入力端１１には中間ノード電位ＶＭＡが入力され、期間Ｔ2においてはスイッチＳ1，Ｓ2を介し、更に結合コンデンサＣ1を介してインバータ３３１の入力点ａに供給される。このときスイッチＳ3は開放であるので、入力点ａの信号は反転されてナンド（ＮＡＮＤ）ゲート３３４の一方の入力端に入力し、もう一方の入力端１４に与えられている期間Ｔ2を示すハイレベル信号との間でナンド（ＮＡＮＤ）がとられ、さらにインバータ３３５を介して出力端１５に検出信号ＮＯＦＦとして出力される。また、期間Ｔ1においては、結合コンデンサＣ1の入力端はＶSSレベルにされ、上記スイッチＳ3はショートされる。
【００６７】
なお、スイッチＳ1は、期間Ｔ1において入力電圧ＶＭＡがＶIN（＝ＶDD）になったときにスイッチＳ1の出力端を介して後段に電源電圧ＶINの影響が及ばないようにスイッチＳ1の出力端をＶSSレベル側にしておくために設けてある。
【００６８】
また、上記のナンドゲート３３４，インバータ３３５は、期間Ｔ2においてアナログ信号ＶＭＡの変化をインバータ３３１で２値化した信号を更にディジタル信号化していくために付加されたゲートである。
【００６９】
端子１１に入力される上記中間ノード電位ＶＭＡと、端子１２，１３に与えられる基準電位ＶSSとの一方が、期間Ｔ2，Ｔ1に対応したスイッチＳ1，Ｓ2の切換えに応じて入力され、結合コンデンサＣ1の入力端に加えられることになる。
【００７０】
従って、まず、期間Ｔ1においては、ＶSSが入力とされ、インバータ３３１の入出力はショートしているので、インバータ３３１の入力点ａの実行レベルはＶIN／２（＝Ｖref）に収まっている。この状態に設定して、次に図１１に示すように期間Ｔ2のタイミングで、下位トランジスタ（ＱＮ1）がオンしたところでＶＭＡはアンダーシュートしてＶSSより少し低い電圧になる。これがコンデンサＣ1による容量カップリングにてインバータ３３１の入力点ａに伝送されるので、このときのインバータ３３１の入力点ａではしきい値Ｖref（＝ＶIN／２）より低い入力レベルとなり、インバータ３３１の反転出力はハイ（Ｈ）レベル、その後、ＶＭＡがＶrefより高くなると、インバータ３３１の反転出力はロー（Ｌ）レベルになる。
【００７１】
即ち、期間Ｔ2において、出力端子１５に得られる検出信号ＮＯＦＦは、ＶSSレベルに対するＶＭＡの変化に応じて、Ｈレベル→Ｌレベルの変化となって出力される。
【００７２】
図１２は上記検出回路３３のもう一つの構成例を示すもので、(a)はその回路図、(b)は(a)におけるスイッチＳ1〜Ｓ4の切換えタイミングを示す図である。ここでは、二段のインバータ（３３１，３３２）を用いた例を示している。スイッチＳ1，Ｓ2は入力端Ａ，Ｂを有する２入力切換えスイッチであり、スイッチＳ3，Ｓ4はオンオフ切換えスイッチである。
【００７３】
図１２の例では、図１０におけるインバータ３３１の後段に、結合コンデンサＣ2及びインバータ３３２と、インバータ３３３をさらに追加したものであり、インバータ３３２の入出力間にはスイッチＳ4を並列に接続している。インバータ３３２は、インバータ３３１と同様に、前記電源電圧ＶIN（＝ＶDD）と前記基準電位ＶSSと同じ電圧を用いて駆動される。インバータ３３２と前述のナンドゲート３３４との間に接続されたインバータ３３３は、図１０の回路と信号極性の整合とるべくを挿入されている。なお、前述のナンドゲート３３４，インバータ３３５については、図１０の場合と同様に、期間Ｔ2においてアナログ信号ＶＭＡの変化をインバータ３３１，３３２で２値化した信号を更にディジタル信号化していくために付加されたゲートである。
【００７４】
従って、図１２の回路は、インバータ構成を２段としてゲインを稼いだものであり、動作は図１０と同様である。
【００７５】
以上述べた第２の実施の形態によれば、第１の実施の形態における貫通電流低減（上位，下位トランジスタの同時オン禁止）に加えて、下位トランジスタ駆動時の無駄な消費電流を低減することができ、より一層の電力消費の低減を図ることが可能となる。
【００７６】
本発明は、以上述べた実施の形態に限るものではなく、本発明の要旨を変えない範囲で各実施の形態を適宜変更して実施することができる。
【００７７】
【発明の効果】
以上述べたように本発明によれば、上位，下位トランジスタ間の貫通電流を防止し、変換効率を上げることができるスイッチング式の電源回路を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の電源回路の構成を示す図。
【図２】図１における出力ドライバの構成例を示す回路図を
【図３】図２の出力ドライバに基づく動作を説明する波形図。
【図４】図２の出力ドライバに基づく動作を説明する波形図。
【図５】本発明の第２の実施の形態の電源回路の構成を示す図。
【図６】図５における出力ドライバの構成例を示す図。
【図７】図５におけるＰＷＭ信号ＳH，ＳL及び中間ノード電位ＶＭＡの変化を示すタイミングチャート。
【図８】図７(b)を拡大して示す拡大図。
【図９】基準電位ＶSS及び中間ノード電位ＶＭＡと、検出回路の検出信号ＮＯＦＦとの関係を示すタイミングチャート。
【図１０】図５における検出回路の構成例を示すもので、その回路図、及びスイッチＳ1〜Ｓ3の切換えタイミングを示す図。
【図１１】図１０における検出信号ＮＯＦＦを示す図。
【図１２】図５における検出回路のもう一つの構成例を示すもので、その回路図、及びスイッチＳ1〜Ｓ4の切換えタイミングを示す図。
【図１３】従来の電源回路の構成を示す図。
【図１４】図１３における出力ドライバの構成を示す図。
【符号の説明】
１…電源入力端子
２…基準電位入力端子
４…出力端子
３１Ａ，３１Ｂ…出力ドライバ（ＰＷＭ手段）
３２…ＰＷＭ回路（ＰＷＭ手段）
３３…検出回路
４０…エラーアンプ（誤差検出手段）
ＱＰ1…ＰＭＯＳ（上位トランジスタ）
ＱＮ1…ＮＭＯＳ（下位トランジスタ）
Ｌ1…整流用コイル
Ｃ0…安定化容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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