(57)【特許請求の範囲】
【請求項１】
周期発生器（２３１）から発生するパターン発生器の動作周期でドライバパターンと期待値信号を発生するパターン発生部（２２）と、パターン発生器の動作周期で期待値信号をシフトするサイクルシフト部（２１）とから成る複数のパターン発生器（２０）で構成する半導体試験装置において、
複数のドライバパターンを入力し、タイミング発生器（２１１）から発生する被試験メモリの動作周期のｃｌｏｃｋ信号で被試験メモリ（１０）にドライバ波形を出力する波形整形器（２１２）を設け、
複数のパターン発生器（２０）からの期待値シフト信号を入力し、周期発生器（２３１）から発生する被試験メモリの動作周期のＲＡＴＥ信号によって上記期待値シフト信号をシフトして期待値パターンを発生する複数の位相変換器（２３２）を設け、
周期発生器（２３１）から発生する被試験メモリの動作周期の信号によってＳＴＲＢ信号をシフトして発生するタイミング発生部（２３３）と、パターン発生器の数Ｎの範囲内のサイクルディレーの数だけシフトしたＳＴＲＢ信号を発生するタイミングシフト部（２３４）とから成る複数のタイミング発生器（２１１）を設け、
被試験メモリ（１０）から発生したサイクルディレーした出力データを、複数のタイミング発生器（２１１）から出力したＳＴＲＢ信号で、複数の位相変換器（２３２）から出力した期待値パターンと比較し良否判定する論理比較器（２１３）を設けた、
ことを特徴とする半導体試験装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、データ出力にレイテンシ動作を持つメモリ・デバイスの試験を可能とする半導体試験装置に関するものである。
【０００２】
【従来の技術】
従来の半導体メモリ試験装置の基本構成を図６に示す。パターン発生器２０において、パターン発生部２２は、あらかじめ設定されたアルゴリズムで、被試験メモリ１０に与える、アドレス信号、試験データ信号及び制御信号からなるドライバパターンと、期待値信号を発生する。また、サイクルシフト部２１は、期待値信号をあらかじめ設定された数だけサイクルディレーして、期待値パターンとして出力する。波形整形器１２は、あらかじめ設定された波形モードにより、パターン発生器２０からのドライバパターンと、タイミング発生器１１からのＣＬＯＣＫによりドライバ波形を生成し、被試験メモリ１０に印加する。被試験メモリ１０は、印加されたドライバ波形によってデータを出力する。出力データは、論理比較器１３において、パターン発生器２０からの期待値パターンにより、タイミング発生器１１からのＳＴＲＢのタイミングで比較され、その一致、不一致により、被試験メモリ１０の良否判定を行う。
【０００３】
図７は、出力データに、２サイクルのレイテンシ動作を持つ高速メモリ・デバイスの試験動作タイミング図である。ここで、レイテンシ動作とは、外部クロックに同期して高速のリード／ライト動作をする半導体メモリにおいて、リード動作時にアドレスの入力サイクルから一定サイクル遅れてリードデータが出力する動作で、サイクルの遅れは、対象となる半導体メモリと外部クロックの周波数により決まる。
ドライバパターンは、ＣＬＯＣＫにより波形整形され、ドライバ波形で被試験メモリ１０をドライブする。２サイクルのレイテンシ動作を持つ被試験メモリ１０は、２サイクル遅れて出力データを出力する。一方、期待値信号は、サイクルシフト部２１で２サイクル遅延し、期待値パターンとして、論理比較器１３に出力する。論理比較器１３は、ＳＴＲＢのタイミングで、出力データと期待値パターンを比較し、良否判定をする。
【０００４】
パターン発生器２０の動作周波数が被試験メモリ１０の動作周波数より低い場合、図８に示すように複数のパターン発生器２０を持つ事により、デバイスの動作周波数に対応する。例えば、動作周波数Ｍの被試験メモリ１０を、動作周波数Ｌのパターン発生器２０を使って試験する場合、Ｍ＞Ｌのときは、Ｍ≦Ｎ×ＬになるようにＮ台のパターン発生器２０を使用する。
Ｎ台のパターン発生器２０が１からｎステップのドライバパターン及び期待値パターンを並列処理し、各ドライバパターンを波形整形器１１２に、各期待値パターンを論理比較器１１３に与える。波形整形器１１２は、各ドライバパターンと各ドライバパターンに対応するステップのＣＬＯＣＫにより周波数Ｍのドライバ波形を合成し、被試験メモリ１０に印加する。論理比較器１１３は、各期待値パターンと各期待値パターンに対応する出力データとを、ＳＴＲＢにより周波数Ｍで良否判定する。
【０００５】
図９は、レイテンシ動作の無い一般的な場合で、Ｎ個のパターン発生器２０を使用する場合の動作タイミング図である。この場合、パターン発生器２０の１サイクルに対して、被試験メモリ１０がｎサイクル動作する。ドライバパターンは、パターン発生器１からパターン発生器Ｎまでの、それぞれのパターン発生器２０から、パターン発生器２０の動作周期で波形整形器１１２に出力される。タイミング発生器１１から出力するＣＬＯＣＫは、被試験メモリ１０の動作周期で、波形整形器１１２に入力されているドライバパターンを選択し、被試験メモリ１０にドライバ波形を供給する。一方、期待値パターンは、パターン発生器１からパターン発生器Ｎまでの、それぞれのパターン発生器２０から、パターン発生器２０の動作周期で論理比較器１１３に出力される。タイミング発生器１１から出力するＳＴＲＢは、被試験メモリ１０の動作周期で、被試験メモリ１０から出力される出力データと期待値パターンを比較し、良否判定を行う。
【０００６】
【発明が解決しようとする課題】
図１０にパターン発生器２０をＮ台使用し試験する場合で、各パターン発生器２０のサイクルシフト部２１で１サイクルシフトさせた場合のタイミング図を示す。この場合、パターン発生器２０の１サイクルに対して、被試験メモリ１０がｎサイクル動作する。ドライバパターンは、パターン発生器１からパターン発生器Ｎまでの、それぞれのパターン発生器２０から、パターン発生器２０の動作周期で波形整形器１１２に出力される。タイミング発生器１１から出力するＣＬＯＣＫは、被試験メモリ１０の動作周期で、波形整形器１１２に入力されているドライバパターンを選択し、被試験メモリ１０にドライバ波形を供給する。一方、パターン発生部２２から出力する期待値信号は、パターン発生器１からパターン発生器Ｎまでの、それぞれのパターン発生部２２から、パターン発生器２０の動作周期でサイクルシフト部２１に出力される。サイクルシフト部２１に１を設定すると、パターン発生器２０から発生する期待値パターンが、被試験メモリ１０の動作周期でｎサイクルシフトした事になる。
よって、Ｎ台のパターン発生器２０を使用すると、サイクルシフト部２１に設定した値は、被試験メモリ１０の動作周期では設定値のＮ倍になり、サイクルディレーの値がＮの倍数しか設定できないことになる。これは、動作周波数Ｍの被試験メモリ１０と動作周波数Ｌのパターン発生器２０の動作周波数の関係がＭ＞Ｌで、Ｍ≦Ｎ×ＬとなるＮ台のパターン発生器を使用する必要がある時に、出力データのサイクルディレーがＮの倍数以外の値を持つ被試験メモリ１０の期待値パターンを発生できないことになる。
図１０においては、出力データがＤ1 からＤｎ-1の間、期待値パターンが不確定で、出力データがＤｎでＤ1 の期待値パターンＥ1 を使って比較される事になり、期待値パターンのサイクルと出力データのタイミングが合わない。
本発明は、複数のパターン発生器を使用し試験する場合、任意のサイクルのレイテンシ動作を持つメモリ・デバイスを試験できる半導体試験装置を実現することを目的としている。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体試験装置においては、次のように構成している。
つまり、周期発生器２３１から発生するパターン発生器の動作周期でドライバパターンと期待値信号を発生するパターン発生部２２と、パターン発生器の動作周期で期待値信号をシフトするサイクルシフト部２１とから成る複数のパターン発生器２０で構成する半導体試験装置において、
複数のドライバパターンを入力し、タイミング発生器２１１から発生する被試験メモリの動作周期のｃｌｏｃｋ信号で被試験メモリ１０にドライバ波形を出力する波形整形器（２１２）を設け、複数のパターン発生器２０からの期待値シフト信号を入力し、周期発生器２３１から発生する被試験メモリの動作周期のＲＡＴＥ信号によって上記期待値シフト信号をシフトして期待値パターンを発生する複数の位相変換器２３２を設け、周期発生器２３１から発生する被試験メモリの動作周期の信号によってＳＴＲＢ信号をシフトして発生するタイミング発生部２３３と、パターン発生器の数Ｎの範囲内のサイクルディレーの数だけシフトしたＳＴＲＢ信号を発生するタイミングシフト部２３４とから成る複数のタイミング発生器２１１を設け、被試験メモリ１０から発生したサイクルディレーした出力データを、複数のタイミング発生器２１１から出力したＳＴＲＢ信号で、複数の位相変換器２３２から出力した期待値パターンと比較し良否判定する論理比較器２１３を設けて構成している。
【０００８】
【作用】
上記のように構成された半導体試験装置では、複数のパターン発生器を使用して試験する場合、任意のサイクルのレイテンシ動作を持つメモリ・デバイスに対し、パターン発生器からの期待値信号のサイクルシフトと、タイミング発生器からのＳＴＲＢ信号を遅らせることにより、試験装置の動作周波数が被試験デバイスの動作周波数より低い場合におけるレイテンシ動作時のデバイスの試験を可能とする作用がある。
【０００９】
【実施例】
図１に本発明のブロック図を示す。この回路は、周期発生器２３１から発生するパターン発生器の動作周期で、ドライバパターンと期待値信号を発生するパターン発生部２２及び期待値信号をパターン発生器の動作周期でシフトするサイクルシフト部２１で構成される複数のパターン発生器２０と、複数のドライバパターンを入力しタイミング発生器２１１から出力するｃｌｏｃｋ信号により被試験メモリ１０に被試験メモリの動作周期でドライバ波形を出力する波形整形器２１２と、複数のパターン発生器２０から出力する期待値シフト信号を入力し、周期発生器２３１から発生するＲＡＴＥ信号によって被試験メモリの動作周期の位相で次々シフトしてそれぞれ期待値パターンを発生する複数の位相変換器２３２と、周期発生器２３１から発生する信号によって被試験メモリの動作周期の位相で次々シフトするタイミング発生部２３３及びさらにパターン発生器の数Ｎの範囲内のサイクルディレーのサイクル数だけシフトしたＳＴＲＢ信号を発生するタイミングシフト部２３４で構成される複数のタイミング発生器２１１と、被試験メモリ１０から発生したサイクルディレーした出力データを、位相変換器２３２から出力した複数の期待値パターンと複数のタイミング発生器２１１から出力した複数のＳＴＲＢ信号のタイミングで比較し良否判定する論理比較器２１３とで構成されている。
【００１０】
試験装置の動作周波数でありパターン発生器２０の周波数でもある周波数をＬ、被試験メモリの動作周波数をＭとし、Ｍ＞Ｌの関係にあるとき、被試験メモリの良否判定を行うのに、Ｍ÷Ｌ≦Ｎ個のパターン発生器２０及びタイミング発生器２１１を必要とする。各パターン発生器２０より発生したドライバパターンは、波形整形器２１２を通り、被試験メモリ１０にドライバ波形として印加される。また、レイテンシ動作下では、出力データがサイクルディレーＤだけ遅れて発生する。
これに対し、期待値パターンは、Ｄ÷Ｎの演算を行い、この時の商の値ｄだけサイクルシフト部２１でシフトを行いパターン発生器２０より期待値シフト信号として出力される。出力された期待値シフト信号は、位相変換器２３２により、周期発生器２３１より出力するＲＡＴＥ信号に同期してそれぞれシフトし、期待値パターン信号として出力される。
論理比較器２１３に印加される各タイミング発生器２１１からのＳＴＲＢ信号は、前述の演算Ｄ÷Ｎの余りの値をｅとすると、被試験メモリ１０の周期をＴＭとして、ｅ×ＴＭづつ遅れて発生される。
これにより、論理比較器２１３において、出力データと各ＳＴＲＢ信号は同じタイミングで存在し、各ＳＴＲＢ信号は、対応する各期待値パターン信号内に存在するので、それぞれの期待値パターンに対し良否判定を行うことができる。
【００１１】
図２及び図３にパターン発生器２０をＮ台使用し試験する場合で、サイクルディレーが１の場合のタイミング図を示す。
この場合、各パターン発生器２０より発生したドライバパターンは、波形整形器２１２を通り、被試験メモリ１０にドライバ波形として印加される。レイテンシ動作下では、出力データがサイクルディレーＤだけ遅れて発生する。この場合においては１サイクル遅れて発生する。
これに対し、期待値パターンは、Ｄ÷Ｎの演算を行い、この時の商の値ｄだけサイクルシフト部２１でシフトを行いパターン発生器２０より期待値シフト信号として出力される。出力された期待値シフト信号は、位相変換器２３２により、周期発生器２３１より出力するＲＡＴＥ信号に同期してそれぞれシフトし、期待値パターン信号として出力される。この場合においてはｄ＝０であるので、期待値シフト信号のシフトは無く、ＲＡＴＥ信号に同期してそれぞれシフトし、期待値パターン信号として出力される。
論理比較器２１３に印加される各タイミング発生器２１１からのＳＴＲＢ信号は、前述の演算Ｄ÷Ｎの余りの値をｅとすると、被試験メモリ１０の周期をＴＭとして、ｅ×ＴＭづつ遅れて発生される。この場合においては、ｅ＝１であるので、ＴＭ１サイクルづつ遅れてＳＴＲＢ信号が発生される。
これにより、論理比較器２１３において、出力データと各ＳＴＲＢ信号は同じタイミングで存在し、各ＳＴＲＢ信号は、対応する各期待値パターン信号内に存在するので、それぞれの期待値パターンに対し良否判定を行うことができる。
【００１２】
図４及び図５にパターン発生器２０を４台使用し試験する場合で、サイクルディレーが５の場合のタイミング図を示す。
この場合、各パターン発生器２０より発生したドライバパターンは、波形整形器２１２を通り、被試験メモリ１０にドライバ波形として印加される。レイテンシ動作下では、出力データがサイクルディレーＤだけ遅れて発生する。この場合においては５サイクル遅れて発生する。
これに対し、期待値パターンは、Ｄ÷Ｎの演算を行い、この時の商の値ｄだけサイクルシフト部２１でシフトを行いパターン発生器２０より期待値シフト信号として出力される。出力された期待値シフト信号は、位相変換器２３２により、周期発生器２３１より出力するＲＡＴＥ信号に同期してそれぞれシフトし、期待値パターン信号として出力される。この場合においてはＤ＝５、Ｎ＝４、ｄ＝１であるので、期待値シフト信号のシフトが有り、期待値シフト信号がパターン発生器の動作周期１サイクル遅れ、その後、ＲＡＴＥ信号に同期してそれぞれシフトし、期待値パターン信号として出力される。
論理比較器２１３に印加される各タイミング発生器２１１からのＳＴＲＢ信号は、前述の演算Ｄ÷Ｎの余りの値をｅとすると、被試験メモリ１０の周期をＴＭとして、ｅ×ＴＭづつ遅れて発生される。この場合においては、Ｄ＝５、Ｎ＝４、ｅ＝１であるので、ＴＭ１サイクルづつ遅れてＳＴＲＢ信号が発生される。
これにより、論理比較器２１３において、出力データと各ＳＴＲＢ信号は同じタイミングで存在し、各ＳＴＲＢ信号は、対応する各期待値パターン信号内に存在するので、それぞれの期待値パターンに対し良否判定を行うことができる。
【００１３】
【発明の効果】
本発明は、以上説明したように構成されているので、以下に記載されるような効果を奏する。
つまり、複数のパターン発生器を使用して試験する場合、任意のサイクルのレイテンシ動作を持つメモリ・デバイスに対し、パターン発生器からの期待値信号のサイクルシフトと、タイミング発生器からのＳＴＲＢ信号を遅らせることにより、試験装置の動作周波数が被試験デバイスの動作周波数より低い場合におけるレイテンシ動作時のデバイスの試験を可能とする効果がある。
【図面の簡単な説明】
【図１】本発明の半導体試験装置の回路ブロック図である。
【図２】本発明のサイクルディレー１の場合のタイミング図である。
【図３】本発明のサイクルディレー１の場合のタイミング図である。
【図４】本発明のサイクルディレー５の場合のタイミング図である。
【図５】本発明のサイクルディレー５の場合のタイミング図である。
【図６】従来の半導体メモリ試験装置の基本構成図である。
【図７】パターン発生器が１個の場合のレイテンシ動作を持つメモリ・デバイスの試験動作タイミング図である。
【図８】従来の複数のパターン発生器を使用したメモリ試験の回路ブロック図である。
【図９】従来の複数のパターン発生器を使用したレイテンシ動作の無い場合の動作タイミング図である。
【図１０】従来の複数のパターン発生器を使用したサイクルシフトさせた場合のタイミング図である。
【符号の説明】
１０    被試験メモリ
１１、２１１    タイミング発生器
１２、１１２、２１２    波形整形器
１３、１１３、２１３    論理比較器
２０    パターン発生器
２１    サイクルシフト部
２２    パターン発生部
２３１    周期発生器
２３２    位相変換器
２３３    タイミング発生部
２３４    タイミングシフト部
【図１】
0003636506.tif 000002
【図２】
0003636506.tif 000003
【図３】
0003636506.tif 000004
【図４】
0003636506.tif 000005
【図５】
0003636506.tif 000006
【図６】
0003636506.tif 000007
【図７】
0003636506.tif 000008
【図８】
0003636506.tif 000009
【図９】
0003636506.tif 000010
【図１０】
0003636506.tif 000011