(57)【特許請求の範囲】
【請求項１】
ラスタを表わすインタレース走査型の電子ビームを使用するCRTと、
該電子ビーム用の補完的な垂直偏向手段（950）と、
表示ビデオ信号源に接続され、表示ビデオ信号の中でフリッカー誘起状態を検出し、上記表示ビデオ信号から、明滅するエッジを形成する該表示ビデオ信号の振幅値に関係した大きさの垂直ディジタル補償変位信号（Ｓ）と、フリッカーの補償に必要とされる方向を表わすディジタル方向信号（Ｄ）とを発生する手段（200）と、
該垂直ディジタル補償変位信号及び該ディジタル方向信号を受信する入力を有し、第１及び第２の振幅値の範囲を有する単極だけのアナログ補償信号（Up）を発生する出力を有する手段（910）であって、該振幅値の範囲の各々は該電子ビームの偏向方向を表すところの手段と、
該ディジタル方向信号（Ｄ）により及び該垂直ディジタル補償変位信号（Ｓ）に関係した量により確定された方向に該電子ビームを偏向するため、該補完的な垂直偏向手段（950）に該アナログ補償信号を与える手段（920）と、
を備えることを特徴とするビデオ表示装置。
【請求項２】
ラスタを表わすインタレース走査型の電子ビームを使用するCRTと、
該電子ビーム用の補完的な垂直偏向手段（950）と、
入力信号に応答し、上記入力信号から補完的な垂直偏向のためのディジタル信号（Ｍ）を発生する手段（200）と、
該ディジタル信号を受信し、該電子ビームの第１の方向の偏向を表わす第１の振幅値の範囲と該電子ビームの反対方向の偏向を表わす第２の振幅値の範囲とを有する単極だけのアナログ信号（Up）を発生する手段（910）と、
該アナログ信号に応答し、該第１又は第２の振幅値の範囲に夫々応じて該電子ビームを該第１又は該第２の垂直方向に偏向するため、該補完的な垂直偏向手段（950）を駆動する手段（920）と、
を備えることを特徴とするビデオ表示装置。
【発明の詳細な説明】
本発明は、ビデオ表示装置のライン状の輝度のフリッカーの抑制に関連する。
発明の背景
現在の放送用テレビジョン装置において、画面又はフレームは、時間的に連続して発生、伝送される二つのフィールドにより構成されている。かかる画像の走査及び表示方法は、インターレース形走査と呼ばれている。インターレース形走査には種々の利点があり、その利点の中の一つは、各画像を１画面当たり２回表示することにより得られる広い領域の画像のフリッカーの除去である。しかし、二つのフィールドは、発生により時間的にずれる場合があり、かつ、伝送によって確実に時間的にずれるので、表示された画像内の垂直方向の移動時にアーティファクトが生じる。例えば、垂直方向の移動のエッジは、一つのフィールドからのライン、又は、その一部によって描かれる。従って、垂直方向の移動のエッジは、１画面又は１フレーム当たり１回現れる信号によって表わされる。しかし、表示発光体の発光の減衰に起因して、エッジは、次のフレームでもう一度発光する前に明るさを消失する。従って、エッジのラインに対し、インターレース処理は、人間の視覚的な認知のレートよりも画像の表示レートを上げることができないので、画面のレートでライン状の輝度のフリッカーを画成するエッジが生じる。
可視性のエッジ又はライン状フリッカーは、垂直偏向場の適応的な変調によって減少させ得ることが周知である。しかし、かかる適応的な変調に利用される偏向増幅器は、二つの制御信号を使用する必要がある。第１の信号は変調の大きさを確定し、第２の信号は偏向の方向を定めるためのブリッジ構造を制御する。垂直偏向場の適応的な変調のための増幅器は、大きさと方向の両方を表わす単一の制御信号に応答するよう簡単化されることが望ましい。
発明の概要
ビデオ表示装置は、ラスタを表わす走査電子ビームを有するCRTからなる。電子ビームは補完的な偏向手段によって偏向される。ビデオ表示装置は、表示ビデオ源に接続され、フリッカー誘起信号を表示ビデオ源の中で検出し、表示ビデオ源から上記フリッカー誘起信号の振幅に比例する大きさの変位信号と、フリッカーの補償に必要とされる方向を表わす方向信号を発生させる手段を有する。ビデオ表示装置は、上記変位信号及び上記方向信号に結合され、アナログ信号を発生する手段と、変位信号に関係付けられた量によって電子ビームを偏向するため上記補完的な偏向手段に上記アナログ信号を結合する手段とを更に有する。
【図面の簡単な説明】
図１は本発明の配置による装置のブロック図である。
図２は本発明の一実施例の回路図である。
図3A及び3Bは、図１及び２に示された垂直偏向場の変調用の補助コイルの構成の詳細を示す図である。
発明の詳細な説明
ビデオ表示装置において、エッジ又はライン状フリッカーは、エッジ情報が陰極線管の面上を上記エッジが画成する対象物の方に移動されるような垂直偏向の適応的な調整によって減少される。その上、適応的な調整又はダイナミックなデ−インターレースは、ビデオのレベル又はエッジの強度に比例させてもよいので、明るい領域に対し明滅（フリッカー）しているエッジは、その領域に接するよう変位させられ、その領域と実際的に混合される。低輝度の領域の場合、フリッカーの可視性を低減するために必要とされるエッジの配置の変位はより小さくてもよい。このような補完的な変調は、例えば、陰極線管のネックに取付けられた補助コイルのような静電気又は電磁的手段によって実現することが可能である。
図１は本発明の配置によるライン状フリッカーの減少装置のブロック図である。複合ビデオ信号Ｖは、アナログ／ディジタル変換器100に結合されている。変換器100は、複合ビデオ信号Ｖを例えば、12.5MHzでサンプリングする。サンプルは、変換器100の出力に並列信号として現れる８ビット語のａ＋に量子化される。ディジタル化された信号は、遅延され、CRT表示装置用のアナログ信号に再変換されるので、ビデオ信号の品質を維持するため８ビットの量子化が選ばれている。変換器100のサンプルレートは、要求されるビデオ表示の質に基づいて、かつ、クロック周波数の発生、フィルタリングの容易さ等に関する回路上の都合のため選択される。複合ビデオ信号は同期装置150にも結合されている。同期装置は、図示されないが、同期信号分離器と、同期信号発生器と、位相ロックドクロック発生器とからなる。同期信号発生器は分離された入力ビデオ同期信号にロックされ、例えば、型番SAA1043の集積回路である。同期装置150は、図１に示された装置の全体に結合された種々のタイミング信号を出力する。
変換器100からの８ビット並列ディジタルビデオ信号語ａ＋は、１水平周期又は1Hの遅延時間を有する８ビットディジタル遅延器30に結合されている。表示装置のビデオパスには、フリッカーの補正に関しビデオを対称的に表示するため１ラインの遅延が必要とされる。1H遅延したビデオのサンプルａは、８ビットのディジタル入力語の各々に対しアナログ値を発生するディジタル／アナログ変換器700に結合されている。従って、変換器700の出力は、元の複合入力信号Ｖと実質的に一致するが、１水平周期分が遅延した複合ビデオ信号ｖである。アナログ／ディジタル変換器におけるサンプリングの前に、サンプリング周波数に比例して入力信号の帯域幅を制限するためローパスフィルタが必要とされることは周知である。同様に、アナログ信号形式へのディジタル変換に引き続いて、ローパスフィルタは、再現された信号からサンプル周波数の成分を除去する利点がある。テレビジョンラインの１本分が遅延した複合ビデオ信号ｖはデコーダ800に結合され、デコーダ800は、複合信号から種々の信号成分を分離し、陰極線管に表示するための適当な駆動信号を複合信号から生成する。例えば、図１において、赤、緑、及び青の信号は表示のためCRTに結合されている。
４ビットのディジタルビデオ信号には、フリッカーの検出と補正信号の発生に十分な量子化精度がある。従って、８ビットのディジタルビデオ信号ａ＋は４ビットの信号Ａ＋に丸められる。ここで、上記４ビットは、元の８ビット語ａ＋の中の最上位４ビットを示している。丸められた４ビットのディジタル信号Ａ＋は、フリッカー検出論理及びディジタル信号発生器200に結合される。１水平周期分遅延された８ビットのディジタルビデオ信号ａは、同様に４ビットに丸められ、信号Ａを生じる。信号Ａは、フリッカー検出論理及びディジタル信号発生器200と、１水平周期の遅延を有する４ビットディジタル遅延器400とに結合されている。遅延器400からの出力信号Ａ−は、フリッカー検出論理及びディジタル信号発生器200と、略１フィールド周期の遅延を有する４ビットディジタル遅延器500とに結合されている。１フィールド周期は、例えば、625本のラインの装置の場合、312の水平ライン周期を表わしている。遅延器500からの出力である４ビットディジタル信号Ｂ＋は、発生器200と、ディジタル遅延器600とに結合されている。１水平周期の遅延を有するディジタル遅延器600は、出力信号Ｂ−を出力し、出力信号Ｂ−は発生器200に結合されている。
発生器200は、フリッカー検出及び補正信号発生器であり、エッジのフリッカー誘起信号を検出し、調整的な垂直変位信号を抽出し、調整的な変位の方向、即ち、上向き又は下向きを定めるため使用される５個のディジタルビデオ信号を受ける。発生器200の動作の詳細な説明は、マドセン（Madsen）等の米国特許第4,888,529号明細書に記載されている。しかし、以下に簡単に説明を行う。エッジフリッカー誘起信号を検出するため、各画素は、先行する画素、即ち、水平位置は同一であるが１ライン周期分先にある画素、及び、後に続く画素、即ち、１水平周期遅れた画素と垂直方向に比較される。従って、ディジタル信号Ａは、隣接する画素と比較されるべき上及び下と、前のフィールド内の基準画素を表わしている。信号Ａ＋は基準画素より１ライン後の画素を表わし、信号Ａ−は１ライン前の画素を表わしている。信号Ｂ＋は１フィールド前の基準画素の位置を表わし、信号Ｂ−は前のフィールドの基準画素に１ライン先行する画素を表わしている。調整的な方向の決定は、基準画素Ａの前のフィールドからの画素Ｂ＋及びＢ−との比較により行われ、これにより、１ビットの変位方向信号が得られる。明滅するエッジを構成するビデオ信号の振幅の値に比例する垂直方向の変位の大きさを決めるアルゴリズムが使用されている。この大きさ決定アルゴリズムは、上記引用文献に記載されている。発生器200の機能は、例えば、XC3030PC68のようなフィールドでプログラム可能なゲートアレイ半導体装置により得られる。
発生器200からの出力信号は、単一ビットの方向信号Ｄと、４ビットの変位量信号Ｓとにより構成され、上記二つの信号は本発明のドライブ回路900に結合されている。ドライブ回路900は、ディジタル／アナログ変換器910と、偏向ドライブ増幅器920とからなる。D/A910の入力で、１ビットの方向信号Ｄは４ビットの大きさ信号Ｓと結合され、５ビットの信号語Ｍを生成する。１ビットの方向信号Ｄは、５ビット語Ｍの中の最上位ビットを表わしている。ディジタル／アナログ変換器910は、以下に説明する如く、各５ビットの入力語に対し、単極の出力信号Upを発生させる。出力信号Upは、補完的な偏向信号ΔＶを発生する偏向ドライバ増幅器920に結合される。補完的な偏向信号ΔＶは、陰極線管CRTに取付けられた偏向手段950に結合される。
図１に示された本発明のドライブ回路900の一実施例は図２に示されている。ディジタル／アナログ変換器910は、例えば、型番BT106のような集積回路U1よりなる。ディジタル／アナログ変換器は、５ボルト電源から給電され、1.2ボルトの電圧を発生するバンドギャップ基準装置Z1に接続された内部基準を有する。クロックパルス信号は、変換器の機能のタイミングを定めるD/A変換器に結合される。キャパシタC4及びC5により電源の減結合が得られる。集積回路U1は８ビットの変換器であり、その変換器において５個のデータ入力ビットだけが使用され、最下位３ビットは接地されている。データ入力D3−D6は、検出器及びディジタル信号発生器200からの４ビットの変位信号Ｓに結合される。５番目のデータ入力ビットD7は、発生器200からの１ビットのアップ／ダウン信号Ｄに結合される。ディジタル／アナログ変換器U1は、入力データ語Ｍの値に応じてIoutに出力電流を発生する。変換器U1はグランドと＋５ボルト電源との間に接続されているので、D/Aの出力信号は、単極の直流によって表わされる。
出力Ioutからの電流は、単極、かつ、ゼロから正の値の電圧極性の一つの範囲を有する直流電圧信号Upを発生するため抵抗R1に結合されている。Ioutの出力信号は、語Ｍにより定められ、１クロックサイクルの間保持される特別の一定値を有する直流電流である。次のクロックサイクルで、新しい語Ｍが変換され、Ioutの電流は新しい値に進められる。従って、Ioutの出力信号は、クロックパルスのレートで急激に変化し、クロックパルスの間で一定に維持される連続的な直流電流のステップであると考えられる。ディジタルの入力ビット毎に発生される電流の値は、可変抵抗Rvを用いて設定される。可変抵抗Rvは、抵抗R1の両端に１ボルトの出力信号を発生させるため全てが論理的な１に設定されたデータ語Ｍを用いて調整される。
信号Upは、ゼロと１ボルトの間の範囲の電圧値を有する単極の直流電圧である。特定の値が入力データ語Ｍの値によって設定される。データ語Ｍは５ビットを有するので、出力電圧信号Upは実現可能な32個の値の中の一つの値を有する。しかし、信号Ｍは二つのデータ語から組み立てられるので、出力電圧信号Upは二つの直流値の実現可能な範囲を有すると考えてもよい。例えば、入力データビットD7が論理的な０と一致する場合、データビットD0−D3は、15個の実現可能な値を有する直流電圧を表わし得る。同様に、データビットD7が論理的な１と一致する場合、データビットD3−D6は、依然として15個の実現可能な値を有し、直流値にオフセットのある直流電圧を表わしている。15個の実現可能な値は、データビットD7が論理的な１の場合に生成された値の上に実際的に重ね合わされる。静止した状態の場合、即ち、垂直方向の変位がない場合、データビットD7は論理的な１であり、データビットD3−D6は論理的な０であり、これにより、0.5ボルトの値を有する直流電圧Upが生じる。単極の直流電圧Upは、データビットD7が論理的に低い場合に第１の範囲内の値を有し、データビットD7が論理的に高い場合には第２の範囲内の値を有すると見なし得る。
単極の電圧Upは、交流信号BpになるようキャパシタC1を介してドライブ増幅器920の抵抗R3、R4及びR7の接合点に結合されている。抵抗R3及びR4は、NPN形トランジスタQ1のエミッタ端子とグランドの間で直列接続されている。ここで、抵抗R4はエミッタに接続され、抵抗R3は接地されている。抵抗R7は、キャパシタC1と、抵抗R3、R4の接合点をNPN形トランジスタQ3のベース端子に接続する。トランジスタQ3のエミッタ端子は、抵抗R8を介して接地され、コレクタ端子はキャパシタC3とPNP形トランジスタQ2のコレクタ端子との接合点に接続されている。
トランジスタQ1のベース端子は、グランドに直列接続された３個のダイオードD1、D2及びD3とからなるバイアス回路網に接続されている。ダイオードD1のアノードはトランジスタQ1のベースに接続され、ダイオードD1のカソードはダイオードD2のアノードに接続されている。ダイオードD2のカソードはダイオードD3のアノードに接続され、そのカソードは接地されている。トランジスタQ1のベース端子は、キャパシタC2によってグランドに減結合され、抵抗R2を介して＋80ボルトの電源に更に結合されている。トランジスタQ1のコレクタ端子は、直列接続された抵抗R5及びR6の対を介して＋80ボルトの電源に接続されている。抵抗R5はトランジスタQ1のコレクタに接続され、抵抗R6は電源に接続されている。抵抗の接合点はトランジスタQ2のベース端子に接続されている。トランジスタQ2のエミッタ端子は、抵抗R9を介して＋80ボルトの電源に結合されている。トランジスタQ2及びQ3のコレクタの接合点は、抵抗R10及びR11によって形成された分圧器により電源電圧の略半分にバイアスされている。抵抗R10は＋80ボルトの電源に接続され、接地された抵抗R11と直列接続されている。従って、抵抗の接合点は、キャパシタC3に印加された約40ボルトの電位にある。静止状態、即ち、垂直方向の変位がない場合、両方のトランジスタはオフされているのでトランジスタQ2とQ3のコレクタにバイアス電位が必要とされ、上記バイアスがない場合、キャパシタC3の電位はコレクタのリーク電流のような要因によって決められる。
キャパシタC3はトランジスタQ2及びQ3からの垂直方向の変位信号ΔＶを補完的な偏向段950に結合する。例えば、偏向段950は、グランドに直列接続され、減衰抵抗R12と並列に結合された巻線対Lyにより構成される。巻線Lyは、走査電子ビームの補完的な垂直偏向を生成するため陰極線管のネック部に適合させられた柔軟性のあるコイルとして製造することが可能である。
図3Aには補完的な偏向巻線Lyが示されている。図3Bには、垂直偏向場を変調するための巻線Lyの陰極線管のネックへの適合と、陰極線管のネック部の位置が示されている。各巻線Lyは、15回巻かれた0.18mmのエナメル銅線よりなる。２本の巻線は直列に接続され、偏向ヨークの下に置かれたとき、48マイクロヘンリーのインダクタンスを発生する。巻線は、29kVのEHTにおいて３オームの直流抵抗と、10−12.5mm/アンペアの偏向感度を有する。
ドライブ増幅器920において、相補形トランジスタQ2及びQ3の対は、結合キャパシタC3を充電及び放電するため電流源として動作する。トランジスタQ2及びQ3は、本質的に非導通であるようトランジスタQ1によってバイアスされる。トランジスタQ1のベースは、＋80ボルトの電源から、抵抗R2と、直列接続されたダイオードD1、D2及びD3とを介してグランドに流れる電流に起因して略2.1ボルトの正の電位にバイアスされている。従って、トランジスタQ1のエミッタは、略1.4ボルトの電位にあり、この値は、トランジスタQ3のベースに略0.7ボルトを発生させるため抵抗R3及びR4によって分圧される。抵抗R3は抵抗R6と同一であり、抵抗R8は抵抗R9と同一であるので、トランジスタQ2とQ3を流れる電流は、同一の大きさであるが、反対の極性である。トランジスタQ1のベースは、キャパシタC2によってグランドに減結合されているので、トランジスタQ1は同相又は共通ベース増幅器として機能する。
結合キャパシタC1は、単極の信号Upから直流成分を除去し、これにより、交流の双極信号Bpが得られる利点がある。交流の双極信号Bpは、抵抗R7を介してトランジスタQ3のベースに結合され、抵抗R4を介してトランジスタQ1のエミッタに結合されている。キャパシタC1の後に発生された双極信号Bpは、ディジタル／アナログ変換器U1に結合されたデータ語Ｍの値の変化を表わしている。上記の如く、データビットD7の論理的な値の変化により、信号Upの値、従って、交流信号Bpの値にも著しい変化又は進みが生じる。交流の信号Bpは、抵抗R3とR4の接合点で確定された直流電位に関し対称的に定められる。従って、信号Bpの正方向の偏位によりトランジスタQ3がターンオンし、キャパシタC3から電荷が除去され、40ボルトに静的にバイアスされる。かくして、偏向段に電流を発生させることにより、電子ビームの補完的な垂直偏向が得られる。しかし、トランジスタQ1のエミッタに結合された信号Bpの正方向の偏位は、トランジスタQ2の非導通状態を持続させる。信号Bpが負の方向に揺れるとき、トランジスタQ3は導通しなくなり、トランジスタQ1は導通性が増大し、これにより、トランジスタQ2はターンオンし、キャパシタC3を放電させる。従って、反対の極性の電流が偏向段に循環させられ、これにより、反対向きの垂直電子ビーム偏向が生じる。信号Upが0.5ボルトから１ボルトに変化することにより、トランジスタQ3に略100ミリアンペアの電流が流れ、0.5ボルトから０ボルトへの変化によって、トランジスタQ2に略100ミリアンペアの対応する大きさの電流が発生する。
ドライブ回路900は、ディジタル制御信号ＤとＳの間に結合する簡単化されたドライブ増幅器と、補完的な偏向段を提供する。ドライブ回路900によれば、従来の信号Ｓに応答し、ディジタル信号Ｄによって制御された方向スイッチに結合された単極のドライブ増幅器の必要性が取り除かれる。ディジタル制御語Ｄ及びＳは、単極の種々の値を有するアナログ信号Upを生成するため変換されるディジタル語Ｍとして結合されることが利点である。単極の信号は、交流信号Bpを生成するため単極の信号の中の直流成分を除去するキャパシタC1により結合されている。交流信号は双極的な形で変化し、即ち、データ語Ｍに応じてバイアス電位に関して正及び負の方向に振動する。バイアス電位は、静止状態において１対の相補形トランジスタの電流源が非導通になるようなものである。信号Bpの正方向の変化は、偏向段に結合されたキャパシタの静電荷を充電する一方の電流源をターンオンさせる。同様に、信号Bpの負方向の変化により、第２の電流源はターンオンし、第１の電流源はターンオフし、これにより、キャパシタを結合する偏向に反対向き電流の流れが生じる。かくして、本発明のドライブ増幅器920は、ディジタル／アナログ変換によってディジタル信号から得られた単向、単極の制御信号に応答して偏向巻線に双方向の偏向電流の流れを得る。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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