(57)【特許請求の範囲】
【請求項１】
半導体基板（１）の主面（２）に、第１の誘電体（10）、浮動ゲート（11）、第２の誘電体（12）およびコントロールゲート（13a）を有する、夫々主面（２）に対して垂直なチャネル領域を持つMOSトランジスタを含んだメモリセルを有するセル領域が形成されたリードオンリメモリセル装置を製造するための方法において、
半導体基板（１）の少なくともセル領域の範囲内を第１の導電形にドープし、
半導体基板（１）の主面（２）にセル領域を形成するため、第２の導電形にドープされ、すべてのセル領域にわたって延びる領域（４）を作り、
トレンチマスク（６）を作り、
エッチングマスクとしてトレンチマスク（６）の使用の下に異方性の乾式エッチングプロセスで主面（２）に多数のほぼ平行に延びるストリップ状のトレンチ（７）をエッチングにてし、その際に主面（２）に隣接するトレンチ（７）の間に配置され、第２の導電形にドープされたストリップ状の領域（14b）を第２の導電形にドープされた領域（４）のパターニングにより形成し、
トレンチ（７）の底に配置され、第２の導電形にドープされたストリップ状の領域（14a）をイオン注入により形成し、その際にトレンチマスク（６）を注入マスクとして用い、
トレンチ（７）の向かい合う側面に夫々前記MOSトランジスタに対する第１の誘電体（10）、浮動ゲート（11）、第２の誘電体（12）を順次形成すると共に、向かい合う第２の誘電体間（12）を満たすようにコントロールゲート（13a）を形成し、
１つの側面に沿って隣接するMOSトランジスタの浮動ゲート（11）およびコントロールゲート（13a）を互いに絶縁し、
トレンチ（７）の長さ方向に対して横方向に延びるワード線（13a）を作り、これらを夫々、各ワード線（13a）の下側に配置した垂直MOSトランジスタのコントロールゲート（13a）に接続する
ことを特徴とするリードオンリメモリセル装置の製造方法。
【請求項２】
トレンチ（７）の底に配置したストリップ状のドープ領域（14a）を形成するためのイオン注入の前に、トレンチ（７）の側壁をスペーサ（８）によりマスクし、これらをイオン注入後に除去することを特徴とする請求項１記載の方法。
【請求項３】
ストリップ状のドープ領域（14a、14b）の形成後に、少なくともトレンチ（７）の側面を覆う第１の誘電層（10）を作り、
第１の誘電層（10）の上に第１のドープされたポリシリコン層を作り、
該ポリシリコン層に異方性エッチングを行って前記第１の誘電層（10）の側面を覆うポリシリコンスペーサ（11）を形成し、
ポリシリコンスペーサ（11）の側面を覆う第２の誘電層（12）を作り、
該第２の誘電層（12）の側面を覆うようにしてドープされた第２のポリシリコン層（13）を作り、
ワード線マスクを用いての第２のドープされたポリシリコン層（13）のパターニングによりワード線（13a）およびコントロールゲート（13a）を形成し、
第２の誘電層（12）およびドープされたポリシリコンスペーサ（11）のパターニングにより夫々MOSトランジスタに対する第２の誘電体および浮動ゲートを形成する
ことを特徴とする請求項１または２記載の方法。
【請求項４】
トレンチマスク（６）を、ドープされたポリシリコンスペーサ（11）の形成後に除去することを特徴とする請求項３記載の方法。
【発明の詳細な説明】
多くの応用に対してシリコンテクノロジーにより電気的に書込み可能かつ電気的に消去可能なリードオンリメモリセルを有するリードオンリメモリセル装置、所謂EEPROMが必要とされる。これらのEEPROM装置では記憶されたデータは電圧供給なしでも保持される。
技術的にこれらのメモリセルは一般にチャネル領域の上に第１の誘電体、浮動ゲート、第２の誘電体およびコントロールゲートを有するMOSトランジスタにより実現される。浮動ゲートの上に電荷が蓄積すると、この電荷はMOSトランジスタの閾電圧に影響する。この種メモリセル装置では“浮動ゲートの上に電荷あり”という状態は第１の論理値に、“浮動ゲートの上に電荷なし”という状態は第２の論理値に対応付けられる。情報はメモリセルヘファウラー・ノルドハイムトンネル電流を介して、または浮動ゲートに電子を注入する“ホットエレクトロン”電流により書込まれる。情報は第１の誘電体を通るトンネル電流により消去される。NAND装置では少なくとも８つのEEPROMが直列接続される。
MOSトランジスタはプレーナMOSトランジスタとして構成されており、またプレーナセルアーキテクチュアに配置されている。それによりメモリセルの最小占有面積は4F2である。ここでＦは各テクノロジーで製造可能な最小構造寸法である。現在このようなEEPROM装置は最大32Mbitのデータ量に対応している。
特開平３−1574号公報には、半導体基板の主面におけるメモリセルとして浮動ゲートおよびコントロールゲートを有する垂直MOSトランジスタを含む電気的に書込みかつ消去可能なリードオンリメモリセル装置が提案されている。基板にはほぼ平行に延びるストリップ状のトレンチが設けられている。垂直なMOSトランジスタがトレンチの側面に配置されている。その際にメモリセルは夫々トレンチの向かい合う側面に配置されている。トレンチの底に、また隣接するトレンチの間の主面に夫々、MOSトランジスタのソースおよびドレイン領域を含むストリップ状のドープされた領域が延びている。これらのストリップ状のドープされた領域の製造はマスクされた注入によるトレンチの形成後に行われる。マスキング工程を使用する際の不可避の調節の不精度のゆえに、このメモリセル装置における達成可能な実装密度は制限されている。
米国特許第5049956号明細書は、点状のトレンチに配置され浮動ゲートとコントロールゲートを有する垂直なMOSトランジスタを含み、電気的に書込み消去可能なメモリセル装置を開示する。トレンチの底に、全MOSトランジスタの共通のソース領域として作用する連続してドープされた層が設けられている。結合キャパシタンスを高めるべく、浮動ゲートは基板の表面を越えて突出している。
より大きいデータ量は現在、書込みかつ消去可能にダイナミックメモリセル装置（DRAM）または磁気データ担体にのみ記憶され得る。DRAMは記憶されたデータを保持するため連続的な電圧供給を必要とする。それに対して磁気データ担体は回転するメモリ媒体を有する機械的なシステムに基づいている。
本発明の課題は、メモリセルあたりの占有面積がより小さく製造することのできるリードオンリメモリセル装置を製造するための方法を提供することにある。
この課題は、本発明によれば、請求項１によるリードオンリメモリセル装置を製造するための方法により解決される。本発明の他の実施態様はその他の請求項から明らかである。
本発明による方法により製造される電気的に書込みかつ消去可能なリードオンリメモリセル装置は、好ましくは単結晶シリコンから成る半導体基板に、またはSOI基板のシリコン層に実現される。半導体基板の主面にはメモリセルを有するセル領域が設けられる。各メモリセルは主面に対して垂直なチャネル領域を持つMOSトランジスタを含み、該トランジスタはソース／ドレイン領域およびそれらの間に配置されたチャネル領域とならなで第１の誘電体、浮動ゲート、第２の誘電体およびコントロールゲートを備える。
セル領域には、ほぼ平行に延びる多数のストリップ状のトレンチが設けられている。垂直なチャネル領域を持つMOSトランジスタはトレンチの側面に配置される。その際にメモリセルは夫々トレンチの向かい合う側面に配置される。
トレンチの底および隣接するトレンチの間の主面に夫々ストリップ状のドープ領域が延びている。夫々の側面に境を接するストリップ状のドープ領域は、側面に配置されたMOSトランジスタのソース／ドレイン領域を形成する。第１の誘電体、浮遊ゲート、第２の誘電体およびコントロールゲートは夫々相応のソース／ドレイン領域の側面に沿って配置される。１つの側面に沿って夫々多数のメモリセルが配置されている。１つの側面に沿って隣接するメモリセルの浮動ゲートおよびコントロールゲートは互いに絶縁されている。
トレンチに対し横方向にワード線が延び、これらワード線は夫々ワード線の下側に配置された垂直なMOSトランジスタのコントロールゲートと接続される。
好ましくは、浮動ゲートは主面に対して垂直な方向にトレンチの深さよりも大きい寸法を有する。即ち浮動ゲートは主面を越えて突出する。かくして浮動ゲートとコントロールゲートとの間の結合キャパシタンスが増大する。
隣接するトレンチの間の間隔をトレンチの幅にほぼ等しく選ぶと、本発明によるリードオンリメモリセル装置は2F2のメモリセルあたり占有面積で自己整合的製造方法で製造でき、その際Ｆは各テクノロジーで最小の構造寸法である。リードオンメモリセル装置の自己整合的製造のためにはただ２つのホトリソグラフにより作られるマスクが必要となる。一方のマスクはトレンチのエッチング、もう１つのマスクはトレンチの長さ方向に対し横方向に延びるワード線のパターニングのためのものである。浮動ゲートはスペーサエッチングによりトレンチの側面に対して自己整合的に形成される。トレンチの長さ方向に対して平行に浮動ゲートおよび第２の誘電体がワード線マスクの使用の下にパターニングされる。
好ましくは、浮動ゲートを形成するためのスペーサエッチングはトレンチマスクの除去の前に実行される。主面に対して垂直な浮動ゲートの寸法はその場合にトレンチマスクの厚みにより設定可能である。第２の誘導体を形成するため第２の誘電層を析出させる前にトレンチマスクが除去される。
浮動ゲートの広がりの増大による浮動ゲートとコントロールゲートとの間の結合キャパシタンスの増大が必要でない場合には、トレンチマスクは浮動ゲートを形成するため第１のドープされたポリシリコン層を析出させる前に除去される。
以下、実施例および図面により本発明を一層詳細に説明する。
図１はセル領域にドープされた範囲を有する基板を示す。
図２はトレンチのエッチング後のトレンチマスクを有する基板を示す。
図３はトレンチの底にストリップ状のドープされた領域を形成した後の基板を示す。
図４はトレンチの側面に第１の誘電体およびドープされたポリシリコンスペーサを形成した後の基板を示す。
図５は第２の誘電体および第２のドープされたポリシリコンを析出させた後の基板を示す。
図６は完成した電気的書込みかつ消去可能なリードオンリメモリセル装置の平面図を示す。
例えば５×1015cm-3のドーピング濃度を有し、ｐドープされた単結晶シリコンから成る基板１の主面２に例えば50nmの厚みの酸化物（図示せず）が設けられる。ホウ素の注入（160keV、６×1013cm-2）とそれに続く熱処理により３×1017cm-3のドーピング濃度を有し、ｐドープされたウェル３が作られる（図１参照）。続いて酸化物がエッチングにより除去される。
ｐドープされたウェル３の側面に続いて例えばLOCOSプロセスで絶縁構造が形成される（図示せず）。該構造はセル領域に対する範囲を定める。
別の20nm厚みの酸化物（図示せず）の形成後、ヒ素を50keV、５×1015cm-2で注入することでｎドープ領域４が生ずる。n+ドープ領域４は１×1021cm-3のドーピング濃度を有する。この領域は主面２上を、セル領域のための範囲を越えて延びる。ｎドープ領域４の厚みは、例えば200nmである。
酸化物の除去後、主面２に例えば800℃での熱酸化でSiO2から成る層を例えば50nmの厚み、ＣVD析出により窒化物層を50nmの厚みに各々形成する。SiO2から成る層と窒化物層は補助層５を形成する（図２参照）。
続いてTEOS法でトレンチマスク６を形成するため300nm厚みのSiO2層が析出され、かつホトリソグラフ法を用いて、例えばCHF3、O2による異方性乾式エッチングによりパターニングされる。
その後に異方性乾式エッチングにより補助層５がトレンチマスク６に相応してパターニングされる。補助層５のエッチングは、例えばCHF3、O2により行われる。トレンチマスク６のパターニングのために被覆されたホトレジストマスクを除去した後、トレンチエッチングが実行される。このトレンチエッチングは異方性乾式エッチングプロセスで、例えばHBr、He、O2、NF3により行われる。その際に、例えば0.6μｍの深さを有するトレンチ７が生ずる。トレンチ７はNANDセル領域のブロックを越えて延びる。それらは例えば８μｍの長さと０.4μｍの幅を有する。セル領域に隣接するトレンチ７が0.4μｍの間隔で延びている。トレンチ７は長さ方向にほぼ平行に延びている。
同形析出により20nm厚みのTEOS層（図示せず）および次いで例えば80nm厚みのSi3N4層が作られる。それに続くCHF3、O2による異方性乾式エッチングによりトレンチ７およびトレンチマスク６の垂直な側面にSi3N4スペーサ８が形成される（図３参照）。
続いて全面にTEOS法で酸化物層９が20nmの厚みに析出される。Asによるイオン注入（５×1015cm-2、50keV）が実行され、その際にトレンチ７の底にn+ドープされたストリップ状の領域14aが形成される。ドープ領域14aは熱処理工程により活性化される。ストリップ状のドープ領域14aには例えば１×1021cm-3のドーピング濃度が設定される。
Si3N4スペーサ８はイオン注入の際にトレンチ７の側面をマスクする。それにより、トレンチ７の側面に生ずる垂直なMOSトランジスタの閾電圧のシフトが避けられる。
半導体基板１の主面２には、隣接するトレンチ７の間のn+ドープ領域４のパターニングによるトレンチエッチングの際にストリップ状のドープ領域14bが生じている。
続いて酸化物層９が例えばHFディッピングにより除去される。例えばH3PO4による湿式化学的エッチングによりSi3N4スペーサ８が除去される。トレンチ７の側面および底にはシリコン表面が露出している。
例えば800℃での熱酸化で、少なくとも露出したシリコン表面にSiO2から成る第１の誘電層10が形成される。該層10は側面に例えば10nmの厚みで形成される。トレンチ７の底におけるストリップ状のドープ領域14aのドーピング濃度が高いので、第１の誘電層はそこに50nmの厚みで生ずる。
例えば100nmの厚みを持ち、その場所でドープされたポリシリコン層の析出とそれに続いてのバックエッチングとによりトレンチの側面にドープされたポリシリコンスペーサ11が作られる（図４参照）。
ドープされたポリシリコンスペーサ11を形成するため、ドープされないポリシリコン層を析出させ、該層が続いて被覆を通じてドープしてもよい。
トレンチマスク６はその後、例えばHF蒸気による湿式エッチングで除去される。このエッチングの際にTEOS法で析出されたSiO2が熱的なSiO2に対して選択的に除去される。ストリップ状のドープ領域14a、ｂにおける補助層５および第１の誘電層10はこのエッチングの際に腐食されない（図５参照）。このエッチングは更にポリシリコンに対して選択的である。ドープされたポリシリコンスペーサ11はトレンチマスク６の除去後に主面２を越えて突出する。主面２に対して垂直な方向のポリシリコンスペーサ11の寸法はトレンチマスク６の厚みにより規定される。
続いて全面に第２の誘電層12が作られる。該層12は第１のSiO2層、Si3N4層および第２のSiO2層から成る多重層として形成される。その際にSi3N4層はCVD法で析出され、第１および第２のSiO2層は熱酸化により形成される。第２の誘電層12は8nmの厚みに形成される。
続いて第２のドープされたポリシリコン層13が析出される。該層13はその場所でドープされつつ析出される。この層は、例えば500nmの厚みを持つ。第２のドープされたポリシリコン層13はトレンチ７を完全に満たす。この層は同じく主面２上で隣接するポリシリコンスペーサ11の間の中間空間を満たす。
その後にワード線マスクが例えば100nmの厚みでのTEOS層の析出とホトリソグラフ工程によるTEOS−SiO2層のパターニングとにより形成される（図示せず）。ワード線マスクは、トレンチ７の長さ方向に対し横方向に延びるワード線を画定する。エッチングマスクとしてのワード線マスクの使用の下に第２のポリシリコン層13が、例えばHBr、Cl2、Heによる異方性の乾式エッチング法でパターニングされる。その際にトレンチ７の長さ方向に対し横方向に延びるワード線13aが生じ（図６の平面図参照）、またトレンチ７の範囲内にコントロールゲートが生ずる。エッチングは、第２の誘電層12の表面が露出すると直ちに中断される。
続く別の乾式エッチングで、第２の誘電層12が例えばONOの場合、CHF3、O2でエッチングされる。この結果再び（酸化物／窒化物）に対する高い選択性によりポリシリコンがエッチングされる（HBr、Cl2、He）。その際浮動ゲートとコントロールゲートもトレンチの底迄エッチングされる。このエッチングの際にドープされたポリシリコンスペーサ11から浮動ゲートが生ずる。
続いて、例えばHF、H3PO4による湿式エッチングにより第２の誘電層12が除去される。
ワード線13aの形状に相応してのドープされたポリシリコンスペーサ11、第２の誘電層12および第２のドープされたポリシリコン層13のパターニングの際に、隣接するワード線13aの間に第１の誘電層10がトレンチ７内で露出される。即ち、隣接するワード線13aの間でトレンチ７が第１の誘電層10迄開かれている。この中間室は続いて、例えば800nmの層厚みでのTEOS−SiO2層の析出とワード線13aの表面を露出させる迄のTEOS−SiO2層のバックエッチングとにより満たされる（図示せず）。
最後に全面的に、例えばホウ燐ケイ酸ガラスから成るプレーナ化された中間酸化物層が析出され、そのなかに接触孔が開かれる。接触孔は特にワード線13aと、トレンチ７の底に配置されたストリップ状のドープ領域14aと、主面２に隣接するトレンチ７の間に配置されたストリップ状のドープ領域14bとに開かれる。接触孔は例えばアルミニウムで満たされる。続いて、例えばアルミニウム層の析出およびパターニングにより金属化面が作られる。最後にパッシベーション層が施される。これらの標準的な工程は示していない。
本発明により製造したリードオンリメモリセル装置では、個々のメモリセルの評価は“仮想接地”原理により行われる。ストリップ状のドープ領域14a、14bの各々はメモリセルの２つの列に対応している。主面14aおよび底14bに連接して配置されているドープ領域から成るストリップ状のドープ領域14a、14bの対は、その際に一義的にメモリセルの列に対応付けられる。従ってリードオンリメモリセル装置の読出しの際にはワード線13aを介しての選択後に絶縁トレンチの底におけるストリップ状のドープ領域14aと主面２における隣接するストリップ状のドープ領域14bとの間の電流の流れが評価される。トレンチ７の底および主面２におけるストリップ状のドープ領域14a、14bは接続に応じて参照線またはビット線として作用する。
情報はメモリセルに、EEPROMの際に通常行われるように、“ホット−エレクトロン”注入により書込まれる。メモリセルの消去はファウルド・ノルドハイムプロセスで行われる。
プログラミングのためには、ドープされたストリップ状の領域14a、ｂに選択トランジスタの左では第１の供給電圧、例えばVdd、が与えられ、かつドープされたストリップ状の領域14a、ｂに選択トランジスタの右では第２の供給電圧、例えばVss、が与えられる。トレンチ７に配置されてコントロールゲートとして作用するワード線13aの部分には、例えば７ボルトの高いゲート電圧が与えられる。それにより電子が対応する浮動ゲートに注入される。
情報を消去するためには浮動ゲートがファウラー・ノルドハイムプロセスにより基板に向けて放電される。
図６は本発明によるリードオンリメモリセル装置のセル領域の平面図を示す。メモリセルのセルの大きさは鎖線で記入されている。メモリセルの幅はトレンチ７の半分の幅と隣接するトレンチの間の半分の間隔とから成っている。メモリセルの長さはワード線13aの幅と隣接するワード線13aの半分の間隔の２倍とから成っている。トレンチ７がＦの幅およびＦの間隔で形成され、かつワード線13aがＦの幅およびＦの間隔で形成されるならば（ここでＦは各テクノロジーでの最小の構造寸法）、2F2のメモリセル面積が生ずる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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