(57)【特許請求の範囲】
【請求項１】
信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第１の位相調整回路と、
該第１の位相調整回路から位相の調整された該信号を受け取り、該立ち上がりエッジから該立ち下がりエッジまでの第１の期間と該立ち下がりエッジから該立ち上がりエッジまでの第２の期間とを比較し、該第１の期間と第２の期間とが同一になるように該第１の位相調整回路を制御する期間比較回路
を含み、該期間比較回路は、
前記第１の期間を計測する第１の計測回路と、
前記第２の期間を計測する第２の計測回路と、
該第１の計測回路の計測結果と該第２の計測回路の計測結果とを比較する計測結果比較回路
を含み、前記第１の計測回路は、複数の遅延素子からなる第１の遅延素子列を含み、該第１の遅延素子列を伝播する信号が前記第１の期間内に通過する遅延素子の個数によって該第１の期間を計測し、前記第２の計測回路は、複数の遅延素子からなる第２の遅延素子列を含み、該第２の遅延素子列を伝播する信号が前記第２の期間内に通過する遅延素子の個数によって該第２の期間を計測することを特徴とする回路。
【請求項２】
前記第１の計測回路は、前記第１の期間内に信号が通過した遅延素子に対応するラッチは第１のレベルを保持しそれ以外のラッチは第２のレベルを保持する前記第１の遅延素子列の各遅延素子に対応するラッチからなる第１のラッチ列を更に含み、前記第２の計測回路は、前記第２の期間内に信号が通過した遅延素子に対応するラッチは第１のレベルを保持しそれ以外のラッチは第２のレベルを保持する前記第２の遅延素子列の各遅延素子に対応するラッチからなる第２のラッチ列を更に含み、前記計測結果比較回路は、該第１のラッチ列と該第２のラッチ列とを各ラッチ毎に対応させ、対応するラッチ間でラッチが保持するレベルの違いに関する情報を基にして、該第１の期間と該第２の期間とを比較する回路を含むことを特徴とする請求項１記載の回路。
【請求項３】
信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第１の位相調整回路と、
該第１の位相調整回路から位相の調整された該信号を受け取り、該立ち上がりエッジから該立ち下がりエッジまでの第１の期間と該立ち下がりエッジから該立ち上がりエッジまでの第２の期間とを比較し、該第１の期間と第２の期間とが同一になるように該第１の位相調整回路を制御する期間比較回路
を含み、該期間比較回路は、
前記第１の期間を計測する第１の回路と、
前記立ち下がりエッジから該第１の回路で計測した該第１の期間と同一の長さの時間が経過したことを指示する第２の回路と、
該第２の回路が指示する時間と前記立ち上がりエッジとの前後関係を比較する第３の回路
を含むことを特徴とする回路。
【請求項４】
信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第１の位相調整回路と、
該第１の位相調整回路から位相の調整された該信号を受け取り、該立ち上がりエッジから該立ち下がりエッジまでの第１の期間と該立ち下がりエッジから該立ち上がりエッジまでの第２の期間とを比較し、該第１の期間と第２の期間とが同一になるように該第１の位相調整回路を制御する期間比較回路
を含み、該期間比較回路は、
前記第２の期間を計測する第１の回路と、
前記立ち上がりエッジから該第１の回路で計測した該第２の期間と同一の長さの時間が経過したことを指示する第２の回路と、
該第２の回路が指示する時間と前記立ち下がりエッジとの前後関係を比較する第３の回路
を含むことを特徴とする回路。
【請求項５】
信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第１の位相調整回路と、
該第１の位相調整回路から位相の調整された該信号を受け取り、該立ち上がりエッジから該立ち下がりエッジまでの第１の期間と該立ち下がりエッジから該立ち上がりエッジまでの第２の期間とを比較し、該第１の期間と第２の期間とが同一になるように該第１の位相調整回路を制御する期間比較回路と、
該第１の位相調整回路と実質的に同一の回路構成であり、該第１の位相調整回路が前記信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整するのと実質的に同一の制御動作により、前記信号とは別の信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第２の位相調整回路
を含み、
前記第１の位相調整回路は、前記立ち上がりエッジの位相を変化させると共に前記立ち下がりエッジの位相を変化させるエッジ調整回路と、該エッジ調整回路の位相変化量を決定するパラメータを保持し、前記第１の期間と前記第２の期間との大小関係に基づいて該パラメータを逐次更新する位相変化量保持回路を含み、
前記エッジ調整回路は、前記信号を入力として、前記立ち上がりエッジに対応して出力を第１の遷移時間で変化させると共に前記立ち下がりエッジに対応して出力を第２の遷移時間で変化させ、該第１の遷移時間と該第２の遷移時間とを調整可能であり、
前記エッジ調整回路は、出力信号を駆動する駆動力を変化させることによって、前記第１の遷移時間及び前記第２の遷移時間を変化させ、
前記エッジ調整回路は、少なくとも一つのＰＭＯＳトランジスタと少なくとも一つのＮＭＯＳトランジスタを含むインバータと、該少なくとも一つのＰＭＯＳトランジスタと電源電圧との間に挿入される複数の第１のトランジスタと、該少なくとも一つのＮＭＯＳトランジスタとグランド電圧との間に挿入される複数の第２のトランジスタを含み、該第１のトランジスタのうちで導通させるトランジスタ数と該第２のトランジスタのうちで導通させるトランジスタ数を変化させることで、前記立ち上がりエッジの位相を変化させると共に前記立ち下がりエッジの位相を変化させることを特徴とする回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般にインターフェース回路に関し、詳しくは半導体装置の入出力インターフェース回路に関する。
【０００２】
【従来の技術】
半導体装置に於ては、高い周波数の信号を用いてデータを入出力することで、高速な動作を実現することが望まれる。しかしながら、より高速な動作を目指してデータ入出力信号の周波数をより高くしようすると、信号周波数を律速する要因が顕在化してくるために、これらの要因を排除していく必要がある。
【０００３】
【発明が解決しようとする課題】
データ入出力信号の周波数を律速する大きな要因として、信号のスキュー即ち信号のタイミングのずれが挙げられる。例えば同期用の入力クロック信号にスキューが存在すると、クロック信号のタイミングを用いて他の信号を取り込む際に、タイミングのずれにより誤った信号の取り込みが行われる可能性がある。この可能性は信号周波数が高くなるほど大きくなるので、信号にスキューが存在する場合には、信号の周波数を高くして動作速度を上げることが困難になる。
【０００４】
スキューには幾つかの種類があるが、従来有効な対策が取られていなかったタイプのスキューとして、信号の立ち上がりと立ち下がりのスキューが挙げられる。これは信号の立ち上がりのタイミング及び立ち下がりのタイミングが、所望のタイミングからずれることを意味する。
図２４（Ａ）及び図２４（Ｂ）は、クロック信号に於ける立ち上がり／立ち下がりスキューを説明する図である。図２４（Ａ）は、立ち上がり／立ち下がりスキューが存在しない場合を示し、図２４（Ｂ）は、立ち上がり／立ち下がりスキューが存在する場合を示す。図２４（Ａ）及び図２４（Ｂ）に於て、受信用入力バッファが比較に用いる参照基準電圧Ｖｒｅｆを、クロック信号と共に示す。またクロック信号と参照基準電圧Ｖｒｅｆとの比較によって、クロック信号がＨＩＧＨレベルとして認識される期間をＴｈｉｇｈ、ＬＯＷレベルとして認識される期間をＴｌｏｗとして示す。
【０００５】
図２４（Ｂ）は、クロック信号にスキューが存在し、立ち上がりの遷移時間が短時間（立ち上がりが急峻）であり、立ち下がりの遷移時間が長時間（立ち下がりが緩慢）な場合を示す。この場合、期間Ｔｈｉｇｈ及び期間Ｔｌｏｗの各々が、図２４（Ａ）に示す期間とはずれてしまうことになる。これは各期間の長さが正常な長さからずれると共に、立ち上がり／立ち下がりのタイミングが正常なタイミングからずれることを意味する。
【０００６】
同期用クロック信号に於て立ち上がり／立ち下がりのタイミングがずれると、他の信号を取り込む際に誤って信号を読み込んでしまう可能性がある。またデータ信号等の信号に立ち上がり／立ち下がりスキューが存在すると、データが有効であると見做せる有効期間が、期間Ｔｈｉｇｈ及びＴｌｏｗの短いほうの時間内に制限されてしまう。これらの理由から、立ち上がり／立ち下がりスキューが存在する場合には、入出力信号の周波数を高くして動作速度を上げることが困難になる。
【０００７】
このような立ち上がり／立ち下がりスキューには、幾つかの原因がある。まず出力側の信号出力回路に於て、回路特性の違いから立ち上がり／立ち下がりの遷移時間が互いに異なるために、信号出力の時点で既に立ち上がり／立ち下がりスキューが含まれる。また入力側の入力バッファに於て、信号入力と比較する参照基準電圧Ｖｒｅｆが何等かの要因で変動すると、期間Ｔｈｉｇｈ及び期間Ｔｌｏｗが変化することになる。更には、入力バッファに於て回路特性の違いにより立ち上がり／立ち下がりの遷移時間が互いに異なることも、立ち上がり／立ち下がりスキューの原因となる。
【０００８】
これらの立ち上がり／立ち下がりスキューの要因は、一般に、各信号に対して同一の影響をもたらすと考えられる。これは各信号には、一般に同一設計の出力バッファ及び入力バッファが用いられ、また参照基準電圧Ｖｒｅｆは共通に使用されるからである。従って立ち上がり／立ち下がりスキューは、各信号に共通のスキューであると言える。
【０００９】
従来は、使用される信号周波数がそれ程高くなかったこともあり、立ち上がり／立ち下がりスキューに対する対策としては、立ち上がり／立ち下がりスキューが小さくなるように回路を設計する程度であった。しかしそのような対策では不十分であり、特に信号周波数を高くして更なる高速動作を実現するためには、立ち上がり／立ち下がりスキューを低減することが必要である。
【００１０】
従って本発明は、立ち上がり／立ち下がりスキューを低減する回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
請求項１の発明に於ては、信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第１の位相調整回路と、該第１の位相調整回路から位相の調整された該信号を受け取り、該立ち上がりエッジから該立ち下がりエッジまでの第１の期間と該立ち下がりエッジから該立ち上がりエッジまでの第２の期間とを比較し、該第１の期間と第２の期間とが同一になるように該第１の位相調整回路を制御する期間比較回路を含み、該期間比較回路は、前記第１の期間を計測する第１の計測回路と、前記第２の期間を計測する第２の計測回路と、該第１の計測回路の計測結果と該第２の計測回路の計測結果とを比較する計測結果比較回路を含み、前記第１の計測回路は、複数の遅延素子からなる第１の遅延素子列を含み、該第１の遅延素子列を伝播する信号が前記第１の期間内に通過する遅延素子の個数によって該第１の期間を計測し、前記第２の計測回路は、複数の遅延素子からなる第２の遅延素子列を含み、該第２の遅延素子列を伝播する信号が前記第２の期間内に通過する遅延素子の個数によって該第２の期間を計測することを特徴とする。
【００１４】
請求項２の発明に於ては、請求項１記載の回路に於て、前記第１の計測回路は、前記第１の期間内に信号が通過した遅延素子に対応するラッチは第１のレベルを保持しそれ以外のラッチは第２のレベルを保持する前記第１の遅延素子列の各遅延素子に対応するラッチからなる第１のラッチ列を更に含み、前記第２の計測回路は、前記第２の期間内に信号が通過した遅延素子に対応するラッチは第１のレベルを保持しそれ以外のラッチは第２のレベルを保持する前記第２の遅延素子列の各遅延素子に対応するラッチからなる第２のラッチ列を更に含み、前記計測結果比較回路は、該第１のラッチ列と該第２のラッチ列とを各ラッチ毎に対応させ、対応するラッチ間でラッチが保持するレベルの違いに関する情報を基にして、該第１の期間と該第２の期間とを比較する回路を含むことを特徴とする。
【００１５】
請求項３の発明に於ては、信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第１の位相調整回路と、該第１の位相調整回路から位相の調整された該信号を受け取り、該立ち上がりエッジから該立ち下がりエッジまでの第１の期間と該立ち下がりエッジから該立ち上がりエッジまでの第２の期間とを比較し、該第１の期間と第２の期間とが同一になるように該第１の位相調整回路を制御する期間比較回路を含み、該期間比較回路は、前記第１の期間を計測する第１の回路と、前記立ち下がりエッジから該第１の回路で計測した該第１の期間と同一の長さの時間が経過したことを指示する第２の回路と、該第２の回路が指示する時間と前記立ち上がりエッジとの前後関係を比較する第３の回路を含むことを特徴とする。
【００１６】
請求項４の発明に於ては、信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第１の位相調整回路と、該第１の位相調整回路から位相の調整された該信号を受け取り、該立ち上がりエッジから該立ち下がりエッジまでの第１の期間と該立ち下がりエッジから該立ち上がりエッジまでの第２の期間とを比較し、該第１の期間と第２の期間とが同一になるように該第１の位相調整回路を制御する期間比較回路を含み、該期間比較回路は、前記第２の期間を計測する第１の回路と、前記立ち上がりエッジから該第１の回路で計測した該第２の期間と同一の長さの時間が経過したことを指示する第２の回路と、該第２の回路が指示する時間と前記立ち下がりエッジとの前後関係を比較する第３の回路を含むことを特徴とする。
【００１９】
請求項５の発明に於ては、信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第１の位相調整回路と、該第１の位相調整回路から位相の調整された該信号を受け取り、該立ち上がりエッジから該立ち下がりエッジまでの第１の期間と該立ち下がりエッジから該立ち上がりエッジまでの第２の期間とを比較し、該第１の期間と第２の期間とが同一になるように該第１の位相調整回路を制御する期間比較回路と、該第１の位相調整回路と実質的に同一の回路構成であり、該第１の位相調整回路が前記信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整するのと実質的に同一の制御動作により、前記信号とは別の信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第２の位相調整回路を含み、前記第１の位相調整回路は、前記立ち上がりエッジの位相を変化させると共に前記立ち下がりエッジの位相を変化させるエッジ調整回路と、該エッジ調整回路の位相変化量を決定するパラメータを保持し、前記第１の期間と前記第２の期間との大小関係に基づいて該パラメータを逐次更新する位相変化量保持回路を含み、前記エッジ調整回路は、前記信号を入力として、前記立ち上がりエッジに対応して出力を第１の遷移時間で変化させると共に前記立ち下がりエッジに対応して出力を第２の遷移時間で変化させ、該第１の遷移時間と該第２の遷移時間とを調整可能であり、前記エッジ調整回路は、出力信号を駆動する駆動力を変化させることによって、前記第１の遷移時間及び前記第２の遷移時間を変化させ、前記エッジ調整回路は、少なくとも一つのＰＭＯＳトランジスタと少なくとも一つのＮＭＯＳトランジスタを含むインバータと、該少なくとも一つのＰＭＯＳトランジスタと電源電圧との間に挿入される複数の第１のトランジスタと、該少なくとも一つのＮＭＯＳトランジスタとグランド電圧との間に挿入される複数の第２のトランジスタを含み、該第１のトランジスタのうちで導通させるトランジスタ数と該第２のトランジスタのうちで導通させるトランジスタ数を変化させることで、前記立ち上がりエッジの位相を変化させると共に前記立ち下がりエッジの位相を変化させることを特徴とする。
【００２３】
請求項１乃至５の発明に於ては、クロック信号がＨＩＧＨレベルである期間とＬＯＷレベルである期間とを比較し、両期間が同一になるようにクロック信号の立ち上がりエッジ及び立ち下がりエッジの位相を調整することで、クロック信号の立ち上がり／立ち下がりスキューを低減することが出来る。またクロック信号に適用する位相調整と同一の位相調整を他の信号に適用することで、他の信号に於ける立ち上がり／立ち下がりスキューを低減することが出来る。立ち上がりエッジ及び立ち下がりエッジの位相調整は、各エッジの遷移時間を調整することで容易に実現可能であり、信号駆動力を変化させることで遷移時間を調整すれば良いので、比較的単純な構成の回路で位相調整機能を実現することが出来る。クロック信号がＨＩＧＨレベルである期間或いはＬＯＷレベルである期間は、遅延素子列に所定の信号を伝播させ、期間内に信号が通過する遅延素子の数により計測することが出来る。従って比較的単純な構成の回路で期間計測・比較を実現することが出来る。
【００２６】
【発明の実施の形態】
以下に本発明の原理及び実施例を添付の図面を用いて説明する。
図１は、本発明の原理によるスキュー低減回路の構成を示す。図１のスキュー低減回路１０は、位相調整回路１１と期間比較回路１２を含む。位相調整回路１１はクロック信号ＣＬＫを受け取り、クロック信号ＣＬＫの位相を調整することで、位相が調整されたクロック信号ＣＬＫ１を出力する。位相が調整されたクロック信号ＣＬＫ１は、期間比較回路１２に入力される。期間比較回路１２は、位相が調整されたクロック信号ＣＬＫ１がＨＩＧＨレベルである期間ＴｈｉｇｈとＬＯＷレベルである期間Ｔｌｏｗとを比較し、両期間が同一になるように位相調整回路１１を制御する。
【００２７】
位相調整回路１１は、クロック信号ＣＬＫの立ち上がりのタイミング及び立ち下がりのタイミングを各々別方向に調整できるような機能を有する。即ち、立ち上がりのタイミングを相対的に進ませる或いは遅らせる制御と、立ち下がりのタイミングを相対的に進ませる或いは遅らせる制御とを、立ち上がりと立ち下がりとの間で互いに別方向に行うことが出来る。例えば、立ち上がりのタイミングを相対的に遅らせながら、立ち下がりのタイミングを相対的に進ませること等が可能である。このような調整によって、クロック信号ＣＬＫ１のＨＩＧＨ期間Ｔｈｉｇｈ及びＬＯＷ期間Ｔｌｏｗが等しくなるように調整することが出来る。
【００２８】
期間比較回路１２は、位相が調整されたクロック信号ＣＬＫ１の立ち上がりエッジ及び立ち下がりエッジの相対的なタイミングを検出して、それに基づいて位相調整回路１１を制御する。具体的には、立ち上がりエッジから立ち下がりエッジまでの期間Ｔｈｉｇｈと立ち下がりエッジから立ち上がりエッジまでの期間Ｔｌｏｗとを比較し、何れの期間の方が長いかを判定し、これに基づいて位相調整回路１１を制御する。
【００２９】
図２は、本発明の原理によるスキュー低減回路１０をクロック信号ＣＬＫ以外の他の信号のスキュー低減に適用した構成を示す。図２に於て、期間比較回路１２からの制御信号は、クロック信号ＣＬＫを入力とする位相調整回路１１だけではなく、別の信号を入力とする別の位相調整回路１１Ａにも供給される。位相調整回路１１Ａは、位相調整回路１１と同一の位相調整を入力信号に対して適用する。
【００３０】
前述のように、立ち上がり／立ち下がりスキューの要因は一般に各信号に対して同一であり、立ち上がり／立ち下がりスキューは各信号に於て共通である。従って図２の構成のように、クロック信号ＣＬＫの立ち上がり／立ち下がりスキューを低減するための位相調整を、クロック信号以外の信号に対しても適用すれば、この信号に対しても立ち上がり／立ち下がりスキューを低減することが出来る。このようにして、クロック信号ＣＬＫに基づいて、他の信号の立ち上がり／立ち下がりスキューを低減することが出来る。
【００３１】
このように本発明に於ては、スキュー低減回路は、クロック信号ＣＬＫの位相を調整する位相調整回路と、立ち上がりエッジから立ち下がりエッジまでの期間Ｔｈｉｇｈと立ち下がりエッジから立ち上がりエッジまでの期間Ｔｌｏｗとを比較した結果に基づいて位相調整回路を制御する期間比較回路とを備えることによって、クロック信号ＣＬＫ１のＨＩＧＨ期間Ｔｈｉｇｈ及びＬＯＷ期間Ｔｌｏｗが互いに等しくなるようにクロック信号ＣＬＫを調節可能であり、クロック信号ＣＬＫの立ち上がり／立ち下がりスキューを低減することが出来る。また更に、立ち上がり／立ち下がりスキューが各信号に対して共通であることを利用して、クロック信号ＣＬＫに基づいて、他の信号の立ち上がり／立ち下がりスキューを低減することが出来る。
【００３２】
以下に本発明の実施例を、添付の図面を用いて説明する。
図３は、本発明によるスキュー低減回路の実施例を示す。図４は、図３に示される信号Ｒ１、Ｒ２、ＣＬＫ、ＣＬＫ１、／ＣＬＫ１、及びＳ０乃至Ｓ７を示すタイミングチャートである。図３のスキュー低減回路は、クロック信号ＣＬＫを入力とし、位相調整されたクロック信号ＣＬＫ１を出力する。
【００３３】
図３のスキュー低減回路は、図１の位相調整回路１１及び期間比較回路１２を含む。入力されたクロック信号ＣＬＫは位相調整回路１１に供給される。
位相調整回路１１は、位相調整回路２１とシフトレジスタ２２を含む。位相調整回路２１は、入力されるクロック信号ＣＬＫの位相を調整して、位相の調整されたクロック信号ＣＬＫ１及びその反転信号である反転クロック信号／ＣＬＫ１出力する。位相調整回路１１から出力されるクロック信号ＣＬＫ１と反転クロック信号／ＣＬＫ１とが、期間比較回路１２に入力される。
【００３４】
期間比較回路１２は、エッジ検出回路２３−１乃至２３−４、期間計測回路２４、バイナリカウンタ２５、ＮＡＮＤ回路３１乃至３４、インバータ３５乃至３９、ＮＯＲ回路３９及び４０、及びインバータ４１乃至４７を含む。期間比較回路１２の動作は、後ほど詳細に説明する。概略的には、期間比較回路１２のエッジ検出回路２３−１乃至２３−４は、図４に示されるように、クロック信号ＣＬＫ１の最初の立ち上がりエッジでＨＩＧＨになる信号Ｓ１と、反転クロック信号／ＣＬＫ１の最初の立ち上がりエッジでＨＩＧＨになる信号Ｓ２及びＳ３と、クロック信号ＣＬＫの２番目の立ち上がりエッジでＨＩＧＨになる信号Ｓ４を生成する。期間比較回路１２の期間計測回路２４は、信号Ｓ１と信号Ｓ２の立ち上がりエッジ間の期間Ｔｈｉｇｈを計測し、信号Ｓ３と信号Ｓ４の立ち上がりエッジ間の期間Ｔｌｏｗを計測する。計測された期間の大小関係に応じて、期間計測回路２４は、信号Ｓ５及び信号Ｓ６の一方をＨＩＧＨにする。信号Ｓ５及び信号Ｓ６の何れがＨＩＧＨであるかの情報は、タイミング信号Ｓ７がＨＩＧＨの時に位相調整回路１１のシフトレジスタ２２に供給される。
【００３５】
シフトレジスタ２２は、期間Ｔｈｉｇｈが期間Ｔｌｏｗより長い場合には、クロック信号ＣＬＫ１の立ち上がりエッジが遅れて立ち下がりエッジが進むように位相調整回路２１を制御する。逆に図４に示される場合のように、期間Ｔｈｉｇｈが期間Ｔｌｏｗより短い場合には、クロック信号ＣＬＫ１の立ち上がりエッジが進み立ち下がりエッジが遅れるように位相調整回路２１を制御する。この制御によって、クロック信号ＣＬＫ１の期間Ｔｈｉｇｈ及びＴｌｏｗが等しくなるように調整される。
【００３６】
以下、図３のスキュー低減回路の各構成要素について説明する。
同一の回路であるエッジ検出回路２３−１乃至２３−４の各々は、ＮＡＮＤ回路５１乃至５６と、インバータ５７乃至５９を含む。
エッジ検出回路２３−１に於ては、リセット信号Ｒ１がＨＩＧＨになった直後、ＮＡＮＤ回路５１及び５２が構成するラッチの入力は、リセット信号Ｒ１がＨＩＧＨでありクロック信号ＣＬＫ１がＬＯＷであるので、ＮＡＮＤ回路５１及び５２の出力が夫々ＬＯＷ及びＨＩＧＨである状態を保持する。この状態はクロック信号ＣＬＫ１が変化しても変わらない。クロック信号ＣＬＫ１がＨＩＧＨになると、ＮＡＮＤ回路５１及び５２の出力がＮＡＮＤ回路５３及び５４を介して、ＮＡＮＤ回路５５及び５６から構成されるラッチに入力される。従って、ＮＡＮＤ回路５５及び５６の出力は、ＬＯＷ及びＨＩＧＨに固定される。この状態はクロック信号ＣＬＫ１が変化しても変わらない。従って、エッジ検出回路２３−１の出力は、リセット信号Ｒ１がＨＩＧＨになった後の最初のクロック信号ＣＬＫ１の立ち上がりでＨＩＧＨになり、その後はリセットされるまでＨＩＧＨレベルを保持することになる。
【００３７】
エッジ検出回路２３−２及び２３−３に於ては、エッジ検出回路２３−１に対するリセット信号Ｒ１の代わりに信号Ｓ１と同一波形の信号が入力され、クロック信号ＣＬＫの代わりに反転クロック信号／ＣＬＫ１が入力される。従って、エッジ検出回路２３−２及び２３−３の出力は、信号Ｓ１がＨＩＧＨになった後の最初の反転クロック信号／ＣＬＫ１の立ち上がりでＨＩＧＨになり、その後はリセットされるまでＨＩＧＨレベルを保持することになる。
【００３８】
エッジ検出回路２３−４に於ては、エッジ検出回路２３−１に対するリセット信号Ｒ１の代わりに信号Ｓ３と同一波形の信号が入力される。従って、エッジ検出回路２３−４の出力は、信号Ｓ３がＨＩＧＨになった後の最初のクロック信号ＣＬＫ１の立ち上がりでＨＩＧＨになり、その後はリセットされるまでＨＩＧＨレベルを保持することになる。
【００３９】
このようにしてエッジ検出回路２３−１乃至２３−４は、図４に示されるような信号Ｓ１乃至Ｓ４を生成することが出来る。
図５は、期間計測回路２４の第１の実施例の回路図を示す。図５の期間計測回路２４は、直列に接続されたインバ−タ９１−１乃至９１−ｎ（ｎは偶数）と、２つ毎にラッチを構成するＮＡＮＤ回路９２−１乃至９２−ｎと、直列に接続されたインバ−タ９３−１乃至９３−ｎと、２つ毎にラッチを構成するＮＡＮＤ回路９４−１乃至９４−ｎと、ＮＡＮＤ回路９２−１乃至９２−ｎが構成するラッチからの出力を反転するインバータ９５−１乃至９５−ｎ／２と、ＮＡＮＤ回路９４−１乃至９４−ｎが構成するラッチからの出力を反転するインバータ９６−１乃至９６−ｎ／２と、ＮＡＮＤ回路９７−１乃至９７−ｎと、ＮＡＮＤ回路９８−１乃至９８−ｎを含む。
【００４０】
図５のインバ−タ９１−１乃至９１−ｎの列は遅延素子列を構成し、入力される信号Ｓ１は、遅延素子列内を遅延しながら伝播する。インバ−タ９１−１乃至９１−ｎの遅延素子列と平行して、信号線ＳＡ上を信号Ｓ２が伝播する。即ち、遅延素子列内を遅延しながら伝播する信号Ｓ１と、信号線ＳＡ上を遅延なしで伝播する信号Ｓ２とが、互いに競争する形となる。
【００４１】
ＮＡＮＤ回路９２−１乃至９２−ｎが構成するラッチ群は、信号Ｓ１が先にＨＩＧＨになると出力としてＬＯＷをラッチし、信号Ｓ２が先にＨＩＧＨになると出力としてＨＩＧＨをラッチする。図４に示されるように、入力される時点では信号Ｓ１が先にＨＩＧＨになるので、入力に近い図５の左側のラッチ群はＬＯＷをラッチする。図５の右に信号が伝播していくほど信号Ｓ１は遅れていくので、入力から遠い図５の右側のラッチ群はＨＩＧＨをラッチすることになる。ＬＯＷをラッチするラッチ群とＨＩＧＨをラッチするラッチ群との境界の位置が、信号Ｓ１と信号Ｓ２とのエッジ間の時間差を示すことになる。時間差が小さいほど、境界は入力側により近づくことになる。
【００４２】
同様にＮＡＮＤ回路９４−１乃至９４−ｎが構成するラッチ群は、信号Ｓ３が先にＨＩＧＨになると出力としてＬＯＷをラッチし、信号Ｓ４が先にＨＩＧＨになると出力としてＨＩＧＨをラッチする。図４に示されるように、入力される時点では信号Ｓ３が先にＨＩＧＨになるので、入力に近い図５の左側のラッチ群はＬＯＷをラッチする。図５の右に信号が伝播していくほど信号Ｓ３は遅れていくので、入力から遠い図５の右側のラッチ群はＨＩＧＨをラッチすることになる。ＬＯＷをラッチするラッチ群とＨＩＧＨをラッチするラッチ群との境界の位置が、信号Ｓ３と信号Ｓ４とのエッジ間の時間差を示すことになる。時間差が小さいほど、境界は入力側により近づくことになる。
【００４３】
図５に示した例では、信号Ｓ１と信号Ｓ２とのエッジ間の時間差が比較的短く、ＮＡＮＤ回路９２−５及び９２−６からなるラッチの出力がＨＩＧＨであり、このＨＩＧＨが時間差を示す境界に対応する。この境界を第１の境界とする。また信号Ｓ３と信号Ｓ４とのエッジ間の時間差が比較的長く、ＮＡＮＤ回路９４−ｎ−３及び９４−ｎ−２からなるラッチの出力がＨＩＧＨであり、このＨＩＧＨが時間差を示す境界に対応する。この境界を第２の境界とする。この場合、ＮＡＮＤ回路９７−２ｘ−１と９７−２ｘのペアは、右端から始めて最初の境界である第２の境界までは、両者共にＨＩＧＨを出力する。しかし第２の境界を過ぎると、ＮＡＮＤ回路９７−２ｘ−１と９７−２ｘのペアは、ＨＩＧＨ及びＬＯＷを出力するようになる。この出力は第１の境界を過ぎても同一であり、最終的な出力である信号Ｓ５及びＳ６は、ＨＩＧＨ及びＬＯＷとなる。
【００４４】
図５に示した例と逆に、信号Ｓ１と信号Ｓ２とのエッジ間の時間差が信号Ｓ３と信号Ｓ４とのエッジ間の時間差より長い場合、ＮＡＮＤ回路９７−２ｘ−１と９７−２ｘのペアは、右側から始めて最初の境界（信号Ｓ１と信号Ｓ２の時間差を示す境界）を過ぎると、ＬＯＷ及びＨＩＧＨを出力するようになる。これが最終的な出力まで伝播され、ＮＡＮＤ回路９７−１と９７−２の出力である信号Ｓ５及びＳ６は、ＬＯＷ及びＨＩＧＨとなる。
【００４５】
このように図５の期間計測回路２４を用いれば、信号Ｓ１と信号Ｓ２との時間差（期間Ｔｈｉｇｈ）を計測すると共に信号Ｓ３と信号Ｓ４との時間差（期間Ｔｌｏｗ）を計測して、両時間差を比較することで、出力信号Ｓ５及びＳ６の何れか一方をＨＩＧＨにすることが出来る。図５の構成では、期間Ｔｈｉｇｈが期間Ｔｌｏｗより短いときに信号Ｓ５がＨＩＧＨとなり、期間Ｔｈｉｇｈが期間Ｔｌｏｗより長いときに信号Ｓ６がＨＩＧＨとなる。
【００４６】
図３を再び参照して、期間計測回路２４からの信号Ｓ５及び信号Ｓ６は、ＮＯＲ回路３９及び４０と、ＮＡＮＤ回路３１乃至３４と、インバータ３５乃至３８から構成されるゲート群を介して、シフトレジスタ２２に供給される。
ＮＯＲ回路３９及び４０は夫々、タイミング信号Ｓ７がＨＩＧＨの場合のみ、信号Ｓ５及び信号Ｓ６を通過させるゲートである。タイミング信号Ｓ７は、期間計測回路２４が信号Ｓ５及びＳ６の有効なデータを出力するときに、ＨＩＧＨレベルとなる信号である。タイミング信号Ｓ７は、期間計測回路２４が周期的なクロック信号ＣＬＫ１の期間Ｔｈｉｇｈと期間Ｔｌｏｗとを順次比較して有効なデータを周期的に出力するのに合わせて、周期的にＨＩＧＨとＬＯＷとを繰り返す。
【００４７】
図６は、タイミング信号Ｓ７、ＮＯＲ回路３９及び４０の出力である信号Ｓ８及びＳ９、タイミング信号Ｓ７を入力とするバイナリカウンタ２５の出力信号Ｓ１０及びＳ１１を示すタイミングチャートである。
信号Ｓ８及びＳ９は期間計測回路２４の出力である信号Ｓ５及びＳ６の反転に対応するので、例えば信号Ｓ６が選択される場合は、図６に示されるように信号Ｓ８がＨＩＧＨになる。即ち、期間Ｔｈｉｇｈが期間Ｔｌｏｗより長いときに信号Ｓ８がＨＩＧＨとなり、期間Ｔｈｉｇｈが期間Ｔｌｏｗより短いときに信号Ｓ９がＨＩＧＨとなる。
【００４８】
タイミング信号Ｓ７は、図６に示されるように、ＨＩＧＨとＬＯＷとを周期的に繰り返す信号である。このタイミング信号Ｓ７が、バイナリカウンタ２５に供給される。バイナリカウンタ２５は、ＮＡＮＤ回路６１乃至６８と、インバータ６９乃至７１を含む。その動作は従来技術の範囲内であるので、説明を省略する。バイナリカウンタ２５の出力である信号Ｓ１０及びＳ１１は、図６に示されるように、タイミング信号Ｓ７を１／２に分周した信号とその反転信号になる。
【００４９】
信号Ｓ８は、ＮＯＲ回路３９からＮＡＮＤ回路３１及び３２に供給され、信号Ｓ９は、ＮＯＲ回路４０からＮＡＮＤ回路３３及び３４に供給される。ＮＡＮＤ回路３１及び３３のもう一方の入力には、バイナリカウンタ２５の出力である信号Ｓ１０が供給され、ＮＡＮＤ回路３２及び３４のもう一方の入力には、バイナリカウンタ２５の出力である信号Ｓ１１が供給される。
【００５０】
従って図６の場合のように、信号Ｓ８がＨＩＧＨになる場合には、ＮＡＮＤ回路３１及び３２の出力を反転するインバータ３５及び３６からは、信号Ｓ８のＨＩＧＨパルスが交互に出力されることになる。
即ち、図６に示されるパルスＰ１及びＰ３は、信号Ｓ１０によって開かれるＮＡＮＤ回路３１及びインバータ３５を通過して出力され、パルスＰ２は、信号Ｓ１１によって開かれるＮＡＮＤ回路３２及びインバータ３６を通過して出力される。信号Ｓ９がＨＩＧＨになる場合も同様であり、ＨＩＧＨパルスがインバータ３７及び３８から交互に出力される。
【００５１】
従って、期間Ｔｈｉｇｈが期間Ｔｌｏｗより長い場合には、インバータ３５及び３６からＨＩＧＨパルスが交互に出力され、期間Ｔｈｉｇｈが期間Ｔｌｏｗより短い場合には、インバータ３７及び３８からＨＩＧＨパルスが交互に出力される。これらのパルス信号が、図３のシフトレジスタ２２に供給される。
図７は、シフトレジスタ２２の回路図を示す。シフトレジスタ２２は、インバータ１０１−１乃至１０１−８、インバータ１０２−１乃至１０２−８、ＮＡＮＤ回路１０３−１乃至１０３−８、ＮＭＯＳトランジスタ１０４−１乃至１０４−８、ＮＭＯＳトランジスタ１０５−１乃至１０５−８、ＮＭＯＳトランジスタ１０６−１乃至１０６−８、及びＮＭＯＳトランジスタ１０７−１乃至１０７−８を含む。リセット信号Ｒ２がＬＯＷにされると、シフトレジスタ２２はリセットされる。即ち、リセット信号Ｒ２がＬＯＷになると、ＮＡＮＤ回路１０３−１乃至１０３−８の出力がＨＩＧＨになり、インバータ１０２−１乃至１０２−８の出力がＬＯＷになる。ＮＡＮＤ回路１０３−１乃至１０３−８とインバータ１０２−１乃至１０２−８との各ペアは、互いの出力を互いの入力とすることでラッチを形成する。従って、上記リセット信号Ｒ２で設定された初期状態は、リセット信号Ｒ２がＨＩＧＨに戻っても保持される。
【００５２】
この初期状態では、図９に示されるように、インバータ１０１−１乃至１０１−４の出力Ｑ１乃至Ｑ４はＨＩＧＨであり、インバータ１０１−５乃至１０１−８の出力Ｑ５乃至Ｑ８はＬＯＷである。
クロック信号ＣＬＫ１の立ち上がりエッジを進ませる必要がある場合には、信号線Ａ及びＢに交互にＨＩＧＨパルスを供給する。まず信号線ＢにＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ１０４−５がオンになる。このときＮＭＯＳトランジスタ１０６−５がオンであるので、ＮＡＮＤ回路１０３−５の出力がグランドに接続されて、強制的にＨＩＧＨからＬＯＷに変化させられる。従ってインバータ１０２−５の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路１０３−５とインバータ１０２−５からなるラッチに保持される。またこの時出力Ｑ５は、ＬＯＷからＨＩＧＨに変化する。従ってこの状態では、出力Ｑ１乃至Ｑ５がＨＩＧＨで、出力Ｑ６乃至Ｑ８がＬＯＷになる。
【００５３】
次に信号線ＡにＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ１０４−６がオンになる。このときＮＭＯＳトランジスタ１０６−６がオンになっているので、ＮＡＮＤ回路１０３−６の出力がグランドに接続されて、強制的にＨＩＧＨからＬＯＷに変化させられる。従ってインバータ１０２−６の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路１０３−６とインバータ１０２−６からなるラッチに保持される。またこの時出力Ｑ６は、ＬＯＷからＨＩＧＨに変化する。従ってこの状態では、出力Ｑ１乃至Ｑ６がＨＩＧＨで、出力Ｑ７及びＱ８がＬＯＷになる。
【００５４】
このように信号線Ａ及びＢに交互にＨＩＧＨパルスを供給することで、出力Ｑ１乃至Ｑ８のうちでＨＩＧＨである出力の数を一つずつ増やしていくことが出来る。なお出力Ｑ１乃至Ｑ８のうちでＨＩＧＨである出力は左側に、ＬＯＷである出力は右側に纏まっている。
クロック信号ＣＬＫ１の立ち上がりエッジを遅らせる必要がある場合には、信号線Ｃ及びＤに交互にＨＩＧＨパルスを供給する。まず図９に示される初期状態に於て、信号線ＣにＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ１０５−４がオンになる。このときＮＭＯＳトランジスタ１０７−４がオンであるので、ＮＡＮＤ回路１０３−４の出力がグランドに接続されて、強制的にＨＩＧＨからＬＯＷに変化させられる。従ってインバータ１０２−４の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路１０３−４とインバータ１０２−４からなるラッチに保持される。またこの時出力Ｑ４は、ＨＩＧＨからＬＯＷに変化する。従ってこの状態では、出力Ｑ１乃至Ｑ３がＨＩＧＨで、出力Ｑ４乃至Ｑ８がＬＯＷになる。
【００５５】
次に信号線ＤにＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ１０５−３がオンになる。このときＮＭＯＳトランジスタ１０７−３がオンになっているので、ＮＡＮＤ回路１０３−３の出力がグランドに接続されて、強制的にＨＩＧＨからＬＯＷに変化させられる。従ってインバータ１０２−３の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路１０３−３とインバータ１０２−３からなるラッチに保持される。またこの時出力Ｑ３は、ＨＩＧＨからＬＯＷに変化する。従ってこの状態では、出力Ｑ１乃至Ｑ２がＨＩＧＨで、出力Ｑ３及びＱ８がＬＯＷになる。
【００５６】
このように信号線Ｃ及びＤに交互にＨＩＧＨパルスを供給することで、出力Ｑ１乃至Ｑ８のうちでＬＯＷである出力の数を一つずつ増やしていくことが出来る。なお出力Ｑ１乃至Ｑ８のうちでＨＩＧＨである出力は左側に、ＬＯＷである出力は右側に纏まっている。
これらの出力信号Ｑ１乃至Ｑ８を位相調整回路２１（図３）に供給することで、信号の位相を調整する。
【００５７】
図８は、位相調整回路２１を示す。
位相調整回路２１は、ＰＭＯＳトランジスタ１１１−１乃至１１１−８、ＰＭＯＳトランジスタ１１２−０乃至１１２−８、ＮＭＯＳトランジスタ１１３−０乃至１１３−８、ＮＭＯＳトランジスタ１１４−１乃至１１４−８、及びインバータ１１５乃至１２０を含む。
【００５８】
シフトレジスタ２２からの信号Ｑ１乃至Ｑ８が夫々、ＰＭＯＳトランジスタ１１１−１乃至１１１−８とＮＭＯＳトランジスタ１１４−１乃至１１４−８のゲートに入力される。ＰＭＯＳトランジスタ１１２−０乃至１１２−８とＮＭＯＳトランジスタ１１３−０乃至１１３−８は、クロック信号ＣＬＫをゲート入力として全体で一つのインバータを形成する。従って反転クロック信号／ＣＬＫ１として、入力信号と位相関係が反転した信号が出力され、クロック信号ＣＬＫ１として、入力信号と同位相関係の信号が出力される。
【００５９】
信号Ｑ１乃至Ｑ４がＨＩＧＨで信号Ｑ５乃至Ｑ８がＬＯＷである初期状態に於ては、電源電圧側はＰＭＯＳトランジスタ１１１−１乃至１１１−４がオンであり、グランド電圧側はＮＭＯＳトランジスタ１１４−５乃至１１４−８がオンである。従ってクロック信号ＣＬＫがＨＩＧＨになるとき、これにより駆動されるＮＭＯＳトランジスタは１１３−０乃至１１３−４で計５つである。またクロック信号ＣＬＫがＬＯＷになるとき、これにより駆動されるＰＭＯＳトランジスタは１１２−０及び１１２−５乃至１１２−８で計５つである。従ってクロック信号ＣＬＫの立ち上がりエッジに対応する駆動力と、立ち下がりエッジに対応する駆動力が等しい。
【００６０】
ここで信号Ｑ１乃至Ｑ８のうちでＨＩＧＨである信号の数が多くなると、駆動されるＮＭＯＳトランジスタの数が多くなり、クロック信号ＣＬＫの立ち上がりエッジに対応する駆動力が大きくなると共に、駆動されるＰＭＯＳトランジスタの数が少なくなり、クロック信号ＣＬＫの立ち下がりエッジに対応する駆動力が小さくなる。従ってクロック信号ＣＬＫ１の立ち上がりエッジの遷移時間が短くなり、結果として立ち上がりエッジが進むことになる。またクロック信号ＣＬＫ１の立ち下がりエッジの遷移時間は長くなるので、結果として立ち下がりエッジが遅れることになる。
【００６１】
逆に信号Ｑ１乃至Ｑ８のうちでＨＩＧＨである信号の数が少なくなると、駆動されるＮＭＯＳトランジスタの数が少なくなり、クロック信号ＣＬＫの立ち上がりエッジに対応する駆動力が小さくなると共に、駆動されるＰＭＯＳトランジスタの数が多くなり、クロック信号ＣＬＫの立ち下がりエッジに対応する駆動力が大きくなる。従ってクロック信号ＣＬＫ１の立ち上がりエッジの遷移時間が長くなり、結果として立ち上がりエッジが遅れることになる。またクロック信号ＣＬＫ１の立ち下がりエッジの遷移時間は短くなるので、結果として立ち下がりエッジが進むことになる。
【００６２】
以上のように、期間比較回路１２でクロック信号ＣＬＫ１の期間Ｔｈｉｇｈと期間Ｔｌｏｗのどちらの期間が長いのかを判断し、この判断の結果に基づいて、シフトレジスタ２２の出力信号Ｑ１乃至Ｑ８のうちでＨＩＧＨである信号の数を調整する。信号Ｑ１乃至Ｑ８のうちでＨＩＧＨである信号の数に応じて、位相調整回路２１に於て、クロック信号ＣＬＫの立ち上がりに対する駆動力と立ち下がりに対する駆動力を変化させる。これによってクロック信号ＣＬＫ１の期間Ｔｈｉｇｈと期間Ｔｌｏｗとが等しくなるように、クロック信号ＣＬＫ１の立ち上がりエッジ及び立ち下がりエッジのタイミングを調整することが出来る。
【００６３】
図９は、位相調整回路２１の変形例を示す。図９に於て、図８と同一の構成要素は同一の番号で参照される。図９の位相調整回路２１Ａに於ては、ＰＭＯＳトランジスタ１１２−０及び１１２−１とＮＭＯＳトランジスタ１１３−０及び１１３−１が、一つのインバータを形成する。
信号Ｑ１乃至Ｑ８のうちでＨＩＧＨである信号の数が多くなると、ＰＭＯＳトランジスタ１１１−１乃至１１１−８のうちで導通されるトランジスタの数が少なくなるので、インバータの電源電圧側に介在する抵抗値が大きくなり、入力信号の立ち下がりが緩慢になる。またＮＭＯＳトランジスタ１１４−１乃至１１４−８のうちで導通されるトランジスタの数が多くなるので、インバータのグランド側に介在する抵抗値が小さくなり、入力信号の立ち上がりが急峻になる。結果として立ち上がりエッジが進み、立ち下がりエッジが遅れることになる。
【００６４】
逆に信号Ｑ１乃至Ｑ８のうちでＨＩＧＨである信号の数が少なくなると、信号の立ち上がりエッジが遅れ、立ち下がりエッジが進むことになる。
図１０は、位相調整回路２１の更なる変形例を示す。図１０に於て、図８及び図９と同一の構成要素は同一の番号で参照される。図１０の位相調整回路２１Ｂに於ては、ＰＭＯＳトランジスタ１１２−０及びＮＭＯＳトランジスタ１１３−０が、一つのインバータを形成する。
【００６５】
信号Ｑ１乃至Ｑ８のうちでＨＩＧＨである信号の数が多くなると、ＰＭＯＳトランジスタ１１１−０乃至１１１−８のうちで導通されるトランジスタの数が少なくなるので、インバータの電源電圧側に介在する抵抗値が大きくなり、入力信号の立ち下がりが緩慢になる。またＮＭＯＳトランジスタ１１４−０乃至１１４−８のうちで導通されるトランジスタの数が多くなるので、インバータのグランド側に介在する抵抗値が小さくなり、入力信号の立ち上がりが急峻になる。結果として立ち上がりエッジが進み、立ち下がりエッジが遅れることになる。
【００６６】
逆に信号Ｑ１乃至Ｑ８のうちでＨＩＧＨである信号の数が少なくなると、信号の立ち上がりエッジが遅れ、立ち下がりエッジが進むことになる。
なお図１２に於て、ＰＭＯＳトランジスタ１１１−０及びＮＭＯＳトランジスタ１１４−０は、常に導通状態にある。従って、信号Ｑ１乃至Ｑ８の全てがＬＯＷ或いは全てがＨＩＧＨになっても、ＰＭＯＳトランジスタ１１２−０及びＮＭＯＳトランジスタ１１３−０で構成されるインバータの動作が停止されることはない。
【００６７】
図１１は、期間計測回路２４の第２の実施例の回路図を示す。図１１に於て、図５と同一の要素は同一の番号で参照され、その説明は省略される。
図１１の期間計測回路２４Ａは、図５のＮＡＮＤ回路９７−１乃至９７−ｎ及びＮＡＮＤ回路９８−１乃至９８−ｎの代わりに、ＮＡＮＤ回路１５０−１乃至１５０−ｎ及びＮＡＮＤ回路１５１−１乃至１５１−ｎが用いられる。期間計測回路２４Ａの動作は、図５の期間計測回路２４の動作と殆ど同一であるので説明を省略する。
【００６８】
図１２は、期間計測回路２４の第３の実施例の回路図を示す。図１２に於て、図５と同一の要素は同一の番号で参照され、その説明は省略される。
図１２の期間計測回路２４Ｂは、図５のインバータ９５−１乃至９５−ｎ／２を取り除いてＮＡＮＤ回路９２−１乃至９２−ｎからなるラッチ群の反対側の出力を用いると共に、インバータ９６−１乃至９６−ｎ／２を取り除いてＮＡＮＤ回路９４−１乃至９４−ｎからなるラッチ群の反対側の出力を用いる。期間計測回路２４Ｂの動作は、図５の期間計測回路２４の動作と殆ど同一であるので説明を省略する。
【００６９】
図１３は、期間計測回路２４の第４の実施例の回路図を示す。図１３に於て、図５と同一の要素は同一の番号で参照され、その説明は省略される。
図１３の期間計測回路２４Ｃは、図５のインバータ９５−１乃至９５−ｎ／２及びインバータ９６−１乃至９６−ｎ／２を取り除いて、ＮＡＮＤ回路９７−１乃至９７−ｎ及びＮＡＮＤ回路９８−１乃至９８−ｎからなる回路と同一構成の回路をＮＡＮＤ回路１５２−１乃至１５２−ｎ及びＮＡＮＤ回路１５３−１乃至１５３−ｎを用いて構成し、図５とは逆方向に配置したものである。期間計測回路２４Ｃの動作は、図５の期間計測回路２４の動作と殆ど同一であるので説明を省略する。
【００７０】
図１４は、期間計測回路２４の第５の実施例の回路図を示す。図１４に於て、図５と同一の要素は同一の番号で参照され、その説明は省略される。なお説明及び図面の簡略化のため、これら同一の要素の参照番号のハイフォンに続くサフィックス番号は省略する。
図５の期間計測回路２４に於ては、ＮＡＮＤ回路９７及び９８からなる回路内の各ゲートを通過して、信号が図面右側から図面左側の出力信号Ｓ５及びＳ６まで伝播する。この信号伝播にかかる時間を短縮するために、図１４の期間計測回路２４Ｄに於ては、３入力ＮＡＮＤ回路１６２−１及び１６２−２と、２入力ＮＡＮＤ回路１６３−１及び１６３−２と、２入力ＮＡＮＤ回路１６４−１及び１６４−２が用いられる。
【００７１】
ＮＡＮＤ回路１６４−１及び１６４−２のペアの出力は、複数個のゲート列を飛び越して、次段のＮＡＮＤ回路１６２−１及び１６２−２のペアの入力とＮＡＮＤ回路１６３−１及び１６３−２のペアの入力に与えられる。このＮＡＮＤ回路１６４−１及び１６４−２のペアの出力が共にＨＩＧＨの場合、このＨＩＧＨ出力は、次段のＮＡＮＤ回路１６２−１及び１６２−２の出力とＮＡＮＤ回路１６３−１及び１６３−２の出力に影響を与えない。
【００７２】
ＮＡＮＤ回路１６４−１及び１６４−２のペアの出力のうちで例えばＮＡＮＤ回路１６４−１の出力がＬＯＷの場合、次段のＮＡＮＤ回路１６２−１及びＮＡＮＤ回路１６３−１はＨＩＧＨを出力する。従って、この２つのＨＩＧＨ信号を受け取る次段のＮＡＮＤ回路１６４−１は、ＬＯＷを出力することになる。即ち、ＮＡＮＤ回路１６４−１及び１６４−２のペアの出力は、複数のゲート列を飛び越しながら、図左側の出力信号Ｓ５及びＳ６に伝播されることになる。以上に説明される以外の動作は、図５の期間計測回路２４と同一であるので説明を省略する。
【００７３】
このように図１４の期間計測回路２４Ｄは、図５の期間計測回路２４と比較して、出力信号Ｓ５及びＳ６を短時間で出力することが出来る。
図１５は、期間計測回路２４の第６の実施例の回路図を示す。図１５に於て、図５と同一の要素は同一の番号で参照され、その説明は省略される。なお説明及び図面の簡略化のため、これら同一の要素の参照番号のハイフォンに続くサフィックス番号は省略する。
【００７４】
図１５の期間計測回路２４Ｅに於ては、信号線ＳＡ及びＳＢにも遅延素子として、複数のインバータ１７０及び複数のインバータ１７１が挿入されている。ここでインバータ１７０及び１７１は、インバータ９１及び９３よりも遅延時間が若干短い。即ちインバータ９１或いは９３を伝播する信号よりも、インバータ１７０或いは１７１を伝播する信号の方が若干速く伝播する。従って、例えば、複数のインバータ９１の遅延素子列を伝播する信号Ｓ１と複数のインバータ１７０を伝播する信号Ｓ２とを考えた場合、信号Ｓ１と信号Ｓ２との間の立ち上がりエッジの時間差を、図５の期間計測回路２４よりも高い精度で計測することが出来る。
【００７５】
期間計測回路２４Ｅの上記説明以外の動作は、図５の期間計測回路２４の動作と同一であるので説明を省略する。
図１６は、期間計測回路２４の第７の実施例の回路図を示す。図１６に於て、図５と同一の要素は同一の番号で参照され、その説明は省略される。なお説明及び図面の簡略化のため、これら同一の要素の参照番号のハイフォンに続くサフィックス番号は省略する。
【００７６】
図１６の期間計測回路２４Ｆは、信号を図面右側から左側の出力信号Ｓ５及びＳ６に向けて伝播させる回路が、図５の期間計測回路２４と異なる。この回路は、複数のＮＡＮＤ回路１７２、複数のＮＡＮＤ回路１７３、２つのインバータ１７４、ラッチを構成する２つのＮＡＮＤ回路１７５、ＮＡＮＤ回路１７６、及びインバータ１７７を含む。図１６に示される各ゲートの入出力レベルは、信号Ｓ１、Ｓ２、Ｓ３、及びＳ４が図面右端まで到達し、信号線ＳＣがまだＬＯＷレベルにある状態を示す。この状態から信号線ＳＣがＨＩＧＨレベルに転じると、図面丸印で示すＮＡＮＤ回路１７３の出力レベルが、等価的にインバータとして機能する複数のＮＡＮＤ回路１７２及び１７３を通過し、更にインバータ１７４を通過して、ＮＡＮＤ回路１７５が構成するラッチに入力される。従って図１６に示される例の場合には、信号Ｓ６がＨＩＧＨとなり信号Ｓ５がＬＯＷとなる。図５の場合と同様に、信号Ｓ５及びＳ６の何れがＨＩＧＨになるかは、期間Ｔｈｉｇｈ及び期間Ｔｌｏｗの何れが長いかによって決定される。
【００７７】
図１６の期間計測回路２４Ｆを図５の期間計測回路２４と比較すれば分かるように、図１６の期間計測回路２４Ｆは比較的単純な回路構成で実現することが出来る。
図１７は、期間計測回路２４の第８の実施例の回路図を示す。図１７に於て、図１６と同一の要素は同一の番号で参照され、その説明は省略される。
【００７８】
図１７の期間計測回路２４Ｇは、図１６の期間計測回路２４ＦのＮＡＮＤ回路１７２及び１７３の代わりに、ＮＡＮＤ回路１８１及び１８２とインバータ１８３が用いられる。期間計測回路２４Ｇの基本的な動作は期間計測回路２４Ｆと同様であるので説明を省略する。
図１８は、期間計測回路２４の第９の実施例の回路図を示す。
【００７９】
図１８の期間計測回路２４Ｈは、複数のインバータ２０１、複数のＮＡＮＤ回路２０２、複数のインバータ２０３、ペア毎にラッチを構成する複数のＮＡＮＤ回路２０４、複数のＮＡＮＤ回路２０５、複数のインバータ２０６、複数のインバータ２０７、及びラッチを構成するＮＡＮＤ回路２０８及び２０９を含む。
図１８に於て、複数のインバータ２０１及び複数のＮＡＮＤ回路２０２は遅延素子列を構成し、この遅延素子列を信号Ｓ１が伝播する。信号Ｓ２は、遅延素子列と平行して配置された信号線ＳＡを伝播する。即ち、遅延素子列内を遅延しながら伝播する信号Ｓ１と、信号線ＳＡ上を遅延なしで伝播する信号Ｓ２とが、互いに競争する形となる。
【００８０】
ＮＡＮＤ回路２０４が構成するラッチ群は、信号Ｓ１が先にＨＩＧＨになると出力としてＨＩＧＨをラッチし、信号Ｓ２が先にＨＩＧＨになると出力としてＬＯＷをラッチする。図４に示されるように、入力される時点では信号Ｓ１が先にＨＩＧＨになるので、入力に近い図１８の左側のラッチ群はＨＩＧＨをラッチする。図１８の右に信号が伝播していくほど信号Ｓ１は遅れていくので、入力から遠い図５の右側のラッチ群はＬＯＷをラッチすることになる。ＬＯＷをラッチするラッチ群とＨＩＧＨをラッチするラッチ群との境界の位置が、信号Ｓ１と信号Ｓ２とのエッジ間の時間差を示すことになる。時間差が小さいほど、境界は入力側により近づくことになる。
【００８１】
ＬＯＷをラッチしたラッチ群の最も左側の出力は、図面で丸印で示されており、このＬＯＷ出力が、複数のＮＡＮＤ回路２０５及び複数のインバータ２０６からなる遅延素子列を伝播して、ＮＡＮＤ回路２０８及び２０９が構成するラッチに入力される。ここで複数のＮＡＮＤ回路２０５及び複数のインバータ２０６からなる遅延素子列は、複数のインバータ２０１及び複数のＮＡＮＤ回路２０２からなる遅延素子列と等価な回路である。従って両遅延素子列を信号が伝播する速度は等しい。
【００８２】
図１９は、図１８の期間計測回路２４Ｈに入力される信号Ｓ１、Ｓ２、及びＳ４と、ラッチを構成するＮＡＮＤ回路２０８の入力である信号ＳＳとの関係を示すタイミングチャートである。上記説明から分かるように、信号Ｓ１は、信号Ｓ２がＨＩＧＨになるまでの時間Ｔｈｉｇｈだけ遅延素子列を伝播して、ＮＡＮＤ回路２０４からなるラッチにラッチされる。ラッチされた信号は、同一の特性の遅延素子列を同一の長さだけ伝播して、信号ＳＳとしてＮＡＮＤ回路２０８に入力される。従って信号ＳＳは、図１９に示されるように、信号Ｓ２の立ち上がりから更に時間Ｔｈｉｇｈだけ遅れて立ち上がる信号である。
【００８３】
ＮＡＮＤ回路２０８及び２０９からなるラッチは、信号Ｓ４と信号ＳＳとの早いほうの立ち上がりをラッチする。従って、図１９に示される例の場合には、信号Ｓ５及びＳ６は夫々、ＬＯＷ及びＨＩＧＨとなる。このとき図１９に示されるように、クロック信号ＣＬＫ１の期間Ｔｈｉｇｈは期間Ｔｌｏｗよりも短い。逆に期間Ｔｈｉｇｈが期間Ｔｌｏｗよりも長い場合には、信号Ｓ５及びＳ６の関係も逆になる。
【００８４】
このように図１８の期間計測回路２４Ｈは、前述の何れの実施例と比較してもより単純な回路構成で実現可能であり、回路規模を小さく出来るという利点がある。なお期間Ｔｈｉｇｈと期間Ｔｌｏｗとを入れ替えても、同様の回路で２つの期間同士を比較できることは言うまでもない。
図２０は、本発明によるスキュー低減回路を半導体装置に適用する例を示す。図２０の半導体装置３００は、入力回路３０１、コア回路３０２、及び出力回路３０３を含む。入力回路３０１は外部から入力信号を受信し、受信した入力信号をコア回路３０２に供給する。またコア回路３０２からの出力信号は、出力回路３０３を介して半導体装置３００外部に出力される。
【００８５】
本発明によるスキュー低減回路は、入力回路３０１のような信号入力用の入力インターフェース回路として用いても良いし、出力回路２０３のような信号出力用の出力インターフェース回路として用いてもよい。
図２１は、本発明によるスキュー低減回路を信号入力用の入力インターフェース回路として用いた実施例を示す。図２１に於て、図３と同一の構成要素は同一の番号で参照され、その説明は省略される。
【００８６】
外部から入力バッファ１３を介して入力されるクロック信号ＣＬＫは、位相調整回路２１により位相調整され、クロック信号ＣＬＫ１として内部回路（例えば図２０のコア回路３０２）に供給される。期間比較回路１２及びシフトレジスタ２２により、クロック信号ＣＬＫ１の期間Ｔｈｉｇｈ及び期間Ｔｌｏｗが等しくなるように、位相調整回路２１が制御される。シフトレジスタ２２及び位相調整回路２１による同様の位相調整が、他の入力信号ＳＩに対しても施される。これによって、立ち上がり／立ち下がりスキューの低減された入力信号ＳＩ１を得ることが出来る。立ち上がり／立ち下がりスキューの低減された入力信号ＳＩ１は、内部回路（例えば図２０のコア回路３０２）に供給される。
【００８７】
図２２は、本発明によるスキュー低減回路を信号出力用の出力インターフェース回路として用いた実施例を示す。図２２に於て、図３と同一の構成要素は同一の番号で参照され、その説明は省略される。
図２２のスキュー低減回路は、クロック信号ＣＬＫ及び内部信号ＳＩを、内部回路（例えば図２０のコア回路３０２）から供給される。クロック信号ＣＬＫに基づいて、クロック信号ＣＬＫ及び内部信号ＳＩに含まれる立ち上がり／立ち下がりスキューを低減する。立ち上がり／立ち下がりスキューが低減された内部信号ＳＩ１は、位相調整回路２１から出力バッファ１４を介して装置外部に出力される。
【００８８】
図２３は、本発明によるスキュー低減回路を出力インターフェース回路として用いた実施例の変形例を示す。図２３に於て、図２２と同一の構成要素は同一の番号で参照され、その説明は省略される。
図２３のスキュー低減回路は、クロック信号ＣＬＫ及び内部信号ＳＩを、内部回路（例えば図２０のコア回路３０２）から供給される。クロック信号ＣＬＫに基づいて、クロック信号ＣＬＫ及び内部信号ＳＩに含まれる立ち上がり／立ち下がりスキューを低減する。立ち上がり／立ち下がりスキューが低減された内部信号ＳＩ１は、位相調整回路２１から出力バッファ１４−１を介して装置外部に出力される。
【００８９】
また出力バッファ１４−１と同一の出力バッファ１４−２及び１４−３が、クロック信号ＣＬＫ１及び反転クロック信号／ＣＬＫ１に接続されている。出力バッファ１４−２及び１４−３からの出力は、入力バッファ１３を介して、期間比較回路１２に入力される。
図２３の構成は、出力バッファ１４−１が原因となり出力信号に立ち上がり／立ち下がりスキューが含まれることを防ぐために、出力バッファ１４−１と同一の出力バッファ１４−２及び１４−３を、位相調整のためのフィードバックループに含めてある。即ち図２３の構成は、出力バッファ１４−２及び１４−３を通過した後のクロック信号ＣＬＫ１及び反転クロック信号／ＣＬＫ１に対して、立ち上がり／立ち下がりスキューを低減する。これにより出力バッファ１４−１を通過後の出力信号に於て、立ち上がり／立ち下がりスキューを低減することが出来る。なお図２３の構成に於ては、入力バッファ１３に於て生成される立ち上がり／立ち下がりスキューは、無視できる程度のものであると仮定している。
【００９０】
以上、本発明は実施例に基づいて説明されたが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形・変更が可能である。
【００９１】
【発明の効果】
請求項１乃至５の発明に於ては、クロック信号がＨＩＧＨレベルである期間とＬＯＷレベルである期間とを比較し、両期間が同一になるようにクロック信号の立ち上がりエッジ及び立ち下がりエッジの位相を調整することで、クロック信号の立ち上がり／立ち下がりスキューを低減することが出来る。またクロック信号に適用する位相調整と同一の位相調整を他の信号に適用することで、他の信号に於ける立ち上がり／立ち下がりスキューを低減することが出来る。立ち上がりエッジ及び立ち下がりエッジの位相調整は、各エッジの遷移時間を調整することで容易に実現可能であり、信号駆動力を変化させることで遷移時間を調整すれば良いので、比較的単純な構成の回路で位相調整機能を実現することが出来る。クロック信号がＨＩＧＨレベルである期間或いはＬＯＷレベルである期間は、遅延素子列に所定の信号を伝播させ、期間内に信号が通過する遅延素子の数により計測することが出来る。従って比較的単純な構成の回路で期間計測・比較を実現することが出来る。請求項１３の発明に於ては、半導体装置の入力回路に於て、外部から入力されるクロック信号がＨＩＧＨレベルである期間とＬＯＷレベルである期間とを比較し、両期間が同一になるようにクロック信号の立ち上がりエッジ及び立ち下がりエッジの位相を調整することで、クロック信号の立ち上がり／立ち下がりスキューを低減することが出来ると共に、クロック信号に適用する位相調整と同一の位相調整を他の入力信号に適用することで、他の入力信号に於ける立ち上がり／立ち下がりスキューを低減することが出来る。
【図面の簡単な説明】
【図１】本発明の原理によるスキュー低減回路の構成図である。
【図２】本発明の原理によるスキュー低減回路をクロック信号以外の他の信号のスキュー低減に適用した場合の構成図である。
【図３】本発明によるスキュー低減回路の実施例の構成図である。
【図４】図３に示される各信号を示すタイミングチャートである。
【図５】図３の期間計測回路の第１の実施例の回路図である。
【図６】図３の信号Ｓ７、Ｓ８、Ｓ９、Ｓ１０、及びＳ１１を示すタイミングチャートである。
【図７】図３のシフトレジスタの回路図である。
【図８】図３の位相調整回路の回路図である。
【図９】位相調整回路の変形例を示す回路図である。
【図１０】位相調整回路の更なる変形例を示す回路図である。
【図１１】期間計測回路の第２の実施例の回路図である。
【図１２】期間計測回路の第３の実施例の回路図である。
【図１３】期間計測回路の第４の実施例の回路図である。
【図１４】期間計測回路の第５の実施例の回路図である。
【図１５】期間計測回路の第６の実施例の回路図である。
【図１６】期間計測回路の第７の実施例の回路図である。
【図１７】期間計測回路の第８の実施例の回路図である。
【図１８】期間計測回路の第９の実施例の回路図である。
【図１９】図１８の期間計測回路の動作を説明するためのタイミングチャートである。
【図２０】本発明によるスキュー低減回路を半導体装置に適用する場合の構成を説明するための図である。
【図２１】本発明によるスキュー低減回路を信号入力用の入力インターフェース回路として用いた場合の構成図である。
【図２２】本発明によるスキュー低減回路を信号出力用の出力インターフェース回路として用いた場合の構成図である。
【図２３】本発明によるスキュー低減回路を出力インターフェース回路として用いた場合の変形例を示す構成図である。
【図２４】（Ａ）及び（Ｂ）は、クロック信号に於ける立ち上がり／立ち下がりスキューを説明するための図である。
【符号の説明】
１１、１１Ａ  位相調整回路
１２  期間比較回路
１３  入力バッファ
１４、１４−１、１４−２、１４−３  出力バッファ
２１  位相調整回路
２２  シフトレジスタ
２３−１、２３−２、２３−３、２３−４  エッジ検出回路
２４  期間計測回路
２５  バイナリカウンタ
３００  半導体装置
３０１  入力回路
３０２  コア回路
３０３  出力回路
【図１】
0003708285.tif 000002
【図２】
0003708285.tif 000003
【図３】
0003708285.tif 000004
【図４】
0003708285.tif 000005
【図５】
0003708285.tif 000006
【図６】
0003708285.tif 000007
【図７】
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【図８】
0003708285.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
0003708285.tif 000018
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
0003708285.tif 000025