(57)【特許請求の範囲】
【請求項１】
ライトコマンドより遅れてライトデータを受け取る半導体記憶装置において、
外部コマンド信号をクロック信号に同期してラッチするコマンドラッチ回路と、
前記コマンドラッチ回路に送られる前記外部コマンド信号が前記ライトコマンドである場合、イネーブル信号を出力するライトコマンド判定回路と、
前記コマンドラッチ回路の出力信号をデコードし、前記外部コマンド信号が前記ライトコマンドである場合、内部ライト信号を出力するコマンドデコーダと、
前記イネーブル信号と前記内部ライト信号とを合成し、合成信号を出力するイネーブル合成回路と、
前記合成信号に応答して活性化されるデータ入力回路と
を有することを特徴とする半導体記憶装置。
【請求項２】
前記合成信号に応答して活性化され、データストローブ信号を受け取るデータストローブ信号入力回路を更に有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記データ入力回路及び前記データストローブ信号入力回路に結合され、前記データストローブ信号の立ち上がりに応答して、前記ライトデータをラッチする第１のラッチ回路と、
前記データ入力回路及び前記データストローブ信号入力回路に結合され、前記データストローブ信号の立ち下がりに応答して、前記ライトデータをラッチする第２のラッチ回路と
を更に有することを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
アドレス信号を出力するアドレスバッファ回路部と、
前記ライトデータを所定のアドレスのメモリセルに書き込むコア回路部と、
前記内部ライト信号及び前記アドレス信号に基づいて、前記コア回路部へライト制御信号を出力するコントロール信号生成回路と
を更に有することを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、詳しくはDDR  SDRAMに好適な半導体記憶装置に関するものである。
【０００２】
近年、同期式DRAM（SDRAM）は高速化が進み、従前のものより転送レイトが２倍となるDDR  SDRAM（Double  Data  Rate  SDRAM）が提案されている。このDDR  SDRAMにおいても、他の高速動作する半導体集積回路装置と同様に高速化に伴いさらに消費電力が増大する。従って、DDR  SDRAMを構成する各内部回路について、個々に消費電力を低減させる工夫が求められている。
【０００３】
【従来の技術】
近年、SDRAMにおいて、転送レートをさらに上げることができるDDR  SDRAMが提案されている。
【０００４】
従前のSDRAMはクロック信号に同期して外部コマンドを取り込み、該外部コマンドが例えばライトコマンドの場合には、該クロック信号の後に続くクロック信号がＬレベルからＨレベルに立ち上がる立ち上がりエッジのみに同期してライトデータを入力する。
【０００５】
これに対して、DDR  SDRAMは、クロック信号に同期してライトコマンドを取り込んだ場合には、前記ライトコマンドが出力された後であって、該コマンドを取り込んだクロック信号の後に続くクロック信号がＬレベルからＨレベルに立ち上がるタイミングに前後して出力されるデータストローブ信号のＬレベルからＨレベルに立ち上がる立ち上がりエッジ及びＨレベルからＬレベルに立ち下がる立ち下がりエッジに同期してライトデータを入力している。
【０００６】
つまり、従前のSDRAMがクロック信号の立ち上がりエッジのみに同期してライトデータを入力するの対して、DDR  SDRAMは新たにデータストローブ信号を設け、同ストローブ信号の立ち上がりエッジ及び立ち下がりエッジに同期してにライトデータを取り込む。従って、DDR  SDRAMは従前のSDRAMに比べて２倍の転送レイトでライトデータを取り込み処理することが可能になる。
【０００７】
図７は、DDR SDRAMの入力回路部を説明するためのブロック回路を示す。
外部コマンド入力バッファ５１は、外部装置から外部コマンドCOMを入力すると、次段の外部コマンドラッチ回路５２に出力される。外部コマンドラッチ回路５２は、クロック入力バッファ５３を介して入力されるクロック信号CLKZの立ち上がり信号に同期して、外部コマンドラッチ回路５２に入力された外部コマンドCOMをラッチする。
【０００８】
外部コマンドラッチ回路５２でラッチされた外部コマンドCOMは、次段のコマンドデコーダ５４にてデコードされ内部コマンドとして内部コマンドラッチ回路５５にラッチされて内部回路に出力される。
【０００９】
内部コマンドラッチ回路５５は、ラッチした内部コマンドがライトコマンドの場合には、データストローブ信号入力バッファ５６及びデータ入力バッファ５７に対してイネーブル信号WRTZを出力する。データストローブ信号入力バッファ５６はイネーブル信号WRTZにて活性化され、ＬレベルからＨレベルに立ち上がり再びＨレベルからＬレベルに立ち下がるデータストローブ信号DQSを外部装置から入力し、該データストローブ信号DQSを第１データラッチ回路５８と第２データラッチ回路５９に出力する。
【００１０】
一方、データ入力バッファ５７も同様に、イネーブル信号WRTZにて活性化され、外部装置から前記データストローブ信号DQSの立ち上がりと立ち下がりで外部装置からそれぞれ出力されるライトデータDQ（D1，D2）を順次入力し、第１データラッチ回路５８と第２データラッチ回路５９に出力する。第１データラッチ回路５８は、データストローブ信号DQSの前記ＬレベルからＨレベルの立ち上がりに同期して、データ入力バッファ５７から出力されるライトデータDQ（D1）をラッチする。第２ラッチ回路５９は、データストローブ信号DQSの前記ＨレベルからＬレベルの立ち下がりに同期して、データ入力バッファ５７から出力されるライトデータDQ（D2）をラッチする。
【００１１】
第１データラッチ回路５８にラッチされたライトデータD1及び第２データラッチ回路５９にラッチされたライトデータD2は、それぞれのDRAMコア回路部に出力されて、所定のアドレスのメモリセルに書き込まれる。
【００１２】
図８は、ライトコマンドにおけるクロック信号CLKZとデータストローブ信号DQSのタイミングを示すタイミングチャートである。図８に示すように、外部コマンドCOMがクロック信号CLKZでラッチされると、データストローブ信号DQSは、該外部コマンドCOMをラッチしたクロック信号CLKZの次に出力されるクロック信号CLKZを基準として、該クロック信号CLKZの１周期tCLKのプラスマイナス２５％の範囲内で最初のＬレベルからＨレベルに立ち上がることが規定されている。
【００１３】
つまり、データストローブ信号DQSが外部コマンドCOMをラッチしたクロック信号CLKZから最も早くＬレベルからＨレベルに立ち上がる時間（最小時間）tDQSSminは、クロック信号CLKZの１周期をtCLKとすると、
tDQSSmin＝０．７５・tCLK（ナノ秒）
となる。
【００１４】
又、データストローブ信号DQSが外部コマンドCOMをラッチしたクロック信号CLKZから最も遅くＬレベルからＨレベルに立ち上がる時間（最大時間）tDQSSmaxは、クロック信号CLKZの１周期をtCLKとすると、
tDQSSmax＝１．２５・tCLK（ナノ秒）
となる。
【００１５】
因みに、クロック信号CLKZの１周期tCLKが１０ナノ秒（クロック信号CLKZの周波数が１００メガヘルツ）のとき、
tDQSSmin＝０．７５・tCLK＝７．５（ナノ秒）
tDQSSmax＝１．２５・tCLK＝１２．５（ナノ秒）
となる。
【００１６】
従って、データストローブ信号DQSが、最小時間tDQSSminでＬレベルからＨレベルに立ち上がることを想定してストローブ信号入力バッファ５６及びデータ入力バッファ５７は活性化させる必要がある。
【００１７】
ところで、データストローブ信号入力バッファ５６は、最小時間tDQSSmin（＝０．７５・tCLK）後にはデータストローブ信号DQSのＬレベルからＨレベルに立ち上がる前のＬレベルの判定を終了していなければならない。さらに、データストローブ信号入力バッファ５６は、一般にカレントミラー回路にて構成されていて、非活性状態から活性状態になるのに時間を要する。
【００１８】
従って、データストローブ信号入力バッファ５６がＬレベルの判定に要する時間をT11、データストローブ信号入力バッファ５６が非活性状態から活性状態になるのに要する時間をT12とすると、データストローブ信号入力バッファ５６は、データストローブ信号DQSがＬレベルからＨレベルに立ち上がるより、少なくともT11＋T12だけ前に、イネーブル信号WRTZが入力される必要がある。
【００１９】
つまり、イネーブル信号WRTZがライトコマンドをラッチした時のクロック信号CLKの立ち上がりから出力されるのに要する時間（第１保証時間）Taは、少なくとも、
Ta=０．７５・tCLK−（T11＋T12）    （ナノ秒）
となる時間を確保する必要がある。
【００２０】
因みに、クロック信号CLKZの１周期tCLKが１０ナノ秒のとき、
Ta=７．５−（T11＋T12）    （ナノ秒）
となる。
【００２１】
一方、データ入力バッファ５７は、次段の第１及び第２データラッチ回路５８，５９のセットアップ時間だけ前記データストローブ信号DQSのＬレベルからＨレベルの立ち上がりエッジの前に活性化させておく必要がある。又、データ入力バッファ５７も同様に、一般にカレントミラー回路にて構成されていて、非活性状態から活性状態になるのに時間を要する。
【００２２】
従って、第１及び第２データラッチ回路５８，５９のセットアップ時間をT21、データ入力バッファ５７が非活性状態から活性状態になるのにようする時間をT22とすると、データ入力バッファ５７は、データストローブ信号DQSがＬレベルからＨレベルに立ち上がるより、少なくともT21＋T22だけ前に、イネーブル信号WRTZが入力される必要がある。
【００２３】
つまり、イネーブル信号WRTZがライトコマンドをラッチした時のクロック信号CLKの立ち上がりから出力されるのに要する時間（第２保証時間）Tbは、少なくとも、
Tb=０．７５・tCLK−（T21＋T22）    （ナノ秒）
となる時間を確保する必要がある。
【００２４】
因みに、クロック信号CLKZの１周期tCLKが１０ナノ秒のとき、
Tb=７．５−（T21＋T22）    （ナノ秒）
ところで、イネーブル信号WRTZがライトコマンドを取り込んだ時のクロック信号CLKの立ち上がりから出力されるまでに要した時間（累積遅延時間）Tcは、外部コマンド及びクロック信号入力バッフア５１，５３の遅延時間T31、外部コマンドラッチ回路５２のラッチ時間T32、コマンドデコーダ５４のデコード時間T33、及び、内部コマンドラッチ回路５５のラッチ時間T34にて決定される。
【００２５】
つまり、時間（累積遅延時間）Tcは
Tc＝T31＋T32＋T33＋T34       （秒）
となる。
【００２６】
しかしながら、今、クロック信号CLKZの周期tCLKを１０ナノ秒（周波数１００メガヘルツ）とするとき、T11が０．５ナノ秒、T12が１．５ナノ秒とすると、前記第１保証時間Taは
Ta=７．５−（０．５＋１．５）＝５．５  （ナノ秒）
又、T21が０．５ナノ秒、T22が１．５ナノ秒とすると、前記第２保証時間Tbは
Tb=７．５−（０．５＋１．５）＝５．５  （ナノ秒）
さらに、T31〜T33がそれぞれ２ナノ秒、及び、T34が１ナノ秒とすると、前記累積遅延時間Tcは
Tc＝２＋２＋２＋１＝７  （ナノ秒）
となる。
【００２７】
従って、Tc＞Ta、Tc＞Tbとなる。
つまり、イネーブル信号WRTZが第１及び第２保証時間Ta，Tb（５．５ナノ秒）より１．５ナノ秒遅れてデータストローブ信号入力バッファ５６及びデータ入力バッファ５７に出力されることになる。その結果、データストローブ信号DQSのＬレベルからＨレベルの立ち上がりに応答して最初のライトデータD1を取り込むことができなくなる不具合が生じる。
【００２８】
そこで、動作を保証するために、第１及び第２保証時間Ta，Tbより前に各入力バッファ５６，５７と各データラッチ回路５８，５９を活性化させていた。詳述すると、ライトコマンドが出力される前に外部装置から出力されるアクティブコマンドに基づいて入力バッファ５６，５７及びデータラッチ回路５８，５９を活性化させていた。アクティブコマンドはライトコマンドに先だって数クロック前に出力されることから、各入力バッファ５６，５７と各データラッチ回路５８，５９は余裕をもって活性化でき動作が保証されていた。
【００２９】
【発明が解決しようとする課題】
しかしながら、各入力バッファ５６，５７と各データラッチ回路５８，５９は、ライトコマンドが出力される数クロック前から活性状態となっていると、その間、各入力バッファ５６，５７とデータラッチ回路５８，５９には無駄な消費電流が流れるといった問題があった。又、ライトコマンドが出力されなくてもアクティブコマンドが出力されれば常に各入力バッファ５６，５７と各データラッチ回路５８，５９が活性化されることから、無駄な電流が消費され続けるといた問題があった。
【００３０】
本発明の目的は、確実に動作保証をすることができるとともに、消費電力の低減を図ることができる半導体記憶装置を提供することにある。
【００３１】
【課題を解決するための手段】
請求項１に記載の発明は、ライトコマンドより遅れてライトデータを受け取る半導体記憶装置において、外部コマンド信号をクロック信号に同期してラッチするコマンドラッチ回路と、前記コマンドラッチ回路に送られる前記外部コマンド信号が前記ライトコマンドである場合、イネーブル信号を出力するライトコマンド判定回路と、前記コマンドラッチ回路の出力信号をデコードし、前記外部コマンド信号が前記ライトコマンドである場合、内部ライト信号を出力するコマンドデコーダと、前記イネーブル信号と前記内部ライト信号とを合成し、合成信号を出力するイネーブル合成回路と、前記合成信号に応答して活性化されるデータ入力回路とを有することを要旨とする。
【００３９】
請求項２に記載の発明は、前記イネーブル信号及び前記内部ライト信号に応答して活性化され、データストローブ信号を受け取るデータストローブ信号入力回路を更に有することを要旨とする。
【００４０】
請求項３に記載の発明は、前記データ入力回路及び前記データストローブ信号入力回路に結合され、前記データストローブ信号の立ち上がりに応答して、前記ライトデータをラッチする第１のラッチ回路と、前記データ入力回路及び前記データストローブ信号入力回路に結合され、前記データストローブ信号の立ち下がりに応答して、前記ライトデータをラッチする第２のラッチ回路とを更に有することを要旨とする。
【００４２】
請求項４に記載の発明は、アドレス信号を出力するアドレスバッファ回路部と、前記ライトデータを所定のアドレスのメモリセルに書き込むコア回路部と、前記内部ライト信号及び前記アドレス信号に基づいて、前記コア回路部へライト制御信号を出力するコントロール信号生成回路とを更に有することを要旨とする。
【００４８】
【発明の実施の形態】
以下本発明をDDR  SDRAMに具体化した一実施形態を図面に従って説明する。
図１は、DDR  SDRAMの概略を説明するためのブロック図である。
【００４９】
DDR  SDRAMは、クロックバッファ回路部１、コマンドデコーダ回路部２、アドレスバッファ回路部３、入出力データ回路部４、コントロール信号ラッチ回路部５、モードレジスタ回路部６、コラムアドレスカウンタ回路部７、ＤＬＬ回路部８及びＤＲＡＭコア回路部９を有する。
【００５０】
クロックバッファ回路部１は、パワーダウン信号CKE及び互いに位相が１８０度の位相差を有するクロック信号CLKZ，CLKXを外部装置から入力する。クロックバッファ回路部１は、パワーダウン信号CKE及びクロック信号CLKZ，CLKXをコマンドデコーダ回路部２に出力するとともに、ＤＬＬ回路部８に出力する。尚、本実施形態では、説明の便宜上、クロック信号CLKZの周期tCLKを１０ナノ秒（周波数１００メガヘルツ）とする。
【００５１】
コマンドデコーダ回路部２は、クロックバッファ回路部１からのクロック信号CLKZに応答して、外部装置から外部コマンドCOMを入力する。外部コマンドCOMは、本実施形態では、コラムアドレスストローブ信号CAS、ライトイネーブル信号WE、チップセレクト信号CS、ロウアドレスストローブ信号RAS及びオートプリチャージイネーブル信号APとから構成されている。そして、コマンドデコーダ回路部２は、クロック信号CLKZに応答して、その時に外部コマンドCOM、即ち、各信号CAS，WE，CS，RAS，APの状態（Ｈレベル又はＬレベル）からライトコマンド、リードコマンド等の各種のコマンドをデコードする。そして、コマンドデコーダ回路部２は外部コマンドCOMからこれらデコードした各種コマンドを内部コマンド及びイネーブル信号等としてアドレスバッファ回路部３、入出力データ回路部４、コントロール信号ラッチ回路部５及びモードレジスタ回路部６に出力する。
【００５２】
アドレスバッファ回路部３は、コマンドデコーダ回路部２からの内部コマンドに基づいて外部装置からアドレス信号A0〜A11とバンクアドレス信号BA0，BA1を入力する。アドレスバッファ回路部３は、入力したアドレス信号A0〜A11及びバンクアドレス信号BA0，BA1に基づくアドレスデータをコントロール信号ラッチ回路部５、モードレジスタ回路部６及びコラムアドレスカウンタ回路部７に出力する。又、アドレスバッファ回路部３は、アドレス信号A0〜A11に基づくロウアドレスデータをＤＲＡＭコア回路部９に出力する。
【００５３】
入出力データ回路部４は、コマンドデコーダ回路部２からのイネーブル信号に基づいて活性化され、外部装置から第２のクロック信号（データサンプリングクロック信号）としてのデータストローブ信号DQS、ライトデータDQ0〜DQ7、データマスク信号DMを入力する。入出力データ回路部４は、データストローブ信号DQSの立ち上がりエッジ及び立ち下がりエッジに応答してライトデータDQ0〜DQ7を入力しラッチする。
【００５４】
尚、データストローブ信号DQSは、本実施形態では、前記従来技術で説明したデータストローブ信号DQSと同じである。つまり、図８に示すように、外部コマンドCOMがクロック信号CLKZでラッチされると、データストローブ信号DQSは、該外部コマンドCOMをラッチしたクロック信号CLKZの次に出力されるクロック信号CLKZを基準として、該クロック信号CLKZの１周期tCLKのプラスマイナス２５％の範囲内で最初のＬレベルからＨレベルに立ち上がることが規定されている。
【００５５】
そして、ラッチしたライトデータDQ0〜DQ7をＤＲＡＭコア回路部９に出力する。又、入出力データ回路部４は、コマンドデコーダ回路部２からの内部コマンドに基づいてＤＲＡＭコア回路部９からリードデータDQ0〜DQ7を出力するようになっている。
【００５６】
コントロール信号ラッチ回路部５は、前記コマンドデコーダ回路部２からの内部コマンド及びアドレスバッファ回路部３からのアドレスデータを入力する。そして、コントロール信号ラッチ回路部５は、これら内部コマンド及びアドレスデータに基づいてＤＲＡＭコア回路部９に対してライトデータの書き込み、リードデータの読み出し、リフレッシュ等の各種の処理動作のための制御信号を出力する。
【００５７】
モードレジスタ回路部６は、コマンドデコーダ回路部２からの内部コマンド及びアドレスバッファ回路部３からのアドレスデータを入力する。そして、モードレジスタ回路部６は、これら内部コマンド及びアドレスデータに基づいてＤＲＡＭコア回路部９に対して行う各種の処理動作のモードを保持するようになっている。
【００５８】
コラムアドレスカウンタ回路部７は、アドレスバッファ回路部３からアドレス信号A0〜A11に基づくコラムアドレスデータを入力する。そして、コラムアドレスカウンタ回路部７は、モードレジスタ回路部６のモードに基づいてコラムアドレスデータをＤＲＡＭコア回路部９に出力する。
【００５９】
ＤＬＬ（Delay  Locked  Loop）回路部８は、クロックバッファ回路部１からのクロック信号CLKZ，CLKXを入力し、種々の周波数のクロックを生成し、入出力データ回路部４等に出力するようになっている。
【００６０】
ＤＲＡＭコア回路部９は、アドレスバッファ回路部３からのロウアドレスデータ、コントロール信号ラッチ回路部５からの制御信号、コラムアドレスカウンタ回路部７からコラムアドレスデータを入力する。ＤＲＡＭコア回路部９は、制御信号及びアドレスデータに基づいて内蔵したメモリセルアレイに対してライトデータの書き込み、リードデータの読み出し、リフレッシュ等の各種の処理動作を実行する。従って、ＤＲＡＭコア回路部９は、入出力データ回路部４から入力されたライトデータDQ0〜DQ7を制御信号及びアドレスデータに基づいて所定のアドレスのメモリセルに書き込む。
【００６１】
次に、前記入出力データ回路部４に設けたライトデータを外部装置から入力するライトデータ入力回路部について説明する。尚、ライトデータ入力回路部は８ビットのライトデータDQ0〜DQ7を入力するために８個用意されていて、それぞれ同じ回路構成である。従って、説明の便宜上、１つのライトデータ入力回路について説明する。又、説明の便宜上、ライトデータDQ0〜DQ7を単にライトデータDQとする。
【００６２】
図２は前記入出力データ回路部４中のライトデータ入力回路部を説明するための要部ブロック図を示す。図２において、ライトデータ入力回路部はデータ入力バッファ１１、クロック信号入力バッファとしてのデータストローブ信号入力バッファ１２、第１データラッチ回路１３及び第２データラッチ回路１４を有している。
【００６３】
データ入力バッファ１１はコマンドデコーダ回路部２からのイネーブル信号DSENZがＨレベルに立ち上がると活性化される。そして、データ入力バッファ１１は活性化されることにより、外部装置からの書き込み用のデータDQ（D1，D2，D3…）を入力し、該データDQ（D1，D2，D3…）を第１データラッチ回路１３と第２データラッチ回路１４に出力するようになっている。
【００６４】
図４は、データ入力バッファ１１の回路図を示す。データ入力バッファ１１は、カレントミラー形のバッファ回路であって、差動増幅部を構成するＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）Q1，Q2、定電流部を構成するＮＭＯＳトランジスタQ3、カレントミラー部を構成するＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）Q4，Q5を有する。増幅用のＮＭＯＳトランジスタQ1，Q2は、それぞれソースが、ＮＭＯＳトランジスタQ3を介して接地されている。
【００６５】
ＮＭＯＳトランジスタQ1のドレインは、ＰＭＯＳトランジスタQ4を介して高電位電源電圧Vddの電源線に接続されている。ＮＭＯＳトランジスタQ2のドレインは、ＰＭＯＳトランジスタQ5を介して高電位電源電圧Vddの電源線に接続されている。又、ＰＭＯＳトランジスタQ4，Q5は、それぞれ制御用のＰＭＯＳトランジスタQ6，Q7が並列に接続されている。さらに、ＰＭＯＳトランジスタQ4，Q5のゲートは、ＮＭＯＳトランジスタQ2のドレインに接続されている。さらに又、ＮＭＯＳトランジスタQ1のドレインは、インバータ回路１５を介して前記第１及び第２データラッチ回路１３，１４に接続されている。
【００６６】
そして、ＮＭＯＳトランジスタQ1のゲートには、ライトデータDQ（D1，D2，D3…）が入力される。ＮＭＯＳトランジスタQ2のゲートには、基準電圧Vrefが入力される。又、ＮＭＯＳトランジスタQ3及びＰＭＯＳトランジスタQ6，Q7のゲートには、イネーブル信号DSENZが入力されるようになっている。
【００６７】
従って、イネーブル信号DSENZがＬレベルのとき、ＰＭＯＳトランジスタQ6，Q7がオン状態になるが、ＮＭＯＳトランジスタQ3がオフ状態になるため、データ入力バッファ１１は非活性状態となる。従って、データ入力バッファ１１は、非活性状態ではライトデータDQを外部装置から入力しても動作することはなく、インバータ回路１５の出力は常にＬレベルとなる。
【００６８】
一方、イネーブル信号DSENZがＬレベルからＨレベルになると、ＰＭＯＳトランジスタQ6，Q7がオフ状態になるが、ＮＭＯＳトランジスタQ3がオン状態になるため、データ入力バッファ１１は活性状態となる。そして、イネーブル信号DSENZがＬレベルからＨレベルになって、データ入力バッファ１１が活性状態となるまでの時間（活性化時間T22）は、１．５ナノ秒である。
【００６９】
ところで、データ入力バッファ１１は、次段の第１及び第２データラッチ回路１３，１４のセットアップ時間T21だけ前記データストローブ信号DQSのＬレベルからＨレベルの立ち上がりエッジの前に活性化させておく必要がある。本実施形態では、このセットアップ時間T21は０．５ナノ秒である。
【００７０】
従って、前記第２保証時間Tbは、
0003708729.tif 000002
となる。
【００７１】
その結果、ＬレベルからＨレベルとなるイネーブル信号DSENZは、ライトコマンドを入力してから５．５ナノ秒以下でデータ入力バッファ１１に入力される必要がある。
【００７２】
この活性状態において、ＮＭＯＳトランジスタQ1のゲートに、Ｈレベル（基準電圧Vrefより高い電位）のライトデータDQが入力されると、ＮＭＯＳトランジスタQ1のドレインの電位は下がり、インバータ回路１５の出力はＨレベルとなる。又、ＮＭＯＳトランジスタQ1のゲートに、Ｌレベル（基準電圧Vrefより低い電位）のライトデータDQが入力されると、ＮＭＯＳトランジスタQ1のドレインの電位は上がり、インバータ回路１５の出力はＬレベルとなる。つまり、データ入力バッファ１１は、活性状態ではライトデータDQを外部装置から入力しそのライトデータDQをそのまま前記第１及び第２データラッチ回路１３，１４に出力する。
【００７３】
データストローブ信号入力バッファ１２はコマンドデコーダ回路部２からのイネーブル信号DSENZがＨレベルに立ち上がると活性化される。そして、データストローブ信号入力バッファ１１は活性化されることにより、外部装置からのデータストローブ信号DQSを入力し、該データストローブ信号DQSをラッチ信号として第１データラッチ回路１３と第２データラッチ回路１４に出力するようになっている。
【００７４】
データストローブ信号入力バッファ１２の回路構成は、図４に示す前記データ入力バッファ１１と同じであって、トランジスタQ1のゲートにライトデータDQに代わってデータストローブ信号DQSが入力される点が相違するだけである。従って、イネーブル信号DSENZがＬレベルのとき、データストローブ入力バッファ１２は非活性状態となる。その結果、データストローブ信号入力バッファ１２は、非活性状態ではデータストローブ信号DQSを外部装置から入力しても動作することはなく、出力は常にＬレベルとなる。
【００７５】
一方、イネーブル信号DSENZがＬレベルからＨレベルになると、データストローブ信号入力バッファ１２は活性状態となる。そして、イネーブル信号DSENZがＬレベルからＨレベルになって、データストローブ信号入力バッファ１２が活性状態となるまでの時間（活性化時間T12）は、データ入力バッファ１１と同様に、１．５ナノ秒である。
【００７６】
この活性状態において、データストローブ信号入力バッファ１２は、まず前記Ｈレベルに立ち上がる前のデータストローブ信号DQSがＬレベルであることを判定する。このデータストローブ信号DQSがＬレベルであることを判定するに要する時間T11は、０．５ナノ秒である。
【００７７】
従って、前記第１保証時間Taは、
0003708729.tif 000003
となる。
【００７８】
その結果、ＬレベルからＨレベルとなるイネーブル信号DSENZは、ライトコマンドを入力してから５．５ナノ秒以下でデータストローブ信号入力バッファ１２に入力される必要がある。
【００７９】
この活性状態において、Ｈレベル（基準電圧Vrefより高い電位）のデータストローブ信号DQSが入力されると、データストローブ信号入力バッファ１２の出力はＨレベルとなる。又、Ｌレベル（基準電圧Vrefより低い電位）のデータストローブ信号DQSが入力されると、データストローブ信号入力バッファ１２の出力はＬレベルとなる。つまり、データストローブ信号入力バッファ１２は、活性状態ではデータストローブ信号DQSを外部装置から入力しそのデータストローブ信号DQSをそのままラッチ信号として前記第１及びデータラッチ回路１３，１４に出力する。
【００８０】
第１データラッチ回路１３は、データストローブ信号入力バッファ１２から出力されるデータストローブ信号DQSの立ち上がりエッジに応答して、その時にデータ入力バッファ１１から出力されるライトデータDQ（D1）をラッチする。そして、そのラッチしたライトデータDQ（D1）はＤＲＡＭコア回路部９に出力される。
【００８１】
一方、第２データラッチ回路１４は、データストローブ信号入力バッファ１２から出力されるデータストローブ信号DQSの立ち下がりエッジに応答して、その時にデータ入力バッファ１１から出力されるライトデータDQ（D2）をラッチする。そして、そのラッチしたライトデータDQ（D2）はＤＲＡＭコア回路部９に出力される。
【００８２】
次に、データ入力バッファ１１及びデータストローブ信号入力バッファ１２を活性状態にするイネーブル信号DSENZを生成する生成回路を図２に従って説明する。
【００８３】
クロック入力バッファ２１は、前記クロックバッファ回路部１に設けられた入力バッファであって、第１のクロック信号としてのクロック信号CLKZを入力し、同クロック信号CLKZをラッチ信号として出力する。クロック入力バッファ２１の回路構成は、図４に示す前記データ入力バッファ１１と同じであって、トランジスタQ1のゲートにライトデータDQに代わってクロック信号CLKZが、トランジスタQ3，Q6，Q7のゲートにイネーブル信号DSENZに代わってパワーダウン信号CKEが入力される点が相違するだけである。
【００８４】
従って、パワーダウン信号CKEがＬレベルのとき、クロック入力バッファ２１は非活性状態となる。その結果、クロック入力バッファ２１は、非活性状態ではクロック信号CLKZを外部装置から入力しても動作することはなく、出力は常にＬレベルとなる。
【００８５】
一方、パワーダウン信号CKEがＬレベルからＨレベルになると、クロック入力バッファ２１は活性状態となる。この活性状態において、クロック信号CLKZが入力されると、クロック入力バッファ２１は同クロック信号CLKXを出力する。そして、このクロック入力バッファ２１において、クロック信号CLKXを入力して出力するまでの時間（遅延時間Td0）は、２ナノ秒である。
【００８６】
外部コマンド入力バッファ２２は、前記コマンドデコーダ回路部２に設けられた入力バッファであって、コラムアドレスストローブ信号CAS、ライトイネーブル信号WE、チップセレクト信号CS、ロウアドレスストローブ信号RASからなる外部コマンドCOMを入力し、同外部コマンドCOMを出力する。外部コマンド入力バッファ２２は４個の入力バッファから構成されている。そして、その４個の入力バッファの回路構成は、図４に示す前記データ入力バッファ１１と同じであって、それぞれトランジスタQ1のゲートにライトデータDQに代わってコラムストローブ信号CAS、ライトイネーブル信号WE、チップセレクト信号CS、ロウアドレスストローブ信号RASが、トランジスタQ3，Q6，Q7のゲートにイネーブル信号DSENZに代わってパワーダウン信号CKEが入力される点が相違するだけである。
【００８７】
従って、パワーダウン信号CKEがＬレベルのとき、外部コマンド入力バッファ２２は非活性状態となる。その結果、外部コマンド入力バッファ２２は、非活性状態では外部コマンドCOMを外部装置から入力しても動作することはなく、出力は常にＬレベルとなる。
【００８８】
一方、パワーダウン信号CKEがＬレベルからＨレベルになると、外部コマンド入力バッファ２２は活性状態となる。この活性状態において、コラムアドレスストローブ信号CAS、ライトイネーブル信号WE、チップセレクト信号CS、ロウアドレスストローブ信号RASからなる外部コマンドCOMが入力されると、外部コマンド入力バッファ２２は同外部コマンドCOMを出力する。そして、この外部コマンド入力バッファ２２において、外部コマンドCOMを入力して出力するまでの時間（遅延時間Td1）は、２ナノ秒である。
【００８９】
尚、本実施形態では、外部コマンド入力バッファ２２から出力されるコラムアドレスストローブ信号CAS、ライトイネーブル信号WE、チップセレクト信号CS、ロウアドレスストローブ信号RASからなる外部コマンドCOMを、コラムアドレスストローブ信号CASMZ、ライトイネーブル信号WEMZ、チップセレクト信号CSMZ、ロウアドレスストローブ信号RASMZからなる外部コマンドCOMとして外部コマンドラッチ回路２３に出力する。
【００９０】
外部コマンドラッチ回路２３は、前記クロック入力バッファ２１からのクロック信号CLKZの立ち上がりエッジに応答して、その時の外部コマンド入力バッファ２２から出力されるコラムアドレスストローブ信号CASMZ、ライトイネーブル信号WEMZ、チップセレクト信号CSMZ、ロウアドレスストローブ信号RASMZからなる外部コマンドCOMをラッチする。外部コマンドラッチ回路２３はコマンドデコーダ回路部２に設けられたラッチ回路であって、４個のラッチ回路から構成されている。そして、その４個のラッチ回路は、外部コマンドCOMを構成するコラムアドレスストローブ信号CASMZ、ライトイネーブル信号WEMZ、チップセレクト信号CSMZ、ロウアドレスストローブ信号RASMZをそれぞれラッチする。外部コマンドラッチ回路２３は、このラッチした外部コマンドCOMを次段のコマンドデコーダ２４に出力する。そして、この外部コマンドラッチ回路２３において、外部コマンドCOMをラッチし出力するまでの時間（遅延時間Td2）は、２ナノ秒である。
【００９１】
コマンドデコーダ２４は前記コマンドデコーダ回路部２に設けられたデコーダであって、外部コマンドCOM（４個の信号CASMZ，WEMZ，CSMZ，RASMZ）に基づいてライトコマンド、リードコマンド、リフレッシュコマンド等の各種コマンドをデコードし、内部コマンドとして内部コマンドラッチ回路２５に出力する。そして、このコマンドデコーダ２４において、外部コマンドCOMを入力してデコードし内部コマンドとして出力するまでの時間（遅延時間Td3）は、２ナノ秒である。
【００９２】
ライトイネーブル信号生成回路を構成する内部コマンドラッチ回路２５はコマンドデコーダ回路部２に設けたラッチ回路であって、ラッチした内部コマンドを前記コントロール信号ラッチ回路部５及びモードレジスタ回路部６に出力する。又、内部コマンドラッチ回路２５は、コマンドデコーダ２４がデコードした内部コマンドがライトコマンドである場合、ライトコマンドをラッチしたとしてＨレベルの第２のライトイネーブル信号WRTZを出力する。そして、この内部コマンドラッチ回路２５において、内部コマンド（ライトコマンド）を入力して第２のライトイネーブル信号WRTZを出力するまでの時間（遅延時間Td4）は、１ナノ秒である。
【００９３】
コマンドデコーダ回路部２は、ライトコマンド判定回路２６及びイネーブル合成回路２７を備えている。ライトコマンド判定回路２６は、前記外部コマンド入力バッファ２２からのコラムアドレスストローブ信号CASMZ、ライトイネーブル信号WEMZ、チップセレクト信号CSMZ、ロウアドレスストローブ信号RASMZからなる外部コマンドCOMを入力し、該外部コマンドCOMがライトコマンドであるとき、Ｈレベルの第１のライトイネーブル信号DSZを出力する。
【００９４】
尚、本実施形態では、外部コマンドCOMを構成するコラムアドレスストローブ信号CASMZ、ライトイネーブル信号WEMZ及びチップセレクト信号CSMZがＨレベルであって、ロウアドレスストローブ信号RASMZがＬレベルの時、ライトコマンドとなる。
【００９５】
ライトコマンド判定回路２６は、図３に示すように、アンド回路３１とインバータ回路３２を有している。アンド回路３１は４入力端子のアンド回路であって、コラムアドレスストローブ信号CASMZ、ライトイネーブル信号WEMZ及びチップセレクト信号CSMZを入力するとともに、ロウアドレスストローブ信号RASMZをインバータ回路３２を介して入力する。従って、ロウアドレスストローブ信号RASMZがＬレベルで、他の３の信号CASMZ，WEMZ，CSMZがＨレベルの時には、ライトコマンド判定回路２６はＨレベルの第１のライトイネーブル信号DSZを出力する。そして、このライトコマンド判定回路２６において、外部コマンドCOM（信号CASMZ，WEMZ，CSMZ，RASMZ）を入力して第１のライトイネーブル信号DSZを出力するまでの時間（遅延時間Td5）は、１ナノ秒である。
【００９６】
イネーブル合成回路２７は、図３に示すように、オア回路３３にて構成それている。オア回路３３は２入力端子のオア回路であって、前記ライトコマンド判定回路２６からのＨレベルの第１のライトイネーブル信号DSZと、内部コマンドラッチ回路２５からのＨレベルの第２のライトイネーブル信号WRTZを入力する。そして、オア回路３３（イネーブル合成回路２７）は、第１のライトイネーブル信号DSZと第２のライトイネーブル信号WRTZの少なくともいずれか一方が入力されると、同信号に応答してＨレベルのイネーブル信号DSENZを出力する。そして、このイネーブル合成回路２７において、第１のライトイネーブル信号DSZ又は第２のライトイネーブル信号WRTZを入力してイネーブル信号DSENZを出力するまでの時間（遅延時間Td6）は、０．５ナノ秒である。
【００９７】
ところで、外部コマンド入力バッファ２２にライトコマンドの外部コマンドCOMが入力されてから、第１のライトイネーブル信号DSZに基づいてイネーブル信号DSENZを出力するまでに要する時間DT1は、外部コマンド入力バッファ２２、ライトコマンド判定回路２６及びイネーブル合成回路２７の各遅延時間Td1，Td5，Td6の合計に外部コマンド（ライトコマンド）のクロック信号CLKZに対するセットアップ時間（＝−０．１５tCKL）を加算した時間となる。尚、前記セットアップ時間（＝−０．１５tCKL）を考慮する理由は、取り込むクロック信号CLKZの立ち上がり前のセットアップ時間には外部コマンド（ライトコマンド）は出力され外部コマンド入力バッファ２２に入力されているからである。
【００９８】
従って、時間DT1は、
0003708729.tif 000004
となる。
【００９９】
一方、外部コマンド入力バッファ２２にライトコマンドの外部コマンドCOMが入力されてから、第２のライトイネーブル信号WRTZに基づいてイネーブル信号DSENZを出力するまでに要する時間DT2は、外部コマンド入力バッファ２２、外部コマンドラッチ回路２３、コマンドデコーダ２４、内部コマンドラッチ回路２５の各遅延時間Td1，Td2，Td3，Td4，Td6の合計となる。即ち、
0003708729.tif 000005
従って、第１のライトイネーブル信号DSZに基づいてイネーブル信号DSENZが出力される時間DT1（２．０ナノ秒）のほうが、第２のライトイネーブル信号WRTZに基づいてイネーブル信号DSENZが出力される時間DT2（８．５ナノ秒）より６．５ナノ秒短い。
【０１００】
つまり、第１のライトイネーブル信号DSZは外部コマンド入力バッファ２２及びライトコマンド判定回路２６を介して生成されるのに対して、第２のライトイネーブル信号WRTZは外部コマンド入力バッファ２２、外部コマンドラッチ回路２３、コマンドデコーダ２４及び内部コマンドラッチ回路２５を介して生成されるため、通過する回路が多い分だけ第１のライトイネーブル信号DSZは速くイネーブル合成回路２７に出力される。しかも、ライトコマンド判定回路２６は、図３から明らかなように、アンド回路３１とインバータ回路３２からなる非常に簡単な回路構成であるので、ライトコマンド判定回路２６の遅延時間Td5は１ナノ秒と非常に短くすることができる。
【０１０１】
しかも、イネーブル合成回路２７も同様に、図３から明らかなように、オア回路３３からなる非常に簡単な回路構成であるので、イネーブル合成回路２７の遅延時間Td6も０．５ナノ秒と非常に短くすることができる。その結果、第１のライトイネーブル信号DSZに基づくイネーブル信号DSENZは、ライトコマンドの外部コマンドCOMを外部装置から外部コマンド入力バッファ２２に入力されると、時間DT1（２．０ナノ秒）で前記データ入力バッファ１１及びデータストローブ信号入力バッファ１２に入力される。
【０１０２】
従って、データ入力バッファ１１及びデータストローブ信号入力バッファ１２は、ライトコマンドの外部コマンドCOMを外部装置から外部コマンド入力バッファ２２に入力されると、時間DT1（２．０ナノ秒）でＨレベルに立ち上がるイネーブル信号DSENZが入力される。つまり、前記第１保証時間Ta（５．５ナノ秒）、第２保証時間Tb（５．５ナノ秒）より速くデータ入力バッファ１１及びデータストローブ信号入力バッファ１２に出力される。
【０１０３】
次に上記のように構成したDDR  SDRAMの特徴を以下に記載する。
（１）本実施形態では、ライトコマンド判定回路２６及びイネーブル合成回路２７を設けた。そして、ライトコマンド判定回路２６にて外部コマンド入力バッファ２２から外部コマンドCOMを直接入力し、該外部コマンドCOMがライトコマンドである場合には第１のライトイネーブル信号DSZを直ちにイネーブル合成回路２７に出力する。イネーブル合成回路２７は、第１のライトイネーブル信号DSZをイネーブル信号DSENZとして前記データ入力バッファ１１及びデータストローブ信号入力バッファ１２に出力するようにした。
【０１０４】
つまり、ライトコマンド判定回路２６にて外部コマンド入力バッファ２２から外部コマンドCOMを直接入力しイネーブル信号DSENZとなる第１のライトイネーブル信号DSZを生成した。従って、従来のように内部コマンドラッチ回路がラッチした内部コマンドに基づいてイネーブル信号を生成するよりも速く出力することができ、しかも、第１及び第２保証時間Ta，Tb（５．５ナノ秒）より速い時間DT1（２．０ナノ秒）でデータ入力バッファ１１及びデータストローブ信号入力バッファ１２に出力することがてきる。その結果、各入力バッファ１１，１２と各データラッチ回路１３，１４は余裕をもって活性化でき動作を保証することができる。
【０１０５】
しかも、本実施形態では、３．５ナノ秒（＝５．５−２．０）のマージンがあるため、クロック信号CLKZの周波数をさらに上げても動作可能である。
（２）本実施形態では、ライトコマンドの外部コマンドCOMに基づいてイネーブル信号DSENZが生成される。従って、従来のようにライトコマンドの外部コマンドが出力される前のアクティブコマンドの外部コマンドに基づいてイネーブル信号が生成されて各入力バッファと各データラッチ回路が活性化されるのに比べて、各入力バッファ１１，１２と各データラッチ回路１３，１４は無駄な動作はなくなり電流消費が低減される。
【０１０６】
（３）本実施形態では、イネーブル合成回路２７（オア回路３３）を設けた。そして、イネーブル合成回路２７（オア回路３３）はライトコマンド判定回路２６からの第１のライトイネーブル信号DSZの他に、内部コマンドラッチ回路２５からの第２のライトイネーブル信号WRTZをイネーブル信号DSENZとして出力するようにした。
【０１０７】
従って、まだライト動作が完全に終了されていない状態で、ライトコマンドの外部コマンドCOMに続く次の新たな別の外部コマンドCOMが入力された時、第１のライトイネーブル信号DSZが消失しても、第２のライトイネーブル信号WRTZが出力されている。従って、同第２のライトイネーブル信号WRTZに基づくイネーブル信号DSENZに基づいてデータ入力バッファ１１及びデータストローブ信号入力バッファ１２は活性化されている。その結果、ライト動作が完全に終了するまで確実に動作を保証することができる。
【０１０８】
（４）本実施形態では、ライトコマンド判定回路２６はアンド回路３１とインバータ回路３２で構成し、イネーブル合成回路２７はオア回路３３で構成した。つまり、ライトコマンド判定回路２６及びイネーブル合成回路２７は非常に簡単な回路で構成したので、遅延時間Td5，Td6を短くでき時間DT1の短縮化に貢献することができるとともに、回路規模の大型化を抑制することができる。
【０１０９】
尚、発明の実施の形態は、上記実施形態に限定されるものではなく、以下のように実施してもよい。
・前記実施形態では、ライトコマンド判定回路２６は外部コマンド入力バッファ２２からの外部コマンドCOMを入力し、同外部コマンドCOMがライトコマンドのときに第１のライトイネーブル信号DSZを出力した。これを、図５に示すように、ライトコマンド判定回路２６は外部コマンドラッチ回路２３がラッチした外部コマンド入力バッファ２２からの外部コマンドCOMを入力する。そして、ライトコマンド判定回路２６は外部コマンドラッチ回路２３がラッチした外部コマンドCOMがライトコマンドのときに第１のライトイネーブル信号DSZをイネーブル合成回路２７に出力するようにしている。
【０１１０】
この場合には、ライトコマンド判定回路２６に入力される外部コマンドCOMのタイミングは、外部コマンドラッチ回路２３を介して入力される分だけ遅延する。しかしながら、その遅延時間（ラッチ時間）Td2は、上記実施形態の場合、２ナノ秒である。従って、外部コマンド入力バッファ２２にライトコマンドの外部コマンドCOMが入力されてから、第１のライトイネーブル信号DSZに基づいてイネーブル信号DSENZを出力するまでに要する時間DT1は、外部コマンド入力バッファ２２、外部コマンドラッチ回路２３、ライトコマンド判定回路２６及びイネーブル合成回路２７の各遅延時間Td1，Td2，Td5，Td6の合計である。即ち、
0003708729.tif 000006
となる。
【０１１１】
つまり、前記第１保証時間Ta（５．５ナノ秒）、第２保証時間Tb（５．５ナノ秒）で、データ入力バッファ１１及びデータストローブ信号入力バッファ１２にイネーブル信号DSENZが出力されるため、上記実施形態と同様に各入力バッファ１１，１２及び各データラッチ回路１３，１４の動作は保証される。
【０１１２】
従って、この場合も同様に無駄な動作はなくなり電流消費を低減させることができる。尚、この場合のライトコマンド判定回路２６及びイネーブル合成回路２７も図３に示す回路と同じ回路構成となる。そして、ライトコマンド判定回路２６に入力される外部コマンドCOMが外部コマンドラッチ回路２３から入力される点が相違する。
【０１１３】
・さらに、図２に示すライトコマンド判定回路２６と、図５に示すコマンド判定回路２６をあわせもったライトデータ入力回路部に具体化してもよい。すなわち、図６に示すように、外部コマンド入力バッファ２２からの外部コマンドCOMを入力し同外部コマンドCOMがライトコマンドのときに第１のライトイネーブル信号DSZaを出力するライトコマンド判定回路２６ａと、外部コマンドラッチ回路２３がラッチした外部コマンドCOMを入力しそのラッチした外部コマンドCOMがライトコマンドのときに第１のライトイネーブル信号DSZbを出力するライトコマンド判定回路２６ｂとを設ける。そして、この２つの第１のライトイネーブル信号DSZa，DSZbを第２のライトイネーブル信号WRTZとともにイネーブル合成回路２７に出力するようにしている。
【０１１４】
従って、この場合には、イネーブル信号DSENZがＨレベルに立ち上がる時間は、第１のライトイネーブル信号DSZaに基づいて決定されるため前記実施形態と同じになり、各入力バッファ１１，１２と各データラッチ回路１３，１４は余裕をもって活性化でき動作を保証することができる。
【０１１５】
しかも、イネーブル信号DSENZは後続の第１のライトイネーブル信号DSZbに基づいて生成し続けるため、第１のライトイネーブル信号DSZaが消失しても、後続の第１のライトイネーブル信号DSZbによってイネーブル信号DSENZはＨレベルを保持し続ける。従って、第２のライトイネーブル信号WRTZが出力されるまでに、第１のライトイネーブル信号DSZaが消失してイネーブル信号DSENZが一時的にＬレベルに立ち下がって各入力バッファ１１，１２を誤動作させるといったことがない。
【０１１６】
・図２、図５及び図６に示す実施形態では、イネーブル合成回路２７を介して第１のライトイネーブル信号DSZ（DSZa，DSZb）をイネーブル信号DSENZとして出力するようにした。これを、イネーブル合成回路２７を介さずに直接にデータ入力バッファ１１及びデータストローブ信号入力バッファ１２に出力するようにしてもよい。従って、データ入力バッファ１１及びデータストローブ信号入力バッファ１２をさらに速く活性化させることができる。
【０１１７】
尚、この場合、第１のライトイネーブル信号DSZ（DSZa，DSZb）と第２のライトイネーブル信号WRTZをワイヤードオアで結線することで、第２のライトイネーブル信号WRTZをデータ入力バッファ１１及びデータストローブ信号入力バッファ１２に直接入力することができる。
【０１１８】
・前記実施形態では、第２のライトイネーブル信号WRTZもイネーブル信号DSENZとして出力するようにした。第２のライトイネーブル信号WRTZを省略し、第１のライトイネーブル信号DSZのみをイネーブル信号DSENZとして実施してもよい。この場合には、データ入力バッファ１１及びデータストローブ信号入力バッファ１２がライト動作に必要な時間だけ活性させる必要からイネーブル信号DSENZ（第１のライトイネーブル信号DSZ）を一定時間保持する保持回路を設ける必要がある。
【０１１９】
従って、この場合にも前記実施形態と同様な効果を有するとともに、イネーブル合成回路２７が不要になることからデータ入力バッファ１１及びデータストローブ信号入力バッファ１２をさらに速く活性化させることができる。
【０１２０】
・前記実施形態では、DDR  SDRAMに具体化したが、これをライトコマンドに対してデータ入力バッファ１１及びデータストローブ信号入力バッファ１２を活性化させるDRAM等、その他の半導体記憶装置に応用してもよい。
【０１２１】
【発明の効果】
請求項１に記載の発明によれば、データ入力回路は余裕をもって活性化させ動作保証することができるとともに、消費電力の低減を図ることができる。
【図面の簡単な説明】
【図１】DDR  SDRAMの概略を説明するためのブロック図
【図２】DDR  SDRAMのライトデータ入力回路部を説明するための要部ブロック図
【図３】判定回路とイネーブル信号生成回路を説明するための回路図
【図４】データ入力バッファを説明するための回路図
【図５】別例のライトデータ入力回路部を説明するための要部ブロック図
【図６】別例のライトデータ入力回路部を説明するための要部ブロック図
【図７】従来のDDR  SDRAMのライトデータ入力回路部を説明するための要部ブロック図
【図８】ライトコマンドにおけるクロック信号とデータストローブ信号のタイミングを示すタイミングチャート図
【符号の説明】
１  クロックバッファ回路部
２  コマンドデコーダ回路部
４  入出力データ回路部
１１  データ入力バッファ
１２  データストローブ信号入力バッファ
１３  第１データラッチ回路
１４  第２データラッチ回路
２１  クロック入力バッファ
２２  外部コマンド入力バッファ
２３  外部コマンドラッチ回路
２４  コマンドデコーダ
２５  内部コマンドラッチ回路
２６，２６ａ，２６ｂ  ライトコマンド判定回路
２７  イネーブル合成回路
DSENZ イネーブル信号
DSZ 第１のライトイネーブル信号
WRTZ  第２のライトイネーブル信号
CLKZ  クロック信号
COM 外部コマンド
DQS データストローブ信号DQS
DQ0〜DQ7，DQ  ライトデータ
【図１】
0003708729.tif 000007
【図２】
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【図３】
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【図４】
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【図５】
0003708729.tif 000011
【図６】
0003708729.tif 000012
【図７】
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【図８】
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