(57)【特許請求の範囲】
【請求項１】
基準クロック信号をＮ（Ｎは２以上の自然数）分周する分周回路と、
この分周回路より出力される分周クロック信号をＭ（Ｍは２以上の自然数）逓倍して外部に（Ｍ／Ｎ）逓倍クロック信号を出力する逓倍回路と、
この逓倍回路の動作を必要に応じて停止させると共に、前記（Ｍ／Ｎ）逓倍クロック信号に代えて、前記分周回路より出力される分周クロック信号をそのまま外部に出力可能に構成される逓倍側選択出力手段とを備え、
前記分周回路の動作を必要に応じて停止させると共に、前記分周クロック信号に代えて、前記基準クロック信号をそのまま前記逓倍回路に出力可能に構成される分周側選択出力手段と、
前記逓倍回路に前記分周クロック信号の逓倍値を設定するための逓倍値設定手段と、
前記分周回路に前記分周クロック信号の分周値を設定するための分周値設定手段とを備え、
前記選択出力手段は、逓倍値設定手段に設定された逓倍値と、前記分周値設定手段に設定された分周値とが等しい場合に、前記逓倍回路及び／又は前記分周回路の動作を停止させることを特徴とするクロック信号発生装置。
【請求項２】
前記逓倍回路に前記分周クロック信号の逓倍値を設定するための逓倍値設定手段を備え、
前記逓倍側選択出力手段は、逓倍値設定手段に設定された逓倍値が“１”である場合に、前記逓倍回路の動作を停止させることを特徴とする請求項１記載のクロック信号発生装置。
【請求項３】
前記逓倍回路は、ＤＰＬＬ回路を用いて構成されていることを特徴とする請求項１または２記載のクロック信号発生装置。
【請求項４】
請求項１乃至３の何れかに記載のクロック信号発生装置を備えて構成されることを特徴とするマイクロコンピュータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、基準クロック信号をＮ分周する分周回路と、この分周回路より出力される分周クロック信号をＭ逓倍して外部に（Ｍ／Ｎ）逓倍クロック信号を出力する逓倍回路とを備えてなるクロック信号発生装置、及びそのクロック信号発生装置を備えて構成されるマイクロコンピュータに関する。
【０００２】
【発明が解決しようとする課題】
図４は、分周回路と逓倍回路との双方を備えて構成されるクロック信号発生器の一構成例を示す機能ブロック図である。外部発振部１より出力される周波数ｆ０の基準クロック信号は、分周回路２を介して逓倍回路３に与えられるようになっている。分周レジスタ４，逓倍レジスタ５には、図示しないＣＰＵによりシスアドレスバス６及びデータバス７を介して分周値Ｎ，逓倍値Ｍの設定が行われるようになっている。
【０００３】
斯様に構成されるクロック信号発生器８は、基準クロック信号の周波数ｆ０よりも低い周波数のクロック信号，高い周波数のクロック信号の何れも生成することができる。また、前段の分周回路２における分周値Ｎの設定と、後段の逓倍回路３における逓倍値Ｍの設定との組み合わせによって、外部に出力するクロック信号の周波数を、ｆ０＊（Ｍ／Ｎ）のように多様に変化させることが可能である。
【０００４】
しかしながら、アプリケーションによっては、例えば、所望のクロック信号周波数を得るために逓倍回路３を使用する必要が無い場合も想定される。逓倍回路３は、より高い周波数のクロック信号を生成するために、その内部において基準クロック信号の周波数に比較して極めて高い周波数のクロック信号を発生させている場合があり、その消費電力は少なくない。従って、実質的に逓倍回路３を使用する必要が無いにもかかわらず逓倍回路３が動作していると、無駄な消費電力量が増加してしまうという問題があった。
【０００５】
本発明は上記事情に鑑みてなされたものであり、その目的は、実質的に動作させる必要が無い回路部分によって消費される電力を低減することができるクロック信号発生装置、及びそのクロック信号発生装置を備えて構成されるマイクロコンピュータを提供することにある。
【０００６】
【課題を解決するための手段】
請求項１記載のクロック信号発生装置によれば、逓倍側選択出力手段は、逓倍回路の動作を必要に応じて停止させ、その時は、（Ｍ／Ｎ）逓倍クロック信号に代えて分周回路より出力される分周クロック信号をそのまま外部に出力させる。従って、分周回路を使用するだけで所望のクロック信号が得られる場合には、逓倍回路の動作を停止させることができるので、逓倍回路による無駄な電力消費を低減することが可能となる。
また、分周側選択出力手段を備えて、分周回路の動作をも必要に応じて停止させるので、選択的に逓倍回路及び／又は分周回路の動作を停止させることが可能となり、無駄な電力消費を一層低減することができる。
更に、選択出力手段は、逓倍値設定手段に設定された逓倍値と、分周値設定手段に設定された分周値とが等しい場合に、逓倍回路及び／又は分周回路の動作を停止させる。即ち、逓倍回路と分周回路との何れについても動作の停止が可能に構成されている場合、逓倍値と分周値とが同じ値に設定されれば、逓倍回路，分周回路を動作させる必要は無い。従って、斯様な設定が行われた場合には、逓倍回路及び／又は分周回路の動作を適切に停止させることができる。
【０００９】
請求項２記載のクロック信号発生装置によれば、逓倍側選択出力手段は、逓倍値設定手段に設定された逓倍値が“１”である場合に逓倍回路の動作を停止させる。従って、ユーザは、逓倍値設定手段に特定値を設定するだけで逓倍回路の動作を停止させることができる。
【００１２】
請求項３記載のクロック信号発生装置によれば、逓倍回路を、ＤＰＬＬ回路を用いて構成する。即ち、ＤＰＬＬ回路は、極めて高い周波数のクロック信号を生成するためにリングオシレータなどを備えて構成されている。そのため、発振安定時間が短く、発振停止状態から極めて短時間で発振動作を開始することが可能であり、逓倍回路としての動作も迅速に開始できるという利点がある一方で、動作時の消費電力が比較的高くなってしまう。従って、ＤＰＬＬ回路を用いて構成されている逓倍回路に対して請求項１または２に記載の構成を適用することで、本発明の消費電力低減効果を有効に奏することができる。
【００１３】
請求項４記載のマイクロコンピュータによれば、請求項１乃至３の何れかに記載のクロック信号発生装置を備えて構成されるので、マイクロコンピュータで使用されるクロック信号の設定によっては、電力消費の低減に効果を奏することができる。
【００１４】
【発明の実施の形態】
（第１実施例）
以下、本発明の第１実施例について図１及び図２を参照して説明する。図２は、シングルチップマイクロコンピュータの電気的構成の一例を示す機能ブロック図である。マイクロコンピュータ（マイコン）１１は、ＣＰＵ１２を中心として、そのＣＰＵ１２によってアクセスされるＲＯＭ１３，ＲＡＭ１４，クロック発生器（クロック信号発生装置）１５，シリアル通信回路１６，ＰＷＭ回路１７，タイマ１８やＡ／Ｄコンバータ１９などからなる複数の周辺回路２０を備えて構成されている。ＣＰＵ１２と各周辺回路２０は、共通のアドレスバス２１及びデータバス２２を介して接続されている。
【００１５】
クロック発生器１５は、ＣＰＵ１２及び周辺回路２０に共通のクロック信号ＭＣＫを供給するように構成されており、ＣＰＵ１２及び周辺回路２０は、クロック信号ＭＣＫに同期して動作するようになっている。そして、クロック発生器１５は、ＣＰＵ１２によってクロック信号ＭＣＫの周波数を可変設定できるように構成されている。
【００１６】
図１は、クロック発生器１５の詳細な構成を示す機能ブロック図である。外部発振部２３より出力される周波数ｆ０の基準クロック信号は、分周回路２４に与えられていると共に、分周側のセレクタ２５及び逓倍側のセレクタ２７にも直接与えられている。分周回路２４より出力されるＮ分周クロック信号は、セレクタ２５を介して逓倍回路２６に与えられている。また、セレクタ２５を介して出力されるＮ分周クロック信号は、セレクタ２７にも直接与えられている。そして、逓倍回路２６より出力されるＭ／Ｎ逓倍クロック信号は、セレクタ２７を介してクロック信号ＭＣＫとして外部に出力されるようになっている。
【００１７】
分周レジスタ（分周値設定手段）２８，逓倍レジスタ（逓倍値設定手段）２９には、ＣＰＵ１２によりアドレスバス２１及びデータバス２２を介して分周値Ｎ，逓倍値Ｍの設定が行われるようになっている（Ｎ，Ｍ＝１，２，３，…）。分周レジスタ２８に設定される分周値Ｎは、分周回路２４に与えられると共に、比較器（マグニチュードコンパレータ）３０及び３１にも与えられている。また、逓倍レジスタ２９に設定される逓倍値Ｍは逓倍回路２６に与えられると共に、比較器３１及び３２にも与えられている。
【００１８】
比較器３０は、分周値Ｎが“１”に等しいか否かを比較するようになっており、Ｎ＝１であれば一致信号（「ＹＥＳ」，ハイレベル）をＯＲゲート３３の一方の入力端子に出力する。また、比較器３０の不一致信号（「ＮＯ」，ハイレベル）は、セレクタ２５に選択切り替え信号として与えられている。この不一致信号は、Ｎ＝１でなければ常に出力されている。
【００１９】
セレクタ２５は、前記不一致信号が出力されている場合は入力ポート“１”に与えられているＮ分周クロック信号を選択出力し、前記不一致信号が出力されていなければ入力ポート“０”に与えられている基準クロック信号を選択出力するように構成されている。
【００２０】
比較器３２は、逓倍値Ｍが“１”に等しいか否かを比較するようになっており、一致信号（「ＹＥＳ」）をＯＲゲート３４の一方の入力端子に出力する。また、比較器３２の不一致信号（「ＮＯ」）は、セレクタ２７に第１選択切り替え信号として与えられている。
【００２１】
また、比較器３１は分周値Ｎと逓倍値Ｍとが等しいか否かを比較するようになっており、一致信号（「ＹＥＳ」）をＯＲゲート３３及び３４の他方の入力端子に出力する。また、比較器３１の不一致信号（「ＮＯ」）は、セレクタ２７に第２選択切り替え信号として与えられている。
【００２２】
セレクタ２７は、比較器３１及び３２からの不一致信号が出力されている場合は入力ポート“１”に与えられている（Ｍ／Ｎ）逓倍クロック信号を選択出力し、比較器３２からの不一致信号が出力されていなければ入力ポート“０”に与えられているＮ分周クロック信号を選択出力する。また、比較器３１からの不一致信号が出力されていなければ、入力ポート“０′”に与えられている基準クロック信号を選択出力するように構成されている。
【００２３】
ＯＲゲート３３，３４の出力信号は、夫々分周回路２４，逓倍回路２６に与えられている。そして、分周回路２４，逓倍回路２６は、ＯＲゲート３３，３４の出力信号レベルがハイになると、入力クロック信号の分周動作，逓倍動作を停止するように構成されている。
【００２４】
分周回路２４は、複数段のフリップフロップなどで構成されている。また、逓倍回路２６は、詳細構成は図示しないが、ＤＰＬＬ(Digital Phase Locked Loop) 回路を応用して構成されており、データラッチ，制御回路，カウンタ，リングオシレータを有するデジタル制御発振器などを備えて構成されている（詳細構成については、例えば、特開平８−２６５１１１号公報を参照）。
【００２５】
その動作の概略について述べると、逓倍レジスタ２９に設定される逓倍値Ｍがデータラッチにセットされ、制御回路は、セレクタ２５より出力される例えばＮ分周クロック信号に基づいて制御周期をカウントして制御信号を出力する。カウンタは、リングオシレータより出力される高速クロック信号によりＮ分周クロック信号周期をカウントし、デジタル制御発振器は、前記カウント値等と逓倍値Ｍとに基づいてタイミング制御を行うことで（Ｍ／Ｎ）逓倍クロック信号をＭＣＫとして出力する。即ち、逓倍回路２６は、ＤＰＬＬ回路における位相同期機能部分を省略した構成となっている。
【００２６】
尚、以上の構成において、セレクタ２５，比較器３０及び３１，ＯＲゲート３３は、分周側選択出力手段３５を構成しており、セレクタ２７，比較器３１及び３２，ＯＲゲート３４は、逓倍側選択出力手段３６を構成している。
【００２７】
次に、本実施例の作用について説明する。
▲１▼＜クロック信号ＭＣＫ＝（Ｍ／Ｎ）逓倍クロック信号＞
先ず、クロック信号ＭＣＫを、基準クロック信号の（Ｍ／Ｎ）逓倍クロック信号として生成する場合について述べる。この場合、ＣＰＵ１２は、クロック発生器１５の分周レジスタ２８に任意の分周値Ｎを設定すると共に、逓倍レジスタ２９には任意の逓倍値Ｍ（但し、Ｎ＝Ｍではない）を設定する。この時、各比較器３０〜３２の比較結果は、以下のようになる。
0003654153.tif 000002
【００２８】
従って、分周回路２４は、基準クロック信号をＮ分周してセレクタ２５に出力し、セレクタ２５は、そのＮ分周クロック信号を逓倍回路２６に出力する。また、逓倍回路２６は、入力されるＮ分周クロック信号をＭ逓倍してセレクタ２７に出力し、セレクタ２７は、その（Ｍ／Ｎ）逓倍クロック信号をＭＣＫとして外部に出力する（マイコン１１の内部回路に供給する）。
【００２９】
▲２▼＜クロック信号ＭＣＫ＝Ｎ分周クロック信号＞
次に、クロック信号ＭＣＫを、基準クロック信号のＮ分周クロック信号として生成する場合について述べる（即ち、Ｍ逓倍は行わない）。この場合、ＣＰＵ１２は、クロック発生器１５の分周レジスタ２８に任意の分周値Ｎ（但し、Ｎ＝１ではない）を設定すると共に、逓倍レジスタ２９には逓倍値Ｍ＝１を設定する。この時、各比較器３０〜３２の比較結果は、以下のようになる。
0003654153.tif 000003
【００３０】
従って、分周回路２４は、▲１▼と同様に基準クロック信号をＮ分周してセレクタ２５に出力し、セレクタ２５は、そのＮ分周クロック信号を逓倍回路２６に出力する。また、逓倍回路２６側では、比較器３２が一致信号を出力するのでＯＲゲート３４の出力信号レベルがハイとなって、逓倍回路２６は逓倍動作を停止する。この時、逓倍回路２６は、具体的には内蔵しているリングオシレータの発振動作を停止させる。
【００３１】
リングオシレータは、複数（例えば３２）段のインバータゲートをリング上に接続して構成されており、その発振周波数は極めて高いため、消費電力量も比較的多い。従って、リングオシレータの発振動作を停止させることによる消費電力の低減効果は大である。
【００３２】
そして、セレクタ２７は、比較器３２が不一致信号の出力を停止するので入力ポート“０”側のＮ分周クロック信号を選択し、そのＮ分周クロック信号をＭＣＫとして外部に出力する。
【００３３】
▲３▼＜クロック信号ＭＣＫ＝Ｍ逓倍クロック信号＞
次に、クロック信号ＭＣＫを、基準クロック信号のＭ逓倍クロック信号として生成する場合について述べる（即ち、Ｎ分周は行わない）。この場合、ＣＰＵ１２は、クロック発生器１５の分周レジスタ２８に分周値Ｎ＝１を設定すると共に、逓倍レジスタ２９には任意の逓倍値Ｍ（但し、Ｍ＝１ではない）を設定する。この時、各比較器３０〜３２の比較結果は、以下のようになる。
0003654153.tif 000004
【００３４】
この場合、分周回路２４側では、比較器３０が一致信号を出力するのでＯＲゲート３３の出力信号レベルがハイとなって、分周回路２４は分周動作を停止する。具体的には、内蔵しているフリップフロップに対する基準クロック信号の供給を停止する。また、セレクタ２５は、比較器３０が不一致信号の出力を停止するので、入力ポート“０”側の基準クロック信号を選択して逓倍回路２６に出力する。
【００３５】
そして、逓倍回路２６は、入力される基準クロック信号をＭ逓倍してセレクタ２７に出力し、セレクタ２７は、そのＭ逓倍クロック信号をＭＣＫとして外部に出力する。
【００３６】
▲４▼＜クロック信号ＭＣＫ＝基準クロック信号＞
次に、基準クロック信号をそのままクロック信号ＭＣＫとして生成する場合について述べる（即ち、Ｎ分周，Ｍ逓倍は何れも行わない）。この場合、ＣＰＵ１２は、クロック発生器１５の分周レジスタ２８，逓倍レジスタ２９に、分周値Ｎ＝１，逓倍値Ｍ＝１を設定する。この時、各比較器３０〜３２の比較結果は、以下のようになる。
0003654153.tif 000005
【００３７】
従って、分周回路２４は、▲３▼と同様に分周動作を停止し、セレクタ２５は、基準クロック信号を選択して逓倍回路２６に出力する。また、逓倍回路２６は、▲２▼と同様に逓倍動作を停止し、セレクタ２７は、外部発振部２３より与えられる基準クロック信号を選択してＭＣＫとして外部に出力する。尚、この場合、比較器３２，３１が何れも不一致信号の出力を停止するが、セレクタ２７は、入力ポート“０′”側の基準クロック信号を優先的に選択して外部に出力するようになっている。
【００３８】
また、この様に、基準クロック信号をそのままクロック信号ＭＣＫとして生成する場合は、分周レジスタ２８，逓倍レジスタ２９に、分周値Ｎ＝１，逓倍値Ｍ＝１を設定するものに限らず、Ｎ＝Ｍ（＝２，３，４，…）に設定しても良い。この時、各比較器３０〜３２の比較結果は、以下のようになる。
0003654153.tif 000006
【００３９】
この場合は、比較器３１が一致信号を出力するのでＯＲゲート３３，３４の出力信号レベルが何れもハイとなり、分周回路２４は分周動作を停止し、逓倍回路２６は逓倍動作を停止する。また、比較器３１が不一致信号の出力を停止するので、セレクタ２７は、外部発振部２３より与えられる基準クロック信号を選択してＭＣＫとして外部に出力する。
【００４０】
以上のように本実施例によれば、分周側選択出力手段３５は、分周回路２４の動作を必要に応じて停止させ、その時は、Ｎ分周クロック信号に代えて基準クロック信号を逓倍回路２６に出力させ、また、逓倍側選択出力手段３６は、逓倍回路２６の動作を必要に応じて停止させ、その時は、（Ｍ／Ｎ）逓倍クロック信号に代えて分周回路２４より出力されるＮ分周クロック信号，または、外部発振部２３より出力される基準クロック信号をそのまま外部に出力させるようにした。
【００４１】
即ち、逓倍回路２６，分周回路２４の何れか一方を使用するだけで所望の周波数のクロック信号が得られる場合には、分周回路２４，逓倍回路２６の動作を選択的に停止させることができる。また、基準クロック信号の周波数が所望の周波数である場合には、分周回路２４，逓倍回路２６の動作を同時に停止させることができる。
【００４２】
従って、分周回路２４，逓倍回路２６による無駄な電力消費を低減することが可能となる。また、逓倍回路２６を、ＤＰＬＬ回路を用いて構成しているので、停止状態から逓倍動作を迅速に開始させることができる。そして、逓倍回路２６の動作を停止させた場合の消費電力の低減効果を有効に奏することができる。
【００４３】
また、分周側選択出力手段３５は、分周レジスタ２８に設定された分周値Ｎが“１”である場合に分周回路２４の動作を停止させ、逓倍側選択出力手段３６は、逓倍レジスタ２９に設定された逓倍値Ｍが“１”である場合に逓倍回路２６の動作を停止させるので、ユーザは、分周レジスタ２８，逓倍レジスタ２９に特定値を設定するだけで分周回路２４，逓倍回路２６の動作を停止させることができる。
【００４４】
更に、本実施例によれば、選択出力手段３５，３６は、逓倍レジスタ２９に設定された逓倍値Ｍと分周レジスタ２８に設定された分周値Ｎとが等しい場合にも、分周回路２４及び逓倍回路２６の動作を停止させることができる。そして、クロック発生器１５を備えて、マイコン１１を構成したので、マイコン１１で使用するクロック信号の設定によっては、マイコン１１としての電力消費の低減に効果を奏することができる。
【００４５】
（第２実施例）
図３は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第２実施例のクロック発生器（クロック信号発生装置）３７は、セレクトレジスタ３８を備えている。セレクトレジスタ３８は、分周レジスタ２８，逓倍レジスタ２９に対する分周値Ｎ，逓倍値Ｍの設定とは独立に、分周回路２４，逓倍回路２６夫々の動作を停止させるか否かの選択設定を直接を行うためのレジスタである。そのセレクトレジスタ３８には、分周レジスタ２８や逓倍レジスタ２９と同様に、ＣＰＵ１２によりアドレスバス２１及びデータバス２２を介して設定が行われるようになっている。
【００４６】
セレクトレジスタ３８の分周停止設定ビットの出力は、第１実施例のＯＲゲート３３に入力端子を１つ追加したＯＲゲート３３Ａの該追加入力端子に与えられていると共に、ＡＮＤゲート３９の負論理入力端子にも与えられている。そのＡＮＤゲート３９の他方の正論理入力端子には、比較器３０の不一致信号が与えられており、ＡＮＤゲート３９の出力端子は、セレクタ２５に選択切り換え信号として与えられている。
【００４７】
一方、セレクトレジスタ３８の逓倍停止設定ビットの出力は、第１実施例のＯＲゲート３４に入力端子を１つ追加したＯＲゲート３４Ａの該追加入力端子に与えられていると共に、ＡＮＤゲート４０の負論理入力端子にも与えられている。そのＡＮＤゲート４０の他方の正論理入力端子には、比較器３２の不一致信号が与えられており、ＡＮＤゲート４０の出力端子は、セレクタ２７に第１選択切り替え信号として与えられている。
【００４８】
また、セレクトレジスタ３８の分周停止設定ビットの出力及び逓倍停止設定ビットの出力は、ＡＮＤゲート４１の入力端子に夫々与えられており、そのＡＮＤゲート４１の出力端子は、ＡＮＤゲート４２の負論理入力端子を介してセレクタ２７に第２選択切り替え信号として与えられている。そのＡＮＤゲート４２の他方の入力端子には、比較器３１の不一致信号が与えられている。
【００４９】
尚、以上の構成において、セレクタ２５，比較器３０及び３１，ＯＲゲート３３Ａ，セレクトレジスタ３８，ＡＮＤゲート３９は、分周側選択出力手段４３を構成している。また、セレクタ２７，比較器３１及び３２，ＯＲゲート３４Ａ，セレクトレジスタ３８，ＡＮＤゲート４０，ＮＡＮＤゲート４１，ＡＮＤゲート４２は、逓倍側選択出力手段４４を構成している。
【００５０】
次に、第２実施例の作用について説明する。第２実施例では、第１実施例と全く同様に、分周値Ｎ，逓倍値Ｍの設定によって分周回路２４，逓倍回路２６夫々の動作を停止させることができる。また、それに加えて、ＣＰＵ１２がセレクトレジスタ３８の分周停止設定ビット，逓倍停止設定ビットをセットすることによっても、分周回路２４，逓倍回路２６夫々の動作を停止させることが可能となっている。
【００５１】
即ち、セレクトレジスタ３８の分周停止設定ビットがセットされると、ＯＲゲート３３Ａの出力信号レベルがハイとなるので、分周回路２４の動作が停止する。また、ＡＮＤゲート３９の出力信号はロウレベルとなるので、セレクタ２５は、入力ポート“０”側の基準クロック信号を選択して逓倍回路２６に出力する。一方、セレクトレジスタ３８の逓倍停止設定ビットがセットされると、ＯＲゲート３４Ａの出力信号レベルがハイとなるので、逓倍回路２６の動作が停止する。また、ＡＮＤゲート４０の出力信号はロウレベルとなるので、セレクタ２７は、入力ポート“０”側のＮ分周クロック信号を選択しクロック信号ＭＣＫとして外部に出力する。
【００５２】
そして、セレクトレジスタ３８の分周停止設定ビット及び逓倍停止設定ビットの双方が同時にセットされると、ＡＮＤゲート４１の出力信号がハイレベル，ＡＮＤゲート４２の出力信号がロウレベルとなるので、セレクタ２７は、入力ポート“０′”側の基準クロック信号を選択しクロック信号ＭＣＫとして外部に出力する。
【００５３】
以上のように第２実施例によれば、クロック発生器３７にセレクトレジスタ３８を設けて、ＣＰＵ１２がセレクトレジスタ３８の分周停止設定ビット，逓倍停止設定ビットを夫々セットすることで、分周回路２４，逓倍回路２６夫々の動作を直接停止させるようにした。従って、分周回路２４，逓倍回路２６の動作を停止させる場合には、分周値Ｎ，逓倍値Ｍの設定を考慮することなく簡単な設定によって動作を停止させることができる。
【００５４】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、次のような変形または拡張が可能である。
第１実施例において、比較器３１を削除しても良い。
第１実施例において逓倍側選択出力手段３６、または、第２実施例において逓倍側選択出力手段４４のみを設けても良い。
第２実施例において、比較器３０〜３２を削除しても良い。
【図面の簡単な説明】
【図１】本発明の第１実施例であり、クロック発生器の詳細な電気的構成を示す機能ブロック図
【図２】シングルチップマイクロコンピュータの電気的構成の一例を示す機能ブロック図
【図３】本発明の第２実施例を示す図１相当図
【図４】従来技術を示す図１相当図
【符号の説明】
１１はマイクロコンピュータ、１５はクロック発生器（クロック信号発生装置）、２４は分周回路、２６は逓倍回路、２８は分周レジスタ（分周値設定手段）、２９は逓倍レジスタ（逓倍値設定手段）、３５は分周側選択出力手段、３６は逓倍側選択出力手段、３７はクロック発生器（クロック信号発生装置）、４３は分周側選択出力手段、４４は逓倍側選択出力手段を示す。
【図１】
0003654153.tif 000007
【図２】
0003654153.tif 000008
【図３】
0003654153.tif 000009
【図４】
0003654153.tif 000010