(57)【特許請求の範囲】
【請求項１】
一つの基板上に形成された電圧記憶回路であって、
前記電圧記憶回路の入力ターミナルに入力スイッチエレメントを介して接続された第１プレートと、前記電圧記憶回路の共通ターミナルに接続された第２プレートとを有し、前記電圧記憶回路が作動中に前記入力ターミナルと前記共通ターミナル間の電圧を蓄える記憶コンデンサーと、
前記第１プレートに接続された入力と、前記電圧記憶回路の出力ターミナルに接続された出力を有し、前記記憶コンデンサーに蓄えられた電圧に基づいて出力信号を出す増幅器エレメントとを備え、
前記増幅器エレメントは、前記第１プレートに接続されたゲート電極を有したＦＥＴ入力トランジスタと、
前記ＦＥＴ入力トランジスタのソース電極に接続された電流ソースと、
前記ＦＥＴ入力トランジスタのドレイン電極に直列に接続されるカスケードＦＥＴトランジスタと、
前記ＦＥＴ入力トランジスタのソース電極と前記カスケードＦＥＴトランジスタのゲート電極との間に接続され、該電極間の電位差を実質的に一定に維持するバイアス生成器とを含み、
前記入力スイッチエレメントと前記ＦＥＴ入力トランジスタは、基板周囲の導電型と逆の導電型であるウェル内に配置され、前記ウェルは回路動作中に第１プレートの電位に追従する電位に保たれる電圧記憶回路。
【請求項２】
前記入力スイッチエレメントのスイッチング電極の電位を変化させ、オン状態とオフ状態を切り換える信号を出力するスイッチ駆動手段を更に備える請求項１に記載の電圧記憶回路。
【請求項３】
前記入力ターミナルと前記入力スイッチエレメントの入力側の間に挿入されていて、入力スイッチエレメントの入力側の電位を、前記入力スイッチエレメントがオフ状態に変えられた後に、記憶コンデンサーの前記第１プレートの電位に対して実質的に固定して保持するための入力電位保持手段を更に備える請求項２に記載の電圧記憶回路。
【請求項４】
電圧記憶回路であって、
前記電圧記憶回路の入力ターミナルに入力スイッチエレメントを介して接続された第１プレートと、前記電圧記憶回路の共通ターミナルに接続された第２プレートとを有し、前記電圧記憶回路が作動中に前記入力ターミナルと前記共通ターミナル間の電圧を蓄える記憶コンデンサーと、
前記入力スイッチエレメントのスイッチング電極の電位を変化させ、オン状態とオフ状態を切り換える信号を出力するスイッチ駆動手段と、
前記入力ターミナルと前記入力スイッチエレメントの入力側の間に挿入されていて、入力スイッチエレメントの入力側の電位を、前記入力スイッチエレメントがオフ状態に変えられた後に、記憶コンデンサーの前記第１プレートの電位に対して実質的に固定して保持するための入力電位保持手段と、
前記第１プレートに接続された入力と、前記電圧記憶回路の出力ターミナルに接続された出力を有し、前記記憶コンデンサーに蓄えられた電圧に基づいて出力信号を出す増幅器エレメントとを備え、
前記増幅器エレメントは、前記第１プレートに接続されたゲート電極を有したＦＥＴ入力トランジスタと、
前記ＦＥＴ入力トランジスタのソース電極に接続された電流ソースと、
前記ＦＥＴ入力トランジスタのドレイン電極に直列に接続されるカスケードＦＥＴトランジスタと、
前記ＦＥＴ入力トランジスタのソース電極と前記カスケードＦＥＴトランジスタのゲート電極との間に接続され、該電極間の電位差を実質的に一定に維持するバイアス生成器とを含む電圧記憶回路。
【請求項５】
一つの基板の上に形成されていて、前記入力スイッチエレメントと前記増幅器エレメントの入力デバイスは前記の基板を周囲の導電型とは逆の導電型の一つまたは複数のウェルの内部に配置されていて、前記ウェルの電位を前記第１プレートの電位に追従させる手段を備える請求項４に記載の電圧記憶回路。
【請求項６】
前記スイッチング電極電位は前記出力信号から導出される請求項２乃至５の何れか１項に記載の電圧記憶回路。
【請求項７】
前記スイッチ駆動手段は、前記出力ターミナルに接続されていて、受信されるスイッチング信号に基づいて、前記入力スイッチエレメントをオン状態に保持するためにはオン電位を、又は前記の入力スイッチエレメントをオフ状態に保持するためにはオフ電位を、前記スイッチング電極に加えるように動作し、前記オンとオフの電位は前記出力ターミナルの電位に対してそれぞれ実質的に固定されるが互いに予め設定された値だけ異なる請求項６に記載の電圧記憶回路。
【請求項８】
前記出力ターミナルの電位に対してそれぞれ固定された電位となるために前記出力ターミナルに接続されている第１と第２バイアスラインを備え、第２バイアスラインの電位は前記オンとオフの電位の一つと等しくて且つ前記第１と第２バイアスライン間の電位差は前記予め設定された値より大きいか或いは等しく、
前記スイッチ駆動手段は、ブートストラップコンデンサーを備えており、該ブートストラップコンデンサーの一つのプレートは、前記スイッチング電極電位を与えるようにスイッチング電極に接続されていて、且つ前記ブートストラップコンデンサーの両方のプレートと前記バイアスラインに接続されている接続手段も備えており、
該接続手段は、スイッチング電極電位がオンとオフの電位の一つからこれらの電位の他のものに変えられる時に、前記ブートストラップコンデンサーの前記一つのプレートを前記第２バイアスラインに接続し、前記ブートストラップコンデンサーの他方のプレートを前記第２バイアスラインに接続するように作動する充電構成から、前記一つのプレートを第２バイアスラインから分離し、前記他方のプレートを前記第２バイアスラインに接続するように作動する浮遊構成に切り替えることができ、これにより前記一つのプレートの電位が第２バイアスラインの電位から前記予め設定された値だけ異なる電位に変えられることを可能にした請求項７に記載の電圧記憶回路。
【請求項９】
前記出力ターミナルの電位に対してそれぞれ固定された電位となるために前記出力ターミナルに接続されている第１と第２と第３のバイアスラインを備え、該第３バイアスラインの電位は前記オンとオフの電位の一つと等しく且つ前記第１と第２バイアスライン間の電位差は前記の予め設定された値より大きいか或いは等しく、
前記スイッチ駆動手段は、ブートストラップコンデンサーを備えており、該ブートストラップコンデンサーの前記一つのプレートは前記スイッチング電極電位を与えるように前記スイッチング電極に接続されており、且つ前記ブートストラップコンデンサーの両方のプレートと前記バイアスラインに接続されている接続手段も備えており、
該接続手段は、スイッチング電極電位がオン状態とオフ状態の電位の一つからこれらの電位の他のものに変えられる時に、前記ブートストラップコンデンサーの前記一つのプレートを前記第３バイアスラインに接続し、前記ブートストラップコンデンサーの前記他方のプレートを前記第１バイアスラインに接続するように作動する充電構成から、前記ブートストラップコンデンサーの前記一つのプレートを第３バイアスラインから分離し、前記他方のプレートを前記第２バイアスラインに接続するように作動する浮遊構成に切り替えることができ、これにより前記一つのプレートの電位が第３バイアスラインの電位から前記の予め設定された値だけそれと異なる電位に変えられることが可能である請求項７に記載の電圧記憶回路。
【請求項１０】
前記電気入力スイッチエレメントはＭＯＳＦＥＴトランジスターであり、且つ前記のオンとオフの電位の一つが前記出力ターミナルの電位と実質的に同じである請求項７、８又は９の何れか１項に記載の電圧記憶回路。
【請求項１１】
１つまたは複数の導電性シールドがそのウェル或いは各ウェルの部分に延長されていて、なおかつ、そのシールド或いは各シールドの電位を前記第１のプレートの電位に追従させる手段も備えている請求項１、２、３又は５に記載の電圧記憶回路。
【請求項１２】
前記増幅器エレメントは、実質的に同一な第１回路部と第２回路部からなり、
前記第１回路部は、前記ＦＥＴ入力トランジスタと前記カスケードＦＥＴトランジスタを含み、
前記第２回路部は、前記電流ソースを含む請求項１から１０の何れか１項に記載の電圧記憶回路。
【請求項１３】
前記増幅器エレメントは、実質的に同一な第１回路部と第２回路部からなり、
前記第１回路部は、前記ＦＥＴ入力トランジスタと前記カスケードＦＥＴトランジスタを含み、
前記第２回路部は、前記電流ソースを含み、
前記第１回路部は前記ウェルの内部に配置され、前記第２回路部は基板周囲の導電型とは逆の導電型を有する更なるウェルの内部に形成され、該ウェルの電位は回路の電源ラインの電位に対して実質的に固定されている請求項１、２、３、５、又は１２の何れか１項に記載の電圧記憶回路。
【請求項１４】
前記入力電位保持手段は、前記入力スイッチエレメントと直列に接続されていて、なおかつ、前記入力スイッチエレメントがオフ状態に変えられた後に、そのエレメントの入力側を前記入力ターミナルから分離するように作動できる更なるスイッチエレメントを備えている請求項３、４又は５の何れか１項に記載の電圧記憶回路。
【請求項１５】
前記入力電位保持手段は前記入力スイッチエレメントの入力側と前記記憶コンデンサーの前記第２プレートの間に接続されている補助コンデンサーを更に備えている請求項１４に記載の電圧記憶回路。
【請求項１６】
前記入力電位保持手段は、前記増幅器エレメントと前記入力スイッチエレメントの入力側の間に接続されているフィードバックスイッチエレメントを更に備え、該フィードバックスイッチエレメントは、前記入力スイッチエレメントの入力側が分離されている間に、記憶コンデンサーの前記第１プレートの電位から導出された電位を加えるように作動するフィードバックスイッチエレメントを更に備えている請求項１４又は１５に記載の電圧記憶回路。
【請求項１７】
前記増幅器エレメントが実質的に単一の利得を備えている請求項１乃至１６の何れか１項に記載の電圧記憶回路。
【請求項１８】
作動中に、第１と第２と第３の電位が加えられる第１と第２と第３の入力ノードと、
電圧記憶回路と、
該電圧記憶回路の出力ターミナルに接続されている出力ノードと、
前記入力ノードと前記電圧記憶回路に接続されていて、電圧記憶回路の入力スイッチエレメントがオフ状態に変えられた後に、入力構成から出力構成に切り替わることができるスイッチング手段とを備える電圧加算回路であって、
前記電圧記憶回路は、
前記電圧記憶回路の入力ターミナルに入力スイッチエレメントを介して接続された第１プレートと、前記電圧記憶回路の共通ターミナルに接続された第２プレートとを有する記憶コンデンサーと、
前記第１プレートに接続された入力と、前記電圧記憶回路の出力ターミナルに接続された出力を有し、前記電圧記憶回路の差動中に、前記出力ターミナルの電位が前記１プレートの電位に実質的に等しい単一ゲインの増幅器エレメントとを備え、
前記増幅器エレメントは、前記第１プレートに接続されたゲート電極を有したＦＥＴ入力トランジスタと、
前記ＦＥＴ入力トランジスタのソース電極に接続された電流ソースと、
前記ＦＥＴ入力トランジスタのドレイン電極に直列に接続されるカスケードＦＥＴトランジスタと、
前記ＦＥＴ入力トランジスタのソース電極と前記カスケードＦＥＴトランジスタのゲート電極との間に接続され、該電極間の電位差を実質的に一定に維持するバイアス生成器とを含み、
前記スイッチング手段の前記入力構成は、前記第１と第２の入力ノードを電圧記憶回路の各入力ターミナルと共通ターミナルに接続して、前記電圧記憶回路の記憶コンデンサーの前記第１と第２の電位間の電位差の記憶を可能にし、前記の出力構成は前記電圧記憶回路の共通ターミナルを前記第３入力ノードに接続して、前記出力ノードに於いて前記第３の電位と前記第１と第２の電位間の記憶されている差の合計と実質的に等しい出力電位を生成する電圧加算回路。
【請求項１９】
作動中に、第１のペアの入力電圧が加えられる第１と第２の入力ノード、第２のペアの入力電圧が加えられる第３と第４の入力ノード、及び第３のペアの入力電圧が加えられる第５と第６の入力ノードと、
第１及び第２電圧記憶回路と、
前記第１及び第２電圧記憶回路の各出力ターミナルに接続されている第１と第２の出力ノードと、
前記入力ノードと前記第１及び第２電圧記憶回路に接続されていて、前記第１及び第２電圧記憶回路のそれぞれの入力スイッチエレメントがオフ状態に変えられた後に、入力構成から出力構成に切り替わることができるスイッチング手段とを備える電圧加算回路であって、
前記第１及び第２の各電圧記憶回路は、
前記電圧記憶回路の入力ターミナルに入力スイッチエレメントを介して接続された第１プレートと、前記電圧記憶回路の共通ターミナルに接続された第２プレートとを有する記憶コンデンサーと、
前記第１プレートに接続された入力と、前記電圧記憶回路の出力ターミナルに接続された出力を有し、前記電圧記憶回路の差動中に、前記出力ターミナルの電位が前記１プレートの電位に実質的に等しい単一ゲインの増幅器エレメントとを備え、
前記増幅器エレメントは、前記第１プレートに接続されたゲート電極を有したＦＥＴ入力トランジスタと、
前記ＦＥＴ入力トランジスタのソース電極に接続された電流ソースと、
前記ＦＥＴ入力トランジスタのドレイン電極に直列に接続されるカスケードＦＥＴトランジスタと、
前記ＦＥＴ入力トランジスタのソース電極と前記カスケードＦＥＴトランジスタのゲート電極との間に接続され、該電極間の電位差を実質的に一定に維持するバイアス生成器とを含み、
前記スイッチング手段の前記入力構成は、前記第１と第２の入力ノードを前記第１電圧記憶回路の各入力ターミナルと共通ターミナルに接続し且つ前記の第３と第４の入力ノードを前記第２電圧記憶回路の各入力ターミナルと共通ターミナルにも接続して、前記第１電圧記憶回路の前記記憶コンデンサーに於いて、前記第１ペアの２つの入力電圧の間の第１の電位差の記憶を可能にし、前記第２電圧記憶回路の前記記憶コンデンサーに於いて、前記第２ペアの２つの入力電圧の間の第２の電位差の記憶を可能にし、なおかつ、前記出力構成は第１と第２の電圧記憶回路の各々共通ターミナルを第５と第６の入力ノードにそれぞれ接続して、前記第１と第２の出力ノードの間でペアの出力電圧を生成し、その間の電位差は前記第３ペアの２つの入力電圧間の電位差と記憶されている第１と第２の電位差の間の差との合計に実質的に等しい電圧加算回路。
【請求項２０】
作動中に、２倍にされる入力電圧がその間に加えられる第１と第２の入力ノードと、
第１及び第２電圧記憶回路と、
該第１及び第２の電圧記憶回路の各出力ターミナルにそれぞれ接続されている第１及び第２の出力ノードと、
前記入力ノードと前記第１及び第２電圧記憶回路に接続されていて、前記第１及び第２電圧記憶回路のそれぞれの入力スイッチエレメントがオフ状態に変えられた後に、入力構成から出力構成に切り替わることができるスイッチング手段とを備える倍電圧回路であって、
前記第１及び第２の各電圧記憶回路は、
前記電圧記憶回路の入力ターミナルに入力スイッチエレメントを介して接続された第１プレートと、前記電圧記憶回路の共通ターミナルに接続された第２プレートとを有する記憶コンデンサーと、
前記第１プレートに接続された入力と、前記電圧記憶回路の出力ターミナルに接続された出力を有し、前記電圧記憶回路の差動中に、前記出力ターミナルの電位が前記１プレートの電位に実質的に等しい単一ゲインの増幅器エレメントとを備え、
前記増幅器エレメントは、前記第１プレートに接続されたゲート電極を有したＦＥＴ入力トランジスタと、
前記ＦＥＴ入力トランジスタのソース電極に接続された電流ソースと、
前記ＦＥＴ入力トランジスタのドレイン電極に直列に接続されるカスケードＦＥＴトランジスタと、
前記ＦＥＴ入力トランジスタのソース電極と前記カスケードＦＥＴトランジスタのゲート電極との間に接続され、該電極間の電位差を実質的に一定に維持するバイアス生成器とを含み、
前記スイッチング手段の前記入力構成は、前記第１入力ノードを前記第１電圧記憶回路の前記入力ターミナルと前記第２電圧記憶回路の前記共通ターミナルの両方に接続し且つ前記第２入力ノードを前記第２電圧記憶回路の前記入力ターミナルと前記第１電圧記憶回路の前記共通ターミナルの両方に接続して、前記電圧記憶回路の各記憶コンデンサーをそれぞれ前記の入力電圧に充電させることができ、前記出力構成は、第１と第２の電圧記憶回路の各共通ターミナルを互いに接続して前記記憶コンデンサーは前記第１と第２の出力ノードの間で互いに直列に接続され、これらの出力ノードの間で前記入力電圧の実質的に２倍になる出力電圧を生成する倍電圧回路。
【請求項２１】
請求項２０に記載の倍電圧回路と、
前記入力電圧と等しいか或いはそれから誘導される作動電圧を受けるように接続され且つ比較電位を受けるように接続されていて且つ前記作動電圧と前記比較電位を比較して比較の結果を示すデジタルデータを出力するコンパレーター手段と、
前記第１と第２の電圧記憶回路の各共通ターミナルの間に接続されていて、なおかつ、前記のスイッチング手段が前記入力構成から前記出力構成に切り替えられた後に、これらのターミナルの間に、前記デジタルデータに依って、複数の予め設定された値から選択された値をもつオフセット電圧を印加して、前記出力ノードの間に、前記入力電圧の２倍から選択されたオフセット電圧だけ異なるアナログ変換電圧を生成する電圧調整手段とを備えている電圧変換ステージ。
【請求項２２】
前記電圧記憶回路のスイッチング手段が前記入力構成にある間に、前記コンパレーター手段が前記比較を実行する請求項２１に記載の電圧変換ステージ。
【請求項２３】
前記コンパレーター手段は、前記第１と第２の入力ノードに接続され、前記入力電圧は前記作動電圧になり、
前記入力電圧が前記比較電位×（−１）より小さい時に第１のデジタルデータを与え、
前記入力電圧が前記比較電位より大きいか等しい時に第２のデジタルデータを与え、
前記入力電圧が前記比較電位より小さく且つ前記比較電位×（−１）より大きいか等しい時に第３のデジタルデータを与え、
ここで、前記第１のデジタルデータによって選択されたオフセット電圧は＋Ｖｒｅｆであり、
前記第２のデジタルデータによって選択されたオフセット電圧は−Ｖｒｅｆであり、
前記第３のデジタルデータによって選択されたオフセット電圧はゼロであり、
また、前記比較電位は実質的にＶｒｅｆ／４である請求項２１又は２２に記載の電圧変換ステージ。
【請求項２４】
各々が請求項２１から２３の何れか１項に記載の電圧変換ステージであって、デジタル化されるアナログ電圧が列の第１ステージの前記第１と第２の入力ノードの間に加えられ、それぞれ後のステージの前記第１と第２の入力ノードは直前のステージの第１と第２の出力ノードにそれぞれ接続されている列状に接続されたＮ個のステージと、
連続した前記ステージの各スイッチング手段を前記入力構成から前記出力構成に切り替えさせるように作動し、該切り替えは、ステージのそれぞれに於いて、第１ステージを除いて、直前のステージのスイッチング手段は出力構成にあるので前記切り替えの前にステージはその入力電圧としてその直前のステージに依って生成されたアナログ変換電圧を受信し、それに基づいたアナログ変換電圧をスイッチング後に生成するように制御する制御手段と、
前記Ｎ個のステージに依って与えられた前記デジタル・データを受信するように接続されていて、そこから加えられたアナログ電圧を表す、Ｎ＋１ビットのデジタル出力ワードを導出するように作動するデータ処理手段を備えるアナログ・デジタル・コンバーター。
【請求項２５】
交互に第１と第２のクロック位相で作動し、前記制御手段は、前記第１クロック位相に於いて列の奇数ステージの各スイッチング手段を入力構成に保持し、偶数ステージの各スイッチング手段を前記の出力構成に保持するが、前記の第２クロック位相に於いては、偶数ステージの各スイッチング手段を前記入力構成に保持し、奇数ステージの各スイッチング手段を出力構成に保持するように作動する請求項２４に記載のアナログ・デジタル・コンバーター。
【請求項２６】
列の隣接するステージの少なくとも１つのペアに対して、ペアの第２ステージの前記第１と第２の電圧記憶回路の各記憶コンデンサーは、ペアの第１ステージの同等の記憶コンデンサーより静電容量が小さい請求項２４または２５に記載のアナログ・デジタル・コンバーター。
【請求項２７】
或るペア或いは各ペアの２つのステージの記憶コンデンサーの静電容量の比率が約２：１である請求項２６に記載のアナログ・デジタル・コンバーター。
【請求項２８】
列の隣接するステージの少なくとも１つのペアに対して、ペアの第２ステージの前記第１と第２の電圧記憶回路の各増幅器エレメントの入力トランジスタは、ペアの第１ステージの同等の入力トランジスタより幅が狭い請求項２５または２７の何れか１項に記載のアナログ・デジタル・コンバーター。
【請求項２９】
或るペア或いは各ペアの２つのステージの入力トランジスタの幅の比率が約２：１である請求項２８に記載のアナログ・デジタル・コンバーター。
【請求項３０】
列の隣接するステージの少なくとも１つのペアに対して、ペアの第２ステージの前記第１と第２の電圧記憶回路の増幅器エレメントの入力トランジスタの制御可能な電流路の各電流はペアの第１ステージの同等の電流より小さい請求項２４から２９の何れか１項に記載のアナログ・デジタル・コンバーター。
【請求項３１】
或るペア或いは各ペアの２つのステージの電流比が約２：１である請求項３０に記載のアナログ・デジタル・コンバーター。
【請求項３２】
コンバーターの２番目からｎ番目のステージの各々に於いて、ステージの前記第１と第２の電圧記憶回路の各記憶コンデンサーは、それぞれ直前のステージの同等の記憶コンデンサーの静電容量に対して、これらの２番目からｎ番目のステージにかけて一定である第１スケーリングファクターに依って減少される請求項２４または２５に記載のアナログ・デジタル・コンバーター。
【請求項３３】
前記の第１スケーリングファクターが約２である請求項３２に記載のアナログ・デジタル・コンバーター。
【請求項３４】
２番目からｎ番目のステージの各々に於いて、ステージの各電圧記憶回路の増幅器エレメントの入力デバイスは、直前のステージの同等の増幅器エレメントの入力デバイスのチャンネル幅に対して、これらの２番目からｎ番目のステージにかけて一定である第２スケーリングファクターに依って減少されるチャンネル幅となる請求項２４、２５、３２又は３３のいずれか１項に記載のアナログ・デジタル・コンバーター。
【請求項３５】
前記の第２スケーリングファクターが約２である請求項３４に記載のアナログ・デジタル・コンバーター。
【請求項３６】
コンバーターの２番目からｎ番目のステージの各々に於いて、ここで２≦ｎ≦Ｎの時に、ステージの増幅器エレメントの入力デバイスの前記の制御可能な電流路の各々の電流は、直前のステージの同等の制御可能な電流路の電流に対して、これらの２番目からｎ番目のステージにかけて一定である第３スケーリング・ファクターに依って減少されるように制御される、請求項２４、２６、３２、３３、３４、又は３５のいずれか１項に記載のアナログ・デジタル・コンバーター。
【請求項３７】
前記の第３スケーリングファクターが約２である請求項３６に記載のアナログ・デジタル・コンバーター。
【請求項３８】
列の隣接するステージの少なくとも１つのペアに対して、ぺアの第２ステージにおけるオフセット電圧の前記の予め設定された値の少なくとも１つが、ペアの第１ステージのオフセット電圧の対応する予め設定された値と比較されて部分的に調整される請求項２４から３７のいずれか１項に記載のアナログ・デジタル・コンバーター。
【請求項３９】
前記のデータ処理手段が、シリーズの後のステージの各コンパレーター手段に依って与えられるデジタルデータを、これらの後のステージに於ける電圧変換エラーの補正を促すために、部分的に調整するように作動する請求項２４から３８のいずれかに記載のアナログ・デジタル・コンバーター。
【請求項４０】
それぞれが請求項２１から２３のいずれか１項に記載の電圧変換ステージであり、第１ステージの前記第１と第２の出力ノードは第２ステージのそれぞれの第１と第２の入力ノードに接続されていて且つ前記の第２ステージの前記第１と第２の出力ノードは第１ステージのそれぞれの第１と第２の入力ノードに接続されるように互いに接続されていて、デジタル化されたアナログ電圧は、コンバーターの反復変換動作の開始時に、前記の第１ステージの第１と第２の入力ノードの間に加えられる第１と第２のステージと、
該第１と第２のステージのスイッチング手段が、第１ステージから始まって、前記入力構成から前記出力構成に交互に切り替えられるように作動し、前記スイッチングは他のステージのスイッチング手段が出力構成にある時に或るステージで行われるように制御されるのでこのスイッチングの前に切り替えられた或るステージはその入力電圧として他のステージに依って生成されたアナログ変換電圧を受信し且つそのアナログ変換電圧をそれに基づいてこのスイッチング後に生成するようにする制御手段と、
前記の反復変換動作の過程で第１と第２のステージに依って交互に与えられる前記のデジタル・データを受信するために接続されていて且つそこから加えられたアナログ電圧を示すデジタル出力ワードを導くように作動するデータ処理手段とを備えるアナログ・デジタル・コンバーター。
【請求項４１】
第１及び第２のクロック位相で交互に動作するアナログ・デジタル・コンバーターであって、
コンバーターの動作中にデジタル化されるアナログ入力電圧が印加される第１及び第２入力ノードと、
それぞれ第１及び第２記憶コンデンサーと入力及び出力ターミナルを有する単位利得の増幅器エレメントとを含む第１及び第２の電圧記憶回路と、
クロックの第１の位相の間、前記第１電圧記憶回路の入力ターミナルを第１入力ノードに接続し、前記第２電圧記憶回路の入力ターミナルを第２入力ノードに接続するように動作する入力サンプリング手段と、
第１及び第２の電圧記憶回路の増幅器エレメント出力ターミナルにそれぞれ接続された第１及び第２出力ノードと、
第１及び第２出力ノードに接続され、更に比較電位を受けるように接続され、各クロック位相において、第１と第２出力ノード間の電位差と比較電位との比較を行い、比較結果を示すデジタルデータを与えるコンパレーター手段と、
１組の接続ターミナルを有しており、各クロック位相において、直前のクロック位相で前記コンパレーター手段によって与えられたデジタルデータに従って、複数のあらかじめ定められた値から選択した値を有するオフセット電圧を、これらのターミナル間に印加するように動作する電圧調整手段と、
クロックの第１位相において、２個の第１記憶コンデンサーと接続ターミナルを前記増幅器エレメントの各入力ターミナル間に直列に接続し、第２記憶コンデンサーを第１及び第２出力ノード間に互いに平行になるように接続するように動作し、クロックの第２位相においては、２個の第２記憶コンデンサーと接続ターミナルを増幅器エレメントの各入力ターミナル間に直列に接続し、第１記憶コンデンサーを第１及び第２出力ノード間に互いに平行になるように接続するように動作するスイッチング手段と、
クロックの複数の位相に渡って、前記コンパレーター手段によって与えられたデジタルデータを受けるように接続されており、それから印加されたアナログ入力電圧を表すデジタル出力ワードを導出するように動作するデータ処理手段とを備え、
前記第１及び第２の各電圧記憶回路は、
前記電圧記憶回路の入力ターミナルに入力スイッチエレメントを介して接続された第１プレートと、前記電圧記憶回路の共通ターミナルに接続された第２プレートとを有する記憶コンデンサーと、
前記第１プレートに接続された入力と、前記電圧記憶回路の出力ターミナルに接続された出力を有し、前記電圧記憶回路の差動中に、前記出力ターミナルの電位が前記１プレートの電位に実質的に等しい単一ゲインの増幅器エレメントとを備え、
前記増幅器エレメントは、前記第１プレートに接続されたゲート電極を有したＦＥＴ入力トランジスタと、
前記ＦＥＴ入力トランジスタのソース電極に接続された電流ソースと、
前記ＦＥＴ入力トランジスタのドレイン電極に直列に接続されるカスケードＦＥＴトランジスタと、
前記ＦＥＴ入力トランジスタのソース電極と前記カスケードＦＥＴトランジスタのゲート電極との間に接続され、該電極間の電位差を実質的に一定に維持するバイアス生成器とを含むアナログ・デジタル・コンバーター。
【請求項４２】
１個のステージの出力は次のステージの入力になるように直列に接続された複数の相互に類似した電圧変換ステージを備えており、各ステージは、ステージの入力電圧を記憶するためにステージの入力に接続されるか又は選択的に接続される記憶コンデンサーと、記憶された入力電圧に依存するステージの出力電圧を提供するために記憶コンデンサーとステージの出力間に選択的に接続される増幅器エレメントとを有しており、列の最初のステージを除く少なくとも１ステージにおいては、記憶コンデンサー静電容量は直前のステージの記憶コンデンサー静電容量より小さいか、又は増幅器エレメントの入力トランジスターの幅は直前のステージの増幅器エレメントの入力トランジスターの幅より小さく、又は両方共に小さいことを特徴とするアナログ・デジタル・コンバーター。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、例えば、印加されるアナログ値をそのデジタル相当値に変換する前に記憶するためにアナログ・デジタル・コンバーターで使用する電圧記憶回路に関する。
【０００２】
【従来の技術】
添付図面の図１５は、入力スイッチエレメント１と、記憶コンデンサー２と、高インピーダンス単一利得増幅器エレメント３を搭載する従来の電圧記憶回路を示している。もともと、スイッチエレメント１が閉じた位置（以下、クローズ位置）の時に、回路の入力ターミナル間に印加されるアナログ入力電圧Ｖi は記憶コンデンサー２に印加されるので、記憶コンデンサーのプレート間の電位差は入力電圧Ｖi に追従する。時間ｔswitchで予め設定された瞬間に入力スイッチエレメント１は開いた位置（以下、オープン位置）に切り替えられるので、この切替直前のコンデンサーのプレート間の電位差は、入力スイッチエレメント１が再びクローズされる時間まで記憶される。スイッチエレメントがオープン位置にある期間に於いて、記憶される電圧は出力電圧ＶO として回路の出力ターミナルの間で再生され、増幅器エレメント３は出力ターミナルに接続されている回路に依る記憶コンデンサーのローディングを防止するように機能する。
【０００３】
図１６は増幅器エレメント３の入力部を更に詳細に示している。この入力部は、増幅器エレメントのプラス電源ラインＶddに接続されているドレイン電極と、エレメントのマイナス電源ラインＶssに電流ソース３２を経由して接続されているソース電極と、記憶コンデンサー２の１つのプレート（図１５の上部プレート）に接続されているゲート電極を備えたＦＥＴ入力トランジスター３３を搭載している。ＦＥＴ入力トランジスター３３はいわゆるソースフォロア構成で接続されていることがわかる。
【０００４】
図１６には図示されていないが、ＦＥＴ入力トランジスター３３のソース電極と増幅器エレメントの出力の間に、ソース電極電位をバッファして出力電位ＶO を生成するために、更に別の回路が普通は挿入される。
【０００５】
【発明が解決しようとする課題】
図１６の増幅器エレメント３を使用すると、電流ソース３２は電流がＦＥＴ入力トランジスター３３のドレイン─ソースチャンネルに流れるようにするので、そのソース電極電位ＶS はゲート電極電位すなわち記憶コンデンサー２の上部プレートの記憶されている電位ＶC に準じることになる。そこで、増幅器エレメント３の入力部は、実際にはソース電極電位ＶS が記憶コンデンサー２の上部プレートの電位ＶC より常に少し低いが、実質的に単一の電圧利得をもつことになる。
【０００６】
入力部はゲート電流が非常に小さいＦＥＴ入力トランジスターを採用しているので、増幅器エレメントの入力インピーダンスは非常に高い。従って、図１５の電圧記憶回路の入力スイッチ・エレメント１がオープンされた後に、記憶コンデンサーは増幅器エレメント３に依っては十分なレベルに放電されないことになる。
【０００７】
しかし、図１６の増幅器エレメント３は、記憶コンデンサー２の上側プレートＶC の電位が変動する時に、記憶コンデンサー２からその入力部に対する（または逆方向の）電荷流入が発生するという問題を有する。入力スイッチエレメント１がオープンされた後に、上側プレート電位のこの変動は普通は現れないが、本明細書で後で説明されるように、上部プレート電位ＶC は、入力スイッチエレメント１がオープンする瞬間のｔswitchに於いて、入力スイッチ・エレメント１そのものに依るその瞬間時の電荷流入のために、どうしても変動する。入力スイッチエレメント１に依るこの電荷流入は、記憶コンデンサー２に記憶されている電圧に変動を誘導する。この変動は僅かであるが、高精度の場合には重大である。いいかえれば、スイッチエレメントがオープンされる瞬間のこの電荷流入は、或る変動をその上側プレートの電位ＶC に生じる。
【０００８】
増幅器エレメント入力部に於ける電荷流入が、記憶コンデンサー２の上部プレート電位の変動に対応する理由が、ここで説明される。図１６に図示されているように、ＦＥＴ入力トランジスター３３は、どうしても僅かの寄生静電容量をその電極間にもっているので、ゲートとソース電極間にゲート・ソース寄生静電容量Ｃgs、ゲートとドレイン電極間にゲート・ドレイン寄生静電容量Ｃgd、ドレインとソース電極間にドレイン─ソース寄生静電容量Ｃdsが存在する。これらの３つの電極の電位が互いに相応して変動する時に、常に、電荷が寄生静電容量に流入または流出することになり、これらの電荷の流れの組み合わせが増幅器エレメント入力部に出入する電荷流入を生じることになる。
【０００９】
図１６の増幅器エレメントの場合、入力トランジスター３３は前述のソースフォロア構成で接続されているので、そのゲートソース電位は、記憶コンデンサー２の上部プレート電位ＶC と関係なしに、実質的に一定になるので、ゲート─ソース寄生静電容量Ｃgsｓに起因する電荷流入は一般的に無視することができる。しかし、入力トランジスター３３のゲート─ドレイン電位とドレイン─ソース電位は、各々Ｖdd−Ｖc とＶdd−Ｖs であり、一定でないので、上部プレート電位Ｖc に基づいて変動する。そこで、Ｖc が変動されると、必ず、電荷はゲート─ドレイン寄生静電容量Ｃgdとドレイン─ソース寄生静電容量Ｃdsに流入または流出することになり、何れのケースでも電荷は増幅器エレメントの入力部に流入または流出することになる。
【００１０】
入力スイッチエレメントがオープンしている時に、流れる電荷は、流れの方向に基づいて、記憶コンデンサー２を充電または放電しなければならない。この充電または放電が、記憶コンデンサー２のプレート間に記憶されている電圧に誤差を生じることになる。
増幅器エレメントの入力部の寄生静電容量の影響は、記憶コンデンサー２の静電容量が寄生静電容量そのものの静電容量に対して大きくない時に特に問題になり、それは、例えば、電圧記憶回路の達成時間を短縮することが必要な場合であると思われる。
【００１１】
【課題を解決するための手段及び作用】
本発明の第１の態様によれば、電圧記憶回路は、記憶コンデンサーと増幅器エレメントを有する。記憶コンデンサーは、１つのプレートが入力スイッチ・エレメントを経由して回路の入力ターミナルに接続され、その他のプレートが回路の共通ターミナルに接続されていて、記憶される入力信号は回路が作動中の時に前記の入力と共通ターミナルの間に印加される。増幅器エレメントは、出力ターミナルと共通ターミナルの間で、記憶コンデンサーに記憶されている電圧に基づいて出力信号を与えるために、１つのプレートに接続される入力と回路の出力ターミナルに接続される出力を有している。そして、増幅器エレメントはデバイスの第１と第２の電流路電極のそれぞれの間に設けられている制御可能な電流路を備えていて、且つ電位が上記の電流路の電流の大きさを制御するために印加される制御電極も備えている電気入力デバイスを有していて、上記の制御電極は１つのプレートに接続されていて、なおかつ、第１と第２の電流路電極は第１電流路電極電位と第２電流路電極電位は共に制御電極電位に追従できように電位追従手段に接続されているので、電流は制御可能な電流路を流れるので、第１と第２の電流路電極の各々の電位は１つのプレートの電位に関して実質的に固定されたまま保持される。
【００１２】
この設計の増幅器エレメントを使用すると、入力デバイスの制御電極、第１及び第２電流路の電極の電位は、回路が作動中の時に、相互に且つ１つのプレートに関して全て実質的に固定されるので、それらの電極間に存在する寄生静電容量は回路の動作にそれほど影響しない。これは、電荷が増幅器エレメントに流入または流出することを防止するので、結果的に記憶コンデンサーの上記の１つのプレートに接続されている増幅器エレメントの動作による記憶コンデンサーの充電／放電を防止することになる。このようにして、この充電／放電の結果として記憶されていた電圧に生じる誤差は解消される。
【００１３】
電位追従手段は、第１電流路電極電位を制御電極電位に追従させるために前記の第１電流路電極に接続されている電流ソースと、第２電流路電極電位を第１電流路電極電位に追従させるために前記の第１と第２の電流路電極の間に機能的に接続されているアクティブフォロア手段を有していることが望ましい。
この構成に於いて、第１電流路電極は１つのプレート電位に自動的に追従させられるので、アクティブフォロア手段は、第１と第２の電流路電極の間で機能的に、すなわち入力デバイスの出力側で排他的に接続されて、第２電流路電極の要求される追従を達成することができる。
【００１４】
前記の電気入力デバイスは、好ましくはＦＥＴ入力トランジスターであり、前記の制御電極がＦＥＴ入力トランジスターのゲート電極になり、第１電流路電極がＦＥＴ入力トランジスターのソース電極になり、前記の第２電流路電極がＦＥＴ入力トランジスターのドレイン電極になり、前記の制御可能な電流路がＦＥＴ入力トランジスターのドレイン─ソースチャンネルに依って与えられる。
【００１５】
このＦＥＴ入力トランジスターは、入力スイッチエレメントがオープンされた後の記憶コンデンサーの放電を防止するような高入力インピーダンスを有する増幅器エレメントを有し、これによりＦＥＴ入力トランジスターの不可避的に存在するゲート─ソース間、ゲート─ドレイン間、及びソース─ドレイン間の寄生静電容量が回路動作に影響しなくなる。
【００１６】
入力デバイスがＦＥＴの時に、前記のアクティブフォロア手段は、そのドレイン─ソースチャンネルがＦＥＴ入力トランジスターのドレイン─ソースチャンネルに直列に接続されているカスケード接続ＦＥＴトランジスターを有するようにすることもでき、これによりカスケード接続トランジスターのソース電極電位はそのゲート電極電位に追従できる。なおかつ、前記のアクティブフォロア手段は、ＦＥＴ入力トランジスターのソース電極とカスケード接続トランジスターのゲート電極の間に機能的に接続されているバイアス発生器を、その間に実質的に一定の電位差を維持するために有することもできる。
【００１７】
このカスケード接続構成は単純であるが効果的なので、カスケード接続ＦＥＴトランジスターとＦＥＴ入力トランジスターの直列接続は、カスケード接続トランジスターのソース電極電位がそのゲート電極に自動的に追従することを保証する。
増幅器エレメントは好都合に第１と第２の実質的に同じ回路部から構成されていて、第１の部分は前記の入力デバイスと前記のアクティブフォロア手段を有していて且つ第２の部分は前記の電流ソースを有している。
【００１８】
この回路の対称性は、高い安定性と予測性を増幅器エレメントの動作時に、特に増幅器エレメントの入力と出力電位間の関係に関して提供できて、なおかつ、製造に好都合である。
前記の入力スイッチエレメントは、電気入力スイッチエレメントであることが好ましく、そのスイッチング電極の電位に基づいて動作し、回路は、入力スイッチエレメントがそのオン状態にある時にスイッチング電極電位を入力ターミナルに追従させるために接続されているスイッチ駆動手段を更に有しているのでスイッチング電極電位を入力ターミナル電位に関して実質的に固定された状態に保持し、なおかつ、スイッチング電極電位を入力ターミナル電位に相応して変動させるように動作するので、入力スイッチエレメントはそのオン状態からそのオフ状態に変更される。
【００１９】
この回路に於いて、制御電極電位は入力ターミナル電位に関して固定されるので、オフ状態にスイッチングする瞬間に電気スイッチエレメントに流入される電荷量は入力信号のレベルと実質的に無関係になる。従って、この電荷流入に起因する記憶された電圧に於ける誤差は、異なる入力信号電圧に対して、実質的に一定、または少なくとも直線的になるので、適切な対策がこの誤差を補償するために施されることになる。
【００２０】
前記のスイッチング電極電位は前記の出力信号から導かれるのが好ましく、この電位は入力信号をローディングまたは影響を与えずに達成されることができる。
前記のスイッチ駆動手段は、好ましくは、前記の出力ターミナルに動作的に接続されていて、なおかつ、そこで受信されるスイッチング信号に基づいて、前記のスイッチング電極に、オン電位を、前記の入力スイッチエレメントをそのオン状態に保持するために、または、オフ電位を、前記の入力スイッチエレメントをそのオフ状態に保持するために加えるように動作し、なおかつ、前記のオンとオフの電位は前記の出力ターミナル電位に関して各々実質的に固定されているが相互に予め設定された値に依って異なっている。
【００２１】
この構成に於いて、オンとオフの電位は共に入力信号電位に関して固定されているので、入力スイッチエレメントに依る電荷流入は入力信号電位と関係せずに、実質的に一定になる。
電圧記憶回路も、各々第１と第２のバイアスラインが出力ターミナルの電位に対して各々固定されている電位とするために前記の出力ターミナルに機能的に接続され、第２バイアスラインの電位は前記のオンとオフの電位の１つと等しくて且つ前記の第１と第２のバイアスライン間の電位差は前記の予め設定された値より大きいか等しくなることができる。この場合、前記のスイッチ駆動手段は、その１つのプレートが前記のスイッチング電極電位を与えるために前記のスイッチング電極に接続されているブートストラップコンデンサーを有して、なおかつ、ブートストラップコンデンサーの両方のプレートと前記のバイアスラインに接続されていて且つ、スイッチング電極電位がそのオンとオフ電位の前記の１つからこれらの電位の他のものに変更される時に、ブートストラップコンデンサーの前記の１つのプレートを前記の第２バイアスラインに接続しその他のプレートを前記の第１バイアスラインに接続するように作動する充電構成から、前記の１つのプレートを第２バイアスラインから分離し前記の他のプレートを前記の第２バイアスラインに接続するように作動する浮遊構成に切り替わることができる接続手段も有しているので、前記の１つのプレートの電位を第２バイアスラインの電位からそれと異なる電位に前記の予め設定された値だけ変更させることができる。
【００２２】
この構成に於いてオンとオフの電位の１つは、必要に応じて、回路の電源ラインの外側に位置することができる。
いずれにしろ、電圧記憶回路は、前記の出力ターミナルに機能的に接続されている各々第１、第２、第３のバイアスラインを、出力ターミナル電位に関して各々固定されている電位にするために有することができて、第３のバイアスライン電位は前記のオンとオフ電位の１つと等しくなり且つ前記の第１と第２ののバイアス・ライン間の電位差は前記の予め設定された値より大きいか等しくなる。この場合、前記のスイッチ駆動手段は、その１つのプレートが前記のスイッチング電極電位を与えるために前記のスイッチング電極に接続されているブートストラップコンデンサーを具備していて、なおかつ、ブートストラップコンデンサーの両方のプレートと前記のバイアスラインに接続されていて且つ、スイッチング電極電位がそのオンとオフ電位の前記の１つからこれらの電位の他のものに変更される時に、ブートストラップコンデンサーの前記の１つのプレートを前記の第３バイアスラインに接続するが他のプレートを前記の第１バイアスラインに接続するように作動する充電構成から、前記の１つのプレートを第３バイアスラインから分離するが前記の他のプレートを前記の第２バイアスラインに接続するように作動する浮遊構成に切り替わることができる接続手段も具備しているので、前記の１つのプレートの電位を第３バイアスライン電位からそれと異なる電位に前記の予め設定された値だけ変更させることができる。
【００２３】
この例の場合、制御電極電位に於ける、スイッチエレメントがそのオンとオフ状態の１つにある時の前記の出力ターミナル電位から、スイッチエレメントがそのオンとオフ状態の別の状態にある時の前記の予め設定された値だけ出力ターミナル電位から異なる電位への要求される変更は、その電位がオンとオフ電位を直接与えるために適してないか又はその電位が出力ターミナル電位から予め設定された値より少なく異なっている状態或いはその両方の状態の内部バイアスラインを用いて達成されることができる。
【００２４】
前記の電気入力スイッチエレメントはＭＯＳＦＥＴトランジスターであることが好ましく、そのケースで前記のオンとオフ電位の１つは前記の出力ターミナル電位と実質的に同じになる。例えば、ＭＯＳＦＥＴトランジスターはｎ−チャンネルエンハンスメント型ＭＯＳＦＥＴの場合、オフ電位は出力ターミナル電位と実質的に同じなることができる。このＭＯＳＦＥＴトランジスターを電気スイッチエレメントとして使用すると、適切なオンとオフ電位の生成は好ましいことに単純になり、特にオンとオフ電位が前記の１つのケースに於いては、出力ターミナル電位を制御電極に直接印加することに依って得られることができる。
【００２５】
電圧記憶回路は、単一の基板上に形成されていて、増幅器エレメントの前記の入力スイッチエレメントと前記の入力デバイスは前記の基板を覆う材料の導電性と逆の導電性の１つまたは複数のウェルの内部に置かれていて、そのウェル或いは各ウェル電位を前記の１つのプレートの電位に追従させる手段があることが好ましい。ウェルの電位をこのように制御することに依って、回路の寄生静電容量（スイッチエレメントの静電容量と任意の内部接続部の静電容量を含めて）がブートストラップされることができる。ウェルは、例えば、回路の前記の出力ターミナルに電気的に接続されることができる。これは、ウェルの電位が出力ターミナル電位に追従することを可能にする。
【００２６】
前記の記憶コンデンサーも該ウェルに置かれているので、それに付随される寄生静電容量をブートストラップすることができる。
１つまたは複数の導電性シールドがそれ或いは各々のウェルの部分を延長していて、なおかつ、そのシールド電位或いは各シールド電位を前記の１つのプレートの電位に追従させる手段があることが好ましい。これは、残留する寄生静電容量の影響を除去するうえで役に立つ。このケースに於いて、前記の導電性シールドも回路の前記の出力ターミナルに一般的に電気的に接続されているので、シールドの電位は出力ターミナルの電位に追従することができる。
【００２７】
電圧記憶回路の増幅器エレメントが前述の２つの実質的に同じ回路部を有している時に、増幅器エレメントの前述の第１の部分は前記の１つまたは複数のウェルの内部に置かれていることが好ましく、なおかつ、増幅器エレメントの前記の第２の部分は１つまたは複数の更なるウェルの内部に形成されていて、導電性の各々が基質の周囲と反対側に位置していて、そのウェル或いは各更なるウェルの電位は回路の電源ラインの電位に関して実質的に固定される。
【００２８】
電圧記憶回路は、前記の入力ターミナルと前記の入力スイッチエレメントの入力側の間に配置されていて、入力スイッチエレメントの入力側電位を、エレメントがオフ状態に変更された後に、記憶コンデンサーの前記の１つのプレートの電位に関して実質的に固定された状態に保持する、入力電位保持手段を更に搭載していることが好ましい。
【００２９】
これにより、エレメントがオフに切り替えられた後に、入力信号電位が制御電極電位に相応して十分に変わる時に、入力スイッチエレメントが偶発的にオンに切り替えられることを防止することができる。
前記の入力電位保持手段は、前記の入力スイッチエレメントと直列に接続されていて、なおかつ、前記の入力スイッチ・エレメントがオフ状態に変更された後に、そのエレメントの入力側を前記の入力ターミナルから分離するように作動できるスイッチエレメントを更に有することもできる。このように、更なるスイッチエレメントのオープン後の入力信号電位の変動は入力スイッチエレメントの入力側電位に影響しない。
【００３０】
前記の入力電位保持手段は、前記の入力スイッチエレメントの入力側と前記の記憶コンデンサーの他のプレートの間に接続されている補助コンデンサー、又は前記の増幅器エレメントと前記の入力スイッチエレメントの入力側の間に接続されていて、記憶コンデンサーの前記の１つのプレートの電位から誘導される電位をそこに印加するように動作でき、そのエレメントの入力側が分離されているフィードバックスイッチエレメントのいずれか又は両方を更に有することができる。
【００３１】
前記の増幅器エレメントの利得は好都合なことに実質的に単位値になる。このケースでは、制御電極電位とウェル電位は出力ターミナル電位に好都合なことに「ブートストラップされる」ことができる、何故ならば、増幅器エレメントが実質的に単一の利得をもつ時に、バッファされる出力ターミナル電位は１つのプレートの電位／入力信号の電位と実質的に等しくなるからである。従って、要求される制御電極電位は入力信号に影響せずにバッファされる出力信号から誘導されることができる。
【００３２】
前述の該電圧記憶回路（その増幅器エレメントが単位利得をもつ）は、電圧加算回路に有用な状態で搭載することができる。この電圧加算回路は、回路が動作中の時に第１と第２と第３の電位が印加される第１と第２と第３の入力ノードと、電圧記憶回路の出力ターミナルに接続される出力ノードと、前記の入力ノードと前記の電圧記憶回路に接続されているスイッチング手段を有する。このスイッチング手段は、電圧記憶回路の入力スイッチエレメントがオフ状態に変更された後に、入力構成から出力構成に切り替わることができて、前記の入力構成は、前記の第１と第２の入力ノードを電圧記憶回路の各々前記の入力と共通ターミナルに接続するように作動するので、電圧記憶回路の記憶コンデンサーの前記の第１と第２の電位の間の電位差の記憶を可能にし、なおかつ、前記の出力構成は、電圧記憶回路の共通ターミナルを前記の第３の入力ノードに接続するように作動するので、前記の出力ノードに於いて第３の電位および第１と第２の電位の間で記憶されている差の合計と実質的に等しい出力電位を生成することを可能にする。
【００３３】
このような電圧加算回路は非常に高精度の電圧加算を行うことができるので、正確性は電圧記憶回路の寄生静電容量の影響が除去されることができる影響性だけに依って基本的に規定される。各電圧記憶回路に於いて、回路の種々の寄生静電容量（スイッチエレメントの静電容量、増幅器エレメント入力の静電容量、任意の内部接続部の静電容量）は前述の技術を用いてブートストラップされ、実質的には寄生静電容量の影響の除去に対する唯一の制約は増幅器エレメントの利得誤差から生じる。この利得誤差は、適切な設計の増幅器エレメントを採用することに依って非常に低いレベルに減少させることができる。
【００３４】
第１と第２の電圧記憶回路についてはそれぞれ説明したが、それぞれ単位利得増幅器エレメントを持ち、電圧加算回路に有用な状態で搭載されることができる。電圧加算回路は、回路が作動中の時に、第１のペアの入力電圧は第１と第２の入力ノードに印加され、第２のペアの入力電圧は第３と第４の入力ノードに印加され、第３のペアの入力電圧は第５と第６の入力ノードに印加される第１、第２、第３、第４、第５、第６の入力ノードと、前記の第１と第２の電圧記憶回路の各出力ターミナルに接続されている第１と第２の出力ノードと、前記の入力ノードと前記の電圧記憶回路に接続されているスイッチング手段を有する。このスイッチング手段は、第１と第２の電圧記憶回路の各入力スイッチ・エレメントがオフ状態に変更された後に、入力構成から出力構成に切り替わることができて、前記の入力構成は、前記の第１と第２の入力ノードを前記の第１電圧記憶回路の各々前記の入力と共通ターミナルに接続し、なおかつ、前記の第３と第４の入力ノードを前記の第２電圧記憶回路のそれぞれの前記の入力と共通ターミナルにも接続するように作動するので、第１電圧記憶回路の前記の記憶コンデンサーに於いて、前記の第１のペアの２つの入力電圧間の第１の電位差の記憶を可能にし、なおかつ、第２電圧記憶回路の前記の記憶コンデンサーに於いて、前記の第２のペアの２つの入力電圧間の第２の電位差の記憶を可能にし、なおかつ、前記の出力構成は第１と第２の電圧記憶回路の各々共通ターミナルを第５と第６の入力ノードに各々接続するように作動するので、前記の第１と第２の出力ノードの間で、その間の電位差が前記の第３のペアの２つの入力電圧間の電位差と記憶されている第１と第２の電位差の合計と実質的に等しいペアの出力電圧を生成することを可能にする。
【００３５】
２つの電圧記憶回路の逆並列接続に依って、その各々スイッチエレメントに依って流入される電荷の個々の（固定されている）量は、それらがオフ状態に切り替えられる瞬間に於いて、各々の回路として同じになるので、回路の入力と出力の違いを相互に効果的に解消することに注目すべきである。
第１と第２の電圧記憶回路については既に説明したが、それぞれは単位利得増幅器エレメントを持ち、別の好まれる実施事例に於いては、倍電圧回路に搭載されることができる。この倍電圧回路は、２倍にされる入力電圧が回路の作動中に印加される第１と第２の入力ノードと、第１と第２の電圧記憶回路の各々出力ターミナルに各々接続されている第１と第２の出力ノードと、前記の入力ノードと前記の電圧記憶回路に接続されているスイッチング手段とを有する。このスイッチング手段は、第１と第２の電圧記憶回路の各入力スイッチエレメントがオフ状態に変更された後に、入力構成から出力構成に切り替わることができて、前記の入力構成は、前記の第１入力ノードを前記の第１電圧記憶回路の前記の入力ターミナルと前記の第２電圧記憶回路の前記の共通ターミナルの両方に接続し、なおかつ、前記の第２入力ノードを前記の第２電圧記憶回路の前記の入力ターミナルと前記の第１電圧記憶回路の前記の共通ターミナルの両方に接続するように作動するので、前記の電圧記憶回路の各々記憶コンデンサーの各々が前記の入力電圧に充電されることを可能にし、なおかつ、前記の出力構成が第１と第２の電圧記憶回路の各々共通ターミナルを互いに接続するように作動して前記の記憶コンデンサーが前記の第１と第２の出力ノードの間で互いに直列に接続されるので、これらの出力ノードの間で、前記の入力電圧の実質的に２倍になる出力電圧を生成することを可能にする。
【００３６】
また、２つの電圧記憶回路の逆並列接続は入力スイッチエレメントに依って流入される電荷を除去するので、２倍にされる電圧は非常に高精度になる。回路は、更に改善された速度／パワー／ノイズのつりあいを備えていて、同じ従来の提案より、おそらく１０倍も優れていると思われる。
この倍電圧回路は、倍電圧動作をそれらの変換動作に於いて実施するアナログ・デジタル・コンバーター（Ａ／Ｄ変換器）に搭載した場合に、特に有用である。このコンバーターは、電圧変換ステージに組み込まれる。この電圧変換ステージは、前述の倍電圧回路と、前記の入力電圧と等しい或いはそこから誘導される作動電圧を受信するために接続されていて且つ比較電位を受信するためにも接続されていて且つ比較をその作動電圧と前記の比較電位の間で実施し且つ比較の結果を示すデジタル・データを与えるように作動できる倍電圧回路と、前記の第１と第２の電圧記憶回路の各々共通ターミナルの間に接続されていて且つ、前記のスイッチング手段が前記の入力構成から前記の出力構成に切り替えられた後に、これらのターミナルの間で、前記のデジタルデータに依って、複数の予め設定された可能性のある値から選ばれた値をもつオフセット電圧を印加して、前記の出力ノードの間で前記の入力電圧の２倍から選ばれたオフセット電圧だけ異なるアナログ変換電圧を生成するように作動する電圧調整手段を有する。
【００３７】
この電圧変換ステージに、前述の高精度倍電圧回路を使用すると、アナログ変換電圧は、２つの記憶コンデンサーを内部接続するために、複雑なスイッチング構成を使用せずに、入力電圧から好ましい高精度で誘導されることができる。このアナログ変換電圧は、例えば“３ステート・ロジック”タイプのアナログ・デジタル・コンバーターに要求されるように、入力電圧の大きさに基づいて選ばれた数多くの予め選択されたオフセット電圧の１つに依って、入力電圧の２倍からオフセットされることができる。前記の電圧調整手段は、前記の第１と第２の電圧記憶回路の各々共通ターミナルの間に接続されていて且つこれらのターミナルの間で前記のオフセット電圧を印加するように作動できる。このように、電圧調整手段は、選ばれたオフセット電圧と等しい電位差をコンデンサーの各々前記の他のプレートの間に存在させるために２つの記憶コンデンサーと直列に接続されていて、なおかつ、各々記憶コンデンサーはその各々プレートの間で入力電圧と等しい電位差をもつので、入力電圧の２倍からアナログ変換電圧の要求されるオフセットは、複雑で低精度の電圧加算器を使用せずに、単純に且つ高精度で達成される。
【００３８】
好ましくは、前記のコンパレーター手段は前記の比較を実施するが、電圧記憶回路のスイッチング手段は前記の入力構成で高速オペレーションを提供する。
或る好ましい事例に於いて、前記のコンパレーター手段は前記の第１と第２の入力ノードに接続されているので、前記の入力電圧は、前記の作動電圧になり、なおかつ、前記の入力電圧がマイナスの前記の比較電位より低いか等しい時に該デジタル・データを提供し、なおかつ、比較電位が前記の入力電位より小さいか等しい時に第２のこのようなデジタルデータを提供し、なおかつ、第３の該デジタル・データを全ての他のケースに於いて提供し、なおかつ、そこでは、前記の第２のデジタルデータに依って選ばれたオフセット電圧が−Ｖref になり、＋Ｖref が前記の第１のデジタルデータに依って選ばれるオフセット電圧になり、なおかつ、前記の第３のデジタルデータに依って選ばれるオフセット電圧はゼロになり、前記の比較電位はＶref ／４に実質的に等しくなる。
【００３９】
コンパレーター手段のオフセット電圧から生じると思われるミスコードエラーに対するこの変換ステージで行われる変換演算の省略に依って、そのステージに依って実行される電圧変換動作の精度における改善は、全体的な変換精度の改善の形で得られる。
１つの特に優れたアナログ・デジタル・コンバーターは、各々が前述の電圧変換ステージであり、デジタル化されるアナログ電圧が一連の第１ステージの第１と第２の入力ノードの間に印加され、なおかつ、それぞれ次のステージの前述の第１と第２の入力ノードが直前のステージのそれぞれの第１と第２の出力ノードに接続されているＮ個のステージの列と、前記のステージの各々のスイッチング手段を次に前記の入力構成から前記の出力構成に切り替えさせるように作動できて、このスイッチングは、ステージの各々に於いて、第１ステージを除いて、直前のステージのスイッチング手段が出力構成にあるのでこのスイッチングの前に切り替えられるステージがその入力電圧としてその直前のステージに依って生成されるアナログ変換電圧を受信し且つそのアナログ変換電圧をそれに基づいてこのスイッチング後に生成する時に、行われるように制御する制御手段と、前記のＮ個のステージの列に依って与えられる前記のデジタルデータを受信するために接続されていて且つそこからデジタル出力ワードを誘導するように作動して、印加されたアナログ電圧の各々Ｎ＋１ビットを比較するデータ処理手段とを有している。
【００４０】
このアナログ・デジタル・コンバーターは、非常に瞬時に作動して、クロック周期の１つの完全なＮ＋１ビット・デジタル出力ワードを生成できる。
好ましくは、このアナログ・デジタル・コンバーターは交互に第１と第２のクロック位相で作動し、なおかつ、前記の制御手段は、前記の第１クロック位相に於いて入力構成で列の奇数ステージの各々スイッチング手段を保持し、前記の出力構成で偶数ステージの各々スイッチング手段を保持するように作動するが、前記の第２クロック位相に於いて前記の入力構成で偶数ステージの各々スイッチング手段を保持し、出力構成で奇数ステージの各々スイッチング手段を保持するように作動する。
【００４１】
この構成は、コンバーターが、ステージの制御を希望通りに単純に保ちながら、前述の高速で作動することを可能にする。
列の隣接するステージの少なくとも１つのペアに対して、ペアの第２ステージの前記の第１と第２の電圧記憶回路の各記憶コンデンサーが、ペアの第１ステージの同等の記憶コンデンサーより静電容量が小さくなり、１つ或いはこの各ペアの２つのステージの記憶コンデンサーの比率が約２：１になることが好ましい。これは、コンバーターの消費電力を低減する。
【００４２】
列の隣接するステージの少なくとも１つのペアに対して、ペアの第２ステージの前記の第１と第２の電圧記憶回路の各々増幅器エレメント入力デバイスは、ペアの第１ステージの同等の入力デバイスより幅が狭くなることが好ましく、１つ或いは各ペアの２つのステージの入力デバイスの幅の比率が約２：１になれば、更に消費電力を低減することになる。
【００４３】
更に、列の隣接するステージの少なくとも１つのペアに対して、ペアの第２ステージの前記の第１と第２の電圧記憶回路の増幅器エレメント入力デバイスの制御可能な電流路の各々電流はペアの第１ステージの同等の電流より小さくなり、１つ或いは各ペアの２つのステージの電流比は約２：１になることが好ましく、更に消費電力の低減を支援することができる。
【００４４】
更に、コンバーターの第２からｎ番目のステージの各々に於いて、ここで２≦ｎ≦Ｎの場合に、ステージの前記の第１と第２の電圧記憶回路の各記憶コンデンサーは、それぞれ直前のステージの同等の記憶コンデンサーの静電容量に対して、これらの第２からｎ番目のステージにかけて一定の第１スケーリングファクターに依って減少される静電容量をもつことが好ましい。静電容量を一定のスケーリングファクターに依ってこのようにスケーリングすると、コンバーターの消費電力を低減すること且つコンバーターの製造に要求されるチップ面積を減少することができる。
【００４５】
前記の第１スケーリングファクターは２であることが好ましい。このスケーリングファクターの値は、低減される消費電力にとって最適なものになる。
更に、コンバーターの第２からｎ番目のステージの各々に於いて、すなわちここでは２≦ｎ≦Ｎの場合であるが、ステージの各々の電圧記憶回路の増幅器エレメント入力デバイスは、直前のステージの同等の増幅器エレメント入力デバイスのチャンネル幅に対して、これらの第２からｎ番目のステージにかけて一定の第２スケーリングファクターに依って、減少されるチャンネル幅になることである。
【００４６】
このように数多くの次のステージに対して一定のファクターでスケーリングすると、コンバーターの消費電力とそれに依って占められるチップ面積の減少にも貢献することができる。
前記の第２スケーリングファクターも２であることが好ましく、これにより最適な消費電力の減少を導くことになる。
【００４７】
更に、コンバーターの第２からｎ番目のステージの各々に於いて、すなわちここでは２≦ｎ≦Ｎの場合であるが、ステージの増幅器エレメント入力デバイスの前記の制御可能な電流路の各々の電流は、直前のステージの同等の制御可能な電流路の電流に対して、これらの第２からｎ番目のステージにかけて一定の第３スケーリングファクターに依って減少されるように制御されることが好ましい。
【００４８】
このスケーリングはコンバーターの消費電力の低減に更に貢献することができる。
前記の第３スケーリングファクターも２であることが好ましい。この値は消費電力の低減に最適なものになる。
別の好ましい実施態様に於いて、列の隣接するステージの少なくとも１つのペアに対して、このペアの第２ステージにおけるオフセット電圧の前記の予め設定された可能性のある値の少なくとも１つは、このペアの第１ステージにおけるオフセット電圧の対応する予め設定された可能性のある値と比較されて部分的に調整される。
【００４９】
この部分的な調整は、各ステージに用いられる増幅器エレメントの利得誤差の補正に使用されることができるので、これらの増幅器エレメントの不完全性にもかかわらず全体的なコンバーターの高精度の動作を維持することができる。
代わりに、または更に、前記のデータ処理手段は、これらの次のステージの電圧変換エラーの補正を推進するために、列の次のステージの各々のコンパレーター手段に依って与えられるデジタル・データを部分的に調整するように作動できる。
【００５０】
別の優れたアナログ・デジタル・コンバーターは、各々が前述の電圧変換ステージである第１と第２のステージと、制御手段と、データ処理手段とを有している。これらの第１と第２のステージは、第１ステージの第１と第２の出力ノードが第２ステージの第１と第２の入力ノードにそれぞれ接続されていて且つ前記の第２ステージの第１と第２の出力ノードが第１のステージの第１と第２の入力ノードにそれぞれ接続されるように互いに接続されていて、なおかつ、デジタル化されたアナログ電圧が、コンバーターの反復変換動作の開始時に、前記の第１ステージの前記の第１と第２の入力ノードの間に印加される。前記の制御手段は、第１と第２のステージのスイッチング手段を、第１ステージから開始して、前記の入力構成から前記の出力構成に、交互に切り替えさせられるように作動し、この切替えは他のステージのスイッチング手段が出力構成にあるのでこのスイッチング前に或るステージはその入力電圧として他のステージに依って生成されたアナログ変換電圧を受信し且つそのアナログ変換電圧をそれに基づいてこのスイッチング後に生成する時に或るステージで行われるように制御する。データ処理手段は、前記の反復変換動作中に第１と第２のステージに依って交互に与えられる前記のデジタル・データを受信するために接続されていて且つ印加されるアナログ電圧の各々デジタル出力ワードをそこから誘導するように作動する。
【００５１】
このアナログ・デジタル・コンバーターでは、２つのステージだけ変換動作を実施するために要求されるので、好ましいコンパクトで単純な設計になる。
本発明の第２の態様である電圧変換回路は、第１及び第２のクロック位相で交互に動作するものであり、コンバーターの動作中にデジタル化されるアナログ入力電圧が印加される第１及び第２入力ノードと、それぞれ第１及び第２記憶コンデンサーと入力及び出力ターミナルを有する単一の利得の増幅器エレメントとを含む第１及び第２の電圧記憶回路と、入力サンプリング手段と、第１及び第２の電圧記憶回路の増幅器エレメント出力ターミナルにそれぞれ接続された第１及び第２出力ノードと、コンパレーター手段と、電圧調整手段と、スイッチング手段と、データしょり手段とを備えている。第１及び第２の電圧記憶回路の増幅器エレメントは、デバイスの各第１及び第２電流路電極の間に設けられた制御可能な電流路とこの電流路における電流の大きさを制御するための電位が印加される制御電極とを有している電気的入力デバイスを備えており、この制御電極は増幅器エレメントの入力ターミナルに接続されており、第１及び第２電流路電極は電位追従手段に接続されて第１及び第２電流路電極の両方の電位が制御電極電位に追従するようになっている。この制御可能な電流路を電流が流れる間、第１及び第２電流路電極の各電位は入力ターミナルの電位に対して実質的に一定になるように維持される。入力サンプリング手段は、クロックの第１の位相の間、第１電圧記憶回路の入力ターミナルを第１入力ノードに接続し、第２電圧記憶回路の入力ターミナルを第２入力ノードに接続するように動作する。コンパレーター手段は、第１及び第２出力ノード更に比較電位を受けるように接続され、各クロック位相において、第１と第２出力ノード間の電位差と比較電位との比較を行い、比較結果を示すデジタルデータを与える。電圧調整手段は、１組の接続ターミナルを有しており、各クロック位相において、直前のクロック位相でコンパレーター手段によって与えられたデジタルデータに従って、複数のあらかじめ定められた値から選択した値を有するオフセット電圧を、これらのターミナル間に印加するように動作する。スイッチング手段は、クロックの第１位相において、２個の第１記憶コンデンサーと接続ターミナルを増幅器エレメントの各入力ターミナル間に直列に接続し、第２記憶コンデンサーを第１及び第２出力ノード間に互いに平行になるように接続するように動作し、クロックの第２位相においては、２個の第２記憶コンデンサーと接続ターミナルを増幅器エレメントの各入力ターミナル間に直列に接続し、第１記憶コンデンサーを第１及び第２出力ノード間に互いに平行になるように接続するように動作する。データ処理手段は、クロックの複数の位相に渡って、コンパレーター手段によって与えられたデジタルデータを受けるように接続されており、それから印加されたアナログ入力電圧を表すデジタル出力ワードを導出するように動作する。
【００５２】
このようなアナログ・デジタル・コンバーターで変換動作を実行するには、１個のステージだけがあればよく、その結果特に小型化できる設計が可能になる。本発明の第３の態様のアナログ・デジタル・コンバーターは、１個のステージの出力は次のステージの入力になるように直列に接続された複数の相互に類似した電圧変換ステージを有しており、各ステージは、ステージの入力電圧を記憶するためにステージの入力に選択的に接続される記憶コンデンサーと、記憶された入力電圧に依存するステージの出力電圧を提供するために記憶コンデンサーとステージの出力間に選択的に接続される増幅器エレメントとを有している。列の最初のステージを除く少なくとも１ステージにおいては、記憶コンデンサー静電容量は直前のステージの記憶コンデンサー静電容量より小さいか、又は増幅器エレメントの入力トランジスターの幅は直前のステージの増幅器エレメントの入力トランジスターの幅より小さく、又は両方共に小さい。
【００５３】
このような「スケール化された」電圧変換ステージの列を有するアナログ・デジタル・コンバーターは、全体として改善された雑音と消費電力の関係を適当にするトレードオフが行える。記憶コンデンサー静電容量又は入力トランジスタの幅又はその両方を１つのステージから次のステージへスケール化するファクター（スケーリングファクター）は、２に近似していることが望ましい。スケール化は、例えば、最初の６ステージについて順次スケール化し、残りのステージについては一定の大きさにするという具合に、最初の数ステージのみで止めてもよい。
【００５４】
【実施例】
図１の電圧記憶回路は、好ましくはＭＯＳＦＥＴトランジスターである電気スイッチエレメント１（以下、ＭＯＳＦＥＴトランジスターとする。）、記憶コンデンサー２、単位利得バッファ３、および出力ターミナル回路とＭＯＳＦＥＴトランジスター１のゲート電極（制御電極）の間に接続されているブートストラップされるスイッチ駆動手段４，５を有している。
【００５５】
図２は、図１の回路の増幅器エレメント３の構造の第１の例を示している。エレメント３は、２つの基本部、すなわちカスケードソースフォロア３１と電流ソース３２を搭載している。
カスケードソースフォロア３１は、そのゲート電極が記憶コンデンサー２の１つのプレート（図１の上部プレート）に接続されているｎ−チャンネルＭＯＳＦＥＴ入力トランジスター３３を搭載している。入力トランジスター３３のドレイン─ソースチャンネルは、これからカスケードトランジスター３４として引用される、更なるｎ−チャンネルＭＯＳＦＥＴトランジスターのドレイン─ソースチャンネルと直列に接続されている。カスケードトランジスター３４のドレイン電極は回路のプラスの電源ラインＶddに接続されているが、入力トランジスター３３のソース電極は回路の出力ターミナルＯＵＴに接続されている。
【００５６】
カスケードソースフォロア３１にも、バイアス発生器３５が入力トランジスター３３のソース電極とカスケードトランジスター３４のゲート電極の間に接続されている。このバイアス発生器は、実質的に一定の電位差をカスケードトランジスターのゲート電極と入力トランジスター３３のソース電極の間で、ソース電極電位の変動と関係なしに保持するように作動する。
【００５７】
電流ソース３２は、カスケードソースフォロア３１と実質的に同様に構成されていて、回路の出力ターミナルＯＵＴと回路のマイナス電源ラインＶssの間に直列に接続されている、２つのｎ−チャンネルＭＯＳＦＥＴトランジスター３６と３７（カスケードソースフォロア３１のトランジスター３３と３４に各々対応している）と、実質的に一定の電位差をトランジスター３７のゲート電極とトランジスター３６のソース電極の間で保持するように作動する付随されるバイアス発生器３８（カスケードソースフォロア３１のバイアス発生器３５に対応している）を有している。このケースで、トランジスター３６のソース電極はマイナス電源ラインＶssに直接接続されているので、トランジスター３７のゲート電極電位はマイナス電源ラインに対して固定されている。電流ソース３２はバイアス入力ＢＩＡＳがトランジスター３６のゲート電極に接続されている。バイアス電位は、これから後で説明されるように、エレメントの動作を制御するために電流ソース３２のバイアス入力に印加されることができる。
【００５８】
電流ソース３２はカスケードソースフォロア３１に直列に接続されているので、それはプラスとマイナスの電源ラインＶddとＶssの間に電流路を完成させるように働く。
図２の増幅器エレメントの動作に関して、電流ソースは、実質的に一定の電流が前述の電流路すなわちカスケードソースフォロア３１のトランジスター３３と３４の各々に流れるように作動する。これは入力トランジスター３３のソース電極電位をそのゲート電極電位に追従させるので、出力ターミナルの電位ＶO は記憶コンデンサー２の上部プレートの電位Vcに追従することになる。そこで、エレメントの電圧利得は実質的に単位値になる。
【００５９】
同様に、カスケードトランジスター３４のソース電極電位はそのゲート電極電位に追従させられ、その電位は順にバイアス発生器３５に依って入力トランジスター３３のソース電極電位に対して実質的に固定されて保持される。そこで、入力トランジスター３３のドレイン電極電位は、そのソース電極電位に追従し、記憶コンデンサー２の上部プレートの電位Ｖc にも追従することになる。
【００６０】
明らかになるように、記憶コンデンサー２の上部プレートの電位Ｖc と関係なしに、入力トランジスター３３のソースとドレインの電極電位は互いに且つその入力トランジスターのゲート電極電位に対して各々実質的に固定される。そこで、ゲート─ソース、ゲート─ドレイン、ドレイン─ソースの寄生静電容量Ｃgs、Ｃgd、Ｃdsは、記憶コンデンサー２の上部プレートの電位Vcが変動しても、充電または放電されないので、これらの寄生静電容量は記憶コンデンサー２に記憶されている電圧に対して実質的に影響しない。
【００６１】
入力トランジスター３はＦＥＴ入力トランジスターなので、ゲート電流は実質的にゼロになり、記憶コンデンサーに記憶されている電荷は、入力スイッチエレメント１がオープンされた後に増幅器エレメント３の動作に依って実質的に除去されない。
図２の増幅器エレメントの場合、実際の出力ターミナルの電位は、上部プレートの電位Ｖc と完全に等しくないが、次に示すように、トランジスター３３がオンである時のゲート─ソース電圧差に従って少し低下される、
ＶO ＝ＶC −（ＶT ＋ＶDSAT）
ここで、ＶT は入力トランジスター３３のしきい（スレショルド）電圧であり、ＶDSATは入力トランジスター３３の飽和電圧である。
【００６２】
図２から明らかになるように、カスケードソースフォロア３１と電流ソース３２は互いに実質的に同様に構成されている。従って、カスケードソースフォロア３１の入力トランジスター３３の対応部は電流ソース３２でトランジスター３６になり、そのトランジスター３６に前述のバイアス電位が印加される。同じ電流がトランジスター３３と３６の各々のドレインソースチャンネルに流れ且つこれらのトランジスターは同じ寸法なので、トランジスター３３のゲート─ソースの電位は、電流ソース３２のトランジスター３６のゲート─ソース電位を調整することに依って制御されることができる。このトランジスター３６のゲート─ソースの電位はバイアス電位とマイナス電源ラインの電位の間の差に等しいので、適切な一定のバイアス電位をバイアスターミナルに加えると、出力ターミナルの電位Voと記憶コンデンサー２の上部プレートの電位ＶC の間の差は、望ましい小さい一定のレベルにセットされることができる。
【００６３】
図２の増幅器エレメントの場合、トランジスター３３、３４、３６、３７はデプレションまたはエンハンスメント型にすることができる。
図３は、デプレション・タイプｎ−チャンネルＭＯＳＦＥＴトランジスターを使用して高速動作を提供する、増幅器エレメント３の構造の更なる詳細な例を示している。図３の例の場合、増幅器エレメントは再びカスケードソースフォロア３１と電流ソース３２を搭載していて、なおかつ、カスケードソースフォロア３１のＦＥＴ入力トランジスター３３は図４の引例を用いて既に説明されたカスケードソースフォロアの構成に再び接続されていて、トランジスター３３のゲート電極は記憶コンデンサー２の上部プレートの電位ＶC を受信するように接続されていて、トランジスター３３のソース電極は回路の出力ターミナルＯＵＴに接続されていて、トランジスター３３のドレイン電極は第１と第２のカスケードトランジスター３４１と３４２を経由して回路のプラスの電源ラインＶddに接続されている。
【００６４】
この場合、カスケードバイアス発生器３５は適切なバイアス電位を第１と第２のカスケードトランジスター３４１と３４２の各々ゲート電極に加えるために接続されている３つの直列接続トランジスター３５１、３５２、３５３を搭載しているので、カスケードトランジスター３４１と３４２の各々ゲート電極は入力トランジスター３３のソース電極電位に関して実質的に固定される電位に各々保持される。
【００６５】
図３の増幅器エレメントの電流ソース３２は、そのカスケードソースフォロア３１と同様に構成されていて且つ、入力トランジスター３１のソース電極とマイナス電源ラインＶSSの間に接続されている、３つの直列接続トランジスター３６、３７１、３７２（カスケードソースフォロア３１のトランジスター３３、３４１、３４２各々対応する）を搭載している。このケースで、トランジスター３６のゲート電極電位（図２の増幅器エレメントのバイアス入力に加えられるバイアス電位と同じである）はマイナス電源ラインＶSSから与えられるが、トランジスター３７１と３７２の各々のゲート電極電位は３つの直列接続トランジスター３８１乃至３８３を搭載するバイアス発生器３８（カスケードソースフォロア３１のバイアス発生器３５と同様に構成されている）に依って与えられる。バイアス発生器３５と３８は、更なる電流路をその間に完成させるために、プラスとマイナスの電源ラインの間で互いに直列に接続されていることが分かる。
【００６６】
図３の増幅器エレメントの場合、電流ソース３２のトランジスター３６のゲート電極がマイナス電源ラインＶSSに直接接続されているので、トランジスター３６のゲートとソースの電位は互いに等しい。同じドレイン−ソース電流があたかも電流ソース３２の対応するトランジスター３６に流れるように入力トランジスター３３を流れ、なおかつ、カスケードソースフォロア３１と電流ソース３２は実質的に同じ構成になるので、カスケードソースフォロア３１のゲートとソースの電位も電位的に互いに実質的に同じになる。そこで、図３の増幅器エレメントの電圧利得は図２の増幅器エレメントより単位値（約0.9995）に近くなる。図２の増幅器と同様に、図３の増幅器エレメントも高速動作を行うことができる。他の点では、しかし、図３のエレメントの動作は図２の増幅器エレメントと実質的に同じである。
【００６７】
ここで図１に戻ると、ブートストラップされるスイッチ駆動手段は、回路の出力ターミナルに接続される入力を持ち且つその各々の出力でその各々が出力ターミナル電位と一定のオフセットを持つ電位ＶhighとＶlow （Ｖhigh＞Ｖlow ）を与えるように作動する電位生成回路４を搭載している。これらの２つの電位は、ＭＯＳＦＥＴ１のゲート電極に加えて、それをそのオンとオフ条件に保持するために適切なレベルでなければならない。
【００６８】
２つの電位ＶhighとＶlow は入力としてスイッチング信号ＣＫも受信する選択（セレクター）エレメント５に印加される。セレクター回路５の出力は、ＭＯＳＦＥＴスイッチエレメント１のゲート電極に、その電位を制御するために接続されている。セレクターエレメント５はゲート電極電位を２つの電位ＶhighとＶlow の間でスイッチング信号ＣＫに基づいて切り替える。この信号ＣＫは、電圧記憶回路の動作を制御するデジタル論理回路に依って与えられる論理信号になる。
【００６９】
入力スイッチエレメントがオフする時に記憶コンデンサー２に対するＭＯＳＦＥＴ入力スイッチエレメント１に依る偶発的な電荷流入を防止するために、ＭＯＳＦＥＴのゲート電極に加えられる制御電位は、図４の引例を用いてこれから説明されるように、少なくともＭＯＳＦＥＴがオンの時に、入力ターミナル電位に関して実質的に固定されなければならない。
【００７０】
図４は、入力スイッチエレメント１、この例の場合ｎ−チャンネルエンハンスメント型ＭＯＳＦＥＴを詳細に示している。ＭＯＳＦＥＴ１は、スイッチエレメントの入力ターミナルＩＮを与えるソース電極と、スイッチエレメントの出力ターミナルＯＵＴを与えるドレイン電極と、２つの前述の制御電位ＶhighとＶlow の間で交互に切り替えられるように接続されるゲート電極を搭載している。トランジスターのドレイン−ソースチャンネルは、そのゲートチャンネルの電位がゼロ（またはマイナス）の時に非導通状態になり、加えられる制御電位がＶlow （≦ＶO ）の時にスイッチエレメントの出力ターミナルはその入力ターミナルから分離され、この条件のスイッチエレメントのオフ抵抗（Ｒoff ）は一般的に１０，０００ＭΩより大きくなる。ゲート電位がＶhigh（＞ＶO ）に充電されると、この条件のスイッチエレメントのオン抵抗（Ｒon）は１０又は１００ｓのオームの単位になる。
【００７１】
図１に図示されているような電圧記憶回路を用いるアナログ・デジタル・コンバーターの場合、スイッチエレメント１の動作はコンバーターのデジタル論理回路に依って制御されることが普通要求され、なおかつ、部分的にこの理由のために、従来の提案では固定されるデジタル論理電位（例えば０ボルトと＋Ｖddボルト）がエレメントのスイッチングを制御するためにゲートに便宜上加えられていた。
【００７２】
しかし、このデジタル論理電位がここで説明されるようにして用いられる時に、問題が発生する。
図４のＭＯＳＦＥＴスイッチエレメント１は、やむを得ず、寄生ゲート─チャンネル静電容量Ｃgsをそのゲート電極とそのドレイン─ソースチャンネルの間にもっている。この寄生静電容量は、ゲートとＦＥＴのチャンネル間の物理的なオーバーラップに起因する第１の成分と、ＦＥＴがオン条件の時にチャンネルに記憶されている電荷に付随する第２の成分をもっている。この第２の成分はチャンネル電位と共に（すなわち切り替えられる信号の電位Ｖi と共に）しかし偶発的に変動する。
【００７３】
ゲートチャンネルの静電容量は切り替わる瞬間ｔswitchに電荷流入をゲートからチャンネルに与え、これは順にエラーを記憶されている電圧に与える。前述のゲートチャンネルの静電容量の第１成分に起因する電荷流入は、ｔswitchに於けるゲート電圧△ＶG の変動に基本的に依存する（例えば０−ＶDD＝−ＶDD）ので、ｔswitchに於けるチャンネル電位Ｖi に実質的に依存しない。しかし、ゲートチャンネルの静電容量の第２成分に起因する電荷流入は、スイッチングの瞬間のゲート電位に対応する入力信号の電位Ｖi に依って影響され、前述の電圧記憶回路の誤差及び動作における非直線性を生じる。
【００７４】
このような電荷流入を、例えば僅かに調整できるコンデンサーを通るゲート信号の反転されたものを結合して補償することは現実的な方法でない、何故ならば、前述のゲートチャンネル静電容量の第２成分が的確に予測できないからである。
デジタル論理電位のように、固定される制御電位を使用する従来の提案の場合、切り替わる瞬間ｔswitchに於ける電荷流入の影響は、回路の達成時間を短縮するために小さい静電容量をもつ記憶コンデンサーを使用することが望まれる場合に大きくなる。
【００７５】
しかし、図１のブートストラップされるスイッチ駆動手段４、５の場合、少なくともスイッチエレメント１に加えられる制御電位は、それをオン条件に保持するために、入力ターミナルの電位Ｖi に対して固定されるので、エレメント１に依って流入される電荷量は、それがオフに切り替えられる時に、入力ターミナルの電位と無関係に実質的に一定になる。この電荷流入は一定なので、それは一定の誤差を記憶されている電圧に導き、これは容易に補償されることができる。
【００７６】
偶発的に、或る場合にスイッチエレメント１に加えられる制御電位は、図１のように入力電位Ｖi で変わるより、むしろ固定される（オンと逆に）オフ条件に保持される時に可能になる場合がある。これは、前述のゲートチャンネルの寄生静電容量Ｃgcの第１成分が直線性の特性であるためである。
要求される電位ＶhighとＶlow はＭＯＳＦＥＴ１に用いられるＭＯＳＦＥＴＮＯ形式とスレショルド電圧に依存する。このスイッチエレメントはエンハンスメント型又はデプレション型であり、且つｎ−チャンネル又はｐ−チャンネルになる。ｎ−チャンネルＭＯＳＦＥＴの場合、Ｖhighがゲート電極に加えられるとＭＯＳＦＥＴをオンにし（すなわちＶhighがオン電位になる）、Ｖlow が加えられるとそれをオフにする（すなわちＶlow がオフ電位になる）が、ｐ−チャンネルＭＯＳＦＥＴの場合、Ｖhighがゲート電極に加えられるとＭＯＳＦＥＴをオフにする（すなわちＶhighがオフ電位になる）、Ｖlow が加えられるとそれをオンにする（すなわちＶlow がオン電位になる）。
【００７７】
スレショルド電圧ＶT をもつｎ−チャンネルＭＯＳＦＥＴの場合、低いオン抵抗の時に、
Ｖhigh−Ｖi ≧ＶT ＋Ｖon
ここでＶonは予め設定された電位差である。
同様に、高いオフ抵抗の時に、
Ｖlow −Ｖi ＜ＶT ＋Ｖoff 
ここでＶoff も予め設定された電位差である。
【００７８】
オンとオフの電位の差は従ってＶon＋Ｖoff になり、これは少なくとも数百ｍＶでなければならない。
出力ターミナルの電位ＶO を用いて直接２つの電位ＶhighとＶlow の１つを与えることができる。例えば、ＭＯＳＦＥＴスイッチエレメント１がｎ−チャンネルデプレション型スイッチエレメントの場合、Ｖhighは単純にＶO になる。同様に、ＭＯＳＦＥＴスイッチエレメント１がｎ−チャンネルエンハンスメント型スイッチエレメントの場合、Ｖlow は出力ターミナルの電位ＶO になる。
【００７９】
図１の電圧記憶回路に電位生成回路４が出力ターミナルとセレクター回路５の間に挿入されて図示されている。しかし、この回路４は、要求される電位ＶhighとＶlow が回路の従来の内部バイアスライン上で、特に増幅器エレメント３の内部バイアスライン上で既に使用できる時に、一部のケースで省略される場合がある。代わりに、図７の例を用いて更に詳細に後で説明されるように、要求される電位ＶhighとＶlow は、電位ＶhighとＶlow を与えるために直接には適していない内部バイアスライン電位から導かれる場合がある。
【００８０】
前述の増幅器エレメント３の的確な構成の例に於いて、増幅器エレメントは、ゲート電極バイアス電圧をエレメントの内部バイアスライン上で与えるバイアス発生器３５と３８を搭載していることは明らかである。これらのバイアス電圧は出力ターミナルの電位を追従する。
これらの内部バイアスラインの電位レベルは、要求されるオンとオフの電位を、スイッチエレメント１のスイッチングの制御に使用するために直接提供するのに適していて、その場合に図１の回路の電位生成回路４はもちろん全体的に省略されることができる。
【００８１】
他のケースに於いて、増幅器エレメントはペアの内部バイアスラインを搭載していて、その間の電位差は要求されるオンとオフの電位間の差（Ｖon＋Ｖoff ）より大きいか等しくなると思われる。しかし、ペアの内部バイアスラインの各々の電位レベルは、オンとオフの電位を直接与えるのに必ずしも適していないと思われる。代わりに、要求されるオンとオフの電位の１つは、例えば、エンハンスメント型ＭＯＳＦＥＴスイッチエレメントの場合のオン電位またはデプレション型ＭＯＳＦＥＴスイッチエレメントの場合のオフ電位は、或る場合に回路の電源ラインの外部に位置する必要があるかも知れない。
【００８２】
これらの難しい問題は、図５の引例を用いて次に説明される増幅器エレメント３とスイッチ駆動手段４、５に適した回路構成を採用することに依って解決されることができる。
図５の場合、増幅器エレメント３は、主としてエンハンスメント型ｎ−チャンネルＭＯＳＦＥＴトランジスターから作られているが、図２と３に図示されている例と類似の状態で構成される場合もあり、なおかつ、カスケードソースフォロア３１と電流ソース３２をプラスの電源ラインＶddとマイナスの電源ラインＶssの間で直列に接続されて搭載している。前述のように、カスケードソースフォロア３１は、入力トランジスター３３とカスケードトランジスター３４１を、更にプラスの電源ラインＶddとトランジスター３３１のドレイン電極の間に接続されている、トランジスター３４２を加えて、またプラスの電源ラインＶddと入力トランジスター３３のソース電極の間に、更なるトランジスター３５３と共に、直列に接続されているトランジスター３５１と３５２を搭載するカスケードバイアス発生器３５を搭載している。このケースで、回路の出力ターミナルＯＵＴは、増幅器エレメントが作動中の時に、トランジスター３３のゲート電極と実質的に同じ電位に、すなわちゲート電極に接続されている記憶コンデンサー２の上部プレートの電圧ＶC に保持される、トランジスター３５１のドレイン電極に接続されている。この点に関して、トランジスター３４２と３５３は、トランジスター３５１の電流が入力トランジスター３３と同じであることを保証することに依って増幅器の利得エラーを減少するように機能するＰＭＯＳカレントミラーを構成するために選択され且つ接続されているので、出力電圧は入力電圧にほぼ追従する。しかし、ＰＭＯＳカレント・ミラーのこの使用はオプションであることに注意すべきである。
【００８３】
図５の増幅器エレメント３は、トランジスター３１のソース電極に接続される第１内部バイアスラインＬ１を搭載している。電流が流れている時に、この内部バイアスラインは、トランジスター３１のスレショルド電圧ＶT に等しい大きさだけコンデンサーの電圧ＶC より低い電位Ｖ1 、すなわち、Ｖ1 ＝ＶC −ＶT に保持される。
【００８４】
増幅器エレメント３はカスケードバイアス発生器のトランジスター３５１のドレインに接続されている更なるバイアスラインＬ′を搭載していて、そこでは（前述の）バイアス・ラインは回路が作動中の時に実質的にコンデンサーの電圧ＶC 保持されているが、内部バイアスラインＬ１とＬ′間の電位差はスイッチエレメント１の制御に要求されるオンとオフの電位間の前述の電位差（Ｖon＋Ｖoff ）より小さい。しかし、カスケードバイアス発生器３５のトランジスター３５１と３５２の間にあるトランジスター３５２は、エレメントの第２のバイアスラインＬ２に於いて、トランジスター３５２のスレショルド電圧ＶT と実質的に等しい大きさだけ、出力ターミナルの電位ＶO より常に大きさ電位Ｖ2 を生成するように作動する。第１と第２のバイアスラインＬ１とＬ２の間の電位差は２つのトランジスターのスレショルド電圧２ＶT と実質的に等しく、そこでは電位差はスイッチエレメント１のオンとオフの電位の間で要求される差（Ｖon＋Ｖoff ）より大きいか等しい。
【００８５】
これらの電位Ｖ1 とＶ2 を使用して要求されるオンとオフの電位を生成できるスイッチ駆動手段４、５の例がここで説明される。この例で、スイッチエレメント１はｎ−チャンネルエンハンスメント型になるので、オフの電位Ｖlow は、こ出力ターミナルの電位ＶO そのものになり、オンの電位はＶhigh≒Ｖlow ＋２ＶT になるこのオン電位は、この例におけるプラスの電源ラインＶddより高くなることができる。
【００８６】
図５に於いて、電位生成手段４は、ブートストラップコンデンサー４４と、制御可能な接続をブートストラップコンデンサー４４のプレートと内部バイアスラインＬ１とＬ２と出力ターミナルＯＵＴの間で与えるために接続されているトランジスター４５１乃至４５３とを搭載する接続手段４５を搭載している。
接続手段４５のトランジスター４５１乃至４５３は、スイッチエレメント１がオフの時に論理レベルが高くなり且つスイッチエレメント１がオンの時に論理レベルが低くなる論理信号ＳＷを各々受信する。
【００８７】
論理信号ＳＷはスイッチエレメント１の制御に用いられるスイッチング信号ＣＫから導かれるので、スイッチング信号ＣＫに基づいてそれを高い論理レベルから低い論理レベルに変更することができる。
トランジスター４５１は、ｐ−型トランジスターなので、論理信号ＳＷの論理レベルが低い時にオンになり、トランジスター４５２と４５３は、ｎ−型トランジスターなので、論理信号ＳＷの論理レベルが高い時にだけオンになる。
【００８８】
ｐ−型トランジスター４５１は第２のバイアスラインＬ２とブートストラップコンデンサー４４のマイナスのプレートの間に接続されていて、ｎ−型トランジスター４５２はそのプレートと第１のバイアスラインＬ１の間に接続されていて、ｎ−型トランジスター４５３はブートストラップコンデンサー４４のプラスのプレートと出力ターミナルＯＵＴの間に接続されている。
【００８９】
ブートストラップコンデンサー４４のプラスのプレートはスイッチエレメント１のゲート電極に恒久的な構造で接続されている。
図５のスイッチ駆動手段４、５の動作は次のようになる。論理信号ＳＷがスイッチエレメントをオフ条件にさせる高論理レベルの時に、ｎ−型トランジスター４５２と４５３はオンに切り替えられるので、ブートストラップコンデンサー４４のプラスのプレートとスイッチエレメント１のゲート電極は出力ターミナルＶO （Ｖlow ）の電位に保持されるが、コンデンサー４４のマイナスのプレートは第１バイアスラインＬ１の電位Ｖ1 （＝ＶO −ＶT ）に保持される。そこで、ブートストラップコンデンサーはＶT と実質的に等しい電位に充電される。
【００９０】
論理信号ＳＷがここで、スイッチング信号ＣＫに対応して、高論理レベルから低論理レベルに変更されて、スイッチエレメントをオンにすると、ｎ−型トランジスター４５２と４５３は共にオフに切り替えられ、ｐ−型トランジスター４５１はオンに切り替えられる。そこで、ブートストラップコンデンサー４４のマイナスのプレートは、そのプラスのプレートが出力ターミナルの電位ＶO から分離される時に電位をＶ1 からＶ2 に変えることになる。その結果、プラスのプレートの電位はマイナスのプレート電位の変動（Ｖ2 −Ｖ1 ≒２ＶT ）にしたがって自由に変わり、プラスのプレート電位はＶ2 −Ｖ1 だけ変わる。その結果、スイッチ・エレメント１のゲートの電極電位は、たとえＶO ＋２ＶT ＞Ｖddの場合でも、出力ターミナルの電位ＶO （＝ＶLOW ）からＶ＋２ＶT （＝Ｖhigh）に変わる。
【００９１】
ブートストラップコンデンサー４４の静電容量は、スイッチングの瞬間のブートストラップコンデンサー４４のプラスのプレートの電位の変化の割合が、そのマイナスのプレートの電位で対応する変化に比べて不当に小さくならないようにするために、スイッチエレメント１のゲートの静電容量に比べて大きいことに注目されるべきである。
【００９２】
前述のように、スイッチングを制御するために用いられるスイッチング信号CKに基づいて作動する、ブートストラップコンデンサーと適切な接続手段を使用すると、要求されるオンとオフの電位が回路の内部バイアス・ラインの電位から、これらのラインがこれらのオンとオフの電位を直接与えることに適している電位を備えていない時でも導かれることを可能にする。ブートストラップコンデンサー４４は、これらのオンとオフの電位が回路の電源ラインの外部にくることも可能にする。更に、オンとオフの電位の生成時に回路に必ず既に存在する内部バイアス・ラインの使用は、要求される回路の大きさを大幅に節約する結果になる。
【００９３】
好ましくは、図１の電圧記憶回路は、スイッチエレメント１の静電容量、増幅器エレメント３の入力静電容量、任意の内部接続部の静電容量を含めた、回路の全ての寄生静電容量のブートストラップを可能にするために、集積回路として構成されている。
この目的を達成するために、図１の回路のスイッチエレメント１、記憶コンデンサー２、増幅器エレメント３の部品は、基板の周囲の部材と逆の導電タイプのウェル（図１の７に表されている）に好都合に形成されている。例えば、集積回路はｎ−基板をもつＣＭＯＳタイプの時に、スイッチエレメント１、記憶コンデンサー２、バッファエレメント３が形成されるウェル７は、ｐ−導電タイプになる。ウェルは、その電位が記憶コンデンサー２の上部プレートの電位ＶC に関して実質的に固定されるように接続されている。例えば、ウェルは、図１に図示されているように、回路の出力ターミナルに電気的に接続されることができる。
【００９４】
図６は、該集積回路の内部に於いて、増幅器エレメント３が図２に図示されているように実質的に構成される時の図３の電圧記憶回路に関して、１つの考えられるレイアウトを示している。図６に図示されているように、スイッチエレメント１、記憶コンデンサー２、入力トランジスター３３、増幅器エレメント３のカスケードトランジスター３４は、ｎ−基板８ｎで形成されるｐ−ウェル７ｐの内部に形成されている。電流ソース３２、電流ソースバイアス発生器３３（共に図６に図示されていない）、カスケードバイアス発生器３５とスイッチ駆動手段４、５は、ウェル７ｐの外部に形成されている。カスケードバイアス発生器３５とスイッチ駆動手段４、５は代わりにウェルの内部に位置することもできる。
【００９５】
図６に詳細に図示されているように、図１の回路の入力電圧はその入力ターミナル（ＩＮ）１１と共通ターミナル（ＣＯＭ）１２の間に加えられ、共通ターミナル１１は記憶コンデンサー２の下部プレート２１に接続されている。記憶コンデンサー２の上部プレート２２はトランジスター３３のゲート電極３３ｇとスイッチエレメント１のドレイン電極１ｄにも接続されている。スイッチエレメント１のソース電極１ｓは入力ターミナル（ＩＮ）１１に接続されている。
【００９６】
回路の出力ターミナル（ＯＵＴ）１３はトランジスター３３のソース電極３３ｓに接続されていて、トランジスター３３は共通のチャンネル３３ｃをカスケードトランジスター３４と共に搭載して形成されている。カスケードトランジスター３４のドレイン電極３４ｄはプラスの電源レールＶddに接続されていて、そのゲート電極３４ｇは、カスケードバイアス発生器３５を経由して、出力ターミナル１３に接続されている。スイッチ駆動手段４、５は回路の出力ターミナル１３とスイッチエレメント１のゲート電極１ｇの間に接続されている。
【００９７】
ｐ−ウェル７ｐは、図６の（Ｂ）に図示されているように、ｎ+ チャンネル３３ｃに隣接するその位置でｐ−ウェル７ｐの内部に与えられているｐ+ コンタクト部９に依って出力ターミナル１３に電気的に接続されている。コンタクト１０は、コンタクト部９を出力ターミナル１３に、図６の（Ａ）に図示されているようにして接続している。また、図６の（Ｂ）に図示されているように、シールド１５がウェル内部のデバイスに対してオプションで与えられていて、そこでは、シールドは回路の出力ターミナル13にコンタクト１６に依って電気的に接続されている。
【００９８】
それらは図６に於いてｐ−ウェルで形成されているので、増幅器エレメント３のＭＯＳＦＥＴスイッチエレメント１とトランジスター３３と３４はｎ−チャンネルタイプでなければならないことが認められる。
図３の増幅器エレメントの場合、カスケードソースフォロア３１（ＦＥＴ入力トランジスター３３、カスケードトランジスター３４１と３４２、カスケードバイアス・ゼネレーター３５のトランジスター３５１乃至３５３を含めて）は記憶コンデンサー２とスイッチエレメント１を搭載する回路のｐ−ウェルの内部に全体的に形成されている。前述のように、ウェルは、例えば、回路の出力ターミナルＯＵＴに電気的に接続されている。図３の増幅器エレメントの電流ソース３２は、そこで、回路のポイントに電気的に接続されていなければならない、第２ｐ−ウェルで形成される。その電位は、回路の電源ライン、例えば、マイナスの電源ラインそのものに対して固定されている。
【００９９】
図１の回路の場合、スイッチエレメント１、記憶コンデンサー２、増幅器３が１つのウェルに互いに形成されることは不可欠の条件でない。図７の場合、例を用いて説明すると、スイッチエレメント１と記憶コンデンサー２と増幅器エレメント３は、それぞれ異なるｐ−ウェル７１ｐ、７２ｐ、７３ｐで形成されている。
【０１００】
ｐ−ウェル７１ｐは、補助バッファエレメント１７とコンタクト１８と１９を経由して回路の出力ターミナル（ＯＵＴ）１３に電気的に接続されており、出力ターミナルに対して実質的に固定される電位にあり、従って記憶コンデンサー２の上部プレートの電位に対しても実質的に固定される電位にある。
ｐ−ウェル７２ｐは、スイッチエレメント１がオフ条件の時に、上部プレートの電位に対して実質的に固定される電位とするために、コンタクト２３を経由して記憶コンデンサーの下部プレート２１に電気的に接続されいる。
【０１０１】
ｐ−ウェル７３ｐはコンタクト１８に依って回路の出力ターミナル（ＯＵＴ）１３に電気的に接続されいるので、それは記憶コンデンサー２の上部プレートの電位に対して実質的に固定される電位にもなる。
ウェル７１Ｐ、７２ｐ、７３ｐの外部にある回路エレメント１、２の間の内部接続部の部品１４、２４は、その電位がウェルの電位と同じに保持される内部接続シールド部１５１、１５２に延長しているので、内部接続部に付随する寄生静電容量を除去できる。
【０１０２】
記憶コンデンサー２のウェル７２ｐはオプションである。
図１〜５を用いて既に説明された電圧記憶回路の特に優れたアプリケーションについて図８を用いてここで説明される。
図８は、図１を用いて既に説明されたようにして構成される電圧記憶回路を使用する電圧加算回路を示している。
【０１０３】
電圧加算回路は、図１の電圧記憶回路の構成部品のほかに、入力スイッチエレメント１と第１入力ノードＩ1 との間でそのエレメントに直列に接続されている入力絶縁スイッチエレメント４６  、一方の側で、各々第２と第３の入力ノードＩ2 とＩ3 、他の側で、電圧記憶回路の共通ターミナルＣＯＭの間に接続されている選択スイッチエレメント４７と、電圧記憶回路の出力ターミナルＯＵＴと入力スイッチエレメント１の入力側の間に接続されているフィードバックスイッチエレメント４８とを搭載している。
【０１０４】
補助コンデンサー４９も、入力スイッチエレメント１の入力側と電圧記憶回路の共通ターミナルＣＯＭの間に接続されてオプションで与えられ、その場合にフィードバックスイッチエレメント４８は省略されることができる。
図８の電圧加算回路を用いると、もともとスイッチエレメント１と４６は共にオンに制御されるが、フィードバックスイッチエレメント４８はオフに保持される。この時に、選択スイッチエレメント４７は第２入力ノードＩ2 と電圧記憶回路の共通ターミナルＣＯＭに接続するように構成されている。電圧回路の入力スイッチエレメント１はオフに切り替えられると、第１と第２の入力ノードＩ1 とＩ2 の間の電位差Ｖ1 −Ｖ2 は、スイッチングの瞬間に、電圧記憶回路の記憶コンデンサー２に記憶される結果になる。
【０１０５】
その後に、入力絶縁スイッチエレメント４６もオフになり、フィードバックスイッチエレメント４８はオンになる。その結果、スイッチエレメントオンの入力側の電位は、入力スイッチエレメント１がオフした後に、第１入力ノードの電位の次の変動にかかわらず、記憶コンデンサー２の上部プレートの電位ＶC に対して実質的に一定に保持される。
【０１０６】
補助コンデンサー４９が入力スイッチエレメント１の入力側と電圧記憶回路のターミナルＣＯＭの間にある時に、この補助コンデンサーは、代わりに、または更に、フィードバックスイッチエレメント４８に対して、入力スイッチエレメント１がオフした後に、入力スイッチエレメント１の入力側の電位が記憶コンデンサー２の上部プレートの電位ＶC に対して実質的に一定に固定されるようにする。
【０１０７】
入力スイッチエレメント１がオフにスイッチングした後の入力側電位の保持性は、第１入力ノードの電位が入力スイッチエレメント１のゲート電極に加えられるオフ電位に対して十分に変わる時に、入力スイッチエレメント１が再びオンに切り替えられる可能性を防止することが望まれる。
入力絶縁スイッチエレメント４６がオフになると同時に、またはその後に、選択スイッチエレメント４７の構成は、第３入力ノードＩ3 を共通ターミナルＣＯＭに第２入力ノードＩ2 の代わりに接続するために変えられる。
【０１０８】
その結果、出力ターミナルの電位は、第３の入力ノードの電位V3に、第１と第２の入力ノードの電位の間で記憶されていた差Ｖ1 −Ｖ2 をプラスした電位に実質的に等しくなる、すなわち、
ＶO =   Ｖ1 −  Ｖ2 + Ｖ3 + Ｖerror 
ここでＶerror は、オフになる瞬間に入力スイッチエレメント１に依る電荷流入に依って発生される記憶されていた電位差Ｖ1 −Ｖ2 の誤差（エラー）電圧である。前述のように、入力スイッチエレメント１に加えられるオン電位が入力ノードの電位に追従する時に、エラー電圧Ｖerror は回路に加えられる電位にかかわらず実質的に一定になるので、このエラー電圧は望ましい単純な状態で補償されることができる。
【０１０９】
電圧記憶回路の寄生静電容量の影響を効果的に除去することに依って、記憶コンデンサーの下部プレートの電位は、記憶されている電位差に予測し難い状態で影響せずに、望まれる電位差の記憶後に、自由に変更されることができることが認められる。これは、図１で既に説明されたように構成される電圧記憶回路が特に高い精度を電圧加算アプリケーションに提供することを可能にする。
【０１１０】
図１の電圧記憶回路の更に優れたアプリケーションとして、図９は、第１と第２の電圧記憶回路ＶＳＣ1 とＶＳＣ2 を搭載していて、各々が図１で既に説明されたように構成されている、倍電圧回路５０を示している。
回路50は第１と第２の入力ノードＩ1 とＩ2 と第１と第２の出力ノードＯ1 とＯ2 を搭載している。第１の制御可能なスイッチエレメント５１は第１電圧記憶回路ＶＳＣ1 の第１入力ノードＩ1 と入力ターミナルＩＮ1 の間に接続されている。第２の制御可能なスイッチエレメント５２は第１電圧記憶回路ＶＳＣ1 の第２入力ノードＩ2 と共通ターミナルＣＯＭ1 の間に接続されている。
【０１１１】
第３の制御可能なスイッチエレメント５３は第２電圧記憶回路ＶＳＣ2 の第１入力ノードＩ1 と共通ターミナルＣＯＭ2 の間に接続されている。第４の制御可能なスイッチエレメント５４は第２電圧記憶回路ＶＳＣ2 の第２入力ノードＩ2 と入力ターミナルＩＮ2 の間に接続されている。
第５の制御可能なスイッチエレメント５５は電圧記憶回路ＶＳＣ1 とＶＳＣ2 の各々共通ターミナルＣＯＭ1 、ＣＯＭ2 の間に接続されている。
【０１１２】
第１と第２の電圧記憶回路ＶＳＣ1 とＶＳＣ2 の各々の出力ターミナルＯＵＴ1 とＯＵＴ2 は、回路５０の第１と第２の出力ノードＯ1 とＯ2 に各々接続されている。
回路５０は、第１制御信号φ1 をスイッチエレメント５１乃至５４に且つ第２制御信号φ2 をスイッチエレメント５５に印加する制御手段６０を更に具備している。制御手段60は、電圧記憶回路ＶＳＣ1 とＶＳＣ2 に電圧記憶回路の各々スイッチエレメント１のスイッチングの制御に用いられる前述のスイッチング信号ＣＫも印加する。スイッチエレメント５１乃至５４は制御信号φ1 がアクティブの時にオン条件に制御され、なおかつ、スイッチエレメント５５は制御信号φ2 がアクティブの時にオン条件に制御される。電圧記憶回路の各々のスイッチ・ドライブ手段４、５に印加されるスイッチング信号ＣＫの生成は、制御スイッチエレメント５１乃至５５のスイッチングに制御手段６０に依って同期されるので、電圧記憶回路ＶＳＣ1 とＶＳＣ2 の各々スイッチエレメント１は、スイッチエレメント５１乃至５４が最初にオン条件の時にオン条件に保持されるが、これらのエレメント５１乃至５４がオフ条件に切り替えられる前にオフになる。
【０１１３】
図９の倍電圧回路の動作に於いて、制御信号φ1 は最初に作動され、制御可能なスイッチエレメント５１乃至５４が最初にオン条件に作動され、この時スイッチエレメント５５はオフになる。そこで、φ1 が作動されると、スイッチエレメント５１乃至５５は、入力ノードＩ1 とＩ2 の間の入力電圧Viが各々の入力と電圧記憶回路ＶＳＣ1 とＶＳＣ2 の各々の共通ターミナルの間に加えられることを可能にする入力構成になる。
【０１１４】
スイッチエレメント５１乃至５５がこの入力構成の間に、電圧記憶回路ＶＳＣ1 とＶＳＣ2 の各々のスイッチエレメント１はオン条件のそれらの付随するスイッチ駆動手段４、５に依って制御される。その結果、その各々の記憶コンデンサー２は入力電圧Ｖi に各々充電される。この点に関して、入力電圧は第１電圧記憶回路ＶＳＣ1 に対して第２電圧記憶回路ＶＳＣ2 と逆の極性で印加されることが注目される。
【０１１５】
スイッチエレメント５１乃至５４がオンに切り替えられている間に、制御手段６０は、電圧記憶回路の各々のスイッチエレメント１をオフに切り替えるために、電圧記憶回路の各々のスイッチ駆動手段４、５にスイッチング信号ＣＫを印加する。その結果、スイッチングのｔswitchの瞬間に於ける入力電圧Ｖisは電圧記憶回路の各々の記憶コンデンサー２に記憶される。
【０１１６】
その後、制御手段６０は、制御信号φ1 の作動をオフにするのでスイッチエレメント51〜54はオフに切り替えられ、次に制御信号φ2 を作動するのでスイッチエレメント55がオンに切り替えられる。この条件の時に、スイッチエレメント５１乃至５６は出力構成になる。この出力構成の時に、電圧記憶回路ＶＳＣ1 とＶＳＣ2 の各々の記憶コンデンサー２は電圧記憶回路ＶＳＣ1 とＶＳＣ2 の増幅器エレメント３の各々の入力の間で直列に接続されている。これらの電圧記憶回路の増幅器エレメント３はそれらの各々出力でそれらの入力の電位を再生するためにだけ機能するので、第１と第２の出力ノードＯ1 とＯ2 の間に生成される出力電圧ＶO は記憶されている入力電圧Ｖis、すなわち  ＶO = ２Ｖisの２倍と実質的に等しくなる。
【０１１７】
従って、回路50は、スイッチングのｔswitchの瞬間に於いて印加される入力電圧Ｖi の実質的に２倍になる出力電圧ＶO を与えるように作動する。
図９の回路は、回路の寄生静電容量の影響が除去されるので、非常に高い精度を倍電圧に与えることができる。これは、前述の構成の電圧記憶回路に於いて、印加される入力信号に影響を与える寄生静電容量（すなわち、入力スイッチエレメント１の静電容量、増幅器エレメント３の入力の静電容量、電圧記憶回路の任意の内部接続部の静電容量）が全てブートストラップされることができるからである。電圧記憶回路が（電圧記憶回路の内部接続部の寄生静電容量のブートストラップを可能にするために）各々のウェルで好都合に形成される事実を考えると、全体的に倍電圧回路50は好都合に集積回路として形成されるべきである。
【０１１８】
この倍電圧のアプローチは、倍電圧を実施するために用いられている従来の切替式のコンデンサー回路に使用されているものと基本的に異なることに注目されるべきである。これらの従来の回路の場合、回路の動作は、回路の全てのノードが増幅器に依ってドライブされるか（寄生静電容量が増幅器出力に於いて充電され且つ影響を与えないようにするために）または全てのクロック位相で同じ電圧に常に戻される（“仮想グラウンド”なので実際の電荷は寄生静電容量に流入または流出しない）ことを保証することに依って、寄生静電容量に対して鈍感になるようにデザインされている。後者のアプローチの例はヨーロッパ特許公告公報２１４８３１号（EP−B −0214831 ）に与えられている。
【０１１９】
回路が寄生静電容量に対して鈍感になるようにデザインすると、寄生静電容量に依って発生される問題は基本的に除去されるが、寄生の問題を除去することは、入力電圧を記憶し且つ２倍にするために用いられるコンデンサー間のやむを得ない不整合に付随する、別の問題を導き、これは望ましい高精度が達成されることを妨げることになる。
【０１２０】
この問題は、切り替えられるコンデンサーに基づく従来の倍電圧回路の場合、倍電圧の動作の過程で保たれる変動が図１１の回路の電圧よりむしろ電荷（或るコンデンサーから別のコンデンサーに伝えられる）であるために発生する。
この問題を更に詳細に考えてみると、電荷が保たれている時に電圧を２倍にするために、数字２Ｃのコンデンサー（または、並列で、数字Ｃの各々、２つのコンデンサー）が入力電圧に充電され、次に全ての電荷が数字Ｃの１つのコンデンサー（最初に充電されるコンデンサーであってもなくても構わない）に伝えられる。電荷の保持は次に示す関係式を与える。
【０１２１】
２Ｃ・Ｖin＝Ｃ・Ｖout 
Ｖout ＝２Ｖin
しかし、実際の回路に於いて出力電圧Ｖout は正確に入力電圧Ｖinの２倍にならないことが認められ、これは倍電圧動作を実施するために用いられるコンデンサーの各々の静電容量の間の不整合のためである。この点に関して、入力電圧Ｖinに充電される２つのコンデンサーの各々の静電容量は各々Ｃ1 とＣ2 になり、なおかつ、これらの２つのコンデンサーに記憶されている組み合わされた電荷を受ける第３のコンデンサーの静電容量Ｃ3 はＣ3 になり、電荷の保持は次に示す関係式を与える。
【０１２２】
( Ｃ1 + Ｃ2)・Ｖin  = Ｃ3 ・Ｖout 
Ｖout  = [( Ｃ1 + Ｃ2)／Ｃ3]Ｖin
公称では同じコンデンサーの間のランダムな不整合は一般的に０．１％（集積回路上で達成することが比較的容易）と０．０１％（極度の注意が例えばユニット上に分割され挟み込まれる大きいコンデンサーに要求される）の間に存在する。該静電容量の不整合のエラーは同等のエラーを倍電圧に導く結果になり、なおかつ、倍電圧回路がアナログ・デジタル・コンバーターに例えば使用される時に、アナログ・デジタル・コンバーターの直線性は１０と１３ビットの間に該エラーに依って制限されることになる。
【０１２３】
倍電圧回路に基づく該従来の電荷伝搬に於ける静電容量不整合に起因する誤差（エラー）は、複雑なスイッチング構成を用いて除去されることができる。或る従来の方法は、コンデンサーＣ1 を入力電圧に充電し、電荷を記憶コンデンサーＣ2 に伝えて、電荷Ｃ1 を入力電圧に再び充電し、次に全ての電荷をＣ1 に戻している。これは、電荷が同じコンデンサーから始まって終了するので入力の正確な倍電圧を導く結果になるが、この方法は更に複雑で遅くなり（更にクロック位相に関連する）、なおかつ増幅器のスイッチング・ノイズに対して更に敏感になる。
【０１２４】
別の従来の方法は、“自動較正”を行うこと、すなわち、コンデンサーの不整合を測定して、それを調整する、更なる回路を備えている。この回路の構造は、しかし、回路を益々複雑にして、動作の速度を遅くする。
更に、電荷伝搬に依存する従来の倍電圧回路もコンデンサーの直線性に事実上依存するので、コンデンサーの電荷を２倍にすると、その電圧も必然的に２倍になる。コンデンサーの物理的な構造に基づいて、これらの従来の倍電圧回路に用いられているコンデンサーの非直線性は、倍電圧回路の直線性を全体的に制限することになる。
【０１２５】
図９の回路の場合、一方で、高い直線性で、高精度で整合されるコンデンサーの要求は解消される。２つのコンデンサーを並列に充電し、次にそれらを直列に接続すると、寄生静電容量の影響が満足できるレベルで除去されるならば、コンデンサーの整合性と直線性と関係なしに、入力電圧を常に正確に２倍にすることができる。
【０１２６】
図９の回路の場合、各々電圧記憶回路のスイッチ駆動手段４、５はスイッチエレメント１の電荷流入が一定に保持されることを保証するので、電圧記憶回路はその全ての寄生静電容量が増幅器エレメントの出力に依ってドライブされるようにデザインされているならば、実質的に動作の直線性に対する唯一の制約は増幅器エレメントの利得エラーだけになる。この原因は、電圧記憶回路の増幅器エレメントの利得が正確に単位値でない場合に、寄生静電容量の除去が十分に効果的に行われないことに依る。この正確な単位性からの利得エラーは従って最小限にされるべきである。
【０１２７】
実際に、この利得エラーは、特定の倍電圧アプリケーションの希望された精度に依って要求されるように、できるだけ小さく設定されることができる（最適の精度とするために、比較的複雑な増幅器エレメント構成が要求されるが）。適切な増幅器エレメント構成を使用することに依って、これは、少なくとも１ｐｐｍより優れている直線性が達成され、実際の特性の制約は増幅器と熱（ｋＴ／Ｃ）雑音に起因するランダムノイズに依存することを意味している。該倍電圧回路を使用するアナログ・デジタル・コンバーターの場合、直線性は２０ビットを越えて保持されると思われる。
【０１２８】
結局、電圧記憶回路ＶＳＣ1 とＶＳＣ2 の逆並列接続を図９の倍電圧回路５０に用いることに依って、回路のスイッチエレメント１に依って流入される電荷の各々の量は、スイッチングの瞬間に於いて、効果的に除去され、回路を自己補償することになる。
図９に図示されているような倍電圧回路50を使用する１例が、ここで図１０の引例を用いて説明される。
【０１２９】
図１０は図９に図示されている倍電圧回路を使用するアナログ・デジタル・コンバーター（ＡＤＣ）の一部を示している。図１０のＡＤＣは“３ステート・ロジック”ＡＤＣである。
３ステート・ロジックＡＤＣは、各々倍電圧動作に関連する、印加されるアナログ入力電圧から始まる、シリーズの電圧変換動作を実施して、そのアナログ・デジタル変換を行う。デジタルデータは各々該電圧変換動作で生成され、次の変換動作のデジタルデータは印加されるアナログ入力電圧を示すデジタル出力ワードを生成するために結合される。
【０１３０】
３ステート・ロジックＡＤＣに依って行われる各々電圧変換動作の場合、動作の第１位相に於いて、アナログ入力電圧は、予め設定された比較電位Ｖr ／４（Ｖr は予め設定された基準電位である）と比較されて、次の表１に図示されている３つのデジタルデータの値の１つを生成する。
【０１３１】
【表１】
0003636736.tif 000002
【０１３２】
次に、動作の第２位相に於いて、第１位相で生成されたデジタルデータに基づいて、入力電圧Ｖi は、次の表２に図示される式に依ってＶi と関連するアナログ変換電圧ＶC を生成するために変換される。
【０１３３】
【表２】
0003636736.tif 000003
【０１３４】
次の変換動作で、このアナログ変換電圧ＶC はアナログ入力電圧として用いられ、変換電圧ＶC は次の該動作に於いてゼロに収斂する。各々次の変換動作は３ステート・ロジックデジタルデータ（＋１、０、−１）の１つの“ビット”を生成す。通常の２進（２ステート）論理で表される出力ワードは適切なデジタル論理回路に依る組み合わせの３ステート・ビットの全てから導かれ、Ｒ・３ステート・ビットは（Ｒ＋１）ビットから成る２進論理出力ワードを生成することができる。
【０１３５】
従来の３ステート・ロジックＡＤＣの動作の詳細な説明については、K. Gotoh とO.Kobayashi に依る“Fujitsu Fact: ３ステート・ロジックはMB87020に用いられているCMOSサイクルA/Dコンバーターを制御する”と前述のEP−B −0214831 に記載されていて、その文書は共にここで参照されている。
図１０のＡＤＣは直列に接続されているＮ個の電圧変換ステージＳＴ1 、ＳＴ2 、…ＳＴN を搭載していて、その各々が表１と２から前述の電圧変換動作を行うことができる。ＡＤＣの最初の２つの該電圧変換ステージＳＴ1 とＳＴ2 だけ図１０に図示されている。
【０１３６】
ステージＳＴi の各々は図９用いて既に説明されたように一般的に倍電圧回路５０′に基づいていて、倍電圧回路５０′の入力ノードＩ1 とＩ2 はステージの入力ノードを与え、倍電圧回路５０′の入力ノードＯ1 とＯ2 は同様にステージの出力ノードを与える。
各々ステージＳＴi の倍電圧回路５０′は、しかし、図９の回路の１つのスイッチエレメント５５の代わりに、倍電圧回路５０′が、回路の２つの電圧記憶回路ＶＳＣ1 とＶＳＣ2 の各々の共通ターミナルＣＯＭ1 とＣＯＭ2 の間に直列に接続されている、２つの制御可能なスイッチエレメント５５と５６と電圧調整手段５８を搭載しているところが、図９の倍電圧回路と異なっている。
【０１３７】
各々ステージＳＴi に於いて、スイッチエレメント５１乃至５６は前述の入力構成（スイッチエレメント５５と５６がオフ状態の時にスイッチエレメント５１乃至５４がオン状態）または出力構成（スイッチエレメント５１乃至５４がオフ状態の時にスイッチエレメント５５と５６がオン状態）になることができる。
図９の倍電圧回路50のケースのように、各々ステージＳＴi のスイッチエレメント５１乃至５６は制御信号φ1 とφ2 に依って制御される。しかし、図１０のＡＤＣの場合、全てのステージに共通する制御手段６０′は各ステージの第１と第２の制御信号を生成するために与えられていて、なおかつ、φ1 がアクティブの時に、スイッチエレメント５１乃至５６の奇数番号のステージＳＴ1 、ＳＴ3 、ＳＴ5 …は入力構成に保持されるが、スイッチエレメント５１乃至５６の偶数番号のステージＳＴ2 、ＳＴ4 、ＳＴ6 …は出力構成に保持され、なおかつ、φ2 がアクティブの時に逆になる。
【０１３８】
各々電圧変換ステージＳＴi は、ステージに加えられる入力電圧Ｖi を受けるためにステージの第１と第２の入力ノードＩ1 とＩ2 に接続されていて且つ前述の比較電位Ｖr ／４を受けるためにも接続されている比較手段７０を搭載している。比較手段７０は、その出力に於いて３ステート・ロジックデジタルデータａ（＋１、０、−１）を与え、ステージのデジタル出力として、前述の表２に従って作動する。各々ステージのデジタルデータは、デジタル出力ワードを生成する処理のためにデータ処理手段８０に加えられる。デジタルデータａはその動作を制御する電圧調整手段５８にも加えられる。
【０１３９】
電圧調整手段は、スイッチエレメント５５と５６がオンの時に、ステージの電圧記憶回路の各々の共通ターミナルＣＯＭ1 とＣＯＭ2 の間で、３つの異なる可能性のある電圧の１つから、比較手段に依って生成されるデジタルデータに依って、選ばれたオフセット電圧ＶOSを加えるように作動する。ａ＝＋１のケース（Ｖr ／４≦Ｖi のケースに対応している）の時に、選ばれたオフセット電圧は  ＶOS＝−Ｖr になる。ａ＝０（−Ｖr ／４≦Ｖi ＜Ｖr ／４のケースに対応している）の時に、選ばれたオフセット電圧はＶOS＝０になる。ａ＝−1 （Ｖi ＜−Ｖr ／４のケースに対応している）の時に、選ばれたオフセット電圧はＶOS＝+ Ｖr になる。
【０１４０】
図１０に図示されているＡＤＣの動作に於いて、デジタル化されるアナログ入力電圧Ｖi1は第１電圧比較ステージＳＴi の第１と第２の入力ノードＩ1 とＩ2 の間に加えられる。最初に、制御手段６０′は制御信号φ1 を作動するので、第１電圧変換ステージＳＴi は入力構成（そのスイッチエレメント５１乃至５４がオン）に保持される。この構成に於いて、スイッチエレメント５５と５６は共にオフに保持されるので、電圧調整手段５８は回路の残りの部分から分離される。
【０１４１】
φ1 がアクティブの間に、第１ステージＳＴi の比較手段７０は、加えられる入力電圧Ｖi と比較電位Ｖr ／４を比較して、３ステート・ロジックデジタルデータを比較の結果に基づいて生成する。
φ1 がアクティブの時の周期の終わりの前に、スイッチング信号ＣＫは、制御手段６０′に依って第１ステージＳＴi の各々スイッチ駆動手段４、５に印加されて、ステージＳＴi の電圧記憶回路ＶＳＣ1 とＶＳＣ2 の各々のスイッチエレメント１がオフに切り替えられるようにするので、第１ステージＳＴi の入力電圧Ｖi1がこれらの回路の各々の記憶コンデンサー２の各々に記憶される結果になる。
【０１４２】
制御手段６０′は、次にφ1 の作動をオフにしてφ2 を作動し第１ステージＳＴi を出力構成に切り替える。この構成に於いて、ステージのスイッチエレメント５１乃至５４はオフ条件になり、ステージのスイッチエレメント５５と５６はオン条件になる。電圧調整手段５８は従って電圧記憶回路ＶＳＣ1 とＶＳＣ2 の各々記憶コンデンサー２の間で直列に接続されるので、選ばれたオフセット電圧ＶOS（デジタルデータａに基づいて  −Ｖr ，０，＋Ｖr ）が電圧記憶回路ＶＳＣ1 とＶＳＣ2 の各々共通ターミナルＣＯＭ1 とＣＯＭ2 の間に加えられる。そこで、アナログ変換電圧ＶC は、電圧調整手段５８に依って電圧記憶回路ＶＳＣ1 とＶＳＣ2 の各々の共通ターミナルＣＯＭ1 とＣＯＭ2 の間に加えられる選ばれたオフセット電圧ＶOSに依って記憶されていた入力電圧Ｖi1の２倍と異なる（すなわち、ＶC1＝２Ｖi1＋ＶOS）ステージＳＴi の第１と第２の出力ノードＯ1 とＯ2 の間に生成される。
【０１４３】
従って、前述の表２に従って、電圧変換ステージＳＴi に依って生成される変換電圧ＶC1は、Ｖi1と比較電位Ｖr ／４の間の比較の結果に基づいて、２Ｖi1−Ｖr 、２Ｖi1、または２Ｖi1＋Ｖr になることができる。
図１０に図示されているように、ＡＤＣの電圧変換ステージは直列に接続されているので、第２電圧変換ステージＳＴ2 はその入力電圧Ｖi2として第１電圧変換ステージＳＴi に依って生成されるアナログ変換電圧ＶC1を受ける。前述のように、第２ステージＳＴ2 のスイッチエレメント５１乃至５６は、第１ステージＳＴi のスイッチエレメント５１乃至５６が出力構成の時に入力構成にφ2 が制御されるので、第２ステージＳＴ2 は、第１ステージＳＴi に依って生成される比較電圧ＶC1のその比較動作を、遅れることなく始めることができる。第２ステージＳＴ2 のスイッチ駆動手段４乃至５のスイッチング信号ＣＫは、（φ1 がアクティブの間のスイッチ駆動手段４、５のケースのような第１変換ステージＳＴi よりむしろ）そこでφ2 がアクティブの間に生成されるので、第１ステージＳＴi のアナログ変換電圧ＶC1が第２ステージＳＴ2 に記憶される。φ2 がアクティブの時の周期の終わりの後で、φ1 は、再びアクティブになり、第２ステージＳＴ2 を出力構成に切り替える。それは、従って、アナログ変換電圧ＶC2を前の（第１）ステージのアナログ変換電圧ＶC1に基づいて生成する。
【０１４４】
アナログ変換電圧ＶC2は、次のステージＳＴ3 の入力に加えられ且つ順に（φ1 がアクティブの次の周期に於いて）アナログ変換電圧ＶC3に変換される。次の電圧変換動作は従って制御信号φ1 とφ2 の作動の各々“スワップ”で行われる。制御信号φ1 とφ2 が各々アクティブの周期ｔ1 とｔ2 はコンバーターの第１と第２のクロック位相を構成し、第２の位相はコンバーターの各々次のクロック周期の第１クロック位相の終わりの後に始まる。
【０１４５】
第１ステージＳＴi は第２ステージＳＴ2 が出力構成に切り替えられた後に（第１ステージに依って与えられたばかりのアナログ変換電圧ＶC1をアナログ変換電圧ＶC 2に変換するために）入力構成に切り替えられて戻るので、新しいアナログ入力電圧は、φ1 が再び作動されるたびに、コンバーターに依って受けられることができる。このようにして、ＡＤＣは新しい変換結果（Ｎ個の３ステート・ビットに基づくデジタル出力ワード）を全てのクロック周期に生成することができる。
【０１４６】
与えられたステージの比較手段７０がステージの印加入力電圧と比較電位を直接比較することは不可欠な要素でない。比較は、一方で、コンパレーターの電位と、他方で、電圧記憶回路に記憶されている入力電圧、または比較の前にステージに依って与えられている初期アナログ変換電圧の間で行われると思われる（そこでアナログ変換電圧は補正される）。
【０１４７】
図１０に用いられているＮ個のステージの代わりに、各々が交互に他の出力を抽出して繰り返し動作する、ちょうど２つの電圧変換ステージを代わりに使用できると思われる。この構成は、１つのクロック周期（すなわち２つのクロック位相）を用いて、３ステート・ロジック・デジタルデータの全ての２つのビットを生成することになる。従って、Ｎビット変換を行うために、構成はＮ／２クロック周期をとることになり、これはＮ個のステージを使用するコンバーターより遥かに遅くなる。要求される回路の大きさは、しかし小さくなると思われる。
【０１４８】
本発明の異なる態様では、反復して動作する１個の電圧変換ステージだけを有する３状態（３ステート）論理ＡＤＣを作ることも可能である。但しこの場合、以下に図１１を参照して説明するように、電圧変換ステージは図１０のＡＤＣの変換ステージＳＴi における電圧記憶回路とは異なる構成の電圧記憶回路を有する必要がある。
【０１４９】
図１１において、３ステート論理ＡＤＣで使用される電圧変換ステージ９０は、電圧変換ステージ９０の第１及び第２入力ノードＩ1 とＩ2 にそれぞれ接続された第１及び第２の変形した電圧記憶回路ＶＳＣ1 ′とＶＳＣ2 ′を有する。
各変形電圧記憶回路は、これまでに図１乃至図７を参照して説明した入力スイッチエレメント１と、単一利得の増幅器エレメント３と、ブートストラップスイッチ駆動手段４、５を有する。しかしながら、各変形電圧記憶回路は、図１の電圧記憶回路における１個のコンデンサー２の代わりに、第１の変形電圧記憶回路ＶＳＣ1 ′の場合にはＣ1 とＣ3 のラベルを付けた２個のコンデンサーを、第２の変形電圧記憶回路ＶＳＣ2 ′の場合にはＣ2 とC4の２個のコンデンサーを有する。コンデンサーＣ1 乃至C4は、通常同一の静電容量であるが、これは電圧変換ステージ９０の正確な動作のために必須ではない。
【０１５０】
各変形電圧記憶回路は、更に数個のスイッチエレメント９１乃至１０６を有し、コンデンサーＣ1 乃至C4のそれぞれに４個のスイッチエレメントが関係している。すなわち、スイッチエレメント９１、９２、９５及び９６はコンデンサーＣ1 に関係し、スイッチエレメント１０１、１０２、１０５及び１０６はコンデンサーＣ2 に関係し、スイッチエレメント９３、９４、９７及び９８はコンデンサーＣ3 に関係し、スイッチエレメント９９、１００、１０３及び１０４はコンデンサーC4に関係する。
【０１５１】
スイッチエレメント９１乃至１０６は、以下により詳細に説明するように、ブートストラップスイッチ駆動手段により生成される制御信号φ1 とφ2 に応じてオン状態とオフ状態になる。
各電圧記憶回路ＶＳＣ1 ′とＶＳＣ2 ′に関係して、入力スイッチエレメント１と電圧変換ステージ９０の関連する入力ノードI1又はI2との間で、入力スイッチエレメントに直列に接続された入力分離スイッチエレメント４６、及び（増幅器エレメント３の出力ターミナルの）変形電圧記憶回路の出力ノードと入力スイッチエレメント１の入力側との間に接続されたフィードバックスイッチエレメント４８がある。入力分離スイッチエレメント４６とフィードバックスイッチエレメント４８は、図８の電圧加算回路における同一の名称及び参照番号のスイッチエレメントに対応し、同一の働きを行う。フィードバックスイッチエレメント４８はいずれにしろ抵抗に置き換えることが可能である。
【０１５２】
電圧調整手段５８は、ほぼ図１０の電圧調整手段５８に類似しており、第１及び第２変形電圧記憶回路ＶＳＣ1 ′とＶＳＣ2 ′の間に接続される。更に、コンパレーター手段７０は、図１０の各電圧変換ステージSTi のコンパレーター手段に類似しており、変形電圧記憶回路の各出力ノード間に接続される。
電圧調整手段５８は、更なる複数のスイッチエレメント５８１乃至５８８を有する。６個のスイッチエレメント５８２乃至５８４と、５８６乃至５８８はそれぞれペアでコンパレーター手段によって生成される３ステートデータ「ビット」a i の論理レベルに応じて活性化される。この場合、a i ＝−１の時に、スイッチエレメント５８２と５８６が活性化され、その結果電圧調整手段５８の出力ターミナルの間に生成されるオフセット電圧ＶOSは、あらかじめ定められた基準電圧＋Ｖr に等しくなる。a i ＝０の時に、スイッチエレメント５８３と５８７が活性化され、オフセット電圧ＶOSはゼロになる。a i ＝＋１の時に、スイッチエレメント５８４と５８８が活性化され、オフセット電圧ＶOSは−Ｖr に等しくなる。
【０１５３】
ステージ９０の第２及び第１入力ノードＩ2 とＩ1 にそれぞれ接続される電圧調整手段５８の他の２個のスイッチエレメント５８１と５８５の活性化について、以下に説明する。
制御手段６１は、図１０の制御手段６０′にほぼ類似しており、主（マスタ）制御信号φ1Mとφ2Mを生成するだけでなく、それぞれ更にマスタ制御信号ＳＡＭM とＣＯＮM も生成する。マスタ制御信号φ1M、φ2M及びＳＡＭM は、各変形電圧記憶回路のブートストラップスイッチ駆動手段４、５に印加される。各変形電圧記憶回路のブートストラップスイッチ駆動手段は、マスタ制御信号φ1M、φ2M及びＳＡＭM に対応し関連する変形電圧記憶回路のスイッチエレメントに印加されるブートストラップ制御信号φ1 、φ2 及びＳＡＭＰＬＥを発生させる。ブートストラップ制御信号の電位は、変形電圧記憶回路の増幅器エレメント３の出力ターミナル電位に追従する。変形電圧記憶回路に関係するフィードバックスイッチエレメント４８を活性化するのに使用される制御信号ＣＯＮＶＥＲＴは、マスタ制御信号ＣＯＮM から導出されるブートストラップ制御信号であってもよいが、それはブートストラップされるフィードバックスイッチエレメント４８に印加される信号として基本的ではないため、マスタ制御信号ＣＯＮM を直接与えることもできる。
【０１５４】
図１１の電圧変換ステージ９０による変換動作の開始時には、等価のデジタル信号に変換されるアナログ入力電圧が、電圧変換ステージ９０の第１及び第２入力ノードＩ1 とＩ2 の間に印加される。印加されたアナログ電圧のサンプリングを容易にするために、制御手段６１は、各変形電圧記憶回路において入力ノードＩ1 とＩ2 をスイッチエレメント１と４６を介して変形電圧記憶回路の増幅エレメント３の各入力に接続させるように関係するブートストラップ制御信号ＳＡＭＰＬＥを活性化させるマスタ制御信号ＳＡＭM を発生する。この時、ＣＯＮＶＥＲＴ制御信号は非活性化され、フィードバックスイッチエレメント４８はオフ状態である。
【０１５５】
電圧調整手段５８のスイッチエレメント５８１と５８５は、更に制御信号ＳＡＭＰＬＥによっても活性化され、電圧調整手段の出力ターミナル電位はそれぞれ第２及び第１入力ノードＩ2 とＩ1 の電位に等しい。この時、他のスイッチエレメント５８２乃至５８４と５８６乃至５８８は、オフ状態に保持される。
入力電圧のサンプリング中に制御信号φ1 が活性であると仮定すると、スイッチエレメント９１、９５、１０１及び１０５はオン状態であり、第１の変形電圧記憶回路ＶＳＣ1 ′におけるコンデンサーＣ1 は、上側のプレートが第１入力ノードＩ1 に接続され、下側のプレートが第２入力ノードＩ2 に接続される。同様に、第２の変形電圧記憶回路ＶＳＣ2 ′は、上側のプレートが第２入力ノードＩ2 に接続され、下側のプレートが第１入力ノードＩ1 に接続される。従って、各コンデンサーＣ1 とＣ2 は印加されたアナログ入力電圧のサンプリングを行うように印加されたアナログ入力電圧を記憶する。
【０１５６】
制御信号φ1 が活性である間、スイッチエレメント９４、９８、１００及び１０４は、オン状態にあり、コンデンサーＣ3 とＣ4 は増幅器エレメント３の各出力ターミナルの間に交互に平行に接続される。増幅器エレメントは単一の利得を有しているため、サンプル化されたアナログ入力電圧はφ1 の間各コンデンサーＣ3 とＣ4 にも記憶される。
【０１５７】
次に、ＳＡＭＰＬＥ制御信号は入力電圧のサンプリングを終了するように非活性化され、制御信号φ1 は活性化されたままである。
ＳＡＭＰＬＥ制御信号が非活性化された後、ＣＯＮＶＥＲＴ制御信号は変換動作の残りの部分のために、活性化される。単位利得の増幅器エレメント３の入力及び出力ターミナル電位は常に等しいため、入力スイッチエレメント１の入力側及び出力側ターミナルは、同一電位に保持され、エレメント１は、関係する入力ノードＩ1 又はＩ2 の電位で付随して生じる変化にかかわらず、オフ状態に安定的に保持される。
【０１５８】
コンデンサーＣ3 とＣ4 で保持されるサンプル化された入力電圧は、コンパレーター手段７０により、図１０のＡＤＣにおけるのと同様の方法で、あらかじめ定められた比較電位Ｖr ／４と比較される。３ステート論理デジタルデータ（＋１、０、−１）の第１ビットａ1 は、コンパレーター手段７０により比較結果に基づいて生成される（表１参照のこと。）。
【０１５９】
第１データビットａ1 が得られた後、電圧調整手段５８のスイッチエレメント５８２乃至５８４と５８６乃至５８８の各ペアは、第１データビットａ1 に従って活性化される。このようにして、電圧調整手段５８は、出力ターミナルの間に、あらかじめ定められたオフセット電圧ＶOS（デジタルデータビットａ1 に対応した−Ｖr ，０，＋Ｖr ）の１つを生成する。制御信号φ1 はまだ活性化したままであり、スイッチエレメント９１、９５、１０１、及び１０５はすべてオン状態のままであり、スイッチエレメント３の各入力ターミナルの間に、第１の列の接続が存在することになる。この第１の列がコンデンサーＣ1 、電圧調整手段５８及びコンデンサーＣ2 を構成する。このように、増幅器エレメント３の各入力ターミナルの間の電圧は、コンデンサーＣ1 とＣ2 に記憶されたサンプル化されたアナログ入力電圧に第１データビットａ1 により選択されたオフセット電圧ＶOSを加えたものの２倍に等しい第１変換電圧ＶC1である。このように、電圧変換動作は、表２に従って行われる。
【０１６０】
増幅器エレメント３の入力ターミナル電位は、増幅器エレメント３によってバッファされており、第１の変換電圧ＶC1が増幅器エレメント３の各出力ターミナルの間に再生される。
スイッチエレメント９４、９８、１００及び１０４はすべてオン状態のままであり、コンデンサーＣ3 とＣ4 は増幅器エレメント３の各出力ターミナル間に相互に平行に接続され、それぞれが第１の変換電圧ＶC1を記憶する。
【０１６１】
第１の変換電圧ＶC1は、コンパレーター７０によって基準電位Ｖr ／４と比較され、第２データビットａ2 が比較結果に応じて生成される。
次に、制御手段は制御信号φ1 を非活性化し、制御信号φ2 を活性化する。同時に、第２データビットａ2 が電圧調整手段に印加され、このデータビットａ2 に応じて新しいオフセット電圧ＶOSが選択される。制御信号φ2 を活性化することにより、スイッチエレメント９３、９７、９９及び１０３がオン状態になる。その結果コンデンサーＣ3 とＣ4 は電圧調整手段５８に直列に接続され、増幅器エレメント３の各入力ターミナルの間に第２の列接続（Ｃ3 −ＶOS−  Ｃ4 ）が形成され、上記の第１の列接続（Ｃ1 −ＶOS−  Ｃ2 ）と置き換わる。従って、この結果得られる増幅器エレメント３の各出力ターミナルの間に生成される新しい変換電圧ＶC2は、第１の変換電圧ＶC1に新しく選択されたオフセット電圧ＶOSを加えた値の２倍に等しくなる。制御信号φ2 を活性化することにより、スイッチエレメント９２、９６、１０２及び１０６はオン状態になり、この新しい変換電圧ＶC2は増幅器エレメント３の各出力ターミナル間に平行に接続されるコンデンサーＣ1 とＣ2 に記憶される。
【０１６２】
新しい変換電圧ＶC2は、コンパレーター手段７０で基準電位ＶR ／４と比較され、次のデータビットａ3 を生成する。次いで、制御信号φ2 は非活性化され、制御信号φ1 が活性化され、更に、データビットａ3 が電圧調整手段に印加され、新しいオフセット電圧ＶOSが選択される。制御信号φ1 が活性化されるので、第１の列接続（Ｃ1 −ＶOS−  Ｃ2 ）が増幅器エレメント入力ターミナルの間の第２の列接続（Ｃ3 −ＶOS−  Ｃ4 ）に置き換わり、コンデンサーＣ3 とＣ4 はその結果得られる新しい変換電圧ＶC3を記憶する。
【０１６３】
その後、制御信号φ1 とφ2 が交互に活性化され、新しいデータビットａi と新しい変換電圧がそれぞれ連続した制御信号位相の間生成される。
図１０をを参照して説明したように、データビットａi はＡＤＣのデータ処理手段８０（図示せず）に印加され、もともと印加されたアナログ電圧を表すデジタル出力ワードを生成するように処理される。図１１の電圧変換ステージは、Ｎ個の３ステートビットに基づくデジタル出力ワードを生成するのにＮ個のクロック位相が必要であることがわかる。
【０１６４】
各増幅器エレメント３において、入力ターミナル電位は出力ターミナル電位に等しいため、制御信号φ1 又はφ2 のいずれかが活性である時には、第１変形電圧記憶回路ＶＳＣ1 ′のスイッチエレメント１、４８、９１、９２、９３及び９４、及び第２変形電圧記憶回路ＶＳＣ2 ′の対応するスイッチエレメント１、４８、１０３、１０４、１０５及び１０６の各スイッチエレメントは、２個のターミナルにわたって電圧を有しないことが理解される。
【０１６５】
コンデンサーの上側のプレートに接続されるスイッチエレメント９１乃至９４と１０３乃至１０６は、オーバーラップ無しに切り換えできる（すなわち、スイッチオフの後遅延無しに切り換えられる。例えば、スイッチエレメント９２がオンになる前にスイッチエレメント９２はオフする。）。これは、これらのスイッチエレメントが接続される４個のノード（増幅器エレメントの入力ターミナル、増幅器エレメントの出力ターミナル、及び２個のコンデンサーのそれぞれの上側のプレート）は、切り換えの前後（すなわち、各制御信号位相がφ1 からφ2 に変化する等）で同一の電圧を有するためである。この上側のプレートに関係するスイッチ９１乃至９４と１０３乃至１０６がオーバーラップすることなしに切り換わることにより、制御信号の発生が簡単になる。
【０１６６】
ここで、コンデンサーの下側のプレートに接続されるスイッチ９５乃至１０２は、電荷注入効果を避けるため、コンデンサーの上側のプレートに接続されるスイッチエレメント９１乃至９４と１０３乃至１０６の切り換えの後、所定の短時間で切り換えられることが重要である。この所定の短時間は、この時間の間各増幅器エレメント３の入力ターミナルが他の増幅器エレメント３の出力ターミナルに効果的に組み合わされるという観点から最小化され、正のフィードバックが生じる。この正のフィードバックの効果は、増幅器エレメントが単位利得を有する場合にはあまり重要でないが、電圧変換ステージ９０をこの状態にする必要がある絶対的に必要な時間より長くこの状態にするのを避けるのが望ましい。これにより、上側のプレートに接続されるスイッチエレメント９１乃至９４と１０３乃至１０６が設定されると同時に、下側のプレートに接続されるスイッチエレメント９５乃至１０２が切り換わる。
【０１６７】
第１の変形電圧記憶回路ＶＳＣ1 ′は、基板を覆う材料の導電性と逆の導電性の１個以上のウエルに形成されることが望ましく、そのウエル又は各ウエルの電位は第１の変形電圧記憶回路の増幅器エレメント３の出力ターミナル電位に対して固定される。これと同様のことが、第２の変形電圧記憶回路のＶＳＣ2 ′のスイッチエレメント１と１０３乃至１０６にも適用される。このスイッチエレメントの配置により、図１乃至図７の電圧記憶回路に関連して既に説明したのと同一の基本的な方法で、変形電圧記憶回路の寄生静電容量をブートストラップすることが可能になる。
【０１６８】
図１２の電圧変換ステージでは、第１の電圧変換動作が、最初のクロック位相中にアナログ入力電圧がサンプリングされ、このサンプリングは直ちに終了する。これにより、変換動作が高速化されるが、サンプリング中にコンデンサーＣ1 とＣ2 の下側のプレートを入力ノード電位に充電するためのべつのスイッチエレメント（電圧調整手段５８と一体に示されているエレメント５８１と５８５）を備える必要がある。これらのスイッチエレメント５８１と５８５を除いて単に最初のクロック位相で（ａ1 を得るために）比較動作を行うことも可能であり、第１の電圧変換動作は次のクロック位相で実行される。
【０１６９】
図１０又は１１を参照して既に説明した電圧変換ステージは、適当な変形を加えることにより、倍電圧及びオフセット動作を必要とするほかのアナログ・デジタル・コンバーターに適用可能である。
図１０を参照して既に説明した電圧変換ステージの列を有するＡＤＣでの電力消費を最低にするため、「スケール化」した連続ステージにするのが効果がある。この点は、図１２を参照してより詳しく説明される。
【０１７０】
図１２に、図１０に図示されているＡＤＣの最初の３つのステージが概略的に描かれている。第１ステージの記憶コンデンサー２は各々静電容量Ｃをもっていて、増幅器エレメント３のトランジスターは各々チャンネル幅Ｗであり、増幅器エレメント３のこれらのトランジスターの各々に流れる電流はＩである。
第２ステージに於いて、記憶コンデンサー２は各々静電容量がＫＣであり、ここで１／ｋが予め設定されたスケーリング・ファクター（ｋ＜１）の時に、増幅器エレメント３のトランジスターは各々幅がｋＷであり、各々トランジスターを流れる電流はｋＩになる。同様に、第３ステージに於いて、静電容量はｋ2 Ｃ、トランジスター・チャンネル幅はｋ2 Ｗ、トランジスターの電流はｋ2 Ｉになる。
【０１７１】
従って、各々次のステージは、少なくともこれらの３つのパラメータがスケーリング・ファクター１／ｋに依って関係されている限りスケールされる。その結果、第１ステージで消費される電流に関して表される、デバイスで消費される総電流は、１＋ｋ＋ｋ2 ＋ｋ3 ＋……  になる。
各々ステージは１／ｋのノイズパワーをその自らの入力にもっているが、しかし、ＡＤＣの入力ターミナルに対して、これは前のステージの利得の積に依って減少される。例えば、第２ステージのノイズパワー＝１／ｋ、前のステージの電圧利得（このケースでは第１ステージの電圧利得）＝２、従ってノイズパワーは、入力ノイズパワーに対して、１／ｋになる。
【０１７２】
従って、全てのステージの入力の総ノイズパワーは、１＋１／４ｋ＋１／１６ｋ2 ＋１／６４ｋ3 ＋……になる。例えば、ｋ＝１／２の時には、総ノイズ＝１＋１／２＋１／４＋１／８＋……＝２になる。
同様に、ｋ＝１／２を前述の総電流の式に代入すると、総電流＝１＋１／２＋１／４＋１／８＋……＝２になる。
【０１７３】
全パワー一定の場合、全てのサイズはパワー加算の結果に依って割り算されなければならない、すなわち、入力ノイズは同じファクターで掛け算され、次式のように表される。
【０１７４】
【数１】
0003636736.tif 000004
【０１７５】
入力ノイズは、ｍ＝１、すなわちｋ＝１／２の時に最小になる。
前述の分析から、ＡＤＣの最小総消費電力の最適のスケーリング・ファクターは２になることが明らかである。これは、最小ノイズレベルを与えられた消費電力に、または最小消費電力レベルを与えられノイズレベルに提供する。従って、各々ステージは前のステージのサイズの実質的に半分になる。この場合、総消費電力は第１ステージの消費電力の２倍に等しくなり、なおかつ、総ノイズパワーは第１ステージのノイズパワーの２倍に等しくなる。
【０１７６】
図１３は、16ステージＡＤＣの場合にスケーリング・ファクター１／ｋをもつ総電流とノイズの変化の様子を示している。図１３に示すように、与えられたパワー消費に対して最小のノイズと与えられノイズレベルに対して最小のパワー消費は各々スケーリング・ファクター１／ｋ＝２の時に現れる。
前述の分析は変換ステージのスケーリングがＡＤＣの全てのステージに適用されることを示しているが、実際に、ステージのスケーリングは、１６ステージ列（１７ビットＡＤＣ）の場合、これは、最後のステージが第１ステージのサイズの１／２16＝１／６５５３６倍だったことを意味しているので、最終ステージまで続けることができない。
【０１７７】
シリーズの特定のステージに於いて、ステージ・サイズが適度に小さくなる時に、全ての次のステージは同じサイズにされる、すなわち、これは、ノイズを少し大きくするが、広い範囲のサイズが要求されないことを意味している。
例えば、スケーリングが６つのステージの後に停止する場合、最小ステージのサイズ（６番目と全ての次のステージに用いられる）は第１ステージのサイズに対して１／３２になる。この場合、全パワー＝１＋１／２＋１／４＋１／８＋１／１６＋１／３２＋１／３２＋１／３２＋……になる。
【０１７８】
いちど最小ステージサイズが選択されると、該サイズのステージは、最大のステージを形成するために平行にされる（またはレイアウトで“ストレッチされる”）ことができる“ユニット”ステージとしてデザインされることができる。例えば、ユニットステージが第１ステージに対して１／３２のサイズになる場合、第１ステージ＝３２の平行ユニット、第２ステージ＝１６の平行ユニット、第３ステージ＝８の平行ユニットになる。
【０１７９】
サイズが 1/32 のユニットステージを使用するＡＤＣのチップに関して１つの考えられるレイアウトが図１４に図示されている。
表３は与えられた最小サイズのステージの場合、最適スケーリング・ファクター１／ｋは、１５ステージＡＤＣ（１６ビット）のケースの異なる最小ステージに最適のスケーリング・ファクターを示す表である。表３から明らかなように、最適のスケーリング・ファクターは非常に２に近い。
【０１８０】
【表３】
0003636736.tif 000005
【０１８１】
スケーリングが停止されない時の最適ノイズパワー値４．０と比べると、１／３２の最小ステージサイズは約１０％または０．４６dBの全てのパワーの増加またはノイズの増加の結果になるが、１／１６の最小ステージサイズは、パワーまたはノイズを約２５％または０．９９dBだけ増加する結果になる。これらの２つの最小ステージ・サイズは好ましい対策になると思われる。
【０１８２】
前述のようなスケーリングは、本発明の別の態様に於いて、電圧変換ステージの列を有する任意の適切なタイプのアナログ・デジタル・コンバーターに効果的に応用されることができる。例えば、スケーリングを前述のEP−B −0214831 に説明されている電圧変換回路に、その文献に前述の複数のステージが直列に互いに接続されていたケースに、応用することも可能と思われる。
【０１８３】
図１０のＡＤＣに依って費やされる電流は、記憶コンデンサー２の静電容量に直接比例し且つ変換率に逆比例する。これは、高い分解能と高い変換率に対してもパワーがとうぜん増加されることを意味している。しかし、１６ビット１０Ｍｓ／ｓのコンバーターは０．５Ｗ未満しか消費しないことが推定される。これは、変換率を１Ｍｓ／ｓに下げると、パワーは５０ｍＷまたは１００ｋｓ／ｓで５ｍＷに減少されることを示唆している。
【０１８４】
低い分解能（例えば１２ビット）の場合、パワーと面積は、静電容量が非常に小さいので急激に減少する。１２ビット５０Ｍｓ／ｓのコンバーターは、異なる変換ステージに依って与えられるデジタルデータを処理するために要求されるデジタル論理回路の消費電力を含めて２００ｍＷを消費すると推定される。
これは、従来のコンバーターと比べると遥かに改善された電力／速度のつりあいのとれた関係を示している。その１つの主な理由は、直列の各々ステージが、前のステージのサイズと電力の半分になり、第１ステージの約２倍となるコンバーターの総電力を与えることができるためである。これは大幅な減少をチップサイズに提供し、１６ビットＭｓ／ｓのコンバーターは適切な処理で１０mm2 より狭い面積しか占めないと推定される。
【０１８５】
倍電圧回路と比較手段に他に、Ｎビット出力ワードのＡＤＣのデジタル論理回路は（Ｎ−１）2 のＤ型タイプ・フリップフロップと（Ｎ−１）フルアダーを搭載していて、全てが変換率でクロック計時される。１６ビット分解能の場合、これは、約２０００の基本セル・カウントと、１６ビット分解能で推定アナログ消費電力の約２５％の消費電力を５Ｖと１０ＭＨｚで与える（１５ビット分解能の場合、アナログ消費電力は４のファクターだけ減少されると思われる）。
【０１８６】
前述のように、ＡＤＣの電圧変換ステージの増幅器エレメント３の各々の利得は完全に単位値になる。そうでない場合、利得エラーを伝搬機能に導くこととは別に、更なる利得エラーが、寄生静電容量が完全にブートストラップされないので生じる結果になる。これらのエラーに起因する非直線性は、各々ステージで用いられる基準電圧Ｖr を列のステージと共に少し調整すれば補正されることができる。例えば、０．１％の利得エラーを補正するには、Ｖr を各々次のステージに対して０．１％だけ減少すればよい。
【０１８７】
代わりに、または更に、デジタルデータを各々ステージから受けるデジタルデータ処理手段８０は、次のステージのデジタルデータを機能的に調整すれば、アナログ回路の電圧変換エラーに対して任意に要求される補正を実施できる。
高速動作が可能なＡＤＣを生成するには、スイッチエレメントおよびステージの増幅器エレメントの動作が十分に高速であることが基本条件になる。単位利得増幅器エレメント３は通常の演算増幅器より遥かに高速にデザインされることができて、なおかつ、ＳＰＩＣＥシミュレーションは５０ｎｓの安定時間（１０Ｍｓ／ｓの変換率に対応している）は適切な処理で１６ビットの精度に具体的に相応していることを示していた。デプレションモードＮＭＯＳバッファを用いて且つ一部の分解能を犠牲にすると、１０ｎｓの安定時間が、１２ビットの精度に対して可能になる。これは、図１０のデザインに基づくＡＤＣはＨＤＴＶのようなアプリケーションに使用可能であることを示唆している。
【０１８８】
回路のノイズは図１０のＡＤＣでは重要な問題でない、何故ならば、増幅器エレメントに起因するノイズは、それが増幅器エレメントに達する前に、アナログ入力電圧の倍圧に依って効果的に減少されるからである。増幅器エレメントは、それらが kT/C ノイズより少ないノイズに関連するようにデザインされることができるが考えられる。この kT/C ノイズは、任意に切り替えられるコンデンサー回路に於いて与えられ記憶されている電圧サンプルの精度を制約する熱ノイズが原因であり、なおかつ、非常に小さいコンデンサーが用いられることを妨げる。１６ビットの信号とノイズの比率の場合、少なくとも１０ｐＦの記憶コンデンサーが次のステージに要求され、各々後のステージで半分に減少することが推定される。
【０１８９】
最高の特性とするために、図１０のＡＤＣは、ｐ−ウェル（ｎ−基板）ＣＭＯＳプロセスに依って、望ましくはデプレション・モード・デバイスを用いて好都合に生成される。
十分に大きい電圧スイングを得ることは単独の５Ｖ電源を用いても難しい（小さい電圧スイングは、低いノイズ・レベルが異なるステージを形成する回路に要求されることを意味している）、なおかつ、この問題は３．３Ｖのような低い電源電圧で益々難しくなる。
【０１９０】
しかし、ＡＤＣのデバイスは、それらが直列に接続されているので、完全に電源電圧に印加されるわけでない。すなわち、ソース／ドレイン・ダイオードだけが高電圧に印加されるが、これでさえも電源電圧と同じ大きさでない。最大電圧（５Ｖ）はウェル基板の接合部に生成される。この観点から、±３Ｖ（または±３．３Ｖ）正負両電源を、０Ｖ〜＋３Ｖの範囲で作動する（最小限の幾何学的形状の）デジタル回路と、±3Vを使用するアナログ回路と共に使用することが望ましいと思われる。この正負両電源アプローチは、入力信号が０Ｖの何れかの側にスイングできるので直流結合されることができる大きな長所も有している。デジタルの消費電力も実効デジタル論理電源電圧の低下に従って減少され、なおかつ、これは十分な減少を総消費電力に与えると思われる。
【０１９１】
より小規模の幾何学的形状は、最大クロック周波数の向上を、これがアナログ消費電力に依って制限されない場合でも可能にすることができる。分割式電源装置の主な長所は、従って、ＡＤＣの動作の最高速度を向上すると思われる向上されるデジタル速度と減少される消費電力にある。
【０１９２】
【発明の効果】
本発明により、増幅器エレメントの浮遊容量のために生じるコンデンサと増幅器エレメントとの間の電流が低減されるため、コンデンサに蓄積される電荷により生じる電圧の変動が低減され、電圧記憶回路の精度が向上する。
【図面の簡単な説明】
【図１】本発明を具体的に実施する電圧記憶回路の回路図を示している。
【図２】図１の回路に搭載されている増幅器エレメントの１つの設計例を示している。
【図３】図１の回路で使用している増幅器エレメントの別の設計例を示している。
【図４】図１の回路に搭載されている入力スイッチ・エレメントを更に詳細に示している。
【図５】増幅器エレメントの別の設計を、図１の回路で使用している、スイッチ・ドライブ手段の事例と共に示している。
【図６】図１の回路の集積回路基板上での考えられるレイアウトの１つを示す図であり、（Ａ）が平面図を、（Ｂ）が断面図を示している。
【図７】図１の回路の集積回路基板上での考えられるレイアウトの別つの例を示す図であり、（Ａ）が平面図を、（Ｂ）が断面図を示している。
【図８】図１に図示されている電圧記憶回路を使用する電圧加算回路の回路図を示している。
【図９】図１に図示されている２つの電圧記憶回路を使用する倍電圧回路の回路図を示している。
【図１０】複数の変換ステージを備えていて、各々が図９の倍電圧回路に基づいている、アナログ・デジタル・コンバーターの一部の回路図を示している。
【図１１】単一の変換ステージを有する前述の本発明の第２の態様のアナログ・デジタル・コンバーターの部分的な回路図を示す図である。
【図１２】図１０のコンバーターにおいてステージを或る値から次の値にスケーリング・ファクターに依ってスケーリングする長所を示す、図１０のコンバーターの部品の略図である。
【図１３】  16のステージをもつ図１０に図示されているコンバーターのケースに於いて、コンバーターの総消費電力とスケーリング・ファクターの間の関係と、コンバーターの総ノイズ量とスケーリング・ファクターの間の関係を示すグラフである。
【図１４】チップに関して図１０のコンバーターのレイアウトの１つの例を示す略図である。
【図１５】従来の電圧記憶回路の回路図を示している。
【図１６】図１５の従来例の回路に搭載されている増幅器エレメントを更に詳細に示している。
【符号の説明】
１…スイッチエレメント
２…記憶コンデンサー
３…増幅器エレメント
４…電位生成回路（スイッチ駆動手段）
５…セレクター回路（スイッチ駆動手段）
31…カスケードソースフォロア
32…電流ソース
33…入力トランジスター
34…カスケードトランジスター
35…バイアス発生器
44…ブートストラップコンデンサー
【図１】
0003636736.tif 000006
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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