(57)【特許請求の範囲】
【請求項１】
マイクロプロセッシングユニットに備えるＭＰＵチップが搭載され、前記ＭＰＵチップのための電源を供給するための電源用ホット側配線導体とグラウンド配線導体とを備える、配線基板に実装され、前記ＭＰＵチップのための電源回路に接続されるデカップリングコンデンサとして使用される、積層コンデンサであって、
積層される複数の誘電体層を含むコンデンサ本体を備え、
前記コンデンサ本体の内部には、特定の前記誘電体層を介して互いに対向する少なくとも１対の第１および第２の内部電極が設けられ、
前記コンデンサ本体の内部には、さらに、前記第２の内部電極に対して電気的に絶縁されかつ前記第１の内部電極に電気的に接続された状態で、特定の前記誘電体層を貫通する複数の第１の貫通導体、および、前記第１の内部電極に対して電気的に絶縁されかつ前記第２の内部電極に電気的に接続された状態で、特定の前記誘電体層を貫通する複数の第２の貫通導体がそれぞれ設けられ、
前記第１および第２の貫通導体は、前記内部電極を流れる電流によって誘起される磁界を互いに相殺するように配置され、
複数の前記第１の貫通導体にそれぞれ電気的に接続された状態で、個々の前記第１の貫通導体にそれぞれ対応する複数の第１の外部端子電極が、前記コンデンサ本体の、前記内部電極と平行に延びる第１の主面上にのみ設けられ、前記第１の外部端子電極は、前記配線基板の前記電源用ホット側配線導体に電気的に接続されるように用いられ、
複数の前記第２の貫通導体にそれぞれ電気的に接続された状態で、個々の前記第２の貫通導体にそれぞれ対応する複数の第２の外部端子電極が、前記コンデンサ本体の、前記第１の主面に対向する第２の主面上にのみ設けられ、前記第２の外部端子電極は、前記配線基板を実装するマザーボード上のグラウンド側導電ランドに直接接続されるように用いられ、
前記第１の貫通導体は、前記コンデンサ本体の前記第１の主面には届くが、前記第２の主面には届かないように延び、前記第２の貫通導体は、前記コンデンサ本体の前記第２の主面には届くが、前記第１の主面には届かないように延びている、
積層コンデンサ。
【請求項２】
前記第１および第２の外部端子電極には、半田バンプが形成されている、請求項１に記載の積層コンデンサ。
【請求項３】
請求項１または２に記載の積層コンデンサが実装された、配線基板。
【請求項４】
マイクロプロセッシングユニットに備えるＭＰＵチップが搭載され、前記ＭＰＵチップのための電源を供給するための電源用ホット側配線導体とグラウンド配線導体とを備える、配線基板であって、
前記第１の主面が当該配線基板側に向けられかつ前記第２の主面が外方に向けられた姿勢で、前記積層コンデンサが実装され、この実装状態において、前記第１の外部端子電極は、前記電源用ホット側配線導体に電気的に接続されている、請求項３に記載の配線基板。
【請求項５】
前記第１の外部端子電極と前記電源用ホット側配線導体とは、バンプを介して接続されている、請求項４に記載の配線基板。
【請求項６】
前記ＭＰＵチップは、当該配線基板の第１の基板面上に搭載され、当該配線基板には、前記第１の基板面とは逆の第２の基板面に沿って開口を位置させているキャビティが設けられ、前記積層コンデンサは、前記第２の主面を前記キャビティの開口側に向けた状態で前記キャビティ内に収容され、前記第２の主面と前記第２の基板面とは、同一面上に位置し、前記第２の基板面上には、前記グラウンド配線導体に電気的に接続されるグラウンド側導電ランドが形成されている、請求項４または５に記載の配線基板。
【請求項７】
前記第２の外部端子電極および前記グラウンド側導電ランドには、半田バンプが形成されている、請求項６に記載の配線基板。
【請求項８】
請求項１または２に記載の積層コンデンサを備える、デカップリング回路。
【請求項９】
請求項１または２に記載の積層コンデンサを備える、高周波回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、積層コンデンサ、配線基板、デカップリング回路および高周波回路に関するもので、特に、高周波回路において有利に適用され得る積層コンデンサ、ならびに、この積層コンデンサを用いて構成される、配線基板、デカップリング回路および高周波回路に関するものである。
【０００２】
【従来の技術】
従来からある最も典型的な積層コンデンサは、たとえばセラミック誘電体からなり、積層される複数の誘電体層、ならびに複数のコンデンサユニットを形成するように特定の誘電体層を介して互いに対向しながら誘電体層の積層方向に交互に配置される複数対の第１および第２の内部電極を有する、コンデンサ本体を備えている。コンデンサ本体の第１および第２の端面には、それぞれ、第１および第２の外部端子電極が形成される。第１の内部電極は、コンデンサ本体の第１の端面上にまで延び、ここで第１の外部端子電極に電気的に接続され、また、第２の内部電極は、第２の端面上にまで延び、ここで第２の外部端子電極に電気的に接続される。
【０００３】
この積層コンデンサにおいて、たとえば第２の外部端子電極から第１の外部端子電極へと流れる電流は、第２の外部端子電極から第２の内部電極へと流れ、この第２の内部電極から誘電体層を通って第１の内部電極に至り、次いで、この第１の内部電極内を通って第１の外部端子電極へと至る。
【０００４】
コンデンサの等価回路は、コンデンサの容量をＣ、等価直列インダクタンス（ＥＳＬ）をＬ、等価直列抵抗（ＥＳＲ）と呼ばれる主に電極の抵抗をＲとしたとき、直列にＣＬＲが接続された回路で表わされる。
【０００５】
この等価回路では、共振周波数（ｆ0 ）は、ｆ0 ＝１／〔２π×（Ｌ×Ｃ）1/2 〕となり、共振周波数より高い周波数では、コンデンサとして機能しなくなる。言い換えると、ＬすなわちＥＳＬ値が小さければ、共振周波数（ｆ0 ）は高くなり、より高周波で使用できることになる。なお、内部電極に銅を用いてＥＳＲを小さくすることなども考えられているが、マイクロ波領域で使うためには低ＥＳＬ化が図られたコンデンサが必要となる。
【０００６】
また、ワークステーションやパーソナルコンピュータ等のマイクロプロセッシングユニット（ＭＰＵ）のＭＰＵチップ（ベアチップ）に電源を供給する電源回路に接続されるデカップリングコンデンサとして用いられるコンデンサにおいても、低ＥＳＬ化が求められている。
【０００７】
図５は、上述したＭＰＵ１および電源部２に関する接続構成の一例を図解的に示すブロック図である。
【０００８】
図５を参照して、ＭＰＵ１は、ＭＰＵチップ３およびメモリ４を備える。電源部２は、ＭＰＵチップ３に電源を供給するためのもので、電源部２からＭＰＵチップ３に至る電源回路には、デカップリングコンデンサ５が接続されている。また、ＭＰＵチップ３からメモリ４側には、信号回路が構成されている。
【０００９】
上述したようなＭＰＵ１に関連して用いられるデカップリングコンデンサ５の場合でも、通常のデカップリングコンデンサと同様、ノイズ吸収や電源の変動に対する平滑化のために用いられるが、さらに、最近では、ＭＰＵチップ３において、その動作周波数が５００ＭＨｚを超えて１ＧＨｚにまで達するものが計画されており、このようなＭＰＵチップ３に関連して高速動作が要求される用途にあっては、クイックパワーサプライとしての機能（立ち上がり時等の電力が急に必要な時に、コンデンサに充電された電気量から数ナノ秒の間に電力を供給する機能）が必要である。
【００１０】
より具体的に説明すると、あるＭＰＵチップ（動作クロック周波数約５００ＭＨｚ）３では、ＤＣ約２．０Ｖが供給され、消費電力は約２４Ｗ、すなわち１２Ａ位の電流が流れる設計になっている。その消費電力の低減化のために、ＭＰＵ１が動作していない時はスリープモードとして、消費電力を１Ｗ以下にまで落とす仕様が採用されている。スリープモードからアクティブモードへの変換時、ＭＰＵチップ３には、その動作数クロックのうちにアクティブモードに必要な電力が供給される必要がある。動作周波数５００ＭＨｚでは、スリープモードからアクティブモードへの変換時において、４〜７ナノ秒という時間の間に電力を供給する必要がある。
【００１１】
しかし、上述の電力を供給することは、電源部２からでは間に合わないため、電源部２から電源を供給するまでの時間、ＭＰＵチップ３近傍に置くデカップリングコンデンサ５に充電されている電荷を放電することによってＭＰＵチップ３に電源を供給することが行なわれる。
【００１２】
このため、ＭＰＵ１におけるデカップリングコンデンサ５にあっても、インダクタンス成分ができるだけ低いことが必要となってきており、このようにインダクタンス値の低いコンデンサの実現が望まれている。
【００１３】
上述したような背景の下、低ＥＳＬ化を図り得る積層コンデンサの構造が、たとえば、特開平１１−２０４３７２号公報等において提案されている。
【００１４】
上述の低ＥＳＬ化は、主として、積層コンデンサにおいて流れる電流によって誘起される磁界の相殺によるもので、このような磁界の相殺が生じるようにするため、積層コンデンサにおいて流れる電流の方向を多様化することが行なわれている。そして、この電流の方向の多様化のため、コンデンサ本体の外表面上に形成される外部端子電極の数を増やすことによって、これに電気的に接続されるように引き出される内部電極の引き出し部分の数を増やすとともに、内部電極を流れる電流についての電流長を短くすることが行なわれている。
【００１５】
図６には、前述した特開平１１−２０４３７２号公報に記載された積層コンデンサ１１が概略的に示されているとともに、このような積層コンデンサ１１をデカップリングコンデンサとして用いているＭＰＵ１２の断面構造が概略的に示されている。
【００１６】
図６を参照して、積層コンデンサ１１は、積層される複数の誘電体層１３を含むコンデンサ本体１４を備えている。このコンデンサ本体１４の内部には、特定の誘電体層１３を介して互いに対向する少なくとも１対の第１および第２の内部電極１５および１６が設けられる。
【００１７】
また、コンデンサ本体１４の、内部電極１５および１６と平行に延びる第１の主面１７上には、第１および第２の外部端子電極１８および１９の双方が設けられている。第１の主面１７に対向する第２の主面２０上には、何らの外部端子電極も設けられていない。
【００１８】
コンデンサ本体１４の内部には、さらに、第２の内部電極１６に対して電気的に絶縁された状態で第１の内部電極１５と第１の外部端子電極１８とを電気的に接続するように特定の誘電体層１３を貫通する第１の貫通導体２１、および第１の内部電極１５に対して電気的に絶縁された状態で第２の内部電極１６と第２の外部端子電極１９とを電気的に接続するように特定の誘電体層１３を貫通する第２の貫通導体２２がそれぞれ設けられている。
【００１９】
上述した第１および第２の貫通導体２１および２２は、それぞれ、複数設けられ、第１および第２の貫通導体２１および２２のそれぞれに個々に対応して、第１および第２の外部端子電極１８および１９もそれぞれ複数設けられている。
【００２０】
このような積層コンデンサ１１によれば、内部電極１５および１６を流れる電流について、電流長を短くできるとともに、種々の方向へ向けることができるので、内部電極１５および１６を流れる電流によって誘起される磁界を互いに相殺し、その結果、低ＥＳＬ化を図ることができる。
【００２１】
他方、ＭＰＵ１２は、下面側にキャビティ２３が設けられた多層構造の配線基板２４を備えている。配線基板２４の上面には、ＭＰＵチップ２５が表面実装されている。また、配線基板２４のキャビティ２３内には、デカップリングコンデンサとして機能する上述の積層コンデンサ１１が収容されている。さらに、配線基板２４は、マザーボード２６上に表面実装されている。
【００２２】
配線基板２４の表面および内部には、概略的に図示されるように、ＭＰＵ１２において必要な配線導体が形成されていて、これら配線導体によって、図５に示すような接続が達成される。
【００２３】
代表的なものについて説明すると、配線基板２４の内部には、電源用ホット側電極２７およびグラウンド電極２８が形成されている。
【００２４】
電源用ホット側電極２７は、電源用ホット側ビアホール導体２９を介して、積層コンデンサ１１の第１の外部端子電極１８に電気的に接続され、電源用ホット側ビアホール導体３０を介して、ＭＰＵチップ２５の特定の端子３１に電気的に接続され、さらに、電源用ホット側ビアホール導体３２を介して、マザーボード２６に接続されるべきホット側導電ランド３３に電気的に接続されている。
【００２５】
また、グラウンド電極２８は、グラウンド用ビアホール導体３４を介して、積層コンデンサ１１の第２の外部端子電極１９に電気的に接続され、グラウンド用ビアホール導体３５を介して、ＭＰＵチップ２５の特定の端子３６に電気的に接続され、さらに、グラウンド用ビアホール導体３７を介して、マザーボード２６に接続されるべきグラウンド側導電ランド３８に電気的に接続されている。
【００２６】
なお、図６において、図５に示したメモリ４に相当するメモリの図示は省略されている。
【００２７】
【発明が解決しようとする課題】
積層コンデンサ１１は、図６に示すように、第１および第２の外部端子電極１８および１９の双方をコンデンサ本体１４の第１の主面１７上に位置させている。そのため、たとえばグラウンド電位を有する配線導体に着目すると、積層コンデンサ１１の第２の外部端子電極１９は、配線基板２４内において、グラウンド用ビアホール導体３４、グラウンド電極２８およびグラウンド用ビアホール導体３７を経由してからグラウンド用導電ランド３８に接続されることになる。
【００２８】
したがって、これらグラウンド用ビアホール導体３４および３７ならびにグラウンド電極２８によって与えられるグラウンドラインが比較的長くなり、このようなグラウンドラインに関連して発生するインダクタンス成分が大きくなり、低ＥＳＬ化が図られた積層コンデンサ１１を用いた効果が減殺されてしまう。また、比較的長いグラウンドラインは、インピーダンスの増加も招く。
【００２９】
また、上述したようなグラウンドラインの引き回しは、配線基板２４内での配線を複雑にしてしまうという問題もある。
【００３０】
そこで、この発明の目的は、上述のような問題を解決し得る、積層コンデンサ、ならびにこのような積層コンデンサを用いて構成される、配線基板、デカップリング回路および高周波回路を提供しようとすることである。
【００３１】
【課題を解決するための手段】
この発明に係る積層コンデンサは、マイクロプロセッシングユニットに備えるＭＰＵチップが搭載され、ＭＰＵチップのための電源を供給するための電源用ホット側配線導体とグラウンド配線導体とを備える、配線基板に実装され、ＭＰＵチップのための電源回路に接続されるデカップリングコンデンサとして使用される、積層コンデンサであって、積層される複数の誘電体層を含むコンデンサ本体を備えている。
【００３２】
このコンデンサ本体の内部には、特定の誘電体層を介して互いに対向する少なくとも１対の第１および第２の内部電極が設けられる。
【００３３】
さらに、コンデンサ本体の内部には、第２の内部電極に対して電気的に絶縁されかつ第１の内部電極に電気的に接続された状態で、特定の誘電体層を貫通する複数の第１の貫通導体、および、第１の内部電極に対して電気的に絶縁されかつ第２の内部電極に電気的に接続された状態で、特定の誘電体層を貫通する複数の第２の貫通導体がそれぞれ設けられる。これら第１および第２の貫通導体は、内部電極を流れる電流によって誘起される磁界を互いに相殺するように配置される。
【００３４】
また、複数の第１の貫通導体にそれぞれ電気的に接続された状態で、個々の第１の貫通導体にそれぞれ対応する複数の第１の外部端子電極が、コンデンサ本体の、内部電極と平行に延びる第１の主面上にのみ設けられる。第１の外部端子電極は、配線基板の電源用ホット側配線導体に電気的に接続されるように用いられる。
【００３５】
また、複数の第２の貫通導体にそれぞれ電気的に接続された状態で、個々の第２の貫通導体にそれぞれ対応する複数の第２の外部端子電極が、コンデンサ本体の、第１の主面に対向する第２の主面上にのみ設けられる。第２の外部端子電極は、配線基板を実装するマザーボード上のグラウンド側導電ランドに直接接続されるように用いられる。
そして、第１の貫通導体は、コンデンサ本体の第１の主面には届くが、第２の主面には届かないように延び、第２の貫通導体は、コンデンサ本体の第２の主面には届くが、第１の主面には届かないように延びている。
【００３６】
このように、この発明に係る積層コンデンサは、簡単に言えば、第１の内部電極に接続される複数の第１の貫通導体のそれぞれに個々に対応して設けられる複数の第１の外部端子電極と、第２の内部電極に接続される複数の第２の貫通導体のそれぞれに個々に対応して設けられる複数の第２の外部端子電極とを備え、第１の外部端子電極がコンデンサ本体の第１の主面上に設けられ、第２の外部端子電極が第２の主面上に設けられることを特徴としている。
【００３７】
上述した第１および第２の外部端子電極には、半田バンプが形成されていることが好ましい。
【００３９】
この発明は、また、上述したような積層コンデンサが実装された、配線基板にも向けられる。
【００４０】
上述したように、この発明が配線基板に向けられる場合、その具体的な一実施態様では、この配線基板には、ＭＰＵに備えるＭＰＵチップが搭載され、また、配線基板は、ＭＰＵチップのための電源を供給するための電源用ホット側配線導体とグラウンド配線導体とを備え、コンデンサ本体の第１の主面が配線基板側に向けられかつ第２の主面が外方に向けられた姿勢で、積層コンデンサが実装され、この実装状態において、第１の外部端子電極が、電源用ホット側配線導体に電気的に接続される。このとき、第２の外部端子電極は、外方に向いており、グラウンド接続のために供され、この配線基板をたとえばマザーボード上に実装したとき、マザーボード上のグラウンド側導電ランドに電気的に接続され得る状態となっている。
【００４１】
上述した第１の外部端子電極と電源用ホット側配線導体とは、好ましくは、バンプを介して接続される。
【００４２】
また、好ましくは、ＭＰＵチップは、この配線基板の第１の基板面上に搭載され、配線基板には、第１の基板面とは逆の第２の基板面に沿って開口を位置させているキャビティが設けられる。積層コンデンサは、その第２の主面をキャビティの開口側に向けた状態でキャビティ内に収容され、第２の主面と第２の基板面とは、同一面上に位置し、第２の基板面上には、グラウンド配線導体に電気的に接続されるグラウンド側導電ランドが形成される。このような構成を採用することによって、積層コンデンサに設けられる第２の外部端子電極と配線基板に設けられるグラウンド側導電ランドとは、互いに同じ側であって同一面上に位置されることになる。
【００４３】
上述した構成において、第２の外部端子電極およびグラウンド側導電ランドには、半田バンプが形成されることが好ましい。
【００４４】
この発明は、さらに、上述したような積層コンデンサを備える、デカップリング回路にも向けられる。
【００４５】
さらに、この発明は、上述したような積層コンデンサを備える、高周波回路にも向けられる。
【００４６】
【発明の実施の形態】
図１ないし図３は、この発明の一実施形態による積層コンデンサ４１を示している。ここで、図１および図２は、積層コンデンサ４１の内部構造を示す平面図であり、図１と図２とは互いに異なる断面を示している。また、図３は、図１および図２に示した線ＩＩＩ−ＩＩＩに沿う断面図である。
【００４７】
積層コンデンサ４１は、積層される複数の誘電体層４２を含むコンデンサ本体４３を備えている。誘電体層４２は、たとえばセラミック誘電体から構成される。
【００４８】
コンデンサ本体４３の内部には、特定の誘電体層４２を介して互いに対向する少なくとも１対の第１および第２の内部電極４４および４５が設けられている。この実施形態では、複数対の第１および第２の内部電極４４および４５が設けられている。
【００４９】
コンデンサ本体４３の内部には、さらに、第２の内部電極４５に対して電気的に絶縁されかつ第１の内部電極４４に電気的に接続された状態で、特定の誘電体層４２を貫通する複数の第１の貫通導体４６が設けられている。また、第１の内部電極４４に対して電気的に絶縁されかつ第２の内部電極４５に電気的に接続された状態で、特定の誘電体層４２を貫通する複数の第２の貫通導体４７が設けられている。
【００５０】
また、コンデンサ本体４３の、内部電極４４および４５と平行に延びる第１の主面４８上には、複数の第１の貫通導体４６にそれぞれ電気的に接続された状態で、個々の第１の貫通導体４６にそれぞれ対応する複数の第１の外部端子電極４９が設けられる。ここで、第１の貫通導体４６は、コンデンサ本体４３の第１の主面４８には届くが、第１の主面４８に対向する第２の主面５０には届かないように延びていて、コンデンサ本体４３において非貫通状態である。
【００５１】
また、コンデンサ本体４３の、第１の主面４８に対向する第２の主面５０上には、複数の第２の貫通導体４７にそれぞれ電気的に接続された状態で、個々の第２の貫通導体４７にそれぞれ対応する複数の第２の外部端子電極５１が設けられる。ここで、第２の貫通導体４７は、コンデンサ本体４３の第２の主面５０には届くが、第１の主面４８には届かないように延びていて、コンデンサ本体４３において非貫通状態である。
【００５２】
この実施形態では、各々複数の第１および第２の内部電極４４および４５が設けられ、第１および第２の内部電極４４および４５の各間に形成される静電容量が、第１および第２の貫通導体４６および４７によって並列接続され、このように並列接続された静電容量が、第１および第２の外部端子電極４９および５１の間に取り出される。
【００５３】
上述した第１の貫通導体４６と第２の貫通導体４７とは、内部電極４４および４５を流れる電流によって誘起される磁界を互いに相殺するように配置されている。すなわち、この実施形態では、第１および第２の貫通導体４６および４７は、互いに隣り合うように配置され、内部電極４４および４５の各々を流れる電流に関して、その方向を多様化するとともに、電流長を短くし、それによって、低ＥＳＬ化を図っている。
【００５４】
また、この実施形態では、第１および第２の外部端子電極４９および５１は、それぞれ、導電パッド５２および５３ならびにそれらの上に形成される半田バンプ５４および５５を備えている。
【００５５】
導電パッド５２および５３は、たとえば、Ｃｒ／Ｎｉ／Ｃｕ蒸着膜から構成され、また、前述した内部電極４４および４５ならびに貫通導体４６および４７は、たとえば、Ｎｉを含む導電性ペーストの焼付けによって形成される。
【００５６】
図４は、図６に相当する図であって、上述したような実施形態による積層コンデンサ４１をデカップリングコンデンサとして用いているＭＰＵ６１を示している。
【００５７】
図４を参照して、ＭＰＵ６１は、配線基板６２を備え、この配線基板６２の上面側である第１の基板面６３上には、ＭＰＵチップ（ベアチップ）６４が表面実装されている。
【００５８】
また、配線基板６２の下面側である第２の基板面６５側にはキャビティ６６が設けられている。キャビティ６６は、その開口を第２の基板面６５に沿って位置させている。
【００５９】
前述した積層コンデンサ４１は、そのコンデンサ本体４３の第２の主面５０をキャビティ６６の開口側に向けた状態でキャビティ６６内に収容されている。このとき、コンデンサ本体４３の第２の主面５０と配線基板６２の第２の基板面６５とは、同一面上に位置している。
【００６０】
また、このような配線基板６２は、マザーボード６７上に表面実装されている。
【００６１】
配線基板６２の表面および内部には、概略的に図示されるように、ＭＰＵ６１において必要な配線導体が形成されていて、これら配線導体によって、図５に示すような接続が達成される。
【００６２】
代表的なものについて説明すると、配線導体６２の内部には、電源用ホット側電極６８およびグラウンド電極６９が形成されている。
【００６３】
電源用ホット側電極６８は、電源用ホット側ビアホール導体７０を介して、積層コンデンサ４１の第１の外部端子電極４９に電気的に接続され、電源用ホット側ビアホール導体７１を介して、ＭＰＵチップ６４の特定の端子７２に電気的に接続され、さらに、電源用ホット側ビアホール導体７３を介して、マザーボード６７に接続されるべきホット側導電ランド７４に電気的に接続されている。
【００６４】
上述したホット側の接続部分に関して、図４では詳細には図示しないが、電源用ホット側ビアホール導体７０と第１の外部端子電極４９との接続、および電源用ホット側ビアホール導体７１と端子７２との接続には、バンプを介しての接続が適用され、また、ホット側導電ランド７４には、半田バンプが形成される。
【００６５】
他方、グラウンド電極６９は、グラウンド用ビアホール導体７５を介して、ＭＰＵチップ６４の特定の端子７６に電気的に接続され、さらに、グラウンド用ビアホール導体７７を介して、マザーボード６７に接続されるべきグラウンド側導電ランド７８に電気的に接続されている。
【００６６】
上述したグラウンド側の接続部分に関して、図４では詳細には図示しないが、グラウンド用ビアホール導体７５と端子７６との接続には、バンプを介しての接続が適用され、また、グラウンド側導電ランド７８には、半田バンプが形成される。
【００６７】
この実施形態における特徴的構成として、積層コンデンサ４１の第２の外部端子電極５１は、配線基板６２内のグラウンド電極６９には接続されず、マザーボード６７に直接接続される。この第２の外部端子電極５１には、前述したように、半田バンプ５５（図３参照）が形成されていて、このような半田バンプ５５を介して、マザーボード６７に接続される。
【００６８】
このようにして、この実施形態によれば、積層コンデンサ４１におけるグラウンド側となる第２の外部端子電極５１は、直接、マザーボード６７に接続されるので、積層コンデンサ４１に関するグラウンドラインを比較的短くすることができ、そのため、インダクタンス成分やインピーダンス成分の低減を図ることができ、高周波化に十分対応することが可能になる。また、配線基板６２における配線も簡略化することができる。
【００６９】
なお、図４において、図５に示したメモリ４に相当するメモリの図示は省略されている。
【００７０】
【発明の効果】
以上のように、この発明に係る積層コンデンサによれば、互いに対向する第１および第２の内部電極のそれぞれを複数の第１および第２の貫通導体によって接続し、コンデンサ本体の外表面上には、複数の第１の貫通導体にそれぞれ電気的に接続された状態で、個々の第１の貫通導体にそれぞれ対応する複数の第１の外部端子電極を設け、かつ、複数の第２の貫通導体にそれぞれ電気的に接続された状態で、個々の第２の貫通導体にそれぞれ対応する複数の第２の外部端子電極が設けられた構成とし、それによって、積層コンデンサの低ＥＳＬ化を図るとともに、第１および第２の貫通導体がともにコンデンサ本体において非貫通状態であり、第１の外部端子電極がコンデンサ本体の第１の主面上のみに、また、第２の外部端子電極がコンデンサ本体の第２の主面上のみに、というように、第１および第２の外部端子電極が互いに異なる主面上に設けられているので、この積層コンデンサが配線基板上に実装されたとき、次のような効果が奏される。
【００７１】
すなわち、積層コンデンサが、第１の主面を配線基板側に向けて実装されたとき、第１の外部端子電極が配線基板側の電源用ホット側配線導体と電気的に接続されるが、第２の主面上の第２の外部端子電極については、これらを外方へ向けることができる。したがって、コンデンサ本体の第２の主面を、マザーボード側に向けた状態で、この積層コンデンサが実装された配線基板をマザーボード上に実装したとき、第２の外部端子電極をマザーボード上のグラウンド側導電ランドに直接接続した状態を得ることができる。そのため、積層コンデンサに関連するグラウンドラインを短くすることができ、それに応じて、インダクタンス成分およびインピーダンス成分の増大を防止でき、高周波化に十分に対応できるようになるとともに、前述したような積層コンデンサ自身の低ＥＳＬ化の効果が減殺されることを防止することができる。また、配線基板には、積層コンデンサに対するグラウンド接続のための配線導体が不要となるので、配線基板内における配線をより簡略化することができる。
【００７２】
このようなことから、この発明に係る積層コンデンサは、たとえば、高周波回路におけるバイパスコンデンサやデカップリングコンデンサとして有利に用いることができる。また、ＭＰＵに備えるＭＰＵチップ等と組み合わされて使用されるデカップリングコンデンサにあっては、クイックパワーサプライとしての機能が要求されるが、この発明に係る積層コンデンサは、それ自身、ＥＳＬが低く、また、インダクタンス成分をあまり生じさせない状態での配線基板への実装状態を可能とするので、このようなデカップリングコンデンサとしての用途に向けられても、高速動作に十分対応することができる。
【００７３】
上述したように、ＭＰＵに備えるＭＰＵチップのための電源回路に接続されるデカップリングコンデンサとして、この発明に係る積層コンデンサが使用される場合、ＭＰＵチップが搭載された配線基板側に第１の主面が向けられかつ第２の主面が外方に向けられた姿勢で、積層コンデンサが実装されるが、このとき、ＭＰＵチップが、配線基板の第１の基板面上に搭載され、この配線基板には、第１の基板面とは逆の第２の基板面に沿って開口を位置させているキャビティが設けられ、積層コンデンサは、第２の主面をキャビティの開口側に向けた状態でキャビティ内に収容され、第２の主面と第２の基板面とが、同一面上に位置し、第２の基板面上に、配線基板内のグラウンド配線導体に電気的に接続されるグラウンド側導電ランドを形成するようにすれば、マザーボードに対するグラウンド接続を達成するための第２の外部端子電極およびグラウンド側導電ランドとマザーボード側のグラウンド側導電ランドとの接続を一挙にかつ能率的に行なうことができる。
【００７４】
また、この発明に係る積層コンデンサにおいて、第１および第２の外部端子電極に半田バンプを形成したり、この発明に係る配線基板において、グラウンド側導電ランドに半田バンプを形成したりすると、高密度実装を可能とするとともに、接続における寄生インダクタンスの発生を抑えることもできる。
【図面の簡単な説明】
【図１】この発明の一実施形態による積層コンデンサ４１の内部構造を、第１の内部電極４４が通る断面をもって示す平面図である。
【図２】図１に示した積層コンデンサ４１の内部構造を、第２の内部電極４５が通る断面をもって示す平面図である。
【図３】図１および図２に示した線ＩＩＩ−ＩＩＩに沿う、積層コンデンサ４１の断面図である。
【図４】図１ないし図３に示した積層コンデンサ４１をデカップリングコンデンサとして用いている、ＭＰＵ６１の構造例を図解的に示す断面図である。
【図５】この発明にとって興味あるＭＰＵ１および電源部２に関する接続構成を図解的に示すブロック図である。
【図６】図４に相当する図であって、従来の積層コンデンサ１１をデカップリングコンデンサとして用いている、ＭＰＵ１２の構造例を図解的に示す断面図である。
【符号の説明】
１，６１  ＭＰＵ
２  電源部
３，６４  ＭＰＵチップ
５  デカップリングコンデンサ
４１  積層コンデンサ
４２  誘電体層
４３  コンデンサ本体
４４  第１の内部電極
４５  第２の内部電極
４６  第１の貫通導体
４７  第２の貫通導体
４８  第１の主面
４９  第１の外部端子電極
５０  第２の主面
５１  第２の外部端子電極
５４，５５  半田バンプ
６２  配線基板
６３  第１の基板面
６５  第２の基板面
６６  キャビティ
６７  マザーボード
６８  電源用ホット側電極
６９  グラウンド電極
７０，７１，７３  電源用ホット側ビアホール導体
７５，７７  グラウンド用ビアホール導体
７８  グラウンド側導電ランド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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