(57)【特許請求の範囲】
【請求項１】
位相比較器と、ループフィルタと、電圧制御発振器とが縦列接続されている信号経路を有し、
上記位相比較器は、入力信号ＶＩＮと上記電圧制御発振器の出力信号との位相を比較し、この比較結果を出力する比較器であり、上記ループフィルタは、上記位相比較器の出力信号を入力して直流電圧を出力するフィルタであり、上記電圧制御発振器は、上記ループフィルタの直流出力電圧に応じて、出力発振周波数を制御する発振器である位相同期回路において、
上記位相比較器出力の平均電圧が、所定の基準電圧に一致させる信号を、上記信号経路の電圧に加算する電圧追尾手段を有し、上記電圧追尾手段によって、上記位相同期回路のロックレンジを拡大し、
上記電圧追尾手段は、
上記位相比較器の出力電圧範囲内の電圧を発生する基準電圧発生手段と；
上記位相比較器の出力電圧と上記基準電圧発生手段の出力電圧との差に比例する電圧を出力する差動増幅器と；
上記差動増幅器の出力を直流電圧に変換するフィルタと；
上記位相比較器の出力電圧に、上記フィルタの出力を加算し、上記ループフィルタに送出する加算手段と；
を有する手段であることを特徴とする位相同期回路。
【請求項２】
位相比較器と、ループフィルタと、電圧制御発振器と、ロック検出器と、引込手段とが接続されている信号経路を有し、
上記位相比較器は、入力信号ＶＩＮと上記電圧制御発振器の出力信号との位相を比較し、この比較結果を出力する比較器であり、上記ループフィルタは、上記位相比較器の出力信号を入力して直流電圧を出力するフィルタであり、上記電圧制御発振器は、上記ループフィルタの直流出力電圧に応じて、出力発振周波数を制御する発振器であり、上記ロック検出器は、上記電圧制御発振器の出力信号が上記入力信号ＶＩＮにロックしているか、アンロックしているかを判別し、この判別結果を出力する検出器であり、上記引込手段は、上記ロック検出器がアンロックであると判別した場合に、掃引信号を発生し、上記信号経路の電圧に加算する信号発生器である位相同期回路において、
上記位相比較器出力の平均電圧が、所定の基準電圧に一致させる信号を、上記信号経路の電圧に加算する電圧追尾手段を有し、上記電圧追尾手段によって、上記位相同期回路のロックレンジを拡大し、
上記電圧追尾手段は、
上記位相比較器の出力電圧範囲内の電圧を発生する基準電圧発生手段と；
上記位相比較器の出力電圧と上記基準電圧発生手段の出力電圧との差に比例する電圧を出力する差動増幅器と；
上記差動増幅器の出力を直流電圧に変換するフィルタと；
上記位相比較器の出力電圧に、上記フィルタの出力を加算し、上記ループフィルタに送出する加算手段と；
を有する手段であることを特徴とする位相同期回路。
【請求項３】
位相比較器と、ループフィルタと、電圧制御発振器とが縦列接続されている信号経路を有し、
上記位相比較器は、入力信号ＶＩＮと上記電圧制御発振器の出力信号との位相を比較し、この比較結果を出力する比較器であり、上記ループフィルタは、上記位相比較器の出力信号を入力して直流電圧を出力するフィルタであり、上記電圧制御発振器は、上記ループフィルタの直流出力電圧に応じて、出力発振周波数を制御する発振器である位相同期回路において、
上記位相比較器出力の平均電圧が、所定の基準電圧に一致させる信号を、上記信号経路の電圧に加算する電圧追尾手段を有し、上記電圧追尾手段によって、上記位相同期回路のロックレンジを拡大し、
上記電圧追尾手段は、
上記位相比較器の出力電圧範囲内の電圧を発生する基準電圧発生手段と；
上記位相比較器の出力電圧と上記基準電圧発生手段の出力電圧との差に比例する電圧を積分した電圧を出力する差動積分器と；
上記位相比較器の出力電圧に、上記差動積分器の出力を加算し、上記ループフィルタに送出する加算手段と；
を有する手段であることを特徴とする位相同期回路。
【請求項４】
位相比較器と、ループフィルタと、電圧制御発振器と、ロック検出器と、引込手段とが接続されている信号経路を有し、
上記位相比較器は、入力信号ＶＩＮと上記電圧制御発振器の出力信号との位相を比較し、この比較結果を出力する比較器であり、上記ループフィルタは、上記位相比較器の出力信号を入力して直流電圧を出力するフィルタであり、上記電圧制御発振器は、上記ループフィルタの直流出力電圧に応じて、出力発振周波数を制御する発振器であり、上記ロック検出器は、上記電圧制御発振器の出力信号が上記入力信号ＶＩＮにロックしているか、アンロックしているかを判別し、この判別結果を出力する検出器であり、上記引込手段は、上記ロック検出器がアンロックであると判別した場合に、掃引信号を発生し、上記信号経路の電圧に加算する信号発生器である位相同期回路において、
上記位相比較器出力の平均電圧が、所定の基準電圧に一致させる信号を、上記信号経路の電圧に加算する電圧追尾手段を有し、上記電圧追尾手段によって、上記位相同期回路のロックレンジを拡大し、
上記電圧追尾手段は、
上記位相比較器の出力電圧範囲内の電圧を発生する基準電圧発生手段と；
上記位相比較器の出力電圧と上記基準電圧発生手段の出力電圧との差に比例する電圧を積分した電圧を出力する差動積分器と；
上記位相比較器の出力電圧に、上記差動積分器の出力を加算し、上記ループフィルタに送出する加算手段と；
を有する手段であることを特徴とする位相同期回路。
【請求項５】
請求項１または請求項３において、
上記位相比較器の出力電圧がフィルタによって変換された直流電圧を、上記電圧追尾手段に入力することを特徴とする位相同期回路。
【請求項６】
請求項２または請求項４において、
上記位相比較器の出力電圧がフィルタによって変換された直流電圧を、上記電圧追尾手段に入力することを特徴とする位相同期回路。
【請求項７】
請求項１、３、５のいずれか１項において、
上記基準電圧発生手段は、
上記入力信号ＶＩＮを所定の時間遅延させる遅延手段と；
上記入力信号ＶＩＮと上記遅延手段の出力とを入力する第２の位相比較器と；
を有する手段であることを特徴とする位相同期回路。
【請求項８】
請求項２、４、６のいずれか１項において、
上記基準電圧発生手段は、
上記入力信号ＶＩＮを所定の時間遅延させる遅延手段と；
上記入力信号ＶＩＮと上記遅延手段の出力とを入力する第２の位相比較器と；
を有する手段であることを特徴とする位相同期回路。
【請求項９】
請求項１、３、５のいずれか１項において、
上記基準電圧発生手段は、
上記電圧制御発振器の出力信号を所定の時間遅延させる遅延手段と；
上記電圧制御発振器の出力信号と上記遅延手段の出力信号とを入力する第２の位相比較器と；
を有する手段であることを特徴とする位相同期回路。
【請求項１０】
請求項２、４、６のいずれか１項において、
上記基準電圧発生手段は、
上記電圧制御発振器の出力信号を所定の時間遅延させる遅延手段と；
上記電圧制御発振器の出力信号と上記遅延手段の出力信号とを入力する第２の位相比較器と；
を有する手段であることを特徴とする位相同期回路。
【請求項１１】
位相比較器と、ループフィルタと、電圧制御発振器とが縦列接続されている信号経路を有し、
上記位相比較器は、入力信号ＶＩＮと上記電圧制御発振器の出力信号との位相を比較し、この比較結果を出力する比較器であり、上記ループフィルタは、上記位相比較器の出力信号を入力して直流電圧を出力するフィルタであり、上記電圧制御発振器は、上記ループフィルタの直流出力電圧に応じて、出力発振周波数を制御する発振器である位相同期回路において、
上記位相比較器出力の平均電圧が、所定の基準電圧に一致させる信号を、上記信号経路の電圧に加算する電圧追尾手段を有し、上記電圧追尾手段によって、上記位相同期回路のロックレンジを拡大し、
上記電圧追尾手段は、
上記位相比較器の出力電圧範囲内の電圧を発生する基準電圧発生手段と；
上記位相比較器の出力電圧と上記基準電圧発生手段の出力電圧との電位差が所定の値を超過することを検出する電圧差検出手段と；
上記位相比較器の出力電圧と上記基準電圧発生手段の出力電圧の電圧の高低を検出する電圧比較手段と；
電圧差検出手段が上記所定の電圧差を超過したと検出した場合に発振動作を行うパルス発生手段と；
上記パルス発生手段の出力を計数し、その計数方向は上記電圧比較手段の出力によって制御される計数手段と；
上記計数手段の計数結果を電圧に変換するＤ／Ａ変換手段と；
を有する手段であることを特徴とする位相同期回路。
【請求項１２】
位相比較器と、ループフィルタと、電圧制御発振器と、ロック検出器と、引込手段とが接続されている信号経路を有し、
上記位相比較器は、入力信号ＶＩＮと上記電圧制御発振器の出力信号との位相を比較し、この比較結果を出力する比較器であり、上記ループフィルタは、上記位相比較器の出力信号を入力して直流電圧を出力するフィルタであり、上記電圧制御発振器は、上記ループフィルタの直流出力電圧に応じて、出力発振周波数を制御する発振器であり、上記ロック検出器は、上記電圧制御発振器の出力信号が上記入力信号ＶＩＮにロックしているか、アンロックしているかを判別し、この判別結果を出力する検出器であり、上記引込手段は、上記ロック検出器がアンロックであると判別した場合に、掃引信号を発生し、上記信号経路の電圧に加算する信号発生器である位相同期回路において、
上記位相比較器出力の平均電圧が、所定の基準電圧に一致させる信号を、上記信号経路の電圧に加算する電圧追尾手段を有し、上記電圧追尾手段によって、上記位相同期回路のロックレンジを拡大し、
上記電圧追尾手段は、
上記位相比較器の出力電圧範囲内の電圧を発生する基準電圧発生手段と；
上記位相比較器の出力電圧と上記基準電圧発生手段の出力電圧との電位差が所定の値を超過することを検出する電圧差検出手段と；
上記位相比較器の出力電圧と上記基準電圧発生手段の出力電圧の電圧の高低を検出する電圧比較手段と；
電圧差検出手段が上記所定の電圧差を超過したと検出した場合に発振動作を行うパルス発生手段と；
上記パルス発生手段の出力を計数し、その計数方向は上記電圧比較手段の出力によって制御される計数手段と；
上記計数手段の計数結果を電圧に変換するＤ／Ａ変換手段と；
を有する手段であることを特徴とする位相同期回路。
【請求項１３】
位相比較器と、ループフィルタと、電圧制御発振器と、ロック検出器と、引込手段とが接続されている信号経路を有し、
上記位相比較器は、入力信号ＶＩＮと上記電圧制御発振器の出力信号との位相を比較し、この比較結果を出力する比較器であり、上記ループフィルタは、上記位相比較器の出力信号を入力して直流電圧を出力するフィルタであり、上記電圧制御発振器は、上記ループフィルタの直流出力電圧に応じて、出力発振周波数を制御する発振器であり、上記ロック検出器は、上記電圧制御発振器の出力信号が上記入力信号ＶＩＮにロックしているか、アンロックしているかを判別し、この判別結果を出力する検出器であり、上記引込手段は、上記ロック検出器がアンロックであると判別した場合に、掃引信号を発生し、上記信号経路の電圧に加算する信号発生器である位相同期回路において、
上記位相比較器出力の平均電圧が、所定の基準電圧に一致させる信号を、上記信号経路の電圧に加算する電圧追尾手段を有し、上記電圧追尾手段によって、上記位相同期回路のロックレンジを拡大し、
上記引込手段は、
シュミット・トリガ手段と；
上記シュミット・トリガ手段の出力電圧を積分し、積分結果を上記シュミット・トリガ手段の入力にフィードバックする積分手段と；
上記ロック検出手段がアンロックと判別した場合に、上記積分器出力電圧を出力し、一方、上記ロック検出手段がロックと判別した場合に、一定電圧を出力する電圧保持手段と；
を有する手段であることを特徴とする位相同期回路。
【請求項１４】
請求項２、４、６、８、１０、１２のいれか１項において、
上記引込手段は、
シュミット・トリガ手段と；
上記シュミット・トリガ手段の出力電圧を積分し、積分結果を上記シュミット・トリガ手段の入力にフィードバックする積分手段と；
上記ロック検出手段がアンロックと判別した場合に、上記積分器出力電圧を出力し、一方、上記ロック検出手段がロックと判別した場合に、一定電圧を出力する電圧保持手段と；
を有する手段であることを特徴とする位相同期回路。
【請求項１５】
位相比較器と、ループフィルタと、電圧制御発振器と、ロック検出器と、引込手段とが接続されている信号経路を有し、
上記位相比較器は、入力信号ＶＩＮと上記電圧制御発振器の出力信号との位相を比較し、この比較結果を出力する比較器であり、上記ループフィルタは、上記位相比較器の出力信号を入力して直流電圧を出力するフィルタであり、上記電圧制御発振器は、上記ループフィルタの直流出力電圧に応じて、出力発振周波数を制御する発振器であり、上記ロック検出器は、上記電圧制御発振器の出力信号が上記入力信号ＶＩＮにロックしているか、アンロックしているかを判別し、この判別結果を出力する検出器であり、上記引込手段は、上記ロック検出器がアンロックであると判別した場合に、掃引信号を発生し、上記信号経路の電圧に加算する信号発生器である位相同期回路において、
上記位相比較器出力の平均電圧が、所定の基準電圧に一致させる信号を、上記信号経路の電圧に加算する電圧追尾手段を有し、上記電圧追尾手段によって、上記位相同期回路のロックレンジを拡大し、
上記引込手段は、
上記電圧追尾手段の出力電圧を入力するシュミット・トリガ手段と；
上記ロック検出手段がアンロックを検出した場合に、上記シュミット・トリガ手段の出力を上記電圧追尾手段の入力に送出し、一方、上記ロック検出手段がロックを検出した場合に、上記位相比較器の出力を上記電圧追尾手段の入力に送出する回路切替手段と；
を有する手段であることを特徴とする位相同期回路。
【請求項１６】
請求項２、４、６、８、１０、１２のいずれか１項において、
上記引込手段は、
上記電圧追尾手段の出力電圧を入力するシュミット・トリガ手段と；
上記ロック検出手段がアンロックを検出した場合に、上記シュミット・トリガ手段の出力を上記電圧追尾手段の入力に送出し、一方、上記ロック検出手段がロックを検出した場合に、上記位相比較器の出力を上記電圧追尾手段の入力に送出する回路切替手段と；
を有する手段であることを特徴とする位相同期回路。
【請求項１７】
位相比較器と、ループフィルタと、電圧制御発振器と、ロック検出器と、引込手段とが接続されている信号経路を有し、
上記位相比較器は、入力信号ＶＩＮと上記電圧制御発振器の出力信号との位相を比較し、この比較結果を出力する比較器であり、上記ループフィルタは、上記位相比較器の出力信号を入力して直流電圧を出力するフィルタであり、上記電圧制御発振器は、上記ループフィルタの直流出力電圧に応じて、出力発振周波数を制御する発振器であり、上記ロック検出器は、上記電圧制御発振器の出力信号が上記入力信号ＶＩＮにロックしているか、アンロックしているかを判別し、この判別結果を出力する検出器であり、上記引込手段は、上記ロック検出器がアンロックであると判別した場合に、掃引信号を発生し、上記信号経路の電圧に加算する信号発生器である位相同期回路において、
上記位相比較器出力の平均電圧が、所定の基準電圧に一致させる信号を、上記信号経路の電圧に加算する電圧追尾手段を有し、上記電圧追尾手段によって、上記位相同期回路のロックレンジを拡大し、
上記引込手段に含まれるパルス発生手段と、計数回路と、Ｄ／Ａ変換手段と、上記電圧追尾手段に含まれるパルス発生手段と、計数回路と、Ｄ／Ａ変換手段とのうちの少なくとも１つを、上記引込手段と上記電圧追尾手段との間で共用することを特徴とする位相同期回路。
【請求項１８】
請求項２、４、６、８、１０、１２のいずれか１項において、
上記引込手段に含まれるパルス発生手段と、計数回路と、Ｄ／Ａ変換手段と、上記電圧追尾手段に含まれるパルス発生手段と、計数回路と、Ｄ／Ａ変換手段とのうちの少なくとも１つを、上記引込手段と上記電圧追尾手段との間で共用することを特徴とする位相同期回路。
【請求項１９】
請求項１、３、５のいずれか１項において、
上記基準電圧発生手段は、
上記入力信号ＶＩＮを任意時間遅延させる可変遅延手段と；
上記可変遅延手段の遅延量を周期的に制御するために所定の周波数の信号を発振する発振手段と；
上記入力信号ＶＩＮの位相と上記可変遅延手段の出力信号の位相とを比較する第２の位相比較器と；
を有する手段であることを特徴とする位相同期回路。
【請求項２０】
請求項２、４、６のいずれか１項において、
上記基準電圧発生手段は、
上記入力信号ＶＩＮを任意時間遅延させる可変遅延手段と；
上記可変遅延手段の遅延量を周期的に制御するために所定の周波数の信号を発振する発振手段と；
上記入力信号ＶＩＮの位相と上記可変遅延手段の出力信号の位相とを比較する第２の位相比較器と；
を有する手段であることを特徴とする位相同期回路。
【請求項２１】
請求項１、３、５のいずれか１項において、
上記基準電圧発生手段は、
所定の周波数の信号を発振する発振手段と；
上記入力信号ＶＩＮの位相と上記発振手段の出力信号の位相とを比較する第２の位相比較器と；
を有する手段であることを特徴とする位相同期回路。
【請求項２２】
請求項２、４、６のいずれか１項において、
上記基準電圧発生手段は、
所定の周波数の信号を発振する発振手段と；
上記入力信号ＶＩＮの位相と上記発振手段の出力信号の位相とを比較する第２の位相比較器と；
を有する手段であることを特徴とする位相同期回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、光通信装置、無線通信装置に用いられる位相同期回路に係り、特にロックレンジが狭くロックはずれが問題となりやすいクロックデータ再生（ＣＤＲ）回路、位相周波数比較器が使用できない超高周波帯（概ね５ＧＨｚ以上）の位相同期回路において各部品の経年変化、温度変化、電源電圧変動等が発生してもロックが確実に継続される位相同期回路に関する。
【０００２】
【従来の技術】
図１４は、従来の位相同期回路ＰＳ１１１の構成を示す図である。
【０００３】
従来の位相同期回路ＰＳ１１１は、位相比較器１ｉと、ループフィルタ２ｉと、電圧制御発振器３ｉと、信号入力端子７ｉと、信号出力端子９ｉとを有する。位相比較器１ｉは、ＥＸＯＲ回路で構成されている。
【０００４】
図１５は、従来の位相同期回路ＰＳ１１１の動作を示すタイムチャートである。
【０００５】
図１５（１）は、入力信号７ｉ（ＶIN）の波形であり、図１５（２）は、電圧制御発振器３ｉ出力の波形であり、図１５（３）は、位相比較器１ｉ出力の波形であり、図１５（４）は、ループフィルタ２ｉ出力の波形である。
【０００６】
また、図１５（１）に示す入力信号７ｉ（ＶIN）のパルスと、図１５（２）に示す電圧制御発振器３ｉ出力のパルスは、デューティ比が５０％である場合である。
【０００７】
さらに、図１５（１）に示す入力信号７ｉ（ＶIN）のパルスの前縁のタイミングと、図１５（２）に示す電圧制御発振器３ｉの出力パルスの前縁のタイミングとによって、図１５（３）に示すように、位相比較器１ｉのデューティ比が決定される。
【０００８】
また、図１５（３）に示す位相比較器１ｉのデューティ比に応じて、図１５（４）に示すループフィルタ２ｉの出力レベルが決定され、ループフィルタ２ｉの出力レベルに応じて、電圧制御発振器３ｉの発振周波数が決定される。
【０００９】
すなわち、図１４に示す従来の位相同期回路ＰＳ１１１では、図１５（１）に示す入力信号７ｉ（ＶIN）のパルスと、図１５（２）に示す電圧制御発振器３ｉの出力パルスとの位相差が、電圧制御発振器３ｉの発振周波数を決定している。
【００１０】
位相同期回路ＰＳ１１１がロック状態である場合、図5（1）に示す入力信号７ｉ（ＶIN）の周波数（またはビットレート）と、電圧制御発振器３ｉの出力周波数とが一致するように、上記位相差が決定される。
【００１１】
図１５（１）には、この位相差が１２５°である場合が記載され、また、図１５（２）には、上記位相差が９０°である場合が記載されている。
【００１２】
電圧制御発振器３ｉの制御係数（制御電圧と出力周波数との比）が正である場合、図１５（ＩＩ）に示す場合を基準にすると、同図（Ｉ）に示す場合は、入力信号７ｉ（ＶIN）の周波数（またはビットレート）が高い場合に属する。
【００１３】
図１６は、入力信号７ｉ（ＶIN）の周波数（またはビットレート）を変化させた場合におけるループフィルタ２ｉの出力電圧の変化を示す図である。
【００１４】
ロックレンジの中程の領域（ロックレンジの下端とロックレンジの上端との間）では、位相同期回路ＰＳ１１１は、ロック状態にある。
【００１５】
入力信号７ｉ（ＶIN）の周波数（またはビットレート）が変化すると、上記位相差が変化し、位相比較器１ｉの出力信号のデューティ比が変化し、ループフィルタ２ｉの出力電圧が変化する。
【００１６】
しかし、デューティ比には下限（０％）と上限（１００％）とが存在する。すなわち、位相比較器１ｉ出力のデューティ比の限界が、ロックレンジの上端、下端である。
【００１７】
【発明が解決しようとする課題】
位相同期回路を通信システムに適用しようとする場合、周波数シンセサイザでは位相雑音特性等の仕様、ＣＤＲではジッタ耐力特性等の仕様を満足させるように位相同期回路のパラメータ（ループフィルタの帯域、利得等）を決定する必要があり、その結果ロックレンジを十分に広く得ることができないという問題がある。
【００１８】
ロックレンジが十分に広くないと、電圧制御発振器（ＶＣＯ）の経年変化、温度変化、電源電圧変動等環境変化による発振周波数のドリフトが発生した場合に、ロックを維持することができないという問題が発生することに加え、出荷時に電圧制御発振器の発振周波数を正確に調整しておく必要が生じるという問題が生じる。
【００１９】
また、位相同期回路に引込回路（参考文献；特願平８−１３０４６８号等）を付加した場合には、ロックレンジが極端に減少する場合が発生するという問題がある。
【００２０】
引込回路は、位相同期回路のプルインレンジを拡大する目的で位相同期回路に付加され、位相同期回路がアンロック状態のときに掃引信号を電圧制御発振器に入力し、その発振周波数を大きく変化させ、発振周波数が入力信号の周波数に近づいた時点で引き込ませる。引き込んだ後は、ロック状態の検出によってその時点での掃引信号の電圧を保持させる制御を行い、ロック状態を保つ。
【００２１】
しかし、引込回路にはロックレンジ拡大の効果はなく、ロックレンジの端で引き込んだ場合に、実質的なロックレンジ（引き込んだ周波数からロックレンジ端までの最短距離）が極端に減少し、ロック状態を安定に保つことができないという問題がある。
【００２２】
本発明は、ジッタ耐力等を満足するために位相同期回路のパラメータを調整しロックレンジが減少した場合でも、また、引込回路を付加することによってロックレンジが実質的に減少した場合でも、ロックレンジが大幅に広い位相同期回路を提供することを目的とするものである。
【００２３】
図１７は、従来の引込回路を付加した従来の位相同期回路ＰＳ１１２を示すブロック図である。
【００２４】
従来の位相同期回路ＰＳ１１２は、位相比較器１ｎと、ループフィルタ２ｎと、電圧制御発振器３ｎと、信号入力端子７ｎと、信号出力端子９ｎと、ロック検出器２１ｎと、付加的なループである引込回路ＦＳ１と、加算器６ｎとを有する。位相比較器１ｎと、ループフィルタ２ｎと、電圧制御発振器３ｎとは、位相同期回路の本体を構成し、引込回路ＦＳ１は、特願平８−１３０４６８号公報に開示され、パルス発生器２３ｎと、計数回路２４ｎと、Ｄ／Ａ変換器２５ｎとによって構成されている。
【００２５】
引込回路ＦＳ１は、位相同期回路のプルインレンジを拡大する目的で位相同期回路に付加され、位相同期回路がアンロック状態のときに、掃引信号を電圧制御発振器３ｎに入力し、その発振周波数を大きく変化させ、発振周波数が入力信号の周波数に近づいた時点で引き込ませる。引き込んだ後は、ロック状態の検出によって、その時点での掃引信号の電圧を保持させる制御を行い、ロック状態を保つ。
【００２６】
図１８は、引込回路を付加した従来の位相同期回路ＰＳ１１２における要部の波形を示す図である。
【００２７】
図１８（１）は、ループフィルタ２ｎの出力信号の波形を示し、図１８（２）は、ロック検出器２１ｎの出力信号の波形を示し、図１８（３）は、パルス発生器２３ｎの出力信号の波形を示し、図１８（４）は、Ｄ／Ａ変換器２５ｎの出力信号の波形を示している。
【００２８】
タイムチャートの初期（点線よりも左側）の段階では、位相同期回路ＰＳ１１２がアンロック状態である場合を示し、ロック検出器２１ｎがアンロックを判別し、パルス発生器２３ｎがパルスを発生している。これに伴い、計数回路２４ｎはその値を変化させ、Ｄ／Ａ変換器２５ｎは、その出力電圧を階段状に変化させる。Ｄ／Ａ変換器２５ｎの出力電圧は、電圧制御発振器３ｎの発振周波数を変化させ、これが入力信号の周波数に近づいた時点で、位相同期回路の引き込み動作が実現する。位相同期回路を引き込んだ後は、ロック検出器２１ｎがロックを判別し、パルス発生器２３ｎが停止し、計数回路２４ｎがその値を一定に保ち、Ｄ／Ａ変換器２５ｎがその出力電圧を一定に保ち、ロック状態を保つ。この結果、電圧制御発振器３ｎの発振周波数を変化できる範囲で、プルインレンジを拡大することができる。
【００２９】
一方、ロック状態が維持されるＤ／Ａ変換器２５ｎの出力電圧の電圧範囲（図１８（４））が存在するが、引込回路の働きによる引き込み動作では、Ｄ／Ａ変換器２５ｎの出力信号が必ずしも、この電圧範囲の中央付近になるとは限らない。図１８（４）に示す例のように、ロック範囲の下限（または上限）近くで、ロック状態が維持される場合、実質的なロックレンジ（引き込んだ周波数からロックレンジ端までの最短距離）が極端に減少し、その後の環境変化（電源電圧変動、温度変化、ジッタ入力）等があると、ロック状態を安定に保つことができないという問題が生ずる。
【００３０】
なお、ロック外れが起こっても、引込回路の働きで、再度引き込み動作が行われるが、ロック外れから再引き込み完了までの期間に、スプリアス放射を起こし（本位相同期回路を周波数シンセサイザに適用した場合）たり、データが失われ（本位相同期回路をＣＤＲに適用した場合）たりする等の問題が発生する。
【００３１】
本発明は、上記のように引込回路を付加した位相同期回路についても、ロックレンジを拡大することができ、ロック状態を安定に保つことができる位相同期回路を提供することを目的とするものである。
【００３２】
【課題を解決するための手段】
本発明は、位相比較器と、ループフィルタと、電圧制御発振器とが縦列接続されている信号経路を有し、上記位相比較器は、入力信号ＶＩＮと上記電圧制御発振器の出力信号との位相を比較し、この比較結果を出力する比較器であり、上記ループフィルタは、上記位相比較器の出力信号を入力して直流電圧を出力するフィルタであり、上記電圧制御発振器は、上記ループフィルタの直流出力電圧に応じて、出力発振周波数を制御する発振器である位相同期回路において、上記位相比較器出力の平均電圧が、所定の基準電圧に一致させる信号を、上記信号経路の電圧に加算する電圧追尾手段を有し、上記電圧追尾手段によって、上記位相同期回路のロックレンジを拡大し、上記電圧追尾手段は、上記位相比較器の出力電圧範囲内の電圧を発生する基準電圧発生手段と、上記位相比較器の出力電圧と上記基準電圧発生手段の出力電圧との差に比例する電圧を出力する差動増幅器と、上記差動増幅器の出力を直流電圧に変換するフィルタと、上記位相比較器の出力電圧に、上記フィルタの出力を加算し、上記ループフィルタに送出する加算手段とを有する手段であることを特徴とする位相同期回路である。
【００３３】
【発明の実施の形態および実施例】
図１は、本発明の第１の実施例である位相同期回路ＰＳ１を示すブロック図である。
【００３４】
位相同期回路ＰＳ１は、位相比較器１ａと、ループフィルタ２ａと、電圧制御発振器３ａと、信号入力端子７ａと、信号出力端子９ａと、付加的なループである電圧追尾回路ＶＴ１とを有する。位相比較器１ａと、ループフィルタ２ａと、電圧制御発振器３ａとは、位相同期回路の本体を構成し、電圧追尾回路ＶＴ１は、基準電圧発生器８ａと、差動増幅器４ａと、フィルタ５ａと、加算器６ａとによって構成されている。なお、今後、特に断らない限り、位相比較器１ａが、ＥＸＯＲであるとして説明する。
【００３５】
差動増幅器４ａは、位相比較器１ａの出力電圧と、基準電圧発生器８ａの出力電圧ＶRとの差に比例する電圧を出力するものである。フィルタ５ａは、差動増幅器４ａの出力電圧を積分することによって直流電圧に変換し、この積分結果は、加算器６ａを介して、位相比較器１ａの出力電圧に加算される。
【００３６】
電圧追尾回路ＶＴ１は、位相比較器１ａの出力電圧の平均値を、基準電圧発生器８ａの出力電圧ＶRに一致させるように制御する。すなわち、位相比較器１ａの出力電圧の平均値が、基準電圧ＶRを上回るか下回るかに応じて、差動増幅器４ａの出力信号の極性が反転し、これによって、フィルタ５ａの出力電圧の変化方向が反転する（増加・減少）。つまり、位相比較器１ａの出力電圧の平均値が、基準電圧ＶRを上回れば、差動増幅器４ａの出力信号が負になり、位相比較器１ａの出力電圧の平均値が、基準電圧ＶRを下回れば、差動増幅器４ａの出力信号が正になり、この差動増幅器４ａの出力電圧がフィルタ５ａで積分されることによって、直流電圧に変換され、フィルタ５ａの出力電圧が、電圧制御発振器３ａに入力されるので、位相比較器１ａ出力の平均電圧は、基準電圧ＶRに引き寄せられ、安定する。
【００３７】
なお、位相比較器１ａの出力信号の平均電圧が基準電圧ＶRに固定されたということは、位相比較器１ａに入力される入力信号７ａ（ＶIN）と、電圧制御発振器３ａの出力信号との位相差が固定されることを意味する。
【００３８】
図２は、第１の実施例である位相同期回路ＰＳ１がロック状態（位相同期回路ＰＳ１の出力信号の周波数が安定している状態）にある場合に、入力信号７ａ（ＶIN）の周波数（またはビットレート）に対する位相比較器１ａの出力信号の平均電圧の依存性を示す図である。
【００３９】
基準電圧発生器８ａが発生する基準電圧ＶRは、図２では、ロックレンジの中程に相当する一定電圧であるとしてある。
【００４０】
なお、位相比較器１ａの出力電圧がとりうる範囲内に、基準電圧ＶRの平均電圧が存在していればよい。また、基準電圧ＶRを、必ずしも一定電圧にする必要はない。
【００４１】
図２中、（ｉ）、（ｉｉ）で示してある２つの直線は、電圧追尾回路ＶＴ１の出力電圧（フィルタ５ａ出力電圧）が異なる値である場合の特性を示す図である。
【００４２】
図３は、図２に示す特性（ｉ）、（ｉｉ）の信号が入力された場合に、位相同期回路ＰＳ１の要部における信号波形を示す図である。
【００４３】
ここで、位相同期回路がアンロック状態からロック状態に移行した直後は、図２（ｉ）に示す状態であったとする。現時点での入力信号７ａ（ＶIN）の周波数における位相比較器１ａの出力信号の平均電圧ＶR1は、基準電圧ＶRを上回っているので、差動増幅器４ａの出力信号の時間平均はゼロからずれ、フィルタ５ａの出力にはこれを積分した電圧が発生する。
【００４４】
つまり、入力信号ＶIN７ｉの周波数と位相比較器１ａが出力する平均電圧とが、図２の点線（ｉ）で示される関係である場合、入力信号の周波数は、「現時点での入力信号ＶIN７ｉの周波数」（縦の点線）であるので、２種類の点線が交わった点に対応する平均電圧ＶR1が、位相比較器１ａ出力の平均電圧になる。図２に示す例では、上記平均電圧ＶR1が基準電圧ＶRよりも上にある。
【００４５】
そして、上記平均電圧ＶR1と基準電圧ＶRとは、それぞれ別々に決定されるので、ロック状態に移行した直後は、値が互いに異なる。差動増幅器４ａが両者の電圧差を増幅するので、差動増幅器４ａはゼロでない値を出力する。
【００４６】
なお、基準電圧ＶRを任意に決定することができ、また、上記例では、位相比較器１ａ出力の平均電圧が基準電圧ＶRを上回っている場合であるが、この平均電圧は、位相比較器１ａに入力される２信号の位相差で決定されるので、位相比較器１ａが出力する平均電圧が基準電圧ＶRを実際に上回るか下回るかは、電圧制御発振器３ａのフリーラン周波数等、様々な要因に応じて決まる。
【００４７】
一方、フィルタ５ａの出力電圧は、加算器６ａを通して、電圧制御発振器３ａにオフセット電圧として印加され、このオフセット電圧がフィードバック制御として働くので、図２に示す特性（ｉｉ）に近づいてゆく。特性（ｉｉ）に達すると、位相比較器１ａの出力電圧の平均値が基準電圧ＶRと一致するので、差動増幅器４ａの出力信号の時間平均はゼロになり、フィルタ５ａの出力電圧は一定になり、この状態が安定に保たれる。
【００４８】
図２、図３では、ロックレンジの中程に、基準電圧ＶRを選んだので、位相比較器１ａの出力電圧のデューティ比が５０％に近い値で保たれる。基準電圧ＶRを、ロックレンジの中程よりも低い電圧に選ぶと、位相比較器１ａの出力電圧のデューティ比が、上記よりも小さい値に保たれ、逆に、基準電圧ＶRを、ロックレンジの中程よりも高い電圧に選ぶと、位相比較器１ａの出力電圧のデューティ比が、上記よりも大きい値に保たれる。
【００４９】
位相同期回路ＰＳ１においては、電圧追尾回路ＶＴ１は、位相比較器１ａの出力電圧のデューティ比を保つようにフィードバック制御するので、電圧追尾回路ＶＴ１が存在しない場合の位相同期回路と比較すると、位相同期回路ＰＳ１では、ロックレンジが大幅に拡大されている。位相比較器１ａ出力のデューティ比を一定に保つことによって、ロックレンジが拡大されるので、このデューティ比の値自体は、ロックレンジの拡大の効果とは無関係である。すなわち、基準電圧ＶRの平均電圧は、位相比較器１ａの出力電圧がとりうる範囲内である必要があるが、その範囲内であれば、基準電圧ＶRの値自体とは無関係に、ロックレンジが拡大される。
【００５０】
上記説明では、位相比較器がＥＸＯＲであるとして説明したが、位相比較器はアナログ動作のミキサ、またはセットリセットフリップフロップであっても、上記と同様にロックレンジ拡大の効果を得ることができる。また、ＣＤＲへの応用において、位相比較器は、識別器を含んだタイプ（参考文献；C. R. Hogge, JR., “A Self Correcting Clock Recovery Circuit”, Journal of Lightwave Tech., vol. LT-3, No.6, 1985, p1323、別の参考文献：特開2000-68991）であってもよい。さらに、位相比較器は、ディレイフリップフロップ（Ｄ−ＦＦ）を使用するいわゆるＢａｎｇ−ｂａｎｇ型の位相比較器（ＢＢ−ＰＤ）であってもよい。ＢＢ−ＰＤを使用した場合で、電圧制御発振器の発振周波数のドリフトが発生した場合、電圧追尾回路を用いなくても、入力信号と電圧制御発振器出力との位相関係は、所定の位置に固定されているものの、ロックを維持するために、ＢＢ−ＰＤ出力のデューティ比が変化する。このときに、ＢＢ−ＰＤ出力のデューティ比が変化できる周波数範囲が、ロックレンジとなる。電圧追尾回路を付加することによって、ＢＢ−ＰＤ出力のデューティ比を固定する（たとえば５０％に固定する）ことができるので、ロックレンジを大幅に拡大することができる。さらには、位相比較器が、位相周波数比較器（ＰＦＤ）であっても、上記と同様に、ロックレンジ拡大の効果を得ることができる。
【００５１】
なお、引込回路が付加された位相同期回路に、電圧追尾回路ＶＴ１を適用すると、ロックレンジを拡大することができる。引込回路の働きによってアンロック状態からロック状態に移行した場合に、その時点での位相比較器１ａの出力電圧のデューティ比が０％近く、または１００％近くであっても（すなわち、ロックレンジの端で引き込みが起こったとしても）、電圧追尾回路ＶＴ１の働きによって、所定のデューティ比に引き寄せられ、保たれる。
【００５２】
なお、電圧追尾回路を付加する代わりに、ループフィルタと比較して時定数の長いローパスフィルタまたは積分器を、ループフィルタに並列に付加するようにしてもよく、このようにすることによって、若干のロックレンジ拡大の効果を得ることができる。しかし、この方法では、位相比較器出力のデューティ比を任意に選択することができないことに加え、ロックレンジ拡大の効果を十分には得られない。
【００５３】
上記実施例である位相同期回路では、位相比較器出力の平均電圧を任意の基準電圧に一致させる制御を行うことによって、位相比較器出力の平均電圧を任意の電圧に保ったまま、電圧制御発振器の発振周波数のドリフトを補償するので、広いロックレンジと、任意の位相（またはジッタ耐力などに対して最適の位相）でロックを維持することができる。
【００５４】
上記実施例である位相同期回路では、位相比較器のデューティ比を任意に選択することができるので、たとえば入力データパタンの変動や入力信号のレベル変動に応じて基準電圧を変更する制御を行うことも可能であり、それぞれの条件でジッタ耐力に対して最適な動作を実現することができる。
【００５５】
なお、上記実施例において、ループフィルタ２ａとして、受動素子によるパッシブのラグリード・フィルタ、能動素子を利用したアクティブのラグリード・フィルタのどちらでも使用することができる。一般に、受動素子によるパッシブのラグリード・フィルタを使用した位相同期回路は、アクティブのラグリード・フィルタを使用した位相同期回路よりも、ロックレンジが狭い。したがって、受動素子によるパッシブのラグリード・フィルタを使用している位相同期回路において、上記実施例中の電圧追尾回路ＶＴ１を適用すれば、特に顕著なロックレンジ拡大の効果を得ることができる。言い換えれば、アクティブのラグリード・フィルタを使用していた従来の位相同期回路に、上記電圧追尾回路ＶＴ１を適用すれば、アクティブのラグリード・フィルタの代わりに、より回路規模が小さく、より設計が簡単なパッシブのラグリード・フィルタを使用することができる。
【００５６】
図４は、本発明の第２の実施例である位相同期回路ＰＳ２を示すブロック図である。
【００５７】
位相同期回路ＰＳ２は、位相比較器１ｂと、ループフィルタ２ｂと、電圧制御発振器３ｂと、信号入力端子７ｂと、信号出力端子９ｂと、電圧追尾回路ＶＴ２とを有する。電圧追尾回路ＶＴ２は、基準電圧発生器８ｂと、差動増幅器４ｂと、フィルタ５ｂと、加算器６ｂとによって構成されている。
【００５８】
位相同期回路ＰＳ２は、基本的には、位相同期回路ＰＳ１と同じであり、位相同期回路ＰＳ１において、フィルタ５ａの出力電圧が位相比較器１ａの出力電圧と加算される代わりに、フィルタ５ｂの出力電圧がループフィルタ２ｂの出力電圧と加算されている点のみが、位相同期回路ＰＳ１と異なる点である。
【００５９】
位相同期回路ＰＳ２における動作、効果は、位相同期回路ＰＳ１におけるそれらとほぼ同じである。
【００６０】
図５は、本発明の第３の実施例である位相同期回路ＰＳ３を示すブロック図である。
【００６１】
位相同期回路ＰＳ３は、位相比較器１ｃと、ループフィルタ２ｃと、電圧制御発振器３ｃと、信号入力端子７ｃと、信号出力端子９ｃと、電圧追尾回路ＶＴ３とを有する。電圧追尾回路ＶＴ３は、基準電圧発生器８ｃと、差動増幅器４ｃと、第１のフィルタ１０ｃと、第２のフィルタ５ｃと、加算器６ｃとによって構成されている。
【００６２】
図６は、位相同期回路ＰＳ３の要部における信号波形を示す図である。
【００６３】
図６（ｉ）は、アンロック状態からロック状態に移行した直後の動作を示す図であり、図６（ｉｉ）は、電圧追尾回路ＶＴ３の働きによって、位相比較器１ｃ出力のデューティ比が一定（図では約５０％）に保たれている状態を示している。
【００６４】
位相同期回路ＰＳ３の動作原理、効果は、位相同期回路ＰＳ１、ＰＳ２とほぼ同じである。ただし、位相同期回路ＰＳ３において、フィルタ１０ｃが挿入されている点と、このために、差動増幅器４ｃに入力される２信号ともに直流である点とが、位相同期回路ＰＳ１、ＰＳ２とは異なり、これによって、差動増幅器４ｃの演算速度を落とすことができるので、位相同期回路ＰＳ１、ＰＳ２よりも、低消費電力化が可能である。
【００６５】
図７は、本発明の第４の実施例である位相同期回路ＰＳ４を示すブロック図である。
【００６６】
位相同期回路ＰＳ４は、位相比較器１ｄと、ループフィルタ２ｄと、電圧制御発振器３ｄと、信号入力端子７ｄと、信号出力端子９ｄと、電圧追尾回路ＶＴ４とを有する。電圧追尾回路ＶＴ４は、基準電圧発生器８ｄと、差動増幅器４ｄと、第１のフィルタ１０ｄと、第２のフィルタ５ｄと、加算器６ｄとによって構成されている。
【００６７】
位相同期回路ＰＳ４は、基本的には、位相同期回路ＰＳ３と同じであり、位相同期回路ＰＳ３において、フィルタ５ｃの出力電圧が位相比較器１ｃの出力電圧と加算される代わりに、フィルタ５ｄの出力電圧がループフィルタ２ｄの出力電圧と加算されている点のみが、位相同期回路ＰＳ３と異なる点である。
【００６８】
位相同期回路ＰＳ４における動作、効果は、位相同期回路ＰＳ３におけるそれらとほぼ同じである。
【００６９】
図８は、本発明の第５の実施例である位相同期回路ＰＳ５を示すブロック図である。
【００７０】
位相同期回路ＰＳ５は、位相比較器１ｅと、ループフィルタ２ｅと、電圧制御発振器３ｅと、信号入力端子７ｅと、信号出力端子９ｅと、電圧追尾回路ＶＴ５とを有する。電圧追尾回路ＶＴ５は、基準電圧発生器８ｅと差動増幅器４ｅと、フィルタ５ｅと、加算器６ｅとによって構成されている。
【００７１】
位相同期回路ＰＳ５は、位相同期回路ＰＳ４における第１のフィルタ１０ｄとループフィルタ２ｄとの機能を、１つのフィルタ（フィルタ２ｅ）で実現している。したがって、位相同期回路ＰＳ５は、位相同期回路ＰＳ４よりも、回路規模が縮小される。
【００７２】
図９は、本発明の第６の実施例である位相同期回路ＰＳ６を示すブロック図である。
【００７３】
位相同期回路ＰＳ６は、位相比較器１ｈと、ループフィルタ２ｈと、電圧制御発振器３ｈと、信号入力端子７ｈと、信号出力端子９ｈと、電圧追尾回路ＶＴ６とを有する。電圧追尾回路ＶＴ６は、基準電圧発生器８ｈと、差動積分器２０と、加算器６ｈとによって構成されている。
【００７４】
位相同期回路ＰＳ６は、位相同期回路ＰＳ１において、差動増幅器４ａとフィルタ５ａの代わりに、１つの回路である差動積分器２０によって実現するものである。したがって、位相同期回路ＰＳ６は、位相同期回路ＰＳ１〜ＰＳ５よりも、回路規模が小さくなる。
【００７５】
位相同期回路ＰＳ２〜ＰＳ５のそれぞれにおいて、差動増幅器とフィルタとを、上記と同様に、差動積分器に置き換えるようにしてもよい。
【００７６】
図１０は、差動積分器２０の構成例を示す回路図である。
【００７７】
差動積分器２０は、演算増幅器１３と、抵抗器１４、１５と、容量１６と、入力端子１７、１８と、出力端子１９とを有する。そして、入力端子１７、１８に入力される２電圧の差を積分し、この結果を、電圧として出力端子１９に出力する仕組みである。
【００７８】
図１１は、本発明の第７の実施例である位相同期回路ＰＳ７を示すブロック図である。
【００７９】
位相同期回路ＰＳ７は、位相比較器１ｆと、ループフィルタ２ｆと、電圧制御発振器３ｆと、電圧追尾回路ＶＴ７と、加算器６ｆと、信号入力端子７ｆと、信号出力端子９ｆとを有する。
【００８０】
電圧追尾回路ＶＴ７は、位相比較器１１ｆと、遅延発生器１２ｆと、差動増幅器４ｆと、フィルタ５ｆと、加算器６ｆとによって構成されている。また、位相比較器１１ｆと遅延発生器１２ｆとは、基準電圧発生器を構成している。
【００８１】
図１２は、位相同期回路ＰＳ７における要部の波形を示す図である。図１２（ｉ）は、アンロック状態からロック状態に移行した直後の状態を示す図であり、図１２（ｉｉ）は、電圧追尾回路ＶＴ７の働きによって、位相比較器１ｆ出力のデューティ比が位相比較器１１ｆのそれ（図では約５０％）に一致し保たれている状態を示ず図である。
【００８２】
図１２において、遅延発生器１２ｆは、９０°位相に相当する遅延を発生するものとして記載され、また、位相比較器１１ｆとして、ＥＸＯＲが使用されている場合の波形を記載してあり、入力信号７ｆ（ＶIN）と、これが９０°遅延された信号とを、位相比較器１１ｆが入力するので、位相比較器１１ｆは、図１２（１）に示すように、デューティ比５０％の矩形波を出力する。位相比較器１１ｆの出力信号の平均電圧は、位相比較器１ｆの出力信号がデューティ比５０％となる場合の平均電圧と一致するので、位相同期回路ＰＳ７において、位相比較器１１ｆの出力信号を、基準電圧ＶRとして使用している。
【００８３】
なお、図１２では、位相比較器１１ｆの出力信号、位相比較器１ｆの出力信号がともに、パルスであるとして記載してあるが、差動増幅器４ｆの入力にそれぞれフィルタを挿入することによって、直流に変換し、この変換された直流信号を差動増幅器４ｆに入力させるようにしてもよい。
【００８４】
位相同期回路ＰＳ７は、位相同期回路ＰＳ１〜ＰＳ６における各基準電圧発生器の具体例を明示するものであり、位相比較器１１ｆと遅延発生器１２ｆとによって、基準電圧ＶRを発生することによって、基準電圧ＶRの無調整化を図ることができる。
【００８５】
図１３は、本発明の第８の実施例である位相同期回路ＰＳ８を示すブロック図である。
【００８６】
位相同期回路ＰＳ８は、位相比較器１ｇと、ループフィルタ２ｇと、電圧制御発振器３ｇと、電圧追尾回路ＶＴ８と、加算器６ｇと、信号入力端子７ｇと、信号出力端子９ｇとを有する。
【００８７】
電圧追尾回路ＶＴ８は、位相比較器１１ｇと、遅延発生器１２ｇと、差動増幅器４ｇと、フィルタ５ｇと、加算器６ｇとによって構成されている。また、位相比較器１１ｇと遅延発生器１２ｇとは、基準電圧発生器を構成している。
【００８８】
位相同期回路ＰＳ８と、位相同期回路ＰＳ７とでは、基準電圧の発生方法が異なる。位相同期回路ＰＳ７では、位相比較器１１ｆ、遅延発生器１２ｆの入力信号として、入力信号７ｆ（ＶIN）を使用しているが、位相同期回路ＰＳ８では、電圧制御発振器３ｇの出力信号を、位相比較器１１ｇ、遅延発生器１２ｇの入力信号として使用している。
【００８９】
位相同期回路ＰＳ８では、電圧制御発振器３ｇの出力信号を、位相比較器１１ｇ、遅延発生器１２ｇの入力信号として使用するので、入力信号７ｇ（ＶIN）の振幅に影響されることなく安定した基準電圧ＶＲを発生することができる。
【００９０】
上記実施例の最も主要な特徴は、位相同期回路に電圧追尾回路を付加することである。電圧追尾回路は、入力信号と電圧制御発振器の出力信号との位相差を常に一定に保つように（すなわち、位相比較器出力のデューティ比を一定に保つように）、電圧制御発振器にオフセット電圧を与える制御を行う。
【００９１】
ところで、以下の実施例は、位相比較器と、ループフィルタと、電圧制御発振器と、ロック検出器と、引込回路が縦列接続されている信号経路とを有する位相同期回路において、位相比較器出力の平均電圧が、所定の基準電圧に一致させる信号を、上記信号経路の電圧に加算する電圧追尾手段を有する位相同期回路である。そして、上記電圧追尾手段で付加される信号によって、位相同期回路のロックレンジが拡大される。
【００９２】
図１９は、本発明の第９の実施例である位相同期回路ＰＳ９を示すブロック図である。
【００９３】
位相同期回路ＰＳ９は、位相比較器１ｊと、ループフィルタ２ｊと、電圧制御発振器３ｊと、信号入力端子７ｊと、信号出力端子９ｊと、ロック検出器２１ｊと、付加的なループである引込回路ＦＳ２と、付加的なループである電圧追尾回路ＶＴ９とを有する。
【００９４】
位相比較器１ｊと、ループフィルタ２ｊと、電圧制御発振器３ｊとは、位相同期回路の本体を構成し、引込回路ＦＳ２は、パルス発生器２３ｊと、計数回路２４ｊと、Ｄ／Ａ変換器２５ｊとによって構成され、電圧追尾回路ＶＴ９は、基準電圧発生器８ｊと、差動積分器２０ｊと、加算器６ｊとによって構成されている。
【００９５】
図２０は、位相同期回路ＰＳ９の要部の波形を示す図である。
【００９６】
図２０（１）は、ループフィルタ２ｊの出力信号波形を示し、図２０（２）は、ロック検出器２１ｊの出力信号波形を示し、図２０（３）は、位相比較器１ｊの出力信号の平均電圧を示し、図２０（４）は、パルス発生器２３ｊの出力信号波形を示し、図２０（５）は、加算器２２ｊの出力信号ＶFBを示している。図２０（３）には、基準電圧発生器８ｊ出力電圧ＶRのレベルも並記されている。
【００９７】
タイムチャートの初期（点線よりも左側）の段階では、位相同期回路がアンロック状態（電圧制御発振器の出力信号が入力信号ＶINに非同期である状態）の場合を示しており、ロック検出器２１ｊがアンロックを判別し、パルス発生器２３ｊがパルスを発生している。これに伴い、計数回路２４ｊが、その値を変化させ、Ｄ／Ａ変換器２５ｊが、その出力電圧を階段状に変化させる。Ｄ／Ａ変換器２５ｊの出力電圧は、電圧制御発振器３ｊの発振周波数を変化させ、これが入力信号の周波数に近づいた時点で、位相同期回路の引き込み動作が実現する。位相同期回路を引き込んだ後は、ロック検出器２１ｊが、ロックを判別し、パルス発生器２３ｊが停止し、計数回路２４ｊがその値を一定に保ち、Ｄ／Ａ変換器２５ｊがその出力電圧を一定に保ち、ロック状態（電圧制御発振器の出力信号が入力信号ＶINに同期している状態）を保つ。この結果、電圧制御発振器３ｊが発振周波数を変化できる範囲にまで、プルインレンジが拡大される。これまでの過程は、上記従来例と同じである。
【００９８】
そして、アンロック状態からロック状態に移行した時点では、加算器２２ｊの出力電圧ＶFBは、ロック範囲の中央付近にあるとは限らず、図２０（５）に示すように、下限付近（または上限付近）をとる場合がある。電圧追尾回路ＶＴ９は、ロック後の加算器２２ｊの出力電圧を、所望の電圧（たとえばロック範囲の中央付近）にシフトさせる動作を行う。
【００９９】
次に、電圧追尾回路ＶＴ９の動作について詳細に説明する。
【０１００】
図２１は、位相同期回路ＰＳ９において、入力信号ＶIN７ｊの周波数と位相比較器１ｊの平均電圧との関係を示す図である。
図２１中、（ｉ）は、アンロック状態からロック状態に移行した時点でにおける特性を示している。現時点における入力信号ＶIN７ｊの周波数での位相比較器１ｊの出力信号の平均電圧はＶR1であり、位相比較器１ｊの出力信号の平均電圧が取り得る電圧範囲の下限付近となっている。この状態では、環境変化（電源電圧変動、温度変化、ジッタ入力）等に対して、ロック状態を安定に保つことができない。
【０１０１】
電圧追尾回路ＶＴ９は、ＶRとＶR1とを入力し、ＶRとＶR1との差に比例した電圧を積分し、加算器２２ｊに送出する。この結果、電圧制御発振器３ｊの出力周波数が僅かに変化することによって、入力信号ＶIN７ｊと電圧制御発振器３ｊの出力信号との位相関係が変化し、位相比較器１ｊの出力信号の平均電圧は、ＶRに近づいてゆき、一致したところで安定する（図２０（３））。
【０１０２】
安定した後の入力信号ＶIN７ｊの周波数と位相比較器１ｊの平均電圧との関係を、図２１における（ｉｉ）に示してある。現時点における入力信号ＶIN７ｊの周波数での位相比較器１ｊ出力の平均電圧は、ＶRになっている。
【０１０３】
基準電圧発生器８ｊの出力電圧ＶRを、位相比較器１ｊ出力の平均電圧が取り得る電圧範囲の中央付近に、設定しておくことによって（図２１）、加算器２２ｊの出力電圧ＶFBは、ロック範囲の中央付近に移動し、そこで保たれる。このようにしておけば、アンロック状態からロック状態に移行した時点における加算器２２ｊの出力電圧とは無関係に、環境変化（電源電圧変動、温度変化、ジッタ入力）等に対して、ロック状態を安定に保つことができる。
【０１０４】
また、位相同期回路ＰＳ９では、引込回路ＦＳ２によってプルインレンジが拡大され、電圧追尾回路ＶＴ９によって、環境変化等に対してロック状態を安定に保つことができるだけでなく、電圧追尾回路ＶＴ９によって、ロックレンジが拡大される効果が得られる。
【０１０５】
図２２は、電圧追尾回路ＶＴ９が安定した後の入力信号ＶIN７ｊの周波数と位相比較器１ｊの平均電圧との関係を示す図である。
【０１０６】
引込回路ＦＳ２の働きによってアンロックからロック状態に移行できる入力周波数ＶIN７ｊの範囲が拡大され、引き込んだ後には、電圧追尾回路ＶＴ９の働きによって、位相比較器１ｊの出力信号の平均電圧が、基準電圧発生器８ｊの出力電圧ＶRと一致し、入力信号ＶIN７ｊの周波数（またはビットレート）が変動しても、この一致は保たれ、ロック状態が保たれるので、ロックレンジが拡大されていることになる。
【０１０７】
位相同期回路ＰＳ９を従来の位相同期回路ＰＳ１１２と比較すると、図２２の中央部分、すなわち、位相比較器１ｊの出力信号の平均電圧が、基準電圧発生器８ｊの出力電圧ＶRと一致している入力信号ＶIN７ｊの周波数範囲が、電圧追尾回路ＶＴ９を付加していることによるロックレンジの増加分となる。このロックレンジの増加分は、引込回路ＦＳ２出力電圧範囲と電圧追尾回路ＶＴ９の出力電圧範囲とを変更することによって、自由に選ぶことができ、ループフィルタ２ｊの特性とは無関係に選ぶことができる。すなわち、位相同期回路出力の位相雑音、ジッタ耐性を悪化させることなく、ロックレンジを拡大することができる。
【０１０８】
なお、単にロックレンジを拡大することが目的である場合には、基準電圧発生器８ｊの出力電圧ＶRを位相比較器１ｊ出力の平均電圧が取り得る電圧範囲内に設定すれば、その設定値に無関係にロックレンジが拡大される効果が得られる。さらに、基準電圧発生器８ｊの出力電圧ＶRを、位相比較器１ｊの出力信号の平均電圧が取り得る電圧範囲の中央付近に設定すると、環境変化（電源電圧変動、温度変化、ジッタ入力）等に対して、ロック状態をより安定に保つことができる効果が得られる。
【０１０９】
図２３は、本発明の第１０の実施例である位相同期回路ＰＳ１０を示すブロック図である。
【０１１０】
位相同期回路ＰＳ１０は、位相比較器１ｋと、ループフィルタ２ｋと、電圧制御発振器３ｋと、信号入力端子７ｋと、信号出力端子９ｋと、ロック検出器２１ｋと、付加的なループである引込回路ＦＳ３と、付加的なループである電圧追尾回路ＶＴ１０とを有する。
【０１１１】
位相比較器１ｋと、ループフィルタ２ｋと、電圧制御発振器３ｋとは、位相同期回路の本体を構成し、引込回路ＦＳ３は、シュミット・トリガ回路２６ｋと、積分器２７と、電圧保持回路２８とによって構成され、電圧追尾回路ＶＴ１０は、基準電圧発生器８ｋと、差動積分器２０ｋと、加算器６ｋとによって構成されている。
【０１１２】
引込回路を付加した従来の位相同期回路ＰＳ１１２における引込回路は、一般的に、デジタル回路で構成される。これは、ロック時に、引込回路ＦＳ１出力電圧の変動を抑え、ロック状態を安定に保つ効果を期待するためである。しかし、電圧追尾回路を引込回路と一緒に適用すれば、ロック時に、引込回路出力に何らかの変動が発生したとしても、電圧追尾回路がこれをキャンセルするように働くので、引込回路への性能要求を大幅に軽減できる。そこで、回路規模が小さく低消費電力であるアナログ回路で構成することが可能となるので、本発明の第１０の実施例に示す引込回路ＦＳ３で構成できる。
【０１１３】
図２４は、シュミット・トリガ回路の例を示す回路図である。
【０１１４】
シュミット・トリガ回路２６ｋは、入力と出力とにヒステリシス特性を持つ回路（履歴回路）であればよく、図２４（１）に示すシュミット・トリガインバータ、図２４（２）、（３）に示すヒステリシスコンパレータ等を使用することができる。なお、シュミット・トリガタイプのデジタルゲートとアナログ用途のヒステリシスコンパレータとは、用途によって使用電圧と呼び方とが異なるだけであり、電気的な機能は同一であるので、上記実施例の場合、どちらの回路をも使用することができる。ここでは、入出力にヒステリシス特性を持つ回路の総称としてシュミット・トリガ回路と呼ぶことにする。
【０１１５】
シュミット・トリガ回路２６ｋと積分器２７とは、アナログ発振器を構成している。電圧保持回路２８は、ロック検出器２１ｋがアンロックと判別した場合にアナログ発振器が信号を出力し、ロック検出器２１ｋがロックと判別した場合に、一定電圧を保持・出力する。
【０１１６】
図２５は、位相同期回路ＰＳ１０の要部の波形を示す図である。
【０１１７】
図２５（１）は、ループフィルタ２ｋの出力信号を示し、図２５（図２）は、ロック検出器２１ｋの出力信号を示し、図２５（３）は、電圧保持回路２８の出力信号を示し、図２５（４）は、加算器２２ｋの出力電圧ＶFBを示す図である。
【０１１８】
タイムチャートの初期（点線よりも左側）の段階では、位相同期回路が、アンロック状態である場合を示し、ロック検出器２１ｋがアンロックを判別し、シュミット・トリガ回路２６ｋと積分器２７とによって構成されるアナログ発振器が、三角波を発生する。三角波は、電圧制御発振器３ｋの出力周波数を掃引し、これが入力信号の周波数に近づいた時点で、位相同期回路の引き込み動作が実現する。位相同期回路を引き込んだ後は、ロック検出器２１ｎがロックを判別し、電圧保持回路２８がその出力電圧を一定に保ち、ロック状態を保つ。この結果、電圧制御発振器３ｋが発振周波数を変化できる範囲にまで、プルインレンジが拡大される。
【０１１９】
一方、アンロック状態からロック状態に移行してからは、電圧追尾回路ＶＴ１０の働きによって、加算器２２ｋの出力電圧ＶFBの値が所望の電圧（たとえばロック範囲の中央付近）に引き寄せられ、その状態が安定に保たれる、すなわち、電圧追尾回路ＶＴ１０の働きによってロックレンジも拡大される。
【０１２０】
位相同期回路ＰＳ１０は、位相同期回路ＰＳ９と比較して、同様のプルインレンジ拡大の効果とロックレンジ拡大の効果と環境変動（電源電圧変動、温度変動、ジッタ入力）への耐性とが得られることに加え、回路規模が小さく、低消費電力であるという特徴を持つ。
【０１２１】
図２６は、本発明の第１１の実施例である位相同期回路ＰＳ１１を示すブロック図である。
【０１２２】
位相同期回路ＰＳ１１は、位相比較器１ｍと、ループフィルタ２ｍと、電圧制御発振器３ｍと、信号入力端子７ｍと、信号出力端子９ｍと、ロック検出器２１ｍと、付加的なループである引込回路ＦＳ４と、付加的なループである電圧追尾回路ＶＴ１１とを有する。
【０１２３】
位相比較器１ｍと、ループフィルタ２ｍと、電圧制御発振器３ｍとは、位相同期回路の本体を構成し、引込回路ＦＳ４は、シュミット・トリガ回路２６ｍと、差動積分器２０ｍと、スイッチ２９とによって構成され、電圧追尾回路ＶＴ１１は、基準電圧発生器８ｍと、差動積分器２０ｍと、加算器６ｍとによって構成されている。また、引込回路ＦＳ４と電圧追尾回路ＶＴ１１との回路の一部（差動積分器２０ｍ）を共通化し、共通化回路ＣＭ１としている。
【０１２４】
図２７は、本発明第１１の実施例である位相同期回路ＰＳ１１の要部の波形を示す図である。
【０１２５】
図２７（１）は、ループブイルタ２ｍの出力信号を示し、図２７（２）は、ロック検出器２１ｍの出力信号を示し、図２７（３）は、位相比較器１ｍの出力信号の平均電圧を示し、図２７（４）は、差動積分器２０ｍの出力電圧ＶFBを示している。なお、図２７（３）には、基準電圧発生器８ｍ出力電圧ＶRも並記されている。
【０１２６】
タイムチャートの初期（点線よりも左側）の段階では、位相同期回路がアンロック状態である場合を示し、ロック検出器２１ｍがアンロックを判別し、スイッチ２９は、シュミット・トリガ回路２６ｍの出力信号を選択し、シュミット・トリガ回路２６ｍと差動積分器２０ｍとによって構成されるアナログ発振器は、三角波を発生する。三角波は、電圧制御発振器３ｍの出力周波数を掃引し、これが入力信号の周波数に近づいた時点で、位相同期回路の引き込み動作が実現する。位相同期回路を引き込んだ後は、ロック検出器２１ｍは、ロックを判別し、スイッチ２９は、位相比較器１ｍの出力信号を選択し、電圧追尾回路ＶＴ１１の働きによって、位相比較器１ｍ出力の平均電圧（図２７（３））は、基準電圧発生器の出力電圧ＶRに一致するように制御され、ロック状態が安定に保たれる。この結果、電圧制御発振器３ｋが発振周波数を変化できる範囲にまで、プルインレンジとロックレンジとが拡大される。なお、スイッチ２９が切り替わる時点で、差動積分器２０ｍに入力される電圧に飛びが生じても、差動積分器２０ｍの出力には、飛びが現れないので、アンロック状態からロック状態への移行がスムーズに行われる。
【０１２７】
なお、シュミット・トリガ回路２６ｍは、入出力にヒステリシス特性を持つものであれば何でもよく、シュミット・トリガタイプのデジタルゲート、ヒステリシスコンパレータが使用可能である。また、スイッチ２９は、アナログスイッチを使用できるが、位相比較器１ｍとシュミット回路２６ｍとには、デジタル出力タイプのものが使用できるので、その場合、スイッチ２９を、デジタルゲートによるセレクタで実現してもよい。
【０１２８】
また、アナログ発振器の出力波形は、三角波に限定されるものではなく、電圧上昇過程の時定数と電圧降下過程の時定数とを異なる値にし、鋸波としてもよい。
【０１２９】
また、図２６では、スイッチ２９がどちらを選択している場合でも、差動積分器２０ｍの入力の一方には、基準電圧発生器８ｍ出力電圧ＶRが入力される構成になっているが、スイッチ２９がシュミット・トリガ２６ｍを選択している期間は、この限りではない。すなわち、スイッチ２９が、シュミット・トリガ２６ｍを選択している期間は、差動積分器２０ｍの入力の一方（図２６において基準電圧発生器８ｍ出力電圧ＶRが入力されている方）が、基準電圧発生器８ｍの出力電圧ＶRではなく、シュミットトリガ２６ｍ出力の最高電圧と最低電圧との範囲内の任意の電圧を与えるようにしてもよい。
【０１３０】
位相同期回路ＰＳ１１は、位相同期回路ＰＳ９、ＰＳ１０と同様に、プルインレンジ拡大とロックレンジ拡大との効果と、環境変動（電源電圧変動、温度変動、ジッタ入力）への耐性とが得られることに加え、引込回路ＦＳ４と電圧追尾回路ＶＴ１１の回路との一部を共通化し、共通化回路ＣＭ１とすることによって、回規模の縮小と低消費電力化とにさらに有利な構成になっている。
【０１３１】
また、共通化回路ＣＭ１では、アンロック状態には、引込回路ＦＳ４が動作し、ロック状態には、電圧追尾回路ＶＴ１１が動作し、両回路が同時に動作することがないので、逆方向制御による動作速度の低下、有効制御可能範囲の縮小等が発生しない利点がある。
【０１３２】
また、位相同期回路本体ヘフィードバックされる差動積分器２０ｍの出力電圧に飛びが発生することがないので、アンロック状態からロック状態への移行がスムーズに実現でき、移行の衝撃によるロック外れが起きにくいという利点がある。
【０１３３】
図２８は、本発明の第１２の実施例である位相同期回路ＰＳ１２を示すブロック図である。
【０１３４】
位相同期回路ＰＳ１２は、位相比較器１ｐと、ループフィルタ２ｐと、電圧制御発振器３ｐと、信号入力端子７ｐと、信号出力端子９ｐと、付加的なループである電圧追尾回路ＶＴ１２とを有する。
【０１３５】
位相比較器１ｐと、ループフィルタ２ｐと、電圧制御発振器３ｐとは、位相同期回路の本体を構成し、電圧追尾回路ＶＴ１２は、基準電圧発生器８ｐと、電圧差検出器４０ｐと、コンパレータ４１ｐと、パルス発生器２３ｐと、計数回路２４ｐと、Ｄ／Ａ変換器２５ｐとによって構成されている。
【０１３６】
位相同期回路ＰＳ１２は、位相同期回路ＰＳ１の電圧追尾回路ＶＴ１を、ディジタル構成で実現したものであり、その動作原理は、位相同期回路ＰＳ１とほぼ同じである。電圧差検出器４０ｐは、位相比較器１ｐ出力と基準電圧発生器８ｐ出力電圧ＶRとを入力し、両電圧の電圧差（または両電圧の平均値の電圧差）が、所定の電圧を超過する場合に、イネーブル信号ＥＮをパルス発生器２３ｐに送出し、パルス発生器２３ｐは、これに従って発振状態となる。
【０１３７】
一方、コンパレータ４１ｐは、位相比較器１ｐ出力と基準電圧発生器８ｐの出力電圧ＶRとを入力し、両電圧を電圧比較（または両電圧の平均値を電圧比較）した出力Ｕ／Ｄ信号を計数回路２４ｐに送出する。パルス発生器２３ｐの出力信号は、計数回路２４ｐに入力され、計数される。このときに、計数の方向（アップ／ダウン）は、コンパレータ４１ｐの出力Ｕ／Ｄ信号によって決定される。計数回路２４ｐ出力は、Ｄ／Ａ変換器２５ｐによって電圧に変換され、位相同期回路本体の電圧経路に加算される。以上の仕組みによって、電圧追尾回路ＶＴ１２は、位相比較器１ｐ出力の平均電圧が、基準電圧発生器８ｐの出力電圧ＶRと一致するように制御を行う。
【０１３８】
図２９は、本発明第１２の実施例である位相同期回路ＰＳ１２の要部のロック時の波形を示す図である。
【０１３９】
図２９（１）は、電圧差検出器４０ｐの出力信号ＥＮを示し、図２９（２）は、パルス発生器２３ｐの出力信号を示し、図２９（３）は、Ｄ／Ａ変換器２５ｐの出力電圧ＶFBを示し、図２９（４）は、位相比較器１ｐの出力信号の平均電圧を示している。また、図２９（４）には、基準電圧発生器８Ｐの出力電圧ＶRも並記されている。
【０１４０】
環境変化（電源電圧変動、温度変化等）や経時変化によって、位相比較器１ｐ出力の平均電圧がシフトし、電圧差検出器４０ｐの検出閾値（図２９（４））を超えると、電圧差検出器４０ｐは、イネーブル信号ＥＮを出力し、パルス発生器２３ｐを発振させる。
【０１４１】
計数回路２４ｐは、コンパレータ４１ｐが指定する方向（アップ・ダウン）に数値を変化させ、これに従い、Ｄ／Ａ変換器２５ｐは、その出力電圧ＶFBを変化させる。これに伴い、電圧制御発振器３ｐの出力信号と入力信号７ｐＶINとの位相関係が変化し、位相比較器１ｐ出力の平均電圧が、基準電圧発生器８ｑ出力電圧ＶRに近づいてゆく。位相比較器１ｐ出力の平均電圧と基準電圧発生器８ｑ出力電圧ＶRとが、上記閾値以下になると、電圧差検出器４０ｐは、イネーブル出力ＥＮを反転させ、パルス発生器２３ｐを停止させる。この結果、位相比較器１ｐ出力の平均電圧は、基準電圧発生器８ｑの出力電圧ＶR近くに保たれるので、ロック状態が安定に保たれる。
【０１４２】
入力信号７ｐＶINの周波数（あるいはビットレート）が変化した場合も、電圧追尾回路ＶＴ１２の働きによって、位相比較器１ｐの出力信号の平均電圧が、基準電圧発生器８ｑの出力電圧ＶR近くに保たれる。すなわち、電圧追尾回路ＶＴ１２は、ロックレンジを拡大する効果がある。
【０１４３】
電圧差検出器４０ｐは、電圧追尾回路ＶＴ１２の動作に不感帯を設けるために挿入されている。すなわち、位相比較器１ｐの出力電圧（またはその平均電圧）と基準電圧発生器８ｐの出力電圧ＶRとが、所定の電圧差内であれば、パルス発生器２３ｐをオフ状態とし、電圧追尾回路ＶＴ１２をオフ状態とすることによって、電圧追尾回路ＶＴ１２が位相同期回路本体の動作に与える影響を最小限に留めるように工夫している。電圧追尾回路ＶＴ１２が位相同期回路本体に与える影響が問題とならない場合は、電圧差検出器４０ｐを取り除き、パルス発生器２３ｐを常に発振状態とさせておいてもよい。
【０１４４】
なお、位相同期回路ＰＳ１２では、位相比較器１ｐの出力信号を電圧追尾回路ＶＴ１２に入力し、電圧追尾回路ＶＴ１２出力を位相比較器１ｐ出力に加算する構成を例に挙げて説明したが、電圧追尾回路ＶＴ１２の出力信号を、ループフィルタ２ｐの出力信号に加算するようにしてもよい。
【０１４５】
また、ループフィルタ２ｐの出力信号を電圧追尾回路ＶＴ１２に入力し、電圧追尾回路ＶＴ１２の出力信号を、ループフィルタ２ｐの出力信号に加算するようにしてもよい。また、電圧差検出器４０ｐは、ヒステリシスコンパレータ、ウィンドウコンパレータ等でもよい。
【０１４６】
位相同期回路ＰＳ１２は、電圧追尾回路ＶＴ１２を付加することによって、ロックレンジが拡大される。電圧追尾回路ＶＴ１２をデジタルで構成したことによって、集積化が容易であり、環境変化（電源電圧変動、温度変化等）に対して影響を受けにくいという利点がある。また、電圧差検出器４０ｐを設けることによって、電圧追尾回路ＶＴ１２の動作に不感帯を設けるので、電圧追尾回路ＶＴ１２が位相同期回路本体の動作に与える影響を、最小限に留めることができるという利点がある。
【０１４７】
図３０は、本発明の第１３の実施例である位相同期回路ＰＳ１３を示すブロック図である。
【０１４８】
位相同期回路ＰＳ１３は、位相比較器１ｑと、ループフィルタ２ｑと、電圧制御発振器３ｑと、信号入力端子７ｑと、信号出力端子９ｑと、ロック検出器２１ｑと、付加的なループである引込回路ＦＳ５と、付加的なループである電圧追尾回路ＶＴ１３とを有する。
【０１４９】
位相比較器１ｑと、ループフィルタ２ｑと、電圧制御発振器３ｑとは、位相同期回路の本体を構成し、引込回路ＦＳ５は、パルス発生器２３ｑと、計数回路２４ｑと、Ｄ／Ａ変換器２５ｑとによって構成され、電圧追尾回路ＶＴ１３は、基準電圧発生器８ｑと、電圧差検出器４０ｑと、コンパレータ４１ｑと、パルス発生器２３ｑと、計数回路２４ｑと、Ｄ／Ａ変換器２５ｑとによって構成されている。また、引込回路ＦＳ５と電圧追尾回路ＶＴ１３の回路との一部（パルス発生器２３ｑと、計数回路２４ｑと、Ｄ／Ａ変換器２５ｑ）を、共通化し、共通化回路ＣＭ２としている。
【０１５０】
位相同期回路ＰＳ１３は、引込回路を付加した従来の位相同期回路ＰＳ１１２（図１７）に、位相同期回路ＰＳ１２の電圧追尾回路ＶＴ１２を適用し、引込回路に含まれるパルス発生器、計数回路、Ｄ／Ａ変換器と、電圧追尾回路に合まれるパルス発生器、計数回路、Ｄ／Ａ変換器とを共通化し、共通化回路ＣＭ２としたものである。
【０１５１】
引込回路ＦＳ５の動作は、位相同期回路ＰＳ９における動作と同じであり、電圧追尾回路ＶＴ１３の動作は、位相同期回路ＰＳ１２と同じである。
【０１５２】
図３１は、位相同期回路ＰＳ１３の要部の波形を示す図である。
【０１５３】
図３１（１）は、ループフィルタ２ｑの出力信号を示し、図３１（２）は、ロック検出器２１ｑの出力信号を示し、図３１（３）は、電圧差検出器４０ｑの出力信号ＥＮを示し、図３１（４）は、パルス発生器２３ｑの出力信号を示し、図３１（５）は、Ｄ／Ａ変換器２５ｑの出力信号を示し、図３１（６）は、位相比較器１ｐの出力信号の平均電圧を示している。また、図３１（６）には、電圧差検出器４０ｑの検出閾値も並記されている。
【０１５４】
タイムチャートの初期（点線よりも左側）の段階では、位相同期回路がアンロック状態の場合を示し、ロック検出器２１ｑがアンロックを判別し、パルス発生器２３ｑは、パルスを発生するので、Ｄ／Ａ変換器２５ｑは、電圧を階段状に変化させる。
【０１５５】
位相同期回路ＰＳ１３がロック状態になると、ロック検出器２１ｑは、ロックを判別するが、この時点では、位相比較器１ｑ出力の平均電圧と基準電圧発生器８ｑ出力電圧ＶRとは一致しておらず、電圧差検出器４０ｑは、イネーブル信号ＥＮを出力するために、パルス発生器２３ｑが発振を継続する。Ｄ／Ａ変換器２５ｑの出力電圧ＶFBが変化することによって、電圧制御発振器３ｑの出力信号と入力信号７ｑＶINとの位相関係が変化するので、位相比較器１ｑの出力信号の平均電圧も変化する。
【０１５６】
位相比較器１ｑ出力の平均電圧が、基準電圧発生器８ｑ出力電圧ＶRに一致する（厳密には、図３１（６）に記載の閾値内に入る）と、電圧差検出器４０ｑがこれを検知し、パルス発生器２３ｑを停止させる制御を行い、ロック状態が保たれる。以降、環境変化（電源電圧変動、温度変化等）が発生し、位相比較器１ｑの出力信号の平均電圧がシフトしたとしても、これを電圧差検出器４０ｑが検知し、パルス発生器２３ｑを発振させ、計数回路２４ｑが上記電圧シフトを打ち消す方向にその値を変化させ、ロックはずれを起こすことなく、元の状態に戻すので、ロックが安定に保たれる。
【０１５７】
位相同期回路ＰＳ１３は、位相同期回路ＰＳ１１と同様に、プルインレンジ拡大とロックレンジ拡大との効果と、環境変動（電源電圧変動、温度変動、ジッタ入力）への耐性とが得られることに加え、引込回路ＦＳ５と電圧追尾回路ＶＴ１３の回路との一部を共通化し、共通化回路ＣＭ２とすることによって、回路規模の縮小と、低消費電力化とに有利な構成になっている。
【０１５８】
また、位相同期回路ＰＳ１３は、位相同期回路本体ヘフィードバックされるＤ／Ａ変換器２５ｑの出力電圧に飛びが発生することがないので、アンロック状態からロック状態への移行がスムーズに実現でき、移行の衝撃によるロック外れが起きにくいという利点がある。また、位相同期回路ＰＳ１３は、位相同期回路ＰＳ１１と比較して、同じ機能がデジタル回路で構成されているので、集積化が容易で、環境変動（電源電圧変動、温度変動等）の影響を受けにくいという利点がある。
【０１５９】
つまり、上記各実施例は、位相比較器と、ループフィルタと、電圧制御発振器とが縦列接続されている信号経路を有し、上記位相比較器は、入力信号ＶINと上記電圧制御発振器の出力信号との位相を比較し、この比較結果を出力する比較器であり、上記ループフィルタは、上記位相比較器の出力信号を入力して直流電圧を出力するフィルタであり、上記電圧制御発振器は、上記ループフィルタの直流出力電圧に応じて、出力発振周波数を制御する発振器である位相同期回路において、上記位相比較器の出力電圧を、所定の基準電圧に一致させる信号を、上記信号経路の電圧に加算する電圧追尾手段を有し、上記電圧追尾手段によって、上記位相同期回路のロックレンジを拡大する位相同期回路の例である。
【０１６０】
したがって、上記実施例によれば、位相比較器出力のデューティ比の限界が直接ロックレンジを制限するという従来例における問題点を克服することができ、電圧追尾回路が位相比較器出力のデューティ比を一定に保つことができる入力周波数範囲まで、ロックレンジを大幅に拡大することができる。
【０１６１】
また、上記実施例は、従来の位相同期回路に別のループ（電圧追尾回路）を付加することによって、入力周波数（またはビットレート）の変化や電圧制御発振器の経年変化、温度変化があった場合でも、位相比較器出力のデューティ比を変化させることなく、同期状態を保つことが可能であり、従来の位相同期回路と比較して著しくロックレンジを拡大することができる。
【０１６２】
また、上記実施例は、電圧迫屋回路の基準電圧ＶRを調整することによって、入力信号ＶINと電圧制御発振器出力との位相関係を任意に制御することができるという利点がある。さらに、ＣＤＲの用途では、最も位相関係余裕がある位相位置を常に使用することができるので、ジッタに対する耐力を常に高く保つことができるとい利点がある。
【０１６３】
この効果は、引込回路を付加したことによって実質的なロックレンジが減少した位相同期回路に対しても、同様に得られる。すなわち、引込回路を付加した位相同期回路において。ロックレンジの端で引き込みが起こった場合でも、電圧追尾回路の働きによって、所定のデューティ比に引き寄せられ保たれるので、ロックレンジが大幅に拡大される。つまり、上記実施例によれば、経年変動、温度変動を補償する付加回路を不要とし、また、調整作業を大幅に短縮できるので、低コスト化を図ることができる。
【０１６４】
図３２は、本発明の第１４の実施例である位相同期回路ＰＳ１４を示すブロック図である。
【０１６５】
位相同期回路ＰＳ１４は、位相比較器１ｒと、ループフィルタ２ｒと、電圧制御発振器３ｒと、電圧追尾回路ＶＴ１４と、信号入力端子７ｒと、信号出力端子９ｒとを有する。
【０１６６】
電圧追尾回路ＶＴ１４は、位相比較器１１ｒと、可変遅延発生器１２ｒと、差動増幅器４ｒと、フィルタ５ｒと、加算器６ｒと、発振器４１とによって構成されている。また、位相比較器１１ｒと可変遅延発生器１２ｒと発振器４１とは、基準電圧発生器を構成している。
【０１６７】
位相同期回路ＰＳ１４は、位相同期回路ＰＳ７と比較して、基準電圧の発生方法が異なる。つまり、位相同期回路ＰＳ７では、遅延発生器１２ｆが、固定遅延（たとえば９０度位相に相当する遅延）を発生するのに対して、位相同期回路ＰＳ１４では、可変遅延発生器１２ｒ（たとえば０°〜３６０度位相に相当する遅延を発生する無限移相器）を使用する点が異なる。さらに、可変遅延発生器１２ｒにおける遅延量は、発振器４１によって周期的に制御される。
【０１６８】
位相同期回路ＰＳ７において、位相比較器１１ｆと遅延発生器１２ｆとによって構成される基準電圧発生器は、図１２（１）（２）に示すように、デューティ比５０％の矩形波を出力するのに対して、位相同期回路ＰＳ１４において、位相比較器１１ｒと可変遅延発生器１２ｒと発振器４１とによって構成される基準電圧発生器は、デューティ比が０％から１００％までのランダムな値を移り変わる矩形波を出力する。ここで、デューティ比が一定にならないのは、発振器４１の発振周波数が、信号入力７ｒの周波数（またはビットレート）とは無関係に決定され、位相関係が常に変化するためである。
【０１６９】
このようにして、位相同期回路ＰＳ１４における基準電圧発生器の出力は、デューティ比がランダムに変化する矩形波となるので、ハイ、ローの出現確率はほぼ等しくなり、デューティ比を５０％に固定する場合（移相同期回路ＰＳ７）とほぼ等しい直流成分を含むことになる。したがって、位相同期回路ＰＳ１４における基準電圧発生器は、電圧追尾回路ＶＴ１４の基準電圧ＶRを発生することができる。
【０１７０】
なお、図３２に示す位相同期回路ＰＳ１４の構成では、位相比較器１１ｒの出力信号、位相比較器１ｒの出力信号は、ともにパルス信号となるが、差動増幅器４ｒの入力にそれぞれフィルタを挿入することによって直流成分のみを取出し、この直流信号を、差動増幅器４ｒに入力するようにしてもよい。この場合、電圧追尾回路ＶＴ１４において、フィルタ５ｒによって、最終的に高周波成分が除去されるので、上記のように、高周波成分を予め除去しておいた場合でも、同等の動作を実現することができる。
【０１７１】
位相同期回路ＰＳ１４における基準電圧発生器は、遅延発生器の遅延量を調整する（たとえば９０度位相に相当する固定遅延に調整する）必要がなく、経年変化や環境変化（温度変化、電源電圧変動等）に対して耐性が強いという利点がある。
【０１７２】
すなわち、位相同期回路ＰＳ１４において、位相比較器１１ｒと可変遅延発生器１２ｒと発振器４１とによって構成されている基準電圧発生器のうちで、可変遅延発生器１２ｒは、入力信号ＶINを任意時間遅延させる可変遅延手段の例であり、発振器４１は、上記可変遅延手段の遅延量を周期的に制御するために所定の周波数の信号を発振する発振手段の例であり、位相比較器１１ｒは、入力信号ＶINの位相と上記可変遅延手段の出力の位相とを比較する第２の位相比較器の例である。
【０１７３】
図３３は、本発明の第１５の実施例である位相同期回路ＰＳ１５を示すブロック図である。
【０１７４】
位相同期回路ＰＳ１５は、位相比較器１ｓと、ループフィルタ２ｓと、電圧制御発振器３ｓと、電圧追尾回路ＶＴ１５と、信号入力端子７ｓと、信号出力端子９ｓとを有する。
【０１７５】
電圧追尾回路ＶＴ１５は、位相比較器１１ｓと、差動増幅器４ｓと、フィルタ５ｓと、加算器６ｓと、発振器４２とによって構成されている。また、位相比較器１１ｓと発振器４２とは、基準電圧発生器を構成している。
【０１７６】
位相同期回路ＰＳ１５は、位相同期回路ＰＳ１４と比較して、基準電圧の発生方法が異なる。位相同期回路ＰＳ１４では、可変遅延発生器１２ｒを使用しているのに対して、位相同期回路ＰＳ１５では、遅延発生器を用いず、発振器４２出力を位相比較器１１ｓに直接に入力する構成になっている、発振器４２の発振周波数が信号入力７ｓの周波数（またはビットレート）と無関係に決定されるので、位相比較器１１ｓは、デューティ比が０％から１００％までのランダムな値を移り変わる矩形波を出力する。このようにして、位相同期回路ＰＳ１５における基準電圧発生器の出力は、デューティ比がランダムに変化する矩形波となるので、ハイ、ローの出現確率はほぼ等しくなり、デューティ比を５０％に固定する場合（位相同期回路ＰＳ７）とほぼ等しい直流成分を含むことになる。したがって、位相同期回路ＰＳ１５における基準電圧発生器は、電圧追尾回路ＶＴ１５の基準電圧を発生することができる。
【０１７７】
なお、図３３に示す位相同期回路ＰＳ１５の構成では、位相比較器１１ｓの出力信号、位相比較器１ｓの出力信号は、ともにパルス信号となるが、差動増幅器４ｓの入力にそれぞれフィルタを挿入することによって直流成分のみを取出し、この直流信号を差動増幅器４ｓに入力するようにしてもよい。
【０１７８】
位相同期回路ＰＳ１５における基準電圧発生器は、位相同期回路ＰＳ１４における基準電圧発生器と比較して、回路構成が簡単であり小型化に優れていことに加え、位相比較器１１ｓ出力のデューティ比が０％から１００％まで理想的に網羅されるので、ハイとローの出現確立をより精度良く５０％に近付けることが可能となり、電圧追尾回路ＶＴ１５の基準電圧を、より安定して発生することができる。
【０１７９】
位相同期回路ＰＳ１５において、位相比較器１１ｓと発振器４２とによって構成されている基準電圧発生器のうちで、発振器４２は、所定の周波数の信号を発振する発振手段の例であり、位相比較器１１ｓは、上記入力信号ＶINの位相と上記発振手段の出力信号の位相とを比較する第２の位相比較器の例である。
【０１８０】
【発明の効果】
本発明によれば、従来の位相同期回路よりも、ロックレンジが大幅に広くなるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施例である位相同期回路ＰＳ１を示すブロック図である。
【図２】第１の実施例である位相同期回路ＰＳ１がロック状態にある場合に、入力信号７ａ（ＶIN）の周波数に対する位相比較器１ａの出力信号の平均電圧の依存性を示す図である。
【図３】図２に示す特性（ｉ）、（ｉｉ）の信号が入力された場合に、位相同期回路ＰＳ１の要部における信号波形を示す図である。
【図４】本発明の第２の実施例である位相同期回路ＰＳ２を示すブロック図である。
【図５】本発明の第３の実施例である位相同期回路ＰＳ３を示すブロック図である。
【図６】位相同期回路ＰＳ３の要部における信号波形を示す図である。
【図７】本発明の第４の実施例である位相同期回路ＰＳ４を示すブロック図である。
【図８】本発明の第５の実施例である位相同期回路ＰＳ５を示すブロック図である。
【図９】本発明の第６の実施例である位相同期回路ＰＳ６を示すブロック図である。
【図１０】差動積分器２０の構成例を示す回路図である。
【図１１】本発明の第７の実施例である位相同期回路ＰＳ７を示すブロック図である。
【図１２】位相同期回路ＰＳ７における要部の波形を示す図である。
【図１３】本発明の第８の実施例である位相同期回路ＰＳ８を示すブロック図である。
【図１４】従来の位相同期回路ＰＳ１１１の構成を示す図である。
【図１５】従来の位相同期回路ＰＳ１１１の動作を示すタイムチャートである。
【図１６】入力信号７ｉ（ＶIN）の周波数（またはビットレート）を変化させた場合におけるループフィルタ２ｉの出力電圧の変化を示す図である。
【図１７】従来の引込回路を付加した従来の位相同期回路ＰＳ１１２を示すブロック図である。
【図１８】引込回路を付加した従来の位相同期回路ＰＳ１１２における要部の波形を示す図である。
【図１９】本発明の第９の実施例である位相同期回路ＰＳ９を示すブロック図である。
【図２０】位相同期回路ＰＳ９の要部の波形を示す図である。
【図２１】位相同期回路ＰＳ９において、入力信号ＶIN７ｊの周波数と位相比較器１ｊの平均電圧との関係を示す図である。
【図２２】電圧追尾回路ＶＴ９が安定した後の入力信号ＶIN７ｊの周波数と位相比較器１ｊの平均電圧との関係を示す図である。
【図２３】本発明の第１０の実施例である位相同期回路ＰＳ１０を示すブロック図である。
【図２４】シュミット・トリガ回路の例を示す回路図である。
【図２５】位相同期回路ＰＳ１０の要部の波形を示す図である。
【図２６】本発明の第１１の実施例である位相同期回路ＰＳ１１を示すブロック図である。
【図２７】本発明第１１の実施例である位相同期回路ＰＳ１１の要部の波形を示す図である。
【図２８】本発明の第１２の実施例である位相同期回路ＰＳ１２を示すブロック図である。
【図２９】本発明第１２の実施例である位相同期回路ＰＳ１２の要部のロック時の波形を示す図である。
【図３０】本発明の第１３の実施例である位相同期回路ＰＳ１３を示すブロック図である。
【図３１】位相同期回路ＰＳ１３の要部の波形を示す図である。
【図３２】本発明の第１４の実施例である位相同期回路ＰＳ１４を示すブロック図である。
【図３３】本発明の第１５の実施例である位相同期回路ＰＳ１５を示すブロック図である。
【符号の説明】
１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆ、１ｇ、１ｈ、１ｉ、１ｊ、１ｋ、１ｍ、１ｎ、１ｐ、１ｑ…位相比較器、
２ａ、２ｂ、２ｃ、２ｄ、２ｅ、２ｆ、２ｇ、２ｈ、２ｉ、２ｊ、２ｋ、２ｍ、２ｎ、２ｐ、２ｑ…ループフィルタ、
３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆ、３ｇ、３ｈ、３ｉ、３ｊ、３ｋ、３ｍ、３ｎ、３ｐ、３ｑ…電圧制御発振器、
４ａ、４ｂ、４ｃ、４ｄ、４ｅ、４ｆ、４ｇ…差動増幅器、
５ａ、５ｂ、５ｃ、５ｄ、５ｅ、５ｆ、５ｇ…フィルタ、
６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆ、６ｇ、６ｈ、６ｊ、６ｋ、６ｍ、６ｎ、６ｐ、６ｑ、２２ｊ、２２ｋ…加算器、
７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆ、７ｇ、７ｈ、７ｉ、７ｊ、７ｋ、７ｍ、７ｎ、７ｐ、７ｑ…信号入力端子、
８ａ、８ｂ、８ｃ、８ｄ、８ｅ、８ｆ、８ｊ、８ｋ、８ｍ、８ｎ、８ｐ、８ｑ…基準電圧発生器、
９ａ、９ｂ、９ｃ、９ｄ、９ｅ、９ｆ、９ｇ、９ｈ、９ｉ、９ｊ、９ｋ、９ｍ、９ｎ、９ｐ、９ｑ…信号出力端子、
１０ｃ、１０ｄ…フィルタ、
１１ｆ、１１ｇ…位相比較器、
１２ｆ、１２ｇ…遅延発生器、
１３…オペアンプ、
１４、１５、３３、３４…抵抗器、
１６…容量、
１７、１８…入力端子、
１９…出力端子、
２０、２０ｊ、２０ｋ、２０ｍ…差動積分器、
２１ｊ、２１ｋ、２１ｍ、２１ｎ…ロック検出器、
２３ｊ、２３ｎ、２３ｐ、２３ｑ…パルス発生器、
２４ｊ、２４ｎ、２４ｐ、２４ｑ…計数回路、
２４ｊ、２５ｎ、２５ｐ、２５ｑ…Ｄ／Ａ変換器、
２６ｋ、２６ｍ…シュミット・トリガ回路、
２７ｋ…積分器、
２８…電圧保持回路、
２９…スイッチ、
３０…インバータ、
３２、３７、３８、４１ｐ、４１ｑ…コンパレータ、
３５…上限値設定器、
３６…下限値設定器、
３９…セットリセットフリップフロップ（ＳＲ−ＦＦ）、
４０ｐ、４０ｑ…電圧差検出器、
４１…発振器、
４２…発振器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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