(57)【特許請求の範囲】
【請求項１】
第１電位線と、
一対の出力線と、
前記第１電位線と前記一対の出力線との間にそれぞれに介設される１対の第１トランジスタと、
第２電位線と、
前記第２電位線と前記一対の出力線との間にそれぞれに介設される１対の第２トランジスタと、
前記１対の出力線にそれぞれに接続する１対の電圧制御電流源と、
前記一対の電圧制御電流源の出力側に接続する第３電位線とを含み、
前記一対の第２トランジスタのゲートにはそれぞれに入力電圧が印加され、
前記一対の第１トランジスタのゲートはそれぞれに前記一対の出力線に短絡し、
前記一対の電圧制御電流源の一方は前記一対の出力線の他方の出力電圧により制御され、前記一対の電圧制御電流源の他方は前記一対の出力線の一方の出力電圧により制御されることを特徴とするリングオシレータ用遅延回路。
【請求項２】
請求項１において、前記第１トランジスタはＰＭＯＳトランジスタであり且つ前記第２トランジスタはＮＭＯＳトランジスタであり、又は前記第１トランジスタはＮＭＯＳトランジスタであり且つ前記第２トランジスタはＰＭＯＳトランジスタであることを特徴とするリングオシレータ用遅延回路。
【請求項３】
請求項１において、前記第３電位線は前記第１電位線であり、前記１対の電圧制御電流源は１対の第３のトランジスタであり、前記１対の第３のトランジスタの一方は前記一対の出力線の一方と前記第１電位線との間に介設され且つそのゲートが前記１対の出力線の他方に接続され、前記１対の第３のトランジスタの他方は前記一対の出力線の他方と前記第１電位線との間に介設され且つそのゲートが前記１対の出力線の一方に接続されたことを特徴とするリングオシレータ用遅延回路。
【請求項４】
請求項１において、前記第３電位線は接地線であり、前記１対の電圧制御電流源は１対の第３のトランジスタであり、前記１対の第３のトランジスタの一方は前記一対の出力線の一方と前記第３電位線との間に介設され且つそのゲートが前記１対の出力線の他方に接続され、前記１対の第３のトランジスタの他方は前記１対の出力線の他方と前記第１電位線との間に介設され且つそのゲートが前記１対の出力線の一方に接続されたことを特徴とするリングオシレータ用遅延回路。
【請求項５】
請求項１において、前記一対の第2のトランジスタをバイアスするバイアストランジスタを更に有し、２つの前記第２トランジスタのゲートにそれぞれに印加される入力電圧がＶ１，Ｖ２で表わされ、前記入力電圧Ｖ１，Ｖ２に関する同相入力電圧がＶＩＱで表わされ、前記入力電圧Ｖ１，Ｖ２の入力差の形で含まれる差動入力電圧がΔＶＩで表わされ、前記出力線に現れる２つの出力電圧がＶｏ１，Ｖｏ２で表わされ、前記出力電圧Ｖｏ１，Ｖｏ２に共通に含まれる同相出力電圧がＶＯＱで表わされ、前記出力電圧Ｖｏ１，Ｖｏ２の出力差の形で含まれる差動出力電圧がΔＶＯで表わされ、前記第１トランジスタのトランスコンダクタンスがＧｍｐで表わされ、前記第２トランジスタのトランスコンダクタンスがＧｍｎで表わされ、前記出力線と前記第３電位線との間のトランスコンダクタンスがＧｍで表わされ、設計定数として前記バイアス・トランジスタのドレイン・ソース間のコンダクタンスがＧｄｓで表わされ、当該回路の同相利得ＶＯＱ／ＶＩＱは、式：
ＶＯＱ／ＶＩＱ＝−（Ｇｍｎ＊Ｇｄｓ／２）／｛（Ｇｍｐ＋Ｇｍ）＊（Ｇｍｎ＋Ｇｄｓ／２）｝.
で求められ、Ｇｍｎ＞＞Ｇｄｓ／２であるように前記設計定数が定められ、前記式は、Ｇｍｎが消去されて、式：
ＶＯＱ／ＶＩＱ＝−（Ｇｄｓ／２）／（Ｇｍｐ＋Ｇｍ）．
によりよい近似で再表現され、前記同相利得が十分に小さくなるように前記設計定数Ｇｄｓが更に適正に設定されていることを特徴とするリングオシレータ用遅延回路。
【請求項６】
請求項５において、差動利得ΔＶＯ／ΔＶＩは、式：
ΔＶＯ／ΔＶＩ＝Ｇｍｎ／（Ｇｍｐ−Ｇｍ）．
で表わされ、Ｇｍｎ＞（Ｇｍｐ−Ｇｍ）であるようにパラメータＧｍｎ，Ｇｍｐ，Ｇｍの値が設定されていることを特徴とするリングオシレータ用遅延回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、リングオシレータ用遅延回路に関し、特に、ＣＭＯＳ集積化が可能であり、ＶＣＯ（Ｖｏｌｔａｇｅ−ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）をリングオシレータで実現するＣＭＯＳ集積化ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）への適用に適しているリングオシレータ用遅延回路に関する。
【０００２】
【従来の技術】
ＣＭＯＳ集積回路に適したＰＬＬ回路のリングオシレータには、リングオシレータ用遅延回路が用いられる。このようなリングオシレータ用遅延回路は、一般的には、単一入力・単一出力型、又は、差動入力・差動出力型の回路構成を有し利得が１以上である増幅回路が用いられている。リングオシレータ用遅延回路は、近年、集積回路化に適した回路構成であるＣＭＯＳ回路でその実現が可能であること、且つ、温度プロセス変動に対しその回路が持つ入出力間の遅延時間が電子的に調整可能であることが要求されている。
【０００３】
このような要求に応えるためのリングオシレータ用遅延回路が、文献（＊１）により知られている。
（＊１）：アイ・イー・イー・イー・ジャーナル・オブ・ソリッド・ステート・サーキッツ、第ＳＣ−２５巻、第６号、第１３８５〜１３９４頁、１９９０年１２月。
この文献に開示されているリングオシレータ用遅延回路は、図８に示されるように、基準電圧回路１０１を用いてＰＭＯＳトランジスタＭＰ１１、ＭＰ１２を三極管領域に常にバイアスすることにより、同相利得を１以下に抑制して差動信号成分でのみ発振するように工夫されている。この公知技術は、更に、ＶＢＩＡＳ端子の電圧により当該遅延回路の入力電圧−出力電圧間の応答時間である遅延時間が可変である。この公知技術は、このように、ＣＭＯＳ集積回路化に適したリングオシレータ用遅延回路として形成されている。
【０００４】
同相利得が１以上である遅延回路を用いてリングオシレータを構成しその遅延回路を図４に示されるように奇数個用いると、そのリングオシレータの同相信号成分のループ利得が１以上になって、出力信号には差動信号成分による発振出力だけでなく同相信号成分の発振出力も含まれる。同相利得が１以上である遅延回路を用いてリングオシレータを構成しその遅延回路を図５に示されるように偶数個用いると、同様に、そのリングオシレータの同相信号成分のループ利得が１以上になり、この場合は、双安定な回路が形成されて、そのリングオシレータの出力電圧は、最終的には高電位側ＶＤＤ又は低電位側ＶＳＳのいずれかの電圧状態になる。通常、差動入力−差動出力型遅延回路を用いるリングオシレータは、差動信号成分で発振するように設計されているので、同相信号成分のループ利得は１以下に設定されており、同相信号成分による発振出力の不安定化の影響を取り除くことが必要である。
【０００５】
図８に示される技術は、負荷であるＰＭＯＳトランジスタＭＰ１１，ＭＰ１２のそれぞれのドレイン・ソース間コンダクタンスを意図的に高くすることにより、その同相利得が１以上になることを防いでいる。より具体的には、その負荷であるＰＭＯＳトランジスタＭＰ１１，ＭＰ１２を常に三極管領域動作となるようにそのＰＭＯＳトランジスタＭＰ１１，ＭＰ１２のゲート電圧を設定している。一般に、ＭＯＳトランジスタのドレイン・ソース間コンダクタンスに関して、三極管領域におけるドレイン・ソース間コンダクタンスと比較して、飽和領域におけるドレイン・ソース間コンダクタンスは非常に小さく、ＰＭＯＳトランジスタＭＰ１１とＰＭＯＳトランジスタＭＰ１２が三極管領域から外れて飽和領域で動作する場合、同相利得が１以上になり、このようなトランジスタでリングオシレータを構成すれば、図４に示されるような奇数段構成のリングオシレータは、同相信号成分で発振する状態がありうる。更に、差動入力と差動出力を持つ回路である図８の回路は、図５に示されるような偶数段構成のリングオシレータを実現することができるが、その遅延回路の同相利得が１以上である場合、双安定な回路になって発振が行われない状態がありうる。
【０００６】
このような状態になると、ＰＭＯＳトランジスタを三極管領域で常に動作させるために、このＰＭＯＳトランジスタのゲート電圧には、温度変動及びプロセス変動に対して常に一定電圧を供給する基準電圧回路が必要であり、その結果、チップ面積が増大するという問題が派生する。
【０００７】
基準電圧回路を用いることなく、１以上の差動利得と１以下の同相利得を容易に実現することが望まれる。更に、１以上の差動利得と１以下の同相利得を実現することにより、ＣＭＯＳ集積化に適したリングオシレータ用遅延回路の提供が望まれる。
【０００８】
【発明が解決しようとする課題】
本発明の課題は、基準電圧回路を用いることなく、１以上の差動利得と１以下の同相利得を容易に実現することができるリングオシレータ用遅延回路を提供することにある。
本発明の他の課題は、１以上の差動利得と１以下の同相利得を実現することにより、ＣＭＯＳ集積化に適したリングオシレータ用遅延回路を提供することにある。
【０００９】
【課題を解決するための手段】
その課題を解決するための手段が、下記のように表現される。その表現中の請求項対応の技術的事項には、括弧（）つきで、番号、記号等が添記されている。その番号、記号等は、請求項対応の技術的事項と実施の複数・形態のうちの少なくとも１つの形態の技術的事項との一致・対応関係を明白にしているが、その請求項対応の技術的事項が実施の形態の技術的事項に限定されることを示すためのものではない。
【００１０】
本発明によるリングオシレータ用遅延回路は、第１電位線（ＶＤＤ）と、一対の出力線（２Ａ，２Ｂ）と、第１電位線（ＶＤＤ）と一対の出力線（２Ａ，２Ｂ）との間にそれぞれに介設される１対の２つの第１トランジスタ（ＭＰ１，ＭＰ２）と、第２電位線（５）と、第２電位線（５）と一対の出力線（２Ａ，２Ｂ）との間にそれぞれに介設される１対の２つの第２トランジスタ（ＭＮ１，ＭＮ２）とからなり、第１トランジスタ（ＭＰ１，ＭＰ２）のそれぞれのゲートが一対の出力線（２Ａ，２Ｂ）にそれぞれに接続され、２つの第１トランジスタ（ＭＰ１，ＭＰ２）は中心対称に接続され、２つの第２トランジスタ（ＭＮ１，ＭＮ２）は中心対称に接続され、更に、第３電位線（図２，図３，図７の接地線又は図６のＶＤＤ）からなり、一対の出力線（２Ａ，２Ｂ）は第３電位線（図２，図３，図７の接地線又は図６のＶＤＤ）に接続されている。このような回路は、１以上の差動利得と１以下の同相利得を容易に実現することができる。
【００１１】
第１トランジスタ（ＭＰ１，ＭＰ２）がＰＭＯＳトランジスタであれば第２トランジスタ（ＭＮ１，ＭＮ２）はＮＭＯＳトランジスタであり、第１トランジスタ（ＭＰ１，ＭＰ２）がＮＭＯＳトランジスタであれば第２トランジスタはＰＭＯＳトランジスタであることが好ましい。更に、一対の出力線（２Ａ，２Ｂ）と第１電位線との間に介設される一対の第３トランジスタ（ＭＰ３，ＭＰ４）を設けることが好ましい。この場合、第１トランジスタ（ＭＰ１，ＭＰ２）のゲートが第３トランジスタ（ＭＰ３，ＭＰ４）のゲートにそれぞれに中心対称に接続されている。更に、一対の出力線（２Ａ，２Ｂ）と第３電位線との間に介設される一対の第４トランジスタ（ＭＮ３，ＭＮ４）を設けることも好ましい。この場合、第４トランジスタ（ＭＮ３，ＭＮ４）のゲートが出力線（２Ａ，２Ｂ）にそれぞれに接続されている。
【００１２】
２つの第２トランジスタ（ＭＮ１，ＭＮ２）のゲートにそれぞれに印加される入力電圧がＶ１，Ｖ２で表され、入力電圧Ｖ１，Ｖ２に関する同相入力電圧がＶＩＱで表わされ、２つの入力Ｖ１，Ｖ２の入力差の形で含まれる差動入力電圧がΔＶＩで表され、出力線（２Ａ，２Ｂ）に現れる２つの出力電圧がＶｏ１，Ｖｏ２で表され、出力電圧Ｖｏ１，Ｖｏ２に共通に含まれる同相出力電圧がＶＯＱで表され、出力電圧Ｖｏ１，Ｖｏ２の出力差の形で含まれる差動出力電圧がΔＶＯで表わされ、第１トランジスタ（ＭＰ１，ＭＰ２）のトランスコンダクタンスがＧｍｐで表され、第２トランジスタ（ＭＮ１，ＭＮ２）のトランスコンダクタンスがＧｍｎで表され、出力線（２Ａ，２Ｂ）と第３電位線との間のトランスコンダクタンスがＧｍで表される。
【００１３】
設計定数としてのコンダクタンスがＧｄｓに設定されれば、当該回路の同相利得ＶＯＱ／ＶＩＱは、次式：ＶＯＱ／ＶＩＱ＝−（Ｇｍｎ＊Ｇｄｓ／２）／｛（Ｇｍｐ＋Ｇｍ）＊（Ｇｍｎ＋Ｇｄｓ／２）｝で求められる。Ｇｍｎ＞＞Ｇｄｓ／２であるようにその設計定数が定められると、この式はＧｍｎが消去されて、近似式：ＶＯＱ／ＶＩＱ＝−（Ｇｄｓ／２）／（Ｇｍｐ＋Ｇｍ）が得られる。この同相利得が十分に小さくなるように設計定数Ｇｄｓを更に適正に設定することができる。この場合、差動利得ΔＶＯ／ΔＶＩは、次式：ΔＶＯ／ΔＶＩ＝Ｇｍｎ／（Ｇｍｐ−Ｇｍ）で表される。Ｇｍｎ＞（Ｇｍｐ−Ｇｍ）であるようにパラメータＧｍｎ，Ｇｍｐ，Ｇｍの値が設定される。更に、第４電位線（ＶＳＳ）と、第４電位線（ＶＳＳ）と第２電位線との間に介設されるバイアス・トランジスタ（ＭＮＢ）とからなり、バイアス・トランジスタ（ＭＮＢ）のドレイン・ソース間コンダクタンスが設計定数Ｇｄｓに一致している。このような回路は、１以上の差動利得と１以下の同相利得を確実に実現している。
【００１４】
【発明の実施の形態】
図に一致対応して、本発明によるリングオシレータ用遅延回路の実施の形態は、ソース結合対回路が設けられている。そのソース結合対回路は、第１ＮＭＯＳトランジスタＭＮ１と第２ＮＭＯＳトランジスタＭＮ２とが、ソース対結合している。バイアス電流源用ＮＭＯＳトランジスタＭＮＢが、第１ＮＭＯＳトランジスタＭＮ１と第２ＮＭＯＳトランジスタＭＮ２に接続している。バイアス電流源用ＮＭＯＳトランジスタＭＮＢは、第１ＮＭＯＳトランジスタＭＮ１と第２ＮＭＯＳトランジスタＭＮ２とにバイアス電流を供給する電流源である。
【００１５】
出力負荷として作用する第１ＰＭＯＳトランジスタＭＰ１と第２ＰＭＯＳトランジスタＭＰ２とが、出力線２に接続している。第１ＰＭＯＳトランジスタＭＰ１と第２ＰＭＯＳトランジスタＭＰ２は、高電位側電源線ＶＤＤと出力線２の間に介設されている。
【００１６】
出力線２は、第２出力線２Ｂと第１出力線２Ａとから形成されている。第２出力線２Ｂは第１ＰＭＯＳトランジスタＭＰ１の第１ゲート３Ａに短絡し、第１出力線２Ａは第２ＰＭＯＳトランジスタＭＰ２の第２ゲート３Ｂに短絡している。第１ＰＭＯＳトランジスタＭＰ１と第２ＰＭＯＳトランジスタＭＰ２は、それらのそれぞれの第１ゲート３Ａ、第２ゲート３Ｂがそれらのそれぞれのドレイン４Ａ，４Ｂに短絡している。
【００１７】
第１電圧制御電流源Ｉ１、第２電圧制御電流源Ｉ２が、出力線２に接続されている。第１電圧制御電流源Ｉ１と第２電圧制御電流源Ｉ２は、出力電圧節点と任意の定電位に接続され、出力電圧により制御される。バイアス電源ＶＢＩＡＳが、バイアス電流源用ＮＭＯＳトランジスタＭＮＢのゲートに接続されている。
【００１８】
バイアス電源ＶＢＩＡＳは、バイアス電流源用ＮＭＯＳトランジスタＭＮＢが飽和領域になるようにバイアスする。バイアス電流源用ＮＭＯＳトランジスタＭＮＢは、第１ＮＭＯＳトランジスタＭＮ１と第２ＮＭＯＳトランジスタＭＮ２を対接合している対接合線５と低電位側電源線ＶＳＳとの間に介設されている。
【００１９】
第１ＮＭＯＳトランジスタＭＮ１のゲートと第２ＮＭＯＳトランジスタＭＮ２のゲートに、第１入力電圧Ｖ１と第２入力電圧Ｖ２とがそれぞれに入力される。第１ＮＭＯＳトランジスタＭＮ１、第２ＮＭＯＳトランジスタＭＮ２、バイアス電流源用ＮＭＯＳトランジスタＭＮＢが飽和領域にあり、且つ、第１ＮＭＯＳトランジスタＭＮ１と第２ＮＭＯＳトランジスタＭＮ２の電気的特性が等しく、且つ、第１ＰＭＯＳトランジスタＭＰ１と第２ＰＭＯＳトランジスタＭＰ２の電気的特性が等しい場合、第１入力電圧Ｖ１と第２入力電圧Ｖ２に共通に含まれる信号である同相信号入力に対して、１組の左右の第１ＮＭＯＳトランジスタＭＮ１と第２ＮＭＯＳトランジスタＭＮ２、１組の左右の第１ＰＭＯＳトランジスタＭＰ１と第２ＰＭＯＳトランジスタＭＰ２、及び、左右の１組の第１電圧制御電流源Ｉ１と第２電圧制御電流源Ｉ２は、それぞれに対称に動作する。このように対称に動作する当該遅延回路は、その回路の対称中心線で２分した図２に示される片側のみの回路で表現することができる。
【００２０】
図２に示される回路は、同相信号成分に着目すれば、図１の回路の片側分に等価である等価回路に相当している。図２のその等価回路で、第１ＮＭＯＳトランジスタＭＮ１のトランスコンダクタンスをＧｍｎで表し、第１ＰＭＯＳトランジスタＭＰ１のトランスコンダクタンスをＧｍｐで表し、第１電圧制御電流源Ｉ１のトランスコンダクタンスをＧｍで表し、バイアス電流源用ＮＭＯＳトランジスタＭＮＢのドレイン・ソース間コンダクタンスをＧｄｓで表し、同相信号成分に対するコンダクタンス成分をｙ３で表す。同相信号成分に対するコンダクタンス成分は、バイアス電流源用ＮＭＯＳトランジスタＭＮＢのドレイン・ソース間コンダクタンスの半分のコンダクタンスのみ同相信号成分に対して寄与するので、ｙ３＝Ｇｄｓ／２となる。
【００２１】
同様に、第１ＮＭＯＳトランジスタＭＮ１、第２ＮＭＯＳトランジスタＭＮ２、バイアス電流源用ＮＭＯＳトランジスタＭＮＢが飽和領域にあり、且つ、第１ＮＭＯＳトランジスタＭＮ１と第２ＮＭＯＳトランジスタＭＮ２の電気的特性が等しく、且つ、第１ＰＭＯＳトランジスタＭＰ１と第２ＰＭＯＳトランジスタＭＰ２の電気的特性が等しい場合、第１入力電圧Ｖ１と第２入力電圧Ｖ２の入力差の形で含まれる信号成分である差動信号入力に対しては、１組の左右の第１ＮＭＯＳトランジスタＭＮ１と第２ＮＭＯＳトランジスタＭＮ２、１組の左右の第１ＰＭＯＳトランジスタＭＰ１と第２ＰＭＯＳトランジスタＭＰ２、及び、左右の１組の第１電圧制御電流源Ｉ１と第２電圧制御電流源Ｉ２は、それぞれに逆向きの動作をする。このように逆向きの動作をする第１ＮＭＯＳトランジスタＭＮ１と第２ＮＭＯＳトランジスタＭＮ２は、それらのそれぞれのソース電位が等価的に接地電位であると考えることができ、図３に示される片側のみの回路で表現することができる。
【００２２】
図３に示される回路は、差動信号成分に着目すれば、図１の回路の片側分に等価である等価回路に相当している。図２の等価回路と同じく、図３の等価回路でも、第１ＮＭＯＳトランジスタＭＮ１のトランスコンダクタンスは既述のＧｍｎで表され、第１ＰＭＯＳトランジスタＭＰ１のトランスコンダクタンスは既述のＧｍｐで表され、第１電圧制御電流源Ｉ１のトランスコンダクタンスは既述のＧｍで表わされる。
【００２３】
第１ＰＭＯＳトランジスタＭＰ１は、そのゲートとドレインが短絡されているので、常に飽和領域で動作し、そのコンダクタンスｙ１は、トランスコンダクタンスＧｍｐに等しい。２つの入力Ｖ１，Ｖ２に含まれる同相入力電圧をＶＩＱで表し、２つの入力Ｖ１，Ｖ２の入力差の形で含まれる信号成分である差動入力電圧をΔＶＩで表して、同相入力電圧と差動入力電圧を次式により定義する。
同相入力電圧：ＶＩＱ＝（Ｖ１＋Ｖ２）／２，・・・（１）
差動入力電圧：ΔＶＩ＝（Ｖ１−Ｖ２）．・・・（２）
【００２４】
同様に、２つの出力Ｖｏ１，Ｖｏ２に共通に含まれる信号成分である同相出力電圧をＶＯＱで表し、２つの出力Ｖｏ１，Ｖｏ２の出力差の形で含まれる信号成分である差動出力電圧をΔＶＯで表して、同相出力電圧と差動出力電圧を次式により定義する。
同相出力電圧：ＶＯＱ＝（Ｖｏ１＋Ｖｏ２）／２，・・・（３）
差動出力電圧：ΔＶＯ＝（Ｖｏ１−Ｖｏ２）．・・・（４）
【００２５】
このような定義に従うと、入力電圧Ｖ１，Ｖ２と出力電圧Ｖｏ１，Ｖｏ２は、それぞれに、次式により表される。
Ｖ１＝ΔＶＩ／２＋ＶＩＱ，・・・（５）
Ｖ２＝−ΔＶＩ／２＋ＶＩＱ，・・・（６）
Ｖｏ１＝ΔＶＯ／２＋ＶＯＱ，・・・（７）
Ｖｏ２＝−ΔＶＩ／２＋ＶＯＱ．・・・（８）
【００２６】
図２に示される同相成分の等価回路で、ｙ３のコンダクタンス間電圧をＶＸで表せば、ＶＸは次式で表される。
ＶＸ＝Ｇｍｎ＊ＶＩＱ／（Ｇｍｎ＋Ｇｄｓ／２）・・・（９）
同相出力電圧ＶＯＱが現れる出力節点に関して、次式が成立する。
Ｇｍｎ＊（ＶＩＱ−ＶＸ）＋Ｇｍｐ＊ＶＯＱ＋Ｇｍ＊ＶＯＱ＝０．・・・（１０）
同相利得をＶＯＱ／ＶＩＱと定義すれば、式（１０）から、
ＶＯＱ／ＶＩＱ＝−（Ｇｍｎ＊Ｇｄｓ／２）／｛（Ｇｍｐ＋Ｇｍ）＊（Ｇｍｎ＋Ｇｄｓ／２）｝．・・・（１１）
【００２７】
一般に、飽和領域にバイアスされたＭＯＳトランジスタに関して、トランスコンダクタンスは、ドレイン・ソース間コンダクタンスに比較して十分に大きい。更に、バイアス電流源用ＮＭＯＳトランジスタＭＮＢは電流源として作用するので、そのドレイン・ソース間コンダクタンスは十分に小さくなるように、ゲート電圧ＶＢＩＡＳが通常は設定されている。従って、Ｇｍｎ＞＞Ｇｄｓ／２、であると考えることができる。式（１１）は、次式のように簡略化される。
【００２８】
ＶＯＱ／ＶＩＱ＝−（Ｇｄｓ／２）／｛（Ｇｍｐ＋Ｇｍ）＜＜１．・・・（１２）
このように利得は、１よりも十分に小さい。同様に、図３で示される差動信号成分の等価回路では、差動出力電圧ΔＶＯが現れる出力接点に関して、次式が成立する。
Ｇｍｎ＊（ΔＶＩ／２）＋Ｇｍｐ＊（−ΔＶＯ／２）＋Ｇｍ＊（ΔＶＯ／２）＝０．・・・（１３）
差動利得ΔＶＯ／ΔＶＩについては、
ΔＶＯ／ΔＶＩ＝Ｇｍｎ／（Ｇｍｐ−Ｇｍ）．・・・（１４）
式（１４）から明らかなように、
Ｇｍｎ＞（Ｇｍｐ−Ｇｍ）、・・・（１５）
であるように選ぶことにより、差動利得を１以上にすることができる。
【００２９】
第１ＰＭＯＳトランジスタＭＰ１と第２ＰＭＯＳトランジスタＭＰ２のトランスコンダクタンスＧｍｐと電圧制御電流源Ｉ１，Ｉ２のトランスコンダクタンスＧｍを近い値に設定することにより、差動利得を１以上の値で任意に設定可能である。一般に、ＭＯＳトランジスタは、ゲートの形状であるチャンネル幅及びチャンネル長さを調整することにより、そのトランスコンダクタンスを任意の値に設計可能である。従って、設計者はＮＭＯＳトランジスタＭＮ１，ＭＮ２、ＰＭＯＳトランジスタＭＰ１，ＭＰ２のゲート形状を調整することにより、式（１５）の関係を容易に得ることができる。
【００３０】
図１に示される実施の形態では、ＮＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮＢをそれぞれにＰＭＯＳトランジスタに、ＰＭＯＳトランジスタＭＰ１，ＭＰ２をそれぞれにＮＭＯＳトランジスタに取り替えることができる。その場合、電圧制御電流源Ｉ１，Ｉ２は、電圧出力節点に対して注入電流源型になる。
【００３１】
本発明による既述のリングオシレータ用遅延回路を用いれば、図４に示される３個の遅延回路であるＤＥＬＡＹ０、ＤＥＬＡＹ１、ＤＥＬＡＹ２により奇数段のリングオシレータを構成した場合、ループ利得が差動信号成分で１以上、同相信号成分で１以下に設定することができるので、同相信号成分での発振を抑えることができ、差動信号成分のみ発振するリングオシレータを実現することができる。
【００３２】
同様に、図５に示される４個の遅延回路ＤＥＬＡＹ０、ＤＥＬＡＹ１、ＤＥＬＡＹ２、ＤＥＬＡＹ３により偶数段のリングオシレータを構成した場合、上述の奇数段のリングオシレータと同様にループ利得が差動信号成分で１以上、同相信号成分で１以下にすることができるので、同相信号成分に対して双安定な状態を抑制することができ、差動信号成分でのみ発振するリングオシレータを実現することができる。遅延回路の個数は、３、４に限られず、任意に増加させることができる。
【００３３】
本発明によるリングオシレータ用遅延回路は、従来技術で実現されているリングオシレータ用遅延回路と同じく、ＶＢＩＡＳ端子の電圧で回路のバイアスを調整することにより、その入力電圧−出力電圧の応答時間である遅延時間を可変にすることができる。リングオシレータの発振周波数は、遅延回路が持つ遅延時間とループ内に存在する遅延回路の個数により決まるので、本発明による遅延回路を用いて実現するリングオシレータは、電子的にその発振周波数を制御することができる。従って、本発明によるリングオシレータ用遅延回路は、ＰＬＬの基本構成素子であるＶＣＯへの応用に適している。遅延回路を用いたリングオシレータの原理、リングオシレータのＰＬＬへの応用については、当該技術分野では周知であり、その記述は省略されている。
【００３４】
図６は、本発明による既述の実施の形態を更に具体化した回路構成を示している。第１ＮＭＯＳトランジスタＭＮ１、第２ＮＭＯＳトランジスタＭＮ２、第１ＰＭＯＳトランジスタＭＰ１、第２ＰＭＯＳトランジスタＭＰ２の相互接続関係、入力電圧Ｖ１、Ｖ２の作用点、出力電圧Ｖｏ１，Ｖｏ２の端子点と第１ＮＭＯＳトランジスタＭＮ１、第２ＮＭＯＳトランジスタＭＮ２、第１ＰＭＯＳトランジスタＭＰ１、第２ＰＭＯＳトランジスタＭＰ２の接続関係、第１ＮＭＯＳトランジスタＭＮ１、第２ＮＭＯＳトランジスタＭＮ２、第１ＰＭＯＳトランジスタＭＰ１、第２ＰＭＯＳトランジスタＭＰ２に対する高電位側電源線ＶＤＤ，出力線２、対接合線５、低電位側電源線ＶＳＳの配線関係は、図１のそれらと全く同じである。
【００３５】
第２出力線２Ｂは、第３ＰＭＯＳトランジスタＭＰ３を介して高電位側電源線ＶＤＤに接続されている。第１出力線２Ａは、第４ＰＭＯＳトランジスタＭＰ４を介して高電位側電源線ＶＤＤに接続されている。第３ＰＭＯＳトランジスタＭＰ３のゲートは、第２ＰＭＯＳトランジスタＭＰ２のゲートとドレインに接続されている。第４ＰＭＯＳトランジスタＭＰ４のゲートは、第１ＰＭＯＳトランジスタＭＰ１のゲートとドレインに接続されている。第３，４ＰＭＯＳトランジスタＭＰ３，４は、出力電圧を検出して電流に変換する電圧制御電流源である。ＶＢＩＡＳは、バイアス電流源用ＮＭＯＳトランジスタＭＮＢの電流を制御するバイアス電源線である点も、図１のそれに同じである。
【００３６】
図１に示される出力電圧Ｖｏ１を検出して電流に変換する電圧制御電流源Ｉ１を第３ＰＭＯＳトランジスタＭＰ３に置換し、図１に示される出力電圧Ｖｏ２を検出して電流に変換する電圧制御電流源Ｉ２を第４ＰＭＯＳトランジスタＭＰ４に置換することにより、図６に示される実施の形態が実現している。
【００３７】
図６に示される回路に関して、第１ＮＭＯＳトランジスタＭＮ１と第２ＮＭＯＳトランジスタＭＮ２のチャンネル幅とチャンネル長さは、両トランジスタが同一の電気的特性を得るように、両トランジスタで同じに設定されている。同様に、第１ＰＭＯＳトランジスタＭＰ１と第２ＰＭＯＳトランジスタＭＰ２のチャンネル幅とチャンネル長さは、両トランジスタが同一の電気的特性を得るように、両トランジスタで同じに設定されている。更に同様に、第３ＰＭＯＳトランジスタＭＰ３と第４ＰＭＯＳトランジスタＭＰ４のチャンネル幅とチャンネル長さは、両トランジスタが同一の電気的特性を得るように、両トランジスタで同じに設定されている。
【００３８】
トランジスタＭＮ１，ＭＮ２，ＭＮＢがそれぞれに飽和領域にある場合、第１入力電圧Ｖ１と第２入力電圧Ｖ２に共通に含まれる信号である同相信号入力に対して、１組の左右の第１ＮＭＯＳトランジスタＭＮ１と第２ＮＭＯＳトランジスタＭＮ２、１組の左右の第１ＰＭＯＳトランジスタＭＰ１と第２ＰＭＯＳトランジスタＭＰ２、及び、１組の左右の第３ＰＭＯＳトランジスタＭＰ３と第４ＰＭＯＳトランジスタＭＰ４は、それぞれに対称に動作する。このように対称に動作する当該遅延回路は、その回路の対称中心線で２分した図２に示される片側のみの回路と同一の回路である。
【００３９】
従って、図２に関して、Ｇｍｎは図６中のトランジスタＭＮ１のトランスコンダクタンス、Ｇｍｐは図６中のトランジスタＭＰ１のトランスコンダクタンス、Ｇｍは図６中の第３ＰＭＯＳトランジスタＭＰ３のトランスコンダクタンス、Ｇｄｓは図６中のバイアス電流源用ＮＭＯＳトランジスタＭＮＢのドレイン・ソース間コンダクタンスにそれぞれに置き換えられる。一方、２つの入力差の形で含まれる信号成分である差動信号入力に対しては、図６で、１組の左右のトランジスタＭＮ１とＭＮ２、１組の左右のトランジスタＭＰ１とＭＰ２、及び、１組の左右のトランジスタＭＰ３とＭＰ４は、それぞれに逆向きの動作をするので、図６の第１ＮＭＯＳトランジスタＭＮ１と第２ＮＭＯＳトランジスタＭＮ２のソース電位は等価的に接地と考えることができ、図６に示される実施の形態の回路の差動信号成分について、片側の等価回路は、図３に示される既述の片側の等価回路に同一である。従って、図３に関して、Ｇｍｎは図６中のトランジスタＭＮ１のトランスコンダクタンス、Ｇｍｐは図６中の第１ＰＭＯＳトランジスタＭＰ１のトランスコンダクタンス、Ｇｍは図６中の第３ＰＭＯＳトランジスタＭＰ３のトランスコンダクタンスにそれぞれに置き換えられる。
【００４０】
図６に示される回路に関して、式（１５）が成り立つようにトランジスタＭＮ１，ＭＮ２，ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４のそれぞれのチャンネル幅、チャンネル長さを選べば、図１に示したリングオシレータ用遅延回路と同じ特性を得ることができ、図６の同相利得は式（１２）により、差動利得は式（１４）によりそれぞれに与えられる。
【００４１】
図６に示される実施の形態で、ＰＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４をそれぞれにＮＭＯＳトランジスタに、ＮＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮＢをそれぞれにＰＭＯＳトランジスタで構成することができることは、既述の通りである。
【００４２】
図７は、本発明による既述の実施の形態を更に具体化した他の回路構成を示している。第１ＮＭＯＳトランジスタＭＮ１、第２ＮＭＯＳトランジスタＭＮ２、第１ＰＭＯＳトランジスタＭＰ１、第２ＰＭＯＳトランジスタＭＰ２の相互接続関係、入力電圧Ｖ１、Ｖ２の作用点、出力電圧Ｖｏ１，Ｖｏ２の端子点と第１ＮＭＯＳトランジスタＭＮ１、第２ＮＭＯＳトランジスタＭＮ２、第１ＰＭＯＳトランジスタＭＰ１、第２ＰＭＯＳトランジスタＭＰ２の接続関係、第１ＮＭＯＳトランジスタＭＮ１、第２ＮＭＯＳトランジスタＭＮ２、第１ＰＭＯＳトランジスタＭＰ１、第２ＰＭＯＳトランジスタＭＰ２に対する高圧電位側電源線ＶＤＤ，出力線２、対接合線５、低電位側電源線ＶＳＳの配線関係は、図１のそれらと全く同じである。
【００４３】
第２出力線２Ｂは、第３ＮＭＯＳトランジスタＭＮ３を介して接地線に接続されている。第１出力線２Ａは、第４ＮＭＯＳトランジスタＭＮ４を介して接地線に接続されている。第３ＮＭＯＳトランジスタＭＮ３のゲートは、第２ＰＭＯＳトランジスタＭＰ２のゲートとドレインに接続されている。第４ＮＭＯＳトランジスタＭＮ４のゲートは、第１ＰＭＯＳトランジスタＭＰ１のゲートとドレインに接続されている。第３，４ＮＭＯＳトランジスタＭＮ３，４は、出力電圧を検出して電流に変換する電圧制御電流源である。ＶＢＩＡＳは、バイアス電流源用ＮＭＯＳトランジスタＭＮＢの電流を制御するバイアス電源線である点も、図１のそれに同じである。
【００４４】
図１に示される出力電圧Ｖｏ１を検出して電流に変換する電圧制御電流源Ｉ１を第３ＮＭＯＳトランジスタＭＮ３に置換し、図１に示される出力電圧Ｖｏ２を検出して電流に変換する電圧制御電流源Ｉ２を第４ＮＭＯＳトランジスタＭＮ４に置換することにより、図７に示される実施の形態が実現している。
【００４５】
図７に示される回路に関して、第１ＮＭＯＳトランジスタＭＮ１と第２ＮＭＯＳトランジスタＭＮ２のチャンネル幅とチャンネル長さは、両トランジスタが同一の電気的特性を得るように、両トランジスタで同じに設定されている。同様に、第１ＰＭＯＳトランジスタＭＰ１と第２ＰＭＯＳトランジスタＭＰ２のチャンネル幅とチャンネル長さは、両トランジスタが同一の電気的特性を得るように、両トランジスタで同じに設定されている。更に同様に、第３ＮＭＯＳトランジスタＭＮ３と第４ＮＭＯＳトランジスタＭＮ４のチャンネル幅とチャンネル長さは、両トランジスタが同一の電気的特性を得るように、両トランジスタで同じに設定されている。
【００４６】
トランジスタＭＮ１，ＭＮ２，ＭＮＢがそれぞれに飽和領域にある場合、第１入力電圧Ｖ１と第２入力電圧Ｖ２に共通に含まれる信号である同相信号入力に対して、１組の左右の第１ＮＭＯＳトランジスタＭＮ１と第２ＮＭＯＳトランジスタＭＮ２、１組の左右の第１ＰＭＯＳトランジスタＭＰ１と第２ＰＭＯＳトランジスタＭＰ２、及び、左右の１組の第３ＮＭＯＳトランジスタＭＮ３と第４ＮＭＯＳトランジスタＭＮ４は、それぞれに対称に動作する。このように対称に動作する当該遅延回路は、その回路の対称中心線で２分した図２に示される片側のみの回路と同一の回路である。
【００４７】
従って、図２に関して、Ｇｍｎは図７中のトランジスタＭＮ１のトランスコンダクタンス、Ｇｍｐは図７中のトランジスタＭＰ１のトランスコンダクタンス、Ｇｍは図７中の第３ＮＭＯＳトランジスタＭＮ３のトランスコンダクタンス、Ｇｄｓは図７中のバイアス電流源用ＮＭＯＳトランジスタＭＮＢのドレイン・ソース間コンダクタンスにそれぞれに置き換えられる。一方、２つの入力差の形で含まれる信号成分である差動信号入力に対しては、図７で、１組の左右のトランジスタＭＮ１とＭＮ２、１組の左右のトランジスタＭＰ１とＭＰ２、及び、１組の左右のトランジスタＭＮ３とＭＮ４は、それぞれに逆向きの動作をするので、図７の第１ＮＭＯＳトランジスタＭＮ１と第２ＮＭＯＳトランジスタＭＮ２のソース電位は等価的に接地と考えることができ、図７に示される実施の形態の回路の差動信号成分について、片側の等価回路は、図３に示される既述の片側の等価回路に同一である。従って、図３に関して、Ｇｍｎは図７中のトランジスタＭＮ１のトランスコンダクタンス、Ｇｍｐは図７中の第１ＰＭＯＳトランジスタＭＰ１のトランスコンダクタンス、Ｇｍは図７中の第３ＮＭＯＳトランジスタＭＮ３のトランスコンダクタンスにそれぞれに置き換えられる。
【００４８】
図７に示される回路に関して、式（１５）が成り立つようにトランジスタＭＮ１，ＭＮ２，ＭＰ１，ＭＰ２，ＭＮ３，ＭＮ４のそれぞれのチャンネル幅、チャンネル長さを選べば、図１に示したリングオシレータ用遅延回路と同じ特性を得ることができ、図７の同相利得は式（１２）により、差動利得は式（１４）によりそれぞれに与えられる。
【００４９】
図７で示される実施の形態で、ＮＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４，ＭＮＢをそれぞれにＰＭＯＳトランジスタに、ＰＭＯＳトランジスタＭＰ１，ＭＰ２をそれぞれにＮＭＯＳトランジスタで構成することができることは、既述の通りである。
【００５０】
【発明の効果】
本発明によるリングオシレータ用遅延回路は、１以上の差動利得と１以下の同相利得を容易に実現している。
【図面の簡単な説明】
【図１】図１は、本発明によるリングオシレータ用遅延回路の実施の形態を示す回路図である。
【図２】図２は、図１の回路の同相信号成分について等価な回路を示す回路図である。
【図３】図３は、図１の回路の差動信号成分について等価な回路を示す回路図である。
【図４】図４は、公知のリングオシレータを示す回路図である。
【図５】図５は、公知の他のリングオシレータを示す回路図である。
【図６】図５は、本発明によるリングオシレータ用遅延回路の実施の他の形態を示す回路図である。
【図７】図７は、本発明によるリングオシレータ用遅延回路の実施の更に他の形態を示す回路図である。
【図８】図８は、公知のリングオシレータ用遅延回路を示す回路図である。
【符号の説明】
２Ａ，２Ｂ…一対の出力線
５…第２電位線
ＶＤＤ…第１電位線（第３電位線であることがある）
ＭＰ１，ＭＰ２…第１トランジスタ
ＭＮ１，ＭＮ２…第２トランジスタ
ＭＰ３，ＭＰ４…第３トランジスタ
ＭＮ３，ＭＮ４…第４トランジスタ
Ｖ１，Ｖ２…入力電圧
Ｖｏ１，Ｖｏ２…出力電圧
ＶＩＱ…同相入力電圧
ＶＯＱ…同相出力電圧
ΔＶＩ…差動入力電圧
ΔＶＯ…差動出力電圧
Ｇｍｐ…第１トランジスタのトランスコンダクタンス
Ｇｍｎ…第２トランジスタのトランスコンダクタンス
Ｇｍ…出力線と第３電位線との間のトランスコンダクタンス
Ｇｄｓ…設計定数としてのトランスコンダクタンス
【図１】
0003616268.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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