(57)【特許請求の範囲】
【請求項１】
複数のワード線と、複数のビット線と、該各ワード線および該各ビット線の交差個所にそれぞれ設けられ電気的に外部から閾値電圧を制御できるＭＩＳトランジスタで構成された複数の不揮発性のメモリセルと、選択されたワード線およびビット線の交点に位置するメモリセルにデータを書き込む書き込み回路と、前記メモリセルに保持されたデータを検出して出力するセンスアンプとを具備する半導体記憶装置であって、
前記センスアンプの判定電流を、２つの大きさの異なるロードトランジスタをオンにする組み合せを変化させて、通常のデータ読み出し処理、消去時のベリファイ処理、および、書き込み時のベリファイ処理に対する３つの異なる電流値を生成し、判定処理を実効するようにしたことを特徴とする半導体記憶装置。
【請求項２】
前記ワード線に接続されたセルトランジスタの書き込みベリファイ時および消去ベリファイ時のワード線電圧は、
クランプ回路と、該クランプ回路により生成されたクランプ電圧が供給される発振回路と、該発振回路により駆動される昇圧回路とにより生成され、
前記クランプ回路は、基準電位に接続され、ダイオード接続したＰチャネル型トランジスタおよびＮチャネル型トランジスタにより、前記クランプ電圧を生成することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記昇圧回路は、基準電位から電圧を昇圧することを特徴とする請求項２に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、フラッシュメモリ等の電気的一括消去型の不揮発性半導体記憶装置に関する。
【０００２】
従来、紫外線による消去可能で電気的に書き込み可能な不揮発性半導体記憶装置としてＥＰＲＯＭが使用されており、また、近年、電気的に書き換え可能な不揮発性半導体記憶装置としてフラッシュメモリが注目されている。これらの不揮発性半導体記憶装置における冗長回路および書き込み回路の改良、或いは、過剰消去対策等の改良が要望されている。
【０００３】
【従来の技術】
図１１は本発明の第１の形態が適用される半導体記憶装置に使用するメモリセル（ＭＣ）を示し、電気的一括消去型不揮発性半導体記憶装置（フラッシュメモリ）におけるセルトランジスタ（メモリセルＭＣ）の動作を説明するための図である。同図に示されるように、セルトランジスタは、ソース−ドレイン間にどの領域とも絶縁されたフローティングゲートＦＧが設けられ、該フローティングゲートＦＧの上にコントロールゲートＣＧを形成して構成されている。
【０００４】
書き込み時には、ドレイン領域ＤＤに印加するドレイン電圧Ｖd をほぼ電源電圧Ｖccとし、コントロールゲートＣＧに印加するゲート電圧Ｖg を正の高電圧（〜＋10ボルト程度) とし、ソース領域ＳＳに印加するソース電圧Ｖs を零ボルトとして、ドレイン端子(DD)からフローティングゲート(FG)に電子を注入してデータ“０”を書き込む。ここで、ドレイン電圧Ｖd には、書き込み用の電源電圧Ｖppが存在すればそれを使用することができる。さらに、ゲート電圧Ｖg に印加する高電圧は上記の書き込み用電圧Ｖppを使用してもよく、また、電源電圧Ｖccから昇圧により発生させた電圧を使用してもよい。
【０００５】
消去時には、ゲート電圧Ｖg を負の高電圧（〜−10ボルト程度) とし、ドレイン電圧Ｖd をオープン（ドレイン領域DDをフローティング状態）とし、そして、ソース電圧Ｖs を電源電圧Ｖccとして、フローティングゲート(FG)からソース端子(SS)に電子を引き抜いて消去（データ“１”の書き込み）を行う。また、読み出し時には、ゲート電圧Ｖg を電源電圧Ｖccとし、ドレイン電圧Ｖd をほぼ１ボルト程度とし、そして、ソース電圧Ｖs を零ボルトとして、ドレイン電流が流れるか否かでセルトランジスタに書き込まれているデータが“１”か“０”かを判別する。
【０００６】
図２は本発明に係る半導体記憶装置の第１の形態に対応する関連技術の半導体記憶装置の一例を示すブロック回路図である。同図において、参照符号111 はロウアドレスバッファ,112はロウデコーダ,113はコラムアドレスバッファ,114はコラムデコーダ,115はデータI/O バッファ,116は書き込み回路,117はセンスアンプ,118は負電圧発生回路, そして,119はソース電源回路を示している。また、参照符号ＢＬはビット線, ＷＬはワード線を示し、また、Ｗは書き込み時に高レベル“Ｈ”となる書き込み制御信号, Ｅは消去時に高レベル“Ｈ”となる消去制御信号を示している。
【０００７】
図２に示す半導体記憶装置において、読み出し時には、ロウアドレスおよびコラムアドレスによりワード線ＷＬおよびビット線ＢＬがそれぞれ一本ずつ選択され、センスアンプ117 によりその選択されたメモリセルＭＣ（セルトランジスタ）が電流を流すかどうかにより、該選択されたセルトランジスタに書き込まれている内容がデータ“１”或いはデータ“０”かを判別して出力する。
【０００８】
データ書き込み時には、書き込み制御信号Ｗを高レベル“Ｈ”として書き込み回路116 からバス線ＢＵＳに書き込み電圧を供給し、コラムデコーダ114 により所定のビット線ＢＬにバス線ＢＵＳを接続し、さらに、ロウデコーダ112 によりワード線ＷＬに書き込み電圧を供給する。また、消去時においては、消去制御信号Ｅを高レベル“Ｈ”としてソース電源回路119 によりセルトランジスタＭＣのソースラインに消去電圧を印加すると共に、コラムアドレスバッファ113 によりビット線ＢＬを非選択とする。さらに、ロウアドレスバッファ111 により所定の数のワード線ＷＬを同時選択すると共に、ロウデコーダ112 により選択されたワード線ＷＬに低レベル“Ｌ”を与え、且つ、非選択のワード線にＷＬに高レベル“Ｈ”を与え、そして、負電圧発生回路118 により上記低レベル“Ｌ”レベルのワード線ＷＬを負電圧に設定する。
【０００９】
図３は図２の半導体記憶装置におけるコラムアドレスバッファ113 の一例を示す回路図、図４はロウアドレスバッファ111 の一例を示す回路図、図５はロウデコーダ112 の一例を示す回路図、そして、図６はコラムデコーダ114 の一例を示す回路図である。
【００１０】
まず、読み出し時において、消去制御信号Ｅが低レベル“Ｌ”であるため、図３に示すコラムアドレスバッファ113 および図４に示すロウアドレスバッファ111 は、入力アドレスに対して正および負論理を出力することになる。図５に示すロウデコーダ112 において、参照符号φは、消去および書き込み時に所定の周波数で振幅する信号であり、また、φR は、アドレス入力時しばらく高レベル“Ｈ”となる信号である。
【００１１】
図５に示すロウデコーダ112 は、読み出し時において、書き込み制御信号Ｗが低レベル“Ｌ”であるため、トランジスタＴ1,Ｔ2 により電源電圧Ｖccが導入されると共に、アドレス入力（ロウアドレスバッファ111 からの出力）により、所定のデコーダが選択（例えば、図５中のノードＮ3 が高レベル“Ｈ”）となる。この状態で、信号φR に高レベル“Ｈ”のパルス信号が与えられると、ノードＮ2,Ｎ4 が零ボルトにリセットされると共に、信号φR が低レベル“Ｌ”に復帰するのに応じてノードＮ2 が電源電圧Ｖccに充電される。さらに、トランジスタＴ6,Ｔ7 のセルフブートストラップ効果により、ノードＮ4 も電源電圧Ｖccレベルに充電される。ここで、コラムデコーダ114 における動作も、上述したロウデコーダ112 の動作と同様であり、結局、所定のワード線ＷＬに電源電圧Ｖccが印加されると共に、所定のビット線ＢＬをセンスアンプ117 に接続するようになっている。
【００１２】
図７は図２の半導体記憶装置における書き込み回路116 の一例を示す回路図であり、図８はソース電源回路119 の一例を示す回路図である。
【００１３】
図７に示す書き込み回路116 において、書き込み制御信号Ｗが高レベル“Ｈ”で且つデータが低レベル“Ｌ”（反転レベル信号 /DATAが高レベル“Ｈ")のとき、バス線ＢＵＳには電源電圧Ｖccを昇圧した高電圧が供給され、これにより所定のセルトランジスタに書き込み処理を行なうことができるようになっている。ここで、／ＤＡＴＡは、データI/O バッファ115 より書き込み信号として書き込み回路116 に転送される信号である。
【００１４】
消去時においては、消去制御信号Ｅは高レベル“Ｈ”レベルとなり、図３のコラムアドレスバッファ113 においては、出力Ａおよび／Ａがともに低レベル“Ｌ”となる。これらの出力Ａおよび／Ａは、コラムデコーダ114 に入力されて、コラム（ビット線ＢＬ）は非選択状態となり、該ビット線ＢＬは電気的にいかなるノードとも切り離される。また、ロウアドレスバッファ111 においては、全部でｎ個存在するもののうちｍ個に消去制御信号Ｅを印加するように構成する。これにより、２m 本のワード線を図５のロウデコーダ112 により同時に選択することが可能となる。尚、ロウデコーダ112 においては、消去制御信号Ｅが高レベル“Ｈ”であるため、ノードＮ2 は零ボルトになり、ノードＮ5 には高レベル“Ｈ”が印加される。これにより、選択されたワード線ＷＬには低レベル“Ｌ”を印加し、非選択のワード線ＷＬには高レベル“Ｈ”を印加することが可能となる。
【００１５】
ここで、低レベル“Ｌ”のワード線ＷＬは、負電圧発生回路118 により消去電圧に設定されると共に、高レベル“Ｈ”のワード線ＷＬは、図５におけるノアゲートの出力Ｎ6 の電位が常に低レベル“Ｌ”となって信号φがノードＮ6 に接続された容量素子に伝達されなくなるため高レベル“Ｈ”を保持する。このとき、セルトランジスタＭＣのソースＳＳには、図８に示すソース電源回路119 により電源電圧Ｖccが印加される。これにより、２m 本のワード線を単位にしたワード線ブロック中のセルトランジスタのデータを同時に消去することが可能となる。
【００１６】
図９は図２の半導体記憶装置におけるセンスアンプ117 の一例を示す回路図である。
【００１７】
図９に示すセンスアンプ117 においては、選択されたセルトランジスタＭＣのドレイン電流がトランジスタＴ8 の流すことのできる電流より大きいか、或いは、小さいかにより、該センスアンプ117 出力を高レベル“Ｈ”または低レベル“Ｌ”とする。ここで、トランジスタＴ9,Ｔ10, Ｔ11, Ｔ12は、バス線ＢＵＳの電位を１ボルト程度に設定するバイアス回路を構成している。
【００１８】
書き込み時においては、書き込み制御信号Ｗを高レベル“Ｈ”とし、信号φを所定の周波数で振幅させる。このとき、ノードＮ1 には、トランジスタＴ4,Ｔ5 により書き込み電圧が供給される。そして、信号φR による読み出し時と同様に高レベル“Ｈ”のパルスを印加すると、ノードＮ2 は書き込み電圧に充電されると共に、ノードＮ4 もトランジスタＴ6,Ｔ7 によるセルフブートストラップ効果によりノードＮ2 と同じレベルに充電される。コラムデコーダ114 におていも動作は同様であり、結局、所定のワード線ＷＬには書き込み電圧が供給されると共に、ビット線ＢＬは書き込み回路116 に接続されることになる。
【００１９】
【発明が解決しようとする課題】
図２〜図９を参照して説明したように、関連技術としての半導体記憶装置（フラッシュメモリ）においては、消去セルブロックは、通常、５１２ｋビット程度の大きな容量を単位とされることが多く、このブロック中に欠陥セルが存在する場合には、この大きなブロックをそのまま大きな容量を有する冗長セルブロックに置き換える冗長方式しか使用できない。そのため、効率の良い（少ないスペア用セルで多くの欠陥セルを置き換える）冗長を行なうことが困難となっている。具体的に、例えば、図１中のメモリセルＭＣ11が過剰消去となっていると、メモリセルＭＣ11を介してビット線ＢＬ1 に電流が常に流れ、正確な読み出し処理および書き込み処理を行うことができない。
【００２０】
図１０は半導体記憶装置（フラッシュメモリ）における書き込み特性曲線の一例を示す図である。
【００２１】
上述した関連技術の半導体記憶装置の構成では、書き込み用のドレイン電圧を電源電圧Ｖccから昇圧して使用しているため、書き込み回路のビット線への駆動能力の限界からビット線に大きな電流を流すとビット線電位が低下するようになっている。過剰消去となったセルトランジスタの特性によっては、図１０中の実線で示されるように、セルトランジスタの書き込み特性曲線は、書き込み回路116 のロードカーブと書き込みの不可能な領域Ａでぶつかり、書き込みが不可となる事態に陥いることも考えられる（Ｄ〜Ｂ点でないと書き込みは不可）。また、消去および書き込みベリファイ用のワード線電圧は、外部書き込み用電圧を降圧して使用するのが一般であるが、本構成では、外部書き込み用電圧を使用しない構成なので、ベリファイ動作を行なうことが困難であるとともに、ワード線冗長の場合に過剰消去となったセルトランジスタを単にスペア用セル（スペア用ワード線）で置き換えてもデバイスの正常動作は望めない。この場合、その過剰消去になったセルに再び書き込みを行うことにより過剰消去が解消され正常な冗長動作を実現可とできるが、過剰消去のセルは図１０中のＡ点付近でより電流が大きくなるため、上記理由により書き込みが更に困難となりうる。
【００２２】
本発明は、安定した書き込みおよび各ベリファイを可能として、高歩留りで高性能なデバイスの実現を目的とする。
【００２３】
【課題を解決するための手段】
本発明によれば、複数のワード線と、複数のビット線と、該各ワード線および該各ビット線の交差個所にそれぞれ設けられ電気的に外部から閾値電圧を制御できるＭＩＳトランジスタで構成された複数の不揮発性のメモリセルと、選択されたワード線およびビット線の交点に位置するメモリセルにデータを書き込む書き込み回路と、前記メモリセルに保持されたデータを検出して出力するセンスアンプとを具備する半導体記憶装置であって、前記センスアンプの判定電流を、２つの大きさの異なるロードトランジスタをオンにする組み合せを変化させて、通常のデータ読み出し処理、消去時のベリファイ処理、および、書き込み時のベリファイ処理に対する３つの異なる電流値を生成し、判定処理を実効するようにしたことを特徴とする半導体記憶装置が提供される。
【００２４】
図１は本発明に係る半導体記憶装置の第１の形態の一実施例を示す回路図である。
【００２５】
本発明の第１の形態によれば、複数の２n 本のワード線ＷＬと、複数のビット線ＢＬと、該各ワード線および該各ビット線の交差個所にそれぞれ設けられ電気的に外部から閾値電圧を制御できるＭＩＳトランジスタで構成された複数の不揮発性のメモリセルＭＣと、選択されたワード線およびビット線の交点に位置するメモリセルにデータを書き込む書き込み回路106 と、前記メモリセルに保持されたデータを検出して出力するセンスアンプ107 とを具備する半導体記憶装置であって、前記２n 本のワード線のうち２m 本（ｎ＞ｍ）のワード線で構成されるワード線ブロック中のワード線を同時に選択する手段101,102,120 と、前記２m 本のワード線で構成されるワード線ブロック中の２k 本（ｍ＞ｋ）で構成されるワード線ブロックを非選択する手段101,102,120 とを具備し、前記２m 本のワード線ブロック中の２k 本のワード線ブロック中のワード線に欠陥がある場合、当該２m 本のワード線ブロック中の２k 本のワード線ブロック中のワード線を非選択すると共に、前記２n 本で構成されるワード線ブロック外に存在する２k 本のワード線で構成されるワード線ブロック中のワード線を選択する101,102,120; 120,130ようにしたことを特徴とする半導体記憶装置が提供される。
【００２６】
本発明の半導体記憶装置の第１の形態によれば、２m 本のワード線ブロック中の２k 本のワード線ブロック中のワード線に欠陥がある場合、２m 本のワード線ブロック中の２k 本のワード線ブロック中のワード線を非選択すると共に、２n 本で構成されるワード線ブロック外に存在する２k 本のワード線で構成されるワード線ブロック中のワード線を選択するようになっている。ここで、書き込み処理に付いては、ゲート電圧を制御して、後述する図１０中の点線のような書き込み回路のロードカーブの電流値を越えないようにセルの書き込みカーブを実現させ書き込みを行なえばよい。また、ベリファイに関しては、ワード線電圧をＶccの昇圧および降圧により発生させるか、或いは、センスアンプのデータ判定電流値を制御する。さらに、過剰消去のセルを冗長救済するには、過剰消去になったセルに対して再びデータを書き込んだ後に冗長を行なう。
【００２７】
以上により、本発明の半導体記憶装置の第１の形態によれば、効率の良いワード線冗長が可能となり、また、外部書き込み電源をなくした場合（例えば、５ボルト単一電源）にした場合でも効果的に書き込みができる。さらに、本発明の半導体記憶装置の第１の形態によれば、過剰消去のセルにも書き込むことが可能となり、過剰消去セルの冗長も可能になると共に、ベリファイも良好に行なうことができる。
【００２８】
【発明の実施の形態】
以下、図面を参照して本発明に係る半導体記憶装置の各実施例を説明する。
【００２９】
まず、図１および図１１〜図１９を参照して本発明に係る半導体記憶装置の第１の形態を説明する。
【００３０】
図１は本発明に係る半導体記憶装置（フラッシュメモリ）の第１の形態の一実施例を示すブロック回路図である。図１から明らかなように、本実施例の半導体記憶装置は、図２に示す関連技術の半導体記憶装置に対して、入力アドレスと不良アドレスを比較する一致回路120,および，冗長ロウデコーダ130 が追加された構成となっている。ここで、本実施例の半導体記憶装置におけるロウアドレスバッファ101,ロウデコーダ102,コラムアドレスバッファ103,コラムデコーダ104,データI/O バッファ105,書き込み回路106,センスアンプ107,負電圧発生回路108,および, ソース電源回路109 は、図２の関連技術の半導体記憶装置におけるロウアドレスバッファ111,ロウデコーダ112,コラムアドレスバッファ113,コラムデコーダ114,データI/O バッファ115,書き込み回路116,センスアンプ117,負電圧発生回路118,および, ソース電源回路119 に対応するものである。
【００３１】
本実施例における動作を説明すると、まず、読み出し時および書き込み時においては、一致回路120 に格納された不良アドレスと入力されるアドレスが一致した場合、該一致回路120 からの出力信号はロウアドレスバッファ101 および冗長ロウデコーダ130 に入力され、ロウデコーダ102 を非選択状態にすると共に、冗長ロウデコーダ130 を選択状態にする。これにより、欠陥セルをアクセスする代わりに冗長セルをアクセスすることができる。消去時においては、消去制御信号Ｅが高レベル“Ｈ”となり、コラムアドレスバッファ103,ロウアドレスバッファ101,ロウデコーダ102,一致回路120,および，冗長ロウデコーダ130 に入力される。
【００３２】
まず、セルアレイ中に欠陥セルトランジスタ（欠陥セル）が存在しないとき（冗長していないとき）は、上述したのと全く同様の動作をする。すなわち、一致回路120 からの冗長制御信号ＲＥＤは、いずれの回路をも冗長動作させないような論理となっている。
【００３３】
次に、或るリード線上に欠陥セルが存在し、一致回路120 にその欠陥セルのアドレスが格納されている場合を考える。本実施例では、全体のワード線数を２n 本とし、消去ブロックの大きさは２m 本のワード線で構成され、また、２k 本のスペアワード線を備えた構成を例にしている。書き込み時および読み出し時を考えると、一致回路120 中の不良アドレス格納用メモリ素子のビットの必要数はｎ−ｋ個となり、また、消去ブロック中のワード線の数は２m 本なので消去ブロックを選択するためにはｎ−ｍ個のアドレスのビット数が必要となる。消去時においては、或る２m 本で構成されるワード線ブロックを選択するためｎ−ｍ個のワード線ブロック選択アドレスが入力されることになる。この入力アドレスは、一致回路120 に格納されたｎ−ｋ個のアドレスビットのうちｎ−ｍ個の上位からのアドレスと比較され、もし、この入力アドレスと格納されているｎ−ｍ個のアドレスが一致したとすると、欠陥を含む２k 本のワード線ブロックがその消去ブロック中に存在することを示す。
【００３４】
上記した２m 本で構成されるワード線ブロック中で、欠陥を含んだ２k 本で構成されるワード線ブロックを示すアドレス情報は、一致回路120 に格納されたアドレス情報のうちｍ−ｋ個で示される残りのビットで示されることになる。すなわち、本実施例の半導体記憶装置は、ｍ−ｋ個のアドレスで指定される２m 本のワード線ブロック中の２k 本で構成されるワード線ブロックを、ロウデコーダ102 により非選択とすると共に、ｎ−ｍ個のアドレスが一致した場合に、消去時には、冗長ロウデコーダ130 を選択して２m 本で構成される消去ブロックの内の２k 本単位で構成したワード線ブロックの消去冗長を行うことができるようになっている。
【００３５】
図１２は図１の半導体記憶装置におけるロウアドレスバッファ101 の一例を示す回路図、図１３はロウデコーダ102 の一例の要部を示す回路図、そして、図１４は一致回路120 の一例を示す回路図である。
【００３６】
図１２に示されるように、全体でｎ個のロウアドレスバッファ101 の内、下位のｍ個には消去制御信号Ｅが入力され、これにより、２m 本のワード線が消去時に全選択されることになる。ここで、上記ｍ個のアドレスバッファの内のいずれか一つには冗長制御信号ＲＥＤが入力され、これにより、書き込み時および読み出し時において、冗長制御信号ＲＥＤが高レベル“Ｈ”のとき（不良アドレスと入力アドレスが一致したとき）ワード線ＷＬを非選択とするようになっている。
【００３７】
ここで、冗長制御信号ＲＥＤは、図１４に示す一致回路120 の出力信号であり、この一致回路120 は、２k 本のワード線ブロックを２n 本のワード線中から選択するために必要なアドレス記憶用ヒューズと、冗長使用の信号を記憶するヒューズ（ＲＵＳＥ）を備えている。そして、消去時以外は、消去制御信号Ｅが低レベル“Ｌ”なので、全てのヒューズの情報と入力アドレスが一致しないと冗長制御信号ＲＥＤは高レベル“Ｈ”とはならないが、消去のときは、アドレス ARBm ＋１〜 ARBn （すなわち上位ｎ−ｍ個のアドレス）が一致するだけで冗長制御信号ＲＥＤが高レベル“Ｈ”となる。また、アドレス ARBk+1 〜 ARBm （ｍ−ｋ個のアドレス）のヒューズのデータは直接外部にとり出され、図１２に示すナンドゲートに入力される。これにより２m 本中のワード線のうち２k 本のワード線で構成されるブロックを非選択とすることができる。また、同時に、冗長制御信号ＲＥＤは冗長用ロウデコーダに入力され、スペアワード線を選択するため２m 本のワード線で構成される消去ブロック中の２k 本で構成される任意のワード線ブロックを冗長することが可能となる。
【００３８】
ところで、フラッシュメモリにおいては、過剰消去による不良で歩留りを下げることがよくある。上述した半導体記憶装置の構成では、ビット線がスペアセルとリアルセルで共通となっているため、スペアセルで過剰消去セルを置き換えただけでは、冗長救済することはできない。具体的に、例えば、図１１においてメモリセル（セルトランジスタ）ＭＣ11が過剰消去セルとすると、該過剰消去セルＭＣ11を冗長セルＭＣＲ11で置き換えた場合、ワード線ＷＬ1 を低レベル“Ｌ”にしても過剰消去セルＭＣ11が電流を流すため、このビット線ＢＬ1 上に存在するセルのデータ（データ“０”）を正常に読み出すことはできないからである。しかしながら、この問題は、過剰消去セルを冗長する前に、そのセルにデータ“０”を書き込み、すなわち、フローティングゲートへ電子を注入し、その後に冗長を行なえば容易に解決することができる。
【００３９】
過剰消去されたセルにおいては、フローティングゲートが正に帯電しているために、図１０に示すセルの書き込み特性曲線において、Ａ点の電流がさらに増すことになり、書き込みがおこなえないことになる。これを解決するには、書き込み時にゲートレベルを制御してＡ点付近のセルトランジスタの電流が書き込み回路106 のロードカーブを越えない状態を作るように制御する必要がある。これを実現するには、書き込み時にワード線ＷＬを連続パルス状に動作させることで容易に行なうことができる。すなわち、ワード線ＷＬを連続パルス的に動作させた場合、図１０の書き込み特性曲線においては、ワード線ＷＬが低レベル“Ｌ”から高レベル“Ｈ”へ、或いは、高レベル“Ｈ”から低レベル“Ｌ”への遷移中に、必ず曲線Ｃ（図１０中の破線の特性曲線）を実現することができ、フローティングゲートの状態がいかなる場合においても書き込みが可能となる。
【００４０】
図１５は図１の半導体記憶装置におけるロウデコーダ102 の一例の要部を示す回路図であり、図５を参照して説明した関連技術の半導体記憶装置のロウデコーダ112 における入力部Ｂに対応する回路構成を示す図である。ここで、図１５のノアゲートの入力に供給される信号φＷは、図１６に示すパルス状の波形とされている。これにより、図５中のノードＮ2 の電位を零ボルトと書き込み電位との間で連続的に振幅させることができ、ワード線ＷＬに連続パルスを与えることが可能となる。ここで、書き込み処理および消去処理は、ベリファイを行いながら実行するのが一般的であり、また、これらのベリファイは、ベリファイ電圧をワード線に印加してデータを読み出すことによって実行するのが一般的である。また、ベリファイ電圧は、デバイスの周囲環境が変化（電源電圧等が変化）しても一定であることが望ましいが、そのためには、デバイスの基準電位（Ｖss）を基準にして昇圧により作成するのが有効である。尚、パルスを与える以外にも、ワード線に対して中間電圧を生成する回路を用いてもよい。
【００４１】
図１７は図１の半導体記憶装置におけるベリファイ電圧発生回路150 の一例を示す回路図であり、図５に示すロウデコーダ回路112(102)中のノードＮ1 に印加するベリファイ電圧を発生するための回路である。
【００４２】
図１７に示されるように、ベリファイ電圧発生回路150 は、クランプ回路151,発振回路152,および, 昇圧回路153 より構成されている。クランプ回路151 において、トランジスタＴ13, Ｔ14はクランプ電圧を決定する回路でありＰチャネル型およびＮチャネル型のＭＯＳトランジスタが直列にダイオード接続されている。ここで、ＣＭＯＳプロセスにおいて、各チャネル領域の作成は同一工程で行なわれるため、各トランジスタにおけるしきい値のずれは相補的に打ち消され、その結果、安定したクランプ電圧が得られることになる。
【００４３】
トランジスタＴ15は、しきい値が〜零ボルトのＮチャネル型ＭＯＳトランジスタであり、発振回路152 に対してクランプ電圧を供給するようになっている。また、昇圧回路153 は、低電源電圧（接地電圧）Ｖssを基準に動作し、これにより、ベリファイ電圧（ノードＮ1 の電位）は、電源電圧に左右されずに安定した値とすることができる。さらに、消去ベリファイおよび書き込みベリファイは、その電圧値が異なるが、これは、クランプ回路151 のトランジスタの段数（Ｔ13, Ｔ14; ……）を変えれば容易に所定の電位のクランプ電圧を発生することができる。ここで、参照符号ＶR は、ベリファイ時に高レベル“Ｈ”となる信号である。尚、各ベリファイは、センスアンプの判定電流を変化させることでも実現することができる。
【００４４】
図１８は図１の半導体記憶装置におけるセンスアンプ107 の一例を示す回路図である。同図に示されるように、センスアンプ107 は、ロード用トランジスタとしてＰチャネル型トランジスタＴL1, ＴL2を備えている。ここで、各トランジスタの電流供給能力は、ＴL1＞ＴL2の関係にある。また、フラッシュメモリの読み出しモードには、消去ベリファイ, 通常読み出し, および，書き込みベリファイの３つのモードがある。そして、これら３つのモードにおけるロードトランジスタ（トータル）の大きさは、消去ベリファイ＞通常リード＞書き込みベリファイの関係が必要となる。尚、図１８の回路における上記の関係は、消去ベリファイ時：ＶR1＝ＶR2＝“Ｌ”、通常リード時：ＶR1＝“Ｌ",ＶR2＝“Ｈ”、書き込みベリファイ時：ＶR1＝“Ｈ",ＶR2＝“Ｌ”として実現できる。
【００４５】
図１９は図１８のセンスアンプに供給する制御信号ＶR1, ＶR2を作成する論理回路の一例を示す回路図である。同図において、参照符号Ｗｖは書き込みベリファイ信号、Ｅｖは消去ベリファイ信号を示している。本構成を採用した場合には、ベリファイ電圧の発生に必要なロウデコーダの電源回路を簡略化することができるという利点がある。このように、本構成によれば、ロードコントロール用の論理回路を追加することにより、フラッシュメモリにおける消去ベリファイに適用することが可能となる。
【００４６】
次に、図２０〜図２８を参照して本発明に係る半導体記憶装置の第２の形態を説明する。
【００４７】
図２０は本発明に係る半導体記憶装置の第２の形態に対応する従来の半導体記憶装置における冗長回路210 の一例を示すブロック回路図である。同図において、参照符号211 はヒューズを示し、不良アドレスを記憶させるための素子（欠陥アドレス指定手段）であり、切断しているかどうかでアドレスの高レベル“Ｈ”または低レベル“Ｌ”を記憶させるようになっている。また、参照符号214 はアドレス比較回路を示し、ヒューズ211 の情報と外部入力アドレスが一致しているかどうかを比較判別するものであり、一致すると、例えば、アドレス一致信号を高レベル“Ｈ”とするようになっている。
【００４８】
図２１は図２０に示す従来の冗長回路の構成例を示す図である。同図に示す冗長回路2100の構成例においては、図２０に示す冗長回路210 を複数個設け、それらの出力をナンドゲートおよびインバータを介して出力することにより冗長信号を作成するようになっている。そして、各入力アドレスが全ての冗長回路210 におけるヒューズ(211) の情報と一致する場合にだけ、冗長信号を高レベル“Ｈ”とし冗長セルのデータを読み出すようになっている。
【００４９】
図２２は図２１に示す従来の冗長回路2100を使用した半導体記憶装置の一例を示すブロック図である。同図に示す半導体記憶装置全体の構成図において、冗長回路2100から冗長信号が出ると、リアルセル選択回路217 によりリアルセル218 の読み出しが禁止され、代わりに冗長セル選択回路215 により冗長セル216 の読み出しが行われる。これにより、欠陥のあるリアルセル部分を冗長用セルで置き換えるようになっている。ここで、図２２において、参照符号219 は、冗長セル216 またはリアルセル218 の選択されたセルトランジスタ（メモリセル）のデータを読み出すデータ読み出し回路を示している。
【００５０】
上述した従来の方法では、ヒューズ１つに対してアドレス比較回路が１つ必要になるため、多数の欠陥部分を置き換えるには、その置き換え数だけのヒューズおよびアドレス比較回路が必要となる。その結果、従来の冗長回路では、チップ面積の増大を引き起こすと共に、コストアップにもなっている。
【００５１】
このように、半導体記憶装置における従来の冗長方式では、回路数の増加から、置き換え数が増加した場合にチップ面積が増加し、また、コストアップにも繋がるという解決すべき課題がある。
【００５２】
図２３は本発明に係る半導体記憶装置の第２の形態における冗長回路の一実施例を示すブロック回路図である。同図から明らかなように、本実施例の冗長回路200 においては、図２０の冗長回路210 におけるヒューズ211 として、トランジスタＴA およびヒューズ201Aと、トランジスタＴB およびヒューズ201Bとを設け、外部入力アドレスＡn (/Ａn:アドレスＡn の反転信号) の論理によりヒューズ201A,201B が選択されるようになっている。ここで、アドレスＡn (/Ａn)は、複数のブロックに分割されたリアルセルを選択するブロック選択アドレスを示す上位アドレスを示している。このように、本実施例の冗長回路200 によれば、１つのアドレス比較回路214 を２つのヒューズ201A,201B で共用することによって、全体としてのアドレス比較回路214 の数を削減し、チップ面積の増大およびコストアップを抑えるようになっている。
【００５３】
図２４は図２３に示す本発明の冗長回路が適用される半導体記憶装置におけるリアルセル208 および冗長セル206 の構成を示す図である。同図に示されるように、リアルセル208 は、例えば、ブロック選択アドレスＡn が低レベル“Ｌ”で選択される第１のリアルセルブロック208A, および, ブロック選択アドレスＡn が高レベル“Ｈ”(/Ａn が低レベル“Ｌ")で選択される第２のリアルセルブロック208Bにより構成されている。また、冗長セル206 も、例えば、第１のリアルセルブロック208Aを冗長するための第１の冗長セルブロック206A, および, 第２のリアルセルブロック208Bを冗長するための第２の冗長セルブロック206Bにより構成されている。これにより、分割されたリアルセルのブロック206A,206B に共通なアドレス（例えば、Ａn-1,Ａn-2,…) が欠陥セルを含んでいる場合には、ブロックアドレスＡn の論理により指定されたブロックにおいて、欠陥を含むリアルセルの所定範囲を冗長セルに置き換えるようになっている。
【００５４】
図２５は図２３に示す本発明の冗長回路を使用した半導体記憶装置の一例を示すブロック図である。同図に示す半導体記憶装置全体の構成図において、冗長回路200 から冗長信号が出ると、リアルセル選択回路207 によりリアルセル208 の読み出しが禁止され、代わりに冗長セル選択回路205 により冗長セル206 の読み出しが行われる。ここで、図２２および図２４の半導体記憶装置のブロック図の比較から明らかなように、本実施例の半導体記憶装置においては、アドレス入力（ブロック選択アドレスＡn)が冗長セル選択回路205 にも供給され、冗長回路200 におけるアドレスＡn の論理により選択されるヒューズ201A,201B に対応した冗長セル206A,206B を選択するようになっている。すなわち、冗長セル選択回路205 には、ブロックアドレスＡn が入力され、該ブロックアドレスＡn により選択されるリアルセルブロック208A,208B に対応した冗長セル206A,206B を選択して冗長処理を行うようになっている。尚、図２４において、参照符号209 は、冗長セル206 またはリアルセル208 の選択されたセル（メモリセル）のデータを読み出すデータ読み出し回路を示している。
【００５５】
以上により、複数の冗長セル206A,20Bに対してアドレス比較回路204 を共通に使用して、図２２に示す従来の半導体記憶装置と同様に、欠陥のあるリアルセル部分を冗長用セルで置き換えることができる。ここで、以上の説明では、１ビットのブロック選択アドレスＡn が２分割されたリアルセルの一方を選択するように構成されているが、例えば、２ビットのブロック選択アドレスＡn,Ａn-1 により４分割されたリアルセルの一つを選択すると共に、４分割された冗長セルの一つを選択するように構成してもよい。
【００５６】
図２６は本発明に係る半導体記憶装置の第２の形態における冗長回路の他の実施例200'を示すブロック回路図である。同図において、参照符号220 はセル選択回路,221,223は冗長情報記憶用セルアレイ,222,224は読み出し回路を示している。
【００５７】
図２６に示されるように、本実施例の冗長回路200'は、２組みの冗長情報記憶用セルアレイ221,223 および読み出し回路222,224 を備えている。
【００５８】
冗長情報記憶用セルアレイ221,223 は、例えば、ＥＰＲＯＭ等の複数の不揮発性メモリセルトランジスタで構成され、外部からの入力アドレスにおいて欠陥のあるアドレスにデータを書き込むために使用されている。セル選択回路220 は、冗長情報記憶用セルアレイ221,223 をアドレス入力により選択するようになっている。読み出し回路222,224 の出力は、アンドゲート225A,225B,225C,225D およびインバータ226A,226B を介して、４つの冗長信号として出力されるようになっている。ここで、本実施例では、２つの冗長情報記憶用セルアレイ221,223 から２ビット並列にデータを読み出すようになっており、４個所の欠陥部分に対して冗長セルへの置き換えを行えるようになっているが、３ビット以上のデータを並列に読み出すように構成することができるのはいうまでもない。
【００５９】
図２７は本発明に係る半導体記憶装置の第２の形態における冗長回路のさらに他の実施例200"を示すブロック回路図であり、図２８は図２７に示す本発明の冗長回路を使用した半導体記憶装置の一例を示すブロック図である。
【００６０】
図２６に示す冗長回路200'では、複数ビット（２ビット）を並列に読み出す方式を示したが、単一ビットのみを読み出し、リアルセル208 における複数の欠陥部分を冗長セル206 で置き換えることもできる。
【００６１】
図２７に示す冗長回路200"では、アドレス入力により単一ビットを読み出し、その論理により冗長信号を出力するようになっている。そして、図２８は、図２７に示す冗長回路200"を使用した半導体記憶装置の構成を示す。ここで、冗長セル選択回路205'およびリアルセル選択回路207'には、冗長回路200"から冗長信号が供給されると共に、アドレス入力の一部（リアルセルのブロック選択アドレスＡn)が供給されている。これにより、複数の冗長セルの内、どの冗長セルを使用してリアルセルの冗長を行うかが決定される。
【００６２】
次に、図２９〜図３２を参照して本発明に係る半導体記憶装置の第３の形態を説明する。
【００６３】
ところで、近年、電気的に情報の書き込み／消去が可能な不揮発性半導体記憶装置、特に、フラッシュメモリと呼ばれるものにおいて、書き込み若しくは消去を内部アルゴリズムによって自動的に行なうモードを有するものが提案されている。
【００６４】
このような、フラッシュメモリにおいて、書き込み（或いは、消去）は、まず、書き込みパルスを印加してから読み出し処理（ベリファイ）を行ない、この読み出し処理で十分な書き込み深さに達していなければ、再度書き込みパルスを印加するということを繰り返し行なう方法が適用されている。そして、上記書き込みパルスの最大印加回数（ベリファイの回数）を仕様上規定しており、この制御は全て外部から制御されるようになっている。
【００６５】
また、最近のフラッシュメモリでは、このアルゴリズムを内部にもたせて自動的に書き込み若しくは消去を行なわせるものが提案されている。この自動的に書き込みや消去を行う方法ではユーザに対して、その最大書き込み（消去）時間を提示するようになっている。
【００６６】
しかし、例えば、半導体記憶装置（フラッシュメモリ）出荷試験において、最大時間だけでは、書き換え回数の増大による書き換え回数の劣化に対する保証ができず、出荷試験を通過した半導体記憶装置がユーザ側で不良になってしまう可能性がある。
【００６７】
そこで、本発明に係る半導体記憶装置の第３の形態は、ユーザ側での最大回数とは別に、製造側での試験（例えば、出荷試験）時には、劣化による書き換え時間の増大を見込んだ最大回数で試験することによって、ユーザ側での最大回数を保証することを目的とする。
【００６８】
図２９は本発明に係る半導体記憶装置の第３の形態における基礎となる内部書き込みアルゴリズムの一例を示すフローチャートである。
【００６９】
まず、書き込み処理が開始されると、ステップＳ301 において、書き込みパルスが印加され、さらに、ステップＳ302 に進んで、ベリファイを行う。すなわち、ステップＳ302 において、読み出しが行われて、十分な書き込み深さに達しているかどうかが判別される。このステップＳ302 において、十分な書き込み深さに達していると判別されると、書き込み処理は終了し、また、十分な書き込み深さに達していないと判別されると、ステップＳ303 に進んで、パルス回数がＮに達したかどうかが判別される。すなわち、ステップＳ303 において、ベリファイの回数が予め定められたＮに達したかどうかが判別され、Ｎに達していなければ、ステップ301 およびステップＳ302 の処理を繰り返し、また、Ｎに達していれば、書き込み失敗となる。すなわち、書き込みパルスをＮ回印加してもセルトランジスタに対する十分な書き込み処理が行えないことになる。
【００７０】
本発明の第３の形態においては、例えば、書き込みパルスの最大パルス印加回数を通常のＮよりも少ない数のｎにより出荷試験を行い、通常よりも厳しい条件により出荷試験を行うようになっている。このように、本発明の第３の形態によれば、劣化による書き換え時間の増大を見込んだ最大回数ｎ（ｎ＜Ｎ）により出荷試験を行うことによって、ユーザ側での最大回数Ｎを保証することができる。
【００７１】
図３０は本発明の半導体記憶装置の第３の形態の一実施例を示すブロック図である。同図において、参照符号311 は書き込み制御回路,312は書き込みパルス発生回路,313はセルアレイ,314はパルスカウンタ,315はスイッチ部,316は停止信号発生回路, そして,317は高電圧検出回路を示している。
【００７２】
書き込み制御回路311 は、外部制御信号および書き込み停止信号を受け取り、書き込みパルス発生回路312 を制御してセルアレイ313 の各セルトランジスタへの書き込み処理を行うようになっている。書き込みパルス発生回路312 の出力（書き込みパルス）は、セルアレイ313 に供給されると共に、パルスカウンタ314 に供給され、印加された書き込みパルスの回数（ベリファイの回数）をカウントするようになっている。尚、パルスカウンタ314 は、容易にカウント数を加えられるように、ナンド回路の入力に対して直接入力する配線と、インバータの出力の配線を予め作り込んでおき、製造工程においてナンド回路とそれらの配線を選択的に接続してもよい。
【００７３】
スイッチ部315 は、通常の最大パルス印加回数Ｎと、例えば、出荷試験時の最大パルス印加回数ｎ（ｎ＞Ｎ）とを切り替えるようになっており、また、停止信号発生回路316 は、上記選択された最大パルス印加回数Ｎまたはｎに応じて書き込み停止信号ＷＳを書き込み制御回路311 に供給する。ここで、スイッチ部315 の切り替え動作は、高電圧検出回路317 から外部高電圧が印加されているかどうかを検出して出力されるスイッチ制御信号ＳＣに応じて行われる。
【００７４】
図３１は図３０の半導体記憶装置における要部の回路例を示す図であり、図３２は図３１の回路の動作を説明するためのタイミング図である。ここで、図３１および図３２において、参照符号QC0iはパルスカウントの各段数出力を表わしている。
【００７５】
図３１および図３２に示されるように、通常の最大パルス印加回数Ｎに対応するストップ信号ＷＳ(N) は、パルスカウント出力QCO2,QCO3,QCO4から作成され、また、例えば、出荷試験時の最大パルス印加回数ｎに対応するストップ信号ＷＳ(n) は、パルスカウント出力QCO0,QCO1,QCO2から作成されるようになっている。ここで、高電圧検出回路(EWCMGN)317 の出力（スイッチ制御信号) ＳＣが低レベル“Ｌ”のとき、すなわち、高電圧が印加されていないとき、通常の最大パルス印加回数Ｎに対応するストップ信号ＷＳ(N) がパルス信号QCO0の２１回目のタイミングで出力される。逆に、高電圧検出回路317 の出力ＳＣが高レベル“Ｈ”のとき、すなわち、所定の端子に対して高電圧が印加されているとき、例えば、出荷試験時の最大パルス印加回数ｎに対応するストップ信号ＷＳ(n) がパルス信号QCO0の４回目のタイミングで出力される。
【００７６】
以上の説明では、例えば、ストップ信号ＷＳが出力されるまでの書き込みパルスの印加回数を通常時（ユーザ使用時）と、出荷試験時とで変化させるように構成したが、書き込みパルスの印加回数の代わりに、書き込みパルスのパルス幅を変化させるように構成してもよい。すなわち、例えば、出荷試験時には、書き込みパルスのパルス幅を通常よりも厳しい条件となるように短くするように構成してもよい。尚、この場合にも、例えば、出荷試験時における書き込みパルスのパルス幅の短縮は、所定の端子に対する高電圧の印加を検出して行うようにしてもよい。さらに、以上の説明は、書き込み処理について説明したが、消去処理についても同様である。
【００７７】
このように、本発明の半導体記憶装置の第３の形態によれば、内部アルゴリズムにおけるメモリセルに対する情報の書き込み若しくは消去の許容値を可変にすることによって、例えば、出荷試験を通過した半導体記憶装置がユーザ側で不良になることを防止することができる。
【００７８】
次に、図３３〜図３６を参照して本発明に係る半導体記憶装置の第４の形態を説明する。
【００７９】
図３３は本発明に係る半導体記憶装置の第４の形態におけるメモリセル（ＭＣ0)を示し、電気的一括消去型不揮発性半導体記憶装置（フラッシュメモリ）におけるセルトランジスタ（メモリセルＭＣ0)の動作を説明するための図である。同図に示されるように、セルトランジスタは、ソース−ドレイン間にどの領域とも絶縁されたフローティングゲートＦＧが設けられ、該フローティングゲートＦＧの上にコントロールゲートＣＧを形成して構成されている。
【００８０】
まず、読み出し時には、ゲート電圧Ｖg を電源電圧Ｖccとし、ドレイン電圧Ｖd をほぼ１ボルト程度とし、そして、ソース電圧Ｖs をグランドレベルＶssとして、ドレイン電流が流れるか否かでセルトランジスタに書き込まれているデータが“１”か“０”かを判別する。
【００８１】
また、書き込み時には、ドレイン領域ＤＤに印加するドレイン電圧Ｖd を高電圧（通常、Ｖcc＜高電圧＜Ｖpp）とし、コントロールゲートＣＧに印加するゲート電圧Ｖg を書き込み用電圧Ｖpp（〜＋10ボルト程度) とし、ソース領域ＳＳに印加するソース電圧Ｖs をグランドレベルＶssとして、ドレイン端子(DD)からフローティングゲート(FG)に電子を注入してデータ“０”を書き込む。ここで、近年の書き込み用電圧の低電圧化に伴って、書き込み用電圧を効率よくドレイン端子に印加する必要性が強くなっている。
【００８２】
図３４は本発明の半導体記憶装置の第４の形態に対応する関連技術としての半導体記憶装置（フラッシュメモリ）の一例を示すブロック回路図である。同図において、参照符号411 はロウアドレスバッファ,412はロウデコーダ,413はコラムアドレスバッファ,414はコラムデコーダ,415はバッファ回路,416は書き込み電圧供給用トランジスタ, 417 はセンスアンプ, そして,418はバス線を示している。また、参照符号ＢＬはビット線, ＷＬはワード線を示し、また、／ＷＤは書き込みデータ（反転レベル）、Ｗは書き込み制御信号を示している。
【００８３】
図３４に示す半導体記憶装置において、読み出し時には、ロウアドレスおよびコラムアドレスによりワード線ＷＬおよびビット線ＢＬがそれぞれ一本ずつ選択され、センスアンプ417 によりその選択されたメモリセルＭＣ0(セルトランジスタ）が電流を流すか否かにより、該選択されたセルトランジスタに書き込まれている内容がデータ“１”或いはデータ“０”かを判別して出力する。
【００８４】
データ書き込み時には、書き込み制御信号Ｗにより、各ワード線およびビット線の選択信号が書き込み用電圧Ｖppとされる。このとき、書き込みデータ／ＷＤが入力されるとトランジスタ416 がオンして、バス線418(セルトランジスタMC0 のドレイン端子）に対して書き込み用電圧Ｖpp（トランジスタ416 の閾値電圧分だけ低い電圧）が印加される。ここで、図３４に示すフラッシュメモリ（半導体記憶装置）においては、例えば、書き込み用電圧Ｖppとして十分に高い電圧を使用することが可能だったので、書き込み電圧供給用トランジスタ416 は、Ｎチャネル型ＭＯＳトランジスタで構成することができた。すなわち、書き込み電圧供給用トランジスタ416 としてＮチャネル型ＭＯＳトランジスタを使用すると、書き込み用電圧Ｖppは、該Ｎチャネル型ＭＯＳトランジスタの閾値電圧分だけ低くなってセルトランジスタMC0 のドレインに印加されることになる。
【００８５】
ところで、近年、フラッシュメモリを使用する場合にも、例えば、５ボルト単一電源化の要求に応じて、書き込み用電圧を低電圧化する必要が生じている。このように、例えば、５ボルト単一電源によりフラッシュメモリを駆動する場合には、書き込み電圧供給用トランジスタ416 の閾値電圧により供給電圧が書き込み用電圧Ｖppよりも低下して効率のよい書き込み用電圧のドレイン端子への供給が難しくなる。
【００８６】
本発明に係る半導体記憶装置の第４の形態は、書き込み電圧供給用トランジスタでの閾値電圧による書き込みドレイン電圧の低下を防止することによって、書き込み用電圧の低電圧化においても良好なデータの書き込みを実現することを目的とする。
【００８７】
図３５は本発明の半導体記憶装置の第４の形態の一実施例を示すブロック回路図である。図３４に示す関連技術としての半導体記憶装置との比較から明らかなように、本実施例の半導体記憶装置においては、書き込み電圧供給用トランジスタをＰチャネル型ＭＯＳトランジスタ406 で構成し、バッファ回路405 に供給する書き込みデータを正論理の信号ＷＤとしている。ここで、図３５に示す本実施例のロウアドレスバッファ401,ロウデコーダ402,コラムアドレスバッファ403,コラムデコーダ404,および, バッファ回路405 は、図３４に示す関連技術のロウアドレスバッファ411,ロウデコーダ412,コラムアドレスバッファ413,コラムデコーダ414,および, バッファ回路415 に対応している。尚、参照符号ＢＬはビット線, ＷＬはワード線, そして, Ｗは書き込み制御信号を示している。
【００８８】
図３５に示す半導体記憶装置において、読み出し時には、ロウアドレスおよびコラムアドレスによりワード線ＷＬおよびビット線ＢＬがそれぞれ一本ずつ選択され、センスアンプ407 によりその選択されたメモリセルＭＣ0(セルトランジスタ）が電流を流すか否かにより、該選択されたセルトランジスタに書き込まれている内容がデータ“１”或いはデータ“０”かを判別して出力する。
【００８９】
データ書き込み時には、書き込み制御信号Ｗにより、各ワード線およびビット線の選択信号が書き込み用電圧Ｖppとされる。このとき、書き込みデータＷＤは、バッファ回路405 により書き込み用電圧Ｖppのレベルの信号に変換される。そして、書き込み電圧供給用トランジスタ406 のゲート信号が低レベル“Ｌ”になると、該トランジスタ406 がオンして書き込み用電圧Ｖppがバス線408 に供給される。ここで、図３５に示す本実施例のフラッシュメモリ（半導体記憶装置）においては、書き込み電圧供給用トランジスタ406 がＰチャネル型ＭＯＳトランジスタで構成されているので、該トランジスタ406 のソースに印加される書き込み用電圧Ｖppは、該トランジスタ406 の閾値電圧分だけ電圧降下されることなく、バス線408 の電位を書き込み用電圧Ｖpp付近まで上昇させることができ、セルトランジスタMC0 のドレイン端子に対して効率よく書き込み用電圧Ｖppを印加させることができる。従って、例えば、フラッシュメモリを５ボルト単一電源で使用する場合にも、低電圧化された書き込み用電圧Ｖppを使用して有効にデータの書き込み処理を行なうことが可能となる。
【００９０】
図３６は本発明の半導体記憶装置の第４の形態の他の実施例の要部を示す回路図であり、図３４に示す関連技術の半導体記憶装置における書き込み電圧供給用トランジスタおよびバッファ回路に対応する部分を示す回路図である。
【００９１】
図３６に示されるように、本実施例においては、書き込み電圧供給用トランジスタ426 を、図３４に示す関連技術の半導体記憶装置と同様に、Ｎチャネル型ＭＯＳトランジスタで構成している。しかし、図３４に示す関連技術の半導体記憶装置におけるバッファ回路417 を、Ｎチャネル型ＭＯＳトランジスタ4251,4252,4253, インバータ4255,4256,4257, および, 容量4253によるブートストラップ回路で構成するようになっている。ここで、図３６に示すブートストラップ回路は、書き込みデータＷＤが高レベル“Ｈ”から低レベル“Ｌ”へ変化すると、トランジスタ4251のゲートは高レベル“Ｈ”となり、その後、トランジスタ4252のゲートは低レベル“Ｌ”となることによりノードＮ40の電位が上昇する。このとき、容量4253によりトランジスタ4251のゲートはさらに昇圧され、最終的には、約Ｖpp＋Ｖccのレベルまで上昇することになる。この電位を書き込み電圧供給用トランジスタ426 のゲートに印加すれば、バス線(418) の電位はほぼ書き込み用電圧Ｖppまで上昇することになる。
【００９２】
これにより、Ｎチャネル型ＭＯＳトランジスタで構成した書き込み電圧供給用トランジスタ426 のゲートに対して、書き込み用電圧Ｖpp以上に昇圧されたデータ信号を印加し、バス線に対して書き込み用電圧Ｖppと同等の電圧を供給して低電圧化された書き込み用電圧Ｖppを使用して有効にデータの書き込み処理を行なうことが可能となる。
【００９３】
上述したように、本発明の半導体記憶装置の第４の形態によれば、書き込み電圧供給用トランジスタでの閾値電圧による書き込みドレイン電圧の低下を防止することによって、書き込み電圧の低電圧化においても良好なデータの書き込みを実現することができる。
【００９４】
次に、図３７〜図４５を参照して本発明に係る半導体記憶装置の第５の形態を説明する。
【００９５】
図３７は本発明に係る半導体記憶装置の第５の形態に対応する従来の半導体記憶装置（フラッシュメモリ）の一例を示すブロック回路図である。同図において、参照符号512 はロウデコーダ,514はコラムデコーダ,517はセンスアンプ, そして,519はソース電源回路を示している。また、参照符号ＭＣはＮチャネル型ＭＩＳトランジスタで構成されたメモリセルトランジスタ（メモリセル),ＷＬはワード線，ＢＬはビット線，そして，ＳＬはソース線を示している。ここで、ソース電源回路519 は、ソース線ＳＬを介してメモリセルアレイにおける各メモリセルトランジスタのソースに接続され、電気的に一括消去を行えるようになっている。また、メモリセルＭＣは図３３に示すものと同様である。
【００９６】
図３８は図３７の半導体記憶装置におけるロウデコーダ512 の構成を示す回路図、図３９はコラムデコーダ514 の構成を示す回路図、そして、図４０はコラムデコーダ514 におけるビット線トランスファーゲート5145の構成を示す回路図である。
【００９７】
図３８に示されるように、ロウデコーダ512 は、電源回路5121, ロウアドレスが供給されるゲートＲＧ1 〜ＲＧn,該ゲートＲＧ1 〜ＲＧn と電源回路5121との間に設けられたトランジスタ5122, および, 電源回路5121と低電位電源Ｖss（グランドレベルGND:０ボルト）との間に設けられワード線ＷＬのレベルを制御するインバータ（トランジスタ5123,5124)を備えている。これにより、例えば、入力されるロウアドレスが全て高レベル“Ｈ”となってゲートＲＧ1 〜ＲＧn がオンするアドレスに対応したワード線（選択ワード線）ＷＬには、トランジスタ5123を介して電源回路5121の出力（Ｖcc) を印加し、他の非選択ワード線ＷＬには、トランジスタ5124を介して低電位電圧（Ｖss：０ボルト）を印加するようになっている。
【００９８】
図３９に示されるように、コラムデコーダ514 は、電源回路5141, コラムアドレスが供給されるゲートＣＧ1 〜ＣＧm,該ゲートＣＧ1 〜ＣＧm と電源回路5141との間に設けられたトランジスタ5142, ビット線トランスファーゲート5145, および, 電源回路5121と低電位電源Ｖssとの間に設けられビット線トランスファーゲート5145を制御するインバータ（トランジスタ5143,5144)を備えている。これにより、例えば、入力されるコラムアドレスが全て高レベル“Ｈ”となってゲートＣＧ1 〜ＣＧm がオンするアドレスに対応したビット線（選択ビット線）ＢＬをセンスアンプ517 に接続するようになっている。
【００９９】
ここで、図４０に示されるように、複数のビット線トランスファーゲート51451 〜5145m がバス線(BUS) を介して１つのセンスアンプ517 に接続され、ビット線トランスファーゲート51451 〜5145m における選択された１つのビット線（選択ビット線）だけがセンスアンプ517 に接続されるようになっている。そして、上述した選択ワード線と選択ビット線との交点に一するメモリセルＭＣの内容がセンスアンプ517 を介して出力されるようになっている。
【０１００】
ところで、フラッシュメモリは、電気的に全ビットの一括消去が可能であり、一括消去を行う際には回路技術上の簡便さから一般的に全てのセルトランジスタ（メモリセルＭＣ）に対して同時に同様の消去動作を行う。そして、この消去動作は、全てのセルトランジスタが消去されるまで繰り返される。しかしながら、セルアレイ中には統計的な理由により、比較的消去が容易なセルトランジスタおよび比較的消去が困難なセルトランジスタが混在している。そのため、上述したような方法で全ビットの一括消去を行うと、消去が容易なセルトランジスタと消去が困難なセルトランジスタの特性的な差が非常に大きい場合、消去が容易なセルトランジスタに対する消去動作が必要以上になされてしまう。ここで、セルトランジスタの特性的な差は、ウエハープロセス的なゆらぎや、長時間にわたる書き込み／消去の繰り返しによるストレス等により、比較的容易に出現し得る。
【０１０１】
また、フラシュメモリのセルトランジスタに対する書き込みおよび消去動作は、通常、セルトランジスタのフローティングゲートに対する電荷の注入および放出により行われる。そのため、上述したような必要以上に消去動作のなされたメモリセルＭＣは、見掛け上、書き込まれた際とは逆の極性の電荷がフローティングゲートに注入される（フローティングゲートが正に帯電する）ことになる。このような状態を過剰消去（オーバーイレース）の状態と呼ぶ。
【０１０２】
さて、不揮発性半導体記憶装置（フラッシュメモリ）の場合、一般的に、セルアレイはＮＯＲ型と呼ばれる構成を取っている。このＮＯＲ型の不揮発性半導体記憶装置において、セルトランジスタ（Ｎチャネル型ＭＩＳトランジスタ）のドレインは、ビット線毎に共通接続され、一様にバイアスを与えた状態で、選択するセルトランジスタのゲートにだけバイアス（正の電圧）を与え、且つ、非選択のセルトランジスタのゲートにはバイアスを与えない（０ボルト）ことより、所定のセルトランジスタ（メモリセル）を選択するようになっている。尚、全てのセルトランジスタのソースはソース電源回路519 を介して接地されている。ここで、セルトランジスタは、エンハンスメント型のＭＩＳトランジスタ（Ｎチャネル型ＭＩＳトランジスタ）を用いるため、非選択のセルトランジスタは電流を流さず、選択されたセルトランジスタのみがフローティングゲート中の電荷の量に応じて電流を流したり或いは流さなかったりする。この選択されたセルトランジスタを流れる電流に応じてデータ“０”およびデータ“１”が割り当てられるようになっている。
【０１０３】
フラッシュメモリにおいては、エンハンスメント型のセルトランジスタに対して上述した過剰消去が生じると、セルトランジスタは見掛け上デプリション型に特性が変じてしまう。そして、ＮＯＲ型のセルアレイを用いた場合、非選択のセルトランジスタはゲートにバイアスを与えない状態では電流を流さないようにしているが、過剰消去が生じたセルトランジスタは見掛け上デプリション型の特性を示すため、非選択のセルトランジスタであっても電流を流してしまう。このため、例え、選択されたセルトランジスタが電流を流さない状態であっても、過剰消去の非選択のセルトランジスタが電流を流すため、データ“０”とデータ“１”とが誤って判定される場合が生じるという問題がある。
【０１０４】
本発明に係る半導体記憶装置の第５の形態は、過剰消去を起こしたセルトランジスタが存在してもデータを正確に読み出すことを目的とする。
【０１０５】
図４１は本発明に係る半導体記憶装置（フラッシュメモリ）の第５の形態の一実施例を示すブロック回路図である。同図において、参照符号502 はロウデコーダ,504はコラムデコーダ,507はセンスアンプ, そして,509はソース電源回路を示している。ここで、本実施例の半導体記憶装置は、基本的には、図３７を参照して説明した半導体記憶装置と同様であり、その説明は省略するが、ロウデコーダ502 の構成が異なっている。
【０１０６】
図４２は図４１の半導体記憶装置におけるロウデコーダ502 の構成を示す回路図である。同図に示されるように、本実施例のロウデコーダ502 は、所定の正電圧を発生する正電源回路5021, ロウアドレスが供給されるゲートＲＧ1 〜ＲＧn,該ゲートＲＧ1 〜ＲＧn と正電源回路5021との間に設けられたトランジスタ5022, 負電源回路5025, および, 正電源回路5021と負電源回路5025との間に設けられワード線ＷＬのレベルを制御するインバータ（トランジスタ5023,5024)を備えている。これにより、例えば、入力されるロウアドレスが全て高レベル“Ｈ”となってゲートＲＧ1 〜ＲＧn がオンするアドレスに対応したワード線（選択ワード線）ＷＬには、トランジスタ5123を介して正電源回路5021の出力（Ｖcc) を印加し、他の非選択ワード線ＷＬには、トランジスタ5024を介して負電源回路5025の出力（負の電圧）を印加するようになっている。尚、負電源回路5025の具体的な回路としては、図５に示す関連技術としての半導体記憶装置における負電圧発生回路118 を適用して構成することができるのはもちろんである。
【０１０７】
ここで、負電源回路5025の出力は、過剰消去を起こしてデプリション型となっているセルトランジスタＭＣのゲートに印加された場合に、該過剰消去のセルトランジスタＭＣを非選択状態にして電流を流さないようにする電圧となっている。すなわち、負電源回路5025の出力は、デプリション型のＮチャネル型ＭＩＳトランジスタ（過剰消去のセルトランジスタ）におけるゲート電圧が、閾値電圧以下となるような負の電圧となっている。これにより、例え、選択されたビット線に過剰消去のセルトランジスタが存在していても、ワード線により選択されたセルトランジスタに書き込まれた内容がセンスアンプ507 を介して正確に出力されることになる。
【０１０８】
図４３は本発明に係る半導体記憶装置の第５の形態の他の実施例を示すブロック回路図である。同図において、参照符号5221は、図４１におけるロウデコーダ502 に対応する第１のロウデコーダ、5222は図４１におけるソース電源回路509 の機能および非選択のワード線ＷＬに対応するソース線ＳＬに対して選択ビット線のレベル以上の電圧を印加するための第２のロウデコーダを示している。ここで、コラムデコーダ524,センスアンプ527 等の構成は、前述した図４１に示すものと同様である。
【０１０９】
本実施例の半導体記憶装置において、第１のロウデコーダ5221は、読み出し時の選択ワード線ＷＬに対して通常の電圧Ｖccを印加し、該選択ワード線ＷＬに接続されたメモリセル（セルトランジスタ）ＭＣを選択する。また、第２のロウデコーダ5222は、選択ワード線に接続されたセルトランジスタのソース（ＳＷＬ）に対して低電位の電源電圧Ｖss：０ボルト）を印加すると共に、読み出し時の非選択ワード線に接続された全てのセルトランジスタのソースに対して、選択されたビット線のレベル（ドレイン電圧）以上の電圧を印加するようになっている。これにより、非選択状態とされている場合、一括消去により過剰消去状態になったセルトランジスタに対しても、ゲート電圧がソース電圧よりも低くなるためカットオフ（非選択状態）させることができる。ここで、読み出し時の非選択ワード線に接続されたメモリセルのソースに印加する電圧としては、選択されたビット線のレベルと同じ電圧に設定してもよい。すなわち、過剰消去により、例え、チャネルが生成されていても、ドレインとソースとの間に電位差がなければ電流は流れないので、非選択の過剰消去のセルトランジスタが読み出し動作に影響を与えることない。
【０１１０】
図４４は図４３の半導体記憶装置における第１のロウデコーダ5221および第２のロウデコーダ5222の一例を示す回路図であり、図４５は図４４の第２のロウデコーダの一部を示す回路図である。
【０１１１】
図４４に示されるように、第１のロウデコーダ5221は、電源回路（Ｖcc)52211, ロウアドレスが供給されたナンドゲート52212,および，インバータ52213 で構成され、また、第２のロウデコーダ5222は、電源回路（Ｖcc)52221, ロウアドレスが供給されたナンドゲート52222,インバータ52223,52224,および, 電源回路5225で構成されている。ここで、電源回路52225 は、読み出し時の非選択ワード線に接続されたセルトランジスタのソースに対して印加する選択されたビット線のレベル（ドレイン電圧）以上の電圧を供給するためのものであリ、図４５にその一例の回路を示す。
【０１１２】
以上、説明したように、本発明の半導体記憶装置の第５の形態によれば、例えば、フラッシュメモリにおける一括消去により過剰消去のメモリセルが生じた場合であっても、正常にデータ“０”或いはデータ“１”を正確に読み出すことができ、ウエハープロセス上のゆらぎや、長時間に渡る書き込み／消去の繰り返しに等による過剰消去が存在してもデータを正確に読み出すことで歩留りの向上およびデバイスの信頼性の大幅な向上が期待できる。
【０１１３】
次に、図４６〜図４９を参照して本発明に係る半導体記憶装置の第６の形態を説明する。まず、本第６の形態においても、前述した本発明の半導体記憶装置の第５の形態と同様に、フラッシュメモリにおける一括消去により過剰消去のメモリセルが生じた場合においても正確なデータを読み出すようにしたものである。
【０１１４】
すなわち、図３７〜図４０を参照して説明したように、フラッシュメモリは、電気的に全ビットの一括消去が可能であり、一括消去を行う際には回路技術上の簡便さから一般的に全てのセルトランジスタ（メモリセルＭＣ）に対して同時に同様の消去動作を行い、この消去動作を全てのセルトランジスタが消去されるまで繰り返すようになっている。しかしながら、セルアレイ中には、比較的消去が容易なセルトランジスタおよび比較的消去が困難なセルトランジスタが混在しているため、全ビットの一括消去を行うと、消去が容易なセルトランジスタに対する消去動作が必要以上になされて過剰消去となってしまう。そして、セルトランジスタの特性的な差は、ウエハープロセス的なゆらぎや長時間にわたる書き込み／消去の繰り返しによるストレス等により比較的容易に出現し得るため、過剰消去セルの出現も比較的頻繁に生じることになっている。ここで、フラッシュメモリのセルトランジスタに対する書き込みおよび消去動作は、図３７〜図４０を参照して説明した通りである。
【０１１５】
また、フラッシュメモリの場合、一般的に、セルアレイはＮＯＲ型と呼ばれる構成を取っており、Ｎチャネル型ＭＩＳトランジスタ（セルトランジスタ）のドレインは、ビット線毎に共通接続され、一様にバイアスを与えた状態で、選択するセルトランジスタのゲートにだけ正のバイアス電圧を与え、且つ、非選択のセルトランジスタのゲートにはバイアスを与えない（０ボルト）ことより、所定のセルトランジスタを選択するようになっている。ここで、セルトランジスタは、エンハンスメント型のＮチャネル型ＭＩＳトランジスタを用いるため、非選択のセルトランジスタは電流を流さず、選択されたセルトランジスタのみがフローティングゲート中の電荷の量に応じて電流を流したり或いは流さなかったりする。この選択されたセルトランジスタを流れる電流に応じてデータ“０”およびデータ“１”が割り当てられるようになっている。
【０１１６】
フラッシュメモリにおいては、エンハンスメント型のセルトランジスタに対して上述した過剰消去が生じると、セルトランジスタは見掛け上デプリション型に特性が変じてしまう。そして、ＮＯＲ型のセルアレイを用いた場合、非選択のセルトランジスタはゲートにバイアスを与えない状態では電流を流さないようにしているが、過剰消去が生じたセルトランジスタは見掛け上デプリション型の特性を示すため、非選択のセルトランジスタであっても電流を流してしまう。このため、例え、選択されたセルトランジスタが電流を流さない状態であっても、過剰消去の非選択のセルトランジスタが電流を流すため、データ“０”とデータ“１”とが誤って判定される場合が生じるという問題がある。
【０１１７】
本発明に係る半導体記憶装置の第６の形態は、過剰消去を起こしたセルトランジスタが生じたら、該過剰消去セルを救済して、正確なデータを読み出すようにすることを目的とする。
【０１１８】
図４６は本発明に係る半導体記憶装置の第６の形態の要部を示す回路図である。同図において、参照符号602 はロウデコーダ,604はコラムデコーダ, そして,607はセンスアンプを示している。また、参照符号ＭＣはＮチャネル型ＭＩＳトランジスタで構成されたメモリセルトランジスタ（メモリセル),ＷＬ1,ＷＬ2 はワード線，そして, ＢＬはビット線を示している。ここで、メモリセルＭＣは図３３に示すものと同様である。
【０１１９】
図４７は図４６における半導体記憶装置のセンスアンプ607 の一例を示す回路図であり、Ｎチャネル型ＭＯＳトランジスタ6071,6072,6073,6074,6075,6077 およびＰチャネル型ＭＯＳトランジスタ6076,6078 で構成されている。
【０１２０】
本第６の形態において、例えば、一括消去により過剰消去を起こしたセルトランジスタ（過剰消去セル）を検出するには、一括消去処理が行われたメモリセルアレイに対して、まず、ロウデコーダ602 により全てのワード線ＷＬ1,ＷＬ2,…を低レベル“Ｌ”とし、次に、コラムデコーダ604 によりコラムゲートＧ601,Ｇ602,…を順次選択してビット線ＢＬ1,ＢＬ2,…を順次センスアンプ607 に接続する。このとき、センスアンプ607 の出力は、過剰消去セルが接続されているビット線が選択されたときに低レベル“Ｌ”となるため、センスアンプ607 の出力が低レベル“Ｌ”となるビット線を選択し、その状態において、センスアンプ607 のトランジスタ6077をオンとして該センスアンプ607 の駆動電流を増大して、過剰消去セルが電流を流さないようにする。さらに、ロウデコーダ602 によりワード線ＷＬ1,ＷＬ2,…をスキャンして、センスアンプ607 の出力が高レベル“Ｈ”となるセルトランジスタが過剰消去セルとして検出される。
【０１２１】
図４８は本発明に係る半導体記憶装置の第６の形態が適用されるシステムの一例を概略的に示すブロック図である。同図において、参照符号610 はフラッシュメモリ,620は読み出し専用メモリ（ＲＯＭ),そして,630は中央処理装置（ＣＰＵ) を示している。
【０１２２】
図４８に示すシステムでは、後述する図４９に示すアルゴリズムをＲＯＭ620 に格納しておき、ＣＰＵ630 が該アルゴリズムに従ってフラッシュメモリ610 を制御するようになっている。すなわち、ＣＰＵ630 は、ＲＯＭ620 に格納されたアルゴリズムに従って、フラッシュメモリ610 における過剰消去セルを救済するようになっている。
【０１２３】
図４９は本発明に係る半導体記憶装置の第６の形態における処理の一例を説明するためのフローチャートである。同図に示されるように、フラッシュメモリの消去処理が開始されると、ステップＳ611 において、消去前書き込み処理を行う。この消去前書き込み処理は、フラッシュメモリのメモリセルアレイを一括消去する前に、メモリセルアレイの全てのセルトランジスタに対してデータ“０”の書き込み処理を行うものである。
【０１２４】
次に、ステップＳ612 において一括消去を行うと共に、ステップＳ613 において消去ベリファイを行う。すなわち、メモリセルアレイの全てのセルトランジスタに対して、一括的に、少しずつフローティングゲートからの電子の放出を行わせるようにして、消去処理を実効する。さらに、ステップＳ614 に進んで、過剰消去セルが存在するかどうかの過剰消去チェックを行う。ここで、ステップＳ614 において、過剰消去セルが存在しないと判別されると（過剰消去チェックをパスすると）消去処理は終了し、また、過剰消去セルが存在すると判別されると（過剰消去チェックでフェイルになると）ステップＳ615 に進む。尚、ステップＳ614 における過剰消去チェックは、図４６および図４７を参照して説明したように、過剰消去となっているセルトランジスタを１つだけ検出することになる。
【０１２５】
ステップＳ615 において、ステップＳ614 で検出された１つの過剰消去セル（過剰消去ビット）に対して書き込み処理を行い、ステップＳ616 に進んで、ステップＳ614 と同様な過剰消去チェックを行う。ここで、ステップＳ615 における書き込み処理により、ステップＳ614 で検出された１つの過剰消去セルの過剰消去状態がなくなり正常な消去の状態になったとすると、他に過剰消去セルがなければ、ステップＳ617 に進んで、ステップＳ613 と同様な消去ベリファイを行う。そして、ステップＳ617 の消去ベリファイをパスすれば、消去処理は終了し、また、ステップＳ617 の消去ベリファイでファイルになると、ステップＳ618 およびＳ619 において、消去および消去ベリファイを行う。
【０１２６】
一方、ステップＳ615 における書き込み処理により、ステップＳ614 で検出された１つの過剰消去セルの過剰消去状態がなくなり正常な消去の状態になったが、他にも過剰消去セルが存在すれば、ステップＳ616 において、ステップＳ614 で検出された過剰消去セルとは異なる他の１つの過剰消去セルが検出され、ステップＳ615 に戻って書き込み処理が行われる。このようにして、メモリセルアレイにおける全ての過剰消去セルに対して１つずつ書き込み処理が行われて、全ての過剰消去セルを正常な消去状態にする。
【０１２７】
ここで、図４９に示す消去処理は、前述したように、例えば、図４８に示すシステムのＲＯＭ620 に格納しておき、それをＣＰＵ630 が読み出して処理することもできるが、フラッシュメモリ自体に図４９に示す消去処理を実現するような論理回路等を内蔵してハード的に構成することも可能である。
【０１２８】
上述したように、本発明の半導体記憶装置の第６の形態によれば、過剰消去を起こしたセルトランジスタを救済して、正確なデータを読み出すようにすることができ、ウエハープロセス上のゆらぎや、長時間に渡る書き込み／消去の繰り返しに等による過剰消去が存在してもデータを正確に読み出すことで歩留りの向上およびデバイスの信頼性の大幅な向上が期待できる。
【０１２９】
次に、図５０〜図６１を参照して本発明に係る半導体記憶装置の第７の形態を説明する。
【０１３０】
図５０は本発明の半導体記憶装置の第７の形態に使用するメモリセル（ＭＣ）を示し、電気的一括消去型不揮発性半導体記憶装置（フラッシュメモリ）におけるセルトランジスタ（メモリセルＭＣ）の動作を説明するための図である。同図に示されるように、セルトランジスタは、ソース−ドレイン間にどの領域とも絶縁されたフローティングゲートＦＧが設けられ、該フローティングゲートＦＧの上にコントロールゲートＣＧを形成して構成されている。
【０１３１】
書き込み時には、ドレイン領域ＤＤに印加するドレイン電圧Ｖd を、例えば、６ボルトとし、コントロールゲートＣＧに印加するゲート電圧Ｖg を書き込み用電圧（消去用電圧）Ｖppとし、ソース領域ＳＳに印加するソース電圧Ｖs を零ボルトとして、ドレイン端子(DD)からフローティングゲート(FG)に電子を注入してデータ“０”を書き込む。
【０１３２】
消去時には、ゲート電圧Ｖg およびドレイン電圧Ｖd をオープン（フローティング状態）とし、ソース電圧Ｖs を消去用電圧Ｖppとして、フローティングゲート(FG)からソース端子(SS)に電子を引き抜いて消去（データ“１”の書き込み）を行う。また、読み出し時には、ゲート電圧Ｖg を電源電圧Ｖccとし、ドレイン電圧Ｖd を１ボルト程度とし、そして、ソース電圧Ｖs を零ボルトとして、ドレイン電流が流れるか否かでセルトランジスタに書き込まれているデータが“１”か“０”かを判別する。
【０１３３】
図５１は本発明に係る半導体記憶装置の第７の形態に対応する関連技術の半導体記憶装置の一例を示すブロック回路図である。同図において、参照符号710 はブロックアドレスバッファ,7101,7102はブロック選択ゲート,711はロウアドレスバッファ,712はロウデコーダ,713はコラムアドレスバッファ,714はコラムデコーダ,715はデータI/O バッファ,716は書き込み回路,717はセンスアンプ, そして,7191,7192はソース電源回路を示している。また、参照符号ＢＬはビット線, ＷＬはワード線, ＭＣはメモリセルを示し、また、Ｗは書き込み時に高レベル“Ｈ”となる書き込み制御信号, Ｅは消去時に高レベル“Ｈ”となる消去制御信号を示している。
【０１３４】
図５１に示す半導体記憶装置における動作は、例えば、前述した図２に示す関連技術の半導体記憶装置と基本的には同様であるが、図５１に示す半導体記憶装置では、ブロックアドレスバッファ710 およびブロック選択ゲート7101,7102 がさらに設けられている。すなわち、図５１に示す半導体記憶装置においては、複数のブロックＢ1,Ｂ2 が設けられ、ブロックアドレスバッファ710 からのブロック選択信号によりブロック選択ゲート7101,7102 を選択して任意の一つのブロックを書き込み回路716 或いはセンスアンプ717 に接続するようになっている。ここで、メモリセルアレイは、ソースを共通にした２つのブロックＢ1,Ｂ2 で構成され、各ブロックＢ1,Ｂ2 に設けられたソース電源回路7191,7192 によりブロック毎に消去（ブロック消去）が行えるようになっている。
【０１３５】
図５１の半導体記憶装置において、消去時には、高レベル“Ｈ”となる消去信号Ｅがロウアドレスバッファ711,コラムアドレスバッファ713 に入力され、ロウアドレスバッファ711 およびコラムアドレスバッファ713 の出力を非選択論理（例えば、相補出力が共に低レベル“Ｌ”）とし、全てのワード線ＷＬおよびビット線ＢＬが非選択となる。さらに、消去信号Ｅはブロックアドレスバッファ710 からのブロック選択信号と共にソース電源回路7191,7192 に入力され、例えば、該ブロック選択信号が高レベル“Ｈ”となる所定の１つのソース電源回路を消去用電圧Ｖppとして、所定のブロックの消去が実行される。
【０１３６】
また、書き込み時には、高レベル“Ｈ”となる書き込み制御信号Ｗがロウアドレスバッファ711,コラムアドレスバッファ713 に入力され、ロウデコーダ712 およびコラムデコーダ714 に入力され、これにより、ワード線ＷＬは書き込みレベルＶppとされ、また、ビット線ＢＬはブロック選択信号により選択されたブロック選択ゲート7101,7102 を介して書き込み回路716 に接線される。ここで、書き込み回路716 から選択されたブロックの所定のビット線ＢＬには、書き込み電圧（例えば、６ボルト）が供給され、書き込みが実行される。
【０１３７】
上述した図５１に示す関連技術の半導体記憶装置では、ブロック消去を実行することは可能であるが、両ブロック（複数ブロック）を同時に消去することは不可能である。すなわち、図５１の半導体記憶装置では、各ブロック毎の消去をシーケンシャルに行って、複数ブロックの消去を行うようになっている。さらに、消去後のベリファイに関しても、消去を行ったブロック毎のべリファイをシーケンシャルに行うようになっている。そのため、複数ブロックを消去する場合には、長時間を要すると共に、ベリファイ処理も複雑化することになっている。
【０１３８】
本発明に係る半導体記憶装置の第７の形態は、複数ブロックを同時に消去すると共に、複数ブロックを同時に消去した場合でも簡単にベリファイを実効することを目的とする。
【０１３９】
図５２は本発明に係る半導体記憶装置の第７の形態の一実施例を示すブロック回路図である。同図において、参照符号701 はブロックアドレスバッファ,7021,7022は期待値データ格納回路,7031,7032は一致回路,704は論理回路（ナンドゲート),721 はロウアドレスバッファ,722はロウデコーダ,723はコラムアドレスバッファ,724はコラムデコーダ,725はデータI/O バッファ,7261,7262は書き込み回路,7271,7272はセンスアンプ, そして,7091,7092はソース電源回路を示している。また、参照符号ＢＬはビット線, ＷＬはワード線, ＭＣはメモリセルを示し、また、Ｗは書き込み時に高レベル“Ｈ”となる書き込み制御信号, Ｅは消去時に高レベル“Ｈ”となる消去制御信号を示している。すなわち、図５２に示す実施例は、図５１の関連技術の半導体記憶装置に対して、期待値データ格納回路7021,7022,一致回路7031,7032,マルチプレクサ（データI/O バッファ)725, および, ナンドゲート704 が追加された構成となっている。
【０１４０】
まず、消去時においては、ブロックアドレスバッファ701 からの出力信号で選択されるソース電源回路7091,7092 のいずれかに選択信号をラッチ制御信号ＬＴを高レベル“Ｈ”としてラッチさせる。この後、消去制御信号Ｅを高レベル“Ｈ”として選択信号がラッチされたソース電源回路の全てを動作させ、これにより複数ブロックの消去処理を同時に実効する。
【０１４１】
図５３は図５２の半導体記憶装置におけるソース電源回路の一例を示す回路図であり、図５４は期待値データ格納回路の一例を示す回路図、そして、図５５は一致回路の一例を示す回路図である。
【０１４２】
図５３に示されるように、ソース電源回路7091(7092)は、ブロックアドレス信号（ブロック選択信号）およびラッチ制御信号が入力されたナンドゲート731 と、ラッチ回路を構成するナンドゲート732 およびインバータ733 と、該ラッチ回路の出力および消去制御信号Ｅが入力されたナンドゲート734 と、消去用電源(Vpp) が印加されたＰチャネル型ＭＯＳトランジスタ736,737 およびＮチャネル型ＭＯＳトランジスタ738 を備えて構成されている。また、図５４に示されるように、期待値データ格納回路7021(7022)は、インバータ741,744,745,746,750,および, ナンドゲート742,743,747,748,749 を備えて構成されている。ここで、ナンドゲート743 およびインバータ744 はラッチ回路を構成し、該ラッチ回路の出力は反転制御信号INV に応じて制御されるようになっている。さらに、図５５に示されるように、一致回路7031(7032)は、インバータ753,ナンドゲート751,752,755,および, エクスクルーシブオアゲート754 を備えて構成されている。ここで、ナンドゲート752 およびインバータ753 はラッチ回路を構成し、センスアンプ7271(7272)の出力（センスアンプデータ）と期待値データ格納回路7021(7022)の出力（リファレンスデータ）とが一致するか否かの判定を行うようになっている。
【０１４３】
上述した各回路により、まず、ブロックアドレス信号をラッチして行う消去動作においては、そのラッチした消去回路のみを消去制御信号“Ｅ”で動作させるようになっており、また、消去前書き込みでは、同様にラッチ制御信号ＬＴを高レベル“Ｈ”とすることにより書き込みデータ“０”を期待値データ格納回路7021(7022)にラッチするようになっている。この場合、ブロックアドレス信号によって選択された期待値データ格納回路7021(7022)にデータＩ／Ｏバッファ725 からデータ“０”を転送し、該データ“０”をラッチ制御信号ＬＴを高レベル“Ｈ”とすることでラッチするようになっている。ここで、一致回路7031(7032)の出力は、選択されたブロック以外では強制的に高レベル“Ｈ”を出力させるようになっている。以上により、書き込み制御信号Ｗを高レベル“Ｈ”として書き込みを実行させると、選択された複数のブロックは同時に書き込みが実行される。
【０１４４】
次に、ベリファイ時には、期待値データ格納回路7021(7022)に格納された期待値データと、センスアンプ7271(7272)の出力とが比較されナンドゲート704 へ一致回路7031および7032の出力が送られる。もし、書き込みが充分に行なわれればセンスアンプ出力は低レベル“Ｌ”となるから、一致信号出力は高レベル“Ｈ”となり、全てのセルブロックにデータが書き込まれると、ナンドゲート704 のベリファイ出力VER は低レベル“Ｌ”となって書き込みが全ブロックの所定アドレスで終了したことが確認できる。ここで、消去ベリファイ時には、反転信号INV により期待値データを反転してベリファイすれば、もし、全ての選択されたブロック中の所定のアドレスデータがデータ“１”となった場合、書き込みと同様にベリファイ出力VER が低レベル“Ｌ”となってデータ消去が行なわれたことが検出できる。このように、本実施例の半導体記憶装置によれば、一致回路7031(7032)の全ての出力が高レベル“Ｈ”の時だけ、ナンドゲート704 の出力が低レベル“Ｌ”となり、一つでも出力が低レベル“Ｌ”となる一致回路が存在すれば、不良ビットが存在することが確認されることになる。
【０１４５】
図５６は本発明に係る半導体記憶装置の第７の形態の他の実施例を示すブロック回路図である。図５６に示す半導体記憶装置は、上述した図５２の半導体記憶装置における期待値データ格納回路7021(7022)を、期待値データ発生回路7041(7042)に置き換えるようにしたものである。
【０１４６】
図５２に示す半導体記憶装置においては、消去前の書き込みおよび消去するのに必要なリファレンスデータは、全ビットともデータ“０”或いはデータ“１”であるため、ランダムデータを格納する手段を使用しなくても実現は可能である。しかしながら、図５６に示す本実施例においては、ブロックアドレス信号により選択された期待値データ発生回路7041(7042)にその選択信号をラッチ制御信号ＬＴを高レベル“Ｈ”とすることによってラッチするようになっている。そして、ラッチされた期待値データ発生回路7041(7042)からは、強制的にデータ“０”が発生される。また、消去時には、反転制御信号INV によりその期待値データを反転させれば、前述したのと同様な消去ベリファイも可能となる。
【０１４７】
図５７は図５６の半導体記憶装置における期待値データ発生回路の一例を示す回路図である。同図に示されるように、期待値データ発生回路7041(7042)は、インバータ763,764,767,768,ナンドゲート761,762,766,769,770,および, ノアゲート765 を備えて構成されている。ここで、ナンドゲート762 およびインバータ763 はラッチ回路を構成している。この図５７に示す期待値データ発生回路7041(7042)では、アドレスデータ信号（ブロック選択信号）をラッチ回路(762,763) にラッチすると、リファレンスデータは強制的に低レベル“Ｌ”となり、また、反転制御信号INV を高レベル“Ｈ”とすると、リファレンスデータは高レベル“Ｈ”となる。
【０１４８】
図５８は本発明に係る半導体記憶装置の第７の形態のさらに他の実施例を示すブロック回路図である。図５８に示す実施例においては、図５２の期待値データ格納回路7021(7022), 書き込み回路7261(7262)および一致回路7031(7032)を、ブロック選択信号格納回路7051(7052), 書き込み回路7161(7162)およびデータ反転回路7061(7062)に置き換えた構成となっている。すなわち、本実施例では、ブロック選択信号格納回路7051(7052)に格納された選択信号により、消去前書き込みおよびそのベリファイと消去ベリファイを制御するようになっている。
【０１４９】
図５８に示す半導体記憶装置において、まず、消去前書き込み時には、ブロック選択信号（ブロックドレス信号）により所定のブロックのセルに書き込みを行なう。ここで、データ反転回路7061(7062)は、センスアンプ7271(7272)のデータを消去ベリファイ時と書き込みベリファイ時とで反転させる機能を持ち、書き込みおよび消去が十分に行なわれると出力が高レベル“Ｈ”となるようにされている。また、このとき非選択のブロックにおいては、ブロック選択信号格納回路7051(7052)の出力信号により常に高レベル“Ｈ”となるようにされている。これにより、前述のような消去前書き込みおよび消去を実現することができる。
【０１５０】
図５９は図５８の半導体記憶装置におけるブロック選択信号格納回路の一例を示す回路図、図６０は書き込み回路の一例を示す回路図、そして、図６１はデータ反転回路の一例を示す回路図である。
【０１５１】
図５９に示されるように、ブロック選択信号格納回路7051(7052)は、ブロックアドレス信号（ブロック選択信号）およびラッチ制御信号が入力されたナンドゲート771 と、ラッチ回路を構成するナンドゲート772 およびインバータ773 で構成されている。また、図６０に示されるように、書き込み回路7161(7162)は、インバータ781,ノアゲート782,ナンドゲート783,および, 書き込み用電源(Vpp) が印加されたＰチャネル型ＭＯＳトランジスタ785,786 およびＮチャネル型ＭＯＳトランジスタ787 を備えて構成されている。さらに、図６１に示されるように、データ反転回路7061(7062)は、インバータ792,793 およびナンドゲート791,794,795,796 を備えて構成されている。そして、反転信号INV に応じてセンスアンプ7271(7272)の出力を反転してナンドゲート704 へ供給するようになっている。
【０１５２】
図５９に示すブロック選択信号格納回路7051(7052)において、ブロックアドレス信号をラッチ制御信号ＬＴの高レベル“Ｈ”に従ってラッチ回路(772,773) にラッチする構成となっている。そして、選択信号のラッチされたブロックでは、入力データのレベルにかかわらず、書き込み制御信号Ｗを高レベル“Ｈ”とすることによりバス線に書き込み電圧Ｖppを印加するようになっている。
【０１５３】
図６１に示すデータ反転回路7061(7062)において、書き込みベリファイ時には反転制御信号INV を低レベル“Ｌ”とすると、センスアンプ7271(7272)の出力が低レベル“Ｌ”（書き込みが行なわれた状態）となって、ナンドゲート704 への出力が高レベル“Ｈ”となる。また、消去ベリファイ時には、反転制御信号INV を高レベル“Ｈ”とする。ここで、非選択ブロックにおいてはブロック選択信号（ブロックアドレス信号）が低レベル“Ｌ”となり、ナンドゲート704 への出力は強制的に高レベル“Ｈ”となる。これにより、任意のブロックを同時に消去を実行できるようになる。尚、マルチプレクサ725 は、書き込みデータおよびセンスアンプデータをブロック選択アドレスに従って、所定のブロックに供給し、また、所定のブロックのデータを出力するかを制御するものである。
【０１５４】
以上、説明したように、本発明に係る半導体記憶装置の第７の形態によれば、各セルブロックのソース電源回路にブロック選択信号のラッチ回路を備え、同時に各セルソース電源回路を動作させると共に、各セルブロックにセンスアンプとベリファイの期待値データ発生回路とセンスアンプ出力と期待値の一致を確認する回路を備え、且つ、該一致回路の出力の論理積をとる回路を備えることによって、同時に消去およびベリファイを行なうことが可能となる。
【０１５５】
【発明の効果】
以上、詳述したように、本発明の半導体記憶装置によれば、安定した書き込みおよび各ベリファイが可能となり、高歩留りで高性能なデバイスを実現することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置の第１の形態の一実施例を示すブロック回路図である。
【図２】本発明に係る半導体記憶装置の第１の形態に対応する関連技術の半導体記憶装置の一例を示すブロック回路図である。
【図３】図２の半導体記憶装置におけるコラムアドレスバッファの一例を示す回路図である。
【図４】図２の半導体記憶装置におけるロウアドレスバッファの一例を示す回路図である。
【図５】図２の半導体記憶装置におけるロウデコーダの一例を示す回路図である。
【図６】図２の半導体記憶装置におけるコラムデコーダの一例を示す回路図である。
【図７】図２の半導体記憶装置における書き込み回路の一例を示す回路図である。
【図８】図２の半導体記憶装置におけるソース電源回路の一例を示す回路図である。
【図９】図２の半導体記憶装置におけるセンスアンプの一例を示す回路図である。
【図１０】図２の半導体記憶装置における書き込み特性曲線の一例を示す図である。
【図１１】本発明が適用される半導体記憶装置に使用するメモリセルの動作を説明するための図である。
【図１２】図１の半導体記憶装置におけるロウアドレスバッファの一例を示す回路図である。
【図１３】図１の半導体記憶装置におけるロウデコーダの一例の要部を示す回路図である。
【図１４】図１の半導体記憶装置における一致回路の一例を示す回路図である。
【図１５】図１の半導体記憶装置におけるロウデコーダの一例の要部を示す回路図である。
【図１６】図１５の回路に印加される信号の波形を示す図である。
【図１７】図１の半導体記憶装置におけるベリファイ電圧発生回路の一例を示す回路図である。
【図１８】図１の半導体記憶装置におけるセンスアンプの一例を示す回路図である。
【図１９】図１８のセンスアンプに供給する制御信号を作成する論理回路の一例を示す回路図である。
【図２０】本発明に係る半導体記憶装置の第２の形態に対応する従来の半導体記憶装置における冗長回路の一例を示すブロック回路図である。
【図２１】図２０に示す従来の冗長回路の構成例を示す図である。
【図２２】図２０に示す従来の冗長回路を使用した半導体記憶装置の一例を示すブロック図である。
【図２３】本発明に係る半導体記憶装置の第２の形態における冗長回路の一実施例を示すブロック回路図である。
【図２４】図２３に示す本発明の冗長回路が適用される半導体記憶装置におけるリアルセルおよび冗長セルの構成を示すブロック図である。
【図２５】図２３に示す本発明の冗長回路を使用した半導体記憶装置の一例を示すブロック図である。
【図２６】本発明に係る半導体記憶装置の第２の形態における冗長回路の他の実施例を示すブロック回路図である。
【図２７】本発明に係る半導体記憶装置の第２の形態における冗長回路のさらに他の実施例を示すブロック回路図である。
【図２８】図２７に示す本発明の冗長回路を使用した半導体記憶装置の一例を示すブロック図である。
【図２９】本発明に係る半導体記憶装置の第３の形態における内部書き込みアルゴリズムを示すフローチャートである。
【図３０】本発明の半導体記憶装置の第３の形態の一実施例を示すブロック図である。
【図３１】図３０の半導体記憶装置における要部の回路例を示す図である。
【図３２】図３１の回路の動作を説明するためのタイミング図である。
【図３３】本発明に係る半導体記憶装置の第４の形態におけるメモリセルの動作を説明するための図である。
【図３４】本発明の半導体記憶装置の第４の形態に対応する関連技術としての半導体記憶装置の一例を示すブロック回路図である。
【図３５】本発明の半導体記憶装置の第４の形態の一実施例を示すブロック回路図である。
【図３６】本発明の半導体記憶装置の第４の形態の他の実施例の要部を示す回路図である。
【図３７】本発明に係る半導体記憶装置の第５の形態に対応する従来の半導体記憶装置の一例を示すブロック回路図である。
【図３８】図３７の半導体記憶装置におけるロウデコーダの構成を示す回路図である。
【図３９】図３７の半導体記憶装置におけるコラムデコーダの構成を示す回路図である。
【図４０】図３９のコラムデコーダにおけるビット線トランスファーゲートの構成を示す回路図である。
【図４１】本発明に係る半導体記憶装置の第５の形態の一実施例を示すブロック回路図である。
【図４２】図４１の半導体記憶装置におけるロウデコーダの構成を示す回路図である。
【図４３】本発明に係る半導体記憶装置の第５の形態の他の実施例を示すブロック回路図である。
【図４４】図４３の半導体記憶装置における第１および第２のロウデコーダの一例を示す回路図である。
【図４５】図４４の第２のロウデコーダの一部を示す回路図である。
【図４６】本発明に係る半導体記憶装置の第６の形態の要部を示す回路図である。
【図４７】図４６における半導体記憶装置のセンスアンプの一例を示す回路図である。
【図４８】本発明に係る半導体記憶装置の第６の形態が適用されるシステムの一例を概略的に示すブロック図である。
【図４９】本発明に係る半導体記憶装置の第６の形態における処理の一例を説明するためのフローチャートである。
【図５０】本発明の半導体記憶装置の第７の形態に使用するメモリセルの動作を説明するための図である。
【図５１】本発明に係る半導体記憶装置の第７の形態に対応する関連技術の半導体記憶装置の一例を示すブロック回路図である。
【図５２】本発明に係る半導体記憶装置の第７の形態の一実施例を示すブロック回路図である。
【図５３】図５２の半導体記憶装置におけるソース電源回路の一例を示す回路図である。
【図５４】図５２の半導体記憶装置における期待値データ格納回路の一例を示す回路図である。
【図５５】図５２の半導体記憶装置における一致回路の一例を示す回路図である。
【図５６】本発明に係る半導体記憶装置の第７の形態の他の実施例を示すブロック回路図である。
【図５７】図５６の半導体記憶装置における期待値データ発生回路の一例を示す回路図である。
【図５８】本発明に係る半導体記憶装置の第７の形態のさらに他の実施例を示すブロック回路図である。
【図５９】図５８の半導体記憶装置におけるブロック選択信号格納回路の一例を示す回路図である。
【図６０】図５８の半導体記憶装置における書き込み回路の一例を示す回路図である。
【図６１】図５８の半導体記憶装置におけるデータ反転回路の一例を示す回路図である。
【符号の説明】
101 …ロウアドレスバッファ
102 …ロウデコーダ
103 …コラムアドレスバッファ
104 …コラムデコーダ
105 …データI/O バッファ
106 …書き込み回路
107 …センスアンプ
108 …負電圧発生回路
109 …ソース電源回路
120 …一致回路
130 …冗長ロウデコーダ
140 …ベリファイ電圧発生回路
200 …冗長回路
201A,201B …ヒューズ
202 …抵抗器
203 …インバータ
204 …アドレス比較回路
205 …冗長セル選択回路
206 …冗長セル
207 …リアルセル選択回路
208 …リアルセル
209 …データ読み出し回路
311 …書き込み制御回路
312 …書き込みパルス発生回路
313 …セルアレイ
314 …パルスカウンタ
315 …スイッチ部
316 …停止信号発生回路
317 …高電圧検出回路
401 …ロウアドレスバッファ
402 …ロウデコーダ
403 …コラムアドレスバッファ
404 …コラムデコーダ
405 …バッファ回路
406 …書き込み電圧供給用トランジスタ（Ｐチャネル型ＭＯＳトランジスタ）
407 …センスアンプ
408 …バス線
502 …ロウデコーダ
504 …コラムデコーダ
507 …センスアンプ
509 …ソース電源回路
5221…第１のロウデコーダ
5222…第２のロウデコーダ
602 …ロウデコーダ
604 …コラムデコーダ
607 …センスアンプ
610 …フラッシュメモリ
620 …ＲＯＭ
630 …ＣＰＵ
704 …論理回路（ナンドゲート）
721 …ロウアドレスバッファ
722 …ロウデコーダ
723 …コラムアドレスバッファ
724 …コラムデコーダ
725 …データI/O バッファ（マルチプレクサ）
7021,7022 …期待値データ格納回路
7031,7032 …一致回路
7041,7042 …期待値データ発生回路
7051,7052 …ブロック選択信号格納回路
7061,7062 …データ反転回路
【図１】
0003703782.tif 000002
【図２】
0003703782.tif 000003
【図３】
0003703782.tif 000004
【図４】
0003703782.tif 000005
【図５】
0003703782.tif 000006
【図６】
0003703782.tif 000007
【図７】
0003703782.tif 000008
【図８】
0003703782.tif 000009
【図９】
0003703782.tif 000010
【図１０】
0003703782.tif 000011
【図１１】
0003703782.tif 000012
【図１２】
0003703782.tif 000013
【図１３】
0003703782.tif 000014
【図１４】
0003703782.tif 000015
【図１５】
0003703782.tif 000016
【図１６】
0003703782.tif 000017
【図１７】
0003703782.tif 000018
【図１８】
0003703782.tif 000019
【図１９】
0003703782.tif 000020
【図２０】
0003703782.tif 000021
【図２１】
0003703782.tif 000022
【図２２】
0003703782.tif 000023
【図２３】
0003703782.tif 000024
【図２４】
0003703782.tif 000025
【図２５】
0003703782.tif 000026
【図２６】
0003703782.tif 000027
【図２７】
0003703782.tif 000028
【図２８】
0003703782.tif 000029
【図２９】
0003703782.tif 000030
【図３０】
0003703782.tif 000031
【図３１】
0003703782.tif 000032
【図３２】
0003703782.tif 000033
【図３３】
0003703782.tif 000034
【図３４】
0003703782.tif 000035
【図３５】
0003703782.tif 000036
【図３６】
0003703782.tif 000037
【図３７】
0003703782.tif 000038
【図３８】
0003703782.tif 000039
【図３９】
0003703782.tif 000040
【図４０】
0003703782.tif 000041
【図４１】
0003703782.tif 000042
【図４２】
0003703782.tif 000043
【図４３】
0003703782.tif 000044
【図４４】
0003703782.tif 000045
【図４５】
0003703782.tif 000046
【図４６】
0003703782.tif 000047
【図４７】
0003703782.tif 000048
【図４８】
0003703782.tif 000049
【図４９】
0003703782.tif 000050
【図５０】
0003703782.tif 000051
【図５１】
0003703782.tif 000052
【図５２】
0003703782.tif 000053
【図５３】
0003703782.tif 000054
【図５４】
0003703782.tif 000055
【図５５】
0003703782.tif 000056
【図５６】
0003703782.tif 000057
【図５７】
0003703782.tif 000058
【図５８】
0003703782.tif 000059
【図５９】
0003703782.tif 000060
【図６０】
0003703782.tif 000061
【図６１】
0003703782.tif 000062