(57)【特許請求の範囲】
【請求項１】
高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのソース部と低電位側の高耐圧ｎチャネルＭＯＳＦＥＴのドレイン部とが接続され、該接続点が出力端子となるトーテムポール回路で、レベルシフト回路により、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴが駆動される高耐圧パワーＩＣの出力段回路において、レベルシフト回路の出力部と高耐圧ｐチャネルＭＯＳＦＥＴのゲート部とが接続され、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのゲート部と高耐圧ｐチャネルＭＯＳＦＥＴのドレイン部との間に第１抵抗体が接続され、高耐圧ｐチャネルＭＯＳＦＥＴのソース部が電源の高電位側に接続され、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのゲート部と第２抵抗体の一端およびダイオードのカソード部とが接続され、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのソース部と第２抵抗体の他端およびダイオードのアノード部とが接続され、低電位側のｎチャネルＭＯＳＦＥＴのドレイン部が第１ドレイン部および第２ドレイン部の２個の独立したマルチドレイン部で形成され、主電流を流す第１ドレイン部が高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのソース部と接続され、主電流の一部を流す第２ドレイン部が高電位側のｎチャネルＭＯＳＦＥＴのゲート部と接続されることを特徴とする高耐圧パワーＩＣの出力段回路。
【請求項２】
高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのソース部と低電位側の高耐圧ｎチャネルＭＯＳＦＥＴのドレイン部とが接続され、該接続点が出力端子となるトーテムポール回路で、レベルシフト回路により、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴが駆動される高耐圧パワーＩＣの出力段回路において、レベルシフト回路の出力部と高耐圧ｐチャネルＭＯＳＦＥＴのゲート部とが接続され、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのゲート部と高耐圧ｐチャネルＭＯＳＦＥＴのドレイン部とが直接接続され、高耐圧ｐチャネルＭＯＳＦＥＴのソース部が電源の高電位側に接続され、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのゲート部と第２抵抗体の一端およびダイオードのカソード部とが接続され、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのソース部と第２抵抗体の他端およびダイオードのアノード部とが接続され、低電位側のｎチャネルＭＯＳＦＥＴのドレイン部が第１ドレイン部および第２ドレイン部の２個の独立したマルチドレイン部で形成され、主電流を流す第１ドレイン部が高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのソース部と接続され、主電流の一部を流す第２ドレイン部が高電位側のｎチャネルＭＯＳＦＥＴのゲート部と接続されることを特徴とする高耐圧パワーＩＣの出力段回路。
【請求項３】
高耐圧ｐチャネルＭＯＳＦＥＴが高耐圧ｐｎｐトランジスタに置換されることを特徴とする請求項１または２記載の高耐圧パワーＩＣの出力段回路。
【請求項４】
高電位側ｎチャネルＭＯＳＦＥＴがｎチャネルＩＧＢＴとフリーホイールダイオードとに置換されることを特徴とする請求項１または２記載の高耐圧パワーＩＣの出力段回路。
【請求項５】
低電位側ｎチャネルＭＯＳＦＥＴがｎチャネルＩＧＢＴとフリーホイールダイオードとに置換され、ｎチャネルＩＧＢＴのコレクタが２つの独立した第１コレクタ部と第２コレクタ部のマルチコレクタ部で構成され、主電流を流す第１コレクタ部が高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのソース部と接続され、主電流の一部を流す第２コレクタ部が高電位側のｎチャネルＭＯＳＦＥＴのゲート部と接続されることを特徴とする請求項１または２記載の高耐圧パワーＩＣの出力段回路。
【請求項６】
高電位側ｎチャネルＭＯＳＦＥＴがｎチャネルＩＧＢＴとフリーホイールダイオードとに置換され、且つ低電位側ｎチャネルＭＯＳＦＥＴがｎチャネルＩＧＢＴとフリーホイールダイオードとに置換され、ｎチャネルＩＧＢＴのコレクタが２つの独立した第１コレクタ部と第２コレクタ部のマルチコレクタ部で構成され、主電流を流す第１コレクタ部が高電位側の高耐圧ｎチャネルＩＧＢＴのエミッタ部と接続され、主電流の一部を流す第２コレクタ部が高電位側のｎチャネルＩＧＢＴのゲート部と接続されることを特徴とする請求項１または２記載の高耐圧パワーＩＣの出力段回路。
【請求項７】
低電位側ｎチャネルＭＯＳＦＥＴがｎチャネルＩＧＢＴとフリーホイールダイオードとに置換され、
低電位側のｎチャネルＩＧＢＴが、
第１導電形基板の表面層に形成された第２導電形のベース領域と、ベース領域の表面層に形成された第１導電形のソース領域および第２導電形コンタクト領域と、ソース領域およびコンタクト領域と接触するエミッタ電極と、ソース領域と基板とに挟まれたベース領域の上にゲート絶縁膜を介して形成されたゲート電極と、基板の表面層にベース領域と離して形成された第１導電形バッファ領域と、バッファ領域内に所定の距離を離して形成された第２導電形の主コレクタ領域および第２導電型の補助コレクタ領域と、主コレクタ領域に接触する主コレクタ電極と、補助コレクタ領域に接触する補助コレクタ電極と、を備え、主コレクタ電極が高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのソース部と接続され、補助コレクタ電極が高電位側のｎチャネルＭＯＳＦＥＴのゲート部と接続されるたことを特徴とする請求項１または２記載の高耐圧パワーＩＣの出力段回路。
【請求項８】
高電位側ｎチャネルＭＯＳＦＥＴがｎチャネルＩＧＢＴとフリーホイールダイオードとに置換され、且つ低電位側ｎチャネルＭＯＳＦＥＴがｎチャネルＩＧＢＴとフリーホイールダイオードとに置換され、
低電位側のｎチャネルＩＧＢＴが、
第１導電形基板の表面層に形成された第２導電形のベース領域と、ベース領域の表面層に形成された第１導電形のソース領域および第２導電形コンタクト領域と、ソース領域およびコンタクト領域と接触するエミッタ電極と、ソース領域と基板とに挟まれたベース領域の上にゲート絶縁膜を介して形成されたゲート電極と、基板の表面層にベース領域と離して形成された第１導電形バッファ領域と、バッファ領域内に所定の距離を離して形成された第２導電形の主コレクタ領域および第２導電型の補助コレクタ領域と、主コレクタ領域に接触する主コレクタ電極と、補助コレクタ領域に接触する補助コレクタ電極と、を備え、主コレクタ電極が高電位側の高耐圧ｎチャネルＩＧＢＴのエミッタ部と接続され、補助コレクタ電極が高電位側のｎチャネルＩＧＢＴのゲート部と接続されるたことを特徴とする請求項１または２記載の高耐圧パワーＩＣの出力段回路。
【請求項９】
レベルシフト回路が、該回路を構成する高耐圧ｎチャネルＭＯＳＦＥＴのドレインに直列に接続された電流制限用の高抵抗体を有することを特徴とする請求項１または２記載の高耐圧パワーＩＣの出力段回路。
【請求項１０】
レベルシフト回路が高耐圧ｎチャネルＭＯＳＦＥＴと該ＭＯＳＦＥＴと同一耐圧構造をした別の高耐圧ｎチャネルＭＯＳＦＥＴから構成されるミラー回路を含む定電流回路を有することを特徴とする請求項１または２記載の高耐圧パワーＩＣの出力段回路。
【請求項１１】
レベルシフト回路が高耐圧ｎチャネルＭＯＳＦＥＴと該ＭＯＳＦＥＴと同一耐圧構造をした別の高耐圧ｎチャネルＭＯＳＦＥＴから構成されるミラー回路を含む定電流回路を有し、前記ミラー回路を構成する２つの高耐圧ｎチャネルＭＯＳＦＥＴのチャネル幅が異なることを特徴とする請求項１または２記載の高耐圧パワーＩＣの出力段回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、インバータ負荷やプラズマディスプレーパネル（負荷は放電管である）などを駆動する回路で、レベルシフト回路およびトーテムポール回路等で構成される高耐圧パワーＩＣの出力段回路に関する。
【０００２】
【従来の技術】
近年、接合分離や誘電体分離などの分離技術の進歩により、ダイオードや絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと略す）、ＭＯＳＦＥＴなどの高耐圧デバイスとその駆動・制御・保護回路を一つのシリコン基板上に集積した高耐圧パワーＩＣの開発が盛んになっている。特に、貼り合わせ基板（以下、ＳＯＩと略す）とトレンチ技術を組み合わせた誘電体分離技術の進歩は、複数の高耐圧バイポーラデバイスおよびユニポーラデバイスの集積化を可能とし、パワーＩＣの適用分野を大幅に拡げた。例えば、ＩＧＢＴなどの高耐圧の絶縁ゲート型バイポーラデバイスを適用したトーテムポール回路や、そのトーテムポール回路を何段にも組み合わせた集積回路がワンチップ上に形成されている。
【０００３】
図３４は従来のトーテムポール回路を含む高耐圧ＩＣの出力段回路である。この回路は２つの高耐圧ｎチャネルＭＯＳＦＥＴであるＮ１、Ｎ２で構成されたトーテムポール回路２ａと高電位側の高耐圧ｎチャネルＭＯＳＦＥＴであるＮ１のゲートを駆動する従来のレベルシフト回路１ｃから構成されている。このトーテムポール回路２ａはモータを駆動するインバータＩＣやディスプレイ駆動用ＩＣなどに広範に適当されている。このレベルシフト回路１ｃは、高耐圧ｎチャネルＭＯＳＦＥＴであるＮ７と高抵抗体Ｒ２、Ｒ３、Ｒ６と低耐圧ｐチャネルＭＯＳＦＥＴであるＰ３の他に低電圧の別電源ＶL が必要である。
【０００４】
図３５は従来のプッシュプル回路を含む高耐圧ＩＣの出力段回路である。前記のトーテムポール回路２ａとの違いは、高電位側（上アーム側のこと）が高耐圧ｎチャネル型ではなく高耐圧ｐチャネル型のデバイスで構成されている点であり、図３５ではこの高耐圧ｐチャネルデバイスが高耐圧ｐチャネルＭＯＳＦＥＴであるＰ４で構成されている点である。このようにｐチャネル型デバイスとｎチャネル型デバイスを用いることでゲート駆動電源の基準電位を出力端子の電位に合わせることができて、レベルシフト回路１ａを含めて上アーム側のゲート駆動回路を簡素化することができる。
【０００５】
【発明が解決しようとする課題】
しかし、図３４では、このレベルシフト回路に別電源ＶL を必要とするところに問題がある。例えば３相インバータＩＣのように出力段回路が少なければ、この別電源の配置はさほど問題にならないが、ディスプレイ駆動ＩＣなどのように、図示していないが、このレベルシフト回路の代わりにチャージポンプ回路を用いることも考えられ、数十個の出力段回路を必要とする場合は大きな問題となる。またトーテムポール回路では、上アームのデバイスと下アーム側（低電位側のこと）のデバイスが同一型のｎチャネルデバイスを使用するため、上下アームが同時にオン状態となる所謂アーム短絡が起こりやすく、このアーム短絡を防止する方策をとらねばならないという問題が生ずる。またトーテムポール回路を構成するデバイスには負荷の状態によって逆電流が流れるため、その逆電流を流す方策が必要になる。特に、ＩＧＢＴを使用した場合にこの問題が発生する。
【０００６】
一方、図３５では、主電流を流すプッシュプル回路を構成する高耐圧ｐチャネルＭＯＳＦＥＴはｐチャネルデバイス故にｎチャネルデバイスと比べて通電能力が劣る。そのため、下アームの高耐圧ｎチャネルＭＯＳＦＥＴと同じ大きさの電流を通電するためには、通電面積を増加させねばならない。この面積の増加分はゲート駆動回路が簡略化した効果を上回り、結果としてトーテムポール回路と比べてチップサイズが大きくなり、チップコストが増大するという問題がある。
【０００７】
この発明の目的は、前記の課題を解決して、別電源を不要とし、アーム短絡を起きにくく、逆電流を通電できて、且つ、チップサイズを小さくできる高耐圧パワーＩＣの出力段回路を提供することにある。
【０００８】
【課題を解決するための手段】
前記の目的を達成するために、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのソース部と低電位側の高耐圧ｎチャネルＭＯＳＦＥＴのドレイン部とが接続され、該接続点が出力端子となるトーテムポール回路で、レベルシフト回路により、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴが駆動される高耐圧パワーＩＣの出力段回路において、レベルシフト回路の出力部と高耐圧ｐチャネルＭＯＳＦＥＴのゲート部とが接続され、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのゲート部と高耐圧ｐチャネルＭＯＳＦＥＴのドレイン部との間に第１抵抗体が接続され、高耐圧ｐチャネルＭＯＳＦＥＴのソース部が電源の高電位側に接続され、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのゲート部と第２抵抗体の一端およびダイオードのカソード部とが接続され、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのソース部と第２抵抗体の他端およびダイオードのアノード部とが接続され、低電位側のｎチャネルＭＯＳＦＥＴのドレイン部が第１ドレイン部および第２ドレイン部の２個の独立したマルチドレイン部で形成され、主電流を流す第１ドレイン部が高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのソース部と接続され、主電流の一部を流す第２ドレイン部が高電位側のｎチャネルＭＯＳＦＥＴのゲート部と接続される構成とする。
【０００９】
また、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのソース部と低電位側の高耐圧ｎチャネルＭＯＳＦＥＴのドレイン部とが接続され、該接続点が出力端子となるトーテムポール回路で、レベルシフト回路により、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴが駆動される高耐圧パワーＩＣの出力段回路において、レベルシフト回路の出力部と高耐圧ｐチャネルＭＯＳＦＥＴのゲート部とが接続され、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのゲート部と高耐圧ｐチャネルＭＯＳＦＥＴのドレイン部とが直接接続され、高耐圧ｐチャネルＭＯＳＦＥＴのソース部が電源の高電位側に接続され、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのゲート部と第２抵抗体の一端およびダイオードのカソード部とが接続され、高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのソース部と第２抵抗体の他端およびダイオードのアノード部とが接続され、低電位側のｎチャネルＭＯＳＦＥＴのドレイン部が第１ドレイン部および第２ドレイン部の２個の独立したマルチドレイン部で形成され、主電流を流す第１ドレイン部が高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのソース部と接続され、主電流の一部を流す第２ドレイン部が高電位側のｎチャネルＭＯＳＦＥＴのゲート部と接続される構成とする。
【００１０】
また、高耐圧ｐチャネルＭＯＳＦＥＴが高耐圧ｐｎｐトランジスタに置換される構成としてもよい。
また、高電位側ｎチャネルＭＯＳＦＥＴがｎチャネルＩＧＢＴとフリーホイールダイオードとに置換される構成としてもよい。
【００１１】
また、低電位側ｎチャネルＭＯＳＦＥＴがｎチャネルＩＧＢＴとフリーホイールダイオードとに置換され、ｎチャネルＩＧＢＴのコレクタが２つの独立した第１コレクタ部と第２コレクタ部のマルチコレクタ部で構成され、主電流を流す第１コレクタ部が高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのソース部と接続され、主電流の一部を流す第２コレクタ部が高電位側のｎチャネルＭＯＳＦＥＴのゲート部と接続される構成としてもよい。
【００１２】
また、高電位側ｎチャネルＭＯＳＦＥＴがｎチャネルＩＧＢＴとフリーホイールダイオードとに置換され、且つ低電位側ｎチャネルＭＯＳＦＥＴがｎチャネルＩＧＢＴとフリーホイールダイオードとに置換され、ｎチャネルＩＧＢＴのコレクタが２つの独立した第１コレクタ部と第２コレクタ部のマルチコレクタ部で構成され、主電流を流す第１コレクタ部が高電位側の高耐圧ｎチャネルＩＧＢＴのエミッタ部と接続され、主電流の一部を流す第２コレクタ部が高電位側のｎチャネルＩＧＢＴのゲート部と接続される構成としてもよい。
【００１３】
また、低電位側ｎチャネルＭＯＳＦＥＴがｎチャネルＩＧＢＴとフリーホイールダイオードとに置換され、
低電位側のｎチャネルＩＧＢＴが、
第１導電形基板の表面層に形成された第２導電形のベース領域と、ベース領域の表面層に形成された第１導電形のソース領域および第２導電形コンタクト領域と、ソース領域およびコンタクト領域と接触するエミッタ電極と、ソース領域と基板とに挟まれたベース領域の上にゲート絶縁膜を介して形成されたゲート電極と、基板の表面層にベース領域と離して形成された第１導電形バッファ領域と、バッファ領域内に所定の距離を離して形成された第２導電形の主コレクタ領域および第２導電型の補助コレクタ領域と、主コレクタ領域に接触する主コレクタ電極と、補助コレクタ領域に接触する補助コレクタ電極と、を備え、主コレクタ電極が高電位側の高耐圧ｎチャネルＭＯＳＦＥＴのソース部と接続され、補助コレクタ電極が高電位側のｎチャネルＭＯＳＦＥＴのゲート部と接続される構成としてもよい。
【００１４】
また、高電位側ｎチャネルＭＯＳＦＥＴがｎチャネルＩＧＢＴとフリーホイールダイオードとに置換され、且つ低電位側ｎチャネルＭＯＳＦＥＴがｎチャネルＩＧＢＴとフリーホイールダイオードとに置換され、
低電位側のｎチャネルＩＧＢＴが、
第１導電形基板の表面層に形成された第２導電形のベース領域と、ベース領域の表面層に形成された第１導電形のソース領域および第２導電形コンタクト領域と、ソース領域およびコンタクト領域と接触するエミッタ電極と、ソース領域と基板とに挟まれたベース領域の上にゲート絶縁膜を介して形成されたゲート電極と、基板の表面層にベース領域と離して形成された第１導電形バッファ領域と、バッファ領域内に所定の距離を離して形成された第２導電形の主コレクタ領域および第２導電型の補助コレクタ領域と、主コレクタ領域に接触する主コレクタ電極と、補助コレクタ領域に接触する補助コレクタ電極と、を備え、主コレクタ電極が高電位側の高耐圧ｎチャネルＩＧＢＴのエミッタ部と接続され、補助コレクタ電極が高電位側のｎチャネルＩＧＢＴのゲート部と接続される構成としてもよい。
【００１５】
また、レベルシフト回路が、該回路を構成する高耐圧ｎチャネルＭＯＳＦＥＴのドレインに直列に接続された電流制限用の高抵抗体を有すること効果的である。このようにすると、高電位側デバイス駆動回路を構成するレベルシフト回路の消費電流は高耐圧ｎチャネルＭＯＳＦＥＴのドレインに電流制限用高抵抗を接続することで低減できる。
【００１６】
また、レベルシフト回路が高耐圧ｎチャネルＭＯＳＦＥＴと該ＭＯＳＦＥＴと同一耐圧構造をした別の高耐圧ｎチャネルＭＯＳＦＥＴから構成されるミラー回路を含む定電流回路を有するとよい。さらに、レベルシフト回路が高耐圧ｎチャネルＭＯＳＦＥＴと該ＭＯＳＦＥＴと同一耐圧構造をした別の高耐圧ｎチャネルＭＯＳＦＥＴから構成されるミラー回路を含む定電流回路を有し、前記ミラー回路を構成する２つの高耐圧ｎチャネルＭＯＳＦＥＴのチャネル幅が異なると効果的である。
【００２９】
【発明の実施の形態】
図１はこの発明の第１実施例で、高耐圧ｐチャネルＭＯＳＦＥＴを定電流方式のレベルシフト回路の出力端子と接続した高耐圧パワーＩＣの出力段回路である。
図１において、定電流方式のレベルシフト回路１ａの出力端子が高耐圧ｐチャネルＭＯＳＦＥＴであるＰ１のゲート部２１と接続し、Ｐ１のドレイン部２７が高抵抗体Ｒ２を介してトーテムポール回路を構成する高電位側（上アーム側のこと）の高耐圧ｎチャネルＭＯＳＦＥＴであるＮ１のゲート部２３に接続する。レベルシフト回路は、３個のｎチャネルＭＯＳＦＥＴであるＮ３、Ｎ４、Ｎ５と高抵抗体Ｒ４と低耐圧ｐチャネルＭＯＳＦＥＴであるＰ２で構成される。この回路は定電流回路、所謂、電流ミラー回路といわれるもである。ここで、Ｎ３は高耐圧素子である。Ｎ４はＮ３は同一スペックの素子である。抵抗体Ｒ３、Ｒ４は数十ｋΩの抵抗値を有し、Ｒ４は定電流回路に流す電流値を抑制し、Ｒ３はＰ１のゲート駆動電圧を抑制する。Ｒ３と並列接続されるツェナーダイオードＤ２はＲ３で発生するゲート過電圧を抑制する。レベルシフト回路の入力端子ＩＮ１はＰ２およびＮ５のゲート部２４、２５と接続し、出力端子２６は高耐圧ｐチャネルＭＯＳＦＥＴのゲート部２１と接続する。Ｐ２のソース部２２ａは例えば５Ｖの電源ＶDLと接続する。またトーテムポール回路２ａは高電位側の高耐圧ｎチャネルＭＯＳＦＥＴであるＮ１と低電位側（下アーム側のこと）の高耐圧ｎチャネルＭＯＳＦＥＴであるＮ２で構成され、Ｎ１のドレイン部２８は高電圧電源ＶDHと接続し、Ｎ２のソース部２９ａはアースであるＧＮＤと接続する。Ｎ１のソース部２９とＮ２のドレイン部３０の接続点３１はトーテムポール回路の出力端子ＯＵＴと接続し、Ｎ２のゲート部３２は入力端子ＩＮ２と接続する。
【００３０】
このレベルシフト回路の動作は次の通りである。トーテムポール回路の上アームのＮ１を駆動するための入力信号が入力端子であるＩＮ１から定電流方式のレベルシフト回路１ａの定電流回路を構成するＰ２およびＮ５のゲート部２４、２５に入力されると、Ｐ２がオンし、Ｎ５はオフする。Ｐ２がオンすると、Ｒ４、Ｎ４、Ｎ３で構成される電流ミラー回路である定電流回路が動作して、Ｎ３とＮ４に同一電流が流れる。Ｎ３に流れる電流がＲ３を流れることによりＰ１のゲート部２１がバイアスされＰ１はオンする。このＰ１に流れる電流がＲ１を通って流れ、Ｒ１に発生した電圧がＮ１のゲート部２３に印加されて、Ｎ１が導通する。ここで保護ダイオードであるＤ１はＮ１のゲート・ソース間電位の上昇を抑えるために必要である。このＤ１は通常ツェナーダイオードが用いられる。また抵抗体Ｒ２は数ｋΩから数十ｋΩの値であり、Ｎ１のゲート部２３の充電速度を制御する。この充電速度を早めたいときにはＲ２の抵抗値を小さくする。場合によってはこのＲ２はなしでも動作上は差し支えない。尚、以下の実施例でもＲ２を省いても動作上は問題ないが、回路が異常動作した場合の回路保護用としてＲ２は付けた方が好ましい。
【００３１】
前記のように、高耐圧ｐチャネルＭＯＳＦＥＴであるＰ１をレベルシフト回路１ａの出力端子２６と接続することで従来技術で説明した別電源ＶL が不要となる。
図２はこの発明の第２実施例で、高耐圧ｐチャネルＭＯＳＦＥＴを抵抗分割方式のレベルシフト回路の出力端子と接続した高耐圧パワーＩＣの出力段回路である。
【００３２】
図２において、図１との違いは、抵抗分割方式のレベルシフト回路１ｂを適用してＰ１のゲート駆動を行う点である。この回路は高耐圧ｎチャネルＭＯＳＦＥＴであるＮ６と数十ｋΩの抵抗体Ｒ３および数千ｋΩから数ＭΩの抵抗Ｒ５から構成される。またＲ５はＮ６に流れる電流を制御する働きもさせる。図１より回路が簡略で、部品点数が少ない。
【００３３】
この回路の動作は、Ｎ６にトーテムポール回路２ａのＮ１を駆動するための入力信号がＩＮ１から入力されるとＲ３に電流が流れ、このＲ３の電圧降下によりＰ１を駆動する。これ以降の動作は図１と同じである。
図３はこの発明の第３実施例で、図１のトーテムポール回路２ａの上アーム側のデバイスをＩＧＢＴであるＮ１１に置き換えた回路図である。
【００３４】
図３において、この回路の動作は図１と同じである。尚、ＩＧＢＴの代わりに電圧駆動型サイリスタなどを適用することも可能である。この回路では定電流回路のレベルシフト回路１ａの代わりに図２と同じく抵抗分割方式のレベルシフト回路１ｂを適用しても問題ない。その時の動作は第２図と同じである。ＭＯＳＦＥＴをＩＧＢＴや電圧駆動型サイリスタに代えることで大きな電流を流すことができる。特に、プラズマディスプレイなどの場合は上アーム側と下アーム側で流れる電流の大きさが異なるので、大きな電流が流れるアームにＩＧＢＴや電圧駆動型サイリスタを適用すると有効である。
【００３５】
図４はこの発明の第４実施例で、図１のトーテムポール回路の下アーム側のデバイスをＩＧＢＴであるＮ２１に置き換えた回路図である。
図４において、この回路の動作は図１と同じである。尚ＩＧＢＴの代わりに電圧駆動型サイリスタなどを適用することも可能である。この回路では定電流方式のレベルシフト回路１ａを適用しているが図２と同じく抵抗分圧方式のレベルシフト回路１ｂを適用しても問題ない。その時の動作は図２と同じである。
【００３６】
図５はこの発明の第５実施例で、定電流方式のレベルシフト回路１ａを適用し、図１のトーテムポール回路の上アーム側のデバイスおよび下アーム側のデバイスをＩＧＢＴに置き換えた回路図である。
図５において、この回路の動作は図１と同じである。尚ＩＧＢＴの代わりに電圧駆動型サイリスタなどを適用することも可能である。また図２と同じく抵抗分割回路１ｂを適用しても問題ない。そのときの動作は図２と同じである。上下アームにＩＧＢＴを適用することで、電流容量を増大できる。また、モータなどの駆動には上下アームで等しい電流が流れるのでこの回路は有効である。
【００３７】
図６はこの発明の第６実施例で、アーム短絡を防止したトーテムポール回路図である。
図６において、トーテムポール回路２ｂでは、下アーム側のデバイスの高耐圧ｎチャネルＭＯＳＦＥＴであるＮ２のドレイン部３０が上アーム側のデバイスＮ１のゲート部２３と接続され、Ｎ２のドレイン部とＮ１のソース部２９の間にＤ１が挿入され、Ｄ１とソース部２９の接続点３１が出力端子ＯＵＴと接続されている。そのため、Ｎ２がオンした場合、Ｎ２に流れる電流はＤ１を通過する。そのＤ１の順方向電圧降下でＮ１のゲート電位は必ずソース電位よりも低くなる。そのためＮ２がオン状態の時にはＮ１はオンすることはない。つまりアーム短絡を確実に防止できる。また半導体基板内にＤ１とＮ２を作り込むことでＩＧＢＴが構成され、下アーム側の電流駆動能力がＮ２を単独を形成した場合よりも向上できる。尚、図６の上アーム側のデバイスであるＮ１の動作は図１における動作と同じである。
【００３８】
図７はこの発明の第７実施例で、図６のトーテムポール回路２ｂの上アーム側のデバイスをＩＧＢＴに置き換えた回路図である。
図７において、この回路の動作は図６と同じである。尚、ＩＧＢＴの代わりに電圧駆動サイリスタなどを適用することも可能である。こうすることで電流容量を増大できる。
【００３９】
図８はこの発明の第８実施例で、アーム短絡防止用デバイスを低電位側の高耐圧ｎチャネルＭＯＳＦＥＴであるＮ２に並列に配置した場合の回路図である。
図８において、アーム短絡防止用デバイスは第１補助高耐圧ｎチャネルＭＯＳＦＥＴであるＮ２２であり，このＮ２２のドレイン部３３は上アーム側の高耐圧ｎチャネルＭＯＳＦＥＴであるＮ１のゲート部２３と接続され、Ｎ２２のゲート部３４は下アーム側の高耐圧ｎチャネルＭＯＳＦＥＴであるＮ２のゲート部３２と接続されている。このＮ２２はＮ２と同期してスイッチングするために、短絡保護動作は図６に示した回路動作と同じである。この場合、Ｎ２２には大きな電流を流す必要がないため、デバイス面積はＮ２よりも小さくできる。尚、図８のＮ１の駆動動作は図１における動作と同じである。
【００４０】
図９はこの発明の第９実施例で、図８のトーテムポール回路２ａの下アーム側のデバイスをＩＧＢＴに置き換えた回路図である。
図９において、この回路の動作は図８と同じである。尚、ＩＧＢＴの代わりに電圧駆動型サイリスタなどを適用することも可能である。
図１０はこの発明の第１０実施例で、図８のトーテムポール回路２ａの上アームの側デバイスをＩＧＢＴに置き換えた回路図である。
【００４１】
図１０において、この回路の動作はは図８と同じである。尚、ＩＧＢＴの代わりに電圧駆動型サイリスタなどを適用することも可能である。
図１１はこの発明の第１１実施例で、図９のトーテムポール回路の上アーム側のデバイスをＩＧＢＴに置き換えた回路図である。
図１１において、この回路の動作は図８と同じである。尚、ＩＧＢＴの代わりに電圧駆動型サイリスタなどを適用することも可能である。
【００４２】
図１２はこの発明の第１２実施例で、図３のトーテムポール回路２ａの上アーム側デバイスであるＩＧＢＴと並列に逆通電用のフリーホイールダイオードを配置した回路図である。
図１２において、フリーホイールダイオードであるＤ６のカソード部３５はＩＧＢＴであるＮ１１のコレクタ部３６と接続され、アノード部３７はＮ１１のエミッタ部３８と接続されている。尚、下アーム側では高耐圧ｎチャネルＭＯＳＦＥＴであるＮ２の寄生ダイオード（点線で示す）であるＤ９を通して逆電流を流すことができるため、新たに逆通電用のフリーホイールダイオードを配置する必要はない。
【００４３】
図１３はこの発明の第１３実施例で、図４のトーテムポール回路の下アーム側のデバイスであるＩＧＢＴと並列に逆通電用のフリーホイールダイオードを配置した回路図である。
図１３において、フリーホイールダイオードであるＤ４のカソード部３９はＩＧＢＴであるＮ２１のコレクタ部４０と接続され、アノード部４１はＮ２１のエミッタ部４２と接続されている。尚、上アーム側では高耐圧ｎチャネルＭＯＳＦＥＴであるＮ１の寄生ダイオード（点線で示す）であるＤ５を通して逆電流を流すことができるため、新たに逆通電用のフリーホイールダイオードを配置する必要はない。
【００４４】
図１４はこの発明の第１４実施例で、図５のトーテムポール回路の上下アームのＩＧＢＴにフリーホイールダイオードを配置した回路図である。
図１４において、フリーホイールダイオードであるＤ６のカソード部３５はＩＧＢＴであるＮ１１のコレクタ部３６と接続され、アノード部３７はＮ１１のエミッタ部３８と接続されている。またフリーホイールダイオードであるＤ４のカソード部３９はＩＧＢＴであるＮ２１のコレクタ部４０と接続され、アノード部４１はＮ２１のエミッタ部４２と接続されている。
【００４５】
図１５はこの発明の第１５実施例で、図６のトーテムポール回路の下アーム側に逆通電用の高耐圧ダイオードを配置した回路図である。
図１５において、この高耐圧ダイオードの第２補助ダイオードであるＤ４のカソード部４３は上アーム側デバイスの高耐圧ｎチャネルＭＯＳＦＥＴであるＮ１のソース部２９と接続され、アノード部４４はＧＮＤに接続される。この回路では下アームの高耐圧ｎチャネルＭＯＳＦＥＴであるＮ２の寄生ダイオードＤ９を通してアース側から高電圧電源ＶDHの高電位側に電流が流れるという不都合が生じるため、この電流経路を遮断する目的から第１補助ダイオードであるＤ３のカソード部４５がＮ２のドレイン部３０と接続され、Ｄ３とＮ２とは直列接続されている。尚、上アーム側ではＮ１の寄生ダイオードであるＤ５を通して逆電流を流すことができるため、新たに逆通電用のフリーホイールダイオードを配置する必要はない。
【００４６】
図１６はこの発明の第１６実施例で、図７のトーテムポール回路の上下アームに逆通電用の高耐圧ダイオードを配置した例である。
図１６において、フリーホイールダイオードであるＤ６のカソード部３５は上アームのＩＧＢＴであるＮ１１のコレクタ部３６と接続され、アノード部３７はＮ１１のエミッタ部３８と接続されている。また下アームの第２補助ダイオードであるＤ４のカソード部４３はＮ１１のエミッタ部３８と接続され、アノード部４４はＧＮＤに接続される。この回路では下アームの高耐圧ｎチャネルＭＯＳＦＥＴであるＮ２の寄生ダイオードＤ９を通してＧＮＤから高電圧電源ＶDHの高電位側に電流が流れるという不都合が生じるため、この電流経路を遮断する目的から第１補助ダイオードであるＤ３のカソード部４５がＮ２のドレイン部３０と接続され、Ｄ３とＮ２とは直列接続されている。
【００４７】
図１７はこの発明の第１７実施例で、図９のトーテムポール回路の下アーム側のＩＧＢＴと並列に逆通電用のフリーホイールダイオードを配置した回路図である。
図１７において、フリーホイールダイオードであるＤ４のカソード部４３はＩＧＢＴであるＮ２１のコレクタ部４０とが接続され、アノード部４４とエミッタ部４２とが接続される。この回路では下アームの第１補助高耐圧ｎチャネルＭＯＳＦＥＴであるＮ２２の寄生ダイオードを通してＧＮＤから高電圧電源ＶDHの高電位側に電流が流れるという不都合が生じるため、この電流経路を遮断する目的から第１補助ダイオードであるＤ３のカソード部４５がＮ２２のドレイン部３０と接続され、Ｄ３とＮ２２とは直列接続されている。尚、上アーム側ではＮ１の寄生ダイオードであるＤ５を通して逆電流を流すことができるため、新たに逆通電用のフリーホイールダイオードを配置する必要はない。
【００４８】
図１８はこの発明の第１８実施例で、図１０のトーテムポール回路の上アームのＩＧＢＴであるＮ１１と並列に逆通電用のフリーホイールダイオードであるＤ６を配置した回路図である。
図１８において、Ｄ６のカソード部３５はＮ１１のコレクタ部３６と接続され、アノード部３７はＮ１１のエミッタ部３８と接続される。この回路では下アームの第１補助高耐圧ｎチャネルＭＯＳＦＥＴであるＮ２２の寄生ダイオードを通してＧＮＤから高電圧電源ＶDHの高電位側に電流が流れるという不都合が生じるため、この電流経路を遮断する目的から第１補助ダイオードであるＤ３とＮ２２と直列に接続されている。尚、下アーム側ではＮ２の寄生ダイオードであるＤ９を通して逆電流を流すことができるため、新たに逆通電用のフリーホイールダイオードを配置する必要はない。
【００４９】
図１９はこの発明の第１９実施例で、図１１のトーテムポール回路の上下アームのＩＧＢＴに逆通電用のフリーホイールダイオードを配置した例である。
図１９において、フリーホイールダイオードであるＤ６のカソード部３５は上アームのＩＧＢＴであるＮ１１のコレクタ部３６と接続され、アノード部３７はＮ１１のエミッタ部３８と接続されている。またフリーホイールダイオードであるＤ４のカソード部４３は下アームのＩＧＢＴであるＮ２１のコレクタ部４０と接続され、アノード部４４はＮ２１のエミッタ部４２と接続されている。この回路では下アームの第１補助高耐圧ｎチャネルＭＯＳＦＥＴであるＮ２２の寄生ダイオードを通してアース側から高電圧電源ＶDHの高電位側に電流が流れるという不都合が生じるため、この電流経路を遮断する目的から第１補助ダイオードであるＤ３がＮ２２と直列に接続されている。
【００５０】
図２０はこの発明の第２０実施例で、図１２のトーテムポール回路において、上アームのＩＧＢＴの逆通電用のフリーホイールダイオードの代わりに第２補助高耐圧ｎチャネルＭＯＳＦＥＴを配置した場合の回路図である。
図２０において、上アーム側の第２補助高耐圧ｎチャネルＭＯＳＦＥＴであるＮ１２の寄生ダイオードＤ８を通して逆電流を流すことができ、また順方向通電時はＮ１１とＮ１２とに電流を流すことができるので、通電能力は図１９のフリーホイールダイオードであるＤ６を配置した場合よりも向上する。尚、下アーム側ではＮ２の寄生ダイオードであるＤ９を通して逆電流を流すことができるため、新たに逆導通用のフリーホイールダイオードを配置する必要はない。
【００５１】
図２１はこの発明の第２１実施例で、図１３のトーテムポール回路において、下アームのＩＧＢＴに逆通電用のフリーホイールダイオードの代わり第２補助高耐圧ｎチャネルＭＯＳＦＥＴを配置した場合の回路図である。
図２１において、下アーム側の逆電流は第２補助高耐圧ｎチャネルＭＯＳＦＥＴであるＮ２３の寄生ダイオード（Ｄ７）を通して流すことができる。Ｎ２３のドレイン部４６は下アームのＩＧＢＴであるＮ２１のコレクタ部４０と接続され、ソース部４７およびゲート部４８はＮ２１のエミッタ部４２とゲート部４９と接続され、Ｎ２３はＮ２１と同期して動作するため、下アーム側の順方向導通時における通電能力は図１９のフリーホイールダイオードであるＤ４を配置した場合よりも向上する。尚、上アーム側ではＮ１の寄生ダイオードであるＤ５を通して逆電流を流すすことができるために、新たに逆通電用のフリーホイールダイオードを配置する必要がない。
【００５２】
図２２はこの発明の第２２実施例で、図１４のトーテムポール回路において、上下アームの逆通電用デバイスとして配置したフリーホイールダイオードの代わりに第２補助高耐圧ｎチャネルＭＯＳＦＥＴを配置した場合の回路図である。
図２２において、上下アームの逆電流は第２補助高耐圧ｎチャネルＭＯＳＦＥＴであるＮ１２およびＮ２３の寄生ダイオード（Ｄ８、Ｄ７）を通して流すことができる。
【００５３】
Ｎ１２のドレイン部６１は上アームのＩＧＢＴであるＮ１１のコレクタ部３６と接続されている。Ｎ１２デバイスは上アームのＩＧＢＴであるＮ１１と同期して動作するため、上アーム側の順方向導通時における通電能力はフリーホイールダイオードであるＤ６を配置した場合よりも向上する。
またＮ２３のドレイン部４６は下アームのＩＧＢＴのＮ２１のコレクタ部４０と接続され、ソース部４７およびゲート部４８はＮ２１のエミッタ部４２およびゲート部４９と接続されている。Ｎ２３はＮ２１と同期して動作するため、下アーム側の順方向導通時における通電能力はダイオードＤ４を配置した場合よりも向上する。
【００５４】
図２３はこの発明の第２３実施例で、図１７のトーテムポール回路において、下アームのＩＧＢＴの逆通電用のフリーホイールダイオードの代わりに第２補助高耐圧ｎチャネルＭＯＦＥＴを配置した場合の回路図である。
図２３において、下アーム側の逆電流は第２補助高耐圧ｎチャネルＭＯＳＦＥＴであるＮ２３の寄生ダイオード（Ｄ７）を通して流すことができる。
【００５５】
Ｎ２３と下アームのＩＧＢＴであるＮ２１の接続は図２２と同じである。Ｎ２３はＮ２１と同期して動作するために、下アーム側の順方向導通時における通電能力はフリーホイールダイオードであるＤ４を配置した場合よりも向上する。尚、上アームの高耐圧ｎチャネルＭＯＳＦＥＴであるＮ１の寄生ダイオード（Ｄ５）を通して逆電流を流すことができるため、新たに逆通電用のフリーホイールダイオードを配置する必要はない。
【００５６】
図２４はこの発明の第２４実施例で、図１９のトーテムポール回路において、上下アームの逆通電用のフリーホイールダイオードの代わりに第２補助高耐圧ｎチャネルＭＯＳＦＥＴを配置した場合の回路図である。
図２４において、上下のアームの逆電流は第２補助高耐圧ｎチャネルＭＯＳＦＥＴであるＮ１２およびＮ２３の寄生ダイオード（Ｄ８、Ｄ７）を通して流すことができる。
【００５７】
Ｎ１２と上アームのＩＧＢＴであるＮ１１との接続は図２２と同じである。Ｎ１２はＮ１１と同期して動作するために、上アーム側の順方向導通時における通電能力は図１９のフリーホイールダイオードＤ６のみを配置した場合よりも向上する。
Ｎ２３と下アームのＩＧＢＴであるＮ２１との接続は図２２と同じである。２３はＮ２１と同期して動作するため、下アーム側の順方向導通時における通電能力は図１９のフリーホイールダイオードＤ４のみを配置した場合よりも向上する。
【００５８】
図２５は図２０の上アームのＩＧＢＴ（Ｎ１１）と第２補助高耐圧ｎチャネルＭＯＳＦＥＴ（Ｎ１２）をＳＯＩ基板を用いた誘電体分離基板上の１つの半導体領域に形成した場合の断面図である。
図２５において、第１または第２導電形半導体基板３上に貼り合わせ酸化膜４を介して第１導電形半導体基板５を形成し、第１導電形半導体基板５の表面から貼り合わせ酸化膜４に達する溝で分割し、溝の側壁に側壁酸化膜１５を形成し、さらに多結晶半導体１６で溝を充填して、ＳＯＩ基板５０を製作する。
【００５９】
このＳＯＩ基板５０の第１導電形半導体基板５の表面層に第２導電形ベース領域６を形成し、この第２導電形ベース領域６の表面層に第１導電形ソース領域８ａおよび第１導電形エミッタ領域８ｂ（尚、８ａと８ｂは繋がっており、第１導電形拡散領域を、単に、ＭＯＳＦＥＴ領域側をソース領域、ＩＧＢＴ領域側をエミッタ領域と名付けただけである）と第２導電形コンタクト領域７を形成する。第２導電形ベース領域６の表面にゲート酸化膜（図では示されていない）を介してゲート電極１０を形成する。第２導電形ベース領域６と離して、２個の第１導電形バッファ領域１１を形成し、また一方の第１導電形バッファ領域１１の表面層に高濃度の第１導電形ドレイン領域１２を形成してＭＯＳＦＥＴ領域１１０のドレイン側１０１とし、他方の第１導電形バッファ領域１１の表面層に高濃度の第２導電形コレクタ領域１３を形成してＩＧＢＴ領域１１１のコレクタ側１０２とする。尚、第１導電形、第２導電形はｎ形でｐ形でもよいが、通常は第１導電形がｎ形、第２導電形がｐ形である。
【００６０】
上アームのＩＧＢＴであるＮ１１と第２補助高耐圧ｎチャネルＭＯＳＦＥＴであるＮ１２はエミッタ電極９ｂとソース電極９ａとは共通電極にできて、またコレクタ電極１４ｂとドレイン電極１４ａも共通電極にできるため、同一の半導体領域にＮ１１とＮ１２とを形成することができる。
この構造では隣接するＩＧＢＴ部のエミッタ領域８ａとＭＯＳＦＥＴ部のソース領域８ｂが共通化される。またＩＧＢＴ部のコレクタ電極１４ａとＭＯＳＦＥＴ部のドレイン電極１４ｂが配線によって接続される。これにより、デバイス作成に必要な面積をＮ１１とＮ１２を個別の素子領域に形成する場合よりも小さくできる。
【００６１】
この方式は逆通電用に配置されるフリーホイールダイオードにも適用できる。この場合は、隣接するＩＧＢＴ部のエミッタ領域とダイオード部のアノード領域が共通化される。またＩＧＢＴ部のコレクタ電極とダイオード部のカソード電極が配線によって接続される。
図２６は図２５に示した素子の順バイアス導通時における電流分布をシミュレーションによって求めた図で、同図（ａ）は正孔電流分布図、同図（ｂ）は電子電流分布図である。
【００６２】
図２６において、右半分はＩＧＢＴ領域１１１であり、左半分はＭＯＳＦＥＴ領域１１０である。また図示されている番号に対応する名称は図２５と同じである。正孔電流ｉh はＩＧＢＴ部のみに流れ、電子電流ｉe はＩＧＢＴ部とＭＯＳＦＥＴ部の両方を流れていることがよく分かる。すなわち逆通電用に配置した第２補助高耐圧ｎチャネルＭＯＳＦＥＴであるＤ１２は順バイアス時にも電流を流すことができる。これにより順バイアス時の通電能力はフリーホイールダイオードを並列に配置する場合よりも向上する。
【００６３】
図２７はこの発明の第２５実施例で、下アームのＩＧＢＴにマルチコレクタ構造を採用した高耐圧パワーＩＣの出力段回路である。これは図２の上アームのｎチャネルＭＯＳＦＥＴであるＮ１をＩＧＢＴであるＮ１１とフリーホイールダイオードであるＤ６に置き換え、下アームのｎチャネルＭＯＳＦＥＴであるＮ２をマルチコレクタ構造のＩＧＢＴであるＮ８１とフリーホイールダイオードであるＤ４に置き換えたものである。マルチコレクタは主電流を流す主コレクタ部であるＣＭ部と主電流を分流する補助コレクタ部であるＣＳ部で構成される。主コレクタ端子をＣＭ端子、補助コレクタ端子をＣＳ端子とする。ＣＭ端子は出力端子ＯＵＴと接続した主電流を流すための端子であり、ＣＳ端子はＮ１１のゲート部と接続して、アーム短絡防止用として利用される端子である。尚、ＩＧＢＴは勿論ｎチャネル型である。
【００６４】
この回路の動作について説明する。Ｎ８１がオンした場合、Ｎ８１にＣＭ端子とＣＳ端子を経由して電流が流れ込む。ＣＭ端子を経由する電流はＤ１のツェナーダイオードを通過する。したがってＮ１１のエミッタ電位は必ずＤ１の電圧降下分だけゲート電位よりも高くなる。このためＮ１１のゲート電圧はエミッタ電位以下に抑えられ、Ｎ８１がオン状態の時にはＮ１１がオンすることはない。これによりアーム短絡を防ぐことができる。
【００６５】
またオン抵抗の小さいＮ８１を短絡防止を兼ねた素子として用いるため、Ｐ１経由による短絡電流が発生した場合でもＮ８１の電圧降下によるＮ１１のゲート電位上昇を小さく抑えることができる。よってＰ１経由の短絡電流が主回路のＮ８１とＮ１１のアーム短絡を引き起こすことはない。
次にレベルシフト回路を含む上アーム側デバイス駆動回路の動作について説明する。トーテムポール回路２ａの上アーム側デバイスであるＮ１１を動作させるための信号がＮ６に入力されると、Ｎ６に流れる電流が抵抗Ｒ３を流れることによりＰ１がオンする。そしてこのＰ１に流れる電流と抵抗Ｒ１によってＮ１１を駆動するゲート電圧が作られる。
【００６６】
ここでツェナーダイオードであるＤ１はＮ１１のエミッタ・ゲート間電位の上昇をおさえるために必要である。また抵抗Ｒ２はＮ１１のゲート充電速度を制御する抵抗である。この抵抗値は回路特性に応じて調整するため、ショートしても問題はない。また上アーム側デバイス駆動回路の高耐圧ｎチャネルＭＯＳＦＥＴ（Ｎ６）のドレイン端子に抵抗Ｒ３と直列に接続される抵抗Ｒ５は、電圧分割の意味の他に上アーム側デバイス駆動回路の消費電流を抑制する働きもする。通常、この抵抗は数ＭΩ程度である。
【００６７】
図２８はこの発明の第２６実施例で、図２７のマルチコレクタ構造を持つ横形ＩＧＢＴの断面構造である。
第２８図では横型構造になっているが、トーテムポール回路を適用した出力段回路を多数集積したパワーＩＣを１チップ上に構成するためには横型構造とする必要がある。
【００６８】
このデバイス構造について説明する。ＳＯＩ基板や接合分離基板を適用した基板を第１導電形基板２０１とする。この第１導電形基板２０１の表面層に第２導電形のベース領域２０２を形成し、ベース領域２０２の表面層に第１導電形のソース領域２０３と第２導電形のコンタクト領域２０４とを形成する。エミッタ電極２０７はこの第２導電形のコンタクト領域２０４と第１導電形のソース領域２０３の一部と接触する。またゲート絶縁膜２１０を介してゲート電極２０８が存在し、ゲート絶縁膜直下の第１導電形のソース領域２０３と第１導電形基板２０１に挟まれた第２導電形のベース領域２０２がチャネル領域２１１となる。
【００６９】
第２導電形のベース領域２０２とある距離だけ離して第１導電形のバッファ領域２０５が形成される。このバッファ領域２０５内に第２導電形の主コレクタ領域２０６と補助コレクタ領域２６６が形成される。ここで主コレクタ領域２０６は主回路を形成する素子領域であり、第２７図の出力端子ＯＵＴと繋がるＣＭ端子が接触する。一方、補助コレクタ領域２６６はアーム短絡防止用回路を構成する素子領域であり、主電流の一部を流す補助コレクタ端子であるＣＳ端子と接触する。この２つのコレクタ領域２０６と２６６は同一のバッファ領域２０５内に、相互干渉を避けるために、所定の距離を離して拡散で形成されている。
【００７０】
尚、この主コレクタ領域２０６と補助コレクタ領域２６６から構成されるそれぞれの素子は、エミッタ端子Ｅとゲート端子Ｇが共通となっている。
第２９図は第２８図のデバイスにおける電極パターンの平面図を示したものである。平面パターンは様々なパターンが可能である。第２８図ではアーム短絡防止用回路に適用される素子領域を全素子領域のエッジ部に形成した例である。２０７がエミッタ電極、２０８がゲート電極、２０９が主コレクタ電極、２９９が補助コレクタ電極である。この補助コレクタ電極２９９がアーム短絡防止用に利用される。
【００７１】
第３０図はこの発明の第２７実施例で、トーテムポール回路の下アーム側デバイスにマルチドレイン構造を持つ高耐圧ｎチャネルＭＯＳＦＥＴを適用した回路例である。図２７のマルチコレクタ構造のＩＧＢＴであるＮ８１とフリーホイールダイオードであるＤ４をマルチドレイン構造の高耐圧ｎチャネルＭＯＳＦＥＴであるＮ７１に置き換えたものである。
【００７２】
この回路例における上アーム側デバイス駆動回路１ｄは、この発明の一つである高耐圧ｐチャネルＭＯＳＦＥＴであるＰ１を適用した回路構成となっている。またこの駆動回路１ｄはシフトレジスタ回路１ａにＰ１等を含めた点線で示す領域の回路をいう。
マルチドレイン構造のｎチャネルＭＯＳＦＥＴ（Ｎ７１）のドレイン端子はＤＭ端子とＤＳ端子で構成されている。ＤＭ端子は出力端子ＯＵＴと接続した主電流を流す端子であり、ＤＳ端子は上アーム側デバイスであるＮ１１のゲート端子と接続して、アーム短絡防止用デバイスとして動作するための端子である。この場合、ＤＳ端子とＤＳ端子が接触する拡散層は低濃度の拡散層内に形成され、両拡散層は十分な距離を離して配置される。
【００７３】
この回路の動作は第２７図と同じである。
第３１図はこの発明の第２８実施例で、第２７図の回路において、上アーム側デバイス駆動回路の高耐圧ｐチャネルＭＯＳＦＥＴであるＰ１を高耐圧ｐｎｐトランジスタであるＰ１１に置き換えた回路である。この回路では第２７図の抵抗Ｒ３がＰ１１のプルアップ抵抗ＲP になる。プルアップ抵抗ＲP とはこの抵抗で発生した電圧でｐｎｐトランジスタが駆動させられる抵抗のことである。またこの回路では電圧分割用の抵抗Ｒ５は不要である。回路の動作は第２７図と同じである。この回路では先に説明したように、上アーム側デバイス駆動回路１ｄに起因する主回路のアーム短絡を防止することができる。
【００７４】
第３２図は、この発明の第２９実施例で、上アーム側デバイス駆動回路の消費電流低減を目的として、上アーム側デバイス駆動回路１ｄの前段に、Ｎ３と同一耐圧構造を有するデバイスＮ３１を用いたミラー回路を含む定電流回路３ｆを接続した回路例である。この回路方式では数十ｋΩ程度の抵抗Ｒ４によって上アーム側デバイス駆動回路１ｄのＮ３に流れる電流を制御できる。
【００７５】
この回路方式ではミラー回路を構成するデバイスのうちＮ３のチャネル幅をＮ３１に対して小さくすることで上アーム側駆動回路の消費電流を増加させることなく、Ｒ４の調整による定電流回路部の遅延時間の改善ができる。
第３３図はこの発明の第３０実施例で、アーム短絡防止回路を示す。アーム短絡防止素子としてＩＧＢＴ（Ｎ２４）を用いる。このＮ２４のコレクタ端子が上アーム側デバイスであるＮ１１のゲート端子と接続され、Ｎ２４のエミッタ端子およびゲート端子がグランドおよび下アーム側デバイスＮ２１のゲート端子とそれぞれ接続され、下アーム側デバイスであるＮ２１と並列に配置することでアーム短絡防止回路を構成している。この方式では、Ｎ２４のオンと同時に上アーム側デバイスのエミッタ・ゲート間に配置されたＤ１を介してＮ２４に電流を流すため、上アーム側デバイスであるＮ１１のエミッタ電位が必ずゲート電位よりも高くなる。これにより下アーム側デバイスであるＮ２１がオン状態の時には上アーム側デバイスであるＮ１１がオンすることは通常ではない。
【００７６】
しかしノイズなどで誤動作する恐れがあるために、図示するように２個のインバータＩＮＶ１、ＩＮＶ２をＮ２１のゲートに直列に接続して、回路的にＮ２１のターンオン開始時間をＮ２４に対して数ｎ秒遅らせ、確実にアーム短絡を防止することが有効である。この開始時間はＩＮＶ２の駆動能力で調整する。またこのインバータＩＮＶ１、ＩＮＶ２を設ける方式はデバイスサイズによる調整よりも確実に遅延させることができる。また、この方式は第８実施例ないし第１１実施例、第１７実施例ないし第１９実施例、第２３実施例および第２４実施例に適用しても勿論有効である。
【００８０】
【発明の効果】
この発明によれば、トーテムポール回路の下アーム側デバイスをマルチコレクタ構造あるいはマルチドレイン構造とし、その一端を上アーム側デバイスのゲート端子と接続する。これにより下アーム側デバイスはアーム短絡防止用の素子も兼ね、下アーム側デバイスと並列に配置されるアーム短絡防止用の素子を取り除くことができる。よって、この方法によりアーム短絡の防止だけでなく出力段回路の占有面積も小さくすることが可能となる。
【００８１】
また上アーム側デバイス駆動回路の課題に関しては、この駆動回路に高耐圧のｐチャネル型デバイスを適用することで簡易な駆動回路を構成できる。
レベルシフト回路の消費電流はレベルシフト回路を構成する高耐圧ｎチャネルＭＯＳＦＥＴのドレイン側に電流制限用高抵抗を接続することで低減できる。また高耐圧ｎチャネルＭＯＳＦＥＴとこれと同一構造のデバイスを用いたミラー回路を含む定電流回路を組み込むことでも達成できる。
【００８２】
上記の定電流回路を組み込む方式においては、ミラー回路を構成するデバイスのうち出力段回路側に接続された高耐圧ｎチャネルＭＯＳＦＥＴのチャネル幅を小さくすることにより、上アーム側デバイス駆動回路の消費電流を増加させることなく定電流回路部の遅延時間を改善することが可能である。
高耐圧ｐチャネルＭＯＳＦＥＴを適用した上アーム側デバイス駆動回路において、高耐圧ｐチャネルＭＯＳＦＥＴを高耐圧ｐｎｐトランジスタに置き換えることもアーム短絡の防止に効果的である。
【図面の簡単な説明】
【図１】この発明の第１実施例で、高耐圧ｐチャネルＭＯＳＦＥＴを定電流方式のレベルシフト回路の出力端子と接続した高耐圧パワーＩＣの出力段回路図
【図２】この発明の第２実施例で、高耐圧ｐチャネルＭＯＳＦＥＴを抵抗分割方式のレベルシフト回路の出力端子と接続した高耐圧パワーＩＣの出力段回路図
【図３】この発明の第３実施例で、図１のトーテムポール回路の上アーム側のデバイスをＩＧＢＴであるＮ１１に置き換えた回路図
【図４】この発明の第４実施例で、図１のトーテムポール回路の下アーム側のデバイスをＩＧＢＴであるＮ２１に置き換えた回路図
【図５】この発明の第５実施例で、定電流方式のレベルシフト回路１ａを適用し、図１のトーテムポール回路の上アーム側のデバイスおよび下アーム側のデバイスをＩＧＢＴに置き換えた回路図
【図６】この発明の第６実施例で、アーム短絡を防止したトーテムポール回路図
【図７】この発明の第７実施例で、図６のトーテムポール回路の上アーム側のデバイスをＩＧＢＴに置き換えた回路図
【図８】この発明の第８実施例で、アーム短絡防止用デバイスを低電位側の高耐圧ｎチャネルＭＯＳＦＥＴに並列に配置した場合の回路図
【図９】この発明の第９実施例で、図８のトーテムポール回路の下アーム側のデバイスをＩＧＢＴに置き換えた回路図
【図１０】この発明の第１０実施例で、図８のトーテムポール回路の上アーム側のデバイスをＩＧＢＴに置き換えた回路図
【図１１】この発明の第１１実施例で、図９のトーテムポール回路の上アーム側のデバイスをＩＧＢＴに置き換えた回路図
【図１２】この発明の第１２実施例で、図３のトーテムポール回路の上アーム側のデバイスであるＩＧＢＴと並列に逆通電用のフリーホイールダイオードを配置した回路図
【図１３】この発明の第１３実施例で、図４のトーテムポール回路の下アーム側のデバイスであるＩＧＢＴと並列に逆通電用のフリーホイールダイオードを配置した回路図
【図１４】この発明の第１４実施例で、図５のトーテムポール回路の上下アームのＩＧＢＴにフリーホイールダイオードを配置した回路図
【図１５】この発明の第１５実施例で、図６のトーテムポール回路の下アーム側に逆通電用の高耐圧ダイオードを配置した回路図
【図１６】この発明の第１６実施例で、図７のトーテムポール回路の上下アーム側に逆通電用の高耐圧ダイオードを配置した回路図
【図１７】この発明の第１７実施例で、図９のトーテムポール回路の下アーム側のＩＧＢＴと並列に逆通電用のフリーホイールダイオードを配置した回路図
【図１８】この発明の第１８実施例で、図１０のトーテムポール回路の上アーム側のＩＧＢＴであるＮ１１と並列に逆通電用のフリーホイールダイオードであるＤ６を配置した回路図
【図１９】この発明の第１９実施例で、図１１のトーテムポール回路の上下アームのＩＧＢＴに逆通電用のフリーホイールダイオードを配置した回路図
【図２０】この発明の第２０実施例で、図１２のトーテムポール回路において、上アーム側のＩＧＢＴの逆通電用のフリーホイールダイオードの代わりに第２補助高耐圧ｎチャネルＭＯＳＦＥＴを配置した場合の回路図
【図２１】この発明の第２１実施例で、図１３のトーテムポール回路において、下アーム側のＩＧＢＴに逆通電用のフリーホイールダイオードの代わり第２補助高耐圧ｎチャネルＭＯＳＦＥＴを配置した場合の回路図
【図２２】この発明の第２２実施例で、図１４のトーテムポール回路において、上下アームの逆通電用デバイスとして配置したフリーホイールダイオードの代わりに第２補助高耐圧ｎチャネルＭＯＳＦＥＴを配置した場合の回路図
【図２３】この発明の第２３実施例で、図１７のトーテムポール回路において、下アーム側のＩＧＢＴの逆通電用のフリーホイールダイオードの代わりに第２補助高耐圧ｎチャネルＭＯＦＥＴを配置した場合の回路図
【図２４】この発明の第２４実施例で、図１９のトーテムポール回路において、上下アームの逆通電用のフリーホイールダイオードの代わりに第２補助高耐圧ｎチャネルＭＯＳＦＥＴを配置した場合の回路図
【図２５】図２０の上アーム側のＩＧＢＴと第２補助高耐圧ｎチャネルＭＯＳＦＥＴをＳＯＩ基板を用いた誘電体分離基板上の１つの半導体領域に形成した場合の断面図
【図２６】図２５に示した素子の順バイアス導通時における電流分布をシミュレーションによって求めた図で、（ａ）は正孔電流分布図、（ｂ）は電子電流分布図
【図２７】この発明の第２５実施例で、下アームのＩＧＢＴにマルチコレクタ構造を採用した高耐圧パワーＩＣの出力段回路図
【図２８】この発明の第２６実施例で、図２７のマルチコレクタ構造を持つ横形ＩＧＢＴの断面構造の斜視図
【図２９】第２８図のデバイスにおける電極パターンの平面図
【図３０】この発明の第２７実施例で、トーテムポール回路の下アーム側デバイスにマルチドレイン構造を持つ高耐圧ｎチャネルＭＯＳＦＥＴを適用した回路図
【図３１】この発明の第２８実施例で、第２７図の回路において、上アーム側デバイス駆動回路の高耐圧ｐチャネルＭＯＳＦＥＴであるＰ１を高耐圧ｐｎｐトランジスタであるＰ１１に置き換えた回路図
【図３２】この発明の第２９実施例で、上アーム側デバイス駆動回路の前段に、Ｎ３と同一耐圧構造を有するデバイスＮ３１を用いたミラー回路を含む定電流回路を接続した回路図
【図３３】この発明の第３０実施例で、アーム短絡防止回路図
【図３４】従来のトーテムポール回路を含む高耐圧ＩＣの出力段回路図
【図３５】従来のプッシュプル回路を含む高耐圧ＩＣの出力段回路図
【符号の説明】
Ｎ１    高耐圧ｎチャネルＭＯＳＦＥＴ
Ｎ１１  ＩＧＢＴ
Ｎ１２  高耐圧ｎチャネルＭＯＳＦＥＴ
Ｎ２    高耐圧ｎチャネルＭＯＳＦＥＴ
Ｎ２１  ＩＧＢＴ
Ｎ２２  高耐圧ｎチャネルＭＯＳＦＥＴ
Ｎ２３  高耐圧ｎチャネルＭＯＳＦＥＴ
Ｎ２４  ＩＧＢＴ
Ｎ３    高耐圧ｎチャネルＭＯＳＦＥＴ
Ｎ３１  高耐圧ｎチャネルＭＯＳＦＥＴ
Ｎ４    高耐圧ｎチャネルＭＯＳＦＥＴ
Ｎ５    低耐圧ｎチャネルＭＯＳＦＥＴ
Ｎ６    高耐圧ｎチャネルＭＯＳＦＥＴ
Ｎ７１  マルチドレイン構造の高耐圧ｎチャネルＭＯＳＦＥＴ
Ｎ８１  マルチドレイン構造の高耐圧ＩＧＢＴ
Ｐ１    高耐圧ｐチャネルＭＯＳＦＥＴ
Ｐ２    低耐圧ｐチャネルＭＯＳＦＥＴ
Ｐ３    低耐圧ｐチャネルＭＯＳＦＥＴ
Ｐ４    高耐圧ｐチャネルＭＯＳＦＥＴ
Ｐ１１  ｐｎｐトランジスタ
Ｒ１    抵抗体
Ｒ２    抵抗体
Ｒ３    抵抗体
Ｒ４    抵抗体
Ｒ５    抵抗体
Ｒ６    抵抗体
Ｄ１    保護用のダイオード
Ｄ２    保護用のダイオード
Ｄ３    第１補助ダイオード
Ｄ４    第２補助ダイオード（フリーホイールダイオード）
Ｄ５    寄生ダイオード
Ｄ６    フリーホイールダイオード
Ｄ７    寄生ダイオード
Ｄ８    寄生ダイオード
Ｄ９    寄生ダイオード
ＶDH    高電圧側電源
ＶDL    低電圧側電源
ＶL     レベルシフト回路用外部電源
ＩＮ１    上アーム側入力端子
ＩＮ２    下アーム側入力端子
ＯＵＴ    出力端子
ＩＮＶ１  インバータ１
ＩＮＶ２  インバータ２
１ａ    定電流方式のレベルシフト回路
１ｂ    抵抗分割方式のレベルシフト回路
１ｃ    従来のレベルシフト回路
１ｄ    上アーム側デバイス駆動回路
２ａ    トーテムポール回路
２ｂ    トーテムポール回路
２ｃ    トーテムポール回路
２ｄ    プッシュプル回路
３      第１または第２導電形半導体基板
３ｆ    ミラー回路を含む定電流回路
４      貼り合わせ酸化膜
５      第１導電形基板
５０      貼り合わせ基板
６      第２導電形ベース領域
７      第２導電形コンタクト領域
８ａ    第１導電形ソース領域
８ｂ    第１導電形エミッタ領域
９      エミッタ電極
１０      ゲート電極
１１      第１導電形バッファ領域
１２      第１導電形ドレイン領域
１３      第２導電形コレクタ領域
１４ａ    ドレイン電極
１４ｂ    コレクタ電極
１５      側壁酸化膜
１６      多結晶半導体
１７      トレンチ分離領域
ｉh       正孔電流
ｉe       電子電流
２１、２３〜２５、３２、３４、４８    ゲート部
２７、２８、３０、３３、３６、４０、４６、６１    ドレイン部
２２、２２ａ、２９、２９ａ、３８、４２、４７    ソース部
２６  レベルシフト回路の出力部子
３１  接続点
３５、３９、４３、４５    カソード部
３６、４０    コレクタ部
３７、４１、４４    アノード部
３８、４２    エミッタ部
１００  エミッタ（ソース）領域
１０１  ドレイン領域
１０２  コレクタ領域
１１０  ＭＯＳＦＥＴ領域
１１１  ＩＧＢＴ領域
２０１  第１導電形基板
２０２  ベース領域
２０３  ソース領域
２０４  コンタクト領域
２０５  バッファ領域
２０６  主コレクタ領域
２６６  補助コレクタ領域
２０７  エミッタ電極
２０８  ゲート電極
２０９  主コレクタ電極
２９９  補助コレクタ電極
ＣＭ端子  主コレクタ端子
ＣＳ端子  補助コレクタ端子
ＤＭ端子  主ドレイン端子
ＤＳ端子  補助ドレイン端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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