(57)【特許請求の範囲】
【請求項１】
（Ａ）それぞれ、第１のブロック・アドレス及び第２のブロック・アドレスによってアドレス指定可能な、第１のブロックと第２のブロックを備える第１のメモリ、及び、それぞれ、第３のブロック・アドレス及び第４のブロック・アドレスによってアドレス指定可能な、第３のブロックと第４のブロックを備える第２のメモリと、
（Ｂ）前記第１、第２のメモリとは別個の電気的に消去可能及びプログラム可能な読出専用メモリに格納されるアドレス・テーブルであって、このアドレス・テーブルは（１）前記第１、第２、第３、及び、第４のブロック・アドレスと、（２）それぞれが第１、第２、第３、及び、第４のブロックの１つに関する操作条件を示す、第１、第２、第３、及び、第４の状況データとを記憶するものであり、前記第１、第２、第３、及び、第４の状況データが、それぞれ、第１の状態と第２の状態となるものであり、前記第１、第２、第３、及び、第４のブロックの特定の１つが、操作不能の場合、前記第１、第２、第３、及び、第４の状況データの対応する１つが第１の状態をとるアドレス・テーブルと、
（Ｃ）ブロック・アドレスとこのブロック・アドレスに関連するアドレスとを含む外部回路からの外部アドレスを受け、前記第１、第２、第３、及び第４のブロックの少なくとも１つが操作不能であった場合でも当該外部アドレスが連続するよう、前記アドレス・テーブルに格納された第１、第２、第３、及び第４のブロックの状況データにしたがって当該第１、第２、第３、及び第４のブロックの内の操作可能なブロックのみの記憶場所をアクセスするためのメモリ・アドレスに、前記受け取った外部アドレスをプログラム命令により変換する手段と、
（Ｄ）前記アドレス・テーブルに接続されて、前記第１、第２、第３、及び、第４のブロックのうち操作可能なブロックの総数を計算し、前記外部回路に正味量が特定サイズのメモリ・カードであると認識させるために、前記メモリ・カードの操作可能なブロックの総数を当該外部回路に出力する容量表示論理回路と、
を有し、
前記外部回路が、前記容量表示論理回路からの操作可能なブロックの総数出力を受け、その総数に応じた外部アドレスを前記第１、第２のメモリに送出することを特徴とする不揮発性メモリ・カード。
【請求項２】
前記容量表示論理回路はカウンタであることを特徴とする、請求項１に記載の不揮発性メモリ・カード。
【請求項３】
（Ａ）それぞれ、第１のブロック・アドレス及び第２のブロック・アドレスによってアドレス指定可能な、第１のブロックと第２のブロックを備える第１のメモリ、及び、それぞれ、第３のブロック・アドレス及び第４のブロック・アドレスによってアドレス指定可能な、第３のブロックと第４のブロックを備える第２のメモリと、
（Ｂ）前記第１、第２のメモリとは別個の電気的に消去可能及びプログラム可能な読出専用メモリに格納されるアドレス・テーブルであって、このアドレス・テーブルは（１）前記第１、第２、第３、及び、第４のブロック・アドレスと、（２）それぞれが第１、第２、第３、及び、第４のブロックの１つに関する操作条件を示す、第１、第２、第３、及び、第４の状況データとを記憶するものであり、前記第１、第２、第３、及び、第４の状況データが、それぞれ、第１の状態と第２の状態となるものであり、前記第１、第２、第３、及び、第４のブロックの特定の１つが、操作不能の場合、前記第１、第２、第３、及び、第４の状況データの対応する１つが第１の状態をとるアドレス・テーブルと、
（Ｃ）ブロック・アドレスとこのブロック・アドレスに関連するアドレスとを含む外部回路からの外部アドレスを受け、前記第１、第２、第３、及び第４のブロックの少なくとも１つが操作不能であった場合でも当該外部アドレスが連続するよう、前記アドレス・テーブルに格納された第１、第２、第３、及び第４のブロックの状況データにしたがって当該第１、第２、第３、及び第４のブロックの内の操作可能なブロックのみの記憶場所をアクセスするためのメモリ・アドレスに、前記受け取った外部アドレスをプログラム命令により変換する手段と、
（Ｄ）前記アドレス・テーブルに接続されて、前記第１、第２、第３、及び、第４のブロックのうち操作可能なブロックの総数を計算し、前記外部回路に正味量が特定サイズのメモリ・カードであると認識させるために、前記メモリ・カードの操作可能なブロックの総数を当該外部回路に出力する容量表示論理回路とが設けられ、
さらに、前記第１、第２、第３、及び、第４のブロック・アドレスはメモリ番号とブロック番号とからなり、前記第１、第２、第３、及び第４のブロックの内の操作可能なブロックのみの記憶場所をアクセスするためのメモリ・アドレスは操作可能なブロック・アドレスのメモリ番号とブロック番号のみからなるよう構成されるとともに、
前記外部回路が、前記容量表示論理回路から受けた操作可能なブロックの総数に応じた外部アドレスを該第１、第２のメモリに送出することを特徴とする不揮発性メモリ・カード。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、コンピュータ・メモリの分野に関するものである。とりわけ、本発明は、対話式アドレス・マッピングを施された、電気的に消去可能な、プログラマブル浮動ゲート不揮発性メモリ・カードに関するものである。
【０００２】
【従来の技術】
先行技術による不揮発性メモリのタイプの１つは、フラッシュ消去可能で、電気的にプログラム可能な読み取り専用メモリ（「フラッシュＥＰＲＯＭ」）である。フラッシュＥＰＲＯＭはユーザがプログラムすることが可能である。プログラムされたものは、フラッシュＥＰＲＯＭの全内容を電気的消去によって消去することが可能である。フラッシュＥＰＲＯＭは、従って、新しいデータで再プログラミングを施すことが可能である。
【０００３】
先行技術によるパーソナル・コンピュータ・システムは、通常、取り外し可能なデータ記憶媒体を利用している。先行技術による取り外し可能な記憶媒体の１つは、フロッピー・ディスクである。比較的新しい先行技術による記憶媒体は、集積回路ベースのメモリ・カード（「ＩＣメモリ・カード」）である。
【０００４】
先行技術によるフラッシュＥＰＲＯＭは、不揮発性で、再プログラム可能であり、これによって、取り外し可能なデータ記憶媒体に、フラッシュＥＰＲＯＭ技法を利用することが可能になった。こうした先行技術による用途の１つが、フラッシュＥＰＲＯＭメモリ・カード（「フラッシュ・メモリ・カード」）である。フラッシュ・メモリ・カードには、一般に、いくつかのフラッシュＥＰＲＯＭが含まれている。フラッシュ・メモリ・カードは、電気的に消去し、プログラムすることが可能である。
【０００５】
従来のフラッシュ・メモリ・カードに用いられる従来のフラッシュＥＰＲＯＭには、一般に、主メモリ・アレイ以外に、予備メモリ・セル及びＣＡＭセルが含まれている。予備メモリ・セルは、主メモリ・アレイの欠陥のあるセルと置き換えるために用いられる。予備メモリ・セルは、やはり、行及び列をなすように配置されており、従って、予備メモリ・アレイと呼ばれる。主メモリ・アレイの列内にあるメモリ・セルが、従来のフラッシュＥＰＲＯＭに見受けられる欠陥を有する場合、予備メモリ・アレイの予備列が、主メモリ・アレイの欠陥のある列との置換に利用される。
【０００６】
予備メモリ・アレイを作動させ、主メモリ・アレイの欠陥のある列にとって変わるようにするため、ＣＡＭセルが利用される。ＣＡＭセルは、一般に、フラッシュＥＰＲＯＭセルから構成される。
【０００７】
しかし、欠点は、従来のフラッシュ・メモリ・カードに用いられる従来のフラッシュＥＰＲＯＭに関連したものである。欠点の１つは、従来のフラッシュＥＰＲＯＭの１つが、予備メモリ・セルよりも多くの欠陥セルを備えているか、あるいは、欠陥セルを予備メモリ・セルに置き換えることができない場合、この特定の従来のフラッシュＥＰＲＯＭを利用することができないので、排除しなければならない。このため、一般には、従来のＥＰＲＯＭの製造コスト全体が大幅に上昇することになる。さらに、メモリ・アレイ内のわずかな欠陥メモリ・セルのために、フラッシュＥＰＲＯＭ全体を廃棄するのは、一般に、無駄なことである。これは、一般に、従来のフラッシュＥＰＲＯＭの記憶容量が増大する場合に当てはまることである。通常、フラッシュＥＰＲＯＭの欠陥メモリ・セル以外のメモリ・セルには、やはり、データ記憶のためにアクセス可能である。
【０００８】
置換されない欠陥セルを備えた従来のフラッシュＥＰＲＯＭを用いる場合、これら欠陥セルに関連した記憶場所を利用することはできないので、その欠陥セルに関連した記憶場所のアドレスをフラッシュＥＰＲＯＭのアドレス・マップから除去しなければならない。この結果、一般に、フラッシュＥＰＲＯＭのアドレス・マップが不連続になる。こうしたフラッシュＥＰＲＯＭが、従来のフラッシュ・メモリ・カードで用いられる場合、欠陥のあるメモリ・セルに関連した記憶場所のアドレスも、不連続になる。さらに、フラッシュ・メモリ・カードにアクセスする外部回路要素は、フラッシュ・メモリ・カードにアクセスする前に、これら欠陥セルに関連した記憶場所のアドレスを知る必要がある。
【０００９】
【発明が解決しようとする課題】
本発明の目的の１つは、部分的に機能する再プログラム可能不揮発性メモリを利用する、再プログラム可能不揮発性メモリ・カードを提供することにある。
【００１０】
本発明のもう１つの目的は、部分的に機能する再プログラム可能不揮発性メモリを利用するが、連続したカード・アドレスを備える、再プログラム可能不揮発性メモリ・カードを提供することにある。
【００１１】
本発明のもう１つの目的は、メモリ・カードの各メモリ毎に非機能部分のマッピングが可能な、再プログラム可能不揮発性メモリ・カードを提供することにある。
【００１２】
本発明のもう１つの目的は、コスト有効性の高い再プログラム可能不揮発性メモリ・カードを提供することにある。
【００１３】
【課題を解決するための手段】
不揮発性メモリ・カードには第１のメモリと、第２のメモリが含まれている。第１のメモリには、それぞれ、第１のブロック・アドレスと第２のブロック・アドレスによってアドレス指定可能な、第１のブロックと第２のブロックが含まれている。第２のメモリには、それぞれ、第３のブロック・アドレスと第４のブロック・アドレスによってアドレス指定可能な、第３のブロックと第４のブロックが含まれている。（１）第１、第２、第３、及び第４のブロック・アドレスと、（２）それぞれが、第１、第２、第３、及び、第４のブロックの１つに関する操作条件を示す第１、第２、第３、及び、第４の状況データとを記憶するアドレス・テーブルが用いられる。第１、第２、第３、及び、第４の状況データは、それぞれ、第１の状態と第２の状態をとることが可能である。第１、第２、第３、及び、第４のブロックの特定の１つが、操作不能の場合、第１、第２、第３、及び、第４の状況データの対応する１つが第１の状態をとる。（１）アドレス・テーブル及び（２）第１と第２のメモリには、アドレス翻訳論理回路が結合されており、第１と第２のメモリ内の記憶場所にアクセスするために外部アドレスを受け、第１、第２、第３、及び第４のブロックの少なくともひとつが操作不能のときに、外部アドレスが連続であるようにそれらのうち操作可能なブロックだけの記憶場所にアクセスするように外部アドレスを変換する。外部アドレスのそれぞれには、ブロック・アドレスと、ブロック・アドレスに関連したアドレスが含まれている。
本発明の他の目的、特徴、及び、利点については、添付の図面、及び、以下に示す詳細な説明から明らかにする。
【００１４】
【実施例】
図１は、フラッシュ・メモリ・カード１０の透視図である。フラッシュ・メモリ・カード１０のプラスチック・ケース２の内側には、データをアドレスに記憶するための複数のフラッシュＥＰＲＯＭ（図１には示されていない）が設けられている。メモリの読み取りまたは書き込み操作のため、フラッシュ・メモリ・カード１０は、パーソナル・コンピュータ１５０のスロット７に挿入される。
【００１５】
カード１０には、カード１０の片側にコネクタ５が設けられており、コネクタ５をスロット７に挿入すると、カード１０とパーソナル・コンピュータ１５０が接続されるようになっている。カード１０には、書き込み保護スイッチ（「ＷＰＳ」）３も設けられている。
【００１６】
コンピュータ１５０は、ポータブル・コンピュータ、ラップ・トップ・コンピュータ、ワークステーション、ミニコンピュータ、メインフレーム、または、任意の他のタイプのコンピュータとすることが可能である。コンピュータ１５０には、中央演算処理装置、メモリ、及び他の周辺装置（全て、不図示）が含まれている。
【００１７】
図２は、フラッシュ・メモリ・カード１０のブロック図である。フラッシュ・メモリ・カード１０には、複数のフラッシュＥＰＲＯＭ１２ａ〜１２ｉ、及び、１３ａ〜１３ｉを含むメモリ・アレイ１１が含まれており、各ＥＰＲＯＭには、アドレスにデータを記憶するメモリ・セルが含まれている。１つの実施例では、メモリ・アレイ１１に２０のフラッシュＥＰＲＯＭが含まれている。
他の実施例の場合、メモリ・アレイ１１には、２０を超えるか、または２０未満のフラッシュＥＰＲＯＭを含むことが可能である。例えば、メモリ・アレイ１１には、２〜１８のフラッシュＥＰＲＯＭを含むことが可能である。
【００１８】
ある実施例では、フラッシュ・メモリ・カード１０は、４０メガバイト（「Ｍバイト」）のデータを記憶することができる。
ある実施例では、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊは、それぞれ、１６Ｍビット（すなわち、メガビット）のデータを記憶することができる。他の実施例の場合、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊは、それぞれ、１６Ｍビットを超えるか、または、１６Ｍビット未満のデータを記憶する。
【００１９】
メモリ・アレイ１１内のフラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊは、それぞれ、アドレス入力Ａ0 〜Ａ20及びデータ・ピンＤ0 〜Ｄ7 またはＤ8 〜Ｄ15を含んでいる。アドレスは、それぞれのアドレス入力Ａ0 〜Ａ20を介して、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊのそれぞれにラッチされる。フラッシュＥＰＲＯＭ１２ａ〜１２ｊには、それぞれ、データ・ピンＤ0 〜Ｄ7 が含まれており、フラッシュＥＰＲＯＭには、それぞれ、１３ａ〜１３ｊが含まれている。
【００２０】
読み取り、プログラム、及び、消去操作のため、複数のブロックのそれぞれには、個々にアドレス指定することが可能である。
フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊは、それぞれ、複数のブロック（図２には示されていない）に編成されるメモリ・アレイを含んでいる。実施例の１つでは、複数のブロックは、ビット・ライン・ブロックである。各ブロックには、複数のビット・ラインが含まれている。従って、ブロックのビット・ラインは、そのブロック内に限って延びるものと解釈され、その隣接ブロックのセルには接続されない。メモリ・アレイには、全てのブロックに共用され、共通している複数のワード・ラインも含まれている。メモリ・セルは、ビット・ラインとワード・ラインの交差点に配置される。
【００２１】
実施例の１つでは、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊは、それぞれ、３２のブロックを含んでおり、各ブロックは、５１２Ｋビット（すなわち、キロビット）のデータを記憶する。代替実施例の場合、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊは、それぞれ、３２を超えるか、または、３２未満のビットを含むことが可能である。
【００２２】
フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊの特定の１つにアドレスが加えられると、複数のブロックの１つにおける記憶場所がアドレス指定される。加えられるアドレスは、選択されたブロック内の１つのワード・ライン、及び、１バイトの（すなわち、８）ビット・ラインを選択する。その特定のブロック内における１つ以上の記憶場所に、欠陥が見つかると、ブロック全体が、欠陥ブロックとして処理され、データの記憶には用いられない。
【００２３】
フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊのそれぞれをテストする際、または、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊが、それぞれ、フラッシュ・メモリ・カード１０内に配置された場合、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊのそれぞれにおける１つまたは複数の欠陥ブロックを検出することができる。任意の既知のソフトウェアによる方法を利用し、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊのそれぞれにおける各記憶場所にアクセスすることによって、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊのそれぞれにおける欠陥ブロックを検出することが可能である。フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊのそれぞれにおける欠陥ブロックに関する情報が、フラッシュ・メモリ・カード１０のカード制御論理回路２１のアドレス・テーブル６２に記憶される。カード制御論理回路２１及びアドレス・テーブル６２については、さらに詳細に後述する。アドレス・テーブル６２に記憶される情報には、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊの欠陥ブロックの全アドレスが含まれている。従って、アドレス・テーブル６２を利用することによって、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊのそれぞれにおける欠陥ブロックをマッピングすることが可能であり、これについては、やはりさらに詳細に後述する。
【００２４】
フラッシュＥＰＲＯＭ  ２ａ〜１２ｊ及び１３ａ〜１３ｊのそれぞれには、書き込み許可入力ピンＷＥ（／）出力許可入力ピンＯＥ（／）、及び、チップ使用可能化入力ピンＣＥ（／）が含まれている。ＷＥ（／）、ＯＥ（／）、及び、ＣＥ（／）は、それぞれ、低で、アクティブになる。チップ使用可能化入力ピンＣＥ（／）は、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊのそれぞれに関するチップ・セレクタであり、装置の選択に用いられる。出力許可入力ピンＯＥ（／）は、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊのそれぞれに関する出力制御装置であり、データ・ピンＤ0 〜Ｄ7 またはＤ8 〜Ｄ15からのデータにゲート制御を施すために用いられる。
【００２５】
フラッシュＥＰＲＯＭ１１のうちの特定のフラッシュＥＰＲＯＭに対するＣＥ（／）入力が論理的に低い場合、そのフラッシュＥＰＲＯＭに対する論理的に低いＷＥ（／）入力によって、そのフラッシュＥＰＲＯＭに対する書き込みが可能になる。アドレスは、書き込み許可パルスの立ち下がり区間においてラッチされる。データは、書き込み許可パルスの立ち上がり区間においてラッチされる。
【００２６】
フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊには、それぞれ、プログラム／消去電源電圧入力ＶPP1 またはＶPP2 、装置電源入力ＶCC、及び、Ｖss入力が含まれている。ＶPP1 は、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ用のプログラム／消去電源であり、ＶPP2 は、フラッシュＥＰＲＯＭ１３ａ〜１３ｊ用のプログラム／消去電源である。実施例の１つでは、フラッシュＥＰＲＯＭ１１は、それぞれ、１２．０ボルトのＶPP1 及びＶPP2 を必要とする。実施例の１つでは、フラッシュＥＰＲＯＭ１１は、約５．０ボルトまたは３．０ボルトのＶCCを必要とする。ＶSSは、接地される。
【００２７】
フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊのそれぞれに高い（すなわち、１２ボルトの）ＶPP1 またはＶPP2 が印加されていない場合には、フラッシュＥＰＲＯＭは、読み取り専用メモリの働きをする。Ａ0 〜Ａ20のアドレス入力を介して供給されるアドレスに記憶されたデータは、そのメモリ・セル・アレイから読み取られ、そのデータ・ピンＤ0 〜Ｄ7 またはＤ8 〜Ｄ15を通じて利用可能になる。
フラッシュＥＰＲＯＭ１１のそれぞれのフラッシュＥＰＲＯＭに１２ボルトのＶPP1 またはＶPP2 が供給されると、フラッシュＥＰＲＯＭの内容は、消去操作によって消去可能であり、従って、プログラム操作によって、新しいデータ及びコードでその装置に再プログラムすることが可能になる。フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊのそれぞれには、消去及びプログラム操作を実施する回路要素が含まれている。
【００２８】
フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊのそれぞれには、パワー・ダウン・ピンＰＷＤ（／）も含まれている。フラッシュＥＰＲＯＭのパワー・ダウン・ピンＰＷＤ（／）は、パワー・ダウン・モード制御装置である。フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊの１つにおけるパワー・ダウン・ピンＰＷＤの信号が論理的に低レベルの場合、フラッシュＥＰＲＯＭは、パワー・ダウン・モードに入る。
【００２９】
フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊのそれぞれには、レディ／ビジー出力ピンＲＹ／ＢＹ（／）も含まれている。レディ／ビジーＲＹ／ＢＹ（／）は、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊのそれぞれに関するレディ／ビジー・インジケータである。フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊのそれぞれに関するＲＹ／ＢＹ（／）出力は、低で、アクティブになる。フラッシュＥＰＲＯＭの論理的に高いＲＹ／ＢＹ（／）出力は、フラッシュＥＰＲＯＭに関する「レディ」状態または「レディ」モードを示している（すなわち、操作を受け入れる準備が整っている）。論理的に低いＲＹ／ＢＹ（／）出力は、フラッシュＥＰＲＯＭに関する「ビジー」状態または「ビジー」モードを示している（すなわち、書き込み状態の回路要素が、現在使用中である）。
【００３０】
フラッシュ・メモリ・カード１０には、さらに、カード制御論理回路２１が含まれている。カード制御論理回路２１は、フラッシュ・カード１０のフラッシュ・カード・ピンとフラッシュＥＰＲＯＭ１１とのインターフェイスを行う。カード制御論理回路２１には、フラッシュ・メモリ・カード１０とのデータの送受信について経路指定するためのデータ制御回路（不図示）、フラッシュ・メモリ・カード１０の構造を記述した情報を記憶するためのカード情報構造（不図示）、及び、フラッシュ・メモリ・カード１０に関する状況を制御し、報告するためのカード制御レジスタ（やはり、不図示）が含まれている。
【００３１】
カード制御論理回路２１は、フラッシュ・メモリ・カード１０に関する制御論理回路からなっている。カード制御論理回路２１は、アドレス、データ、制御信号、パワー、及び、アースを受ける。カード制御論理回路２１は、さらに、（１）フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊに関する読み取り、消去、及び、プログラムを監督し、（２）フラッシュ・メモリ・カード１０内における電源の利用を監督し、（３）フラッシュ・メモリ・カード１０に関するカード情報構造データの外部ホスト・コンピュータ（不図示）に対する送信を監督し、（４）フラッシュ・メモリ・カード１０に関する状況情報のホスト・コンピュータに対する送信を監督する。
【００３２】
カード制御論理回路２１には、アドレス・テーブル６２、容量表示論理回路６３、アドレス翻訳論理回路６１も含まれている。上述のように、アドレス・テーブル６２は、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊのそれぞれにおける複数のブロックのそれぞれに関するブロック・アドレス、及び、そのブロックが、欠陥ブロックか、あるいは、無欠陥ブロックかを示す、それぞれのブロックに関する状況情報を記憶する。容量表示論理回路６３及びアドレス翻訳論理回路６１はアドレス・テーブル６２に結合されている。
アドレス・テーブル６２は、不揮発性メモリ、または、揮発性メモリによって形成することが可能である。実施例の１つでは、アドレス・テーブル６２が、ＲＯＭセルによって形成される。別の実施例の場合、アドレス・テーブル６２は、フラッシュＥＰＲＯＭセルによって形成される。
【００３３】
アドレス・テーブル６２は、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊのそれぞれにおける各ブロックのブロック・アドレス及び状況情報を記憶する。ブロック・アドレスは、メモリ・アレイ１１内におけるフラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊの１つのブロックに関するアドレスを表示する。ブロック・アドレスは、メモリ・アレイ１１内において線形にマッピングされる。状況情報は、ブロックが無欠陥ブロックか、あるいは、欠陥ブロックかを表示する。フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊのそれぞれにおける各ブロックのブロック・アドレス及び状況情報は、ルック・アップ・テーブル・フォーマットによってアドレス・テーブル６２に記憶される。アドレス・テーブル６２の機能については、やはり、図３〜４に関連して、さらに詳細に後述する。容量表示論理回路６３は、フラッシュ・メモリ・カードの全記憶容量（すなわち、無欠陥ブロックの総数）を外部ホスト・コンピュータに対して報告するために利用される。例えば、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊのそれぞれが、それぞれ、５１２Ｋビットのデータを記憶する、３２のブロックを備えていて、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊの中に８つの欠陥ブロックが存在する場合、容量表示論理回路６３は、外部ホスト・コンピュータに対して、フラッシュ・メモリ・カード１０の全記憶容量が３６Ｍバイトであることを表示する。この結果、外部ホスト・コンピュータは、フラッシュ・メモリ・カード１０を３６Ｍバイトのフラッシュ・メモリ・カードとして取り扱う。
【００３４】
容量表示論理回路６３は、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊの中に１０個の欠陥ブロックが存在する場合、外部ホスト・コンピュータに対して、フラッシュ・メモリ・カード１０の全記憶容量が３５Ｍバイトであることを表示する。この状況の場合、外部ホスト・コンピュータは、フラッシュ・メモリ・カード１０を３５Ｍバイトのフラッシュ・メモリ・カードとして取り扱う。
容量表示論理回路６３は、既知の任意の論理回路とすることが可能である。例えば、容量表示論理回路６３は、アドレス・テーブル６２の状況情報から無欠陥ブロック総数をカウントするカウンタとすることが可能である。もう１つの例として、容量表示論理回路６３は、アドレス・テーブル６２における全ての無欠陥ブロック状況データの合計をする合計論理回路とすることも可能である。容量表示論理回路６３の出力は、カード・データ・ピンＤ0 〜Ｄ15を介して外部ホスト・コンピュータに供給されるが、これについては、後述する。
【００３５】
アドレス翻訳論理回路６１は、カード制御論理回路２１において用いられ、（１）フラッシュ・メモリ・カード１０が、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊの中からの内部的な選択に必要とする個々のチップ使用可能化入力ピンＣＥ（／）信号をデコードし、（２）フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊの無欠陥ブロックだけの記憶場所にアドレス指定するように、外部ホスト・コンピュータからフラッシュ・メモリ・カード１０に加えられる連続した外部カード・アドレスを内部メモリ・アドレスに変換するためにデコードするのに必要な論理回路を提供する。
【００３６】
外部カード・アドレスは、連続しており、論理的に連続してフラッシュ・メモリ・カード１０アドレスすることができる。例えば、フラッシュ・メモリ・カード１０が、３５Ｍバイトの無欠陥記憶ブロックを有する場合、カード１０に加えられる外部カード・アドレスは、フラッシュ・メモリ・カード１０における欠陥ブロックの場所に関係なく、フラッシュ・メモリ・カード１０の最初の３５Ｍバイトの記憶場所に連続してアドレス指定する。換言すれば、外部カード・アドレスは、フラッシュ・メモリ・カード１０の欠陥ブロックにアクセスすることは問題にせず、従って、連続することが可能である。
【００３７】
アドレス翻訳論理回路６１は、フラッシュ・メモリ・カード１０のアドレス・ピンＡ0 〜Ａ25を介して外部カード・アドレスを受け、フラッシュ・メモリ・カード１０のＣＥ1 （／）及びＣＥ2 （／）ピンからＣＥ1 （／）及びＣＥ2 （／）カード使用可能化信号を受ける。アドレス翻訳論理回路６１は、次に、外部カード・アドレスをアドレス・テーブル６２に記憶された状況情報に基づいて内部メモリ・アドレスに翻訳または変換して、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊの無欠陥ブロックだけの記憶場所にアドレス指定して、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊの欠陥ブロックのすべての記憶場所が連続した外部カード・アドレスによるアクセスから外される。
【００３８】
アドレス翻訳論理回路６１の機能は、フラッシュ・メモリ・カード１０のカード・アドレス・マップから欠陥ブロックを外して、その欠陥ブロックに対するアクセスを不能にし、連続した外部カード・アドレスを可能にすることである。アドレス翻訳論理回路６１は、加えられるカード・アドレス及びアドレス・テーブル６２に記憶されている状況情報に関して、論理合成を実施し、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊに関する物理的メモリ・アドレスを生成する。一言で言えば、アドレス翻訳論理回路６１は、アドレス・テーブル６２の情報を論理合成プログラムに供給して、フラッシュ・メモリ・カード１０に適したアドレス翻訳を生成し、フラッシュ・メモリ・カード１０における欠陥ブロックに対するアクセスを阻止する。
【００３９】
実施例の１つでは、アドレス論理回路６１は論理合成プログラムによって実施される。別の実施例では、アドレス翻訳論理回路６１はプログラマブル論理ゲート・アレイによって実施される。代替実施例の場合、アドレス翻訳論理回路６１は他の既知の論理回路によって実施することが可能である。機能的に言えば、アドレス翻訳論理回路６１は、欠陥ブロックの記憶場所をアドレス指定した外部カード・アドレスを、隣接する無欠陥ブロックの対応する記憶場所宛にする。図４には、アドレス翻訳論理回路６１における機能が示されているが、これについては、さらに詳細に後述する。
【００４０】
フラッシュ・メモリ・カード１０には、データ・ピンＤ0 〜Ｄ15が含まれている。データ・ピンＤ0 〜Ｄ15は、カード制御論理回路２１に結合されている。データ・ピンＤ0 〜Ｄ15は、メモリ書き込みサイクル時に、データを入力し、メモリ読み取りサイクル時に、データを出力するために用いられる。データ・ピンＤ0 〜Ｄ15は、高で、アクティブになり、カード１０が切断されるか、あるいは、出力が禁止になると、浮動して、トライ・ステート・オフになる。
【００４１】
フラッシュ・メモリ・カード１０は、カード使用許可入力ＣＥ1 （／）及びＣＥ2 （／）と、出力許可入力ＯＥ（／）を受信する。カード使用許可入力ＣＥ1 （／）及びＣＥ2 （／）は、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊの選択に利用されるチップ選択である。出力許可入力ＯＥ（／）は、カードの出力制御であり、アクセスされるフラッシュＥＰＲＯＭの選択とは関係なく、データ・ピンＤ0 〜Ｄ15からのデータにゲート制御を施すために用いられる。ＯＥ（／）信号は、カード制御論理回路２１による処理を受け、ＣＯＥ（／）信号になる。ＣＯＥ（／）信号は、ライン３７を介して、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊのそれぞれにおけるＯＥ（／）ピンに結合される。ＣＯＥ（／）が、論理的に高レベルの場合、全てのフラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊからの出力が禁止される。カードのデータ・ピンＤ0 〜Ｄ15は高インピーダンス状態になる。
【００４２】
カード使用許可入力ＣＥ1 （／）及びＣＥ2 （／）は、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊを使用可能にするために用いられる。ＣＥ1 （／）及びＣＥ2 （／）が両方とも論理的に高レベルの場合、カードは切断されて電源消費はスタンバイ・レベルまで減少する。
フラッシュ・メモリ・カード１０には、カード書き込み許可ピンＷＥ（／）も含まれている。カード書き込み許可ピンＷＥ（／）は、カード制御論理回路２１及びフラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊに対する書き込みを制御する。カード書き込み許可ピンＷＥ（／）が、論理的に高レベルの場合、フラッシュ・メモリ・カード１０に対するデータ入力は実施不能とされる。ＷＥ（／）信号は、カード制御論理回路２１による処理を受けるとＣＷＥ（／）信号になり、ライン３６を介してフラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊのそれぞれのＷＥ（／）入力と結合される。
【００４３】
フラッシュ・メモリ・カード１０には、カード・レディ／ビジー出力ピンＲＤＹ／ＢＳＹ（／）も含まれている。カード・レディ／ビジー出力ピンＲＤＹ／ＢＳＹ（／）の出力は、カードがビジー状態か、あるいは、レディ状態かの表示を行う。カード制御論理回路２１は、ライン４２を介して、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊのそれぞれからＲＹ／ＢＹ（／）出力を受けて、カード・レディ／ビジー出力ピンＲＤＹ／ＢＳＹ（／）の出力を外部回路要素のホスト・コンピュータに送り出す。
【００４４】
フラッシュ・メモリ・カード１０には、低でアクティブになるレジスタ・メモリ選択入力ピンＲＥＧ（／）が含まれている。ＲＥＧ（／）信号は、論理的に低の場合、カード制御論理回路２１が、カード制御論理回路２１のカード情報構造からのカード情報構造データを外部ホスト・コンピュータに対して送り出すことができるようにする。さらに、ＲＥＧ（／）信号が論理的に低の場合、カード制御論理回路２１に対する書き込み操作によって、カード制御論理回路２１のカード情報構造に記憶されているカード情報構造データを更新することができる。さらに、論理的に低のＲＥＧ（／）信号によって、カード制御論理回路２１のカード制御レジスタに対するアクセスも可能になる。換言すれば、ピンＲＥＧ（／）は、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊまたはカード制御論理回路２１に対する操作を制御する。
実施例の１つでは、ピンＲＥＧ（／）が低レベルの場合、操作はカード制御論理回路２１に施される。ピンＲＥＧ（／）が高レベルの場合、操作はフラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊに対して施される。
【００４５】
フラッシュ・メモリ・カード１０には、２つのカード検出ピンＣＤ1 （／）及びＣＤ2 （／）が含まれている。カード検出ピンＣＤ1 （／）及びＣＤ2 （／）によって、ホスト・コンピュータ・システムは、カード１０が適正にロードされているか否かを判定することが可能になる。
フラッシュ・メモリ・カード１０には、書き込み保護スイッチ２２が含まれている。スイッチ２２は、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊに対する書き込み許可信号ＷＥ（／）を制御する、カード制御論理回路２１の回路要素（不図示）を使用不能にする。スイッチ２２が作動すると（すなわち、スイッチ・ナイフ３０がＶCCに接続されると）、カード制御論理回路２１のＷＥ（／）が高になるので、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊのそれぞれに対する書き込みが阻止されることになる。
【００４６】
フラッシュ・メモリ・カード１０には、書き込み保護出力ピンＷＰも含まれている。ＷＰピンが高電圧でアクティブの場合、カードに対する全ての書き込み操作は禁止される。ＷＰピンは、書き込み保護スイッチ２２の条件を反映する。
ＶCCは、フラッシュ・メモリ・カード１０のためのカード電源であり、ＧＮＤは、カードのためのアースである。実施例の１つでは、フラッシュ・メモリ・カード１０のカード電源ＶCCは、３ボルトである。もう１つの実施例では、フラッシュ・メモリ・カード１０のカード電源ＶCCは、５ボルトである。
【００４７】
装置電源ＶCCは、電圧変換回路５０に結合されている。電圧変換回路５０は、やはり、ライン４１を介してＲＥＧ（／）信号を受ける。電圧変換回路５０はフラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊのそれぞれに対してＶCC電圧を印加する。電圧変換回路５０はプログラム／消去電圧ＶPPを発生して、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊのそれぞれに対して印加する。
もう１つの実施例の場合、フラッシュ・メモリ・カード１０は電圧変換回路５０を含んでいない。その場合、外部ホスト・コンピュータは、装置電源電圧ＶCC及びプログラム／消去電圧ＶPPを、それぞれ、フラッシュ・メモリ・カード１０に供給しなければならない。
【００４８】
次に図２〜３を参照しながら、カード・メモリ・アドレス・マップから欠陥ブロックを外す案について以下に解説する。図３には、ブロック図の形態で、アドレス・テーブル６２、容量表示論理回路６３、及びアドレス翻訳論理回路６１の接続が示されている。
【００４９】
操作中、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊのそれぞれにおける各ブロックに関する状況情報は、ルック・アップ・テーブルのフォーマットで、アドレス・テーブル６２に記憶される。論理１は無欠陥ブロックの表示に利用され、論理０は欠陥ブロックの表示に利用される。このアドレス・テーブル６２におけるフラッシュ・メモリ・カード１０の状況情報が、容量表示論理回路６３及びアドレス翻訳論理回路６１に供給される。
【００５０】
容量表示論理回路６３は、アドレス・テーブル６２における状況情報からフラッシュ・メモリ・カード１０の無欠陥ブロック数を計算し、フラッシュ・メモリ・カード１０の全無欠陥記憶ブロックを表示する容量表示信号ＣＡＰを外部ホスト・コンピュータに対して出力する。ＣＡＰ信号は、データ・ピンＤ0 〜Ｄ15を介して、外部ホスト・コンピュータに加えられる。
【００５１】
フラッシュ・メモリ・カード１０の全記憶容量に関する情報が、外部ホスト・コンピュータに利用可能になると、外部ホスト・コンピュータは、１組の連続したアドレスを用いて、フラッシュ・メモリ・カード１０における無欠陥ブロックにアドレス指定することが可能になる。外部カード・アドレス数は、全無欠陥ブロックにおける記憶場所の総数に対応している。アドレスは、アドレス・ピンＡ0 〜Ａ25を介してアドレス翻訳論理回路６１に加えられる。
【００５２】
アドレス翻訳論理回路６１は、またＣＤ1 （／）及びＣＤ2 （／）入力を受ける。アドレス翻訳論理回路６１は、アドレス・バス３８を介して、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊに対して、翻訳されたメモリ・アドレスを出力する。アドレス翻訳論理回路６１は、また、ライン３９及び４０を介して、フラッシュＥＰＲＯＭ１２ａ〜１２ｊ及び１３ａ〜１３ｊに対して、ＵＣＥ（／）信号及びＬＣＥ（／）信号を出力する。アドレス翻訳論理回路６１のアドレス翻訳機能に関する説明は下記の通りである。
【００５３】
外部カード・アドレスがアドレス・ピンＡ0 〜Ａ25を介してアドレス翻訳論理回路６１に加えられると、アドレス翻訳論理回路６１は、まず、メモリ・アレイ１１内におけるその外部カード・アドレスのブロック・アドレスを確認する。次に、アドレス翻訳論理回路６１は、アドレス・テーブル６２内における状況情報をチェックして、それぞれ、メモリ・アレイ１１内における特定の外部カード・アドレスのブロック・アドレス以下のブロック・アドレスの欠陥ブロックの数を確認する。次に、アドレス翻訳論理回路６１は、この数を外部カード・アドレスのブロック・アドレスに加算し、変換されたブロック・アドレスが、異なるブロックに振り向ける。次に、アドレス翻訳論理回路６１は、アドレス・テーブル６２をチェックして、変換されたブロック・アドレスがまだ欠陥ブロックに振り向けられているか否かを判定する。そうであれば、再度、変換ブロック・アドレスを増して、隣接する無欠陥ブロックに向ける。変換ブロック・アドレスが、フラッシュＥＰＲＯＭの最後のブロックに振り向けられれば、アドレス翻訳論理回路６１は、変換ブロック・アドレスを増して、次のメモリの隣接する無欠陥ブロックにする。
【００５４】
図４には、図２のフラッシュ・メモリ・カード１０の欠陥ブロックに関するマッピング例が示されている。図４の場合、例示だけを目的として、それぞれ、４つのブロック０〜３を備えた４つのフラッシュＥＰＲＯＭ  ０〜３だけしか用いられていない。フラッシュＥＰＲＯＭ  ０のブロック２が欠陥ブロックであり、フラッシュＥＰＲＯＭ  １のブロック２が欠陥ブロックであり、フラッシュＥＰＲＯＭ  ３のブロック０が欠陥ブロックである。従って、フラッシュ・メモリ・カード１０は、全部で１３の無欠陥ブロックを有し、外部カードはその無欠陥ブロックに対して、図４に示すように、連続した０〜１２の範囲でアドレスする。アドレス翻訳論理回路６１の場合、外部連続カード・アドレスで欠陥ブロック（０、２）（すなわち、メモリ番号、ブロック番号）、（１、２）及び（３、０）がアクセスされることはない。図４に示すように、外部アドレス２を受けると、アドレス翻訳論理回路６１は、そのアドレスを装置アドレス０及びブロック・アドレス３に変換する。外部アドレス５を受けると、アドレス翻訳論理回路６１は、そのアドレスを装置アドレス１及びブロック・アドレス３に変換する。外部アドレス１０を受けると、アドレス翻訳論理回路６１は、そのアドレスを装置アドレス３及びブロック・アドレス１に変換する。こうして、フラッシュ・メモリ・カード１０内の欠陥ブロックは、カード・アドレス・マップから外され、外部カード・アドレスは連続したままである。さらに、そうすることによって、無欠陥記憶ブロックを備えた、部分欠陥フラッシュＥＰＲＯＭを利用して、フラッシュ・メモリ・カードを形成することが可能になる。
【００５５】
以上の明細書において、特定の実施例に関連して本発明の解説を行った。ただし、付属の請求項に記載の本発明に関するより一般的な精神及び範囲を逸脱することなく、各種の修正及び変更を加えることができるのは、明らかである。従って、明細書及び図面は、制限を意味するものではなく、例示を意味するものとみなすべきである。
【図面の簡単な説明】
【図１】  フラッシュ・メモリ・カードの透視図である。
【図２】  複数のフラッシュＥＰＲＯＭ、アドレス・テーブル、記憶容量表示論理回路、及び、アドレス翻訳論理回路を含む、フラッシュ・メモリ・カードのブロック図である。
【図３】  アドレス・テーブル、記憶容量表示論理回路、及び、アドレス翻訳論理回路に関するブロック図である。
【図４】  アドレス・テーブル及びアドレス翻訳論理回路の機能を示す表である。
【符号の説明】
１０    フラッシュ・メモリ・カード、１１    メモリ・アレイ、
１２ａ〜ｉ  フラッシュＥＰＲＯＭ、１３ａ〜ｉ  フラッシュＥＰＲＯＭ、
２１    カード制御論理回路、５０    電圧変換回路
６１    アドレス翻訳論理回路、６２    アドレス・テーブル
６３    容量表示論理回路、１５０  パーソナル・コンピュータ
【図１】
0003703507.tif 000002
【図２】
0003703507.tif 000003
【図３】
0003703507.tif 000004
【図４】
0003703507.tif 000005