(57)【特許請求の範囲】
【請求項１】
入力信号のジッタを計測するジッタ計測装置において、
入力信号を所定の基準レベルと比較してパルス信号に変換する比較回路と、
この比較回路により得たパルス信号のパルス幅を計測する時間計測回路と、
この時間計測回路で計測したデータ群を保持する第１のメモリと、
この第１のメモリに保持したデータ群を読み出して加算する加算手段と、
ディジタル変調方式を設定し、設定した方式により一意的に決まる定数βを第２のメモリに格納する設定手段と、
前記加算手段の加算値を前記データ群の全サンプル数Ｎで除算する第１の除算手段と、
この第１の除算手段の除算値を前記第２のメモリから読み出した定数βで除算し、前記パルス信号のパルス幅の計測に用いる計測クロックの周期を算出する第２の除算手段と、
を有することを特徴とするジッタ計測装置。
【請求項２】
入力信号のジッタを計測するジッタ計測装置において、
入力信号を所定の基準レベルと比較してパルス信号に変換する比較回路と、
計測対象となるパルス信号が発生し続ける時間をカウントするタイムスタンプカウンタと、
計測対象となるパルス信号の数をカウントするサンプル数カウンタと、
ディジタル変調方式を設定し、設定した方式により一意的に決まる定数βをメモリに格納する設定手段と、
前記タイムスタンプカウンタのカウントを前記サンプル数カウンタのカウントＮで除算する第１の除算手段と、
この第１の除算手段の除算値を前記メモリから読み出した定数βで除算し、前記パルス信号のパルス幅の計測に用いる計測クロックの周期を算出する第２の除算手段と、
を有することを特徴とするジッタ計測装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力信号の時間軸方向のゆらぎ（ジッタ）を計測するジッタ計測装置に関するものである。更に詳しくは、ＥＦＭ変調等のように離散的にパルス幅変調された入力信号に対して、パルス幅を計測するためのクロックの周期を自動的に求める機能を備えたジッタ計測装置に関するものである。
【０００２】
【従来の技術】
従来技術に先立ち、ジッタ計測装置において行うディジタル変調について説明する。
光ディスク等のディスクドライブでは入力信号（アナログ信号）にディジタル変調を施し、これにより得たディジタルデータを光ディスクに書き込む。
【０００３】
図５はディジタル変調を説明するための信号タイムチャートである。
図５で、入力信号は比較回路によりパルス信号に変換されてデータＤとなる。データＤのパルス幅をクロックＣで計測する。クロックＣの周期をＴとすると、図の例では３Ｔ，５Ｔ，１１Ｔ，６Ｔのパルス幅が計測される。このようにして得たパルス幅のデータＤが光ディスク等のメディアに書き込まれる。クロックＣは、メディアに書き込まれるものではないが、ここでは説明のため併記する。
なお、ＣＤ等のＲＯＭメディアでは、既にデータＤのようなパルス信号が書き込まれている。
【０００４】
データＤは、クロック周期Ｔの整数倍のパルス幅のみを持った信号である。その倍数αは変調方式によって値が決められている。例えば、ＣＤ（コンパクト・ディスク）で採用されているＥＦＭ変調ではαは、３〜１１の整数のみに限られる。つまり、パルス幅の取り得る値はαＴ（α：３〜１１の整数）の長さのみになる。
その他の変調方式としては、ＥＦＭ-plus、（１−７）ＲＬＬ、（２−７）ＲＬＬ等があり、それぞれαの取り得る値が決められている。
【０００５】
上述したようなディジタル変調信号の評価には、各整数αごとに分離されるパルス幅毎の精度やばらつきを計測する必要がある。計測器としては、タイムインターバルアナライザが一般的に使われる。
図６は計測したパルス幅のデータ分布例を示した図である。
図６では、縦軸に度数を、横軸にパルス幅をとっている。
パルス幅の計測結果はαごとに分離されて、例えば図６のようなヒストグラムで表示される。このように各ヒストグラムごとにデータ分布のばらつきを評価するには、それぞれのヒストグラムを計測データから分離できなければならない。そのためにはクロック周期Ｔの値を計測器が認識できる必要がある。
【０００６】
図７及び図８はクロック周期Ｔの値を設定できるジッタ計測装置の従来例を示した図である。図７の装置はユーザがクロック周期Ｔの値を入力する構成の従来例で、図８の装置はデータ入力端子とクロック入力端子を併せ持った従来例である。データ入力端子には入力信号が入力される。
【０００７】
図７で、比較回路１はデータ入力端子１１から入力される入力信号を所定の基準レベルと比較してパルス信号に変換する。時間計測回路２は、連続して変換されたパルス信号のパルス幅や周期を計測する。アクイジションメモリ３は時間計測回路２により得た計測データをストアする。コントローラ４は計測制御、データ演算、表示制御を行う。表示器５は計測結果を表示する。
【０００８】
コントローラ４で、Ｔ値設定手段４１はクロック周期Ｔの値を設定する。Ｔ値設定メモリ４２は設定したクロック周期Ｔの値を格納する。データ演算表示制御手段４３は、Ｔ値設定メモリ４２からクロック周期Ｔの値を読み出し、読み出した値を用いてパルス幅を求める演算を行うとともに、演算結果の表示を制御する。
【０００９】
図８で、比較回路６はクロック入力端子６１から入力されたクロックを波形整形する。周期計測回路７は、波形整形したクロックの周期を計測する。
データ演算表示制御手段４３は、周期計測回路７により計測したクロック周期をもとにパルス幅を求める。
【００１０】
図７の従来例では、ユーザがクロック周期の値を入力しているため、クロック周期が計測ごとに変化してしまうシステムでは、その計測ごとに異なるクロック周期の値を入力しなければならない。このため、操作が面倒になるという問題点があった。
【００１１】
図８の従来例では、データのパルス幅を計測する回路の他にクロック周期を計測する回路も必要になるため、回路構成が複雑になるという問題点があった。
【００１２】
【発明が解決しようとする課題】
本発明は上述した問題点を解決するためになされたものであり、ディジタル変調方式を設定することと、パルス信号を入力するだけで、クロック周期を自動的に求める構成にすることによって、クロック周期が計測ごとに変化する場合にも容易に対応でき、簡単な回路構成でクロック周期を求めることができるジッタ計測装置を実現することを目的とする。
【００１３】
【課題を解決するための手段】
本発明は次のとおりの構成になったジッタ計測装置である。
【００１４】
（１）入力信号のジッタを計測するジッタ計測装置において、
入力信号を所定の基準レベルと比較してパルス信号に変換する比較回路と、
この比較回路により得たパルス信号のパルス幅を計測する時間計測回路と、
この時間計測回路で計測したデータ群を保持する第１のメモリと、
この第１のメモリに保持したデータ群を読み出して加算する加算手段と、
ディジタル変調方式を設定し、設定した方式により一意的に決まる定数βを第２のメモリに格納する設定手段と、
前記加算手段の加算値を前記データ群の全サンプル数Ｎで除算する第１の除算手段と、
この第１の除算手段の除算値を前記第２のメモリから読み出した定数βで除算し、前記パルス信号のパルス幅の計測に用いる計測クロックの周期を算出する第２の除算手段と、
を有することを特徴とするジッタ計測装置。
【００１５】
（２）入力信号のジッタを計測するジッタ計測装置において、
入力信号を所定の基準レベルと比較してパルス信号に変換する比較回路と、
計測対象となるパルス信号が発生し続ける時間をカウントするタイムスタンプカウンタと、
計測対象となるパルス信号の数をカウントするサンプル数カウンタと、
ディジタル変調方式を設定し、設定した方式により一意的に決まる定数βをメモリに格納する設定手段と、
前記タイムスタンプカウンタのカウントを前記サンプル数カウンタのカウントＮで除算する第１の除算手段と、
この第１の除算手段の除算値を前記メモリから読み出した定数βで除算し、前記パルス信号のパルス幅の計測に用いる計測クロックの周期を算出する第２の除算手段と、
を有することを特徴とするジッタ計測装置。
【００１６】
【発明の実施の形態】
以下図面を用いて本発明を詳しく説明する。
図１は本発明の一実施例を示す構成図である。図１で前出の図と同一のものは同一符号を付ける。
【００１７】
図１で、８は計測制御、データ演算、表示制御等を行うコントローラである。
加算手段８１は、アクイジションメモリ３に保持した計測データのデータ群を読み出して加算する。
設定手段８２は、ディジタル変調方式を設定し、設定した方式により一意的に決まる定数βを変調方式メモリ８３に格納する。
【００１８】
１／Ｎ除算手段８４は、加算手段８１の加算値を計測データ群の全サンプル数Ｎで除算する。
全サンプル数Ｎは、例えば次のことから認識できる。
計測を行うときにパルス幅を計測するパルス信号の数を予め設定しておく。設定値だけのパルス信号について計測を行ったところで終了する。
決められた時間だけパルス幅を計測する。このとき、パルス信号のエッジをもとにしてパルス幅を計測したパルス信号の数をカウントする。
【００１９】
１／β除算手段８５は、１／Ｎ除算手段８４の除算値を変調方式メモリ８３から読み出した定数βで除算し、クロック周期Ｔを算出する。
データ演算表示制御手段８６は、算出したクロック周期Ｔをもとにパルス幅を求めるとともに、表示制御をする。
【００２０】
図１の実施例の動作を説明する。図２はクロック周期を求める手順を示したフローチャートである。フローチャートのステップ順に従って動作を説明する。
（Ｓ１）設定手段８２によりディジタル変調方式を設定する。
（Ｓ２）設定した変調方式により一意的に決まる定数βを変調方式メモリ８３に格納する。
（Ｓ３）加算手段８１によりパルス幅の計測値を加算する。
（Ｓ４）１／Ｎ除算手段８４により加算値をサンプル数Ｎで除算する。
（Ｓ５）変調方式メモリ８３から定数βを読み出す。
（Ｓ６）１／Ｎ除算手段８４の除算値を定数βで除算し、クロック周期Ｔを算出する。
【００２１】
図３は計測したパルス幅のデータ分布例を示した図である。
図３では、縦軸に度数を、横軸にパルス幅をとっている。
計測対象とするパルス信号はそのパルス幅がクロック周波数Ｔの整数倍になる。ランダマイズすることにより各パルス幅のパルス信号の発生頻度は一定になっている。
【００２２】
パルス幅の計測データの全データ数はＮで、各ヒストグラムのデータ数（度数）はＮα（αは３〜１１の整数）である。Ｎαはパルス幅がαＴになったパルス信号のデータ数である。各パルス幅のパルス信号の発生頻度は一定であるということは、
Ｎα／Ｎ＝Ｃｏｎｓｔａｎｔ
ということである。
このように各パルス幅のパルス信号の発生頻度が一定であることは、全パルス信号のパルス幅の平均値も一定値になることを示す。パルス幅の平均値は定数βを用いてβＴと表現できる。定数βはディジタル変調方式によって一意的に決まるものである。
【００２３】
このことから、全パルス信号のパルス幅の平均値を演算で求めることで、βＴを算出できる。
全パルス信号のパルス幅の平均値は次式で与えられる。
個々の連続したパルス幅データをＰＷｉ（ｉ＝１〜Ｎ）とすると、全パルス信号のパルス幅の平均値ＰＷａｖｅは以下のようになる。
0003664372.tif 000002
▲１▼式でＰＷａｖｅの値は計測によって得られ、βの値は変調方式によって一意的に決まる。従って、▲１▼式から未知の値Ｔが求められる。
【００２４】
図４は本発明の他の実施例の構成図である。
図４で、タイムスタンプカウンタ９１は、計測対象となるパルス信号が発生し続ける時間をカウントする。
サンプル数カウンタ９２は、計測対象となるパルス信号の数Ｎ（サンプル数）をカウントする。
１／Ｎ除算手段８４は、タイムスタンプカウンタ９１のカウントをサンプル数カウンタ９２でカウントしたサンプル数Ｎで除算する。
以降の演算は図１の実施例と同様である。
タイムスタンプカウンタは、一般的なタイムインターバルアナライザには機能としてもともと存在するものである。
【００２５】
図４の実施例では、連続計測されたＮ個のサンプルのタイムスタンプデータからクロック周期Ｔを求める。クロック周期の求めかたを以下に説明する。
各パルス信号のタイムスタンプ（計測開始を０ｓｅｃとして、計測値が発生した時間）をＴ ＳＴＡＭＰiとすると、Ｎ番めのパルス信号のタイムスタンプはＴ ＳＴＡＭＰNで表せる。ここで、連続測定されていることを考慮するとＮ番めのタイムスタンプは全パルス信号のパルス幅の積算値になるので、Ｔ ＳＴＡＭＰNは以下のとおりになる。
NＴ ＳＴＡＭＰN＝ΣＰＷｉ＝βＴi=1Ｎ番めのタイムスタンプデータを使って、βＴが以下のように求められる。
（１／Ｎ）Ｔ ＳＴＡＭＰN＝βＴ                            ▲２▼▲２▼式でサンプル数Ｎはサンプル数カウンタ９２で計測され、Ｔ ＳＴＡＭＰNはタイムスタンプカウンタ９１で計測される。βの値は変調方式によって一意的に決まる。従って、▲２▼式から未知の値Ｔが求められる。
【００２６】
以上説明したように、図１及び図４の実施例のいずれの場合も、βがディジタル変調方式により一意的に決まることを利用して、クロック周期Ｔを算出することができる。
【００２７】
本発明により、ディジタル変調方式を設定することと、パルス信号を入力するだけで、クロック周期Ｔを算出することができる。
一般的にパルス幅の計測値のばらつきは計測値の標準偏差σが用いられるが、クロック周期がダイナミックに変化するシステムでは、計測値の標準偏差σもクロック周期に応じて変化する。このような場合、クロックの影響を受けないパラメータとして、標準偏差σをクロック周期Ｔで割った値σ／Ｔが利用される。
このような方式を採用すれば、クロック周期が変化するシステムにおいても、パルス信号を入力だけでσとＴが求められるので、σ／Ｔも自動的に計測できる。
【００２８】
【発明の効果】
本発明によれば次の効果が得られる。
【００２９】
請求項１の発明によれば、ディジタル変調方式を設定することと、パルス信号を入力するだけで、クロック周期を自動的に求めることができる。このため、クロック周期が計測ごとに変化する場合にも容易に対応でき、簡単な回路構成でクロック周期を自動的に求めることができる。
【００３０】
請求項２の発明によれば、カウンタを付加した簡単な構成の回路でジッタ計測に用いるクロック周期を自動的に求めることができる。
【００３１】
以上説明したように本発明によれば、クロック周期が計測ごとに変化する場合にも容易に対応でき、簡単な回路構成でクロック周期を自動的に求めるジッタ計測装置を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施例を示す構成図である。
【図２】本発明の動作説明図である。
【図３】本発明の動作説明図である。
【図４】本発明の他の実施例の構成図である。
【図５】ディジタル変調を説明するための信号タイムチャートである。
【図６】計測したパルス幅のデータ分布例を示した図である。
【図７】ジッタ計測装置の従来例を示した図である。
【図８】ジッタ計測装置の従来例を示した図である。
【符号の説明】
１  比較回路
２  時間計測回路
３  アクイジションメモリ
８  コントローラ
８１  加算手段
８２  設定手段
８３  変調方式メモリ
８４  １／Ｎ除算手段
８５  １／β除算手段
９１  タイムスタンプカウンタ
９２  サンプル数カウンタ
【図１】
0003664372.tif 000003
【図２】
0003664372.tif 000004
【図３】
0003664372.tif 000005
【図４】
0003664372.tif 000006
【図５】
0003664372.tif 000007
【図６】
0003664372.tif 000008
【図７】
0003664372.tif 000009
【図８】
0003664372.tif 000010