(57)【特許請求の範囲】
【請求項１】
入力端子と共通入力端子との間に接続されるＤＣ電圧源から出力端子と共通出力端子との間に接続されるＤＣ負荷に電力を提供する変換器であって、
共通磁心に配置され、ＤＣ変圧器を形成する入力インダクタ巻線、中間インダクタ巻線および出力インダクタ巻線であって、各巻線がドットの付いた一端および印の付いていない他の一端を有し、それによって、前記中間インダクタ巻線に印加されるＡＣ電圧が、前記入力および出力インダクタ巻線にＡＣ電圧を誘導し、前記印加されるＡＣ電圧および前記誘導されるＡＣ電圧が、前記入力、出力および中間インダクタ巻線のドットの付いた一端で同位相となるようにする入力インダクタ巻線、中間インダクタ巻線および出力インダクタ巻線と、
前記ドットの付いた一端で前記入力端子に接続され、前記ＤＣ変圧器の入力巻線を形成する前記入力インダクタ巻線と、
前記ドットの付いた一端で前記出力端子に接続され、前記ＤＣ変圧器の出力巻線を形成する前記出力インダクタ巻線と、
前記ドットの付いた一端で前記共通入力端子および前記共通出力端子に接続され、前記ＤＣ変圧器の中間巻線を形成する前記中間インダクタ巻線と、
前記入力インダクタ巻線の前記印の付いていない一端に接続される一端を有する入力キャパシタであって、前記入力キャパシタの他の一端が前記中間インダクタ巻線の前記印の付いていない一端に接続される前記入力キャパシタと、
一端が前記共通入力端子に接続され、他の一端が前記入力インダクタ巻線の前記印の付いていない一端に接続される入力スイッチと、
一端が前記共通出力端子に接続され、他の一端が前記出力インダクタ巻線の前記印の付いていない一端に接続される出力スイッチと、
前記出力インダクタ巻線の前記印の付いていない一端に接続される一端を有する相補出力スイッチであって、前記相補出力スイッチの他の一端が前記中間インダクタ巻線の前記印の付いていない一端に接続される前記相補出力スイッチと、
相補入力スイッチと補助キャパシタを備える枝であって、前記補助キャパシタの一端に接続される前記相補入力スイッチの一端を有し、一方、前記相補入力スイッチの他の一端と前記補助キャパシタの他の一端とで前記枝の両端を構成する前記枝と、
前記入力スイッチ、前記相補入力スイッチ、前記出力スイッチおよび前記相補出力スイッチに信号をＯＮおよびＯＦＦとする正確なシーケンスおよびタイミングを提供するスイッチング時間制御手段と、
前記変換器に前記枝の前記両端を接続し、それによって、状態２のインタバルの間、前記枝を通る電流が、前記入力インダクタ巻線の前記印の付いた一端に流れ込む入力インダクタ電流と前記中間インダクタ巻線の前記印の付いた一端に流れ込む中間インダクタ電流との合計で前記出力インダクタ巻線の前記印の付いた一端から流れ出す出力インダクタ電流だけ低減されたものに等しくなるようにする手段とを具備し、
前記入力スイッチ、前記出力スイッチおよび前記相補出力スイッチは、半導体スイッチング・デバイスであって、ＯＮとされる間少なくとも１つの方向に電流を通し、ＯＦＦとされる間少なくとも１つの方向で電圧を保持することができ、
前記相補入力スイッチは、半導体２方向スイッチング・デバイスであって、ＯＮとされる間双方の方向に電流を流し、ＯＦＦとされる間少なくとも１つの方向で電圧を保持することができ、
前記半導体スイッチング・デバイスおよび前記半導体電流２方向スイッチング・デバイスは、高いスイッチング周波数でＯＮおよびＯＦＦとされ、
前記変換器のＤＣ−ＤＣ電圧変換比は、線形的に負荷比Ｄに依存し、
０から１の範囲にある前記負荷比Ｄについて、前記入力インダクタ巻線のＤＣ電流と前記中間インダクタ巻線のＤＣ電流の双方は、前記入力および中間インダクタ巻線の前記ドットの付いた一端に流れ込み、一方、前記出力インダクタ巻線のＤＣ電流は、前記出力インダクタ巻線の前記ドットの付いた一端から流れ出、
０から１の範囲にある前記負荷比Ｄについて、前記入力インダクタ巻線と前記中間インダクタ巻線の前記ＤＣ電流の合計は、前記出力インダクタ巻線の前記ＤＣ電流の大きさに等しく、
前記ＤＣ変圧器には、前記入力、出力および中間インダクタ巻線について等しい巻数が含まれ、前記負荷比Ｄで、前記入力インダクタ巻線および前記中間インダクタ巻線のＤＣアンペア回数が正であり、足し合わされる正のＤＣ磁束を生成し、一方、前記出力インダクタ巻線のＤＣアンペア回数が負であり、負のＤＣ磁束を生成して、結果として、前記共通磁心においてネットでゼロのＤＣ磁束を生じ、
前記共通磁心は空気間隙を有しておらず、
それによって、前記共通磁心の前記ネットでゼロのＤＣ磁束は、前記入力、中間および出力インダクタ巻線のインダクタンスを増大させることができ、かつ、前記変換器は過負荷耐性を増大させ、
それによって、前記ＤＣ変圧器は、前記入力インダクタ巻線、前記出力インダクタ巻線および前記中間インダクタ巻線を組み合わせて、前記ＤＣ変圧器の前記共通磁心内のエネルギー蓄積を低減して、前記入力インダクタ巻線から前記出力インダクタ巻線への効率的なＤＣ−ＤＣ電力移送を達成し、それによって、前記共通磁心のサイズおよび重量を低減することで前記変換器のサイズおよび重量を低減させると同時に、前記変換器の効率および過負荷耐性を増大させ、および電磁干渉を低減する
変換器。
【請求項２】
前記共通磁心はＵＵ磁心であり、
前記入力インダクタ巻線および前記中間インダクタ巻線は、前記ＵＵ磁心の１つのレッグ上に並べて配置され、
前記出力インダクタ巻線は、前記ＵＵ磁心の別のレッグ上に配置され、
それによって、前記入力インダクタ巻線と前記中間インダクタ巻線との間の漏れインダクタンスが、前記入力インダクタ巻線において実質的にゼロのリプル電流を提供し、
それによって、前記出力インダクタ巻線と前記中間インダクタ巻線との間の漏れインダクタンスが、前記出力インダクタ巻線において低減されたリプル電流を提供し、
それによって、前記ＵＵ磁心および前記入力、中間および出力インダクタ巻線が、タイプＡのＤＣ変圧器を形成する
請求項１に記載の変換器。
【請求項３】
前記出力インダクタ巻線を備える前記ＵＵ磁心の前記他方のレッグ上に空気間隙が配置され、前記出力インダクタ巻線の漏れおよび磁化インダクタンスの間にＡＣ電圧分割器を提供し、かつ
前記ＡＣ電圧分割器は、前記出力インダクタ巻線において誘導されるＡＣ電圧を固定負荷比Ｄの前記出力インダクタ巻線に印加されるＡＣ電圧に整合させ、
それによって、前記固定負荷比Ｄについて、前記出力インダクタ巻線における前記ＤＣ電流が実質的にゼロのリプル電流を有し、かつ
それによって、前記空気間隙を備える前記ＵＵ磁心および前記入力、中間および出力インダクタ巻線が、タイプＢのＤＣ変圧器デバイスを形成する
請求項２に記載の変換器。
【請求項４】
前記出力インダクタ巻線に直列に接続され、前記出力インダクタ巻線においてリプル電流を低減する外部インダクタを含む
請求項３に記載の変換器。
【請求項５】
前記入力および中間インダクタ巻線が等しい巻数を有し、それは前記出力インダクタ巻線の巻数と異なっており、それによって、前記出力インダクタ巻線の巻数が、前記出力インダクタ巻線に誘導されるＡＣ電圧を、前記出力インダクタ巻線に印加されるＡＣ電圧と整合するように調整され、前記出力インダクタ巻線において通常の負荷比Ｄで実質的にゼロのリプル電流を得、
それによって、前記空気間隙を備える前記ＵＵ磁心、前記入力および中間インダクタ巻線並びに前記入力および中間インダクタ巻線と異なる巻数の前記出力インダクタ巻線が、タイプＣのＤＣ変圧器デバイスを形成する
請求項３に記載の変換器。
【請求項６】
前記出力インダクタ巻線に直列に接続され、前記出力インダクタ巻線においてリプル電流を低減する外部インダクタを含む
請求項５に記載の変換器。
【請求項７】
前記共通磁心には、巻線の無い別の漏れ磁気レッグおよび前記共通磁心との磁束路における空気間隙が含まれており、前記空気間隙は前記出力インダクタ巻線に固定負荷比Ｄで実質的にゼロのリプル電流を提供するよう調整され、
それによって、前記漏れ磁気レッグは、前記出力インダクタ巻線と前記入力および中間インダクタ巻線との間の漏れインダクタンスを増大させ、かつ前記出力インダクタ巻線においてリプル電流を低減し、および
それによって、前記漏れ磁気レッグを備える前記共通磁心並びに前記入力、中間および出力インダクタ巻線が、タイプＤのＤＣ変圧器デバイスを形成する
請求項３に記載の変換器。
【請求項８】
前記共通磁心がＥＥ磁心であり、
前記入力インダクタ巻線および前記中間インダクタが前記ＥＥ磁心の中心レッグ上に並べて配置され、
前記出力インダクタ巻線と同じ巻数の追加出力インダクタ巻線が、前記出力インダクタ巻線と直列に接続され、前記追加出力インダクタ巻線および前記出力インダクタ巻線でのＡＣ電圧が、ドットの付いた両端で同位相となって加わるものとされ、
前記追加出力インダクタ巻線が前記ＥＥ磁心の一つの外側レッグに配置され、前記出力インダクタ巻線が前記ＥＥ磁心の他の外側レッグに配置され、
それによって、前記入力インダクタ巻線と前記中間インダクタ巻線との間の漏れインダクタンスが、前記入力インダクタ巻線において実質的にゼロのリプル電流を提供し、
それによって、前記追加出力インダクタ巻線、前記出力インダクタ巻線および前記中間インダクタ巻線の間の漏れインダクタンスが、前記追加出力インダクタ巻線および前記出力インダクタ巻線において低減されたリプル電流を提供し、および
それによって、前記ＥＥ磁心並びに前記入力、中間、出力および追加出力インダクタ巻線がタイプＥのＤＣ変圧器デバイスを形成する
請求項１に記載の変換器。
【請求項９】
前記追加出力インダクタ巻線および前記出力インダクタ巻線を備えた前記ＥＥ磁心の前記外側レッグの各々に空気間隙が配置され、前記追加出力インダクタ巻線および前記出力インダクタ巻線の漏れおよび磁化インダクタンスの間にＡＣ電圧分割器を提供し、
前記ＡＣ電圧分割器は、前記追加出力インダクタ巻線および前記出力インダクタ巻線に誘導されるＡＣ電圧を、固定負荷比Ｄの前記追加出力インダクタ巻線および前記出力インダクタ巻線にそれぞれ印加されるＡＣ電圧に整合させ、
それによって、前記固定負荷比Ｄについて、前記出力インダクタ巻線における前記ＤＣ電流が実質的にゼロのリプル電流を有し、かつ
それによって、前記空気間隙を備えた前記ＥＥ磁心並びに前記入力、中間、出力および追加出力インダクタ巻線が、タイプＦのＤＣ変圧器デバイスを形成する
請求項８に記載の変換器。
【請求項１０】
前記入力キャパシタと直列に別の共振インダクタをさらに含み、
前記ＤＣ変圧器が、
（ｉ）    前記タイプＡのＤＣ変圧器デバイス
（ｉｉ）  前記タイプＢのＤＣ変圧器デバイス
（ｉｉｉ）前記タイプＣのＤＣ変圧器デバイス
（ｉｖ）  前記タイプＤのＤＣ変圧器デバイス
（ｖ）    前記タイプＥのＤＣ変圧器デバイス
（ｖｉ）  前記タイプＦのＤＣ変圧器デバイス
からなるグループから選択され、
前記入力スイッチ、前記相補入力スイッチ、前記出力スイッチおよび前記相補出力スイッチが半導体電流２方向スイッチング・デバイスであって、ＯＮとされる間双方向に電流を通し、ＯＦＦとされる間一方向に電圧を保持することができ、かつ前記半導体電流２方向スイッチング・デバイスは、理想スイッチ、寄生ボディ−ダイオードおよび寄生容量の並列接続を具備するものとしてモデル化され、
前記スイッチング時間制御手段には、前記半導体電流２方向スイッチング・デバイスの正確な電子制御動作が含まれ、それによって、連続するスイッチ動作サイクルＴSの間、（１−２）移行および（２−１）移行が得られ、そこでは前記（１−２）移行および前記（２−１）移行が前記スイッチ動作サイクルＴSよりも短く、かつ前記スイッチング時間制御手段がそれぞれのスイッチについて以下のような制御信号を提供し、すなわち、
前記（１−２）移行は、前記入力スイッチをＯＦＦとすることによって開始され、前記相補出力スイッチの電圧がゼロに低減されるとき、前記スイッチング時間制御手段は、相補出力スイッチを電圧ゼロでスイッチング損をゼロとしてＯＦＦとする制御信号を提供し、かつ前記（１−２）移行は、前記相補入力スイッチの電圧がゼロに低減されるまで継続し、その瞬間、前記スイッチング時間制御手段が、前記相補入力スイッチを同じくゼロ電圧でスイッチング損をゼロとしてＯＮとする制御信号を提供し、かつ前記（１−２）移行は前記出力スイッチを通る電流がゼロに低減されるまで継続し、これを出力スイッチがＯＦＦとされて前記（１−２）移行を完了させなければならない最後の瞬間とし、
前記（２−１）移行は、前記出力スイッチを、前記相補入力スイッチがＯＦＦとされる前に意図的に最初にＯＮとすることによって開始され、前記共振インダクタにおいて共振インダクタンス（Ｌr）に反比例する大きさの追加インダクタンスだけ電流を上昇させ、それは前記補助キャパシタにかかるＤＣ電圧と前記ＤＣ電圧源のＤＣ電圧との電圧差に直接比例し、かつ前記出力スイッチおよび前記相補入力スイッチが双方ともＯＮとされるこの上昇サブインタバルに直接比例し、かつ前記相補入力スイッチがＯＦＦとされるとき、前記入力スイッチの寄生容量の共振放電および前記相補入力スイッチの寄生容量の同時共振充電が、合計共振電流が３つの別々の電流成分を備えるこの共振サブインタバルの間に起こり、第１成分は、前記定義された追加の大きさを備える余弦波共振電流成分であり、第２成分は、大きさが、前記補助キャパシタにかかるＤＣ電圧と前記ＤＣ電圧源のＤＣ電圧との電圧差に直接比例し、前記共振インダクタおよび前記入力スイッチおよび前記相補入力スイッチの寄生容量の並列接続を備える共振容量を具備する共振回路の特性インピーダンスに反比例する正弦波共振電流成分であり、第３成分は、大きさが、前記出力スイッチがＯＮとされる瞬間に前記共振インダクタにおける最初の電流値に等しい余弦波共振電流成分であり、また前記入力スイッチの前記寄生容量が完全に放電される瞬間、前記スイッチング時間制御手段は、前記入力スイッチを電圧ゼロでスイッチング損をゼロとしてＯＮとする制御信号を提供して前記共振サブインタバルを完了し、かつ前記（２−１）移行は、電流反転サブインタバルを継続し、その間入力キャパシタ電流は、入力インダクタ電流に等しいものから前記中間インダクタの電流に等しい大きさを備える反対方向の電流の流れに反転され、その瞬間、前記相補出力スイッチを通る電流は、ゼロに低減され、これを、前記相補出力スイッチがＯＦＦとされて前記（２−１）移行を完了させなければならない最後の瞬間とし、
前記共振容量は、前記出力スイッチおよび前記相補出力スイッチを横切る寄生容量の容量よりも著しく大きい
請求項１に記載の変換器。
【請求項１１】
前記（２−１）移行は、前記相補入力スイッチをＯＦＦとし、同時に前記出力スイッチをＯＮとすることによって開始され、前記入力スイッチを横切る寄生容量の共振放電および同時に前記相補入力スイッチを横切る寄生容量の共振充電を開始し、合計共振電流は、２つの別の電流成分、すなわち、前記第２の正弦波共振電流成分および前記第３の余弦波共振電流成分、を備え、そして前記入力スイッチの前記寄生容量の電圧が最小値に到達する瞬間、前記入力スイッチは、低減した電圧でかつ前記共振サブインタバルを完了するスイッチング損を低減して、前記スイッチング手段によってＯＮとされ、また前記（２−１）移行は、前記相補出力スイッチを通る電流がゼロに低減されるまで継続し、これを、相補出力スイッチがＯＦＦとされ、この電流反転サブインタバルおよび前記（２−１）移行を完了しなければならない最後の瞬間とし、および
前記（２−１）移行の間、前記共振インダクタに既に蓄積されたエネルギーは、前記入力スイッチの前記寄生容量の共振放電および電圧低減を容易としてスイッチング損および前記半導体電流２方向スイッチング・デバイスにかかる電圧ストレスを低減し、また電磁干渉を低減して前記変換器の効率を増大する
請求項１０に記載の変換器。
【請求項１２】
前記（２−１）移行は、前記相補入力スイッチをＯＦＦとすることによって開始され、前記入力スイッチを横切る前記寄生容量の線形放電を開始し、そして前記入力スイッチにかかる電圧が前記ＤＣ電圧源のレベルに低下する前に、前記出力スイッチはＯＮとされて前記入力スイッチを横切る前記寄生容量の共振放電を強制的に行い、合計共振電流は、２つの別の電流成分、すなわち、前記出力スイッチがＯＮとされる瞬間に前記入力スイッチにかかる電圧と前記ＤＣ電圧源のＤＣ電圧との電圧差に比例し、かつ前記特性インピーダンスに反比例する前記第２の正弦波共振電流成分および前記第３の余弦波共振電流成分、を備え、そして前記入力スイッチにかかる前記電圧が最小値に到達する瞬間に、前記入力スイッチは低減した電圧で、かつスイッチング損を低減して前記スイッチング手段によってＯＮとされ、前記共振サブインタバルを完了し、また前記（２−１）移行は、前記相補出力スイッチを通る電流がゼロに低減されるまで継続し、これを、この相補出力スイッチがＯＮとされて前記電流反転サブインタバルおよび前記（２−１）移行を完了しなければならない最後の瞬間とし、および
前記（２−１）移行の間、前記相補入力スイッチおよび前記出力スイッチは、双方ともＯＦＦとされて前記線形放電を行い、それに続いて前記入力スイッチを横切る前記寄生容量をさらに電圧低下させる前記共振放電を行い、そして前記入力スイッチおよび前記出力スイッチは、低下した電圧でＯＮとされ、スイッチング損および前記半導体電流２方向スイッチング・デバイスにかかる電圧ストレスを低減し、また電磁干渉の低減された前記変換器の効率を高めて、前記（２−１）移行を完了する
請求項１０に記載の変換器。
【請求項１３】
前記（２−１）移行は、前記相補入力スイッチをＯＦＦとすることによって開始され、前記入力スイッチを横切る前記寄生容量の線形放電を開始し、また前記入力スイッチの電圧が前記ＤＣ電圧源のレベルに低下するとき、前記出力スイッチは、スイッチング損をゼロとして電圧ゼロでＯＮとされ、前記入力スイッチを横切る前記寄生容量の共振放電を強制的に行い、共振電流は、前記第３の余弦波共振電流成分のみを備え、そして前記入力スイッチの前記電圧が最低値に到達する瞬間に、前記入力スイッチは、前記ＤＣ電圧源レベルよりも低い電圧で、かつスイッチング損を低減して前記スイッチング時間制御手段によってＯＮとされて前記共振サブインタバルを完了し、また（２−１）移行は前記相補出力スイッチを通る電流がゼロに低減されるまで継続し、これを、前記相補出力スイッチがＯＦＦとされて前記電流反転サブインタバルおよび前記（２−１）移行を完了しなければならない最後の瞬間とし、また、前記第３の余弦波共振電流成分の大きさと前記特性インピーダンスとの積が前記ＤＣ電圧源の電圧に等しいとき、前記入力スイッチは、電圧ゼロでＯＮとされ、結果として前記半導体電流２方向スイッチング・デバイスすべてにおいて、スイッチング損ゼロを生じ、また
それによって、前記（２−１）移行の間、前記出力スイッチは電圧ゼロでスイッチング損をゼロとしてＯＮとされ、そしてその瞬間に、前記出力スイッチの前記寄生ボディ−ダイオードが導通を開始し、それによって、前記寄生ボディ−ダイオードの電流導通損を低減し、そして前記入力スイッチは低下した電圧でＯＮとされてスイッチング損を低減し、前記半導体電流２方向スイッチング・デバイスにかかる電圧ストレスを低減し、かつ電磁干渉の低減した前記変換器の効率を高めて前記（２−１）移行を完了する
請求項１０に記載の変換器。
【請求項１４】
前記出力スイッチおよび前記相補出力スイッチが２端子電流整流スイッチであり、それらは、前記入力スイッチおよび前記相補入力スイッチの電子制御されるスイッチングによって引き起こされる前記変換器の動作状態および条件に応答してＯＮとされまたはＯＦＦとされ、
前記スイッチング時間制御手段には、前記入力スイッチおよび前記相補入力スイッチの正確な電子制御動作が含まれ、それによって、（１−２）移行および（２−１）移行が各連続スイッチ動作サイクルＴSの間得られ、ここで前記（１−２）移行および前記（２−１）移行は、前記スイッチ動作サイクルＴSより短く、また前記スイッチング時間制御手段は、それぞれのスイッチに以下のような制御信号を提供し、
前記（１−２）移行は、前記入力スイッチをＯＦＦとすることによって開始され、前記相補出力整流スイッチにかかる遮断電圧がゼロに低減されるとき、前記相補出力整流スイッチが導通し始め、それによって、自動的にスイッチング損をゼロとして電圧ゼロでＯＮとされ、また前記（１−２）移行は、前記相補入力スイッチの電圧がゼロに低減されるまで継続し、その瞬間、前記相補入力スイッチは、電圧ゼロでスイッチング損をゼロとして、前記スイッチング時間制御手段によってＯＮとされ、一方、前記出力整流スイッチは、前記出力整流スイッチにかかる変換器によって印加される逆バイアス電圧によってＯＦＦとされ、
前記（２−１）移行は、前記相補入力スイッチをＯＦＦとすることによって開始されて前記入力スイッチを横切る前記寄生容量の線形放電を開始し、そして前記入力スイッチにかかる電圧が前記ＤＣ電圧源のレベルに低下するとき、前記出力整流スイッチにかかる遮断電圧がゼロとなり、それによって、前記出力整流スイッチが、スイッチング損をゼロとして自動的にＯＮとされ、前記入力スイッチを横切る前記寄生容量の共振放電を強制し、共振電流は、前記第３の余弦波共振電流成分のみを備え、そして前記入力スイッチにかかる前記電圧が最低値に到達する瞬間、前記入力スイッチは、前記ＤＣ電圧源のレベル未満に低減された電圧でスイッチング損を低減して前記スイッチング手段によってＯＮとされ、一方、前記相補出力整流スイッチは、遮断電圧によって自動的にＯＦＦとされ、前記（２−１）移行を完了し、かつ
前記出力整流スイッチのための制御および駆動回路並びに前記相補出力整流スイッチは、必要ではなく、前記第３の余弦波共振電流成分の前記大きさと前記特性インピーダンスとの積が前記ＤＣ電圧源の電圧に等しいとき、前記入力スイッチもまた、電圧ゼロでＯＮとされ、結果として、前記半導体電流２方向スイッチング・デバイスの２つおよび前記２端子電流整流スイッチの２つにおいて、ゼロのスイッチング損を生じ、
前記（２−１）移行の間、前記出力整流スイッチは、電圧ゼロでスイッチングをゼロとして自動的にＯＮとされ、かつ前記入力スイッチは、低下した電圧でＯＮとされてスイッチング損および前記半導体電流２方向スイッチング・デバイスにおける電圧ストレスを低減し、電磁干渉の低減された前記変換器の効率を高めて前記（２−１）移行を完了する
請求項１０に記載の変換器。
【請求項１５】
前記相補出力スイッチが２端子電流整流スイッチであり、それは、前記入力スイッチ、前記相補入力スイッチおよび前記出力スイッチの電子制御されたスイッチングによって引き起こされる前記変換器の動作状態および条件に応答してＯＮとされまたはＯＦＦとされ、
前記相補出力整流スイッチのための制御および駆動回路が必要とされない
請求項１０に記載の変換器。
【請求項１６】
前記（１−２）移行の延長し、かつ前記入力スイッチのスイッチング損を低減するために、前記相補入力スイッチと並列に接続される外部キャパシタをさらに含む
請求項１０に記載の変換器。
【請求項１７】
前記共振インダクタは、インダクタンスがゼロであり、すなわち、それは、短絡されており、それによって、前記入力キャパシタの前記他の一端が前記中間インダクタの前記他の一端に接続されており、
前記（１−２）移行は、前記入力スイッチをＯＦＦとすることによって開始され、前記相補入力スイッチを横切る前記寄生容量の線形放電を開始し、そして前記相補出力スイッチにかかる電圧がゼロに低下するとき、このスイッチが前記スイッチング時間制御手段によって電圧ゼロでスイッチング損をゼロとしてＯＮとされ、一方、出力スイッチは、同時にＯＦＦとされて前記相補入力スイッチの寄生容量の線形放電が、前記相補入力スイッチにかかる電圧がゼロに低下するまで低下した速度で継続され、その瞬間、相補入力スイッチは、スイッチング損をゼロとしてＯＮとされ、
前記（２−１）移行は、前記相補入力スイッチをＯＦＦとすることによって開始されて前記入力スイッチを横切る前記寄生容量の線形放電を開始し、そして前記入力スイッチにかかる電圧が前記ＤＣ電圧源のレベルに低下するとき、前記入力スイッチは、前記スイッチング時間制御手段によって低下した電圧で、かつスイッチング損を低下させてＯＮとされ、また前記出力スイッチは、前記スイッチング時間制御手段によって前記出力スイッチにかかる電圧がゼロでスイッチング損をゼロとして同時にＯＮとされ、および同時に前記相補出力スイッチは、前記スイッチング時間制御手段によってＯＦＦとされて前記（２−１）移行を完了する
請求項１０に記載の変換器。
【請求項１８】
前記出力スイッチおよび前記相補出力スイッチは、２端子電流整流スイッチであり、それらは前記入力スイッチおよび前記相補入力スイッチの電子制御されるスイッチングによって引き起こされる前記変換器の動作状態および条件に応答してＯＮとされるかＯＦＦとされるかし、
前記スイッチング時間制御手段には、前記入力スイッチおよび前記相補入力スイッチの正確な電子制御動作が含まれ、それによって、（１−２）移行および（２−１）移行が各連続スイッチ動作サイクルＴSの間得られ、ここで前記（１−２）移行および前記（２−１）移行は、前記スイッチ動作サイクルＴSより短く、また前記スイッチング時間制御手段は、それぞれのスイッチに以下のような制御信号を提供し、
前記（１−２）移行は、前記入力スイッチをＯＦＦとすることによって開始され、前記相補出力整流スイッチにかかる遮断電圧がゼロに低減されるとき、前記相補出力整流スイッチが導通し始め、それによって、自動的にスイッチング損をゼロとして電圧ゼロでＯＮとされ、また前記（１−２）移行は、前記相補入力スイッチの電圧がゼロに低減されるまで継続し、その瞬間、前記相補入力スイッチは、電圧ゼロでスイッチング損をゼロとして、前記スイッチング時間制御手段によってＯＮとされ、一方、前記出力整流スイッチは、前記出力整流スイッチにかかる変換器によって印加される逆バイアス電圧によってＯＦＦとされ、
前記（２−１）移行は、前記相補入力スイッチをＯＦＦとすることによって開始されて前記入力スイッチを横切る前記寄生容量の線形放電を開始し、そして前記入力スイッチにかかる電圧が前記ＤＣ電圧源のレベルに低下するとき、前記出力整流スイッチにかかる遮断電圧がゼロとなり、それによって、前記出力整流スイッチがスイッチング損をゼロとして自動的にＯＮとされ、それと同時に、前記入力スイッチは、前記ＤＣ電圧源のレベルに低減された電圧でスイッチング損を低減して前記スイッチング手段によってＯＮとされ、一方、前記相補出力整流スイッチは、遮断電圧によって自動的にＯＦＦとされ、前記（２−１）移行を完了し、かつ
前記出力整流スイッチのための制御および駆動回路並びに前記相補出力整流スイッチは、必要ではなく、
前記（２−１）移行の間、前記出力整流スイッチは、電圧ゼロでスイッチングをゼロとして自動的にＯＮとされ、かつ前記入力スイッチは、低下した電圧でＯＮとされてスイッチング損および前記半導体電流２方向スイッチング・デバイスにおける電圧ストレスを低減し、電磁干渉の低減された前記変換器の効率を高めて前記（２−１）移行を完了する
請求項１７に記載の変換器。
【請求項１９】
前記スイッチング時間制御手段は、それぞれのスイッチに以下のような制御信号を提供し、すなわち、
前記（１−２）移行は、同時に前記入力スイッチをＯＦＦとし、前記相補入力スイッチをＯＮとすることによって開始および完了され、その瞬間、前記出力制御スイッチは自動的にＯＮとされ、前記相補出力制御スイッチは自動的にＯＦＦとされ、および
前記（２−１）移行は、同時に前記入力スイッチをＯＮとし、前記相補入力スイッチをＯＦＦとすることによって開始および完了され、その瞬間、前記出力制御スイッチは自動的にＯＦＦとされ、前記相補出力制御スイッチは自動的にＯＮとされる
請求項１８に記載の変換器。
【請求項２０】
前記中間インダクタは、自動変圧器を備え、
前記自動変圧器の巻線のドットの付いた一端は、前記共通入力端子および前記共通出力端子に接続され、前記自動変圧器の前記巻線の印の付いていない一端は、前記相補出力スイッチの前記他の一端に接続され、および前記自動変圧器の前記巻線の引き出し端は、前記入力キャパシタの前記他の一端に接続されており、
前記自動変圧器の前記巻線は、前記共通磁心に配置され、前記入力インダクタ巻線および前記出力インダクタ巻線がＤＣ自動変圧器を構成し、
前記変換器のＤＣ−ＤＣ電圧変換比は、前記負荷比Ｄに線形的に依存し、
前記自動変圧器の前記巻線の巻数と、前記自動変圧器の前記ドットの付いた一端と前記巻線の前記引き出された一端との間の巻数との比によって、前記変換器のＤＣ−ＤＣ電圧変換比がさらに制御されるものとなり、
前記入力インダクタ巻線が、前記自動変圧器の前記巻線の前記ドットの付いた一端と前記引き出された一端との間の前記巻数と同じ巻数を有しており、前記出力インダクタの巻線は前記自動変圧器の前記巻線と同じ巻数を有しており、それによって、０から１の範囲にある前記負荷比Ｄについて前記共通磁心においてゼロＤＣ磁束が得られ、
前記共通磁心が空気間隙を有しておらず、それによって、前記共通磁心における前記ゼロＤＣ磁束が、前記入力および出力インダクタ巻線および前記自動変圧器の前記巻線のインダクタンスを増大させることが可能となり、それによって、前記変換器の過負荷耐性を増大し、および
前記ＤＣ自動変圧器が、前記入力インダクタ巻線、前記出力インダクタ巻線および前記自動変圧器の前記巻線を組み合わせて、前記入力ＤＣ電圧源と前記ＤＣ負荷との間の変換比を増大させ、前記入力インダクタ巻線から前記出力インダクタ巻線への前記ＤＣ変圧器の前記共通磁心内のエネルギー蓄積を低減させた効率的なＤＣ−ＤＣ電力移送を提供し、それによって、前記共通磁心のサイズと重量を低減することで前記変換器のサイズおよび重量を低減し、同時に効率および変換器の過負荷耐性を増大させ、かつ電磁干渉を低減する
請求項１０に記載の変換器。
【請求項２１】
前記入力キャパシタの一端が、前記共通入力端子に接続され、かつ前記入力キャパシタの他端が、前記共通出力端子に接続され、
前記中間インダクタ巻線の前記ドットの付いた一端が、前記共通出力端子に接続され、および
前記中間インダクタ巻線の前記印の付いていない一端が、前記入力インダクタ巻線の前記印の付いていない一端に接続される
請求項１０に記載の変換器。
【請求項２２】
入力端子と共通入力端子との間に接続されるＤＣ電圧源から出力端子と共通出力端子との間に接続されるＤＣ負荷に電力を提供する変換器であって、
共通磁心に配置され、絶縁ＤＣ変圧器を形成する入力インダクタ巻線、一次および二次巻線を備える絶縁変圧器および出力インダクタ巻線であって、各巻線がドットの付いた一端および印の付いていない他の一端を有し、それによって、前記絶縁変圧器の前記一次巻線に印加されるＡＣ電圧が、前記絶縁変圧器の前記二次巻線並びに前記入力および出力インダクタ巻線にＡＣ電圧を誘導し、前記印加されるＡＣ電圧および前記誘導されるＡＣ電圧が前記入力インダクタ巻線、前記出力インダクタ巻線および前記絶縁変圧器の前記一次および二次巻線の前記ドットの付いた一端で同位相となるようにする入力インダクタ巻線、一次および二次巻線を備える絶縁変圧器および出力インダクタ巻線と、
前記ドットの付いた一端で前記入力端子に接続され、前記絶縁ＤＣ変圧器の入力巻線を形成する前記入力インダクタ巻線と、
前記ドットの付いた一端で前記出力端子に接続され、前記絶縁ＤＣ変圧器の出力巻線を形成する前記出力インダクタ巻線と、
前記ドットの付いた一端で前記共通入力端子に接続され、前記絶縁ＤＣ変圧器においてガルバーニ絶縁を可能とする前記絶縁変圧器の前記一次巻線と、
前記ドットの付いた一端で前記共通出力端子に接続され、前記絶縁ＤＣ変圧器においてガルバーニ絶縁を可能とする前記絶縁変圧器の前記二次巻線と、
前記入力インダクタ巻線の印の付いていない一端と前記絶縁変圧器の前記一次巻線の印の付いていない一端との間に接続される入力キャパシタと、
一端が前記共通入力端子に接続され、他の一端が前記入力インダクタ巻線の前記印の付いていない一端に接続される入力スイッチと、
一端が前記共通出力端子に接続され、他の一端が前記出力インダクタ巻線の印の付いていない一端に接続される出力スイッチと、
前記出力インダクタ巻線の前記印の付いていない一端に接続される一端を有する相補出力スイッチであって、前記相補出力スイッチの他の一端が前記絶縁変圧器の前記二次巻線の印の付いていない一端に接続される前記相補出力スイッチと、
相補入力スイッチと補助キャパシタを備える枝であって、前記補助キャパシタの一端に接続される前記相補入力スイッチの一端を有し、一方前記相補入力スイッチの他の一端と前記補助キャパシタの他の一端とで前記枝の両端を構成する前記枝と、
前記絶縁変圧器のガルバーニ絶縁を保持して前記変換器に前記枝の前記両端を接続する手段と、
前記入力スイッチ、前記相補入力スイッチ、前記出力スイッチおよび前記相補出力スイッチに信号をＯＮおよびＯＦＦとする正確なシーケンスおよびタイミングを提供し、それによって、状態１のインタバルの間、前記枝を電流が流れず、かつ状態２のインタバルの間、前記枝をＡＣ電流のみが流れるものとするスイッチング時間制御手段とを具備し、
前記入力スイッチ、前記出力スイッチおよび前記相補出力スイッチは、半導体スイッチング・デバイスであって、ＯＮとされる間少なくとも１つの方向に電流を通し、ＯＦＦとされる間少なくとも１つの方向で電圧を保持することができ、
前記相補入力スイッチは、半導体２方向スイッチング・デバイスであって、ＯＮとされる間双方の方向に電流を流し、ＯＦＦとされる間少なくとも１つの方向で電圧を保持することができ、
前記半導体スイッチング・デバイスおよび前記半導体電流２方向スイッチング・デバイスは、高いスイッチング周波数でＯＮおよびＯＦＦとされ、
前記一次巻線および前記二次巻線は、前記一次巻線および前記二次巻線の間の漏れを低減するよう密接に結合され、
前記変換器のＤＣ−ＤＣ電圧変換比は、線形的に負荷比Ｄに依存し、
前記絶縁変圧器の前記二次巻線と前記一次巻線の巻数比は、前記変換器のＤＣ−ＤＣ電圧変換比を付加的に制御し、
０から１までの範囲にある前記負荷比Ｄについて、前記入力インダクタ巻線および前記絶縁変圧器の前記一次および二次巻線のＤＣ電流は、各々の巻線の前記ドットの付いた一端に流れ込み、一方、前記出力インダクタ巻線のＤＣ電流は、前記出力インダクタ巻線の前記ドットの付いた一端から流れ出、
前記入力インダクタ巻線は、前記絶縁変圧器の前記一次巻線と同じ巻数を有しており、かつ前記出力インダクタ巻線は、前記絶縁変圧器の前記二次巻線と同じ巻数を有しており、それによって、０から１までの範囲にある前記負荷比Ｄについて、ネットでゼロのＤＣ磁束が前記共通の磁心において得られ、
前記共通磁心は空気間隙を有しておらず、それによって、前記共通磁心における前記ネットでゼロのＤＣ磁束が、前記入力および出力インダクタ巻線並びに前記絶縁変圧器の前記一次および二次巻線のインダクタンスを増大することを可能とし、それによって、前記変換器に増大した過負荷耐性を備えさせ、および
それによって、前記絶縁ＤＣ変圧器が、前記入力インダクタ巻線、前記出力インダクタ巻線並びに前記絶縁変圧器の前記一次および二次巻線を組み合わせて、前記入力ＤＣ電圧源と前記ＤＣ負荷との間のガルバーニ絶縁および前記入力インダクタ巻線から前記出力インダクタ巻線への効率的なＤＣ−ＤＣ電力移送を提供して、前記絶縁ＤＣ変圧器の前記共通磁心内のエネルギー蓄積を低減し、それによって、前記共通磁心のサイズおよび重量を低減することで前記変換器のサイズおよび重量を低減し、それと同時に効率および変換器の過負荷耐性を増大し、および電磁干渉を低減する
変換器。
【請求項２３】
前記共通磁心はＵＵ磁心であり、
前記入力インダクタ巻線および前記絶縁変圧器は、前記ＵＵ磁心の１つのレッグ上に並べて配置され、
前記出力インダクタ巻線は、前記ＵＵ磁心の別のレッグ上に配置され、
それによって、前記入力インダクタ巻線と前記絶縁変圧器巻線との間の漏れインダクタンスが、前記入力インダクタ巻線において実質的にゼロのリプル電流を提供し、
それによって、前記出力インダクタ巻線と前記絶縁変圧器巻線との間の漏れインダクタンスが、前記出力インダクタ巻線において低減されたリプル電流を提供し、
それによって、前記ＵＵ磁心および前記入力および出力インダクタ巻線並びに前記絶縁変圧器巻線が、タイプＡの絶縁ＤＣ変圧器デバイスを形成する
請求項２２に記載の変換器。
【請求項２４】
前記出力インダクタ巻線を備える前記ＵＵ磁心の前記他方のレッグ上に空気間隙が配置され、前記出力インダクタ巻線の漏れおよび磁化インダクタンスの間にＡＣ電圧分割器を提供し、かつ
前記ＡＣ電圧分割器は、前記出力インダクタ巻線において誘導されるＡＣ電圧を固定負荷比Ｄの前記出力インダクタ巻線に印加されるＡＣ電圧に整合させ、
それによって、前記固定負荷比Ｄについて、前記出力インダクタ巻線における前記ＤＣ電流が実質的にゼロのリプル電流を有し、かつ
それによって、前記空気間隙を備える前記ＵＵ磁心、前記入力および出力インダクタ巻線並びに前記絶縁変圧器巻線がタイプＢの絶縁ＤＣ変圧器デバイスを形成する
請求項２３に記載の変換器。
【請求項２５】
前記出力インダクタ巻線に直列に接続され、前記出力インダクタ巻線においてリプル電流を低減する外部インダクタを含む
請求項２４に記載の変換器。
【請求項２６】
前記入力インダクタ巻線および前記絶縁変圧器の前記一次巻線が等しい巻数を有し、ここで、前記出力インダクタ巻線および前記絶縁変圧器の前記二次巻線は異なる巻数を有しており、それによって、前記出力インダクタ巻線の巻数が、前記出力インダクタ巻線に誘導されるＡＣ電圧を前記出力インダクタ巻線に印加されるＡＣ電圧と整合するように調整され、前記出力インダクタ巻線において通常の負荷比Ｄで実質的にゼロのリプル電流を得、
それによって、前記空気間隙を備える前記ＵＵ磁心、前記入力インダクタ巻線、前記絶縁変圧器の前記一次および二次巻線並びに前記絶縁変圧器の前記二次巻線と異なる巻数の前記出力インダクタ巻線が、タイプＣの絶縁ＤＣ変圧器デバイスを形成する
請求項２４に記載の変換器。
【請求項２７】
前記出力インダクタ巻線に直列に接続され、前記出力インダクタ巻線においてリプル電流を低減する外部インダクタを含む
請求項２６に記載の変換器。
【請求項２８】
前記共通磁心には、巻線の無い別の漏れ磁気レッグおよび前記共通磁心との磁束路における空気間隙が含まれており、前記空気間隙は、前記出力インダクタ巻線に固定負荷比Ｄで実質的にゼロのリプル電流を提供するよう調整され、
それによって、前記漏れ磁気レッグは、前記出力インダクタ巻線、前記入力インダクタ巻線と前記絶縁変圧器巻線との間の漏れインダクタンスを増大させ、かつ前記出力インダクタ巻線においてリプル電流を低減し、および
それによって、前記漏れ磁気レッグを備える前記共通磁心、前記入力および出力インダクタ巻線および前記絶縁変圧器巻線が、タイプＤの絶縁ＤＣ変圧器デバイスを形成する
請求項２４に記載の変換器。
【請求項２９】
前記共通磁心がＥＥ磁心であり、
前記入力インダクタ巻線および前記絶縁変圧器の前記一次および二次巻線が、前記ＥＥ磁心の中心レッグ上に並べて配置され、
前記出力インダクタ巻線と同じ巻数の追加出力インダクタ巻線が、前記出力インダクタ巻線と直列に接続され、前記追加出力インダクタ巻線および前記出力インダクタ巻線でのＡＣ電圧がドットの付いた両端で同位相となって加わるものとされ、
前記追加出力インダクタ巻線が前記ＥＥ磁心の一つの外側レッグに配置され、前記出力インダクタ巻線が前記ＥＥ磁心の他の外側レッグに配置され、
それによって、前記入力インダクタ巻線と前記絶縁変圧器の前記一次および二次巻線との間の漏れインダクタンスが、前記入力インダクタ巻線において実質的にゼロのリプル電流を提供し、
それによって、前記追加出力インダクタ巻線、前記出力インダクタ巻線および前記絶縁変圧器の前記一次および二次巻線の間の漏れインダクタンスが、前記追加出力インダクタ巻線および前記出力インダクタ巻線において低減されたリプル電流を提供し、および
それによって、前記ＥＥ磁心並びに前記入力、出力および追加出力インダクタ巻線並びに、前記絶縁変圧器の前記一次および二次巻線が、タイプＥのＤＣ変圧器デバイスを形成する
請求項２２に記載の変換器。
【請求項３０】
前記追加出力インダクタ巻線および前記出力インダクタ巻線を備えた前記ＥＥ磁心の前記外側レッグの各々に空気間隙が配置され、前記追加出力インダクタ巻線および前記出力インダクタ巻線の漏れおよび磁化インダクタンスの間にＡＣ電圧分割器を提供し、
前記ＡＣ電圧分割器は、前記追加出力インダクタ巻線および前記出力インダクタ巻線に誘導されるＡＣ電圧を、固定負荷比Ｄの前記追加出力インダクタ巻線および前記出力インダクタ巻線にそれぞれ印加されるＡＣ電圧に整合させ、
それによって、前記固定負荷比Ｄについて、前記出力インダクタ巻線における前記ＤＣ電流が、実質的にゼロのリプル電流を有し、かつ
それによって、前記空気間隙を備えた前記ＥＥ磁心並びに前記入力、中間、出力および追加出力インダクタ巻線が、タイプＦのＤＣ変圧器デバイスを形成する
請求項２９に記載の変換器。
【請求項３１】
前記絶縁ＤＣ変圧器が、
（ｉ）    前記タイプＡの絶縁ＤＣ変圧器デバイス
（ｉｉ）  前記タイプＢの絶縁ＤＣ変圧器デバイス
（ｉｉｉ）前記タイプＣの絶縁ＤＣ変圧器デバイス
（ｉｖ）  前記タイプＤの絶縁ＤＣ変圧器デバイス
（ｖ）    前記タイプＥの絶縁ＤＣ変圧器デバイス
（ｖｉ）  前記タイプＦの絶縁ＤＣ変圧器デバイス
からなるグループから選択され、
前記入力スイッチ、前記相補入力スイッチ、前記出力スイッチおよび前記相補出力スイッチが半導体電流２方向スイッチング・デバイスであって、ＯＮとされる間双方向に電流を通し、ＯＦＦとされる間一方向に電圧を保持することができ、かつ前記半導体電流２方向スイッチング・デバイスは、理想スイッチ、寄生ボディ−ダイオードおよび寄生容量の並列接続として各々モデル化され、
漏れインダクタンスのある前記絶縁変圧器は、完全に結合された変圧器としてモデル化されるが、前記漏れインダクタンスは、前記完全に結合された変圧器の一次巻線と直列に接続されており、
前記スイッチング時間制御手段には、前記半導体電流２方向スイッチング・デバイスの正確な電子制御動作が含まれ、それによって、連続するスイッチ動作サイクルＴSの間に２つの移行、すなわち（１−２）移行および（２−１）移行、が得られ、そこでは前記移行が前記スイッチ動作サイクルＴSよりも短く、かつ前記スイッチング時間制御手段がそれぞれのスイッチについて以下のような制御信号を提供し、
前記（１−２）移行は、前記入力スイッチをＯＦＦとすることによって開始され、前記相補出力スイッチの電圧がゼロに低減されるとき、前記スイッチング時間制御手段は、相補出力スイッチを電圧ゼロでスイッチング損をゼロとしてＯＦＦとする制御信号を提供し、かつ前記（１−２）移行は、前記相補入力スイッチの電圧がゼロに低減されるまで継続し、その瞬間、前記スイッチング時間制御手段が、前記相補入力スイッチを同じくゼロ電圧でスイッチング損をゼロとしてＯＮとする制御信号を提供し、かつ前記（１−２）移行は前記出力スイッチを通る電流がゼロに低減されるまで継続し、これを出力スイッチがＯＦＦとされて前記（１−２）移行を完了させなければならない最後の瞬間とし、
前記（２−１）移行は、前記出力スイッチを、前記相補入力スイッチがＯＦＦとされる前に意図的に最初にＯＮとすることによって開始され、前記漏れインダクタンスにおいて前記漏れインダクタンスに反比例する追加の大きさだけ電流を上昇させ、それは前記補助キャパシタにかかるＤＣ電圧と前記ＤＣ電圧源のＤＣ電圧との間の電圧差に直接比例し、かつ前記出力スイッチおよび前記相補入力スイッチが双方ともＯＮとされるこの上昇サブインタバルに直接比例し、かつ前記相補入力スイッチがＯＦＦとされるとき、前記入力スイッチの寄生容量の共振放電および前記相補入力スイッチの寄生容量の同時共振充電が、合計共振電流が３つの別々の電流成分を備えるこの共振サブインタバルの間に起こり、第１成分は、前記定義された追加の大きさを備える余弦波共振電流成分であり、第２成分は、大きさが、前記補助キャパシタにかかるＤＣ電圧と前記ＤＣ電圧源のＤＣ電圧との間の電圧差に直接比例し、共振インダクタンス（Ｌr）および共振容量（Ｃr）を備える共振回路の特性インピーダンスに反比例する正弦波共振電流成分であり、第３成分は、大きさが、前記出力スイッチがＯＮとされる瞬間に前記漏れインダクタンスにおける最初の電流値に等しい余弦波共振電流成分であり、また前記入力スイッチの前記寄生容量が完全に放電される瞬間、前記スイッチング時間制御手段は、前記入力スイッチを電圧ゼロでスイッチング損をゼロとしてＯＮとする制御信号を提供して前記共振サブインタバルを完了し、かつ前記（２−１）移行は、電流反転サブインタバルを継続し、その間入力キャパシタ電流は、入力インダクタ電流に等しいものから前記絶縁変圧器の磁化電流に等しい大きさを備える反対方向の電流の流れに反転され、その瞬間、前記相補出力スイッチを通る電流は、ゼロに低減され、これを、前記相補出力スイッチがＯＦＦとされて前記（２−１）移行を完了させなければならない最後の瞬間とし、
前記共振容量は、前記出力スイッチおよび前記相補出力スイッチを横切る寄生容量の容量よりも著しく大きく、および
それによって、前記絶縁変圧器は、前記入力ＤＣ電圧源と前記ＤＣ負荷との間にガルバーニ絶縁を提供する
請求項２２に記載の変換器。
【請求項３２】
前記（２−１）移行は、前記相補入力スイッチをＯＦＦとし、同時に前記出力スイッチをＯＮとすることによって開始され、前記入力スイッチを横切る寄生容量の共振放電および同時に前記相補入力スイッチを横切る寄生容量の共振充電を開始し、合計共振電流は２つの別の電流成分、前記第２の正弦波共振電流成分および前記第３の余弦波共振電流成分、を備え、そして前記入力スイッチの前記寄生容量の電圧が最小値に到達する瞬間、前記入力スイッチは、低減した電圧でかつ前記共振サブインタバルを完了するスイッチング損を低減して、前記スイッチング手段によってＯＮとされ、また前記（２−１）移行は、前記相補出力スイッチを通る電流がゼロに低減されるまで継続し、これを、相補出力スイッチがＯＦＦとされ、この電流反転サブインタバルおよび前記（２−１）移行を完了しなければならない最後の瞬間とし、および
前記（２−１）移行の間、前記共振インダクタに既に蓄積されたエネルギーは、前記入力スイッチの前記寄生容量の共振放電および電圧低減を容易としてスイッチング損および前記半導体電流２方向スイッチング・デバイスにかかる電圧ストレスを低減し、また電磁干渉を低減して前記変換器の効率を増大する
請求項３１に記載の変換器。
【請求項３３】
前記（２−１）移行は、前記相補入力スイッチをＯＦＦとすることによって開始され、前記入力スイッチを横切る前記寄生容量の線形放電を開始し、そして前記入力スイッチにかかる電圧が前記ＤＣ電圧源のレベルに低下する前に、前記出力スイッチはＯＮとされて前記入力スイッチを横切る前記寄生容量の共振放電を強制的に行い、合計共振電流は２つの別の電流成分、前記出力スイッチがＯＮとされる瞬間に前記入力スイッチにかかる電圧と前記ＤＣ電圧源のＤＣ電圧との電圧差に比例し、かつ前記特性インピーダンスに反比例する前記第２の正弦波共振電流成分および前記第３の余弦波共振電流成分、を備え、そして前記入力スイッチにかかる前記電圧が最小値に到達する瞬間に、前記入力スイッチは低減した電圧で、かつスイッチング損を低減して前記スイッチング手段によってＯＮとされ、前記共振サブインタバルを完了し、また（２−１）移行は、前記相補出力スイッチを通る電流がゼロに低減されるまで継続し、これを、この相補出力スイッチがＯＮとされて前記電流反転サブインタバルおよび前記（２−１）移行を完了しなければならない最後の瞬間とし、および
前記（２−１）移行の間、前記相補入力スイッチおよび前記出力スイッチは、双方ともＯＦＦとされて前記線形放電を行い、それに続いて前記入力スイッチを横切る前記寄生容量をさらに電圧低下させる前記共振放電を行い、そして前記入力スイッチおよび前記出力スイッチは、低下した電圧でＯＮとされ、スイッチング損および前記半導体電流２方向スイッチング・デバイスにかかる電圧ストレスを低減し、また電磁干渉の低減された前記変換器の効率を高めて、前記（２−１）移行を完了する
請求項３１に記載の変換器。
【請求項３４】
前記（２−１）移行は、前記相補入力スイッチをＯＦＦとすることによって開始され、前記入力スイッチを横切る前記寄生容量の線形放電を開始し、また前記入力スイッチにかかる電圧が前記ＤＣ電圧源のレベルに低下するとき、前記出力スイッチは、スイッチング損をゼロとして電圧ゼロでＯＮとされ、前記入力スイッチを横切る前記寄生容量の共振放電を強制的に行い、共振電流は、前記第３の余弦波共振電流成分のみを備え、そして前記入力スイッチの前記電圧が最低値に到達する瞬間に、前記入力スイッチは、前記ＤＣ電圧源レベルよりも低い電圧で、かつスイッチング損を低減して前記スイッチング時間制御手段によってＯＮとされて前記共振サブインタバルを完了し、また（２−１）移行は、前記相補出力スイッチを通る電流がゼロに低減されるまで継続し、これを、前記相補出力スイッチがＯＦＦとされて前記電流反転サブインタバルおよび前記（２−１）移行を完了しなければならない最後の瞬間とし、また、前記第３の余弦波共振電流成分の大きさと前記特性インピーダンスとの積が前記ＤＣ電圧源の電圧に等しいとき、前記入力スイッチは、電圧ゼロでＯＮとされ、結果として、前記半導体電流２方向スイッチング・デバイスすべてにおいて、スイッチング損ゼロを生じ、また
それによって、前記（２−１）移行の間、前記出力スイッチは、電圧ゼロでスイッチング損をゼロとしてＯＮとされ、そしてその瞬間に、前記出力スイッチの前記寄生ボディ−ダイオードが導通を開始し、それによって、前記寄生ボディ−ダイオードの電流導通損を大きく低減し、そして前記入力スイッチは、低下した電圧でＯＮとされて、スイッチング損および前記半導体電流２方向スイッチング・デバイスにかかる電圧ストレスを低減し、かつ電磁干渉の低減した前記変換器の効率を高めて前記（２−１）移行を完了する
請求項３１に記載の変換器。
【請求項３５】
前記出力スイッチおよび前記相補出力スイッチが２端子電流整流スイッチであり、それらは前記入力スイッチおよび前記相補入力スイッチの電子制御されるスイッチングによって引き起こされる前記変換器の動作状態および条件に応答してＯＮとされまたはＯＦＦとされ、
前記スイッチング時間制御手段には、前記入力スイッチおよび前記相補入力スイッチの正確な電子制御動作が含まれ、それによって、２つの移行、すなわち（１−２）移行および（２−１）移行、が各連続スイッチ動作サイクルＴSの間得られ、ここで、前記移行は前記スイッチ動作サイクルＴSより短く、また前記スイッチング時間制御手段は、それぞれのスイッチに以下のような制御信号を提供し、すなわち、
前記（１−２）移行は、前記入力スイッチをＯＦＦとすることによって開始され、前記相補出力整流スイッチにかかる遮断電圧がゼロに低減されるとき、前記相補出力整流スイッチが導通し始め、それによって、自動的にスイッチング損をゼロとして電圧ゼロでＯＮとされ、また前記（１−２）移行は、前記相補入力スイッチの電圧がゼロに低減されるまで継続し、その瞬間、前記相補入力スイッチは、電圧ゼロでスイッチング損をゼロとして、前記スイッチング時間制御手段によってＯＮとされ、一方、前記出力整流スイッチは、前記出力整流スイッチにかかる変換器によって印加される逆バイアス電圧によってＯＦＦとされ、
前記（２−１）移行は、前記相補入力スイッチをＯＦＦとすることによって開始されて前記入力スイッチを横切る前記寄生容量の線形放電を開始し、そして前記入力スイッチにかかる電圧が前記ＤＣ電圧源のレベルに低下するとき、前記出力整流スイッチにかかる遮断電圧がゼロとなり、それによって、前記出力整流スイッチがスイッチング損をゼロとして自動的にＯＮとされ、前記入力スイッチを横切る前記寄生容量の共振放電を強制し、共振電流は、前記第３の余弦波共振電流成分のみを備え、そして前記入力スイッチにかかる前記電圧が最低値に到達する瞬間、前記入力スイッチは、前記ＤＣ電圧源のレベル未満に低減された電圧でスイッチング損を低減して前記スイッチング手段によってＯＮとされ、一方、前記相補出力整流スイッチは、遮断電圧によって自動的にＯＦＦとされ、前記（２−１）移行を完了し、かつ
前記出力整流スイッチのための制御および駆動回路並びに前記相補出力整流スイッチは、必要ではなく、前記第３の余弦波共振電流成分の前記大きさと前記特性インピーダンスとの積が前記ＤＣ電圧源の電圧に等しいとき、前記入力スイッチは電圧ゼロでＯＮとされ、結果として、前記半導体電流２方向スイッチング・デバイスの２つおよび前記整流スイッチの２つにおいて、ゼロのスイッチング損を生じ、
前記（２−１）移行の間、前記出力整流スイッチは、電圧ゼロでスイッチングをゼロとして自動的にＯＮとされ、かつ前記入力スイッチは、低下した電圧でＯＮとされてスイッチング損および前記半導体電流２方向スイッチング・デバイスにおける電圧ストレスを低減し、電磁干渉の低減された前記変換器の効率を高めて前記（２−１）移行を完了する
請求項３１に記載の変換器。
【請求項３６】
前記相補出力スイッチが２端子電流整流スイッチであり、それは、前記入力スイッチ、前記相補入力スイッチおよび前記出力スイッチの電子制御されたスイッチングによって引き起こされる前記変換器の動作状態および条件に応答してＯＮとされまたはＯＦＦとされ、
前記相補出力整流スイッチのための制御および駆動回路が必要とされない
請求項３１に記載の変換器。
【請求項３７】
前記（１−２）移行の延長し、かつ前記入力スイッチのスイッチング損を低減するために、前記相補入力スイッチと並列に接続される外部キャパシタをさらに含む
請求項３１に記載の変換器。
【請求項３８】
前記スイッチング時間制御手段が、以下のようにそれぞれのスイッチに制御信号を提供し、すなわち、
前記（１−２）移行は、前記入力スイッチをＯＦＦにするのと同時に前記相補入力スイッチをＯＮにすることによって開始および完了され、その瞬間に、前記出力整流スイッチが自動的にＯＮとされかつ前記相補出力整流スイッチが自動的にＯＦＦとされ、および
前記（２−１）移行は、前記入力スイッチをＯＮにするのと同時に前記相補入力スイッチをＯＦＦにすることによって開始および完了され、その瞬間に、前記出力整流スイッチが自動的にＯＦＦとされかつ前記相補出力整流スイッチが自動的にＯＮとされる
請求項３５に記載の変換器。
【請求項３９】
前記出力整流スイッチに並列に接続される補助ＭＯＳＦＥＴトランジスタを更に含み、
前記スイッチング時間制御手段には、前記入力スイッチの正確な電子制御動作、前記相補入力スイッチおよび前記補助ＭＯＳＦＥＴスイッチが含まれており、それによって、２つの移行、すなわち（１−２）移行および（２−１）移行が、各連続スイッチ動作サイクルＴSの間に得られ、ここで前記移行インタバルは前記スイッチ動作サイクルＴSよりも短く、かつ前記スイッチング時間制御手段は以下のようにそれぞれのスイッチに制御信号を提供し、すなわち、
前記（１−２）移行は、前記入力スイッチをＯＦＦとすることによって開始され、かつ前記相補出力整流スイッチにかかる遮断電圧がゼロに低減されるとき、前記相補出力整流スイッチが導通し始め、それ故電圧ゼロでスイッチング損ゼロとして自動的にＯＮとされ、かつ前記（１−２）移行は、前記相補入力スイッチの電圧がゼロに低減されるまで継続し、その瞬間、前記相補入力スイッチが、前記スイッチング時間制御手段によって電圧ゼロでスイッチング損をゼロとしてＯＮとされ、一方前記出力整流スイッチは、前記出力整流スイッチに変換器によって印加される逆バイアス電圧によってＯＦＦとされ、および
前記（１−２）移行は、まず前記補助ＭＯＳＦＥＴスイッチを意図的にＯＮとし、それから前記相補入力スイッチをＯＦＦとして前記漏れインダクタンスにおける電流を前記漏れインダクタンスに逆比例し、前記補助キャパシタにかかるＤＣ電圧と前記ＤＣ電圧源のＤＣ電圧との間の電圧差に直接比例しかつ前記補助ＭＯＳＦＥＴスイッチと前記相補入力スイッチとが双方ともＯＮとされるこの上昇サブインタバルの期間に直接比例する追加の大きさだけ上昇させることによって開始され、そしてこの相補入力スイッチがＯＦＦとされるとき、前記入力スイッチにかかる寄生容量の共振放電および前記相補入力スイッチにかかる寄生容量の共振充電がこの共振サブインタバルの間に同時に起こり、そこでは合計共振電流は前記３つの別の共振電流成分を備え、またこの共振サブインタバルが終わる前に前記出力整流スイッチが正電流によって自動的にＯＮとされ、かつ前記共振サブインタバルの終わりであって前記入力スイッチの前記寄生容量が完全に放電するとき、前記スイッチング時間制御手段が、電圧ゼロでかつスイッチング損をゼロとしてＯＮとされる前記入力スイッチと、前記共振サブインタバルを完了するためにＯＦＦとされる前記補助ＭＯＳＦＥＴトランジスタとの双方に同時に制御信号を提供し、および前記（２−１）移行は、入力キャパシタ電流が入力インダクタ電流に等しいものから前記絶縁変圧器の磁化電流に等しい大きさで反対の方向の電流に反転される電流反転サブインタバルの間継続し、その瞬間、前記相補出力整流スイッチを流れる電流がゼロに低減されそれによってＯＦＦとされて前記（２−１）移行を完了する
請求項３５に記載の変換器。
【請求項４０】
前記第３の余弦波共振成分の大きさは、比例して増大する前記絶縁変圧器の磁化電流を用いることで必要とされるだけ高くされ、前記入力スイッチの前記寄生容量の電圧を低減し、および
前記絶縁変圧器はサイズおよび重さが低減される
請求項３５に記載の変換器。
【請求項４１】
前記入力スイッチ、前記相補入力スイッチ、前記出力スイッチおよび前記相補出力スイッチが、ＭＯＳＦＥＴデバイスであり、
前記出力ＭＯＳＦＥＴデバイスのゲートは、前記相補出力ＭＯＳＦＥＴデバイスのドレインに接続され、かつ前記出力ＭＯＳＦＥＴデバイスのドレインは、前記相補出力ＭＯＳＦＥＴデバイスのゲートに接続され、
前記入力ＭＯＳＦＥＴデバイスおよび前記相補入力ＭＯＳＦＥＴデバイスの制御および駆動回路は、前記共通入力端子を用いており、
それによって、前記二次巻線は、前記出力ＭＯＳＦＥＴデバイスと前記相補出力ＭＯＳＦＥＴデバイスとの双方に駆動電圧を提供して、制御を簡素化してかつ駆動回路を前記入力ＤＣ電圧源から絶縁して、前記出力ＭＯＳＦＥＴデバイスおよび前記相補出力ＭＯＳＦＥＴデバイス相補の自己駆動動作を可能とし、および
それによって、適当な駆動信号を、前記出力ＭＯＳＦＥＴデバイスおよび前記相補出力ＭＯＳＦＥＴデバイスに、前記入力ＤＣ電圧源と前記ＤＣ負荷との間の前記ガルバーニ絶縁を通して送信するのに必要とされる信号処理回路が必要とされない
請求項３１に記載の変換器。
【請求項４２】
前記絶縁変圧器の二次側において、直列に接続され前記共通出力端子に両者間の接合部が接続される２つの駆動巻線を更に含み、
前記入力スイッチ、前記相補入力スイッチ、前記出力スイッチおよび前記相補出力スイッチが、ＭＯＳＦＥＴデバイスであり、
１つの駆動巻線のドットの付いた一端が、前記出力ＭＯＳＦＥＴデバイスのゲートに接続され、
他の駆動巻線の印の付いていない一端が、前記相補出力ＭＯＳＦＥＴデバイスのゲートに接続され、
前記２つの駆動巻線が、位相の異なる駆動電圧を前記出力ＭＯＳＦＥＴデバイスと前記相補出力ＭＯＳＦＥＴデバイスとの双方に提供して前記入力ＤＣ電圧源からガルバーニ絶縁される制御および駆動回路で自己駆動動作が行われるものとし、
前記入力ＭＯＳＦＥＴデバイスおよび前記相補入力ＭＯＳＦＥＴデバイスのための前記制御および駆動回路が、前記共通入力端子を用いており、
それによって、適切な駆動信号を、前記出力ＭＯＳＦＥＴデバイスおよび前記相補出力ＭＯＳＦＥＴデバイスに、前記入力ＤＣ電圧源と前記ＤＣ負荷との間の前記ガルバーニ絶縁を通して送信するのに必要とされる信号処理回路が必要とされない
請求項３１に記載の変換器。
【請求項４３】
前記絶縁変圧器が、前記共通磁心上で一体化されて多重出力絶縁ＤＣ変圧器を形成する多重出力絶縁変圧器であり、
前記枝の前記両端を前記変換器に接続する前記手段が、前記多重出力絶縁変圧器のガルバーニ絶縁を保持し、それによって、前記状態２のインタバルの間、前記枝を通る電流がＡＣ電流となり、
前記多重出力絶縁変圧器の前記二次巻線と前記一次巻線の巻数比が、前記変換器のＤＣ−ＤＣ電圧変換比を付加的に制御し、
各ＤＣ負荷の各出力インダクタ巻線が、前記多重出力絶縁変圧器のそれぞれの二次巻線と同じ巻数を有し、それによって、負荷比Ｄの０から１までの範囲について、前記共通磁心において実質的にゼロのＤＣ磁束が得られ、および
それによって、前記共通磁心における前記実質的にゼロのＤＣ磁束が、前記変換器に増大した過負荷耐性を提供する
請求項３１に記載の変換器。
【請求項４４】
制御可能半導体ＣＢＳ（電流２方向スイッチ）スイッチである入力スイッチ、相補入力スイッチおよび出力スイッチを提供し、前記制御可能半導体ＣＢＳスイッチの各々は、寄生ボディ−ダイオードおよび寄生容量を並列に有しており、
寄生容量を並列に有する電流整流器である相補出力スイッチを提供し、
状態１のインタバルおよび状態２のインタバルを制御して出力負荷電圧を規制し、前記制御可能半導体ＣＢＳスイッチの各々は、前記状態１のインタバルおよび前記状態２のインタバルよりも短い（１−２）移行および（２−１）移行の間ＯＮおよびＯＦＦとされ、
枝における正の電流に前記（１−２）移行の間、かつ前記枝における負の電流に前記（２−１）移行の間、前記相補入力スイッチを提供し、
前記（１−２）移行の間、前記制御可能半導体ＣＢＳスイッチをＯＮとするおよびＯＦＦとする信号のシーケンスおよびタイミングを制御して、前記スイッチの前記容量間で電荷をリサイクリングし、かつ前記相補入力スイッチを実質的にゼロの電圧で無損失にＯＮとし、
前記相補入力スイッチをＯＦＦとすることによって前記（２−１）移行を開始し、
前記出力スイッチをＯＮとすることによって、前記（２−１）移行の間、共振回路を提供し、それから前記出力スイッチの前記寄生ボディ−ダイオードが導通し始め、
前記負の電流および前記出力スイッチがＯＮとされるとき存在する前記入力スイッチにかかる電圧によって促進される前記制御可能半導体ＣＢＳスイッチの前記容量の間で電荷を無損失で交換し、
前記入力スイッチにかかる電圧が最小でスイッチング損を低減するとき前記入力スイッチをＯＮとし、
入力インダクタ巻線、中間インダクタ巻線および出力インダクタ巻線を共通磁心上で一体化してＤＣ変圧器とし、
前記入力、中間および出力インダクタ巻線に、前記入力、中間および出力インダクタ巻線のドットの付いた一端で同位相のＡＣ電圧をかけ、
前記入力インダクタ巻線および前記中間インダクタ巻線にそれらの前記ドットの付いた一端に流れ込むＤＣ電流を流し、それによって、前記共通磁心において一方向にＤＣ磁束を生成し、
前記出力インダクタ巻線にその前記ドットの付いた一端から流れ出るＤＣ電流を流し、それによって、前記共通磁心において反対方向のＤＣ磁束を生成し、結果として前記共通磁心において前記ＤＣ磁束の引き算を生じ、
前記入力、中間および出力インダクタ巻線について巻数を選択し、巻数あたり等しい電圧および合計ゼロのＤＣアンペア回数を生成して、結果として前記共通磁心に実質的にゼロのＤＣ磁束を生じさせ、それによって、前記ＤＣ変圧器におけるＤＣエネルギー蓄積を低減する
電力変換方法。
【請求項４５】
前記相補出力スイッチが、寄生ボディ−ダイオードおよび寄生容量を並列に有する制御可能半導体ＣＢＳスイッチであって、前記相補出力制御可能半導体ＣＢＳスイッチは、前記寄生ボディ−ダイオードをバイパスすることによって伝導損を低減する同期整流器としてＯＮおよびＯＦＦとされる
請求項４４に記載の電力変換方法。
【請求項４６】
前記共通磁心がＵＵ磁心であって、更に
前記ＵＵ磁心の１つのレッグ上での前記入力および中間インダクタ巻線を並べた一体化であって、前記入力および中間インダクタ巻線の間の漏れインダクタンスを増大させ、前記入力インダクタ巻線のリプル電流を実質的にゼロに低減する一体化と、
前記ＵＵ磁心の他のレッグ上での前記出力インダクタ巻線の一体化であって、前記出力インダクタ巻線と前記入力および中間インダクタ巻線との間の漏れインダクタンスを増大させ、前記出力インダクタ巻線のリプル電流を低減する一体化と
を備える請求項４５に記載の方法。
【請求項４７】
前記ＵＵ磁心の前記他のレッグに更に空気間隙を含んでいて、前記出力インダクタ巻線の漏れインダクタンスと磁化インダクタンスの間にＡＣ電圧分割器を提供して更に前記出力インダクタ巻線の電流リプルを低減する
請求項４６に記載の方法。
【請求項４８】
前記入力および中間インダクタ巻線は等しい巻数を有しており、それは前記出力インダクタ巻線の巻数とは異なっていて、それによって、前記出力インダクタ巻線の巻数が、前記出力インダクタ巻線に誘導されるＡＣ電圧を前記出力インダクタ巻線に印加されるＡＣ電圧と整合するように調整され、通常の負荷比Ｄで前記出力インダクタ巻線において実質的にゼロのリプル電流を得る
請求項４７に記載の方法。
【請求項４９】
別の漏れ磁気レッグを更に含み、前記別の漏れ磁気レッグの磁束路における空気間隙が前記出力インダクタ巻線のリプル電流を更に低減する
請求項４７に記載の方法。
【請求項５０】
前記共通磁心がＥＥ磁心であって、更に
前記ＥＥ磁心の中央レッグでの前記入力および中間インダクタ巻線を並べての一体化と、
前記出力インダクタ巻線の２つの分割インダクタ巻線への分割であって、各々が前記出力インダクタ巻線と同じ巻数を有する分割と、
前記分割インダクタ巻線の、前記ＥＥ磁心の２つの外側磁気レッグへの一体化と、
前記分割インダクタ巻線の直列の接続であって、それぞれのＡＣ電圧を前記分割インダクタ巻線のドットの付いた一端で同位相とする接続と、
前記分割インダクタ巻線および前記入力インダクタ巻線における電流リプルの低減と
を備える請求項４５に記載の方法。
【請求項５１】
前記ＥＥ磁心の前記外側レッグの各々に空気間隙を更に含み、ＡＣ電圧分割器に、前記分割インダクタ巻線の電流リプルを低減させる
請求項５０に記載の方法。
【請求項５２】
前記中間インダクタ巻線が自動変圧器巻線と置き換えられ、ＤＣエネルギー蓄積の低減した自動変圧器ＤＣ変圧器を形成する
請求項４５に記載の方法。
【請求項５３】
前記中間インダクタ巻線が絶縁変圧器巻線と置き換えられ、ＤＣエネルギー蓄積の低減した絶縁ＤＣ変圧器を形成する
請求項４４に記載の方法。
【請求項５４】
前記相補出力スイッチが、寄生ボディ−ダイオードおよび寄生容量を並列に有する制御可能半導体ＣＢＳスイッチであって、前記相補出力制御可能半導体ＣＢＳスイッチは、同期整流器としてＯＮおよびＯＦＦとされ、前記寄生ボディ−ダイオードをバイパスすることによって伝導損を低減する
請求項５３に記載の方法。
【請求項５５】
前記共通磁心がＵＵ磁心であって、更に
前記ＵＵ磁心の１つのレッグでの前記絶縁変圧器巻線および前記入力インダクタ巻線を並べての一体化であって、前記絶縁変圧器巻線と前記入力インダクタ巻線との間の漏れインダクタンスを増大させ、前記入力インダクタ巻線のリプル電流を実質的にゼロに低減する一体化と、
前記出力インダクタ巻線の前記ＵＵ磁心の他のレッグでの一体化であって、前記出力インダクタ巻線および前記入力インダクタ巻線と前記絶縁変圧器巻線との間の漏れインダクタンスを増大させ前記出力インダクタ巻線のリプル電流を低減する一体化と
請求項５４に記載の方法。
【請求項５６】
前記ＵＵ磁心の前記他のレッグに更に空気間隙を含んでいて、前記出力インダクタ巻線の漏れインダクタンスと磁化インダクタンスの間にＡＣ電圧分割器を提供し、更に前記出力インダクタ巻線の電流リプルを低減する
請求項５５に記載の方法。
【請求項５７】
前記入力インダクタ巻線および前記絶縁変圧器の一次巻線は同じ巻数を有し、前記出力インダクタ巻線および前記絶縁変圧器の二次巻線は異なる巻数を有し、それによって、前記出力インダクタ巻線の巻数は、前記出力インダクタ巻線に誘導されたＡＣ電圧を前記出力インダクタ巻線に印加されたＡＣ電圧と整合するように調整されて、通常の負荷比Ｄで前記出力インダクタ巻線において実質的にゼロのリプル電流を得る
請求項５６に記載の方法。
【請求項５８】
別の漏れ磁気レッグを更に含み、前記別の漏れ磁気レッグの磁束路における空気間隙が前記出力インダクタ巻線の電流リプルを更に低減する
請求項５６に記載の方法。
【請求項５９】
前記共通磁心はＥＥ磁心であって、更に
前記ＥＥ磁心の中央レッグでの前記絶縁変圧器巻線および前記入力インダクタ巻線の並べての一体化と、
前記出力インダクタ巻線の２つの分割インダクタ巻線への分割であって、各々が前記出力インダクタ巻線と同じ巻数を有する分割と、
前記分割インダクタ巻線の、前記ＥＥ磁心の２つの外側磁気レッグへの一体化と
前記分割インダクタ巻線の直列の接続であって、それぞれのＡＣ電圧を前記分割インダクタ巻線のドットの付いた一端で同位相とする接続と、
前記分割インダクタ巻線および前記入力インダクタ巻線における電流リプルの低減と
を備える請求項５４に記載の方法。
【請求項６０】
前記ＥＥ磁心の前記外側レッグの各々に空気間隙を更に含み、ＡＣ電圧分割器に、前記分割インダクタ巻線の電流リプルを低減させる
請求項５９に記載の方法。
【請求項６１】
前記絶縁変圧器が多重出力絶縁変圧器であって、ＤＣエネルギー蓄積の低減した多重出力絶縁ＤＣ変圧器を形成する
請求項５４に記載の方法。
【発明の詳細な説明】
【０００１】
（発明の分野）
この発明は、スイッチングＤＣ−ＤＣ電力変換の分野に関し、詳しくは、無損失スイッチング方法および新規なマグネティクス構造（magnetics structure）のための方法という２つの新規な方法を使用する新しいクラスのスイッチング変換器に関する。無損失スイッチングは、変換効率を実質的に向上させ、一方、新しいＤＣ変圧器構造は、磁心構造におけるＤＣエネルギーの蓄積を最小限化し、または完全に除去し、その結果、マグネティクスのサイズを非常にコンパクトなものとし、効率性を向上させる。更なる性能の利点は、ＤＣ過負荷電流耐性の向上および信頼性の改善されたＥＭＩノイズの低減にある。
【０００２】
（発明の背景）
（定義付けと分類）
種々の数量間の記述をより容易なものとするために、このテキスト全体を通して以下の表記が一貫して用いられる。
１．ＤＣ−かねてから直流のことを指す略記であるが、ここでより広い意味を得て一般にＤＣ量を備える回路を指す。
２．ＡＣ−かねてから交流のことを指す略記であるが、ここでより広い意味を得て全ての交流電気量（電流および電圧）を指す。
３．ｉ1、ｖ2−電流および電圧についてｉ1およびｖ2のように、瞬間時間領域量が下付き文字を添えて表される。
４．Ｉ1、Ｖ2−Ｉ1およびＶ2のように、瞬間時間領域量のＤＣ成分が対応する大文字で指示される。
５．Δｉ1−瞬間成分とＤＣ成分との差がΔで指示され、したがって、Δｉ1は電流ｉ1のリプル成分またはＡＣ成分を指示する。
６．ｉCC入力スイッチＳ1および相補入力スイッチＳ’1を通る電流の合計に等しい合成電流であり、すなわちｉCC＝ｉS1＋ｉS'1である。
【０００３】
磁気回路の記述に関する以下の共通の定義付け関係および表記が、全体を通して一貫して用いられる。
１．磁束鎖交数λは、Ｎ回数全てを鎖交する磁束の合計であり、Φを磁心における磁束の合計とするときλ＝ＮΦとして定義される。
２．インダクタンスＬは、λ−ｉ特性の傾斜として定義され、即ちＬ＝λ／ｉである。
３．磁束密度Ｂは、Ｓを磁心断面積とするときＢ＝Φ／Ｓで定義される単位面積あたりの磁束である。
【０００４】
本発明においてはまた、従来技術のスイッチング変換器の用語にはいずれも存在しない、大きくは２つの新規技術のための全く新しい用語を導入する必要が強いられている。
１．特別なスイッチング変換器構造および対応する磁気回路構造によって可能とされた、実質的にサイズが低減してかつ効率が向上した新しい磁気装置。
２．スイッチング損（ゲート駆動損を除く）を完全に除去し、その結果効率をできる限り高く向上させることが可能となった新規なスイッチングの方法。
【０００５】
新しい磁気装置は、以下ように称される２つの基本的な別形がある。
１．ＤＣ変圧器は、共通の磁心上に多数のインダクタの巻線を備える特別な磁気構造であり、本発明の非絶縁スイッチング変換器によって各巻線に流れるＤＣ電流と各巻線に現れるＡＣ電圧極性とが、全ての巻線のＤＣアンペア回数の合計を結果として低減するようなものであって、それ故共通の磁心においてＤＣ磁束を低減し、そしてある瞬間にはＤＣアンペア回数の合計が実質的にゼロとなり、および共通磁心におけるＤＣ磁束が実質的にゼロとなることさえある。
２．絶縁ＤＣ変圧器は、ＤＣ変圧器と同じ性能特性を備えるインダクタおよび絶縁変圧器巻線を有する特別な磁気構造であるが、更に電源と負荷との間にガルバーニ絶縁（galvanic isolation）を有する。
無損失スイッチング方法には、スイッチの新しい定義、即ちそれらが生み出すスイッチング・インタバルおよび移行（トランジッション）インタバル並びにそれぞれの負荷比（デューティレシオ）Ｄを以下の通り必要とする。
１．Ｓ1、Ｓ2、Ｓ’1、Ｓ’2−それぞれ、入力スイッチ、出力スイッチ、相補入力スイッチおよび相補出力スイッチについてのスイッチの名称であり、同時にそれぞれ能動な制御可能スイッチのスイッチング状態を以下の通り指定する。ハイレベルは能動スイッチがＯＮとされていることを指示し、ロウ（ゼロ）レベルは能動スイッチがＯＦＦとされていることを指示する。
２．Ｄ−負荷比（duty ratio，デューティレシオ）は、ｔONを入力スイッチが閉じられる（ＯＮとされる）ＯＮ時間インタバルとし、ＴSを、ｆSをスイッチング周波数とするときＴS＝１／ｆSとして定義されるスイッチング期間とするときに、Ｄ＝ｔON／ＴSとして定義される。
３．Ｄ’−相補負荷比Ｄ’は、ｔOFFを入力スイッチＳ1が開放される（オフとされる）オフ時間インタバルとするときに、Ｄ’＝ｔOFF／ＴSとして定義される。
４．状態１のインタバル−入力スイッチＳ1および出力スイッチＳ2がＯＮとされ（閉じられ）、一方、相補入力スイッチＳ’1および相補出力スイッチＳ’2が共にＯＦＦとされる（開放される）時間インタバル。
５．状態２のインタバル−入力スイッチＳ1および出力スイッチＳ2が共にＯＦＦとされ（開放され）、一方、相補入力スイッチＳ’1および相補出力スイッチＳ’2が共にＯＮとされる（閉じられる）時間インタバル。
６．（１−２）移行（トランジッション）インタバル−状態１と状態２との間の時間インタバルであって、その間、正確に定義された順序およびタイミングで、入力スイッチＳ1と出力スイッチＳ2が、それらの状態をＯＮからＯＦＦへと反転させ、一方、相補入力スイッチＳ’1と相補出力スイッチＳ’2が、それらの状態をＯＦＦからＯＮへと反転させるインタバルである。
７．（２−１）移行インタバル−状態２と状態１との間の時間インタバルであって、その間、正確に定義された順序およびタイミングで、入力スイッチＳ1と出力スイッチＳ2が、それらの状態をＯＦＦからＯＮへと反転させ、一方、相補入力スイッチＳ’1と相補出力スイッチＳ’2が、それらの状態をＯＮからＯＦＦへと反転させるインタバルである。
８．ＣＲ2、ＣＲ’2−整流（ＣＲ）ダイオードとして実施される出力スイッチおよび相補出力スイッチ並びにそれらの対応するスイッチング時間図についての名称である。ダイオードは２端子受動スイッチであるので、スイッチング時間図はまた、ダイオードのスイッチの状態を以下の通り表す。ハイレベルは、ダイオードがＯＮであることを指示し、ロウレベルは、ダイオードがＯＦＦであることを示す。
９．Ｉ−第１クォードラントで動作する１つのクォードラント・スイッチを指示する。理想スイッチの周りの長方形の囲み内のローマ数字（ＩからＩＶ）が、特定の１つのクォードラント動作への制限を示す。
１０．ＣＢＳ−理想スイッチの周りの長方形の囲みと一緒に、この記号は、３端子の制御可能半導体スイッチング装置としての電流２方向スイッチ（ＣＢＳ）を指示し、それは、ＯＮとされるときいずれかの方向に電流を導通させることができるが、ＯＦＦとされるとき１つの極性だけの電圧を遮断する。
【０００６】
（スイッチング変換器の類別）
過去２０年にわたって、主として変換効率を向上させ、変換器のサイズを低減する目的で多数のスイッチングＤＣ−ＤＣ変換器が発明されている。これらの目的を同時に満たそうという過去の試みは、これまでのところ全てのスイッチングＤＣ−ＤＣ変換器に固有であるように思われる２つの主な問題によって妨げられている。
１．変換器の入力か出力かで濾過インダクタに存在する大きなＤＣ電流バイアス（並びにいくつかの絶縁された変換器の絶縁変圧器に存在するＤＣバイアス電流）によって、ＤＣ電流バイアスに比例する空気間隙を磁心飽和の防止のためにＡＣ磁束路に挿入しなければならないので、結果として磁気部品が大きなサイズとなっていた。また、これにより磁性材料が結果として非常に非効率的に用いられるものとなり、それは大きくは浪費されていた。１ｍｍ（４０ミル）のオーダーの比較的小さな空気間隙でさえ、劇的に合計インダクタンスを低減する。このインダクタンスの損失は、スイッチング周波数を極端に増大するかまたは磁心のサイズを増大するかあるいはそれら双方を行うことで補償されていた。
２．スイッチング周波数を増大させてスイッチング損を大きく低減するためのソフトスイッチング方法を実施することは、ＤＣ負荷電流に依存するものであって、その動作のために望ましくない大出力インダクタＡＣ電流リプル（最大ＤＣ負荷電流の２倍を超える大きさ）を必要とし、それによって、この大きなＡＣリプル電流で引き起こされる伝導損により、回復されたエネルギーの大半が減少していた。その他のソフトスイッチング方法もまた、さらに望ましくない損失機構を結果的に生じていた。
【０００７】
（磁気回路の類別）
第１の問題を解決し、磁気部品、インダクタおよび変圧器の大きなサイズおよび重量を低減しようという過去の努力は、本発明の新しい方法と一緒に、磁気部品を実施することに関して結果として３つの大きな類別を生じている。
１．すべての磁気部品が、別々の磁気デバイス、すなわち、各々にＤＣ電流バイアスがかかる１つ以上のインダクタおよびＤＣ電流バイアスがかかるかかからないかする絶縁変圧器、として用いられる別々の磁気類別。これを実現することで、磁気部品のサイズおよび重量の最大化並びに個々の磁気部品におけるＤＣバイアス電流による大きなエネルギーの蓄積がもたらされる。
２．磁気部品が単一の磁気構造に組み合わせられ、ＤＣエネルギーの蓄積の合計が、相互に足し合わされるときに別々の磁気部品のＤＣエネルギー蓄積に実質的に等しいままである結合インダクタおよび集積マグネティクスの類別。このマグネティクスの実現は、結果的にサイズおよび重量を低減し、いくぶん効率を向上させるが、ＤＣエネルギーの蓄積に関する主な問題が残ったままである。
これによって明らかに、新規な磁気構造を備える本発明のスイッチング変換器の形で問題を解決するよう研究が動機付けられる。
３．磁気部品が、ＤＣエネルギーの蓄積の合計が低減され、場合によっては完全に除去されるように、単一の磁気構造に組み合わせられるＤＣ変圧器の類別。
【０００８】
（スイッチング方法の分類）
電子信号処理装置の縮小し続けるサイズと適合するように、電力処理装置のサイズおよび重量を低減しようという要請によって、結果的に、ＤＣ−ＤＣスイッチング変換器が作動するスイッチング周波数、すなわち最初の２０ｋＨｚレベルから２００ｋＨｚ以上のスイッチング周波数、を増大させる方向に押し進め続けられるものとなった。これが今度は結果として、比例して増大するスイッチング電力損となる。したがって、変換器の導電性およびスイッチング損を低減しようという過去の努力の結果、数多くのスイッチング方法が生じ、それは、本発明の新しい無損失スイッチング方法と一緒に３つの広い類別を構成する。
１．スイッチング損を低減するために、何の試みもなされなかったハードスイッチング方法。
２．スイッチング損を低減するために、処置のとられたソフトスイッチング方法。残念ながら、大抵の場合、スイッチング損の低減には、例えば、ＡＣリプル電流増大のための要件によるスイッチング・デバイスの伝導損や、変圧器漏れインダクタンスまたは外部付加共振インダクタに蓄積されるエネルギーと関係する損失のようなその他の損失の増大が伴う。この結果副次的にもたらされる電力損は、明らかにネットの損失の低減を小さくし、また効率の向上を穏やかにする。したがって、スイッチング機構に関する第３の方法が必要であり、本発明において以下のように導入されている。
３．ソフトスイッチング方法の余分な損失（ゲート駆動損を除く）を完全に除去し、それによって結果として実質的に効率を向上させる無損失スイッチング方法。
【０００９】
（スイッチの数による類別）
スイッチング変換器はまた、使用される電力スイッチの数に関して以下のように主に３つの変換器クラスに分類することができる。
１．従来技術のバック変換器（buck converter）を例とする２スイッチ変換器クラス。
２．従来技術の順方向変換器（forward converter）のような３スイッチ変換器クラス。
３．従来技術の順方向、半ブリッジおよびプッシュ−プル・スイッチングＤＣ−ＤＣ変換器のような４スイッチ変換器クラス。
本発明は４つのスイッチを使用し、したがって４スイッチ変換器クラスに属する。
【００１０】
（ＤＣ電流バイアスおよび磁心飽和の従来技術の問題）
磁気部品（インダクタおよび変圧器）のＤＣバイアスと関連する問題は、図１ａに示される古典的な従来技術のバック変換器およびそれに伴う図１ｂの出力インダクタ電流波形を参照して最も良く理解することができる。変換器出力はＤＣ電力を負荷に供給するので、バック変換器のインダクタは、ＩDCなる負荷電流のＤＣ部品を通らなければならない。したがって、それは明らかに、図２ａのインダクタのような交流（ＡＣ）のアプリケーションで用いられる通常のインダクタとして設計することができない。
ＡＣインダクタは、そのインダクタンス値を実質的に増大させるために、磁心材に巻かれている。例えば、典型的なフェライト心材は、常温でμr＝３０００のオーダーの比透磁率を有する。したがって、コイルのインダクタンスは、図２ａにおけるように、単に空気間隙なしに磁心材を挿入することによって、３０００という係数で拡大される。対応する磁束鎖交数λ対電流ｉの特性は、急な傾きが高いインダクタンス値Ｌ（その心材で得ることが可能な最大値）を示す図２ｂのようになる。ＡＣ電流によって引き起こされる磁束鎖交数の振幅は、磁心動作特性（図２ｂ）の中心の周りに対称である。図２ｂに示される非常に小さなＤＣ電流ＩDCがたとえコイルを通過するとしても、磁心材は飽和し、望ましい大きな誘電インピーダンスではなく、インダクタは短絡回路のように見える。したがって、磁心飽和を避けるために、現在のスイッチング変換器はすべて、図３ａに示されるような磁束路に空気間隙を挿入することによる「乱暴な力」で、このＤＣバイアスの問題を「解決して」いる。これによって、明らかに、間隙の無い磁心（点線）および間隙のある磁心（実線）並びにそれらの対応するインダクタンスＬおよびＬｇについての図３ｂの磁束鎖交数特性によって示されるように、挿入される空気間隙のサイズに比例して（ＤＣ電流が大きいほど、大きな空気間隙が必要であり、したがって、結果として生じるインダクタンス値が小さくなる）インダクタンス値が低減される。３つの非常に不利益な要因が、明らかに発生しており、すなわち、
１．空気間隙の挿入によって、インダクタンス値が劇的に低減する。元の間隙のないインダクタンスＬが、空気間隙が含まれてα＝１００からα＝１０００なる係数で低減されるのが示されることも普通でなくはない。このインダクタンスの低減を補償するために、スイッチング周波数を増大するか、より大きな磁心サイズを用いるかそれらを組み合わせるかしなければならない。
２．フェライト材の０．３Ｔ（テスラ）なる低飽和磁束密度ＢSATにより、利用可能な既に小さなＡＣ磁束鎖交数の振幅が、磁心におけるＤＣバイアスの存在によって更に低減される。例えば、典型的なアプリケーションにおいて、ＤＣバイアスは０．２５Ｔなる磁束密度に対応し、したがって、重なり合ったＡＣ磁束密度のために０．０５Ｔのみを残すかもしれない。ＡＣ磁束密度の振幅は図３ｂにおける太線で指示される。ＡＣ磁束密度の振幅を増大するために、より大きな磁心サイズまたは増大したスイッチング周波数あるいはそれら双方が必要とされる。
３．正のＤＣバイアスが存在するために飽和特性の一部分のみが用いられ、ΔＢ＝ＢSAT＝０．３Ｔなる別の部分は浪費される。
【００１１】
ＤＣバイアスの問題は、ＤＣ−ＤＣ変換器において今日まで用いられている全てのインダクタに限定されるのみならず、例えば図４ａに示される広く普及しているフライバック変換器におけるような多くの絶縁変圧器においても存在する。この変圧器は、ガルバーニ絶縁および変圧器の巻数比を通して電圧をステップ・アップまたはステップ・ダウンする能力を提供するが、通常のＡＣ線変圧器に反して、それは、大きなＤＣバイアスを有し、図４ｂに示されるような、それに対応する大きな空気間隙を必要とする。したがって、磁心は一方向にバイアスされ、そして図４ｃに示されるように、重なり合ったＡＣ磁束の振幅を制限する。
【００１２】
ここでまた、５Ｖ、１００Ｗのバック変換器のための出力インダクタ設計へのＤＣバイアスの効果をも定量化してみる。Ｉ2＝２０ＡなるＤＣ負荷電流および飽和磁束密度ＢSAT＝０．３Ｔ（テスラ）を有するフェライト磁心にて実施される巻数Ｎ＝６については、ＢDC＝０．２ＴがＤＣバイアスについて、そして残りの０．１Ｔが重なり合ったＡＣ磁束の振幅について利用可能である。ＮＩ＝１２０のアンペア回数に耐えるために、必要とされる空気間隙は（ｌg＝μ0ＮＩ／ＢDC＝３０ミル＝０．７５ｍｍ）から計算され、ここで（μ0＝４π１０-7Ｈ／ｍ）が自由空間の透磁率である。Ｌが空気間隙のないインダクタンスであるならば、Ｌgは空気間隙ｌg＝０．７５ｍｍを有するインダクタンスであり、そして２つのインダクタンスの比は、μrをフェライト材の比透磁率とするときＬ／Ｌg＝μrｌg／ｌm＝５０で与えられ、それは、スイッチング変換器で用いられる典型的な材料についてμr＝３０００であり、そしてｌm＝４５ｍｍが用いられる磁心の平均磁気路長である。したがって、所定の磁心の利用可能な最大インダクタンスは、５０なる係数で低減される。より高い電力および特にはより高いＤＣ負荷電流レベルでは、これは、累進的にずっと厳しいものとなる。キロワット範囲における高電力ＤＣ変換器のアプリケーションでは、飽和を防止するのに必要とされる大きな空気間隙により、強磁性材が挿入された後、なんの磁性材料も備えないインダクタンスにわたってインダクタンスが２または３の係数のみで増大することが示されるのも普通でなくはない。明らかに、これは磁性材料の大きな浪費であり、それは空気心コイルのインダクタンスよりも３０００倍大きなものに増大させる能力を有する。これはまた、絶縁Ｃｕｋ変換器におけるもののような、絶縁変圧器がＤＣバイアスを有さないスイッチング変換器において、変圧器のサイズが、入出力インダクタに必要とされるサイズおよび重量と比較して、数倍小さなサイズおよび重量であり、それは、スイッチング変換器のサイズおよび重量を大きく支配し、そしてまた結果として損失を増大させるものとなる理由でもある。
【００１３】
空気間隙の磁束路への挿入によるインダクタンスの損失は、磁心断面を増大するかスイッチング周波数を増大するかによって補償され、またはそれら双方の組み合わせは急速に全体の効率を下げる。したがって、磁心におけるＤＣバイアスを低減するか、可能であればそれを完全に除去するかすることが非常に望ましい。
【００１４】
過去において、このＤＣ−ＤＣ変換器の基本的な制限を訂正しようという数多くの試みがあったが、非常に限られた成功しか収めていない。１つのアプローチは、日立（Ｒ）やＴＤＫ（Ｒ）のような磁性体製造業者によって追随された。１９７９年５月のパワコン（Powercon）６会議の会報において出版された論文「逆バイアスされたフェライト磁心での磁気部品サイズの低減」において、（日立（Ｒ）の）著者シラキは、永久磁石を空気間隙に加え、それによって、永久磁石の適切な配向で、図５ａに示されるようなマグネティクス巻線の電流によって作り出されるＤＣバイアスと反対の方向に、磁心において逆バイアスを生み出すことを提唱した。ネットの効果は、ＡＣ磁束の振幅がここで図５ｂおよび図５ｃに示されるように負の磁心磁束スイング領域へと延ばされていて、磁心断面および容積の５０％までの低減を可能とする。ＴＤＫ（Ｒ）社のナカムラおよびオオタによる論文「逆バイアスされた新しいチョーク・コイル」において１９８２年７月のパワコン９の会報で報告されたように、ＴＤＫ（Ｒ）社は、自分たちの逆バイアスされた磁心を修正したものに基づいて一連のＰＣＨ磁心を開発した。しかしながら、双方のアプローチとも空気間隙を含んでいて、図５ｂおよび図５ｃに示されるような緩やかにされた「太線の」傾きに沿って動作するということに注意する。したがって、間隙のない磁心の最大インダクタンス能力（図５ｂおよび図５ｃにおける破線）からのインダクタンスの大きな低減はなおも存在する。別の欠点は、磁心が設計された最大ＤＣアンペア回数に耐えることしかできないというものである。これを超えてしまうと磁心は飽和し過負荷耐性が失われてしまう。永久磁石は、無負荷電流で、ＤＣ負荷電流から独立した固定逆バイアスを提供するので、磁束は完全に磁心磁束飽和特性（図５ｃ）の負の部分に沿うものとなる。事実永久磁石は最大許容バイアスを生成するが、負の（逆）方向においてである。これは、後で、如何なるＤＣ負荷電流でも全ての巻線の合計ＤＣアンペア回数がゼロであるような自動自己バランシングのある本発明の新規なＤＣ変圧器と比較される。
永久磁石の挿入された特別な磁心の費用の増大、付加された永久磁石の磁心の損失による余分な損失などのような他の実用上の制限のために、このアプローチは魅力のないものとなり、それはこれら双方の会社とも今のところ破棄している。
【００１５】
ＤＣバイアス問題を低減または除去しようという別の試みは、特別な磁心構造の代わりに特別な変換器回路構成を利用するものである。そのようなアプローチは、「相補変圧器」が導入される「相補電力変換器」というブライスＬ．ヘスターマン（Bryce L.Hesterman）による米国特許第５，１６６，８６９号に開示されている。この変圧器は、入出力インダクタを結合インダクタ構成へと組み合わせており、そこでは入力インダクタＤＣ電流によって生成されるＤＣ磁束が、出力インダクタＤＣ電流によって生成される磁束によって打ち消される。提案されている変換器の主な欠点は、それが、２つの巻線の固定された巻数比によって決定される固定された入力対出力電圧変換比のみしか生成できないことである。したがって、それは、制限された入力電圧範囲にわたってでさえ、スイッチのパルス幅変調を通して規制された電圧を提供できない。別の観点から見ると、５０％駆動のブリッジ型変換器のような他の固定変換比変換器があり、それらは、入力または出力濾過のためにＤＣバイアス電流の流れるインダクタを必要とせず、したがって、ＤＣバイアス問題は存在しない。それ故、非常に望ましい目的は、広い範囲の入力電圧を取り扱うことが可能で、規制された出力を提供し、そして同時にＤＣバイアスを完全に除去するかそれを実質的に低減するかする、可変変換比を備えるスイッチング変換器を得ることである。
【００１６】
別の可能なアプローチは、図６ａに示されるように、入力および出力インダクタの巻線を共通の結合インダクタ構造へと組み合わせることであり、米国特許第４，１８４，１９７号のＳ．カク（Ｃｕｋ）およびＲ．Ｄ．ミドルブルック（Middlebrook）による「ＤＣ−ＤＣスイッチング変換器」および米国特許第４，２５７，０８７号のＳ．カク（Cuk）による「ゼロ入出力電流リプルで集積磁気回路を備えたＤＣ−ＤＣスイッチング変換器」に開示されたようなものである。前記特許に記述されるように、２つの巻線を共通の磁心で組み合わせるための基本的な必要充分条件は、結合前の２つのインダクタに同一のＡＣ電圧をかけること、および、図６ａの変換器について図６ｂにおいて同一のＡＣ電圧波形（負荷比Ｄ1およびＤ2）で示されるような負荷比（duty ratio）Ｄの広い動作範囲にわたってＡＣ電圧整合が維持されることである。実際のアプリケーションにおいて、ＡＣ電圧の小さな不整合は、以下で説明されるように２つの巻線の間にずっと存在する漏れインダクタンスによって見事に吸収され得る。ＡＣ電圧が同一であるので、結合インダクタ構造において同一の磁心へ２つの巻線を配置することで、巻数Ｎを等しい数にする（同一の変圧器におけるように巻数比に等しいＡＣ電圧比）という要件が強いられるが、それは、簡素化されたモデルにおいては漏れインダクタンスは含まれていないからである。結合インダクタおよび集積磁気構造におけるＡＣ電圧極性マーキング（図６ａにおけるような両端にドットの付いた極性マーキング）およびこれらのドットの印付けに関して瞬間電流およびＤＣ電流の実際の方向（図６ａにおける電流ｉ1およびｉ2並びにそれらのＤＣ成分Ｉ1およびＩ2）を適切に理解することは、先の発明を理解するのに極めて重要であるだけでなく、本発明を理解するのに極めて重要である。
【００１７】
この結合インダクタ構造と変圧器の違いに注目する。図６ａの結合インダクタにおける出力インダクタ瞬間電流ｉ2は、ドットの付いた一端に流れ込む。一方ＡＣ変圧器においては、二次電流ｉ2がドットの付いた端子から流れ出す。したがって、結合インダクタ構造における負荷電流の対応するＤＣ成分Ｉ2もまた、ドットの付いた一端に流れ込む。その結果、生成されたＤＣ磁束Φ1およびΦ2が一緒に加わり（図７ｃ）、結果として、図７ｆの結合磁束対アンペア回数特性を生じる。
【００１８】
明らかに、図７ａおよび図７ｂの２つの対応する別々のインダクタの合計空気間隙ｇ1およびｇ2が加わり、結果として、図７ｃの結合インダクタ磁心構造のより大きな空気間隙ｇ1＋ｇ2を生じる。より大きな合計空気間隙のために、図７ｆにおける合計有効導磁度（およびそれに対応するインダクタンス）が、図７ｄおよび図７ｅにおける別々の磁心の導磁度からなおさらに低減される。
【００１９】
結合インダクタ構造の主な利点は、それが出力側でリプル電流を劇的に低減することができ、また米国特許第４，１８４，１９７号において最初に開示されたように、ゼロ出力リプル電流を生成すらすることである。米国特許第５，７９０，００５号「低プロフィール結合インダクタおよび集積マグネティクス」に開示されるように、発明者Ｅ．サンティ（Santi）およびＳ．カク（Cuk）は空気間隙位置がゼロ・リプル電流調整において主要な役割を果たすことを示した。図８ａにおけるように、空気間隙が単に入力インダクタの側に置かれるとき、合計漏れインダクタンスＬLは、図８ｂのモデルにおけるように単に出力インダクタの側に現れる。図６ａの変換器が入出力インダクタに同一のＡＣ電圧を生成するので、この漏れインダクタンスにかかるネットのＡＣ電圧はゼロであり（Δｖ＝ｖL1−ｖL2＝０）、出力インダクタにおいてゼロ・リプル電流（Δｉ2＝０）がもたらされる。
【００２０】
入力インダクタでのリプル電流は、空気間隙の存在により比較的大きいままであることに注目する。そのリプルを低減する唯一の方法は、空気間隙を低減することである。したがって、出力インダクタのドットの付いた一端が反転され、図９ａにおけるようにダイオードＣＲ1とキャパシタＣ1との間の接合に接続されるように、図７ｃの結合インダクタを図６ａの変換器に意図的に接続しようという気になるかもしれない。そのような接続で、出力インダクタＤＣ電流ｉ2は、ドットの付いた一端から流れ出ることに注目する。したがって、少なくともある負荷比Ｄ＝０．５について、また等しい数の巻数が双方の巻線において用いられるならば、完全なＤＣ磁束の打消しが結合インダクタ磁心において達成できる。したがって、２つの巻線のＤＣアンペア回数が打ち消しあうので、空気間隙は除去できる。しかしながら、図９ｂのモデルは、ここで小さな残留漏れインダクタにＡＣ電圧をかけ、それは入力インダクタＡＣ電圧ｖL1より２倍大きく、結果として入出力インダクタ双方について大きな循環リプル電流を生じるということを明らかに指摘しており、リプル電流の除去は、この単一の動作点についてでさえ可能ではない。
【００２１】
明らかに、必要なのは、入出力インダクタ巻線でのＤＣ電流の（それぞれドットの付いた一端へのおよびドットの付いた一端からの）反対の流れを固有に有する特別なスイッチング変換器であり、しかもなお、２つのインダクタの巻線でのそれぞれのＡＣ電圧波形は、それぞれのドットの付いた一端でお互いに同位相であるべきである。さらなる制約は、ＡＣ電圧およびＤＣ電流双方が、同一のまたは密接に整合する大きさを持たなければならないということである。なおもさらなる制約は、広い動作範囲にわたって、前記の関係を維持することであり、それは負荷比Ｄの広い変化である。（完全な打ち消しではないにしてもネットのＤＣアンペア回数低減のための）反対のＤＣ電流の流れおよびそれぞれのＡＣ電圧の同位相波形という最初の制約でさえ、図６ａの従来技術変換器において、並びに過去に提案されたその他すべての結合インダクタおよび集積マグネティクス構造において、実現されていない。
【００２２】
入出力インダクタを備える可能な多数のスイッチング変換器のうち、ほんの一握りのものだけがそれらを共通の磁心で結合させるという前提条件を満たすものであり、それは、それらの同位相関係並びにそれらの大きさの双方について同一のＡＣ電圧波形を有することである。したがって、反対のＤＣ電流の流れ並びにそれらの大きさが整合するというような、より厳しい制約をさらに加えて課することは、最初はあまりに制限的すぎて達成することが全く不可能であるように思える。しかしながら、これが本ケースではなく、概要の章および詳細な動作の章で示されるＤＣ変圧器の実現という形で、解決法が見出される。
【００２３】
（ハードスイッチングおよびソフトスイッチング変換器の従来技術の問題）  スイッチング損の低減を提供した最初のソフトスイッチング方法の１つが、Ｃ．ヘンゼ（Henze）、Ｈ．Ｃ．マーティン（Martin）およびＴ．Ｗ．パーズリー（Parsley）により、「パルス幅変調を用いる高周波数電力変換器におけるゼロ電圧スイッチング」、ＩＥＥＥ応用電力会議（ＩＥＥＥ出版８８ＣＨ２５０４−９）３３頁〜４０頁、１９８８年の、２スイッチ変換器のクラスに属し、図１０ａ〜図１０ｅの従来技術に示されている基本バック変換器での記録において紹介された。
一定のスイッチング周波数でゼロ電圧スイッチングを得るためには、通常の２スイッチのトランジスタ−ダイオードの実現は、２つのＭＯＳＦＥＴトランジスタで置き換えられ、その各々は、反並列寄生ボディ−ダイオードおよび寄生ドレイン−ソース容量を備えた理想スイッチの並列接続としてモデル化され、結果として、図１０ａ〜図１０ｄの回路モデルを生じる。合計スイッチング・サイクルＴSは、図１０ｅに示されるような２つのスイッチＳおよびＳ’の適切な駆動タイミングによって４つのインタバルに分裂される。２つの制御可能なスイッチで、双方のスイッチがＯＦＦである間に、２つの明確に範囲の定まった移行インタバルが導入されることに注目する。最初の移行インタバル（図１０ｅのｔN）は、スイッチＳが（図１０ａにおけるように）ＯＦＦとなるとき開始し、「自然な」移行としても知られている。スイッチＳをＯＦＦとすることによって、インダクタ電流ＩPが必要とされる方向に自然に流れている（図１０ａ〜図１０ｄにおいて電流源ＩPで表される）。この電流源ＩPは、スイッチＳの寄生容量ＣSを充電し、また容量ＣS'が完全に放電されるまでスイッチＳ’の寄生容量ＣS'を放電し、その瞬間スイッチＳ’のボディ−ダイオードが電圧をゼロに固定し、スイッチＳ’の寄生容量ＣS'の逆充電を防止する。その瞬間、ＣS'の電荷は、既にスイッチＳ（Ｖgに充電される）の容量ＣSへと配置換えされているので、スイッチング損ゼロでスイッチＳ’はＯＮとすることができる（図１０ｂ）。したがって、図１０ｃにおけるような変換器の状態がインタバルＤ’ＴSの間得られる。第２の移行インタバルの間反対のプロセスを行うために、負のインダクタ電流ＩNが必要とされる。これを達成する最も簡単な方法は、出力インダクタを、そのピークからピークへのリプル電流が最大ＤＣ負荷電流の２倍を超えるように、大きなリプル電流を有するよう設計することである。図１０ｅのインダクタ電流波形に示されるように、瞬間インダクタ電流ｉLは、Ｄ’ＴSインタバルの間のある時点で方向を反転し、大きさＩNで負になる。相補インタバルＤ’ＴSの丁度終了前にスイッチＳ’はＯＦＦとされ、（インダクタ電流は、大きなリプルのために設計された変換器回路によって、ここで意図的に強制されて負になるので）いわゆる「強制された」移行を開始する。この強制された移行インタバル（図１０ｅのｔF）の間、図１０ｃ〜図１０ｄの変換器の状態が当てはまり、ｔNインタバルに反対のことが起こる。この負のインダクタ電流ＩNは、スイッチＳ’の寄生容量ＣS'を充電し、Ｓの電圧ＶSがゼロに到達するまでスイッチＳの寄生容量ＣSを放電する。その瞬間、ボディ−ダイオードはスイッチＳにおける電圧をゼロに固定し、無損失とするやり方でスイッチＳをゼロ電圧で強制的にＯＮとする。したがって、寄生容量ＣSおよびＣS'に蓄積される電荷は、「ハードスイッチング」におけるように、各サイクルで消散する代わりにリサイクリングが行われる。
【００２４】
たとえ、この非常に簡単なやり方でソフトスイッチングが双方の能動スイッチＳおよびＳ’で達成でき、また、スイッチでの電圧ストレスが元のハードスイッチング・バック変換器におけるほど低いとしても、大きな不利益は、出力インダクタ・リプル電流の大きさが、最大ＤＣ付加電流の２倍より高くなければならず、これは広い範囲の動作負荷比Ｄについて満たされなければならず、それは出力インダクタ・リプル電流の要件をより高くさえするというものである。これが今度は、伝導損を大きく増大し、低減されるスイッチング損によって得られる省力を減少させる。更には、出力キャパシタのサイズを増大させることが、この大きなリプル電流を吸収し、出力ＡＣリプル電流を受け入れ可能なレベルまで低減するのに必要である。
【００２５】
スイッチング損の低減の別の従来技術方法は、Ｐ．ビンシャレリ（Vinciarelli）による「ゼロ電流での順方向変換器スイッチング」という米国特許第４，４１５，９５９号に開示されるように、３スイッチ変換器クラスに属する。主入力電力スイッチを、この擬似共振変換器においてゼロ電流で強制的にスイッチするために、無効成分、小さな共振インダクタおよび小さな共振キャパシタが用いられて、主スイッチ方形波様電流波形を正弦波様電流波形へと歪ませる。これによって、主スイッチをゼロ電流でＯＮおよびＯＦＦとすることが可能となり、スイッチ電流およびスイッチ電圧の重なりおよび半導体スイッチング・デバイスの有限のスイッチング時間特性によって引き起こされるスイッチング損が低減される。残念なことに、スイッチ電流の増大するＲＭＳ値は伝導損を増大させ、それによってゼロ電流スイッチングにより得られるスイッチング損の低減をいくらか減少させる。しかしながら、より深刻なのは、主スイッチの寄生容量に蓄えられる１／２・ＣＶ2のエネルギーによる主要なスイッチング損がなおも残っていて、そのスイッチがＯＮとされるとき消散されるという事実である。このスイッチング損は、整流されたＡＣラインをＤＣ源として用いるＯＦＦラインのアプリケーションにおける公称３００ＶのＤＣ入力電圧のような高入力ＤＣ電圧から動作するアプリケーションにおいて、特に判断される。
【００２６】
Ｐ．ビンシャレリによる「単一端の順方向変換器における変圧器の磁心の最適リセッティング」なる米国特許第４，４４１，１４６号に開示される変換器は、４スイッチ変換器クラスに属する。補助スイッチと蓄積容量を具備し、二次変圧器に配置される枝が、変圧器の磁心をリセットするための「磁化電流ミラー」を形成するという唯一の目的で用いられており、その他の役割を有していない。反対に本発明においては、補助スイッチおよび補助キャパシタを具備する枝が、変圧器の磁心リセットのみならず、より重要なことにはスイッチング損の除去を達成する新規なスイッチング変換器のトポロジーの一次側に配置される。
【００２７】
アイザック・コーエン（Isaac Cohen）による「リプル電流成分のストレスが低減され、ゼロ電圧スイッチング能力を備えたパルス幅変調ＤＣ／ＤＣ変換器」なる米国特許第５，２９１，３８２号に開示された変換器もまた、４スイッチ変換器クラスに属する。この変換器において、ゼロ電圧でのソフトスイッチングが、図１０ａ〜図１０ｂのバック変換器に類似する方法において達成される。それは、大きな磁化リプル電流を結果として生じる、絶縁変圧器の小さな磁化インダクタンスに基づいており、それ故、ソフトスイッチング・バック変換器におけるのと同じソフトスイッチングおよび効率制限を備える。しかしながら、ソフトスイッチングは、変圧器の大きな磁化リプル電流によって達成され、バック変換器におけるような大きな出力インダクタ・リプル電流を備えるものでないので、出力リプル電圧へのバック変換器の大きな出力インダクタ・リプル電流の望ましくない影響が除去される。
【００２８】
４スイッチ変換器クラスの更に別の例が、ジョン・バセット（John Basset）による「ゼロ電圧でのＤＣ／ＤＣ変換器スイッチング」なる米国特許第５，０６６，９００号に開示される従来技術の変換器である。この変換器において、変圧器の漏れインダクタンスは、スイッチング損を強制的に低減する共振インダクタとして用いられる。しかしながら、本発明におけるような、最適スイッチング時間制御を備える制御可能スイッチの代わりに、変換器の出力（二次側）における２つのスイッチに受動整流ダイオードを用いることは、このソフトスイッチング手法で達成することのできる損失の低減を厳しく制限する。
【００２９】
上記で引用された従来技術のソフトスイッチング変換器全てに共通するのは、それらが３スイッチおよび４スイッチ変換器クラスの構成要素について異なるソフトスイッチング方法を使用するが、それらは全て、２つの出力スイッチに受動電流整流スイッチのみを用いているということである。同期整流器が実施されるときでさえ、それらのスイッチングは、置き換えられた整流ダイオードのそれと一致し、結果として同様のスイッチング損特性を生じる。それに対して、本発明は、４スイッチ変換器クラスに属し、入力側における２つの能動スイッチに加えて、出力二次側における２つの能動および制御可能スイッチをも用い、それは電流２方向スイッチ（CBS）半導体デバイスである。４つの制御可能スイッチング・デバイス全ての特別なスイッチング・シーケンスおよび時間制御と合わさって、本発明は、従来技術のソフトスイッチング方法の場合であったように、伝導損、漏れ損などのような他の損失を増大させることなく、スイッチング損を結果として低減させる。
【００３０】
本発明は、新規な無損失スイッチング方法を導入し、それは、特定の変換器トポロジー、適切なタイプの半導体スイッチおよび４つの制御可能スイッチのための正確なシーケンスおよび駆動タイミングを必要とする。
【００３１】
（発明の概要）
この発明の主要な目的は、以下の３つの基本的な特長を備えるスイッチングＤＣ−ＤＣ変換器を提供することである。
１．極めて高い効率。
２．非常に高いスイッチング周波数を可能とするスイッチング損の除去と、変換器のサイズおよび重量の低減。
３．非常に高い出力ＤＣ過負荷電流耐性（overload current capability）を備える、非常に小さなサイズのマグネティクス。
これらの基本的な特長は全て、本発明でその新規な特徴によって同時に実現することができる。
１．４つの制御可能なスイッチを備える新しいスイッチング変換器トポロジー。
２．新規な無損失スイッチング・トポロジーにおける新規な無損失スイッチング方法。
３．更にサイズを低減した新しいＤＣ変圧器構造と、更に効率を増大したマグネティクスにおける蓄積されたＤＣエネルギーをほとんど除去する方法。
【００３２】
（４つの制御可能スイッチを備えるスイッチング変換器トポロジー）
新しい無損失スイッチングＤＣ−ＤＣ変換器は、４つの制御可能なＭＯＳＦＥＴスイッチとスイッチング時間制御ボックスとを備える電力処理ステージからなり、それは全ての制御可能なスイッチに必要とされるスイッチング・シーケンスとタイミング制御とを提供し、無損失スイッチングを代替性のある複数のやり方で達成する。発明は、非絶縁変換器か絶縁変換器かで実施される。
【００３３】
絶縁電力処理ステージは、絶縁変圧器、入出力インダクタ、直列入力キャパシタ、補助キャパシタおよび４つの制御可能なスイッチからなる。入力インダクタは、ＤＣ源と直列に接続され、非脈動（連続）入力電流を提供し、一方、出力インダクタは、ＤＣ負荷と直列に接続され、非脈動（連続）出力電流を提供する。入力キャパシタは、入力インダクタおよび一次変圧器と直列に接続される。入力スイッチおよび相補入力スイッチは変圧器の一次側にあり、一方出力スイッチと相補出力スイッチは変圧器の二次側にある。補助容量と直列の相補入力スイッチを備える枝は、相補入力スイッチが閉ざされている間のみＡＣリプル電流を導通するようなやり方で変換機内に配置される。
【００３４】
（無損失スイッチング方法および無損失スイッチング・トポロジー）
相補入力スイッチのＡＣリプル電流は、制御可能な出力スイッチと新規なスイッチング・シーケンスと時間制御と合わさって、従来のソフトスイッチング変換器では可能でない効率およびサイズ性能で無損失スイッチング動作を可能とする。無損失スイッチング方法は、一次側スイッチの寄生容量と制御可能なスイッチ全てのスイッチングの正確なシーケンスとタイミングを通して得られる新規な方法における絶縁変圧器の漏れインダクタンスとの間の共振を用いる。そのような特定のシーケンスおよびタイミング制御は、結果として３つの構成要素で共振電流を生じ、それによって、スイッチングにおいて、古典的なソフトスイッチング方法と比べて損失が大きく低減され、それ故に指定された無損失スイッチングが提供される。
【００３５】
（ＤＣ変圧器構造および蓄積されたＤＣエネルギーを低減する方法）
本発明を更に改善すると、入力インダクタ、絶縁変圧器および出力インダクタが共通の磁心で組み合わされて、新しい磁気デバイス、すなわちユニークな特長を備える絶縁ＤＣ変圧器、を形成する。従来の磁気構造は、大きなＤＣ磁束を有し、したがって、結果的なインダクタンスの損失と全体のサイズの増大が伴う磁心の飽和を防ぐために、空気間隙を含む必要がある。しかしながら、新規な絶縁ＤＣ変圧器においては、巻線全ての結合ＤＣアンペア回数が打ち消し合い、結果として、ゼロＤＣ磁束を生じ、それ故、結果としてインダクタンスの増大とサイズの減少を伴う磁心における空気間隙の除去が行われる。したがって、空気間隙のない絶縁ＤＣ変圧器は、高いＤＣ出力電流過負荷耐性、小さなサイズおよび重量を有し、また望ましいリプルの無いＤＣ入力およびＤＣ負荷電流を提供する。ＤＣ蓄積エネルギーもまたゼロに低減され、それに対応して効率の増大をもたらしている。
【００３６】
この発明を特徴付けると考えられる新規な特長は、添付された特許請求の範囲に特に記述される。発明は、添付図面と関連して読むとき以下の記述から最もよく理解される。
【００３７】
（発明の詳細な説明）
（基本ハードスイッチング変換器トポロジー）
本発明のユニークなＤＣ変圧器の構成および無損失スイッチング特性が合わさって、従来技術の変換器の問題を克服し、結果として、高い効率、増大した過負荷耐性および増大した電力密度を得るスイッチングＤＣ−ＤＣ変換器が提供される。しかしながら、より簡単に理解するために、スイッチング変換器の基本的な動作が、まず、詳細なＤＣ変圧器の構造無しで、各スイッチが２つの位置Ｓ1およびＳ’1並びにＳ2およびＳ’2を持つ理想的な単極双投スイッチを備えて、図１１ａにおいて導入される。変換器は、入力インダクタＬ1および出力インダクタＬ2からなり、それらは、すべての動作条件で入出力電流の連続性を維持し、それによって、脈動しない入出力電流を結果として生じる。また、変換器の中間には別のいわゆる中間インダクタＬm（より分かり易く区別するために、またそれが変換器の中間にあることからその用語が与えられる）がある。いくらか分析をしてその特性を明らかにしてのち、その役割を後で説明する。変換器はまた、３つのキャパシタすなわち入力キャパシタＣ1、補助キャパシタＣおよび出力キャパシタＣ2を特長とする。出力キャパシタＣ2は、直接出力電圧にかかり、より有効な二次出力フィルターがさらにスイッチング・リプルを低減するようにするだけのために含まれていることに注意する。このように、キャパシタＣ2がリプル電圧の低減を実際に行うのに常に含まれている一方で、それは、変換器のスイッチング動作について本質的なものではなく、この分析およびさらなる説明からは取り残される。これにより、補助キャパシタＣおよび入力キャパシタＣ1が残されるが、それらは、スイッチング・プロセスに関係する。
【００３８】
図１１ａの２つの単極双投スイッチの各々は、２つの単極単投スイッチで置き換えられ、結果として、４つのスイッチ、すなわち入力スイッチＳ1、相補入力スイッチＳ’1、出力スイッチＳ2および相補出力スイッチＳ’2を備える図１１ｂの変換器を生じる。図１１ｂに示されるように、Ｓ1およびＳ2スイッチは、同位相で動作され、すなわちこの理想化されたバージョンでは、それら双方が同時にＯＮとされて時間インタバルＤＴSだけＯＮを保たれ、それから同時にＯＦＦとされ、相補インタバルＤ’ＴSだけＯＦＦを保たれ、ここでＤ’＝１−Ｄが相補負荷比であるように動作される。相補スイッチＳ’1およびＳ’2は、その名称が示唆するように、相補的に、すなわちそれらに対応する部分スイッチＳ1およびＳ2それぞれについて位相を異にして、図１１ｃのタイミング図でも補強されるように動作される。この理想化されたスイッチングは、結果として、変換器の「ハードスイッチング」動作を生じ、また、より複雑な駆動が、後で導入されるソフトスイッチングおよび無損失スイッチング方法に必要とされることに注意する。
【００３９】
（新しいスイッチング変換器の主要な特長の見直し）
従来技術のスイッチング変換器に直面する２つの主要な問題に対する解決法であって、本発明により提供されるものが、ここで簡潔に説明される。
１．変換器磁気回路からのＤＣバイアスの除去。
２．スイッチング損の除去。
主要な性能特性の動作および検証についての詳細な説明が、以下２つの詳細な章、一方はＤＣ変圧器マグネティクスについて、そして他方は無損失スイッチングについて、で提供され、一方ここでは、主な特長の概要のみが提示される。
【００４０】
（磁気飽和の問題および過剰なエネルギー蓄積に対する解決法）
図１２ａの変換器における３つのインダクタが結合されず、またインダクタンス値Ｌを備える別々のインダクタとして用いられるならば、各インダクタは、磁心の飽和を防止するために、そのＤＣ電流に比例する空気間隙を用いなければならない。これが今度は、結果として、古典的な式によってＤＣ電流の自乗とインダクタンス値Ｌとの積に比例する、ＷMとして記される空気間隙に蓄積されるエネルギーを生じる。３つのすべてのインダクタがそれぞれＤＣ電流レベルＩ1、ＩmおよびＩ2を有するので、ＤＣエネルギーの蓄積合計は下式により与えられる。
ＷM＝１／２・ＬＩ12+１／２・ＬＩm2+１／２・ＬＩ22      （１）
図１２ａの変換器のユニークな特質は、３つのすべての巻線のＤＣアンペア回数を図１２ｂにおけるような共通の磁心に配置することができ、３つのすべての巻線のＤＣアンペア回数が打ち消しあって、結果として、共通の磁心にゼロＤＣ磁束を生じるものとされていることである。これによって、間隙の無い共通磁心を用いることが可能となる。したがって、その共通磁心に蓄積されるＤＣエネルギーは、下式によって与えられる。
ＷM＝１／２・Ｌ（Ｉ1+Ｉm−Ｉ2）2＝０      （２）
もう１つの重要な特長は、動作負荷比Ｄの広い範囲およびすべてのＤＣ負荷電流にわたって磁心に蓄積されるＤＣエネルギーは無いということである。
【００４１】
同じ基本的な特質が、図１３ａに示される変換器の絶縁バージョンにおいて維持され、そこでは、中間インダクタが単に１：１の巻数比の絶縁変圧器で置き換えられている。その場合、絶縁変圧器の磁化インダクタンスは、中間インダクタが以前有したのと同じＤＣバイアス電流Ｉmを有する。
【００４２】
磁心に蓄積されるＤＣエネルギーの除去は、結果として、以下の利点を生じる。
１．正および負の飽和限界までの完全な磁心磁束耐性をＡＣ磁束励磁に用いることができる。
２．磁気デバイスのサイズおよび損失の低減。
【００４３】
（無損失スイッチング方法でのスイッチング損の除去）
（ハードスイッチングの実施およびハードスイッチング損）
図１１ｃのスイッチング時間図は、変換器の「ハードスイッチング」動作に対応し、そして、４つの理想スイッチのすべてが図１４ａにおけるような実際の半導体スイッチング・デバイスおよび図１４ｂのスイッチング時間制御と置き換えられるとき、実質的なスイッチング損が結果として生じる。
１．入力スイッチおよび相補入力スイッチは、３端子の制御可能なスイッチング・デバイス（ＭＯＳＦＥＴ）であり、それらは、図１４ｂのもののような適当なゲート駆動信号によって外部的に制御することができる。
２．出力スイッチおよび相補出力スイッチは、２端子の受動スイッチング・デバイス（ダイオード）であり、それらは、変換器回路動作によってその２端子に特定の条件が課せられるときのみＯＮおよびＯＦＦとされる。
【００４４】
図１４ａの各半導体スイッチング・デバイスは、それがＭＯＳＦＥＴトランジスタであろうとダイオードであろうと、図１５に示されるように、並列の一塊の寄生容量ＣSを備えるオープン・スイッチで表されるＯＦＦの状態であり得、それは、そのデバイスのＯＦＦ電圧ＶCに充電される。この寄生容量に蓄積されるエネルギーＷEは、図１５に示されるように、一旦スイッチＳが閉じられるとすべて消散し、結果として、ハードスイッチング電力損ＰLを生じ、それはスイッチング周波数に直接比例する。
ＷE＝１／２・ＣSＶC2      （３）
ＰE＝ｆSＷE＝１／２・ｆSＣSＶC2      （４）
典型的な高電圧スイッチＶC＝５９５ＶおよびＣS＝２３７ｐＦに、エネルギーＷE＝４２Ｗ／ＭＨｚおよびｆS＝２００ｋＨｚに対してＰE＝８．４Ｗを蓄積させた。４つのスイッチのうち、１つのみがハードスイッチング・モードで動作しているに過ぎないときでさえ、結果として得られる８．４Ｗのスイッチング損は、この１００Ｗ変換器の場合で７．８％を超える効率損を表す。
【００４５】
（ソフトスイッチング・モード）
ソフトスイッチング方法を用いることで、スイッチング損をいくらか低減することができ、そこでは、共振インダクタＬrが、図１６ａにおけるように、入力エネルギー移送キャパシタＣ1と直列に挿入される。ここで図１６ａの変換器の２つの制御可能なスイッチング・デバイスには、修正されたスイッチング時間制御が備えられ、入力スイッチおよび相補入力スイッチの双方の能動スイッチがＯＦＦとされる、図１６ｂに示されるようないわゆる「デッド・タイム」と呼ばれる期間を有する。このことによって、結果として、４つのスイッチすべての状態が変えられる２つの移行インタバルを生じる。このソフトスイッチング方法は、移行インタバルの間、変換器の条件に応答して状態を自動的に変える出力スイッチおよび相補出力スイッチのための受動整流ダイオードで実施され、そしてそれは、後の詳細な無損失スイッチングの章で記述されるように、ほんの限られた損失の低減を生じる。こう期待されるのは、可能なスイッチング・シーケンスおよびタイミング制御を備える制御可能なスイッチが、出力スイッチおよび相補出力スイッチに用いられなかったからである。
【００４６】
（無損失スイッチング方法）
無損失スイッチング方法では、図１６ａの出力整流スイッチＣＲ2が、図１７ａにおけるような制御可能なＭＯＳＦＥＴスイッチと置き換えられる。これにより、移行インタバルの間、スイッチングのシーケンスおよびタイミングにわたって、さらなる度合いの制御が導入され、それは、ソフトスイッチング方法におけるように、さらなる損失を導入すること無くすべてのスイッチング損を除去することができる。第１の（１−２）移行のためのタイミングがソフトスイッチング方法におけるのと同じである一方で、第２の（２−１）移行のためのスイッチのタイミング制御は、図１７ｂに示されるように完全に変えられる。（２−１）移行の間、完全な無損失スイッチングを可能とするのは、このスイッチングのシーケンスおよびタイミングである。ここで、どのように出力スイッチＳ2がＯＮとされ、それから相補入力スイッチがＯＦＦとされて（２−１）移行インタバルを開始するかに注意する。しかしながら、ソフトスイッチング方法における移行（２−１）は、図１６ｂに示されるように、相補入力スイッチがＯＮとされるときに開始する。出力スイッチについてのそのようなスイッチング・シーケンスおよびタイミング制御の選択は、スイッチング損を完全に除去するか、またはソフトスイッチング方法と比較して大きくスイッチング損を制限するかするための多くの可能な代替案の１つに過ぎないことに注意する。例えば、以下に示されるように、出力能動スイッチＳ2は、その寄生ボディ−ダイオード（parasitic body-diode）が回路条件に応答してＯＮとなる前またはその瞬間のいつにでも、ＯＮとすることができる。そのような場合が、多数後の章で詳細に説明される。このように、無損失スイッチングを提供するのは、（２−１）移行の間、４つのスイッチの正しいスイッチングのシーケンスおよびタイミングである。本発明において最初に遭遇するスイッチング・シーケンスおよびタイミング制御のそのような複雑さは、定義と分類の章で導入されたような移行インタバルおよび変換器の状態の完全な再定義を必要とする。
【００４７】
典型的なスイッチングは、（１−２）および（２−１）移行インタバルが状態１および／または状態２のインタバルと比べて短くなるようなものであることに注意する。例えば、状態１および状態２のインタバルは、２００ｋＨｚのスイッチング周波数に対して、各々２５００ｎｓのオーダーであり、一方、移行インタバルは、５０ｎｓから２００ｎｓのオーダーであり得る。しかしながら、ここで記述するように、導入される無損失スイッチング方法は、移行時間が状態１および／または状態２のインタバルに匹敵するときでさえもまた十分に有効である。このように、一般的にはこの方法に損失が無く、新規な無損失スイッチング方法の分析および理解を簡素化するために、短い移行インタバルであるものとされる。
【００４８】
（ハードスイッチングと無損失スイッチングの実験上の比較）
（２−１）移行の従来のハードスイッチングと新規な無損失スイッチングの性能が、固定２００ｋＨｚスイッチング周波数（５０００ｎｓスイッチング周期ＴS）および５０％負荷比Ｄで動作する４００Ｖから５Ｖの２０ＡスイッチングＤＣ−ＤＣ変換器の実験上のプロトタイプで比較される。この例において、２７：１のステップ・ダウン巻数比を持つ絶縁変圧器は、結果として、Ｌｒ＝２７μＨなる一次側に引き起こされる変圧器漏れインダクタンスを生じ、それは、双方の移行インタバルの間共振インダクタとして作動した。（１−２）移行は、適切なスイッチング・シーケンスおよび時間制御によって無損失に保たれた。一方、（２−１）移行は、ある場合は図１８ｂの単純なスイッチング時間制御でハードスイッチングするものとされ、また他の場合にはそれは図１９ｂの特定のスイッチング・シーケンスおよび時間制御で無損失とされた。
【００４９】
ハードスイッチングされるバージョンについて図１８ａに、そして新しい変換器の新規な無損失スイッチング・バージョンについて図１９ａに示される入力スイッチのドレイン−ソース電圧の実験電圧波形からは、区分当たり１０００ｎｓの大きく粗い時間スケールのために、（２−１）移行インタバルの間の差をほとんど見分けることができない。しかしながら、図１８ｂおよび図１９ｂの（２−１）移行におけるように、一旦区分あたり５０ｎｓに時間スケールが２０倍拡大されると、極端な差を観察することができる。この実験の例における無損失スイッチングの（２−１）移行は、出力スイッチとして制御可能なＭＯＳＦＥＴスイッチを、また図１９ｂのスイッチング・シーケンスおよび時間制御を用いることによってなされ、それは、結果として、入力スイッチおよび相補入力スイッチの寄生容量間で最も有効な無損失共振の電荷交換の１つを生じる。
【００５０】
図１８ｂのハードスイッチングは、単純なハードスイッチング時間制御の結果であり、相補入力スイッチＳ’1および相補出力スイッチＣＲ’2を同時にＯＦＦとすることで、入力スイッチＳ1および出力スイッチＳ2がＯＮとされる。入力スイッチＶGS（Ｓ1）のゲート−ソース電圧波形は、ＶC＝５９５Ｖの最大遮断電圧で入力スイッチがＯＮとされることを示し、その結果、先に記述したように、８．４Ｗなるハードスイッチング損を生じる。２５ｎｓだけの後、完全にＯＮとされる入力スイッチの高いスイッチング速度にもかかわらず、（２−１）移行は、結果として別の欠点である、入力スイッチのドレイン−ソース電流ｉDS（Ｓ1）に示されるように、完全負荷でのピークスイッチ電流よりも３倍高い高電流スパイク・ノイズを生じる。これにより、結果として、大きなスイッチング損に加えて、高いＥＭＩノイズが生じる。
【００５１】
図１９ｂの無損失スイッチング実験波形は、図１９ｂのより複雑なスイッチング・シーケンスおよび時間制御パターンの結果得られるものである。入力スイッチにかかる電圧が、既にゼロに低減される瞬間に如何にして入力スイッチのゲート・ソース電圧が「ハイ」となり（ＭＯＳＦＥＴ入力スイッチをＯＮとし）それゆえ結果として寄生容量によるスイッチング損を完全に除去するかに注意する。これはまた、損失の測定によって確認され、入力スイッチにおける低い温度上昇で確証される。更には、入力スイッチ電流ｉDS（Ｓ1）が行過ぎ量を有しておらず、スパイクがなく非常に平坦で、ハードスイッチングされる場合の２５ｎｓから無損失スイッチングの場合の１８０ｎｓの延長された（２−１）移行時間によりＥＭＩノイズが低減される結果となる。このように、エラーがありノイズがあり損失のあるハードスイッチングされた移行が、図１９ｂの適切なスイッチング・シーケンスおよび時間制御を備える制御可能なＣＢＳ出力スイッチを用いることで、平坦で効率がよく損失のないスイッチング（２−１）移行で置き換えられる。
【００５２】
この例は、５０００ｎｓの合計スイッチング周期の０．５％に過ぎない、２５０ｎｓなる短い（２−１）移行インタバルの間制御可能なＭＯＳＦＥＴスイッチのスイッチング時間制御の正しいシーケンスおよびタイミングの重要性を明らかに指摘するものである。適切なスイッチング・シーケンスおよび時間制御もまた（１−２）移行の間実施され、その移行の無損失スイッチング性能をも結果として生じている。しかしながら、その移行の詳細なタイミングは後の章での分析に残され、というのも、結果として無損失動作を生じるこの移行の機構は、ずっと容易に理解されるからである。
【００５３】
（ＤＣ変圧器の詳細な説明）
（安定状態の分析）
図１ａの従来技術のバック変換器のような簡単なスイッチング変換器は、分析し易く理解し易かった。本発明は、図１１ａおよび図１１ｂの最も簡単な形においてでさえ、もっと複雑である。第１の段階として、安定状態の動作の存在が証明されなければならず、それは、一定のスイッチング周波数ｆSでの多数の繰り返しスイッチングの後であって、回路における全てのキャパシタが有限のＤＣ電圧に充電されておらなければならず、また全てのインダクタが対応する有限のＤＣ電流を導通させていなければならない。そうして、そのような安定状態の動作の存在を証明し、またキャパシタにおける実際のＤＣ電圧およびインダクタにおけるＤＣ電流を安定状態負荷比Ｄ、入力電圧ＶgおよびＤＣ負荷電流Ｉ2の関数として求めるために、状態空間平均化方法が使用されるが、それはより詳細には、Ｓ．カクおよびＲ．Ｄ．ミドルブルックによる著書「スイッチングされるモードの電力変換におけるアドバンス」第Ｉ巻、第ＩＩ巻および第ＩＩＩ巻または同一著者により１９７６年６月の電力専門家会議の会報（ＰＥＳＣ）で出版された技術論文「スイッチング変換器の電力ステージをモデル化するための一般的な統一されたアプローチ」において記述されている。
【００５４】
図１１ａおよび図１１ｂの３つのインダクタ巻線の適当な相互結合は、変換器の一体化部分であって、そのユニークな特性の１つの大きな原因である。しかしながら、状態空間平均化方法を用いることで安定状態（ＤＣ）量を計算する目的で、巻線間の実際の相互結合は必要ではない。得られる２つのスイッチングされるネットワーク、すなわち図２０ａに示されるような状態１のインタバルについてのものと図２９ｂに示されるような状態２の時間インタバルについてのもう１つのものと、について完全な状態安定の等式を書くことで分析が始まる。再度、これらの図に示される磁気結合は、状態安定の計算を目的として存在するものではないと考えられる。図２０ａおよび図２０ｂの双方のスイッチングされるネットワークにおいて、キャパシタにおけるＤＣ電圧のインダクタ電流および極性の方向は、印を付けられたようなものであると仮定する。実際の計算が、例えば結果として負の符号をもつＤＣ電圧を生じるとすると、上で仮定された極性は正しくなく、反対の電圧極性が実際のキャパシタ電圧の極性である。続いて状態空間の等式が、それぞれの負荷比ＤおよびＤ’を重み付け係数および安定状態規準として課して平均化される。結果として得られる、５つの未知数ＤＣ電圧Ｖ1、Ｖ2およびＶＣ並びにＤＣ電流Ｉ1およびＩmを備える５つの等式を、既知量である負荷比Ｄ、入力電圧Ｖｇおよび負荷電流Ｉ2について解いて以下の状態安定の解を結果として得る。
Ｖ1＝Ｖg    ＶC＝Ｖg／（１−Ｄ）    Ｖ2＝ＤＶg    （５）
Ｉ1＝ＤＩ2    Ｉm＝（１−Ｄ）Ｉ2    （６）
等式（５）および等式（６）によって与えられる安定状態の解によってもまた、この変換器が有限の安定状態を有していることが確認されるが、それは、実験上のプロトタイプを構築して質的にも量的にも上記状態安定条件を検証することによってもまたそれが確認されたのと同様である。式（５）および式（６）における全ての解が、正の符号をもって得られたので、インダクタ電流の実際の方向およびキャパシタ電圧の極性は、図２０ａおよび図２０ｂで仮定されたようなものであることにもまた注意する。キャパシタ電圧についても同じことが成り立つので、キャパシタＤＣ電圧の実際の極性はもともと仮定されたものとされ、入力端子と共通入力端子との間の正のＤＣ電圧源が、結果として出力端子と共通出力端子との間の正のＤＣ出力電圧を生じるものとされ、ここで非絶縁変換器のこの場合における入出力共通端子は共に、通常は接地と記される共通の点に接続される。それ故、図１１ｂの変換器は、極性が反転しないものであって、従来技術の通常のバック変換器と同じＤＣ変換比、すなわちＶ2／Ｖg＝Ｄを有する。このＤＣ変換比は、図２１に示されるような負荷比Ｄの線形関数である。多くの実際のアプリケーションにおいて、ＤＣ入力電圧源と出力ＤＣ負荷との間のガルバーニ絶縁が必要とされず、またより簡単な非絶縁の構成がしばしば好まれる。しかしながら、非絶縁変換器が適切である大多数のアプリケーションにおいて、正の入力から正の出力への電圧変換が必要とされ、本発明の極性の反転されない特長が明らかな利点とされる。
【００５５】
本発明は、変換器がステップ・ダウン変換のみを可能とし、入力ＤＣ電圧よりも高い電圧を提供することのできないバック変換器と同じ制限を有するように思える。しかしながら、これは本ケースではなく、この制約は、図１３ａ、図１６ａおよび図１７ａに示されるような本発明の絶縁延長を導入することによって取り除かれる。
【００５６】
ほとんどの実際のアプリケーションにおいて、出力電圧は、規制され、入力ＤＣ源電圧の大きなバリエーションおよび出力ＤＣ負荷電流の大きなバリエーションにもかかわらず一定に保たれることが必要とされる。これらのバリエーションは双方とも吸収され、また、出力電圧は、ＤＣ−ＤＣ変換器の周りの従来のフィードバック制御ループを閉じることによって規制されて図２２ａにおけるような規制されたＤＣ供給を得ることができる。フィードバック制御ループは、必要に応じて図２２ｂに示される負荷比Ｄを変調して、規制された出力電圧を提供する。それ故、スイッチング変換器の動作およびその主要な特長が、例えば、２：１の入力ＤＣ電圧範囲についてＤ＝０．３３からＤ＝０．６６までまたは４：１の入力電圧範囲についてＤ＝０．２からＤ＝０．８までのような広い範囲の動作負荷比Ｄにわたって有効であることが重要である。以下に記述される本発明の３つの基本特性は、実際広い範囲の動作負荷比にわたって保持される。
【００５７】
（３つの基本特性）
（３つのインダクタのＤＣ電流の間の関係）
式（６）の２つのＤＣ電流の等式から、３つのＤＣインダクタ電流の間の非常に簡単で最も著しい関係を容易に得ることができ、それはこの変換器のユニークの性能の根幹である。すなわち、式（６）からの入力インダクタＩ1および中間インダクタＩmＤＣ電流を加えることによって、入力インダクタ、中間インダクタおよび出力インダクタＤＣ電流の間のこの主要な関係が得られる。
Ｉ1+Ｉm＝Ｉ2    （７）
【００５８】
全く期待されない結果が得られており、即ち基本関係式（７）は、入力インダクタＤＣ電流Ｉ1および中間インダクタＤＣ電流Ｉmの双方が、各々式（６）によるような動作負荷比Ｄに強く依存してにもかかわらず、動作負荷比Ｄから独立している。中間インダクタによって果たされる本質的な役割にもまた注意するが、それは、必要とされるＤＣ電流Ｉmのみを提供し、如何なる負荷比Ｄについても関係式（７）が成り立つようにするものである。この関係を認識しなければ、非常にコンパクトで高効率のマグネティクスが実現されず、またそれなしでは無損失スイッチング方法もなし得ない。
【００５９】
この非常にユニークで重大な関係もまた、図２３で示される状態２のインタバルの間スイッチングされるネットワークを検査することのみによって代替の簡単な方法で検証することができる。図２３のノードＡでの瞬間電流（ＤＣ電流および重ね合わせられるＡＣリプル電流の双方）の足し合わせによって、３つのインダクタ電流ｉ1、ｉmおよびｉ2に関して以下のように表される相補入力スイッチ電流ｉS'1（ｔ）がもたらされる。
ｉS'1（ｔ）＝ｉ1（ｔ）+ｉm（ｔ）−ｉ2（ｔ）    （８）
この等式は更に２つの関係、インダクタ電流のＤＣ成分に関係するもの（それらは、ここおよび本テキストの他の箇所において大文字で記される）と、ＡＣリプル成分（それは、ここおよび本テキストの他の箇所においてΔの印を付けて記される）に分けることができる。それ故下式が得られる。
ＩS'1＝Ｉ1+Ｉm−Ｉ2    （９）
ΔｉS'1（ｔ）＝Δｉ1（ｔ）+Δｉm（ｔ）−Δｉ2（ｔ）    （１０）
しかしながら、相補入力スイッチＳ’1の電流のＤＣ成分ＩS'1は、状態２の時間インタバルの間補助キャパシタＣの電荷のバランスをとるために、ゼロでなければならないことに注意する。
ＩC＝０    （１１）
それ故、状態２の間の相補入力スイッチは、ネットでゼロのＤＣ電流ＩS'1＝ゼロを有さなければならない。さもなければ、例えば、正のＤＣ電流ＩCは、全サイクルでこのキャパシタを充電し、それによってそのＤＣ電圧ＶCを無限大まで増大し続ける。しかし、状態空間の平均化によって、このキャパシタが、式（５）におけるようなＶC＝Ｖg／（１−Ｄ）によって与えられる有限のＤＣ電圧を有することが確認される。それ故、式（１１）で、等式（９）は等式（７）と同じ結果まで還元する。
【００６０】
（３つのインダクタのＡＣ電圧間の関係）
全てのＤＣインダクタ電流の実際の方向は、すでに等式（６）によって確立されており図２４ａにおけるようなものである。この変換器のユニークな性能の特長を完全に理解するのに極めて重要であるのは、３つのインダクタのＡＣ電圧の実際の極性をもまた確立することである。３つのインダクタ巻線のこれらの実際のＡＣ電圧のそれぞれのＤＣ電流の実際の方向との相関関係によって、実際非常に驚くべき結果がもたらされる。インダクタにおけるＡＣ電圧の極性の決定を容易とするために、３つ全てのキャパシタのＤＣ電圧が図２４ａのＶgおよび負荷比Ｄに関して明白に示される。インダクタのＡＣ電圧は、ｖL1、ｖL2およびｖmで記され、そしてそれらの正の極性は、図２４ａに示されるように正の（＋）符号が付けられ、それはまたドットの付いた一端の指示と一致する。これらのインダクタの実時間ドメイン電圧波形は、入力スイッチＳ1および出力スイッチＳ2が閉ざされ、またそれらが図２４ａの略図において開けられるときの時間インタバルの間、単にインダクタの電圧レベルを見ることによって、図２４ｂのようなものになることを推定することができる。それ故３つの全てのインダクタＡＣ電圧が図２４ａにおいて印の付けられた正極性指示（および対応するドットの付いた指示）に関して同位相となることを簡単に確立することができる。更には、それらの大きさの間の以下の重要な関係を確認することもできる。
ｖL1＝ｖm    （１２）
ｖL2＝Ｄｖm    （１３）
【００６１】
第１の関係式（１２）もまた、Ｖg、Ｌ1、Ｃ1およびＬmからなるループから容易に示されるもので、そこでは入力キャパシタＣ1およびＤＣ電圧源Ｖgが交流電流（ＡＣ）に短絡されており、そのＡＣ状のものは、入力インダクタＬ1を中間インダクタＬmと並列に入れ、それ故それらは同一のＡＣ電圧を共有する。さらには、式（１２）が負荷比Ｄから独立するので、この関係が全ての動作負荷比Ｄについて成り立つことを観察するのが重要である。
【００６２】
入力スイッチＳ1および出力スイッチＳ2が閉ざされる状態１のインタバルの間、関係式（１３）も同様に電圧波形から容易に推定することができる。Ｓ1が閉ざされるとｖL1＝Ｖgであり、Ｓ2が閉ざされるとｖL2＝ＤＶg＝ＤｖL1であり、それ故状態１のインタバルではｖL2＝ＤｖL1＝Ｄｖmである。電圧ｖL1およびｖL2の双方は、ボルト−秒のバランスが取られなければならないので、状態２のインタバルでのそれらの大きさはそれぞれＶbおよびＤＶbであり、ここでＶbは下式で与えられる。
Ｖb＝ＶgＤ／（１−Ｄ）    （１４）
【００６３】
（３つのインダクタのＤＣ電流とＡＣ電圧との関係）
先の２つの章は、３つのインダクタ間の下記の２つの基本的な関係を取り扱った。
１．３つのインダクタのＤＣ電流の大きさの関係。
２．３つのインダクタのＡＣ電圧の大きさの関係並びにそれらの移送関係（それらがドットの付いた一端に関して同位相であるか異なる位相であるか）。
【００６４】
最初はこの副題は間違って定義されているかのように思える。同様でない物理量、すなわち、これまで回路理論において別々のＤＣおよびＡＣ分析で用いられているＤＣ電流およびＡＣ電圧、の間にどのような種類の関係が存在し得るだろうか？
先に等式（５）および等式（６）に示されるように、新しいスイッチング変換器は、その変換器の各インダクタ巻線にＤＣ電流の大きさを課すだけでなく、インダクタ巻線にＤＣ電流の実際の方向をも課す（図２４ａの変換器においてＤＣ電流の正の方向が矢印で示される）。また、スイッチング変換器はまた、式（５）におけるように全てのキャパシタにＤＣ電圧の大きさを課し、かつ図２４ｂの波形によって確立されるようなＡＣ電圧の特定の極性を含むインダクタにＡＣ電圧を課す。
【００６５】
ここで、共通の単一ループ磁心に配置される同じ巻線のＡＣ電圧から、巻線のＤＣ電流を分けて考慮する。議論を簡単にするために、最初に図２４ａの入力インダクタおよび出力インダクタのみを限定して考慮するものとし、それらがＤＣ電流のみを運ぶものと仮定する。そしてＡＣ電圧の存在が後で考慮される。
【００６６】
ＤＣ電流およびそれらの巻線における方向を、電流を運ぶ真っ直ぐな導体の周りのＤＣ磁束オリエンテーションと結び付けるものは、定電流と磁力との間の直接の結合を確立した基礎的な電磁法則および１８２０年のエールステッド（Oersted）の発見に遡る。導体の周りに確立されるＤＣ磁束のオリエンテーションは、配線のＤＣ電流の方向のみに依存する。別の真っ直ぐな導体が最初の導体にすぐ隣接して配置されるが、図２５ａに示されるように反対方向に電流を運ぶならば、その２つの反対のＤＣ電流は、お互いを打ち消し合うＤＣ磁束を生成し、そして結果として導体の周りにゼロのＤＣ磁束を生じる。
【００６７】
図２５ｂにおけるように２つの導体が、強磁性材から作られる共通磁心上の２つの巻線として配置されるならば、同じことが成り立つ。空気よりもずっと高い磁性材料の透磁率のために、各巻線のＤＣ電流によって生成されるほとんど全てのＤＣ磁束が磁心に含まれ、それ故、空気中の漏れ磁束は、最初の近似において無視することができる。図２５ｂの各巻線が同じ巻数Ｎを有し同じＤＣ電流（Ｉ）を運ぶが、図２５ａに端的に類似してＤＣ電流が反対の方向に流れるならば、磁心の合計ＤＣ磁束はゼロである。しかしながら、反対の電流方向が何であるかどうすれば分かるだろうか？ここで古典的な右手の法則を引用することができる。巻かれている巻線を通る電流の流れる方向に巻線の周りに右手の指を配置することによって、親指がＤＣ磁束の実際の方向を指す。ここで、図２５ｂの一番上の巻線の磁束方向を正となるように選択し、また電流が流れ込むこの巻線の一端をドットの印で指定する。同じ磁心に配置される別の巻線の電流が、同じ方向にＤＣ磁束を生成するならば、ＤＣ電流が流れ込む第２の巻線の一端もまたドットの付いた一端として記される。それ故、巻線のドットの付いた一端を決定した後で、以下の簡単な法則を確立することができる。
ドットの付いた一端に流れ込むＤＣ電流は正のＤＣ磁束を生成し、一方ドットの付いた一端から流れ出すＤＣ電流は負のＤＣ磁束を生成する。
【００６８】
この法則は、ＤＣ電流の方向と生成されるＤＣ磁束を相関させるのみであって、それらの大きさを相関させるものではない。しかしながら、アンペアの周回路の法則はまた、量的な関係並びに方向の関係を定める。アンペアの法則からＤＣ磁束は、ＤＣアンペア回数ＮＩ、すなわち巻数ＮとＤＣ電流Ｉの積、に直接比例する。それ故、図２５ｂの２つの巻線の等しい巻数Ｎは、結果として、生成されるＤＣ磁束の等しい大きさであるが反対の方向を生じ、図２５ｂの磁心においてゼロのＤＣ磁束を生じる。
【００６９】
これらの判定基準をここで図２４ａの変換器の入力および出力インダクタ巻線に適用することができ、それらはそれぞれ図２５ｃおよび図２５ｄに示されている。入力インダクタＤＣ電流は、ドットの付いた一端に流れ込み、正のＤＣアンペア回数Ｎ1Ｉ1を生成して結果として図２５ｃに示されるように磁心に正のＤＣ磁束を生じる。出力インダクタＤＣ電流は、ドットの付いた一端から流れ出、それ故、負のＤＣアンペア回数（−Ｎ2Ｉ2）を生成して結果として磁心に負のＤＣ磁束を生じる。図２５ｃおよび図２５ｄの磁気抵抗モデルからも同じことが観察される。２つのインダクタの２つの巻線が図２５ｂに類似の共通磁心に配置されるならば、合計ＤＣアンペア回数は下式によって与えられる。
ΣＮＩ＝ＮＩ1−ＮＩ2＝−Ｎ（１−Ｄ）Ｉ2    （１５）
ここで式（６）が用いられてＩ1従属項が除去された。式（１５）から明らかに、合計ＤＣアンペア回数が低減されるが、まだ除去されてはいない。またそれらは、負荷比Ｄに依存する。
【００７０】
上記分析は完全にＤＣ電流のみに基づくものであって、インダクタ巻線のＡＣ電圧をまだ引用していなかったことに注意する。しかしながら、下記のようにＤＣアンペア回数の引き算を得るためには、入力および出力インダクタを共通の磁心に配置しなければならない。一旦２つの巻線が共通の磁心に置かれると、それらには変換器スイッチング動作によってＡＣ電圧が課せられるので、ＡＣ電圧は更に電磁誘導のファラデーの法則に従わなければならず、各巻線の巻数ごとに同一のＡＣ電圧という更なる要件が課せられる。ＤＣ磁束の判定基準に合致するために、２つの巻線について等しい巻数がすでに選択されているので、それによって、２つの巻線のＡＣ電圧が、ドットの付いた一端に関して、大きさにおいて並びに極性において（それ故同位相である）整合することが必要とされる。しかしながら、これは、後で記述される出力インダクタおよび入力インダクタのＡＣ電圧の大きさのわずかな不整合を除いて、図２４ｂの３つのインダクタ波形によって既に確立されている。
【００７１】
先の右手の法則は、既に巻線のドットの付いた一端を決めてしまった。ここで、図２６ａに示されたとおりの簡単なＡＣ電気テストに基づいた代わりのアプローチによって、これらの印付けを確認することができる。図２６ａの１つの巻線は、正弦波電圧のような交流電圧波形で励磁される。そして別の巻線に誘導されたＡＣ電圧が測定される。印加された電圧と誘導された電圧が同位相である巻線の一端は、図２６ａにおけるようなドットの付いた一端を定義する。このテスト方法を拡大して、共通磁心における如何なる数の巻線についてもドットの付いた一端を決定することができる。３つの巻線の場合が図２６ｄに示されている。
【００７２】
しかしながら、図２４ａにおけるようなＤＣ電流Ｉmの流れる中間インダクタ巻線がなおもあることに注意する。式（１２）から、中間インダクタは入力インダクタと同一のＡＣ電圧波形を有しており、それ故共通磁心に配置することができる。その場合において、各巻線について同じ巻数Ｎをもつ図２４ａの変換器の３つの全ての巻線は、共通磁心に配置することができ、結果として図２６ｂのＤＣ変圧器を得る。しかしながら、中間インダクタＤＣ電流もまた、ドットの付いた一端に流れ込んでおり、上記の法則から正のＤＣアンペア回数に貢献していて式（６）からそれらは等しい。
ＮＩm＝Ｎ（１−Ｄ）Ｉ2    （１６）
式（１５）および式（１６）から合計ＤＣアンペア−回数は、下式で与えられ、結果として合計ＤＣアンペア回数がゼロに等しくなり、それ故共通磁心において合計ＤＣ磁束がゼロとなる。
ΣＮＩ＝Ｎ（Ｉ1＋Ｉm−Ｉ2）＝０    （１７）
中間インダクタＤＣ電流が、如何にして正しいＤＣ電流を供給し、如何なる動作負荷比についても合計ＤＣアンペア回数および合計ＤＣ磁束が確実にゼロとなるようにするのかに注意する。
【００７３】
（ＤＣ変圧器）
図２４ｂに戻ってこれを参照すると、入力インダクタＬ1と中間インダクタＬmのＡＣ電圧は同一であり（完全に整合しており）、一方負荷比Ｄ＝０．９での出力インダクタＬ2のＡＣ電圧は大きさで９０％整合しており、それ故他の２つからはわずかに不整合である。先に示されたように、３つの全てのインダクタ電圧は、図２４ａのドットの付いた一端の指示で同位相であり、３つの全ての巻線は同数の巻数Ｎを有する。３つの全ての電圧は大きさにおいて殆ど整合しており、それ故ボルト／巻数を殆ど整合しているので、それらを結合させて図２６ｂに指示されるような空気間隙のない単一の磁気回路構造とすることができ、それは全く新しい磁気部品を形成し、ここでは、そのユニークな動作の故にＤＣ−ＤＣ変圧器または単にＤＣ変圧器と名付けられる。
【００７４】
（第１ステップ−ドットの付いた一端の決定）
上記の議論から、３つのインダクタのＡＣ電圧の絶対極性が重大である。したがって、第１のステップは、テストＡＣ電圧を中間インダクタに印加し、そして図２６ｂのテスト設定に示されるように３つの全ての巻線におけるＡＣ電圧を測定することによって、３つの電圧の絶対極性を決定する。前記ＡＣ電圧が同位相であるインダクタ巻線の一端はドットの付いた一端として指示され、そして丸いドットのシンボルでそのように印が付けられており、参照されたＡＣ電圧が正である巻線の一端と考えられる。ドットの付いた一端に流れ込むＤＣ電流もまた、正の方向であると考えられる。各巻線の他端は、これ以降それぞれの巻線の印の付いていない一端として参照され、参照されたＡＣ電圧が負である巻線の一端と考えられる。テストを簡単に行うために、入力、出力および中間インダクタ巻線の巻数は、等しくなるように選択され、その結果図２６ｂにおける等しい誘導電圧を生じる。変換器の動作にとっての同一の巻数を特に選択することの重要性は以下で確証される。
【００７５】
（第２のステップ−入力および出力端子への接続）
次のステップは、ＤＣ変圧器巻線を入力ＤＣ源、出力ＤＣ負荷および共通端子に適切に接続することである。８つの異なる巻線接続が可能であり、その内の２つだけが正しい。それ故巻線の一端が適切に接続されることを確認するために、以下の簡単な手順が行われなければならず、即ち、入力インダクタのドットの付いた一端を入力ＤＣ電圧源の正の端子に接続し、出力インダクタのドットの付いた一端を出力ＤＣ負荷の正の端子に接続し、そして最後に中間インダクタのドットの付いた一端をＤＣ入力電の共通端子および出力ＤＣ負荷の共通端子に接続する。ＤＣ変圧器の入力源端子および出力負荷端子への適切な接続は、入力インダクタおよび中間インダクタのＤＣアンペア回数が確実に正となるようにし、それは、それらの各々の巻線のドットの付いた一端にそれぞれのＤＣ電流が流れ込むからであり、それ故結果として磁心に正のＤＣ磁束を生じる。他方、出力インダクタＤＣ電流はドットの付いた一端から流れ出て、それ故負のＤＣアンペア回数に貢献し、結果として磁心における負のＤＣ磁束を生じる。したがって、磁心におけるＤＣ磁束の低減のためのポテンシャルが確証される。
【００７６】
（第３のステップ−等しい巻数の選択）
最初の２つのステップは必要な前提条件を確証したに過ぎず、それら自体において、ＤＣ変圧器の実現および動作が成功することを保証するのに十分なものではない。第３の要件は、
入力インダクタ、中間インダクタおよび出力インダクタは図２７に示されるように同一の巻数Ｎを有さなければならず、それ故下式を得る。
Ｎ1＝Ｎ2＝Ｎm＝Ｎ    （１８）
式（７）によって与えられる基本的な関係と合わさって、式（１８）は結果として下式を生じる。
ΣＮＩ＝Ｎ1Ｉ1＋ＮmＩm−Ｎ2Ｉ2＝Ｎ（Ｉ1＋Ｉm−Ｉ2）＝０  （１９）
式（１９）から、図２７における本発明の単一ループ磁気回路のネットのＤＣアンペア回数はゼロであり、結果として、磁心においてゼロのＤＣ磁束を生じ、したがって、磁性材のポテンシャルを完全に利用するものとなるが、それは、磁束路における空気間隙が完全に除去されるからである。このようにＤＣアンペア回数を完全に打ち消すことは、如何なる動作負荷比Ｄについても有効であるが、それは、関係式（１９）が負荷比Ｄから独立しているからであるということに注意する。実際、３つの全ての巻線が同じ巻数を有する限り、如何なる巻数ＮについてもＤＣ磁束の打消しは有効である。
【００７７】
等巻数条件（１８）は、同時に２つの必要な要件を満たしたことに注意し、それらは
１．空気間隙のない磁心におけるネットのＤＣアンペア回数はゼロでなければならない。
２．変換器によって課せられ、ＤＣ変圧器の３つの巻線に印加されるＡＣ電圧は、それらそれぞれの巻数と同じ比でなければならない。
【００７８】
第２の条件は、入力インダクタと中間インダクタが、丁度それらの巻線の巻数比についての要件とされるように１：１の電圧比（図２４ｂ参照）にあるが、それら入力インダクタと中間インダクタとの間で、明らかに直ちに満足される。出力インダクタＡＣ電圧は幾分不整合であるが、それは、例えば負荷比Ｄ＝０．９について、出力インダクタ巻線が完全な整合のために０．９Ｎという巻数を有さなければならないからである。しかしながら、出力インダクタ巻線についてもＮという巻数を用いることによって、ＡＣ電圧による不整合は、以下に説明されるようなＤＣ変圧器の単一ループ磁心構造におけるそのインダクタの適切な配置によって、幾分か補償することができる。
【００７９】
（第４のステップ−ＤＣ変圧器の巻線の最適配置）
出力インダクタおよび中間インダクタの巻線は、それらのＡＣ電圧における不整合を調節するために、図２９ｅに示されるようなＵＵ磁心の反対のレッグに、これらの２つの巻線の間に高い相対漏れインダクタンスが得られ、それによって出力インダクタ・リプル電流が低減されるように配置するのが最善である。出力インダクタにおけるこのリプル電流を最小限化し、かつある動作負荷比で殆どゼロのリプル電流すら達成する、この方法およびいくつかの他の方法が、後の章において紹介される。同様に入力インダクタおよび中間インダクタは、これら２つの巻線の間の相対的な漏れを増大させもするように、図２９ｅにおけるように並べて配置される。しかしながら、それらのＡＣ電圧は既に完全に整合されているので、入力インダクタのリプル電流は中間インダクタのものと同じである。入力インダクタ巻線の巻数をわずかに増やすことによって、入力電流リプルは、中間インダクタに導かれる。この状態は、図２７の電流図において破線として示される。わずかに増やした巻数によるアンペア回数の不均衡は非常に小さなものであって、直ちに無視することができる。
【００８０】
図２７のＤＣ変圧器のＤＣ磁気抵抗モデルが図２８ａに示されていて、ネットのＤＣ磁束をゼロに導くが、それは、入力インダクタおよび中間インダクタによって生成される正のＤＣ磁束が、式（１９）によって予測されるような出力インダクタの負のＤＣ磁束によって正確に打ち消されるからである。
【００８１】
以下の２つの条件の重要性は強調され過ぎることが無い。
１．全ての巻線は同じ巻数を有さなければならない。
２．巻線におけるＤＣ電流の流れる方向およびそれぞれの巻線のＡＣ電圧の極性は、ドットの付いた一端に関して一致しなければならない。
【００８２】
例えば、特別な関係式（７）にもかかわらず、３つのインダクタについて異なる巻数Ｎ1、Ｎ2およびＮmを用いるとするならば、図２８ｂのモデルに示されるような、ＤＣアンペア回数の大きな不整合がポテンシャルとしてあり、そして図２８ｃにおけるような、磁気回路の実現における大きな間隙が用いられて、合計のＤＣアンペア回数が大きくなることによる飽和を防止しなければならない。明らかに、そのような巻数比におけるポテンシャルとしての大きな不整合はまた、ＡＣ電圧の大きな不整合をもたらし、そしてそれ故に全ての巻線で大きなリプル電流を結果として生じて、それを完全に実現不可能なものとする。
【００８３】
ここで、図２９ａ乃至図２９ｆに概説されるようなＤＣ変圧器を段階的に組み立てる代わりの方法を示す。まず、図１９ａにおけるように同一の巻数ＮをもつインダクタＬ1およびＬmが、共通の結合インダクタ構造に段階的に配置される。図２７のＤＣ電流Ｉ1およびＩmは、双方ともそれらそれぞれの巻線のドットの付いた一端に流れ込むので、それらのＤＣアンペア回数ＮＩ1およびＮＩmは足し合わされ、結果として図２４ｂの磁束対アンペア回数の特性を生じ、結合ＤＣ磁束を示す。ドットの付いた一端に流れ込むＤＣ電流（正のＤＣアンペア回数）により、磁心には、磁性材飽和特性の正の半分に沿って（正の飽和端に向けて）バイアスがかけられることにもまた注意する。別々の巻線ｇ1およびｇmの各々の対応する個別の空気間隙もまた足し合わされ、結果として図２９ａの磁心において示されるような合計磁心空気間隙ｇ1＋ｇmを生じる。出力インダクタＬ2の別の磁心が、合計ＤＣアンペア回数ＮＩ2に耐えるために空気間隙ｇ2を有することが示されている。この場合において対応するＤＣ磁束が、磁性材飽和特性の負の半分に沿うのを観察することが重要である。これは、出力インダクタＤＣ電流Ｉ2が、その巻線のドットの付いた一端から流れ出るからである。
【００８４】
ここで、何故図２９ａおよび図２９ｃの磁心が、空気間隙のない図２９ｅのＤＣ変圧器の単一磁心と置き換えることができるのかを理解するのは容易い。図２９ｆの結合磁束対アンペア回数特性に示されるように、正のＤＣアンペア回数Ｎ（Ｉ1＋Ｉm）は、負のＤＣアンペア回数ＮＩ2を正確に打ち消して、結果として磁心にネットでゼロのＤＣ磁束を生じる。ここで、ＡＣ磁束の偏位は、特性の元の急な傾斜に沿うものであり、磁心材の高い導磁度および空気間隙のない磁心の巻線の高いインダクタンスを指示することにもまた注意する。
【００８５】
加えて、如何なる量のＤＣ過負荷電流であっても、理論的には、飽和なしで耐えることができるが、それは、巻線自体による自動的な補償があるからである。如何なる漏れ磁束も無視される単一ループ磁気回路のこの理想化されたイメージにおいて、増大したＤＣ負荷電流Ｉ2は、比例して増大したＤＣ電流Ｉ1およびＩmを生じさせてそれを補償し、また磁心におけるゼロのＤＣバイアスおよびゼロのＤＣ磁束でなおも動作を保つ。現実には、これまで存在した固有の漏れ磁束が、ＡＣ変圧器におけるのと類似する方法でＤＣ変圧器において最大ＤＣ過負荷耐性を制限する。
【００８６】
（ＤＣ変圧器モデル）
図２７の磁気構造は、正当な理由でＤＣ変圧器と名付けられているが、それは、
１．ＡＣ変圧器において空気間隙が無いことで、間隙のないＡＣ変圧器の小さな磁化電流によってほんの小さなエネルギー蓄積が指示され、同様に図２７のＤＣ変圧器に空気間隙が無いことで、ＤＣエネルギーの蓄積の無いことが指示される。このＤＣエネルギーの蓄積の除去は、新しいＤＣ変圧器が、結果として実質的に磁心のサイズを低減し、効率を高め、かつ同時に過負荷耐性を高める基本的な理由である。
２．ＡＣ変圧器はその動作のために空気間隙を必要としないが、それは、出力巻線において誘導されるＡＣアンペア回数が、入力巻線のＡＣアンペア回数と対向して殆ど整合し、結果としてＡＣ磁化電流のネットのＡＣアンペア回数を小さなものとするからであり、同様にＤＣ変圧器は、全ての巻線のＤＣアンペア回数を結果として打ち消し、それ故空気間隙無しで動作する。
３．このＤＣ変圧器は、全ての巻線において飽和せずに大きなＤＣ電流を許容し、それは、ＡＣ変圧器が磁心飽和を引き起こすことなくその巻線において大きなＡＣ電流を許容するのとまさに同様である。
【００８７】
ＤＣ変圧器が再度図３０に示されており、そこでは各インダクタ巻線がそれぞれのＤＣ電流源で励磁されて示されている。指定された等しい巻数Ｎと合わせて、磁心におけるゼロのＤＣ磁束が得られる。この新しい磁気部品、即ちＤＣ変圧器はまた、簡単な図形でその基礎的な特性を思い起こさせるべき新しいシンボルを必要とする。図３１のシンボルは、大きさＩ1＋ＩmのＤＣ電流を吸収する入力巻線およびＤＣ電流Ｉ2を配送する出力巻線を有する。巻線におけるドットおよびこれらの電流の方向は、指定された巻数ＮでのＤＣアンペア回数の打ち消しが行われるように配置される。ＤＣ電力が入力から出力巻線へと送信されることを示すために、双方の巻線を通る直線が図３１におけるように引かれている。これはまた、このＤＣ変圧器のシンボルを古典的なＡＣ変圧器のシンボルから素早く区別するのに便利なものとなる。最後に、図４３ｂの、その後の絶縁された等価物との違いおよびガルバーニ絶縁の欠乏を指示するために、共通（底部）端子が一緒に接続されている。
【００８８】
（代替の構成）
たとえ図１１ａおよび図１１ｂの元の変換器に対して数多くの構成の再配置がなされても、基本関係式（８）とその結果（７）が全て維持されることに注意する。太線で強調して示される、補助キャパシタＣと相補入力スイッチＳ’1との直列接続を備える枝は、基本的な特性（７）および（８）を変えることなく図３２ａ乃至図３２ｌに示されるような多くの異なる方法で接続することができ、それ故同じＤＣ変圧器および変換器の動作並びに後で詳細に記述される無損失のスイッチング性能を有する。例えば、この枝は、図３２ａにおけるような中間インダクタＬmと並列にまたは図３２ｂにおけるような入力インダクタＬ1と並列に接続することができる。双方の場合とも、補助キャパシタＣのＤＣ電圧は、式（１４）によって与えられる新しい安定状態値Ｖbに変えられる。また別の代替のものは、この枝を、図３２ｃに示されるように、入力電圧源の正の端子と中間インダクタＬmの印の付いていない一端との間に接続するものである。なおも別の２つの可能性は、図３２ｄおよび図３２ｅにおけるようなものである。
【００８９】
入力キャパシタＣ1を図３２ｆにおけるように底の戻り電流路に動かすことで、更なる修正を得ることができる。これは、入力と出力との間の共通接地が失われ、ソースかまたは負荷が浮遊しているという明らかに不利な点を有する。それにも関わらず、そのような絶縁されていない変換器から得られる絶縁されたバージョンが、以下の絶縁ＤＣ変圧器スイッチング変換器の章で示されるようにその欠点を正す。そして補助キャパシタＣと相補入力スイッチＳ’1とを備える枝は、図３２ｆにおけるような中間インダクタと並列に接続することができる。この構成の利点は、補助キャパシタが式（１４）によって与えられるＤＣ電圧Ｖbを低減し、それと同時にスイッチＳ1およびＳ’1が以下に記述されるような、いわゆるハイ側のドライバを実現するのに好ましい位置にあるというものである。基礎的な変換器の構成の他の実行可能な変形が、図３２ｇ乃至図３２ｌに示されている。これらの基礎的な変換器の構成の等価な変形の全てにおいて、相補入力スイッチを備える枝の異なる位置にもかかわらず、それは常に電圧Ｖg、Ｖb、ＶCおよびＶ2の線形の組み合わせであるＤＣ電圧を有する。
【００９０】
図３２ａ乃至図３２ｌに示されるこれらの変形例に加えて、なおも、補助キャパシタＣと相補入力スイッチＳ’1とを備えるこの枝を基礎的な変換器回路の他のノード間で置き換えることができ、なおも基本的な関係式（８）を満足する数多くの方法がある。図１１ａおよび図１１ｂに示される基礎的な変換器の構成の他の等価な変形は、文字通り何百もあり、それらは、例えば入力インダクタおよび／または出力インダクタのような他の構成要素の、図３２ｊにおけるような変換器の頂部から底部レッグ（戻り電流路）への配置換えによって得られる。丁度、入力キャパシタの底部レッグへの再配置の場合のように、ソースと負荷との間の共通接地の望ましい特長は、この非絶縁変換器の場合には失せてしまう。それにも関わらず、絶縁した等価物はそれを正し、そして結果として２つの別々の接地を備える絶縁バージョンを生じる。
【００９１】
更に、相補出力スイッチＳ’2もまた図３２ｊの変換器の底部レッグに配置換えされるとき、図３２ｋの非絶縁変換器が得られる。この変換器においては、入力ＤＣ源の正の端子と出力ＤＣ負荷の正の端子とが図３２ｋに示されるような共通の接地を有することができ、結果として負の入力−負の出力変換器を生じることに注意する。更に別の変形例が図３２ｌに示されており、そこでは補助キャパシタと相補入力スイッチを備える枝が出力スイッチと並列に配置される。
【００９２】
しかしながら、同じループ内でのこれら全ての構成要素の再配置は、図１１ａおよび図１１ｂの全く同じ基礎的な新しいスイッチング変換器の変形例に過ぎないことに注意する。これは、先に記述した状態空間平均化分析方法によって容易に証明される。これら全ての変換器の変形例についての状態空間の等式は、図１１ａおよび図１１ｂの基礎的な新しいスイッチング変換器の状態空間の等式と同一であり、それ故これら全ての変換器の変形例は、結果として動的並びに安定状態の双方において同一の応答を示す。例えば、図３２ｊおよび図３２ｋにおけるような入力インダクタＬ1の底部レッグへの再配置は、結果として図１１ａおよび図１１ｂの基礎変換器について（状態１および状態２の）２つの同じループ等式を生じる。
【００９３】
補助キャパシタＣと相補入力スイッチＳ’1とを備える枝のこれら全ての代替の接続、および入力インダクタ、入力キャパシタ、出力インダクタ、相補出力スイッチなどのようなその他の構成要素の前述のような再配置は、全て１つのことを共有し、即ち、状態２のインタバルの間相補入力スイッチ電流ｉS'1（ｔ）が式（８）によって与えられる。この関係式（８）が維持されるので、基礎的な新しい変換器の全てのユニークな特性が維持され、かつ図３２ａ乃至図３２ｌの数多くの等価な変形のいずれにおいても並びに上記には記されていないが条件（８）を満足するその他多くの構成においても存在する。例えば、図３２ａ乃至図３２ｌの代替のもののうち２つの２端子枝（相補入力スイッチと補助キャパシタを備える）の組み合わせは、単一の相補入力スイッチが一端で２つの補助キャパシタに接続される結合（複合）３端子枝を構成するような方法で作ることができる。したがって、この複合３端子枝の各一端は、条件（８）を満足するような方法で変換器のノードに接続することができ、それは、追加の構成要素で複雑さが増大されることを代償に変換器のユニークな性能を維持する。このように、可能性のある全ての変形例において、補助キャパシタＣと相補入力スイッチＳ’1を備える枝を結び付けるための基本的な手段を記述するものとして条件（８）を用いる。当業者は、その他の代替の変換器の修正を見出すであろうが、その動作は同じ関係式（６）を包含し、それ故それらは全て、正にこの元の変換器の構成の他の変形例となるものである。
【００９４】
上記全ての変形例において、相補入力スイッチＳ’1と補助キャパシタＣとを備える枝を通る電流はＡＣのみであり、それは式（９）によってＩC＝０であるからということを強調すべきである。従って、相補入力スイッチＳ’1もまた、ＡＣリプル電流成分のみを運び、それはＤＣ負荷電流に比べて小さい。それ故、相補入力スイッチ伝導損は、入力スイッチＳ1の伝導損に比べて非常に小さく、入力スイッチＳ1は、電流が直接ＤＣ負荷電流に依存する電力スイッチである。丁度相補入力スイッチＳ’1のように、補助キャパシタＣもまたサイズが小さく低損失成分であり、それは、同じく小さなＡＣリプル電流成分のみを運ぶからである。したがって、補助キャパシタと相補入力スイッチＳ’1とを備える枝は、合計変換器損に殆ど貢献しないが極めて重要であり、それは、それが、２つの基本的な関係式（７）および（８）の存在を可能とするからである。
【００９５】
しかしながら、この枝電流はＡＣのみであるので、相補入力スイッチＳ’1は、例えば図３３ａにおけるダイオードと並列のＮＰＮバイポーラ・トランジスタのような電流２方向スイッチで実現されなければならない。しかしながら、入力スイッチＳ1は電流２方向である必要がなく、図３３ａに示されるようなＮＰＮバイポーラ・トランジスタのみで実現することができる。スイッチＳ2およびＳ’2は、最も簡単に実現すると、図３３ａにおける整流ダイオードＣＲ2およびＣＲ2’のようなダイオードで構成することができる。図３３ａのＮＰＮバイポーラ・トランジスタＳ1は、図３３ｂのＰＮＰトランジスタＳ’1と置き換えることができ、それは、ここでは、図３３ａの回路に必要とされる浮遊駆動ではなく、直接駆動にとって好ましい接地エミッタの構成である。しかしながら、図３３ａおよび図３３ｂの双方の構成には、入力スイッチＳ1がＣＢＳスイッチではないので、ソフトスイッチングも無損失スイッチングも実現することができないという制限がある。これは、図３３ｃおよび図３３ｄにおけるようなＭＯＳＦＥＴデバイスで入力スイッチおよび相補入力スイッチをＣＢＳスイッチとして実現することによって回避され、それは、適切な駆動シーケンスおよびタイミングと合わさって、ソフトスイッチングの性能を回復する。図３３ｅおよび図３３ｆにおけるような適切なスイッチング・シーケンスおよびタイミング制限を備えて４つ全てのＭＯＳＦＥＴスイッチング・デバイスを実現することで、本発明の無損失スイッチングの性能が可能となる。追加の利点として、バイポーラ・トランジスタの代わりにＭＯＳＦＥＴを実現することで、より高いスイッチング周波数での動作が可能となり、それ故結果として、エネルギー蓄積容量および誘導構成要素のサイズがより小さくなる。更に、これによってまた、駆動回路が簡単になる。追加の利点は、ダイオードが既にＭＯＳＦＥＴデバイスに組み込まれており、相補入力スイッチのために図３３ｂにおけるように外部ダイオードが必要とされないことである。更には、入力Ｓ1ＭＯＳＦＥＴスイッチの寄生ボディ−ダイオードによって、軽い負荷電流での不連続導電モードが防止され、それは、入力前端が全体として電流２方向であるからである。
【００９６】
図３３ｃのＰチャンネルＳ’1は、図３３ｄのＮチャンネルＳ1ＭＯＳＦＥＴと置き換えられる。このスイッチが、図３３ａのバイポーラの等価物として浮遊駆動を必要とする一方で、これは、特別な集積回路（ＩＣ）ドライバ・チップ、即ち、いわゆる「ハイ側のドライバ」の入手可能性および有効性のために多くのアプリケーションでなおも好まれており、それは、そのような駆動条件のためだけに設計されていて、ソフトスイッチングを実現するのに必要なタイミングの遅延をもたらすことさえある。
【００９７】
最後に、出力伝導損の低減の必要性がある低電圧のアプリケーションについて、出力側の電流整流器ＣＲ2およびＣＲ2’は、図３３ｅにおけるようなＭＯＳデバイスで置き換えられる。更には、全てＭＯＳＦＥＴデバイスを用いることにより、無損失スイッチングを有効に実現することが可能となる。アプリケーションによっては、図３２ａまたは図３２ｆの構成が好まれるが、それらは、補助キャパシタＣで、図１１ｂの構成における電圧ＶC＝Ｖg／（１−Ｄ）と比べられ、Ｖb＝ＤＶg／（１−Ｄ）により与えられる低いＤＣ電圧を有する。それらのＤＣ電圧の定格の比は、Ｖb／ＶC＝Ｄである。したがって、負荷比Ｄ＝０．５で補助キャパシタの電圧の定格は、図３２ａにおけるような位置に配置されるとき、図１１ｂにおけるような位置と比較して２倍低くなる。後で、絶縁の実施例は、双方の利点、即ち、補助キャパシタＣの低い電圧の定格およびハイ側の駆動構成を備える。補助キャパシタの他の位置は、キャパシタＣのより低い電圧の定格さえももたらす。
【００９８】
（ＡＣ電圧不整合）
先に記述した多くの類似性に加えて、古典的なＡＣ変圧器と図２７のＤＣ変圧器との間に１つの重要な相違がある。ＡＣ変圧器において、ＡＣ電圧は一次巻線に印加され、二次巻線は、誘導されたＡＣ電圧源のみを有していて外部から印加されるＡＣ電圧を有さない。しかしながら、ＤＣ変圧器において、すべての巻線は、外部から印加されるＡＣ電圧源によって駆動される。したがって、誘導されたＡＣ電圧と印加されたＡＣ電圧との間に、ポテンシャルとしての不整合がある。その場合、電圧不整合に比例し、固有の漏れインダクタンスに反比例するリプル電流が生じる。
【００９９】
図２９ｅにおけるのと等しい巻数Ｎを備えるが、磁束路に小さな空気間隙が配置される図３４ａのＤＣ変圧器は、ＡＣ電圧をよりよく整合させ、出力インダクタにおいてリプル電流をさらに低減する１つの方法である。図３４ａのＤＣ変圧器において、インダクタ巻線間の磁気結合を通して出力インダクタに誘導される電圧はｖmであり、一方変換器のスイッチング動作によって生成され、同じ出力インダクタ巻線に印加されるＡＣ電圧はＤｖmである。同じ出力インダクタ巻線でのこのＡＣ電圧の不整合は、図３４ａの磁心において意図的に増大された漏れ磁束のおかげで、および図３４ａの磁心に戦略的に３つの巻線を配置することで、如何に見事に吸収されるのかが、ここで示される。
【０１００】
図３４ａのインダクタＬ1およびＬmの巻線は、ＵＵ磁心構造の同じレッグに配置され、かつ意図的に並べて（お互いの上には重ねない）配置され、両者間でいくらかの漏れインダクタンスを達成する。全体の動作範囲にわたって、それらのＡＣ電圧は同一であるので、入力インダクタの巻線の巻数比を先に記述したようにわずかに調節することによって、入力インダクタにおいてほとんどゼロのリプル電流を得ることができ、それ故電磁干渉（ＥＭＩ）ノイズが低減される。
【０１０１】
他方、出力インダクタ巻線Ｌ2は、意図的に図３４ａのＵＵ磁心の反対のレッグに配置され、中間インダクタ巻線と出力インダクタ巻線の間に作り出される大きな漏れ磁束Φ1を利用する。そして、この漏れ磁束は、実質的な組み込み漏れインダクタンスを提供し、以下に説明されるように、出力インダクタＡＣリプル電流を低減する。
【０１０２】
漏れ磁束の利点を最大とするために、出力インダクタＬ2が図３４ａにおいて示されるようなものである側に、小さな空気間隙が配置される。この空気間隙の配置によって、結果として巻線Ｌ1およびＬmと結合される漏れ磁束の大半および巻線Ｌ2と結合する小さなまたは無視できる漏れ磁束が得られ、その結果、図３４ｂに示されるような巻線Ｌ1およびＬmの側に大きな漏れインダクタンスＬLを備える等価回路モデルが生じる。巻線Ｌ1とＬmとの間の小さな漏れは、この分析においては無視されてモデルが簡略化され、主な効果に焦点があてられることに注意する。それ故、同一の電圧ｖL1＝ｖLm＝ｖmで例示される巻線Ｌ1およびＬmが、図３４ｂのモデルにおいて１つの巻線に併合される。ＬLおよびＬM（ＬMは、インダクタＬmの磁化インダクタンスであり、ここでＬm＝ＬL＋ＬMである）からなる電圧分割器は、誘導分割器比ｒ＝ＬM／Ｌmによって入力電圧ｖmを電圧ｒｖmにステップ・ダウンする。それ故、ｒ＝０．８およびＤ＝０．８に対して図３４ｃのモデルにおける入力および出力ＡＣ電圧は同一であって、ゼロのネットＡＣ電圧を等価漏れインダクタンスＬe＝ＬL‖ＬMに提供し、それ故、結果として出力インダクタにゼロのリプル電流を生じる。
【０１０３】
同時に、この構造の合計空気間隙が非常に小さいために、入力側の残留リプル電流もまた低減されるが、それは中間インダクタのインダクタンスＬmが非常に大きいからである。したがって、出力インダクタにおけるゼロのリプル電流、並びに中間インダクタＬmにおける非常に小さなリプル電流の双方が同時に達成される。さらには、入力インダクタＬ1および中間インダクタの同一の電圧のために、リプル電流はまた、中間インダクタ巻線に導かれ、それ故、結果として、この整合条件の下で得られる図２７の電流波形において例示されるように、入力および出力インダクタの双方においてほとんどゼロのリプル電流を、並びに中間インダクタにおいて小さな残留リプルを生じる。この漏れ磁束によってまた、巻線Ｌ1およびＬmを備える磁心レッグにおいて二次ＤＣ磁束がもたらされ、それ故、そのレッグにＤＣバイアスを確立する。そのレッグの断面を増大することにより、前記レッグにおけるＤＣ磁束密度を低減できる。
【０１０４】
ＡＣ電圧をよりよく整合させるために、出力インダクタ巻線の巻数もまた巻数Ｎからわずかに変えることができ、それは、既に存在する小さな空気間隙が、小さなＤＣアンペア回数の不整合を許容できるからである。
【０１０５】
（出力インダクタ・リプル電流の評価）
図３４ｄのモデルから、出力リプル電流は明らかに、非常に小さな等価漏れインダクタンスＬeに依存しており、出力インダクタの大きなインダクタンスＬ2には依存していない。したがって、リプル電流の大きさは、動作負荷比がゼロのリプル条件から離れるとき、急速に増大するように見えるであろう。しかしながら、これが本ケースでは無い。等価漏れインダクタンスＬeが、小さな値であるにもかかわらず、それにかかる電圧は、完全な出力電圧Ｖではなく、図３４ｄにおけるように小さな不整合電圧であって、それは下式で与えられる、負荷比Ｄでの最大出力インダクタ・リプル電流についての公式で定量化される。
Δｉ2M＝（Ｄ−ＤZR）ＶＴS／Ｌe    （２０）
ここで、ＤZRはゼロのリプル電流が得られる負荷比であり、Ｖは規制される出力ＤＣ電圧であり、ＴSはスイッチング期間であり、Ｌeは出力インダクタの側に反射される等価漏れインダクタンスである。明らかに、電圧不整合は、（Ｄ−ＤZR）Ｖによって与えられ、出力ＤＣ電圧の一部分に過ぎない。出力インダクタ巻数が調整されるならば、ゼロのリプル電流についての負荷比を、磁心において増大したＤＣ磁束および小さな空気間隙の導入でいくらか打ち消してＤZR＝０．５へと移すことは比較的容易である。４０Ｖから６０Ｖへの入力電圧の変化（１：１．５のダイナミック・レンジ）が必要であるならば、これは、０．６から０．４への負荷比の変化に対応する。それ故、式（２０）は、Δｉ2M＝０．１ＶＴS／Ｌeへと変形され、そこでは、電圧不整合は出力ＤＣ電圧の１０％である。例えば、１００Ｗの変換器が、Ｖ＝５ＶでＴS＝１０μｓｅｃ（１００ｋＨｚのスイッチング周波数）について規制されるならば、Ｌe＝１μＨに過ぎない非常に小さな等価漏れインダクタンスでさえ、結果として５Ａの最大リプル電流を受け入れるものとなる。変換器は、飽和せずに、４０Ａ、６０Ａ以上の高ＤＣ負荷電流を送信することができるので、このリプル電流は、比較的小さく全体の効率にほとんど影響をもたらさない。
【０１０６】
本発明のさらに別の実施例が、図３５ａに示されており、そこでは、出力インダクタ巻線が中間インダクタおよび入力インダクタの巻数に関して調整され、中間インダクタと出力インダクタとの２：１の巻数比について、図３５ｂに示されるようにＤ＝０．５でゼロのリプル電流が得られるものとなる。図３５ｂにおいてｖEXT＝Ｄｖmが、線形関数としてプロットされ、一方ｖIND＝０．５ｖmが、図３５ｂにおいて一定の点線であり、それは中間インダクタと出力インダクタとの２：１の比が用いられるからである。Ｄ＝０．５でのそれらの交点は、誘導されたＡＣ電圧ｖINTと印加されたＡＣ電圧ｖEXTとの整合を示し、それ故、ゼロ電流を示す。同一の巻数が明らかに、以下で記述されるように用いられていないので、ゼロのＤＣ磁束の特長が失われ、部分的なＤＣバイアスの打消しが有効である。それにもかかわらず、なおもこれによって、この場合におけるような引き算よりもむしろＤＣアンペア回数が加算される従来の設計から空気間隙が実質的に低減されることになり、また、入力および中間インダクタにおけるリプル電流の実質的な低減が得られる。ＤＣ変圧器の実現は、図３５ａにおけるようなものである。図３５ｂに示されるように、そのような配置では、出力インダクタにおいてＤ＝０．５の動作点近くにゼロのリプル電流が配置される。そのような配置の主な利点は、２：１の電圧範囲に対して出力インダクタでの最大のＡＣ電圧不整合は、最大で出力ＤＣ電圧の１／６である。アプリケーションによっては、磁心の固有漏れインダクタンスで十分であって、結果として、負荷比Ｄ＝１／３から負荷比Ｄ＝２／３までの、または２：１の変換比の、動作範囲の両端でリプル電流が受け入れ可能となる。
【０１０７】
出力インダクタＡＣリプル電流を低減する別の代替のものは、図３６ａに示されるように、外部インダクタＬEXTを加え、一方ＤＣ変圧器が同一巻数Ｎで作られることである。図３６ｂにおけるさらに別のオプションは、図３５ａの巻数比の調整と図３６ａの外部インダクタの双方を組み合わせるものである。いずれの場合でも、リプル電流は、ＤＣ変圧器の磁心に固有の漏れインダクタンスに等しい小さな外部インダクタＬEXTを加えることによって、半分に低減できる。そのようなインダクタは、ＡＣボルト−秒の要件を低減しており、それは、それが、中間インダクタの合計ＡＣ磁束の１６％のみの影響を受けるからであるということに注意する。さらには、そのインダクタンス値は、出力インダクタのインダクタンスの１０％というように、一部分のみであることが必要である。これは、ずっと小さい磁心およびそのような外部インダクタの相対的に無視できる銅および磁心損へと直接に転換する。そのようなものを実現する別の利点は、次に記述するように、高い設計の目的が、特別なカスタム磁心に依存することなく、標準の磁心サイズを満たすことができるというものである。
【０１０８】
本発明のさらなる実施例（図３７ａおよび図３７ｂに示される）は、２：１または４：１でさえもあるような入力電圧の変化の広い範囲にわたって出力電圧の規制が必要であり、さらに出力でリプル電流を低減することもまた必要であり、効率の向上およびさらなるサイズの低減が望まれるアプリケーションに特に適する。図３７ａに概念的に、かつ図３７ｂのカスタム磁心において示されるＤＣ変圧器は、巻線が無く、磁束路に大きな空気間隙を備える追加の漏れ磁気レッグを有しており、主磁束路からＡＣ磁束をいくらか逸らし、出力インダクタ巻線に誘導されるＡＣ電圧を、変換器によって外部から同じ出力インダクタ巻線ｖEXT＝Ｄｖmに印加されるＡＣ電圧と同じ値に低減する。例えば、選択された公称動作負荷比がＤ＝０．７であるならば、主磁束の３０％がこのレッグにバイパスされるように漏れレッグを設計するであろう。そして、出力インダクタに誘導される電圧が、中間インダクタＬmのＡＣ電圧の７０％となり、それはまさに、変換器のスイッチング動作によって同じ出力インダクタの巻線に外部から印加されるＡＣ電圧に、この誘導電圧を整合させるのに必要なものであり、それ故、出力インダクタにおいてゼロのリプル電流を得る。漏れレッグはまた、合計漏れインダクタンスを実質的に増大させ、それによって、負荷比Ｄが公称値とゼロのリプルの場合から遠ざかるとき、出力リプル電流を低減する。
【０１０９】
主ＡＣ磁束路からの必要なＡＣ磁束のダイバージョンは、図３７ａの概念的なカスタムＤＣ変圧器の磁心に例示されるように、漏れ路において比例して大きな空気間隙を用いることによって容易に達成することができる。この漏れレッグにおけるより小さなＡＣ磁束のために、それはより小さな断面でも作ることができ、それによって、主磁束路におけるものに関して漏れ路で必要とされる空気間隙が更に増大される。変換器によって課せられる電圧に整合するよう出力インダクタ巻線に誘導される電圧を低減する代替の方法は、出力インダクタ巻線の巻数を低減することである。これは、より高い出力電圧に特に有用であり、ここで、巻数は大きい。いずれの方法も、漏れレッグを実現し、巻数の数を低減し、またはその双方を組み合わせて、ＤＣ磁束の不均衡をいくらか生じさせる。したがって、完全なＤＣ磁束の打ち消しは無く、ネットＤＣバイアスがいく分導入される。実際に実現すると、漏れレッグは、図３７ｂの実際のカスタムＤＣ変圧器磁心に示されるように、ＤＣ変圧器磁心構造の合計容量をわずかに増大させ、そこでは、ある実際の設計の漏れレッグは、合計磁気容量のおよそ１５％のみを占める。
【０１１０】
本発明の更に別の実施例が図３８に示されており、そこではＤＣ変圧器は多重ループＥＥ磁心構造を用いて構築される。上記のように入力インダクタおよび中間インダクタは同じレッグに並べて配置され、それは、図３８に示されるようにＥＥ磁心構造の中心レッグであり、等しい巻数Ｎを有する。出力インダクタは、同じ巻数Ｎを備え、それぞれのＡＣ電圧が加えられるように直列に接続される２つの巻線に分割される。そしてこれらの出力インダクタ巻線の各々は、ＥＥ磁心の別々の外部磁気レッグに配置され、双方の外部磁気ループにおけるＤＣ磁束がゼロとなることを可能とするようにドットの付いた一端を位置付ける。それ故、前述のように、空気間隙のない磁心が用いられる。ＥＥ磁心構造の主な利点の１つは、等価単一ループＵＵ磁心構造と比較して、漏れインダクタンスが更に増大され、リプル電流が更に低減されるというものである。別の実際的な利点は、巻線を備えて組み立てられたＥＥ磁心が、ＵＵ磁心よりも実質的に低いプロフィールを有する傾向があるというものである。
【０１１１】
本発明のユニークな利点を利用し、その主要な特長が関係式（７）および（８）の認識に基づくものとして、ＤＣ変圧器の他のバリエーションが当業者により想到されるかもしれない。これらのバリエーションは、本発明の開示に基づく代替のものを拡張したに過ぎない。
【０１１２】
（絶縁された拡張例）
実際のアプリケーションの大半において、入力ＤＣ源と出力ＤＣ負荷との間のガルバーニ絶縁が、安全上の理由かまたはシステム上の観点からしばしば必要とされる。一旦変換器のガルバーニ絶縁されたバージョンが得られると、更なる利点が生じ、例えば、出力ＤＣ電圧が変圧器の巻数比でステップ・アップまたはステップ・ダウンできたり、負並びに正のＤＣ出力電圧を提供できたり、異なるＤＣ電圧および極性を備える多重出力が容易に得られたりする。
【０１１３】
しかしながら、非絶縁ＤＣ−ＤＣ変換器の存在によって、ガルバーニ絶縁の等価物が存在するということは全く保証されない。事実多くの非絶縁変換器は、ガルバーニ絶縁の拡張例を有さない。それを有するものも、実際にはむしろフォワード変換器のような明白ではない拡張例であって、それは、図１ａの従来技術のバック変換器から得られる。しかし、従来技術のフライバック変換器のような他の変換器は絶縁バージョンを有しており、それらは単に、非絶縁バージョンのインダクタを絶縁変圧器と置き換えることによって得られる。本発明もそのカテゴリーに属する。本発明の非絶縁バージョンの１つが図３９ａに示される。
【０１１４】
図３９ｂの対応する絶縁の拡張例は、単にもとの中間インダクタを、一次および二次巻線双方について同じ巻数Ｎを備える絶縁変圧器で代用し、一方同様に同じ巻数Ｎを備える入力および出力インダクタ巻線を保持することによって得られる。したがって、図３９ａの非絶縁変換器の全ての特性は、図３９ｄの絶縁の等価物に受け継がれる。
【０１１５】
次の修正例は、絶縁変圧器を用いて、図４０ｂの本発明の別の実施例において示されるような二次対一次巻数比Ｎ2：Ｎ1によって更にＤＣ電圧を拡大縮小（スケーリング）するものであり、それによって、出力ＤＣ電圧は下式に変えられる。
Ｖ2＝ＤＶgＮ2／Ｎ1    （２１）
【０１１６】
非絶縁変換器が電圧ステップ・ダウン機能のみを可能としていた一方で、図４０ｂの絶縁の拡張例は、ステップ・アップ並びにステップ・アップ／ステップ・ダウン機能をも可能とする。多くのアプリケーションはまた、非常に大きなステップ・ダウンが必要とされ、例えば、整流ＡＣラインが一次ＤＣ源として用いられるとき、５Ｖ、３．３Ｖ、およびそれ以下といった低い電圧出力が必要とされる。そのようなアプリケーションにおいて、変圧器の巻数比を通しての追加の電圧ステップ・ダウンが必須であり、ガルバーニ絶縁の特長もまたそうである。
【０１１７】
図４０ｂの絶縁の拡張例はここでまた、空気間隙のない絶縁ＤＣ変圧器を含み、それは前述のように変換器の一体化部分であるということに注意することが重要である。ガルバーニ絶縁を提供しない図２７のＤＣ変圧器からこの磁気構造を区別するために、この新しい磁気構成要素は、絶縁ＤＣ−ＤＣ変圧器または単に絶縁ＤＣ変圧器と名付けられ、それは、それがガルバーニ絶縁を提供するからである。単一ループ磁心における合計ＤＣ磁束はゼロであり、そうであるので、図４０ｂに示されるように、入力インダクタの巻数Ｎ1は一次巻線の巻数ＮPと同じであり、かつ出力インダクタの巻数Ｎ2は二次巻線の巻数ＮSと同じであって下式のようになる。
ＮP＝Ｎ1  かつ  ＮS＝Ｎ2    （２２）
【０１１８】
式（２２）が、如何なる負荷比ＤについてもＤＣ磁束を完全に打ち消すための実際に必要で十分な条件であることをここで証明する。状態１の時間インタバルの間に、絶縁変換器は、図４１に示される回路モデルに変形し、そこでは、絶縁変圧器が、その磁化インダクタンスＬmと二次から一次への巻数比ＮS：ＮPを備える理想変圧器とでモデル化される。負荷電流ｉ2は、巻数比ＮS／ＮPによって一次側に反射され、下式で与えられるｉ2’となる。
ｉ2’＝（ＮS／ＮP）ｉ2    （２３）
ノードＡにおける電流の和が、結果として下式になる。
ｉS'1＝ｉ1＋ｉm−ｉ2’    （２４）
前述のように、ＩS'1＝０であるので、式（２１）および式（２２）から下式を得る。
Ｉ1＋Ｉm＝（ＮS／ＮP）Ｉ2    （２５）
【０１１９】
ここで、合計ＤＣアンペア回数を求める。ＤＣアンペア回数の寄与率を計算する目的で、絶縁変圧器は、巻数ＮPおよびＤＣ磁化電流Ｉmを備える磁化インダクタンスＬmによって表すことができ、それ故、絶縁変圧器のＤＣアンペア回数の寄与率は、ＮPＩmである。中間インダクタおよびそれを置き換えた絶縁変圧器のドットの付いた一端は、同じものに保たれているので、絶縁変圧器ＤＣアンペア回数は、入力インダクタＤＣアンペア回数に加わり、一方出力インダクタのＤＣアンペア回数は、減算して、式（２３）を用いて、結果として下式で与えられる合計ＤＣアンペア回数が得られる。
ΣＮＩ＝Ｎ1Ｉ1＋ＮPＩm−Ｎ2Ｉ2＝（Ｎ1−ＮP）Ｉ1＋（ＮS−Ｎ2）Ｉ2    （２６）
式（２６）は、以下の２つの等式が同時に満たされるならば、かつ満たされさえすれば、如何なる電流Ｉ1およびＩ2についてもゼロである。
Ｎ1−ＮP＝０  かつ  ＮS−Ｎ2＝０    （２７）
上式は、式（２２）によって仮定されたのと明らかに同じである。それ故、条件式（２２）または（２７）は、絶縁ＤＣ変圧器においてＤＣアンペア回数を完全に打ち消すのに必要でもあり十分でもある。ゼロのネットＤＣアンペア回数を保つために、出力インダクタと入力インダクタの巻数の比が、絶縁変圧器の二次と一次の巻数の比と整合することが必要であるだけでなく、実際ずっと厳しい条件が必要であり、それは、絶縁変圧器の一次巻線の巻数と入力インダクタの巻数とが等しく、また絶縁変圧器の二次巻線の巻数と出力インダクタ巻数とが等しいことである。式（２６）および式（２７）からのＤＣアンペア回数打消し条件により、空気間隙は、完全に除去されるか、または通常の解決法と比べてある大きさのオーダーで低減される。
【０１２０】
別の観点から見ると、結合インダクタ・カク変換器のような結合インダクタを使用する前述の従来技術の変換器においては、出力と入力のインダクタの巻数比を絶縁変圧器の二次と一次の巻数比に整合させるのみで十分であったが、それは、結合インダクタがＡＣ電圧の整合とのみ関係しており、ＤＣアンペア回数の打ち消しとは関係していなかったからである。絶縁ＤＣ変圧器の場合において、ＡＣ電圧の整合に加えて、追加の要件はまた、ＤＣアンペア回数の打ち消しを有することである。後者が起こるためには、巻数比だけではなく、絶対巻数が、式（２２）によって整合されなければならない。
【０１２１】
さらには、この結果の式（２２）もまた、入力インダクタにおいて低リプル電流とするのに望ましい。入力インダクタおよび絶縁変圧器の一次側におけるＡＣ電圧は、同一であることに注意する。ここで、入力インダクタと絶縁変圧器の一次側とに同じ巻数が用いられるので、同じボルト／巻数が保たれ、それ故、それらの直接の１：１結合がもたらされる。したがって、ＡＣ電圧の完全な整合によって、小さな漏れインダクタンスでさえ、結果としてほとんどゼロのリプル入力インダクタ電流を生じ、導通したＥＭＩノイズの実質的な低減が、入力インダクタにおいて巻数をわずかに増やすことによって達成される。この増加によるＤＣ磁束の不均衡は無視できる。これは、動作負荷比Ｄの広い範囲にわたって成り立つ。
もちろん、特別な関係式（２２）を演繹的に仮定するならば、式（２５）によって、ＤＣアンペア回数の打消しが成り立つことが直接証明される。しかしながら、それは、式（２２）が十分条件であることを証明しているに過ぎず、同じ条件式（２２）がまた、同様に必要条件でもあることを明らかにするものではない。ＤＣアンペア回数の打ち消しはまた、図４０ｂの絶縁ＤＣ変圧器における瞬間のアンペア巻数波形によっても表示される。
【０１２２】
これによって、変圧器がＤＣバイアス電流Ｉmを有することを証明する代替の方法が得られるが、変圧器の磁化インダクタンス・モデルを取り消す必要はなく、その条件を図４０ｂの変換器および特別な場合Ｎ1＝Ｎ2についての図４０ａに表示されるような一次および二次巻線電流から直接見ることのみが必要である。一次巻線は、直列にキャパシタＣ1を有し、それは、一次電流ＡＣのみを作り、一次巻線で如何なるＤＣバイアスが生成されるのも防止する。しかしながら、二次巻線の電流は、相補出力スイッチＳ’2がＯＦＦのときのゼロ電流レベルとスイッチＳ’2がＯＮのときの負荷電流Ｉ2との間のパルス電流スイッチングである。このパルスの平均は、（１−Ｄ）Ｉ2に等しく、それはまた、式（６）からＩmでもある。それ故、ＤＣバイアスＩmは、完全に二次側変圧器の巻線によって生成される。
条件式（２２）のもとで、この場合の絶縁変圧器は、如何なる動作負荷比についても、すなわち如何なる入力ＤＣ電圧Ｖgおよび如何なるＤＣ負荷電流Ｉ2についても、正しいＤＣバイアス電流Ｉmのみを提供し、絶縁ＤＣ変圧器の単一ループ磁心においてゼロのＤＣアンペア回数が得られるようにする。それ故、非常に制限されてはいるが、非常にはっきりと単一ループ磁心の周りの巻線の巻数（２２）および位置づけを選択した絶縁ＤＣ変圧器が、本発明の先例のない性能の根幹にある。変換器の構成の多くの変形例によって、必要とされるＤＣ電流並びに必要なＡＣ電圧が巻線に提供され、電流方向および電圧極性がはっきりと定められ、それぞれの巻線のドットの付いた一端として参照されるものとされ、絶縁または非絶縁ＤＣ変圧器が、予見されるとおりに機能し、記述されたのと同じ性能の向上を提示するものとされる。
【０１２３】
図２７の非絶縁ＤＣ変圧器について前述のように、絶縁ＤＣ変圧器が、絶縁ＤＣ変圧器の巻線接続をよりよく視覚化するだけのためであって実際の巻線の配置を指示しない、図４０ｂにおけるような巻線の配置をもって示された。図４２は、そのような相対的な配置を示す。前述のように、入力インダクタと絶縁変圧器とは並んで配置され（それらの間にいくらかの漏れを促すため）、一方出力インダクタは、ＵＵ磁心構造の反対のレッグに配置されて、実質的に変圧器と出力インダクタとの間の漏れを増大するということに注意する。最後に、絶縁変圧器の一次および二次巻線が図４２に示され、それらの間の漏れインダクタンスを最小限化するように交互配置され、そのように緊密な結合を持つあらゆる他の絶縁変圧器と同じ技術が用いられている。
【０１２４】
新しい磁気構成要素として絶縁ＤＣ変圧器は、図３０の非絶縁の等価物と同じ特性を有しているが、それが追加のガルバーニ絶縁および電圧拡大縮小能力をもたらすという点が例外である。絶縁変圧器は、その磁化インダクタンスで表され、それはドットの付いた一端に流れ込むＤＣ電流Ｉmを担持し、図４３ａに示されるように巻数Ｎ1を有することに注意する。それ故、絶縁ＤＣ変圧器は、図４３ｂに例示される新しいシンボルで表すことができ、そこでは磁化電流Ｉmと入力インダクタ電流Ｉ1が単一の入力ＤＣ電流源Ｉm＋Ｉ1で結合される。
【０１２５】
（代替の絶縁変換器構成）
丁度図３９ａの非絶縁変換器を図３９ｂのその等価物へと変換したように、ここで図３２ａ乃至図３２ｌの変換器の中間インダクタを、それらの絶縁の等価物を得るために絶縁変圧器と置き換えることができる。しかしながら、すべての非絶縁変換器の変形例がそれらの絶縁の等価物を有するものではないことに注意する。例えば、図３２ｄおよび図３２ｉは、そのようなステップの後もなおガルバーニ絶縁を有するものではなく、それは、補助キャパシタＣと補助入力スイッチＳ’1とからなる枝が、一次側の１つの回路ノードと二次側の別の回路ノードとの間に接続されるからである。それ故、これらの変換器構成を除いた後もなお図１１ａおよび図１１ｂの基礎的な非絶縁変換器と等価なものが多数可能である。基礎変換器の絶縁の等価物のいくつかが図４４ａ乃至図４４ｈに示されている。図４４ｇおよび図４４ｈの変換器において、補助キャパシタＣと相補入力スイッチＳ’1を備える枝が、完全に二次側にあることに注意する。それ故、この枝が一次側にあったときの元の利点が失われており、すなわち変圧器漏れインダクタンスに蓄積されるエネルギーが回復されないで失われ、結果として全体の効率が低減される。さらには、この余分のエネルギー損失が、入力ＭＯＳＦＥＴスイッチのドレイン−ソース電圧の減衰していないまたは非常にわずかに減衰した呼び出し信号として提示される。そしてこれが、このデバイスにおける高電圧スパイクとそのより高い定格電圧並びにずっと増大した放射ＥＭＩノイズをもたらす。
【０１２６】
図３２ｆの非絶縁構成においては共通接地がないが、これは図４４ｅの絶縁の等価物において解決されており、そこでは変圧器の一次側が浮遊している一方でソースおよび負荷は別々の接地を有する。この構成は、一次側のスイッチを図４８に示されるようなハイ側の構成におけるＮチャンネルＭＯＳＦＥＴデバイスで実現することができ、一方補助キャパシタＣは、式（１４）によって与えられるようなより低い定格電圧Ｖbを有するという追加の利点を有する。同じ利点が図４４ｆの絶縁構成においても保持され、それは図３２ｋのその非絶縁の等価物の絶縁バージョンである。図３２ｇの変換器の絶縁の等価物は、ここでは最上レッグにある入力キャパシタＣ1を除いて、図４４ａの絶縁変換器と同一である。明らかに双方の変換器は、相互を自明な範囲で修正したものである。
【０１２７】
丁度非絶縁の場合が等価の変圧器を用いて文字通り何百もの変形例が得られたように、単に中間インダクタを絶縁変圧器で置き換えることによって、等しく多数の絶縁変換器が得られる。これらのうちほんの２、３のものだけが、図３２ｄおよび図３２ｉの変換器について説明されたような絶縁を有さないことが分かる。絶縁変圧器の挿入によって、図１１ｂの基礎的な新しい非絶縁変換器の基本的な特性は変わらなかった。したがって、非絶縁変換器に関して長く記述されたＤＣ変圧器のすべての磁気回路の実現は、絶縁の等価物に等しく適用可能である。例えば、図３６ａに示されるような出力インダクタと直列に外部インダクタを加えて、結果として図４５の絶縁の等価物と同じ利点を生じるものとすることができる。図４６の絶縁変換器は、図３７ａのその非絶縁の等価物と同じ方法で磁気漏れレッグを用いて実現される。最後に空気間隙の無いＥＥ類似磁気構造が、図３８の非絶縁の等価物におけるのと同じ方法で図４７の絶縁変換器において実現される。
【０１２８】
前述から、絶縁変圧器を挿入することによって、変換器の基本的な動作または主要な特長および性能特性が変わらなかったことは明らかである。しかしながら、相補入力スイッチおよび補助キャパシタを備える枝が一次側と二次側との間に位置付けられるこれらの変形例は、除外されるべきである。そうはいっても、図４０ｂの本発明の絶縁の拡張例にはいくつかの追加の実施例があり、それらは非絶縁の構成においては利用できないか、新しい面白い特長を有するかする。図４８に示されているのは、図３８ｅの４つのすべてのスイッチがＮチャンネル半導体ＭＯＳＦＥＴスイッチング・デバイスと置き換えられる絶縁変換器の実施例である。一次側のスイッチは、ハイ側の駆動ＩＣ回路を使うことができるように接続されており、それははっきりした実用上の利点である。同様に二次側のＭＯＳＦＥＴスイッチング・デバイスは、双方ともエミッタが接地されたＮチャンネルＭＯＳＦＥＴであり、結果として二次側のＭＯＳＦＥＴスイッチング・デバイスを実際に直接駆動するものとなっている。補助キャパシタＣは、同時にそれが低いＤＣ定格電圧を有する位置にあることにもまた注意する。
注意：スイッチＳ’1とキャパシタＣからなる枝が入力インダクタＬ1と並列に接続されるならば、キャパシタＣの電圧はさらに低くなる。しかしながら、この解決法においては、入力電流はこの枝を流れる電流プラス入力インダクタ電流を含み、それ故に、もはやリプル無しのものとはならない。
【０１２９】
入力スイッチの負荷比を調節する駆動および制御回路が一次側にあるならば、二次側のＭＯＳＦＥＴスイッチは、駆動に幾分かの問題を提示し、すなわち双方の対応する駆動信号が一次側から二次側へと送られなければならず、駆動制御が分離されなければならない。さらには、一旦駆動信号が二次側に提供されると、二次側の駆動回路のための駆動電力もまた提供されなければならず、それは結果として複雑で費用のかかる解決を必要とする。それ故、二次側のスイッチを「自己駆動」できるならば、はっきりとした実用上の利点となり、それは、制御もしくは電力回路構成素子をなんら追加することなく正しい駆動を行うように現存のスイッチング変換器回路を用いることができるということである。そのような「自己駆動」の構成の１つが、図４９ａに表示される本発明の別の実施例に備えられる。変圧器の二次側は、接続が図４９ａにおけるようになされているならば、正しい駆動波形を既に提供しており、すなわち、出力ＭＯＳＦＥＴスイッチＳ2のゲートが相補出力ＭＯＳＦＥＴスイッチＳ’2のドレインに接続され、一方相補出力ＭＯＳＦＥＴスイッチＳ’2のゲートが出力ＭＯＳＦＥＴスイッチＳ2のドレインに接続される。それ故、一次スイッチング・デバイスをＯＮおよびＯＦＦとすることで、出力ＭＯＳＦＥＴスイッチング・デバイスを駆動するための正しい駆動波形が、変圧器の二次側で自動的に生成される。それ故、複雑な駆動および制御回路が除去される。
【０１３０】
本発明の別の「自己駆動の」実施例が図４９ｂに示されており、そこでは、追加の駆動巻線が、絶縁ＤＣ変圧器の同じ磁心に巻かれている。各駆動巻線の巻数Ｎdおよび巻線の極性が、２つの出力ＭＯＳＦＥＴスイッチに最適の異なる位相の駆動を提供するように選択される。ここでもやはり複雑な駆動および制御回路が除去され、回路は大きく簡素化される。そのような回路の簡素化にもかかわらず、次の章で記述されるソフトスイッチングの利点の殆どを、このより簡単な駆動の実施においてなおも得ることができるということに注意すべきである。最後に、図４９ａの「自己駆動の」構成と比較して、図４９ｂの構成はより柔軟性があり、それは、駆動要件を最適化するように駆動巻数が選択できるからである。
【０１３１】
一旦絶縁変圧器が実施されると、多重出力を提供することができ、各々別々の出力を、図５０に例示されるような適当な変圧器巻数比によって拡大縮小できる。出力インダクタと第２出力の変圧器の二次側の巻数が同じである限り、ネットのＤＣアンペア回数はやはりゼロであることに注意する。それ故、ここでもやはり、空気間隙のない磁心は、この図５０の多重出力変換器に使用することができる。最後に、各出力は絶縁されているので、第２出力のための出力接地を適当に選択することによって、負極性の出力電圧を同様に得ることができる。絶縁が必要とされずまた正の入力電圧源から正の出力電圧極性が必要とされるいくつかのアプリケーションにおいては、自動変圧器が図５１に示されるような絶縁変圧器に取って代わる別の実施例を用いるのが有益である。如何なる自動変圧器の接続においても、一次および二次巻線が図５１のＮ1のようないくらかの共通の巻数を共有する。この構成は完全に絶縁されたバージョンよりも効率が良い。図５１に示されるように、巻数Ｎ2を備える唯一の巻線を自動変圧器に備える必要があり、それは、一次巻線が、巻数Ｎ1でタップを用いるに過ぎないからである。図５１に示される構成において、Ｎ2＞Ｎ1であり、巻数比は電圧のステップ・アップを提供する。しかしながら、Ｎ2＜Ｎ1（二次巻線は一次巻線でタップを用いる）のとき、更なる電圧ステップ・ダウンが得られる。更には、ＡＣ銅損が低減されるが、それは単一の自動変圧器の巻線もまたより低いＲＭＳ電流を有するからである。丁度絶縁変圧器の場合のように、出力ＤＣ電圧の更なる電圧の拡大縮小が得られる。ゼロの合計ＤＣアンペア回数もまた、絶縁の場合に類似する条件のもとで、図５１の自動変圧器の拡大例において保存されるということに注意し、即ち出力インダクタは自動変圧器の二次側と同じ巻数Ｎ2を有さなければならず、一方入力インダクタは、自動変圧器の一次側と同じ巻数Ｎ1を有さなければならない。
【０１３２】
（無損失スイッチングの詳細な説明）
（変換器の第４の基本特性）
入力スイッチ電流および相補入力スイッチ電流のユニークな形およびとりわけ２つの移行インタバルの各々の始めと終わりでのそれらの値によって、新規な無損失スイッチング方法が可能とされる。これらの値を確証するために、図５２に示される状態２のインタバルの間の変換器回路から、相補入力スイッチ電流の実際の形および特性を最初に測定する。変換器回路は３つの結合されるインダクタで示されるけれども、最初は３つのインダクタが結合されていないものとし、そしてその後、結合の作用を記述するものとする。
【０１３３】
３つのインダクタのＡＣ電圧の相対極性は、前記では３つのインダクタのドットの付いた一端を参照して確証された。図５２においてΔｉ1、ΔｉmおよびΔｉ2Pとして指示される３つのリプル電流は、ドットの付いた一端に流れ込んでおり、それ故それらは同時に同位相にある（状態１のインタバルの間増大し状態２のインタバルの間減少する）。図５２におけるノードＧ（接地）での３つのリプル電流の総和
0003665021.tif 000002
は下式をもたらす。
0003665021.tif 000003
ここで、Δｉ2P（ｔ）＝−Δｉ2（ｔ）であり、Δｉ2（ｔ）は前記で式（８）および式（１０）で定義される。この総和ｉΣ（ｔ）は、図５３ａに表示されている。しかしながら、相補入力スイッチ電流ｉS'1は、このスイッチが状態２のインタバルの間閉ざされるときのみ、この電流ｉΣ（ｔ）に等しく、また図５３ｂに表示されるような状態１のインタバルの間ゼロである。この波形の主要な特性は、状態１から状態２への移行で常に正の値ＩPにあり、状態２から状態１への移行で負の値ＩNにあり、ここでそれらの大きさは等しく、即ちＩP＝ＩNである。
【０１３４】
この波形の特長は、如何なる動作負荷比Ｄについても、如何なるＤＣ負荷電流Ｉ2についても、かつ３つの全てのインダクタ巻線が磁気的に結合されているときでさえも維持される。磁気結合は、ポテンシャルとして３つの巻線のいずれのリプル電流の位相を変えることもできる。ＤＣ変圧器についての前記の部分において、出力リプル電流がどのようにしてゼロに調整できるかが示されていた。そして、明らかに、出力リプル電流は、例えば、結合の調整に依存して同位相かまたは異なる位相かのリプルに位相を変えることができる。これによって、少なくとも、異なる位相のリプル電流の大きさが非常に大きくなって他の２つの同位相のリプル電流を圧倒するようになる可能性が高まり、そして、相補入力スイッチ・リプル電流を図５３ｂに示されるもの、すなわち、負のＩPおよび正のＩNを備えるものと異なる位相となるようにする可能性すらある。しかしながらこれは、磁気的に結合する回路の以下の基本的な特性のために不可能である。
【０１３５】
結合インダクタ構造の磁化インダクタンス・リプル電流は、インダクタ巻線の間のいずれの磁気結合についても、別々のインダクタ巻線の３つのリプル電流の総和と同一である。異なる結合は、個々のリプル電流の位相関係および大きさに影響するのみであって、それらの合計には影響せず、それは如何なる結合のもとでも不変のままである。
【０１３６】
それ故、たとえ１つか２つかの巻線のいずれかが異なる位相のリプル電流を生成するとしても、第３の巻線はそのような同位相のリプル電流を有し、３つ全てのリプル電流の合計はなおも同じであり続け、図５３ａに表示されるものと等しく、一方相補入力スイッチ電流は、図５３ｂに表示されるものと同じままである。これはまた、図５３ｂの波形の２つの電流ピークがそのように指示されているからであり、即ち、ＩPが正のピークを表し、ＩNが負のピークを表す。相補入力スイッチ電流のそのような不変特性の波形が、以下で記述される無損失スイッチング動作に必須であり、そしてこの新規な変換器の第４の基本特性と考えられる。
【０１３７】
（２入力スイッチの合成電流）
入力スイッチ電流ｉS1および相補入力スイッチ電流ｉS'1の方向は、図１１ｂの変換器において定義される。状態１のインタバルについての図２０ａの変換器モデルから、入力スイッチ電流ｉS1は、入力インダクタ電流ｉ1と中間インダクタ電流ｉmとの和に等しい。したがって、図５４ａに表示される入力スイッチ電流は、以下の顕著な特長を有する。
１．状態１のインタバルの始めに、それはＩmimと指示される正の値を有する。
２．状態１のインタバルの終わりに、それはＩmaxと指示されるより大きな正の値を有する。
相補入力スイッチの電流が図５４ｂに表示されており、以下の顕著な特長を有する。
１．状態２のインタバルの始めに、それはＩPと指示される正の値を有する。
２．状態２のインタバルの終わりに、それはＩNと指示される負の値を有する。
無損失スイッチング動作を理解するために特に重要なのは、入力スイッチ電流と相補入力スイッチ電流の和であり、それは、これからより簡単に参照するため特別な名称、合成電流が与えられる。合成電流ｉCC＝ｉS1＋ｉS'1が図５４ｃに表示されており、以下の顕著な特長を有する。
１．状態１と状態２との間の移行の間、それはＩmaxからＩPへと変わる。
２．状態２と状態１との間の移行の間、それは負のＩNから正のＩminへと変わる。
【０１３８】
上記移行の変化を強調するために、合成電流は移行の変化の間、太線で示されている。それ故（１−２）移行は、正の電流Ｉmaxで始まり正の電流ＩPで移行を終え、一方移行（２−１）は、負の電流ＩNで始まり正の電流Ｉminで移行を完了する。
【０１３９】
（変換器回路モデルおよび２つの移行インタバルの想定）
変換器のスイッチング動作を完全に理解し、ハードスイッチング動作を向上するために、２つの移行インタバル、すなわち（１−２）移行および（２−１）移行には、回路モデルが必要である。これらの回路モデルが図５４ｃの合成電流と一緒に用いられて、双方の移行の間の変換器回路の振る舞いを充分に記述する。第１次の分析について、移行インタバルは、状態１および状態２のインタバルに比べて短いので、以下の想定がなされる。
１．ＭＯＳＦＥＴトランジスタの制御可能なスイッチは、寄生容量および寄生ボディ−ダイオードと並列の理想スイッチとしてモデル化される。
２．すべての電流整流器（ダイオード）は、それらの寄生容量と並列の四分の一スイッチとしてモデル化される。
３．３つのインダクタＬ1、Ｌ2およびＬmのインダクタンス値は、充分に大きくて、移行インタバルの間、瞬間電流ｉ1、ｉ2およびｉmを一定に保つ。
４．容量Ｃ、Ｃ1およびＣ2は、充分に大きくて、スイッチング・サイクルを通してそれらにかかる電圧を一定に保ち、そしてそれ故に、移行インタバルの間もまた一定であって、それらのＤＣ電圧値に等しい。
【０１４０】
（共振インダクタの無い動作および停止条件）
まず出力スイッチおよび相補出力スイッチのための２つの電流整流器（ダイオード）を備え、共振インダクタを備えずに最も簡単に実施したものを図５５ａの変換器のように分析する。とりわけ、２つの移行インタバルの間の変換器動作が、制御可能なＭＯＳＦＥＴスイッチの間のデッドタイムによって作り出されたが、それらは双方とも、図５５ｂの波形に示されるような２つの移行の間はＯＦＦである。整流ダイオードは、以下に説明されるように２つの移行において驚くほど異なった動作をする。
【０１４１】
（１−２）移行は、入力スイッチＳ1がＯＦＦとなる瞬間ｔaに始まり、瞬間ｔbでの滑らかな切り替わりを特徴とし、そこでは２つのダイオードが、明らかに変換器回路の条件に反応して実際的に同時にかつ自動的にその前の状態から切り替わる（ＣＲ2がＯＦＦとなり、ＣＲ’2がＯＮとなる）。続いてこれによって、入力スイッチの寄生容量が、入力スイッチ電圧が瞬間ｔcでＶCに到達するまでさらに充電され、そして相補入力スイッチの寄生容量が、ゼロ電圧に到達し、その寄生ボディ−ダイオードがＯＮとされて移行を完了するまでさらに放電される。図５６ｂの中間インダクタ電圧波形ｖABは、その電圧レベルがＶgだけずれていることを除いて、入力スイッチ電圧波形と同一であり、結果として瞬間ｔbでゼロの電圧を生じる。
【０１４２】
（２−１）移行の間、質的に異なる振る舞いが生じる。（２−１）移行は、相補入力スイッチＳ’1がＯＦＦとされる瞬間ｔ1に始まる。中間インダクタ電圧は、瞬間ｔ2でゼロとなる。しかしながらこのとき、中間インダクタ電圧は、瞬間ｔ2のゼロ電圧レベルで「停止し」、それ故、図５５ｂの中間インダクタの平坦なゼロ電圧レベルによって示されるように、双方のダイオード整流器をＯＮに保つ。対応して、入力スイッチは電圧Ｖgで停止する。明らかに、中間インダクタ電圧がゼロに到達する瞬間のダイオード条件の自動的な切り替わりは、次の節のモデルで説明されるように防止される。この停止は、有用な機能を有しておらず、瞬間ｔ3で入力スイッチをＯＮとすることによって終結されなければならない。続いてこれによって、入力容量Ｃ1の反対のバイアス電圧Ｖgが、相補整流器ＣＲ’2にかけられ、図５５ｂの波形に示されるように、それはＯＦＦとされる。明らかに入力スイッチは、それにかかる電圧ＶgでＯＮとされ、それは結果として、特により高い入力電圧についてかなりのハードスイッチング損を生じる。さらには、入力スイッチはまた、好ましくは瞬間ｔ2でＯＮとされ、「停止」インタバルを取り除くことができるものとされる。
【０１４３】
（滑らかな（１−２）移行およびそのモデル化）
入力スイッチの電圧と相補入力スイッチの電圧との間の以下の基本的な関係が、状態１および状態２のインタバルの間のみならず（１−２）および（２−１）移行インタバルの間も成立する。
ｖS1（ｔ）＋ｖS'1（ｔ）＝ＶC    （２９）
（１−２）移行インタバルの間、無損失スイッチの目的は、相補入力スイッチｖS'1の電圧をＶCのレベルからゼロへと低減することである。式（２９）から、入力スイッチの電圧は、同時にゼロからＶC電圧レベルに増大される。
【０１４４】
前述のモデル化の想定で、図５５ａの３つの全てのインダクタは、図５６ａのモデルにおけるような値ｉ1、ｉmおよびｉ2を備える定電流源と置き換えられ、また３つの全てのキャパシタは、安定状態の結果（５）から得られる対応するＤＣ電圧を備える定電圧源と置き換えられる。次のステップは、入力インダクタおよび中間インダクタのＤＣ電流源を組み合わせて、図５６ｂに示されるようなＩmaxに等しいものとすることである。入力スイッチと相補入力スイッチは、双方とも（１−２）移行の間ＯＦＦとされるが、それらはそれぞれの寄生容量ＣS1およびＣS'1で表される。入力スイッチと相補入力スイッチの寄生容量は、常に並列して効果的に作用している（一方が放電しており、他方が充電している）。したがって、それらは下式で与えられる等価容量Ｃrで置き換えることができる。
Ｃr＝ＣS1＋ＣS'1    （３０）
【０１４５】
（１−２）移行は、瞬間ｔaで入力スイッチがＯＦＦとされるとき始まり、それは結果として図５６ｂの等価回路モデルを生じる。ダイオード相補出力スイッチＣＲ’2がＯＦＦとされ、それ故に、細線で示されており、一方ダイオード出力スイッチＣＲ2がＯＮとされ、それ故、太線で示されている。ＤＣ源が短絡された図５７ａの簡略化モデルから分かるように、相補入力スイッチの寄生容量と相補出力スイッチの寄生容量は、図５７ｃに表示されるＩmax／（Ｃr＋ＣCR'2）で与えられる同じ速度で、相補出力スイッチの電圧が瞬間ｔ2でゼロに到達し、そしてこのＣＲ’2スイッチがゼロのスイッチング損でＯＮとされるまで放電する。図５４ｃの（１−２）移行での合成電流から、この移行での電流源は、その大きさがＩmaxからＩPへと変わって結果として図５６ｃの等価回路モデルを生じることを除いて、同じ方向を有する。電流源ＩPが如何にしてそのような方向で出力電流整流器ＣＲ2をＯＦＦとし、その寄生容量を充電するのかに注意する。図５７ｂに示されるようなＤＣ源が短絡されたこの等価回路の簡略化バージョンは、明らかに、如何にしてこの電流源が、出力ダイオード整流器の寄生容量を、ＩP／（Ｃr＋ＣCR2）で与えられる速度で、最後のＯＦＦ電圧ＶC−Ｖgに到達するまで充電し続けるかを示す。しかしながら、相補入力スイッチは、このより遅い速度で（そして入力スイッチ容量は、図５７ｃに点線で示されるような同じより遅い速度で充電する）、相補入力スイッチＳ’1の寄生ボディ−ダイオードがゼロのスイッチング損でＯＮとなるときにゼロの電圧に到達するまで放電する。結果として、（１−２）移行は、相補入力スイッチおよび相補出力スイッチの双方が、３つの寄生容量間で電荷を無損失に交換することによるゼロのスイッチング損で、ゼロの電圧でＯＮとなって完了する。しかしながらこれは、（２−１）移行についての場合ではなく、それは、次に示されるようにこの最も簡単な形において無損失で完了することはできない。
【０１４６】
（停止される（２−１）移行とそのモデル化）
まず、（２−１）移行の簡略化されたモデルが、図５８ａにおけるように開発される。図５４ｃから、合成電流は負であって、（２−１）移行の始まりでＩNに等しく、それでそれは、図５８ａにおけるようなＤＣ電流源ＩNとしてモデル化される。この電流源が、それが入力スイッチの寄生容量を放電し始めることができるように、如何にして既に正しい方向を有するのかに注意する。相補出力スイッチＣＲ’2がＯＮとされ、この電流源はまた、ＩN／（Ｃr＋ＣCR2）によって与えられる同じ速度で出力スイッチの寄生容量を放電する。入力スイッチ遮蔽電圧がＶCであるので、入力スイッチの寄生容量は、初期電圧ＶCから放電を始める。図５８ａの等価回路モデルから、移行インタバルの間の入力スイッチの瞬間電圧ｖS1と出力スイッチの瞬間電圧ｖCR2との間の基本的な関係は、下式で表される。
ｖS1＝ｖCR2＋Ｖg    （３１）
【０１４７】
したがって、入力スイッチ寄生容量が初期値ＶCから瞬間ｔ1で放電を開始するとき、式（３１）から、出力スイッチ寄生容量は、図５８ｄの波形に示されるようにより低い初期電圧レベル（ＶC−Ｖg）から同時に放電を始める。双方のキャパシタは、ＩN／（Ｃr＋ＣS2）という同じ速度で線形的に放電するので、出力スイッチ容量は、瞬間ｔ2でゼロ電圧レベルに放電し、そして出力整流器スイッチはＯＮとされる。その瞬間、入力スイッチの寄生容量もまた、より低い電圧レベルＶgへと放電され、結果として中間インダクタ電圧ｖABがゼロに等しくなり、それはゼロにとどまって出力整流器ダイオードをＯＮに、そして「停止する」状態に保つ。このとき、（１−２）移行におけるのと違って、相補出力整流器を自動的にＯＦＦとする機構が無いことに注意し、それは図５８ｂのモデルにおける電流源の方向がそのダイオードをＯＦＦとするのに必要なものと反対の方向であるからである。ここでもやはり、（２−１）移行での図５４ｃの合成電流から、合成電流は一旦出力スイッチがＯＮとされると負のＩNから正の電流Ｉminに変わる。図５８ｂに示されるようなその正の電流方向は、相補出力スイッチの寄生容量を、そのアノード端子が正となり、それは続いてそのダイオードをＯＮに保つように充電しようとするようなものである。明らかに、行き詰まりに到達し、そしてこの停止条件を破るために、外部制御動作が必要とされる。これは、時間ｔ3で入力スイッチをＯＮとすることによって提供され、それは、図５８ｃにおけるように、負の電圧源Ｖgを相補出力スイッチにかけてそれをＯＦＦとし、そしてこの移行をハードスイッチングの方法で完了する。明らかに、望ましい目的は、入力スイッチの寄生容量を完全に放電して、次の２つの章に示されるような無損失でゼロ電圧とする方法を見出すことである。
【０１４８】
（共振インダクタおよびソフトスイッチングを備える非絶縁変換器）
ハードスイッチング電圧を低減することに向けての第一のステップは、外部共振インダクタＬrを図５９ａにおけるような入力キャパシタと直列に導入することである。これが、（１−２）移行を無損失に保つ一方で、それはまた次に記述されるように（２−１）移行に大きな影響を与える。実際、第一の線形放電インタバルは、図６０ｃに示されるように共振インダクタが無いのと同じままである。図６０ａの等価回路モデルは、図５８ａのモデルと比べて追加の共振インダクタを有するが、電流源ＩNが、放電を支配しており、瞬間ｔ2で出力スイッチをＯＮとし、図５９ｂのモデルを結果として生じる。続いてこれは、結果として図５９ｃの簡略化されたモデルを生じ、そこでは共振インダクタＬrと共振キャパシタＣrが直列共振回路を構成し、その共振周波数ωrは、下式で与えられる。
0003665021.tif 000004
【０１４９】
共振回路内のＤＣ電圧源Ｖgの役割に注意する。共振回路（インダクタの抵抗または共振キャパシタのＥＳＲもしくはそれら双方）に何らかの損失があるならば、多数のサイクルの後、発振が停止し、共振キャパシタの電圧がＤＣ電圧レベルＶgに落ち着き、それはまさに、共振インダクタの無い先の場合に、入力スイッチの寄生容量の放電が停止された電圧レベルである。この直列共振回路の実際の合計抵抗は、実用上非常に小さく、実際には無視できる。したがって、入力スイッチ寄生容量の共振放電は、結果として図６０ｃの点線で例示されるような不減衰発振を生じ、ＤＣ電圧レベルＶgに中心を置く正弦波電圧発振を表示する。図６０ｃから、共振電圧発振がＶgレベル未満のハードスイッチング電圧を低減することができることは明らかである。共振発振の第一の四半サイクルによって、電圧は、Ｖrの量だけダウンされ、ここでＶrは正弦波電圧発振の大きさである。明らかにＶrがＶgと同じだけ大きくて入力スイッチの寄生容量を完全に放電することが望ましい。
【０１５０】
この大きさについての問題を解決するため、図５９ｃの共振回路は、時間ｔ2での発振の開始で次の２つの初期条件に従って解かれる。
ｖr（ｔ2）＝０    （３３）
ｉr（ｔ2）＝ＩN    （３４）
ここで、ｖr（ｔ）は、図５９ｃに示されるように、共振インダクタＬrにかかる電圧である。
【０１５１】
直列共振回路の解は、二次システムであり、一般に２つの基本的な成分、すなわちＤＣレベルＶgに加えての正弦波電圧成分と余弦波電圧成分とを有し、それ故、下式で与えられる。
ｖS1（ｔ）＝Ｖg−Ｖrｓｉｎωrｔ＋ｖr（ｔ2）ｃｏｓωrｔ    （３５）
ここで、式（３３）により第３の余弦波項が消え、式（３５）は、次のように簡略化される。
ｖS1（ｔ）＝Ｖg−Ｖrｓｉｎωrｔ    （３６）
ここで、正弦波発振の振幅Ｖrは、下式で与えられる。
Ｖr＝Ｒ0ＩN    （３７）
およびここで、Ｒ0は下式で与えられる共振回路の特性インピーダンスである。
0003665021.tif 000005
明らかに、図６０ｃに示されるように、入力スイッチは、それにかかる電圧が最初の極小に到達する瞬間ｔminに最も良くＯＮとなる。そうでなければ、ＯＮとなるのが、例えば振幅が最初の極大に到達するまで遅れるならば、ハードスイッチングの電圧は、Ｖg−Ｖrへと低減される代わりに、Ｖg＋Ｖrへと増大される。したがって、共振を用いて達成できる最小ハードスイッチング電圧Ｖhは、下式である。
Ｖh＝Ｖg−Ｖr    （３９）
【０１５２】
（共振放電の効力の評価）
以下に与えられ、また後で無損失スイッチング方法と比較され、および実験で用いられる典型的な高電圧の実用例は、
ＶC＝５７５Ｖ    Ｖg＝４００Ｖ    Ｌr＝２７μＨ    Ｃr＝２３７ｐＦ    ＩN＝０．２８５Ａ    （４０）
前述の式からこの数値例について計算することができ、
ωr＝１２．４５ＭＨｚ    Ｒ0＝３３９Ω    Ｖr＝９５Ｖ    Ｖh＝３０５Ｖ    （４１）
【０１５３】
したがって、上の例において、入力スイッチ電圧は、Ｖg未満のＶr＝９５Ｖだけ低減されて、結果としてＶh＝３０５Ｖのハードスイッチング電圧を生じる。しかしながら、共振電圧の振幅Ｖrを増大するよう変化し得る３つのパラメータがある。
【０１５４】
第一に、正弦波共振電圧の振幅は、リプル電流ピークＩNに比例して増加できる。例えば、リプル電流ピークＩNが４倍に増大されるならば、Ｖr＝３８０Ｖの電圧低減を得ることができ、結果としてＶh＝２０Ｖに過ぎなくなる。残念ながら、これはまた結果として、この大きなＡＣリプル電流による伝導損が、この大きなＡＣリプル電流によって１６倍増大することともなるので、それは実際にはこのソフトスイッチングによるスイッチング損の低減により得られた節約の大半を減少させる。
【０１５５】
第二に、正弦波共振電圧の振幅もまた、特性インピーダンスＲ0の増大に比例して増大され得る。しかしながら、これは、ずっと増大した必要な共振インダクタンスによって、スイッチング損の低減をより相殺する。例えば、前述の共振電圧のＶr＝３８０Ｖへの４倍の増大に整合するように、特性インピーダンスＲ0の４倍の増大が必要とされ、そして式（３８）から共振インダクタンスは、１６倍増大されなければならず、結果として高い共振インピーダンスによってさらなる損失を生じる。さらには、大きな外部共振インダクタが変換器のサイズを増大させ、またさらなる損失を引き起こし、それはこの方法によって得られた節約を再度低減する。
【０１５６】
第三に、式（３８）から、特性インピーダンスＲ0はまた、共振容量を低減することによっても増大することができる。しかしながら、これは既に、特定の高電圧スイッチングＭＯＳＦＥＴデバイスについての上記例で与えられた最小値であり、さらに低減することはできない。反対に後で記述されるように、入力スイッチにしばしば外部キャパシタが加えられて（１−２）移行をより長くするために共振容量を増大し、高速スイッチング・デバイスがその移行を干渉しないようにする。しかしながら、これは、特性インピーダンスを低減することによって（２−１）移行に反対の影響を及ぼすに過ぎず、それによって正弦波発振の振幅を低減する。
【０１５７】
（単一共振電圧成分の制限）
共振放電の減少される効力の根源は、一般式（３５）へとたどることができ、それは２つの共振電圧成分が存在することを指示していた。しかしながら、余弦波成分が消失し、それは共振放電が開始された時間ｔ2で、寄生キャパシタ電圧が既にＶgレベルへと低減されており、結果として共振容量Ｃrにゼロの初期電圧を生じていたからである。しかしながら、出力整流スイッチが瞬間ｔ2でＯＮとされるまで待たずに、その瞬間の前に出力スイッチをＯＮとしてしまうならば、共振放電の余弦波電圧成分が蓄積され、より有効な共振放電が可能となる。
【０１５８】
（無損失スイッチングを備える絶縁変換器）
図５９ａの非絶縁変換器は、図６１ａにおけるような１：１の絶縁変圧器を含むように修正される。この絶縁変換器の一次側に反映される絶縁変圧器の合計漏れインダクタンスは、共振インダクタの役割を果たすということに注意する。したがって、共振インダクタＬrは、絶縁変圧器の漏れインダクタンスＬをモデル化し、Ｌrを含む前述のすべての等式が漏れインダクタンスを備える絶縁変換器に等しく充分に適用される。別の特質は、出力スイッチＳ2に制御可能なＭＯＳＦＥＴが導入されていることであり、ここでそれは時間ｔ2の前であっても望みどおりにＯＮとすることができる。実際、図６１ｂに特別な場合が示されており、この出力スイッチは、相補入力スイッチがＯＦＦとされるのと同じ瞬間ｔ1にＯＮとされ、図６１ｂの太線で示される特性波形を結果として生じる。前述の数値例の場合もまた、参照する目的で図６１ｂに点線で示されている。同じ場合について、出力ＭＯＳＦＥＴスイッチの制御駆動を変えるだけで、如何にして結果として入力スイッチ電圧をｔminで完全にゼロへと低減し、それ故、入力スイッチについて完全な無損失スイッチング移行が得られるのかに注意するが、またそれは、同じ変換器回路条件下で以前は得られなかったものである。
【０１５９】
もちろん直ちに、これは高い価格で得られるものであるとの反論ができ、それは出力スイッチが以前のようにゼロの電圧でＯＮとされるのではなく（点線の場合を参照）、ここでは実質的にハードスイッチングの電圧でＯＮとされるからである。実際、高電圧出力スイッチＳ2のハードスイッチング電圧Ｖhhは、ここで下式によって与えられる。
Ｖhh＝ＶC−Ｖg    （４２）
例えば、負荷比Ｄ＝０．５、ＶC＝２Ｖgについて共振インダクタの無い非絶縁変換器について、以前と同じハードスイッチング電圧が得られ、それはＶhh＝Ｖgである。しかしながら、これは最も重要な実際のアプリケーションについてのケースではなく、すなわち次に示されるような中間乃至大きなステップ・ダウン・モードにおいて、動作する絶縁変換器である。
【０１６０】
（一次側対二次側ハードスイッチング）
オフラインのスイッチング電力供給のような大抵の実際のアプリケーションにおいて、ＡＣ入力電圧がまず整流され、結果として公称のＡＣライン電圧で３００ＶのＤＣ電圧を生じ、また高いＡＣライン条件で４００Ｖもの高いＤＣ電圧を生じる。変換器の公称動作点は、典型的には約Ｄ＝０．５であるので、２：１のステップ・ダウンのみが変換器の負荷比制御を通して有効に達成される。したがって、大抵の電圧ステップ・ダウンは、例えばこの３００Ｖ入力ＤＣ電圧についてｎ＝２７のような高いステップ・ダウンｎ：１巻数比を備える絶縁変圧器を用いることによって、それを５Ｖ以下の出力ＤＣ電圧に低減するよう達成される。したがって、図６１ａの１：１の巻数比変圧器は、図６２ａにおけるようなｎ：１のステップ・ダウン絶縁変圧器と置き換えられる。（２−１）移行の無損失スイッチングの性能は、出力スイッチＳ2のハードスイッチング電圧を除いて、以前の１：１の絶縁変圧器の場合におけるのと同じままであることに注意し、それはここで下式に変えられている。
Ｖhl＝（ＶC−Ｖg）／ｎ    （４３）
ここで、Ｖhlは、二次側の低電圧出力スイッチがＯＮとされるハードスイッチング電圧である。例えば、ＶC−Ｖg＝４００Ｖおよびｎ＝２７Ｖ、Ｖhl＝１６．７Ｖについてのものである。
【０１６１】
最大４００ＶのＤＣ入力電圧のこの高ステップ・ダウンの実際の設計例において、入力スイッチは、例えば８００Ｖの高い定格電圧遮蔽を有さなければならない。他方、５Ｖ出力ＤＣ電圧には、出力スイッチ定格電圧遮蔽は３０Ｖしか必要でない。しかしながら、高電圧スイッチング・デバイスと低電圧スイッチング・デバイスとの間にはスイッチング性能特性の基本的な違いがある。高電圧スイッチングＭＯＳＦＥＴデバイスは、低電圧スイッチングＭＯＳデバイスに比べて、著しく低い寄生容量を有するが、低電圧デバイスのハードスイッチング損は、実際には高電圧スイッチング・デバイスのハードスイッチング損に比べて無視でき、それは、損失が式（４）によって示されるハードスイッチング電圧の自乗に比例するからである。実際のデバイスのデータを用いる以下の例がその点を最もよく例示する。
Ｓ1⇒ＳＴＵ１０ＮＢ８０Ｓ’1⇒ＳＴＰ４ＮＢ８０ＦＰ、ＶBV＝８００Ｖ、Ｃr＝２３７ｐＦ、Ｖhh＝４００Ｖ、ＰS1＝１３．３Ｗ    （４４）
Ｓ2⇒ＳＴＶ１６０ＮＦ０３Ｌ、ＶBV＝３０Ｖ、ＣS2＝２９５０ｐＦ、Ｖhl＝１６．７Ｖ、ＰS2＝０．０８２Ｗ    （４５）
ここで、ＰS1およびＰS2は、それぞれ入力高電圧スイッチと出力低電圧スイッチのハードスイッチング損であり、２００ｋＨｚのスイッチング周波数に基づき、公称１００Ｗの変換器について式（４）から計算される。低電圧出力スイッチは、入力スイッチよりも１２倍を超えて大きい寄生容量を有するという事実にもかかわらず、そのハードスイッチング損は入力デバイス損の０．６％だけを表し、無視できる。
【０１６２】
この比較によって、一次側の、高電圧スイッチング・デバイスは、二次側の、低電圧スイッチング・デバイスと比べてほとんどのスイッチング損にずっと大きく貢献することが明らかとなる。これによって、新しいタイプの無損失スイッチングを図６１ａの本発明の絶縁された１：１の拡張例に最初に導入しようという主要な動機が与えられ、図６２ａの高ステップ・ダウン絶縁変換器において完全に納得のいくものとなる。図６２ａの変換器において制御可能なＭＯＳＦＥＴ出力スイッチの役割は、如何なるハードスイッチングをも、一次側の高電圧スイッチング・デバイスから二次側の低電圧スイッチング・デバイスへと移すことである。これは、図６２ａおよび図６２ｂに示されるような制御可能なＭＯＳＦＥＴスイッチとして、ここで実現される出力スイッチによりもたらされる、余分な制御の自由度を用いて達成される。
【０１６３】
別の実用上の問題として、変圧器の巻数比を通して入力側に反映されるときの出力スイッチの寄生容量が、下式によって与えられるＣS2Pとなる。
ＣS2P＝ＣS2／ｎ2    （４６）
したがって、この容量は、絶縁変換器を実用する多くの場合において、共振容量Ｃrと比較して無視でき、すなわち下式となる。
ＣS2P＜＜Ｃr    （４７）
前記の実用例において、反映された容量は、およそ３ｐＦであり、それは、実際、２３７ｐＦの共振容量に対して無視できる。結果として、二次側の低電圧スイッチの寄生容量は、共振周波数に影響を及ぼさない。この想定（４７）は、絶縁変圧器のステップ・ダウン巻数比が比較的大きな、関係する大抵の実用の場合において満足される。式（４７）が満たされない場合もまた、より著しく複雑なモデルで分析され、出力スイッチの大きな容量の影響に打ち勝つために大きな電流ＩNを必要とするけれども、それにより完全な無損失スイッチングがもたらされるということが示される。
【０１６４】
（無損失スイッチングの代替案）
図６２ａに多くの無損失スイッチングの代替案の１つだけが示されている。多くの無損失スイッチングの代替案を有する新しい変換器およびスイッチング時間制御構造が、３つのＭＯＳＦＥＴスイッチおよびダイオードで最も簡単に実現されるものの１つとして図６３ａに示されている。達成するのが困難である（２−１）無損失スイッチング移行（状態１から状態１への移行）のためのスイッチのスイッチング・シーケンスおよび時間制御が、図６３ｂにおいて太線で際立っていて、拡大された（２−１）移行インタバルの間のタイミング・パターンを強調するが、それは、典型的には２００ｋＨｚのスイッチング周波数に対するｔｓ＝５０００ｎｓの合計スイッチング期間と比較してわずか１００ｎｓのオーダーである。
【０１６５】
ＭＯＳＦＥＴスイッチが、図６３ｂに示されるような（２−１）移行のためのスイッチング・シーケンスとタイミングとを備える入力スイッチＳ1および相補入力スイッチＳ’1に用いられ、ある「デッドタイム」インタバルを備えるが、その間双方のスイッチがＯＦＦとなる。相補出力スイッチが、ダイオードＣＲ’2によって実現されて示されており、このスイッチについて適切な無損失スイッチング動作のために特別なスイッチング時間制御は必要でないという事実を強調している。したがって、このダイオード・スイッチをＯＮおよびＯＦＦとすることは、変換器回路の状態によって命令され、すなわちダイオード端子間にかかる正の電圧によってそれはＯＮとされ、またダイオード・スイッチにかかる負の電圧またはゼロ電流によってそれはＯＦＦとされる。図６３ｂに示されるように、このＣＲ’2ダイオードは、入力スイッチがＯＮとされた後の瞬間ｔ4でＯＦＦとなる。したがって、ダイオードの代わりに相補出力スイッチにＭＯＳＦＥＴトランジスタが用いられるならば、ＭＯＳＦＥＴは、単に同期整流器として用いられて、図６３ｂにおけるＣＲ’2ダイオードについてと同じスイッチング時間を持つ導電インタバルの間、それ自体の寄生ボディ−ダイオードをバイパスする。したがって、瞬間ｔ4は、そのようなＭＯＳＦＥＴ相補出力スイッチがＯＦＦとされなければならない最後の瞬間を意味する。
【０１６６】
最後に、出力スイッチが、ＣＲ2と記される寄生ボディ−ダイオードと並列の、スイッチング時間制御信号Ｓ2によって制御されるＭＯＳＦＥＴスイッチからなるものとして図６３ａに太線で示されている。ボディ−ダイオードは、すべてのＭＯＳＦＥＴの一体化された一部であるけれども、それはここではダイオードＣＲ2として分けて強調されており、それは、図６３ｂの波形ＣＲ2で表示されるようなこのダイオードのスイッチングのタイミングが、新規の無損失スイッチング機構を理解するのにとりわけ重要であるように示されたからである。ダイオードＣＲ2のみが出力スイッチに用いられたならば、それは、図６３ｂのダイオードＣＲ2についての波形に示されるように瞬間ｔ2で変換器動作によってＯＮとされるであろう。それは、最も遅くてこの瞬間ｔ2以前に制御可能な出力スイッチＳ2をＯＮとすることであり、それは、結果として数多くの新規な無損失スイッチング方法を生じる。
【０１６７】
同期整流器として用いられるとき、ＭＯＳＦＥＴトランジスタは、変換器回路の条件に応答してそれらの内部ボディ−ダイオードがＯＮおよびＯＦＦとされていたであろうのと同じ瞬間にＯＮおよびＯＦＦとされる。したがって、それ自体のボディ−ダイオードによって命令される以外のときにＭＯＳＦＥＴスイッチをＯＮとすることによって何も得ることができないように思われる。この従来からの知識によって、従来技術のソフトスイッチング変換器の二次側でのＭＯＳＦＥＴの使用は、同期整流器としてそれらを使うことのみに限定されていた。そのように実現することは、ＭＯＳＦＥＴスイッチのボディ−ダイオードの伝導損を低減するのに役立つが、これはスイッチング損の低減に対して全く何の役にも立たない。したがって、ＭＯＳＦＥＴの、それらのボディ−ダイオードのスイッチングに関してのまさに特定のスイッチング・シーケンスと時間制御が、新規な無損失スイッチング動作をもたらすのに必要とされる。
【０１６８】
従来技術のスイッチング変換器において認められていないのは、ＭＯＳＦＥＴ（ＣＢＳ）出力スイッチを、そのボディ−ダイオードがＯＮとなる前に独立するスイッチング駆動制御によってＯＮとすることが、有効でかつ以前に達成することのできなかった無損失スイッチングの性能にとって重大であるということである。以前の全てのソフトスイッチング方法とは、明らかに異なった発展において、図６３ａの出力ＭＯＳＦＥＴスイッチは、そのボディ−ダイオードが瞬間ｔ2でＯＮとなる前の瞬間ｔ0で、また図６３ｂにおけるように場合によっては、相補入力スイッチＳ’1が瞬間ｔ1でＯＦＦとされる前でさえも、時期尚早に意図的にＯＮとされる。これは結果として、（２−１）移行の間、入力スイッチ寄生容量の極めて有効な共振放電を生じ、それは従来技術のソフトスイッチング方法によって達成することができない。
【０１６９】
図５９ａにおけるようなソフトスイッチング方法で使用される２つのダイオード整流器を備える変換器において、ダイオード整流器ＣＲ2がＯＮとされる唯一の特定の瞬間ｔ2がある。それに対して、図６３ａにおけるような出力スイッチＳ2としてのＭＯＳＦＥＴには、ＭＯＳＦＥＴ出力スイッチＳ2がＯＮとされ、結果として無損失スイッチング性能およびずっと向上した効率を生じる、瞬間ｔ0と瞬間ｔ2との間の（図６３ｂにおいてＣＢＳとして記される）広い時間範囲がある。
【０１７０】
無損失スイッチングの利点は、ＭＯＳＦＥＴスイッチの実現のためのみならず、最低でも３つのスイッチについてのＣＢＳスイッチ特性を有する、他のあらゆるスイッチの実現のために利用可能であることである。したがって、例えばＭＯＳＦＥＴトランジスタで示されるような実現に加えて、当業者は、他の制御可能な能動半導体もしくは他のスイッチング・デバイスで簡単に実現することを見出せるであろうが、それらは、例えば、反並列ダイオードを備えるバイポーラ・トランジスタ、ＧＴＯ（ゲート・ターンオフ）デバイス、ＩＧＢＴ（絶縁ゲート・バイポーラ・トランジスタ）トランジスタ、ＳＣＲ（サイリスタ）もしくはその他の制御可能なＣＢＳスイッチング・デバイスのように、ＣＢＳスイッチとして動作するように作られている。
【０１７１】
出力ＣＢＳスイッチのスイッチング・シーケンスおよびタイミング制御について利用可能な代替案のスペクトラムが紹介されたので、関係するいくつかの特別な場合が詳細に記述され、また分析上等価のものが得られて、各場合において無損失スイッチングを設計するのにガイドとなる。
【０１７２】
（（２−１）移行のための無損失スイッチングの代替案のモデル化）
プレゼンテーションと分析を簡素化するために、共振インダクタの加えられた図６４ａの非絶縁変換器バージョンについて代替の無損失スイッチング方法が提示される。そして明らかに、前述の代替案のいずれのものも、図６２ａに表示されるある絶縁された代替物について既に述べられているように、それらの絶縁されたステップ・ダウンの等価物に容易に適用できる。以下の量的評価に用いられる如何なるパラメータも、式（４６）によって与えられる出力スイッチの寄生容量のような、巻数比変圧器を通して一次側に反映される対応する絶縁変換器量を参照する。
【０１７３】
図６４ｂの全体図において示されるケース１乃至４のような質的におよび量的に異なる数多くの代替案が得られている。前述の通り、これらのケースは、瞬間ｔ0から瞬間ｔ2までの範囲にある出力スイッチがＯＮとされる時間において異なる。別のかなり驚きである事実は、質的に新しいケース（ケース１）の出現であり、それは共振インダクタの無い回路において存在すらしていなかったもので、図６４ｂに太線の波形１として表示されるように、時間ｔ1で相補出力スイッチがＯＦＦとされる前であってでさえも時間ｔ0で出力スイッチがＯＮとされる。入力スイッチにかかる電圧が、入力スイッチがＯＮとされる時間で如何にして急速にゼロ電圧へと衰弱するかに注意する。
【０１７４】
（移行サブインタバルのための等価回路モデル）
完全な移行インタバルは、以下のように記される４つの別個の連続する移行サブインタバルに分割される。
１．共振インダクタ電流が初期値ＩNから（ＩN＋Ｉr1）へとブーストされるブースト・サブインタバルと、
２．入力スイッチ容量が一定速度で放電され、それ故、線形電圧減衰となる線形サブインタバルと、
３．入力スイッチの電圧がその寄生容量の共振放電によって降下し続ける共振サブインタバルと、
４．入力キャパシタ電流ｉC1がその方向を反転し、電流ｉ1から反対の方向に流れる電流−ｉmへと変わる電流反転サブインタバル。
【０１７５】
特定のスイッチング時間のパターンによっては、ブーストまたは線形サブインタバルのような前述の１つ以上のサブインタバルは、存在しないかもしれないことに注意する。したがって、等価回路モデル、顕著な特性波形および分析上の量的モデルが全てのサブインタバルについて開発され、それらを用いて所定のアプリケーションについて最善の動作のモデルを選択し、最適に設計することができるものとされる。そして、等価回路モデルおよび対応する設計等式が、ブースト、線形、共振および最後に電流反転サブインタバルについてその順に別々に開発される。
【０１７６】
最初のステップは、図６４ａの変換器における３つの大きなインダクタＬ1、ＬmおよびＬ2を、相補入力スイッチがＯＦＦとされるほんの前の瞬間を表示する図６５ａに示されるような状態２のインタバルの終わりの電流値ｉ1（０）、ｉm（０）およびｉ2（０）を備える定電流源としてモデル化する。入力キャパシタ電流は、その瞬間下式に等しいことに注意する。
ｉC1（ｔ）＝ｉ1（０）＋ｉr（ｔ）    （４８）
ここで、
ｉr（０）＝ＩN    （４９）
であり、ｉ1（０）は、（２−１）移行の始まりの入力インダクタ電流の値である。ｉr（ｔ）電流成分のみが、線形および／または共振サブインタバルの間、入力スイッチにおいて存在し、また電流ｉ1（０）が削除されることに注意する。相補入力スイッチが開いた（ｔ＝０＋）直後の瞬間に、図６５ａのノードＡから流れ出るネット電流はＩNであり、それは、入力インダクタからのおよびｉC1からのｉ1（０）電流の貢献が相互に打ち消しあうからである。同じ作用を観察する別の方法は、入力電流源ｉ1（０）を等価回路の変形によって動かして、図６５ｂの回路モデルに示されるような共振インダクタＬrに並列に有効に現れるもの（方向が右から左を指す電流源ｉ1（０））とすることである。式（４８）からのキャパシタ電流もまた、同じ共振インダクタと並列な定電流源ｉ1（０）として示すことができるが、今回は共振インダクタ電流がｉr（ｔ）に低減される間左から右を指している。同じ値ｉ1（０）を備える２つの反対の電流源は、お互いを打ち消しあい、それ故、ｉr（ｔ）電流成分のみが線形および／または共振放電インタバルの間存在する。図６５ｂにおけるように出力スイッチが開いて、入力スイッチ寄生容量ＣS1が、共振放電が開始される瞬間の図６５ｃのモデルにおいて示されるように出力スイッチがＯＮとされるような時間まで、一定の線形放電速度ＩN／Ｃrで放電されている。このモデルは、図６５ｄのそれまでさらに簡略され、そこでは入力スイッチおよび相補入力スイッチの寄生容量が共振キャパシタＣrで置き換えられており、そのモデルは、減衰およびＤＣ源Ｖgの無い単純直列共振Ｌr、Ｃr回路に変形される。そして、電圧および電流におけるこの共振回路の発振は、式（３８）によって定義されるような特性抵抗Ｒ0、式（３２）によって定義されるような共振周波数ωrおよび共振発振の始まりに存在する初期条件、すなわち瞬間ｔ＝０での共振インダクタにおける電流ｉr（０）および入力スイッチの電圧ｖS1（０）、の助けによって完全に記述することができる。ｖS1（０）は、出力スイッチがＯＮとされて共振移行サブインタバルが開始した時間に存在する入力スイッチｖS1の電圧であることに注意する。例えば、特別な場合において、相補入力スイッチがＯＦＦとされる瞬間に出力スイッチがＯＮとされるとき（図６４ｂのケース２）、この初期条件はＶS1＝ＶCである。その場合、図６５ｂの線形サブインタバルがスキップされるように図６５ａにおけるようなスイッチ状態から図６ｃにおけるようなものに直接移る。しかしながら、図６５ｂの中間サブインタバルが含まれるようにスイッチ状態がスイッチング時間制御を含むならば（相補入力スイッチがＯＦＦとされてしばらく後に出力スイッチがＯＮとされる）、図６４ｂのケース３が得られ、結果として双方の線形サブインタバルが得られ、それに共振サブインタバルが続く。これらの２つのケース並びに共振放電に関する他の２つの特性のケース（図６４ｂのケース１およびケース４）は、次の章において充分に説明され、質的および量的に別々にモデル化される。
【０１７７】
（ブースト・サブインタバル）
図６６ａの変換器とケース１がここで詳細に分析される。（２−１）移行は、最初に出力スイッチをＯＮとし、そして他の全てのケースと違って相補入力スイッチをＯＦＦとすることによって開始することに注意する。したがって、（２−１）２つのサブインタバルに分けられる。
１．瞬間ｔ0とｔ1との間のブースト・サブインタバルであって、それは、図６７ａの等価回路でモデル化される。
２．瞬間ｔ1と入力スイッチが最小電圧でＯＮとされる瞬間ｔminとの間の共振サブインタバルであって、それは、図６７ｂの等価回路でモデル化される。
ブースト・サブインタバルにおいて、ＤＣ電圧源（ＶC−Ｖg）が共振インダクタに印加され、結果として共振電流を線形的に増大させ、それは、瞬間ｔ1で下式に等しいピーク値Ｉr1へとブーストされる。
Ｉr1＝（ｔ1−ｔ0）（ＶC−Ｖg）／Ｌr    （５０）
同時に相補入力スイッチのピーク負ＡＣリプル電流ＩNは、ブースト・サブインタバルの終わりに共振インダクタの合計電流を（ＩN＋Ｉr1）へとブーストする定電流源として作用する。
【０１７８】
（共振サブインタバル）
相補入力スイッチがＯＦＦとされるとき、共振サブインタバルが開始される。直列共振回路は、共振インダクタＬrおよび小さくてここでは無視できると考えられる抵抗と直列の共振容量Ｃrからなり、それは不減衰発振のモデルをもたらすことに注意する。この共振回路はまた２つの初期条件を有しており、すなわち共振容量Ｃrの初期電圧ＶCと（Ｉr1＋ＩN）に等しい初期共振インダクタ電流である。そのような、共振放電電流ｉrの解を見出して下式のように３つの基本成分に分けることができる。
ｉr＝ｉr1＋ｉr2＋ｉr3    （５１）
ここで、
ｉr1＝Ｉr1ｃｏｓ（ωrｔ）    （５２）
ｉr2＝Ｉr2ｓｉｎ（ωrｔ）    （５３）
ｉr3＝Ｉr3ｃｏｓ（ωrｔ）    （５４）
および
Ｉr2＝（ＶC−Ｖg）／Ｒ0    （５５）
Ｉr3＝ＩN    （５６）
３つの全ての共振電流成分は、図６７ｃにおいて異なる細い点線で引かれており、一方結果として得られる合計共振電流（ｉr）は太線で引かれている。３つの共振電流成分の各々は、共振インダクタにかかる対応する共振電圧成分を結果として生じ、それは下式のようにＬrをかけたそれぞれの共振電流成分から時間誘導される。
ｖr1＝−Ｖr1ｓｉｎ（ωrｔ）＝−Ｒ0Ｉr1ｓｉｎ（ωrｔ）    （５７）
ｖr2＝Ｖr2ｃｏｓ（ωrｔ）＝Ｒ0Ｉr2ｃｏｓ（ωrｔ）＝（ＶC−Ｖg）ｃｏｓ（ωrｔ）    （５８）
ｖr3＝−Ｖr3ｓｉｎ（ωrｔ）＝−Ｒ0Ｉr3ｓｉｎ（ωrｔ）    （５９）
【０１７９】
３つの共振電圧成分は、図６７ｃの細い点線で引かれる。第２共振電圧成分ｖr2の存在に注意し、それは共振インダクタの初期電圧（ＶC−Ｖg）の存在によって現れる。したがって、共振回路は、（ＩN＋Ｉr1）という初期共振電流および入力スイッチの電圧ＶCに対応する（ＶC−Ｖg）という共振インダクタの初期電圧で入力相補スイッチがＯＦＦとされるとき発振し始める。
【０１８０】
図６７ｂの等価回路モデルから、共振サブインタバルの間の入力スイッチの瞬間電圧ｖS1（ｔ）は下式によって与えられ、図６７ｃに太線で示される。
ｖS1（ｔ）＝Ｖg＋ｖr1＋ｖr2＋ｖr3    （６０）
図６７ｃから、３つの全ての共振インダクタ電圧成分が、どのようにして同じ方向に作用するかに注意するが、それは単調に低減する入力スイッチの電圧ｖS1を低減する方向である。例えば、共振電圧成分ｖr1およびｖr3が式（５７）および（５９）においてそれぞれ正の符号を有するならば、これらの成分は最初、電圧ｖS1を低減するのではなく増大する方向に作用する。同様に、共振電圧成分ｖr2の負の符号はまた、式（５８）の通り入力スイッチ電圧ｖS1を低減するのではなくそれを増大させる。式（５７）、（５８）および（５９）によって与えられるサイン成分およびコサイン成分を足し合わせて１つのコサイン波形ｖr（ｔ）を結果として得ることによって、合計電圧ｖr（ｔ）についての閉ざされた形の分析式を見出すことさえできる。
ｖr（ｔ）＝ｖr1＋ｖr2＋ｖr3＝Ｖrｃｏｓ（ωrｔ＋φ）    （６１）
ここで、
Ｖr2＝（ＶC−Ｖg）2＋（ＩN＋Ｉr1）2Ｒ02    （６２）
および
φ＝ｔａｎ-1（ＩN＋Ｉr1）Ｒ0／（ＶC−Ｖg）    （６３）
【０１８１】
したがって、図６７ｃに太線で示される共振放電サブインタバルの間の入力スイッチの電圧は、最終的には下式で表される。
ｖS1（ｔ）＝Ｖg＋Ｖrｃｏｓ（ωrｔ＋φ）    （６４）
新規な無損失スイッチングの有効性を測るのに簡単な規準がここで利用可能である。
無損失スイッチング    Ｖr＞Ｖg    （６５）
ハードスイッチング    Ｖh＝Ｖg−Ｖr    （６６）
【０１８２】
したがって、合計共振電圧Ｖrの大きさが入力ＤＣ電圧Ｖgに等しいかそれより大きいとき、ゼロ電圧への完全な低減が得られる。さもなければ式（６６）によって与えられる差Ｖhが、入力スイッチがＯＮとされなければならない最小のハードスイッチング電圧Ｖhのままである。
【０１８３】
３つの共振電圧放電成分の存在および入力スイッチの電圧の高速共振放電に向けてのそれらの同時の貢献が、何故この無損失スイッチング機構が従来技術のソフトスイッチング方法よりもずっと有効であるのかの主な理由であり、従来技術のソフトスイッチング方法では、せいぜい３つの可能な共振放電成分の内の１つのみが存在し、そしてそのときでさえ最も有効的でないｖr3成分のみが存在する。しかしながら、３つの共振成分の相対的な有効性を比較する前に、残りの電流反転サブインタバルがモデル化され、それは、それが直ちに共振サブインタバルに続いており、全ての共振放電の場合に共通するからである。
【０１８４】
（電流反転サブインタバル）
入力スイッチにかかる電圧がＶgレベルにある時間ｔ2で入力スイッチをＯＮとすることは、通常共振インダクタが（２−１）移行を完了することのない場合においてである。Ｌr＝０について図６８ａの回路モデルから分かるように、入力キャパシタにかかるＤＣ電圧は、相補出力スイッチのボディ−ダイオードに反対バイアスをかけてそれをＯＦＦとする。続いてこれは、相補出力スイッチＭＯＳＦＥＴがＯＦＦとされるならば、入力キャパシタ電流を、入力キャパシタを充電する電流ｉ1から反対方向で大きさｉmの同じキャパシタを放電する電流へと突然に変える（入力キャパシタの充電バランス要件）原因となる。しかしながら、図６８ａの回路モデルにおける共振インダクタＬrのようなインダクタの存在において、入力キャパシタ電流のそのような突然の変化は防止され、そして電流反転サブインタバルｔdが図６８ａの等価回路でモデル化される。このサブインタバル（瞬間ｔmin）の始めに、共振インダクタ電流ｉrは、図６７ｃに示されるようにゼロに低減され、それ故、式（３８）による入力キャパシタ電流を単なる入力インダクタ電流成分ｉC1（ｔmin）＝ｉ1（０）へと低減したということにも注意する。そして、入力キャパシタＤＣ電圧Ｖgが共振インダクタＬrに印加され、図６８ｃにおけるような入力キャパシタ電流を、速度Ｖg／ＬrでｉC1＝−ｉmであって相補入力スイッチＳ’2を流れる電流がゼロとなる瞬間まで線形的に減少させ、そのスイッチを効果的にＯＦＦとする。したがって、この電流反転インタバルｔdの長さは、小さなリプル電流について近似値でありＩ2＝Ｉ1＋Ｉmがこのサブインタバルにおける合計電流の変化の近似の大きさである下式から得ることができる。
ｔd＝［ｉ1（０）＋ｉm（０）］Ｌr／Ｖg    Ｉ2Ｌr／Ｖg    （６７）
式（６７）から、このサブインタバルの長さはＤＣ負荷電流Ｉ2およびＤＣ入力電圧Ｖgに大きく依存しており、最も高いＤＣ負荷電流およびもっとも低い入力ＤＣ電圧に対して最長である。したがって、能動相補出力スイッチは、式（６７）によって与えられる時間ｔdの最短の満了前に、すなわち、そのボディ−ダイオードがＯＦＦとされる図６８ｃの瞬間ｔ4の前に、ＯＦＦとされなければならない。入力キャパシタにおいて突然の電流変化のないｔdサブインタバルの間の緩慢な変化は、実際、導通して放射されたＥＭＩノイズを低減するのに非常に有益である。先の高電圧例の値Ｖg＝４００Ｖ、Ｌr＝２７μＨ、Ｉ2＝０．７４Ａ（ｎ＝２７の巻数比を備える一次側に反映される出力ＤＣ負荷電流Ｉ2）に対して電流反転サブインタバルはｔd＝５０ｎｓである。
【０１８５】
（状態１インタバルにおける発振）
相補入力スイッチがｔdサブインタバルの終わりにＯＦＦとされた後、（２−１）移行が完了され、結果として、入力および出力スイッチがＯＮであり一方相補入力スイッチおよび相補出力スイッチがＯＦＦである図６８ｂのモデルに示されるように、この移行の始まりのスイッチ状態からのスイッチ状態の反転を生じる。それにもかかわらず、相補出力スイッチをＯＦＦとする正にその動作が、共振インダクタと直列の寄生容量ＣS'2を導入している。これによって、別の共振回路が効果的に形成され、それを通してこの容量ＣS'2がその最初のゼロ電圧値からその最後の電圧Ｖgへと充電され、ポテンシャルとして２Ｖgのピーク値を有する図６８ｃに示されるような発振を結果として生じる。一旦この発振が減衰および損失によって消失すると、最後の安定状態に到達する。発振は明らかに、それぞれのスイッチの遮蔽電圧要件を増大する。発振する素子と結合する固有の寄生抵抗が充分に発振を減衰させないならば、外部Ｒ−Ｃスナバ・ネットワークを用いてこの発振を減衰することができる。
【０１８６】
（３つの共振成分の有効性の比較）
明らかに、合計電圧ｖS1の低減における各共振電圧成分の相対的な貢献は、式（５７）、（５８）および（５９）で与えられるそれぞれのサイン電圧およびコサイン電圧成分の対応する大きさに依存する。２５０ｋＨｚのスイッチング周波数での４００Ｖ乃至５Ｖ、２０Ａ出力動作用に設計された２７：１のステップ・ダウン巻数比を備える絶縁変換器の実際の例がある。二次側が一次側に反映されるとき、等価の非絶縁変換器について以下の値が得られた。
ＶC＝５７５Ｖ    Ｖg＝４００Ｖ    ｔb＝１２１ｎｓ  ｔc＝１６２ｎｓ    Ｌr＝２７μＨ    Ｃr＝２３７ｐＦ    （６８）
そして公式から以下の値が計算される。
Ｉr1＝０．７８Ａ    Ｉr2＝０．５２Ａ    Ｉr3＝ＩN＝０．２８５Ａ    Ｒ0＝３３９Ω    ωr＝１２．４５ＭＨｚ    （６９）
３つの成分の共振電圧および結果として得られる結合共振電圧は以下の通りである。
Ｖr1＝２６５Ｖ    Ｖr2＝１７５Ｖ    Ｖr3＝９５Ｖ    Ｖr＝４００Ｖ    （７０）
Ｖr＝Ｖg＝４００Ｖであるので、式（６５）に従って、また（Ｖg＝０．６ＶCについて）図６７ｃに太線で示されるように、入力スイッチでゼロ電圧スイッチングが達成される。この典型的な例から、第１の共振成分は明らかに、入力スイッチ電圧を低減するのに最も有効であり、第２の共振成分はそれほどではなく、また第３の共振成分は最も有効でない。
【０１８７】
３つの共振成分の有効性のこの順序は、実際、以下の理由で、関係する全ての実用例について一般的に成り立つ。大きさｖr3＝R0ＩNの第３の共振電圧成分はＩNに依存し、小さなＩNに対して非常に小さい。しかしながら、大きさがＶr2＝ＶC−Ｖgの第２の共振電圧成分は、ＩNに依存しない。しかしながら、この成分だけで入力スイッチ電圧をゼロに低減できるようにＤ＝０．５に対してＶr2＝Ｖgである。しかしながら、この成分は、動作負荷比ＤがＤ＝０．５よりも低くなると次第に有効ではなくなってくるが、それは、Ｖr2が入力電圧Ｖgの端数でしかなくなってくるからである。これは、大きさがＶr1＝Ｉr1Ｒ0である第１の共振電圧成分が救いに来るところである。低い負荷比においてさえ、この成分は、入力スイッチ電圧をゼロに低減するのに有効である。これは、第１の共振電流成分Ｉr1を必要なだけ増大するのに、（出力スイッチＳ2を先に有効にＯＮとすることによって）比例して長いブースト・インタバルを必要とするのみである。これは、その他の損失を増大するものではなく、それは、ブースト・インタバルが１５０ナノ秒のオーダーでかなり短いからである。
【０１８８】
第３のそして最も有効ではない共振成分ｖr3は、従来技術のソフトスイッチング方法に存在する唯一の成分であることに注意する。それよりずっと有効である追加の２つの共振電圧成分ｖr1およびｖr2は、本発明の新規な無損失スイッチング方法にユニークに存在する。
【０１８９】
前記サインおよびコサイン共振電流および共振電圧成分並びに結果として得られる合計は、前記実用例に従って図６７ｃの目盛りにプロットされ、様々な共振成分の典型的な相対縮尺度が洞察されるものとなっている。更には、図６４ｂの様々な共振電圧波形（波形１乃至４）の縮尺度もまた、前記実用例についてであって、出力スイッチＳ2がＯＮとされ、および入力スイッチに最小の電圧がかかって対応する入力スイッチＳ1がＯＮとされる異なる瞬間について引かれている。この例およびその修正例が後の実験の章において用いられ、予想される無損失スイッチング波形を確認する。図６４ｂに表示される４つの異なる場合のそれぞれが、ここでは別々に記述される。
【０１９０】
（ケース１−３つの共振成分およびＣＢＳ出力スイッチ）
図６６ｂに示されるように、入力スイッチの電圧は、共振放電を通してゼロに低減される。第１の共振電圧「ブースト」成分ｖr1（図６７ｃ）は電圧放電の殆どに責任があることに注意し、それは、たとえ他の２つの成分が除去されたとしても、２６５Ｖの電圧低減が達成されてＶh＝１３５Ｖが達成されていたからである。したがって、ＶC＝５７５Ｖに対する最大のハードスイッチング損失の１８倍の低減が得られる。第１の共振成分Ｖr1は容易に増大できることにも注意する。「ブースト」インタバル（図６７ｃ）をｔb＝１２１ｎｓからｔb＝１７３ｎｓまでで丁度５０％だけ増大することによって、最初の共振ブースト成分のみがＶr1＝４００Ｖとなり、たとえ残りの２つの他の共振成分の貢献がなくともゼロの電圧スイッチングが得られる。更には、これは実際には他の不利益が伴わず、それは、ブースト間隔が合計スイッチング期間と比べて短いからである。したがって、実質的にブースト・インタバルを増大することによって意図的にＩr1電流を増大するにもかかわらず、これは、伝導損、ＲＭＳ電流および効率に、無視できる影響しかもたらさない。この例において、全スイッチング期間と比べてブースト・インタバルは実際に小さく、４，０００ｎｓのスイッチング期間に比べて１２１ｎｓまたは３％である。これは、例えば、第３の共振電圧成分ｖr3を備える場合ではない。相補入力スイッチピーク電流ＩNを増大させることによって、全変換器のＲＭＳ電流もまた実質的に増大され、それによって、損失低減の大きな部分を相殺する。それ故この場合は明らかに、高い入力ＤＣ電圧に対して非常に有効であり、そこでは、この例において５７５Ｖといった大きな共振電圧放電が必要とされ、そして他の共振成分によって達成するのは非常に困難である。
【０１９１】
（ケース２−２つの共振成分およびＣＢＳ出力スイッチ）
この場合ブースト・インタバルはゼロに低減され、そしてそれ故に第１の共振電圧成分ｖr1は除去される。これは、図６９ｂに示されるように相補入力スイッチがＯＦＦとされるのと全く同じ瞬間ｔ1に出力スイッチがＯＮとされるときに起こり、結果として、残りの共振電圧成分を２つだけ生じる。
ｖS1（ｔ）＝Ｖg＋ｖr2＋ｖr3    （７１）
結果として得られる最大共振電圧は、式（６２）からＶr＝１９９Ｖに等しい。したがって、式（６６）から残りのハードスイッチング電圧は瞬間ｔminで得られるＶh＝２０１Ｖである。この場合における共振成分ｖr2が如何にしてｖr3成分を支配するかに注意するが、その唯一の効果は、２４Ｖのみのネットの更なる減少またはハードスイッチング電圧Ｖhの１０％未満の低減に対して、入力スイッチ電圧を２２５Ｖから更にダウンして２０１Ｖとするものである。第２の共振電圧成分の有効性は「電圧オーバーヘッド」（ＶC−Ｖg）に依存し、それは、今度は負荷比Ｄに依存することに注意する。この依存性を明らかなものとするために、第３の共振電圧成分Ｖr3が無視できる効果を有し、それは、式（７１）における成分ｖr2のみが残るような下式の場合であるように仮定する。
ＩNＲ0＜＜（ＶC−Ｖg）    （７２）
その場合、入力スイッチＳ1の電圧はせいぜいＶg未満の値｜ＶC−Ｖg｜だけしか低減できない。したがって、負荷比Ｄ＝０．５に対して、ＶC＝２ＶgおよびＶC−Ｖg＝Ｖgであって、共振放電は入力スイッチのキャパシタ電圧を図７０ａに示されるような完全な無損失スイッチについてゼロ・ボルトまでずっと低減することができる。Ｓ1の最小電圧が得られるとき入力スイッチＳ1をＯＮとすることによって、丁度正しい瞬間にこれらの共振発振を「捕獲する」ことの重要性に注意する。その瞬間が過ぎてしまって、図７０ｂの波形で例示されるようにＯＮとなるのが遅れてしまったならば、その電圧の発振は、電圧ｖS1を殆ど初期値ＶCに戻してしまい得るが、それは極めて低い寄生抵抗によって小さな減衰となるからである。明らかに、そのような電圧でＯＮとなることは、結果として、ハードスイッチングの場合と比べて殆ど損失の低減が無いものとなる。したがって、この共振インダクタンスの場合において、入力スイッチＳ1の駆動の正しいタイミングは、充分に利益を生じるために重大である。
【０１９２】
Ｄ＝０．５よりも高い負荷比についても、この方法は等しく有効であり、それは、共振移行が常に、Ｄ＝０．７５に対して図７０ｃに示されるようなゼロ・レベルに電圧をダウンすることが保証されているからである。この場合、ＶC−Ｖg＝３Ｖgであり、共振電圧低減の利用可能な部分のみが、入力スイッチ電圧をゼロとするのに必要とされる。しかしながら、Ｄ＝０．５よりも低い負荷比に対して、無損失スイッチングは次第に効率良くなくなってくる。例えばＤ＝０．２５（図７０ｄ）について、ＶC＝１．３３Ｖg、ＶC−Ｖg＝０．３３Ｖgであるので、入力スイッチＳ1がＯＮとされなければならない点で０．６６Ｖgの最も低いハードスイッチング・レベルを生じており、そしてそれと関連するハードスイッチング損が受け入れられなければならない。したがって、無損失スイッチングは、負荷比Ｄ＝０．２５に対してスイッチング損の４倍の低減を結果として生じる。
【０１９３】
もちろん、損失を十分比較するために、共振インダクタの余分な損失並びにそのための更なる空間を考慮しておかなければならない。しかしながら、これは、図６９ａの非絶縁の拡張例およびその派生のみについて成り立つ。図６２ａの絶縁変換器およびその派生について、共振インダクタＬrは、それ自体の絶縁変圧器構造の漏れインダクタンスとして既に組み込まれており、それはこの外部共振インダクタと同じ役割を果たす。（２−１）移行がＤＣ負荷電流から独立することに注意するが、それは、ｖr2成分が電圧差（ＶC−Ｖg）に依存してＤＣ負荷電流には依存しないからである。同様に、ｖr1およびｖr3成分はブースト電流成分Ｉr1に依存し、それ故ＡＣリプル成分ＩNはまたＤＣ負荷電流から独立する。したがって、（２−１）移行の共振サブインタバルは、完全なＤＣ負荷電流かまたは無負荷電流かについての期間と同じものを有しており、それは、図２ｅのもののようなＤＣ負荷電流に依存する従来技術のソフトスイッチング方法と比べて明らかな利点がある。
【０１９４】
第２共振電圧項ｖr2は、高い入力電圧の場合にとりわけ非常に有効である。合計共振電圧低減のこの「コサイン」成分は、特性抵抗Ｒ0にも相補入力スイッチＡＣリプル電流ＩNにも依存せず、電圧オーバーヘッド（ＶC−Ｖg）の関数に過ぎない。負荷比Ｄ＝０．５について図７０ａに示されるように、ゼロ電圧レベルへの完全な放電は如何なる入力電圧Ｖgについても保証されている。例えば、この入力電圧は、１０００Ｖ、２０００Ｖなどであり得、そしてＲ0値に関わらず、それ故スイッチの如何なる共振／漏れインダクタンスおよび如何なる共振容量Ｃrについても、かつゼロ・リプル電流を含む如何なる相補入力スイッチＡＣリプル電流ＩNについても、ゼロ電圧への低減が得られる。この第２の共振電圧成分ｖr2を活性化するのに必要とされる全てのものが、出力スイッチおよび適切なスイッチング時間制御のための能動ＣＢＳスイッチを用い、すなわち、変換器回路の状態に応答して出力スイッチ・ボディ−ダイオードをＯＮとさせる代わりに、この能動スイッチはずっと早く意図的にＯＮとされる。効果を最大限とするためには、この出力スイッチは、相補入力スイッチがＯＦＦとされるのと同じ瞬間ｔ1にＯＮとされる。この第２の共振電圧成分ｖr2は、高い入力ＤＣ電圧について非常に有効であるが、また従来技術のソフトスイッチング方法には無いものであることにも注意する。
【０１９５】
丁度反対なのが第３の共振電圧成分ｖr3の場合であり、それは、以下でケース４について記述されるように、入力ＤＣ電圧が増大されるとき益々有効ではなくなってくる。この第３の成分は、従来技術のソフトスイッチング方法に存在する唯一の共振成分であり、それは中間乃至高い入力ＤＣ電圧で有効ではなくなると記述されている。
【０１９６】
（ケース３−線形サブインタバルをもつ２つの共振成分）
出力スイッチＳ2をＯＮとするのが、瞬間ｔ1で相補入力スイッチが既にＯＦＦとなった後の瞬間ｔ12（図７１ｂ）まで更に遅れると、入力および出力スイッチ双方の電圧が線形的に放電される、追加の線形放電インタバルが得られる。そして共振放電が、出力スイッチが意図的にＯＮとされる瞬間ｔ12で開始する。なおも、式（７１）におけるように２つの共振電圧放電成分のみが存在する。しかしながら、ここで第２成分の最大値は実質的により小さいものであり、それは、式（６２）において、瞬間ｔ12で入力スイッチに存在する低減された電圧Ｖ12で電圧ＶCが置き換えられるからである。例えば、Ｖ12＝４９５Ｖに対して、第２成分は、以前の１７５ＶではなくＶr2＝９５Ｖまで低減する。ここで、残りの共振成分は、双方とも結果として得られる電圧がＶr＝１３４Ｖであって、残りのハードスイッチング電圧がＶh＝２６６Ｖであるように等しい影響を有する。この場合が、中間入力ＤＣ電圧にとっておよびＤ＞０．５について最も適切である。より長い線形サブインタバルが如何にして、第２の共振電圧成分をより有効でないようにし、線形サブインタバルが瞬間ｔ2まで延びて結果的にケース４になるときに、それが完全に除去されるまでのものとするのかに注意する。
【０１９７】
（ケース４−唯一の共振成分およびＣＢＳ／ダイオード出力スイッチ）
出力スイッチが以前の場合におけるように意図的に時期尚早にＯＮとされないで、それにかかる電圧が図６０ｃにおいて先に示されたようにゼロに到達するときに自然にＯＮとなるようにされたままである（それ故出力スイッチおよび相補出力スイッチには、図５９ａに示されたような簡単なダイオード整流器で充分である）ならば、第３の共振電圧成分も下式のようなままである。
ｖS1（ｔ）＝Ｖg＋ｖr3    （７３）
この共振電圧成分は、共振放電を通して入力スイッチ電圧を低減するのに最も有効でない。上記の例において、入力スイッチ電圧は、Ｖg未満でＶr3＝９５Ｖだけ低減することができ結果としてＶh＝３０５Ｖのハードスイッチング電圧を生じる。相互入力スイッチＡＣリプル電流ＩNおよび／または特性インピーダンスＲ0を増大させることで、前記のようにこの成分の有効性が増大するが、比例して全体の損失を増大させ有効性が低減する。
【０１９８】
（特別なケース）
（ブーストおよび共振サブインタバルのみにおいて用いられる制御可能な出力スイッチ）
以下の例は、前記無損失スイッチング方法の組み合わせが、如何にして幾つかの実際のアプリケーションにおいて有益に用いることができるかを例示することを意図している。とりわけ高い電流および電力レベルでの、４８Ｖ出力電圧整流器への通信ＡＣラインにおいては、出力整流ダイオードは、より低い伝導損およびより低いコストのためにＭＯＳＦＥＴスイッチよりも実際には好まれる。他方、単一位相商用ＡＣ電圧の場合において、整流されたＡＣラインは、結果として４００Ｖの入力ＤＣ電圧を生じ、それは続いて、一次側において高電圧定格のスイッチング・デバイスによって生成される比較的大きなスイッチング損をもたらす。図７２ａの回路構成および図７２ｂの補助ＭＯＳＦＥＴ出力スイッチＳ2の特定のスイッチング制御駆動は、出力ダイオード整流器の低いスイッチング損および低い伝導損の双方をもたらす。出力スイッチは、最高出力に対して定格のパワー・ダイオードと、それと並列の「補助」低電力、低電流定格ＭＯＳＦＥＴスイッチとで実現されることに注意する。そしてその「補助」ＭＯＳＦＥＴスイッチ（図７２ａに細線で示される）は、ブーストおよび共振サブインタバルの間電流を流すだけのために用いられ、一方パワー・ダイオードが、図７２ｂの電流波形ｉS2によって示されるように瞬間ｔ2で変換器回路によって自然とＯＮとされるときに取って代わってその導通を行う。その後直ちに、時間ｔminにて入力スイッチがゼロ電圧でＯＮとされ、かつ同時に出力「補助」ＭＯＳＦＥＴがＯＦＦとされる。その瞬間から先、出力ダイオード整流器ＣＲ2が取って代わってＤＣ負荷電流の導通を行う。
【０１９９】
共振インダクタを備える前述の方法はいずれも実現することができる。通信整流器におけるような高い入力ＤＣ電圧については、ブースト・サブインタバルとそれに続く共振放電を備える前述のケース（図６４ｂのケース１と同じ）が、さもなければ支配的である（２−１）移行の間の入力スイッチのスイッチング損を除去するのに最も効果的である。この例はまた、相補出力スイッチのクリティカルではない駆動タイミングを明らかに指摘しており、それは、この場合において並びに前述の場合において、受動ダイオード整流器スイッチに過ぎず、能動制御ＭＯＳＦＥＴスイッチではあり得ない。
【０２００】
（出力スイッチの大容量の効果）
前述のケースは全て、式（４６）で定義されるような、一次側に反映される出力スイッチ容量が、入力スイッチの共振容量Ｃrと比較して無視できるという仮定（４７）に基づいていた。これは実際、高い変圧器ステップ・ダウン巻数比についての場合である。Ｖg＝４００Ｖの前記例において、出力スイッチ容量ＣS2＝２９５０ｐＦは、一次側に反映されるときＣS2p＝４ｐＦとなる。続いてこれは、実際の入力スイッチの共振容量Ｃr＝２３７ｐＦと比べるとき事実上無視できる。
【０２０１】
しかしながら、絶縁変圧器ステップ・ダウン巻数比が大きくなくて１に近づくとき、そのような縮小は、それ以上には適用できない。実際、１：１の巻数比について、出力スイッチ電圧遮蔽要件は、入力スイッチに類似しており、結果として比較できる寄生容量を生じていて、反映された容量ＣS2ｐ≒Ｃrとなり、式（４７）が満たされないものとされる。ネットの結果は、出力スイッチ容量が、入力および出力スイッチ双方にかかる波形を変えないというものである。ここでこの効果は、唯一の共振電流成分ｉr3の存在する図５９ａおよび図６０ｃの先のケース４について検証される。その場合、変換器回路動作は、ダイオード整流器を強制的にＯＮとし、入力スイッチおよび相補入力スイッチの駆動タイミングのみが問題となる。
【０２０２】
この場合の等価回路が図７３ａに示される。図７３ｂに点線でプロットされ、番号１が付けられている波形が、ＣS2がＣrに比べて無視できるケースに対応する。その場合、入力スイッチおよび出力スイッチ寄生容量の双方が、出力スイッチ電圧がｔ2でゼロに低減され、出力スイッチダイオードがＯＮとされるまで線形的に放電する。そして、共振放電が開始し、この例においてはＶg＝４０Ｖであるので、４０Ｖの合計共振電圧放電に対してｔm1で入力スイッチ電圧をさらにゼロにまで引き下げる。しかしながら、大きな容量ＣS2は、図７３ｂに番号２の付けられた点線の波形に示されるように、放電を引き延ばし、入力スイッチにかかる共振電圧放電をＶg−ｒＩNＲ0で与えられるハードスイッチング電圧に低減されるものとし、ここで低減比ｒは、式（７７）から得られている。図７３ａのモデルから、大容量ＣS2はさらなる電流を必要とし、それは続いて、入力スイッチ電圧をゼロに低減するために、新しい値ＩNNに相補入力スイッチ・リプル電流が増大することによって補償されなければならない。その場合、入力スイッチでのゼロ電圧への低減が取り戻され、図７３ｂにおいて太線で指示されて番号３の付けられた波形が得られる。
【０２０３】
この場合に存在する唯一の共振電圧成分ｖr＝−Ｖrｓｉｎωrｔが、係数ｒで低減され、それは次数の無い係数αおよびβに依存し、すなわち下式となる。
Ｖr＝ｒＶr＝ｒＩNＲ0    （７４）
α＝ＣS2／Ｃr    （７５）
β＝（ＶC―Ｖg）／（ＩNＲ0）    （７６）
ｒ＝ｆ1（α，β）    （７７）
関数の依存ｆ1（α，β）は、図７４ａのグラフに表示されており、大きな出力スイッチ容量による無損失スイッチングの劣化を査定するのに有用である。しかしながら、設計を目的とすると重要な係数は、下式のように定義される電流増幅係数δである。
δ＝ＩNN／ＩN＝ｆ2（α，β）    （７８）
ここで、ＩNNは、ゼロ電圧スイッチングを達成するのに必要な相補入力スイッチ・リプル電流の新しいピークである。この場合の入力スイッチ電圧ｖS1は、図７３ｂの波形において番号３の付いた太線で表示される。
【０２０４】
前記無損失スイッチング方法は、図７３ａの回路から得られる分析モデルに基づいた図７４ａおよび図７４ｂの２つのグラフを補助として、また以下の実数例について例示される。
ＶC＝７２Ｖ、Ｖg＝４０Ｖ、Ｒ0＝４０Ω、ＩN＝１Ａ、Ｌr＝０．７５μＨ、ＣS2＝Ｃr＝０．４７ｎＦ    （７９）
したがって、式（７５）および（７６）から、α＝１およびβ＝０．８が計算される。それ故、図７４ａのグラフから図７３ｂの波形２で表示されるように低減比ｒ＝０．３１が得られる。電流増幅係数δが図７４ｂのグラフから得ることができ、それはα＝１およびβ＝０．８に対してδ＝１．６４およびＩNN＝１．６４Ａを導く。それ故、出力スイッチのそのような大きな容量を補償するのに、相補入力スイッチ・リプル電流の６４％増加が必要とされる。
【０２０５】
無視できるＣS2をもつ先の場合の顕著な特長がなおも保たれていることに注意し、すなわち入力スイッチおよび出力スイッチの双方が、大きな寄生容量ＣS2にもかかわらず、この（２−１）移行の間、ゼロ電圧でＯＮとされる。もちろん、分析モデルはより入り組んでいて、得られる時間領域波形はより複雑である。実際、（１−２）移行の後の分析は、相補入力スイッチと相補出力スイッチ（ダイオード整流器）がまた、その移行の間、ゼロ電圧でＯＮとされることを明らかにする。それ故、４つの全ての半導体スイッチがこの特別な場合においては、たとえ大きな出力スイッチ寄生容量が考慮されてもゼロ電圧でＯＮとされる。したがって、ゼロ電圧スイッチは、相補入力スイッチ・ピーク・リプル電流の適当な増加によってＩNNにまたは対応するＲ0の増大に保たれる。
【０２０６】
（共振インダクタを備える非絶縁ＤＣ−ＤＣ変換器）
図５５ａの共振インダクタＬrを備える非絶縁変換器が選択され、そこでは出力スイッチは、ＭＯＳＦＥＴスイッチかダイオード・スイッチかで実現される。
【０２０７】
（ケース１−ＣＢＳまたはダイオード出力スイッチ）
出力スイッチＳ2は、移行インタバルの間ずっと閉ざされる。その移行は、入力スイッチをＯＦＦとすることによって開始され、結果として図７５ａにおける第１サブインタバルの間の等価回路を生じる。それ故、電流の差ｉ1−ｉrによって、相補出力スイッチの寄生容量ＣS'2が放電される値は、ｉr（０）＝−ｉmであり、したがって、最初は容量ＣS'2に電流が流れていない。しかしながら、入力スイッチの電圧が上昇すると、共振インダクタの電圧ｖrも上昇し、結果として共振電流ｉrが低減する。これは続いて、相補出力スイッチの寄生容量に結果としてネットの放電電流を生じる。図７５ｃの波形に示されるように、この寄生容量は、結局はｔ2でゼロへと放電し、出力整流器スイッチをＯＮとすることを可能とし、またはＣＢＳ出力スイッチの場合にはそのボディ−ダイオードがＯＮとなるときにそのスイッチをＯＮとする。これは、図７５ｂの等価回路をもたらす。それ故、電流ｉ1−ｉrは、ｔ3でゼロとなるまでずっと相補入力スイッチの寄生容量をさらに放電し続け、その瞬間にこのスイッチはゼロ電圧でＯＮとされる。出力スイッチは、双方のインタバルを通して閉ざされており、いずれにしても移行動作に影響しなかったことに注意する。したがって、出力スイッチは、ダイオードとしてでもＣＢＳスイッチとしてでも実現することができ、結果として同一の波形を生じる。
【０２０８】
前述の通り、図７５ｃの２つのサブインタバルｔbおよびｔcには、図８２ｂを参照する詳細な記述に示される入力キャパシタ電流波形に示されるような電流反転サブインタバルｔdが続く。しかしながら、先の場合と違って、図８２に示されるようにサブインタバルｔcおよびｔdの双方を通して電流反転が起きている。最後に、図８２の安定状態インタバルｔcにおいて前述と同じ発振が観察される。
【０２０９】
（スイッチング時間対移行インタバル）
これまで考慮してきた全ての場合において、全てのスイッチは、それらの固有の小さな寄生容量をもって用いられており、追加の外部キャパシタがスイッチと並列に配置されていなかった。いくつかのアプリケーションにおいては、図７６ａに示されるように入力スイッチか相補入力スイッチかと並列に追加の共振キャパシタＣraを置くことが実際には望まれる。そのような外部キャパシタが加わらなければ、（１−２）移行インタバルは、大きな出力ＤＣ負荷電流か、スイッチの非常に小さな固有寄生容量かそれら双方かによって作り出される大きな傾斜Ｉmax／Ｃrにより、図７６ｂの波形によって点線で示されるように、非常に短いものとなる。これは、（１−２）移行がＤＣ負荷電流に依存するという事実の直接の結果である。その場合、移行インタバルは、入力スイッチＳ1のＯＦＦとされるスピード耐性と比較できるものになる。続いてこれによって、部分的にＯＦＦとされた入力スイッチが（１−２）移行の間、いくらかスイッチング損を生じるものとなる。追加された共振キャパシタＣraは、図７６ｂに太線の波形で示されるような（１−２）移行にスローダウンすることによってこれらの損失を除去し、一方減衰の傾斜は、実質的にＩmax／Ｃraに低減され、ここでＣraは典型的にはＣrより数倍大きい。これによって、入力スイッチをＯＦＦとするのに充分な時間が与えられ、損失が除去される。電圧減衰の速度をスローダウンすることは、導通され、放射されたＥＭＩノイズを低減するという追加の積極的効果を有する。
【０２１０】
（詳細な無損失スイッチング動作）
前述の分析によって、新規な無損失スイッチングの種々の可能性の概要が提供され、また達成するのが困難な（２−１）移行をまず分けて分析し、続いて（１−２）移行を分析することにより、それらの相対的な利点についての質的並びに量的双方の査定が得られる。したがって、回路動作および（１−２）移行と（２−１）移行の双方の顕著な波形が以下に別々に詳細に説明されている。
【０２１１】
各無損失スイッチングの場合について、特定インタバルの変換器の回路状態が提示されており、変換器回路モデルが、それぞれのインタバルおよびこれらのインタバルの間の特性波形に相関されている。したがって、まさに最初の変換器回路モデルが移行の始まりの変換器を示し、一方最後の変換器回路モデルは、常に移行が完了した後の回路を示す。これらの回路のみに対して（それらは状態１および状態２インタバルの回路モデルであるので）、それらを移行インタバルの間、変換器回路モデルから容易に区別するために、ＯＮであるこれらのスイッチのみが表示され、そして太線で引かれ、一方ＯＦＦとされているスイッチは、完全に省略される。他方、移行インタバルの間の変換器回路モデルについては、それらは各サブインタバルの間、区別できる変換器回路によって特徴付けられる。いくつかのサブインタバルを有し得るので、以下の変換が採用されている。すなわち、特定のサブインタバルの間、ＯＮであるスイッチは、太線で引かれ、一方ＯＦＦであるスイッチは細線で引かれている。さらには、ＭＯＳＦＥＴスイッチの符号はこれらのモデルにおいてそのままとされ、特定のスイッチの制御動作を（ＯＮとされたスイッチについては太線で、ＯＦＦとされたスイッチについては細線で）示す。また場合によっては、例えばＭＯＳＦＥＴスイッチのボディ−ダイオードは、たとえそれぞれの能動スイッチがスイッチング時間制御によってＯＮとする信号を与えられなくとも、回路動作によってＯＮとされる。したがって、これらの場合には、ボディ−ダイオードをＯＮとすることが変換器動作をよりよく理解するために重要であるときと同様に、ボディ−ダイオードもまた明白に太線で示される。
【０２１２】
（ＣＢＳ出力スイッチを用いる無損失スイッチング）
無損失スイッチングの詳細な説明は、更に３つのサブカテゴリーに分けられる。
１．共振インダクタのない非絶縁変換器と、
２．共振インダクタのある非絶縁変換器と、
３．絶縁ＤＣ−ＤＣ変換器。
【０２１３】
（共振インダクタのない非絶縁変換器）
相補入力スイッチの電流は、図５３ｂで先に証明されたように状態２のインタバルの終わりで負である。したがって、大きな出力インダクタ・リプル電流が必要でないだけでなく、多くの従来技術のソフトスイッチング構成における共振インダクタのような何らかの共振素子を加えることさえも必要ではない。事実、以下に示されるように、本発明のユニークなスイッチング構成は、主要関係（７）の認識および図５３ｂの時間領域波形におけるそれの結果と合わさって、図５５ａの４つのスイッチの適当な駆動シーケンスおよびタイミングを用いるだけでずっとスイッチング損の低減した実用的な無損失スイッチングというユニークな可能性を生み出す。
まず、図７７ａの回路の（１−２）移行に注視する。
【０２１４】
（（１−２）移行）
図７８ａから、（１−２）移行において合成電流がＩmaxからＩPへと変わる。この移行は、図７７ａ、図７７ｂ、図７７ｃおよび図７７ｄに示される４つの等価回路および図７８ｂに示される対応する時間間隔ｔa、ｔb、ｔcおよびｔdによって表される。
【０２１５】
（インタバルｔa）
図７７ａおよび図７８ｂのｔaインタバルは、最初の移行が開始する前の状態１の時間インタバルに対応する。Ｓ1およびＳ2スイッチが双方ともＯＮでＳ’1およびＳ’2がＯＦＦである。Ｓ1がＯＦＦとされるときこのインタバルが終わって（１−２）移行が開始され、それは、結果として図７７ｂの回路を生じる。
【０２１６】
（インタバルｔb）
インタバルｔdの間、電流ＩmaxがＳ1（スイッチＳ1はその前はＯＮの瞬間であったので、最初はそれが完全に放電されている）の寄生容量を充電しており、そしてＳ’1およびＳ’2スイッチを横切る寄生容量を放電する。この電流はＤＣ成分Ｉ1＋Ｉmを含むので、これは結果としてこれらの寄生容量の相対的に高速の充電および放電を行い、それ故入力スイッチＳ1の寄生キャパシタで高速に電圧を上昇させる。上述のようであるので、これらの３つのキャパシタはＡＣについて並列に接続されている。このインタバルは、スイッチＳ’2にかかる電圧ＶS'2がゼロに落ちてＳ’2のボディ−ダイオードが導電し始めるとき終結される。したがって、スイッチＳ’2は、その寄生ダイオードによってゼロ電圧で自然にＯＮとなる。低電圧でのダイオードの導通は、そのダイオードにかかる高い電圧降下によってむしろ非効率的であるので、これはまた、スイッチＳ’2をＯＮとする（または透過的には元のＳ’2ＭＯＳＦＥＴをＯＮとする）のに理想的な時間である。ＭＯＳＦＥＴの低いＯＮ抵抗およびそれにかかる対応する低い電圧降下のために、ダイオードを通る電流は、ＭＯＳＦＥＴデバイスを通ってバイパスされ、それ故出力整流の伝導損を最小化する。Ｓ’2がＯＮとされるとき同時にスイッチＳ2がＯＦＦとされ、それは、結果として図７８ｂのインタバルｔcについて有効な図７７ｃの回路モデルを生じる。スイッチをＯＦＦとするのが遅れたならば、中間レベルがそれに続き、スイッチＳ1およびＳ’1それぞれについて現在の値ＶgおよびＶC−Ｖgで全ての電圧を固定させることに注意する。明らかにこのインタバルは非生産的で不必要であり、それは、それが、（１−２）移行インタバルの完了を遅らせるのみであってそれ故に図７８ｂにおけるような適切な駆動タイミングによって回避されるべきであるからである。
【０２１７】
（インタバルｔc）
そして、図７８ｂのインタバルｔcは、３つのスイッチＳ1、Ｓ’1およびＳ2がＯＦＦであって、スイッチＳ’2のみがＯＮであって、そのボディ−ダイオード（このダイオードが最初に導通し始め、Ｓ’2をＯＮとする引き金となったという事実を示すのに太線で図７７ｃにも示されているボディ−ダイオード）をバイパスする間の図７７ｃの等価回路によって特徴付けられる。Ｉ1＋Ｉm＝Ｉ2である基本的な関係式（７）のために、電流ｉ1＋ｉm−ｉ2は、ここでは、それぞれのＡＣリプル成分ＩP＝Δｉ1＋Δｉm−Δｉ2のみからなり、結果として先のインタバルｔbと比べてスイッチＳ1の電圧上昇の傾きが低減する。先のｔbインタバルにおいてよりもずっと遅い速度ではあるが、この合計ＡＣリプル電流はＳ2を横切る容量を充電し始め、同時にそれはＳ1にかかる容量を充電しＳ’1にかかる容量を放電する。スイッチＳ’1の電圧がゼロに到達し、そのスイッチのボディ−ダイオードが図７７ｂに示されるように導通し始めるときにこのインタバルは終わりに到達し、それはインタバルｔdの始まりの変換器回路を示す。これはスイッチＳ1の電圧をＶCレベルに固定する効果を有する。この時点でスイッチＳ’1はゼロ電圧でＯＮとすることができ、それ故ゼロ・スイッチング損が内部ボディ−ダイオードをバイパスして伝導損を低減する。
【０２１８】
（インタバルｔd）
図７７ｄの回路は、（１−２）移行が終了し、ここで、スイッチＳ1およびＳ2が同時にＯＮとなる間の図７７ａの始まり状態と対照にスイッチＳ’1およびＳ’2が同時にＯＮであることを示す。要するに、この（１−２）移行の間、全てのスイッチがゼロ電圧でＯＮとなり、そして（１−２）移行の無損失スイッチングが達成され、それ故スイッチング損がない。
【０２１９】
（（２−１）移行）
図８０ａの合成電流は、負のＩN値から正のＩnin値へと変わる。（２−１）移行は、図７９ａ、図７９ｂ、図７９ｃおよび図７９ｄの回路並びに図８０ｂに示されるそれらそれぞれのインタバルｔa、ｔb、ｔcおよびｔdによって表される。
【０２２０】
（インタバルｔa）
図８０ａおよび図８０ｂのｔaインタバルは、丁度（２−１）移行の始まる前の状態２の時間インタバルに対応する。スイッチＳ’1およびＳ’2は双方ともＯＮであり、Ｓ1およびＳ2はＯＦＦである。スイッチＳ’1がＯＦＦとされるとき、このインタバルが終わって（２−１）移行が開始され、それは結果としてインタバルｔbを表す図７９ｂの回路を生じる。
【０２２１】
（インタバルｔb）
図７９ｂの回路によって表されるようなこのインタバルｔbの間、電流ＩNは、Ｓ’1を横切る寄生キャパシタを充電し、Ｓ1およびＳ2を横切る寄生容量を放電している。これは結果として、これらの寄生キャパシタの相対的に遅い充電および放電を生じており、それ故相補入力スイッチＳ’1の寄生キャパシタで相対的に遅い電圧上昇を生じている。前述のように仮定されているので、これらの３つのキャパシタはＡＣについて並列に接続される。スイッチＳ2にかかる電圧ｖS2がゼロに降下し、Ｓ2のボディ−ダイオードが導通し始めるとき、このインタバルが終結する。したがって、スイッチＳ2はその寄生ボディ−ダイオードによってゼロ電圧でＯＮとされ、それでそのボディ−ダイオードは、ＭＯＳＦＥＴデバイスを通してバイパスされ、それ故出力整流の伝導損を最小限とする。
【０２２２】
（インタバルｔc）
スイッチＳ2がＯＮとされるとき、スイッチＳ’2が同時にＯＦＦとされ、それは結果として図８０ｂのインタバルｔcについて有効な図７９ｃの回路モデルを生じる。ここで、図８０ｂに点線で示されるようにＳ1スイッチがＯＮとなるのが遅れるならば、全ての電圧が現在の値、すなわちスイッチＳ1にかかるＶgおよびスイッチＳ’1にかかるＶC−Ｖgに固定され、一方スイッチＳ’2はゼロ電圧レベルのままであることに注意する。移行インタバルの残りの部分は、無損失スイッチングのやり方で完了することができない。したがって、スイッチＳ1は低減した電圧で「ハード」にＯＮとされなければならず、その寄生キャパシタは突然に放電される。この第３のインタバルｔcは、理想的には除去されなければならず、それは、それがなんの有用な機能も持つことなく移行インタバルの完了を遅延させるのみだからである。図８０ｂの太線は、スイッチＳ1が正にｔbインタバルの終わりにＯＮとされ、それ故インタバルｔcが完全に除去される場合を例示する。
【０２２３】
（インタバルｔd）
スイッチＳ1をハードにＯＮとすることと関係する損失は、主に、スイッチＳ’2の寄生ボディ−ダイオードにおける反転回復損失と、有効電圧がＶgであるスイッチＳ1、Ｓ’1およびＳ’2を横切る寄生容量の（ＣＶ2）／２損失とからなる。それ故図７９ｄは、スイッチＳ1およびＳ2がＯＮとされる（２−１）移行の完了の後の最終段階を示す。図７９はまた、ＶCであるスイッチＳ’1の寄生キャパシタの最終電圧およびＶgであるスイッチＳ’2の寄生キャパシタの最終電圧を示し、それらは次の（１−２）移行についてのそれらの開始値である。
【０２２４】
ここでこのタイプの無損失スイッチングが如何に有効であるかを見るのは興味深い。（１−２）移行が結果として無損失スイッチングを生じ、一方（２−１）移行が結果としてスイッチング損を低減するが、それは、スイッチＳ1の寄生キャパシタが入力電圧Ｖg未満では放電できないからであるということが明らかである。非常に簡単な分析によって、このスイッチング損の低減は、とりわけ、例えばＶC＝Ｖg／（１−Ｄ）＝５ＶgのときのＤ＝０．８のようなより高い負荷比での動作について非常に有効であるということが明らかになる。スイッチＳ1を横切る寄生容量は、高電圧ＶC＝５ＶgからＶgレベルへと下がるまで放電され、それ故スイッチＳ1、Ｓ’1およびＳ’2に蓄積されるエネルギーの端数のみが電圧比の自乗によって与えられるように失われる。この場合、これは、２５倍のエネルギー損失の低減またはスイッチＳ1がそれにかかるＶC＝５Ｖgという最大の電圧でＯＮとされるならば、失われていたであろうエネルギーの９６％の節約を意味する。明らかに、多くの実用上のアプリケーションについて、そのような結果は適切であること以上のものである。Ｄ＝０．６のようなより低い負荷比でも、なおも損失の６．２５倍の低減が達成され、または最大のハードスイッチングの損失の８４％が回復されることに注意する。動作点が、例えばＤ＝０．２５のようなより低い負荷比に移ると、ハードスイッチング・インタバルｔCはより高いパーセンテージ、即ち、合計遮断電圧ＶC＝Ｖg／（１−Ｄ）＝１．３３Ｖgの７５％さえででも開始し、それ故その移行の最大のハードスイッチング損失の４４％が回復される。
【０２２５】
（共振インダクタを備える非絶縁変換器）
ここで、図７６ａ、図７６ｂおよび図７６ｃにおいて先に説明された（１−２）移行の１つの場合を、図６４ｂの波形１、２、３および４を参照しての（２−１）移行（ケース１、２、３および４）についての共振放電の４つの異なる場合の各々と組み合わせて、４つの別個の無損失スイッチングの場合を得ることができる。
【０２２６】
（（１−２）移行（ケース１、２、３および４））
（１−２）移行は図８１ａ、図８１ｂ、図８１ｃ、図８１ｄおよび図８１ｅの５つの特性回路とそれに対応する図８２の波形で表される。
【０２２７】
（インタバルｔa）
これは、移行が始まる前の状態１のインタバルの終わりに対応する。図７３ａにおけるようにＳ1およびＳ2がＯＮでありＳ’1およびＳ’2がＯＦＦである。Ｓ1がＯＦＦとされるときこのインタバルが終わって（１−２）移行が開始される。
【０２２８】
（インタバルｔb）
電流ｉ1および−ｉC1（ｉC1は、図８１ｂにおけるような正の方向の入力キャパシタ電流である）の合計がＳ1を横切るキャパシタを充電し、Ｓ’1を横切るキャパシタを放電する。電流ｉC1の初期値は−ｉmであり、それ故最初は図８２のｉC1波形に示されるようにＳ’2に向かって電流が流れていない。電圧ｖS1が増大するにつれ、共振インダクタの電圧ｖrが増大し始め、それによってｉC1は大きさが減少することになる。結果として、スイッチＳ’2の電流はもはやゼロではあり得ず、そのスイッチの容量はまたその初期値Ｖgから放電されている。この容量が完全に放電されてＳ’2のボディ−ダイオードが導通し始めるとき、このインタバルは終わる。このときスイッチＳ’1およびＳ’2はゼロ電圧でＯＮとされる（それ故スイッチング損はない）。
【０２２９】
（インタバルｔc）
電流ｉ1および−ｉrは、図８１ｃにおけるようにＳ1の容量を充電しＳ’1の容量を放電し続ける。電圧ｖrは更に上がり、それは更にｉrの大きさを減少させる。スイッチＳ’1の電圧がゼロに到達してＳ’1のボディ−ダイオードが導通し始めるとき、このインタバルは終結する。ここでＳ’1もまたスイッチング損なくＯＮとされる。
【０２３０】
（インタバルｔd）
ここで電圧ｖrはＶC−Ｖgで与えられ、それ故ｉrの大きさは図８１ｄにおけるように線形に減少し続ける。この、または最後の２つのサブインタバルの間のある時点で、それは負となる（最初にそれはｉmであった）。ｉC1がｉ1−ＩPという値に到達するとき、出力スイッチＳ2の電流はゼロとなる。制御可能なスイッチＳ2は、この時点でＯＦＦとされなければならない。
【０２３１】
（インタバルｔe）
出力スイッチＳ2の電流は、ここでは負となっているが、図８１ｅの通りスイッチＳ2の容量を充電する。このインタバルにおけるｉC1の初期値はまた、（１−２）移行が完了した後の最終値でもある。したがって、Ｓ2の容量をその最終値（ＶC−Ｖg）へと充電するために、電流ｉC1は幾分アンダーシュートしなければならない。続いてこれによってＳ2の電圧はオーバーシュートするものとなる。その結果はＬrとＣS2との間の発振であって、減衰しなければ持続する。共振ループにおける素子の固有寄生抵抗が充分に発振を減衰させないならば、更なるＲ−Ｃ減衰ネットワークが必要とされ、それはまたＤ−Ｄ移行の完了の後、同様の発振を減衰する。ｔeインタバルの終わりに発振は消失する。
【０２３２】
（（２−１）移行（ケース１））
これは、図６４ｂの波形で先に例示されるケース１に対応する。このケースは、図８３ａ乃至図８３ｅの５つの等価回路および図８４に示される５つのサブインタバルの対応する波形によって表される。
【０２３３】
（インタバルｔa）
これは、移行が始まる前の変換器の状態を表す。Ｓ1およびＳ2がＯＦＦでありＳ’1およびＳ’2がＯＮである。Ｓ2がＯＮとされるときこのインタバルが終わって移行が開始される。
【０２３４】
（インタバルｔb）
これは、直ちに電圧（ＶC−Ｖg）を共振インダクタＬrに印加し、それは急速に電流ｉrを増大させ、余分のエネルギーをＬrに蓄積する。このインタバルの長さは、この蓄積されるエネルギーの量を制御する。Ｓ’1スイッチをＯＦＦすることで、このインタバルが終結する。
【０２３５】
（インタバルｔc）
スイッチＳ’1をＯＦＦすることでまた、各々が入力スイッチＳ1の電圧ｖS1の低減に貢献する３つの成分を具備する共振電流を備えるキャパシタＣS1の共振放電が始まる。この電圧ｖS1が極小まで降下するとき、Ｓ1スイッチはＯＮとされなければならず、それによってこのインタバルが終結する。この瞬間、共振電流はゼロに低減され、そして入力キャパシタ電流ｉC1は、図８４のｉC1の電流波形に示されるように電流ｉ1に等しい。非常にしばしば放電は完了し、ゼロ電圧でＯＮとなることが成り立っている。場合によっては、動作負荷比が低くて入力電圧が非常に高いときゼロ電圧が得られず、スイッチング損の実質的な低減が起こる。実際、実験によって、Ｖh＝ＶC／４という残りのハードスイッチング電圧でスイッチングする結果、循環する共振電流の低減のためにより高い効率が生じ、それはより低いｖS1を達成するのに必要であるということが示されている。
【０２３６】
（インタバルｔd）
この電流反転サブインタバルは、入力キャパシタ電流ｉC1＝ｉ1で始まり、そのとき入力スイッチＳ1はＯＮとされる。入力キャパシタ電流は、図８４のｉC1の波形に示されるようにＶg／Ｌrに等しい一定速度で線形的に低減する。このインタバルの間のある瞬間にそれはゼロとなり、そしてその後方向を反転させて安定状態電流レベル−ｉmに到達する。それが起こるとき、相補出力スイッチＳ’2のボディ−ダイオードの電流がゼロとなり、それ故ボディ−ダイオードがＯＦＦとなって、スイッチＳ’2がＯＦＦとされなければならない。これにより（２−１）移行が完了する。
【０２３７】
（インタバルｔe）
このインタバルの間、スイッチＳ’2の寄生容量ＣS'2は、共振するようなやり方でそのゼロの初期値（Ｓ’2スイッチはその前の瞬間丁度ＯＦＦとされていた）からその最終電圧値Ｖgへと充電されつつある。したがって、共振インダクタＬrと寄生容量ＣS'2とを具備する共振回路が、図８４に示されるように、Ｓ’2スイッチの電圧発振を誘導する。（１−２）移行の後に起こる同様の発振を抑制するのに用いられるようなＲ−Ｃスナバ・ネットワークの使用によって、これらの発振を減衰し、リンギングを抑制することができる。
【０２３８】
（（２−１）移行（ケース２））
これは、図６４ｂのケース２に対応する。このケースは、図８５ａ乃至図８５ｄの４つの等価回路および図８６に示される４つのサブインタバルの対応する波形によって表される。
【０２３９】
（インタバルｔa）
これは、移行が始まる前の変換器の状態を表す。Ｓ1およびＳ2がＯＦＦでありＳ’1およびＳ’2がＯＮである。Ｓ’1がＯＦＦとされ同時にＳ2がＯＮとされるとき、このインタバルが終わって移行が開始される。
【０２４０】
（インタバルｔb）
スイッチＳ2を時期尚早に（そのボディ−ダイオードがＯＮとなる前に）ＯＮとすることによって、共振放電が始まる。しかしながら、今回２つの共振電流成分のみが残っており、それは、ケース１において存在するブースト成分が、ブースト時間がゼロに低減されるために除去されているからである。それにもかかわらず、（ＶC−Ｖg）／Ｒ0に等しい大きさをもつ残り２つの共振電流成分の内１つのみが、入力電圧のＶgという大きさに関係なく、Ｄ＝０．５という負荷比で、入力スイッチ電圧を単独で完全にゼロに低減することができる。
【０２４１】
（インタバルｔc）
ケース１についてのインタバルｔdと同じである。
【０２４２】
（インタバルｔd）
ケース１についてのインタバルｔeと同じである。
【０２４３】
（（２−１）移行（ケース３））
これは、図６４ｂのケース３に相当する。このケースは、図８７ａ乃至図７８ｅの５つの等価回路および図８８に示される５つのサブインタバルにおける対応する波形によって表される。
【０２４４】
（インタバルｔa）
これは移行が開始する丁度前の状態２のインタバルを表す。Ｓ1およびＳ2はＯＦＦであり、Ｓ’1およびＳ’2はＯＮである。Ｓ’1がＯＮとされるとき、このインタバルが終わって（２−１）移行が開始される。
【０２４５】
（インタバルｔb）
図８７ｂの回路モデルから、入力スイッチＳ1の容量ＣS1は、ＩN／Ｃrによって与えられる一定速度で放電する。出力スイッチＳ2は、その電圧がゼロに到達する前にＯＮとされてこの線形放電インタバルを完了し、入力スイッチ電圧をＶS1に低減する。
【０２４６】
（インタバルｔc）
Ｓ2をＯＮとすることで、共振サブインタバルおよび入力スイッチの寄生容量の放電が開始され、それはまた、前述のケース２におけるように２つの共振電流成分を備えるが、それらの内の１つは大きさが（ＶS1−Ｖg）／Ｒ0に等しくなるまで低減され、結果として以前程有効でない共振放電を生じている。入力スイッチＳ1の電圧が、その最も低い値に到達するとき、入力スイッチＳ1はＯＮとされなければならず、それによってこのインタバルが終結される。Ｓ1電圧の最小値はスイッチＳ2のタイミング、すなわち先のインタバルｔbの長さに依存する。インタバルｔbが短ければ短いほど最小値は低いものとなり、それは、共振プロセスがより高い初期電圧値で開始するからである。スイッチＳ1の電圧の最小値は、Ｓ2の適当なタイミングによってゼロとすることができる。しかしながら、実験によって、およそＶC／４の最小値で結果として効率がより高くなることが示されている。１／２・ＣＶ2の損失が、１６という係数によってハードスイッチングの場合よりも低減されている。しかしながら、更なる低減によっては、Ｓ1のより低い電圧を達成するのに必要なより大きな循環電流のために、損失が増大するものとなってしまう。
【０２４７】
（インタバルｔd）
ケース１のサブインタバルｔdについてと同じである。
【０２４８】
（インタバルｔe）
ケース１のサブインタバルｔeについてと同じである。
【０２４９】
（（２−１）移行（ケース４））
これは、図６４ｂのケース４に相当する。このケースは、図８９ａ乃至図８９ｅの５つの等価回路および図９０に示される５つのサブインタバルにおける対応する波形によって表される。
【０２５０】
（インタバルｔa）
これは以降が始まる前のインタバルを表す。Ｓ1およびＳ2がＯＦＦでありＳ’1およびＳ’2がＯＮである。Ｓ’1がＯＦＦとされるとき、インタバルが終わってこの移行が開始される。
【０２５１】
（インタバルｔb）
図８９ｂの回路におけるように、スイッチＳ1、Ｓ’1およびＳ2がＯＦＦであり、Ｓ’2がＯＮである。入力スイッチＳ1および出力スイッチＳ2の寄生容量は、同じ一定速度ＩN／Ｃrで放電している。この線形放電サブインタバルは、出力スイッチＳ2にかかる電圧がゼロに到達し、入力スイッチＳ1の電圧がＶgに低減するとき完了する。これによって、図８９ｃに示されるような出力スイッチＳ2のボディ−ダイオードがＯＮとされ、その瞬間、出力ＭＯＳＦＥＴスイッチＳ2がＯＮとされて、そのボディ−ダイオードをバイパスし、伝導損を低減する。
【０２５２】
（インタバルｔc）
共振放電サブインタバルは、図８９ｃの回路におけるように出力スイッチＳ2をＯＮとすることで始まる（ボディ−ダイオードをＯＮとすることで共振を始めるのに充分である）。この場合、唯一の共振電流放電成分のみが残っており、それは、前記ケース３において存在する第２の共振電流成分が除去されるからである。同じ波形においてもまた示されるように、Ｖgレベル未満の入力スイッチＳ1の電圧の低減が最小限であり、それは、この成分が電圧を低減するのに最も有効でないからである。その有効性を増大させるためにＩNおよび／または特性インピーダンスＲ0の増大が必要とされ、それは、Ｖr3＝Ｒ0ＩNであるからであり、それら双方は、無損失スイッチングによってもたらされる損失の低減をいくらか減少させる。
【０２５３】
（インタバルｔd）
ケース１のサブインタバルｔdについてと同様である。
【０２５４】
（インタバルｔe）
ケース１のサブインタバルｔeについてと同様である。
前記ケースにおいて、制御可能なＭＯＳＦＥＴスイッチではなく、出力スイッチおよび相補出力スイッチが、単純ダイオード電流整流器として実現されるならば、全く同じ波形および同一の振る舞いが得られるであろうことに注意する。
【０２５５】
（絶縁ＤＣ−ＤＣ変換器）
絶縁ＤＣ−ＤＣ変換器においては、共振インダクタの役割は、図６２ａに示されるように絶縁変圧器の漏れインダクタンスＬrによって果たされる。図６２ｂを参照して説明されるような電圧の拡大縮小を除いて、詳細な無損失スイッチング動作は、共振インダクタを備える非絶縁変換器について上で略述されたのと同じケースに追従する。
【０２５６】
（実験による検証）
数多くの実験が行われて、以下のような２つのクラスの変換器の基礎的な実施例によってもたらされる、それらの性能が検証される。
１．ガルバーニ絶縁を備えない図２７のＤＣ変圧器スイッチング変換器と、
２．ガルバーニ絶縁を備える図４０ｂの絶縁ＤＣ変圧器スイッチング変換器。
【０２５７】
（ＤＣ変圧器スイッチング変換器）
図２７のＤＣ変圧器スイッチング変換器の以下の主要な特徴を検証するために、幾つかの実験が行われた。
１．高いＤＣ過負荷耐性と、
２．タイミング制御のみを用いる共振インダクタのないソフトスイッチング性能と、
３．出力インダクタにおけるゼロ・リプル電流。
【０２５８】
図２７のＤＣ変圧器スイッチング変換器のプロトタイプは、公称５０Ｗ、１０Ｖの出力用に構築された。入力電圧は、使用されたテストのタイプによって１３Ｖから２０Ｖの範囲にあった。用いられたスイッチング周波数は、２００ｋＨｚに固定された。以下の成分値が、ブレッドボードのプロトタイプに用いられた。
Ｓ1およびＳ’1はＩＲＦ３７１０（１００Ｖ／２８ｍΩ）であった。Ｓ2およびＳ’2はＳＵＰ７０Ｎ０６−１４（６０Ｖ／１４ｍΩ）であった。Ｃ＝２ｘ４．４μＦ／１００Ｖ。Ｃ1＝５ｘ１０μＦ／５０Ｖ。Ｃ2＝２２００μＦ／２５Ｖ。ＤＣ変圧器は０．８３ｉｎ3という容量を有していた。
【０２５９】
（過負荷電流テスト）
これらのテストについては、最も簡単なソフトスイッチング方法が使用され、スイッチの適切な駆動タイミングのみであって、追加の共振インダクタはなく、それ故過負荷電流試験についてＬr＝０であった。大きな過負荷耐性をテストするために、まず、ＵＵのような磁心構造のいずれのレッグにも空気間隙のないＤＣ変圧器が構築された。変換器は、Ｄ＝０．８の公称負荷比および１０Ｖで５Ａの出力電流、それ故およそ１３Ｖの入力電圧で動作するように調整された。これらの公称条件の下での３つのインダクタのリプル電流が、２μｓ／ｄｉｖの時間縮尺で図９１ａに示されている。なおも存在するＡＣ電圧の不整合による出力インダクタ電流リプルが、５Ａのピークピークであり、一方ｉ1およびｉmが、それぞれ２Ａおよび３Ａのピークピークであることに注意する。
【０２６０】
これらの公称条件および５Ａの負荷電流のもとで、効率は９５．４５％であると測定された。ブレッドボードのプロトタイプの設計は、過負荷電流耐性をテストするという目的で構築されたもので、効率を最適化するためのものではなく、それは、最も低いＯＮ抵抗のデバイスのような到達水準技術の構成要素が用いられなかったからであることに注意する。
【０２６１】
そして、プロトタイプの設計には、１Ｈｚのパルス周波数および２ｍｓのパルス持続時間（過負荷持続時間）を用いて大きなパルス過負荷電流がかけられ、過負荷電流耐性がテストされた。図９１ｂ（２μｓ／ｄｉｖ時間スケール）に示されるように１１８Ａの過負荷耐性が、およそ２，３００％（二千三百パーセント）の有効過負荷について検証された。出力インダクタ電流のほんのわずかの飽和が記録され（ｉ2リプル電流の増加）、一方他の２つのインダクタ電流ｉ1およびｉmは、ほんのわずかしか変わらなかったことに注意する。
【０２６２】
この過負荷の大きさを視野に入れて、この設計を、ＤＣ変圧器が用いられていないが２つの別々の磁心が、すなわち、入力インダクタと中間インダクタを図２９ａの単一磁心へと結合するものと、ＤＣバイアスのかかる出力インダクタについて図２９ｃにおけるような対応する空気間隙を備えるもう１つ別の磁心とが、用いられた別の設計と比較する。２つの別々の磁心は、飽和を回避するために各々が１２０Ａまたは６００アンペア回数の５倍を支えなければならない。したがって、各磁心で飽和を回避するために、１０ＤＣアンペア回数あたり２ミルの空気間隙という基準に基づいて、１２０ミルまたは３ｃｍ（！）の合計空気間隙を有さなければならず、それは０．２５Ｔ（テスラ）のＤＣ磁束密度をもたらす。そのような空気間隙では、強磁性材もまた完全に取り残され、それは、それが、空気磁心のインダクタンス・レベルを超えてインダクタンス・レベルを上げるのに実際上何の貢献もしないからである。結果として、全ての巻線におけるＡＣリプル電流が大きくなって実用的ではなくなる。しかしながら、本発明のＤＣ変圧器は、ともかくも空気間隙が無く、全てのリプル電流がなおも公称５Ａ負荷電流と同じレベルにある、その２，３００％の出力ＤＣ電流過負荷全てを支える能力があった。
【０２６３】
（ソフトスイッチング・テスト）
図９２ａは、空気間隙の無いＤＣ変圧器磁心で得られるソフトスイッチング性能とスイッチＳ1およびＳ2の電圧を表示する。図９２ｂは、ＤＣ変圧器が６ミル空気間隙を含むように変えられたことを除いて、同じ条件の下での同じ波形を示す。ＤＣ変圧器の磁化インダクタンスが低減したために、後者の場合において相当に移行が速く、続いてそれによって、比例してＡＣリプル電流が増大され、移行がより速くなることに注意する。空気間隙を増大することによって、変換器が出力インダクタにおいてゼロ・リプル電流を有するように調整されるならば、さらに速い移行をも得られるものとなる。したがって、出力インダクタのゼロまたはそれに近いリプル電流での動作は、有益であり、それは、それによってより速いソフトスイッチング移行がもたらされるからであり、したがって、非常に高いスイッチング周波数であってもエッジが良く定めらされ、より高い負荷比が可能となる。
【０２６４】
（出力インダクタ・ゼロ・リプル電流テスト）
次に、より低い負荷比でゼロ出力リプル電流現象を観察することができるように、ＤＣ変圧器の設計がわずかに修正される。したがって、６ミルの同心空気間隙を備えるもとの設計に対して、さらに６ミルのペーパー・スペーサーが加えられて、出力インダクタＬ2を備える磁気レッグの１２ミルの合計空気間隙とインダクタＬmを備える磁気レッグの６ミルの空気間隙とが結果として得られる。入力電圧が１３．３Ｖに変えられたとき、出力ゼロ・リプル電流が、１μｓ／ｄｉｖ時間スケールで図９３ａに示されるように観察された。図９３ａの最上のトレースは、５ＡのＤＣ電流と重畳されたリプル電流との合計電流ｉ2を示す。図９３ａの第２のトレースは、非理想であるがためにジャンプを含むおよそ０．２Ａのピークピーク・リプルを示すリプル電流の拡大された波形のみを示す。ジャンプは、主として、ソフトスイッチング移行の間、インダクタの電圧が一時的に整合しないという事実によるものである。インダクタが結合されないならば、ジャンプは観察されない。１μｓ／ｄｉｖ時間スケールの図９３ａは、参照することを目的として含まれているが、それには、入力電圧を１４Ｖに増大させることによって動作点が離されるときに１Ａまで増大された出力リプル電流が示されている。
【０２６５】
（絶縁ＤＣ変圧器スイッチング変換器）
図４０ｂの絶縁ＤＣ変圧器スイッチング変換器の以下の主要な特長を検証するためにいくつかの実験が行われた。
１．入力インダクタおよび出力インダクタ・リプル電流の測定と、
２．絶縁変圧器の漏れインダクタンスで補助されるソフトスイッチングと、
３．広い入力電圧範囲にわたっての高い効率。
【０２６６】
整流されたＡＣラインから動作する実際のオフライン変換器のプロトタイプが構築されて絶縁ＤＣ変圧器スイッチング変換器をテストする。２１０Ｖから３９０Ｖまでの入力ＤＣ電圧が、１００Ｗの公称電力で５Ｖの出力ＤＣ電圧へと変換され、２００ｋＨｚのスイッチング周波数で動作する。以下の値を備える成分が図４０ｂの変換器に用いられた。
Ｃ＝４７ｎＦ、Ｃ1＝１μＦ、Ｃ2＝３×１２００μＦ、Ｑ１⇒ＳＴＵ１０ＮＢ８０、Ｑ1’⇒ＳＴＰ４ＮＢ８０ＦＰ、Ｑ2＆Ｑ2’⇒ＳＴＶ１６０ＮＦ０３Ｌ絶縁ＤＣ変圧器は、図３７ｂのカスタム磁心構成を用いておよび図３７ａの絶縁ＤＣ変圧器スイッチング変換器を用いて構築された。３つの磁気レッグを備えるカスタム磁心は、フェライト強磁性材を用いて構築された。絶縁ＤＣ変圧器の容量は、０．７９ｉｎ3であった。
【０２６７】
（入力および出力インダクタ・リプル電流の測定）
まず、リプル電流性能が２つの動作点で測定された。示される波形は、以下の順番である。最上のトレースは、主スイッチＳ1のドレイン−ソース電圧である。第２のトレースは、絶縁変圧器一次電流であり、第３のトレースは、０．５Ａ／ｄｉｖでの入力インダクタ電流リプルであり、最下のトレースは、２Ａ／ｄｉｖでの出力インダクタ電流リプルである。図９４ａは、２７０ＶのＤＣ入力電圧で得られるこれらの波形を表示する。入力インダクタ・リプル電流は、およそ１００ｍＡのピークピークに過ぎず、それ故、それは実際にはゼロ・リプル電流である。出力インダクタ・リプル電流もまた、非常に小さくおよそ１Ａのピークピークを測定する。これは、公称ＤＣ負荷電流が２０Ａであることを考慮すると、かなり低いリプル電流である。
【０２６８】
もう一組の測定は、３８０Ｖの入力ＤＣ電圧について得られる図９４ｂに示されている。予期されるとおり、これだけ広い負荷比の変化に対して、入力インダクタ・リプル電流は、１００ｍＡの同じ低いリプルで実際上変わらないままであり、それによって優れたＥＭＩノイズ特性が可能となることに注意する。また、入力インダクタおよび出力インダクタ電流のいずれにもスパイクが存在しておらず、それによって変換器のソフトスイッチング性能の有効性が明らかに示されているということにも注意する。しかしながら、出力インダクタ・リプル電流は、４Ａのピークピークに増大している。
【０２６９】
（変圧器漏れインダクタンスを用いるソフトスイッチング）
絶縁変圧器の場合、共振インダクタは必要ではなく、それは、絶縁変圧器の漏れインダクタンスが代わりに用いられるからである。ソフトスイッチング性能は、図９５ａ、図９５ｂおよび図９５ｃに記録されている。これらの図の最上のトレースは、主スイッチＳ1のドレイン−ソース電圧を表し、最下の２つのトレースは、２つの同期整流器スイッチＳ2およびＳ’2のドレイン−ソース電圧を表す。図９５ａは、（１−２）移行および（２−１）移行の双方を示す。図９５ｂは、図９５ａと同じトレースを示すが、（１−２）移行を露呈するよう拡大されている。最後に、図９５ｃは、（２−１）移行の拡大トレースを示す。波形から分かるとおり、漏れインダクタンスの補助があるソフトスイッチングは、スイッチング損を低減するのに非常に有効であることが示されており、結果として良く定められた速い移行エッジを生じる。
【０２７０】
スイッチング損の除去かまたは大きな低減かというその主要な機能に加えて、開示された２つの機構のいずれかによるソフトスイッチングは、さらに２つの等しく重要な実用上の利点を有する。
１．入力高電圧デバイスの無損失スイッチング移行は、結果としてそれらのスパイクの無い電圧波形を生じ、それ故、ハードスイッチング・モードと比べてこれらのデバイスの電圧ストレスは、ずっと低減されたものとなる。結果としてより低い定格電圧のデバイスが用いられて、それらの伝導損を同様により低いものとし、温度上昇をより低いものとし、究極的には動作をより信頼性のあるものとすることができる。
２．（１−２）移行および（２−１）移行双方の無損失移行エッジにより、高いオーバーシュート電圧スパイクおよび電圧波形におけるリンギングのためにハードスイッチング・モードにおいて非常に厳しい、電磁干渉（ＥＭＩ）問題がずっと低減される。究極的にはこれによってスパイク・フィルターおよび重いＥＭＩフィルターの必要がなくなり、それは、それらのハードスイッチングの等価物に対して全体の効率をさらに上げるものとなる。
【０２７１】
（効率の測定）
２１０ＶのＤＣから３６０ＶのＤＣまでの動作範囲にわたって効率の測定が行われ、得られたデータが図９６に表示される。変換器自体の性能を強調するために、効率の測定には駆動損が含まれず、電力段階の損失のみが含まれた。測定は、１００Ｗの出力電力について行われたが、その固有の高いＤＣ過負荷耐性によって、変換器は、効率がわずかおよそ１％低下するだけで、１５０Ｗで連続して動作できた。広い電圧範囲にわたっての９５％という高い効率は、新規な絶縁ＤＣ変圧器スイッチング変換器に明らかに起因すると考えられる。
【０２７２】
（効率の最適化）
１５０ｋＨｚのスイッチング周波数で動作する絶縁された５０Ｖから５Ｖ、１００Ｗの変換器の実験用プロトタイプが、効率を最適化する目的で構築された。図４５の絶縁ＤＣ変圧器スイッチング変換器が選択され、それは、出力と直列に０．２３ｉｎ3の容量をもちＲＭ−７標準磁心に構築される小さな外部インダクタを含んでいた。絶縁ＤＣ変圧器は、絶縁変圧器の二次側に３巻数を出力インダクタに２巻数を持って構築された。この選択は、組み込み漏れインダクタンスと合わさって、結果として負荷比ＤＺＲ＝０．５５でゼロのリプル出力インダクタ電流を生じた。ＤＣ変圧器の磁心は、Ｐ型強磁性材を備えるマグネティック社の標準ＵＵ磁心４２２２０（Ｒ）であった。一緒に積み重ねられ、完全に巻かれたそのような２つのＵＵ磁心は、結果として１．７６ｉｎ3の合計容量を持つ。３８Ｖから６６Ｖにわたる入力ＤＣ電圧範囲の効率特性が図９７に示されている。９６．４％を超える高い効率が動作範囲全体を通して維持されていることに注意する。
【０２７３】
（結論）
現在の到達水準のスイッチングＤＣ−ＤＣ変換器を通り一遍見るだけで、それらの電力にかかわらず、磁気部品が、変換器の全体のサイズおよび重量を支配し、全体の損失の半分以上に貢献していることが明らかである。
【０２７４】
磁気部品のサイズを、そしてそれ故に変換器全体のサイズと重量を、低減しようという過去の試みはほとんど全て、スイッチング周波数を過度に増大させる結果となった。スイッチング周波数の増大によって、最初は磁気部品のサイズをより小さくすることが可能となったが、磁気部品の電力損（磁心損、スキン効果および近接効果）並びに半導体装置のスイッチング損および駆動損をずっと増大させて、素早く見返りを減少するものとなり、すなわち、損失の増大によって、部品の温度上昇を受け入れ可能なレベルにまで低減させるための熱放散用ヒートシンクのサイズおよび重量を増大することが必要となる。最後に、変換器の全体のサイズは、マグネティクスがより小さいにもかかわらず、ほとんど低減されない。したがって、解決法が成功するためには、磁気部品のサイズを大きく減らすことと、適切なスイッチング周波数での効率を実質的に向上させることの双方を行わなければならない。
【０２７５】
本発明は、これらの要件の双方を満たす。特別なスイッチング回路と連携するＤＣ変圧器の新しいマグネティクスによって、さもなければ別々である変換器の磁気部品の全てを、先例の無い方法で単一の共通磁心へと結合することが可能となる。各磁気巻線に非常に不利益な大きなＤＣバイアス電流が存在し、そしてそれ故、それらの対応する大きなＤＣ磁束が、共通磁心における合計ＤＣ磁束が、如何なる動作負荷比Ｄについてもゼロに低減されるような方法で処理される。これまでスイッチング変換器マグネティクスの不可避の部分と考えられていた大きな空気間隙が、新しいＤＣ変圧器においては完全に除去されている。過去において避けることができないと思われていたもの、すなわち、以前は常に存在した空気間隙におけるＤＣエネルギーの不利益な蓄積もまた完全に除去された。結果として得られる磁気構造は、全くＤＣ磁束バイアスのないＡＣ変圧器のように振る舞い、それ故スイッチング変換器は、それに対応してサイズが低減し、また効率が向上して動作する。更には、自動的なＤＣアンペア回数の打消しのために、新しいＤＣ変圧器は、大きさが公称負荷電流よりも大きなオーダーである、途方も無く大きなＤＣ過負荷耐性を備えて、簡単に動作することが示されている。
【０２７６】
本発明の別の観点は、特別な無損失スイッチング動作を実現することであり、それは、ゼロ電圧で高電圧スイッチング・デバイスをＯＮとし、それ故スイッチング損のないものとし、一方低電圧スイッチング・デバイスは無視できるスイッチング損を有するものとすることである。これは、適当なスイッチング周波数での動作と合わさって、結果として、更なる効率の向上と変換器のサイズの低減、並びにずっと低下した放射ＥＭＩノイズおよび半導体スイッチング・デバイスにおける低ストレスを生み出し、それ故変換器の信頼性を高めている。
【０２７７】
ユニークなＤＣ変圧器構造および特別な無損失スイッチング動作を備える新しい変換器が、結果として、予期されない驚くべき成果を得ており、すなわち、磁気部品のサイズおよび重量が実質的に低減し、同時に、効率が９６．５％を超える実験上の絶縁された５０Ｖから５Ｖ、１００Ｗの変換器によって示されるように、劇的に効率が向上し、過負荷耐性が増大する。比較として、現在の到達水準の変換器は、９０％の効率で動作し、また電力損を有していて、それは本発明の電力損よりも２００％から３００％高い。
【０２７８】
最後に、本発明によって、広い動作範囲にわたっての入力でゼロのリプル電流、並びに限定された動作範囲についての出力でゼロのリプル電流といった、導通したＥＭＩノイズの低減に貢献する更なる性能の向上が得られる。
【０２７９】
ここでは発明の特定の実施例が記述され例示されているけれども、当業者には直ちに修正が行われるものと認められる。結果として、特許請求の範囲は、そのような修正やそれに等価のものをカバーするよう解釈されることが意図されている。
【図面の簡単な説明】
【図１ａ】  従来技術のバック変換器のトポロジーを示す。
【図１ｂ】  ＳおよびＳ’スイッチの相補スイッチングおよび出力インダクタ電流を示す。
【図２ａ】  ＤＣ電流成分のない純粋なＡＣインダクタが、その磁心材路において空気間隙なしに実施されることを示す。
【図２ｂ】  図２ａのＡＣインダクタの磁束鎖交数対電流特性を示す。
【図３ａ】  ＤＣバイアス電流の流れるインダクタが、強磁性磁心材料の飽和を防止するために、磁束路に空気間隙を有さなければならないことを示す。
【図３ｂ】  間隙のない磁心インダクタンスＬの空気間隙ｇを有するインダクタンスＬgへの大きな低減を示す。
【図４ａ】  従来技術のフライバック変換器である。
【図４ｂ】  フライバック変換器の変圧器が、空気間隙を有さなければならないことを示す。
【図４ｃ】  図４ａのフライバック変換器の変圧器の磁化インダクタンスの、磁心において必要とされる空気間隙による大きな低減を示す。
【図５ａ】  空気間隙および強磁性材に加えて、固定逆バイアスを提供するために、磁束路に挿入された小さな永久磁石をも有する特定の磁心構造において実施されるインダクタを示す。
【図５ｂ】  巻線における高いＤＣ電流による正のＤＣバイアスへの永久磁石逆バイアスの影響を示す。
【図５ｃ】  磁束振幅が、インダクタ巻線における小さな、またはゼロＤＣ電流についての磁束飽和特性の負の部分に閉じ込められることを示す。
【図６ａ】  従来技術の契合インダクタ・カク変換器である。
【図６ｂ】  結合に先立つ（２つの異なる負荷比Ｄ1およびＤ2の）２つのインダクタにおける同一のＡＣ電圧波形を、共通の磁心へのそれらの一体化のための条件として示す。
【図７ａ】  図６ａにおける各インダクタが、別々に用いられるとき適切な空気間隙を有さなければならないことを示す。
【図７ｂ】  図６ａにおける各インダクタが、別々に用いられるとき適切な空気間隙を有さなければならないことを示す。
【図７ｃ】  結合インダクタの実施は、空気間隙を有さなければならず、それは、図７ａおよび図７ｂの元の別々のインダクタの２つの空気間隙の合計であることを示す。
【図７ｄ】  各インダクタの、それぞれの空気間隙によるインダクタンス値の低下を示す。
【図７ｅ】  各インダクタの、それぞれの空気間隙によるインダクタンス値の低下を示す。
【図７ｆ】  結合磁束対アンペア回数特性を示し、それは、増大した空気間隙によるより高いインダクタンス値の低下を有する。
【図８ａ】  入力インダクタ巻線を備える側に集中する空気間隙で結合インダクタを実施することを示し、それは、漏れインダクタンスが出力インダクタ巻線の側に完全に集中していて、それ故に、出力インダクタ巻線においてゼロ・リプル電流を示す図８ｂの回路モデルをもたらす。
【図９ａ】  図６ａのものと反対の出力インダクタ巻線極性と接続され、ＤＣアンペア回数を引き去る結合インダクタ・マグネティクスを示す。
【図９ｂ】  図９ａにおける接続の大きな電圧不整合が入出力インダクタの双方に大きなリプル電流をもたらすことを示す。
【図１０ａ】  従来技術の４つの回路モデルの１つ、ソフトスイッチング・バック変換器を示す。
【図１０ｂ】  従来技術の４つの回路モデルの１つ、ソフトスイッチング・バック変換器を示す。
【図１０ｃ】  従来技術の４つの回路モデルの１つ、ソフトスイッチング・バック変換器を示す。
【図１０ｄ】  従来技術の４つの回路モデルの１つ、ソフトスイッチング・バック変換器を示す。
【図１０ｅ】  図１ａのバック変換器におけるソフトスイッチングを達成するために、必要とされる負のピーク値ＩNを備えた高リプル電流ｉLの必要性を示すタイミング図である。
【図１１ａ】  ２つの一極双投スイッチを用いる本発明の単純化された回路図である。
【図１１ｂ】  これらのスイッチが、入力スイッチＳ1、相補入力スイッチＳ’1、出力スイッチＳ2および相補出力スイッチＳ’2として実施されるのを示す。
【図１１ｃ】  図１１ｂの回路図における理想スイッチの相対的な状態を定義するタイミング図において、それらスイッチの同期した動作を示す。
【図１２ａ】  本発明の非絶縁実施例を示す。
【図１２ｂ】  磁場におけるＤＣエネルギー蓄積を有さない間隙のないＤＣ変圧器構造を示す。
【図１３ａ】  本発明の絶縁実施例を示す。
【図１３ｂ】  磁場におけるＤＣエネルギー蓄積を有さない間隙のない絶縁ＤＣ変圧器を示す。
【図１４ａ】  出力スイッチと相補出力スイッチのために、ダイオード整流器を実施する本発明の変換器バージョンを示す。
【図１４ｂ】  図１４ａの２つの制御可能な能動ＭＯＳＦＥＴスイッチのハードスイッチング・スイッチング時間制御を示す。
【図１５】  スイッチが開かれるとき、スイッチの規制容量に蓄積されるエネルギーが、スイッチが閉じられるときハードスイッチング方式で如何に全て消散するかを示す。
【図１６ａ】  絶縁変圧器および二次側整流ダイオードを備える本発明のソフトスイッチングの実施例を示す。
【図１６ｂ】  図１６ａの変換器におけるスイッチング・デバイスのスイッチング・シーケンスとタイミング制御を示す。
【図１７ａ】  ３つの制御可能なＭＯＳＦＥＴスイッチおよび整流ダイオードを備える本発明の無損失スイッチング実施例を示す。
【図１７ｂ】  図１７ａの変換器についてスイッチング・デバイスのスイッチング・シーケンスおよびタイミングを示す。
【図１８ａ】  １０００ｎｓ／ｄｉｖ時間スケールで示されるハードスイッチングされる（２−１）移行を備える実験変換器の波形を示す。
【図１８ｂ】  図１８ａにおける波形の（２−１）移行の拡大図を、５０ｎｓ／ｄｉｖなる時間スケールで、および対応するハードスイッチング時間制御で示す。
【図１９ａ】  １０００ｎｓ／ｄｉｖの時間スケールで新規な無損失スイッチング（２−１）移行を備える実験変換器の波形を示す。
【図１９ｂ】  図１９ａの波形の（２−１）移行の拡大図を５０ｎｓ／ｄｉｖなる時間スケールで、かつ対応する無損失スイッチング時間制御で示す。
【図２０ａ】  図１１ａの変換器について状態１のインタバルで得られるスイッチングされるネットワークを示す。
【図２０ｂ】  図１１ａの変換器について状態２のインタバルで得られるスイッチングされるネットワークを示す。
【図２１】  図１１ａの本発明の線形ＤＣ電圧変換比を示すグラフである。
【図２２ａ】  図１１ａの変換器についての閉ざされたループ調整器を示す。
【図２２ｂ】  図２２ａの変換器の出力ＤＣ電圧の規制について電子制御によって提供される可変負荷比Ｄを示す。
【図２３】  本発明の３つのインダクタの電流間の基本的な関係を確立するのに用いられる状態２のインタバルでスイッチングされるネットワークを示す。
【図２４ａ】  インダクタ電流の方向および状態１のインタバルの間のインダクタ電圧の正極を備える図１１ａの変換器を示す。
【図２４ｂ】  ＴSなる完全サイクルの間、図２４ａの３つのインダクタに存在するＡＣ電圧を示す。
【図２５ａ】  反対方向の２つのＤＣ電流が結果としてゼロＤＣ磁束を生じることを示す。
【図２５ｂ】  反対ＤＣ電流の流れる２つの巻線を備える磁気回路が、結果として磁心においてゼロＤＣ磁束を生じることを示す。
【図２５ｃ】  ドットの付いた一端に流れ込むＤＣ電流が、如何にして正のＤＣアンペア回数および正のＤＣ磁束を生成するかを示す。
【図２５ｄ】  ドットの付いた一端から流れ出るＤＣ電流が、如何にして負のＤＣアンペア回数および負のＤＣ磁束を生成するかを示す。
【図２６ａ】  ＡＣ電圧が同位相にあるドットの付いた一端を測定する電気テストを示す。
【図２６ｂ】  図２７の本発明のＤＣ変圧器の巻線についてドットの付いた一端の測定を示す。
【図２７】  本発明の第１の実施例を示す。
【図２８ａ】  図２７のＤＣ変圧器のＤＣ磁気抵抗モデルの図である。
【図２８ｂ】  図２８ｃの磁心におけるインダクタの巻線の巻数が等しくない数であって、実質的なＤＣ磁束の場合のＤＣ磁気抵抗モデルの図である。
【図２８ｃ】  巻線の巻数の不整合による大きな空気間隙を有する磁心を示す。
【図２９ａ】  空気間隙を有さなければならない１つの磁気素子に結合される図１１ａの変換器についての入力インダクタおよび中間インダクタを示す。
【図２９ｂ】  図２９ａのマグネティクスについて磁性材料飽和特性の正の部分での動作を示すグラフである。
【図２９ｃ】  図１１ａの変換器について別の出力インダクタが、空気間隙を有さなければならないことを示す。
【図２９ｄ】  負荷電流Ｉ２の方向が、負のアンペア回数により磁性材料飽和特性の負の部分での動作がもたらされるようなものであることを示すグラフである。
【図２９ｅ】  空気間隙なしに単ループ磁心ＤＣ変圧器を実施する本発明の別の実施例を示す。
【図２９ｆ】  間隙のない材料の大きな傾きおよび動作が磁性材料飽和特性の真中に集められていることを示す図２９ｅのＤＣ変圧器の磁束対アンペア回数特性のグラフである。
【図３０】  各インダクタ巻線が、それぞれのＤＣバイアス電流を流す図２７のＤＣ変圧器のモデルを示す。
【図３１】  図３０のＤＣ変圧器モデルの新しいシンボルを示す。
【図３２ａ】  図２７に示される本発明の１２の等価変圧の１つを示し、それら全ては共通の特性、即ち相補入力スイッチにおける電流が常にｉ1＋ｉm−ｉ2であり、その３つのインダクタ電流の方向は、図２７で指定されているものを共有する。注：補助キャパシタおよび相補入力スイッチＳ’1を備える枝は、各図において太線で強調されている。
【図３２ｂ】  図２７に示される本発明の１２の等価変圧の１つを示し、それら全ては共通の特性、即ち相補入力スイッチにおける電流が常にｉ1＋ｉm−ｉ2であり、その３つのインダクタ電流の方向は、図２７で指定されているものを共有する。注：補助キャパシタおよび相補入力スイッチＳ’1を備える枝は、各図において太線で強調されている。
【図３２ｃ】  図２７に示される本発明の１２の等価変圧の１つを示し、それら全ては共通の特性、即ち相補入力スイッチにおける電流が常にｉ1＋ｉm−ｉ2であり、その３つのインダクタ電流の方向は、図２７で指定されているものを共有する。注：補助キャパシタおよび相補入力スイッチＳ’1を備える枝は、各図において太線で強調されている。
【図３２ｄ】  図２７に示される本発明の１２の等価変圧の１つを示し、それら全ては共通の特性、即ち相補入力スイッチにおける電流が常にｉ1＋ｉm−ｉ2であり、その３つのインダクタ電流の方向は、図２７で指定されているものを共有する。注：補助キャパシタおよび相補入力スイッチＳ’1を備える枝は、各図において太線で強調されている。
【図３２ｅ】  図２７に示される本発明の１２の等価変圧の１つを示し、それら全ては共通の特性、即ち相補入力スイッチにおける電流が常にｉ1＋ｉm−ｉ2であり、その３つのインダクタ電流の方向は、図２７で指定されているものを共有する。注：補助キャパシタおよび相補入力スイッチＳ’1を備える枝は、各図において太線で強調されている。
【図３２ｆ】  図２７に示される本発明の１２の等価変圧の１つを示し、それら全ては共通の特性、即ち相補入力スイッチにおける電流が常にｉ1＋ｉm−ｉ2であり、その３つのインダクタ電流の方向は、図２７で指定されているものを共有する。注：補助キャパシタおよび相補入力スイッチＳ’1を備える枝は、各図において太線で強調されている。
【図３２ｇ】  図２７に示される本発明の１２の等価変圧の１つを示し、それら全ては共通の特性、即ち相補入力スイッチにおける電流が常にｉ1＋ｉm−ｉ2であり、その３つのインダクタ電流の方向は、図２７で指定されているものを共有する。注：補助キャパシタおよび相補入力スイッチＳ’1を備える枝は、各図において太線で強調されている。
【図３２ｈ】  図２７に示される本発明の１２の等価変圧の１つを示し、それら全ては共通の特性、即ち相補入力スイッチにおける電流が常にｉ1＋ｉm−ｉ2であり、その３つのインダクタ電流の方向は、図２７で指定されているものを共有する。注：補助キャパシタおよび相補入力スイッチＳ’1を備える枝は、各図において太線で強調されている。
【図３２ｉ】  図２７に示される本発明の１２の等価変圧の１つを示し、それら全ては共通の特性、即ち相補入力スイッチにおける電流が常にｉ1＋ｉm−ｉ2であり、その３つのインダクタ電流の方向は、図２７で指定されているものを共有する。注：補助キャパシタおよび相補入力スイッチＳ’1を備える枝は、各図において太線で強調されている。
【図３２ｊ】  図２７に示される本発明の１２の等価変圧の１つを示し、それら全ては共通の特性、即ち相補入力スイッチにおける電流が常にｉ1＋ｉm−ｉ2であり、その３つのインダクタ電流の方向は、図２７で指定されているものを共有する。注：補助キャパシタおよび相補入力スイッチＳ’1を備える枝は、各図において太線で強調されている。
【図３２ｋ】  図２７に示される本発明の１２の等価変圧の１つを示し、それら全ては共通の特性、即ち相補入力スイッチにおける電流が常にｉ1＋ｉm−ｉ2であり、その３つのインダクタ電流の方向は、図２７で指定されているものを共有する。注：補助キャパシタおよび相補入力スイッチＳ’1を備える枝は、各図において太線で強調されている。
【図３２ｌ】  図２７に示される本発明の１２の等価変圧の１つを示し、それら全ては共通の特性、即ち相補入力スイッチにおける電流が常にｉ1＋ｉm−ｉ2であり、その３つのインダクタ電流の方向は、図２７で指定されているものを共有する。注：補助キャパシタおよび相補入力スイッチＳ’1を備える枝は、各図において太線で強調されている。
【図３３ａ】  入力側にバイポーラＮＰＮトランジスタを、出力側に電流整流器を備える図２７の変換器を示す。注：Ｓ’1スイッチを横切る余分なダイオードは、そのスイッチにおける電流の２方向の流れを提供する。
【図３３ｂ】  ２つのバイポーラ・トランジスタのエミッタが接地され、直接駆動を容易とする入力側のＰＮＰバイポーラ・トランジスタを示す。
【図３３ｃ】  ＭＯＳＦＥＴデバイスによって置き換えられた図２７の入力スイッチおよび相補入力スイッチを示す。
【図３３ｄ】  ２つのＮチャンネルＭＯＳＦＥＴトランジスタの高い側のドライバの構成を示す。
【図３３ｅ】  図２７の本発明を全てＭＯＳＦＥＴトランジスタで実施したものを示す。
【図３３ｆ】  直接駆動を容易とするよう入力側でのＰＮＰ−ＭＯＳＦＥＴトランジスタを示す。
【図３４ａ】  出力インダクタにおけるゼロ・リプル電流について調整するために、小さな空気間隙を備えるＤＣ変圧器を用いる図２７の本発明のＤＣ変圧器の別の実施例を示す。
【図３４ｂ】  図３４ａのＤＣ変圧器回路について簡素化された等価磁気回路モデルを示す。
【図３４ｃ】  更に簡素化された図３４ａのモデルを示す。
【図３４ｄ】  出力でのゼロ・リプル電流を示す等価回路モデルを示す。
【図３５ａ】  出力インダクタ・リプル電流を低減するよう用いる本発明の別の実施例を示す。入力および中間インダクタの巻数は、出力インダクタの巻数の２倍であることに注意する。
【図３５ｂ】  Ｄ＝１／２でゼロ出力リプル電流を備える負荷比Ｄ＝１／２辺りを中心とする図３５ａの変換器の動作範囲のグラフである。
【図３６ａ】  出力インダクタ・リプル電流を低減するよう小さな外部インダクタＬextを用いる本発明の別の実施例を示す。入力、中間および出力インダクタの巻線の巻数が等しいことに注意する。
【図３６ｂ】  出力インダクタ・リプル電流を低減するよう小さな外部インダクタＬextと異なる巻数の双方を用いる本発明の別の実施例を示す。入力および中間インダクタの巻数は、出力インダクタの巻数の２倍であることに注意する。
【図３７ａ】  本発明の実施例の回路図であり、そこでは、ＤＣ変圧器が更なる磁気漏れレッグＬＬで構築されている。
【図３７ｂ】  本発明についての磁心構造の実施例を等角投影図で示し、そこでは、漏れレッグＬＬは図３７ａの変換器についてカスタム磁心構成を用いて構築される。
【図３８】  本発明の別の実施例の回路図であり、そこでは、出力インダクタＬ2が、空気間隙のないＥＥ磁心でＤＣ変圧器と直列に用いる巻数Ｎの２つの同一巻線Ｌ2aおよびＬ2bに分かれる。
【図３９ａ】  本発明の別の実施例を示す。
【図３９ｂ】  図３９ａの中間インダクタが、巻数比１：１の絶縁変圧器と置き換えられる別の実施例が示される。
【図４０ａ】  Ｎ1＝Ｎ2のときの特別な場合について図４０ｂの変換器における電流を示す。
【図４０ｂ】  巻数比Ｎ1：Ｎ2の一般の場合の絶縁ＤＣ変圧器を示す。
【図４１】  状態２のインタバルの間の、図４ｂの変換器の等価回路モデルを示す。
【図４２】  図４０ｂの絶縁変換器の絶縁ＤＣ変圧器に、巻線を実際に配置したものを示す。
【図４３ａ】  磁化インダクタンスおよびＤＣバイアス電流Ｉmによって表される絶縁変圧器を備える図４０ｂの絶縁ＤＣ変圧器のモデルを示す。
【図４３ｂ】  図４３ａの絶縁ＤＣ変圧器のモデルの新しいシンボルを示す。
【図４４ａ】  非絶縁変換器の等価物から得られる本発明の８つの均等な種々の絶縁変換器の１つを示す。
【図４４ｂ】  非絶縁変換器の等価物から得られる本発明の８つの均等な種々の絶縁変換器の１つを示す。
【図４４ｃ】  非絶縁変換器の等価物から得られる本発明の８つの均等な種々の絶縁変換器の１つを示す。
【図４４ｄ】  非絶縁変換器の等価物から得られる本発明の８つの均等な種々の絶縁変換器の１つを示す。
【図４４ｅ】  非絶縁変換器の等価物から得られる本発明の８つの均等な種々の絶縁変換器の１つを示す。
【図４４ｆ】  非絶縁変換器の等価物から得られる本発明の８つの均等な種々の絶縁変換器の１つを示す。
【図４４ｇ】  非絶縁変換器の等価物から得られる本発明の８つの均等な種々の絶縁変換器の１つを示す。
【図４４ｈ】  非絶縁変換器の等価物から得られる本発明の８つの均等な種々の絶縁変換器の１つを示す。
【図４５】  図３６ｂの変換器の絶縁バージョンを示す。
【図４６】  図３７ａの変換器の絶縁バージョンを示す。
【図４７】  図３８の変換器の絶縁バージョンを示す。
【図４８】  図４４ｅの変換器の全てＭＯＳＦＥＴで実施した別の実施例を示す。
【図４９ａ】  図４８の変換器の自己駆動の実施例を示す。
【図４９ｂ】  絶縁変圧器に更なる駆動巻線Ｎdを備えた図４８の変換器の自己駆動の実施例を示す。
【図５０】  図４８の変換器２出力の実施例を示す。
【図５１】  自動変圧器を用いる本発明の別の実施例を示す。
【図５２】  相補入力スイッチの電流が、相互に全て同位相である３つのインダクタ・リプル電流の合計に等しいことを示す。
【図５３ａ】  ３つの結合インダクタ巻線のリプル電流の合計を示す。
【図５３ｂ】  相補入力スイッチの電流が、状態１のインタバルにおいてゼロであり、状態２のインタバルで３つの結合インダクタ・リプル電流の合計に等しいことを示す。
【図５４ａ】  入力スイッチ電流のタイミング図を示す。
【図５４ｂ】  相補入力スイッチ電流のタイミング図を示す。
【図５４ｃ】  図５４ａおよび図５４ｂから得られる入力スイッチ電流および相補入力スイッチ電流の合計を備える合成電流のタイミング図である。
【図５５ａ】  出力スイッチおよび相補出力スイッチの双方に用いられる共振インダクタおよび整流ダイオードを備えない、本発明の非絶縁変換器を示す。
【図５５ｂ】  図５５ａの変換器の特徴的な波形を示す。
【図５６ａ】  （１−２）移行インタバルの第１サブインタバルの間の、図５５ａの変換器について等価回路モデルを示す。
【図５６ｂ】  図５６ａの回路の簡略化モデルを示す。
【図５６ｃ】  （１−２）移行インタバルの第２サブインタバルについて等価回路モデルを示す。
【図５７ａ】  図５６ｂの簡略化モデルを示す。
【図５７ｂ】  図５６ｃの簡略化モデルを示す。
【図５７ｃ】  （１−２）移行インタバルの間の全てのスイッチの詳細なスイッチング・シーケンスと、タイミング図と電圧波形を示す。
【図５８ａ】  図５５ａの変換器の（２−１）移行インタバルの第１サブインタバルについてのモデルを示す。
【図５８ｂ】  双方のダイオード整流器がＯＮとされている（２−１）移行インタバルの第２サブインタバルについてのモデルを示す。
【図５８ｃ】  入力スイッチがＯＮとなることによって、相補出力整流器スイッチがＯＦＦとされることを示す回路モデルを示す。
【図５８ｄ】  図５５ａの変換器の（２−１）移行インタバルの間の特徴的な波形のタイミング図を示す。
【図５９ａ】  共振インダクタＬrを備える本発明の実施例を示す。
【図５９ｂ】  （２−１）移行インタバルの共振サブインタバルについて図５９ａの変換器の回路モデルを示す。
【図５９ｃ】  図５９ｂの回路の簡略化モデルを示す。
【図６０ａ】  （２−１）移行インタバルの線形サブインタバルについての回路モデルを示す。
【図６０ｂ】  （２−１）移行インタバルの共振サブインタバルについての簡略化回路モデルを示す。
【図６０ｃ】  図５９ａの変換器の（２−１）移行インタバルの間の特徴的な波形のタイミング図を示す。
【図６１ａ】  絶縁変圧器を備える本発明の実施例を示す。
【図６１ｂ】  無損失スイッチング・シーケンスおよびタイミング制御（太線）並びにソフトスイッチング制御（点線）を備える別の実施例とのそれらの比較を示す。
【図６２ａ】  ＣＢＳ出力スイッチおよび絶縁変圧器のｎ：１なるステップ・ダウン巻数比を備える絶縁変換器を示す。
【図６２ｂ】  図６２ｂにおける波形は、出力スイッチのハードスイッチング電圧が、図６２ａの絶縁変換器において巻数比ｎによって低減されることを示す。
【図６３ａ】  相補出力スイッチのための整流ダイオードおよび３つのＣＢＳスイッチを備える本発明を示す。
【図６３ｂ】  図６３ａの変換器の（２−１）移行について無損失スイッチング時間制御を実現するある特定の可能性を示す。
【図６４ａ】  共振インダクタＬrの付加された変換器を示す。
【図６４ｂ】  出力スイッチＳ2がＯＮとされる（２−１）移行インタバルの間のスイッチング駆動信号のシーケンスおよび時間に依存して起こる４つの異なる（２−１）移行の場合を示す。
【図６５ａ】  共振サブインタバルを記述する回路モデルのプログレッションを示す。
【図６５ｂ】  共振サブインタバルを記述する回路モデルのプログレッションを示す。
【図６５ｃ】  共振サブインタバルを記述する回路モデルのプログレッションを示す。
【図６５ｄ】  共振サブインタバルを記述する回路モデルのプログレッションを示す。
【図６６ａ】  ＣＢＳ出力スイッチと共振インダクタを備える図６４ｂのケース１の変換器を示す。
【図６６ｂ】  出力スイッチがＯＮとされてから、相補入力スイッチがＯＦＦとされ、結果としてブースト・サブインタバルを生じるときの図６６ａの変換器の共振波形を示す。
【図６７ａ】  （２−１）移行の間のブースト・サブインタバルについて図６６ａの変換器の等価回路モデルを示す。
【図６７ｂ】  （２−１）移行の間の共振サブインタバルについて図６６ａの変換器の等価回路モデルを示す。
【図６７ｃ】  １つのタイミング図において、３つの共振電圧成分および結果として生じる入力スイッチの電圧、および別のタイミング図において、３つの共振電流成分および結果として生じる合計共振電流並びに、（２−１）移行の間の特別なスイッチング・シーケンスおよび時間制御を示す。
【図６８ａ】  （２−１）移行の間の電流反転サブ感覚についての回路モデルを示す。
【図６８ｂ】  以下に続く状態１のインタバルの始めにおける振動を記述する回路モデルを示す。
【図６８ｃ】  電流反転サブインタバルの間の特性波形および状態１のインタバルの始まりを示す。
【図６９ａ】  ＣＢＳ出力スイッチおよび共振インダクタを備える図６４ｂのケース２の変換器を示す。
【図６９ｂ】  出力スイッチＳ2が、相補入力スイッチＳ’1をＯＦＦにするのと同時にＯＮとするときのケース２の特性波形を示す。
【図７０ａ】  Ｄ＝０．５で、かつ入力スイッチが電圧ゼロでＯＮとされるときの入力スイッチの寄生容量の完全な放電を示す。
【図７０ｂ】  入力スイッチをＯＮにするときのそのスイッチにおける最小電圧を超える遅延が、実質的なハードスイッチング損を導き得ることを示す。
【図７０ｃ】  ０．５より高い負荷比で、完全な放電も起こるが、共振電流が図７０ａの場合におけるようにゼロに低減されないことを示す。
【図７０ｄ】  共振放電の有効性が負荷比に強く依存し、Ｄ＝０．２５で大きなハードスイッチング電圧が残ることを示す。
【図７１ａ】  ＣＢＳ出力スイッチと共振インダクタを備える図６４ｂのケース３の変換器を示す。
【図７１ｂ】  出力スイッチＳ2がＯＮとされ、その前に相補入力スイッチがＯＦＦとされるが、出力スイッチのボディ−ダイオードがＯＮとされる後であって、結果としてＶ12電圧まで線形サブインタバルを生じ、続いて共振サブインタバルが生じるときのケース３の特性波形を示す。
【図７２ａ】  低電力ＭＯＳＦＥＴ、Ｓ2と高電圧外部電流整流器ＣＲ2（ダイオード）を具備する出力スイッチを備える絶縁変換器を示す。
【図７２ｂ】  出力ＭＯＳＦＥＴスイッチＳ2が、共振移行サブインタバルの間用いられてスイッチング損を除去し、その後、外部ダイオードが導通を引き継ぐときＯＦＦとされることを示す。
【図７３ａ】  出力スイッチの寄生容量ＣS2が含まれる図５９ａの変換器の等価回路モデルを示す。
【図７３ｂ】  １）α＝０；β＝０．８；δ＝１、２）α＝１；β＝０．８；δ＝１、３）α＝１；β＝０．８；δ＝１．６４の３つの場合について、特性波形を示す。
【図７４ａ】  パラメータβの種々の値に対するキャパシタ比αの関数として、低減係数γを示す。
【図７４ｂ】  αおよびβの関数として、電流増大係数δを示す。
【図７５ａ】  共振インダクタの含まれる（１−２）移行のおよび相補出力スイッチがＯＦＦとされるサブインタバルの等価回路を示す。
【図７５ｂ】  相補出力スイッチがＯＮとされるサブインタバルの等価回路を示す。
【図７５ｃ】  上記２つのサブインタバルの間の特性波形を示す。
【図７６ａ】  付加共振キャパシタＣｒａが図７６ｂの波形によって、太線で示されるような移行インタバルを如何に増大させ、短い移行インタバル（図７６ｂにおける点線）および半導体スイッチの速いスイッチング時間によって引き起こされる損失を如何に除去するかを示す。
【図７７ａ】  （１−２）移行に関して、図３３ｅの変換器の４つの回路状態の１つを示す。
【図７７ｂ】  （１−２）移行に関して、図３３ｅの変換器の４つの回路状態の１つを示す。
【図７７ｃ】  （１−２）移行に関して、図３３ｅの変換器の４つの回路状態の１つを示す。
【図７７ｄ】  （１−２）移行に関して、図３３ｅの変換器の４つの回路状態の１つを示す。
【図７８ａ】  （１−２）移行に対するインダクタの電流の関係のグラフを示す。
【図７８ｂ】  図７７ａから図７７ｄの４つの変換器回路状態によってモデル化される（１−２）移行に関する特性スイッチング時間制御波形およびそれぞれのスイッチ電圧のグラフを示す。
【図７９ａ】  （１−２）移行に関する図３３ｅの変換器の４つの変換器回路状態の１つを示す。
【図７９ｂ】  （１−２）移行に関する図３３ｅの変換器の４つの変換器回路状態の１つを示す。
【図７９ｃ】  （１−２）移行に関する図３３ｅの変換器の４つの変換器回路状態の１つを示す。
【図７９ｄ】  （１−２）移行に関する図３３ｅの変換器の４つの変換器回路状態の１つを示す。
【図８０ａ】  （２−１）移行に対するインダクタの電流の関係のグラフを示す。
【図８０ｂ】  図７９ａから図７９ｄの４つの変換器回路状態によってモデル化される（２−１）移行に関する特性スイッチング時間制御波形およびそれぞれのスイッチ電圧を示す。
【図８１ａ】  （１−２）移行に関する共振インダクタを備える図６６ａの変換器の５つの変換器回路状態の１つを示す。
【図８１ｂ】  （１−２）移行に関する共振インダクタを備える図６６ａの変換器の５つの変換器回路状態の１つを示す。
【図８１ｃ】  （１−２）移行に関する共振インダクタを備える図６６ａの変換器の５つの変換器回路状態の１つを示す。
【図８１ｄ】  （１−２）移行に関する共振インダクタを備える図６６ａの変換器の５つの変換器回路状態の１つを示す。
【図８１ｅ】  （１−２）移行に関する共振インダクタを備える図６６ａの変換器の５つの変換器回路状態の１つを示す。
【図８２】  図８１ａから図８１ｅの５つの変換器回路状態によって記述される（１−２）移行の間の特性スイッチング時間制御波形、それぞれのスイッチ電圧および入力キャパシタ電流のグラフを示す。
【図８３ａ】  図６６ｂのケース１の（２−１）移行に関する共振インダクタを備える図６６ａの変換器の５つの変換器回路状態の１つを示す。
【図８３ｂ】  図６６ｂのケース１の（２−１）移行に関する共振インダクタを備える図６６ａの変換器の５つの変換器回路状態の１つを示す。
【図８３ｃ】  図６６ｂのケース１の（２−１）移行に関する共振インダクタを備える図６６ａの変換器の５つの変換器回路状態の１つを示す。
【図８３ｄ】  図６６ｂのケース１の（２−１）移行に関する共振インダクタを備える図６６ａの変換器の５つの変換器回路状態の１つを示す。
【図８３ｅ】  図６６ｂのケース１の（２−１）移行に関する共振インダクタを備える図６６ａの変換器の５つの変換器回路状態の１つを示す。
【図８４】  図８３ａから図８３ｅの５つの変換器回路状態によって記述される（２−１）移行の間の特性スイッチング時間制御波形、それぞれのスイッチ電圧および入力キャパシタ電流のグラフを示す。
【図８５ａ】  図６９ｂのケース２の（２−１）移行に関して、図６９ａの変換器の４つの変換器回路状態の１つを示す。
【図８５ｂ】  図６９ｂのケース２の（２−１）移行に関して、図６９ａの変換器の４つの変換器回路状態の１つを示す。
【図８５ｃ】  図６９ｂのケース２の（２−１）移行に関して、図６９ａの変換器の４つの変換器回路状態の１つを示す。
【図８５ｄ】  図６９ｂのケース２の（２−１）移行に関して、図６９ａの変換器の４つの変換器回路状態の１つを示す。
【図８６】  図８５ａから図８５ｄの４つの変換器回路状態によって記述される（２−１）移行の間の特性スイッチング時間制御波形、それぞれのスイッチ電圧および入力キャパシタ電流のグラフを示す。
【図８７ａ】  図７１ｂのケース３の（２−１）移行に関して図７１ａの変換器の５つの変換器回路状態の１つを示す。
【図８７ｂ】  図７１ｂのケース３の（２−１）移行に関して図７１ａの変換器の５つの変換器回路状態の１つを示す。
【図８７ｃ】  図７１ｂのケース３の（２−１）移行に関して図７１ａの変換器の５つの変換器回路状態の１つを示す。
【図８７ｄ】  図７１ｂのケース３の（２−１）移行に関して図７１ａの変換器の５つの変換器回路状態の１つを示す。
【図８７ｅ】  図７１ｂのケース３の（２−１）移行に関して図７１ａの変換器の５つの変換器回路状態の１つを示す。
【図８８】  図８７ａから図８７ｄの５つの変換器回路状態によって記述される（２−１）移行の間の特性スイッチング時間制御波形、それぞれのスイッチ電圧および入力キャパシタ電流のグラフを示す。
【図８９ａ】  図６０ｃのケース４の（２−１）移行に関して図７１ａの変換器の５つの変換器回路状態の１つを示す。
【図８９ｂ】  図６０ｃのケース４の（２−１）移行に関して図７１ａの変換器の５つの変換器回路状態の１つを示す。
【図８９ｃ】  図６０ｃのケース４の（２−１）移行に関して図７１ａの変換器の５つの変換器回路状態の１つを示す。
【図８９ｄ】  図６０ｃのケース４の（２−１）移行に関して図７１ａの変換器の５つの変換器回路状態の１つを示す。
【図８９ｅ】  図６０ｃのケース４の（２−１）移行に関して図７１ａの変換器の５つの変換器回路状態の１つを示す。
【図９０】  図８９ａから図８９ｄの５つの変換器回路状態によって記述される図７１ａの変換器についての（２−１）移行の間の特性スイッチング時間制御波形、それぞれのスイッチ電圧および入力キャパシタ電流のグラフを示す。
【図９１ａ】  空気間隙のないＤＣ変圧器を備え、５Ａの公称負荷電流の流れる５０Ｗ、２０Ｖから１０Ｖの変換器のプロトタイプについて測定される３つのインダクタ電流波形のオッシロスコープのトレースを示す。
【図９１ｂ】  １Ｈｚの繰り返し速度で２ｍｓ間１１８Ａの負荷電流という大きなパルス過負荷に出力がさらされることを除いて、図９１ａにおけるのと同じ条件下での３つのインダクタ電流のオッシロスコープのトレースを示す。
【図９２ａ】  空気間隙のないＤＣ変圧器を備えるＳ1およびＳ2スイッチで測定されるＶDS波形のオッシロスコープのトレースを示す。
【図９２ｂ】  出力インダクタを備えるＤＣ変圧器レッグでの６ミル空気間隙を備えるＳ1およびＳ2スイッチで測定されるＶDS波形のオッシロスコープのトレースを示す。
【図９３ａ】  最上のトレースが５Ａの完全負荷電流であり、中間のトレースが、変換器が１３．３Ｖの入力に対してゼロ・リプルで動作するとき、残りの２３０ｍＡリプル電流を示すよう拡大された出力リプル電流であるオッシロスコープのトレースを示す。
【図９３ｂ】  最上のトレースが、１４Ｖの入力電圧でゼロ・リプル条件から遠ざかって動作するときの１Ａのピークからピークへの出力リプル電流を示すオッシロスコープのトレースを示す。
【図９４ａ】  ２７０ＶＤＣの入力電圧に対する入出力インダクタ・リプル電流のオッシロスコープのトレースを示す。
【図９４ｂ】  ３８０ＶＤＣの入力電圧に対する入出力インダクタ・リプル電流のオッシロスコープのトレースを示す。
【図９５ａ】  ソフトスイッチング波形のオッシロスコープのトレースを示す。
【図９５ｂ】  （１−２）移行の拡大されたオッシロスコープのトレースを示す。
【図９５ｃ】  （１−２）移行の拡大されたオッシロスコープのトレースを示す。
【図９６】  ２１０Ｖから３６０Ｖの入力ＤＣ電圧の範囲にわたる実験プロトタイプの効率のグラフである。
【図９７】  ３８Ｖから６６Ｖの入力ＤＣ電圧の範囲にわたる実験プロトタイプの効率のグラフである。
【図１ａ】
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【図１ｂ】
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【図２ａ】
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【図２ｂ】
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【図３ａ】
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【図３ｂ】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図６ａ】
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【図６ｂ】
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【図７ａ】
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【図７ｂ】
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【図７ｃ】
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【図７ｄ】
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【図７ｅ】
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【図７ｆ】
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【図８ａ】
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【図８ｂ】
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【図９ａ】
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【図９ｂ】
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【図１０】
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【図１１ａ】
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【図１１ｂ】
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【図１１ｃ】
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【図１２ａ】
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【図１２ｂ】
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【図１３ａ】
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【図１３ｂ】
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【図１４ａ】
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【図１４ｂ】
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【図１５】
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【図１６ａ】
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【図１６ｂ】
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【図１７ａ】
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【図１７ｂ】
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【図１８ａ】
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【図１８ｂ】
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【図１９ａ】
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【図１９ｂ】
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【図２０ａ】
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【図２０ｂ】
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【図２１】
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【図２２ａ】
0003665021.tif 000052
【図２２ｂ】
0003665021.tif 000053
【図２３】
0003665021.tif 000054
【図２４ａ】
0003665021.tif 000055
【図２４ｂ】
0003665021.tif 000056
【図２５ａ】
0003665021.tif 000057
【図２５ｂ】
0003665021.tif 000058
【図２５ｃ】
0003665021.tif 000059
【図２５ｄ】
0003665021.tif 000060
【図２６ａ】
0003665021.tif 000061
【図２６ｂ】
0003665021.tif 000062
【図２７】
0003665021.tif 000063
【図２８ａ】
0003665021.tif 000064
【図２８ｂ】
0003665021.tif 000065
【図２８ｃ】
0003665021.tif 000066
【図２９ａ】
0003665021.tif 000067
【図２９ｂ】
0003665021.tif 000068
【図２９ｃ】
0003665021.tif 000069
【図２９ｄ】
0003665021.tif 000070
【図２９ｅ】
0003665021.tif 000071
【図２９ｆ】
0003665021.tif 000072
【図３０】
0003665021.tif 000073
【図３１】
0003665021.tif 000074
【図３２ａ】
0003665021.tif 000075
【図３２ｂ】
0003665021.tif 000076
【図３２ｃ】
0003665021.tif 000077
【図３２ｄ】
0003665021.tif 000078
【図３２ｅ】
0003665021.tif 000079
【図３２ｆ】
0003665021.tif 000080
【図３２ｇ】
0003665021.tif 000081
【図３２ｈ】
0003665021.tif 000082
【図３２ｉ】
0003665021.tif 000083
【図３２ｊ】
0003665021.tif 000084
【図３２ｋ】
0003665021.tif 000085
【図３２ｌ】
0003665021.tif 000086
【図３３ａ】
0003665021.tif 000087
【図３３ｂ】
0003665021.tif 000088
【図３３ｃ】
0003665021.tif 000089
【図３３ｄ】
0003665021.tif 000090
【図３３ｅ】
0003665021.tif 000091
【図３３ｆ】
0003665021.tif 000092
【図３４ａ】
0003665021.tif 000093
【図３４ｂ】
0003665021.tif 000094
【図３４ｃ】
0003665021.tif 000095
【図３４ｄ】
0003665021.tif 000096
【図３５ａ】
0003665021.tif 000097
【図３５ｂ】
0003665021.tif 000098
【図３６ａ】
0003665021.tif 000099
【図３６ｂ】
0003665021.tif 000100
【図３７ａ】
0003665021.tif 000101
【図３７ｂ】
0003665021.tif 000102
【図３８】
0003665021.tif 000103
【図３９ａ】
0003665021.tif 000104
【図３９ｂ】
0003665021.tif 000105
【図４０ａ】
0003665021.tif 000106
【図４０ｂ】
0003665021.tif 000107
【図４１】
0003665021.tif 000108
【図４２】
0003665021.tif 000109
【図４３ａ】
0003665021.tif 000110
【図４３ｂ】
0003665021.tif 000111
【図４４ａ】
0003665021.tif 000112
【図４４ｂ】
0003665021.tif 000113
【図４４ｃ】
0003665021.tif 000114
【図４４ｄ】
0003665021.tif 000115
【図４４ｅ】
0003665021.tif 000116
【図４４ｆ】
0003665021.tif 000117
【図４４ｇ】
0003665021.tif 000118
【図４４ｈ】
0003665021.tif 000119
【図４５】
0003665021.tif 000120
【図４６】
0003665021.tif 000121
【図４７】
0003665021.tif 000122
【図４８】
0003665021.tif 000123
【図４９ａ】
0003665021.tif 000124
【図４９ｂ】
0003665021.tif 000125
【図５０】
0003665021.tif 000126
【図５１】
0003665021.tif 000127
【図５２】
0003665021.tif 000128
【図５３ａ】
0003665021.tif 000129
【図５３ｂ】
0003665021.tif 000130
【図５４ａ】
0003665021.tif 000131
【図５４ｂ】
0003665021.tif 000132
【図５４ｃ】
0003665021.tif 000133
【図５５ａ】
0003665021.tif 000134
【図５５ｂ】
0003665021.tif 000135
【図５６ａ】
0003665021.tif 000136
【図５６ｂ】
0003665021.tif 000137
【図５６ｃ】
0003665021.tif 000138
【図５７ａ−ｃ】
0003665021.tif 000139
【図５８ａ−ｄ】
0003665021.tif 000140
【図５９ａ】
0003665021.tif 000141
【図５９ｂ】
0003665021.tif 000142
【図５９ｃ】
0003665021.tif 000143
【図６０ａ−ｃ】
0003665021.tif 000144
【図６１ａ】
0003665021.tif 000145
【図６１ｂ】
0003665021.tif 000146
【図６２ａ】
0003665021.tif 000147
【図６２ｂ】
0003665021.tif 000148
【図６３ａ】
0003665021.tif 000149
【図６３ｂ】
0003665021.tif 000150
【図６４ａ】
0003665021.tif 000151
【図６４ｂ】
0003665021.tif 000152
【図６５ａ】
0003665021.tif 000153
【図６５ｂ】
0003665021.tif 000154
【図６５ｃ】
0003665021.tif 000155
【図６５ｄ】
0003665021.tif 000156
【図６６ａ】
0003665021.tif 000157
【図６６ｂ】
0003665021.tif 000158
【図６７ａ−ｃ】
0003665021.tif 000159
【図６８】
0003665021.tif 000160
【図６９ａ】
0003665021.tif 000161
【図６９ｂ】
0003665021.tif 000162
【図７０ａ】
0003665021.tif 000163
【図７０ｂ】
0003665021.tif 000164
【図７０ｃ】
0003665021.tif 000165
【図７０ｄ】
0003665021.tif 000166
【図７１ａ】
0003665021.tif 000167
【図７１ｂ】
0003665021.tif 000168
【図７２ａ】
0003665021.tif 000169
【図７２ｂ】
0003665021.tif 000170
【図７３ａ】
0003665021.tif 000171
【図７３ｂ】
0003665021.tif 000172
【図７４ａ】
0003665021.tif 000173
【図７４ｂ】
0003665021.tif 000174
【図７５ａ−ｃ】
0003665021.tif 000175
【図７６ａ】
0003665021.tif 000176
【図７６ｂ】
0003665021.tif 000177
【図７７ａ】
0003665021.tif 000178
【図７７ｂ】
0003665021.tif 000179
【図７７ｃ】
0003665021.tif 000180
【図７７ｄ】
0003665021.tif 000181
【図７８ａ】
0003665021.tif 000182
【図７８ｂ】
0003665021.tif 000183
【図７９ａ】
0003665021.tif 000184
【図７９ｂ】
0003665021.tif 000185
【図７９ｃ】
0003665021.tif 000186
【図７９ｄ】
0003665021.tif 000187
【図８０ａ】
0003665021.tif 000188
【図８０ｂ】
0003665021.tif 000189
【図８１ａ】
0003665021.tif 000190
【図８１ｂ】
0003665021.tif 000191
【図８１ｃ】
0003665021.tif 000192
【図８１ｄ】
0003665021.tif 000193
【図８１ｅ】
0003665021.tif 000194
【図８２】
0003665021.tif 000195
【図８３ａ】
0003665021.tif 000196
【図８３ｂ】
0003665021.tif 000197
【図８３ｃ】
0003665021.tif 000198
【図８３ｄ】
0003665021.tif 000199
【図８３ｅ】
0003665021.tif 000200
【図８４】
0003665021.tif 000201
【図８５ａ】
0003665021.tif 000202
【図８５ｂ】
0003665021.tif 000203
【図８５ｃ】
0003665021.tif 000204
【図８５ｄ】
0003665021.tif 000205
【図８６】
0003665021.tif 000206
【図８７ａ】
0003665021.tif 000207
【図８７ｂ】
0003665021.tif 000208
【図８７ｃ】
0003665021.tif 000209
【図８７ｄ】
0003665021.tif 000210
【図８７ｅ】
0003665021.tif 000211
【図８８】
0003665021.tif 000212
【図８９ａ】
0003665021.tif 000213
【図８９ｂ】
0003665021.tif 000214
【図８９ｃ】
0003665021.tif 000215
【図８９ｄ】
0003665021.tif 000216
【図８９ｅ】
0003665021.tif 000217
【図９０】
0003665021.tif 000218
【図９１ａ】
0003665021.tif 000219
【図９１ｂ】
0003665021.tif 000220
【図９２ａ】
0003665021.tif 000221
【図９２ｂ】
0003665021.tif 000222
【図９３ａ】
0003665021.tif 000223
【図９３ｂ】
0003665021.tif 000224
【図９４ａ】
0003665021.tif 000225
【図９４ｂ】
0003665021.tif 000226
【図９５ａ】
0003665021.tif 000227
【図９５ｂ】
0003665021.tif 000228
【図９５ｃ】
0003665021.tif 000229
【図９６】
0003665021.tif 000230
【図９７】
0003665021.tif 000231