(57)【特許請求の範囲】
【請求項１】
メモリセルに不良が発生した場合に、その不良セルを救済できるようになったリードオンリメモリ装置であって、
ワード線及びビット線からなるマトリックス内に対応形成された多数の読出専用メモリセルをワード線単位で分割するようにして形成され、ビット線を共有するようにされた第１及び第２セルアレイと、
外部から印加される行アドレス信号の組合せに応じて、対応する第１及び第２セルアレイの各ワード線をそれぞれ選択駆動する第１及び第２行デコーダと、
第１セルアレイ内に発生した不良セルのアドレス信号を記憶しており、該記憶されたアドレス信号と外部から印加される行アドレス信号が同じときには、第１行デコーダを非活性化させると共に第２行デコーダを活性化させる行デコーダ選択手段と、を備え、
行デコーダ選択手段は、電源電圧端と接地電圧端との間に位置して行デコーダ選択信号を出力する出力ノードと、該出力ノードと接地電圧端との間にチャネルが直列接続されると共に、各ゲート端子に行アドレス信号を受ける２以上のＮチャネル形トランジスタとを少なくとも備えてなり、第１セルアレイの製造後に検出された不良セルのアドレス信号が、ビーム式露光技術によるイオン注入で前記トランジスタのうちの対応するトランジスタをエンハンスメント形からデプレッション形とすることにより、記憶されるようになっていることを特徴とするリードオンリメモリ装置。
【請求項２】
ワード線及びビット線からなるマトリックス内に対応形成された多数の読出専用メモリセルをワード線単位で分割するようにして形成され、ビット線を共有するようにされた第１及び第２セルアレイと、外部から印加される行アドレス信号の組合せに応じて、対応する第１及び第２セルアレイの各ワード線をそれぞれ選択駆動する第１及び第２行デコーダと、第１セルアレイ内に発生した不良セルのアドレス信号を記憶しており、該記憶されたアドレス信号と外部から印加される行アドレス信号が同じときには、第１行デコーダを非活性化させると共に第２行デコーダを活性化させる行デコーダ選択手段と、を備え、メモリセルに不良が発生した場合に、その不良セルを救済できるようになったリードオンリメモリ装置の欠陥救済方法において、
電源電圧端と接地電圧端との間に位置して行デコーダ選択信号を出力する出力ノードと、該出力ノードと接地電圧端との間にチャネルが直列接続されると共に、各ゲート端子に行アドレス信号を受ける２以上のエンハンスメント形トランジスタとを少なくとももつ行デコーダ選択手段を形成し、第１セルアレイの製造後に不良セルが検出されると、ビーム式露光技術によるイオン注入を行って前記エンハンスメント形トランジスタのうちの対応するトランジスタをデプレッション形とすることにより、不良セルのアドレス信号を記憶するようにしたことを特徴とする欠陥救済方法。
【請求項３】
メモリセルに不良が発生した場合に、その不良セルを救済できるようになったリードオンリメモリ装置であって、
ワード線及びビット線からなるマトリックス内に対応形成された多数の読出専用メモリセルをワード線単位で分割するようにして形成され、ビット線を共有するようにされた第１及び第２セルアレイと、
外部から印加されるブロック選択アドレス信号を組合せて、第１セルアレイ内のメモリセルを行ブロック単位で選択するためのブロック選択信号を出力するブロック選択デコーダと、
外部から印加される行アドレス信号を組合せて、対応する第１及び第２セルアレイの各ワード線をそれぞれ選択駆動する第１及び第２行デコーダと、
第１セルアレイ内の行ブロックのうちの不良セルを含む行ブロックのアドレス信号を記憶しており、該記憶されたアドレス信号と前記ブロック選択アドレス信号が合致するときには、第１行デコーダを非活性化させると共に第２行デコーダを活性化させる行デコーダ選択手段と、を備え、
行デコーダ選択手段は、電源電圧端と接地電圧端との間に位置して行デコーダ選択信号を出力する出力ノードと、該出力ノードと接地電圧端との間にチャネルが直列接続されると共に、各ゲート端子にブロック選択アドレス信号を受ける２以上のＮチャネル形トランジスタとを少なくとも備えてなり、第１セルアレイの製造後に検出された不良セルを含む行ブロックのアドレス信号が、ビーム式露光技術によるイオン注入で前記トランジスタのうちの対応するトランジスタをエンハンスメント形からデプレッション形とすることにより、記憶されるようになっていることを特徴とするリードオンリメモリ装置。
【請求項４】
ワード線及びビット線からなるマトリックス内に対応形成された多数の読出専用メモリセルをワード線単位で分割するようにして形成され、ビット線を共有するようにされた第１及び第２セルアレイと、外部から印加されるブロック選択アドレス信号を組合せて、第１セルアレイ内のメモリセルを行ブロック単位で選択するためのブロック選択信号を出力するブロック選択デコーダと、外部から印加される行アドレス信号を組合せて、対応する第１及び第２セルアレイの各ワード線をそれぞれ選択駆動する第１及び第２行デコーダと、第１セルアレイ内の行ブロックのうちの不良セルを含む行ブロックのアドレス信号を記憶しており、該記憶されたアドレス信号と前記ブロック選択アドレス信号が合致するときには、第１行デコーダを非活性化させると共に第２行デコーダを活性化させる行デコーダ選択手段と、を備え、メモリセルに不良が発生した場合に、その不良セルを救済できるようになったリードオンリメモリ装置の欠陥救済方法において、
電源電圧端と接地電圧端との間に位置して行デコーダ選択信号を出力する出力ノードと、該出力ノードと接地電圧端との間にチャネルが直列接続されると共に、各ゲート端子にブロック選択アドレス信号を受ける２以上のエンハンスメント形トランジスタとを少なくとももつ行デコーダ選択手段を形成し、第１セルアレイの製造後に不良セルが検出されると、ビーム式露光技術によるイオン注入を行って前記エンハンスメント形トランジスタのうちの対応するトランジスタをデプレッション形とすることにより、不良セルを含む行ブロックのアドレス信号を記憶するようにしたことを特徴とする欠陥救済方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はリードオンリメモリ装置に関するもので、特に、リードオンリメモリ装置の欠陥救済回路に関するものである。
【０００２】
【従来の技術】
最近では、製造工程時に特定のデータを記録するようにされたマスクＲＯＭ（ＭＡＳＫ  ＲＯＭ）が広く使用されている。このマスクＲＯＭは、製造工程時にプログラム用の指定された作業を行うようにされ、製造工程中にイオン注入方式又はコンタクト（contact ）切換方式等を利用して、メモリセルに所定のデータを記憶させるメモリ装置である。
【０００３】
通常のマスクＲＯＭは、製造工程又はデータ記録時に発生する不良セルを救済（repair）するため、不良セルに置換えるための冗長セルからなる冗長セルアレイを内装している。このような欠陥救済に対する従来技術が、Yasuo Naruke氏等によって１９８９年度ＩＳＳＣＣの第１２８頁〜第１２９頁に詳細に開示されている。この欠陥救済回路は、電気的に溶断可能なポリシリコンヒューズセルを冗長セルとして使用し、選択されたヒューズセルに電流を流して溶断することで欠陥を救済するという技術を用いている。
【０００４】
しかしながら、このような欠陥救済方式においては、冗長セルとしてポリシリコンヒューズセルを用いるため、メモリチップの面積が増加することになり、集積度が減少するという短所を有している。
【０００５】
また、ノーマルのセルアレイがヒューズセルではないときには、冗長セルアレイを形成するために別途の写真蝕刻工程が必要となり、そのために、マスク層（mask layers ）の増加が必然的であるので、製造原価が高くなるという短所も有している。
【０００６】
【発明が解決しようとする課題】
したがって本発明の目的は、ヒューズセルを用いないようにして、集積度の向上したリードオンリメモリ装置を提供することにある。
【０００７】
また、本発明の他の目的は、メモリセルアレイと同じセル構造で形成された冗長セルアレイを有するマスクＲＯＭを提供することにある。
【０００８】
さらに、本発明の他の目的は、写真蝕刻用マスクの増加を伴うことなく、不良チップを救済できるようなマスクＲＯＭを提供することにある。
【０００９】
加えて、本発明の他の目的は、行単位又は行ブロック単位で不良セルの救済が可能なマスクＲＯＭを提供することにある。
【００１０】
【課題を解決するための手段】
このような目的を達成するために本発明は、ワード線及びビット線からなるマトリックス内に対応形成された多数の読出専用メモリセルをワード線単位で分割するようにして形成され、ビット線を共有するようにされた第１及び第２セルアレイと、外部から印加される行アドレス信号の組合せに応じて、対応する第１及び第２セルアレイの各ワード線をそれぞれ選択駆動する第１及び第２行デコーダと、第１セルアレイ内に発生した不良セルのアドレス信号を記憶しており、該記憶されたアドレス信号と外部から印加される行アドレス信号が同じときには、第１行デコーダを非活性化させると共に第２行デコーダを活性化させる行デコーダ選択手段と、を備えるようにすることを特徴としている。
【００１１】
また、ワード線及びビット線からなるマトリックス内に対応形成された多数の読出専用メモリセルをワード線単位で分割するようにして形成され、ビット線を共有するようにされた第１及び第２セルアレイと、外部から印加されるブロック選択アドレス信号を組合せて、第１セルアレイ内のメモリセルを行ブロック単位で選択するためのブロック選択信号を出力するブロック選択デコーダと、外部から印加される行アドレス信号を組合せて、対応する第１及び第２セルアレイの各ワード線をそれぞれ選択駆動する第１及び第２行デコーダと、第１セルアレイ内の行ブロックのうちの不良セルを含む行ブロックのアドレス信号を記憶しており、該記憶されたアドレス信号と前記ブロック選択アドレス信号が合致するときには、第１行デコーダを非活性化させると共に第２行デコーダを活性化させる行デコーダ選択手段と、を備えるようにすることを特徴とする。
【００１２】
この場合、第１セルアレイは主（main）メモリセルアレイとして動作し、第２セルアレイは第１セルアレイの欠陥救済のための冗長セルアレイとして動作するようすればよい。
【００１３】
また、行デコーダ選択手段は、第１セルアレイの中で不良セルを含んでいる行単位又は行ブロック単位のアドレス信号をその内に記憶しておいて、入力される外部アドレス信号が、該記憶されたアドレス信号と相互に異なる場合には第１行デコーダを活性化させ、外部アドレス信号が記憶されたアドレス信号と同じ場合には第２行デコーダを活性化させるようにするとよい。
【００１４】
さらに、第２セルアレイは、第１セルアレイとビット線を共有するようにし、第１セルアレイにおける欠陥発生したメモリセルを含む行単位又は行ブロック単位のデータを、対応させて記録するように構成するとよい。
【００１５】
【実施例】
以下、添付の図面を参照して本発明の実施例を詳細に説明する。
【００１６】
図１は、本発明の好適な一実施例を示し、行（row ）ブロック単位で欠陥救済を実施できる冗長セルアレイを有するマスクＲＯＭの機能ブロック図である。
【００１７】
同図に示すメモリ装置は、主メモリセルからなるメモリセルアレイ１０と、欠陥救済用冗長セルからなる冗長セルアレイ１２とを有している。そして、メモリセルアレイ１０のワード線は行デコーダ１４によって選択的に駆動され、冗長セルアレイ１２のワード線は冗長行デコーダ１６によって選択的に駆動される。
【００１８】
メモリセルアレイ１０及び冗長セルアレイ１２は、一連の工程によって形成された一つのセルアレイをワード線単位に分割して形成され、したがって同じメモリセル構造をもっており、データ出力のためのビット線を共有するようにされている。
【００１９】
各ビット線の読出データは、センスアンプ及び出力ゲート１８内に位置するセンスアンプで感知増幅され、列（column）セレクタ２０によっていずれか一つの出力ゲートがＯＮとされて、データ出力バッファ２２に読出しデータが伝達される。
【００２０】
メモリセルアレイ１０は、ＮＡＮＤセルストリング（ＮＡＮＤ cell string）を読出専用メモリセルとしてもっている。このＮＡＮＤセルストリングについての回路例を図２に示す。
【００２１】
この図２に示す例では、一つのＮＡＮＤセルストリングは、ビット線ＢＬと接地電圧Ｖｓｓ端との間にチャネルが直列接続された、２個のストリング選択トランジスタＳＴ１、ＳＴ２及びｎ個のメモリセルトランジスタＭ１〜Ｍｎで構成され、そして、第１及び第２セルストリングが一つのビット線ＢＬを共有するようになっている。
【００２２】
ストリング選択トランジスタＳＴ１、ＳＴ２の各ゲート端子は、それぞれストリング選択線ＳＳＬ１、ＳＳＬ２に接続されている。また、メモリセルトランジスタＭ１〜Ｍｎの各ゲート端子は、それぞれワード線ＷＬ１〜ＷＬｎに接続されている。
【００２３】
ストリング選択トランジスタＳＴ１、ＳＴ２及びメモリセルトランジスタＭ１〜Ｍｎは、最初に、エンハンスメント形（増加形）で製造され、その後、チャネル領域にイオン注入を実施することでデプレッション形（空乏形）とされ、データが記録される。つまり、エンハンスメント形はノーマリオフ形で、デプレッション形はノーマリオン形なので、それを利用して、データの記憶を行い、また、次のようにセルストリングを選択する。
【００２４】
図２に示す例では、第１セルストリングのストリング選択トランジスタＳＴ１及びＳＴ２は、それぞれデプレッション形及びエンハンスメント形に製造され、第２セルストリングのストリング選択トランジスタＳＴ１及びＳＴ２は、それぞれエンハンスメント形及びデプレッション形に製造されている。したがって、ストリング選択線ＳＳＬ１及びＳＳＬ２が、それぞれ論理“ロウ”及び“ハイ”の状態で印加されるとき、第１セルストリングのストリング選択トランジスタＳＴ１及びＳＴ２がＯＮとなる。一方、第２セルストリングのストリング選択トランジスタＳＴ１はＯＦＦ、ストリング選択トランジスタＳＴ２はＯＮとなるので、第１セルストリングのみビット線ＢＬと接続され、データが読出される。また、ストリング選択線ＳＳＬ１、ＳＳＬ２によって制御される行方向に配列されたセルストリングが、一つの行ブロックを形成する。
【００２５】
尚、この図２に示すＮＡＮＤセルストリングは、各ゲートがストリング選択線ＳＳＬ１、ＳＳＬ２にそれぞれ接続された２個のストリング選択トランジスタＳＴ１、ＳＴ２を有しているが、これに限らず、より多くのストリング選択トランジスタをもつようにすることもできる。このときには、ストリング選択トランジスタと同数のストリング選択信号が必要となる（このようなマスクＲＯＭのＮＡＮＤセルストリングについての詳細は、本願出願人により１９８９年５月３１日付けで出願された韓国特許出願第８９−７３４１号に開示されている）。
【００２６】
図１に示すように、メモリ装置外部から印加されるブロック選択アドレス信号は、ブロック選択アドレスバッファ２４で整形された後、冗長アドレスデコーダ２６及びブロック選択デコーダ２８に入力される。行アドレス信号は、行アドレスバッファ３０で整形されて行プリデコーダ３２に入力される。そして、列アドレス信号は、列アドレスバッファ３４で整形されて列デコーダ３６に入力される。
【００２７】
ブロック選択デコーダ２８は、入力されるブロック選択アドレス信号を組合せて、メモリセルアレイ１０内の行ブロックのうちのいずれか一つを選択して活性化させる。
【００２８】
冗長アドレスデコーダ２６は、メモリセルアレイ１０内の行ブロックのうち、欠陥の発生したＮＡＮＤセルストリングを含んでいる行ブロックのアドレス信号を記憶しており、ブロック選択アドレスバッファ２４から入力されるブロック選択アドレス信号が、その記憶された欠陥アドレス信号と同じときに、冗長エネーブル（Redundancy Enable ）信号ＲＥを論理“ハイ”の状態で出力し、それ以外のときには論理“ロウ”の状態で出力する。この冗長エネーブル信号ＲＥは、行デコーダ１４の動作制御端子に入力され、一方、インバータ３８を通じて反転される冗長エネーブル信号バーＲＥは、冗長行デコーダ１６の動作制御端子に入力される。この行デコーダ１４及び冗長行デコーダ１６の構成例を、それぞれ図３及び図４に示す。
【００２９】
図３に示すように、ＮＯＲゲート４２は、ブロック選択デコーダ２８から出力されるブロック選択信号Ｂｉと、冗長アドレスデコーダ２６から出力される冗長エネーブル信号ＲＥとを入力とする。したがって、冗長エネーブル信号ＲＥ及びブロック選択信号Ｂｉが論理“ロウ”の状態で印加されるとき、ＮＯＲゲート４２の出力は論理“ハイ”の状態になる。
【００３０】
このＮＯＲゲート４２の出力は、ＮＡＮＤゲート４４〜５４の各第１入力端子に入力される。また、このＮＡＮＤゲート４４〜５４の各第２端子には、ストリング選択信号ＳＳ１、ＳＳ２とワード線駆動信号Ｓ１〜Ｓｎの中の該当信号がそれぞれ入力される。そして、ストリング選択信号ＳＳ１、ＳＳ２を入力とするＮＡＮＤゲート４４、４６の各出力ノードには、それぞれインバータ４５、４７が接続され、これらインバータ４５、４７の各出力端子は、それぞれストリング選択線ＳＳＬ１、ＳＳＬ２に接続される。一方、ワード線駆動信号Ｓ１〜Ｓｎを入力とするＮＡＮＤゲート４８〜５４の各出力ノードは、それぞれワード線ＷＬ１〜ＷＬｎに接続される。
【００３１】
したがって、各ＮＡＮＤゲート４４〜５４に入力されるＮＯＲゲート４２の出力が、論理“ハイ”の状態を維持する場合にのみ、ストリング選択信号ＳＳｉ及びワード線駆動信号Ｓｉが有効な信号となるので、行デコーダ１４は、ブロック選択信号Ｂｉ及び冗長エネーブル信号ＲＥが論理“ロウ”の状態で印加されるときに、動作が活性化される。
【００３２】
一方、図４に示すように、冗長行デコーダ１６は、図３に示す行デコーダ１４と類似した構造を有している。ＮＯＲゲート５６は、冗長エネーブル信号バーＲＥ及び接地電圧Ｖｓｓを入力とし、このＮＯＲゲート５６の出力は、ＮＡＮＤゲート５８〜６８の各第１入力端子に入力される。また、これらＮＡＮＤゲート５８〜６８の各第２入力端子には、ストリング選択信号ＳＳ１、ＳＳ２及びワード線駆動信号Ｓ１〜Ｓｎの中の該当信号がそれぞれ入力される。
【００３３】
ストリング選択信号ＳＳ１、ＳＳ２を入力とするＮＡＮＤゲート５８、６０の各出力ノードには、それぞれインバータ５９、６１が接続され、そして、これらインバータ５９、６１の各出力は、冗長ストリング選択線ＳＳＲＬ１、ＳＳＲＬ２にそれぞれ接続されている。一方、ワード線駆動信号Ｓ１〜Ｓｎを入力とするＮＡＮＤゲート６２〜６８の各出力ノードは、それぞれ冗長ワード線ＷＬＲ１〜ＷＬＲｎに接続される。
【００３４】
したがって、各ＮＡＮＤゲート５８〜６８に入力されるＮＯＲゲート５６の出力が論理“ハイ”の状態を維持する場合にのみ、ストリング選択信号ＳＳｉ及びワード線駆動信号Ｓｉが有効な信号となるので、冗長行デコーダ１６は、冗長エネーブル信号ＲＥが論理“ハイ”の状態、すなわち、これを反転させた信号バーＲＥが論理“ロウ”の状態で入力されるとき、動作が活性化される。このときが冗長モードとなる。
【００３５】
図１に示す実施例において、冗長アドレスデコーダ２６は、先に述べたように、メモリセルアレイ１０内の行ブロックの中の不良セルを含む行ブロックのアドレス信号を、それ自体の内に記憶している。そして、ブロック選択アドレスバッファ２４から出力されるブロック選択アドレス信号が入力されると、その入力されたブロック選択アドレス信号が、記憶されているアドレス信号と異なる場合には行デコーダ１４を活性化させ、記憶されているアドレス信号と合致するときには冗長行デコーダ１６を活性化させる。このような冗長アドレスデコーダ２６の構成例を図５に示す。
【００３６】
図５に示すように、冗長アドレスデコーダ２６は、チャネルが電源電圧Ｖｃｃ端と出力ノードＮ１との間に設けられたＰＭＯＳトランジスタＴｐｕと、チャネルが出力ノードＮ１と接地電圧Ｖｓｓ端との間に互いに直列接続された第１〜第７ＮＭＯＳトランジスタＭＲ０、バーＭＲ０、ＭＲ１、バーＭＲ１、ＭＲ２、バーＭＲ２、Ｔｐｄと、出力ノードＮ１に接続され、冗長エネーブル信号ＲＥを出力するインバータ４０とから構成される。
【００３７】
ＰＭＯＳトランジスタＴｐｕは、出力ノードＮ１のプルアップ手段として作用し、第７ＮＭＯＳトランジスタＴｐｄは、プルダウン手段として作用する。第１〜第６ＮＭＯＳトランジスタＭＲ０、バーＭＲ０、ＭＲ１、バーＭＲ１、ＭＲ２、バーＭＲ２の各ゲート端子には、ブロック選択アドレス信号及びその反転信号Ａ０、バーＡ０、Ａ１、バーＡ１、Ａ２、バーＡ２がそれぞれ入力され、そして第７ＮＭＯＳトランジスタＴｐｄのゲート端子には、チップエネーブル（Chip Enable ）信号ＣＥが印加される。このようにチップエネーブル信号ＣＥで第７ＮＭＯＳトランジスタＴｐｄのゲートを制御することで、待機時間における電流消耗を防止することができる。
【００３８】
メモリセルアレイ１０内の不良セルを含む行ブロックを示すアドレス信号は、第１〜第６ＮＭＯＳトランジスタＭＲ０〜バーＭＲ２により記憶される。例えば、欠陥のある行ブロックを指定するブロック選択アドレス信号Ａ０、Ａ１、Ａ２が、それぞれ“１０１”（ハイ−ロウ−ハイ）であれば、ＮＭＯＳトランジスタＭＲ０、バーＭＲ１、ＭＲ２をエンハンスメント形とし、一方、ＮＭＯＳトランジスタバーＭＲ０、ＭＲ１、バーＭＲ２は、チャネル領域にイオン注入してデプレッション形とすることで、不良セルを含む行ブロックのアドレス信号を記憶できる。
【００３９】
このような目的のためには、公知の技術であるイオンビームリソグラフィ（ion beam lithography）技術を用いて、ブロック選択アドレス信号バーＡ０、Ａ１、バーＡ２を受ける第２、第３、第６ＮＭＯＳトランジスタバーＭＲ０、ＭＲ１、バーＭＲ２のゲートにイオン注入を実施し、最初、エンハンスメント形に製作されたものをデプレッション形に変換させればよい。
【００４０】
以上の結果、チップエネーブル信号ＣＥが論理“ハイ”にエネーブルとされた状態で、ブロック選択アドレス信号Ａ０、Ａ１、Ａ２が、それぞれ論理“ハイ”、“ロウ”、“ハイ”の状態で印加されると、第１〜第７ＮＭＯＳトランジスタＭＲ０〜ＴｐｄがすべてＯＮとなり、その結果、出力ノードＮ１の電位は接地電圧Ｖｓｓ端に放電される。したがって、出力ノードＮ１に接続されたインバータ４０からは、冗長エネーブル信号ＲＥが論理“ハイ”の状態で出力される。尚、図５に示す例では、ブロック選択アドレス信号が３個の場合を説明したが、これに限らず、必要に応じてその数を変更することは勿論可能である。
【００４１】
次に、図２〜図５を参照して、図１に示すマスクＲＯＭの欠陥救済動作について説明する。製造工程及びデータ記録工程を完了した後、ＥＤＳ（Electrical Die Sorting）テスト（ダイソートテスト）を実施し、それにより不良セルの存在が確認されると、不良セルを含んでいる行ブロックのアドレス信号を、上述のようにして冗長アドレスデコーダ２６に記憶させ、そして、その行ブロック内のすべてのメモリセルに記録されるべきデータを、冗長セルアレイ１２の冗長セルに１対１で対応するように記録する。
【００４２】
通常の製造工程において、マスクＲＯＭは、一つのウェーハに多数のチップを形成するようにして製造されるため、その一部のいくつかのチップが不良チップとなり得る。このような場合、次のようにして欠陥救済を行えばよい。
【００４３】
不良チップが発見された場合、その不良チップ内の欠陥発生部位のアドレス信号及び最初の記録データを確認した後、ウェーハ全面に感光膜を形成する。そして、公知の技術であるイオンビームリソグラフィ技術を利用して、欠陥救済データが記録される冗長セルアレイの該当メモリセルと、欠陥行ブロックのアドレス信号を記憶させる冗長アドレスデコーダ２６の該当トランジスタとに対して開口を形成する。この開口を通してイオンを注入し、最初にエンハンスメント形で製造されたトランジスタをデプレッション形トランジスタに変換させることによって、欠陥救済データ及び欠陥行ブロックのアドレス信号を記録する。
【００４４】
このようにイオンビームリソグラフィ技術を用いると、感光膜の形成されたウェーハ上の一部位のみを選択的に蝕刻して開口を形成することが容易にできるので、選択部位にのみイオン注入を実施することが比較的簡単にできる。また、欠陥救済データの記録が完了した後に救済テストを実施し、それにより欠陥救済後にも不良の存在が確認されれば、再び欠陥救済を実施するようにしてもよい。
【００４５】
尚、このような小規模の修正については、イオンビーム法だけではなく、電子ビーム直接露光（描画）技術を用いることも可能である。また、このようなビーム投射式の技術を用いる場合には、露光（描画）の対象となり得る部分の近辺に、露光の目標となる指標、例えば、アルミニウム製の十字線、四角形状の枠線、格子状の模様線等を予め形成しておくと、露光（描画）制度を高め、露光（描画）の準備時間を短縮することが可能となる。より具体的な例としては、行デコーダ及びメモリセルアレイで構成される四角形状の領域の四隅、あるいは、辺や対角線と関連づけてアルミニウム製の指標を設けることにより、掃引ビームに対する電子線放出（又はビーム反射）を利用して、ビーム掃引制御系の掃引座標キャリブレーションを行うことが容易にでき、露光（描画）制度の向上、露光（描画）準備時間の短縮を期待できる。
【００４６】
最後に、上述のようにして製造工程及び欠陥救済の完了したマスクＲＯＭの読出動作について説明する。
【００４７】
まず、ブロック選択アドレス信号が、不良のない正常な行ブロックを指定する場合を説明する。上述のように、冗長アドレスデコーダ２６から出力される冗長エネーブル信号ＲＥが論理“ロウ”の状態とされ、それによって行デコーダ１４が活性化される一方で、冗長行デコーダ１６は非活性化される。したがって、ブロック選択デコーダ２８によって、メモリセルアレイ１０内のいずれか一つの行ブロックが選択され、そして、行デコーダ１４が、行プリデコーダ３２からストリング選択信号ＳＳｉ及びワード線駆動信号Ｓｉを受けて、選択された行ブロック内のセルストリング及びワード線を選択的に駆動する。その結果、選択されたセルストリングから読出されてビット線に送られるデータは、センスアンプで感知増幅され、列アドレス信号によって選択される出力ゲートを通じてデータ出力バッファ２２に伝達されてチップ外部に出力される。
【００４８】
一方、ブロック選択アドレス信号が、不良セルを含んでいる行ブロックを指定するように印加される場合には、冗長アドレスデコーダ２６から出力される冗長エネーブル信号ＲＥが論理“ロウ”の状態となる。それによって、行デコーダ１４が非活性化される一方で、冗長行デコーダ１６が活性化される。その結果、冗長行デコーダ１６が、行プリデコーダ３２からストリング選択信号ＳＳｉ及びワード線駆動信号Ｓｉを受けて、冗長セルアレイ１２内のセルストリングを選択しワード線を選択的に駆動する。したがって、選択されたセルストリングから読出されてビット線に送られるデータは、センスアンプで感知増幅され、列アドレス信号によって選択される出力ゲートを通じてデータ出力バッファ２２に伝達されてチップ外部に出力される。
【００４９】
【発明の効果】
以上述べてきたように本発明によるマスクＲＯＭは、従来技術で冗長セルとして使用されてきたヒューズセルに代えて、ノーマルのメモリセルアレイと同じセル構造をもつ冗長セルアレイを使用することができる。したがって、メモリセルアレイと冗長セルアレイを同時に製造することができ、集積度を向上させてチップ面積を最小化すると共に、欠陥救済用冗長セルアレイの拡張をも容易に達成することが可能となる。
【００５０】
また、メモリセルアレイが行デコーダを、冗長セルアレイが冗長行デコーダをそれぞれ有し、そして冗長アドレスデコーダを用いて行デコーダと冗長行デコーダとを相補的に動作させるようにしたことで、行単位又は行ブロック単位で欠陥救済を実施することが容易に簡単な構成で可能となる。
【００５１】
さらに、欠陥救済時に、イオンビームリソグラフィ技術を利用して欠陥救済を実施することで、従来技術にあった冗長セルアレイを形成するための写真蝕刻によるマスク層の増加という問題点を解決でき、製造原価を低く抑えることが可能なマスクＲＯＭを提供できる。また、欠陥救済の作業を容易なものとできるので、歩留りの面でもより一層の改善をもたらすことができる。
【図面の簡単な説明】
【図１】本発明に係る欠陥救済回路を有するマスクＲＯＭの一実施例を示す機能ブロック図。
【図２】図１に示すメモリセルアレイの一部回路図。
【図３】図１に示す行デコーダの構成例を示す回路図。
【図４】図１に示す冗長行デコーダの構成例を示す回路図。
【図５】図１に示す冗長アドレスデコーダの構成例を示す回路図。
【符号の説明】
１０  メモリセルアレイ（第１セルアレイ）
１２  冗長セルアレイ（第２セルアレイ）
１４  行デコーダ
１６  冗長行デコーダ
２６  冗長アドレスデコーダ
ＲＥ、バーＲＥ  冗長エネーブル信号
【図１】
0003636738.tif 000002
【図２】
0003636738.tif 000003
【図３】
0003636738.tif 000004
【図４】
0003636738.tif 000005
【図５】
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