(57)【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を形成する工程と、次いで、該絶縁膜上にエッチング制御膜を形成する工程と、次いで、該エッチング制御膜上にフォトレジストパターンを形成する工程と、次いで、該フォトレジストパターンをマスクとして、該エッチング制御膜及び該絶縁膜を連続的にエッチングして、該半導体基板表面が露出された該フォトレジストパターンより小さなトップ径のコンタクトホールを形成する工程と、該エッチング制御膜と前記露出された半導体基板の表面の一部とを除去する工程と、次いで前記エッチング制御膜をエッチングにより除去した後、前記コンタクトホールを介してフッ酸溶液により半導体基板表面部分に生じた自然酸化膜を除去する工程とを含み、前記エッチング制御膜は、シリコンからなり、しかも前記コンタクトホールは前記絶縁膜の上部から半導体基板表面に向かってその断面が傾斜形状を呈し、該トップ径よりボトム径が小さいことを特徴とする半導体装置の製造方法。
【請求項２】
前記エッチング制御膜と前記コンタクトホール内の前記半導体基板表面の一部とを同時にエッチング除去することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記エッチング制御膜及び前記半導体基板表面部分のエッチングは、フッ素と酸素とを含むエッチングガスを用いて行うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記絶縁膜はシリコン酸化膜からなることを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体装置の製造方法に係り、詳しくは、フォトリソグラフィー技術で決まる最小値より微細なコンタクトホールを形成する半導体製造技術に適用することができ、特に、工程数を増加することなくフォトリソグラフィー技術で決まる最小値よりも更に微細なコンタクトホールを容易に、かつ低コストで形成することができる半導体装置の製造方法に関する。
【０００２】
近年、半導体装置の製造方法は、ＳｉＯ2 等の絶縁膜にコンタクトホールを形成する場合、絶縁膜上にフォトレジストを塗布し、フォトレジストを露光、現像等してパターニングして、フォトレジストに開口部を形成し、このフォトレジストの開口部を通して絶縁膜をエッチングしてコンタクトホールを形成している。
しかしながら、この半導体装置の製造方法では、微細なコンタクトホールを形成する際、フォトリソグラフィー技術で決まる最小値、即ち、パターニングしたフォトレジストパターンの開口部直径で決まってしまうため、フォトリソグラフィー技術で決まる最小値よりも更に微細なコンタクトホールを形成することが非常に困難であるという問題がある。
【０００３】
そこで、工程数を増加することなく、フォトリソグラフィー技術で決まる最小値よりも更に微細なコンタクトホールを容易に、かつ低コストで形成することができる半導体装置の製造方法が要求されている。
【０００４】
【従来の技術】
従来の半導体装置の製造方法では、ＳｉＯ2 等の絶縁膜にコンタクトホールを形成する場合、絶縁膜上にフォトレジストを塗布し、フォトレジストを露光、現像等してパターニングして、フォトレジストに開口部を形成し、このフォトレジストの開口部を通して絶縁膜をエッチングしてコンタクトホールを形成している。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記したような従来の半導体装置の製造方法では、微細なコンタクトホールを形成する際、フォトリソグラフィー技術で決まる最小値、即ち、パターニングしたフォトレジストパターンの開口部直径で決まってしまうため、フォトリソグラフィー技術で決まる最小値よりも更に微細なコンタクトホールを形成することが非常に困難であるという問題があった。
【０００６】
そこで、この問題を解決する従来の半導体装置の製造方法には、例えば、特開平４−１１６８６５号公報で報告されたものがある。この従来の半導体装置の製造方法では、フォトリソグラフィー技術で決まる最小値より微細なコンタクトホールを形成するために、マスク用の導電体パターンサイドウォールを形成する方法を採っている。このため、マスク用の導電体パターンサイドウォールを一々形成する工程を追加しなければならないため、工程数が増加してコストが増加するという問題があった。
【０００７】
そこで、本発明は、工程数を増加することなく、フォトリソグラフィー技術で決まる最小値よりも更に微細なコンタクトホールを容易に、かつ低コストで形成することができる半導体装置の製造方法を提供することを目的としている。
【０００８】
【課題を解決するための手段】
請求項１記載の発明は、半導体基板上に絶縁膜を形成する工程と、次いで、該絶縁膜上にエッチング制御膜を形成する工程と、次いで、該エッチング制御膜上にフォトレジストパターンを形成する工程と、次いで、該フォトレジストパターンをマスクとして、該エッチング制御膜及び該絶縁膜を連続的にエッチングして、該半導体基板表面が露出された該フォトレジストパターンより小さなトップ径のコンタクトホールを形成する工程と、該エッチング制御膜と前記露出された半導体基板の表面の一部とを除去する工程と、次いで前記エッチング制御膜をエッチングにより除去した後、前記コンタクトホールを介してフッ酸溶液により半導体基板表面部分に生じた自然酸化膜を除去する工程とを含み、前記エッチング制御膜は、シリコンからなり、しかも前記コンタクトホールは前記絶縁膜の上部から半導体基板表面に向かってその断面が傾斜形状を呈し、該トップ径よりボトム径が小さいことを特徴とするものである。
【００１０】
請求項２記載の発明は、上記請求項１の発明において、前記エッチング制御膜と前記コンタクトホール内の前記半導体基板表面の一部とを同時にエッチング除去することを特徴とするものである。
【００１１】
請求項３記載の発明は、上記請求項１記載の発明において、前記エッチング制御膜及び前記半導体基板表面部分のエッチングは、フッ素と酸素とを含むエッチングガスを用いて行うことを特徴とするものである。
請求項４記載の発明は、上記請求項１記載の発明において、前記絶縁膜は、シリコン酸化膜からなることを特徴とするものである。
【００１３】
本発明の半導体装置の製造方法では、前記エッチング制御膜のエッチングは、ＣＦ４  ガスによるエッチングガスを用いて行い、前記絶縁膜のエッチングは、ＣＨＦ３  とＣＦ４  及びＡｒによるエッチングガスを用いるものである。
【００１４】
【作用】
図１，２は、本発明の原理説明図である。
図１は本発明者等の行ったコンタクトホール形成に関する実験結果を示している。実験を行った構造は、図２に示すように、シリコン基板１上に膜厚１５０ｎｍ程度のシリコン酸化膜２、膜厚２５０ｎｍ程度のＢＰＳＧ膜３、膜厚２０ｎｍ程度のシリコン窒化膜４、膜厚５０ｎｍ程度のシリコン酸化膜５、膜厚５０ｎｍ程度のポリシリコン膜６及び膜厚５０ｎｍ程度のシリコン酸化膜７を順次成長した後、最上層にエッチング制御膜としてポリシリコン膜８を数種類の膜厚で成長する。そして、この上にフォトレジストパターンを形成し、平行平板型プラズマエッチング装置を用い、ポリシリコン膜は２４０ｍｔｏｒｒ、６５０Ｗ、ＣＨＦ3 ／ＣＦ4 ／Ａｒ＝０／８０／０ｓｃｃｍにてエッチングを行い、シリコン酸化膜等は２４０ｍｔｏｒｒ、８００Ｗ、ＣＨＦ3 ／ＣＦ4 ／Ａｒ＝１２／８／１２０ｓｃｃｍにて、連続してエッチングを行い、シリコン基板１を露出するコンタクトホール９を形成する。
【００１５】
図１では、最上層のポリシリコン膜８の膜厚ｄに対するコンタクトホール９のトップＡとボトムＢの直径を、フォトレジストパターンの直径寸法とともに図示したものである。
図１に示す如く、最上層に、エッチング制御膜としてポリシリコン膜８が存在しない比較例（従来）の場合では、出来上がりのコンタクトホール９のトップＡの直径は、フォトレジストパターンの開口部の直径よりも大きくなっている。これに対し、最上層にポリシリコン膜８が存在する本発明の場合では、出来上がりのコンタクトホール９のトップＡの直径は、フォトレジストパターンの開口部の直径よりも小さくなっていることが判る。このコンタクトホール９の直径の縮小は、ポリシリコン膜厚を大きくすれば漸減するが、その依存性は小さく、ポリシリコン膜８の存在自体の効果の方がはるかに大きい。
【００１６】
このように、コンタクトホール９の直径がレジストパターンの開口部直径よりも小さくなる理由は明確ではないが、本発明者等は、ポリシリコンエッチング中にフォトレジスト側面に炭素等を成分とする再付着物が堆積し、これが絶縁膜エッチングのマスク材を構成し、エッチングを制御するものと推定している。
なお、このエッチング制御膜として最上層にポリシリコン膜８を用いた場合には、後述する如く、コンタクトホール９内に露出されたシリコン基板１表層のダメージ層を除去する際に、同時に容易にエッチング除去することができるため、後に不測の問題を招く恐れはない。
【００１７】
【実施例】
以下、本発明の実施例を図面を参照して説明する。
（実施例１）
図３，４は本発明に係る実施例１の半導体装置の製造方法を示す図である。
まず、ＬＯＣＯＳ法により、Ｐ型シリコン基板１１を選択酸化してシリコン基板１１上に素子分離用のフィールド酸化膜１２を膜厚３５０ｎｍ程度成長する。次いで、フィールド酸化膜１２間のシリコン基板１１上にゲート酸化膜１３を膜厚１０ｎｍ程度熱酸化法にて成長し、ＣＶＤ法等により全面にポリシリコン膜を膜厚１５０ｎｍ程度成長した後、ＲＩＥ等によりポリシリコン膜を選択的にエッチングしてゲート電極及びワード線１４を形成する。
【００１８】
次に、フィールド酸化膜１２及びゲート電極１４をマスクとして燐（Ｐ）を２０ｋｅＶ、２×１０13ｃｍ-2程度イオン注入することにより、メモリセルトランジスタのソース／ドレイン拡散層１５を形成する。次いで、ＣＶＤ法等により全面にシリコン酸化膜１６を膜厚１５０ｎｍ程度成長し、通常のフォトリソグラフィー技術とエッチング技術を用いてシリコン酸化膜１６を選択的にエッチングしてソース／ドレイン拡散層１５が露出されたビット線用のコンタクトホール１６ａを形成する。
【００１９】
次に、ＣＶＤ法等により膜厚５０ｎｍ程度のポリシリコンと膜厚１００ｎｍ程度のタングステンシリサイド（ＷＳｉ）をコンタクトホール１６ａ内のソース／ドレイン拡散層１５とコンタクトするように順次全面に成長した後、通常のフォトリソグラフィー技術とエッチング技術を用いてＷＳｉ膜とポリシリコン膜を選択的にエッチングしてＷＳｉ膜とポリシリコン膜の積層からなるビット線１７を形成する（図３（ａ））。
【００２０】
なお、本発明は、ビット線用のコンタクトホール１６ａにも直ちに適用することができるが、説明の重複を避けるために、本実施例では、敢えて以降に示す蓄積電極用のコンタクトホールに関してのみ適用した場合を説明する。
次に、ＣＶＤ法等により全面に膜厚５０ｎｍ程度のシリコン酸化膜及び膜厚２００ｎｍ程度のＢＰＳＧ膜を順次成長した後、ＢＰＳＧ膜をリフローする熱処理を８５０℃、２０分間程度行って、シリコン酸化膜及びＢＰＳＧ膜から構成される層間絶縁膜１８を形成する。
【００２１】
次に、ＣＶＤ法等により全面に膜厚２０ｎｍ程度のシリコン窒化膜１９、膜厚５０ｎｍ程度のシリコン酸化膜２０、膜厚５０ｎｍ程度のポリシリコン膜２１、膜厚５０ｎｍ程度のシリコン酸化膜２２及び膜厚１０ｎｍ程度のポリシリコン膜２３を順次成長する（図３（ｂ））。この最後に成長したポリシリコン膜２３が、後述するフォトレジストパターンの開口部直径寸法以下の蓄積電極用のコンタクトホールを実現する作用を担う。
【００２２】
次に、通常のフォトリソグラフィー技術にて蓄積電極コンタクトホール形成のためのフォトレジストパターン２４を形成する。次いで、平行平板型プラズマエッチング装置を用い、フォトレジストパターン２４の開口部２４ａを通してポリシリコン膜２３からゲート酸化膜１３までを選択的にエッチングして、ソース／ドレイン拡散層１５が露出されたコンタクトホール２５を形成する（図３（ｃ））。
【００２３】
ここでのポリシリコン膜２１，２３のプラズマエッチング条件は、２４０ｍｔｏｒｒ、６５０Ｗ、ＣＨＦ3 ／ＣＦ4 ／Ａｒ＝０／８０／０ｓｃｃｍとし、シリコン酸化膜及びＢＰＳＧ膜１３，１６，１８，２０，２２のプラズマエッチング条件は、２４０ｍｔｏｒｒ、８００Ｗ、ＣＨＦ3 ／ＣＦ4 ／Ａｒ＝１２／８／１２０ｓｃｃｍとする。
【００２４】
このエッチングに際して、最上層のポリシリコン膜２３上の開口部２４ａ内のフォトレジストパターン２４側面にポリマー膜２６が堆積し、このポリマー膜２６がエッチングマスクとして作用しているものと考えられる。何れにせよ、トップ径がフォトレジストパターン２４の開口部２４ａ直径より小さく、かつボトム径がトップ径よりも更に小さな傾斜形状を有する蓄積電極用のコンタクトホール２５が形成される。
【００２５】
次に、フォトレジストパターン２４を酸素プラズマにてエッチングして除去する。次いで、ＣＦ4 ／Ｏ2 プラズマにてコンタクトホール２５内の露出されたシリコン基板１１の膜厚１５ｎｍ程度の表面ダメージ層をエッチングして除去する。
このエッチングによって、メモリセルトランジスタのコンタクトホール２５内のソース／ドレイン拡散層１５の一部が除去されてしまうが、このエッチング部分は、ソース／ドレイン拡散層１５の深さに比べて十分に小さく問題とはならないばかりか、このダメージ層の除去によりコンタクト抵抗を低減させて特性を上げることができる。このシリコン基板１１の表面ダメージ層のエッチング時、同時に最上層のポリシリコン膜２３もエッチング除去される。また、このシリコン基板１１の表面ダメージ層のエッチング時、シリコン酸化膜１６，２０，２２のエッチング速度は、シリコンの１／３であり、膜厚５ｎｍ程度エッチングされる（図４（ａ））。
【００２６】
次に、ＨＦを含む溶液中にてコンタクトホール２５内のシリコン基板１１表面に生じた自然酸化膜を除去する。工程と工程の間の保管等に自然酸化膜が成長するが、この工程は、その自然酸化膜によってコンタクト抵抗が増加することを防ぐために行う。この自然酸化膜を除去する際に、前述した最上層のポリシリコン膜２３が除去されていることは重要である。
【００２７】
仮にコンタクトホール２５内のシリコン基板１１表面に生じた自然酸化膜を除去する際に、最上層にポリシリコン膜２３が存在していると、通常のＨＦ溶液ではポリシリコン膜２３表面が溌水性であるために、微細なコンタクトホール２５内に溶液が十分に浸透させることができず、自然酸化膜の除去が不十分になったり、ポリシリコン膜２３表面に水分残渣によるウォーターマークが発生したりする等といった問題が生ずることがある。
【００２８】
このように、本実施例では、コンタクトホール２５内のシリコン基板１１表面に生じた自然酸化膜を除去する際に、最上層のポリシリコン膜２３を予め除去しているため、前述した自然酸化膜の除去が不十分になったり、ポリシリコン膜表面に水分残渣によるウォーターマークが発生したりする等といった問題を生じないように済ませることができる。
【００２９】
次に、ＣＶＤ法等によって全面にポリシリコン膜２６を膜厚５０ｎｍ程度成長し、通常のフォトリソグラフィー技術とエッチング技術を用いて、ポリシリコン膜２６、シリコン酸化膜２２及びポリシリコン膜２１を選択的にエッチングする。次いで、ここで用いたフォトレジストを除去した後、シリコン酸化膜２０，２２をシリコン窒化膜１９をエッチングストッパとしてＨＦ溶液中で除去する。こうして、ポリシリコン膜２１，２６から構成されるフィン型蓄積電極（Ｆｉｎ）が形成される。
【００３０】
そして、ＣＶＤ法等にて全面にシリコン窒化膜を膜厚５ｎｍ程度成長し、表面を熱酸化してＳｉＯＮからなる誘電体膜２７を形成した後、ＣＶＤ法等により全面にポリシリコン膜２８を成長することにより、図４（ｂ）に示すようなメモリセルを得ることができる。
このように、本実施例では、被エッチング層の最上層にポリシリコン膜２３を形成した状態でフォトレジストパターン２４の開口部２４ａを通してポリシリコン膜２３からゲート酸化膜１３までをエッチングしたため、ポリシリコン膜２３をエッチングストッパー膜として作用することができる。このため、トップ径がフォトレジストパターン２４の開口部２４ａ直径よりも小さく、かつボトム径がトップ径よりも小さな傾斜形状を有するコンタクトホール２５を容易に形成することができる。しかも、従来のマスク用の導電体パターンサイドウォールを形成するような面倒な工程を追加しないで済ませることができ、最上層にポリシリコン膜２３を形成する以外は通常のフォトリソグラフィー技術とエッチング技術で行うことができるため、工程数を増やすことなく低コストで行うことができる。
（実施例２）
次に、図５〜図７は本発明に係る実施例２の半導体装置の製造方法を示す図である。
【００３１】
実施例１では、図１の曲線Ａに着目してフォトレジストパターン２４の開口部２４ａ直径より小さな径のコンタクトホール２５を形成する方法を説明したが、実施例２では、図１の曲線Ｂに着目して実施例１よりも更に小さなコンタクトホールを形成する方法を説明する。
まず、ＬＯＣＯＳ法により、Ｐ型シリコン基板５１を選択酸化してシリコン基板５１上に素子分離用の膜厚３５０ｎｍ程度のフィールド酸化膜５２を成長する。次いで、フィールド酸化膜５２間のシリコン基板５１上にゲート酸化膜５３を膜厚１０ｎｍ程度熱酸化法にて成長し、ＣＶＤ法等により全面にポリシリコン膜を成長した後、ＲＩＥ等によりポリシリコン膜を選択的にエッチングしてゲート電極及びワード線５４を形成する。
【００３２】
次に、フィールド酸化膜５２及びゲート電極５４をマスクとして、Ｐ等をイオン注入することによりメモリセルトランジスタのソース／ドレイン拡散層５５を形成する。次いで、ＣＶＤ法等によりシリコン酸化膜５６を膜厚１５０ｎｍ程度成長し、ＢＰＳＧ膜５７を膜厚２００ｎｍ程度成長した後、ＢＰＳＧ膜５７をリフローしてＢＰＳＧ膜５７の表面を平坦化する。次いで、ＣＶＤ法等によりＢＰＳＧ膜５７上にポリシリコン膜５８を膜厚１０ｎｍ程度成長した後、ＣＶＤ法等によってポリシリコン膜５８上にＳｉＯ2 によるシリコン酸化膜５９を膜厚２００ｎｍ程度成長する（図５（ａ））。なお、シリコン酸化膜５９は、ＳｉＯ2 膜でなくＢＰＳＧ膜に変えて形成してもよい。
【００３３】
次に、通常のフォトリソグラフィー技術でシリコン酸化膜５９上にフォトレジストパターン６０を形成する。次いで、平行平板型プラズマエッチング装置を用い、フォトレジストパターン６０の開口部６０ａを通してシリコン酸化膜５９及びポリシリコン膜５８を選択的にエッチングしてＢＰＳＧ膜５７が露出された開口部６１を形成する（図５（ｂ））。この時、シリコン酸化膜５９のエッチング断面は傾斜形状となり、ポリシリコン膜５８に形成された開口部６１の直径は、フォトレジストパターン６０の開口部６０ａ直径よりも小さくなる。ここでのシリコン酸化膜５９のプラズマエッチング条件は、２４０ｍｔｏｒｒ、８００Ｗ、ＣＨＦ3 ／ＣＦ4 ／Ａｒ＝１２／８／１２０ｓｃｃｍとし、ポリシリコン膜５８のプラズマエッチング条件は、２４０ｍｔｏｒｒ、６５０Ｗ、ＣＨＦ3 ／ＣＦ4 ／Ａｒ＝０／８０／０ｓｃｃｍとする。
【００３４】
次に、フォトレジストパターン６０を酸素プラズマにてエッチングして除去する。次いで、前述した酸化膜のエッチング条件にて、開口部６１を通してＢＰＳＧ膜５７、シリコン酸化膜５６及びゲート酸化膜５３を選択的にエッチングしてシリコン基板５１が露出されたビット線用のコンタクトホール６２を形成する（図５（ｃ））。この時、ポリシリコン膜５８上のシリコン酸化膜５９は、完全に除去され、ポリシリコン膜５８下のＢＰＳＧ膜５７は、ポリシリコン膜５８がエッチングマスクとして作用してエッチングされない。こうして、図５（ｂ）で形成されたポリシリコン膜５８の開口部６１部分に対応したビット線用のコンタクトホール６２が形成される。
【００３５】
次に、ＣＦ4 ／Ｏ2 プラズマにてコンタクトホール６２内に露出したシリコン基板５１表面のダメージ層を除去すると同時に、マスク材として作用したポリシリコン膜５８を除去する（図６（ａ））。このエッチングによって、メモリセルトランジスタのシリコン基板５１のソース／ドレイン拡散層５５の一部が除去されてしまうが、このエッチング部分は、ソース／ドレイン拡散層５５の深さに比べて十分に小さく問題とはならないばかりか、このダメージ層の除去によりコンタクト抵抗を低減させて特性を上げることができる。
【００３６】
次に、ＣＶＤ法等により膜厚５０ｎｎ程度のポリシリコン膜と膜厚１００ｎｍ程度のタングステンシリサイド（ＷＳｉ）膜をコンタクトホール６２内のソース／ドレイン拡散層５５とコンタクトするように順次全面に成長した後、通常のフォトリソグラフィー技術とエッチング技術を用いてＷＳｉ膜とポリシリコン膜を選択的にエッチングしてポリシリコン膜とＷＳｉ膜の積層からなるビット線６３を形成する。
【００３７】
次に、ＣＶＤ法等により全面に膜厚５０ｎｍ程度のシリコン酸化膜及び膜厚２００ｎｍ程度のＢＰＳＧ膜を順次成長した後、ＢＰＳＧ膜をリフローする熱処理を８５０℃、２０分程度行って、シリコン酸化膜及びＢＰＳＧ膜から構成される層間絶縁膜６４を形成する。次いで、ＣＶＤ法等により全面に膜厚２０ｎｍ程度のシリコン窒化膜６５、膜厚５０ｎｍ程度のシリコン酸化膜６６、膜厚５０ｎｍ程度のポリシリコン膜６７、膜厚５０ｎｍ程度のシリコン酸化膜６８を順次成長する。
【００３８】
次に、ＣＶＤ法等によりシリコン酸化膜６８上に膜厚１０ｎｍ程度のポリシリコン膜６９、膜厚４００ｎｍ程度のＳｉＯ2 によるシリコン酸化膜７０を成長する。シリコン酸化膜７０は、ＳｉＯ2 膜でなくＢＰＳＧ膜に変えてもよい。次いで、通常のフォトリソグラフィー技術にて蓄積電極コンタクトホール形成のためのフォトレジストパターン７１を形成する。次いで、フォトレジストパターン７１をマスクとして、前述したエッチング条件にて、フォトレジストパターン７１の開口部７１ａを通してシリコン酸化膜７０、ポリシリコン膜６９、シリコン酸化膜６８及びポリシリコン膜６７を順次選択的にエッチングしてシリコン酸化膜６６が露出された開口部７２を形成する。この時、開口部７２断面は、傾斜形状を有し、最上層のポリシリコン膜６９の開口部７２直径は、フォトレジストパターン７１の開口部７１ａ直径よりも小さくなる（図６（ｂ））。
【００３９】
次に、酸素プラズマ等によりフォトレジストパターン７１を除去し、前述した酸化膜のエッチング条件にて開口部７２を通してシリコン酸化膜６６からゲート酸化膜５３までを選択的にエッチングしてソース／ドレイン拡散層５５が露出された蓄積電極用のコンタクトホール７３を形成する（図６（ｃ））。この時、ポリシリコン膜６９上のシリコン酸化膜７０は完全に除去され、ポリシリコン膜６９下のシリコン酸化膜６８はポリシリコン膜６９がエッチングマスクとして作用してエッチングされない。こうして、図６（ｂ）で形成されたポリシリコン膜６９の開口部７２部分に対応した蓄積電極用のコンタクトホール７３が形成される。
【００４０】
次に、ＣＦ4 ／Ｏ2 プラズマにてコンタクトホール７３内の露出されたシリコン基板５１の表面ダメージ層をエッチングして除去する。このエッチングによって、メモリセルトランジスタのシリコン基板５１のソース／ドレイン拡散層５５の一部が除去されてしまうが、ソース／ドレイン拡散層５５の深さに比べて十分に小さく問題とはならないばかりか、このダメージ層の除去によりコンタクト抵抗を低減させて特性を上げることができる。このシリコン基板５１の表面ダメージ層のエッチング時、同時に最上層のポリシリコン膜６９もエッチング除去される（図７（ａ））。
【００４１】
次に、ＨＦを含む溶液中にて、コンタクトホール７３内のシリコン基板５１表面に生じた自然酸化膜を除去する。工程と工程の間の保管等に自然酸化膜が成長するが、この工程は、その自然酸化膜によってコンタクト抵抗が増加するのを防ぐために行う。この自然酸化膜を除去する際に、前述した最上層のポリシリコン膜６９が除去されていることは重要である。
【００４２】
仮にコンタクトホール７３内のシリコン基板５１表面に生じた自然酸化膜を除去する際に、最上層にポリシリコン膜６９が残存していると、通常のＨＦ溶液では、ポリシリコン膜６９表面が破水生であるために、微細なコンタクトホール７３内に溶液が十分に浸透させることができず、自然酸化膜の除去が不十分であったり、ポリシリコン膜６９表面に水分残渣によるウォーターマークが発生したりする等といった問題が生ずることがある。
【００４３】
このように、本実施例では、コンタクトホール７３内のシリコン基板５１表面に生じた自然酸化膜を除去する際に、最上層のポリシリコン膜６９を予め除去しているため、前述した自然酸化膜の除去が不十分であったり、ポリシリコン膜表面に水分残渣によるウォーターマークが発生したりする等といった問題を生じないようにすることができる。
【００４４】
次に、ＣＶＤ法等によって全面にポリシリコン膜７４を膜厚５０ｎｍ程度成長し、通常のフォトリソグラフィー技術とエッチング技術を用いて、ポリシリコン膜７４、シリコン酸化膜６８及びポリシリコン膜６７を選択的にエッチングする。次いで、ここで用いたフォトレジストパターンを除去した後、シリコン酸化膜６６，６８をシリコン窒化膜６５をエッチングストッパとしてＨＦ溶液中で除去する。こうして、ポリシリコン膜６７，７４から構成されるフィン型蓄積電極（Ｆｉｎ）が形成される。
【００４５】
そして、ＣＶＤ法等にて全面にシリコン窒化膜を膜厚５ｎｍ程度成長し、表面を熱酸化してＳｉＯＮからなる誘電体膜７５を形成した後、ＣＶＤ法等により全面にポリシリコン膜７６を成長することにより、図７（ｂ）に示すようなメモリセルを得ることができる。
このように、本実施例では、ＢＰＳＧ膜５７とシリコン酸化膜５９の間にポリシリコン膜５８を形成した状態でフォトレジストパターン６０の開口部６０ａを通してシリコン酸化膜５９及びポリシリコン膜５８をエッチングしたため、ポリシリコン膜２３をエッチングストッパー膜として作用することができる。このため、ポリシリコン膜５８の開口部の直径をフォトレジストパターン６０の開口部６０ａ径よりも小さくすることができるので、フォトレジストパターン６０の開口部６０ａ径よりも小さいポリシリコン膜５８の開口部を通してＢＰＳＧ膜５７及びゲート酸化膜５３をエッチングすることにより、ポリシリコン膜５８の開口部６１径で転写されたフォトレジストパターン６０の開口部６０ａ径よりも小さいコンタクトホール６２を容易に形成することができる。しかも、従来のマスク用の導電体パターンサイドウォールを形成するような面倒な工程を追加しないで済ませることができるため、工程数を増やすことなく低コストで行うことができる。
【００４６】
本実施例は、シリコン酸化膜６８とシリコン酸化膜７０の間にポリシリコン膜６９を形成した状態で、フォトレジストパターン７１の開口部７１ａを通してシリコン酸化膜７０からポリシリコン膜６７までをエッチングしたため、ポリシリコン膜６９をエッチングストッパー膜として作用することができる。このため、ポリシリコン膜６９の開口部７２の直径をフォトレジストパターン７１の開口部７１ａ径よりも小さくすることができるので、フォトレジストパターン７１の開口部７１ａ径よりも小さいポリシリコン膜６９の開口部７２を通して、シリコン酸化膜６６からゲート酸化膜５３をエッチングすることにより、フォトレジストパターン７１の開口部７１ａ径よりも小さいコンタクトホール７３を容易に形成することができる。しかも、従来のマスク用の導電体パターンサイドウォールを形成するような面倒な工程を追加しないで済ませることができるため、工程数を増やすことなく低コストで行うことができる。
【００４７】
【発明の効果】
本発明によれば、工程数を増加することなく、フォトリソグラフィー技術で決まる最小値よりも更に微細なコンタクトホールを容易に、かつ低コストで形成することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】本発明の原理説明図である。
【図３】本発明に係る実施例１の半導体装置の製造方法を示す図である。
【図４】本発明に係る実施例１の半導体装置の製造方法を示す図である。
【図５】本発明に係る実施例２の半導体装置の製造方法を示す図である。
【図６】本発明に係る実施例２の半導体装置の製造方法を示す図である。
【図７】本発明に係る実施例２の半導体装置の製造方法を示す図である。
【符号の説明】
１，１１，５１    シリコン基板
２，５，７，１６，２０，２２，５６，５９，６６，６８，７０    シリコン酸化膜
３，５７    ＢＰＳＧ膜
４，１９，６５    シリコン窒化膜
６，２１，２３，２６，２８，５８，６７，６９，７４，７６    ポリシリコン膜
１２，５２    フィールド酸化膜
１３，５３    ゲート酸化膜
１４，５４    ゲート電極及びワード線
１５，５５    ソース／ドレイン拡散層
１６ａ，２５，６２，７３    コンタクトホール
１７，６３    ビット線
１８，６４    層間絶縁膜
２４，６０，７１    フォトレジストパターン
２４ａ，６０ａ，６１，７１ａ，７２    開口部
２７，７５    誘電体膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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