(57)【特許請求の範囲】
【請求項１】
ドレイン耐圧の異なる高耐圧ＭＯＳトランジスタおよび低耐圧ＭＯＳトランジスタが同一の半導体基板上に混在する半導体装置を製造するための製造方法であって、
（ａ）前記基板上に形成された第１の絶縁膜上にゲート電極を形成する工程と、
（ｂ）形成された前記ゲート電極の側面にサイドウォールを形成する工程と、
（ｃ）不純物を導入することにより、ドレイン領域およびソース領域を形成する工程と、
を備え、
前記工程（ｂ）は、
（ｂ−１）前記ゲート電極を含む前記基板の表面に第２の絶縁膜を形成する工程と、
（ｂ−２）前記高耐圧ＭＯＳトランジスタに対応する領域の全体を覆う第１のマスクを形成する工程と、
（ｂ−３）形成した前記第１のマスクを用いて、前記基板上に形成された前記絶縁膜のうち、前記低耐圧ＭＯＳトランジスタに対応する領域上にある前記第２の絶縁膜をエッチングすることにより、前記低耐圧ＭＯＳトランジスタにおける前記ゲート電極の側面に前記第２の絶縁膜によるサイドウォールを形成する工程と、
を備え、
前記工程（ｃ）は、
（ｃ−１）前記高耐圧ＭＯＳトランジスタにおける前記ドレイン領域およびソース領域を形成すべきドレイン／ソース形成領域の上、並びに前記ゲート電極の上は少なくとも開いており、前記高耐圧ＭＯＳトランジスタにおける前記ゲート電極と前記ドレイン領域または前記ソース領域との間にオフセット領域を形成すべきオフセット形成領域の上は少なくとも覆っている、第２のマスクを形成する工程と、
（ｃ−２）形成した前記第２のマスクを用いて、前記基板上に形成された前記絶縁膜のうち、少なくとも、前記ドレイン／ソース形成領域上にある前記第１および第２の絶縁膜と、前記ゲート電極上にある前記第２の絶縁膜とを、エッチングにより除去する工程と、
（ｃ−３）形成した前記第２のマスクをそのまま用いて、少なくとも前記ドレイン／ソース形成領域および前記ゲート電極に前記不純物を導入する工程と、
を備えることを特徴とする製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記工程（ｃ−１）では、前記第２のマスクとして、前記オフセット形成領域の上の他、前記低耐圧ＭＯＳトランジスタにおける素子を形成すべき素子形成領域の上もさらに覆っている、マスクを形成すると共に、
（ｃ−４）前記低耐圧ＭＯＳトランジスタにおける前記素子形成領域の上は少なくとも開いている、第３のマスクを形成する工程と、
（ｃ−５）形成した前記第３のマスクを用いて、少なくとも前記素子形成領域に前記不純物を導入する工程と、
をさらに備えることを特徴とする製造方法。
【請求項３】
請求項１または請求項２に記載の半導体装置の製造方法において、
（ｄ）形成した前記ゲート電極、ドレイン領域およびソース領域の上に金属膜を形成して熱処理することにより、前記ゲート電極、ドレイン領域およびソース領域を構成するそれぞれの半導体層の少なくとも一部を、前記金属膜を構成する金属と融合させてシリサイド化する工程
をさらに備えることを特徴とする製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ドレイン耐圧の異なる高耐圧ＭＯＳ（Metal Oxide Semiconductor ）トランジスタおよび低耐圧ＭＯＳトランジスタを同一基板上に混在する半導体装置を製造するための方法及びこれにより製造された半導体装置に関するものである。
【０００２】
【従来の技術】
一般に、撮像素子やＬＣＤ（Liquid Crystal Display）、印刷ヘッド等を駆動するための集積回路（以下、「駆動ＩＣ」と呼ぶ）は、十Ｖ程度以上の電源電圧で動作可能なドレインおよびソース間の耐圧（単に「ドレイン耐圧」とも呼ぶ。）の高い高耐圧ＭＯＳトランジスタを有する駆動出力部と、数Ｖ以下の電源電圧で使用されるドレイン耐圧の低い低耐圧ＭＯＳトランジスタを有し、駆動出力部を制御するためのロジック部とで構成されている。なお、以下では、ＭＯＳトランジスタを単にトランジスタと呼ぶ場合もある。
【０００３】
【発明が解決しようとする課題】
駆動ＩＣにおいては、これらの高耐圧トランジスタおよび低耐圧トランジスタを同一基板上に形成することが好ましい。このような耐圧の異なるトランジスタを同一基板上に形成する方法として最も単純な方法は、それぞれを別々のプロセスで形成する方法がある。すなわち、まず、高耐圧または低耐圧のいずれか一方のトランジスタを基板上に形成し、その後、他方のトランジスタを同一の基板上に形成する方法である。
【０００４】
しかし、高耐圧トランジスタと低耐圧トランジスタを別々のプロセスで形成する場合、製造工程数が非常に多くなるため、製造効率が悪く製造コストも高くなる。
【０００５】
従って、高耐圧トランジスタおよび低耐圧トランジスタを、それぞれの特性を損なうことなく効率良く同一基板上に形成することが望まれている。
【０００６】
本発明は、上記した従来技術における課題を解決するためになされたものであり、高耐圧ＭＯＳトランジスタおよび低耐圧ＭＯＳトランジスタを、それぞれの特性を損なうことなく効率良く同一基板上に形成する技術を提供することを目的とする。
【０００７】
【課題を解決するための手段およびその作用・効果】
上記した目的の少なくとも一部を達成するために、本発明の製造方法は、ドレイン耐圧の異なる高耐圧ＭＯＳトランジスタおよび低耐圧ＭＯＳトランジスタが同一の半導体基板上に混在する半導体装置を製造するための製造方法であって、
（ａ）前記基板の上方に形成された第１の絶縁膜上にゲート電極を形成する工程と、
（ｂ）形成された前記ゲート電極の側面にサイドウォールを形成する工程と、
（ｃ）不純物を導入することにより、ドレイン領域およびソース領域を形成する工程と、
を備え、
前記工程（ｂ）は、
（ｂ−１）前記ゲート電極を含む前記基板の表面に第２の絶縁膜を形成する工程と、
（ｂ−２）前記高耐圧ＭＯＳトランジスタに対応する領域を覆う第１のマスクを形成する工程と、
（ｂ−３）形成した前記第１のマスクを用いて、前記基板上に形成された前記絶縁膜のうち、前記低耐圧ＭＯＳトランジスタに対応する領域上にある前記第２の絶縁膜をエッチングすることにより、前記低耐圧ＭＯＳトランジスタにおける前記ゲート電極の側面に前記第２の絶縁膜によるサイドウォールを形成する工程と、
を備えることを要旨とする。
【０００８】
本発明の製造方法によれば、高耐圧ＭＯＳトランジスタおよび低耐圧ＭＯＳトランジスタを効率良く同一基板上に形成することができる。特に、サイドウォールを形成する際、あらかじめ高耐圧ＭＯＳトランジスタに対応する領域を第１のマスクによって覆っているため、低耐圧ＭＯＳトランジスタにおけるサイドウォールを形成するためにオーバーエッチングを行っても、高耐圧ＭＯＳトランジスタにおけるゲート電極周辺の第２の絶縁膜が薄くなることがない。従って、高耐圧ＭＯＳトランジスタにおいて、ゲート電極周辺における第１の絶縁膜の下層領域に不純物が導入されて、ドレイン領域やソース領域が形成されたり、上記下層領域の表面領域がシリサイド化されたりすることがない。それ故、ドレイン耐圧の低下を招くことがなく、高耐圧ＭＯＳトランジスタの耐圧特性を損なうことがない。
【０００９】
本発明の製造方法において、前記工程（ｃ）は、
（ｃ−１）前記高耐圧ＭＯＳトランジスタにおける前記ドレイン領域およびソース領域を形成すべきドレイン／ソース形成領域の上、並びに前記ゲート電極の上は少なくとも開いており、前記高耐圧ＭＯＳトランジスタにおける前記ゲート電極と前記ドレイン領域または前記ソース領域との間にオフセット領域を形成すべきオフセット形成領域の上は少なくとも覆っている、第２のマスクを形成する工程と、
（ｃ−２）形成した前記第２のマスクを用いて、前記基板上に形成された前記絶縁膜のうち、少なくとも、前記ドレイン／ソース形成領域上にある前記第１および第２の絶縁膜と、前記ゲート電極上にある前記第２の絶縁膜とを、エッチングにより除去する工程と、
（ｃ−３）形成した前記第２のマスクをそのまま用いて、少なくとも前記ドレイン／ソース形成領域および前記ゲート電極に前記不純物を導入する工程と、
を備えることが好ましい。
【００１０】
このように構成することにより、不純物を導入する際に、高耐圧ＭＯＳトランジスタにおいては、第２のマスクによって、ゲート電極周辺における第１の絶縁膜の下層領域に不純物が導入されるのを阻止することができる。
【００１１】
また、第１のマスクを用いて、高耐圧ＭＯＳトランジスタにおけるドレイン／ソース形成領域上にある第１および第２の絶縁膜をエッチングによって除去し、その後、同じマスクを除去することなくそのまま用いて、ドレイン／ソース形成領域に不純物を導入しているため、マスクの位置ずれの発生する余地がなく、それらの領域に精度よく不純物を導入することができる。
【００１２】
本発明の製造方法において、
前記工程（ｃ−１）では、前記第２のマスクとして、前記オフセット形成領域の上の他、前記低耐圧ＭＯＳトランジスタにおける素子を形成すべき素子形成領域の上もさらに覆っている、マスクを形成すると共に、
（ｃ−４）前記低耐圧ＭＯＳトランジスタにおける前記素子形成領域の上は少なくとも開いている、第３のマスクを形成する工程と、
（ｃ−５）形成した前記第３のマスクを用いて、少なくとも前記素子形成領域に前記不純物を導入する工程と、
をさらに備えることが好ましい。
【００１３】
このように、高耐圧ＭＯＳトランジスタにおけるドレイン／ソース形成領域上にある第１および第２の絶縁膜をエッチングによって除去する際に、第２のマスクとして、低耐圧ＭＯＳトランジスタにおける素子形成領域の上も覆っているマスクを用いているため、低耐圧ＭＯＳトランジスタにおける素子形成領域は、その際のエッチングによって何ら影響を受けることがなく、低耐圧ＭＯＳトランジスタにおけるサイドウォールの一部がエッチングにより除去される恐れもない。
【００１４】
本発明の製造方法において、
（ｄ）形成した前記ゲート電極、ドレイン領域およびソース領域の上に金属膜を形成して熱処理することにより、前記ゲート電極、ドレイン領域およびソース領域を構成するそれぞれの半導体層の少なくとも一部を、前記金属膜を構成する金属と融合させてシリサイド化する工程
をさらに備えることが好ましい。
【００１５】
上記工程（ｃ）の終了後において、高耐圧ＭＯＳトランジスタでは、ゲート電極周辺における第１の絶縁膜が、第２の絶縁膜によって覆われて保護されている。従って、その後、上記工程（ｄ）によりシリサイド化を行ったとしても、ゲート電極周辺における第１の絶縁膜の下層領域にある半導体がシリサイド化されることはない。そのため、かかる下層領域にある半導体がシリサイド化されることによるドレイン耐圧の低下を抑制することが可能となり、高耐圧ＭＯＳトランジスタの耐圧特性を損なうことがない。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ．前提となる基本的な製造工程：
Ｂ．基本的な製造工程により形成される高耐圧トランジスタの構造上の問題：
Ｃ．実施例の製造工程：
【００１７】
Ａ．前提となる基本的な製造工程：
まず、本発明の半導体装置の製造工程を説明するために、その前提となる基本的な製造工程について説明する。図１〜図２８は、本発明の半導体製造装置の製造工程の前提となる基本的な製造工程を示す概略断面図である。この製造工程は、高耐圧と低耐圧のＣＭＯＳ（Complimentary Metal Oxide Semiconductor）トランジスタを同一基板上に混在形成する工程の一例を示している。各図の領域ＨＶは高耐圧トランジスタ領域を示し、領域ＬＶは低耐圧トランジスタ領域を示している。また、領域ＨＶｐは高耐圧のｐチャネルＭＯＳトランジスタ（以下、ｐチャネルＭＯＳトランジスタを単に「ｐＭＯＳ」と呼ぶ。）領域を示し、領域ＨＶｎは高耐圧のｎチャネルＭＯＳトランジスタ（以下、ｎチャネルＭＯＳトランジスタを単に「ｎＭＯＳ」と呼ぶ。）領域を示している。また、領域ＬＶｐは低耐圧ｐＭＯＳ領域を示し、領域ＬＶｎは低耐圧ｎＭＯＳ領域を示している。
【００１８】
まず、半導体基板上に、素子形成領域とその他の領域（「フィールド部」あるいは「アイソレーション部」と呼ばれる。）とを分離して素子形成領域を限定し形成する。図１は、フィールド部の表面にフィールド酸化膜を形成する工程を示す概略断面図である。図１に示すように、ｐ形のシリコン（Ｓｉ）基板（Ｐｓｕｂ）１００のフィールド部の表面にフィールド酸化膜（ＬＯＣＯＳ（Local Oxidation of Silicon）膜）１０２を形成する。なお、以下では、ｐ形のＳｉ基板を、単に「基板」と呼ぶ。ＬＯＣＯＳ膜１０２の形成は、一般的なホトリソグラフィ技術により実行される。ＬＯＣＯＳ膜１０２の形成後、基板１００の表面全体に第１の酸化膜（ＳｉＯ2）１１０を形成する。第１の酸化膜１１０は例えば、基板１００の表面を熱酸化することにより形成される。
【００１９】
次に、高耐圧ｐＭＯＳを形成するためのｎ形のウェル（以下、単に「ｎウェル」と呼ぶ）を、高耐圧トランジスタ領域ＨＶに形成する。図２および図３は、高耐圧トランジスタ領域ＨＶにｎウェルを形成する工程を示す概略断面図である。
【００２０】
図２に示すように、高耐圧トランジスタ領域ＨＶを除く他の領域上に第１のレジストＲ１を形成する。なお、レジストの形成は、一般的なホトリソグラフィ技術により行われる。そして、第１のレジストＲ１の開口領域、すなわち、高耐圧トランジスタ領域ＨＶの基板１００内に、ｎ形の不純物をイオン注入により打ち込む。なお、図中の×は打ち込まれた不純物を表しており、以下の図でも同様である。本例では、２．６ＭｅＶのエネルギーを有するリンイオン（Ｐ+）を注入する。さらに、図３に示すように、第１のレジストＲ１を除去して高温、長時間の熱処理を行うことにより、注入されたｎ形不純物（リン）を基板１００中に拡散し、ｎウェル１２０を形成する。本例では、１２００℃で１２時間の熱処理を行う。
【００２１】
次に、高耐圧ｎＭＯＳを形成するためのｐ形のウェル（以下、単に「ｐウェル」と呼ぶ。）を、高耐圧トランジスタ領域ＨＶに形成する。図４および図５は、高耐圧トランジスタ領域ＨＶにｐウェルを形成する工程を示す概略断面図である。
【００２２】
図４に示すように、高耐圧ｎＭＯＳ領域ＨＶｎを除く他の領域上に第２のレジストＲ２を形成する。そして、第２のレジストＲ２の開口領域、すなわち、高耐圧ｎＭＯＳ領域ＨＶｎのｎウェル１２０内に、ｐ形の不純物をイオン注入により打ち込む。本例では、２５０ｋｅＶのエネルギーを有する硼素イオン（Ｂ+）を注入する。さらに、図５に示すように、第２のレジストＲ２を除去して高温、長時間の熱処理を行うことにより、注入されたｐ形不純物（硼素）をｎウェル１２０中に拡散し、ｐウェル１３０を形成する。本例では、１２００℃で１２時間の熱処理を行う。
【００２３】
次に、高耐圧トランジスタのソース領域およびドレイン領域を形成するためのオフセットソース領域およびオフセットドレイン領域（以下、単に「オフセット領域」とも呼ぶ。）を形成する。図６〜図８は、高耐圧トランジスタのドレインおよびソースのオフセット領域を形成する工程を示す概略断面図である。
【００２４】
まず、図６に示すように、高耐圧ｎＭＯＳのドレインおよびソースのオフセット領域に相当する部分を除く他の領域上に第３のレジストＲ３を形成する。そして、第３のレジストＲ３の開口領域、すなわち、高耐圧ｎＭＯＳのオフセット領域に対応するｐウェル１３０内に、ｎ形の不純物をイオン注入により打ち込む。第３のレジストＲ３は、イオン注入後除去される。なお、本例では、３００ｋｅＶのエネルギーを有するリンイオン（Ｐ+）を注入する。
【００２５】
次に、図７に示すように、高耐圧ｐＭＯＳのドレインおよびソースのオフセット領域に相当する部分を除く他の領域上に第４のレジストＲ４を形成する。そして、第４のレジストＲ４の開口領域、すなわち、高耐圧ｐＭＯＳのオフセット領域に対応するｎウェル１２０内に、ｐ形の不純物をイオン注入により打ち込む。第４のレジストＲ４は、イオン注入後除去される。なお、本例では、１５０ｋｅＶのエネルギーを有する硼素イオン（Ｂ+）を注入する。
【００２６】
なお、図６に示すイオン注入工程と、図７に示すイオン注入工程とは、順番を逆にすることも可能である。
【００２７】
そして、図８に示すように、高温、長時間の熱処理により、注入されたｐ形不純物（硼素）をｎウェル１２０中に拡散して高耐圧ｐＭＯＳのオフセットドレイン領域１２２およびオフセットソース領域１２４を形成する。また、注入されたｎ形不純物（リン）をｐウェル１３０中に拡散して高耐圧ｎＭＯＳのオフセットドレイン領域１３２およびオフセットソース領域１３４を形成する。
【００２８】
次に、高耐圧トランジスタの閾値電圧を制御するために、チャネル領域に不純物をイオン注入する。図９は、高耐圧ｎＭＯＳのチャネル領域にｎ形不純物をイオン注入する工程を示す概略断面図であり、図１０は、高耐圧ｐＭＯＳのチャネル領域にｐ形不純物をイオン注入する工程を示す概略断面図である。
【００２９】
まず、図９に示すように、高耐圧ｎＭＯＳ領域ＨＶｎを除く他の領域上に第５のレジストＲ５を形成する。そして、高耐圧ｎＭＯＳの閾値電圧を制御するために、第５のレジストＲ５の開口領域、すなわち、チャネル領域にｎ形の不純物をイオン注入する。本例では、８０ｋｅＶのエネルギーを有するリンイオン（Ｐ+）を注入する。第５のレジストＲ５は、イオン注入後除去される。
【００３０】
また、図１０に示すように、高耐圧ｐＭＯＳ領域ＨＶｐを除く他の領域上に第６のレジストＲ６を形成する。そして、高耐圧ｐＭＯＳの閾値電圧を制御するために、第６のレジストＲ６の開口領域、すなわち、チャネル領域にｐ形の不純物をイオン注入する。本例では、４０ｋｅＶのエネルギーを有する硼素イオン（Ｂ+）を注入する。第６のレジストＲ６は、イオン注入後除去される。
【００３１】
なお、図９のイオン注入工程と、図１０のイオン注入工程とは、順番を逆にして行うことも可能である。
【００３２】
次に、高耐圧トランジスタのゲート酸化膜を形成する。図１１および図１２は、高耐圧トランジスタのゲート酸化膜を形成する工程を示す概略断面図である。
【００３３】
図１１に示すように、まず、全面エッチングにより第１の酸化膜１１０を除去し、次に、高耐圧トランジスタのゲート酸化膜を形成するために、第２の酸化膜１１２を熱酸化形成する。そして、ゲート酸化膜として必要な領域を保護するように第７のレジストＲ７を形成し、第７のレジストＲ７の開口領域にある、不要な第２の酸化膜１１２をエッチングにより除去する。これにより、図１２に示すように、高耐圧ｎＭＯＳのためのゲート酸化膜１１２Ｇｎおよび高耐圧ｐＭＯＳのためのゲート酸化膜１１２Ｇｐを形成する。なお、図中の破線は、高耐圧ｎＭＯＳおよびｐＭＯＳのチャネル領域を示しており、以下の図においても同様である。
【００３４】
ここで、形成されたゲート酸化膜１１２Ｇｐ，１１２Ｇｎは、熱酸化形成された第２の酸化膜１１２で構成される。ただし、最終的なゲート酸化膜は、後述する工程でさらに熱酸化形成される酸化膜を含めた構造となる。なお、本例において、第２の酸化膜１１２は、ゲート酸化膜１１２Ｇｐ、１１２Ｇｎの厚みが約７００Åとなるように、熱酸化形成される。
【００３５】
次に、低耐圧ｐＭＯＳを形成するためのｎウェルを低耐圧トランジスタ領域ＬＶの低耐圧ｐＭＯＳ領域ＬＶｐに形成する。図１３は、低耐圧ｐＭＯＳ領域ＬＶｐにｎウェルを形成する工程を示す概略断面図である。
【００３６】
図１３に示すように、基板１００の表面全体に犠牲酸化膜としての第３の酸化膜１１４を熱酸化形成する。そして、低耐圧ｐＭＯＳ領域ＬＶｐを除く他の領域に第８のレジストＲ８を形成する。そして、第８のレジストの開口領域、すなわち、低耐圧ｐＭＯＳ領域ＬＶｐの基板１００内に、ｎ形の不純物をイオン注入することによりｎウェル１４０を形成する。本例では、１．２ＭｅＶ、３８０ｋｅＶ、１８０ｋｅＶ、３０ｋｅＶの４種類のエネルギーを有するリンイオン（Ｐ+）をイオン注入してｎウェル１４０を形成する。第８のレジストＲ８は、イオン注入後除去される。
【００３７】
次に、低耐圧ｎＭＯＳを形成するためのｐウェルを低耐圧トランジスタ領域ＬＶの低耐圧ｎＭＯＳ領域ＬＶｎに形成する。図１４は、低耐圧ｎＭＯＳ領域ＬＶｎにｐウェルを形成する工程を示す概略断面図である。
【００３８】
図１４に示すように、低耐圧ｎＭＯＳ領域ＬＶｎを除く他の領域上に第９のレジストＲ９を形成する。第９のレジストＲ９の開口部、すなわち、低耐圧ｎＭＯＳ領域ＬＶｎの基板１００内に、ｐ形の不純物をイオン注入することによりｐウェル１５０を形成する。本例では、７００ｋｅＶ、１３０ｋｅＶ、６０ｋｅＶの３種類のエネルギーを有する硼素イオン（Ｂ+）と、５０ｋｅＶのエネルギーを有するフッ化硼素イオン（ＢＦ2+）とをイオン注入してｐウェル１５０を形成する。第９のレジストＲ９は、イオン注入後除去される。
【００３９】
なお、図１３に示すｎウェル１４０の形成工程と、図１４に示すｐウェル１５０の形成工程は、順番を逆にすることも可能である。
【００４０】
ところで、図１３および図１４の工程終了時における高耐圧ｎＭＯＳのゲート酸化膜１１２Ｇｎおよび高耐圧ｐＭＯＳのゲート酸化膜１１２Ｇｐは、第２および第３の酸化膜１１２，１１４で構成されている。なお、本例における第３の酸化膜１１４は約１００Åの厚みで熱酸化形成され、高耐圧ｎＭＯＳのゲート酸化膜１１２Ｇｎおよび高耐圧ｐＭＯＳのゲート酸化膜１１２Ｇｐは、約７６０〜７７０Åの厚みで形成されている。
【００４１】
次に、低耐圧トランジスタのゲート酸化膜を形成する。図１５および図１６は、低耐圧トランジスタのゲート酸化膜を形成する工程を示す概略断面図である。
【００４２】
まず、図１５に示すように、第１０のレジストＲ１０を形成して、エッチングにより不要な第３の酸化膜１１４を除去する。その後、第１０のレジストＲ１０を除去した後、図１６に示すように、基板１００の表面全体に第４の酸化膜１１６を堆積形成する。低耐圧ｎＭＯＳ領域ＬＶｎおよび低耐圧ｐＭＯＳ領域ＬＶｐの素子形成領域（ＬＯＣＯＳ１０２に挟まれた領域）上に形成された第４の酸化膜１１６がそれぞれの領域に形成されるトランジスタのゲート酸化膜１１６Ｇｎ，１１６Ｇｐとなる。
【００４３】
なお、高耐圧ｎＭＯＳのゲート酸化膜１１２Ｇｎおよび高耐圧ｐＭＯＳのゲート酸化膜１１２Ｇｐは、第２〜第４の酸化膜１１２，１１４，１１６で構成されることになる。ここで、本例における第４の酸化膜１１６は約７０Åの厚みで堆積形成され、高耐圧ｎＭＯＳのゲート酸化膜１１２Ｇｎおよび高耐圧ｐＭＯＳのゲート酸化膜１１２Ｇｐは、約８００Åの厚みとなるように形成される。
【００４４】
次に、高耐圧トランジスタおよび低耐圧トランジスタのゲート電極を形成する。図１７〜図１９は、高耐圧トランジスタおよび低耐圧トランジスタのゲート電極を形成する工程を示す概略断面図である。
【００４５】
まず、図１７に示すように、基板１００の表面全体にゲート電極となるポリシリコン（ポリＳｉ）膜１６０を堆積形成する。そして、高耐圧ｎＭＯＳおよび低耐圧ｎＭＯＳのゲート電極となる領域を除く他の領域に第１１のレジストＲ１１を形成する。第１１のレジストＲ１１の開口領域、すなわち、高耐圧ｎＭＯＳおよび低耐圧ｎＭＯＳのゲート電極となるポリＳｉ膜１６０の領域にｎ形の不純物をイオン注入する。本例では、３０ｋｅＶのエネルギーを有するリンイオン（Ｐ+）を注入する。さらに、図１８に示すように、第１１のレジストＲ１１を除去した後、注入されたｎ形不純物（リン）を熱処理により拡散する。
【００４６】
そして、図１９に示すように、各トランジスタのゲート電極に対応する領域上に第１２のレジストＲ１２を形成する。そして、第１２のレジストＲ１２で保護されていない不要なポリＳｉ膜１６０をエッチングにより除去する。これにより、高耐圧ｐＭＯＳのゲート電極１６０Ｈｐと、高耐圧ｎＭＯＳのゲート電極１６０Ｈｎと、低耐圧ｐＭＯＳのゲート電極１６０Ｌｐと、低耐圧ｎＭＯＳのゲート電極１６０Ｌｎとが形成される。
【００４７】
ここで、ポリＳｉの抵抗値は電極材料としては他の一般的な金属材料に比べて高いので、ポリＳｉを用いてゲート電極を構成する場合には、それぞれのチャネルに対応した不純物を注入することにより低抵抗化することが行われる。後述する図２４に示す工程においてｎＭＯＳのドレインおよびソース領域にｎ形の不純物をイオン注入する際に、対応するゲート電極にもｎ形不純物がイオン注入されるが、この際のイオン注入量ではｎＭＯＳのゲート電極に対するイオン注入量が不足し、低抵抗化が十分ではない。このため、上記図１７および図１８に示す処理において、ｎＭＯＳのゲート電極に対応するポリＳｉ領域１６０Ｈ，１６０Ｌを予備的に低抵抗化している。
【００４８】
なお、図１７における第１１のレジストＲ１１は、ゲート電極に対応しない領域にも開口領域を有しているが、これは、後述する図２４に示すドレインおよびソース領域へのイオン注入の工程において第１５のレジストＲ１５を形成するために使用されるレジストマスクと、同じレジストマスクを利用して第１１のレジストＲ１１を形成しているためである。このように、第１１のレジストＲ１１がゲート電極に対応しない領域に開口領域を有していても、図１９に示すように、ゲート電極に対応しない領域のポリＳｉはエッチングで除去されるので、問題はない。なお、専用のマスクにより形成される第１１のレジストＲ１１のゲート電極に対応しない領域を開口しないようにすることも可能である。
【００４９】
次に低耐圧ｎＭＯＳのソースおよびドレインのオフセット領域をｐウェル１５０の基板表面側に形成する。図２０は、低耐圧ｎＭＯＳのソースおよびドレインのオフセット領域を形成する工程を示す概略断面図である。
【００５０】
図２０に示すように、基板１００の表面全体に、第５の酸化膜１１８を熱酸化により形成する。そして、低耐圧ｎＭＯＳ領域ＬＶｎを除く他の領域上に第１３のレジストＲ１３を形成し、ｎ形不純物をｐウェル１５０の浅い領域にイオン注入する。本例では、ｎ形の不純物として３０ｋｅＶのエネルギーを有するリンイオン（Ｐ+）をイオン注入する。これにより、ドレイン領域およびソース領域を形成するためのドレインオフセット領域１５２およびソースオフセット領域１５４が形成される。
【００５１】
さらに、ｐ形不純物をｐウェル１５０の深い領域にイオン注入する。本例では、ｐ形不純物として５５ｋｅＶのエネルギーを有する硼素イオン（Ｂ+）を注入する。これにより、ｐウェル１５０の深い領域が浅い領域に比べてｎ形の不純物濃度が薄くなるように形成される。このようなｐウェル１５０の構造により、形成される低耐圧ｎＭＯＳの各電極間の耐圧を比較的高くすることが可能である。
【００５２】
また、低耐圧ｐＭＯＳのソースおよびドレインのオフセット領域をｎウェル１４０の基板表面側に形成する。図２１は、低耐圧ｐＭＯＳのソースおよびドレインのオフセット領域を形成する工程を示す概略断面図である。
【００５３】
図２１に示すように、低耐圧ｐＭＯＳ領域ＬＶｐを除く他の領域上に第１４のレジストＲ１４を形成し、ｐ形不純物をｎウェル１４０の浅い領域にイオン注入する。本例では、ｐ形不純物として２０ｋｅＶのエネルギーを有するフッ化硼素イオン（ＢＦ2+）をイオン注入する。これにより、ドレイン領域およびソース領域を形成するためのドレインオフセット領域１４２およびソースオフセット領域１４４が形成される。
【００５４】
さらに、ｎ形不純物をｎウェル１４０の深い領域にイオン注入する。本例では、ｎ形不純物として１００ｋｅＶのエネルギーを有するリンイオン（Ｐ+）を注入する。これにより、ｎウェル１４０の深い領域が浅い領域に比べてｐ形の不純物濃度が薄くなるように形成される。このようなｎウェル１４０の構造により、形成される低耐圧ｐＭＯＳの各電極間の耐圧を比較的高くすることが可能である。
【００５５】
なお、図２０に示す低耐圧ｎＭＯＳのオフセット領域の形成工程と、図２１に示す低耐圧ｐＭＯＳのオフセット領域の形成工程とは、順番を逆にして行うことも可能である。
【００５６】
次に、低耐圧ｎＭＯＳのゲート電極１６０Ｌｎおよび低耐圧ｐＭＯＳのゲート電極１６０Ｌｐの側面に、ソース領域およびドレイン領域形成時のマスクとなるサイドウォールを形成する。図２２および図２３は、サイドウォール形成工程を示す概略断面図である。
【００５７】
図２２に示すように、基板１００の表面全体に、サイドウォール形成用の第６の酸化膜１１９を形成する。なお、本例における第６の酸化膜１１９は約１３００Åの厚みで形成される。そして、図２３に示すように、各トランジスタのゲート電極１６０Ｈｐ，１６０Ｈｎ，１６０Ｌｐ，１６０Ｌｎの上面を覆う第５の酸化膜１１８および第６の酸化膜１１９が完全に除去されるまでエッチバックする。これにより低耐圧ｐＭＯＳおよびｎＭＯＳのゲート電極１６０Ｌｐ，１６０Ｌｎの側面に第５の酸化膜１１８および第６の酸化膜１１９によるサイドウォール１１９ＳＷを形成する。なお、この工程において、高耐圧ｎＭＯＳのゲート電極１６０Ｈｎおよび高耐圧ｐＭＯＳのゲート電極１６０Ｈｐの側面にも、同様に、サイドウォール１１９ＳＷが形成される。
【００５８】
次に、高耐圧トランジスタおよび低耐圧トランジスタのソース領域およびドレイン領域を形成する。図２４〜図２６は、高耐圧トランジスタおよび低耐圧トランジスタのソース領域およびドレイン領域を形成する工程を示す概略断面図である。
【００５９】
まず、図２４に示すように、高耐圧ｎＭＯＳ領域ＨＶｎおよび低耐圧ｎＭＯＳ領域ＬＶｎの素子形成領域を除く他の領域上に第１５のレジストＲ１５を形成する。そして、第１５のレジストＲ１５の他、高耐圧ｎＭＯＳ領域ＨＶｎの素子形成領域ではゲート酸化膜１１２Ｇｎを、低耐圧ｎＭＯＳ領域ＬＶｎの素子形成領域では、ゲート電極１６０Ｌｎおよびサイドウォール１１９ＳＷを、それぞれマスクとして、ｎ形不純物をイオン注入する。本例では、５０ｋｅＶのエネルギーを有する砒素イオン（Ａｓ+）を注入する。
【００６０】
また、図２５に示すように、高耐圧ｐＭＯＳ領域ＨＶｐおよび低耐圧ｐＭＯＳ領域ＬＶｐの素子形成領域を除く他の領域上に第１６のレジストＲ１６を形成する。そして、第１６のレジストＲ１６の他、高耐圧ｐＭＯＳ領域ＨＶｐの素子形成領域ではゲート酸化膜１１２Ｇｐを、低耐圧ｐＭＯＳ領域ＬＶｐの素子形成領域では、ゲート電極１６０Ｌｐおよびサイドウォール１１９ＳＷを、それぞれマスクとして、ｐ形不純物をイオン注入する。本例では、１０ｋｅＶのエネルギーを有する硼素イオン（Ｂ+）を注入する。
【００６１】
なお、図２４に示すイオン注入工程と、図２５に示すイオン注入工程は、順番を逆にして行うことも可能である。
【００６２】
そして、高温、長時間の熱処理を行って注入された不純物を拡散することにより、図２６に示すように、高耐圧ｐＭＯＳのドレイン領域１２６およびソース領域１２８と、高耐圧ｎＭＯＳのドレイン領域１３６およびソース領域１３８と、低耐圧ｐＭＯＳのドレイン領域１４６およびソース領域１４８と、低耐圧ｎＭＯＳのドレイン領域１５６およびソース領域１５８とが形成される。
【００６３】
なお、図２４および図２５に示すように、ｎＭＯＳのゲート電極１６０Ｈｎ、１６０Ｌｎにはｎ形の不純物が注入され、ｐＭＯＳのゲート電極１６０Ｈｐ、１６０Ｌｐにはｐ形の不純物が注入されるので、これにより各ゲート電極１６０Ｈｎ，１６０Ｌｎ，１６０Ｈｐ，１６０Ｌｐは低抵抗化される。
【００６４】
また、図２４および図２５に示すように、高耐圧トランジスタ領域ＨＶにおいて、ｎＭＯＳやｐＭＯＳが形成される領域以外のＬＯＣＯＳ膜１０２で挟まれた領域にも、不純物をイオン注入している。これは、このようなＬＯＣＯＳ膜１０２で挟まれた領域に寄生的にチャネルが生じることにより、素子間の分離が不完全となる場合があるので、これを防ぐためである。
【００６５】
次に、各トランジスタのドレイン、ゲート、ソース領域の表面をシリサイド化する。図２７および図２８は、シリサイド化工程を示す概略断面図である。
【００６６】
図２７に示すように、基板１００の表面全体上に、スパッタリングによりチタン（Ｔｉ）膜１８０を形成する。そして、高温、長時間熱処理することにより、各トランジスタにおけるゲート１６０Ｈｐ，１６０Ｈｎ，１６０Ｌｐ，１６０Ｌｎと、ドレイン１２６，１３６，１４６，１４８と、ソース１２８，１３８，１４８，１５８のチタン膜１８０との接触領域１６０ＳＨｐ，１６０ＳＨｎ，１６０ＳＬｐ，１６０ＳＬｎ，１２６Ｓ，１３６Ｓ，１４６Ｓ，１４８Ｓ，１２８Ｓ，１３８Ｓ，１４８Ｓ，１５８Ｓをシリサイド化する。なお、シリサイド化されていないチタン膜１８０は、図２８に示すように、セルフアライン的に除去される。
【００６７】
以上の図１〜図２８に示す各工程の後、図示しない配線工程等を実施することにより、同一の基板１００上に高耐圧トランジスタおよび低耐圧トランジスタを混在形成した半導体装置が効率良く製造することができる。
【００６８】
Ｂ．基本的な製造工程により形成される高耐圧トランジスタの構造上の問題：
図２９および図３０は、基本的な製造工程により形成される高耐圧ｎＭＯＳの構造上の特徴を示す概略断面図である。なお、高耐圧ｐＭＯＳの場合も高耐圧ｎＭＯＳの場合と同様であるので、代表して、高耐圧ｎＭＯＳの場合についてのみ説明する。
【００６９】
高耐圧ｎＭＯＳのゲート酸化膜１１２Ｇｎは、図２２および図２３に示した工程においてサイドウォール１１９ＳＷを形成する際にオーバエッチングされるため、図２９（Ａ）に示すようにサイドウォール１１９ＳＷが形成されていない周辺部（破線の丸で囲まれた部分）の厚みが中央部に比べて薄くなっている。このため、図２４および図２５に示す工程においてオフセット領域１３２，１３４に不純物をイオン注入する際に、本来なら、ゲート酸化膜１１２Ｇｎによってマスクされることにより不純物が注入されることのない領域、すなわち、ゲート酸化膜１１２Ｇｎの周辺部（破線の丸で囲まれた部分）の下層のオフセット領域にも、図２９（Ａ）に示すように不純物が注入されてしまう。そして、図２６に示す工程において、熱処理により、注入された不純物を拡散すると、図２９（Ｂ）に示すように、ゲート酸化膜１１２Ｇｎの周辺部（破線の丸で囲まれた部分）の下層のオフセット領域にもドレイン領域１３６αおよびソース領域１３８αが形成されてしまう。このように、ドレイン領域１３６αおよびソース領域１３８αがさらに形成されることにより、ドレイン領域とソース領域との間隔が狭くなり、これに起因して各電極間の耐圧の低下が発生する場合がある。
【００７０】
また、図２７に示す工程においてシリサイド化を行う際に、図３０に示すように、ゲート酸化膜１１２Ｇｎの周辺部（破線の丸で囲まれた部分）の下層領域１３６α，１３８αの表面領域１３６Ｓα，１３８Ｓαがシリサイド化される場合もある。これによっても、ドレイン領域とソース領域との間隔が狭くなり、各電極間の耐圧の低下を招く場合もある。なお、このシリサイド化は、下層領域１３６α，１３８αに不純物が注入されないでドレイン領域およびソース領域が形成されない場合においても、ゲート酸化膜１１２Ｇｎの周辺部（破線の丸で囲まれた部分）が中央部に比べて薄いことにより、発生する場合がある。
【００７１】
以上説明したように、基本的な製造工程により形成される高耐圧トランジスタは、低耐圧トランジスタのゲート電極に対するサイドウォールの製造工程において、ゲート酸化膜がオーバーエッチングされることにより、各電極間の耐圧の低下を招く場合があるという問題を有している。
【００７２】
Ｃ．実施例の製造工程：
そこで、このような基本的な製造工程により形成される高耐圧トランジスタの問題を解決するために、本発明の実施例では、図３１〜図４０に示すように、半導体装置の製造工程の一部を、基本的な製造工程から変更するようにした。図３１〜図４０は本発明の一実施例としての半導体製造装置の製造工程のうち、主要工程を示す概略断面図である。
【００７３】
本実施例の製造工程では、まず、基本的な製造工程のうち、図１１および図１２に示す高耐圧トランジスタのゲート酸化膜を形成する工程を、図３１および図３２に示す工程に変更する。
【００７４】
図３１および図３２は、本実施例の製造工程のうち、高耐圧トランジスタのゲート酸化膜となるべき酸化膜を形成する工程を示す概略断面図である。図３１および図３２に示す工程では、図１１および図１２に示す工程と比較すればわかるように、基板１００上に形成された第２の酸化膜１１２のうち、低耐圧トランジスタ領域ＬＶの酸化膜は全て除去するが、高耐圧トランジスタ領域ＨＶの酸化膜は、開口を開けることなく、全面をそのまま残すようにしている。このため、図３１に示す工程では、第７のレジストＲ７がレジストＲ７Ａに変更されている。
【００７５】
具体的には、図３１に示すように、第２の酸化膜１１２を熱酸化形成した後、高耐圧トランジスタ領域ＨＶの酸化膜を保護するように、高耐圧トランジスタ領域ＨＶの全体にレジストＲ７Ａを形成し、低耐圧トランジスタ領域ＬＶにある第２の酸化膜１１２のみをエッチングにより除去する。これにより、図３２に示すように、高耐圧トランジスタ領域ＨＶのみに、将来のゲート酸化膜となり得る酸化膜を形成する。
【００７６】
次に、以降の製造工程は、図２０および図２１に示す低耐圧ＭＯＳのソースおよびドレインのオフセット領域を形成する工程まで、前述した基本的な製造工程と同じである。但し、高耐圧トランジスタ領域ＨＶの酸化膜を全面残したことよって、例えば、図１５に示す低耐圧トランジスタのゲート酸化膜を形成する工程では、高耐圧トランジスタ領域ＨＶにおいて、形成する第１０のレジストＲ１０の形状も、それに応じて変更される。
【００７７】
次に、本実施例の製造工程では、基本的な製造工程のうち、図２２および図２３に示すサイドウォール形成工程を、図３３〜図３５に示す工程に、図２４および図２５に示す高耐圧トランジスタおよび低耐圧トランジスタのドレイン領域およびソース領域を形成する工程を、図３６〜図４０に示す工程に、それぞれ変更する。
【００７８】
図３３〜図３５は、本実施例の製造工程のうち、サイドウォール形成工程を示す概略断面図である。基本的な製造工程である図２２および図２３に示す工程では、基板１００の表面全体にサイドウォール形成用の第６の酸化膜１１９を形成した後、その第６の酸化膜１１９の全面をエッチングして、低耐圧トランジスタ領域ＬＶにおけるゲート電極１６０Ｌｐ，１６０Ｌｎの側面のみならず、高耐圧トランジスタ領域ＨＶにおけるゲート電極１６０Ｈｎ，１６０Ｈｐの側面にも、サイドウォール１１９ＳＷを形成していた。これに対し、本実施例である図３３〜図３５に示す工程では、基板１００の表面全体にサイドウォール形成用の第６の酸化膜１１９を形成した後、その第６の酸化膜１１９の、低耐圧トランジスタ領域ＬＶ側のみをエッチングして、低耐圧トランジスタ領域ＬＶにおけるゲート電極１６０Ｌｐ，１６０Ｌｎの側面だけにサイドウォール１１９ＳＷを形成するようしている。
【００７９】
具体的には、図３３に示すように、基板１００の表面全体に、サイドウォール形成用の第６の酸化膜１１９を形成する。なお、本例における第６の酸化膜１１９は約１３００Åの厚みで形成される。そして、図３４に示すように、低耐圧トランジスタ領域ＬＶ側のみサイドウォールが形成され、高耐圧トランジスタ領域ＨＶ側はその酸化膜１１９が残るように、高耐圧トランジスタ領域ＨＶの全体に第１７のレジストＲ１７を形成し、図３５に示すように、低耐圧トランジスタ領域ＬＶの基板１００が露出するまで、オーバーエッチングする。これにより、低耐圧トランジスタ領域ＬＶでは、低耐圧ｐＭＯＳおよびｎＭＯＳのゲート電極１６０Ｌｐ，１６０Ｌｎの側面に第５の酸化膜１１８および第６の酸化膜１１９によるサイドウォール１１９ＳＷが形成されるが、高耐圧トランジスタ領域ＨＶ側には、サイドウォール１１９ＳＷが形成されず、第５の酸化膜１１８および第６の酸化膜１１９がそのまま残る。
【００８０】
次に、本実施例の製造工程では、基本的な製造工程のうち、図２４〜図２６に示す高耐圧トランジスタおよび低耐圧トランジスタのドレイン領域およびソース領域を形成する工程を、図３６〜図４０に示す工程に、それぞれ変更する。具体的には、高耐圧トランジスタ領域ＨＶおよび低耐圧トランジスタ領域ＬＶにおいて、同時に行われていた不純物のイオン注入を、低耐圧トランジスタ領域ＬＶと高耐圧トランジスタ領域ＨＶとで別々に行うようにしている。
【００８１】
図３６は、本実施例の製造工程のうち、低耐圧トランジスタのドレイン領域およびソース領域を形成する工程を示す概略断面図である。図３６に示す工程では、図２４に示す工程と比較すればわかるように、第１５のレジストＲ１５がレジストＲ１５Ａに変更されている。このレジストＲ１５Ａでは、低耐圧ｎＭＯＳ領域ＬＶｎの素子形成領域のみ開いており、高耐圧ｎＭＯＳ領域ＨＶｎの素子形成領域を含む他の領域は全て覆うように構成されている。そして、このレジストＲ１５Ａを用いて、低耐圧ｎＭＯＳ領域ＬＶｎの素子形成領域のみにｎ形不純物をイオン注入している。
【００８２】
具体的には、図３６に示すように、まず、上述したレジストＲ１５Ａを、低耐圧ｎＭＯＳ領域ＬＶｎの素子形成領域を除く全ての領域上に形成し、このレジストＲ１５Ａをマスクとして用いる他、低耐圧ｎＭＯＳ領域ＬＶｎの素子形成領域において、ゲート電極１６０Ｌｎおよびサイドウォール１１９ＳＷを、それぞれマスクとして用いて、ｎ形不純物をイオン注入する。本例では、５０ｋｅＶのエネルギーを有する砒素イオン（Ａｓ+）を注入する。これにより、低耐圧ｎＭＯＳ領域ＬＶｎの素子形成領域のうち、ドレイン／ソース形成領域にｎ形不純物がイオン注入される。
【００８３】
次に、図３７は、本実施例の製造工程のうち、高耐圧トランジスタのドレイン領域およびソース領域を形成する工程を示す概略断面図である。図３７に示す工程では、図２４に示す工程と比較すればわかるように、第１５のレジストＲ１５がレジストＲ１５Ｂに変更されている。このレジストＲ１５Ｂには、高耐圧ｎＭＯＳ領域ＨＶｎにおけるゲート電極１６０Ｈｎの周辺の酸化膜１１９，１１２を少なくとも覆うように、レジストＲ１５ｎがさらに形成されている。また、低耐圧ｎＭＯＳ領域ＬＶｎの素子形成領域を含む低耐圧トランジスタ領域ＬＶ領域全体を覆うように構成されている。そこで、図３７に示す工程では、このようなレジストＲ１５Ｂを用いて、まず、高耐圧トランジスタ領域ＨＶにおける不要な部分の、第６の酸化膜１１９および第２の酸化膜１１２をエッチングにより除去して、高耐圧ｎＭＯＳ領域ＨＶｎの素子形成領域にドレイン／ソース形成領域およびゲート電極１６０Ｈｎの上面をそれぞれ開口している。そして、さらに、上述したレジストＲ１５Ｂを除去することなくそのまま用いて、開口したドレイン／ソース形成領域およびゲート電極１６０Ｈｎにｎ形不純物をイオン注入している。
【００８４】
具体的には、図３７に示すように、まず、上述したレジストＲ１５Ｂを、高耐圧ｎＭＯＳ領域ＨＶｎの素子形成領域を除く他の領域上に形成して、高耐圧トランジスタ領域ＨＶにおける不要な部分の、第６の酸化膜１１９および第２の酸化膜１１２をそれぞれエッチングにより除去する。これにより、高耐圧ｎＭＯＳ領域ＨＶｎの素子形成領域に、ドレイン／ソース形成領域がそれぞれ開口すると共に、ゲート電極１６０Ｈｎの上面が開口する。その結果、ゲート酸化膜１１２Ｇｎが形成されると共に、ゲート電極１６０Ｈｎの周辺部におけるゲート酸化膜１１２Ｇｎの上を覆うように保護酸化膜が１１９が形成される。
【００８５】
次に、上述したレジストＲ１５Ｂをそのままマスクとして用いて、ｎ形不純物をイオン注入する。本例では、５０ｋｅＶのエネルギーを有する砒素イオン（Ａｓ+）を注入する。これにより、少なくとも、高耐圧ｎＭＯＳ領域ＨＶｎの素子形成領域のうち、ドレイン／ソース形成領域およびゲート電極１６０Ｈｎにｎ形不純物がイオン注入される。
【００８６】
一方、図３８は、本実施例の製造工程のうち、低耐圧トランジスタのドレイン領域およびソース領域を形成する工程を示す概略断面図である。図３８に示す工程では、図２５に示す工程と比較すればわかるように、第１６のレジストＲ１６がレジストＲ１６Ａに変更されている。このレジストＲ１６Ａでは、低耐圧ｐＭＯＳ領域ＬＶｐの素子形成領域のみ開いており、高耐圧ｐＭＯＳ領域ＨＶｐの素子形成領域を含む他の領域は全て覆うように構成されている。そして、このレジストＲ１６Ａを用いて、低耐圧ｐＭＯＳ領域ＬＶｐの素子形成領域のみにｐ形不純物をイオン注入している。
【００８７】
具体的には、図３８に示すように、まず、上述したレジストＲ１６Ａを、低耐圧ｐＭＯＳ領域ＬＶｐの素子形成領域を除く全ての領域上に形成し、このレジストＲ１６Ａをマスクとして用いる他、低耐圧ｐＭＯＳ領域ＬＶｐの素子形成領域において、ゲート電極１６０Ｌｐおよびサイドウォール１１９ＳＷを、それぞれマスクとして用いて、ｐ形不純物をイオン注入する。本例では、１０ｋｅＶのエネルギーを有する硼素イオン（Ｂ+）を注入する。これにより、低耐圧ｐＭＯＳ領域ＬＶｐの素子形成領域のうち、ドレイン／ソース形成領域にｐ形不純物がイオン注入される。
【００８８】
次に、図３９は、本実施例の製造工程のうち、高耐圧トランジスタのドレイン領域およびソース領域を形成する工程を示す概略断面図である。図３９に示す工程では、図２５に示す工程と比較すればわかるように、第１６のレジストＲ１６がレジストＲ１６Ｂに変更されている。このレジストＲ１６Ｂには、高耐圧ｐＭＯＳ領域ＨＶｐにおけるゲート電極１６０Ｈｐの周辺の酸化膜１１９，１１２を少なくとも覆うように、レジストＲ１６ｐがさらに形成されている。また、低耐圧ｐＭＯＳ領域ＬＶｐの素子形成領域を含む低耐圧トランジスタ領域ＬＶ領域全体を覆うように構成されている。そこで、図３９に示す工程では、このようなレジストＲ１６Ｂを用いて、まず、高耐圧トランジスタ領域ＨＶにおける不要な部分の、第６の酸化膜１１９および第２の酸化膜１１２をエッチングにより除去して、高耐圧ｐＭＯＳ領域ＨＶｐの素子形成領域にドレイン／ソース形成領域およびゲート電極１６０Ｈｐの上面をそれぞれ開口している。そして、さらに、上述したレジストＲ１６Ｂを除去することなくそのまま用いて、開口したドレイン／ソース形成領域にｐ形不純物をイオン注入している。
【００８９】
具体的には、図３９に示すように、まず、上述したレジストＲ１６Ｂを、高耐圧ｐＭＯＳ領域ＨＶｐの素子形成領域を除く他の領域上に形成して、高耐圧トランジスタ領域ＨＶにおける不要な部分の、第６の酸化膜１１９および第２の酸化膜１１２をそれぞれエッチングにより除去する。これにより、高耐圧ｐＭＯＳ領域ＨＶｐの素子形成領域に、ドレイン／ソース形成領域がそれぞれ開口すると共に、ゲート電極１６０Ｈｐの上面が開口する。その結果、ゲート酸化膜１１２Ｇｐが形成されると共に、ゲート電極１６０Ｈｐの周辺部におけるゲート酸化膜１１２Ｇｐの上を覆うように保護酸化膜が１１９が形成される。
【００９０】
次に、上述したレジストＲ１６Ｂをそのままマスクとして用いて、ｐ形不純物をイオン注入する。本例では、１０ｋｅＶのエネルギーを有する硼素イオン（Ｂ+）を注入する。これにより、少なくとも、高耐圧ｐＭＯＳ領域ＨＶｐの素子形成領域のうち、ドレイン／ソース形成領域およびゲート電極１６０Ｈｐにｐ形不純物がイオン注入される。
【００９１】
次に、図４０は、本実施例の製造工程のうち、高耐圧トランジスタおよび低耐圧トランジスタのドレイン領域およびソース領域を形成する工程を示す概略断面図である。以上のように、低耐圧ｎＭＯＳ，高耐圧ｎＭＯＳ，低耐圧ｐＭＯＳ，高耐圧ｐＭＯＳの順に不純物のイオン注入が完了したら、その後、高温、長時間の熱処理を行って注入された不純物を拡散することにより、図４０に示すように、高耐圧ｐＭＯＳのドレイン領域１２６およびソース領域１２８と、高耐圧ｎＭＯＳのドレイン領域１３６およびソース領域１３８と、低耐圧ｐＭＯＳのドレイン領域１４６およびソース領域１４８と、低耐圧ｎＭＯＳのドレイン領域１５６およびソース領域１５８とが形成される。
【００９２】
以上説明したように、本実施例では、サイドウォール１１９ＳＷを形成する際、図３４に示す工程において、あらかじめ高耐圧トランジスタ領域ＨＶの全体を第１７のレジストＲ１７によってマスクしているため、図３５に示す工程で、低耐圧トランジスタ領域ＬＶにおけるサイドウォール１１９ＳＷを形成するためにオーバーエッチングを行っても、高耐圧トランジスタ領域ＨＶでは、ゲート電極１６０Ｈｎ，Ｈｐの周辺部におけるゲート酸化膜となるべき部分（図２９または図３０の破線の丸で囲まれた部分に相当する部分）が薄くなることがない。
【００９３】
従って、本実施例においては、前述した基本的な製造工程において発生していた問題についての原因そのものが存在しないため、ゲート電極１６０Ｈｎ，Ｈｐの周辺部におけるゲート酸化膜の下層領域に不純物がイオン注入されて、ドレイン領域やソース領域が形成されたり、上記下層領域の表面領域がシリサイド化されたりするという問題も発生しない。
【００９４】
その上、本実施例では、図３７および図３９に示す工程において、不純物をイオン注入する際に、高耐圧トランジスタ領域ＨＶでは、レジストＲ１５Ｂ，Ｒ１６ＢにおけるレジストＲ１５ｎ，Ｒ１６ｐもマスクとなるため、ゲート電極１６０Ｈｎ，Ｈｐの周辺部におけるゲート酸化膜１１２Ｇｎ，１１２Ｇｐの下層領域に不純物がイオン注入されるのを阻止することができる。
【００９５】
また、本実施例では、図３７および図３９に示す工程において、レジストＲ１５Ｂ，Ｒ１６Ｂを用いて、高耐圧ＭＯＳ領域の素子形成領域に、ドレイン／ソース形成領域を開口し、その後、同じレジストＲ１５Ｂ，Ｒ１６Ｂを除去することなくそのまま用いて、その開口したドレイン／ソース形成領域に不純物をイオン注入しているため、それら領域に正確にイオン注入することができる。
【００９６】
すなわち、上述した基本的な製造工程では、図１１および図１２に示す工程において、高耐圧トランジスタ領域ＨＶにドレイン／ソース形成領域を開口した後、種々の工程を経てから、図２５および図２６に示す工程において、新たなレジストＲ１５，Ｒ１６を用いて、ドレイン／ソース形成領域に不純物をイオン注入している。そのため、レジストＲ１５，Ｒ１６を形成する際に、レジストＲ１５，Ｒ１６の開口領域とドレイン／ソース形成領域と間に位置ずれが発生する可能性があり、それ故、それら領域に精度よくイオン注入することが困難である。これに対し、本実施例では、ドレイン／ソース形成領域を開口する際に用いたレジストＲ１５Ｂ，Ｒ１６Ｂを、除去して新たに形成したりすることなく、そのまま、それら領域へのイオン注入のために用いているため、レジストの位置ずれの発生する余地がなく、それら領域に精度よくイオン注入することが可能となる。
【００９７】
さらにまた、本実施例では、低耐圧トランジスタ領域ＬＶに対する不純物のイオン注入と、高耐圧トランジスタ領域ＨＶに対する不純物のイオン注入と、をそれぞれ別々に行うようにしているため、図３７および図３９に示す工程では、低耐圧ＭＯＳ領域の素子形成領域を含む低耐圧トランジスタ領域ＬＶ全体が、レジストＲ１５Ｂ，Ｒ１６Ｂによって覆われている。このため、図３７および図３９に示す工程において、高耐圧ＭＯＳ領域の素子形成領域に、ドレイン／ソース形成領域を開口するために、レジストＲ１５Ｂ，Ｒ１６Ｂを用いて、エッチングを行っても、低耐圧ＭＯＳ領域の素子形成領域では、そのエッチングによる影響を何ら受けることがなく、酸化膜によって形成されるサイドウォール１１９ＳＷの一部がエッチングにより除去される恐れもない。
【００９８】
なお、図３６〜図３９に示す工程において、ｎＭＯＳのゲート電極１６０Ｈｎ、１６０Ｌｎにはｎ形の不純物が注入され、ｐＭＯＳのゲート電極１６０Ｈｐ、１６０Ｌｐにはｐ形の不純物が注入されるので、これにより各ゲート電極１６０Ｈｎ，１６０Ｌｎ，１６０Ｈｐ，１６０Ｌｐは低抵抗化される。
【００９９】
また、図３７および図３９に示す工程では、高耐圧トランジスタ領域ＨＶにおいて、ｎＭＯＳやｐＭＯＳが形成される領域以外のＬＯＣＯＳ膜１０２で挟まれた領域も、レジストＲ１５Ｂ，Ｒ１６Ｂを用いて酸化膜１１９，１１２をエッチングにより除去することによって、それぞれ開口し、同じレジストＲ１５Ｂ，Ｒ１６Ｂを用いて、不純物をイオン注入している。この結果、このようなＬＯＣＯＳ膜１０２で挟まれた領域に対しても、正確にイオン注入することができ、素子間の分離の不完全さを防止することができる。
【０１００】
また、図３７および図３９に示す工程において、さらに形成されるレジストＲ１５ｎ、Ｒ１６ｐは、形成寸法精度を考慮して、それぞれの電極１６０Ｈｎ，１６０Ｈｐの周辺端部上も覆うように形成される。
【０１０１】
また、図３６に示すイオン注入工程と、図３７に示すエッチング／イオン注入工程と、図３８に示すイオン注入工程と、図３９に示すエッチング／イオン注入工程は、それぞれ、順番を入れ換えることも可能である。
【０１０２】
次に、図４０に示す工程が終了した後、図２７および図２８に示す工程により、各トランジスタのドレイン，ゲート，ソース領域の表面がシリサイド化される。
【０１０３】
ここで、本実施例では、図４０に示すように、高耐圧トランジスタ領域ＨＶにおいて、ゲート電極１６０Ｈｐ，１６０Ｈｎの周辺部におけるゲート酸化膜１１２Ｇｐ，１１２Ｇｎの部分は、約１３００Åの十分厚い第６の酸化膜１１９により成る保護酸化膜１１９Ｐによって覆われて保護されている。従って、図２７および図２８に示す工程によりシリサイド化を行ったとしても、図３０で示したように、ゲート電極１６０Ｈｎの周辺部におけるゲート酸化膜１１２Ｇｐ，１１２Ｇｎの部分（破線の丸で囲まれた部分）において、その下層領域１３６α，１３８αの表面領域１３６Ｓα，１３８Ｓαがシリサイド化されることはない。
【０１０４】
図４１は、本実施例の製造工程により形成された高耐圧トランジスタを示す概略断面図である。図４１に示すように、高耐圧トランジスタ領域ＨＶにおいて、保護酸化膜１１９Ｐによって覆われていないドレイン領域１２６，１３６やソース領域１２８，１３８の表面やゲート電極１６０Ｈｐ，１６０Ｈｎの表面はシリサイド化されるものの、保護酸化膜１１９Ｐによって覆われている部分は、シリサイド化されないため、ゲート電極１６０Ｈｐ，１６０Ｈｎの周辺部におけるゲート酸化膜１１２Ｇｐ，１１２Ｇｎの下層領域の表面領域がシリサイド化されることはない。
【０１０５】
以上説明したように、本実施例においても、基本的な製造工程の場合と同様に、同一の基板１００上に高耐圧トランジスタおよび低耐圧トランジスタを効率良く混在形成することができる。また、特に、本実施例においては、基本的な製造工程により形成される高耐圧トランジスタにおいて問題であった耐圧の低下を、有効に防止することができるという利点を有している。
【０１０６】
なお、本発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能である。
【図面の簡単な説明】
【図１】フィールド部の表面にフィールド酸化膜を形成する工程を示す概略断面図である。
【図２】高耐圧トランジスタ領域ＨＶにｎウェルを形成する工程を示す概略断面図である。
【図３】高耐圧トランジスタ領域ＨＶにｎウェルを形成する工程を示す概略断面図である。
【図４】高耐圧トランジスタ領域ＨＶにｐウェルを形成する工程を示す概略断面図である。
【図５】高耐圧トランジスタ領域ＨＶにｐウェルを形成する工程を示す概略断面図である。
【図６】高耐圧トランジスタのドレインおよびソースのオフセット領域を形成する工程を示す概略断面図である。
【図７】高耐圧トランジスタのドレインおよびソースのオフセット領域を形成する工程を示す概略断面図である。
【図８】高耐圧トランジスタのドレインおよびソースのオフセット領域を形成する工程を示す概略断面図である。
【図９】高耐圧ｎＭＯＳのチャネル領域にｎ形不純物をイオン注入する工程を示す概略断面図である。
【図１０】高耐圧ｐＭＯＳのチャネル領域にｐ形不純物をイオン注入する工程を示す概略断面図である。
【図１１】高耐圧トランジスタのゲート酸化膜を形成する工程を示す概略断面図である。
【図１２】高耐圧トランジスタのゲート酸化膜を形成する工程を示す概略断面図である。
【図１３】低耐圧ｐＭＯＳ領域ＬＶｐにｎウェルを形成する工程を示す概略断面図である。
【図１４】低耐圧ｎＭＯＳ領域ＬＶｎにｐウェルを形成する工程を示す概略断面図である。
【図１５】低耐圧トランジスタのゲート酸化膜を形成する工程を示す概略断面図である。
【図１６】低耐圧トランジスタのゲート酸化膜を形成する工程を示す概略断面図である。
【図１７】高耐圧トランジスタおよび低耐圧トランジスタのゲート電極を形成する工程を示す概略断面図である。
【図１８】高耐圧トランジスタおよび低耐圧トランジスタのゲート電極を形成する工程を示す概略断面図である。
【図１９】高耐圧トランジスタおよび低耐圧トランジスタのゲート電極を形成する工程を示す概略断面図である。
【図２０】低耐圧ｎＭＯＳのソースおよびドレインのオフセット領域を形成する工程を示す概略断面図である。
【図２１】低耐圧ｐＭＯＳのソースおよびドレインのオフセット領域を形成する工程を示す概略断面図である。
【図２２】サイドウォール形成工程を示す概略断面図である。
【図２３】サイドウォール形成工程を示す概略断面図である。
【図２４】高耐圧トランジスタおよび低耐圧トランジスタのドレイン領域およびソース領域を形成する工程を示す概略断面図である。
【図２５】高耐圧トランジスタおよび低耐圧トランジスタのドレイン領域およびソース領域を形成する工程を示す概略断面図である。
【図２６】高耐圧トランジスタおよび低耐圧トランジスタのドレイン領域およびソース領域を形成する工程を示す概略断面図である。
【図２７】シリサイド化工程を示す概略断面図である。
【図２８】シリサイド化工程を示す概略断面図である。
【図２９】基本的な製造工程により形成される高耐圧ｎＭＯＳの構造上の特徴を示す概略断面図である。
【図３０】基本的な製造工程により形成される高耐圧ｎＭＯＳの構造上の特徴を示す概略断面図である。
【図３１】本発明の一実施例としての半導体装置の製造工程のうち、高耐圧トランジスタのゲート酸化膜となるべき酸化膜を形成する工程を示す概略断面図である。
【図３２】上記実施例の製造工程のうち、高耐圧トランジスタのゲート酸化膜となるべき酸化膜を形成する工程を示す概略断面図である。
【図３３】上記実施例の製造工程のうち、サイドウォール形成工程を示す概略断面図である。
【図３４】上記実施例の製造工程のうち、サイドウォール形成工程を示す概略断面図である。
【図３５】上記実施例の製造工程のうち、サイドウォール形成工程を示す概略断面図である。
【図３６】上記実施例の製造工程のうち、低耐圧トランジスタのドレイン領域およびソース領域を形成する工程を示す概略断面図である。
【図３７】上記実施例の製造工程のうち、高耐圧トランジスタのドレイン領域およびソース領域を形成する工程を示す概略断面図である。
【図３８】上記実施例の製造工程のうち、低耐圧トランジスタのドレイン領域およびソース領域を形成する工程を示す概略断面図である。
【図３９】上記実施例の製造工程のうち、高耐圧トランジスタのドレイン領域およびソース領域を形成する工程を示す概略断面図である。
【図４０】上記実施例の製造工程のうち、高耐圧トランジスタおよび低耐圧トランジスタのドレイン領域およびソース領域を形成する工程を示す概略断面図である。
【図４１】上記実施例の製造工程により形成された高耐圧トランジスタを示す概略断面図である。
【符号の説明】
１００…基板
１０２…ＬＯＣＯＳ膜
１１０…第１の酸化膜
１１２…第２の酸化膜
１１２Ｇｎ，１１２Ｇｐ…ゲート酸化膜
１１４…第３の酸化膜
１１６…第４の酸化膜
１１６Ｇｎ，１１６Ｇｐ…ゲート酸化膜
１１８…第５の酸化膜
１１９…第６の酸化膜
１１９Ｐ…保護酸化膜
１１９ＳＷ…サイドウォール
１２０…ｎウェル
１２２…オフセットドレイン領域
１２４…オフセットソース領域
１２６，１３６…ドレイン領域
１２６…ドレイン領域
１２８，１３８…ソース領域
１２８…ソース領域
１３０…ｐウェル
１３２…オフセットドレイン領域
１３４…オフセットソース領域
１３６…ドレイン領域
１３８…ソース領域
１４０…ｎウェル
１４２…ドレインオフセット領域
１４４…ソースオフセット領域
１４６…ドレイン領域
１４８…ソース領域
１５０…ｐウェル
１５２…ドレインオフセット領域
１５４…ソースオフセット領域
１５６…ドレイン領域
１５８…ソース領域
１６０…ポリＳｉ膜
１６０Ｈ，１６０Ｌ…ポリＳｉ領域
１６０Ｈｎ，１６０Ｌｎ，１６０Ｈｐ，１６０Ｌｐ…ゲート電極
１８０…チタン膜
ＨＶ…高耐圧トランジスタ領域
ＬＶ…低耐圧トランジスタ領域
Ｒ１…第１のレジスト
Ｒ１０…レジスト
Ｒ１１…レジスト
Ｒ１２…レジスト
Ｒ１３…レジスト
Ｒ１４…レジスト
Ｒ１５…レジスト
Ｒ１５Ａ…レジスト
Ｒ１５Ｂ…レジスト
Ｒ１５ｎ…レジスト
Ｒ１６…レジスト
Ｒ１６Ａ…レジスト
Ｒ１６Ｂ…レジスト
Ｒ１６ｐ…レジスト
Ｒ１７…レジスト
Ｒ２…第２のレジスト
Ｒ３…第３のレジスト
Ｒ４…第４のレジスト
Ｒ５…第５のレジスト
Ｒ６…レジスト
Ｒ７…レジスト
Ｒ７Ａ…レジスト
Ｒ８…レジスト
Ｒ９…レジスト
１００…基板
１０２…ＬＯＣＯＳ膜
１１０…第１の酸化膜
１１２…第２の酸化膜
１１２Ｇｎ，１１２Ｇｐ…ゲート酸化膜
１１４…第３の酸化膜
１１６…第４の酸化膜
１１６Ｇｎ，１１６Ｇｐ…ゲート酸化膜
１１８…第５の酸化膜
１１９…第６の酸化膜
１１９ＳＷ…サイドウォール
１２０…ｎウェル
１２２…オフセットドレイン領域
１２４…オフセットソース領域
１２６…ドレイン領域
１２６Ｓα，１２８Ｓα，１３６Ｓα，１３８Ｓα…表面領域
１２６α，１２８α，１３６α，１３８α…オフセット領域
１２８…ソース領域
１２８α…ソース領域
１３０…ｐウェル
１３２…オフセットドレイン領域
１３４…オフセットソース領域
１３６…ドレイン領域
１３６Ｓα，１３８Ｓα…表面領域
１３６α，１３８α…オフセット領域
１３８…ソース領域
１４０…ｎウェル
１４２…ドレインオフセット領域
１４４…ソースオフセット領域
１４６…ドレイン領域
１４８…ソース領域
１５０…ｐウェル
１５２…ドレインオフセット領域
１５４…ソースオフセット領域
１５６…ドレイン領域
１５８…ソース領域
１６０…ポリＳｉ膜
１６０Ｈ，１６０Ｌ…ポリＳｉ領域
１６０Ｈｎ，１６０Ｌｎ，１６０Ｈｐ，１６０Ｌｐ…ゲート電極
１８０…チタン膜
１９０…酸化膜
１９０Ｐ…保護酸化膜
ＨＶ…高耐圧トランジスタ領域
ＬＶ…低耐圧トランジスタ領域
Ｒ１…第１のレジスト
Ｒ１０…レジスト
Ｒ１１…レジスト
Ｒ１２…レジスト
Ｒ１３…レジスト
Ｒ１４…レジスト
Ｒ１５…レジスト
Ｒ１５Ａ…レジスト
Ｒ１５Ｂ…レジスト
Ｒ１５Ｃ…レジスト
Ｒ１５ｎ…レジスト
Ｒ１５ｐ…レジスト
Ｒ１６…レジスト
Ｒ１６Ａ…レジスト
Ｒ１６Ｂ…レジスト
Ｒ１６Ｃ…レジスト
Ｒ１６ｐ…レジスト
Ｒ１７…レジスト
Ｒ２…第２のレジスト
Ｒ３…第３のレジスト
Ｒ４…第４のレジスト
Ｒ５…第５のレジスト
Ｒ６…レジスト
Ｒ７…レジスト
Ｒ７Ａ…レジスト
Ｒ８…レジスト
Ｒ９…レジスト
１００…基板
１０２…ＬＯＣＯＳ膜
１１０…第１の酸化膜
１１２…第２の酸化膜
１１２Ｇｎ，１１２Ｇｐ…ゲート酸化膜
１１４…第３の酸化膜
１１６…第４の酸化膜
１１６Ｇｎ，１１６Ｇｐ…ゲート酸化膜
１１８…第５の酸化膜
１１９…第６の酸化膜
１１９ＳＷ…サイドウォール
１２０…ｎウェル
１２２…オフセットドレイン領域
１２４…オフセットソース領域
１２６…ドレイン領域
１２６Ｓα，１２８Ｓα，１３６Ｓα，１３８Ｓα…表面領域
１２６α，１２８α，１３６α，１３８α…オフセット領域
１２８…ソース領域
１２８α…ソース領域
１３０…ｐウェル
１３２…オフセットドレイン領域
１３４…オフセットソース領域
１３６…ドレイン領域
１３６Ｓα，１３８Ｓα…表面領域
１３６α，１３８α…オフセット領域
１３８…ソース領域
１４０…ｎウェル
１４２…ドレインオフセット領域
１４４…ソースオフセット領域
１４６…ドレイン領域
１４８…ソース領域
１５０…ｐウェル
１５２…ドレインオフセット領域
１５４…ソースオフセット領域
１５６…ドレイン領域
１５８…ソース領域
１６０…ポリＳｉ膜
１６０Ｈ，１６０Ｌ…ポリＳｉ領域
１６０Ｈｎ，１６０Ｌｎ，１６０Ｈｐ，１６０Ｌｐ…ゲート電極
１８０…チタン膜
１９０…酸化膜
１９０Ｐ…保護酸化膜
ＨＶ…高耐圧トランジスタ領域
ＬＶ…低耐圧トランジスタ領域
Ｒ１…第１のレジスト
Ｒ１０…レジスト
Ｒ１１…レジスト
Ｒ１２…レジスト
Ｒ１３…レジスト
Ｒ１４…レジスト
Ｒ１５…レジスト
Ｒ１５Ａ…レジスト
Ｒ１５Ｂ…レジスト
Ｒ１５Ｃ…レジスト
Ｒ１５ｎ…レジスト
Ｒ１５ｐ…レジスト
Ｒ１６…レジスト
Ｒ１６Ａ…レジスト
Ｒ１６Ｂ…レジスト
Ｒ１６Ｃ…レジスト
Ｒ１６ｐ…レジスト
Ｒ１７…レジスト
Ｒ２…第２のレジスト
Ｒ３…第３のレジスト
Ｒ４…第４のレジスト
Ｒ５…第５のレジスト
Ｒ６…レジスト
Ｒ７…レジスト
Ｒ７Ａ…レジスト
Ｒ８…レジスト
Ｒ９…レジスト
【図１】
0003719190.tif 000002
【図２】
0003719190.tif 000003
【図３】
0003719190.tif 000004
【図４】
0003719190.tif 000005
【図５】
0003719190.tif 000006
【図６】
0003719190.tif 000007
【図７】
0003719190.tif 000008
【図８】
0003719190.tif 000009
【図９】
0003719190.tif 000010
【図１０】
0003719190.tif 000011
【図１１】
0003719190.tif 000012
【図１２】
0003719190.tif 000013
【図１３】
0003719190.tif 000014
【図１４】
0003719190.tif 000015
【図１５】
0003719190.tif 000016
【図１６】
0003719190.tif 000017
【図１７】
0003719190.tif 000018
【図１８】
0003719190.tif 000019
【図１９】
0003719190.tif 000020
【図２０】
0003719190.tif 000021
【図２１】
0003719190.tif 000022
【図２２】
0003719190.tif 000023
【図２３】
0003719190.tif 000024
【図２４】
0003719190.tif 000025
【図２５】
0003719190.tif 000026
【図２６】
0003719190.tif 000027
【図２７】
0003719190.tif 000028
【図２８】
0003719190.tif 000029
【図２９】
0003719190.tif 000030
【図３０】
0003719190.tif 000031
【図３１】
0003719190.tif 000032
【図３２】
0003719190.tif 000033
【図３３】
0003719190.tif 000034
【図３４】
0003719190.tif 000035
【図３５】
0003719190.tif 000036
【図３６】
0003719190.tif 000037
【図３７】
0003719190.tif 000038
【図３８】
0003719190.tif 000039
【図３９】
0003719190.tif 000040
【図４０】
0003719190.tif 000041
【図４１】
0003719190.tif 000042