(57)【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層上に形成された、前記第１半導体層よりも高抵抗の第１導電型の第２半導体層と、
前記第２半導体層上に形成された第２導電型のベース層と、
前記ベース層の表面から形成された、前記第２半導体層の表面に達する、帯状の平面パターンを有する複数本の第１のトレンチ内に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ベース層の表面から前記第２半導体層の表面に達した状態に形成された、隣り合う前記第１のトレンチ同士を連通させる第２のトレンチ内に、絶縁膜を介して形成され、隣り合う前記ゲート電極同士を互いに電気的に接続するブリッジ電極と、
前記第２半導体層中に位置する前記第２のトレンチ部分を囲むように前記第２半導体層中に形成された第２導電型の不純物拡散領域と、
前記ベース層の表面領域において前記ゲート電極に沿って形成された第１導電型のソース領域と、
前記ソース領域上に形成されたソース電極と、
前記第１半導体層の裏面に形成されたドレイン電極と、
を備えることを特徴とする半導体装置。
【請求項２】
前記ブリッジ電極は、前記ゲート電極の長さ方向において、所定のピッチで配置されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
オン時において前記ブリッジ電極の側面近傍に誘起されるキャリア量を低減するための第２導電型の不純物拡散領域が前記ベース層中において前記第２トレンチの側壁に沿って形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ブリッジ電極は、前記ゲート電極の長さ方向において、所定のピッチで配置されたことを特徴とする請求項３に記載の半導体装置。
【請求項５】
第１導電型の第１半導体層と、
前記第１半導体層上に形成された、前記第１半導体層よりも高抵抗の第１導電型の第２半導体層と、
前記第２半導体層上に形成された第２導電型のベース層と、
前記ベース層の表面から前記ベース層の深さよりも浅く形成された、帯状の平面パターンを有する複数本の第１のトレンチ内に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ベース層の表面から前記ベース層の深さよりも浅く形成された、隣り合う前記第１のトレンチ同士を互いに連通させる第２のトレンチ内に、絶縁膜を介して形成され、隣り合う前記ゲート電極同士を電気的に接続するブリッジ電極と、前記ベース層の表面領域において前記ゲート電極に沿って形成された第１導電型のソース領域と、
前記ソース領域上に形成されたソース電極と、
前記第１のトレンチの下部周辺における前記ベース層中に、前記第２半導体層と繋がった状態で形成され、オン時において、前記ソース領域との間でチャネルを形成する第１導電型の不純物拡散領域と、
前記第１半導体層の裏面に形成されたドレイン電極と、
を備えることを特徴とする半導体装置。
【請求項６】
前記ブリッジ電極は、前記ゲート電極の長さ方向において、所定のピッチで配置されたことを特徴とする請求項５に記載の半導体装置。
【請求項７】
オン時において前記ブリッジ電極の側面近傍に誘起されるキャリア量を低減するための第２導電型の不純物拡散領域が前記ベース層中において前記第２トレンチの側壁に沿って形成されたことを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記ブリッジ電極は、前記ゲート電極の長さ方向において、所定のピッチで配置されたことを特徴とする請求項７に記載の半導体装置。
【請求項９】
第１導電型の第１半導体層と、
前記第１半導体層上に形成された、前記第１半導体層よりも高抵抗の第１導電型の第２半導体層と、
前記第２半導体層上に形成された第２導電型のベース層と、
前記ベース層の表面から形成された、前記第２半導体層の表面に達する、帯状の平面パターンを有する複数本の第１のトレンチ内に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ベース層の表面から前記ベース層の深さよりも浅く形成された、隣り合う前記第１のトレンチ同士を互いに連通させる第２のトレンチ内に、絶縁膜を介して形成され、隣り合う前記ゲート電極同士を電気的に接続するブリッジ電極と、前記ベース層の表面領域において前記ゲート電極に沿って形成された第１導電型のソース領域と、
前記ソース領域上に形成されたソース電極と、
前記第１半導体層の裏面に形成されたドレイン電極と、
を備えることを特徴とする半導体装置。
【請求項１０】
前記ブリッジ電極は、前記ゲート電極の長さ方向において、所定のピッチで配置されたことを特徴とする請求項９に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、特にパワーＭＯＳトランジスタに関する。
【０００２】
【従来の技術】
近年、パワーＭＯＳＦＥＴは、大電流出力及び高耐圧特性を有するスイッチング電源の市場に加え、ノート型ＰＣをはじめとする携帯可能機器等に用いられる省エネルギー用スイッチング電源の市場での使用が急増している。また、パワーＭＯＳＦＥＴは、携帯可能機器等において、パワーマネジメント回路や、リチウムイオン電池の安全回路等にも用いられる。
【０００３】
これらのパワーＭＯＳＦＥＴのうち、携帯可能機器等に用いられるパワーＭＯＳＦＥＴにおいては、電池電圧での直接駆動を可能にする低電圧駆動化に加え、スイッチング損失の低減化が特に要求される。そして、スイッチング損失の低減化のためには、低オン抵抗化、ゲート−ドレイン間容量の低減化及びゲート抵抗の低減化等が求められる。
【０００４】
そこで、パワーＭＯＳＦＥＴの特性を表す指標として、オン抵抗（Ｒｏｎ）及びゲート−ドレイン間容量に蓄積される電荷（Ｑｇｄ）の積であるＲｏｎ×Ｑｇｄや、ゲート電極の抵抗であるゲート抵抗が用いられる。スイッチング損失を低減するためには、これら２つの指標Ｒｏｎ×Ｑｇｄ及びゲート抵抗はいずれも低いことが望ましい。
【０００５】
しかし、スイッチング損失を低減するため、ゲート抵抗を低くするとＲｏｎ×Ｑｇｄが高くなってしまう問題があった。一方、Ｒｏｎ×Ｑｇｄを低くすると、ゲート抵抗が高くなってしまう問題があった。このため、スイッチング損失の低減化は困難であった。以下これについて詳しく述べる。
【０００６】
図７は、従来のトレンチゲート型パワーＭＯＳＦＥＴの断面斜視図である。図中Ｘは素子ピッチを表す。
【０００７】
ｎ＋型基板２１上にｎ−型エピタキシャル層２２が形成され、ｎ−型エピタキシャル層２２の表面にはｐ型ベース層２３が形成されている。ｐ型ベース層２３の表面から下層のｎ−型エピタキシャル層２２に達するトレンチ２４が形成されている。トレンチ２４の側面及び底面にはゲート絶縁膜２５が形成され、ゲート絶縁膜２５の内側にはゲート電極２６が埋め込まれている。このゲート電極２６の露出面上には層間絶縁膜２８が形成されている。トレンチ２４に沿ったｐ型ベース層２３の表面領域にはｎ＋型ソース領域２９が形成され、ｐ型ベース層２３のその他の領域にはｐ＋型拡散領域３０が形成されている。ｐ＋型拡散領域３０、ｎ＋型ソース領域２９及び層間絶縁膜２８上にはソース電極（図示せず）が形成され、一方、ｎ＋型基板２１の下面にはドレイン電極（図示せず）が形成されている。
【０００８】
この図７において、上述したオン抵抗Ｒｏｎは、ｎ＋型ソース領域２９及びｎ＋型基板１間の抵抗である。また、上述の電荷Ｑｇｄは、ゲート電極２６とｎ−型エピタキシャル層２２との間で形成されるキャパシタに蓄積される電荷である。ゲート抵抗は、ゲート電極２６の抵抗である。
【０００９】
図８は、図７のパワーＭＯＳＦＥＴにおいて、ターンオン時におけるオン電圧及びドレイン電流特性を概略的に示したグラフ図である。
【００１０】
図８中、Ｖｄｓはドレイン電圧（ドレイン−ソース間電圧）、Ｉｄはドレイン電流である。
【００１１】
図８に示すように、時刻０において、ドレイン電極（図示せず）及びソース電極（図示せず）間に、ドレイン電極を正、ソース電極を負とした電圧を印加した状態で、ソース電極（図示せず）およびゲート電極２６間に、ソース電極を負、ゲート電極を正とした電圧を印加する。遅れ時間により時刻ｔ１までドレイン電流Ｉｄはほとんど流れず、時刻ｔ１からドレイン電流Ｉｄは徐々に増加し、時刻ｔ２においてドレイン電流Ｉｄは規定値に達する。即ち、オン状態になる。上述のオン抵抗Ｒｏｎは、このときのドレイン電圧Ｖｄｓ（Ｖｒ）をドレイン電流Ｉｄで除算したものである。
【００１２】
この図８において、時刻ｔ１〜ｔ２（図中のＴｇｄ）は、ゲート−ドレイン間容量に電荷が蓄積する期間に一致する。この電荷蓄積期間Ｔｇｄにおけるドレイン電流Ｉｄとドレイン電圧Ｖｄｓとの積がスイッチング損失となる（期間０〜ｔ１まではＩｄが小さいのでこの間の損失はあまり問題でない）。従って、電荷蓄積期間Ｔｇｄが小さいほど、スイッチング損失は小さいといえる。
【００１３】
電荷蓄積時間Ｔｇｄを小さくするためは、上述したゲート抵抗を下げることが考えられる。ゲート抵抗が下がれば、ゲート−ドレイン間容量に高速に電荷が蓄積するからである。ゲート抵抗を下げるためには、具体的には、図７に示すように、トレンチ２４の深さを大きくし、これによりゲート電極２６の断面積を大きくすることが考えられる。
【００１４】
しかし、このようにしてゲート抵抗を小さくすると、ゲート電極２６とｎ−型エピタキシャル層２２との対向面積が増えるため、ゲート−ドレイン間蓄積電荷量（Ｑｇｄ）が大きくり、この結果、Ｒｏｎ×Ｑｇｄが大きくなってしまう。
【００１５】
【特許文献１】
特開２０００−２６９４８７号公報
【特許文献２】
特開２０００−２９９４６４号公報
【００１６】
【発明が解決しようとする課題】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、Ｒｏｎ×Ｑｇｄを小さい状態に確保しつつ、ゲート抵抗を小さくした半導体装置を提供することにある。
【００１７】
【課題を解決するための手段】
本発明の第１の半導体装置は、第１導電型の第１半導体層と、前記第１半導体層上に形成された、前記第１半導体層よりも高抵抗の第１導電型の第２半導体層と、前記第２半導体層上に形成された第２導電型のベース層と、前記ベース層の表面から形成された、前記第２半導体層の表面に達する、帯状の平面パターンを有する複数本の第１のトレンチ内に、ゲート絶縁膜を介して形成されたゲート電極と、前記ベース層の表面から前記第２半導体層の表面に達した状態に形成された、隣り合う前記第１のトレンチ同士を連通させる第２のトレンチ内に、絶縁膜を介して形成され、隣り合う前記ゲート電極同士を互いに電気的に接続するブリッジ電極と、前記第２半導体層中に位置する前記第２のトレンチ部分を囲むように前記第２半導体層中に形成された第２導電型の不純物拡散領域と、前記ベース層の表面領域において前記ゲート電極に沿って形成された第１導電型のソース領域と、前記ソース領域上に形成されたソース電極と、前記第１半導体層の裏面に形成されたドレイン電極と、を備えることを特徴とする。
【００１８】
本発明の第２の半導体装置は、第１導電型の第１半導体層と、前記第１半導体層上に形成された、前記第１半導体層よりも高抵抗の第１導電型の第２半導体層と、前記第２半導体層上に形成された第２導電型のベース層と、前記ベース層の表面から前記ベース層の深さよりも浅く形成された、帯状の平面パターンを有する複数本の第１のトレンチ内に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ベース層の表面から前記ベース層の深さよりも浅く形成された、隣り合う前記第１のトレンチ同士を互いに連通させる第２のトレンチ内に、絶縁膜を介して形成され、隣り合う前記ゲート電極同士を電気的に接続するブリッジ電極と、前記ベース層の表面領域において前記ゲート電極に沿って形成された第１導電型のソース領域と、前記ソース領域上に形成されたソース電極と、前記第１のトレンチの下部周辺における前記ベース層中に、前記第２半導体層と繋がった状態で形成され、オン時において、前記ソース領域との間でチャネルを形成する第１導電型の不純物拡散領域と、前記第１半導体層の裏面に形成されたドレイン電極と、を備えることを特徴とする。
【００１９】
上記第１及び第２の半導体装置において、オン時において前記ブリッジ電極の側面近傍に誘起されるキャリア量を低減するための第２導電型の不純物拡散領域が前記ベース層中において前記第２トレンチの側壁に沿って形成されてもよい。
【００２０】
本発明の第３の半導体装置は、第１導電型の第１半導体層と、前記第１半導体層上に形成された、前記第１半導体層よりも高抵抗の第１導電型の第２半導体層と、前記第２半導体層上に形成された第２導電型のベース層と、前記ベース層の表面から形成された、前記第２半導体層の表面に達する、帯状の平面パターンを有する複数本の第１のトレンチ内に、ゲート絶縁膜を介して形成されたゲート電極と、前記ベース層の表面から前記ベース層の深さよりも浅く形成された、隣り合う前記第１のトレンチ同士を互いに連通させる第２のトレンチ内に、絶縁膜を介して形成され、隣り合う前記ゲート電極同士を電気的に接続するブリッジ電極と、前記ベース層の表面領域において前記ゲート電極に沿って形成された第１導電型のソース領域と、前記ソース領域上に形成されたソース電極と、前記第１半導体層の裏面に形成されたドレイン電極と、を備えることを特徴とする。
【００２１】
上記第１乃至第３の半導体装置において、前記ブリッジ電極は、前記ゲート電極の長さ方向において、所定のピッチで配置されることが望ましい。
【００２２】
【発明の実施の形態】
（第１の実施の形態）
図１（ａ）は、本発明の第１の実施の形態としてのパワーＭＯＳＦＥＴの一部を示す断面斜視図である。
【００２３】
図１（ｂ）は、図１（ａ）のパワーＭＯＳＦＥＴからソース電極１２及びドレイン電極１３を取り除いた状態を示す断面斜視図である。
【００２４】
図１（ａ）及び図１（ｂ）中、符号ｐは素子ピッチを示す。素子ピッチｐは、例えば４μｍであり、ピッチｐ方向における素子長は例えば２ｍｍである。
【００２５】
図１（ｂ）に示すように、ｎ＋型基板１上にｎ−型エピタキシャル層２が形成され、このｎ−型エピタキシャル層２の表面にはｐ型ベース層３が形成されている。
【００２６】
ｐ型ベース層３の表面から下層のｎ−型エピタキシャル層２の表面に達するトレンチ５ａ及びトレンチ５ｂが形成されている。
【００２７】
トレンチ５ａは、ピッチＰの方向に等間隔に配置され、ピッチＰ方向に垂直な方向で且つ基板面に平行な方向に沿って細長状に複数形成されている。
【００２８】
トレンチ５ｂは、所定の間隔Ｄを隔てて、各トレンチ５ａ間を互いに連通させるものとして形成されている。
【００２９】
トレンチ５ａ及びトレンチ５ｂは、それぞれ同一の深さを有し、同一工程あるいは別工程により形成される。
【００３０】
細長トレンチ５ａの側面及び底面には、例えばシリコン酸化膜によるゲート絶縁膜６ａが形成されている。ゲート絶縁膜６ａの内側には、例えばドープされたポリシリコンによるゲート電極８ａが埋め込み形成されている。
【００３１】
一方、トレンチ５ｂの側面及び底面には、例えばシリコン酸化膜による絶縁膜６ｂが形成されている。絶縁膜６ｂの内側には、隣り合うゲート電極８ａ同士を接続して、ゲート抵抗を小さくするためのブリッジ電極８ｂが埋め込み形成されている。ブリッジ電極８ｂは、例えばドープされたポリシリコンにより形成される。
【００３２】
上述のゲート電極８ａ及びブリッジ電極８ｂは、同一工程あるいは別工程により形成される。
【００３３】
ここで、図１（ｂ）に示すように、ブリッジ電極８ｂの配置ピッチが小さい程、ゲート抵抗は低減される。しかしながら、ブリッジ電極８ｂの配置ピッチを小さく過ぎると、細長のトレンチ５ａの側壁付近に形成されるチャネル領域が小さくなる。つまり、ドレイン電流が小さくなってしまう。よって、ゲート抵抗とドレイン電流との兼ね合いから、ブリッジ電極８ｂのピッチ、すなわち、トレンチ５ｂ間の距離Ｄを決定する。
【００３４】
ｎ−型エピタキシャル層２に達したトレンチ５ｂの下部を囲むように、ｐ型拡散領域７が形成されている。このｐ型拡散領域７は、トレンチ５ｂ内部のブリッジ電極８ｂとｎ−型エピタキシャル層２とが直接向かい合うことを阻止するものである。つまり、ｐ型拡散領域７は、パワーＭＯＳＦＥＴの動作時において、ブリッジ電極８ｂとｎ−型エピタキシャル層２の間で、容量（ゲート−ドレイン間容量）が形成されることを阻止する。このｐ型拡散領域７は、図１（ｂ）に示すように、チャネル領域が形成されるｎ＋型ソース領域１０の下方には形成しないことが好ましい。
【００３５】
ゲート電極８及びブリッジ電極８ｂの露出面上には、層間絶縁膜９が形成されている。
【００３６】
一方、ｐ型ベース層３の表面には、細長のトレンチ５ａに沿って、トレンチ５ａの両側にｎ＋型ソース領域１０が形成されている。
【００３７】
ｐ型ベース層３表面のその他の領域には、ｐ＋型拡散領域１１が形成されている。このｐ＋型拡散領域１１は、ブレークダウン時に生成されたホールが、後述するソース電極１２側に流出する際の抵抗を小さくするものである。
【００３８】
ｐ＋型拡散領域１１、ｎ＋型ソース領域１０及び層間絶縁膜９上には、図１（ａ）に示すように、アルミニウム等の高導電性材料によるソース電極１２が形成されている。
【００３９】
一方、ｎ＋型基板１の下面には、アルミニウム等の高導電性材料によるドレイン電極１３が形成されている。
【００４０】
以上の構成によれば、上述したように、各ゲート電極８ａ間に配設されたブリッジ電極８ｂによってゲート抵抗が小さくされる。また、トレンチ５ｂの下部を囲むように形成されたｐ型拡散領域７によって、容量の形成、つまり、蓄積電荷の増加も阻止される。さらに、図１（ａ）を参照して明らかなように、ブリッジ電極８ｂを形成したことによるオン抵抗Ｒｏｎの増加もない。
【００４１】
よって、オン抵抗（Ｒｏｎ）×ゲート−ドレイン間蓄積電荷量（Ｑｇｄ）を低く抑えた状態で、ゲート抵抗を小さくすることができる。
【００４２】
図２は、図１のパワーＭＯＳＦＥＴにおいて、ターンオフ時におけるスイッチング時間を、従来のパワーＭＯＳＦＥＴと比較して示したグラフ図である。ここで、スイッチング時間とは、ドレイン電圧Ｖｄｓが、０．１Ｖｔ〜０．９Ｖｔまで変化するのに要する時間である。
【００４３】
図２に示すように、本実施の形態によるパワーＭＯＳＦＥＴでは、スイッチング時間は約４ｎｓｅｃ（時間ｔ１）である。これに対し、従来のパワーＭＯＳＦＥＴでは、スイッチング時間は約８ｎｓｅｃである（時間ｔ２）。従って、本実施の形態によるパワーＭＯＳＦＥＴの方が、約４nsec程度（時間ｔ２−時間ｔ１）、スイッチング時間が短い。これは、電荷放電時間が短縮したことに基づく。
【００４４】
より詳しくは、図２において、時間ｔ１は、本実施の形態における電荷放電時間、時間ｔ２は、従来における電荷放電時間を表す。この電荷放電時間の差（ｔ２−ｔ１）が、上述のスイッチング時間の差となって表れている。
【００４５】
このスイッチング時間の短縮により、スイッチング損失は低減されることとなる。より詳しくは以下の通りである。
【００４６】
即ち、電荷放電時間におけるＩｄとＶｄｓとの積が、ターンオフ時におけるスイッチング損失であり、この時間が小さい程、スイッチング損失は小さい。ここで、上述したように、本実施の形態の方が、従来よりも、電荷放電時間がｔ２−２１だけ短い。よって、本実施の形態の方が、スイッチング損失は少なくなる。
【００４７】
以上のように、本実施の形態によれば、各ゲート電極間をブリッジ電極で接続するとともに、ブリッジ電極の下部周辺に容量の形成を防ぐ不純物拡散領域を形成したので、Ｒｏｎ×Ｑｇｄを小さく保ちつつ、ゲート抵抗を下げることができる。よって、ターンオフ時における電荷放電時間、及びターンオン時における電荷蓄積時間は低減され、これにより、スイッチング損失を小さくすることができる。
【００４８】
（第２の実施の形態）
図３は、本発明の第２の実施の形態としてのパワーＭＯＳＦＥＴの一部を示す断面斜視図である。図３中、第１の実施の形態において用いた図１中の部分と同等部分には同一の符号を付してある。
【００４９】
本実施の形態では、第１の実施の形態と異なり、ｐ型ベース層３の表面から形成された細長のトレンチ５ａ及びトレンチ５ｂのいずれもｎ−型エピタキシャル層３に達せず、且つ、細長のトレンチ５ａの下部周辺にｎ型拡散領域１６が形成されている。以下、本実施の形態について詳述する。
【００５０】
図３に示すように、ｎ＋型基板１上には、第１の実施の形態と同様、ｎ−型エピタキシャル層２が形成され、ｎ−型エピタキシャル層２の表面にはｐ型ベース層３が形成されている。このｐ型ベース層３は第１の実施の形態よりも厚く形成されている。
【００５１】
ｐ型ベース層３の表面から内部に向けて、ｐ型ベース層３の深さよりも浅いトレンチ５ａ及びトレンチ５ｂが形成されている。即ち、これらトレンチ５ａ及びトレンチ５ｂは、ｎ−型エピタキシャル層２の表面に達しない。
【００５２】
これらのトレンチ５ａ及び５ｂのうち、トレンチ５ａの下部周辺には、ｎ−型エピタキシャル層２と繋がった状態で、ｎ型拡散領域１６が形成されている。このｎ型拡散領域１６は、ターンオン時において、後述のソース領域１０との間にチャネルを形成する。
【００５３】
トレンチ５ａ及びトレンチ５ｂの内側には、第１の実施の形態と同様、それぞれゲート絶縁膜６ａ及び絶縁膜６ｂが形成され、トレンチ５ａ及びトレンチ５ｂの内部にはゲート電極８ａ及びブリッジ電極８ｂが埋め込まれている。ゲート電極８ａ及びブリッジ電極８ｂ上には層間絶縁膜９が形成されている。ｐ型ベース層３の表面領域には、ｎ＋型ソース領域１０及びｐ＋型拡散領域１１が形成されている。ｎ＋型ソース領域１０、ｐ＋型拡散領域１１及び層間絶縁膜９上にはソース電極（図示せず）が形成され、一方、ｎ＋型基板１の下面にはドレイン電極（図示せず）が形成されている。
【００５４】
以上のように、本実施の形態によれば、トレンチ５ｂがｎ−型エピタキシャル層２に表面に達しないようにしたので、トレンチ５ｂ内に形成されるブリッジ電極８ｂと、ｎ−型エピタキシャル層２とのオーバーラップ、つまりブリッジ電極８ｂ及びｎ−型エピタキシャル層２間の容量の生成を防ぐことができる。よって、Ｒｏｎ×Ｑｇｄを低く保ちつつ、ゲート抵抗を小さくすることができる。
【００５５】
（第３の実施の形態）
図４は、本発明の第３の実施の形態としてのパワーＭＯＳＦＥＴの一部を示す断面斜視図である。図４中、第１の実施の形態において用いた図１中の部分と同等部分には同一の符号を付してある。
【００５６】
本実施の形態が、第１の実施の形態と異なる点は、トレンチ５ｂの側壁に沿って、ｐ型ベース層３中にｐ型拡散領域（反転層生成防止領域）１８を形成した点にある。
【００５７】
即ち、第１の実施の形態では、図１（ｂ）に示すように、ターンオン時において、ブリッジ電極８ｂの側面部及びｐ型ベース層３間の容量に、若干の電荷が蓄積される。この電荷の蓄積は、ゲート−ドレイン間蓄積電荷量（Ｑｇｄ）の上昇に等しい。
【００５８】
そこで、本実施の形態では、ブリッジ電極８ｂとの間で絶縁膜６ｂを挟むようにして反転層生成防止領域１８を形成してある。この反転層生成防止領域１８は、オン時に、絶縁膜６ｂ越しに誘起されるキャリア量を低減する。つまり、反転層生成防止領域１８は、ブリッジ電極８ｂ及びｐ型ベース層３間の容量（蓄積電荷量）を小さくする機能を有する。この反転層生成防止領域１８の不純物濃度が高い程、この効果は高い。
【００５９】
以上のように、本実施の形態によれば、ブリッジ電極８ｂの側面に沿って反転層生成防止領域１８を形成したので、第１の実施の形態よりもさらに低い状態に、Ｒｏｎ×Ｑｇｄを抑えることができる。
【００６０】
（第４の実施の形態）
図５は、本発明の第４の実施の形態としてのパワーＭＯＳＦＥＴの一部を示す断面斜視図である。図５中、第２及び第３の実施の形態において用いた図３及び図４中の部分と同じ部分には同一の符号を付してある。
【００６１】
本実施の形態は、上述した第２及び第３の実施の形態を組み合わせたことを特徴とする。
【００６２】
即ち、本実施の形態では、図５に示すように、細長のトレンチ５ａ及びトレンチ５ｂはいずれもｎ−型エピタキシャル層２の表面に達しない。また、細長のトレンチ５ａの下部周辺にはｎ型拡散領域１６が形成され、トレンチ５ｂの側面部に沿って反転層生成防止領域１８が形成されている。
【００６３】
よって、本実施の形態によれば、より確実に、Ｒｏｎ×Ｑｇｄを低く保ちつつ、ゲート抵抗を低くすることができる。
【００６４】
（第５の実施の形態）
図６は、本発明の第５の実施の形態としてのパワーＭＯＳＦＥＴの一部を示す断面斜視図である。第１の実施の形態において用いた図１中の部分と同じ部分には同一の符号を付してある。
【００６５】
本実施の形態の特徴は、細長のトレンチ５ａがｎ−型エピタキシャル層２の表面に達しており、且つ、細長のトレンチ５ａ同士を連通させるトレンチ５ｂは、ｎ−型エピタキシャル層２の表面に達していないことにある。従って、ブリッジ電極８ｂとｎ−型エピタキシャル層とはオーバーラップせず、ブリッジ電極８ｂとｎ−型エピタキシャル層２との間に容量は形成されない。つまり、ゲート−ドレイン間電荷蓄積量（Ｑｇｄ）は増加しない。
【００６６】
よって、本実施の形態によれば、Ｒｏｎ×Ｑｇｄを低く保ちつつ、ゲート抵抗を低くすることができる。
【００６７】
【発明の効果】
本発明によれば、ゲート電極間をブリッジ電極により接続するとともに、ブリッジ電極の配置に基づく容量の形成を極力阻止するようにしたので、オン抵抗と、ゲート−ドレイン間蓄積電荷量との積を可及的に低く抑えた状態で、ゲート抵抗を低くすることができる。これにより、スイッチング損失を可及的に低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態としてのパワーＭＯＳＦＥＴの一部を示す断面斜視図である。
【図２】第１の実施の形態による効果を従来の場合と比較して示すグラフ図である。
【図３】本発明の第２の実施の形態としてのパワーＭＯＳＦＥＴの一部を示す断面斜視図である。
【図４】本発明の第３の実施の形態としてのパワーＭＯＳＦＥＴの一部を示す断面斜視図である。
【図５】本発明の第４の実施の形態としてのパワーＭＯＳＦＥＴの一部を示す断面斜視図である。
【図６】本発明の第６の実施の形態としてのパワーＭＯＳＦＥＴの一部を示す断面図斜視図である。
【図７】従来のパワーＭＯＳＦＥＴの一部を示す断面斜視図である。
【図８】従来のパワーＭＯＳＦＥＴにおいて、ターンオン時におけるスイッチング損失を説明するためのグラフ図である。
【符号の説明】
１  ｎ＋型基板（第１導電型の第１半導体層）
２  ｎ−型エピタキシャル層（第１の導電型の第２半導体層）
３  ｐ型ベース層（第２導電型のベース層）
５ａ、５ｂ  トレンチ
６ａ  ゲート絶縁膜
６ｂ  絶縁膜
７  ｐ型拡散領域（第２導電型の不純物拡散領域）
８ａ  ゲート電極
８ｂ  ブリッジ電極
９  層間絶縁膜
１０  ｎ＋型ソース領域
１１  ｐ＋型拡散領域
１２  ソース電極
１３  ドレイン電極
１６  ｎ型拡散領域（第１導電型の不純物拡散領域）
１８  反転層生成防止領域（第２導電型の不純物拡散領域）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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