(57)【特許請求の範囲】
【請求項１】
第１および第２の端子と、共通端子と、ショットキー接続構造のゲートを備えた第１および第２のＦＥＴとを有し、前記第１のＦＥＴのドレインを前記第１の端子に接続し、前記第２のＦＥＴのソースを前記第２の端子に接続し、前記第１のＦＥＴのソースと前記第２のＦＥＴのドレインを前記共通端子に接続してなり、
前記第２のＦＥＴのゲートにγの固定電位を印加し、前記第１のＦＥＴのゲートにαもしくはβ（α＜γ＜β）の電位を切り換えて印加することによって、前記第１および第２の端子のいずれか一方のみを前記共通端子と導通させるＳＰＤＴスイッチであって、
前記第１のＦＥＴのピンチオフ電圧Ｖｐ１を
０＞Ｖｐ１＞α−γ
の範囲に設定し、前記第２のＦＥＴのピンチオフ電圧Ｖｐ２を
０＞Ｖｐ２＞γ−β
の範囲に設定してなることを特徴とするＳＰＤＴスイッチ。
【請求項２】
前記第１のＦＥＴに並列に第１のインダクタンス素子を接続し、
前記第２のＦＥＴに並列に第２のインダクタンス素子を接続してなることを特徴とする、請求項１に記載のＳＰＤＴスイッチ。
【請求項３】
前記第１のＦＥＴに直列に第１のインダクタンス素子を接続し、前記直列接続された第１のＦＥＴおよび第１のインダクタンス素子に並列に第１の容量素子を接続し、
前記第２のＦＥＴに直列に第２のインダクタンス素子を接続し、前記直列接続された第２のＦＥＴおよび第２のインダクタンス素子に並列に第２の容量素子を接続してなることを特徴とする、請求項１に記載のＳＰＤＴスイッチ。
【請求項４】
ショットキー接続構造のゲートを備えるとともにピンチオフ電圧Ｖｐ３を
０＞Ｖｐ３＞γ−β
の範囲に設定した第３のＦＥＴと、ショットキー接続構造のゲートを備えるとともにピンチオフ電圧Ｖｐ４を
０＞Ｖｐ４＞α−γ
の範囲に設定した第４のＦＥＴを有し、
前記第３のＦＥＴのドレインを前記第１のＦＥＴのドレインに接続し、前記第３のＦＥＴのソースを第１の接地コンデンサを介して接地し、前記第３のＦＥＴのゲートを前記第２のＦＥＴのゲートに接続し、
前記第４のＦＥＴのドレインを前記第２のＦＥＴのソースに接続し、前記第４のＦＥＴのソースを第２の接地コンデンサを介して接地し、前記第４のＦＥＴのゲートを前記第１のＦＥＴのゲートに接続したことを特徴とする、請求項１または２に記載のＳＰＤＴスイッチ。
【請求項５】
請求項１ないし４のいずれかに記載のＳＰＤＴスイッチを用いたことを特徴とする通信機。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＰＤＴスイッチおよびそれを用いた通信機、特に移動体通信機のアンテナスイッチとして用いられるＳＰＤＴスイッチおよびそれを用いた通信機に関する。
【０００２】
【従来の技術】
近年の移動体通信機の小型化、低コスト化にともなって、アンテナスイッチとして用いられるＳＰＤＴ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｄｕａｌ  Ｔｈｒｏｕｇｈ）スイッチ（３つの端子を持ち、１つの端子に対して残り２つの端子のいずれか一方を接続するスイッチ）においても小型化、低コスト化が求められている。
【０００３】
図７に、従来のＳＰＤＴスイッチとして、特開平９−２３１０１号公報にその基本構成が開示されているＳＰＤＴスイッチの回路図を示す。
【０００４】
図７において、ＳＰＤＴスイッチ１は、第１の端子Ｐ１、第２の端子Ｐ２、共通端子Ｐ３、第１のＦＥＴＱ１、第２のＦＥＴＱ２、第１のインダクタンス素子Ｌ１、第２のインダクタンス素子Ｌ２、抵抗Ｒ１、Ｒ２、Ｒ３、第１の制御端子Ｐ４、第２の制御端子Ｐ５、第３の制御端子Ｐ６から構成されている。ここで、第１のＦＥＴＱ１のソースは第１の端子Ｐ１に接続され、第２のＦＥＴＱ２のソースは第２の端子Ｐ２に接続され、第１のＦＥＴＱ１のドレインと第２のＦＥＴＱ２のドレインは互いに接続されるとともに共通端子Ｐ３に接続されている。また、第１のＦＥＴＱ１のドレイン−ソース間には第１のインダクタンス素子Ｌ１が接続され、第２のＦＥＴＱ２のドレイン−ソース間には第２のインダクタンス素子Ｌ２が接続されている。そして、第１のＦＥＴＱ１のゲートは抵抗Ｒ１を介して第１の制御端子Ｐ４に、第２のＦＥＴＱ２のゲートは抵抗Ｒ２を介して第２の制御端子Ｐ５に、第１のＦＥＴＱ１のドレインおよび第２のＦＥＴＱ２のドレインは抵抗Ｒ３を介して第３の制御端子Ｐ６にそれぞれ接続されている。また、第１のＦＥＴＱ１および第２のＦＥＴＱ２のピンチオフ電圧は、いずれも−０．５Ｖに設定されているものとする。なお、図７において、Ｄはドレインの位置を示している。
【０００５】
このように構成されたＳＰＤＴスイッチ１において、まず、第１の制御端子Ｐ４に０Ｖを、第２の制御端子Ｐ５に−３Ｖを、第３の制御端子Ｐ６に０Ｖを印加する。これによって第１のＦＥＴＱ１のドレイン、ソースの電位は０Ｖとなり、ゲート−ドレイン（ソース）間の電圧が０Ｖとなって第１のＦＥＴＱ１がオン状態となる。一方、第２のＦＥＴＱ２のドレイン、ソースの電位も０Ｖとなり、ゲート−ドレイン（ソース）間は−３Ｖでピンチオフ電圧以下となって第２のＦＥＴＱ２はオフ状態となる。第２のＦＥＴＱ２は、オフ状態においてドレイン−ソース間にオフ容量を持つ。そこで、第２のインダクタンス素子Ｌ２のインダクタンス値を、第２のＦＥＴＱ２のオフ容量と並列共振し、しかもその共振周波数が通過を阻止したい信号の周波数に一致するように設定しておく。これによって第２のＦＥＴＱ２のドレイン−ソース間は、理論的には阻止したい信号の周波数において無限大のインピーダンスを持つようになる。その結果、第１の端子Ｐ１と共通端子Ｐ３は第１のＦＥＴＱ１を介して導通し、第２の端子Ｐ２と共通端子Ｐ３は第２のＦＥＴＱ２のオフ容量と第２のインダクタンス素子Ｌ２との並列共振による無限大のインピーダンスによって遮断される。
【０００６】
一方、第１の制御端子Ｐ４に−３Ｖを、第２の制御端子Ｐ５に０Ｖを、第３の制御端子Ｐ６に０Ｖを印加すると、上記の説明とは全く逆になり、第２の端子Ｐ２と共通端子Ｐ３は第２のＦＥＴＱ２を介して導通し、第１の端子Ｐ１と共通端子Ｐ３は第１のＦＥＴＱ１のオフ容量と第１のインダクタンス素子Ｌ１との並列共振による無限大のインピーダンスによって遮断される。
【０００７】
このように、ＳＰＤＴスイッチ１においては、第１の制御端子Ｐ４と第２の制御端子Ｐ５に印加する電圧を変えることによって、第１の端子Ｐ１と第２の端子Ｐ２のいずれか一方を共通端子Ｐ３と導通させることができる。
【０００８】
【発明が解決しようとする課題】
しかしながら、図７に示したＳＰＤＴスイッチ１においては、第１の制御端子Ｐ４に０Ｖもしくは−３Ｖを印加する時には、同時に第２の制御端子Ｐ５には−３Ｖもしくは０Ｖを印加する必要がある。すなわち、第１の制御端子Ｐ４と第２の制御端子Ｐ５のいずれに対しても０Ｖと−３Ｖの２系統の電位を交互に印加できるようにしておく必要がある。具体的にはその電位を変化させられる２本の制御線を用意したり、あるいは１本の制御線を途中で２つに分岐するとともに、さらにいずれか一方の信号を反転させるような構成を用意する必要がある。
【０００９】
そして、この場合は制御線を引き回すための面積が大きくなったり、ＣＰＵなどの制御ポートが余計に必要となったり、制御信号を反転させるためのロジックが必要となったりして、小型化や低コスト化の妨げになるという問題がある。
【００１０】
本発明は上記の問題点を解決することを目的とするもので、制御が容易で小型化の可能なＳＰＤＴスイッチおよびそれを用いた通信機を提供する。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明のＳＰＤＴスイッチは、第１および第２の端子と、共通端子と、ショットキー接続構造のゲートを備えた第１および第２のＦＥＴとを有し、前記第１のＦＥＴのドレインを前記第１の端子に接続し、前記第２のＦＥＴのソースを前記第２の端子に接続し、前記第１のＦＥＴのソースと前記第２のＦＥＴのドレインを前記共通端子に接続してなり、
前記第２のＦＥＴのゲートにγの固定電位を印加し、前記第１のＦＥＴのゲートにαもしくはβ（α＜γ＜β）の電位を切り換えて印加することによって、前記第１および第２の端子のいずれか一方のみを前記共通端子と導通させるＳＰＤＴスイッチであって、前記第１のＦＥＴのピンチオフ電圧Ｖｐ１を  ０＞Ｖｐ１＞α−γ  の範囲に設定し、前記第２のＦＥＴのピンチオフ電圧Ｖｐ２を  ０＞Ｖｐ２＞γ−β  の範囲に設定してなることを特徴とする。
【００１２】
また、本発明のＳＰＤＴスイッチは、前記第１のＦＥＴに並列に第１のインダクタンス素子を接続し、前記第２のＦＥＴに並列に第２のインダクタンス素子を接続してなることを特徴とする。
【００１３】
また、本発明のＳＰＤＴスイッチは、前記第１のＦＥＴに直列に第１のインダクタンス素子を接続し、前記直列接続された第１のＦＥＴおよび第１のインダクタンス素子に並列に第１の容量素子を接続し、前記第２のＦＥＴに直列に第２のインダクタンス素子を接続し、前記直列接続された第２のＦＥＴおよび第２のインダクタンス素子に並列に第２の容量素子を接続してなることを特徴とする。
【００１４】
また、本発明のＳＰＤＴスイッチは、ショットキー接続構造のゲートを備えるとともにピンチオフ電圧Ｖｐ３を  ０＞Ｖｐ３＞γ−β  の範囲に設定した第３のＦＥＴと、ショットキー接続構造のゲートを備えるとともにピンチオフ電圧Ｖｐ４を  ０＞Ｖｐ４＞α−γ  の範囲に設定した第４のＦＥＴを有し、
前記第３のＦＥＴのドレインを前記第１のＦＥＴのドレインに接続し、前記第３のＦＥＴのソースを第１の接地コンデンサを介して接地し、前記第３のＦＥＴのゲートを前記第２のＦＥＴのゲートに接続し、
前記第４のＦＥＴのドレインを前記第２のＦＥＴのソースに接続し、前記第４のＦＥＴのソースを第２の接地コンデンサを介して接地し、前記第４のＦＥＴのゲートを前記第１のＦＥＴのゲートに接続したことを特徴とする。
【００１５】
また、本発明の通信機は、上記のＳＰＤＴスイッチを用いたことを特徴とする。
【００１６】
このように構成することにより、本発明のＳＰＤＴスイッチにおいては、制御が容易となり、小型化と低コスト化を実現することができる。
【００１７】
また、本発明の通信機においても小型化と低コスト化を図ることができる。
【００１８】
【発明の実施の形態】
図１に、本発明のＳＰＤＴスイッチの一実施例を示す。図１において、図Ｘと同一もしくは同等の部分には同じ記号を付す。
【００１９】
図１において、ＳＰＤＴスイッチ１０は、第１の端子Ｐ１、第２の端子Ｐ２、共通端子Ｐ３、ショットキー接続構造のゲートを備えた第１のＦＥＴＱ３、ショットキー接続構造のゲートを備えた第２のＦＥＴＱ４、コンデンサＣ１、Ｃ２、Ｃ３、第１の制御端子Ｐ７、第２の制御端子Ｐ８から構成されている。ここで、第１のＦＥＴＱ３のドレインはコンデンサＣ１を介して第１の端子Ｐ１に接続され、第２のＦＥＴＱ４のソースはコンデンサＣ２を介して第２の端子Ｐ２に接続され、第１のＦＥＴＱ３のソースと第２のＦＥＴＱ４のドレインは互いに直接接続されるとともにコンデンサＣ３を介して共通端子Ｐ３に接続されている。そして、第１のＦＥＴＱ３のゲートは第１の制御端子Ｐ７に、第２のＦＥＴＱ４のゲートは第２の制御端子Ｐ８にそれぞれ接続されている。なお、コンデンサＣ１、Ｃ２、Ｃ３はいずれも信号周波数において低いインピーダンスを有するカップリングコンデンサである。
【００２０】
このようなＳＰＤＴスイッチ１０を動作させる前提として、まず３つの電位α、β、γを考える。この３つの電位の大小関係は、
α＜γ＜β
とする。さらに、第１のＦＥＴＱ３のピンチオフ電圧Ｖｐ１は
０＞Ｖｐ１＞α−γ
の範囲に、第２のＦＥＴＱ４のピンチオフ電圧Ｖｐ２は
０＞Ｖｐ２＞γ−β
の範囲に設定されているものとする。なお、ここではより具体的にするために、例えば
α＝０Ｖ、γ＝３Ｖ、β＝６Ｖ
に設定する。この場合、第１のＦＥＴＱ３のピンチオフ電圧Ｖｐ１は
０Ｖ＞Ｖｐ１＞−３Ｖ
の範囲、第２のＦＥＴＱ４のピンチオフ電圧Ｖｐ２は
０Ｖ＞Ｖｐ２＞−３Ｖ
の範囲となるので、ここでは
Ｖｐ１＝Ｖｐ２＝−０．５Ｖ
に設定する。
【００２１】
このように構成されたＳＰＤＴスイッチ１０において、まず、第２の制御端子Ｐ８に３Ｖ（γ）を印加する。次に第１の制御端子Ｐ７に０Ｖ（α）を印加する。このとき、第１のＦＥＴＱ３のソースと第２のＦＥＴＱ４のドレインは直結されており、しかも、第１のＦＥＴＱ３のゲートの電位（０Ｖ）よりも第２のＦＥＴＱ４のゲートの電位（３Ｖ）の方が高くなっているため、第１のＦＥＴＱ３のソースおよび第２のＦＥＴＱ４のドレインの電位は第２のＦＥＴＱ４のゲートの電位に等しい３Ｖとなる。また、第１のＦＥＴＱ３のドレインは直流的にオープンなので、そのゲート電位と等しい０Ｖとなる。そして、第２のＦＥＴＱ４のソースも直流的にオープンなので、そのゲート電位と等しい３Ｖとなる。その結果、第１のＦＥＴＱ３においては、ゲート−ソース間電圧が−３Ｖとなる。第１のＦＥＴＱ３はピンチオフ電圧Ｖｐ１＝−０．５Ｖに設定されているため、第１のＦＥＴＱ３はオフ状態となる。一方、第２のＦＥＴＱ４においては、ゲート−ソース（ドレイン）間電圧が０Ｖとなる。第２のＦＥＴＱ４もピンチオフ電圧Ｖｐ２＝−０．５Ｖに設定されているため、第２のＦＥＴＱ４はオン状態となる。この結果、第２の端子Ｐ２と共通端子Ｐ３が信号周波数において導通し、第１の端子Ｐ１と共通端子Ｐ３が信号周波数において遮断する。
【００２２】
第１のＦＥＴＱ３と第２のＦＥＴＱ４の各端子の電位について、より具体的に説明するために、図２に、第１のＦＥＴＱ３と第２のＦＥＴＱ４をダイオードを用いた等価回路で置き換えたものを示す。図２より分かるように、ショットキー接続構造のゲートを備えたＦＥＴは、２つのダイオードのアノードを接続してゲートとし、２つのダイオードのカソードをそれぞれドレインおよびソースとしたものと等価となる。そのため、第１の制御端子Ｐ７に０Ｖを印加し、第２の制御端子Ｐ８に３Ｖを印加すると、第１のＦＥＴＱ３のドレインはゲートと同じ０Ｖに、第２のＦＥＴＱ４のソースもゲートと同じ３Ｖになる。そして、第１のＦＥＴＱ３のソースと第２のＦＥＴＱ４のドレインは、２つのダイオードを介して０Ｖおよび３Ｖに接続されているために、高い方の電位である３Ｖになる。
【００２３】
図１に戻り、上記の場合とは逆に、第１の制御端子Ｐ７に６Ｖ（β）を印加することもできる。このとき、第２の制御端子Ｐ８には３Ｖ（γ）を印加したままである。この状態においては、第２のＦＥＴＱ４のゲートの電位（３Ｖ）よりも第１のＦＥＴＱ３のゲートの電位（６Ｖ）の方が高くなっているため、上記の説明とは逆に、第１のＦＥＴＱ３のドレイン、ソースおよび第２のＦＥＴＱ４のドレインの電位は第１のＦＥＴＱ３のゲートの電位に等しい６Ｖになる。なお、第２のＦＥＴＱ４のソースの電位は、そのゲートの電位に等しい３Ｖのままである。その結果、第１のＦＥＴＱ３においては、ゲート−ソース（ドレイン）間電圧が０Ｖとなる。第１のＦＥＴＱ３はピンチオフ電圧Ｖｐ１＝−０．５Ｖに設定されているため、第１のＦＥＴＱ３はオン状態となる。一方、第２のＦＥＴＱ４においては、ゲート−ドレイン間電圧が−３Ｖとなる。第２のＦＥＴＱ４はピンチオフ電圧Ｖｐ２＝−０．５Ｖに設定されているため、第２のＦＥＴＱ４はオフ状態となる。この結果、上記の場合とは逆に、第１の端子Ｐ１と共通端子Ｐ３が信号周波数において導通し、第２の端子Ｐ２と共通端子Ｐ３が信号周波数において遮断する。
【００２４】
このように、ＳＰＤＴスイッチ１０においては、第２の制御端子Ｐ８に印加する電位を３Ｖ（γ）に固定した状態で、第１の制御端子Ｐ７に印加する電位を０Ｖ（α）もしくは６Ｖ（β）に切り換えることによって、第１の端子Ｐ１と第２の端子Ｐ２のいずれか一方を共通端子に導通させることができる。
【００２５】
その結果、ＳＰＤＴスイッチ１０においては、切換制御に関しては１つの制御端子に印加する電圧を切り換えるだけでよくなり、２つの制御端子に電圧を切り換えて印加しなければならない従来のＳＰＤＴスイッチに比べて、制御線を引き回すための面積を小さくすることができ、ＣＰＵなどの制御ポートも１つで済み、しかも制御信号を反転させるためのロジックが必要になるということもなくなるため、ＳＰＤＴスイッチの制御が容易になり、さらに小型化や低コスト化を実現することができる。
【００２６】
ところで、ＳＰＤＴスイッチ１０において、第１のＦＥＴＱ３や第２のＦＥＴＱ４は、オフの時にドレイン−ソース間に小さいながらもオフ容量を持つ。そのため、第１のＦＥＴＱ３や第２のＦＥＴＱ４がオフの時にも、このオフ容量を介して微小な信号が流れることが考えられ、アイソレーションの劣化の原因になる。
【００２７】
そこで、図３に、本発明のＳＰＤＴスイッチの別の実施例を示す。図３において、図１と同一もしくは同等の部分には同じ記号を付し、その説明を省略する。
【００２８】
図３において、ＳＰＤＴスイッチ２０は、第１のＦＥＴＱ３のドレイン−ソース間に第１のインダクタンス素子Ｌ３が接続され、第２のＦＥＴＱ４のドレイン−ソース間に第２のインダクタンス素子Ｌ４が接続されている。そして、第１のインダクタンス素子Ｌ３のインダクタンス値は、第１のＦＥＴＱ３のオフ容量と並列共振し、その共振周波数が通過を阻止したい信号の周波数に一致するように設定してある。また、第２のインダクタンス素子Ｌ４のインダクタンス値は、第２のＦＥＴＱ４のオフ容量と並列共振し、その共振周波数が通過を阻止したい信号の周波数に一致するように設定してある。
【００２９】
このように構成することによって、ＳＰＤＴスイッチ２０においては、第１のＦＥＴＱ３がオンの時には、第１の端子Ｐ１と共通端子Ｐ３は第１のＦＥＴＱ３を介して接続し、第２の端子Ｐ２と共通端子Ｐ３は第２のＦＥＴＱ４のオフ容量と第２のインダクタンス素子Ｌ４との並列共振のインピーダンスを介して接続する。
【００３０】
一方、第２のＦＥＴＱ４がオンの時には、第２の端子Ｐ２と共通端子Ｐ３は第２のＦＥＴＱ４を介して接続し、第１の端子Ｐ２と共通端子Ｐ３は第１のＦＥＴＱ３のオフ容量と第１のインダクタンス素子Ｌ３との並列共振のインピーダンスを介して接続する。
【００３１】
このとき、ＦＥＴのオン時のインピーダンスは非常に小さく、逆にＦＥＴのオフ容量とインダクタンス素子との並列共振のインピーダンスはほぼ無限大となる。したがって、ＳＰＤＴスイッチ２０においては、第１の端子Ｐ１および第２の端子Ｐ２と共通端子Ｐ３とは、オン時には第１もしくは第２のＦＥＴを介して導通し、オフ時にはＦＥＴのオフ容量とインダクタンス素子との並列共振による無限大のインピーダンスによって遮断される。そのため、第１もしくは第２のＦＥＴのオフ容量を介して信号が漏れることによるアイソレーションの劣化を防止することができる。
【００３２】
上記に示したＳＰＤＴスイッチ１０や２０においては、オン時には第１もしくは第２のＦＥＴのドレイン−ソース間をそのまま信号が通過する。しかしながら、ＦＥＴはオン時においてもドレイン−ソース間に微小な抵抗を持つため、これが信号の損失の原因になる。
【００３３】
そこで、図４に、本発明のＳＰＤＴスイッチのさらに別の実施例を示す。図４において、図１と同一もしくは同等の部分には同じ記号を付し、その説明を省略する。
【００３４】
図４において、ＳＰＤＴスイッチ３０は、第１のＦＥＴＱ３のソースに直列に第１のインダクタンス素子Ｌ５が接続され、第２のＦＥＴＱ４のドレインに直列に第２のインダクタンス素子Ｌ６が接続されている。また、直列接続された第１のＦＥＴＱ３および第１のインダクタンス素子Ｌ５に並列に第１の容量素子Ｃ４が接続され、直列接続された第２のＦＥＴＱ４および第２のインダクタンス素子Ｌ６に並列に第２の容量素子Ｃ５が接続されている。そして、第１のインダクタンス素子Ｌ５のインダクタンス値は、第１のＦＥＴＱ３のオフ容量と直列共振し、その共振周波数が通過させたい信号の周波数に一致するように設定してある。また、第１の容量素子Ｃ４の容量値は、第１のＦＥＴＱ３のオフ容量と一致し、第１のインダクタンス素子Ｌ５と並列共振して、その共振周波数が通過を阻止したい信号の周波数に一致するように設定してある。また、第２のインダクタンス素子Ｌ４のインダクタンス値は、第２のＦＥＴＱ４のオフ容量と直列共振し、その共振周波数が通過を阻止したい信号の周波数に一致するように設定してある。また、第２の容量素子Ｃ５の容量値は、第２のＦＥＴＱ４のオフ容量と一致し、第２のインダクタンス素子Ｌ６と並列共振して、その共振周波数が通過を阻止したい信号の周波数に一致するように設定してある。
【００３５】
このように構成することによって、ＳＰＤＴスイッチ３０においては、第１のＦＥＴＱ３がオンの時には、第１の端子Ｐ１と共通端子Ｐ３は第１の容量素子Ｃ４と第１のインダクタンス素子Ｌ５との並列共振のインピーダンスを介して接続し、第２の端子Ｐ２と共通端子Ｐ３は第２のＦＥＴＱ４のオフ容量と第２のインダクタンス素子Ｌ６との直列共振のインピーダンスを介して接続する。
【００３６】
一方、第２のＦＥＴＱ４がオンの時には、第１の端子Ｐ１と共通端子Ｐ３は第１のＦＥＴＱ３のオフ容量と第１のインダクタンス素子Ｌ５との直列共振のインピーダンスを介して接続し、第２の端子Ｐ２と共通端子Ｐ３は第２の容量素子Ｃ５と第２のインダクタンス素子Ｌ６との並列共振のインピーダンスを介して接続する。
【００３７】
このとき、ＦＥＴのオフ容量とインダクタンス素子との直列共振のインピーダンスはほとんど０になり、逆に容量素子とインダクタンス素子との並列共振のインピーダンスはほぼ無限大となる。したがって、ＳＰＤＴスイッチ３０においては、上記のＳＰＤＴスイッチ１０や２０とは異なり、ＦＥＴがオフの時に、そのオフ容量と直列に接続されたインダクタンス素子との直列共振のインピーダンスによって導通し、逆にＦＥＴがオンの時に、そのオフ容量と同じ容量値に設定された容量素子とインダクタンス素子との並列共振のインピーダンスによって遮断することができる。そして、導通時のインピーダンスがＦＥＴのオフ容量とインダクタンス素子との直列共振を利用することによってほとんど０になるため、導通時の損失をより小さくし、低損失化を図ることができる。
【００３８】
図５に、本発明のＳＰＤＴスイッチのさらに別の実施例を示す。図５において、図１と同一もしくは同等の部分には同じ記号を付し、その説明を省略する。
【００３９】
図５において、ＳＰＤＴスイッチ４０は、ＳＰＤＴスイッチ１０の構成に加えてショットキー接続構造のゲートを備えた第３のＦＥＴＱ５と、ショットキー接続構造のゲートを備えた第４のＦＥＴＱ６と、第１の接地コンデンサＣ６と、第２の接地コンデンサＣ７から構成されている。ここで、第３のＦＥＴＱ５のドレインは第１のＦＥＴＱ３のドレインに接続され、ソースは第１の接地コンデンサＣ６を介して接地され、ゲートは第２のＦＥＴＱ４のゲートに接続されている。また、第４のＦＥＴＱ６のドレインは第２のＦＥＴＱ４のソースに接続され、ソースは第２の接地コンデンサＣ７を介して接地され、ゲートは第１のＦＥＴＱ３のゲートに接続されている。さらに、第３のＦＥＴＱ５のピンチオフ電圧Ｖｐ３は第２のＦＥＴＱ４のピンチオフ電圧と同様に
０＞Ｖｐ３＞γ−β
の範囲に、第４のＦＥＴＱ６のピンチオフ電圧Ｖｐ４は第１のＦＥＴＱ３のピンチオフ電圧と同様に
０＞Ｖｐ４＞α−γ
の範囲に設定されている。ここでは、ＳＰＤＴスイッチ１０における第１のＦＥＴＱ３および第２のＦＥＴＱ４に合わせて、
Ｖｐ３＝Ｖｐ４＝−０．５Ｖ
に設定する。なお、第１の接地コンデンサＣ６と第２の接地コンデンサＣ７は、いずれも信号周波数において低いインピーダンスを有するカップリングコンデンサである。
【００４０】
このように構成されたＳＰＤＴスイッチ４０において、まず第２の制御端子Ｐ８に３Ｖ（γ）が印加され、第１の制御端子Ｐ７に０Ｖ（α）が印加されると、第１のＦＥＴＱ３はゲートが０Ｖ、ドレインが３Ｖ、ソースが３Ｖとなりオフ状態となる。また、第２のＦＥＴＱ４は、ゲートが３Ｖ、ドレインが３Ｖ、ソースも３Ｖとなりオン状態となる。また、第３のＦＥＴＱ５は、ゲートが３Ｖ、ドレインが３Ｖ、ソースが３Ｖとなりオン状態となる。そして、第４のＦＥＴＱ６は、ゲートが０Ｖ、ドレインが３Ｖ、ソースが０Ｖとなりオフ状態となる。すなわち、第１のＦＥＴＱ３と第４のＦＥＴＱ６がオフ状態となり、第２のＦＥＴＱ４と第３のＦＥＴＱ５がオン状態となる。この場合、第２の端子Ｐ２と共通端子Ｐ３が第２のＦＥＴＱ４を介して導通し、第１の端子Ｐ１と共通端子Ｐ３は第１のＦＥＴＱ３によって遮断される。さらに、第３のＦＥＴＱ５が導通することによって第３のＦＥＴＱ５のドレイン、すなわち第１のＦＥＴＱ３のドレインが高周波的に接地される。これによって、第１のＦＥＴＱ３のオフ容量を介して第１の端子Ｐ１と共通端子Ｐ３の間に信号が流れるのを阻止し、アイソレーションを良くすることができる。
【００４１】
一方、第２の制御端子Ｐ８に３Ｖ（γ）が印加され、第１の制御端子Ｐ７に６Ｖ（β）が印加されると、第１のＦＥＴＱ３はゲートが６Ｖ、ドレインが６Ｖ、ソースが６Ｖとなりオン状態となる。また、第２のＦＥＴＱ４は、ゲートが３Ｖ、ドレインが６Ｖ、ソースも６Ｖとなりオフ状態となる。また、第３のＦＥＴＱ５は、ゲートが３Ｖ、ドレインが６Ｖ、ソースが３Ｖとなりオフ状態となる。そして、第４のＦＥＴＱ６は、ゲートが６Ｖ、ドレインが６Ｖ、ソースが６Ｖとなりオン状態となる。すなわち、第１のＦＥＴＱ３と第４のＦＥＴＱ６がオン状態となり、第２のＦＥＴＱ４と第３のＦＥＴＱ５がオフ状態となる。この場合、第１の端子Ｐ１と共通端子Ｐ３が第１のＦＥＴＱ３を介して導通し、第２の端子Ｐ２と共通端子Ｐ３は第２のＦＥＴＱ４によって遮断される。さらに、第４のＦＥＴＱ６が導通することによって第４のＦＥＴＱ６のドレイン、すなわち第２のＦＥＴＱ４のドレインが高周波的に接地される。これによって、第２のＦＥＴＱ４のオフ容量を介して第２の端子Ｐ２と共通端子Ｐ３の間に信号が流れるのを阻止し、アイソレーションを良くすることができる。
【００４２】
このように、ＳＰＤＴスイッチ４０においては、アイソレーションを改善することができる。
【００４３】
なお、一般に、ショットキー接続構造のゲートを備えたＦＥＴにおいてはドレインとソースはゲートに対してほぼ対称な構造となっていて、ドレインをソースとして、ソースをドレインとして用いることもできる。そのため、上記の各実施例においても、各ＦＥＴのドレインとソースの接続関係は固定されるものではなく、ドレインとソースを入れ替える構成としても構わず、同様の作用効果が得られるものである。したがって、本願発明においてはＦＥＴのドレインとソースの接続関係に関しては特許請求の範囲や実施例には限定されないものである。
【００４４】
また、ＦＥＴのドレインとソースを入れ換えても構わないことからも分かるように、第２の制御端子の固定電位を印加して第１の制御端子に２つの電位を切り換えて印加する構成に限られるものではなく、第１の制御端子の固定電位を印加して第２の制御端子に２つの電位を切り換えて印加する構成であっても構わないもので、全く同様の作用効果を奏するものである。
【００４５】
また、上記の各実施例を見て分かるように、第１の制御端子と第２の制御端子のいずれもＦＥＴのゲートに接続されており、電流を消費しない。そこで、各ＦＥＴに印加する電圧としては、２つ以上の直流電源を直列接続して、α、γ、βのそれぞれの電位を得られるようにする以外に、β以上の電圧を有する直流電源から抵抗分割でα、γ、βのそれぞれの電位を得る方法でも構わないものである。
【００４６】
図６に、本発明の通信機の一実施例のブロック図を示す。図６において、通信機５０はアンテナ５１と、図１に示したＳＰＤＴスイッチ１０と、送信回路５２と、受信回路５３と、制御回路５４から構成されている。ここで、アンテナ５１はアンテナスイッチとして用いられているＳＰＤＴスイッチ１０の共通端子Ｐ３に接続され、ＳＰＤＴスイッチ１０の第１の端子Ｐ１は送信回路５２に、第２の端子Ｐ２は受信回路５３にそれぞれ接続されている。そして、送信回路５２と受信回路５３はそれぞれ制御回路５４に接続され、制御回路５４はＳＰＤＴスイッチ１０の第１の制御端子Ｐ７に接続されている。なお、図示は省略しているが、ＳＰＤＴスイッチ１０の第２の制御端子Ｐ８には小弟の固定電位が印加されている。
【００４７】
このように構成された通信機５０において、制御回路５４がＳＰＤＴスイッチ１０の第１の制御端子Ｐ７に印加する電位を切換制御することによって、アンテナ５１と送信回路５２を接続して送信状態にしたり、アンテナ５１と受信回路５３を接続して受信状態にしたりすることができる。
【００４８】
そして、アンテナスイッチとして本発明のＳＰＤＴスイッチ１０を用いることによって、通信機５０の小型化、低コスト化を図ることができる。
【００４９】
なお、通信機においては一般的に、送信する信号の電力に比較して受信する信号の電力の方が低い。そのため、このような通信機のアンテナスイッチとして用いられるＳＰＤＴスイッチにおいては、オン時に送信信号の通過するＦＥＴの電力耐圧を、オン時に受信信号が通過するＦＥＴの電力耐圧より大きく設定する。これによって、ＳＰＤＴスイッチのオーバースペックを防止し、さらなる低コスト化を図ることができる。
【００５０】
なお、図６においてはＳＰＤＴスイッチ１０を用いて通信機５０を構成したが、図３ないし図５に示したＳＰＤＴスイッチ２０，３０、４０を用いて通信機を構成しても構わないもので、同様の作用効果に加えて、アイソレーションの改善や低損失化や低消費電力化を図ることもできるものである。
【００５１】
【発明の効果】
本発明のＳＰＤＴスイッチによれば、第１および第２の端子と、共通端子と、ショットキー接続構造のゲートを備えた第１および第２のＦＥＴとを有し、第１のＦＥＴのドレインを第１の端子に接続し、第２のＦＥＴのソースを第２の端子に接続し、第１のＦＥＴのソースと第２のＦＥＴのドレインを共通端子に接続し、第１のＦＥＴのピンチオフ電圧Ｖｐ１を  ０＞Ｖｐ１＞α−γ  の範囲に設定し、第２のＦＥＴのピンチオフ電圧Ｖｐ２を  ０＞Ｖｐ２＞γ−β  の範囲に設定し、第２のＦＥＴのゲートにγの固定電位を印加し、第１のＦＥＴのゲートにαもしくはβ（α＜γ＜β）の電位を切り換えて印加することによって、第１および第２の端子のいずれか一方のみを前記共通端子と導通させることによって、小型化と低コスト化を実現することができる。
【００５２】
また、第１のＦＥＴに並列に第１のインダクタンス素子を接続し、第２のＦＥＴに並列に第２のインダクタンス素子を接続することによって、上記の効果に加えて遮断時のアイソレーションを改善することができる。
【００５３】
また、第１のＦＥＴに直列に第１のインダクタンス素子を接続し、直列接続された第１のＦＥＴおよび第１のインダクタンス素子に並列に第１の容量素子を接続し、第２のＦＥＴに直列に第２のインダクタンス素子を接続し、直列接続された第２のＦＥＴおよび第２のインダクタンス素子に並列に第２の容量素子を接続することによって、上記の効果に加えて導通時の損失を小さくすることができる。
【００５４】
また、ショットキー接続構造のゲートを備えるとともにピンチオフ電圧Ｖｐ３を  ０＞Ｖｐ３＞γ−β  の範囲に設定した第３のＦＥＴと、ショットキー接続構造のゲートを備えるとともにピンチオフ電圧Ｖｐ４を  ０＞Ｖｐ４＞α−γ  の範囲に設定した第４のＦＥＴを有し、第３のＦＥＴのドレインを第１のＦＥＴのドレインに接続し、ソースを第１の接地コンデンサを介して接地し、ゲートを前記第２のＦＥＴのゲートに接続し、第４のＦＥＴのドレインを第２のＦＥＴのソースに接続し、ソースを第２の接地コンデンサを介して接地し、ゲートを第１のＦＥＴのゲートに接続することによって、遮断時のアイソレーションをさらに良くすることができる。
【００５５】
そして、本発明の通信機によれば、本発明のＳＰＤＴスイッチを用いることによって、通信機の小型化、低コスト化、低損失化、低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】本発明のＳＰＤＳＴスイッチの一実施例を示す回路図である。
【図２】図１のＳＰＤＴスイッチの等価回路を示す回路図である
【図３】本発明のＳＰＤＴスイッチの別の実施例を示す回路図である。
【図４】本発明のＳＰＤＴスイッチのさらに別の実施例を示す回路図である。
【図５】本発明のＳＰＤＴスイッチのさらに別の実施例を示す回路図である。
【図６】本発明の通信機の一実施例を示すブロック図である。
【図７】従来のＳＰＤＴスイッチを示す回路図である。
【符号の説明】
１０、２０、３０、４０…ＳＰＤＴスイッチ
５０…通信機
Ｐ１…第１の端子
Ｐ２…第２の端子
Ｐ３…共通端子
Ｐ７…第１の制御端子
Ｐ８…第２の制御端子
Ｑ３…第１のＦＥＴ
Ｑ４…第２のＦＥＴ
Ｑ５…第３のＦＥＴ
Ｑ６…第４のＦＥＴ
Ｃ１、Ｃ２、Ｃ３…コンデンサ
Ｃ４…第１の容量素子
Ｃ５…第２の容量素子
Ｃ６…第１の接地コンデンサ
Ｃ７…第２の接地コンデンサ
Ｌ３、Ｌ５…第１のインダクタンス素子
Ｌ４、Ｌ６…第２のインダクタンス素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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