(57)【特許請求の範囲】
【請求項１】
放電空間を形成する一対の基板間に複数の表示電極とそれらの表示電極と交差する複数のアドレス電極とを備え、隣接する表示電極間に面放電による表示ラインが設定されるとともに、表示ラインとアドレス電極との交差部にセルが設定され、点灯すべきセルを選択するためのアドレス放電を発生させる際に、隣り合う２行の表示ラインで一本の表示電極がスキャン電極として共用される電極構造を有するプラズマディスプレイパネルの駆動方法であって、
一本のスキャン電極が共用される２行の表示ラインの内、一方側の第１の表示ラインに属するスキャン電極とその一方に隣接する表示電極との間ではアドレス期間における放電が発生しない電圧値の電荷状態とし、他方側の第２の表示ラインをアドレス放電が可能な電圧値の電荷状態にした上で、第２の表示ラインにアドレス放電を発生させ、次に、第２の表示ラインに属するスキャン電極とその他方に隣接する表示電極との間ではアドレス期間における放電が発生しない電圧値の電荷状態とし、第１の表示ラインをアドレス放電が可能な電圧値の電荷状態にした上で、第１の表示ラインにアドレス放電を発生させ、その後、第１および第２の表示ラインで同時に面放電を発生させることでプログレッシブ表示を行うことを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２】
放電空間を形成する一対の基板間に複数の表示電極とそれらの表示電極と交差する複数のアドレス電極とを備え、隣接する表示電極間に面放電による表示ラインが設定されるとともに、表示ラインとアドレス電極との交差部にセルが設定され、点灯すべきセルを選択するためのアドレス放電を発生させる際に、隣り合う２行の表示ラインで一本の表示電極がスキャン電極として共用される電極構造を有するプラズマディスプレイパネルの駆動方法であって、
１フレームを複数のサブフレームで構成するとともに、各サブフレームに、表示電極を一本おきにスキャン電極として用いてスキャン電極とアドレス電極間でアドレス放電を発生させるアドレス期間と、表示電極間で面放電を発生させる表示期間とを設定し、
スキャン電極として用いない表示電極を、それらの表示電極のみに注目して数えた配列順位が奇数であるか偶数であるかによって第１組と第２組に分類し、
アドレス期間の前半に、第１組と第２組の内の一方の表示電極を使用する表示ラインに属するスキャン電極とその一方に隣接する表示電極との間ではアドレス期間における放電が発生しない電圧値の電荷状態とし、他方の表示電極を使用する表示ラインをアドレス放電が可能な電圧値の電荷状態にした後で、他方の表示電極を使用する表示ラインのみ順次アドレス放電を発生させ、引き続く
アドレス期間の後半に、第１組と第２組の内の他方の表示電極を使用する表示ラインに属するスキャン電極とその他方に隣接する表示電極との間ではアドレス期間における放電が発生しない電圧値の電荷状態とし、一方の表示電極を使用する表示ラインをアドレス放電が可能な電圧値の電荷状態にした後で、一方の表示電極を使用する表示ラインのみ順次アドレス放電を発生させ、
その後、表示期間に全ての表示ラインで同時に面放電を発生させることでプログレッシブ表示を行うことを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項３】
放電空間を形成する一対の基板間に複数の表示電極とそれらの表示電極と交差する複数のアドレス電極とを備え、隣接する表示電極間に面放電による表示ラインが設定されるとともに、表示ラインとアドレス電極との交差部にセルが設定され、点灯すべきセルを選択するためのアドレス放電を発生させる際に、隣り合う２行の表示ラインで一本の表示電極がスキャン電極として共用される電極構造を有するプラズマディスプレイパネルの駆動方法であって、
１フレームを複数のサブフレームで構成するとともに、各サブフレームに、表示電極を一本おきにスキャン電極として用いてスキャン電極とアドレス電極間でアドレス放電を発生させるアドレス期間と、表示電極間で面放電を発生させる表示期間とを設定し、
スキャン電極として用いない表示電極を、それらの表示電極のみに注目して数えた配列順位が奇数であるか偶数であるかによって第１組と第２組に分類し、
前記アドレス期間を、各スキャン電極とその一方に隣接する第１組の表示電極との間に構成される奇数表示ラインをアドレスする前半または後半の奇数アドレス期間と各スキャン電極とその他方に隣接する第２組の表示電極との間に構成される偶数表示ラインをアドレスする後半または前半の偶数アドレス期間に分け、前記前半および後半の各アドレス期間ではスキャン電極の順次走査に先立って奇数と偶数表示ラインの電極間に形成された電荷状態を互いに異なる電圧値の電荷状態に調整する電圧を印加し、前記前半および後半のアドレス期間の終了後の表示期間に全ての表示ラインで面放電を発生させてサブフレームの表示を行うことを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項４】
各サブフレームの前半の奇数または偶数アドレス期間のアドレス走査に先立って行われる電荷状態の調整が、前回のサブフレームの表示期間に点灯したセルの壁電荷を、スキャン電極とアドレス電極との間でアドレス放電が可能でかつ表示電極間で面放電が発生しない電圧値の電荷状態に調整することを特徴とする請求項３記載のプラズマディスプレイパネルの駆動方法。
【請求項５】
各サブフレームの後半の奇数または偶数アドレス期間のアドレス走査に先立って行われる電荷状態の調整が、スキャン電極上の壁電荷の極性を反転させることを特徴とする請求項３または４記載のプラズマディスプレイパネルの駆動方法。
【請求項６】
各サブフレームの前半または後半の奇数または偶数アドレス期間のアドレス走査に先立って、アドレス電極とスキャン電極との間にアドレス放電を起こす電圧パルスと同極性の電圧パルスを印加することで、全ての表示ラインをアドレス放電が発生しない電圧値の電荷状態にすることを特徴とする請求項３記載のプラズマディスプレイパネルの駆動方法。
【請求項７】
１フレームの期間に、アドレス期間の前半で第１組の表示電極を共用する奇数表示ラインのアドレス放電を発生させた後、アドレス期間の後半で第２組の表示電極を共用する偶数表示ラインのアドレス放電を発生させるサブフレームと、アドレス期間の前半で第２組の表示電極を共用する偶数表示ラインのアドレス放電を発生させた後、アドレス期間の後半で第１組の表示電極を共用する奇数表示ラインのアドレス放電を発生させるサブフレームとを、交互に繰り返すことを特徴とする請求項３記載のプラズマディスプレイパネルの駆動方法。
【請求項８】
１フレームの期間に、前回のサブフレームで表示放電を行ったセルのみにアドレス放電を発生させるサブフレームが含まれることを特徴とする請求項３記載のプラズマディスプレイパネルの駆動方法。
【請求項９】
１フレームの期間に、電荷を形成するためにアドレス放電を発生させるサブフレームと、電荷を消去するためにアドレス放電を発生させるサブフレームとが混在することを特徴とする請求項３記載のプラズマディスプレイパネルの駆動方法。
【請求項１０】
電荷を形成するために発生させるアドレス放電の印加電圧と、電荷を消去するために発生させるアドレス放電の印加電圧との値が、異なることを特徴とする請求項９記載のプラズマディスプレイパネルの駆動方法。
【請求項１１】
表面を誘電体層で被覆されて行方向に延びるスキャン電極と表示電極とを交互に配置し、各スキャン電極とその一方側に隣接する第１組の表示電極との間に奇数表示ラインを構成すると共に、各スキャン電極とその他方側に隣接する第２組の表示電極との間に偶数表示ラインを構成し、かつそれら行方向の電極と交差して列方向に延びるアドレス電極を配置してそれらの交差部に放電セルを構成してなるプラズマディスプレイパネルにおいて、
奇数表示ラインのアドレス走査に先立って、各スキャン電極と第２組の表示電極との間に、スキャン電極の偶数表示ライン側誘電体層表面に蓄積された電荷を、アドレス走査に際してスキャン電極とアドレス電極との間に加えられるアドレシング電圧での当該偶数表示ライン側におけるアドレス放電を阻止するよう奇数表示ライン側誘電体層表面に蓄積された電荷の電圧とは異なる値の電圧の電荷状態に調整する電圧を印加するリセット工程を加え、
偶数表示ラインのアドレス走査に先立って、各スキャン電極と第１組の表示電極との間に、スキャン電極の奇数表示ライン側誘電体層表面に蓄積された電荷を、アドレス走査に際してスキャン電極とアドレス電極との間に加えられるアドレシング電圧での当該奇数表示ライン側におけるアドレス放電を阻止するよう偶数表示ライン側誘電体層表面に蓄積された電荷の電圧とは異なる値の電圧の電荷状態に調整する電圧を印加するリセット工程を加え、
かつ上記いずれか一方のアドレス走査を前半アドレスとした時、後半アドレスに先立つリセット工程で印加される電圧は前半アドレスでスキャン電極の奇数または偶数表示ライン側の誘電体層上に先に形成された電荷パターンを消失しない極性を有し、
上記前半と後半のアドレス走査を個別に行った後、奇数表示ラインと偶数表示ラインで同時に面放電を発生させて表示を行うようにしたことを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項１２】
表面を誘電体層で被覆されて行方向に延びるスキャン電極と表示電極とを交互に配置し、各スキャン電極とその一方側に隣接する第１組の表示電極との間に奇数表示ラインを構成すると共に、各スキャン電極とその他方側に隣接する第２組の表示電極との間に偶数表示ラインを構成し、かつそれら行方向の電極と交差して列方向に延びるアドレス電極を配置してそれらの交差部に放電セルを構成してなるプラズマディスプレイパネルにおいて、
奇数表示ラインのアドレス走査に先立って、各スキャン電極と第１組の表示電極との間に、スキャン電極の奇数表示ライン側誘電体層表面に蓄積された電荷を、アドレス走査に際してスキャン電極とアドレス電極との間に加えられるアドレシング電圧に加算されて当該奇数表示ラインでアドレス放電を発生するよう、偶数表示ライン側誘電体層表面の電荷の電圧とは異なる値の電圧の電荷状態に調整する電圧を印加するリセット工程を加え、
偶数表示ラインのアドレス走査に先立って、各スキャン電極と第２組の表示電極との間に、スキャン電極の偶数表示ライン側誘電体層表面に蓄積された電荷を、アドレス走査に際してスキャン電極とアドレス電極との間に加えられるアドレシング電圧に加算されて当該偶数表示ライン側でアドレス放電を発生するよう、奇数表示ライン側誘電体層表面の電荷の電圧とは異なる値の電圧の電荷状態に調整する電圧を印加するリセット工程を加え、
かつ上記いずれか一方のアドレス走査を前半アドレスとした時、後半アドレスに先立つリセット工程で印加される電圧は前半アドレスでスキャン電極の奇数または偶数表示ライン側の誘電体層上に先に形成された電荷パターンを消失しない極性を有し、
上記前半と後半のアドレス走査を個別に行った後、奇数表示ラインと偶数表示ラインで同時に面放電を発生させて表示を行うようにしたことを特徴とするプラズマディスプレイパネルの駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プラズマディスプレイパネル（ＰＤＰ）の駆動方法に関し、さらに詳しくは、一対の基板間に複数の表示電極が隣接する電極との間で面放電を生じるように配置され、それらの表示電極と交差する方向に複数のアドレス電極（信号電極）が配置されたパネル構造を有するプラズマディスプレイパネルの駆動方法に関する。
【０００２】
【従来の技術】
上述のようなＰＤＰでは、複数の表示電極は画面の列方向に等間隔に配置されており、隣合う表示電極間が全て面放電可能な表示ラインとなる。そして、表示電極と交差する複数のアドレス電極は画面の行方向に配置され、表示ラインとアドレス電極との交差部がセル領域（単位発光領域）となる。
【０００３】
ところで、一般に、面放電型のＰＤＰでは、２本の表示電極で面放電のための電極対を構成する。このため、上述の構造のＰＤＰでは、隣り合う２行の表示ラインに一本の表示電極がスキャン電極として共用されることになる。つまり、点灯すべきセルを選択するためのアドレス放電を発生させる際に、奇数行の表示ラインと偶数行の表示ラインとで一本のスキャン電極が共用される。したがって、一般に表示形式はインタレース形式となる。なお、この表示電極が等間隔に配置された構造のＰＤＰを、この明細書では、ＡＬｉＳ（Alternate Lighting of Surfaces）構造のＰＤＰと呼ぶ。
【０００４】
【発明が解決しようとする課題】
上述のＡＬｉＳ構造のＰＤＰは、表示ライン毎に一対の表示電極を配置した構造のＰＤＰよりも、少ない表示電極数で同じセル数を確保でき、セルの高密度化に適しているという構造上のメリットを有する。しかしながら、インタレース形式は、表示ラインを線順次で表示する、いわゆるプログレッシブ形式に比べ、表示品位の点で劣る。このため、このＡＬｉＳ構造のＰＤＰを用いたプログレッシブ形式の駆動が種々提案されている。
【０００５】
このＡＬｉＳ構造のＰＤＰでは、上述したように、点灯セルの選択のために表示電極をスキャン電極として用いてスキャンパルスを印加する際、表示電極に対して一本おきにスキャンパルスを印加する。このように、一本のスキャン電極が２行の表示ラインで共用されるので、この２行の表示ラインを独立に選択する手法が必要である。
【０００６】
この手法としては、特開２０００−１８１４０２号公報に記載のような方法が知られている。この方法では、表示電極にスキャンパルスを印加する前に補助放電を発生させ、この補助放電の有無で２行の表示ラインの一方を選択する。しかし、この方法では、スキャンパルスの前に補助パルスを印加する必要があるので、アドレシングに多くの時間がかかり、実用的ではない。また、駆動回路が複雑になるという問題もある。
【０００７】
本発明は、このような事情を考慮してなされたもので、一本のスキャン電極が共用される２行の表示ラインの内、一方をアドレス放電が発生しない電荷状態にし、他方をアドレス放電が可能な電荷状態にした上で、アドレス放電を発生させることにより、ＡＬｉＳ構造のＰＤＰでプログレッシブ表示を行えるようにしたプラズマディスプレイパネルの駆動方法を提供するものである。
【０００８】
【課題を解決するための手段】
本発明は、放電空間を形成する一対の基板間に複数の表示電極とそれらの表示電極と交差する複数のアドレス電極とを備え、隣接する表示電極間に面放電による表示ラインが設定されるとともに、表示ラインとアドレス電極との交差部にセルが設定され、点灯すべきセルを選択するためのアドレス放電を発生させる際に、隣り合う２行の表示ラインで一本の表示電極がスキャン電極として共用される電極構造を有するプラズマディスプレイパネルの駆動方法であって、一本のスキャン電極が共用される２行の表示ラインの内、一方側の第１の表示ラインに属するスキャン電極とその一方に隣接する表示電極との間ではアドレス期間における放電が発生しない電荷状態とし、他方側の第２の表示ラインをアドレス放電が可能な電荷状態にした上で、第２の表示ラインにアドレス放電を発生させ、次に、第２の表示ラインに属するスキャン電極とその他方に隣接する表示電極との間ではアドレス期間における放電が発生しない電荷状態とし、第１の表示ラインをアドレス放電が可能な電荷状態にした上で、第１の表示ラインにアドレス放電を発生させ、その後、第１および第２の表示ラインで同時に面放電を発生させることでプログレッシブ表示を行うことを特徴とするプラズマディスプレイパネルの駆動方法である。
【０００９】
本発明では、一本のスキャン電極が共用される２行の表示ラインを、電荷の有無で選択するようにしている。すなわち、一本のスキャン電極が共用される２行の表示ラインの内、一方をアドレス放電が発生しない電荷状態にし、他方をアドレス放電が可能な電荷状態にした上で、アドレス放電を発生させるようにしている。アドレス放電が発生しない電荷状態と、アドレス放電が可能な電荷状態は、それぞれ容易に実現できるため、十分な駆動マージンを確保したプログレッシブ表示が可能となる。
【００１０】
【発明の実施の形態】
本発明において、一対の基板としては、ガラス、石英、セラミック等の基板や、これらの基板上に、電極、絶縁膜、誘電体層、保護膜等の所望の構成物を形成した基板が含まれる。
【００１１】
表示電極としては、ＩＴＯ、ＳｎＯ2 などの透明電極材料で形成された電極や、Ａｇ、Ａｕ、Ａｌ、Ｃｕ、Ｃｒなどの金属電極材料で形成された電極を用いることができる。具体的には、例えば、ＩＴＯ、ＳｎＯ2 などの幅の広い透明電極と、電極の抵抗を下げるための、例えばＡｇ、Ａｕ、Ａｌ、Ｃｕ、Ｃｒ及びそれらの積層体（例えばＣｒ／Ｃｕ／Ｃｒの積層構造）等からなる金属製の幅の狭いバス電極から構成された電極などが用いられる。表示電極は、Ａｇ、Ａｕについては印刷法を用い、その他については蒸着法、スパッタ法等の成膜法とエッチング法を組み合わせることにより、所望の本数、厚さ、幅及び間隔で形成することができる。
【００１２】
アドレス電極は、表示電極と交差する方向に複数配置されていればよい。通常、表示電極は画面の列方向に平行に配置され、アドレス電極は画面の行方向に平行に配置される。このアドレス電極は、スキャン用の表示電極との交差部でアドレス放電を発生するものであり、Ａｇ、Ａｕ、Ａｌ、Ｃｕ、Ｃｒなどの金属電極材料で形成された電極を用いることができる。このアドレス電極は、背面側の基板に形成されるため透明である必要はなく、具体的には、例えば、Ａｇ、Ａｕ、Ａｌ、Ｃｕ、Ｃｒ及びそれらの積層体（例えばＣｒ／Ｃｕ／Ｃｒの積層構造）等から構成される。アドレス電極も、表示電極と同様に、Ａｇ、Ａｕについては印刷法を用い、その他については蒸着法、スパッタ法等の成膜法とエッチング法を組み合わせることにより、所望の本数、厚さ、幅及び間隔で形成することができる。
【００１３】
本ＰＤＰは、隣接する表示電極間に面放電による表示ラインが設定され、表示ラインとアドレス電極との交差部にセルが設定される。そして、点灯すべきセルを選択するためのアドレス放電を発生させる際に、隣り合う２行の表示ラインで一本の表示電極がスキャン電極として共用される電極構造となっている。
【００１４】
以下、図面に示す実施の形態に基づき本発明を説明するが、本発明はこれに限定されるものではなく、種々の変更が可能である。
【００１５】
図１は本発明の駆動方法が適用されるＡＬｉＳ構造のＰＤＰを部分的に示す斜視図である。このＰＤＰは、カラー表示用のＡＣ型３電極面放電構造のＰＤＰであり、全体的には、一対の基板間に複数の表示電極が配置され、それらの表示電極と交差する方向に複数のアドレス電極が配置された構造となっている。
【００１６】
ＰＤＰ１０は、前面側の基板１１を含む前面側のパネルアセンブリと、背面側の基板２１を含む背面側のパネルアセンブリから構成されている。前面側の基板１１と背面側の基板２１はガラスで形成されている。
【００１７】
前面側の基板１１の内側面には、画面の列方向に平行に複数の表示電極Ｘ，Ｙが隣接する電極間で面放電を発生できるよう等間隔に配列されている。これらの表示電極Ｘ，Ｙは、隣接する表示電極Ｘ（Ｘ電極ともいう）と表示電極Ｙ（Ｙ電極ともいう）との間で表示用の面放電を発生させるものである。この面放電は、表示用の放電であるため一般に表示放電と呼ばれるが、点灯を維持するための放電であるため、維持放電またはサスティン放電とも呼ばれる。また、この意味で表示電極は、維持電極またはサスティン電極とも呼ばれる。
【００１８】
表示電極Ｘ，Ｙは、ＩＴＯ、ＳｎＯ2 などの幅の広い透明電極１２と、電極の抵抗を下げるための、例えばＡｇ、Ａｕ、Ａｌ、Ｃｕ、Ｃｒ及びそれらの積層体（例えばＣｒ／Ｃｕ／Ｃｒの積層構造）等からなる金属製の幅の狭いバス電極１３から構成されている。表示電極Ｘ，Ｙは、Ａｇ、Ａｕについては印刷法を用い、その他については蒸着法、スパッタ法等の成膜法とエッチング法を組み合わせることにより、所望の本数、厚さ、幅及び間隔で形成する。アドレシングの際には、表示電極Ｙがスキャン電極として用いられる。
【００１９】
透明電極１２は、ベルト形状であるものや、放電セル対応部のみ幅を広くしたもの、放電セルごとに分離されバス電極で共通接続されるものなどが使用できる。
【００２０】
誘電体層１７は、例えば、低融点ガラスフリットにバインダと溶剤を加えたガラスペーストを、前面側の基板１１上にスクリーン印刷法で塗布し、焼成することにより形成する。
【００２１】
誘電体層１７の上には、表示の際の放電により生じるイオンの衝突による損傷から誘電体層１７を保護するための保護膜１８が設けられる。この保護膜１８は、例えば、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ等からなる。
【００２２】
背面側の基板２１の内側面には、表示電極Ｘ，Ｙと直交するように、画面の行方向に平行に複数のアドレス電極Ａ（Ａ電極ともいう）が形成されている。これらのアドレス電極Ａは、スキャン用の表示電極との交差部でアドレス放電を発生するものであり、例えばＡｇ、Ａｕ、Ａｌ、Ｃｕ、Ｃｒ及びそれらの積層体（例えばＣｒ／Ｃｕ／Ｃｒの積層構造）等から構成される。アドレス電極Ａも、表示電極Ｘ，Ｙと同様に、Ａｇ、Ａｕについては印刷法を用い、その他については蒸着法、スパッタ法等の成膜法とエッチング法を組み合わせることにより、所望の本数、厚さ、幅及び間隔で形成する。
誘電体層２４は、誘電体層１７と同じ材料、同じ方法を用いて形成される。
【００２３】
隔壁２９は、アドレス電極Ａ間に対応する位置の誘電体層２４上に、サンドブラスト法、印刷法、フォトエッチング法等により形成する。例えば、低融点ガラスフリット、バインダ、溶剤等からなるガラスペーストを誘電体層２４上に塗布して乾燥させた後、サンドブラスト法で切削して、焼成することにより形成することができる。また、バインダに感光性の樹脂を使用し、マスクを用いた露光及び現像の後、焼成することにより形成することも可能である。
【００２４】
蛍光体層２８Ｒ，２８Ｇ，２８Ｂは、蛍光体粉末とバインダとを含む蛍光体ペーストを隔壁２９間の溝内にスクリーン印刷、又はディスペンサーを用いた方法などで塗布し、これを各色毎に繰り返した後、焼成することにより形成する。この蛍光体層２８Ｒ，２８Ｇ，２８Ｂは、蛍光体粉末とバインダとを含むシート状の蛍光体層材料（いわゆるグリーンシート）を使用し、フォトリソ法で形成することもできる。この場合、所望の色のシートを基板上の表示領域全面に貼り付けて、露光、現像を行い、これを各色毎に繰り返すことで、対応する隔壁間に各色の蛍光体層を形成することができる。
【００２５】
ＰＤＰ１０は、上記した前面側のパネルアセンブリと背面側のパネルアセンブリとを、表示電極Ｘ，Ｙとアドレス電極Ａとが直交するように対向配置し、周囲を封止し、隔壁２９で囲まれた空間にネオンとキセノンの混合ガスなどの放電ガスを充填することにより作製される。このＰＤＰ１０では、表示電極Ｘ，Ｙとアドレス電極Ａとの交差部の放電空間が表示の最小単位である１つのセル領域（単位発光領域）となる。
【００２６】
図２は上述したＡＬｉＳ構造のＰＤＰを平面的にみた状態を示す説明図である。
この構造のＰＤＰでは、上述したように、画面の列方向に表示電極Ｘn，Ｙnが平行に配置され、それと直交して画面の行方向にアドレス電極Ａが平行に配置され、アドレス電極Ａ間には隔壁２９がアドレス電極Ａと平行に配置されている。表示電極の数は、画面の列方向の放電セルの数プラス１本分、つまり表示ラインＬの数＋１本分配置され、アドレス電極Ａの数は画面の行方向の放電セルの数と同じだけ配置されている。
【００２７】
表示ラインＬは、表示電極Ｘ1，Ｙ1間が第１表示ラインＬ1、表示電極Ｙ1，Ｘ2間が第２表示ラインＬ2、表示電極Ｘ2，Ｙ2間が第３表示ラインＬ3、表示電極Ｘn，Ｙn間が第（２ｎ−１）表示ラインＬ2n-1、表示電極Ｘn，Ｙn+1間が第２ｎ表示ラインＬ2nとなる。
【００２８】
図３は上述したＡＬｉＳ構造のＰＤＰの詳細構成を示す部分拡大図である。この図に示すように、表示放電は、隔壁２９と隔壁２９で挟まれた空間の表示電極間で発生するため、隔壁２９で挟まれた表示電極Ｘ，Ｙ間の放電領域が放電セルＣとなる。
【００２９】
図４（ａ）および図４（ｂ）はカラー表示のための階調駆動方式を示す説明図である。カラー表示用のＰＤＰでは、一般的に次のような階調駆動方式で駆動を行う。
【００３０】
まず、動画を表示するための１フレームの期間（多くの場合１／６０秒）を、輝度に重み付けをした複数のサブフレームで構成する。例えば２５６階調の表示を行う場合には、１フレームをｓｆ1 ─ｓｆ8 の８つのサブフレームで構成し、これらのサブフレームの表示期間、つまりセルの放電回数を１：２：４：８：１６：３２：６４：１２８の比に設定する。
【００３１】
そして、各サブフレームを、表示領域内の全てのセルの壁電荷を均一にするリセット期間ＴＲと、点灯セルを選択するアドレス期間ＴＡと、選択されたセルを輝度に応じた回数だけ放電（点灯）させる表示期間ＴＳとで構成し、サブフレームの表示毎に、輝度に応じてセルを点灯させて、８つのサブフレームを表示することで、１フレームの表示を行う。図４（ｂ）では、輝度の相対比が“３２”のサブフレームを示している。
【００３２】
なお、表示のためのアドレス方式には、書き込みアドレス方式と消去アドレス方式があり、書き込みアドレス方式では、リセット期間ＴＲで全てのセルの壁電荷を消去し、アドレス期間ＴＡで点灯すべきセルに壁電荷を選択的に形成するアドレスを行い、表示期間ＴＳに移行する。消去アドレス方式では、リセット期間ＴＲでアドレス準備として全てのセルに壁電荷を形成し、アドレス期間ＴＡで非点灯のセルの壁電荷を選択的に消去するアドレスを行い、表示期間ＴＳに移行する。
【００３３】
上述したＡＬｉＳ構造のＰＤＰでも、基本的にはこのような階調駆動方式で駆動を行うが、ＡＬｉＳ構造のＰＤＰでは、点灯セルの選択のためにＹ電極をスキャン電極として用いてスキャンパルスを印加する際、奇数行の表示ラインＬ1,3,5,... と偶数行の表示ラインＬ2,4,6,... とで、それぞれ一本のＹ電極が共用される。したがって、以下の駆動を行って２本の表示ラインＬを選択する。
【００３４】
図５は本発明によるＰＤＰの駆動方法の第１実施形態の印加電圧波形を示す説明図である。
ＡＬｉＳ構造のＰＤＰでは、スキャン電極として用いるＹ電極と、スキャン電極として用いないＸ電極が交互に配置されている。Ｙ電極はスキャンパルスを印加するため個別の制御が可能となっている。Ｘ電極は、Ｘ電極のみに注目して数えた配列順位が奇数であるか偶数であるかによって、第１組（以下Ｘodd 電極とする）と第２組（以下Ｘeven電極とする）に分類し、第１組であるＸodd 電極と第２組であるＸeven電極を、それぞれ共通に接続している。
【００３５】
そして、アドレス期間の前半でＸodd −Ｙ電極間の表示ラインについてのアドレシングを行い、後半でＸeven−Ｙ電極間の表示ラインについてのアドレシングを行った後、全ての表示ラインを同時に表示する。
【００３６】
具体的には、まず、リセット期間ＴＲを、第１リセット期間ＴＲ1 と第２リセット期間ＴＲ2 とで構成する。さらに第１リセット期間ＴＲ1 を、第１工程ＴＲ1aと第２工程ＴＲ1bとで構成し、第２リセット期間ＴＲ2 を、第１工程ＴＲ2aと第２工程ＴＲ2bとで構成する。
【００３７】
また、アドレス期間ＴＡを、第１アドレス期間ＴＡ1 と第２アドレス期間ＴＡ2 で構成する。表示のアドレス方式は書き込みアドレス方式を用いる。
表示期間ＴＳについては、プログレッシブ形式の表示を行うので、全ての表示ラインを同時に表示する。
【００３８】
第１リセット期間の第１工程ＴＲ1aにおいては、Ａ電極とＹ電極に、それぞれ図に示すような波形の電圧を印加し、Ａ電極からＹ電極に向けて放電を発生させ、Ｙ電極上に壁電荷を形成する。これにより、Ｘodd −Ｙ電極間とＸeven−Ｙ電極間の全ての表示ラインを、初期化のための放電を発生させないかぎり次のアドレス期間で放電が発生しない電荷状態にする（以下これを「アドレス不能化」と定義する）。
【００３９】
次に、第１リセット期間の第２工程ＴＲ1bにおいて、Ｘodd −Ｙ電極間で放電を発生させて、Ｙ電極のＸodd 電極側の表示ラインのみを初期化し、その表示ラインをアドレシング可能な状態にする。
次に、第１アドレス期間ＴＡ1 において、Ｘodd −Ｙ電極間で放電を発生させ、Ｙ電極からみてＸodd 電極側に位置する表示ラインのアドレシングを行う。
【００４０】
次に、第１リセット期間の第１工程ＴＲ1aと同様に、第２リセット期間の第１工程ＴＲ2aにおいて、Ａ電極からＹ電極に向けて放電を発生させ、Ｙ電極上に壁電荷を形成する。これにより、Ｘodd −Ｙ電極間とＸeven−Ｙ電極間を、初期化のための放電を発生させないかぎり次のアドレス期間で放電が発生しない電荷状態にする（アドレス不能化）。
【００４１】
次に、第２リセット期間の第２工程ＴＲ2bにおいて、Ｘeven−Ｙ電極間で放電を発生させて、Ｙ電極のＸeven電極側の表示ラインのみを初期化し、その表示ラインをアドレシング可能な状態にする。
次に、第２アドレス期間ＴＡ2 において、Ｘeven−Ｙ電極間で放電を発生させ、Ｙ電極からみてＸeven電極側に位置する表示ラインのアドレシングを行う。
【００４２】
そして、共用のＹ電極からＸodd 電極とＸeven電極の両方の電極に向けて電圧を印加して表示放電を発生させた後、その逆にＸodd 電極とＸeven電極の両方の電極から共用のＹ電極に向けて電圧を印加して表示放電を発生させ、これを繰り返すことで、全ての表示ラインを同時に表示する。
【００４３】
ここで、第２リセット期間の第１工程ＴＲ2aでは、以下の条件を満たすようにする。
▲１▼前半（第１アドレス期間ＴＡ1 ）にアドレス放電したセルの電荷を、消去せずにそのまま維持して、表示放電に利用できるようにする。
▲２▼前半にアドレス放電しなかったセルを、後半（第２アドレス期間ＴＡ2 ）で放電が発生しない電荷状態にする。
▲３▼前半にアドレス放電しなかったセルに対し、表示放電時に放電が発生するほどの電荷を蓄積しない。
【００４４】
この条件は、前半と後半のアドレシングの最初に、アドレシング時と同極性・同電圧の鈍波（傾斜パルス）をＡ−Ｙ電極間に印加することによって実現できる。これは、次の理由による。
まず、後半の第２リセット期間の第１工程ＴＲ2aで印加する電圧は、前半のアドレシング時と同極性であるので、▲１▼の条件は問題なく満たす。
【００４５】
また、アドレシングと同電圧で印加するため、次のアドレシングでは反応しない。よって▲２▼の条件を満たす。
さらに、Ａ−Ｙ電極間に印加する鈍波のみでは、表示放電が可能な電荷は蓄積されないので、▲３▼の条件も満たす。
【００４６】
ここで、▲１▼〜▲３▼の条件を満たせば、第２リセット期間の第１工程ＴＲ2aでＹ電極に印加する電圧波形は、鈍波である必要はない。例えば、Ａ−Ｙ電極間に細幅パルスを印加してもよい。
【００４７】
本実施形態では、Ｙ電極のＸodd 電極側のアドレシングとＸeven電極側のアドレシングの内、Ｘodd 電極側のアドレシングを先に行ったが、その逆にＸeven電極側のアドレシングを先に行うようにしてもよい。
【００４８】
また、第１リセット期間の第１工程ＴＲ1aでも、第２リセット期間の第１工程ＴＲ2aに印加する電圧波形と同様の電圧波形を印加しているが、駆動の可否という点では、この電圧波形は印加する必要がない。なぜなら、第１アドレス期間ＴＡ1 で、Ｘeven−Ｙ電極間で誤放電が発生しても、このＸeven−Ｙ電極間については、次の第２リセット期間の第１工程ＴＲ2aと第２工程ＴＲ2bで初期化された後、改めて第２アドレス期間ＴＡ2 でアドレシングが行われるからである。ただし、第１アドレス期間ＴＡ1 でＸeven−Ｙ電極間で誤放電が発生することによる背景発光の増加が問題になるため、第１リセット期間の第１工程ＴＲ1aに、本実施形態のような電圧波形を挿入することが望ましい。
【００４９】
以上が第１実施形態の全体像であるが、この第１実施形態のシーケンスと駆動波形についてより詳細に説明しておく。なお、説明には上記第１実施形態の説明と重複する部分もある。
【００５０】
第１実施形態の詳細なシーケンスを図６に示す。先述したように、第１実施形態のシーケンスは、大きく分けて、第１リセット期間ＴＲ1 、第１アドレス期間ＴＡ1 、第２リセット期間ＴＲ2 、第２アドレス期間ＴＡ2 、およびサスティン期間ＴＳからなる。
【００５１】
なお、先述した第１実施形態の全体説明では、第１リセット期間ＴＲ1 を、第１工程ＴＲ1aと第２工程ＴＲ1bの２つのシーケンスで構成するよう説明したが、詳細には、第２工程ＴＲ1bはさらに書き込みと電荷調整との２つのシーケンスからなる。したがって、ここでは、第１リセット期間ＴＲ1 を第１工程ＴＲ1a，第２工程ＴＲ1b，第３工程ＴＲ1cの３つのシーケンスで構成するものとして説明する。
【００５２】
また、第２リセット期間ＴＲ2 も、第１工程ＴＲ2aと第２工程ＴＲ2bの２つのシーケンスで構成するよう説明したが、詳細には、第２工程ＴＲ2bもさらに書き込みと電荷調整との２つのシーケンスからなる。したがって、ここでは、第２リセット期間ＴＲ2 も第１工程ＴＲ2a，第２工程ＴＲ2b，第３工程ＴＲ2cの３つのシーケンスで構成するものとして説明する。
【００５３】
全体の動作としては、先述したように、表示電極Ｘを、それらのみ注目して数えた配列順位が奇数か偶数かでＸodd 電極とＸeven電極に分け、Ｘodd 電極を使用する表示ラインに対しては第１アドレス期間でアドレスを行い、Ｘeven電極を使用する表示ラインに対しては第２アドレス期間でアドレスを行った上で、サスティン期間に全表示ラインを動作させることにより、プログレッシブ表示を行う。
【００５４】
第１リセット期間ＴＲ1 は、次の第１アドレス期間ＴＡ1 におけるアドレス放電を正常に動作させるための準備期間である。第１アドレス期間ＴＡ1 では、Ｘodd 電極を使用する表示ラインに対してのみアドレスを行う。したがって、第１リセット期間ＴＲ1 では、Ｘodd 電極を使用する表示ラインをアドレス放電が可能な状態にし、Ｘeven電極を使用する表示ラインをアドレス放電が発生しない状態にする。
【００５５】
まず、第１リセット期間の第１工程ＴＲ1aにおいて、全表示ラインをアドレス放電が不可能な電荷状態にする（アドレス不能化）。その上で、Ｘodd 電極を使用する表示ラインのみ、第２工程ＴＲ1bで書き込みを行い、第３工程ＴＲ1cで電荷を調整し、アドレス放電が可能な状態にする。この第２工程ＴＲ1bおよび第３工程ＴＲ1cでは、Ｘeven電極を使用する表示ラインは反応させず、アドレス放電が発生しない状態のままにする。
【００５６】
次に、第１アドレス期間ＴＡ1 において、Ｙ電極にスキャンパルスを上から順次印加し、Ａ電極にアドレスパルスを印加することによりアドレスを行う。第１アドレス期間ＴＡ1 は、Ｘodd 電極を使用する表示ラインのみがアドレス放電可能な状態であるため、Ｙ電極のＸodd 電極と隣接する表示ラインのみがアドレスされる。アドレスされる表示ラインは順に表示ライン１，４，５，８，９，…で、以下２ライン毎にアドレスされる。したがって、Ａ電極に印加されるアドレスパルスもこれらの順番に合わせる必要がある。
【００５７】
第２リセット期間ＴＲ2 は、次の第２アドレス期間ＴＡ2 におけるアドレス放電を正常に動作させるめの準備期間である。第２アドレス期間ＴＡ2 では、第１アドレス期間ＴＡ1 とは逆に、Ｘeven電極を使用する表示ラインに対してのみアドレスを行う。よって、この第２リセット期間ＴＲ2 では、第１リセット期間ＴＲ1 の、Ｘodd 電極を使用する表示ラインとＸeven電極を使用する表示ラインを逆にしたシーケンスとなる。
【００５８】
第２アドレス期間ＴＡ2 は、第１アドレス期間ＴＡ1 と同様、Ｙ電極にスキャンパルスを上から順次印加し、Ａ電極にアドレスパスルを印加することによりアドレスを行うシーケンスである。第２アドレス期間ＴＡ2 は、Ｙ電極のＸeven電極と隣接する表示ラインのみがアドレス可能であるため、アドレスされる表示ラインは順に表示ライン２，３，６，７，…で、以下２ライン毎にアドレスされる。
【００５９】
以上で、全ての表示ラインのアドレスが完了する。この後、サスティン期間ＴＳで維持放電を行うことによって、プログレッシブ表示を行う。
【００６０】
図７は詳細な駆動波形を示す説明図である。本駆動波形は以下の電圧パルスで構成されている。
・Ｘ電極に印加される、到達電圧Ｖq の鈍波パルスＰrx1
・Ｘ電極に印加される、電圧Ｖx の方形波パルスＰrx2
・Ｘ電極に印加される、電圧Ｖs の方形波パルスＰrx3
・Ｙ電極に印加される、到達電圧Ｖy の鈍波パルスＰry1
・Ｙ電極に印加される、到達電圧Ｖs の方形波パルスＰry2
・Ｙ電極に印加される、最低電圧Ｖy 、振幅ＶscのスキャンパルスＰy
・Ａ電極に印加される、電圧Ｖa の方形波パルスＰra
・Ａ電極に印加される、電圧Ｖa のアドレスパルスＰa
・Ｘ電極およびＹ電極に印加される、電圧Ｖs のサスティンパルスＰs
【００６１】
各電圧の典型例を次に示す。
Ｖq ＝−１４０Ｖ、Ｖx ＝９０Ｖ、Ｖs ＝１７０Ｖ、Ｖy ＝−１７０Ｖ、
Ｖsc＝１２０Ｖ、Ｖa ＝７０Ｖ
【００６２】
第１リセット期間ＴＲ1 の第１工程ＴＲ1a，第２工程ＴＲ1b，第３工程ＴＲ1cは以下のようになる。
第１工程ＴＲ1a（アドレス不能化）は、パルスＰraとパルスＰry1 で構成され、Ｘ電極はＸodd 電極およびＸeven電極ともに０Ｖ（接地レベル）である。パルスＰraとパルスＰry1 が印加された状態は、アドレス時にＡ−Ｙ電極間に印加される電圧状態と同じであるため、第１工程ＴＲ1aの後はアドレス放電が発生しない電荷状態となる。パルス幅は１００マイクロ秒程度である。
【００６３】
第２工程ＴＲ1b（Ｘodd 電極側のみの書き込み）は、Ｘodd 電極はパルスＰrx1 、Ｘeven電極はパルスＰrx3 、Ｙ電極はパルスＰry2 、Ａ電極は０Ｖで構成される。ここで、Ｘodd 電極はＹ電極と逆極性であり、Ｘeven電極はＹ電極と同極性であるため、Ｘodd 電極側のみ書き込まれる。パルス幅は１００マイクロ秒程度である。
【００６４】
第３工程ＴＲ1c（電荷調整）は、Ｘodd 電極はパルスＰrx2 、Ｘeven電極は０Ｖ、Ｙ電極はパルスＰry1 、Ａ電極は０Ｖで構成される。Ｘodd 電極側で、第２工程ＴＲ1bで書き込まれた電荷がパルスＰrx2 およびパルスＰry1 で調整され、アドレスに適した電荷状態となる。Ｘeven電極側は、第２工程ＴＲ1bで書き込まれていないため、ここでは反応しない。パルス幅は１２０マイクロ秒程度である。
【００６５】
第１アドレス期間ＴＡ1 は、Ｘodd 電極はパルスＰrx2 、Ｘeven電極は０Ｖ、Ｙ電極はパルスＰy 、Ａ電極はパルスＰa で構成され、Ｘodd 電極を使用する表示ラインがアドレスされる。各スキャンパルスの幅は１．２〜１．７マイクロ秒である。
【００６６】
第２リセット期間ＴＲ2 は、第１リセット期間ＴＲ1 のＸodd 電極とＸeven電極を入れ替えた波形となり、Ｘeven電極のみをアドレスが可能な状態にする。
第２アドレス期間ＴＡ2 は、Ｘeven電極はパルスＰrx2 、Ｘodd 電極は０Ｖ、Ｙ電極はパルスＰy 、Ａ電極はパルスＰa で構成され、Ｘeven電極を使用する表示ラインがアドレスされる。各スキャンパルスの幅は１．２〜１．７マイクロ秒である。
【００６７】
サスティン期間ＴＳは、Ｘ電極およびＹ電極に交互にパルスＰs を印加することによって維持放電を行う。
【００６８】
図８および図９は本発明によるＰＤＰの駆動方法の第２実施形態を示す説明図である。図８は電圧の印加パターンを示すブロック図であり、図９は印加電圧波形を示している。本実施形態は、第１実施形態の変形例であり、第１実施形態を簡略化した駆動方法である。
【００６９】
第１実施形態の駆動における、前半の第１リセット期間の第１工程ＴＲ1aと第２工程ＴＲ1bの電圧印加、つまり前半の初期化は必ずしも必要ではない。なぜなら、前サブフレーム（前回のサブフレーム）で後半にアドレシングした表示ラインにおいては、前サブフレームで表示放電しなかったセル（すなわちアドレス放電しなかったセル）は、そのままアドレシングが可能であり、初期化は必要がないからである。
【００７０】
前サブフレームで表示放電したセルは、表示放電で蓄積された電荷を調整することによって、アドレシングが可能なセルとなる。すなわち、この電荷の調整では、Ａ−Ｙ電極間に生じる壁電圧を、Ａ−Ｙ電極間の放電開始電圧からアドレス時のＡ−Ｙ電極間の印加電圧を減じた値以上にし、かつ、Ｘ−Ｙ電極間に生じる壁電圧を、Ｘ−Ｙ電極間の放電開始電圧から表示放電時のＸ−Ｙ電極間の印加電圧を減じた値以下にする。
【００７１】
この電荷の調整を行うことで、前サブフレームで表示放電したセルがアドレシング可能なセルとなるので、前サブフレームの後半にアドレスした表示ラインを、次サブフレームの前半にアドレスすれば、前半の初期化は電荷の調整のみで代用でき、初期化は後半のみでよい。
【００７２】
このため、本実施形態では、サブフレーム毎に、前半にアドレスする表示ライン（前半のアドレスライン）と後半にアドレスする表示ライン（後半のアドレスライン）を入れ替えるようにしている。
【００７３】
すなわち、奇数番目のサブフレーム（奇数サブフレーム）で、前半にＸodd −Ｙ電極間を、後半にＸeven−Ｙ電極間をアドレシングし、偶数番目のサブフレーム（偶数サブフレーム）で、前半にＸeven−Ｙ電極間を、後半にＸodd −Ｙ電極間をアドレシングする。
【００７４】
偶数番目のサブフレーム（偶数サブフレーム）における動作は次のようになる。Ｘodd −Ｙ電極間は、第１リセット期間ＴＲ21において、前サブフレーム（すなわち奇数サブフレーム）の表示放電時に、Ｘodd 電極が陽極の状態で終端されているため、前サブフレームで点灯したセルはアドレシング時に反応しない電荷状態となる。
【００７５】
一方、前サブフレームで点灯しなかったセルは、前サブフレームの第２リセット期間の第１工程ＴＲ12a でアドレシングが行われない電荷状態となり、この状態が継続している。したがって、Ｘodd −Ｙ電極間は常にアドレシングが行われない電荷状態となる。
【００７６】
また、Ｘeven−Ｙ電極間は、第１リセット期間ＴＲ21において、前サブフレームの表示放電時に、Ｘeven電極が陰極の状態で終端されているため、前サブフレームで点灯したセルはアドレシング時に反応する電荷状態となる。ただし、この状態では、第１アドレス期間ＴＡ21でアドレス放電が発生しなくても表示放電が可能なほどの電荷が蓄積されているため、本実施形態のように鈍波パルスで電荷を減じることで、電荷の調整を行う必要がある。
【００７７】
一方、前サブフレームで点灯しなかったセルは、前サブフレームの第２リセット期間の第２工程ＴＲ12b でアドレシングが可能な電荷状態となり、この状態が継続している。したがって、Ｘodd −Ｙ電極間は常にアドレシングが可能な電荷状態となっている。
第１アドレス期間ＴＡ21以降は、第１実施形態と同様である。
【００７８】
本実施形態のメリットは以下の点にある。
▲１▼１サブフレーム中に初期化を行うのが第１実施形態の半分ですむため、第１実施形態に比べ背景発光が半分になる。
▲２▼前半の初期化が簡略化されるため、１サブフレームに要する時間が短縮される。
【００７９】
以上が第２実施形態の全体像であるが、この第２実施形態のシーケンスと駆動波形についてより詳細に説明しておく。なお、説明には上記第２実施形態の説明と重複する部分もある。
【００８０】
第２実施形態の詳細なシーケンスを図１０に示す。先述したように、第２実施形態のシーケンスは、サブフレームを奇数番目と偶数番目に分け、奇数サブフレームと偶数サブフレームを交互に繰り返す。
【００８１】
なお、先述した第２実施形態の全体説明では、奇数サブフレームの第２リセット期間ＴＲ12を、第１工程ＴＲ12a と第２工程ＴＲ12b の２つのシーケンスで構成するよう説明したが、詳細には、第２工程ＴＲ12b はさらに書き込みと電荷調整との２つのシーケンスからなる。したがって、ここでは、奇数サブフレームの第２リセット期間ＴＲ12を第１工程ＴＲ12a ，第２工程ＴＲ12b ，第３工程ＴＲ12c の３つのシーケンスで構成するものとして説明する。
【００８２】
また、偶数サブフレームの第２リセット期間ＴＲ22も、第１工程ＴＲ22a と第２工程ＴＲ22b の２つのシーケンスで構成するよう説明したが、詳細には、第２工程ＴＲ22b もさらに書き込みと電荷調整との２つのシーケンスからなる。したがって、ここでは、偶数サブフレームの第２リセット期間ＴＲ22も第１工程ＴＲ22a ，第２工程ＴＲ22b ，第３工程ＴＲ22c の３つのシーケンスで構成するものとして説明する。
【００８３】
それぞれのサブフレームは、第１実施形態のサブフレームから、第１リセット期間ＴＲ1 のうち、第１工程ＴＲ1aと第２工程ＴＲ1bを省略したシーケンスをとる。また、奇数サブフレームと偶数サブフレームの違いは、奇数サブフレームが、Ｘodd 電極を使用する表示ラインを第１アドレス期間ＴＡ11でアドレスし、Ｘeven電極を使用する表示ラインを第２アドレス期間ＴＡ12でアドレスするのに対し、偶数サブフレームは、Ｘeven電極を使用する表示ラインを第１アドレス期間ＴＡ21でアドレスし、Ｘodd 電極を使用する表示ラインを第２アドレス期間ＴＡ22でアドレスすることである。
【００８４】
このようなシーケンスをとると、第２アドレス期間でアドレスした表示ラインは、次のサブフレームでは第１アドレス期間でアドレスすることになる。このとき、第１リセット期間ＴＲ11，ＴＲ21のアドレス不能化と書き込みのシーケンスを省略することが可能である。その理由は次の通りである。
【００８５】
偶数サブフレームの第１リセット期間ＴＲ21が電荷調整のみでよい理由を以下に説明する。
まず、Ｘodd 電極を使用する表示ラインは、偶数サブフレームでの第１アドレス期間ＴＡ21でアドレスが不可能な状態である必要がある。ここで、奇数サブフレームの第１アドレス期間ＴＡ11で、アドレス放電が発生しなかった場合は、第２リセット期間ＴＲ12の第１工程ＴＲ12a でアドレス放電が不可能な状態になり、その後反応しないので、次の偶数サブフレームの第１リセット期間は不要である。また、奇数サブフレームの第２アドレス期間ＴＡ12で、アドレス放電が発生した場合は、サスティン期間ＴＳ1 で放電するが、このサスティンをアドレスが不可能な状態（具体的には、Ｘ電極が陽極となる状態）で終わらせることによって、第１リセット期間が不要となる。
【００８６】
次に、Ｘeven電極を使用する表示ラインは、偶数サブフレームでの第１アドレス期間ＴＡ21でアドレスが可能な状態である必要がある。ここで、奇数サブフレームの第２アドレス期間ＴＡ12で、アドレス放電が発生しなかった場合（したがってサスティンでも放電ない）は、そのままアドレス放電が可能な状態にあるので、次の偶数サブフレームの第１リセット期間は不要である。また、奇数サブフレームの第２アドレス期間ＴＡ12で、アドレス放電が発生した場合（したがってサスティンで放電する）は、サスティン放電で生じた電荷を調整するのみで、アドレス放電が可能な状態になる。
【００８７】
以上より、偶数サブフレームの第１リセット期間ＴＲ21は電荷調整のみでよい。また、奇数サブフレームの第１リセット期間ＴＲ11においても同様のことがいえる。したがって、偶数サブフレームと奇数サブフレームの双方の第１リセット期間のアドレス不能化と書き込みのシーケンスを省略することができる。
【００８８】
図１１は詳細な駆動波形を示す説明図である。第１実施形態と異なる点は、前述のように、奇数サブフレームと偶数サブフレームで、第１と第２のアドレス期間が入れ替わることと、第１リセット期間ＴＲ11およびＴＲ21が、電荷調整（第１実施形態におけるＴＲ1c）のみで省略されていることである。
【００８９】
奇数サブフレームの第１リセット期間ＴＲ11は、Ｘodd 電極はパルスＰrx2 、Ｘeven電極は０Ｖ、Ｙ電極はパルスＰry1 、Ａ電極は０Ｖで構成される。Ｘodd 電極側で、前のサブフレームのサスティン放電時に生じた電荷がパルスＰrx2 およびパルスＰry1 で調整され、アドレスに適した電荷状態となる。Ｘeven電極側は反応しない。
第１アドレス期間ＴＡ11は、第１実施形態の第１リセット期間ＴＡ1 と同様であり、Ｘodd 電極を使用する表示ラインがアドレスされる。
【００９０】
第２リセット期間ＴＲ12は、第１実施形態の第２リセット期間ＴＲ2 と同様であり、Ｘeven電極のみをアドレスが可能な状態にする。
第２アドレス期間ＴＡ12は、第１実施形態の第２アドレス期間ＴＡ2 と同様であり、Ｘeven電極を使用する表示ラインがアドレスされる。
【００９１】
サスティン期間ＴＳ1 は、Ｘ電極およびＹ電極に交互にパルスＰs を印加することによって維持放電を行う。また、サスティンの最後は、次のサブフレームの第１アドレス期間ＴＡ21においてＸodd 電極を使用する表示ラインがアドレスしないように、Ｘodd 電極を陽極で終わらせる。
偶数サブフレームは、奇数サブフレームのＸodd 電極とＸeven電極を入れ替えることにより行う。
【００９２】
図１２（ａ）〜図１２（ｄ）は本発明によるＰＤＰの駆動方法の第３実施形態を示す説明図である。図１２（ａ）〜図１２（ｃ）は本実施形態で用いるサブフレームＡ〜サブフレームＣの電圧の印加パターンを示すブロック図であり、サブフレームＡ〜サブフレームＣ内の各ブロックにおける印加電圧波形は、第２実施形態で示したものと同じである。図１２（ｄ）は１フレーム内のサブフレームの構成を示している。本実施形態は第１実施形態と第２実施形態を組み合わせたものである。
【００９３】
一般に、ＡＣ型ＰＤＰは、１フレームを画像表示の最小単位として制御することが多く、１フレームを複数のサブフレームで構成する。前述したように、１フレームを構成する時間は決まっており、多くの場合、約１６．７ミリ秒（１／６０秒）であるが、１サブフレームを構成する時間は流動的である。なぜなら、電力を制限するため表示放電のパルス数を変更する必要があるためである。
【００９４】
したがって、１フレーム中にはサブフレームの他に空白の時間が存在する。第２実施形態の駆動方法は、前サブフレームの電荷を利用する駆動であるため、サブフレーム間で誤作動があると正常に機能しない。このため、サブフレーム間に空白の時間が存在すると、電荷の消滅等で誤動作を起こす可能性がある。
【００９５】
本実施形態は、この点を考慮したものであり、本実施形態では３種類のサブフレームを用いる。図１２（ａ）で示すサブフレームＡは、第１実施形態の印加電圧波形を有し、図１２（ｂ）で示すサブフレームＢ、および図１２（ｃ）で示すサブフレームＣは、第２実施形態の印加電圧波形を有している。
【００９６】
図１２（ｄ）に示すように、１フレーム中のサブフレーム構成は、サブフレームＡを先頭に置く。このサブフレームは、前の電荷がどのような状態でも正常に機能する。以降、サブフレームＢとサブフレームＣを交互に繰り返す。フレーム内の空白は、フレームの最後尾にあり、ここで誤放電が発生しても、次はサブフレームＡであるので問題はない。
【００９７】
本実施形態においては、フレームの空白部で誤動作が生じても正常に機能するため、信頼性の高い駆動が実現できる。また、第２実施形態では、各フレームの波形が同一である時には、１フレーム中のサブフレーム数が偶数に限定される。つまり１フレーム中のサブフレーム数が奇数である場合、１フレームの間でサブフレームＢもしくはサブフレームＣが連続するため、正しく動作しなくなるが、本実施形態ではこの問題は生じない。
【００９８】
図１３は本発明によるＰＤＰの駆動方法の第４実施形態の印加電圧波形を示す説明図である。
本実施形態は第２実施形態の変形例である。第２実施形態では、前半の初期化のみを簡略化したが、本実施形態では、後半の初期化も簡略化した駆動を行う。この場合、後半の初期化を簡略化すると、前サブフレームで表示放電しなかったセルに対しては駆動できないが、前サブフレームで表示放電したセルに対しては駆動可能である。
【００９９】
本実施形態の前半は第２実施形態と同様であるが、後半の第２リセット期間の第２工程ＴＲ2bは、電荷調整のみである。すなわち、この電荷の調整では、Ａ−Ｙ電極間に生じる壁電圧を、Ａ−Ｙ電極間の放電開始電圧からアドレス時のＡ−Ｙ電極間の印加電圧を減じた値以上にし、かつ、Ｘ−Ｙ電極間に生じる壁電圧を、Ｘ−Ｙ電極間の放電開始電圧から表示放電時のＸ−Ｙ電極間の印加電圧を減じた値以下にする。
【０１００】
この電荷の調整により、前サブフレームで点灯したセルのみアドレシングが可能となる。ここで、前サブフレームで表示放電しなかったセルは反応しないので、背景発光がなく、また、第２実施形態より時間が短縮されるというメリットがある。
【０１０１】
図１４は本発明によるＰＤＰの駆動方法の第５実施形態の印加電圧波形を示す説明図である。
本実施形態は第４実施形態の変形例である。先述の第４実施形態では、書き込み駆動方式を適用していたが、本実施形態は第４実施形態に消去駆動方式を適用したものである。消去駆動方式を適用すると、第４実施形態の後半の第２リセット期間のパルスを反転パルスで代用することができる。
【０１０２】
本実施形態の前半は第２実施形態とほぼ同様である。ただし、消去駆動を行うために、スキャン電圧は低く設定される。後半においては、第４実施形態の第２リセット期間の第１工程ＴＲ2aと第２工程ＴＲ2bが省略され、図１４中の第２リセット期間ＴＲ2 で反転パルスが加えられている。
【０１０３】
第２リセット期間ＴＲ2 では、Ｘodd −Ｙ電極間の極性を反転することにより、前半でアドレシングが可能であったセルを、後半でアドレシングが不可能な電荷状態にするとともに、前半でアドレシングが不可能であったセルを、後半でアドレシングが可能な電荷状態にしている。
【０１０４】
本実施形態も、第４実施形態と同様に、前サブフレームで表示放電したセルのみアドレシングが可能である。また、消去駆動であっても、背景発光が発生するようなことはなく、また、第４実施形態よりさらに時間が短縮されるというメリットを有する。
【０１０５】
図１５（ａ）〜図１５（ｆ）は本発明によるＰＤＰの駆動方法の第６実施形態を示す説明図である。図１５（ａ）〜図１５（ｅ）は本実施形態で用いるサブフレームＡ〜サブフレームＥの電圧の印加パターンを示すブロック図であり、図１５（ｆ）はサブフレームの構成を示している。
【０１０６】
本実施形態は、第３実施形態から第５実施形態までを組み合わせたものである。サブフレームＡ〜サブフレームＣの電圧の印加パターンは第３実施形態で示したものであり、サブフレームＤの電圧の印加パターンは第４実施形態で示したものであり、サブフレームＥの電圧の印加パターンは第５実施形態で示したものである。
【０１０７】
これらの実施形態は次のような例に適用できる。前述したように、通常、ＡＣ型ＰＤＰを階調駆動するには、１フレームを輝度に重み付けをしたサブフレームで構成する。例えば、輝度の重みを２のべき乗（１，２，４，８，…）で構成すると、８つのサブフレームで２５６階調を表現できる。
【０１０８】
しかし、単純にこのような構成にすると疑似輪郭の問題が生じるため、サブフレーム数を増やして輝度の重みを分散する手法が取られている。ここで、同じ輝度重みをもつサブフレームを連続して配置することも可能である。このような場合、前サブフレームが点灯した時のみ、点灯させるサブフレームが存在するため、第４実施形態または第５実施形態の電圧の印加パターンを適用することができる。
【０１０９】
例えば、図１５（ｆ）に示すような輝度重みをもつサブフレーム（ＳＦ１〜ＳＦ１２）の配列がある場合、サブフレーム７（ＳＦ７）とサブフレーム８（ＳＦ８）に、サブフレームＤまたはサブフレームＥの電圧の印加パターンを適用することができる。
【０１１０】
これらの電圧の印加パターンは、サブフレーム６にも同様に適用可能であるが、疑似輪郭対策においては、サブフレーム６が独立に点灯可能である方がよいので、本実施形態では、サブフレーム６はサブフレームＢの電圧の印加パターンとしている。また、サブフレームＤまたはサブフレームＥの電圧の印加パターンを適用した後は、前サブフレームの影響を受けずに独立して駆動する必要があるため、サブフレーム９（ＳＦ９）にはサブフレームＡの電圧の印加パターンを適用している。
【０１１１】
このようにして、一本のスキャン電極が共用される２行の表示ラインの内、一方をアドレシングが可能な電荷状態にし、他方をアドレシングが発生しない電荷状態にした上で、アドレシングを行うことにより、ＡＬｉＳ構造のＰＤＰを、十分な駆動マージンを確保しながら、プログレッシブ形式で駆動することが可能となる。また、背景輝度が低く、より品位の高い表示を実現することができる。
【０１１２】
【発明の効果】
本発明によれば、隣り合う２行の表示ラインで一本のスキャン電極を共用する構造のＰＤＰにおいて、アドレシングの信頼性の高いプログレッシブ表示を実現することができ、それに際して広い動作マージンを確保することができる。
【図面の簡単な説明】
【図１】本発明の駆動方法が適用されるＡＬｉＳ構造のＰＤＰを部分的に示す斜視図である。
【図２】ＡＬｉＳ構造のＰＤＰを平面的にみた状態を示す説明図である。
【図３】ＡＬｉＳ構造のＰＤＰの詳細構成を示す部分拡大図である。
【図４】カラー表示のための階調駆動方式を示す説明図である。
【図５】本発明によるＰＤＰの駆動方法の第１実施形態の印加電圧波形を示す説明図である。
【図６】第１実施形態の詳細なシーケンスを示す説明図である。
【図７】第１実施形態の詳細な駆動波形を示す説明図である。
【図８】第２実施形態の電圧の印加状態を示すブロック図である。
【図９】第２実施形態の印加電圧波形を示す説明図である。
【図１０】第２実施形態の詳細なシーケンスを示す説明図である。
【図１１】第２実施形態の詳細な駆動波形を示す説明図である。
【図１２】第３実施形態を示す説明図である。
【図１３】第４実施形態の印加電圧波形を示す説明図である。
【図１４】第５実施形態の印加電圧波形を示す説明図である。
【図１５】第６実施形態を示す説明図である。
【符号の説明】
１０  ＰＤＰ
１１  前面側の基板
１２  透明電極
１３  バス電極
１７，２４  誘電体層
１８  保護膜
２１  背面側の基板
２８Ｒ，２８Ｇ，２８Ｂ  蛍光体層
２９  隔壁
Ａ  アドレス電極
Ｃ  放電セル
Ｌ  表示ライン
Ｘ，Ｙ  表示電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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