(57)【特許請求の範囲】
【請求項１】
ＡＴＭレイヤデバイスと複数のＰＨＹレイヤデバイスがＵＴＯＰＩＡレベル２で接続されるシステムのＡＴＭセル転送方式において、前記ＰＨＹレイヤデバイス同士が前記ＡＴＭレイヤデバイスに対してセルを転送する権利を獲得するために、前記ＰＨＹレイヤデバイスは前記ＰＨＹレイヤデバイス自らが自アドレスを前記ＡＴＭレイヤデバイスに対して出力する自アドレス出力信号線を含んで構成されるセル転送権獲得手段を備え、前記ＰＨＹレイヤデバイスが前記ＡＴＭレイヤデバイスに対してセルを転送したい時には、前記セル転送権獲得手段によってセルを転送する権利を獲得し、即時にセルを転送することを特徴とするＡＴＭセル転送方式。
【請求項２】
前記自アドレス出力信号線は、任意のＮ＋１ビットで構成され、前記ＡＴＭレイヤデバイスに従属させることが可能な前記ＰＨＹレイヤデバイスの数には上限が無いことを特徴とする請求項１に記載のＡＴＭセル転送方式。
【請求項３】
前記セル転送権獲得手段は、複数の前記ＰＨＹレイヤデバイスが同時にセルを転送する権利を獲得しようとした場合には、前記ＰＨＹレイヤデバイスのアドレスが小さい前記ＰＨＹレイヤデバイスに高い優先順位を与えることを特徴とする請求項１或いは請求項２の何れか１項に記載のＡＴＭセル転送方式。
【請求項４】
前記ＰＨＹレイヤデバイスのセル送信側の構成は、前記ＡＴＭレイヤデバイスに受信させたいセルを保有した時に転送セル信号を出力するセル転送要求部と、前記転送セル信号を入力した時にセル転送獲得要求信号を出力するセル転送制御部と、前記セル転送獲得要求信号を入力したときに前記セル転送権獲得手段によってセルを転送する権利を獲得し、前記セルを転送する権利を獲得したときにセル転送獲得信号を前記セル転送制御部に出力する調停部と、から構成されることを特徴とする請求項１から請求項３の何れか１項に記載のＡＴＭセル転送方式。
【請求項５】
ＡＴＭレイヤデバイスと複数のＰＨＹレイヤデバイスがＵＴＯＰＩＡレベル２で接続されるシステムのＡＴＭセル転送方式において、前記ＰＨＹレイヤデバイス同士が他の前記ＰＨＹレイヤデバイスに対してセルを転送する権利を獲得するために、前記ＰＨＹレイヤデバイスは前記ＰＨＹレイヤデバイス自らが自アドレスを他の前記ＰＨＹレイヤデバイスに対して出力する第２の自アドレス出力信号線を含んで構成される第２のセル転送権獲得手段を備え、前記ＰＨＹレイヤデバイスが他の前記ＰＨＹレイヤデバイスに対してセルを転送したい時には、前記第２のセル転送権獲得手段によってセルを転送する権利を獲得し、即時にセルを転送することを特徴とするＡＴＭセル転送方式。
【請求項６】
前記第２の自アドレス出力信号線は、任意のＮ＋１ビットで構成され、前記ＡＴＭレイヤデバイスに従属させることが可能な前記ＰＨＹレイヤデバイスの数には上限が無いことを特徴とする請求項５に記載のＡＴＭセル転送方式。
【請求項７】
前記第２のセル転送権獲得手段は、複数の前記ＰＨＹレイヤデバイスが同時にセルを転送する権利を獲得しようとした場合には、前記ＰＨＹレイヤデバイスのアドレスが小さい前記ＰＨＹレイヤデバイスに高い優先順位を与えることを特徴とする請求項５或いは請求項６の何れか１項に記載のＡＴＭセル転送方式。
【請求項８】
前記ＰＨＹレイヤデバイスは、他の前記ＰＨＹレイヤデバイスに受信させたいセルを保有した時に送受信セル信号を出力する第２のセル転送要求部と、前記送受信セル信号を入力した時に第２のセル転送獲得要求信号を出力するセル送受信制御部と、前記第２のセル転送獲得要求信号を入力したときに前記第２のセル転送権獲得手段によってセルを転送する権利を獲得し、前記セルを転送する権利を獲得したときに第２のセル転送獲得信号を前記セル送受信制御部に出力する第２の調停部と、から構成されることを特徴とする請求項５から請求項７の何れか１項に記載のＡＴＭセル転送方式。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＡＴＭ（Asynchronous Transfer Mode：非同期転送モード）セル転送方式に関し、特にＡＴＭレイヤデバイスと複数のＰＨＹ（Physical Layer Protocol ：物理レイヤプロトコル）レイヤデバイスを接続する方式に関し、ＰＨＹレイヤデバイス自らが、自アドレスを出力することにより、ＡＴＭセルをＡＴＭレイヤデバイスに転送する転送権を獲得することを可能とするＡＴＭセル転送方式に関する。
【０００２】
【従来の技術】
ＡＴＭセルの多重・分離を行うＡＴＭ装置において、ＡＴＭレイヤデバイスとＰＨＹレイヤデバイスとの間の標準化されたインタフェースとして、ＵＴＯＰＩＡ（Universal Test and Operation PHY(Physical Layer Protocol) Interface for ATM ）と名づけられたインタフェースが、ＡＴＭフォーラムによって提唱されている。ＡＴＭフォーラム（正式にはThe ATM Forum である）は、ＡＴＭをユーザーの使いやすいネットワーク構築技術として迅速に普及させることを目的として設立された民間レベルの団体であり、ＡＴＭに関する各種仕様の作成や標準化などの活動を行っている。
【０００３】
ＵＴＯＰＩＡのインタフェースにはいくつかのレベルがあり、そのうちのＵＴＯＰＩＡレベル２のインタフェースは、主に、１つのＡＴＭレイヤデバイスと複数のＰＨＹレイヤデバイスとの間のインタフェースについて定義している。そして、１つのＡＴＭレイヤデバイスに接続することが出来るＰＨＹレイヤデバイスの数は、その上限を３１個までとしている。
【０００４】
このようなＵＴＯＰＩＡレベル２に関する技術の一例として、特開平１１−２７２７６号公報記載の「ＵＴＯＰＩＡレベル２ポーリング制御方式」が知られている。この公報では、ＡＴＭレイヤ機能とＰＨＹレイヤ機能を接続するＵＴＯＰＩＡ規定に基づいた範囲内で、ポーリング動作を損なうことなくＰＨＹ番号を任意に設定することにより、パフォーマンスの低下の防止をはかると共にポーリング動作の最適化をはかるという技術が記載されている。
【０００５】
ＵＴＯＰＩＡレベル２で規定されているところの、１つのＡＴＭレイヤデバイスと複数のＰＨＹレイヤデバイスとの間のインタフェースについて、図１６から図２０を参照して説明する。なお、図１６から図２０においては、１つのＡＴＭレイヤデバイスをマスタＶと称し、マスタＶに従属する複数のＰＨＹレイヤデバイスをスレーブＷと称し、その複数のスレーブＷのうち１つをスレーブＷ１、他の１つをスレーブＷ２として以下に説明する。
【０００６】
図１６は、従来のＵＴＯＰＩＡレベル２における、１つのＡＴＭレイヤデバイス（マスタ）と複数のＰＨＹレイヤデバイス（スレーブ）との間の各信号線の接続形態を示す図である。
【０００７】
１つのマスタＶと、複数のスレーブＷ（スレーブＷ１、スレーブＷ２）とは、図１６に示すようにバス接続形態の信号線により接続されている。マスタＶと各スレーブＷとの間で送受される信号を、図１７を参照して説明する。
【０００８】
図１７は、従来のＵＴＯＰＩＡレベル２のインタフェースの信号線について説明する図である。なお、図１７においては、マスタＶを単にマスタと称し、スレーブＷを単にスレーブと称することとする。
【０００９】
図１７において、（Ａ）はマスタがスレーブに対してＡＴＭセル（以後、ＡＴＭセルを単にセルと略記する）を送信する（Ｔｘ）ときに使用される信号を示し、（Ｂ）はマスタがスレーブからセルを受信する（Ｒｘ）ときに使用される信号を示している。
【００１０】
図１７（Ａ）のTxClk は、マスタからスレーブに送出する送信クロック信号であり、スレーブはこの送信クロック信号に同期して信号送受動作を行う。
【００１１】
TxAddr[4..0]は、セルの送信先のスレーブを選択する５ビットの送信アドレス信号で、マスタからスレーブに送出される。TxAddrが５ビットであり、かつ、５ビットとも全て「１」のアドレス（すなわち"1Fh" ）はＵＴＯＰＩＡレベル２では予約語となっているため、１つのマスタに接続可能なスレーブの数の上限は３１個（２の５乗−１＝３１）までに制限されている。
【００１２】
TxData[M..0]は、マスタからスレーブに送信するセルの送信データ信号で、Ｍの値が７の８ビットモードの場合はTxData[7..0]の８本の送信データバスを使用し、Ｍの値が１５の１６ビットモードの場合は更にTxData[15..8] の拡張バスを使用する。
【００１３】
TxClavは、スレーブのセル格納バッファの状態を示す信号で、セル格納バッファが空状態で利用可能、すなわち、マスタから送信されるセルを受信可能であるときに、スレーブからマスタに送出される。
【００１４】
TxEnb*は、セルの送信データ転送イネーブルを示す信号で、マスタからスレーブに送出される。なお、信号名の後の「＊」は負論理であることを示し、ローアクティブであり、以下の信号においても同様である。
【００１５】
TxSOC は、送信するセルの先頭を示す信号であり、マスタからスレーブに送出される。
【００１６】
図１７（Ｂ）のRxClk は、マスタからスレーブに送出する受信クロック信号であり、スレーブはこの受信クロック信号に同期して信号送受動作を行う。
【００１７】
RxAddr[4..0]は、マスタが受信するセルの送信元のスレーブを選択する５ビットの受信アドレス信号で、マスタからスレーブに送出される。
【００１８】
RxData[M..0]は、マスタがスレーブから受信するセルの受信データ信号で、Ｍの値が７の８ビットモードの場合はRxData[7..0]の８本の受信データバスを使用し、Ｍの値が１５の１６ビットモードの場合は更にRxData[15..8] の拡張バスを使用する。
【００１９】
RxClavは、スレーブのセル格納バッファの状態を示す信号で、セル格納バッファにセルが保有されている、すなわち、マスタに受信させたいセルを保有しているときに、スレーブからマスタに送出される。
【００２０】
RxEnb*は、セルの受信データ転送イネーブルを示す信号で、マスタからスレーブに送出される。
【００２１】
RxSOC は、受信するセルの先頭を示す信号であり、スレーブからマスタに送出される。
【００２２】
次に、図１６に示した各信号線の接続形態における動作について、図１８、図１９に示すタイミング図を用いて説明する。
【００２３】
図１８は、マスタ（ＡＴＭレイヤデバイス）からスレーブ（ＰＨＹレイヤデバイス）に対しセルを送信する場合のタイミング図である。
【００２４】
図１８において、マスタＶは、マスタＶから見た送信側のセルの送信基準となるクロックを、（ａ）TxClk 信号に出力している。マスタＶは、この基準クロックに同期して、各スレーブＷ（スレーブＷ１、スレーブＷ２）に対応したアドレスと"1Fh" を１クロックおきに（ｂ）TxAddr[4..0]信号に出力する。このときマスタＶへ従属するスレーブＷの数が、ＵＴＯＰＩＡレベル２で規定している最大数の３１であると仮定すると、このときTxAddr[4..0]信号に送信されるアドレスは"0h"〜"1Eh" である（ＵＴＯＰＩＡレベル２の規定では"1Fh" は予約ビットである）。
【００２５】
スレーブＷ１、Ｗ２は、自分のアドレスがTxAddr[4..0]信号に出力されたとき、マスタＶから送信されてくるセルを受け付けることが可能であれば、（ｃ）TxClav信号に"1" を出力する（TxClav信号は通常は"0" である）。図１８のｔ４の時点では、"2h"を自分のアドレスとするスレーブＷ（スレーブＷ１或いはスレーブＷ２）からTxClav信号に"1" が出力されている。
【００２６】
マスタＶは、送信先のスレーブＷ（スレーブＷ１或いはスレーブＷ２）がセル受付可能であれば、送信先のアドレスをTxAddr[4..0]信号へ出力し（図１８のｔ７の時点）、（ｄ）TxEnb*信号に"0" を出力する（図１８のｔ８の時点）。スレーブＷ１、Ｗ２は、TxAddr[4..0]信号に自アドレスが出力され、かつTxEnb*信号に"0" が出力された場合、マスタＶより（ｆ）TxData[M..0]にセルが出力されるのを待つ。
【００２７】
マスタＶは、（ｆ）TxData[M..0]信号にセルを出力すると同時に、セルの先頭で（ｅ）TxSOC 信号に基準クロック１クロック分"1" を出力する（図１８のｔ８の時点）。そして、図１８のｔ８の時点以降、（ｆ）TxData[M..0]信号にセルのデータ信号として、１番目のヘッダ（Header：宛先情報）Ｈ１、２番目のヘッダＨ２、、５番目のヘッダＨ５（図示せず）、１番目のペイロード（Payload ：ユーザ情報）Ｐ１（図示せず）、、４８番目のペイロードＰ４８までが連続して出力される。
【００２８】
また、マスタＶは、（ｆ）TxData[M..0]にセルを出力している最中でも引き続き、（ｂ）TxAddr[4..0]信号に各スレーブＷ（スレーブＷ１、スレーブＷ２）に対応するアドレスを出力し、各スレーブＷがセル受信可能か不可能かを確認し続ける。この動作は、ポーリングと呼ばれている。
【００２９】
図１９は、マスタ（ＡＴＭレイヤデバイス）がスレーブ（ＰＨＹレイヤデバイス）からセルを受信する場合のタイミング図である。
【００３０】
図１９において、マスタＶは、マスタＶから見た受信側のセル受信基準クロックを（ａ）RxClk 信号に出力する。また、各スレーブＷ（スレーブＷ１、スレーブＷ２）に対応するアドレスと”1Fh” を交互に（ｂ）RxAddr[4..0]信号に出力し、各スレーブＷがマスタＶに受信させたいセルを保有しているか否かを確認する。本動作はポーリングと呼ばれている。スレーブＷ１或いはスレーブＷ２は、（ｂ）RxAddr[4..0]信号に自アドレスが出力されたとき、マスタＶに受信させたいセルを保有していれば、（ｃ）RxClav信号に"1" を出力する（RxClav信号は通常は"0" である）。図１９のｔ４の時点では、"2h"を自分のアドレスとするスレーブＷ（スレーブＷ１或いはスレーブＷ２）からRxClav信号に"1" が出力されている。
【００３１】
マスタＶは、この（ｃ）RxClav信号の状態を見て、マスタＶへ受信させたいセルを保有しているスレーブＷがあるかを確認する。受信させたいセルを保有しているスレーブＷがあれば、（ｂ）RxAddr[4..0]信号に、該当するスレーブＷに対応するアドレスを出力し（図１９のｔ７の時点）、（ｄ）RxEnb*信号に”0” を出力する（図１９のｔ８の時点）。スレーブＷ１或いはスレーブＷ２は、自アドレスがRxAddr[4..0]信号に出力され、かつRxEnb*信号に"0" が出力された時、（ｆ）RxData[M..0]信号にセルを出力する（図１９のｔ９の時点）。また、（ｆ）RxData[M..0]信号にセルを出力する時、スレーブＷ１或いはスレーブＷ２は送信セルの先頭で基準クロックの１クロック分だけ（ｅ）RxSOC 信号に"1" を出力する（図１９のｔ９の時点）。そして、図１９のｔ９の時点以降、該スレーブＷから（ｆ）RxData[M..0]信号にセル（Ｈ１、Ｈ２、、、Ｐ４８まで）が出力される。マスタＶはスレーブＷからセルを受信中であっても常にポーリングを行う。
【００３２】
次に、図２０を参照して、スレーブＷの送信側の構成について説明する。
【００３３】
図２０は、従来のＵＴＯＰＩＡレベル２における、スレーブ（ＰＨＹレイヤデバイス）の送信側の構成を示す詳細ブロック図である。
【００３４】
図２０において、スレーブＷ内の送信側（マスタＶから見た受信側）は、セル転送制御部１１０とアドレス制御部１１１、及びセル転送要求部１１２で構成されている。
【００３５】
そして、セル転送制御部１１０は、セル転送要求部１１２より転送セル信号１２２を入力したとき、アドレス制御部１１１に転送セル保有信号１２０を出力する。この転送セル保有信号１２０を入力したアドレス制御部１１１は、自アドレスがRxAddr[4..0]信号に出力されてくるのを待ち、自アドレスが出力されたら、RxClav信号に"1" を出力する。その後、マスタＶよりRxAddr[4..0]信号に再度自アドレスが出力され、RxEnb*信号に"0" が出力されたら、マスタＶが受信可能状態であることを認識する。マスタＶが受信可能であることを確認したアドレス制御部１１１は、セル転送制御部１１０へセル転送許可信号１２１を出力する。セル転送許可信号１２１を入力したセル転送制御部１１０は、保有していたセルをRxData[M..0]信号に出力し、また、セルの先頭でRxSOC 信号に"1" を出力する。
【００３６】
【発明が解決しようとする課題】
上述した従来のＵＴＯＰＩＡレベル２で規定されているところの、１つのＡＴＭレイヤデバイス（マスタ）と複数のＰＨＹレイヤデバイス（スレーブ）との間のインタフェースにおいては、マスタＶがスレーブＷ１、Ｗ２からセルを受信するとき、１つのセルを受信し始めてから受信が完了するまで、基準クロック（RxClk ）を５３クロック（１セルは５３バイトで構成されているため）必要とするのに対して、マスタＶがスレーブＷのアドレス"0h"〜"1Eｈ"（ＵＴＯＰＩＡレベル２の規定）まで全てをポーリングするまでには、３１×２＝６２クロックを必要としてしまう。このためマスタＶが、１つのセルを受信完了するまでに５３クロック要するのに対して全てのアドレスをポーリングするには６２クロック必要であるため６２−５３＝９クロック無駄になってしまう。言い換えると、スレーブＷがマスタＶへセルを受信させたい時に、マスタＶが別のスレーブＷのセルを受信し始めてしまった時、マスタＶが次のセルを受信するまで最大６２クロックかかる場合が存在し、セル受信効率が落ちてしまう、という問題点を有している。
【００３７】
更に現在のＵＴＯＰＩＡレベル２の規定では、RxAddr[4..0]信号が５ビットであるが、一つのマスタＶにより多くのスレーブＷを従属させるためRxAddr[4..0]信号を多ビット化、たとえばRxAddr[5..0]の６ビット構成にしてしまうと、全てのスレーブＷに対してポーリングを行うにはRxClk を６３×２＝１２６クロック必要としてしまい、セルの受信効率を更に下げてしまう、という問題点を有している。このため、現在のＡＴＭフォーラムで規定したＵＴＯＰＩＡレベル２の手法を安易にそのまま応用することができない、という問題点を有している。
【００３８】
本発明は、ＡＴＭフォーラムのＵＴＯＰＩＡレベル２の規定において、マスタから見た受信側のセル転送効率を下げず、かつ、１つのマスタに、より多くのスレーブを従属させても、マスタから見た受信側のセルの受信効率を下げないインタフェースを提供するために成されたものであり、本発明の目的は、ＵＴＯＰＩＡレベル２の規定において、ＡＴＭレイヤデバイス（マスタ）と複数のＰＨＹレイヤデバイス（スレーブ）を接続する改良された方式を提供することにあり、特にＰＨＹレイヤデバイス自らが、自アドレスを出力することにより、ＡＴＭセルをＡＴＭレイヤデバイスに転送する転送権を獲得することを可能とするＡＴＭセル転送方式を提供することにある。
【００３９】
【課題を解決するための手段】
本発明のＡＴＭセル転送方式は、ＡＴＭレイヤデバイスと複数のＰＨＹレイヤデバイスがＵＴＯＰＩＡレベル２で接続されるシステムのＡＴＭセル転送方式において、前記ＰＨＹレイヤデバイス同士が前記ＡＴＭレイヤデバイスに対してセルを転送する権利を獲得するために、前記ＰＨＹレイヤデバイスは前記ＰＨＹレイヤデバイス自らが自アドレスを前記ＡＴＭレイヤデバイスに対して出力する自アドレス出力信号線を含んで構成されるセル転送権獲得手段を備え、前記ＰＨＹレイヤデバイスが前記ＡＴＭレイヤデバイスに対してセルを転送したい時には、前記セル転送権獲得手段によってセルを転送する権利を獲得し、即時にセルを転送することを特徴とする。
【００４１】
また、前記自アドレス出力信号線は、任意のＮ＋１ビットで構成され、前記ＡＴＭレイヤデバイスに従属させることが可能な前記ＰＨＹレイヤデバイスの数には上限が無いことを特徴とする。
【００４２】
さらに、前記セル転送権獲得手段は、複数の前記ＰＨＹレイヤデバイスが同時にセルを転送する権利を獲得しようとした場合には、前記ＰＨＹレイヤデバイスのアドレスが小さい前記ＰＨＹレイヤデバイスに高い優先順位を与えることを特徴とする。
【００４３】
また、前記ＰＨＹレイヤデバイスのセル送信側の構成は、前記ＡＴＭレイヤデバイスに受信させたいセルを保有した時に転送セル信号を出力するセル転送要求部と、前記転送セル信号を入力した時にセル転送獲得要求信号を出力するセル転送制御部と、前記セル転送獲得要求信号を入力したときに前記セル転送権獲得手段によってセルを転送する権利を獲得し、前記セルを転送する権利を獲得したときにセル転送獲得信号を前記セル転送制御部に出力する調停部と、から構成されることを特徴とする。
【００４４】
さらに、ＡＴＭレイヤデバイスと複数のＰＨＹレイヤデバイスがＵＴＯＰＩＡレベル２で接続されるシステムのＡＴＭセル転送方式において、前記ＰＨＹレイヤデバイス同士が他の前記ＰＨＹレイヤデバイスに対してセルを転送する権利を獲得する第２のセル転送権獲得手段を備え、前記ＰＨＹレイヤデバイスが他の前記ＰＨＹレイヤデバイスに対してセルを転送したい時には、前記第２のセル転送権獲得手段によってセルを転送する権利を獲得し、即時にセルを転送することを特徴とする。
【００４６】
また、前記第２の自アドレス出力信号線は、任意のＮ＋１ビットで構成され、前記ＡＴＭレイヤデバイスに従属させることが可能な前記ＰＨＹレイヤデバイスの数には上限が無いことを特徴とする。
【００４７】
さらに、前記第２のセル転送権獲得手段は、複数の前記ＰＨＹレイヤデバイスが同時にセルを転送する権利を獲得しようとした場合には、前記ＰＨＹレイヤデバイスのアドレスが小さい前記ＰＨＹレイヤデバイスに高い優先順位を与えることを特徴とする。
【００４８】
また、前記ＰＨＹレイヤデバイスは、他の前記ＰＨＹレイヤデバイスに受信させたいセルを保有した時に送受信セル信号を出力する第２のセル転送要求部と、前記送受信セル信号を入力した時に第２のセル転送獲得要求信号を出力するセル送受信制御部と、前記第２のセル転送獲得要求信号を入力したときに前記第２のセル転送権獲得手段によってセルを転送する権利を獲得し、前記セルを転送する権利を獲得したときに第２のセル転送獲得信号を前記セル送受信制御部に出力する第２の調停部と、から構成されることを特徴とする。
【００４９】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００５０】
図１は本発明のＡＴＭセル転送方式の一実施形態を示すブロック図である。なお、本実施形態は、１つのＡＴＭレイヤデバイスと複数のＰＨＹレイヤデバイスを接続する改良されたインタフェースの方式を提供するものであり、本実施形態においては、１つのＡＴＭレイヤデバイスをマスタＸと称し、マスタＸに従属する複数のＰＨＹレイヤデバイスをスレーブＹと称し、その複数のスレーブＹのうち１つをスレーブＹ１、他の１つをスレーブＹ２として以下に説明する。
【００５１】
図１を参照すると、本発明の一実施形態としての全体のブロック図および信号構成が示されている。すなわち、１つのＡＴＭレイヤデバイスであるところのマスタＸと、複数のＰＨＹレイヤデバイスであるところのスレーブＹとから構成され、複数のスレーブＹのうち１つをスレーブＹ１、他の１つをスレーブＹ２として全体ブロックが構成されている。そして、マスタＸとスレーブＹ（スレーブＹ１、スレーブＹ２）との間は、図１に示すようなバス接続形態の信号線により接続されている。マスタＸとスレーブＹとの間で送受される信号について、図２を参照して説明する。
【００５２】
図２は、本実施形態の信号線について説明する図である。なお、図２においては、マスタＸを単にマスタと称し、スレーブＹを単にスレーブと称することとする。
【００５３】
図２において、（Ａ）はマスタがスレーブに対してセル（ＡＴＭセル）を送信する（Ｔｘ）ときに使用される信号を示し、（Ｂ）はマスタがスレーブからセルを受信する（Ｒｘ）ときに使用される信号を示している。
【００５４】
図２（Ａ）の信号は、図１７（Ａ）に示した従来のＵＴＯＰＩＡレベル２のインタフェースの信号線と同様であるが、TxAddr[N..0]の送信アドレス信号がＮ＋１ビットになっているところだけが異なっている。以下に詳述する。
【００５５】
図２（Ａ）のTxClk は、マスタからスレーブに送出する送信クロック信号であり、スレーブはこの送信クロック信号に同期して信号送受動作を行う。
【００５６】
TxAddr[N..0]は、セルの送信先のスレーブを選択するＮ＋１ビットの送信アドレス信号で、マスタからスレーブに送出される。TxAddrがＮ＋１ビットであるため、１つのマスタに接続可能なスレーブの数の上限に制限は無い。
【００５７】
TxData[M..0]は、マスタからスレーブに送信するセルの送信データ信号で、Ｍの値が７の８ビットモードの場合はTxData[7..0]の８本の送信データバスを使用し、Ｍの値が１５の１６ビットモードの場合は更にTxData[15..8] の拡張バスを使用する。
【００５８】
TxClavは、スレーブのセル格納バッファの状態を示す信号で、セル格納バッファが空状態で利用可能、すなわち、マスタから送信されるセルを受信可能であるときに、スレーブからマスタに送出される。
【００５９】
TxEnb*は、セルの送信データ転送イネーブルを示す信号で、マスタからスレーブに送出される。なお、信号名の後の「＊」は負論理であることを示し、ローアクティブであり、以下の信号においても同様である。
【００６０】
TxSOC は、送信するセルの先頭を示す信号であり、マスタからスレーブに送出される。
【００６１】
図２（Ｂ）の信号は、図１７（Ｂ）に示した従来のＵＴＯＰＩＡレベル２のインタフェースの信号線とほぼ同様であるが、RxAddr[4..0]信号の代わりにRxReqA[N..0]を用いており、RxClav信号の代わりにRxAcq*信号を用いているところが異なっている。以下に詳述する。
【００６２】
図２（Ｂ）のRxClk は、マスタからスレーブに送出する受信クロック信号であり、スレーブはこの受信クロック信号に同期して信号送受動作を行う。
【００６３】
RxReqA[N..0]は、セルをマスタに対して送信したいスレーブが、セル転送の権利を獲得するために自らのアドレスを出力する信号線であり、Ｎ＋１ビットで構成されている。RxReqA[N..0]がＮ＋１ビットであるため、図２（Ａ）のTxAddrで述べたと同様に、１つのマスタに接続可能なスレーブの数の上限に制限がなくなるものとなる。なお、RxReqAの信号名は、セル転送権の獲得を要求する（Req ：Request ）ためにスレーブのアドレス（A ：Address ）を出力する、という意味合いから名づけたものである。また、RxReqA[N..0]には、マスタがスレーブに対してセル転送を許可する場合にも、許可するスレーブのアドレスを出力するものであるため、RxReqA[N..0]はスレーブからマスタに送出される場合と、マスタからスレーブに送出される場合とがある。
【００６４】
RxData[M..0]は、マスタがスレーブから受信するセルの受信データ信号で、Ｍの値が７の８ビットモードの場合はRxData[7..0]の８本の受信データバスを使用し、Ｍの値が１５の１６ビットモードの場合は更にRxData[15..8] の拡張バスを使用する。
【００６５】
RxAcq*は、或るスレーブがセルの転送権を獲得した場合に、該スレーブからマスタ及び他のスレーブに対して出力される信号である。なお、RxAcq*の信号名は、セル転送権を獲得したことに対する応答（Acq ：Acknowledge ）という意味合いから名づけたものである。
【００６６】
RxEnb*は、セルの受信データ転送イネーブルを示す信号で、マスタからスレーブに送出される。
【００６７】
RxSOC は、受信するセルの先頭を示す信号であり、スレーブからマスタに送出される。
【００６８】
以上、図２を参照して、本実施形態の信号線について説明したが、マスタＸの送信側すなわちスレーブＹの受信側の信号構成と動作は、図１８に示した従来のＵＴＯＰＩＡレベル２におけるマスタ（ＡＴＭレイヤデバイス）からスレーブ（ＰＨＹレイヤデバイス）に対しセルを送信する場合と同様であり、また、本発明とは直接関係しないので、その詳細な構成及び動作は以降の説明において省略することとする。
【００６９】
次に、図３を参照して、スレーブＹの送信側の構成について説明する。
【００７０】
図３は、本実施形態におけるスレーブ（ＰＨＹレイヤデバイス）の送信側の構成を示す詳細ブロック図である。
【００７１】
図３において、スレーブＹ内の送信側（マスタＸから見た受信側）は、セル転送制御部１０と調停部１１、及びセル転送要求部１２で構成されている。
【００７２】
そして、スレーブＹは、RxClk 信号をセル転送制御部１０と調停部１１で入力し、マスタＸから見た受信側の基準クロックとする。セル転送要求部１２より転送セル信号２２がセル転送制御部１０に送られると、セル転送制御部１０は、調停部１１にセル転送獲得要求信号２０を出力し、セル転送権（マスタＸへセルを受信させるための権利）を獲得しようとする。
【００７３】
このセル転送獲得要求信号２０を入力した調停部１１は、セル転送権を獲得すべくRxReqA[N..0]信号へ自スレーブに割り当てられたアドレスを出力する。このときスレーブＹ内の調停部１１は、常にRxReqA[N..0]信号を入力している。スレーブＹ内の調停部１１は、自アドレスをRxReqA[N..0]信号に出力した後、入力するRxReqA[N..0]信号の状態でセル転送権を獲得できたのかを判断する。
【００７４】
スレーブＹが、マスタＸへのセル転送権を獲得できた時、スレーブＹ内の調停部１１は、スレーブＹ外のRxAcq*信号に"0" を出力する。このことにより、自分がマスタＸへのセル転送権を獲得したことをマスタＸ及び他のスレーブＹに知らせる。また、調停部１１は、セル転送獲得信号２１をセル転送制御部１０に出力し、セル転送制御部１０にセル転送権を獲得したことを知らせる。
【００７５】
その後、マスタＸからRxEnb*に"0" が出力されたら（セル出力許可を意味する）、セル転送制御部１０は、RxData[M..0]信号にセルを出力する。このときセルの先頭バイトでRxSOC に"1" を出力する。
【００７６】
次に、図４を参照して、本実施形態の動作について詳細に説明する。
【００７７】
図４は、本実施形態の動作を説明するフローチャートである。
【００７８】
図４においては、マスタＸに従属するスレーブＹがスレーブＹ１とスレーブＹ２の２つであると仮定したときの動作について説明する。
【００７９】
先ず、図４内の分岐１について説明をする。今、スレーブＹ１がマスタＸへ受信させたいセルを保有した時（ステップＳ１１）について考える。この時、スレーブＹ１内の調停部１１は、スレーブＹ１外から入力しているRxAcq*信号の状態を確認し（ステップＳ１２）、"1" である（スレーブＹ２がセル転送権を獲得していない）ことを確認する。このとき、RxAcq*信号が"0" であった（スレーブＹ２が既にセル転送権を獲得済み）ときは、RxAcq*信号が"1" になるまで待機する（ステップＳ１２でRxAcq*="0"）。RxAcq*信号が"1" であったとき（ステップＳ１２でRxAcq*="1"）、スレーブＹ１内の調停部１１は、RxReqA[N..0]信号へ自分に割り当てられたアドレスを出力する（ステップＳ１３）。スレーブＹ１は、RxReqA[N..0]信号に自分に割り当てられたアドレスを出力すると同時に、そのときにスレーブＹ１外のRxReqA[N..0]信号の状態を入力し（ステップＳ１４）確認する（ステップＳ１５）。
【００８０】
スレーブＹ１外のRxReqA[N..0]信号より入力したアドレスが自アドレスであった場合は（ステップＳ１５でＹｅｓ）、RxAcq*信号に"0" を出力して転送権を獲得する（ステップＳ１６）。もし自アドレス以外（スレーブＹ２もマスタＸへのセル転送権を獲得しようとしている）であれば（ステップＳ１５でＮｏ）、分岐２のステップＳ２１へ移行する（分岐２については後述する）。
【００８１】
マスタＸは、RxAcq*信号が"0" になったときのRxReqA[N..0]信号の状態を確認し、セルを転送してくるスレーブＹを認識する。セルを転送してくるスレーブＹを認識したマスタＸは、RxEnb*信号に"0" （転送許可）を出力し、スレーブＹからセルが出力されてくるのを待つ。スレーブＹ１のセル転送制御部１０は、RxEnb*信号の状態を確認し（ステップＳ１７）、RxEnb*="0"となったときに（ステップＳ１７でRxEnb*="0"）、RxData[M..0]にセルを出力すると共に、セルの先頭データを出力するときRxSOC に"1" を出力する（ステップＳ１８）。ステップＳ１８でスレーブＹ１からRxData[M..0]に出力されたセルがマスタＸに受信される。
【００８２】
次に、前述の図４の分岐２について説明する。
【００８３】
分岐２に移行してきた場合、スレーブＹ１は、RxReqA[N..0]信号より入力したアドレスが自アドレスよりも上位のビットに"0" が出力されているかを確認する（ステップＳ２１）。上位ビットに"0" が出力されていた場合（ステップＳ２１でＹｅｓ）、スレーブＹ１は、スレーブＹ２よりもセル転送の獲得権利が低いと判断してアドレスの出力を停止し、１バスサイクル（１セルを転送する時間）待機した後（ステップＳ２３）、分岐１のステップＳ１２に移行する。
【００８４】
自アドレスよりも上位ビットに"0" が無ければ、スレーブＹ１は、スレーブＹ２よりもセル転送の獲得権利が高いと判断し（ステップＳ２１でＮｏ）、更に続けて基準クロック（RxClk ）の１クロック分だけ自アドレスを出力したまま待機する。もう１クロック間出力した後、再度RxReqA[N..0]信号を確認する（ステップＳ２２）。まだ自アドレス以外のアドレスがRxReqA[N..0]信号に出力されていた場合は（ステップＳ２２でＮｏ）、最終の権利獲得動作を行うために、分岐３のステップＳ３１へ移行する（分岐３については後述する）。RxReqA[N..0]信号に出力されているアドレスが、自アドレスになった場合は（ステップＳ２２でＹｅｓ）、分岐１のステップＳ１６へ移行し、以後前述と同様な分岐１での動作を行う。
【００８５】
次に、前述の図４の分岐３について説明する。
【００８６】
分岐３に移行してきた場合、スレーブＹ１は、スレーブＹ２と最終の権利獲得動作を行う必要があると判断する。スレーブＹ１は、RxReqA[N..0]信号に出力されているアドレスの内、"0" が出力されているビットを検索する。スレーブＹ１は、RxReqA[N..0]信号から入力するアドレスで、"0" が出力されているビットを、下位ビットより１、２、３・・・と番号をつける。スレーブＹ１は、番号付けが完了した後、入力するアドレスと自アドレスと比較を行い、自アドレスと相違している"0" のビットを検索する（ステップＳ３１）。
【００８７】
スレーブＹ１は、この相違しているビットで最上位ビットを検索し、相違している最上位ビットが、先ほど行った番号付けの何番目であるかを確認する（ステップＳ３２）。その番号を確認したスレーブＹ１は、アドレス出力を停止し、その番号と同等の基準クロック（RxClk ）だけ待機する（ステップＳ３３）。その後、再度図４の分岐１のステップＳ１２へ戻り、分岐１でのセル転送権の獲得動作を行う。このことより、スレーブＹ１の方が、スレーブＹ２よりも相違していた"0" のビットの番号が小さければ（アドレスの値が小さい程）早くアドレスを出力することが出来るため、スレーブＹ２よりも早くセル転送権を獲得することが可能である。
【００８８】
以下に、図５と図６を用いて図４の分岐１を、図７と図８を用いて図４の分岐２を、図９と図１０、図１１と図１２を用いて図４の分岐３を、具体例によって詳細に説明する。なお、図５から図１２においては、RxReqA[N..0]信号のＮの値を５である（アドレス信号が６ビットである）と仮定するものとする。そして、RxReqA[N..0]信号の０ビット目をRxReqA0 と表示し、以下同様にしてRxReqA[N..0]信号の５ビット目をRxReqA5 と表示するものとする。
【００８９】
図５と図６は図４の分岐１の動作について説明する図であり、図５は図４の分岐１を説明する構成図であり、図６は図４の分岐１を説明するタイミング図である。
【００９０】
図５において、スレーブＹ１のアドレスを"2Fh" 、スレーブＹ２のアドレスを"1Fh" と割り当てたものとする。なお、図５において図１に示す構成要素に対応するものは同一の参照数字または符号を付し、その説明を省略する。
【００９１】
図６は、スレーブＹ２のみがマスタＸに受信してもらいたいセルを保有した時のタイミング図である。スレーブＹ２は、まずRxAcq*信号の状態を確認する（図６のｔ１の時点）。RxAcq*信号が"1" であることを確認したスレーブＹ２は、セル転送権を獲得するため自アドレス"1FH" をRxReqA[5..0]信号へ出力する（図６のｔ２の時点）。このとき、スレーブＹ２は、入力したRxReqA[5..0]信号のアドレスが"1Fh" であったため、スレーブＹ１がセル転送権を獲得する動作を行っていないことを認識する（図６の（イ））。スレーブＹ１がセル転送権を獲得していないことを認識した後、RxAcq*信号に"0" を出力し（図６のｔ３の時点）、スレーブＹ２がセル転送権を獲得したことをマスタＸ及びスレーブＹ１に知らせる。
【００９２】
スレーブＹ２は、RxAcq*信号に"0" を出力した後、マスタＸよりRxEnb*に"0" が出力されたら（図６のｔ４の時点）、RxData[M..0]信号にセルを出力する（図６の（ロ）でｔ５の時点）。スレーブＹ２は、セルの出力の開始時点でRxSOC 信号に"1" を出力する（図６のｔ５の時点）。そして、図６のｔ５の時点以降、RxData[M..0]信号にセルのデータ信号として、１番目のヘッダＨ１（図６のｔ５）、２番目のヘッダＨ２（図６のｔ６）、、５番目のヘッダＨ５（図６のｔ９）、１番目のペイロードＰ１（図６のｔ１０）、、４８番目のペイロードＰ４８（図６のｔ５７）までが連続して出力される。
【００９３】
図７と図８は図４の分岐２の動作、すなわち、スレーブＹ１とＹ２が同時にマスタＸへのセル転送権を獲得しようとした場合の動作について説明する図であり、図７は図４の分岐２を説明する構成図であり、図８は図４の分岐２を説明するタイミング図である。
【００９４】
図７において、スレーブＹ１のアドレスを"20h" 、スレーブＹ２のアドレスを"10h" と割り当てたものとする。なお、図７において図１に示す構成要素に対応するものは同一の参照数字または符号を付し、その説明を省略する。
【００９５】
図８は、スレーブＹ１とＹ２が同時にマスタＸへのセル転送権を獲得しようとした場合のタイミング図である。スレーブＹ１、Ｙ２は、同時にセル転送権を獲得しようとしたため、RxAcq*信号が"1" であることを確認（図８のｔ１の時点）した後、各々自アドレスをRxReqA[5..0]信号に出力する（図８の（イ）でｔ２の時点）。この様な場合、RxReqA[5..0]信号に出力されているアドレスは"00H" となる（"0" が"1" よりも強い関係にあるとする）。スレーブＹ１、Ｙ２は、RxReqA[5..0]信号より入力したアドレスが"00h" であるため、スレーブＹ１とスレーブＹ２が同時にセル転送権を獲得しようとしていることを知る。そこで、スレーブＹ１、Ｙ２は、RxReqA[5..0]信号から入力したアドレス（"00h" ）と自アドレスを比較し、自アドレスよりも上位ビットに"0" が出力されているのかを確認する。
【００９６】
スレーブＹ１について考えると、スレーブＹ１は、自アドレスが"20h" であるため、RxReqA[5..0]信号より入力したアドレス"00h" が自アドレスよりも上位ビットに"0" を出力されていることを知る。自アドレスよりも上位ビットに"0" が出力されていることを認識したスレーブＹ１は、セル転送権の権利がスレーブＹ２よりも低いと判断し、RxReqA[5..0]信号に出力していたアドレスの出力を停止し、次のセル転送サイクル（スレーブＹ２が１セル転送し終わるまでの１バスサイクルの間）待機する（図８の（ロ））。
【００９７】
一方スレーブＹ２は、自アドレスよりも上位ビットに"0" が出力されていないことを認識したため、もう基準クロック（RxClk ）１クロック分、自アドレスをRxReqA[5..0]に続けて出力する（図８の（ロ）でｔ３の時点）。スレーブＹ２はRxReqA[5..0]信号へ出力されているアドレスが、自アドレスと一致したため（図８のｔ３の時点）、セル転送権が獲得出来たと認識して再度RxAcq*信号の状態を確認する（図８のｔ３の時点）。その結果、RxAcq*信号が"1" であったため、スレーブＹ２は、RxAcq*信号に"0" を出力し（図８のｔ４の時点）、自分がセル転送権を獲得したことを、スレーブＹ１及びマスタＸへ知らせる。この後の動作（図８のｔ５の時点以降）については、前述の分岐１と同様な動作であり、スレーブＹ２は自己の保有するセルを図８のｔ６以降において、１番目のヘッダＨ１から４８番目のペイロードＰ４８まで連続して出力する。
【００９８】
図９と図１０は図４の分岐３の動作、すなわち、スレーブＹ１とＹ２が同時にマスタＸへのセル転送権を獲得しようとした場合であって、かつ、分岐２において１クロック後に再度自アドレスを出力したが入力アドレスが自アドレスと一致しない場合の動作、について説明する図であり、図９は図４の分岐３を説明する構成図であり、図１０は図４の分岐３を説明するタイミング図である。
【００９９】
図９において、スレーブＹ１のアドレスを"25h" 、スレーブＹ２のアドレスを"2Bh" と割り当てたものとする。なお、図９において図１に示す構成要素に対応するものは同一の参照数字または符号を付し、その説明を省略する。
【０１００】
図１０は、スレーブＹ１とＹ２が同時にマスタＸへのセル転送権を獲得しようとした場合であって、かつ、分岐２において１クロック後に再度自アドレスを出力したが入力アドレスが自アドレスと一致しない場合（図４のステップＳ２２でＮｏの場合）の動作、について説明するタイミング図である。先ず、図４の分岐２までの動作は前述と同様であり、図１０のｔ２の時点でスレーブＹ１とＹ２が同時に自アドレスをRxReqA[5..0]信号に出力し、かつ、図１０のｔ３の時点で再度自アドレスを出力している。図４の分岐２のステップＳ２２で再度出力したアドレスが更に自アドレス以外のものであった場合（図１０のｔ３の時点）、スレーブＹ１及びスレーブＹ２は、入力したRxReqA[5..0]信号のアドレスで"0" が出力されているビットを検索する。図１０ではRxReqA1 、RxReqA2 、RxReqA3 、RxReqA4 に"0" が出力されており、この様子を特に図１０（イ）に挙げている。
【０１０１】
スレーブＹ１、Ｙ２は、RxReqA[5..0]信号に出力されている"0" のビットを下位ビットより番号付けを行う。図１０（イ）では、RxReqA1 に「１」、RxReqA2 に「２」、RxReqA3 に「３」、RxReqA4 に「４」と番号をつける。番号付けを行った後、スレーブＹ１、Ｙ２は自アドレスと比較し、相違しているビットを検索する。検索した結果、スレーブＹ１では２番目のビットが相違しており（図１０の（ロ））、スレーブＹ２は１番目と３番目のビットが相違している（図１０の（ハ））ことが判明する。スレーブＹ１、Ｙ２は、その相違していた"0" のビットのうち最上位ビットが、先ほど番号付けを行った内の何番目かを確認する。スレーブＹ１では２番目が最上位ビットであり（図１０の（ロ））、スレーブＹ２では３番目が最上位ビットである（図１０の（ハ））ことが判明する。
【０１０２】
番号を確認したスレーブＹ１、Ｙ２は、一旦出力していたアドレスを停止し、自分の確認した番号の基準クロック（RxClk ）目に、RxReqA[5..0]に再度自アドレスの出力を開始する。その後の動作は、図４の分岐１のステップＳ１２に戻る。図１０では、スレーブＹ１は２番目のビットが相違しているため、基準クロック（RxClk ）２クロック目に再度アドレスを出力しようと試みる（図１０のｔ５の時点で、RxReqA[5..0]にスレーブＹ１のアドレス"25h" が出力されている）。スレーブＹ２は１番目と３番目のビットが相違しているが、最上位ビットが３番目であるため、基準クロック（RxClk ）３クロック目で自アドレスを再度出力する（図１０のｔ６の時点で、RxReqA[5..0]にスレーブＹ２のアドレス"2Bh" が出力されている）。
【０１０３】
スレーブＹ１は自アドレスを再度出力したとき（すなわち図１０のｔ５の時点で）、RxAcq*信号が"1" かつスレーブＹ１外のRxReqA[5..0]の状態が自アドレスと一致したため、セル転送権を獲得出来る。しかし、スレーブＹ２は自アドレスを再度送出したとき（すなわち図１０のｔ６の時点で）、既にスレーブＹ１がセル転送権を獲得してしまっている（RxAcq*信号が"0" となっている）ため、セル転送権獲得の動作を停止する。
【０１０４】
次に、図１１、図１２を用いて、図４の分岐３について更に別な例をあげて説明する。
【０１０５】
図１１と図１２は図４の分岐３の動作を説明する第２の図であり、図１１は図４の分岐３を説明する第２の構成図であり、図１２は図４の分岐３を説明する第２のタイミング図である。
【０１０６】
図１１において、スレーブＹ１のアドレスを"01h" 、スレーブＹ２のアドレスを"02h" と割り当てたものとする。なお、図１１において図１に示す構成要素に対応するものは同一の参照数字または符号を付し、その説明を省略する。
【０１０７】
図１２は、図４の分岐３を説明する第２のタイミング図である。先ず、図４の分岐２までの動作は前述と同様であり、図１２のｔ２の時点でスレーブＹ１とＹ２が同時に自アドレスをRxReqA[5..0]信号に出力し、かつ、図１２のｔ３の時点で再度自アドレスを出力している。図４の分岐２のステップＳ２２で再度出力したアドレスが更に自アドレス以外のものであった場合（図１２のｔ３の時点）、スレーブＹ１及びスレーブＹ２は、入力したRxReqA[5..0]信号のアドレスで"0" が出力されているビットを検索する。図１２ではRxReqA0 、RxReqA1 、RxReqA2 、RxReqA3 、RxReqA4 、RxReqA5 全てに"0" が出力されており、この様子を特に図１２（イ）に挙げている。
【０１０８】
スレーブＹ１、Ｙ２は、RxReqA[5..0]信号に出力されている"0" のビットを下位ビットより番号付けを行う。図１２（イ）では、RxReqA0 に「１」、RxReqA1 に「２」、RxReqA2 に「３」、RxReqA3 に「４」、RxReqA4 に「５」、RxReqA5 に「６」と番号をつける。番号付けを行った後、スレーブＹ１、Ｙ２は自アドレスと比較し、相違しているビットを検索する。検索した結果、スレーブＹ１では１番目のビットが相違しており（図１２の（ロ））、スレーブＹ２では２番目のビットが相違している（図１２の（ハ））ことが判明する。スレーブＹ１、Ｙ２は、その相違していた"0" のビットのうち最上位ビットが、先ほど番号付けを行った内の何番目かを確認する。スレーブＹ１では１番目のみが相違しているため１番目が最上位ビットであり（図１２の（ロ））、スレーブＹ２では２番目のみが相違しているため２番目が最上位ビットである（図１２の（ハ））ことが判明する。
【０１０９】
番号を確認したスレーブＹ１、Ｙ２は、出力していたアドレスを一旦停止し、その番号の基準クロック（RxClk ）目に、RxReqA[5..0]に再度自アドレスの出力を開始する。スレーブＹ１は１番目が最上位ビットであったため、１クロック目（図１２のｔ４の時点）に自アドレスを出力している。その後の動作は、図４の分岐１のステップＳ１２に戻る。しかし、スレーブＹ２は２番目のビットが最上位であったため、出力していたアドレスを停止させ、再度２クロック目（図１２のｔ５の時点）に自アドレスを出力するが、スレーブＹ１が既にセル転送権を獲得してしまった（RxAcq*信号が"0" となっている）ため、セル転送権獲得の動作を停止する。
【０１１０】
以上、詳細に説明したように本発明のＡＴＭセル転送方式によれば、各スレーブＹが同時にセル転送権を獲得しようとした場合、獲得可能な優先順位は、各スレーブＹのアドレスで見て、
00h ＞01h ＞02h ＞・・・・・・＞3Eh ＞3Fh （RxReqA[N..0]のＮを５と仮定（アドレスは６ビット）したとき）となり、アドレスの小さいスレーブＹの優先順位が高くなる。
【０１１１】
次に、図１３、図１４、図１５を参照して、本発明の第２の実施形態について説明する。
【０１１２】
図１３は、本発明のＡＴＭセル転送方式の第２の実施形態を示すブロック図である。なお、第２の実施形態は、１つのＡＴＭレイヤデバイスと複数のＰＨＹレイヤデバイスを接続する更に改良されたインタフェースの方式を提供するものであり、第２の実施形態においては、１つのＡＴＭレイヤデバイスをクロックマスタＸＸと称し、クロックマスタＸＸに従属する複数のＰＨＹレイヤデバイスをスレーブＺと称し、その複数のスレーブＺのうち１つをスレーブＺ１、他の１つをスレーブＺ２として以下に説明する。
【０１１３】
図１３を参照すると、本発明の第２の実施形態としての全体のブロック図および信号構成が示されている。すなわち、１つのＡＴＭレイヤデバイスであるところのクロックマスタＸＸと、複数のＰＨＹレイヤデバイスであるところのスレーブＺとから構成され、複数のスレーブＺのうち１つをスレーブＺ１、他の１つをスレーブＺ２として全体ブロックが構成されている。そして、クロックマスタＸＸとスレーブＺ（スレーブＺ１、スレーブＺ２）との間は、図１３に示すようなバス接続形態の信号線により接続されている。
【０１１４】
第２の実施形態において、クロックマスタＸＸは、各スレーブＺに対しセル送受信用のクロックを供給するだけの機能を有している。そして、各スレーブＺは、スレーブＺ相互間でセルを送受信する機能を有している。すなわち、第１の実施形態においてはマスタ（ＡＴＭレイヤデバイス）とスレーブ（ＰＨＹレイヤデバイス）間でセルの送受信を行う方式を提供したが、第２の実施形態においてはスレーブ（ＰＨＹレイヤデバイス）間でのみセルの送受信を行う方式を提供している。従って、図１３に示す各信号名は、送受信用の信号であるという意味合いから、「TRx 」を頭に付した信号名とした。クロックマスタＸＸとスレーブＺとの間で送受される信号について、図１４を参照して説明する。
【０１１５】
図１４は、第２の実施形態の信号線について説明する図である。なお、図１４においては、クロックマスタＸＸを単にマスタと称し、スレーブＺを単にスレーブと称することとする。
【０１１６】
図１４において、各信号はセルの送受信用の信号であるため、送信と受信の区別は無いものとなっている。
【０１１７】
図１４の信号は、図２（Ｂ）に示した第１の実施形態のインタフェースの信号線とほぼ同様であるが、RxEnb*信号が削除されているところが異なっている。以下に詳述する。
【０１１８】
図１４のTRxClkは、マスタからスレーブに送出する送受信用のクロック信号であり、スレーブはこの送受信クロック信号に同期して信号送受動作を行う。
【０１１９】
TRxReqA[N..0] は、セルを他のスレーブに対して送信したいスレーブが、セル転送の権利を獲得するために自らのアドレスを出力する信号線であり、Ｎ＋１ビットで構成されている。TRxReqA[N..0] がＮ＋１ビットであるため、図２（Ｂ）のRxReqA[N..0]で述べたと同様に、１つのマスタに接続可能なスレーブの数の上限に制限がなくなるものとなる。TRxReqA[N..0] はスレーブから他のスレーブに送出される。
【０１２０】
TRxData[M..0] は、スレーブが他のスレーブに送受信するセルの送受信データ信号で、Ｍの値が７の８ビットモードの場合はTRxData[7..0] の８本の送受信データバスを使用し、Ｍの値が１５の１６ビットモードの場合は更にTRxData[15..8]の拡張バスを使用する。
【０１２１】
TRxAcq* は、或るスレーブがセルの転送権を獲得した場合に、該スレーブから他のスレーブに対して出力される信号である。
【０１２２】
TRxSOCは、送受信するセルの先頭を示す信号であり、スレーブから他のスレーブに送出される。
【０１２３】
次に、図１５を参照して、スレーブＺの構成について説明する。
【０１２４】
図１５は、第２の実施形態におけるスレーブ（ＰＨＹレイヤデバイス）の構成を示す詳細ブロック図である。
【０１２５】
図１５において、スレーブＺは、セル送受信制御部５０と調停部５１、及びセル転送要求部５２で構成されている。
【０１２６】
そして、スレーブＺは、クロックマスタＸＸからTRxClk信号をセル送受信制御部５０と調停部５１で入力し、セル送受信の基準クロックとする。セル転送要求部５２より送受信セル信号６２がセル送受信制御部５０に送られると、セル送受信制御部５０は、調停部５１にセル転送獲得要求信号６０を出力し、セル転送権（他のスレーブＺへセルを受信させるための権利）を獲得しようとする。
【０１２７】
このセル転送獲得要求信号６０を入力した調停部５１は、セル転送権を獲得すべくTRxReqA[N..0] 信号へ自スレーブに割り当てられたアドレスを出力する。このときスレーブＺ内の調停部５１は、常にTRxReqA[N..0] 信号を入力している。スレーブＺ内の調停部５１は、自アドレスをTRxReqA[N..0] 信号に出力した後、入力するTRxReqA[N..0] 信号の状態でセル転送権を獲得できたのかを判断する。
【０１２８】
スレーブＺが、他のスレーブＺへのセル転送権を獲得できた時、スレーブＺ内の調停部５１は、スレーブＺ外のTRxAcq* 信号に"0" を出力する。このことにより、自分が他のスレーブＺへのセル転送権を獲得したことを他のスレーブＺに知らせる。また、調停部５１は、セル転送獲得信号６１をセル送受信制御部５０に出力し、セル送受信制御部５０にセル転送権を獲得したことを知らせる。
【０１２９】
その後、セル送受信制御部５０は、TRxData[M..0] 信号にセルを出力する。このときセルの先頭バイトでTRxSOCに"1" を出力する。
【０１３０】
次に、第２の実施形態の動作について説明する。
【０１３１】
第２の実施形態は、或るスレーブＺ（例えばスレーブＺ１）から他のスレーブＺ（例えばスレーブＺ２）にセルを転送する方式を提供するものであるため、第１の実施形態で述べたマスタ（ＡＴＭレイヤデバイス）によるセル受信動作が無く、代わりに他のスレーブＺ（スレーブＺ２）がセルを受信する。従って、第２の実施形態の動作は、図４のフローチャートで述べたステップＳ１７（マスタがセルを受信可能なときに、RxEnb*信号に"0" を出力する（セル転送の許可を出す））の動作が無いところだけが第１の実施形態の動作と異なっている。そして、或るスレーブＺ（スレーブＺ１）がセル転送権を獲得するための動作は、ステップＳ１７を除いて図４と同一である。このため、第２の実施形態の動作についてのこれ以上の説明を省略する。
【０１３２】
以上述べたように、本発明の第２の実施形態は、第１の実施形態のマスタＸがクロックマスタＸＸに置き換わっており、クロックマスタＸＸはセル送受信用の基準クロックを出力するだけとなっている。そして、各スレーブＺが他のスレーブＺへセルを送信したいときには、スレーブＺ自らがセル転送権を獲得する動作を行う。このため、スレーブＺにおいてはセルの送信と受信を別々に考慮する必要が無くなり、送受信を一体化させることが可能となり、スレーブＺ同士間に接続される信号線の数を非常に少なく出来る、という効果を有している。
【０１３３】
【発明の効果】
以上説明したように、本発明のＡＴＭセル転送方式は、現在のＡＴＭフォーラムのＵＴＯＰＩＡレベル２の規定において、RxAddr[4..0]信号に代えてRxReqA[N..] 信号を設け、スレーブ（ＰＨＹレイヤデバイス）がマスタ（ＡＴＭレイヤデバイス）にセルを受信させたいときに、スレーブ（ＰＨＹレイヤデバイス）自らが自アドレスを出力してセル転送権を獲得できるので、セル転送効率を上げることができる、という効果を有している。
【０１３４】
また、ＵＴＯＰＩＡレベル２で規定されているスレーブ（ＰＨＹレイヤデバイス）のアドレス信号を、５ビットから更に複数ビットに増加させた場合であっても、スレーブ（ＰＨＹレイヤデバイス）自らがセル転送権を獲得できるので、セル転送効率が下がらないという効果を有している。
【図面の簡単な説明】
【図１】本発明のＡＴＭセル転送方式の一実施形態を示すブロック図である。
【図２】本実施形態の信号線について説明する図である。
【図３】本実施形態におけるスレーブ（ＰＨＹレイヤデバイス）の送信側の構成を示す詳細ブロック図である。
【図４】本実施形態の動作を説明するフローチャートである。
【図５】図４の分岐１を説明する構成図である。
【図６】図４の分岐１を説明するタイミング図である。
【図７】図４の分岐２を説明する構成図である。
【図８】図４の分岐２を説明するタイミング図である。
【図９】図４の分岐３を説明する構成図である。
【図１０】図４の分岐３を説明するタイミング図である。
【図１１】図４の分岐３を説明する第２の構成図である。
【図１２】図４の分岐３を説明する第２のタイミング図である。
【図１３】本発明のＡＴＭセル転送方式の第２の実施形態を示すブロック図である。
【図１４】第２の実施形態の信号線について説明する図である。
【図１５】第２の実施形態におけるスレーブ（ＰＨＹレイヤデバイス）の構成を示す詳細ブロック図である。
【図１６】従来のＵＴＯＰＩＡレベル２における、１つのＡＴＭレイヤデバイス（マスタ）と複数のＰＨＹレイヤデバイス（スレーブ）との間の各信号線の接続形態を示す図である。
【図１７】従来のＵＴＯＰＩＡレベル２のインタフェースの信号線について説明する図である。
【図１８】マスタ（ＡＴＭレイヤデバイス）からスレーブ（ＰＨＹレイヤデバイス）に対しセルを送信する場合のタイミング図である。
【図１９】マスタ（ＡＴＭレイヤデバイス）がスレーブ（ＰＨＹレイヤデバイス）からセルを受信する場合のタイミング図である。
【図２０】従来のＵＴＯＰＩＡレベル２における、スレーブ（ＰＨＹレイヤデバイス）の送信側の構成を示す詳細ブロック図である。
【符号の説明】
Ｖ    マスタ
Ｗ    スレーブ
Ｘ    マスタ
ＸＸ    クロックマスタ
Ｙ    スレーブ
Ｚ    スレーブ
１０    セル転送制御部
１１    調停部
１２    セル転送要求部
２０    セル転送獲得要求信号
２１    セル転送獲得信号
２２    転送セル信号
５０    セル送受信制御部
５１    調停部
５２    セル転送要求部
６０    セル転送獲得要求信号
６１    セル転送獲得信号
６２    送受信セル信号
１１０    セル転送制御部
１１１    アドレス制御部
１１２    セル転送要求部
１２０    転送セル保有信号
１２１    セル転送許可信号
１２２    転送セル信号
【図１】
0003637007.tif 000002
【図２】
0003637007.tif 000003
【図３】
0003637007.tif 000004
【図４】
0003637007.tif 000005
【図５】
0003637007.tif 000006
【図６】
0003637007.tif 000007
【図７】
0003637007.tif 000008
【図８】
0003637007.tif 000009
【図９】
0003637007.tif 000010
【図１０】
0003637007.tif 000011
【図１１】
0003637007.tif 000012
【図１２】
0003637007.tif 000013
【図１３】
0003637007.tif 000014
【図１４】
0003637007.tif 000015
【図１５】
0003637007.tif 000016
【図１６】
0003637007.tif 000017
【図１７】
0003637007.tif 000018
【図１８】
0003637007.tif 000019
【図１９】
0003637007.tif 000020
【図２０】
0003637007.tif 000021