(57)【特許請求の範囲】
【請求項１】
動作モードとして正規の動作を行う通常モードとテストを実施するテストモードとを有する半導体装置において、
通常モードで使用される所定の複数端子に供給すべき信号の組み合わせとして通常モードにおける正常動作では現れない所定の組み合わせの信号が該複数端子に供給されると、動作モードをテストモードに設定するテストモード設定手段と、
テストモード設定手段によってテストモードに設定されると、消費電流が略零となるスタンバイ状態とする動作制御手段と、
テストモード設定手段によってテストモードに設定されると、出力端子を高インピーダンス状態または論理レベルの固定された状態とする出力制御手段とを備え、
上記半導体装置は、排他的に選択されて使用される複数の回路を有し、
前記複数の端子は、前記複数の回路のそれぞれを選択する信号を入力するための端子であり、
前記テストモード設定手段は、前記複数の回路のうちの少なくとも２つの回路を同時に選択する組み合わせの信号が前記複数の端子に供給されると、動作モードをテストモードに設定することを特徴とする半導体装置。
【請求項２】
出力線が互いに接続された少なくとも２つのメモリ回路を含む複数のメモリ回路と、出力線が互いに接続された複数のメモリ回路のそれぞれに対応する選択信号であって該複数のメモリ回路のうち使用すべきメモリ回路を選択する選択信号をそれぞれ入力するための端子と、互いに接続された前記出力線の信号を外部に出力する出力回路とを備え、動作モードとして正規の動作を行う通常モードとテストを実施するテストモードとを有する半導体装置において、
出力線が互いに接続された少なくとも２つのメモリ回路が前記選択信号により同時に選択されると、前記複数のメモリ回路のうちの少なくとも一つのメモリ回路をテストモードに設定するテストモード設定手段と、
出力線が互いに接続された少なくとも２つのメモリ回路が前記選択信号により同時に選択されると、出力回路から外部に信号を出力するための出力端子を高インピーダンス状態または論理レベルの固定された状態とする出力制御手段と、
を備えることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記テストモード設定手段によってテストモードに設定されると、消費電流が略零となるスタンバイ状態とする動作制御手段
を備えることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記複数のメモリ回路は、所定間隔で配置された複数のワード線と、該複数のワード線に交差するように所定間隔で配置された複数のビット線と、前記複数のワード線と前記複数のビット線とが交差する各位置に配置されたメモリセルから成るメモリセルアレイとを有するアレイ構造のメモリ回路を有し、
前記テストモード設定手段によってテストモードに設定されると、前記アレイ構造のメモリ回路における複数のワード線および／または複数のビット線に対し、配置順に交互に２種類の異なる電位を設定する電位設定手段を備える、
ことを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記電位設定手段は、前記アレイ構造のメモリ回路における各ワード線に対して配置順に交互に２種類の異なる電位を設定する手段であって、
ｉ）前記各ワード線に対応する第１または第２の種類の論理ゲートを有し、第１の種類の論理ゲートと第２の種類の論理ゲートとが前記ワード線に配置順に交互に対応し、
ii）各論理ゲートは、該論理ゲートに対応するワード線を選択するためのデコード信号とテストモードか否かを示すテストモード信号とを入力とし、通常モードのときには、入力されたデコード信号を出力し、テストモードのときには、該論理ゲートが第１の種類であれば第１の論理レベルの信号を出力し、該論理ゲートが第２の種類であれば第１の論理レベルの反転レベルである第２の論理レベルの信号を出力し、
各論理ゲートから出力される信号により各ワード線に対して配置順に交互に２種類の異なる電位を設定することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、動作モードとして正規の動作を行う通常モードとテストを実施するためのテストモードとを有する集積回路としての半導体装置に関する。
【０００２】
【従来の技術】
集積回路としての半導体装置では、正規の動作を行うモード（以下「通常モード」という）とは別に、テストのための動作モード（以下「テストモード」という）が設けられることがある。この場合、テストモードに設定するための信号を入力する専用の端子（以下「テストモード設定用端子」という）を備えることにより、端子数が増大することになる。これに対し、高電圧検出回路を設け、通常モードで使用される端子に通常よりも高い電位を印加する（例えば、通常モードにおける電源電圧Ｖccが５Ｖの場合に７Ｖを印加する）ことによりテストモードに設定するという方法も使用されている。このような高電圧検出回路の具体例は、例えば特公平８−１７６０号公報に開示されている。このようなテストモード設定方法によれば、テストモード設定用端子を別途設ける必要が無く、端子数の増大を回避できるという利点があるが、高電圧回路を設けるため、多く場合、特別な高耐圧デバイスが必要となり、コストの増大を招く。
【０００３】
一方、テストモード設定用端子を設けることなく、かつ、高電圧検出回路を必要としないテストモード設定方法として、複数端子に供給する信号の組み合わせでテストモードを設定するという方法が考えられる。すなわち、通常モードで使用される所定の複数端子に供給される信号の組み合わせとして、通常モードでは生じない組み合わせの信号をそれらの複数端子に供給することによりテストモードに設定するという方法である。しかし、この方法では、通常モードで動作すべきであるにも拘わらず誤動作や誤使用によりテストモードに設定されてしまう場合がある。この場合、意図しないテストモードでの動作により、無駄な電力消費を招いたり、その半導体装置（チップ）の出力信号が他の半導体装置（チップ）の出力信号と衝突する等によって他のチップに悪影響を及ぼしたりするおそれがある。
【０００４】
ところで、メモリ回路におけるワード線やビット線のように多数の信号線が狭ピッチで配線されている場合において信号線間の短絡による不良を検出するには、従来、メモリ回路に対して全アドレスを入力してテストするという方法が取られていた。このため、テストに長時間を要していた。これに対し、特開平４−１４９９００号公報では、半導体記憶装置において、テストモード時に、奇数番目のワード線の電位レベルと偶数番目のワード線の電位レベルとが異なるようにした構成、または、奇数番目のビット線の電位レベルと偶数番目のビット線の電位レベルとが異なるようにした構成が開示されている。このような構成によれば、所定の電流を測定することにより、隣接するワード線またはビット線の短絡による不良の判定を短時間で行うことができる。したがって、狭ピッチで配線された多数の信号線を含む半導体装置では、前述の問題を回避したテストモード設定手段を実現した上で更に、テストモードにおいて上記のように信号線間の短絡による不良を短時間で検出できるようにすることが要望される。
【０００５】
【発明が解決しようとする課題】
そこで本発明では、テストモード設定用の専用端子や高電圧検出回路を設けず、かつ入力信号の組み合わせによるテストモードの設定に起因する上記不都合を回避しつつテストモードに設定できるようにするとともに、狭ピッチで配線された多数の信号線を含む場合にはテストモード時においてそれらの信号線間での短絡による不良を効率よく検出できるようにした半導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記課題を解決するために成された本発明に係る第１の半導体装置では、動作モードとして正規の動作を行う通常モードとテストを実施するテストモードとを有する半導体装置において、
通常モードで使用される所定の複数端子に供給すべき信号の組み合わせとして通常モードにおける正常動作では現れない所定の組み合わせの信号が該複数端子に供給されると、動作モードをテストモードに設定するテストモード設定手段と、
テストモード設定手段によってテストモードに設定されると、消費電流が略零となるスタンバイ状態とする動作制御手段と、
テストモード設定手段によってテストモードに設定されると、出力端子を高インピーダンス状態または論理レベルの固定された状態とする出力制御手段と、
を備えた構成としている。
【０００７】
本発明に係る第２の半導体装置では、上記第１の半導体装置において、
排他的に選択されて使用される複数の回路を含み、
前記複数の端子は、前記複数の回路のそれぞれを選択する信号を入力するための端子であり、
前記テストモード設定手段は、前記複数の回路のうちの少なくとも２つの回路を同時に選択する組み合わせの信号が前記複数の端子に供給されると、動作モードをテストモードに設定する、
ことを特徴としている。
【０００８】
本発明に係る第３の半導体装置では、上記第１の半導体装置において、
所定間隔で配置された複数のワード線と、該複数のワード線に交差するように所定間隔で配置された複数のビット線と、前記複数のワード線と前記複数のビット線とが交差する各位置に配置されたメモリセルから成るメモリセルアレイとを有するアレイ構造のメモリ回路を有し、
前記テストモード設定手段によってテストモードに設定されると、前記アレイ構造のメモリ回路における複数のワード線および／または複数のビット線に対し、配置順に交互に２種類の異なる電位を設定する電位設定手段
を備えることを特徴としている。
【０００９】
本発明に係る第４の半導体装置では、出力線が互いに接続された少なくとも２つのメモリ回路を含む複数のメモリ回路と、出力線が互いに接続された複数のメモリ回路のそれぞれに対応する選択信号であって該複数のメモリ回路のうち使用すべきメモリ回路を選択する選択信号をそれぞれ入力するための端子と、互いに接続された前記出力線の信号を外部に出力する出力回路とを備え、動作モードとして正規の動作を行う通常モードとテストを実施するテストモードとを有する半導体装置において、
出力線が互いに接続された少なくとも２つのメモリ回路が前記選択信号により同時に選択されると、前記複数のメモリ回路のうちの少なくとも一つのメモリ回路をテストモードに設定するテストモード設定手段と、
出力線が互いに接続された少なくとも２つのメモリ回路が前記選択信号により同時に選択されると、出力回路から外部に信号を出力するための出力端子を高インピーダンス状態または論理レベルの固定された状態とする出力制御手段と、
を備えた構成としている。
【００１０】
本発明に係る第５の半導体装置では、上記第４の半導体装置において、
前記テストモード設定手段によってテストモードに設定されると、消費電流が略零となるスタンバイ状態とする動作制御手段を備えることを特徴としている。
【００１１】
本発明に係る第６の半導体装置では、上記第５の半導体装置において、
前記複数のメモリ回路は、所定間隔で配置された複数のワード線と、該複数のワード線に交差するように所定間隔で配置された複数のビット線と、前記複数のワード線と前記複数のビット線とが交差する各位置に配置されたメモリセルから成るメモリセルアレイとを有するアレイ構造のメモリ回路を有し、
前記テストモード設定手段によってテストモードに設定されると、前記アレイ構造のメモリ回路における複数のワード線および／または複数のビット線に対し、配置順に交互に２種類の異なる電位を設定する電位設定手段を備える、
ことを特徴としている。
【００１２】
本発明に係る第７の半導体装置では、上記第３または第６の半導体装置において、
前記電位設定手段は、前記アレイ構造のメモリ回路における各ワード線に対して配置順に交互に２種類の異なる電位を設定する手段であって、
ｉ）前記各ワード線に対応する第１または第２の種類の論理ゲートを有し、第１の種類の論理ゲートと第２の種類の論理ゲートとが前記ワード線に配置順に交互に対応し、
ii）各論理ゲートは、該論理ゲートに対応するワード線を選択するためのデコード信号とテストモードか否かを示すテストモード信号とを入力とし、通常モードのときには、入力されたデコード信号を出力し、テストモードのときには、該論理ゲートが第１の種類であれば第１の論理レベルの信号を出力し、該論理ゲートが第２の種類であれば第１の論理レベルの反転レベルである第２の論理レベルの信号を出力し、
各論理ゲートから出力される信号により各ワード線に対して配置順に交互に２種類の異なる電位を設定することを特徴としている。
【００１３】
【発明の効果】
本発明に係る第１の半導体装置によれば、通常モードで使用される所定の複数端子に通常モードにおける正常動作では現れない所定の組み合わせの信号を供給することにより、外部端子の数（ピン数）を増やすことなく、かつ高電圧検出回路を必要とせずに、テストモードに設定することができる。また、信号の組み合わせによってテストモードに設定する方式では、誤動作や誤使用により意図に反してテストモードに設定されるおそれがあるが、上記第１の半導体装置によれば、テストモード時に出力端子が高インピーダンス状態または論理レベルの固定された状態となるため、誤ってテストモードに設定された場合における他のチップの出力信号との衝突（他のチップへの悪影響）などの不具合を回避することができる。さらに、テストモード時に半導体装置がスタンバイ状態となるため、誤ってテストモードに設定されて無駄に電流を消費することもない。なお、テストモードにおいてスタンバイ状態となることを利用して、Ｉddqテストを実施することができる。
【００１４】
本発明に係る第２の半導体装置では、排他的に選択されて使用される複数の回路のうちの少なくとも２つの回路を同時に選択する選択信号の組み合わせを利用してテストモードが設定され、これにより上述と同様の効果が得られる。
【００１５】
本発明に係る第４の半導体装置によれば、出力線が互いに接続された複数のメモリ回路は通常モード時の正常動作において同時には使用されないことを利用することにより、外部端子の数（ピン数）を増やすことなく、かつ高電圧検出回路を必要とせずに、メモリ回路をテストモードに設定し、メモリ回路のテストを実施することができる。また、テストモード時に出力端子が高インピーダンス状態または論理レベルの固定された状態となるため、誤ってテストモードに設定された場合における他のチップの出力信号との衝突（他のチップへの悪影響）などの不具合を回避することができる。
【００１６】
本発明に係る第５の半導体装置によれば、テストモード時にスタンバイ状態となるため、上記第４の半導体装置による効果に加えて、誤ってテストモードに設定されて無駄に電流を消費するという事態を回避できるという効果が得られる。また、テストモードにおいてスタンバイ状態となることを利用して、Ｉddqテストを実施することができる。
【００１７】
本発明に係る第３または第６の半導体装置によれば、複数のワード線と複数のビット線を有するアレイ構造のメモリ回路において、テストモードに設定されると、その複数のワード線および／または複数のビット線に対し配置順に交互に２種類の異なる電位が設定されるため、そのときの電源電流（消費電流）を測定すること（Ｉddqテスト）により、ワード線間やビット線間の短絡による故障を短時間で検出することができる。
【００１８】
【発明の実施の形態】
近年、半導体製造技術の進展に伴って集積回路の微細化が進み、メモリにおいては記憶容量が増大するとともに混在チップが実現できるようになっている。例えば、図１に示すように、マスクＲＯＭ(Mask Read Only Memory)とスタティックＲＡＭ(Static Ramdom Access Memory)（以下「ＳＲＡＭ」という）を１チップ内に混在させた半導体装置（混在チップ）１００が製品化されている。この混在チップ１００は、従来２チップ構成であったものを１チップ化することで、ボードへの半導体装置（チップ）の実装に要する面積の縮小化を狙っている。
【００１９】
図１に示した混在チップである半導体装置１００は、制御回路１０と、アドレスバッファ１２と、ＳＲＡＭとしてのＲＡＭ回路１３と、マスクＲＯＭとしてのＲＯＭ回路１４と、データバッファ１６とから成り、外部端子としては、各種制御信号を入力するための端子、すなわちＲＡＭ選択信号ＲＡＭＣＳＢ、ＲＯＭ選択信号ＲＯＭＣＳＢ、出力イネーブル信号ＯＥＢ、およびライトイネーブル信号ＷＥＢをそれぞれ入力するための端子と、アドレス信号Ａ0〜Ａ17を入力するための端子と、データ信号Ｄ0〜Ｄ7を入出力するための端子とを備えている。
【００２０】
図２は、図１に示した混在チップとしての半導体装置の動作モードを示す図である。この図において、「×」は「０」または「１」（ドントケア）を示し、「Ｚ」は高インピーダンス状態を示している。この半導体装置は、このような動作モードに従い、上記制御信号およびアドレス信号に基づき、ＲＡＭ回路１３またはＲＯＭ回路１４に対して読み出しまたは書き込みを行う。ＲＡＭ回路１３のデータ信号線とＲＯＭ回路１４のデータ信号線とは共通の内部バス２０に接続されており、ＲＡＭ回路１３またはＲＯＭ回路１４から読み出されたデータはその内部バス２０に出力され、データバッファ１６を経て外部に出力される。また、ＲＡＭ回路１３へ書き込むべきデータはデータバッファ１６を経てその内部バス２０に供給される。
【００２１】
このような混在チップとしての半導体装置は、元々２チップ構成であったため、それぞれに対する選択信号（チップセレクト信号）を有している。図１に示した例では、ＲＡＭ選択信号ＲＡＭＣＳＢおよびＲＯＭ選択信号ＲＯＭＣＳＢがこれらの選択信号に相当し、ＲＡＭ回路１３はＲＡＭＣＳＢ＝「０」であれば選択状態（ＲＡＭイネーブル信号ＲＡＭＥＢ＝「０」）、ＲＡＭＳＣＢ＝「１」であれば非選択状態（ＲＡＭＥＢ＝「１」）となり、ＲＯＭ回路１４はＲＯＭＣＳＢ＝「０」であれば選択状態（ＲＯＭイネーブル信号ＲＯＭＥＢ＝「０」）、ＲＯＭＳＣＢ＝「１」であれば非選択状態（ＲＯＭＥＢ＝「１」）となる。図１に示すようにＲＡＭ回路１３とＲＯＭ回路１４とが内部でデータバス２０を共有している場合、ＲＡＭ回路１３とＲＯＭ回路１４が同時に選択されると（ＲＡＭＣＳＢ＝ＲＯＭＣＳＢ＝「０」となると）、正常に動作できないことになる。そこで図１の構成で製品化されている半導体装置では、ＲＡＭ回路１３とＲＯＭ回路１４が同時に選択されると、ＲＡＭ回路１３およびＲＯＭ回路１４を共に非選択状態にするとともに、制御回路１０から出力されるリードイネーブル信号ＲＥＢでデータバッファ１６を制御することにより、データ信号Ｄ0〜Ｄ7の端子をフローティング状態（高インピーダンス状態）としている（図２参照）。このようにすれば、誤動作や誤使用によりＲＡＭ回路１３とＲＯＭ回路１４が同時に選択されても、その混在チップ１００の出力信号と他のチップの出力信号との衝突を回避して周辺チップへ悪影響を防止することができ、安全性が確保される。なお、ＲＡＭ回路１３とＲＯＭ回路１４が同時に選択されると、データ信号Ｄ0〜Ｄ7の端子を高インピーダンス化（フローティング化）する代わりに、「０」もしくは「１」に固定、または同時選択される直前の論理レベルをそのまま保持するようにしても問題を生じないこともある。その場合には、データ信号端子の信号値をこのように固定化する構成としてもよい。
【００２２】
以下に説明する本発明の実施形態は、テストモードに設定されると、上記のようにデータが出力される端子を高インピーダンス化または固定化することにより、誤動作または誤使用の場合の安全性を確保しつつ半導体装置内部のテストを行うものである。
【００２３】
＜実施形態の構成＞
図３は、本発明の一実施形態である混在チップの構成を示すブロック図である。本実施形態の混在チップ１１０の基本構成は、図１に示した上述の混在チップ１００と同様であって、制御回路１１と、アドレスバッファ１２と、スタティックＲＡＭとしてのＲＡＭ回路１３と、マスクＲＯＭとしてのＲＯＭ回路１４と、データバッファ１６とから成り、外部端子として、ＲＡＭ選択信号ＲＡＭＣＳＢ、ＲＯＭ選択信号ＲＯＭＣＳＢ、出力イネーブル信号ＯＥＢ、およびライトイネーブル信号ＷＥＢをそれぞれ入力するための端子と、アドレス信号Ａ0〜Ａ17を入力するための端子と、データ信号Ｄ0〜Ｄ7を入出力するための端子とを備えている。しかし、本実施形態の制御回路１１は、図１における制御回路１０と相違し、テストモードか否かを示す信号（以下「テストモード信号」という）ＴＳＴＢを生成する。
【００２４】
本実施形態の制御回路１１は、インバータ５０，５２と、ＮＡＮＤゲート５４，５６と、ＮＯＲゲート５８，６０と、ＥＸ−ＮＯＲゲート（排他的ＮＯＲゲート）６２と、ＯＲゲート６４とを図４に示すように接続した構成となっており、ＲＡＭイネーブル信号ＲＡＭＥＢ、ＲＯＭイネーブル信号ＲＯＭＥＢ、ライトイネーブル信号ＷＥＢ、およびリードイネーブル信号ＲＥＢを生成するとともに、テストモード信号ＴＳＴＢを生成する。図４からわかるように、制御回路１１では、ＲＡＭ選択信号ＲＡＭＣＳＢとＲＯＭ選択信号ＲＯＭＣＳＢとの論理和としてテストモード信号ＴＳＴＢが生成されて、ＲＡＭ回路１３およびＲＯＭ回路１４に入力されており（図３）、この点、図１の制御回路１０と相違する。また、ＲＡＭイネーブル信号ＲＡＭＥＢはＲＡＭ選択信号ＲＡＭＣＳＢの反転信号とテストモード信号ＴＳＴＢとの論理積の反転信号として、ＲＯＭイネーブル信号ＲＯＭＥＢはＲＯＭ選択信号ＲＯＭＣＳＢの反転信号とテストモード信号ＴＳＴＢとの論理積の反転信号として、それぞれ生成される。ＲＡＭ回路１３に入力されるライトイネーブル信号ＷＥＢramは、外部から供給されるライトイネーブル信号ＷＥＢとＲＡＭ選択信号ＲＡＭＣＳＢとの論理和の信号として生成される。データバッファ１６に入力されるリードイネーブル信号ＲＥＢは、ＲＡＭ選択信号ＲＡＭＣＳＢとＲＯＭ選択信号ＣＳＢの排他的論理和の反転信号と出力イネーブル信号ＯＥＢとの論理和の信号として生成される。
【００２５】
ところで、メモリ回路におけるワード線やビット線のように狭ピッチで多数の信号線が規則的に配置されている場合に、それらの信号線に配置順に交互に「１」と「０」の信号（ＨレベルとＬレベルの信号）を印加して電源電流を測定することにより、それらの信号線間の短絡よる故障を検出することができる。これは、Ｉddqテストの一種と考えることができる。本実施形態では、このような信号線間の短絡故障のためのＩddqテストを実施できるように、テストモード信号ＴＳＴＢに基づき、テストモードにおいては、ＲＡＭ回路１３およびＲＯＭ回路１４におけるワード線およびビット線に対し、配置順に交互に「１」と「０」の信号（ＨレベルとＬレベルの信号）が印加される構成となっている。
【００２６】
図５に、テストモードにおいてワード線ＷＬ1，ＷＬ2，……，ＷＬj，ＷＬj+1，……に交互に「０」と「１」を印加するための回路を示す。図６は、図５に対応する従来の回路であり、この従来例ではアドレス信号をデコードして得られる各デコード信号がインバータバッファＩ1，Ｉ2，……，Ｉj，Ｉj+1，……を介してワード線ＷＬ1，ＷＬ2，……，ＷＬj，ＷＬj+1，……にそれぞれ印加される。これに対し本実施形態では、インバータバッファの代わりに２入力のＮＯＲゲートとＮＡＮＤゲートが交互に使用され（例えば奇数番目のワード線に対してはＮＯＲゲートが、偶数番目のワード線に対してはＮＡＮＤゲートが、それぞれ使用される）、ＮＯＲゲートとＮＡＮＤゲートの一方の入力端子には対応するデコード信号が入力される。そしてＮＯＲゲートの他方の入力端子にはテストモード信号ＴＳＴＢの反転信号ＴＳＴが入力され、ＮＡＮＤゲートの他方の入力にはテストモード信号ＴＳＴＢが入力される。このような構成によれば、通常モード（ＴＳＴＢ＝「１」）では、各デコード信号が従来と同様に各ワード線に印加されるが、テストモード（ＴＳＴＢ＝「０」）では、ワード線に対し「０」と「１」の信号が配置順に交互に印加される。例えば、奇数番目のワード線に対してＮＯＲゲートが使用され、偶数番目のワード線に対してＮＡＮＤゲートが使用される場合には、テストモードにおいて、奇数番目のワード線に「０」が印加され、偶数番目のワード線に「１」が印加される。なお、ここでの「奇数」および「偶数」とは、混在チップ１１０における信号線の配置（レイアウト）上の順番における奇数、偶数を意味する。
【００２７】
図７は、ＲＯＭ回路１４に上記構成を適用した例を示す回路図である。この例のＲＯＭ回路１４は、アレイ状に配置された多数のメモリセルから構成されるメモリブロックを複数備え、これらのメモリブロックＭＢ０，ＭＢ１，……を選択するための選択信号を生成するアドレスデコーダ７２と、各メモリブロックにおいていずれかのワード線を選択するためのデコード信号を生成するアドレスデコーダ７４と、ワード線テスト信号生成回路７６と、ＮＡＮＤゲート群７８と、ビット線テスト用のバイアス回路８０と、カラム選択回路（Ｙ選択回路）８２と、センスアンプ８４と、出力バッファ８６と有している。
【００２８】
上記構成において、ワード線テスト信号生成回路７６は、図５におけるゲートＧj，Ｇj+1に相当する部分であって、テストモードにおいて、ワード線に配置順に交互に「０」と「１」の信号を供給する。ただし、本例では、ワード線テスト信号生成回路７６の出力信号は、ＮＡＮＤゲート群７８を介して各ワード線に供給される。しかし、このＮＡＮＤゲート群７８は、各メモリブロックのうちアドレスデコーダ７２からの選択信号によって選択されたメモリブロックにおいてのみワード線を駆動するためのものであり、実質的には、図５に示した回路と同様、ワード線テスト信号生成回路７６の各出力信号が各ワード線に印加されることになる。このようなワード線テスト信号生成回路７６により、テストモードにおいて、選択されたメモリブロックにおける複数のワード線に対し交互に「１」と「０」の信号が印加される。
【００２９】
また、図７に示したＲＯＭ回路１４では、ビット線テスト用バイアス回路８０により、テストモードにおいて、各ビット線に対し配置順に交互に「１」と「０」の信号が印加される。このようなバイアス回路８０の具体的構成としては、例えば、図８、９、１０に示すような各種の構成が可能である。図８および９に示したバイアス回路は、通常モード（ＴＳＴ＝「０」）において各ビット線を開放する例であり、この場合、センスアンプ８４により通常モードにおけるバイアス機能が提供される。図１０に示したバイアス回路は、通常モードにおいてビット線をプルアップする例であり、この場合、センスアンプ８４にバイアス機能は不要である。なお、図１０の例は、ビット線をプリチャージ（読み出し直前に「Ｈ」とし読み出し時は開放）する方式への応用も可能である。
【００３０】
以上ではＲＯＭ回路１４を例に挙げて、ワード線間の短絡故障やビット線間の短絡故障を検出するための構成を説明したが、ＲＡＭ回路１３においても、同様の構成によりこのような信号線間の短絡故障を検出することができる。
【００３１】
＜実施形態の動作＞
上記のような構成（図４）によれば、テストモード信号ＴＳＴＢは、ＲＡＭ選択信号ＲＡＭＣＳＢおよびＲＯＭ選択信号ＲＯＭＣＳＢとして、ＲＡＭ回路１３とＲＯＭ回路１４の双方の選択を示す信号が入力された場合（ＲＡＭＣＳＢ＝ＲＯＭＣＳＢ＝「０」の場合）のみ「０」となり（これはテストモードであることを示す）、それ以外の場合には「１」となる（これは通常モードであることを示す）。
【００３２】
通常動作では、ＲＡＭ回路１３とＲＯＭ回路１４とが排他的に使用され、選択信号ＲＡＭＣＳＢとＲＯＭＣＳＢのうち使用される回路に対応する選択信号のみが「０」（アクティブ）、他方の選択信号が「１」（非アクティブ）となり、正常に動作している限り、両選択信号ＲＡＭＣＳＢ、ＲＯＭＣＳＢが共に「０」となることはない。
【００３３】
一方、テストを行う際には、ＲＡＭ選択信号ＲＡＭＣＳＢとＲＯＭ選択信号ＲＯＭＣＳＢとの組み合わせとしては通常動作では使用されない組み合わせの信号（ＲＡＭＣＳＢ＝ＲＯＭＣＳＢ＝「０」）を混在チップ１１０に供給することにより、ＴＳＴＢ＝「０」としてテストモードの設定が行われる。
【００３４】
このようにしてテストモードに設定されると、ＲＡＭイネーブル信号ＲＡＭＥＢおよびＲＯＭイネーブル信号ＲＯＭＥＮＢが共に「１」（非アクティブ）となって（図４参照）、ＲＡＭ回路１３およびＲＯＭ回路１４が共に非選択状態となる。また、テストモードに設定されたときには、ＲＡＭＣＳＢ＝ＲＯＭＣＳＢ＝「０」であるため、データバッファ１６に入力されるリードイネーブル信号ＲＥＢが出力イネーブル信号ＯＥＢに拘わらず「１」となって（図４参照）、データ信号Ｄ０〜Ｄ7の端子はフローティング状態（高インピーダンス状態）となる。
【００３５】
上記のように、テストモードに設定することにより、ＲＡＭ回路１３およびＲＯＭ回路１４が共に非選択状態となるため、本実施形態の混在チップ１１０を消費電流がほぼ零の状態すなわちスタンバイ状態（静止状態）とすることができる。したがって、テストモードにおいて、電源電流を測定することにより故障を検出するといういわゆるＩddqテストを実施することができる。
【００３６】
また、テストモードでは、ＲＡＭ回路１３およびＲＯＭ回路１４において、ワード線および／またはビット線に対し交互に「１」と「０」の信号が印加されるため（図７〜１０参照）、ワード線間やビット線間の短絡による故障を上記のＩddqテストにより検出することができる。
【００３７】
＜実施形態の効果＞
本実施形態によれば、ＲＡＭ選択信号ＲＡＭＣＳＢとＲＯＭ選択信号ＲＯＭＣＳＢが共に「０」という、通常動作では使用されない入力信号の組み合わせにより、テストモードに設定される。このように通常動作で使用される複数の外部端子への入力信号の特別な組み合わせを利用することにより、外部端子を増やすことなく、かつ、高電圧検出回路を必要とせずに、テストモードの設定が行われる。
【００３８】
ところで、通常動作で使用される外部端子への信号の組み合わせによってテストモードに設定する方式の場合には、誤動作や誤使用により意図に反してテストモードに設定され、そのチップの出力信号が他のチップの出力信号と衝突するなどにより周辺チップに悪影響を与えるというような不具合が生じることがある。しかし本実施形態では、テストモードに設定されると、ＲＡＭ回路１３またはＲＯＭ回路１４から読み出されたデータＤ0〜Ｄ7を出力するための端子がフローティング状態となるため（または論理レベルが固定化されるため）、誤動作や誤使用によってテストモードに設定されても不具合が生じることはない。また、テストモードでは、ＲＡＭ回路１３およびＲＯＭ回路１４が共に非選択状態となるため、誤ってテストモードに設定されても、無駄に電流を消費することもない。
【００３９】
さらに本実施形態によれば、テストモードにおいて、ＲＡＭ回路１３やＲＯＭ回路１４において、ワード線やビット線に対し交互に「１」と「０」の信号が印加されるため（図７〜１０参照）、電源電流を測定することにより、ワード線間やビット線間の短絡による故障を短時間で検出することができる。
【図面の簡単な説明】
【図１】  ＲＡＭ回路とＲＯＭ回路とを含む混在チップとしての半導体装置の構成例を示すブロック図。
【図２】  上記混在チップの動作モードを示す図。
【図３】  本発明の一実施形態である混在チップとしての半導体装置の構成を示すブロック図。
【図４】  上記実施形態における制御回路の構成を示す回路図。
【図５】  上記実施形態におけるワード線テスト用信号の生成を説明するための回路図。
【図６】  ワード線に印加される信号を生成する従来の回路を示す回路図。
【図７】  上記実施形態におけるＲＯＭ回路の構成例を示すブロック回路図。
【図８】  上記実施形態におけるＲＯＭ回路のビット線テスト用のバイアス回路の一構成例を示す回路図。
【図９】  上記実施形態におけるＲＯＭ回路のビット線テスト用のバイアス回路の第２の構成例を示す回路図。
【図１０】  上記実施形態におけるＲＯＭ回路のビット線テスト用のバイアス回路の第３の構成例を示す回路図。
【符号の説明】
１１  …制御回路、                  １３  …ＲＡＭ回路、
１４  …ＲＯＭ回路、                １６  …データバッファ、
７６  …ワード線テスト信号生成回路、
８０  …ビット線テスト用のバイアス回路、
１１０…混在チップ、
ＲＡＭＣＳＢ…ＲＡＭ選択信号、      ＲＯＭＣＳＢ…ＲＯＭ選択信号、
ＴＳＴＢ    …テストモード信号、    ＲＡＭＥＢ  …ＲＡＭイネーブル信号、
ＲＯＭＥＢ  …ＲＯＭイネーブル信号、ＲＥＢ      …リードイネーブル信号、
Ｄ０〜Ｄ７  …データ信号、          ＷＬ        …ワード線、
ＢＬ        …ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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