(57)【特許請求の範囲】
【請求項１】
一つの表示手段（１０）に、第１モードにおいて第１ビデオ信号の単一のビデオ画像を表示し、第２モードにおいて第１及び第２のビデオ信号の第１及び第２のビデオ画像をそれぞれ無フリッカで表示する方法であって、
上記第１及び第２のビデオ信号を受信するステップと、
上記第１モードにおいて、上記第１のビデオ信号を第１フィールドメモリ手段（１７）及び第２フィールドメモリ手段（２２）に記憶するステップと、
上記第１モードにおいて、上記第１ビデオ信号が書込まれるよりも速く上記第１及び第２のフィールドメモリ手段（１７，２２）から上記第１ビデオ信号が読出されるように、上記第１及び第２のフィールドメモリ手段（１７，２２）を制御する書込み制御信号及び読出し制御信号を発生するステップと、
上記第２モードにおいて、上記第１及び第２のビデオ信号を上記第１フィールドメモリ手段（１７）及び上記第２フィールドメモリ手段（２２）にそれぞれ記憶するステップと、
上記第２モードにおいて、上記第１ビデオ信号が、該第１ビデオ信号の同期信号と同期して、上記第１フィールドメモリ手段（１７）に第１の所定周波数で書込まれるように、上記第１フィールドメモリ手段（１７）を制御する第１の書込み制御信号と、
上記第２ビデオ信号が、該第２ビデオ信号の同期信号と同期して、上記第２フィールドメモリ手段（２２）に上記第１の所定周波数で書込まれるように、上記第２フィールドメモリ手段（２２）を制御する第２の書込み制御信号と、
上記第１及び第２のビデオ信号が、マスタ同期信号と同期して、上記第１及び第２のフィールドメモリ手段（１７，２２）から上記第１の所定周波数の４倍の所定周波数で交互にライン方向に読出され、上記表示手段（１０）のライン走査期間が第１ビデオ信号の各フィールド及び第２ビデオ信号の各フィールドのそれぞれ同じラインから構成されるように、上記第１及び第２フィールドメモリ（１７，２２）を制御するマスタ同期信号を発生するステップと、
上記第１モードにおいて、上記第１ビデオ信号に対応する一つの画像を表示するステップと、
上記第２モードにおいて、所定フィールド周波数の上記第１及び第２のビデオ信号に対応する第１及び第２の画像を、それぞれ同時に上記所定フィールド周波数の２倍のフィールド周波数で表示するステップと
を含むビデオ画像表示方法。
【請求項２】
一つの表示手段（１０）に、第１モードにおいて第１ビデオ信号の単一のビデオ画像を表示し、第２モードにおいて第１及び第２のビデオ信号の第１及び第２のビデオ画像をそれぞれ表示するビデオ画像表示装置であって、
第１及び第２のインターレース方式のビデオ信号を受信するためのビデオ信号入力端子手段（２，６）と、
第１フィールドメモリ手段及び第２フィールドメモリ手段であって、上記第１モードにおいて、第１フィールドメモリ手段（１７）及び第２フィールドメモリ手段（２２）が上記第１のビデオ信号を記憶し、上記第２モードにおいて、第１フィールドメモリ手段（１７）及び第２フィールドメモリ手段（２２）が上記第１及び第２のビデオ信号をそれぞれ記憶する第１フィールドメモリ手段（１７）及び第２フィールドメモリ手段（２２）と、
書込み及び読出し制御信号発生手段であって、
上記第１モードにおいて、上記第１ビデオ信号が書込まれるよりも速く上記第１及び第２のフィールドメモリ手段（１７，２２）から上記第１ビデオ信号が読出されるように、上記第１及び第２のフィールドメモリ手段（１７，２２）を制御する書込み制御信号及び読出し制御信号を発生し、
上記第２モードにおいて、上記第１ビデオ信号が、該第１ビデオ信号の同期信号と同期して、上記第１フィールドメモリ手段（１７）に第１の所定周波数で書込まれるように、上記第１フィールドメモリ手段（１７）を制御する第１の書込み制御信号と、
上記第２ビデオ信号が、該第２ビデオ信号の同期信号と同期して、上記第２フィールドメモリ手段（２２）に上記第１の所定周波数で書込まれるように、上記第２フィールドメモリ手段（２２）を制御する第２の書込み制御信号と、
上記第１及び第２のビデオ信号が、マスタ同期信号と同期して、上記第１及び第２のフィールドメモリ手段（１７，２２）から上記第１の所定周波数の４倍の所定周波数で交互にライン方向に読出され、上記表示手段（１０）のライン走査期間が第１ビデオ信号の各フィールド及び第２ビデオ信号の各フィールドのそれぞれ同じラインから構成されるように、上記第１及び第２フィールドメモリ（１７，２２）を制御するマスタ同期信号と
を発生する書込み及び読出し制御信号発生手段（１４，２０，２１）と、
上記第１モードにおいて、上記第１フィールドメモリ手段（１７）及び上記第２フィールドメモリ手段（２２）から読出された所定フィールド周波数の上記第１ビデオ信号が供給され、該第１ビデオ信号に対応する１つの画像をスクリーンに表示し、上記第２モードにおいて、上記第１及び第２のフィールドメモリ手段（１７，２２）から読出された所定フィールド周波数の上記第１及び第２のビデオ信号が供給され、これら第１及び第２のビデオ信号に対応する第１及び第２の画像を、それぞれ同時に上記所定フィールド周波数の２倍のフィールド周波数で１つのスクリーンに表示する表示手段（１０）と
を具えたビデオ画像表示装置。
【請求項３】
上記ビデオ信号入力端子手段（２，６）に結合され、上記第１及び第２ビデオ信号を第１及び第２のアナログＹ／Ｕ／Ｖ信号に変換するＹ／Ｃプロセッサ手段（７，８）と、
上記Ｙ／Ｃプロセッサ手段（７，８）及び上記フィールドメモリ手段（１７，２２）の入力間に接続され、上記第１及び第２のアナログＹ／Ｕ／Ｖ信号を第１及び第２のデジタルＹ／Ｕ／Ｖ信号に変換するアナログ・デジタル変換手段（１６，２４）と、
上記フィールドメモリ手段（１７，２２）の出力に結合され、上記第１及び第２フィールドメモリ手段（１７，２２）から読出された上記第１及び第２のデジタルＹ／Ｕ／Ｖ信号をアナログＹ／Ｕ／Ｖ信号に変換するデジタル・アナログ変換手段（１９）と
を含む請求項２の装置。
【請求項４】
上記第１及び第２のフィールドメモリ手段（１７，２２）は２ポート・フィールドメモリとして構成される請求項２の装置。
【請求項５】
上記第１及び第２のフィールドメモリ手段の少なくとも一方は、ランダム・ブロック・アドレス指定モードをもつ２ポート・フィールドメモリとして構成される請求項４の装置。
【請求項６】
上記第１又は第２ビデオ信号のどちらか一方の同期信号がマスタ同期信号として選定された請求項２〜５のいずれか１項の装置。
【請求項７】
上記スクリーンは１６：９の幅広アスペクト比を有する請求項２〜６のいずれか１項の装置。
【請求項８】
上記２つの画像は上記スクリーンに４：３のアスペクト比で表示される請求項７の装置。
【請求項９】
上記２つの画像は上記スクリーンに３：３のアスペクト比で表示される請求項７の装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スクリーン上で２画像を同時に表示するテレビジョン受像機に関するものである。
【０００２】
【従来の技術】
副画像用のメモリを用い、テレビジョン受像機のスクリーン上に同時に２つの画像を、一方は主画像とし、他方は主画像内の副画像として表示することは、よく知られている。この２画像表示は、「ピクチャインピクチャ（画中画）」と呼ばれている。しかし、副画像は小さなサイズで表示されるため、画像の細部を示すには画質が不充分である。したがって、日本特許出願公開第６１−１９３５８０号、第６１−２０８９８１号及び第６２−４７２８０号公報に示されるように、ラインメモリを用いてスクリーン上に同時に２画像を同じサイズで表示することが提案された。しかし、このようにラインメモリを用いる２画像表示は、２つの画像に対する２つのビデオ信号が互いに同期している場合にしか、実現できないものである。
【０００３】
他方、フィールドメモリを用いることにより、通常のフィールド周波数の２倍でフリッカ（明滅）のない画像を表示することも知られている。そこで、フィールドメモリを用いてスクリーン上に２画像を同じサイズで同時に表示することが考えられてきた。
【０００４】
【発明が解決しようとする課題】
したがって、本発明の課題は、テレビジョン受像機のスクリーン上に２つの独立したビデオ信号の画像をほぼ同じサイズで同時に表示する方法及び装置を提供することである。
【０００５】
【課題を解決するための手段】
上記の課題は、請求項１に記載の方法及び請求項２に記載の装置によって解決される。
【０００６】
本発明のビデオ画像表示方法によれば、２つの独立したビデオ信号の画像をほぼ同じサイズで表示することができる。
本発明によるテレビジョン受像機は、２つの画像を同じか又は類似のサイズでそのスクリーン上に同時に表示できる。
【０００７】
【発明の実施の形態】
以下、図面を参照して本発明を具体的に説明する。
図１は、本発明によるテレビジョン受像機の例を示す概略ブロック図である。図１において、テレビジョン受像機１はアンテナ入力２を有し、これは１つ以上のチューナ３及び４に接続される。各チューナは、ビデオＩＦ信号復調器及び音声信号復調器を有し、夫々１つ以上の複合ビデオ信号及びこれに付随する音声信号を発生する。チューナ３及び４は、音声及びビデオ信号スイッチャ（以下「ＡＶスイッチャ」という。）５に接続され、これに複合ビデオ信号及び音声信号を供給する。補助の音声及びビデオ信号入力（以下「ＡＶ入力」という。）６が同じくＡＶスイッチャ５に選択用として供給される。したがって、ＡＶスイッチャ５は、これらの入力信号の中で選択した２つの複合ビデオ信号及びこれに付随する音声信号を次の回路に供給する。ＡＶスイッチャ５により選択された１以上の音声信号は、図示しない音声信号プロセッサに供給される。音声信号は、本発明と無関係であるので、説明を省略する。
【０００８】
ＡＶスイッチャ５によって選択された複合ビデオ信号は、輝度及び色信号プロセッサ（以下「Ｙ／Ｃプロセッサ」という。）７及び８に夫々供給され、そこで、夫々の複合ビデオ信号が輝度信号Ｙ並びに色差信号Ｕ及びＶ（以下、これらＹ，Ｕ及びＶ信号の組を「Ｙ／Ｕ／Ｖ信号」という。）に変換される。通常表示モードでの単一画像又は画中画（以下「ＰＩＰ」という。）モードでの主画像として表示されるようにＡＶスイッチャ５によって選択された複合ビデオ信号は、Ｙ／Ｃプロセッサ７及び高速スイッチＳ１を介して画像（信号）プロセッサ９に供給され、そこで、Ｙ／Ｕ／Ｖ信号は必要な信号処理及び所望の画質調整を受け、ＲＧＢ形式のビデオ画像信号が表示器１０に供給される。ＡＶ入力６に供給されるビデオ信号の１つが、Ｒ／Ｇ／Ｂ信号であることもある。この場合、ＡＶスイッチャ５により選択されたＲ／Ｇ／Ｂ信号は、直接画像プロセッサ９に供給される。
【０００９】
ＰＩＰモードが選択された場合、ＰＩＰモードでの副画像として表示されるようＡＶスイッチャ５によって選択された複合ビデオ信号は、Ｙ／Ｃプロセッサ８を介してＰＩＰプロセッサ１１に供給され、そこで、ビデオ信号は信号処理を受け、副画像となるように画像サイズが縮小される。主画像としてのＹ／Ｕ／Ｖ信号及び副画像としてのＹ／Ｕ／Ｖ信号は、副画像としてのＹ／Ｕ／Ｖ信号に付随するブランキング信号の制御下にある高速スイッチＳ１を介して、画像プロセッサ９に選択的に供給される。したがって、スクリーンに表示された主画像内の或る位置に、副画像を小さなサイズで同時に表示することができる。
【００１０】
テレビジョン受像機１にはまた、それの操作を制御する遠隔コントローラ（リモコン）１２が設けられる。したがって、テレビジョン受像機１は、リモコン１２から制御信号ＲＳを受信するリモコン信号受信器１３を有し、制御信号ＲＳは、そこで復号されてテレビジョン受像機１を全般的に制御するコントローラ１４に供給される。
【００１１】
通常のＰＡＬ方式のテレビジョン信号は、２５Ｈｚのフレーム周波数、５０Ｈｚのフィールド周波数、１フレームにつき５７５本の実効ライン数、１５．６２５ｋＨｚのライン周波数、２０ｍｓ／フィールドの垂直もしくはフィールド走査速度及び６４μｓ／ラインのライン走査速度を有する。しかし、この具体例では、テレビジョン受像機１は、標準ＰＡＬ方式のテレビジョン信号から１００Ｈｚのフィールド周波数でフリッカのない画像を発生し、表示することができる。
【００１２】
図２は、主要部分が図１の画像プロセッサ９に含まれている、１００Ｈｚフリッカなし画像モード用の信号プロセッサ１５の概略ブロック図である。信号プロセッサ１５は、アナログ・デジタル変換器（以下「ＡＤＣ」という。）１６、フィールドメモリ１７、ノイズ低減回路１８、デジタル・アナログ変換器（以下「ＤＡＣ」という。）１９、タイミング発生器２０及びマイクロプロセッサ２１を含む。最後の２つは、図１のコントローラ１４に含めてもよい。ノイズ低減回路１８は本発明と無関係であるので、その説明は省略する。
【００１３】
Ｙ／Ｃプロセッサ７からの５０Ｈｚフィールド周波数をもつアナログＹ／Ｕ／Ｖ信号は、ＡＤＣ１６に供給され、例えばタイミング発生器２０から供給される１３．５ＭＨｚのクロック信号でサンプリングして各々を８ビットにデジタル化することにより、対応デジタルＹ／Ｕ／Ｖ信号に変換される。システムの必要条件に従い、例えば１６ＭＨｚ又は他のクロック周波数を代わりに選んでもよい。しかし、実際には、輝度信号Ｙは１３．５ＭＨｚのサンプリング周波数で８ビットにデジタル化され、色差信号Ｕ及びＶは、夫々の信号Ｙ，Ｕ及びＶの帯域幅比４：１：１を考慮して、３．３７５ＭＨｚに等しい１３．５／４ＭＨｚの別のサンプリング周波数で８ビットにデジタル化される。
【００１４】
デジタル色差信号Ｕ及びＶは夫々２ビットの４組に分割されてデジタル輝度信号Ｙと結合され、８ビットの各デジタル輝度信号Ｙ、２ビットに分割された各デジタル色差信号Ｕ及び２ビットに分割された各デジタル色差信号Ｖは、１２ビットの１ワードを構成する。したがって、５２μｓ以上の各実効ライン走査期間におけるアナログＹ／Ｕ／Ｖ信号は、１３．５ＭＨｚのクロック信号の場合、約７０４以上のワードにデジタル化される。ワードの数は、上述の理由から４の倍数、例えば７２０ワードに選ぶのがよい。ＡＤＣ１６は、Ｙ／Ｕ／Ｖ信号を別々に処理する３つの別個のアナログ・デジタル変換器か、又はＹ／Ｕ／Ｖ信号を時分割式に処理する１つ又は２つのアナログ・デジタル変換器を含んでもよい。
【００１５】
フィールドメモリ１７は、ＦＩＦＯ（先入れ先出し）直列レジスタのように動作する２（デュアル）ポート・フィールドメモリとして構成したものでよい。フィールドメモリ１７は、例えば２４５，７６０ワードの容量を有し、その書込み及び読出し制御信号の制御の下でデータの非同期的な書込み及び読出しをすることができる。もっと具体的にいえば、フィールドメモリ１７は、データ入力、データ出力、書込み制御（リセット書込み、入力イネーブル、書込みイネーブル及び書込みクロックを含む。）及び読出し制御（リセット読出し、出力イネーブル、読出しイネーブル及び読出しクロックを含む。）の夫々に関する信号のための端子を有する。リセット書込み信号による、内部書込みアドレスポインタのためのリセット動作の後、データ入力端子に供給されるデータを、入力イネーブル（許可）及び書込みイネーブル信号が有効な間に、書込みアドレスポインタによって指定される記憶セルに順次書込むことができる。書込みアドレスポインタは、書込みクロック信号に従ってインクリメント（歩進）される。リセット読出し信号による内部読出しアドレスポインタのためのリセット動作の後、読出しクロック信号に従ってインクリメントされる読出しアドレスポインタにより指定される記憶セルから、出力イネーブル及び読出しイネーブル信号が有効な間に、記憶されたデータをデータ出力端子に順次読出すことができる。
【００１６】
例えば、１３．５ＭＨｚのサンプリング周波数の場合、約２８５実効ラインの２０５，２００ワードを構成する各フィールドのデジタルＹ／Ｕ／Ｖ信号は、図３の一番上のラインに示すように、ＡＤＣ１６のクロック信号と同じ周波数をもちタイミング発生器２０から供給される書込みクロック信号で、各々２０ｍｓの間にフィールドメモリ１７に順次書込まれる。フィールドメモリ１７に記憶された同じＹ／Ｕ／Ｖ信号は、書込みクロック信号の２倍の周波数をもちタイミング発生器２０から供給される２７ＭＨｚの読出しクロック信号で、図３の上から２番目のラインに示すように１０ｍｓの間に、ただし２０ｍｓの間に２回続けて順次読出され、こうして１００Ｈｚのフィールド周波数をもつデジタルＹ／Ｕ／Ｖ信号が発生される。各奇数フィールドＡのデジタルＹ／Ｕ／Ｖ信号がフィールドメモリ１７から２回読出される間、図３の第１及び第２ラインに示すように、同時に各偶数フィールドＢのデジタルＹ／Ｕ／Ｖ信号がフィールドメモリ１７に書込まれる。その逆の場合も同様である。
【００１７】
フィールドメモリ１７から読出されたデジタルＹ／Ｕ／Ｖ信号は、場合に応じノイズ低減回路１８及びスイッチ回路Ｓ２を介してＤＡＣ１９に供給され、１００Ｈｚのフィールド周波数をもつアナログＹ／Ｕ／Ｖ信号に変換される。これは、タイミング発生器２０から供給される、フィールドメモリ１７の読出しクロック信号と同じ周波数である２７ＭＨｚのクロック信号で行われる。ただし、そのタイミングチャートは図３に示されていない。アナログＹ／Ｕ／Ｖ信号はそれから、Ｒ／Ｇ／Ｂ信号に変換され表示器１０に供給される。表示器１０は、そのスクリーンにおいて各ラインを３２μｓ／ラインのライン走査速度（そのうち、ＤＡＣ１９からのＹ／Ｕ／Ｖ信号に対応する実効ライン走査期間は２６μｓである。）、３１．２５ｋＨｚのライン周波数で水平方向に走査し、垂直方向には各奇数フィールドを２０ｍｓの間に２回、各偶数フィールドを２０ｍｓの間に２回、１００Ｈｚのフィールド周波数で走査する。
【００１８】
ＡＤＣ１６用のクロック信号、フィールドメモリ１７用の書込み制御信号及び読出し制御信号、並びにＤＡＣ１９用のクロック信号は、図２に示す如くタイミング発生器２０及びマイクロプロセッサ２１に供給される、図１のＡＶスイッチャ５によって選択された複合ビデオ信号の水平（Ｈ）及び垂直（Ｖ）同期信号に同期して、タイミング発生器２０及びマイクロプロセッサ２１により発生される。実際には、各動作に小さな回路遅延があるかも知れないが、これはシステム全体で補償する。
【００１９】
上述の動作では、Ａ，Ａ，Ｂ及びＢなるフィールド列が発生する。ほかに、各奇数フィールドＡ及び各偶数フィールドＢの画像ガ１００Ｈｚのフィールド周波数で交互に表示されるＡ，Ｂ，Ａ及びＢの如きフィールド列形式や次に述べるＡ，Ａ* ，Ｂ* 及びＢのフィールド列形式がある。後者は、（１）各奇数フィールドＡの画像、（２）各偶数フィールドＢの対応ラインと、各偶数フィールドＢに先行する各奇数フィールドＡの上記対応ラインに隣接する２つのラインとの中央値（メジアン）をもつラインの各々より成る画像、（３）各奇数フィールドＡの対応ラインと、各奇数フィールドＡの次の各偶数フィールドＢの上記対応ラインに隣接する２つのラインとの中央値をもつラインの各々より成る画像、及び（４）各偶数フィールドＢの画像が、２５Ｈｚの各フレームの間に１００Ｈｚのフィールド周波数で順次表示されるものである。
【００２０】
上記後者を具体化するためには、図２に示す如く、フィールドメモリ１７と同じ構造のフィールドメモリ２２、中央値フィルタ２３及びスイッチ回路Ｓ３を信号プロセッサ１５に更に設ける必要がある。
【００２１】
この場合、上述した例と同様、ＡＤＣ１６からの各奇数フィールドＡのデジタルＹ／Ｕ／Ｖ信号は、２０ｍｓの間にフィールドメモリ１７に書込まれる。同信号はそれから、２７ＭＨｚの読出しクロック信号に従い４０ｍｓの１フレーム内の各最初の１０ｍｓの間にフィールドメモリ１７から読出され、ノイズ低減回路１８及びスイッチ回路Ｓ２を介してＤＡＣ１９に供給される。同時に、フィールドメモリ１７から読出された各奇数フィールドＡのデジタルＹ／Ｕ／Ｖ信号は、スイッチ回路Ｓ３を介してフィールドメモリ２２に供給され、そこに書込まれる。各奇数フィールドＡのデジタルＹ／Ｕ／Ｖ信号がフィールドメモリ１７から読出される間、同時にＡＤＣ１６からの各偶数フィールドＢのデジタルＹ／Ｕ／Ｖ信号は、２０ｍｓの間にフィールドメモリ１７に書込まれる。
【００２２】
次いで、図４に示す如く、フィールドメモリ２２に記憶された各奇数フィールドＡのデジタルＹ／Ｕ／Ｖ信号及びフィールドメモリ１７に記憶された各偶数フィールドＢのデジタルＹ／Ｕ／Ｖ信号が、４０ｍｓの１フレーム内の各２番目の１０ｍｓの間にそこから同時に読出され、ノイズ低減回路１８を介して中央値フィルタ２３に供給される。該フィルタ２３において、各奇数フィールドＡの各隣接２ラインのデジタルＹ／Ｕ／Ｖ信号と、各偶数フィールドＢの各ラインのデジタルＹ／Ｕ／Ｖ信号との間の夫々の中央値（メジアン）をもつデジタルＹ／Ｕ／Ｖ信号が、先に説明したとおりに生成され、スイッチ回路Ｓ２を介してＤＡＣ１９に供給される。
【００２３】
引続き、フィールドメモリ１７に記憶された各偶数フィールドＢのデジタルＹ／Ｕ／Ｖ信号及びフィールドメモリ２２に記憶された各奇数フィールドＡのデジタルＹ／Ｕ／Ｖ信号が、４０ｍｓの１フレーム内の各３番目の１０ｍｓの間にそこから同時に読出され、ノイズ低減回路１８を介して中央値フィルタ２３に供給される。該フィルタ２３において、各偶数フィールドＢの各隣接２ラインのデジタルＹ／Ｕ／Ｖ信号と、各奇数フィールドＡの各ラインのデジタルＹ／Ｕ／Ｖ信号との間の夫々の中央値をもつデジタルＹ／Ｕ／Ｖ信号が、先に説明したとおりに生成され、スイッチ回路Ｓ２を介してＤＡＣ１９に供給される。同時に、フィールドメモリ１７から読出された各偶数フィールドＢのデジタルＹ／Ｕ／Ｖ信号が、この場合、スイッチ回路Ｓ３を介してフィールドメモリ２２に供給され、これに書込まれる。各偶数フィールドＢのデジタルＹ／Ｕ／Ｖ信号がフィールドメモリ１７から２回読出されている間に、同時に各奇数フィールドＡのデジタルＹ／Ｕ／Ｖ信号は２０ｍｓの間にフィールドメモリ１７に書込まれる。
【００２４】
終わりに、フィールドメモリ２２に記憶された各偶数フィールドＢのデジタルＹ／Ｕ／Ｖ信号が、４０ｍｓの１フレーム内の各４番目の１０ｍｓの間にそこから読出され、ノイズ低減回路１８及びスイッチ回路Ｓ２を介してＤＡＣ１９に供給される。上述のフィールド列が２５Ｈｚのフレーム毎に繰返され、スイッチ回路Ｓ２は、タイミング発生器２０及びマイクロプロセッサ２１によって発生される切替え信号により、フィールドメモリ１７、中央値フィルタ２３又はフィールドメモリ２２から適正なデジタルＹ／Ｕ／Ｖ信号がＤＡＣ１９に供給されるように制御される。
【００２５】
Ａ，Ａ，Ｂ及びＢのフィールド列と同様に、ＤＡＣ１９に供給されたデジタルＹ／Ｕ／Ｖ信号は、１００Ｈｚのフィールド周波数をもつアナログＹ／Ｕ／Ｖ信号に前記クロック信号で変換され、次いでＲ／Ｇ／Ｂ信号に変換されて表示器１０に供給される。
【００２６】
Ａ，Ａ，Ｂ及びＢモードを、Ａ，Ａ* ，Ｂ* 及びＢモードと同じようなメモリ制御によりフィールドメモリ２２を用いて行う場合、図３に示すようにフィールドメモリ１７及び２２を制御することができるが、その説明は省略する。
【００２７】
また、Ａ，Ｂ，Ａ及びＢモードを行う場合は、図４においては、まず各奇数フィールドＡのＹ／Ｕ／Ｖ信号をフィールドメモリ１７から読出し、２番目に各偶数フィールドＢのＹ／Ｕ／Ｖ信号をフィールドメモリ１７から読出し、３番目に各奇数フィールドＡのＹ／Ｕ／Ｖ信号をフィールドメモリ２２から読出し、最後に各偶数フィールドＢのＹ／Ｕ／Ｖ信号をフィールドメモリ２２から読出し、夫々のＹ／Ｕ／Ｖ信号をそのまま順次ＤＡＣ１９に供給すればよい。ＤＡＣ１９からのアナログＹ／Ｕ／Ｖ信号は、次いでＲ／Ｇ／Ｂ信号に変換され、表示器１０に供給される。表示器１０は、そのスクリーンにおいて各ラインを３２μｓ／ラインのライン走査速度、３１．２５ｋＨｚのライン周波数で水平方向に走査し、垂直方向には、各奇数フィールドを１０ｍｓの間に、各偶数フィールドを１０ｍｓの間に１００Ｈｚのフィールド周波数で交互に走査する。
【００２８】
図１の構成において、２画像モードは、リモコン１２の幾つかのキーを所定の順序で操作することにより、スクリーンに表示されたメニューから選択することができる。２画像モードでは、１つのスクリーンに２つの異なる動又は静画像が同時に表示される。このモードを実現するため、図２に示す如く、信号プロセッサ１５にＡＤＣ１６と同じか又は類似のＡＤＣ２４を更に設け、これをスイッチ回路Ｓ３を介してフィールドメモリ２２に接続し、図１に示すＰＩＰプロセッサ１１の前にあるＹ／Ｃプロセッサ８からアナログＹ／Ｕ／Ｖ信号をＡＤＣ２４に供給する。
【００２９】
したがって、図１のＡＶスイッチャ５によって選択された主画像（以下「画像Ｉ」という。）用のＹ／Ｃプロセッサ７からのアナログＹ／Ｕ／Ｖ信号は、ＡＤＣ１６に供給され、図１のＡＶスイッチャ５によって選択された副画像（以下「画像II」という。）用のＹ／Ｃプロセッサ８からのアナログＹ／Ｕ／Ｖ信号は、ＡＤＣ２４に供給される。この具体例では、ＡＤＣ１６及び２４の各々は、例えば６．７５ＭＨｚのクロック信号で動作し、先に述べた１００Ｈｚフリッカなし画像モードと同じようにして夫々デジタルＹ／Ｕ／Ｖ信号を発生する。ただし、システムの必要条件に従って例えば８ＭＨｚその他のクロック周波数を代わりに選んでもよい。よって、６．７５ＭＨｚのクロック信号の場合、５２μｓ以上の各実効ライン走査期間のアナログＹ／Ｕ／Ｖ信号は、約３５２以上のワードにデジタル化される。ワードの数は、４の倍数、例えば３６０ワードに選ぶのがよい。ＡＤＣ１６及び２４用のクロック信号は、画像Ｉ及び画像IIに対する複合ビデオ信号の水平（Ｈ）及び垂直（Ｖ）同期信号に夫々同期している。
【００３０】
図５及び図６は、図２に示す信号プロセッサの２画像モードにおけるメモリ制御の例を示すタイミングチャートである。図５に示すように、ＡＤＣ１６からの画像Ｉ用の各奇数フィールドＩＡ及び各偶数フィールドＩＢのデジタルＹ／Ｕ／Ｖ信号は、２０ｍｓの間に交互にフィールドメモリ１７に書込まれる。同時に、ＡＤＣ２４からの画像II用の各奇数フィールドIIＡ及び各偶数フィールドIIＢのデジタルＹ／Ｕ／Ｖ信号は、スイッチ回路Ｓ３を介して２０ｍｓの間に交互にフィールドメモリ２２に書込まれる。フィールドメモリ１７及び２２用の書込みクロック信号は同じく、画像Ｉ及び画像IIに対する複合ビデオ信号の水平及び垂直同期信号に夫々同期している。
【００３１】
フィールドメモリ１７に記憶された各フィールドＩＡ及びＩＢのデジタルＹ／Ｕ／Ｖ信号及びフィールドメモリ２２に記憶された各フィールドIIＡ又はIIＢのデジタルＹ／Ｕ／Ｖ信号はそれから、あとで説明するように、書込みクロック信号のクロック周波数と一定の関係にある所定周波数をもつ読出しクロック信号に従い、図５に示す如く同時に読出される。もっと正確には、デジタルＹ／Ｕ／Ｖ信号は、画像Ｉの各フィールド及び画像IIの各フィールドの各同じラインのデジタルＹ／Ｕ／Ｖ信号が、ライン走査期間に交互に読出されるようなやり方で読出される。フィールドメモリ１７及び２２に対する読出しクロック信号は、画像Ｉ又は画像IIのどちらか一方、この場合は画像Ｉに関する複合ビデオ信号の水平及び垂直同期信号と同期している。
【００３２】
フィールドメモリ１７及び２２から読み出されたデジタルＹ／Ｕ／Ｖ信号はそれから、ノイズ低減回路１８及びスイッチ回路Ｓ２を介してＤＡＣ１９に供給される。この場合、スイッチ回路Ｓ２は、図２に示すようなノイズ低減回路１８及びＤＡＣ１９間の位置でなく、フィールドメモリ１７，２２及びノイズ低減回路１８間に設けてもよい。ＤＡＣ１９はそれから、フィールドメモリ１７及び２２に対する読出しクロック信号と同じ所定周波数のクロック信号で、ＡＤＣ１６及び２４のアナログからデジタルへの変換とは逆に、デジタルＹ／Ｕ／Ｖ信号をアナログＹ／Ｕ／Ｖ信号に変換する。アナログＹ／Ｕ／Ｖ信号は、次いでＲ／Ｇ／Ｂ信号に変換され、表示器１０に供給されてスクリーンに２つの画像を表示する。
【００３３】
１００Ｈｚフリッカなし画像モードにおいて、特に前述のＡ，Ａ，Ｂ及びＢフィールド列において２画像を表示するため、画像Ｉの各奇数フィールドＩＡ及び画像IIの各奇数フィールドIIＡのデジタルＹ／Ｕ／Ｖ信号を、各２０ｍｓの間に前述の如くフィールドメモリ１７及び２２から夫々２回読出す。したがって、各ラインのデジタルＹ／Ｕ／Ｖ信号は各々１３μｓの間に読出される。各奇数フィールドＩＡ及び各奇数フィールドIIＡのデジタルＹ／Ｕ／Ｖ信号が２回読出されている間、同時に、ＡＤＣ１６及び２４からの各偶数フィールドＩＢ及び各偶数フィールドIIＢのデジタルＹ／Ｕ／Ｖ信号が、前述と同様にして各２０ｍｓの間に夫々フィールドメモリ１７及び２２へ書込まれる。
【００３４】
この過程は、２０ｍｓ毎に繰返される。フィールドメモリ１７及び２２からのデジタルＹ／Ｕ／Ｖ信号は、ＤＡＣ１９に供給される。ＤＡＣ１９からのアナログＹ／Ｕ／Ｖ信号は、最後にＲ／Ｇ／Ｂ信号に変換されて表示器１０に供給される。表示器１０は、そのスクリーンにおいて、ＤＡＣ１９からのＹ／Ｕ／Ｖ信号に対応する実効ライン走査期間が２６μｓである３２μｓ／ラインのライン走査速度、３１．２５ｋＨｚのライン周波数で各ラインを水平方向に走査し、垂直方向には１００Ｈｚのフィールド周波数で２０ｍｓの間に各奇数フィールドを２回、２０ｍｓの間に各偶数フィールドを２回走査する。
【００３５】
１６：９という幅広いアスペクト比をもつスクリーンを具えたテレビジョン受像機が、現在非常に普及しつつある。テレビジョン信号がレターボックス（郵便受け）フォーマットで１６：９のアスペクト比をもつ画像を表す場合、その画像は、例えばズーミングにより、かかるテレビジョン受像機の幅広アスペスト比スクリーンの画面一杯に表示することができる。テレビジョン信号が最近導入されてきたＰＡＬ−プラス方式により送信される場合、その画像は、実効５７５ライン全部を走査することにより、ＰＡＬ−プラス専用テレビジョン受像機の幅広スクリーンの画面一杯に表示することができる。
【００３６】
図７のＡ及びＢは、１６：９のアスペクト比をもつ幅広スクリーンを用いて２画像を表示する場合の２つの例を示す。図７のＡに示すように、４：３のアスペクト比の２画像Ｉ及びIIを正確な画像配列で同時に表示する場合、フィールドメモリ１７及び２２に対する読出しクロック信号並びにＤＡＣ１９に対するクロック信号のクロック周波数は、例えばＡＤＣ１６及び２４のクロック信号の周波数６．７５ＭＨｚの４倍の２７ＭＨｚであり、その画像の高さは、例えば表示器１０の垂直変更を調整することにより２／３に圧縮される。各画像をもっと大きなサイズで、しかし、正確な画像配列で表示すべき場合は、各画像の左右両側をカットし、フィールドメモリ１７及び２２に対する読出しクロック信号並びにＤＡＣ１９に対するクロック信号のクロック周波数を減らすか、又はＡＤＣ１６及び２４に対するクロック信号並びにフィールドメモリ１７及び２２に対する書込みクロック信号のクロック周波数を、各ライン長が短縮される程度に増やし、表示器１０の垂直偏向を調整することにより、それを実現することができる。
【００３７】
例えば、図７のＢに示すように２画像を同時に３：３のアスペクト比で表示する場合、各画像の各側を１／８だけそれに対応するデジタルＹ／Ｕ／Ｖ信号をフィールドメモリ１７及び２２から読出さないことによってカットする。それに応じて、フィールドメモリ１７及び２２に対する読出しクロック信号並びにＤＡＣ１９に対するクロック信号のクロック周波数を、ＡＤＣ１６及び２４に対するクロック信号並びにフィールドメモリ１７及び２２に対する書込みクロック信号の周波数８ＭＨｚの４倍より低い２７ＭＨｚに選べばよい。その画像の高さは、表示器１０の垂直偏向を調整することによって８／９に圧縮される。他の任意のアスペクト比も、同じようにして実現することができる。
【００３８】
画像Ｉの複合ビデオ信号が欠落すると、読出しクロック信号の同期のための水平及び垂直同期信号も欠落する。かような場合、画像IIに対する水平及び垂直同期信号を使用する。これは、タイミング発生器２０及びマイクロプロセッサ２１内で切替えを行うか、又は図１のＡＶスイッチャ５において画像Ｉ及び画像IIに対する複合ビデオ信号を交換することによって行う。
【００３９】
上述の具体例では、フィールドメモリ１７及び２２内の画像Ｉ及びIIの各先行フィールドのデジタルＹ／Ｕ／Ｖ信号は、画像Ｉ及びIIの各現在フィールドのデジタルＹ／Ｕ／Ｖ信号によって夫々重ね書きされる。２つの複合ビデオ信号が実際に互いに同期していない場合、２組のデジタルＹ／Ｕ／Ｖ信号のフィールドメモリ１７及び２２への書込みタイミングは、互いに一致しない。画像IIのデジタルＹ／Ｕ／Ｖ信号をフィールドメモリ２２から読出すのが、フィールドメモリ２２に記憶された画像IIの各先行フィールドのデジタルＹ／Ｕ／Ｖ信号が、画像IIの各現在フィールドのデジタルＹ／Ｕ／Ｖ信号によってフィールドの半分より多く重ね書きされるよりも早ければ、画像IIの２つの異なるフィールドIIＡ及びIIＢのデジタルＹ／Ｕ／Ｖ信号が、図６に示す如く同じフィールド内に読出される。その結果、画像II内の飛越し関係が不正確となり、画像IIの垂直解像度が低下する。
【００４０】
この問題を解決するため、フィールドメモリ１７又は２２の少なくとも一方に、ランダム・ブロック・アドレス指定（アクセス）モードを有する２ポート・フィールドメモリを使用する。本例では、フィールドメモリ１７をマスタ（主）とし、フィールドメモリ２２をスレーブ（従）として使用し、フィールドメモリ２２をランダム・ブロック・アドレス指定モードを有する２ポート・フィールドメモリで構成する。書込み及び（又は）読出し動作スタート前のランダム・ブロック・アドレス指定モードでは、書込み及び（又は）読出しアドレスポインタの初期値をブロック形式で、例えば、各ブロックが幾つかのワード、例えば８０ワードを含む３０７２ブロックのどれか１つのブロックに指定することができ、したがって、記憶セルを異なるデータ用に１つ以上の領域に分割できる。書込みアドレスポインタ及び（又は）読出しアドレスポインタに対するランダム・ブロック・アドレス指定モードは、リセット書込み及び（又は）リセット読出し信号が有効である間に、夫々入力イネーブル及び書込みイネーブル端子及び（又は）出力イネーブル及び読出しイネーブル端子を通して特殊コードを与えることにより、選択することができる。それから、データ入力端子に１２ビットの対応するブロックアドレスを供給することにより、開始ブロックを設定することができる。
【００４１】
この例では、２画像モードにおける画像Ｉ及びIIの各デジタルＹ／Ｕ／Ｖ信号のデータレートは、通常の１００Ｈｚフリッカなし画像モードにおけるデータレートの約半分であるから、２フィールドのデジタルＹ／Ｕ／Ｖ信号を記憶するのに１つのフィールドメモリを使うことができる。したがって、図８に示すように、画像IIの各奇数フィールドIIＡのデジタルＹ／Ｕ／Ｖ信号は、第１領域Ｍ１の第１ブロックに対応するブロックアドレスによって指定される、フィールドメモリ２２の第１領域Ｍ１に、また、画像IIの各偶数フィールドIIＢのデジタルＹ／Ｕ／Ｖ信号は、第２領域Ｍ２の第１ブロックに対応するブロックアドレスによって指定される、フィールドメモリ２２の第２領域Ｍ２に別々に書込まれる。こうすると、各先行偶数フィールドIIＢ及び各先行奇数フィールドIIＡのデジタルＹ／Ｕ／Ｖ信号は夫々消去されない。
【００４２】
したがって、図９に示すように、画像IIの奇数フィールドIIＡのみのデジタルＹ／Ｕ／Ｖ信号が、画像IIの偶数フィールドIIＢのデジタルＹ／Ｕ／Ｖ信号と混じることなく、フィールドメモリ２２の第１領域Ｍ１から読出され、画像IIの偶数フィールドIIＢのみのデジタルＹ／Ｕ／Ｖ信号が、画像IIの奇数フィールドIIＡのデジタルＹ／Ｕ／Ｖ信号と混じることなく、フィールドメモリ２２の第２領域Ｍ２から読出される。この場合、フィールドメモリ２２の読出しタイミングには関係がなく、従って前述した飛越し関係についての問題は解決される。
【００４３】
しかし、この解決策にも、未だもう１つ問題が残っている。フィールドメモリ２２のメモリ領域Ｍ１における画像IIの各先行奇数フィールドIIＡ′のデジタルＹ／Ｕ／Ｖ信号が、画像IIの各現在奇数フィールドIIＡのデジタルＹ／Ｕ／Ｖ信号によって重ね書きされ、また、フィールドメモリ２２のメモリ領域Ｍ２における画像IIの各先行偶数フィールドIIＢ′のデジタルＹ／Ｕ／Ｖ信号が、画像IIの各現在偶数フィールドIIＢのデジタルＹ／Ｕ／Ｖ信号によって重ね書きされるであろう。画像IIのデジタルＹ／Ｕ／Ｖ信号をフィールドメモリ２２から読出すのが、フィールドメモリ２２に記憶された画像IIの各先行奇数及び偶数フィールドIIＡ′及びIIＢ′のデジタルＹ／Ｕ／Ｖ信号が、画像IIの各現在奇数及び偶数フィールドIIＡ及びIIＢのデジタルＹ／Ｕ／Ｖ信号によって半フィールドより多く重ね書きされるよりも早ければ、図９に示す如く、画像IIの各先行及び現在奇数フィールドIIＡ′及びIIＡ、又は各先行及び現在偶数フィールドIIＢ′及びIIＢが同じフィールド内に読出される。もし、画像IIが静止画像でなく、比較的速く動く画像であれば、図９に示す如く、異なるタイミングにおける２つの画像部分が、夫々スクリーンの上部及び下部において１つの画像のように表示される。ただし、この場合、前述の如き飛越し関係の問題はない。
【００４４】
この問題を解決するため、フィールドメモリ１７及び２２の各々に対してランダム・ブロック・アドレス指定（アクセス）モードをもつ２ポートメモリを使用し、画像Ｉの各奇数フィールドＩＡ及び各偶数フィールドＩＢのデジタルＹ／Ｕ／Ｖ信号を、夫々フィールドメモリ１７の第１領域Ｍ１及び第２領域Ｍ２に、前述のフィールドメモリ２２の例において説明したと同じようにして書込む。
【００４５】
本例では、フィールドメモリ１７をマスタ（主）とし、フィールドメモリ２２をスレーブ（従）とする。画像Ｉの各現在奇数フィールドＩＡのデジタルＹ／Ｕ／Ｖ信号を各２０ｍｓの間にフィールドメモリ１７の第１領域Ｍ１に書込むとき、２つの画像Ｉ及びIIのＹ／Ｕ／Ｖ信号間の信号位相差ｄが（１／２）フレーム又は２０ｍｓより大きくない場合、画像Ｉの各先行奇数及び偶数フィールドＩＡ及びＩＢのデジタルＹ／Ｕ／Ｖ信号をフィールドメモリ１７の各領域Ｍ１及びＭ２から２０ｍｓの間に順次読出し、画像Ｉの各現在偶数フィールドＩＢのデジタルＹ／Ｕ／Ｖ信号を各２０ｍｓの間にフィールドメモリ１７の第２領域Ｍ２に書込むとき、画像Ｉの各先行偶数及び奇数フィールドＩＢ及びＩＡのデジタルＹ／Ｕ／Ｖ信号をフィールドメモリ１７の各領域Ｍ１及びＭ２から２０ｍｓの間に順次読出す。画像IIの各フィールドIIＡ又はIIＢのデジタルＹ／Ｕ／Ｖ信号は、フィールドメモリ２２の各領域Ｍ１又はＭ２から各２０ｍｓの間に２回、図１０に示す如く、画像ＩのデジタルＹ／Ｕ／Ｖ信号を読出すのと同じフィールド位相で読出す。
【００４６】
２つの画像Ｉ及びIIのデジタルＹ／Ｕ／Ｖ信号間の信号位相差ｄが（１／２）フレーム又は２０ｍｓより大きい場合、上述の読出しタイミングを維持すれば、図９に示したのと同じ問題が生じるであろう。よって、この場合には、画像Ｉの各現在奇数フィールドＩＡのデジタルＹ／Ｕ／Ｖ信号を各２０ｍｓの間にフィールドメモリ１７の第１領域Ｍ１に書込む間に、画像Ｉの各先行偶数及び奇数フィールドＩＢ及びＩＡのデジタルＹ／Ｕ／Ｖ信号を２０ｍｓの間にフィールドメモリ１７の各領域Ｍ１及びＭ２から順次読出し、画像Ｉの各現在偶数フィールドＩＢのデジタルＹ／Ｕ／Ｖ信号を各２０ｍｓの間にフィールドメモリ１７の第２領域Ｍ２に書込む間に、画像Ｉの各先行奇数及び偶数フィールドＩＡ及びＩＢのデジタルＹ／Ｕ／Ｖ信号を２０ｍｓの間にフィールドメモリ１７の各領域Ｍ１及びＭ２から順次読出す。画像IIの各フィールドIIＡ又はIIＢのデジタルＹ／Ｕ／Ｖ信号は、フィールドメモリ２２の各領域Ｍ１又はＭ２から各２０ｍｓの間に２回、図１１に示す如く画像ＩのデジタルＹ／Ｕ／Ｖ信号を読出すのと同じフィールド位相で読出す。
【００４７】
信号位相差ｄをタイミング発生器２０又はマイクロプロセッサ２１で検出し、上述の読出しタイミングを制御することができる。信号位相差ｄが０と（１／２）フィールドもしくは１０ｍｓとの間（図１２）、（１／２）フィールドもしくは１０ｍｓと１フィールドもしくは２０ｍｓとの間（図１０）、１フィールドもしくは２０ｍｓと１＋（１／２）フィールドもしくは３０ｍｓとの間（図１１）、又は１＋（１／２）フィールドもしくは３０ｍｓと２フィールドもしくは４０ｍｓとの間（図１３）のいずれにあるかに応じて、読出しタイミングを変えることが可能である。画質に何らかの低下が認められる場合は、上述以外の読出しタイミングを適用してもよい。
【００４８】
上述の具体例では、読出しタイミングに関し、フィールドメモリ１７をマスタとし、フィールドメモリ２２をスレーブとして使用したが、フィールドメモリ１７及び２２の両方をスレーブとし、これらのメモリ１７及び２２の書込み制御信号と無関係の読出し制御信号によってこれらのメモリを読出してもよい。
【００４９】
以上、Ａ，Ａ，Ｂ及びＢフィールド列の１００Ｈｚフリッカなし画像モードにおける２画像表示について説明した。しかし、Ａ，Ｂ，Ａ及びＢ列又はＡ，Ａ* ，Ｂ* 及びＢ列での２画像表示も、フィールドメモリ１７及び（又は）２２からのＹ／Ｕ／Ｖ信号の読出しタイミング及び（又は）順序を修正することにより、或いは、もし使えるならば、例えばフレームメモリに用いるメモリ形式を変えることにより実現できる。
【００５０】
上述では、画像Ｉ及びIIのビデオ信号をデジタルＹ／Ｕ／Ｖ信号の形で取扱ったが、アナログＹ／Ｕ／Ｖ信号の形、アナログもしくはデジタルＲ／Ｇ／Ｂ信号の形又は他の形のビデオ信号を扱うことも可能である。
【００５１】
本発明は、幅広アスペクト比をもつテレビジョン受像機ばかりでなく、４：３のような通常のアスペクト比をもつテレビジョン受像機にも適用できる。本発明はまた、５０Ｈｚのフィールド周波数をもつ標準ＰＡＬ方式のテレビジョン受像機や、平常モードで６０Ｈｚ又はフリッカなしモードで１２０Ｈｚのフィールド周波数をもつＮＴＳＣ方式のテレビジョン受像機にも適用できる。本発明は更に、チューナをもたないが幾つかのビデオ信号入力端子をもつビデオモニタに適用することができる。
【００５２】
【発明の効果】
以上説明したとおり、本発明によれば、テレビジョン受像機のスクリーン上に２つの独立したビデオ信号の画像をほぼ同じサイズで同時に表示することができる。
【図面の簡単な説明】
【図１】本発明によるテレビジョン受像機の例を示すブロック図。
【図２】図１の画像プロセッサとしての信号プロセッサの詳細を示すブロック図。
【図３】図２の信号プロセッサの１００Ｈｚフリッカなし画像モードにおけるメモリ制御の例１を示すタイミングチャート。
【図４】図２の信号プロセッサの１００Ｈｚフリッカなし画像モードにおけるメモリ制御の例２を示すタイミングチャート。
【図５】図２の信号プロセッサの２画像モードにおけるメモリ制御の例１を示すタイミングチャート。
【図６】図２の信号プロセッサの２画像モードにおけるメモリ制御の例２を示すタイミングチャート。
【図７】本発明による２画像モードにおける表示例を示す図。
【図８】図２の信号プロセッサに用いうるランダム・ブロック・アクセス・モードをもつ２ポート・フィールドメモリを示す概略図。
【図９】図２の信号プロセッサの２画像モードにおけるメモリ制御の例３を示すタイミングチャート。
【図１０】図２の信号プロセッサの２画像モードにおけるメモリ制御の例４を示すタイミングチャート。
【図１１】図２の信号プロセッサの２画像モードにおけるメモリ制御の例５を示すタイミングチャート。
【図１２】図２の信号プロセッサの２画像モードにおけるメモリ制御の例６を示すタイミングチャート。
【図１３】図２の信号プロセッサの２画像モードにおけるメモリ制御の例７を示すタイミングチャート。
【符号の説明】
２，６  ビデオ信号入力端子手段
７，８  Ｙ／Ｃプロセッサ
１０  表示器
１７  第１メモリ手段（フィールドメモリ）
２２  第２メモリ手段（フィールドメモリ）
１４，２０，２１  書込み及び読出し制御信号発生手段（コントローラ、タイミング発生器、マイクロプロセッサ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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