(57)【特許請求の範囲】
【請求項１】
Ａ）a1)〜a6)を備えた単一メモリセルをマトリックス状に配置し、
a1)半導体基板の第１導電型の領域内に設けられた第２導電型の第１領域であって、不純物としてリンを用いて形成された第１領域、
a2)前記第１領域との間に電路形成可能領域を形成するように設けられた第２導電型の第２領域であって、不純物としてヒ素を用いて形成された第２領域、
a3)前記電路形成可能領域の上方に設けられた第１絶縁膜、
a4)前記第１絶縁膜を介して前記電路形成可能領域の上方に設けられた浮遊型電極、
a5)前記浮遊型電極の上方に設けられた第２絶縁膜、
a6)前記第２絶縁膜を介して前記浮遊型電極の上方に設けられた制御電極、
Ｂ）同一行に配置された単一メモリセルの制御電極は、電気的に接続されることにより制御電極ラインを形成しており、
Ｃ）同一列に配置された単一メモリセルの前記第１領域は、前記半導体基板内で互いに連結されることにより、第１不純物領域ラインを形成しており、
Ｄ）同一列に配置された単一メモリセルの前記第２領域は、前記半導体基板内で互いに連結されることにより、第２不純物領域ラインを形成しており、
Ｅ）隣接する列に配置された単一メモリセルの第１不純物領域ラインと第２不純物領域ラインとを不純物領域ラインとして共用する、半導体記憶装置であって、
前記第１領域は、選択メモリセルにおけるＦ−Ｎトンネリングによってフローティングゲートに注入された電子をソースに引戻す時に、当該選択メモリセルに隣接するメモリセルにおいてＦ−Ｎトンネリングによる前記電子の引き戻しが行われないような、前記第２領域より不純物濃度が低い低濃度領域を有しており、
前記第１領域の一端は、前記浮遊型電極の下部の第１導電型の領域まで及ぶように形成され、
前記第１領域は、前記第２領域の下端部の所定位置までオーバラップするよう形成されており、さらに、半導体基板平面に対して垂直方向に、前記第２領域より大きく形成されること、
を特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、半導体記憶装置に関するものであり、特にその省電力化に関する。
【０００２】
【従来の技術】
今日、セルアレイ中のコンタクトが不要で、セルの縮小化が図れる仮想グランドアレイ構造のフラッシュメモリが知られている。仮想グランドアレイ構造とは、メモリセルをマトリックス状に配置する際、あるメモリセルのソース領域と、前記メモリセルに隣接する列に配置されたメモリセルのドレイン領域とを共用するものをいう。
【０００３】
図１３Ｂに仮想グランドアレイ構造のフラッシュメモリの等価回路６１を示す。図に示すように、メモリセルＣ２２のソース領域と、隣接する列に配置されたメモリセルＣ２１のドレイン領域とは共用されており、これらの共用領域はビットラインＢ２を構成している。
【０００４】
図１３Ａに各メモリセルを構成する不揮発性メモリ５０の構造を示す。不揮発性メモリ５０は、基板内に設けられたｐ形シリコンウエル２内にｎ+型ドレイン３及びｎ+型ソース４が設けられる。ドレイン３とソース４間は、チャネル領域１６である。チャネル領域１６上には、トンネル酸化膜８が設けられる。さらに、トンネル酸化膜８上にポリシリコンで構成されたフローティングゲート１２、層間絶縁膜１３、コントロールゲート電極１４が順に設けられる。
【０００５】
［書き込み、消去、読み出し原理］
上記の不揮発性メモリ５０に対する情報の書き込みおよび消去について説明する。情報”１”を書き込む場合、コントロールゲート電極１４、ドレイン３に高電圧を印加し、かつソース４、およびウエル２に接地電位を与える。これにより、ドレイン３近傍で発生したホットエレクトロンは、トンネル酸化膜８の電位障壁を飛び越えてフローティングゲート１２内に流入する。
【０００６】
このように流入した電子により、チャネル領域１６にチャネルを形成させるためのコントロールゲート電圧のしきい値が上昇する。この状態が、フラッシュ不揮発性メモリ５０に情報”１”が書き込まれた状態である（以下書き込み状態という）。
【０００７】
一方、不揮発性メモリ５０に情報”０”を記憶させる（消去する）場合、フローティングゲート１２に流入させた電子を、ソース４に戻すため、フローティングゲート１２とソース４間に、情報の書き込み時とは反対方向の高電圧を印加する。これにより、書き込み時とは反対方向の電界が発生し、Ｆ−Ｎ（Fowler-Nordheim)トンネリングにより電子がソース４に引戻される。
【０００８】
このように電子が引戻されることにより、チャネル領域１６にチャネルを形成させるためのコントロールゲート電圧のしきい値が降下する。この状態が、不揮発性メモリ５０に情報”０”を記憶させた状態である（以下非書き込み状態という）。
【０００９】
次に、不揮発性メモリ５０における情報の読み出し動作を説明する。まず、コントロールゲート電極１４に、センス電圧Vsを印加する。センス電圧Vsとは、書き込み状態のしきい値電圧と、非書き込み状態のしきい値電圧の中間の電圧をいう。
【００１０】
不揮発性メモリ５０が書き込み状態であれば、不揮発性メモリ５０のしきい値電圧よりセンス電圧Vsの方が低いので、チャネル領域１６にチャネルが形成されない。よって、ドレイン３の電位をソース４の電位より高くしても、ドレイン３とソース４間に電流が流れない。
【００１１】
これに対して、不揮発性メモリ５０が非書き込み状態であれば、不揮発性メモリ５０のしきい値電圧よりセンス電圧Vsの方が高いので、チャネル領域１６にチャネルが形成される。よって、ドレイン３の電位をソース４の電位より高くすることにより、ドレイン３とソース４間に電流が流れる。
【００１２】
このように、不揮発性メモリ５０においては、読み出し時には、コントロールゲート電極１４に、書き込み状態と非書き込み状態の各々のしきい値電圧の間の電圧であるセンス電圧Vsを印加することにより、チャネル領域１６にチャネルが形成されるか否かを検出して、書き込み状態か非書き込み状態かを判断する。
【００１３】
［マトリックス状に組合わせた場合の動作］
ところで、不揮発性メモリ５０を仮想グランドアレイ構造に配置した場合に、書き込み、または、読み出しを希望するメモリセル（以下選択セルという）以外のメモリセルに書き込み、または、読み出しをしてしまうおそれがある。そこで、図１３Ｂに示す等価回路６１においては、次に述べるようにして、確実に選択セルを選択できるようにしている。（なお、選択セル以外を以下非選択セルという）。
【００１４】
まず、書き込みについて説明する。ワードラインＷ２、ビットラインＢ３に高電圧を印加し、ビットラインＢ１、Ｂ４をオープンにし、ビットラインＢ２、ワードラインＷ１、Ｗ３、およびウエル２を接地電位とする。選択セルＣ２２について見てみると、コントロールゲート電極１４、ドレイン３に高電圧が印加され、ソース４およびウエル２に接地電位を与えられることになる。これにより、ドレイン３近傍でホットエレクトロンが発生し、書き込み状態となる。
【００１５】
非選択セルＣ２１，Ｃ２３については、ソースまたはドレインがオープンであるので、ホットエレクトロンが発生せず、書き込み状態となることはない。他の非選択セルＣ１１〜Ｃ１３，Ｃ３１〜Ｃ３３については、コントロールゲート電極１４が接地電位なので、書き込み状態となることはない。このようにして、選択セルのみ書き込むことができる。
【００１６】
読み出しについては、次の様にして行う。セルＣ２２を選択セルとする場合は、ワードラインＷ２にセンス電圧Ｖｓ、ビットラインＢ１、Ｂ４をオープンにし、ワードラインＷ１、Ｗ３およびウエル２を接地電位とし、ビットラインＢ３とビットラインＢ２間に電位差を発生させるとともに、ビットラインＢ２にセンスアンプを接続する。
【００１７】
セルＣ２２が、書き込み状態であれば、既に述べたようにチャネル領域１６にチャネルが形成されず、ドレイン３とソース４間に電流が流れない。これに対して、非書き込み状態であれば、チャネル領域１６にチャネルが形成されドレイン３とソース４間に電流が流れる。これをビットラインＢ２に接続したセンスアンプで読み取ればよい。
【００１８】
非選択セルＣ２１，Ｃ２３については、ソースまたはドレインがオープンであるので、仮に非書き込み状態であってもドレイン３とソース４間に電流が流れることはない。他の非選択セルＣ１１〜Ｃ１３，Ｃ３１〜Ｃ３３については、コントロールゲート電極１４が接地電位であるので、チャネル領域１６にチャネルが形成されない。したがって、ドレイン３とソース４間に電流が流れることはない。このようにして、選択セルの情報のみ読み出すことができる。
【００１９】
また消去は、ワードラインＷ１〜Ｗ４を接地電位とし、ビットラインＢ１〜Ｂ４に書き込み時とは反対方向の高電圧を印加する。これにより電子がソース４に引戻され、メモリセルが一括消去される。
【００２０】
このように、不揮発性メモリ５０を仮想グランドアレイ構造で構成することにより、コンタクトが不要となり、セル面積を縮小することが可能となる。
【００２１】
【発明が解決しようとする課題】
しかしながら、上記のようなフラッシュメモリにおいては、次のような問題があった。書き込みの際には、ホットエレクトロン注入法を用いているので、トンネル酸化膜８が劣化する。このため、素子としての信頼性が低下するおそれがあった。また、ホットエレクトロン注入法では、ソース・ドレイン間を流れた電子のうちごくわずか（１％位）しか、フローティングゲート１２内に流入しないので、注入効率が悪い。このため消費電力が多くなる。
【００２２】
この発明は、上記のような問題点を解決し、消費電力が小さく、かつ信頼性を向上させた半導体記憶装置を提供することを目的とする。
【００２３】
【課題を解決するための手段】
請求項１にかかる半導体記憶装置は、Ａ）a1)〜a6)を備えた単一メモリセルをマトリックス状に配置し、a1)半導体基板の第１導電型の領域内に設けられた第２導電型の第１領域であって、不純物としてリンを用いて形成された第１領域a2)前記第１領域との間に電路形成可能領域を形成するように設けられた第２導電型の第２領域であって、不純物としてヒ素を用いて形成された第２領域、a3)前記電路形成可能領域の上方に設けられた第１絶縁膜、a4)前記第１絶縁膜を介して前記電路形成可能領域の上方に設けられた浮遊型電極、a5)前記浮遊型電極の上方に設けられた第２絶縁膜、a6)前記第２絶縁膜を介して前記浮遊型電極の上方に設けられた制御電極、Ｂ）同一行に配置された単一メモリセルの制御電極は、電気的に接続されることにより制御電極ラインを形成しており、Ｃ）同一列に配置された単一メモリセルの前記第１領域は、前記半導体基板内で互いに連結されることにより、第１不純物領域ラインを形成しており、Ｄ）同一列に配置された単一メモリセルの前記第２領域は、前記半導体基板内で互いに連結されることにより、第２不純物領域ラインを形成しており、Ｅ）隣接する列に配置された単一メモリセルの第１不純物領域ラインと第２不純物領域ラインとを不純物領域ラインとして共用する半導体記憶装置であって、前記第１領域は、選択メモリセルにおけるＦ−Ｎトンネリングによってフローティングゲートに注入された電子をソースに引戻す時に、当該選択メモリセルに隣接するメモリセルにおいてＦ−Ｎトンネリングによる前記電子の引き戻しが行われないような、前記第２領域より不純物濃度が低い低濃度領域を有しており、前記第１領域の一端は、前記浮遊型電極の下部の第１導電型の領域まで及ぶように形成され、前記第１領域は、前記第２領域の下端部の所定位置までオーバラップするよう形成されており、さらに、半導体基板平面に対して垂直方向に、前記第２領域より大きく形成されることを特徴とする。
【００２４】
【作用】
請求項１にかかる半導体記憶装置は、不純物としてリンを用いて形成された第１領域と、不純物としてヒ素を用いて形成された第２領域を備え、前記第１領域は、選択メモリセルにおけるＦ−Ｎトンネリングによってフローティングゲートに注入された電子をソースに引戻す時に、当該選択メモリセルに隣接するメモリセルにおいてＦ−Ｎトンネリングによる前記電子の引き戻しが行われないような、前記第２領域より不純物濃度が低い低濃度領域を有しており、前記第１領域の一端は、前記浮遊型電極の下部の第１導電型の領域まで及ぶように形成され、前記第１領域は、前記第２領域の下端部の所定位置までオーバラップするよう形成されており、さらに、半導体基板平面に対して垂直方向に、前記第２領域より大きく形成されることを特徴とする。したがって、前記高濃度領域を有しない第１領域側の浮遊型電極と第１領域間は、最大空乏層幅が厚い空乏層が形成される。これにより、前記電子の引き戻し時に、浮遊型電極と第１領域間の電界が弱まり、第１領域側から電子が引抜かれることはない。一方、前記高濃度領域を有する第２領域側の浮遊型電極と第２領域間は、最大空乏層幅が薄い空乏層が形成されるので、第２領域の高濃度領域から電子を引抜くことができる。
【００２５】
【実施例】
［フラッシュメモリ１の構造］
本発明の一実施例を図面に基づいて説明する。まず、図１、図２に本発明の一実施例によるフラッシュメモリ１を示す。なお、図２Ａはフラッシュメモリ１の平面図であり、図１は図２ＡのＡ−Ａ断面を、図２Ｂは図２ＡのＢ−Ｂ断面を示す。
【００２６】
図１に示すように、フラッシュメモリ１においては、単一メモリセルを構成する不揮発性メモリ７０が仮想グランドアレイ構造に配置されている。不揮発性メモリ７０は、基板内に設けられたｐ型シリコンウエル２内に、第２領域であるｎ+型ドレイン３及び第１領域であるｎ-型ソース４が設けられている。ドレイン３とソース４間には、第１の電路形成可能領域であるチャネル領域１６が設けられている。
【００２７】
チャネル領域１６の上方には、第１絶縁膜であるトンネル酸化膜８が設けられ、さらにトンネル酸化膜８の上方には浮遊型電極であるフローティングゲート１２が設けられている。フローティングゲート１２の上方には、第２絶縁膜である層間絶縁膜１３を介して、制御電極であるコントロールゲート電極１４が設けられている。
【００２８】
なお、図２Ａに示すように、同一列に配置された各単一メモリセルのソース４は電気的に接続されて、第１領域ラインであるソースラインを形成する。同様に、同一列に配置された各単一メモリセルのドレイン３は電気的に接続されて第２領域ラインであるドレインラインを形成する。
【００２９】
さらに、さらに、ある単一メモリセルのドレインラインとその単一メモリセルに隣接する列に配置された単一メモリセルのソースラインは、領域ラインであるビットラインとして共用して形成される。例えば、図１において、ビットラインＢ３は、不揮発性メモリ５１のソース４を形成しているとともに、不揮発性メモリ７０のドレイン３を形成している。
【００３０】
また、同一行に配置された各単一メモリセルのコントロールゲート電極１４は、同一行に配置された他の単一メモリセルと電気的に接続されることにより、制御電極ラインであるワードラインを形成している。例えば、図１、図２Ａに示すように、単一メモリセル６９のコントロールゲート電極１４は、同一列に配置された他の単一メモリセル７０、７１と電気的に接続されることにより、ワードラインＷ２を形成している。ワードラインＷ１，Ｗ２，Ｗ３は、図２Ａに示すように各行ごとに設けられる。
【００３１】
なお、図２Ｂに示すように、同一列に配置された単一メモリセルは、ｎ型領域８８ａ，８８ｂ，８８ｃで分離されている。
【００３２】
なお、本実施例においては、ドレイン３は、すべて高濃度領域で形成されている。
【００３３】
［フラッシュメモリ１の動作］
つぎに、図３Ａ，Ｂを用いてフラッシュメモリ１の使用方法について説明する。図３Ａは、フラッシュメモリ１の等価回路８１を示す。図３Ｂは、セルＣ２２を選択セルとする場合に、消去時、書き込み時および読み出し時に印加する電圧の一例を示す。
【００３４】
なお、従来例においては、電子がフローティングゲート１２に注入された状態を書き込み状態、注入された電子をソース４に引戻した状態を非書き込み状態ととしていた。これに対して、本実施例においては、電子がフローティングゲート１２に注入された状態を消去状態（非書き込み状態）、注入された電子をソース４に引戻した状態を書き込み状態としている。
【００３５】
セルＣ２３に書き込む場合には、まず、書き込み対象の単一メモリセルが接続されているワードラインに接続されている単一メモリセルを全て、消去状態とする。具体的には、図３Ｂに示す様に、ワードラインＷ２に１８Ｖ、その他には、０Ｖを印加する。
【００３６】
この状態におけるセルＣ２３を図４Ａに示す。ワードラインＷ２に１８Ｖが印加されているので、セルＣ２３のフローティングゲート１２には、ウェル２、フローティングゲート１２およびコントロールゲート電極１４間のカップリング比に応じた電圧（この場合約１２Ｖ）が印加される。これにより、セルＣ２３の各チャネル領域１６はオン状態となる。ここで、ビットラインＢ３，Ｂ４に０Ｖが印加されているので、選択セルＣ２３のチャネル領域１６には０Ｖが転送される。これにより、Ｆ−Ｎトンネリングにより電子がフローティングゲート１２に注入され、選択セルＣ２３は消去状態となる。他の単一メモリセルＣ２１、Ｃ２２、Ｃ２４についても同様である。
【００３７】
つぎに、セルＣ２３に書き込む場合について説明する。図３Ｂに示すように、ワードラインＷ２に−７Ｖ、ビットラインＢ４に５Ｖ、その他には、０Ｖを印加する。
【００３８】
この状態におけるセルＣ２３を図４Ｂ、４Ｃに示す。なお、図４Ｃは図４Ｂの部分詳細図を示す。図４Ｃを参照して、ワードラインＷ２に−７Ｖが印加されているので、セルＣ２３のフローティングゲート１２には、ウェル２、フローティングゲート１２およびコントロールゲート電極１４間のカップリング比に応じた電圧（この場合約−５Ｖ）が印加される。また、ビットラインＢ４には５Ｖが印加されている。これにより、ドレイン３のフローティングゲート１２との界面の空乏層は最大空乏層幅まで拡大する。しかし、前記空乏層が最大空乏層幅まで拡大したとしてもフローティングゲート１２とドレイン３との電位差は、１０Ｖあるので、フローティングゲート１２に注入された電子は、Ｆ−ＮトンネリングによってセルＣ２３のドレイン３に引戻され、選択セルＣ２３は書き込み状態となる。
【００３９】
一方、非選択セルであるセルＣ２４については、つぎのような状態となる。ワードラインＷ２に−７Ｖが印加されているので、セルＣ２４のフローティングゲート１２にも、約−５Ｖが印加される。また、ビットラインＢ４には５Ｖが印加されている。これにより、ソース４のフローティングゲート１２との界面の空乏層２３は最大空乏層幅まで拡大する。ここで、セルＣ２４のソース４は、セルＣ２３のドレイン３と比較して低濃度の不純物しか添加されていない。したがってセルＣ２４のソース４に形成された空乏層２３の最大空乏層幅は、セルＣ２３のドレイン３に形成された空乏層の最大空乏層幅より大きくなる。したがって、トンネル酸化膜８の膜厚が、実質的に厚くなったのと等しくなり、電界が弱まり、Ｆ−Ｎトンネリングが生じない。すなわち、非選択セルであるセルＣ２４は誤って書き込み状態となることはない。
【００４０】
一方、他の非選択セルＣ２１，Ｃ２２については、つぎのような状態となる。図３Ａに戻って、ワードラインＷ２に−７Ｖが印加されているので、フローティングゲート１２に、約−５Ｖが印加される。しかし、ビットラインＢ１，Ｂ２には０Ｖが印加されているので、フローティングゲート１２とソース４間、およびフローティングゲート１２とドレイン３間にＦ−Ｎトンネリングが生ずるほどの電圧が印加されない。したがって、非選択セルＣ２１，Ｃ２２について書き込み状態となることはない。
【００４１】
また、他の非選択セルＣ１１〜Ｃ１４、Ｃ３１〜Ｃ３４については、ワードラインＷ１、Ｗ３に０Ｖが印加されているので、書き込み状態となることはない。このように、マトリッスクス状に組合わせた場合でも、各メモリセルのドレイン３の不純物濃度をソース４の不純物濃度より高くすることにより、あるメモリセルが属するソースラインと、そのメモリセルに隣接する列に配置されたメモリセルが属するドレインラインとを電気的に接続して１つのビットラインを形成したフラッシュメモリにおいても、Ｆ−Ｎ電流を用いて、選択セルのみに書き込むことができる。
【００４２】
つぎに、図３Ａを参照して、読み出しについて説明する。セルＣ２３を選択セルとする場合は、ワードラインＷ２にセンス電圧として５Ｖ、ビットラインＢ４に１Ｖを印加するとともにセンスアンプを接続する。また、ビットラインＢ１、Ｂ２、Ｂ５をオープンにし、他は０Ｖを印加する。
【００４３】
ワードラインＷ２にセンス電圧（５Ｖ）が印加されているので、セルＣ２３が書き込み状態（フローティングゲート１２から電子が引抜かれた状態）であれば、選択セルＣ２３のチャネル領域１６はオン状態となる。ここで、セルＣ２３のドレイン３（ビットラインＢ４）には１Ｖ、ソース４（ビットラインＢ３）には０Ｖが印加されているので、ドレイン３（ビットラインＢ４）、ソース４（ビットラインＢ３）間に電流が流れ、これをビットラインＢ４に接続したセンスアンプで読み取ることができる。
【００４４】
これに対して、セルＣ２３が非書き込み状態（フローティングゲート１２に電子を注入した状態）であれば、選択セルＣ２３のチャネル領域１６はオフ状態となる。したがって、ドレイン３（ビットラインＢ４）、ソース４（ビットラインＢ３）間に電流は流れない。
【００４５】
非選択セルＣ２１、Ｃ２２、Ｃ２４については、ビットラインＢ１、Ｂ２、Ｂ５がオープン状態になっているので、誤って電流が流れることはない。他の非選択セルＣ１１〜Ｃ１３、Ｃ３１〜Ｃ３３については、ワードラインＷ１，Ｗ３にはセンス電圧が印加されていないので、チャネル領域１６はオフ状態である。したがって、誤って電流が流れることはない。このようにして、選択セルの情報のみ読み出すことができる。
【００４６】
以上のように、フラッシュメモリ１においては、各メモリセルのドレイン３がソース４より不純物濃度が高い高濃度領域を有しており、その高濃度領域は、フローティングゲート１２下部の半導体基板領域まで及ぶように形成されている。したがって、ソース４側のフローティングゲート１２とソース４間には、最大空乏層幅が厚い空乏層が形成される。一方、ドレイン３側のフローティングゲート１２とドレイン３間には最大空乏層幅が薄い空乏層が形成される。厚い空乏層は、書き込み時に、フローティングゲート１２とソース４間の電界を弱め、ドレイン３からのみ電子を引抜くことができる。
【００４７】
これにより、Ｆ−Ｎトンネリングによって情報の書き込みをすることができる仮想グランドアレイ構造のフラッシュメモリを提供することができる。すなわち、コンタクトが不要でセル面積の縮小化を図りつつ、消費電力が小さく、かつ信頼性を向上させた半導体記憶装置を提供することができる。
【００４８】
［フラッシュメモリ１の製造方法］
つぎに、図５〜図７を用いて、フラッシュメモリ１の製造方法を説明する。半導体基板のｐ型シリコンウエル２の表面に熱酸化膜８０（ｐａｄ  ｏｘｉｄｅ）を形成し、その上に、化学気相成長（ＣＶＤ）法を用いてシリコン窒化膜を形成した後、フォトレジストを用いて選択的にエッチングして、シリコン窒化膜８２ａ〜８２ｄを形成する。この状態を図５Ａに示す。
【００４９】
つぎに、図５Ｂに示すように、シリコン窒化膜８２ａ〜８２ｄで覆われていない半導体基板表面の１部をレジスト８４ａ〜８４ｄで覆う。この状態で、半導体基板全面にヒ素（Ａｓ）をイオン注入する。これにより、シリコン窒化膜８２ａ〜８２ｄおよびレジスト８４ａ〜８４ｄで覆われていない半導体基板領域１０１に、ヒ素イオンが注入される。
【００５０】
つぎに、レジスト８４ａ〜８４ｄを取り除いた後、図５Ｃに示すように、先程ヒ素イオンを注入した領域１０１以外の部分をレジスト８６ａ〜８６ｄで覆う。この状態で、半導体基板全面に燐（Ｐ）をイオン注入する。これにより、シリコン窒化膜８２ａ〜８２ｄおよびレジスト８４ａ〜８４ｄで覆われていない半導体基板領域１０２に、燐イオンが注入される。
【００５１】
つぎに、半導体基板を熱処理した後、シリコン窒化膜８２ａ〜８２ｄおよび熱酸化膜８０（ｐａｄ  ｏｘｉｄｅ）を除去する。この熱処理により、シリコン窒化膜８２ａ〜８２ｄで覆われていなかった部分だけ酸化が進み、図６Ａに示すように素子分離領域５が形成される。同時に、この熱処理により、素子分離領域５の下部のｐ型シリコンウエル２内に、ｎ+型ドレイン３及びｎ-型ソース４が形成される。
【００５２】
なお、図６Ｂは平面図であり、図６Ａは、図６ＢのＣ−Ｃ断面である。また、図において、幅αは素子分離領域５の幅、幅βはドレイン３の幅、幅γはソース４の幅を示す。
【００５３】
なお、本実施例においては、不純物濃度が高い高濃度領域（ｎ+層）を形成する不純物としてヒ素（Ａｓ）を採用し、不純物濃度がそれほど高くない領域（ｎ-層）を形成する不純物として燐（Ｐ）を採用している。このような構成とすることにより、ヒ素の方が燐より拡散係数が低い為、高濃度領域（ｎ+層）として形成したい部分が、拡散することにより不純物濃度が低くなってしまうことを防止できる。
【００５４】
なお、不純物濃度がそれほど高くない領域（ｎ-層）を形成する不純物として、燐ではなくヒ素を採用してもよい。この場合は、高濃度領域（ｎ+層）として形成したい部分が、拡散することにより不純物濃度が低くなってしまうことを防止する為、ドーズ量等を調整すればよい。
【００５５】
つぎに、基板表面に薄膜のトンネル酸化膜８を希釈酸化により形成する。その上に、ＣＶＤ法を用いてポリシリコン層を形成し、フォトレジストを用いたエッチングを行ない、図７Ａに示すようにフローティングゲート１２を形成する。
【００５６】
つぎに、基板全面に順にシリコン酸化膜、シリコン窒化膜、シリコン酸化膜から構成される層間絶縁膜１３を形成する。本実施例においては、最下層のシリコン酸化膜は希釈酸化により形成し、シリコン窒化膜は減圧ＣＶＤ法により形成し、最上層のシリコン酸化膜はウエット酸化により形成した。
【００５７】
つぎに、ＣＶＤ法を用いて、層間絶縁膜１３上にポリシリコン層を形成し、フォトレジストを用いたエッチングを行ない、図７Ｂに示すように、層間絶縁膜１３およびコントロールゲート電極１４を形成する。その際、素子分離領域上のフローティングゲート１２を取り除く。これにより、フローティングゲート１２の幅がコントロールゲート電極１４と同じ幅に形成される。
【００５８】
その状態から、ｎ型不純物をイオン注入することにより図２Ａ，Ｂに示すように、同一列に配置されたセルが、各セルごとに分離される。
【００５９】
このように、本実施例においては、素子分離領域５の下部にビットラインを形成している。
【００６０】
［他の実施例（フラッシュメモリ８０）］
図８に、他の実施例であるフラッシュメモリ８０を示す。フラッシュメモリ８０においては、不揮発性メモリ８１が仮想グランドアレイ構造に配置されている。
【００６１】
不揮発性メモリ８１の構造は、ｎ-領域がｎ+領域を覆うように形成されており、ドレイン３の一部は、ｎ-領域である点を除き、不揮発性メモリ７０の構造と同じである。
【００６２】
すなわち、不揮発性メモリ８１においても、ドレイン３はソース４より不純物濃度が高い高濃度領域を有しており、その高濃度領域は、フローティングゲート１２下部の半導体基板領域まで及ぶように形成されている。
【００６３】
フラッシュメモリ８０においては、ドレイン３の一部にｎ-領域を有している。したがって、ドレイン３側を高耐圧構造とすることができる。これにより、バンド間トンネリングによるリーク電流を減らすことができる。
【００６４】
フラッシュメモリ８０の使用方法についても、フラッシュメモリ１と同様である。
【００６５】
フラッシュメモリ８０の製造方法については、ｎ-領域がｎ+領域を覆うように形成する点が異なるだけで他は同じである。ｎ-領域がｎ+領域を覆うように形成するには、レジスト８４ａ〜８４ｄおよびレジスト８６ａ〜８６ｄを形成するマスクパターンを、所望のｎ-領域およびｎ+領域となるように変更すればよい。
【００６６】
［他の実施例（フラッシュメモリ９１）］
図９Ａ，Ｂに、他の実施例であるフラッシュメモリ９１を示す。フラッシュメモリ９１においては、不揮発性メモリ１７０が仮想グランドアレイ構造に配置されている。
【００６７】
不揮発性メモリ８１の構造は、素子分離領域５の下部にｎ-領域およびｎ+領域が形成されていない点が、不揮発性メモリ７０と異なる。他の部分は不揮発性メモリ７０とほぼ同じであるので、説明は省略する。
【００６８】
フラッシュメモリ９１の使用方法についても、フラッシュメモリ１と同様である。
【００６９】
つぎに、図１０〜図１３を用いて、フラッシュメモリ９１の製造方法を説明する。まず、図１０Ａ（平面図）に示すように、ＬＯＣＯＳ法によりフィールド酸化層１２３を形成し、素子分離を行う。図１０Ｂは、図１０ＡのＹ−Ｙ断面であり、素子分離領域の断面図である。素子分離領域は、フィールド酸化層１２３が基板表面から突出するように形成されている。一方、図１０Ｃは、図１０ＡのＸ−Ｘ断面であり素子形成領域の断面図である。
【００７０】
つぎに、全面に、薄膜のトンネル酸化膜８を希釈酸化により形成し、その上に、ＣＶＤ法を用いてポリシリコン層を形成し、フォトレジストを用いたエッチングを行ない、図１１Ａ，Ｂに示すようにフローティングゲート１２を形成する。なお、図１１Ｂは、図１１ＡのＸ−Ｘ断面であり素子形成領域の断面図である。
つぎに、図１２Ａに示すように、基板全面に順にシリコン酸化膜、シリコン窒化膜、シリコン酸化膜から構成される層間絶縁膜１３を形成する。本実施例においては、最下層のシリコン酸化膜は希釈酸化により形成し、シリコン窒化膜は減圧ＣＶＤ法により形成し、最上層のシリコン酸化膜はウエット酸化により形成した。
【００７１】
この状態から、図５Ｂ，Ｃと同様にして、レジストを用いて選択的に不純物をイオン注入した後、熱処理を行なうことにより、図１２Ｂに示すように、ｐ型シリコンウエル２内に、ｎ+型ドレイン３及びｎ-型ソース４を形成する。
【００７２】
つぎに、ＣＶＤ法を用いて、層間絶縁膜１３上にポリシリコン層を形成した後、フォトレジストを用いたエッチングを行ない、図９Ａ，Ｂに示すように、各ワードライン（コントロール電極１４）を形成する。同時に、素子分離領域上のフローティングゲート１２を取り除き、メモリセルごとにフローティングゲートが形成される。
【００７３】
フラッシュメモリ９１においては、一旦素子分離を行なった後、ソース４およびドレイン３を形成しているので、素子分離の際の高温処理にともなって発生するソース４及びドレイン３の横方向の拡散を確実に防止できる。
【００７４】
なお、フラッシュメモリ９１においては、フラッシュメモリ８０のように、ｎ-領域がｎ+領域を覆うように形成してもよい。
【００７５】
［他の応用例］
なお、上記各実施例においては、層間絶縁膜１３をシリコン酸化膜、シリコン窒化膜、シリコン酸化膜の三層膜（ＯＮＯ膜）で形成したが、絶縁膜であればどのようなものであってもよく、例えば、シリコン酸化膜等で形成してもよい。
【００７６】
また、上記各実施例においては、ｎ+層を形成する不純物をイオン注入した後、ｎ-層を形成する不純物をイオン注入するようにしている。しかし、ｎ-層を形成する不純物をイオン注入した後、ｎ+層を形成する不純物をイオン注入するようにしてもよい。
【００７７】
【発明の効果】
本発明にかかる半導体記憶装置により、単一メモリセルを仮想グランドアレイ構造にマトリックス配置し、かつＦ−Ｎトンネリングで情報の書き込みを行なえる。したがって、消費電力が小さく、かつ信頼性を向上させた半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】フラッシュメモリ１の構造を示す要部断面図である。
【図２】フラッシュメモリ１の構造を示す平面図および一部断面図である。
【図３】フラッシュメモリ１の等価回路８１および動作の際に印加する電圧の一例を示す図である。
【図４】フラッシュメモリ１の製造工程を示す図である。
【図５】フラッシュメモリ１の構造を示す平面図である。
【図６】フラッシュメモリ１の構造を示す平面図である。
【図７】フラッシュメモリ１の製造工程を示す図である。
【図８】他の実施例であるフラッシュメモリ８０の構造を示す要部断面図である。
【図９】他の実施例であるフラッシュメモリ９１の構造を示す図である。
【図１０】フラッシュメモリ９１の製造工程を示す図である。
【図１１】フラッシュメモリ９１の製造工程を示す図である。
【図１２】フラッシュメモリ９１の製造工程を示す図である。
【図１３】従来の仮想グランドアレイ構造のフラッシュメモリを示す図である。Ａは要部断面図であり、Ｂは等価回路６１を示す図である。
【符号の説明】
３・・・ドレイン
４・・・ソース
８・・・トンネル酸化膜
１２・・・フローティングゲート
１３・・・層間絶縁膜
１４・・・コントロールゲート電極
１６・・・チャネル領域
Ｂ１〜Ｂ４・・・ビットライン
Ｗ１〜Ｗ３・・・ワードライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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