(57)【特許請求の範囲】
【請求項１】
発光素子と、
前記発光素子を駆動する定電流源回路と、
データ信号に基づき前記発光素子の駆動電流をスイッチする差動対と、
制御信号により前記データ信号を前記差動対の遮断域にクランプする節電制御回路とを備え、
前記節電制御回路は、前記制御信号の変化の立ち上がり及び立ち下がりをなまらせるローパスフィルタ回路を有し、前記ローパスフィルタ回路より出力された信号により前記データ信号をクランプすることを特徴とする光装置。
【請求項２】
前記ローパスフィルタ回路は、容量と、前記制御信号の一方のレベルに従い前記容量から第１の電流を取り出す第１の定電流源回路と、前記制御信号の他方のレベルに従い前記容量に第２の電流を供給する第２の定電流源回路とを備えることを特徴とする請求項１記載の光装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は光装置に関し、更に詳しくは、発光素子（レーザダイオードＬＤ等）を駆動する光装置に関する。
近年、光通信の普及に伴い、この種の光装置は光加入者用電気一光信号変換装置として多用されている。特に、光加入者用ＬＤ駆動装置では、その低コスト化、低消費電力化を目的としてＣＭＯＳ集積回路化が進められており、この目的の高度な実現が望まれる。
【０００２】
【従来の技術】
図２６は従来のＬＤ駆動装置の概略構成を示す図である。
このＬＤ駆動装置は、ＬＤ駆動の主制御を行うＬＤ駆動ＬＳＩ２００と、ＬＤ対応の負荷抵抗ＲＬと、レーザダイオードＬＤと、ＬＤのバック光をモニタするフォトダイオードＰＤと、ＬＤ電流制御信号ＶPCNTを保持する外付けの容量Ｃ１及び抵抗Ｒ１とを含む。
【０００３】
ＬＤ駆動ＬＳＩ２００は、データ信号の処理を行う主信号部５０と、ＬＤの光出力一定制御等を行うＡＰＣ部６０を備える。
主信号部５０において、５１は入力のデータ信号を終端（インタフェース）する入力インタフェース回路、５２は入力のデータ信号をリタイミング（パルス幅整形）するフリップフロップ回路（ＦＦ）、５４はデータ信号，クロック信号を抽出する信号検出回路、５５は時分割多重（ＴＣＭ）通信等におけるデータ非送信時のＬＤ駆動回路を消勢（ＬＤ電流を遮断）して節電を図る節電制御回路、５６はＬＤ発光遅延による光パルス幅の減少を補償する（太らせる）ためのパルス幅補償回路、５７はデータ信号の電圧圧縮／レベルフトを行い、ＬＤ駆動回路に整合させるＬＤ駆動前段回路、５８はＬＤを駆動するＬＤ駆動回路である。
【０００４】
ＡＰＣ部６０において、６１はデータ信号に基づき所定の基準信号を生成する基準信号生成回路、６２はＰＤの光電流を電圧信号に変換するＩ／Ｖ変換回路、６３はＬＤの光出力一定制御等を行う自動光出力制御（ＡＰＣ）回路、６６はＬＤの光出力レベルが所定以下となった状態を検出してアラーム信号ＳＡＬＭを生成する光出力アラーム回路、６７はＬＤや駆動回路を過電流による損傷から保護するためにＬＤ駆動電流の上限を定める電流制限回路である。
【０００５】
しかしながら、上記従来のＬＤ駆動装置及びこれを構成する各回路には改良すべき幾つかの問題点が存在する。以下、詳細に説明する。
図２７は従来の入力インタフェース回路を説明する図である。
ところで、この種のＬＤ駆動ＬＳＩが外部より受けるデータ信号には様々なタイプ｛平衡型（差動型），不平衡型（単一信号）等｝や終端特性が存在する。従来は、入力信号のタイプや終端特性に応じて夫々に専用の入力インタフェース回路を構成していた。以下、具体的に説明する。
【０００６】
図２７（Ａ）は入力信号が単一信号（正論理入力）の場合を示している。
この場合は、各１つの入力端子，閾値電圧発生回路，比較回路ＣＭＰを備え、該ＣＭＰの＋入力端子に入力信号ＩＮ１を入力し、その−入力端子には閾値電圧発生回路で生成した閾値電圧（しきい値電圧）Ｖthを入力する。出力信号ＯＵＴは、ＩＮ１＞Ｖthの時は論理１（ＨＩＧＨ）レベル、ＩＮ１≦Ｖthの時は論理０（ＬＯＷ）レベルとなる。
【０００７】
図２７（Ｂ）は入力信号が単一信号（負論理入力）の場合を示している。
この場合は、各１つの入力端子，閾値電圧発生回路，比較回路ＣＭＰを備え、該ＣＭＰの＋入力端子に閾値電圧Ｖthを入力し、その−入力端子には入力信号ＩＮ２を入力する。出力信号ＯＵＴは、ＩＮ２≦Ｖthの時は論理１レベル、ＩＮ２＞Ｖthの時は論理０レベルとなる。
【０００８】
図２７（Ｃ）は入力信号が平衡型（差動入力）の場合を示している。
この場合は、２つの入力端子と、１つの比較回路ＣＭＰを備え、該ＣＭＰの＋入力端子には平衡型の入力信号ＩＮ１を入力し、その−入力端子には平衡型の入力信号ＩＮ２を入力する。出力信号ＯＵＴは、ＩＮ１＞ＩＮ２の時は論理１レベル、ＩＮ１≦ＩＮ２の時は論理０レベルとなる。
【０００９】
更に、入力信号の種類（ＴＴＬ，ＣＭＬ等）に応じた入力の終端特性を備えていた。例えば、線路を５１Ωで終端する要求がある場合は、線路を５１Ωで終端していた。
しかし、上記の如く各場合に対応して専用の入力インタフェース回路を設ける構成であると、信号形態や終端条件が異なる他の種類の入力信号に対しては同じ入力インタフェース回路を使用できない。従来は、外部に部品を追加する等して対処しているが、このことはスペースファクタの悪化や、消費電力、コストの増加を招く。まして、このような専用の入力インタフェース回路をＬＳＩに内蔵する場合は、入力信号に応じたＬＳＩを製造する必要があり、この問題の改善が望まれる。
【００１０】
図２８は従来のパルス幅補償回路を説明する図である。
従来は、ＬＤ駆動回路ＤＲＶの前段に比較回路ＣＭＰを使用したパルス幅補償回路を設け、入力信号のパルス幅を太らせて（補償して）いた。以下、具体的に説明する。
図２８（Ａ）はパルス幅補償回路の回路図、図２８（Ｂ）はその動作タイミングチャーチトである。図において、フルップフロップＦＦは、入力のデータ信号ＤＡＴＡをクロック信号ＣＬＫによりリタイミングし、クロック周期を単位とする所定パルス幅のデータ信号ｖi を出力する。比較回路ＣＭＰの−入力端子には閾値電圧Ｖthが入力しており、この閾値電圧Ｖthはデータ信号ｖi の振幅の１／２よりもやや低めに設定されている。ＣＭＰの出力信号ｖo は、ｖi ＞Ｖthの時は論理１レベル、ｖi ≦Ｖthの時は論理０レベルとなる。従って、出力信号ｖo のパルス幅は、Ｖthがｖi ／２の場合よりも太り、発光パルス幅の減少が改善される。
【００１１】
しかし、上記の如くパルス幅補償回路に通常の比較回路ＣＭＰを用いると、消費電流の増大や、ＣＭＰが高速動作出来ないことによるジッタ発生等の問題が生じる。従って、このようなパルス幅補償回路の改善が望まれる。
図２９は従来の電流制限機能付ＬＤ駆動回路を説明する図である。
従来は、ＬＤ駆動電流Ｉ２の１／ｎに相当する電流Ｉ１を疑似カレントミラーにより抽出し、これを所定電流ＩCONST と比較することにより、ＬＤに過大な電流が流れるのを防止していた。以下、具体的に説明する。
【００１２】
ＬＤ駆動回路において、NMOSFET Ｔ１１，Ｔ１２は電流スイッチ回路を構成しており、各ゲートに平衡型の入力信号ＤＡＴＡ，ＸＤＡＴＡが入力する。ＤＡＴＡ＝０，ＸＤＡＴＡ＝１の時はＬＤに駆動電流ＩLDは流れず、ＬＤは消灯する。逆にＤＡＴＡ＝１，ＸＤＡＴＡ＝０の時はＬＤに駆動電流ＩLDが流れ、ＬＤは発光する。このＬＤ駆動電流Ｉ２（＝ＩLD）は、定電流源回路をなすNMOSFET Ｔ１３より供給され、その大きさはＬＤ電流制御信号ＶPCNT（即ち、NMOSFET Ｔ１３のｖGS）により決定される。ＶPCNTが高ければＩ２は大きく、ＶPCNTが低ければＩ２は小さい。
【００１３】
ＡＰＣ出力段回路において、比較回路ＣＭＰはＬＤのモニタ信号ＶMON と所定の基準信号ＶREF とを比較している。電源投入時は、外付けの容量Ｃ１が放電しており、ＶPCNT≒ＧＮＤと低いので、ＬＤの光出力は小さい。よって、ＶMON ≦ＶREF となり、ＣＭＰの出力はＬＯＷレベルとなる。これによりPMOSFET Ｔ１にＡＰＣ充電電流ＩAPC が流れ、容量Ｃ１が充電され、ＶPCNTが上昇し、ＬＤの光出力は上昇する。やがて、ＶMON ＞ＶREF になると、ＣＭＰの出力はＨＩＧＨレベルとなり、PMOSFET Ｔ１はＯＦＦされ、ＶPCNTはそれ以上には上がらない。容量Ｃ１（≒１００００ｐＦ）及び抵抗Ｒ１（≒１０ＭΩ）はこのようなＡＰＣループの時定数（ゲイン）を決めており、こうして、ＬＤの光出力一定制御が行われる。
【００１４】
電流制限回路において、NMOSFET Ｔ３とＬＤ駆動回路のNMOSFET Ｔ１３とは電気的特性が揃っており、かつそのチャネル長Ｌは同一、チャネル幅はＷ1 ，Ｗ2 （Ｗ1 ／Ｗ2 ＝１／１００程度）に選ばれている。また、NMOSFET Ｔ３，Ｔ１３には同じＶPCNTが加えられており、これらを流れる電流Ｉ１，Ｉ２にはＶGSが同一により疑似カレントミラー（但し、ＶS1＝ＶS2とは限らないので疑似カレントミラーと呼ぶ）の関係がある。例えばＩ２＝１００ｍＡ（通常）とすると、Ｉ１＝１ｍＡとなる。またＩ２＝１５０ｍＡ（上限）とすると、Ｉ１＝１．５ｍＡとなる。
【００１５】
一方、定電流源ＣＣＳはNMOSFET Ｔ３のドレインに定電流ＩCONST を供給している。かかる構成では、モニタ電流Ｉ１と定電流ＩCONST との電流比較が行われ、比較結果として得られる電流制限信号ＶLIMIT は、Ｉ１＜ＩCONST の場合はＨＩＧＨレベルに、またＩ１＞ＩCONST の場合はＬＯＷレベルとなる。これにより、Ｉ１＜ＩCONST の場合、即ち、Ｉ２＜１５０ｍＡの場合は、PMOSFET Ｔ２はＯＦＦし、これにより次段のPMOSFET Ｔ１はＶPCNTのＡＰＣ制御を行える。逆にＩ１≧ＩCONST の場合、即ち、Ｉ２≧１５０ｍＡの場合は、PMOSFET Ｔ２はＯＮし、次段のPMOSFET Ｔ１は強制的にＯＦＦされる。従って、ＬＤに過大な電流が流れるのを防止できる。
【００１６】
しかし、一般にＬＤの駆動電流Ｉ２は使用した光素子（ＬＤ／ＰＤ）の特性バラツキ等により大きく変動する。またそのカレントミラー電流Ｉ１も、電力節約の観点から極力小さな値にしているため、NMOSFET Ｔ３のドレイン電圧ＶS1と、NMOSFET Ｔ１３のドレイン電圧ＶS2  との間にはバラツキが生じる。その結果、NMOSFET Ｔ３，Ｔ１３間のカレントミラーに誤差が生じ、電源変動や温度変動下におけるＶLIMIT のバラツキが大きくなってしまうという問題があった。しかも、最近では経済化を目的としてＬＳＩの低電圧化を行うが、上記従来方式によると、ＶS1，ＶS2間のバラツキが電源電圧に対して相対的に大きくなり、このままではＬＳＩの低電圧化に対応できないと言う問題点もあった。
【００１７】
図３０は従来のＬＤ駆動回路の駆動方式を説明する図である。
入力のデータ信号ＤＡＴＡは、外部の様々な条件によりそのパルス幅が変動する。従来は、前段のＦＦで入力のデータ信号ＤＡＴＡをリタイミングし、パルス幅の変動を無くしていた。ところで、この種のＬＳＩの試験にはＬＤ駆動回路ＤＲＶの直流動作試験が含まれる。この直流動作試験では、ＤＲＶの入力に任意の直流レベル（１／０等）を加えてＤＲＶやＬＤの直流動作の試験を行いたい。
【００１８】
しかし、従来は、ＤＲＶの入力レベルを変化させるために、データ信号ＤＡＴＡとクロック信号ＣＬＫを入力する必要があった。このため、直流動作の試験時でもクロック発生装置（治具を含む）が必要となる。しかも、クロック信号ＣＬＫを入力して測定を開始するために、試験時間の増大を招き、結果としＬＳＩの低コスト化を妨げていた。
【００１９】
図３１は従来の節電制御回路を説明する図で、図３１（Ａ）はその回路図、図３１（Ｂ）は動作タイミングチャートである。
従来は、データ信号ＶD ，ＶXDの各ラインとグランドＧＮＤとの間に夫々NMOSFET Ｔ１，Ｔ２を設けると共に、データ送信時には節電信号ＳＡＶＥ＝０、またデータ非送信時にはＳＡＶＥ＝１とすることで、データ送信時以外はＬＤ駆動回路に電流が流れない様にしていた。
【００２０】
しかし、ＬＤ駆動用のNMOSFET Ｔ１１，Ｔ１２は大電流をスイッチするために、そのゲート幅Ｗ、即ち、ゲート容量ＣG が大きい。このためNMOSFET Ｔ１１，Ｔ１２の各ゲートに速い信号を加えると、ゲート容量ＣG を介してＬＤにハザード電流が流れてしまう。このことは消光比の劣化、並びに他の通信ノードにおける受信データへの悪影響を生じることとなり問題となってきた。
【００２１】
図３２，図３３は従来のボトム検出回路を説明する図（１），（２）である。
電気通信や光通信システムへの搭載を目的としたこの種のＬＳＩにおいては、入力信号の振幅（例えばボトム値）を瞬時に検出し、これを所定時間保持するボトム検出回路は、送信部、受信部の双方で用いられる。
図３２は従来のボトム検出回路の回路図で、図３２（Ａ）は負論理入力の場合、図３２（Ｂ）は正論理入力の場合を示している。
【００２２】
図３２（Ａ）において、入力信号ＩＮ＝ＨＩ（＞出力信号ＯＵＴ）の時は、差動ＡＭＰの出力＝ＬＯになり、これによりNMOSFET Ｔ１はＯＦＦし、容量Ｃは比較的大きな抵抗Ｒ１を介してＯＵＴ＝ＩＮとなるまで低速で充電（初期化）される。次に、入力信号ＩＮ＝ＬＯ（＜出力信号ＯＵＴ）になると、差動ＡＭＰの出力＝ＨＩになり、これによりNMOSFET Ｔ１はＯＮし、容量ＣはNMOSFET Ｔ１を介してＯＵＴ＝ＩＮとなるまで急速に放電（ボトム検出）される。
【００２３】
図３３（Ａ）にこの場合の動作チミングチャートを示す。
ボトムレベルの検出時間ｔは、容量Ｃに比例し、NMOSFET Ｔ１の放電電流Ｉ１に反比例するので、検出時間ｔを小さくし、ボトム値の高速検出動作を行うには、容量Ｃを小さくすることと、放電電流Ｉ１を大きくすることが考えられる。
しかし、容量Ｃを小さくすると、抵抗Ｒ１による充電時間も小さくなり、ボトム検出値の保持が困難となる。また放電電流Ｉを大きくすると、図３３（Ｂ）に示す如く、ボトム値を検出する際の行き過ぎ（オーバシュート）が発生してしまう。このように、従来は、容量Ｃと放電電流Ｉ１とにトレードオフの関係があり、高速のボトム検出と、維持を両立させるのは困難であった。図３２（Ｂ）のボトム回路についても同様である。
【００２４】
図３４，図３５は従来のＡＰＣ出力段回路を説明する図（１），（２）で、図３４（Ａ）は一例の光加入者伝送方式のシステム構成を示している。
局側装置ＯＳＵと複数の加入者装置ＯＮＵ＃１〜＃ｎとの間は光スターカプラにより分岐接続されている。ここで、送信時（特に加入者側から局側）に伝送される信号は定期的に発生するバースト信号であり、最初（電源投入時等）の１バースト目を除けば、２バースト目からはその先頭より所定パワーの光出力を要求されるため、このバースト間（データ非送信区間）において、前回形成されたＬＤ電流制御信号ＶPCNTを保持する必要がある。但し、ＡＰＣ回路はＶPCNTの高速動作（１バースト目以内に立ち上げ）が必要なため、容量Ｃ１をあまり大きく出来ない。またバースト周期は長い（最大１ｍｓｅｃ）ため、抵抗Ｒ１を大きくする必要がある、等の制約がある。
【００２５】
図３４（Ｂ）は従来のＡＰＣ出力段回路に含まれるバースト間保持機能を示している。従来は、外付けの容量Ｃ１（≒１００００ｐＦ）と外付けの抵抗Ｒ１（≒１０ＭΩ）とにより決まる時定数τ＝Ｃ１×Ｒ１を利用してＶPCNTのバースト間保持を行っていた。しかし、値の大きな外付け抵抗は、仮に樹脂等で保護しても、温度，湿度等の影響で抵抗値が変動し、その変動量にも保証がないため、モジュールとしての信頼度低下という問題があった。
【００２６】
また、従来は、容量Ｃ１が対アースＧＮＤ間に接続されているため、ＶPCNTの初期電圧はアース電位にあり、１バースト目のＡＰＣの立ち上げが遅くなるという問題があった。
図３５に１バースト目のＡＰＣの立ち上げの動作タイミングチャートを示す。図において、電源投入後、送信データが発生すると、ＡＰＣ機能が付勢され、ＶPCNTはアース電位から、この区間に流れるＡＰＣ充電電流ＩAPC により逐次充電され、所望の光出力の電位になるまで上昇する。この場合に、ＬＤは、しきい値電流を越えてから発光するため、１バースト目の発光は図示の如く大幅に遅れてしまう。
【００２７】
図３６は従来の光出力断アラーム回路を説明する図で、図３６（Ａ）はその回路図、図３６（Ａ）はその動作タイミングチャートである。
モニタＰＤの光電流信号はＩ／Ｖ変換回路ＩＶＭＯＮにより対応するモニタ電圧信号に変換される。このモニタ電圧信号をピーク検出して信号ＭＯＮＨを生成し、またモニタ電圧信号をボトム検出して信号ＭＯＮＬを生成する。
【００２８】
一方、基準信号（基準データ信号）ＲＥＦＤＡＴはＩＶＲＥＦ回路に入力し、ここで、そのＬＯＷレベルはＭＯＮＬより低電位で、かつそのＨＩＧＨレベルは信号ＭＯＮＨと同電位となるようなＲＥＦ電圧信号に変換される。このＲＥＦ側電圧信号をピーク検出して信号ＲＥＦＨを生成する。そして、ＭＯＮＬとＲＥＦＨを抵抗分割し、光出力断アラーム検出のための閾値電圧Ｖthを形成する。比較回路ＣＭＰは、ＭＯＮＨ＜Ｖthの場合はアラーム信号ＳＡＬＭを出力する。
【００２９】
しかし、図示の如く回路構成が複雑であると、各回路（ＩＶＭ０Ｎ，ＩＶＲＥＦ，ピーク検出，ボトム検出，コンバレータ）のオフセット等が合成され、その影響でＭＯＮＨとＶthの関係が所望の設定値からずれてしまう。また、例えばＬＤ劣化が進み、ＭＯＮＨがＶth付近にあるような場合には、ＭＯＮＨの雑音成分の影響でアラーム信号ＳＡＬＭがバタつく現象もあった。更には、モニタ電圧信号に雑音が載るため、後段で誤ったピーク値、ボトム値を検出してしまう不都合もあった。これらにより、光出力断アラーム不良のＬＤ駆動装置が多数発生していた。
【００３０】
【発明が解決しようとする課題】
上記のように従来の発光素子駆動装置では、改良すべき問題点が多数存在していた。
本発明の目的は、一層の低コスト化、低消費電力化が図れると共に、動作信頼性の高い光装置を提供することにある。
【００３１】
【課題を解決するための手段】
上記の課題は例えば図１，図１０の構成により解決される。即ち、本発明（１）の光装置は、発光素子と、前記発光素子を駆動する定電流源回路と、データ信号に基づき前記発光素子の駆動電流をスイッチする差動対Ｔ１１，Ｔ１２と、制御信号ＳＡＶＥにより前記データ信号ＶＤ ，ＶＸＤを前記差動対の遮断域にクランプする節電制御回路とを備え、前記節電制御回路は、前記制御信号の変化の立ち上がり及び立ち下がりをなまらせるローパスフィルタ回路を有し、前記ローパスフィルタ回路より出力された信号により前記データ信号をクランプするものである。
従って、例えばＬＤ駆動素子Ｔ１２のゲート容量ＣＧ を介して発光素子ＬＤにハザード電流が流れるのを有効に防止できる。
好ましくは、本発明（２）においては、上記本発明（１）において、例えば図１１に示す如く、ローパスフィルタ回路は、容量Ｃと、制御信号ＳＡＶＥの一方のレベルに従い前記容量から第１の電流Ｉ１を取り出す第１の定電流源回路Ｔ３と、制御信号ＳＡＶＥの他方のレベルに従い前記容量に第２の電流Ｉ２を供給する第２の定電流源回路Ｔ４とを備える。従って、容量Ｃ、即ち、クランプ信号の立ち上がり、立ち下がりの速度を夫々最適に設定できる。
また好ましくは、上記本発明（２）において、第１，第２の定電流源回路は、抵抗素子を備えない。従って、抵抗のバラツキに影響されない、正確な制御が行える。
【００３２】
好ましくは、この光装置は、例えば図２（Ａ）に示す如く、データ信号を入力する入力インタフェース回路を備え、該入力インタフェース回路は、複数の入力端子ａ，ｂと、各入力端子に接続したインピーダンスの高い閾値電圧発生回路Ａ，Ｂと、各入力端子のデータ信号を比較する比較回路ＣＭＰとを備えるものである。
入力信号が単一信号の場合は、一方の入力端子ａ／ｂに単一信号を入力し、かつ他方の入力端子ｂ／ａは無接続にして内部の閾値電圧Ｖth2／Ｖth1を入力信号の判別に利用する。また、入力信号が差動信号の場合は、２つの入力端子ａ，ｂに差動信号を入力する。従って、汎用のインタフェース回路を備えるＬＳＩを提供でき、装置のコストダウンにつながる。
【００３３】
好ましくは、この閾値電圧発生回路は、抵抗素子の分圧回路よりなる。
また好ましくは、この閾値電圧発生回路は、ＦＥＴを自己バイアスした分圧回路よりなる。
また好ましくは、この閾値電圧発生回路は、バイポーラトランジスタを自己バイアスした分圧回路よりなるものである。
【００３４】
また、この光装置は、例えば図１，図５（Ａ）に示す如く、データ信号のパルス幅を整形するパルス幅補償回路を備え、該パルス幅補償回路は、相互コンダクタンスの異なるＦＥＴを相補接続したインバータ回路よりなるものである。
【００３５】
相補接続したＦＥＴの相互コンダクタンスｇm が異なれば、出力信号ｖo の反転の閾値Ｖthは入力信号の振幅ｖi の１／２よりも高い／低い側にシフトする。従って、これを利用して出力信号ｖo のパルス幅を太らせることが可能となる。しかも、この種のインバータ回路は安価に構成でき、かつ高速に動作し、消費電力が小さい。
【００３６】
また、この光装置は、例えば図１，図６（Ａ）に示す如く、データ信号のパルス幅を整形するパルス幅補償回路を備え、該パルス幅補償回路は、相互コンダクタンスの異なるＦＥＴの一方を抵抗負荷となし、他方を反転増幅回路とするインバータ回路よりなるものである。
【００３７】
抵抗負荷ＦＥＴと反転増幅回路ＦＥＴの相互コンダクタンスｇm が異なれば、反転出力信号ｖo のトランジションを速めることで出力信号ｖo のパルス幅を太らせることが可能となる。しかも、この種のインバータ回路は安価に構成でき、かつ高速に動作し、消費電力が小さい。
また、この光装置は、データ信号のパルス幅を整形するパルス幅補償回路を備え、該パルス幅補償回路は、電流増幅率の異なるバイポーラトランジスタを相補接続したインバータ回路よりなるものである。従って、上記と同様の作用、効果が得られる。
【００３８】
また、この光装置は、データ信号のパルス幅を整形するパルス幅補償回路を備え、該パルス幅補償回路は、電流増幅率の異なるバイポーラトランジスタの一方を抵抗負荷となし、他方を反転増幅回路とするインバータ回路よりなるものである。従って、上記と同様の作用、効果が得られる。
【００３９】
また、この光装置は、例えば図１，図８に示す如く、発光素子を駆動する定電流源回路Ｔ１３及び該電流をスイッチする差動対Ｔ１１，Ｔ１２を有する駆動回路と、前記差動対に入力するデータ信号の振幅調整及び又はレベル変換を行う前段回路と、前記駆動回路の発光素子駆動電流Ｉ２をモニタして該駆動電流が所定以上とならない様に前記定電流源回路Ｔ１３に加える駆動信号ＶPCNTに対して制限を加える電流制限回路とを備え、該電流制限回路は、前記前段回路及び駆動回路の少なくとも一方のデータ信号の流れに関連する部分を模写した回路構成（各Ｔｎ´等）を備えると共に、これらに前記前段回路及び駆動回路の必要な各動作電流を所定割合でカレントミラーしてこれらを同一条件下で動作させ、前記駆動回路の発光素子駆動電流Ｉ２をモニタするものである。
【００４０】
これにより、Ｔ１３のカレントミラーとなるＴ１３´のドレイン電圧ＶS1を、電源、温度、ＬＤ電流Ｉ２、ＬＤ電流制御電圧ＶPCNT、ＬＤ駆動回路の入力信号ＶDATA，ＶXDATA 等の如何によらず、Ｔ１３のドレイン電圧ＶS2と同じ状態にたもて、高精度なカレントミラーを行える。従って、ＬＤ電流Ｉ２の上限を正確にモニタ，判定でき、動作信頼性の高い装置を提供できる。
【００４１】
また、この光装置は、入力のデータ信号を所定のクロック信号によりリタイミングするフリップフロップ回路と、外部制御ＭＯＤＥにより入力のデータ信号とフリップフロップ回路の出力信号の何れかを選択出力する選択回路とを備え、該選択回路の出力信号により駆動回路を駆動するように構成したものである。
従って、例えばＬＳＩ装置の直流試験を行うような場合には、入力のデータ信号で駆動回路ＤＲＶを直接に駆動でき、この試験工数の削減により製造コストを低減できる。
【００４５】
また、この光装置は、例えば図１，図１２に示す如く、入力信号ＩＮとその出力信号ＯＵＴ´との比較に基づく容量Ｃの充／放電により該入力信号のピーク値（図はボトム値）を検出・保持するピーク検出回路と、前記入力信号ＩＮと前記ピーク検出回路の出力信号ＯＵＴ´を抵抗Ｒ２を介して得た信号との比較に基づき前記容量Ｃの充／放電を補助する補助電流Ｉ２を生成する補助電流生成回路とを備えるものである。
【００４６】
これにより、容量Ｃの電荷はピーク検出回路の主電流Ｉ１と補助電流生成回路の補助電流Ｉ２とにより瞬時（従来の数十ｎｓｅｃに対して数ｎｓｅｃ程度）に放電される。しかも、検出されたボトム値は比較的値の大きい抵抗Ｒ１により長時間保持される。
好ましくは、補助電流生成回路は、入力信号とピーク検出回路の出力信号を抵抗を介して得た信号との比較を行う差動増幅又は比較回路と、該差動増幅又は比較回路の出力に基づき対応する補助電流をアース又は電源側に流すＦＥＴ素子Ｔ２とを備える。
【００４７】
また好ましくは、例えば図１６（Ａ）に示す如く、補助電流生成回路は、入力信号とピーク検出回路の出力信号を抵抗を介して得た信号との比較を行う差動増幅又は比較回路と、該差動増幅又は比較回路の出力に基づき対応する補助電流を前記差動増幅又は比較回路に流すダイオード素子Ｄ１とを備える。
【００４８】
また好ましくは、例えば図１６（Ｂ）−（ｂ），（ｄ）に示す如く、ダイオード素子は、ゲートと、ドレインと、素子基板とを共通にしたＭＯＳＦＥＴ素子からなる。従って、集積化容易である。
また好ましくは、例えば図１６（Ｂ）−（ｃ），（ｅ）に示す如く、ダイオード素子は、ゲートと、ドレインとを共通にしたＭＯＳＦＥＴ素子からなる。従って、集積化容易である。
【００４９】
また好ましくは、例えば図１７に示す如く、補助電流生成回路は、入力信号とピーク検出回路の出力信号を抵抗を介して得た信号との比較を行う差動増幅又は比較回路と、該差動増幅又は比較回路の出力に基づき対応する補助電流をアース又は電源側に流すバイポーラトランジスタ素子Ｔ２とを備える。
【００５０】
また、この光装置は、例えば図１，図１８（Ａ）に示す如く、発光素子を駆動する定電流源回路Ｔ１３及び該電流をスイッチする差動対Ｔ１１，Ｔ１２を有する駆動回路と、発光素子の光出力をモニタして光出力一定制御のための前記定電流源回路Ｔ１３に加える制御電圧ＶPCNTを容量Ｃ１に生成する制御回路と、前記生成された制御電圧ＶPCNTを次のバースト送信まで保持するバースト間保持回路とを備え、該バースト間保持回路は、データ送／受信の制御信号Ｔ／ＲによりＯＮ／ＯＦＦ駆動されるＦＥＴ素子Ｔ５と、該ＦＥＴ素子に直列に接続された抵抗Ｒ２とを備えるものである。
【００５１】
制御信号Ｔ／Ｒ＝１（バースト送信）の区間は、ＦＥＴ素子Ｔ５がＯＮするので、容量Ｃ１のＶPCNTは、抵抗Ｒ２を含むループゲインの光出力一定制御に従い制御される。一方、制御信号Ｔ／Ｒ＝０（非送信）の区間は、ＦＥＴ素子Ｔ５がＯＦＦするので、今回生成されたＶPCNTは次のバースト送信まで有効に保持される。従って、２バースト目からは、その最初から所定の光パワーでデータ送信できる。また、この場合の抵抗値Ｒ２は比較的小さく（５００ＫΩ程度に）できるので、この抵抗２はＴ５と共にＬＳＩ内部に形成できる。従って、温度や湿度等に影響されない信頼性の高い動作が得られる。
【００５２】
また、この光装置は、例えば図１，図１９（Ａ）に示す如く、発光素子を駆動する定電流源回路Ｔ１３及び該電流をスイッチする差動対を有する駆動回路と、発光素子の光出力をモニタして光出力一定制御のための前記定電流源回路Ｔ１３に加える制御電圧ＶPCNTを容量Ｃ１に生成する制御回路と、所定の初期化電圧ＶＴＨを生成する初期電圧発生回路と、前記容量と初期電圧発生回路との間に介在し、かつ装置の電源投入の際にＯＮ駆動されるスイッチ回路Ｔ７とを備えるものである。
【００５３】
装置の電源投入時にスイッチ回路Ｔ７をＯＮすると、容量ＣＩは所定の初期化電圧ＶＴＨ（例えばＬＤ素子にそのしきい値電流より僅かに少ない電流を供給する電圧）まで速やかに充電される。従って、１バースト目の光パワーを従来よりも早く所定パワーに上げることが可能となる。
好ましくは、例えば図２１（Ａ）に示す如く、容量Ｃ１と並列に接続され、かつデータ送／受信の制御信号Ｔ／ＲによりＯＮ／ＯＦＦ駆動されるＦＥＴ素子Ｔ５と、該ＦＥＴ素子に直列に接続された抵抗Ｒ２とを有するバースト間保持回路を備える。
【００５４】
従って、この構成は上記同様の作用、効果を兼ね備える。
好ましくは、例えば図２３（Ａ）に示す如く、容量Ｃ１と初期電圧発生回路との間に接続され、かつデータ送／受信の制御信号Ｔ／ＲによりＯＮ／ＯＦＦ駆動されるＦＥＴ素子Ｔ５と、該ＦＥＴ素子に直列に接続された抵抗Ｒ２とを有するバースト間保持回路を備える。
【００５５】
この場合の抵抗Ｒ２の一端は、アース側でなく、ＶＴＨ側に接続されるので、抵抗Ｒ２の端子間電圧が小さくなり、抵抗Ｒ２の値を小さくできる。
また、この光装置は、例えば図１，図２５（Ａ）に示す如く、発光素子の光出力が所定以下の状態を検出する光出力アラーム回路を備え、該光出力アラーム回路は、所定の閾値Ｖtnを発生する閾値発生回路と、光出力のモニタ信号を前記閾値Ｖtnのバラツキ又は変動を考慮した振幅の信号に増幅する増幅回路ＩＶＭＯＮと、前記増幅後のモニタ信号のピーク値を検出・保持するピーク検出回路と、前記閾値と前記モニタ信号のピーク値とを比較してアラーム信号を生成する比較回路ＣＭＰとを備えるものである。
【００５６】
単純かつ単一の閾値発生回路を備えることで、複数回路によるオフセット合成の悪影響を有効に排除できる。一方、光出力のモニタ信号を閾値Ｖtnのバラツキ又は変動を考慮した振幅の信号に増幅する。例えば、大きめに増幅する。これにより、増幅されたモニタ信号に対する閾値Ｖtnのバラツキや変動の割合は相対的に小さくなる。従って、簡単な構成で信頼性の高いアラーム検出を行える。
【００５７】
好ましくは、比較回路は、ヒステリシス特性を備える。従って、アラーム検出信号ＳＡＬＭのバタツキを防止できる。
また好ましくは、光出力のモニタ信号をフィルタするためのローパスフィルタ回路を備える。従って、比較対象の光出力モニタ信号に含まれるノイズ成分を有効に抑制でき、信頼性の高いアラーム検出を行える。
【００５８】
【発明の実施の形態】
以下、添付図面に従って本発明に好適なる実施の形態を詳細に説明する。
図１は実施の形態によるＬＤ駆動装置の概略構成を示す図である。
このＬＤ駆動装置は、ＬＤ駆動の主制御を行うＬＤ駆動ＬＳＩ１００と、ＬＤ対応の負荷抵抗ＲＬと、レーザダイオードＬＤと、ＬＤのバック光をモニタするフォトダイオードＰＤと、ＬＤ電流制御信号ＶPCNTを保持する外付けの容量Ｃ１とを含む。
【００５９】
ＬＤ駆動ＬＳＩ１００は、大きく分けて、データ信号の処理を行う主信号部１０と、ＬＤの光出力一定制御等を行うＡＰＣ部２０とを備える。
主信号部１０において、１１は入力のデータ信号を終端（インタフェース）する入力インタフェース回路、１２は入力のデータ信号をリタイミング（パルス幅整形）するフリップフロップ回路（ＦＦ）、１３はＬＤ駆動ＬＳＩ１００の直流試験をする場合に入力のデータ信号をバイパスさせるセレクタ（ＳＥＬ）、１４はデータ信号やクロック信号を抽出する信号検出回路、１５は時分割多重（ＴＣＭ）通信等におけるデータ非送信時のＬＤ駆動回路を消勢（ＬＤ電流を遮断）して節電を図る節電制御回路、１６はＬＤ発光遅延による光パルス幅の減少を補償する（太らせる）ためのパルス幅補償回路、１７はデータ信号の電圧圧縮／レベルフトを行い、ＬＤ駆動回路に入力に整合させるＬＤ駆動前段回路、１８はＬＤ駆動回路である。
【００６０】
ＡＰＣ部２０において、２１はデータ信号に基づき所定の基準信号ＶREF を生成する基準信号生成回路、２２はＰＤの光電流を対応する電圧信号ＶMON に変換するＩ／Ｖ変換回路、２３はＬＤの光出力一定制御等を行う自動光出力制御（ＡＰＣ）回路、２４はＬＤ電流制御信号ＶPCNTに与える初期電圧値ＶＴＨを生成するＶＴＨ発生回路、、２５は今回の制御で確定したＶPCNTを次の送信バーストまでの間保持するためのバースト間保持回路、２６はＬＤの光出力レベルが所定以下となった状態を検出してアラーム信号ＳＡＬＭを生成する光出力アラーム回路、２７はＬＤやその駆動回路を過電流による損傷から保護するためにＬＤ駆動電流の上限を定める電流制限回路である。以下、各回路の詳細を説明する。
【００６１】
図２〜図４は実施の形態による入力インタフェース回路を説明する（１）〜（３）である。
図２（Ａ）に入力インタフェース回路の概念的構成を示す。
この入力インタフェース回路は、２つの入力端子ａ，ｂを備えており、一方の入力端子ａは高インピーダンスを有する閾値電圧発生回路Ａと比較回路ＣＭＰの非反転入力（＋）とに接続し、また他方の入力端子ｂは同じく高インピーダンスを有する閾値電圧発生回路Ｂと比較回路ＣＭＰの反転入力（−）とに接続している。これにより、各入力端子ａ，ｂには所定のしきい値（閾値）電圧Ｖth1 ，Ｖth2 が印加され、かつこれらは高インピーダンスで終端される。各閾値電圧発生回路Ａ，Ｂは、所定の閾値電圧Ｖth1 ，Ｖth2 （Ｖth1 ＝Ｖth2 でも良い）を生成し、かつ入力信号に対して相対的に高いインピーダンスを有するものであれば、回路構成は問わない。
【００６２】
この様な構造のインタフェース回路は、汎用のインタフェース回路として使用でき、どのタイプ（不平衡型，平衡型）の入力信号でもそのままでインタフェースできる。
例えば、入力の不平衡型（単一信号）の正のパルス信号ＩＮ１を正の出力パルス信号ＯＵＴに変換したい場合は、端子ａに入力信号ＩＮ１を接続し、端子ｂはそのまま開放とする。これにより、端子ａの電圧は低出力インピーダンスで駆動される入力信号ＩＮ１により論理１／０のレベルに駆動されるが、端子ｂの電圧は内部で生成した閾値電圧Ｖth2 に保持される。従って、出力信号ＯＵＴは、ＩＮ１＞Ｖth2 の時は論理１（ＨＩＧＨ）レベル、ＩＮ１≦Ｖth2 の時は論理０（ＬＯＷ）レベルとなる。
【００６３】
また、入力の不平衡型（単一信号）の負のパルス信号ＩＮ２を正の出力パルス信号ＯＵＴに変換したい場合は、端子ａはそのまま開放とし、端子ｂに入力信号ＩＮ２を接続する。これにより、端子ｂの電圧は低出力インピーダンスで駆動される入力信号ＩＮ２により論理１／０のレベルに駆動されるが、端子ａの電圧は内部で生成した閾値電圧Ｖth1 に保持される。従って、出力信号ＯＵＴは、ＩＮ２≦Ｖth1 の時は論理１レベル、ＩＮ２＞Ｖth1 の時は論理０レベルとなる。
【００６４】
また、入力の平衡型（差動入力）の正，負のパルス信号ＩＮ１，ＩＮ２を正の出力パルス信号ＯＵＴに変換したい場合は、端子ａに入力信号ＩＮ１を接続し、かつ端子ｂには入力信号ＩＮ２を接続する。これにより、端子ａ，ｂの各電圧は低出力インピーダンスで駆動される各入力信号ＩＮ１，ＩＮ２により論理１／０，０／１のレベルに駆動される。従って、出力信号ＯＵＴは、ＩＮ１＞ＩＮ２の時は論理１レベル、ＩＮ１≦ＩＮ２の時は論理０レベルとなる。
【００６５】
図２（Ｂ）は閾値電圧発生回路が抵抗分圧回路からなる場合を示す。
２入力端子ａ，ｂに、例えば各５０ｋΩの抵抗Ｒ１，Ｒ２及び抵抗Ｒ３，Ｒ４からなる抵抗分圧回路を夫々接続し、各閾値電圧Ｖthを生成する。
例えば、入力信号がＬＶＣＭＯＳレベルやＣＭＯＳレベルによる単一信号で、入力終端条件なしの場合は、一方の入力端子ａ／ｂに信号を入力し、他方の入力端子ｂ／ａはそのまま開放にして使用する。また、入力信号が図示の如くＣＭＬレベルの差動信号で、入力終端条件が５１Ωの場合は、２入力端子ａ，ｂに各信号を入力し、かつ電源と各入力端子ａ，ｂとの間に５１Ωの終端抵抗を接続（外付け）する。この様な用い方は以下の各構成についても同様である。
【００６６】
図３（Ａ）は閾値電圧発生回路がPMOSFET の分圧回路からなる場合を示す。
２入力端子に、各PMOSFET Ｔ１，Ｔ２及びＴ３，Ｔ４からなる各分圧回路を夫々接続し、各中間の閾値電圧Ｖthを提供する。ゲートをドレインに接続した各PMOSFET Ｔ１〜Ｔ４は夫々飽和領域（ピンチオフ以上）に自己バイアスされており、これらのチャネルインピーダンスは１００ＫΩ程度と高い。
【００６７】
図３（Ｂ）は閾値電圧発生回路がNMOSFET の分圧回路からなる場合を示す。
２入力端子に、各NMOSFET Ｔ１，Ｔ２及びＴ３，Ｔ４からなる各分圧回路を夫々接続し、各中間の閾値電圧Ｖthを提供する。ゲートをドレインに接続した各NMOSFET Ｔ１〜Ｔ４は夫々飽和領域（ピンチオフ以上）に自己バイアスされており、これらのチャネルインピーダンスは１００ＫΩ程度と高い。
【００６８】
図４（Ａ）は閾値電圧発生回路がｐｎｐトランジスタの分圧回路からなる場合を示す。２入力端子に、各ｐｎｐトランジスタＴ１，Ｔ２及びＴ３，Ｔ４からなる各分圧回路を夫々接続し、各中間の閾値電圧Ｖthを提供する。ベースをコレクタに接続した各ｐｎｐトランジスタＴ１〜Ｔ４は夫々飽和領域に自己バイアスされており、これらのコレクタインピーダンスは十分に高い。
【００６９】
図４（Ｂ）は閾値電圧発生回路がｎｐｎトランジスタの分圧回路からなる場合を示す。２入力端子に、各ｎｐｎトランジスタＴ１，Ｔ２及びＴ３，Ｔ４からなる各分圧回路を夫々接続し、各中間の閾値電圧Ｖthを提供する。ベースをコレクタに接続した各ｎｐｎトランジスタＴ１〜Ｔ４は夫々飽和領域に自己バイアスされており、これらのコレクタインピーダンスは十分に高い。
【００７０】
なお、上記以外にも、閾値電圧発生回路に供給する電源電圧の正／負等を考慮した様々な変形が考えられる。また、３以上の入力端子を備え、かつ複数の比較回路ＣＭＰを使用して３以上の入力信号の様々な比較を行うような用途にも、本発明構成を適用できる。
図５〜図７は実施の形態によるパルス幅補償回路を説明する図（１）〜（３）である。
【００７１】
図５（Ａ）は実施の形態によるパルス幅補償回路の回路図である。
本実施の形態では、従来のコンパレータ回路ＣＭＰの使用に代えて、ＣＭＯＳインバータ回路の採用により出力信号ｖo のパルス幅補償を実現している。
図５（Ｂ）にその動作特性を示す。
入力信号ｖi ＜Ａの区間では、NMOSFET Ｔ１のＶGS＜ＶT （しきい値電圧）であり、該Ｔ１はＯＦＦしている。一方、PMOSFET Ｔ２はそのＶDS＝小により線形領域でＯＮしている。次に、Ａ＜ｖi ＜Ｄになると、まずＡ点でNMOSFET Ｔ１が飽和領域（ＶDS＝大）でＯＮに転じ、かつPMOSFET Ｔ２は線形領域のままでＢ点に至る。更に、このＢ点ではPMOSFET Ｔ２が飽和領域（ＶDS＝大）に転じ、同じく飽和領域のNMOSFET Ｔ１と共にＣ点に至る。更に、このＣ点ではNMOSFEＴ１が線形領域（ＶDS＝小）に転じ、かつPMOSFET Ｔ２は飽和領域のままでＤ点に至る。そして、入力信号ｖi ＞Ｄの区間では、PMOSFET Ｔ２のＶGS＜ＶT （しきい値電圧）であり、該Ｔ２はＯＦＦになる。一方、NMOSFET Ｔ１は線形領域でＯＮしている。
【００７２】
かかるスイッチング動作の対称性の下で、一般のＣＭＯＳインバータ回路では、NMOSFET Ｔ１とPMOSFET Ｔ２の各相互コンダクタンスｇm1，ｇm2を同一とすることにより、出力信号ｖo の反転の閾値Ｖthを電源電圧ＶSSの１／２程度に選んでいる。因みに、この相互コンダクタンスｇm は、ＶDS一定の場合に、ｇm ＝（ｄＩD ／ｄＶGS）と定義され、これはＴ１，Ｔ２のチャネル幅Ｗ1 ，Ｗ2 （但し、チャネル長Ｌ＝一定の場合）に比例し、かつチャネル長Ｌ1 ，Ｌ2 （但し、チャネル幅Ｗ＝一定の場合）に反比例する関係にある。
【００７３】
本実施の形態では、NMOSFET Ｔ１とPMOSFET Ｔ２の各相互コンダクタンスｇm1，ｇm2を異ならせることにより、出力信号ｖo の反転の閾値Ｖthを中心から左／右にオフセットさせる。
具体的に言うと、図５（Ｂ）の区間Ａ〜Ｄにおいて、例えばｇm1＞ｇm2に選ぶと、Ｉ１＞Ｉ２の関係にあり、出力信号ｖo の反転の閾値Ｖthは実質的に矢印ａの方向にシフトする。即ち、入力信号ｖi の小さい値で出力信号ｖo は反転する。またｇm1＜ｇm2に選ぶと、Ｉ１＜Ｉ２の関係にあり、出力信号ｖo の反転の閾値Ｖthは実質的に矢印ｂの方向にシフトする。即ち、入力信号ｖi の大きい値で出力信号ｖo は反転する。従って、正論理又は負論理の入力信号ｖi に応じて、ｇm1＞ｇm2又はｇm1＜ｇm2に選ぶことで、出力信号ｖo のパルス幅を太らすことが可能となる。
【００７４】
図６は図５（Ａ）のパルス幅補償回路の動作チミングチャートで、図６（Ａ）は入力信号ｖi が負論理の場合の入出力動作を示している。ｇm1＜ｇm2に選ぶと、出力信号ｖo の反転の閾値Ｖthは中間のＶSS／２よりも高い方にシフトし、これにより出力信号ｖo のパルス幅が太る。
図６（Ｂ）は入力信号ｖi が正論理入力の場合の入出力動作を示している。ｇm1＞ｇm2に選ぶと、出力信号ｖo の反転の閾値Ｖthは中間のＶSS／２よりも低い方にシフトし、これにより出力信号ｖo のパルス幅が太る。
【００７５】
なお、このようなパルス幅補償回路は、上記の如くパルス幅を太らせるのみならず、パルス幅を細らせることも含めた、一般のパルス整形回路として使用できることは言うまでも無い。
図７（Ａ）は他の実施の形態によるパルス幅補償回路の回路図である。
本実施の形態では、従来のコンパレータ回路ＣＭＰの使用に代えて、ＭＯＳインバータ回路の採用により出力信号ｖo のパルス幅補償を実現している。
【００７６】
なお、ここではNMOSFET Ｔ１，Ｔ２を使用したインバータ回路を示すが、PMOSFET Ｔ１，Ｔ２を使用しても構成出来る。NMOSFET Ｔ２のゲートはそのドレイン端子Ｄ又は所定の電圧源ＶGGに接続されており、該Ｔ２は抵抗負荷として働く。この場合のNMOSFET Ｔ２には、ゲートのバイアス方式に応じて、ピンチオフ以上、ピンチオフ以下、更にはディプレッションモード等の各動作モードがあるが、これらの入出力特性のトランジションの変化の傾向は類似である。
【００７７】
図７（Ｂ）にこのＭＯＳインバータ回路の一例の入出力特性を示す。
なお、NMOSFET Ｔ２はピンチオフ以上で動作しているとする。このＭＯＳインバータ回路においては、λ＝ｇm1／ｇm2とすると、λ∝（Ｗ1 ／Ｗ2 ）・（Ｌ2 ／Ｌ1 ）の関係にあり、λを大に選ぶと、出力信号ｖo の反転の閾値Ｖthは矢印ａの方向にシフトし、出力信号ｖo のパルス幅が太る。
【００７８】
なお、上記各実施の形態によるパルス幅補償回路は、電流増幅率の異なるバイポーラトランジスタを組み合わせたインバータ回路又は相補形のインバータ回路で実現してもよい。
図８は実施の形態による電流制限回路を説明する図である。
ところで、ＬＤの駆動電流Ｉ２は光素子ＬＤやＰＤのバラツキ等により影響され、同じ光出力を得るのに、駆動電流Ｉ２は大の場合も小の場合もある。一方、ＬＤ駆動回路の差動対Ｔ１１，Ｔ１２に対しては、スイッチング電流に載るリンギング等の発生を抑制するために、その時の駆動電流Ｉ２に応じた振幅のデータ信号ＶDATA，ＶXDATA を加える必要がある。ＬＤ駆動前段回路は、この差動対Ｔ１１，Ｔ１２に加える最適のデータ信号ＶDATA，ＶXDATA を生成する。以下、詳細にのべる。
【００７９】
入力の非反転データ信号ＤＡＴＡ及び反転データ信号ＸＤＡＴＡは、差動対をなすPMOSFET Ｔ４，Ｔ５の各ゲートに入力する。この差動対Ｔ４，Ｔ５には定電流Ｉ３が供給されており、この定電流Ｉ３は、ＬＤ駆動回路の駆動電流Ｉ２を同一のＬＤ電流制御信号ＶPCNTによりNMOSFET Ｔ１，PMOSFET Ｔ２を介して所定の比でカレントミラーしたものである。従って、差動対Ｔ４，Ｔ５に流れる電流Ｉ３はＬＤの駆動電流Ｉ２に連動している。
【００８０】
更に、この差動対Ｔ４，Ｔ５の負荷は抵抗Ｒ１，Ｒ２（但し、Ｒ１＝Ｒ２）であり、該差動対Ｔ４，Ｔ５が出力する各信号は、定電流Ｉ３と抵抗Ｒ１，Ｒ２との積で決まる電圧と、ＧＮＤ間の振幅を持った信号（電圧圧縮された信号）である。しかし、この信号のＤＣレベルは低いので、更に、各信号を夫々後段のソースフォロア回路Ｔ９，Ｔ１０により所定分だけレベルアップし、データ信号ＶDATA，ＶXDATA を生成する。
【００８１】
一方、電流制限回路においては、ＬＤ駆動回路のNMOSFET Ｔ１３のドレイン電圧ＶS2と電流制限回路のNMOSFET Ｔ１３´のドレイン電圧ＶS1とを、ＬＤ駆動電流Ｉ２，ＬＤ電流制御電圧ＶPCNT及びデータ信号ＶDATAの如何によらず、常にＶS2＝ＶS1となる様にしたい。こうすれば、NMOSFET Ｔ１３に特性を揃えたNMOSFET Ｔ１３´には、ＶPCNT＝共通、及びＶS2＝ＶS1の条件により、ＬＤ駆動電流Ｉ２に比例した電流Ｉ１（例えばＩ１＝Ｉ２／１００）が流れるからである。
【００８２】
そこで、上記ＶS2＝ＶS1の条件を実現するために、ＬＤ駆動前段回路及びＬＤ駆動回路の中の必要な回路構成を電流制限回路内に模写する。具体的に言うと、NMOSFET Ｔ１３´とPMOSFET Ｔ１５との間に、NMOSFET Ｔ１２相当のNMOSFET Ｔ１２´を挿入する。更に、このNMOSFET Ｔ１２´の動作状態をNMOSFET Ｔ１２と同一にするために、ＬＤ駆動前段回路内のＴ３，Ｔ５，Ｒ２に対応して電流制限回路内にＴ３´Ｔ５´，Ｒ２を設け、これに電流Ｉ３をカレントミラーする。また、ＬＤ駆動前段回路内のＴ７，Ｔ９に対応して電流制限回路内にＴ７´Ｔ９´を設け、これにＴ６の定電流をカレントミラーする。なお、PMOSFET Ｔ５´は常にＯＮとされており、その抵抗Ｒ２で生成されたデータ信号ＶDATAのＨＩＧＨレベルに相当する直流電圧をNMOSFET Ｔ１２´のゲートに入力している。
【００８３】
以上により、ＶS2＝ＶS1の関係となり、NMOSFEＴ１３´の電流Ｉ１には常にＬＤ駆動電流Ｉ２が正確に反映される。この電流Ｉ１をNMOSFEＴ１５を介してPMOSFET Ｔ１４にカレントミラーし、得られた電流Ｉ４と定電流源ＣＣＳの定電流ＩCONST とを比較する。そして、その大／小の比較に応じて電流制限信号ＶLIMIT を生成する。従って、上記の如くカレントミラー誤差が有効に抑えられ、電源や温度変動等によるＬＤ駆動電流制限値ＶLIMIT のバラツキを有効に抑えることができる。
【００８４】
図９は実施の形態によるバイパス回路を説明する図である。
フリップフロップ回路ＦＦは、入力のデータ信号ＤＡＴＡをクロック信号ＣＬＫによりリタイミングし、クロック周期を単位とするようなデータ信号ＦＤＡＴＡにタイミング整形する。即ち、パルス幅の変動やジッタを押さえる。セレクタＳＥＬは外部のモード選択信号ＭＯＤＥに従い入力のデータ信号ＤＡＴＡと整形されたデータ信号ＦＤＡＴＡとを切り替える。通常時は、モード選択信号ＭＯＤＥ＝１となし、ＦＦ出力のデータ信号ＦＤＡＴＡでＬＤ駆動回路ＤＲＶを駆動する。また、ＬＤ駆動回路の動作試験時（直流試験時）には、モード選択信号ＭＯＤＥ＝０となし、入力のデータ信号ＤＡＴＡでＬＤ駆動回路ＤＲＶを直接に駆動する。この直流試験用のデータ信号ＤＡＴＡは、単にデータ入力端子に適当な直流レベル（論理１／０等）を加えるだけで得られ、従来のようにクロック入力端子にクロック信号ＣＬＫを入力する必要は無い。従って、この種の動作試験の時間、工数を大幅に短縮できる。
【００８５】
図１０、図１１は実施の形態による節電制御回路を説明する図（１），（２）である。
図１０（Ａ）は実施の形態による節電制御回路の回路図、図１０（Ｂ）はその動作タイミングチャートである。
入力のデータ信号ＶD ，ＶXD（電圧圧縮信号）はＬＤ駆動回路の差動対Ｔ１１，１２の各ゲートに加えられる。一方、節電制御回路において、入力の節電制御信号ＳＡＶＥはＬＤ駆動回路の非送信時には「１」（ＨＩＧＨレベル）にある。これにより容量Ｃが充電されていて、NMOSFET Ｔ１，Ｔ２は共にＯＮ（ＶD ，ＶXDをＧＮＤに短絡）している。これによりＬＤ駆動回路の差動対Ｔ１１，Ｔ１２は共にＯＦＦし、こうしてＬＤ駆動電流の節電が図られる。
【００８６】
次にデータ送信時になると、入力の節電制御信号ＳＡＶＥは「１」から「０」（ＬＯＷレベル）に変わる。本実施の形態では、NMOSFET Ｔ１，Ｔ２の前段に節電制御信号ＳＡＶＥの立ち上がり部分及び立ち下がり部分をなまらせるための波形整形回路（例えば、ＲＣローパスフィルタ）が設けられている。その結果、容量Ｃは抵抗Ｒを介して比較的緩やかに放電し、これによりNMOSFET Ｔ１，Ｔ２をソフトＯＦＦする。この場合のNMOSFET Ｔ１，Ｔ２の各ドレイン電圧は緩やかに上昇する（開放される）ので、差動対Ｔ１１，１２の各ゲート容量ＣG を介して負荷抵抗ＲＬやＬＤにハザード電流が流れるのを有効に阻止できる。入力の節電制御信号ＳＡＶＥが「０」から「１」に変わる時も同様である。
【００８７】
図１１（Ａ）は他の実施の形態による節電制御回路の回路図で、図１１（Ｂ）はその動作タイミングチャートである。
図１１（Ａ）において、この節電制御回路は、NMOSFET Ｔ１，Ｔ２の前段に、入力の節電制御信号ＳＡＶＥの波形をなまらせるための積分容量Ｃと、これを第１の定電流Ｉ１で放電するための電流源NMOSFET Ｔ３と、この電流源NMOSFET Ｔ３をＯＮ／ＯＦＦ制御するためのスイッチ回路Ｓ１と、前記積分容量Ｃを第２の定電流Ｉ２で充電するための電流源PMOSFET Ｔ４と、この電流源PMOSFET Ｔ４をＯＮ／ＯＦＦ制御するためのスイッチ回路Ｓ２とを備える。
【００８８】
節電制御信号ＳＡＶＥが「１」から「０」に変化すると、スイッチ回路Ｓ１はＶGG1 （＞ＧＮＤ）の側に接続し、NMOSFET Ｔ３に定電流Ｉ１が流れる。一方、スイッチ回路Ｓ２は電源ＶSSの側に接続し、PMOSFET Ｔ４はＯＦＦする。これにより容量Ｃは定電流Ｉ１により緩やかに放電され、NMOSFET Ｔ１，Ｔ２の出力は緩やかに上昇する。
【００８９】
次に、節電制御信号ＳＡＶＥが「０」から「１」に変化すると、スイッチ回路Ｓ１はＧＮＤの側に接続し、NMOSFET Ｔ３はＯＦＦする。一方、スイッチ回路Ｓ２はＶGG2 （＜ＶSS）の側に接続し、PMOSFET Ｔ４に定電流Ｉ２が流れる。これにより容量Ｃは定電流Ｉ２により緩やかに充電され、NMOSFET Ｔ１，Ｔ２の出力は緩やかに下降する。
【００９０】
好ましくは、Ｉ１≠Ｉ２に選ぶことで、節電制御信号ＳＡＶＥの立ち上がり部分と立ち下がり部分の各トランジション時間を独立して調整することが出来る。また、ＬＤ駆動回路の特性（ゲート容量ＣG ）を考慮した各最小の時間幅でNMOSFET Ｔ１，Ｔ２の出力を変化させ、ハザードの発生を有効に抑制する。また、この節電制御回路（フィルタ回路）は抵抗を使用していないので、トランジション時間にバラツキが無く、精度の高い立ち上がり時間及び立ち下がり時間を得ることが出来る。
【００９１】
図１２〜図１７は実施の形態によるボトム検出回路を説明する図（１）〜（６）である。
図１２は実施の形態によるボトム検出回路の回路図である。
このボトム検出回路の基本的な部分は図３２に示す従来のものと同様でよい。本実施の形態では、これに補助充電電流発生回路が付加されている。
【００９２】
補助充電電流発生回路は、差動ＡＭＰ２（又は比較回路ＣＭＰでも良い）と、その出力にゲートが接続されたNMOSFET Ｔ２とから成る。NMOSFET Ｔ２のソースをアースＧＮＤに接続し、かつそのドレインを抵抗Ｒ２を介してNMOSFET Ｔ１のドレイン（Ａ点）に接続する。更に、差動ＡＭＰ２の反転入力側（−）に入力信号ＩＮを入力し、その非反転入力側（＋）をNMOSFET Ｔ２のドレインに接続する。そして、NMOSFET Ｔ２のドレインから出力信号ＯＵＴを取り出している。
【００９３】
図１３はボトム検出回路の動作タイミングチャートである。
図１３（Ａ）において、入力信号ＩＮがＬＯＷレベルになると、NMOSFET Ｔ１は従来と同様に入力信号ＩＮの瞬時的なボトム検出を行えないため、入力信号ＩＮとＡ点の電圧ＯＵＴ´との間にある電位差が生じる。
図１３（Ｂ）において、この電位差により差動ＡＭＰ２の出力はＨＩＧＨレベルとなり、NMOSFET Ｔ２がＯＮし、抵抗Ｒ２を介して容量Ｃから補助電流を引き込む。この抵抗Ｒ２の値を適当に選ぶことで、容量Ｃの電荷がオーバシュートせずに、最短の時間でボトム値まで放電するように設定できる。
【００９４】
図１３（Ｃ）において、上記NMOSFET Ｔ１の放電電流Ｉ１とNMOSFET Ｔ２の補助放電電流Ｉ２とにより、出力信号ＯＵＴは速やかにか低下し、入力信号ＩＮの瞬時的なボトム検出が行える。
そして、出力信号ＯＵＴ（Ａ点の電圧ＯＵＴ´）が入力信号ＩＮのボトム値と等しくなると、差動ＡＭＰ１，２の各出力は夫々低下し、この各出力がNMOSFET Ｔ１，Ｔ２のしきい値電圧ＶT 以下となるように設定することで、NMOSFET Ｔ１，Ｔ２はＯＦＦする。従って、出力信号ＯＵＴ（Ａ点の電圧ＯＵＴ´）は入力信号ＩＮのボトム値に保持される。その後、入力信号ＩＮがＨＩＧＨレベルになても、差動ＡＭＰ１，２の出力は共にＬＯＷレベルとなりNMOSFET Ｔ，Ｔ２はＯＦＦの状態を保つ。
【００９５】
以上により、ボトム検出時は充電電流（この例では放電電流）を増大させることになるが、補助充電電流発生回路が電圧比較器として動作するために、従来問題であった放電時間が小さくなることや、ボトム検出時の行き過ぎ等は発生せずに、良好なボトム検出動作が可能となる。
なお、容量Ｃに充電するための抵抗Ｒ１はＭＯＳＦＥＴで構成しても良い。また容量Ｃの一端はアースＧＮＤに代えて、電源ＶDD側に接続しても良い。このことは以下の他の実施の形態でも同様である。
【００９６】
図１４（Ａ）は他の実施の形態によるボトム検出回路の回路図である。
ここでは、ボトム検出回路の側が、差動ＡＭＰ１と、その出力にゲートが接続されたPMOSFET Ｔ１とから成っており、かつ差動ＡＭＰ１の非反転入力側（＋）を入力信号ＩＮに接続し、かつその反転入力側（−）はPMOSFET Ｔ１のソースに接続されている。補助充電電流発生回路は図１２と同一である。かかる組み合わせでも上記と同様に瞬時のボトム検出が行える。
【００９７】
図１４（Ｂ）は更に他の実施の形態によるボトム検出回路の回路図である。
ここでは、補助充電電流発生回路の側が、差動ＡＭＰ２と、その出力にゲートが接続されたPMOSFET Ｔ２とから成っており、かつ差動ＡＭＰ２の非反転入力側（＋）を入力信号ＩＮに接続し、かつその反転入力側（−）はPMOSFET Ｔ２のソースに接続されている。ボトム検出回路の側は図１２と同一である。かかる組み合わせでも上記と同様に瞬時のボトム検出が行える。
【００９８】
図１５（Ａ）は更に他の実施の形態によるボトム検出回路の回路図である。
ここでは、図１４（Ａ）のボトム検出回路と、図１４（Ｂ）の補助充電電流発生回路とを組み合わせた構成になっている。かかる組み合わせでも上記と同様に瞬時のボトム検出が行える。
図１５（Ｂ）は更に他の実施の形態によるボトム検出回路の回路図である。
【００９９】
ここでは、補助充電電流発生回路の側が、これまでの MOSFET Ｔ２に代えて、ダイオードＤ１を図示の如く接続した構成となっている。
補助充電電流発生回路において、ＩＮ＜ＯＵＴの時は、差動ＡＭＰ２の出力はＬＯＷレベルとなり、ダイオードＤ１に補助電流Ｉ２が流れ、容量Ｃの放電を補助する。またＩＮ≧ＯＵＴになると、差動ＡＭＰ２の出力はＨＩＧＨレベルとなり、ダイオードＤ１はＯＦＦする。このダイオードＤ１としては、後述の図１６（Ｂ）に示す何れのものを使用しても良い。かかる構成でも上記と同様に瞬時のボトム検出が行える。
【０１００】
図１６（Ａ）は更に他の実施の形態によるボトム検出回路の回路図である。
ここでは、図１４（Ａ）のボトム検出回路と、図１５（Ｂ）のダイオードＤ１を使用した補助充電電流発生回路とを組み合わせた構成になっている。かかる組み合わせでも上記と同様に瞬時のボトム検出が行える。
図１６（Ｂ）はダイオードＤ１の様々なタイプを示している。
【０１０１】
図１６（Ｂ）において、（ａ）は通常のｐｎ接合型のダイオードである。
（ｂ）はNMOSFET を用いたｐｎ接合型のダイオードである。
NMOSFET では、ｐ型基板中にｎ型のソースとドレインとが形成され、絶縁皮膜を介したゲートに正の電位を加えることでソースとドレイン間にｎチャネルが形成される。しかるに、図示の如く、ゲートとドレインを短絡（共通に）し、かつこれにｐ型基板を短絡（共通に）すると、もはやNMOSFET としての機能は失われ、ｎ型ソースとｐ型基板（即ち、ドレイン端子）との間に通常のｐｎ接合が形成される。この部分をｐｎ接合型のダイオードとして使用する。
【０１０２】
（ｃ）はNMOSFET を用いたチャネル形成型のダイオードである。
図示の如く、NMOSFET のゲートとドレインを短絡（共通に）すると、ｖS ＜ｖG （＝ｖD ）の場合はｐ型基板中にｎチャネルが形成されて自乗特性のドレイン電流が流れるが、ｖS ＞ｖG （＝ｖD ）になるとｎチャネルが形成されず、NMOSFET はＯＦＦする。このようなダイオードに類似の動作特性をダイオードとして利用している。
【０１０３】
同様にして、（ｄ）はPMOSFET を用いたＰＮ接合型のダイオード、（ｅ）はPMOSFET のゲートとドレインが共通であるチャネル形成型のダイオードである。
図１７（Ａ）は更に他の実施の形態によるボトム検出回路の回路図である。
ここでは、補助充電電流発生回路の側が、上記の MOSFET Ｔ２に代えて、ｎｐｎトランジスタＴ２を図示の如く接続した構成になっている。
【０１０４】
補助充電電流発生回路において、ＩＮ＜ＯＵＴの時は、差動ＡＭＰ２の出力はＨＩＧＨレベルとなり、ｎｐｎトランジスタＴ２に補助電流Ｉ２が流れ、容量Ｃの放電を補助する。またＩＮ≧ＯＵＴになると、差動ＡＭＰ２の出力はＬＯＷレベルとなり、ｎｐｎトランジスタＴ２はＯＦＦする。
図１７（Ｂ）は更に他の実施の形態によるボトム検出回路の回路図である。
【０１０５】
ここでは、補助充電電流発生回路の側が、上記のｎｐｎトランジスタＴ２に代えて、ｐｎｐトランジスタＴ２を図示の如く接続した構成になっている。
補助充電電流発生回路において、ＩＮ＜ＯＵＴの時は、差動ＡＭＰ２の出力はＬＯＷレベルとなり、ｐｎｐトランジスタＴ２に補助電流Ｉ２が流れ、容量Ｃの放電を補助する。またＩＮ≧ＯＵＴになると、差動ＡＭＰ２の出力はＨＩＧＨレベルとなり、ｐｎｐトランジスタＴ２はＯＦＦする。
【０１０６】
図１８は実施の形態によるバースト間保持回路を説明する図である。
図１８（Ａ）は実施の形態によるバースト間保持回路の回路図である。
このＡＰＣ出力段回路は、従来のバースト間保持用の外付け抵抗Ｒ１（１０ＭΩ程度）の代わりに、NMOSFET Ｔ５と抵抗Ｒ２（５００ＫΩ程度）とを直列接続したバースト間保持回路をＬＳＩの内部に構成している。なお、容量Ｃ１は外付けである。
【０１０７】
送／受切替信号Ｔ／Ｒ＝１（バースト送信）の時は、NMOSFET Ｔ５がＯＮし、容量Ｃ１の電荷は抵抗Ｒ２を介して放電可能となる。即ち、容量Ｃ１と抵抗Ｒ２とにより決まるループゲインでＬＤの光出力一定（ＡＰＣ）制御が行われる。
一方、送／受切替信号Ｔ／Ｒ＝０（受信）の区間は、NMOSFET Ｔ５がＯＦＦするので、前回のＡＰＣ制御により容量Ｃ１にチャージされた電荷は放電せず、よってそのＬＤ電流制御信号ＶPCNTはそのまま保持される。この場合に、NMOSFET Ｔ５のＯＦＦ時のチャネルインピーダンスは非常に大きいので、ＬＤ電流制御信号ＶPCNTは、バースト送信の周期によらず夫々の電圧に保持される。
【０１０８】
図１８（Ｂ）は他の実施の形態によるバースト間保持回路の回路図である。
ここでは、図１８（Ａ）のバースト間保持回路のNMOSFET Ｔ５に代えて、PMOSFET Ｔ５を使用すると共に、そのゲート回路にはインバータ回路Ｉを挿入している。その動作は図１８（Ａ）と同様に考えられる。
図１９，図２０は実施の形態によるＡＰＣ初期電圧発生回路（ＶＴＨ発生回路）を説明する図（１），（２）である。
【０１０９】
図１９（Ａ）は実施の形態によるＶＴＨ発生回路の回路図である。
ＶＴＨ発生回路は、定電流ＩCONST を供給する定電流源回路ＣＣＳと、ダイオード接続されたNMOSFET Ｔ６との直列回路とから成っており、このNMOSFET Ｔ６に所定の定電流ＩCONST を流すことで、該NMOSFET Ｔ６のゲート（ドレイン）にＡＰＣ用の初期電圧ＶＴＨを生成している。更に、ＬＤ駆動電流制御信号ＶPCONT の端子とNMOSFET Ｔ６のゲート間をスイッチング用のNMOSFET Ｔ７で接続し、このNMOSFET Ｔ７のゲートをシャットダウン信号ＳＤの反転信号により制御する。なお、この例の抵抗Ｒ１は従来と同様に外付けの場合を示している。
【０１１０】
図２０にこのＶＴＨ発生回路の動作タイミングチャートを示す。
シャットダウン信号ＳＤは、電源投入から送信データ発生までの間はＬＯＷレベルであり、その反転出力によりNMOSFET Ｔ７はＯＮし、この区間に容量Ｃ１のＶPCONT はＶＴＨに初期化される。この初期化電圧ＶＴＨは、予めＬＤにそのしきい値電流ＩT よりも僅かに少ない電流を流すような電圧である。
【０１１１】
次に、送信データが入力されると、シャットダウン信号ＳＤはＨＩＧＨレベルになり、これによりNMOSFET Ｔ７はＯＦＦし、容量Ｃ１はＡＰＣ充電電流ＩAPC の制御下に置かれる。この時、ＶPCNTは既にＶＴＨに初期化されているので、高速なＡＰＣの立ち上げが可能となる。
図１９（Ｂ）は他の実施の形態によるＶＴＨ発生回路の回路図である。
【０１１２】
ここでは、図１９（Ａ）のスイッチング用のNMOSFET Ｔ７を、スイッチング用のPMOSFET Ｔ７に代え、かつインバータ回路Ｉを削除している。動作は図１９（Ａ）の場合と同様に考えられる。
図２１〜図２４は実施の形態によるＡＰＣ出力回路を説明する図（１）〜（４）である。
【０１１３】
図２１（Ａ）は実施の形態によるＡＰＣ出力回路の回路図である。
このＡＰＣ出力回路は、図１８（Ａ）のバースト間保持回路（NMOSFET Ｔ５と抵抗Ｒ２）と、図１９（Ａ）のＶＴＨ発生回路とを組み合わせた構成になっている。これにより、図１８（Ａ）のバースト間保持機能と、図１９（Ａ）の高速なＡＰＣの立ち上げ機能とを兼ね備えることになる。
【０１１４】
図２１（Ｂ）は他の実施の形態によるＡＰＣ出力回路の回路図である。
このＡＰＣ出力回路は、図１８（Ｂ）のバースト間保持回路（PMOSFET Ｔ５と抵抗Ｒ２）と、図１９（Ａ）のＶＴＨ発生回路とを組み合わせた構成になっている。これにより、図１８（Ｂ）のバースト間保持機能と、図１９（Ａ）の高速なＡＰＣの立ち上げ機能とを兼ね備えることになる。
【０１１５】
図２２（Ａ）は更に他の実施の形態によるＡＰＣ出力回路の回路図である。
このＡＰＣ出力回路は、図１８（Ａ）のバースト間保持回路（NMOSFET Ｔ５と抵抗Ｒ２）と、図１９（Ｂ）のＶＴＨ発生回路とを組み合わせた構成になっている。これにより、図１８（Ａ）のバースト間保持機能と、図１９（Ｂ）の高速なＡＰＣの立ち上げ機能とを兼ね備えることになる。
【０１１６】
図２２（Ｂ）は更に他の実施の形態によるＡＰＣ出力回路の回路図である。
このＡＰＣ出力回路は、図１８（Ｂ）のバースト間保持回路（PMOSFET Ｔ５と抵抗Ｒ２）と、図１９（Ｂ）のＶＴＨ発生回路とを組み合わせた構成になっている。これにより、図１８（Ｂ）のバースト間保持機能と、図１９（Ｂ）の高速なＡＰＣの立ち上げ機能とを兼ね備えることになる。
【０１１７】
図２３（Ａ）は更に他の実施の形態によるＡＰＣ出力回路の回路図である。
このＡＰＣ出力回路は、図１８（Ａ）のバースト間保持回路であるNMOSFET Ｔ５と抵抗Ｒ２とから成る放電回路を、図示の如く、ＶPCONT の端子とNMOSFET Ｔ６のゲートとの間に接続した構成を備える。これにより、バースト送信時における容量Ｃ１は、これまでのア−スＧＮＤに代えて、ＡＰＣの初期化電圧ＶＴＨに向けて放電される事になるが、こうすると抵抗Ｒ２の両端の電位差が小さくなるため、ループゲインを同じ時定数とする場合でも、小さな値の抵抗Ｒ２を使用できる利点がある。
【０１１８】
図２３（Ｂ）は更に他の実施の形態によるＡＰＣ出力回路の回路図である。
このＡＰＣ出力回路は、図１８（Ｂ）のバースト間保持回路であるPMOSFET Ｔ５と抵抗Ｒ２とから成る放電回路を、図示の如く、ＶPCONT の端子とNMOSFET Ｔ６のゲートとの間に接続した構成を備える。動作は図２３（Ａ）の場合と同様に考えられる。
【０１１９】
図２４（Ａ）は更に他の実施の形態によるＡＰＣ出力回路の回路図である。
このＡＰＣ出力回路は、図２３（Ａ）のスイッチング用のNMOSFET Ｔ７をPMOSFET Ｔ７に代え、かつインバータ回路Ｉを削除した構成を備える。
図２４（Ｂ）は更に他の実施の形態によるＡＰＣ出力回路の回路図である。
このＡＰＣ出力回路は、図２３（Ｂ）のスイッチング用のNMOSFET Ｔ７をPMOSFET Ｔ７に代え、かつインバータ回路Ｉを削除した構成を備える。
【０１２０】
図２５は実施の形態による光出力断アラーム回路を説明する図で、図２５（Ａ）はその回路図である。
この光出力断アラーム回路は、基本的には、ＰＤのモニタ信号を電圧信号に変換するモニタ光電変換回路ＩＶＭＯＮと、そのピーク値ＭＯＮＨを検出するピーク検出回路と、所定の閾値電圧Ｖthを発生するＶth発生回路と、ＭＯＮＨとＶthの比較を行う比較回路ＣＭＰとにより構成される。比較回路ＣＭＰは、ＭＯＮＨ≧Ｖthの場合はアラーム信号ＳＡＬＭ＝０を出力し、ＭＯＮＨ＜Ｖthになると、ＳＡＬＭ＝１（アラーム）を出力する。
【０１２１】
この場合に、ＩＶＭＯＮの電流一電圧変換利得を上げ、モニタ信号の振幅を大きくする。これにより光出力ピーク検出信号ＭＯＮＨの振幅（感度）が大きくなる。一方、Ｖｔｈ発生回路は、所定の閾値Ｖthを発生するような簡単な回路構成とする。例えば抵抗負荷に定電流を加えることで所定の閾値電圧Ｖthを発生する。以上の関係により、例えばＶth発生回路で生じるオフセット等により閾値電圧Ｖthが多少ずれても、モニタ信号の信号振幅を大きくしているので、ＭＯＮＨにに対するＶthのずれの割合は小さくなる。従って、アラーム発出レベルのずれも小さくなる。
【０１２２】
本実施の形態による基本的な構成は上記のもので良いが、好ましくは、比較回路ＣＭＰにヒステリス特性を持たせる。一般に、信号ＭＯＮＨの雑音成分は５０ｍＶ程度なので、この場合の閾値電圧Ｖth´としては、
Ｈ＝｛５ｋΩ／（２００ｋΩ  ＋  ５ｋΩ）｝×３．３Ｖ  ≒  ８０ｍＶ
程度のヒステリス特性を持たせる。
【０１２３】
図２５（Ｂ）にヒステリス特性を有する光出力断検出の動作タイミングチャートを示す。
図示の如く、ＬＤの劣化等により、信号ＭＯＮＨの電位が徐々に低下し、一旦ＭＯＮＨ＜Ｖth´になると、ＳＡＬＭ＝１（ＨＩＧＨレベル）になる。この場合に、上記ヒステリス特性により、Ｖth´の電位は８０ｍＶ上がるので、雑音によるＭＯＮＨの電位が再びＶth´よりも高くなることはない。従って、光出力断アラーム信号ＳＡＬＭのバタツキを防止できる。
【０１２４】
また好ましくは、モニタ光電変換回路ＩＶＭＯＮの後段に雑音除去用のローパスフィルタを挿入する。これにより信号ＭＯＮＨの雑音が減衰し、ＭＯＮＨの検出誤差が小さくなる。
なお、上記各実施の形態では、近年のこの種のＬＳＩのＣＭＯＳ集積化の傾向に従い、ＭＯＳＦＥＴによる回路構成を中心に述べたが、本発明思想は、他のジャンクションＦＥＴや、バイポーラトランジスタを使用しても実現できることは言うまでも無い。また、ＬＳＩに限らず、各回路をディスクリートで構成してもよい。
【０１２５】
また、上記各実施の形態では、ＬＤ駆動装置への適用例を述べたが、本発明は、発光ダイオード、その他の発光素子の駆動にも適用できる。
また、上記各実施の形態による入力インタフェース回路、パルス幅補償回路、バイパス回路、節電制御回路、ボトム検出回路（ピーク検出回路）、バースト間保持回路、初期電圧発生回路、光出力断アラーム回路等に含まれる各発明思想は、発光素子駆動装置に限らず、他の様々な通信装置や電子機器等に適用できることは言うまでも無い。
【０１２６】
また、上記本発明に好適なる複数の実施の形態を述べたが、本発明思想を逸脱しない範囲内で、構成、制御、及びこれらの組合せの様々な変更が行えることは言うまでも無い。
【０１２７】
【発明の効果】
以上述べた如く本発明によれば、一層の低コスト化、低消費電力化が図れると共に、動作信頼性の高い光装置を提供でき、光通信の普及に寄与するところが大きい。
【図面の簡単な説明】
【図１】図１は実施の形態によるＬＤ駆動装置の概略構成を示す図である。
【図２】図２は実施の形態による入力インタフェース回路を説明する（１）である。
【図３】図３は実施の形態による入力インタフェース回路を説明する（２）である。
【図４】図４は実施の形態による入力インタフェース回路を説明する（３）である。
【図５】図５は実施の形態によるパルス幅補償回路を説明する図（１）である。
【図６】図６は実施の形態によるパルス幅補償回路を説明する図（２）である。
【図７】図７は実施の形態によるパルス幅補償回路を説明する図（３）である。
【図８】図８は実施の形態による電流制限回路を説明する図である。
【図９】図９は実施の形態によるバイパス回路を説明する図である。
【図１０】図１０は実施の形態による節電制御回路を説明する図（１）である。
【図１１】図１１は実施の形態による節電制御回路を説明する図（２）である。
【図１２】図１２は実施の形態によるボトム検出回路を説明する図（１）である。
【図１３】図１３は実施の形態によるボトム検出回路を説明する図（２）である。
【図１４】図１４は実施の形態によるボトム検出回路を説明する図（３）である。
【図１５】図１５は実施の形態によるボトム検出回路を説明する図（４）である。
【図１６】図１６は実施の形態によるボトム検出回路を説明する図（５）である。
【図１７】図１７は実施の形態によるボトム検出回路を説明する図（６）である。
【図１８】図１８は実施の形態によるバースト間保持回路を説明する図である。
【図１９】図１９は実施の形態によるＡＰＣ初期電圧発生回路（ＶＴＨ発生回路）を説明する図（１）である。
【図２０】図２０は実施の形態によるＡＰＣ初期電圧発生回路（ＶＴＨ発生回路）を説明する図（２）である。
【図２１】図２１は実施の形態によるＡＰＣ出力回路を説明する図（１）である。
【図２２】図２２は実施の形態によるＡＰＣ出力回路を説明する図（２）である。
【図２３】図２３は実施の形態によるＡＰＣ出力回路を説明する図（３）である。
【図２４】図２４は実施の形態によるＡＰＣ出力回路を説明する図（４）である。
【図２５】図２５は実施の形態による光出力断アラーム回路を説明する図である。
【図２６】図２６は従来のＬＤ駆動装置の概略構成を示す図である。
【図２７】図２７は従来の入力インタフェース回路を説明する図である。
【図２８】図２８は従来のパルス幅補償回路を説明する図である。
【図２９】図２９は従来の電流制限機能付ＬＤ駆動回路を説明する図である。
【図３０】図３０は従来のＬＤ駆動回路の駆動方式を説明する図である。
【図３１】図３１は従来の節電制御回路を説明する図ある。
【図３２】図３２は従来のボトム検出回路を説明する図（１）である。
【図３３】図３３は従来のボトム検出回路を説明する図（２）である。
【図３４】図３４は従来のＡＰＣ出力段回路を説明する図（１）である。
【図３５】図３５は従来のＡＰＣ出力段回路を説明する図（２）である。
【図３６】図３６は従来の光出力断アラーム回路を説明する図である。
【符号の説明】
１０  主信号部
１１  入力インタフェース回路
１２  フリップフロップ回路
１３  セレクタ
１４  信号検出回路
１５  節電制御回路
１６  パルス幅補償回路
１７  ＬＤ駆動前段回路
１８  ＬＤ駆動回路
２０  ＡＰＣ部
２１  基準信号生成回路
２２  Ｉ／Ｖ変換回路
２３  自動光出力制御（ＡＰＣ）回路
２４  ＶＴＨ発生回路
２５  バースト間保持回路
２６  光出力アラーム回路
２７  電流制限回路
１００  ＬＤ駆動ＬＳＩ
ＬＤ  レーザダイオード
ＰＤ  フォトダイオード
ＶPCNT  ＬＤ電流制御信号
【図１】
0003656100.tif 000002
【図２】
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【図３】
0003656100.tif 000004
【図４】
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【図５】
0003656100.tif 000006
【図６】
0003656100.tif 000007
【図７】
0003656100.tif 000008
【図８】
0003656100.tif 000009
【図９】
0003656100.tif 000010
【図１０】
0003656100.tif 000011
【図１１】
0003656100.tif 000012
【図１２】
0003656100.tif 000013
【図１３】
0003656100.tif 000014
【図１４】
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【図１５】
0003656100.tif 000016
【図１６】
0003656100.tif 000017
【図１７】
0003656100.tif 000018
【図１８】
0003656100.tif 000019
【図１９】
0003656100.tif 000020
【図２０】
0003656100.tif 000021
【図２１】
0003656100.tif 000022
【図２２】
0003656100.tif 000023
【図２３】
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【図２４】
0003656100.tif 000025
【図２５】
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【図２６】
0003656100.tif 000027
【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
0003656100.tif 000033
【図３３】
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【図３４】
0003656100.tif 000035
【図３５】
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【図３６】
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