(57)【特許請求の範囲】
【請求項１】
内部にデータ取り込み用のスイッチを備え、外部からのデータを保持する複数個のサンプルホールド回路と、
前記複数個のサンプルホールド回路と各々信号線で接続され、前記複数個のサンプルホールド回路に対して、順番に、データを保持させるためのスイッチ制御信号を出力する制御回路と、
前記サンプルホールド回路と同数設けられ、前記各信号線に配置されたスイッチ開閉回路とを備え、
前記各スイッチ開閉回路は、前記制御回路のスイッチ制御信号を対応する信号線から受けると共に、このスイッチ制御信号の１回前に出力されるスイッチ制御信号を受けるスイッチ開閉回路から状態信号を受け、前記１回前に出力されるスイッチ制御信号を受けたサンプルホールド回路の前記スイッチが開状態にあるときには、対応するサンプルホールド回路に対する前記スイッチ制御信号の出力を禁止するものであり、
更に、前記各スイッチ開閉回路は、第１及び第２のＮＡＮＤ回路と、第１及び第２のインバータとを備え、
前記第１のＮＡＮＤ回路は、前記１回前に出力されるスイッチ制御信号を受けるスイッチ開閉回路からの信号と、前記第２のインバータの出力とを受け、
前記第２のＮＡＮＤ回路は、前記第１のＮＡＮＤ回路の出力と、前記スイッチ制御回路のスイッチ制御信号とを受け、
前記第１のインバータは前記第２のＮＡＮＤ回路の出力を受け、
前記第２のインバータは前記第１のインバータの出力を受け、
前記第１及び第２のインバータの１組の出力が、前記スイッチ制御信号として、対応するサンプルホールド回路に出力され、
前記第１のインバータの出力が前記状態信号として出力される
ことを特徴とする半導体制御装置。
【請求項２】
内部にデータ取り込み用のスイッチを備え、外部からのデータを保持する複数個のサンプルホールド回路と、
前記複数個のサンプルホールド回路と各々信号線で接続され、前記複数個のサンプルホールド回路に対して、順番に、データを保持させるためのスイッチ制御信号を出力する制御回路と、
前記サンプルホールド回路と同数設けられ、前記各信号線に配置されたスイッチ開閉回路とを備え、
前記各スイッチ開閉回路は、前記制御回路のスイッチ制御信号を対応する信号線から受けると共に、このスイッチ制御信号の１回前に出力されるスイッチ制御信号を受けるスイッチ開閉回路から状態信号を受け、前記１回前に出力されるスイッチ制御信号を受けたサンプルホールド回路の前記スイッチが開状態にあるときには、対応するサンプルホールド回路に対する前記スイッチ制御信号の出力を禁止するものであり、
更に、前記各スイッチ開閉回路は、第１及び第２のＮＡＮＤ回路と、１個のインバータとを備え、
前記第１のＮＡＮＤ回路は、前記１回前に出力されるスイッチ制御信号を受けるスイッチ開閉回路からの信号と、前記第２のＮＡＮＤ回路の出力とを受け、
前記第２のＮＡＮＤ回路は、前記第１のＮＡＮＤ回路の出力と、前記スイッチ制御回路のスイッチ制御信号とを受け、
前記インバータは前記第２のＮＡＮＤ回路の出力を受け、
前記第２のＮＡＮＤ回路の出力及び前記インバータの出力との１組の出力が、前記スイッチ制御信号として、対応するサンプルホールド回路に出力され、
前記インバータの出力が前記状態信号として出力される
ことを特徴とする半導体制御装置。
【請求項３】
内部にデータ取り込み用のスイッチを備え、外部からのデータを保持する複数個のサンプルホールド回路と、
前記複数個のサンプルホールド回路と各々信号線で接続され、前記複数個のサンプルホールド回路に対して、順番に、データを保持させるためのスイッチ制御信号を出力する制御回路と、
前記サンプルホールド回路と同数設けられ、前記各信号線に配置されたスイッチ開閉回路とを備え、
前記各スイッチ開閉回路は、前記制御回路のスイッチ制御信号を対応する信号線から受けると共に、このスイッチ制御信号の１回前に出力されるスイッチ制御信号を受けるスイッチ開閉回路から状態信号を受け、前記１回前に出力されるスイッチ制御信号を受けたサンプルホールド回路の前記スイッチが開状態にあるときには、対応するサンプルホールド回路に対する前記スイッチ制御信号の出力を禁止するものであり、
更に、前記各スイッチ開閉回路は、第１及び第２のＮＯＲ回路と、第１及び第２のインバータとを備え、
前記第１のＮＯＲ回路は、前記１回前に出力されるスイッチ制御信号を受けるスイッチ開閉回路からの信号と、前記第２のインバータの出力とを受け、
前記第２のＮＯＲ回路は、前記第１のＮＯＲ回路の出力と、前記スイッチ制御回路のスイッチ制御信号とを受け、
前記第１のインバータは前記第２のＮＯＲ回路の出力を受け、
前記第２のインバータは前記第１のインバータの出力を受け、
前記第１及び第２のインバータの１組の出力が、前記スイッチ制御信号として、対応するサンプルホールド回路に出力され、
前記第１のインバータの出力が前記状態信号として出力される
ことを特徴とする半導体制御装置。
【請求項４】
各スイッチ開閉回路は、前記１回前に出力されるスイッチ制御信号を受けるスイッチ開閉回路から前記状態信号として閉信号を受けて、初めて、対応するサンプルホールド回路に対して前記スイッチ制御信号を出力する
ことを特徴とする請求項１から請求項３の何れか１項に記載の半導体制御装置。
【請求項５】
各サンプルホールド回路は、
データ保持用の容量と、
データの入力端子と前記容量との間に配置され、前記スイッチとしてのＣＭＯＳスイッチとを備える
ことを特徴とする請求項１から請求項４の何れか１項に記載の半導体制御装置。
【請求項６】
各サンプルホールド回路は、
データ保持用の容量と、
データの入力端子と前記容量との間に配置され、前記スイッチとしてのＰＭＯＳスイッチとを備える
ことを特徴とする請求項１から請求項４の何れか１項に記載の半導体制御装置。
【請求項７】
各サンプルホールド回路は、
データ保持用の容量と、
データの入力端子と前記容量との間に配置され、前記スイッチとしてのＮＭＯＳスイッチとを備える
ことを特徴とする請求項１から請求項４の何れか１項に記載の半導体制御装置。
【請求項８】
前記複数個のスイッチ開閉回路は、各々、隣りのスイッチ開閉回路と相互に近接している
ことを特徴とする請求項１から請求項４の何れか１項に記載の半導体制御装置。
【請求項９】
前記複数個のサンプルホールド回路の多くは、対応するスイッチ開閉回路と、このスイッチ開閉回路から前記状態信号を受けるスイッチ開閉回路との間に配置される
ことを特徴とする請求項１から請求項４の何れか１項に記載の半導体制御装置。
【請求項１０】
前記複数個のスイッチ開閉回路は、各スイッチ開閉回路とこの各スイッチ開閉回路から前記状態信号を受けるスイッチ開閉回路との距離が、相互にほぼ等距離になる位置に配置されている
ことを特徴とする請求項１から請求項４の何れか１項に記載の半導体制御装置。
【請求項１１】
前記複数個のサンプルホールド回路は、マッチドフィルタ回路に備える複数個のサンプルホールド回路として使用され、
前記複数個のサンプルホールド回路の出力は、前記マッチドフィルタ回路に備える複数個の乗算器に各々入力される
ことを特徴とする請求項１から請求項３の何れか１項に記載の半導体制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数個のサンプルホールド回路を備えた半導体制御装置に関し、特に、携帯電話などの移動体通信装置に利用して有効なものに関する。
【０００２】
【従来の技術】
近年、Ｖｅｒｉｌｏｇ等のハードウェア記述言語を用いて半導体制御装置のレイアウトを自動配置、配線することが多く行われてきている。
【０００３】
携帯電話などの移動体通信装置では、データ信号を保持するためにサンプルホールド回路が利用されており、そのサンプルホールド回路を備えた半導体制御装置のレイアウト設計にも、自動配置、配線技術が多く利用されている。
【０００４】
図１２は、サンプルホールド回路を備えた従来の半導体制御装置の全体構成を示す。同図において、１００はスイッチ制御回路、１１０、１２０、１３０は各々サンプルホールド回路である。前記スイッチ制御回路１００は各サンプルホールド回路と各々信号線１４０、１５０、１６０と接続されていて、この信号線を介して各サンプルホールド回路１１０〜１３０にスイッチ制御信号ＳＨ１、ＳＨ２、ＳＨ３を順番に出力する。
【０００５】
図１３は、図１２に示した従来の半導体制御装置の具体的回路図である。スイッチ制御回路１００からのスイッチ制御信号ＳＨ１、ＳＨ２、ＳＨ２により、各々サンプルホールド回路１１０〜１３０のＣＭＯＳスイッチ１１２、１２２、１３２が開動作して、データ入力端子ＤＡＴＡＩＮからのデータが前記スイッチ制御信号ＳＨ１〜ＳＨ３に同期して容量１１１、１２１、１３１に順番にサンプルされる。この時のタイミングチャートを図１４に示す。
【０００６】
図１４において、タイミングＴ１においてスイッチ制御信号ＳＨ１の立上りに同期してサンプルホールド回路１１０のＣＭＯＳスイッチ１１２が開き、容量１１１にデータが取り込まれ始める。その後、タイミングＴ２でのスイッチ制御信号ＳＨ１の立下りに同期してデータがサンプルホールドされ、ＣＭＯＳスイッチ１１２が閉じる。
【０００７】
次に、タイミングＴ３でのスイッチ制御信号ＳＨ２の立上りに同期してサンプルホールド回路１２０のＣＭＯＳスイッチ１２２が開き、容量１２１にデータが取り込まれ始める。その後、タイミングＴ４でのスイッチ制御信号ＳＨ２の立下りに同期して前記データがサンプルホールドされ、ＣＭＯＳスイッチ１２２が閉じる。
【０００８】
同様にして、タイミングＴ５でのスイッチ制御信号ＳＨ３の立上りに同期してサンプルホールド回路１３０のＣＭＯＳスイッチ１３２が開き、容量１３１にデータが取り込まれ始める。その後、タイミングＴ６でのスイッチ制御信号ＳＨ３の立下りに同期してデータがサンプルホールドされ、ＣＭＯＳスイッチ１３２が閉じる。このようにして、複数個のＣＭＯＳスイッチ１１２〜１３２が順番に開閉して、入力端子ＤＡＴＡＩＮのデータが順番に各サンプルホールド回路１１０〜１３０に取り込まれて行く。
【０００９】
【発明が解決しようとする課題】
近年、半導体装置のレイアウトの自動配置配線技術が利用されるようになり、その技術により信号線の配線長は従来よりも正確に制御できるようになってきた。しかし、実際には、チップの製造バラツキ等によって、配線の抵抗値や容量にバラツキが生じ、その結果、信号の伝達速度にバラツキが生じ、信号遅延を生じる。
【００１０】
信号遅延を生じた場合のタイミングチャートを図１５に示す。同図において、入力端子ＤＡＴＡＩＮのデータには、ＣＭＯＳスイッチ１１２、１２２、１３２のスイッチングによるデジタル信号のクロストークや基板を介しての回り込み雑音によるスイッチング雑音が現れている。
【００１１】
今、信号遅延により、スイッチ制御信号ＳＨ１が遅れた場合を考える。スイッチ制御信号ＳＨ１の立下りが遅れ、タイミングＴ３でＬレベルになる以前に、タイミングＴ２で次のスイッチ制御信号ＳＨ２がＨレベルとなると、ＣＭＯＳスイッチ１２２が開く。この時、入力端子ＤＡＴＡＩＮのデータにはスイッチング雑音が生じる。そして、タイミングＴ３においてスイッチ制御信号ＳＨ１の立下り、この立下りに同期して入力端子ＤＡＴＡＩＮのデータが容量１１１にサンプルホールドされる。この時、前記ＣＭＯＳスイッチ１２２のスイッチングに起因して生じた前記スイッチング雑音ΔＶが、誤った値として容量１１１にサンプルホールドされる。
【００１２】
次に、同様にして、信号遅延により、スイッチ制御信号ＳＨ２の立下りが遅れた場合を考えると、スイッチ制御信号ＳＨ２の立下りが遅れ、タイミングＴ５でＬレベルになる以前に、タイミングＴ４で次のスイッチ制御信号ＳＨ３がＨレベルとなると、ＣＭＯＳスイッチ１３２が開いてスイッチング雑音が生じる。そして、タイミングＴ５において前記スイッチ制御信号ＳＨ２の立下りに同期して、入力端子ＤＡＴＡＩＮのデータが容量１２１にサンプルホールドされる。この時、ＣＭＯＳスイッチ１３２のスイッチングに起因して生じた前記スイッチング雑音ΔＶが、誤った値として容量１２１にサンプルホールドされる。従って、従来では、スイッチング雑音がサンプルホールドの性能を低下させるという問題点があった。
【００１３】
本発明は前記従来の問題点を解決するものであり、その目的は、スイッチ制御回路から複数個のサンプルホールド回路までの各信号配線長の長短に拘わらず、何れかのサンプルホールド回路でのデータのサンプルホールド中に、次のサンプルホールド回路においてスイッチが開動作することを確実に防止して、スイッチング雑音を含まない正しいデータをサンプルホールドし、サンプルホールド性能の向上を図ることにある。
【００１４】
【課題を解決するための手段】
前記目的を達成するため、本発明では、何れか１個のサンプルホールド回路でデータを保持し終わるまでは、次にデータを保持するサンプルホールド回路においてスイッチを開動作させないように制御する。
【００１５】
すなわち、請求項１記載の発明の半導体制御装置は、内部にデータ取り込み用のスイッチを備え、外部からのデータを保持する複数個のサンプルホールド回路と、前記複数個のサンプルホールド回路と各々信号線で接続され、前記複数個のサンプルホールド回路に対して、順番に、データを保持させるためのスイッチ制御信号を出力する制御回路と、前記サンプルホールド回路と同数設けられ、前記各信号線に配置されたスイッチ開閉回路とを備え、前記各スイッチ開閉回路は、前記制御回路のスイッチ制御信号を対応する信号線から受けると共に、このスイッチ制御信号の１回前に出力されるスイッチ制御信号を受けるスイッチ開閉回路から状態信号を受け、前記１回前に出力されるスイッチ制御信号を受けたサンプルホールド回路の前記スイッチが開状態にあるときには、対応するサンプルホールド回路に対する前記スイッチ制御信号の出力を禁止することを前提構成として、前記各スイッチ開閉回路は、第１及び第２のＮＡＮＤ回路と、第１及び第２のインバータとを備え、前記第１のＮＡＮＤ回路は、前記１回前に出力されるスイッチ制御信号を受けるスイッチ開閉回路からの信号と、前記第２のインバータの出力とを受け、前記第２のＮＡＮＤ回路は、前記第１のＮＡＮＤ回路の出力と、前記スイッチ制御回路のスイッチ制御信号とを受け、前記第１のインバータは前記第２のＮＡＮＤ回路の出力を受け、前記第２のインバータは前記第１のインバータの出力を受け、前記第１及び第２のインバータの１組の出力が、前記スイッチ制御信号として、対応するサンプルホールド回路に出力され、前記第１のインバータの出力が前記状態信号として出力されることを特徴とする。
【００１６】
請求項２記載の発明は、前記請求項１記載の半導体制御装置と前提構成を同一として、前記各スイッチ開閉回路は、第１及び第２のＮＡＮＤ回路と、１個のインバータとを備え、前記第１のＮＡＮＤ回路は、前記１回前に出力されるスイッチ制御信号を受けるスイッチ開閉回路からの信号と、前記第２のＮＡＮＤ回路の出力とを受け、前記第２のＮＡＮＤ回路は、前記第１のＮＡＮＤ回路の出力と、前記スイッチ制御回路のスイッチ制御信号とを受け、前記インバータは前記第２のＮＡＮＤ回路の出力を受け、前記第２のＮＡＮＤ回路の出力及び前記インバータの出力との１組の出力が、前記スイッチ制御信号として、対応するサンプルホールド回路に出力され、前記インバータの出力が前記状態信号として出力されることを特徴とする。
【００１７】
請求項３記載の発明は、前記請求項１記載の半導体制御装置と前提構成を同一として、前記各スイッチ開閉回路は、第１及び第２のＮＯＲ回路と、第１及び第２のインバータとを備え、前記第１のＮＯＲ回路は、前記１回前に出力されるスイッチ制御信号を受けるスイッチ開閉回路からの信号と、前記第２のインバータの出力とを受け、前記第２のＮＯＲ回路は、前記第１のＮＯＲ回路の出力と、前記スイッチ制御回路のスイッチ制御信号とを受け、前記第１のインバータは前記第２のＮＯＲ回路の出力を受け、前記第２のインバータは前記第１のインバータの出力を受け、前記第１及び第２のインバータの１組の出力が、前記スイッチ制御信号として、対応するサンプルホールド回路に出力され、前記第１のインバータの出力が前記状態信号として出力されることを特徴とする。
【００１８】
請求項４記載の発明は、前記請求項１から請求項３の何れか１項に記載の半導体制御装置において、各スイッチ開閉回路は、前記１回前に出力されるスイッチ制御信号を受けるスイッチ開閉回路から前記状態信号として閉信号を受けて、初めて、対応するサンプルホールド回路に対して前記スイッチ制御信号を出力することを特徴とする。
【００１９】
請求項５記載の発明は、前記請求項１から請求項４の何れか１項に記載の半導体制御装置において、各サンプルホールド回路は、データ保持用の容量と、データの入力端子と前記容量との間に配置され、前記スイッチとしてのＣＭＯＳスイッチとを備えることを特徴とする。
【００２０】
請求項６記載の発明は、前記請求項１から請求項４の何れか１項に記載の半導体制御装置において、各サンプルホールド回路は、データ保持用の容量と、データの入力端子と前記容量との間に配置され、前記スイッチとしてのＰＭＯＳスイッチとを備えることを特徴とする。
【００２１】
請求項７記載の発明は、前記請求項１から請求項４の何れか１項に記載の半導体制御装置において、各サンプルホールド回路は、データ保持用の容量と、データの入力端子と前記容量との間に配置され、前記スイッチとしてのＮＭＯＳスイッチとを備えることを特徴とする。
【００２２】
請求項８記載の発明は、前記請求項１から請求項４の何れか１項に記載の半導体制御装置において、前記複数個のスイッチ開閉回路は、各々、隣りのスイッチ開閉回路と相互に近接していることを特徴とする。
【００２３】
請求項９記載の発明は、前記請求項１から請求項４の何れか１項に記載の半導体制御装置において、前記複数個のサンプルホールド回路の多くは、対応するスイッチ開閉回路と、このスイッチ開閉回路から前記状態信号を受けるスイッチ開閉回路との間に配置されることを特徴とする。
【００２４】
請求項１０記載の発明は、前記請求項１から請求項４の何れか１項に記載の半導体制御装置において、前記複数個のスイッチ開閉回路は、各スイッチ開閉回路とこの各スイッチ開閉回路から前記状態信号を受けるスイッチ開閉回路との距離が、相互にほぼ等距離になる位置に配置されていることを特徴とする。
【００２５】
請求項１１記載の発明は、前記請求項１から請求項３の何れか１項に記載の半導体制御装置において、前記複数個のサンプルホールド回路は、マッチドフィルタ回路に備える複数個のサンプルホールド回路として使用され、前記複数個のサンプルホールド回路の出力は、前記マッチドフィルタ回路に備える複数個の乗算器に各々入力されることを特徴とする。
【００２６】
以上により、請求項１〜請求項１１記載の発明では、スイッチ制御回路が複数のスイッチ開閉回路を介して複数のサンプルホールド回路に対してスイッチ制御信号を順番に出力する。例えば、最初に第１のサンプルホールド回路が前記スイッチ制御信号を受けてデータをサンプルホールドする場合を考えると、前記第１のサンプルホールド回路がデータのサンプルホールドを終了する際には、第１のスイッチ開閉回路が状態信号として閉信号を第２のスイッチ開閉回路に出力する。第２のスイッチ開閉回路は、前記閉信号を受ける以前に前記スイッチ制御回路からスイッチ制御信号を受けていた場合であっても、前記閉信号を受けなければ、前記スイッチ制御信号を第２のサンプルホールド回路には出力しない。従って、第１のサンプルホールド回路がデータのサンプルホールドを終了した後に、初めて、第２のサンプルホールド回路はそのスイッチを開動作させて、データのサンプルホールドを開始するので、第１のサンプルホールド回路は、第２のサンプルホールド回路のスイッチの開動作に伴うスイッチング雑音の影響を受けることがなく、正しい値のデータをサンプルホールドする。
【００２７】
特に、請求項８記載の発明では、相い隣る２個のスイッチ開閉回路が相互に近接するので、状態信号の伝達が短時間で行われる。従って、前記スイッチング雑音の影響を受けない正しい値のデータのサンプルホールドの繰り返しを高速で実現することができる。
【００２８】
また、請求項９記載の発明では、例えば、第１及び第２のスイッチ開閉回路の間に第１のサンプルホールド回路が配置されるので、第１のスイッチ開閉回路からのスイッチ制御信号が第１のサンプルホールド回路に伝達された後に、第１のスイッチ開閉回路からの状態信号（閉信号）が第２のスイッチ開閉回路に伝達される。従って、第１のサンプルホールド回路による正しい値のデータのサンプルホールドを確保しながら、前記状態信号（閉信号）の伝播を短時間で行うことができる。
【００２９】
更に、請求項１０記載の発明では、複数のスイッチ開閉回路相互の距離が等距離であるので、各スイッチ開閉回路からの状態信号（閉信号）の伝播時間が相互に等しくなる。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明する。
【００３１】
（第１の実施の形態）
図１は本発明の第１の実施の形態におけるＷ−ＣＤＭＡ用マッチドフィルタに用いられているサンプルホールド回路を備えた半導体制御装置のブロック図を示す。
【００３２】
図１において、ＤＡＴＡＩＮは外部からデータが入力されるデータ入力端子、Ａはｎ個のサンプルホールド回路１、２、３、４…ｎを備えた本願発明の半導体制御装置であって、前記各サンプルホールド回路１〜ｎは、前記データ入力端子ＤＡＴＡＩＮに入力されたデータを順次保持する。５、６、７、８…ｍは、前記ｎ個のサンプルホールド回路１〜ｎと同数の乗算器であって、これら乗算器５〜ｍは、各々、対応するサンプルホールド回路でサンプルホールドされたデータと拡散符号（ｐｓｅｕｄｏ−ｒａｎｄｏｍ  ｎｏｉｓｅ、（ＰＮ））（自己の鍵）とを乗算する。また、９は加算器であって、前記ｎ個の乗算器５〜ｍの乗算結果を加算する。前記加算器９の出力は、入力端子ＤＡＴＡＩＮに入力されたデータと拡散符号とが一致する場合には、所定の値の相関出力となる。
【００３３】
尚、本願発明の前記半導体制御装置Ａは、本実施の形態では、携帯電話のＷ−ＣＤＭＡ用マッチドフィルタに使用されるが、本願発明はこれに限定されず、例えば図２に示すように、入力端子ＤＡＴＡＩＮに入力されたアナログ信号を、複数個のサンプルホールド回路１〜ｎで順次サンプルホールドした後、複数個のＡ／Ｄ変換回路１１、１２、１３、１４…ｐで各々デジタル信号に変換する構成に適用したり、ＣＣＤ装置などに適用することが可能である。
【００３４】
次に、前記半導体制御装置Ａの内部構成を図３に基づいて説明する。同図の半導体制御装置Ａには、複数個（同図では同装置Ａの構成及びその動作の説明を簡単にするために３個とした）のサンプルホールド回路１、２、３と、スイッチ制御回路２０と、前記サンプルホールド回路１〜３に対応してこれらサンプルホールド回路１〜３と同数備えられたスイッチ開閉回路２１、２２、２３とが備えられる。
【００３５】
前記スイッチ制御回路２０は、前記３個のサンプルホールド回路１〜３と各々信号線２５、２６、２７で接続されていて、クロック信号としてデータを保持させるためのスイッチ制御信号ＳＨ１、ＳＨ２、ＳＨ３をデータを保持させる周期で各々信号線２５〜２７を経てサンプルホールド回路１〜３に出力する。スイッチ制御信号ＳＨ１〜ＳＨ３の出力順序は、第１に制御信号ＳＨ１、第２に制御信号ＳＨ２、第３に制御信号ＳＨ３であり、次に制御信号ＳＨ１に戻ることを繰り返す。前記３個のスイッチ開閉回路２１〜２３は、前記各信号線２５、２６、２７に各々配置されていると共に、第１及び第２のスイッチ開閉回路２１、２２は相互に信号線３１で接続され、第２及び第３のスイッチ開閉回路２２、２３は相互に信号線３２で接続され、第３及び第１のスイッチ開閉回路２３、２１は相互に信号線３３で接続されている。
【００３６】
図４は前記サンプルホールド回路１〜３及びスイッチ開閉回路２１〜２３の内部構成を示す。同図において、３個のサンプルホールド回路１〜３は、並列に並べられた容量結合型である。第１のサンプルホールド回路１は、データを保持するための容量１ａと、ＰＭＯＳトランジスタＴｐ及びＮＭＯＳトランジスタＴｎを並列接続したＣＭＯＳスイッチ１ｂとを備え、前記ＣＭＯＳスイッチ１ｂは、前記入力端子ＤＡＴＡＩＮと前記容量１ａとの間に配置される。同様に、第２及び第３のサンプルホールド回路２、３も、各々、容量２ａ及びＣＭＯＳスイッチ２ｂ、容量３ａ及びＣＭＯＳスイッチ３ｂを備える。各回路１〜３の容量１ａ、２ａ、３ａでサンプルホールドされたデータは、各回路１〜３の出力端子ＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３を通じて図示しないデータ処理回路に出力され、この処理回路によってデータ処理される。このデータ処理の詳細は本願発明と関係しないので、省略する。
【００３７】
また、前記第１、第２及び第３のスイッチ開閉回路２１〜２３は、同一の内部構成を持つ。以下、第１のスイッチ開閉回路２１の内部構成を説明し、他のスイッチ開閉回路２２、２３については同一部分に同一符号を付してその説明を省略する。
【００３８】
第１のスイッチ開閉回路２１において、４１は第１のＮＡＮＤ回路、４２は第２のＮＡＮＤ回路、４３は第１のインバータ、４４は第２のインバータである。前記第１のＮＡＮＤ回路４１は、スイッチ開閉回路２３から信号線３３を経て入力される信号と、前記第２のインバータ４４の出力とを受ける。前記第２のＮＡＮＤ回路４２は、前記第１のＮＡＮＤ回路４１の出力と、前記スイッチ制御回路２０のスイッチ制御信号ＳＨ１とを受ける。また、前記第１のインバータ４３は前記第２のＮＡＮＤ回路４２の出力を受け、前記第２のインバータ４４は前記第１のインバータ４３の出力を受ける。従って、前記第１及び第２のＮＡＮＤ回路４１、４２は、その一方の出力が他方の入力に接続されているＳｅｔ−Ｒｅｓｅｔラッチ回路を構成する。前記第１及び第２のインバータ４３、４４の出力ＳＷ１、ＸＳＷ１は、前記スイッチ制御信号ＳＨ１に代わる差動のスイッチ制御信号として、対応するサンプルホールド回路１のＣＭＯＳスイッチ１ｂに出力される。また、前記第１のインバータ４３の出力、特にＬレベルの出力（閉信号）は、サンプルホールド回路１のＣＭＯＳスイッチ１ｂの閉状態を示す状態信号として、前記信号線３１を経てスイッチ制御回路２２の第１のＮＡＮＤ回路４１に出力される。
【００３９】
ここで、スイッチ開閉回路２１とその隣りのスイッチ開閉回路２２とは相互に近接して配置されていて、この両者を接続する信号線３１の配線長はできる限り短く設定される。同様に、隣りに位置する２個のスイッチ開閉回路２２、２３も相互に近接して配置されていて、この両者を接続する信号線３２の配線長はできる限り短く設定される。
【００４０】
以上のように構成された本実施の形態の半導体制御装置の動作を説明する。
【００４１】
入力端子ＤＡＴＡＩＮにはデータ信号が入力される。スイッチ制御回路２０からは、スイッチ制御信号ＳＨ１、ＳＨ２、ＳＨ３のうち、データをサンプルホールドすべきサンプルホールド回路に対するスイッチ制御信号がＨレベルとなる。今、一例としてスイッチ制御信号ＳＨ１がＨレベルとなった時を考える。この時のタイミングチャートを図５に示す。
【００４２】
スイッチ制御信号ＳＨ１がＨレベルとなったタイミングＴ１では、第３のスイッチ開閉回路２３からのスイッチ制御信号ＳＷ３がＬレベルであるので、第１のスイッチ開閉回路２１のＳｅｔ−Ｒｅｓｅｔラッチ回路の動作により、スイッチ制御信号ＳＷ１はＨレベルとなる。その結果、第１のサンプルホールド回路１のＣＭＯＳスイッチ１ｂが開き、その内部の容量１ａに入力端子ＤＡＴＡＩＮのデータが取り込まれる始める。
【００４３】
次に、タイミングＴ２では、前記スイッチ制御信号ＳＨ１がＬレベルに立下る以前に、次のスイッチ制御信号ＳＨ２がＨレベルに立上る。しかし、スイッチ制御信号ＳＷ１がＨレベルのままであるために、第２のスイッチ開閉回路２２ではスイッチ制御信号ＳＷ２はＬレベルに維持される。従って、第２のサンプルホールド回路２のＣＭＯＳスイッチ２ｂは開動作しない。
【００４４】
そして、タイミングＴ３において、前記スイッチ制御信号ＳＨ１が立下ってＬレベルとなると、この立下りに同期して、第１のスイッチ開閉回路２１からスイッチ制御信号ＳＷ１がＬレベルとなって、入力端子ＤＡＴＡＩＮのデータが第１のサンプルホールド回路１の容量１ａにサンプルホールドされ、その内部のＣＭＯＳスイッチ１ｂが閉じる。この時、前記第２のサンプルホールド回路２のＣＭＯＳスイッチ２ｂは既述の通り未だ開動作していないので、そのスイッチング雑音はない（図中において、スイッチング雑音ΔＶ＝０と記す）。
【００４５】
前記タイミングＴ３と同時に、前記第１のスイッチ開閉回路２１のＬレベルのスイッチ制御信号（閉信号）ＳＷ１は、信号線３１を経て第２のスイッチ開閉回路２２に入力される。この入力により、第２のスイッチ開閉回路２２では、タイミングＴ４においてスイッチ制御信号ＳＷ２がＨレベルとなる。その結果、第２のサンプルホールド回路２のＣＭＯＳスイッチ２ｂが初めて開動作して、容量２ａに入力端子ＤＡＴＡＩＮのデータが取り込まれ始める。この時点では、ＣＭＯＳスイッチ２ｂの開動作に伴いスイッチング雑音が生じるものの、既に第１のサンプルホールド回路１ではデータのサンプルホールドが終了しているので、問題はない。
【００４６】
同様にして、タイミングＴ５において、次のスイッチ制御信号ＳＨ３がＨレベルになるが、第２のスイッチ開閉回路２２のスイッチ制御信号ＳＷ２がＨレベルを維持しているので、この制御信号ＳＷ２を受けた第３のスイッチ開閉回路２３では、スイッチ制御信号ＳＷ３はＬレベルに維持される。従って、第３のサンプルホールド回路３のＣＭＯＳスイッチ３ｂは開動作しない。そして、タイミングＴ６においてスイッチ制御信号ＳＨ２が立下ってＬレベルとなると、第２のスイッチ開閉回路２２のスイッチ制御信号ＳＷ２がＬレベルに立下って、入力端子ＤＡＴＡＩＮのデータが第２のサンプルホールド回路２の容量２ａにサンプルホールドされると共に、ＣＭＯＳスイッチ２ｂが閉動作する。この時、前記第３のサンプルホールド回路３のＣＭＯＳスイッチ３ｂは既述の通り未だ開動作していないので、そのスイッチング雑音はない（図中において、スイッチング雑音ΔＶ＝０と記す）。
【００４７】
前記タイミングＴ６と同時に、第２のスイッチ開閉回路２２のＬレベルのスイッチ制御信号（閉信号）ＳＷ２は、信号線３２を経て第３のスイッチ開閉回路２３に入力される。これにより、前記第３のスイッチ開閉回路２３では、タイミングＴ７において初めてスイッチ制御信号ＳＷ３がＨレベルに立上って、第３のサンプルホールド回路３のＣＭＯＳスイッチ３ｂが開動作し、入力端子ＤＡＴＡＩＮのデータが容量３ａに取り込まれ始める。この時点では、ＣＭＯＳスイッチ３ｂの開動作に伴いスイッチング雑音が生じるものの、既に第２のサンプルホールド回路２ではデータのサンプルホールドが終了しているので、問題はない。
【００４８】
以上説明したように、１個のサンプルホールド回路のＣＭＯＳスイッチが開動作してデータのサンプルホールドが行われる期間では、他のサンプルホールド回路のＣＭＯＳスイッチは開動作を禁止されるので、スイッチング雑音が正しいデータのサンプルホールドを阻害することを確実に防止できる。
【００４９】
また、第１のスイッチ開閉回路２１には第２のインバータ４４が備えられる分、対応する第１のサンプルホールド回路１へのスイッチ制御信号ＸＳＷ１の伝播に遅延が生じるが、第１のサンプルホールド回路１においてＣＭＯＳスイッチ１ｂが閉じた後に第２のスイッチ開閉回路２２において差動のスイッチ制御信号ＳＷ２、ＸＳＷ２を第２のサンプルホールド回路２に出力することができる。従って、第１のサンプルホールド回路１でデータを保持した後に第２のサンプルホールド回路２のＣＭＯＳスイッチ２ｂを開動作させることを保証することができる。
【００５０】
（第２の実施の形態）
次に、本発明の第２の実施の形態の半導体制御装置を図６に基づいて説明する。本実施の形態では、前記第１の実施の形態の図４と比較して、サンプルホールド回路１、２、３の内部構成のみが異なる。即ち、本実施の形態では、図６に示すように、各サンプルホールド回路１’、２’、３’は、ＰＭＯＳトランジスタＴｐのみで構成されたスイッチ１ｂ’、２ｂ’、３ｂ’を有する。各スイッチ開閉回路２１〜２３は同一構成であって、その各第２のインバータ４４の出力ＸＳＷ１、ＸＳＷ２、ＸＳＷ３が、スイッチ制御信号として、対応するサンプルホールド回路１’〜３’のスイッチ１ｂ’、２ｂ’、３ｂ’に出力される。本実施の形態の半導体制御装置の動作は前記第１の実施の形態と同一であるので、その説明を省略する。
【００５１】
（第３の実施の形態）
続いて、本発明の第３の実施の形態の半導体制御装置を図７に基づいて説明する。本実施の形態では、図７に示すように、各サンプルホールド回路１''、２''、３''は、ＮＭＯＳトランジスタＴｎのみで構成されたスイッチ１ｂ''、２ｂ''、３ｂ''を有する。各スイッチ開閉回路２１〜２３は同一構成であって、その各第１のインバータ４３の出力ＳＷ１、ＳＷ２、ＳＷ３が、スイッチ制御信号として、対応するサンプルホールド回路１''〜３''のスイッチ１ｂ''、２ｂ''、３ｂ''に出力される。本実施の形態の半導体制御装置の動作も前記第１の実施の形態と同一であるので、その説明を省略する。
【００５２】
（第４の実施の形態）
更に、本発明の第４の実施の形態の半導体制御装置を図８に基づいて説明する。本実施の形態では、スイッチ開閉回路の構成を変更している。即ち、図８では、各スイッチ開閉回路２１’、２２’、２３’は１個のインバータ４３を備え、前記第１の実施の形態の図４のように第２のインバータ４４は備えられない。各スイッチ開閉回路２１’、２２’、２３’内の第２のＮＡＮＤ回路４２の出力ＸＳＷ１、ＸＳＷ２、ＸＳＷ３が、スイッチ制御信号として、対応するサンプルホールド回路１〜３に出力される。
【００５３】
従って、本実施の形態では、前記第１の実施の形態の図４の半導体制御装置と比較すると、各スイッチ開閉回路２１’〜２３’においてインバータが１個減る分、各回路２１’〜２３’の面積を縮小することが可能である。
【００５４】
（第５の実施の形態）
次に、本発明の第５の実施の形態の半導体制御装置を図９に基づいて説明する。本実施の形態では、スイッチ開閉回路の構成を変更している。即ち、図９において、スイッチ開閉回路２１''、２２''、２３''は各々第１及び第２のＮＯＲ回路４５、４６を備え、前記第１の実施の形態の図４のように２個のＮＡＮＤ回路４１、４２を有しない。本実施の形態は、Ｌレベルのスイッチ制御信号ＳＨ１〜ＳＨ３により、各サンプルホールド回路１〜３のＣＭＯＳスイッチ１ｂ〜３ｂの開制御を指示する場合に有効である。前記ＮＯＲ回路４５、４６の使用に伴い、スイッチ開閉回路２１''〜２３''の第１のインバータ４３の出力は、各々、サンプルホールド回路１〜３のＰＭＯＳトランジスタＴｐに入力され、第２のインバータ４４の出力は各々サンプルホールド回路１〜３のＮＭＯＳトランジスタＴｎに入力される。
【００５５】
（第６の実施の形態）
次に、本発明の第６の実施の形態の半導体制御装置を図１０に基づいて説明する。本実施の形態では、サンプルホールド回路の配置位置をスイッチ開閉回路との関係で特定したものである。即ち、図１０に示すように、第１のサンプルホールド回路１は、対応する第１のスイッチ開閉回路２１と、この回路２１に信号線３１で接続される第２のスイッチ開閉回路２２との間に配置される。同様に、第２のサンプルホールド回路２は、信号線３２で接続される第２及び第３のスイッチ開閉回路２２、２３の間に配置されている。
【００５６】
従って、本実施の形態では、第１及び第２のスイッチ開閉回路２１、２２から対応するサンプルホールド回路１、２への各閉信号の伝播経路と、第１及び第２のスイッチ開閉回路２１、２２から各々信号線３１、３２を経て第２及び第３のスイッチ開閉回路２２、２３に閉信号（状態信号）の伝播経路とを一部共用できるので、サンプルホールド回路１、２でスイッチが閉じた後、素早くその閉状態を信号線３１、３２を経て第２及び第３のスイッチ開閉回路２２、２３に伝達することが可能である。
【００５７】
尚、本実施の形態では、サンプルホールド回路１〜３及びスイッチ開閉回路２１〜２３の内部構成を図示していないが、例えば前記図４、図６〜図９に示した内部構成を採用することが可能であるが、特に限定されない。
【００５８】
（第７の実施の形態）
次に、本発明の第７の実施の形態の半導体制御装置を図１１に基づいて説明する。本実施の形態は前記第６の実施の形態を更に改良したものである。
【００５９】
即ち、図１１において、３個のスイッチ開閉回路２１〜２３は、スイッチ制御回路２０を中心とした円周上に配置される。３個のサンプルホールド回路１〜３も同様に、スイッチ制御回路２０を中心とした他の円周上に配置される。従って、３個のスイッチ開閉回路２１〜２３相互間の離隔は、ほぼ等距離になる。その結果、これら３個のスイッチ開閉回路を接続する３本の信号線３１、３２、３３の配線長は相互に等しくなる。即ち、第１のスイッチ開閉回路２１からの閉信号（状態信号）が信号線３１を経て第２のスイッチ開閉回路２２に伝播されるに要する時間と、第２のスイッチ開閉回路２２からの閉信号が信号線３２を経て第３のスイッチ開閉回路２３に伝播されるに要する時間と、第３のスイッチ開閉回路２３からの閉信号が信号線３３を経て第１のスイッチ開閉回路２１に伝播されるに要する時間とが相互に等しくなる。
【００６０】
尚、以上の説明では、サンプルホールド回路及びスイッチ開閉回路は３個づつ配置したが、４個以上複数個、例えば６４個又は１２８個を並列に配置しても良いのは勿論である。
【００６１】
また、前記スイッチ制御回路２０及び信号線２５〜２７、３１〜３３のレイアウトは、ハードウェア記述言語を用いて自動配置及び配線することが好ましい。
【００６２】
【発明の効果】
以上説明したように、請求項１〜請求項１１記載の発明によれば、１個のサンプルホールド回路でのデータのサンプルホールドが終了するまでは、他のサンプルホールド回路でのスイッチの開動作を禁止したので、スイッチング雑音がデータのサンプルホールドに影響することを防止でき、正しい値のデータをサンプルホールドできる。
【００６３】
特に、請求項８記載の発明によれば、相い隣る２個のスイッチ開閉回路が相互に近接させて、状態信号の伝達を短時間で行わせたので、スイッチング雑音の影響を受けない正しい値のデータのサンプルホールドの繰り返しを高速で実現することができる。
【００６４】
また、請求項９記載の発明によれば、サンプルホールド回路による正しい値のデータのサンプルホールドを確保しながら、スイッチ開閉回路から他のスイッチ開閉回路への状態信号（閉信号）の伝播を短時間で行うことができる。
【００６５】
更に、請求項１０記載の発明によれば、複数のスイッチ開閉回路相互の距離を等距離に設定したので、各スイッチ開閉回路からの状態信号（閉信号）の伝播時間を相互に等しくできる。
【図面の簡単な説明】
【図１】  本発明の半導体制御装置をマッチドフィルタに適用した場合の全体概略構成図である。
【図２】  本発明の半導体制御装置を他の回路に適用した場合の全体概略構成を示す図である。
【図３】  本発明の第１の実施の形態における半導体制御装置の全体構成を示すブロック図である。
【図４】  同半導体制御装置に備えるサンプルホールド回路及びスイッチ開閉回路の内部構成を示す図である。
【図５】  同半導体制御装置の動作を示すタイミングチャート図である。
【図６】  本発明の第２の実施の形態の半導体制御装置の全体構成を示す図である。
【図７】  本発明の第３の実施の形態の半導体制御装置の全体構成を示す図である。
【図８】  本発明の第４の実施の形態の半導体制御装置の全体構成を示す図である。
【図９】  本発明の第５の実施の形態の半導体制御装置の全体構成を示す図である。
【図１０】  本発明の第６の実施の形態の半導体制御装置の全体構成を示す図である。
【図１１】  本発明の第７の実施の形態の半導体制御装置の全体構成を示す図である。
【図１２】  サンプルホールド回路を備えた従来の半導体制御装置の構成を示すブロック図である。
【図１３】  同半導体制御装置に備えるサンプルホールド回路の内部構成を示す回路図である。
【図１４】  同半導体制御装置の動作を示すタイミングチャート図である。
【図１５】  同半導体制御装置において信号の伝播遅延が生じた場合の動作のタイミングチャートを示す図である。
【符号の説明】
Ａ                        半導体制御装置
１、２、３                サンプルホールド回路
１ａ、２ａ、３ａ          容量
１ｂ、２ｂ、３ｂ          ＣＭＯＳスイッチ
Ｔｐ                      ＰＭＯＳトランジスタ
Ｔｎ                      ＮＭＯＳトランジスタ
５、６、７、８…ｍ        乗算器
９                        加算器
１１〜１４…ｐ            Ａ／Ｄ変換器
２０                      スイッチ制御回路
２１、２２、２３            スイッチ開閉回路
２５〜２７                  信号線
３０〜３２                  信号線
ＳＨ１〜ＳＨ３              スイッチ制御信号
４１                        第１のＮＡＮＤ回路
４２                        第２のＮＡＮＤ回路
４３                        第１のインバータ
４４                        第２のインバータ
４５                        第１のＮＯＲ回路
４６                        第２のＮＯＲ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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