(57)【特許請求の範囲】
【請求項１】
回路を構成する各論理素子を記述し、論理接続情報を構成する各論理素子の各端子の入出力属性を区別する情報と、前記各論理素子が順序回路素子なのか組み合わせ回路素子なのかを区別する情報と、前記順序回路素子の各端子がクロック制御端子なのか否かを区別する情報とを含む論理素子ライブラリ、
前記回路における前記論理素子の接続関係を記述した論理接続情報及び出力端子のうち出力信号の入力クロックに対する遅延時間が規定された１又は２以上の出力端子（以下、「特定出力端子」という。）を記述した出力端子リストを入力し、信号出力端子が何れかの前記特定出力端子に直接接続され且つクロック入力端子にクロックツリーの何れかの出力端子が接続された同期回路及び信号出力端子が何れかの前記特定出力端子に組み合わせ回路のみを介して接続され且つクロック入力端子に前記クロックツリーの何れかの出力端子が接続された同期回路を検出する検出手段と、
前記検出手段により検出された各同期回路のクロック入力端子をクロックツリーの出力ノードから切り離し、前記クロックツリーの出力ノードと論理的に等価で、伝播遅延時間が前記クロックツリー部分よりも小さくなる論理ノードに付け替えるために、前記論理接続情報を変換する変換手段と、を備えることを特徴とする論理接続情報変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロックツリーシンセシス（ＣＴＳ）を用いた半導体集積回路の設計に関する。
【０００２】
【従来の技術】
従来の技術について、図７のＣＴＳを用いた従来の回路図，図８のＣＴＳ回路の一般的な構成ブロック図，図９のＣＴＳとＰＬＬを併用した従来の回路図を用いて、その動作を説明する。
【０００３】
近年の同期回路設計では、クロックスキュー（クロック端子ＣＬＫから入力されたクロック信号が各順序回路素子ＦＦのクロック制御端子Ｃに到達するまでの時間的なずれ）を小さく抑える為に、ＣＴＳ手法を採用するのが一般的となっている（図７）。
【０００４】
ＣＴＳとは、ツリー状に直並列に接続された複数のバッファＢから構成され、ＣＩから入力されたクロック信号を同一論理で出力ノードＣＯから出力し（図８）、ＬＳＩ設計のレイアウト工程において、これらのバッファＢの配置位置、ならびに、それぞれのバッファＢ間の配線長、ならびに、それぞれのバッファＢから各順序回路素子ＦＦまでの配線長を微調整することにより、クロックスキューを小さく抑えるというものである。
【０００５】
ＣＴＳは、クロックスキューを小さく抑えられる長所がある一方で、クロック信号が複数段のバッファＢを通過する為、伝搬遅延時間が大きくなるという短所がある（図８）。
【０００６】
このＣＴＳ部分での伝搬遅延時間を抑える手段として、ＰＬＬを併用する方法がある（図９）。これは、ＣＴＳの出力信号をＰＬＬのリファレンス入力とすることで、各順序回路素子ＦＦに到達するクロック信号の位相をクロック端子ＣＬＫの出力ノードＣＬＫＯでのクロック信号の位相に合わせることができ、実質ＰＬＬおよびＣＴＳ部分での伝搬遅延時間を０に見せかけている。
【０００７】
【発明が解決しようとする課題】
図７に示す従来例の場合、ＣＴＳ部分での伝搬遅延時間が大きい為に、クロック端子ＣＬＫから入力されてくるクロック信号の変化がトリガーとなって出力レベルが変化する外部端子（以下、クロック同期出力端子と省略）については、クロック信号が変化してから出力レベルが変化するまでの時間（以下、出力遅延時間と省略）も大きくなってしまい、所望する規格に収めることが困難になるという欠点を生じる。
【０００８】
ＣＴＳ部分での伝搬遅延時間が大きい理由は、前述した通り、ＣＩから入力されたクロック信号がＣＴＳ内部で直並列に接続された複数段のバッファＢを通過してからＣＯに出力される為である（図８）。
【０００９】
図９に示すＣＴＳとＰＬＬを併用する場合、ＰＬＬおよびＣＴＳ部分での伝搬遅延時間を実質０に見せかけることができる為、クロック同期出力端子の出力遅延時間を所望する規格に収めることが容易にはなるが、ＰＬＬを挿入することで半導体集積回路のチップ面積が増大するという新たな欠点を生じるとともに、通常ＰＬＬでは最低動作周波数が決まっている為、クロック停止状態またはクロック動作直後においてクロック端子ＣＬＫに入力されるクロック信号と位相の合致したＰＬＬ出力を得ることはできず、その結果、半導体集積回路の内部状態を保証できなくなるという新たな欠点を生じる。
【００１０】
最近のパーソナルコンピュータで標準のローカルバスとして採用されているＰＣＩバスの規格などでは、最大出力遅延時間の規格が厳しい上、クロック停止状態およびクロック動作直後において内部状態を保証しなければならない為、上述した従来技術を使って設計を進めることが困難である。
【００１１】
本発明は、クロック停止状態およびクロック動作直後における半導体集積回路の内部状態を保証したまま、半導体集積回路のチップ面積を増大することなく、クロック同期出力端子の出力遅延時間を小さくすることを課題とする。
【００１２】
【課題を解決するための手段】
本発明は、ＣＴＳを用いた半導体集積回路の設計において、第１の論理接続情報と、論理接続情報を構成する各論理素子の各端子の入出力属性を区別する手段と各論理素子が順序回路素子なのか組合わせ回路素子なのかを区別する手段と各順序回路素子の各端子がクロック制御端子なのか否かを区別する手段とを兼ね備えた論理素子ライブラリと、半導体集積回路の任意の出力端子を記述した出力端子リストとを入力し、クロック制御端子がＣＴＳの出力ノードに接続される順序回路素子の中で出力端子リストに記述された出力端子と直接接続される第１の順序回路素子群と出力端子リストに記述された出力端子と組合わせ回路素子のみを介して接続される第２の順序回路素子群とを検出する特定順序回路素子検出手段と、その特定順序回路素子検出手段によって検出された第１および第２の順序回路素子群のクロック制御端子をＣＴＳの出力ノードから切り離しＣＴＳの出力ノードと論理的に等価で伝搬遅延時間がＣＴＳ部分よりも小さくなる論理ノードに付け替える機能を有するクロック信号付け替え手段とによって、第１の論理接続情報と等価論理で接続関係のみが異なる第２の論理接続情報に変換して出力することを特徴とする。
【００１３】
また、本発明は、前記論理接続情報変換装置において、各論理素子の伝搬遅延時間情報を併せ持った前記論理素子ライブラリと、ＣＴＳ部分で生じる伝搬遅延時間の値より小さい時間値が併記された前記出力端子リストとを入力し、ＣＴＳの出力ノードと論理的に等価で伝搬遅延時間がＣＴＳの出力ノードよりも出力端子リストに記述された時間値分だけ小さくなる論理ノードを設計する機能を有する論理設計手段と、前記特定順序回路素子検出手段によって検出された第１および第２の順序回路素子群のクロック制御端子をＣＴＳの出力ノードから切り離し、論理設計手段によって設計された論理ノードに付け替える機能を有するクロック信号付け替え手段とを有することを特徴としている。
【００１４】
また、本発明は、前記論理接続情報変換装置において、各論理素子の伝搬遅延時間情報を併せ持った前記論理素子ライブラリと、ＣＴＳ部分で生じる伝搬遅延時間の値より小さい時間値が併記された前記出力端子リストとを入力し、ＣＴＳの出力ノードと論理的に等価で伝搬遅延時間がＣＴＳの入力ノードよりも出力端子リストに記述された時間値分だけ大きくなる論理ノードを設計する機能を有する論理設計手段と、前記特定順序回路素子検出手段によって検出された第１および第２の順序回路素子群のクロック制御端子をＣＴＳの出力ノードから切り離し、論理設計手段によって設計された論理ノードに付け替える機能を有するクロック信号付け替え手段とを有することを特徴としている。
【００１５】
【発明の実施の形態】
本発明の実施形態について、図面を参照しながら説明する。
【００１６】
［第１の実施形態］
（本実施形態の構成）
本発明の第１の実施形態による論理接続情報変換装置について、図１の構成ブロック図を用いて、その構成を説明する。
【００１７】
図において、論理接続情報１，論理素子ライブラリ２，出力端子リスト３を入力して、特定の順序回路素子だけを検出して出力する特定順序回路素子検出手段４を有し、かつ、論理接続情報１，特定順序回路検出手段４の出力を入力して、特定の順序回路素子に対してのみクロック制御端子をＣＴＳの出力ノードから別の論理ノードに繋ぎ変えて、論理接続情報１と論理的に等価な論理接続情報６を出力するクロック信号付け替え手段５を有する。
【００１８】
（本実施形態の動作）
本発明の第１の実施形態による論理接続情報変換装置について、図１の構成ブロック図，図２の論理接続情報変換装置を適用後の論理接続情報に対応する回路図，図３の出力端子リスト例，図７の論理接続情報変換装置を適用前の論理接続情報に対応する回路図（ＣＴＳを用いた従来の回路図）を用いて、その動作を説明する。
【００１９】
図７のＣＴＳを用いた従来の回路図に対応する論理接続情報に対して、本発明の論理接続情報変換装置を適用した場合を例にとって説明する。
【００２０】
本発明の論理接続情報変換装置は、論理接続情報１，論理素子ライブラリ２，出力端子リスト３を入力して、論理接続情報６を出力するものである（図１）。
【００２１】
論理接続情報１は、ＣＴＳを用いた半導体集積回路の論理的な接続関係が記述されたファイルであり、ネットリストと呼ぶこともある。
【００２２】
論理素子ライブラリ２は、論理接続情報１を構成する各論理素子の各端子の入出力属性を区別する情報と、各論理素子が順序回路素子ＦＦなのか組合わせ回路素子（順序回路素子ＦＦ以外）なのかを区別する情報と、各順序回路素子ＦＦの各端子がクロック制御端子Ｃなのか否かを区別する情報とを有している。
【００２３】
出力端子リスト３には、当該半導体集積回路の出力端子の中で、出力遅延時間を小さく抑えたいクロック同期出力端子を予め記述しておく（図３）。ＯＵＴ１１,・・・,ＯＵＴ１ｍ，ＯＵＴ２１,・・・,ＯＵＴ２ｎが出力遅延時間を小さく抑えたいクロック同期出力端子である。
【００２４】
本発明の論理接続情報変換装置の中で、実際に、論理接続情報１，論理素子ライブラリ２，出力端子リスト３を入力するのは、特定順序回路素子検出手段４である（図１）。
【００２５】
特定順序回路素子検出手段４は、クロック制御端子ＣがＣＴＳの出力ノードＣＯに接続されているすべての順序回路素子ＦＦのうち、出力端子リスト３で指定された出力端子と直接接続されているものならびに組合わせ回路のみを介して接続されているものを検出して、その順序回路素子のインスタンス名（論理接続情報を構成する他の論理素子ライブラリと区別することのできる固有名称）を出力する。
【００２６】
特定順序回路素子検出手段４について、その検出方法を詳細に説明する。
【００２７】
論理接続情報１を構成する各論理素子の各端子における入出力属性が明記された論理素子ライブラリ２をもとに、出力端子リスト３で指定されたそれぞれのクロック同期出力端子（ＯＵＴ１１,・・・,ＯＵＴ１ｍ，ＯＵＴ２１,・・・,ＯＵＴ２ｎ）を始点として、出力→入力→出力→入力...というように論理素子の出力と入力を交互にトレースバックしていき、順序回路素子ＦＦを検出したらトレースバックを終了する。トレースバックの途中で分岐するパスが発生した場合は、すべてのパスに対してトレースバックを行う。検出された順序回路素子ＦＦのクロック制御端子ＣがＣＴＳの出力ノードＣＯに接続されている場合のみ、その順序回路素子ＦＦのインスタンス名を一時記憶媒体に保管していく。出力端子リスト３で指定されたすべてのクロック同期出力端子（ＯＵＴ１１,・・・,ＯＵＴ１ｍ，ＯＵＴ２１,・・・,ＯＵＴ２ｎ）に対してこの作用を繰り返した後、特定順序回路素子検出手段４は、一時記憶媒体に記憶されているすべてのインスタンス名の情報を出力する。
【００２８】
特定順序回路素子検出手段４の動作について、さらに、図７を用いて具体的に説明する。
【００２９】
順序回路素子群Ｓ１を構成する順序回路素子ＦＦについては、出力端子リスト３で指定されたクロック同期出力端子（ＯＵＴ１１,・・・,ＯＵＴ１ｍ）と直接接続されており、かつ、クロック制御端子ＣがＣＴＳの出力ノードＣＯに接続されている為、そのインスタンス名が一時記憶媒体に保管されることになる。また、順序回路素子群Ｓ２を構成する順序回路素子ＦＦについても、出力端子リスト３で指定されたクロック同期出力端子（ＯＵＴ２１,・・・,ＯＵＴ２ｎ）と組合せ回路素子群Ｌ１のみを介して接続されており、かつ、クロック制御端子ＣがＣＴＳの出力ノードＣＯに接続されている為、そのインスタンス名が一時記憶媒体に保管されることになる。それ以外の順序回路素子ＦＦについては、条件が満たされない為、如何なる作用も発生しない。このようにして、最終的に順序回路素子群Ｓ１および順序回路素子群Ｓ２を構成する順序回路素子ＦＦのインスタンス名のみが特定順序回路素子検出手段４の出力データとなる。
【００３０】
クロック信号付け替え手段５では、特定順序回路素子検出手段４の出力データ，ならびに論理接続情報１を入力し、特定順序回路素子検出手段４の出力データとして保管されている順序回路素子ＦＦに対して、クロック制御端子ＣをＣＴＳの出力ノードＣＯから入力ノードＣＩに付け替えて、本発明の論理接続情報変換装置の出力となる論理接続情報６を出力する（図１）。
【００３１】
論理接続情報６は、順序回路素子群Ｓ１および順序回路素子群Ｓ２を構成する順序回路素子ＦＦに対するクロック供給がＣＴＳの出力ノードＣＯから入力ノードＣＩに切り替わっただけで、論理接続情報１と論理的に等価である。図２に論理接続情報６に対応する回路図を示す。
【００３２】
この結果、出力端子リスト３で指定されたすべてのクロック同期出力端子（ＯＵＴ１１,・・・,ＯＵＴ１ｍ，ＯＵＴ２１,・・・,ＯＵＴ２ｎ）が、ＣＴＳ部分での伝搬遅延時間分だけ小さくなるという効果が得られる。
【００３３】
また、得られた論理接続情報６を、図１に示す論理接続情報１として、再度論理接続情報変換装置における動作を繰り返せば、更に信頼性の高いＣＴＳを得ることができる。
【００３４】
［第２の実施形態］
（本実施形態の構成）
本発明の第２の実施形態による論理接続情報変換装置について、図４の構成ブロック図を用いて、その構成を説明する。
【００３５】
論理接続情報１，論理素子ライブラリ２，出力端子リスト３を入力して、特定の順序回路素子だけを検出して出力する特定順序回路素子検出手段４を有し、かつ、論理素子ライブラリ２，出力端子リスト３を入力して、ＣＴＳの出力ノードと論理的に等価な論理ノードを設計して出力する論理設計手段７を有し、かつ、論理接続情報１，特定順序回路検出手段４の出力，論理設計手段７の出力を入力して、特定の順序回路素子に対してのみクロック制御端子をＣＴＳの出力ノードから論理設計手段７で設計した論理ノードに繋ぎ変えて、論理接続情報１と論理的に等価な論理接続情報６を出力するクロック信号付け替え手段５を有する。
【００３６】
（本実施形態の動作）
本発明の第２の実施形態による論理接続情報変換装置について、図４の構成ブロック図，図５の論理接続情報変換装置を適用後の論理接続情報に対応する回路図，図６の出力端子リスト例，図７の論理接続情報変換装置を適用前の論理接続情報に対応する回路図（ＣＴＳを用いた従来の回路図）を用いて、その動作を説明する。
【００３７】
図７のＣＴＳを用いた従来の回路図に対応する論理接続情報に対して、本発明の論理接続情報変換装置を適用した場合を例にとって説明する。
【００３８】
本発明の論理接続情報変換装置は、論理接続情報１，論理素子ライブラリ２，出力端子リスト３を入力して、論理接続情報６を出力するものである（図４）。
【００３９】
論理接続情報１は、第１の実施形態と同じく、ＣＴＳを用いた半導体集積回路の論理的な接続関係が記述されたファイルであり、ネットリストと呼ぶこともある。
【００４０】
論理素子ライブラリ２は、論理接続情報１を構成する各論理素子の各端子の入出力属性を区別する情報と、各論理素子が順序回路素子ＦＦなのか組合わせ回路素子（順序回路素子ＦＦ以外）なのかを区別する情報と、各順序回路素子ＦＦの各端子がクロック制御端子Ｃなのか否かを区別する情報と、各論理素子の伝搬遅延時間に関する情報を有している。
【００４１】
出力端子リスト３には、当該半導体集積回路の出力端子の中で、出力遅延時間を小さく抑えたいクロック同期出力端子と、小さく抑えたい時間値を予め記述しておく（図６）。図６は、図７のＣＴＳを用いた従来の回路図に比べて、クロック同期出力端子（ＯＵＴ１１,・・・,ＯＵＴ１ｍ）については１ns，クロック同期出力端子（ＯＵＴ２１,・・・,ＯＵＴ２ｎ）については２nsだけ、出力遅延間を小さく抑えたい場合の例である。出力端子リスト３（出力端子リスト例６）に記述する時間値は、図７のＣＴＳ部分における伝搬遅延時間よりも小さい値である。すなわち、本例ではＣＴＳ部分の伝搬遅延時間が２nsより大きいことが前提となる。
【００４２】
特定順序回路素子検出手段４が、論理接続情報１，論理素子ライブラリ２，出力端子リスト３を入力して、特定の順序回路素子ＦＦを検出後、そのインスタンス名の情報を出力する過程は、第１の実施形態と同じである（図４）。
【００４３】
論理設計手段７は、論理素子ライブラリ２に定義されている論理素子を用いて、ＣＴＳの出力ノードＣＯと論理的に等価で、伝搬遅延時間がＣＴＳの出力ノードよりも出力端子リスト３で指定された時間値だけ小さくなる論理ノードを設計して出力する。ＣＴＳ部分での伝搬遅延時間が５nsであると仮定した場合、図６に示した出力端子リストの例では、１nsと２nsという２つの時間値の記述があるので、それらに応じて伝搬遅延時間が４ns（＝５ns−１ns）となるような論理ノードＤ１Ｏと３ns（＝５ns−２ns）となるような論理ノードＤ２Ｏを設計して出力することになる（図５）。
【００４４】
クロック信号付け替え手段５では、論理設計手段７の出力データ，ならびに特定順序回路素子検出手段４の出力データ，ならびに論理接続情報１を入力し、特定順序回路素子検出手段４の出力データとして保管されている順序回路素子ＦＦに対して、クロック制御端子ＣをＣＴＳの出力ノードＣＯから論理設計手段７が設計した論理ノードＤ１Ｏおよび論理ノードＤ２Ｏに付け替えて、本発明の論理接続情報変換装置の出力となる論理接続情報６を出力する（図４）。
【００４５】
論理接続情報６は、順序回路素子群Ｓ１および順序回路素子群Ｓ２を構成する順序回路素子ＦＦに対するクロック供給がＣＴＳの出力ノードＣＯから論理設計手段７が設計した論理ノードＤ１Ｏまたは論理ノードＤ２Ｏに切り替わっただけで、論理接続情報１と論理的に等価である。図５に論理接続情報６に対応する回路図を示す。
【００４６】
図５において、論理設計手段７で設計した論理ノードＤ１Ｏは、ＣＴＳの入力ノードＣＩに入力されるクロック信号を４ns遅らせて出力する遅延素子Ｄ１の出力ノードとなっており、クロック信号付け替え手段５によって、順序回路素子群Ｓ１を構成する順序回路素子ＦＦのクロック制御端子Ｃは、ＣＴＳの出力ノードＣＯから論理ノードＤ１Ｏに繋ぎ変わっている。
【００４７】
また、論理設計手段７で設計した論理ノードＤ２Ｏは、ＣＴＳの入力ノードＣＩに入力されるクロック信号を３ns遅らせて出力する遅延素子Ｄ２の出力ノードとなっており、クロック信号付け替え手段５によって、順序回路素子群Ｓ２を構成する順序回路素子ＦＦのクロック制御端子Ｃは、ＣＴＳの出力ノードＣＯから論理ノードＤ２Ｏに繋ぎ変わっている。
【００４８】
この結果、出力端子リスト３で指定されたクロック同期出力端子（ＯＵＴ１１,・・・,ＯＵＴ１ｍ）については１ns（＝５ns−４ns），クロック同期出力端子（ＯＵＴ２１,・・・,ＯＵＴ２ｎ）については２ns（＝５ns−３ns）だけ、図７のＣＴＳを用いた従来の回路図よりも出力遅延時間を小さくできるという効果が得られる。
【００４９】
［第３の実施形態］
（本実施形態の構成）
本発明の第３の実施形態による論理接続情報変換装置は、図４に示す第２の実施形態と同じであり、重複する説明を省略する。
【００５０】
（本実施形態の動作）
本発明の第３の実施形態による論理接続情報変換装置について、第２の実施形態と同様、図４の構成ブロック図，図５の論理接続情報変換装置を適用後の論理接続情報に対応する回路図，図６の出力端子リスト例，図７の論理接続情報変換装置を適用前の論理接続情報に対応する回路図（ＣＴＳを用いた従来の回路図）を用いて、その動作を説明する。
【００５１】
図７のＣＴＳを用いた従来の回路図に対応する論理接続情報に対して、本発明の論理接続情報変換装置を適用した場合を例にとって説明する。
【００５２】
本発明の論理接続情報変換装置は、論理接続情報１，論理素子ライブラリ２，出力端子リスト３を入力して、論理接続情報６を出力するものである（図４）。
【００５３】
論理接続情報１，論理素子ライブラリ２については、実施形態２と同じである。
【００５４】
出力端子リスト３には、当該半導体集積回路の出力端子の中で、出力遅延時間を小さく抑えたいクロック同期出力端子と、図７のＣＴＳ部分での伝搬遅延時間より小さい時間値を予め記述しておく（図６）。記述する時間値は、ＣＴＳ部分での伝搬遅延時間から小さく抑えたい時間を引き算した値である。図６は、ＣＴＳ部分での伝搬遅延値が５nsの場合に、クロック同期出力端子（ＯＵＴ１１,・・・,ＯＵＴ１ｍ）については４ns（＝５ns−１ns），クロック同期出力端子（ＯＵＴ２１,・・・,ＯＵＴ２ｎ）については３ns（＝５ns−２ns）だけ、出力遅延間を小さく抑えたい場合の例である。出力端子リスト３（出力端子リスト例６）に記述する時間値は、ＣＴＳ部分における伝搬遅延時間よりも小さい値である。すなわち、本例ではＣＴＳ部分の伝搬遅延時間が２nsより大きいことが前提となる。
【００５５】
特定順序回路素子検出手段４が、論理接続情報１，論理素子ライブラリ２，出力端子リスト３を入力して、特定の順序回路素子ＦＦを検出後、そのインスタンス名の情報を出力する過程は、第１および第２の実施形態と同じである（図４）。
【００５６】
論理設計手段７は、論理素子ライブラリ２に定義されている論理素子を用いて、ＣＴＳの出力ノードＣＯと論理的に等価で、伝搬遅延時間がＣＴＳの入力ノードＣＩよりも出力端子リスト３で指定された時間値だけ大きくなる論理ノードを設計して出力する。図６に示した出力端子リストの例では、１nsと２nsという２つの時間値の記述があるので、それらに応じて伝搬遅延時間が１nsとなるような論理ノードＤ１Ｏと２nsとなるような論理ノードＤ２Ｏを設計して出力することになる（図５）。
【００５７】
クロック信号付け替え手段５が、論理設計手段７の出力データ，ならびに特定順序回路素子検出手段４の出力データ，ならびに論理接続情報１を入力して、特定の順序回路素子ＦＦのクロック制御端子Ｃを付け替えて、本発明の論理接続情報変換装置の出力となる論理接続情報６を出力する過程は第２の実施形態と同じである（図４）。
【００５８】
図５において、論理設計手段７で設計した論理ノードＤ１Ｏは、ＣＴＳの入力ノードＣＩに入力されるクロック信号を１ns遅らせて出力する遅延素子Ｄ１の出力ノードとなっており、クロック信号付け替え手段５によって、順序回路素子群Ｓ１を構成する順序回路素子ＦＦのクロック制御端子Ｃは、ＣＴＳの出力ノードＣＯから論理ノードＤ１Ｏに繋ぎ変わっている。
【００５９】
また、論理設計手段７で設計した論理ノードＤ２Ｏは、ＣＴＳの入力ノードＣＩに入力されるクロック信号を２ns遅らせて出力する遅延素子Ｄ２の出力ノードとなっており、クロック信号付け替え手段５によって、順序回路素子群Ｓ２を構成する順序回路素子ＦＦのクロック制御端子Ｃは、ＣＴＳの出力ノードＣＯから論理ノードＤ２Ｏに繋ぎ変わっている。
【００６０】
この結果、出力端子リスト３で指定されたクロック同期出力端子（ＯＵＴ１１,・・・,ＯＵＴ１ｍ）については４ns（＝５ns−１ns），クロック同期出力端子（ＯＵＴ２１,・・・,ＯＵＴ２ｎ）については３ns（＝５ns−２ns）だけ、図７のＣＴＳを用いた従来の回路図よりも出力遅延時間を小さくできるという効果が得られる。
【００６１】
【発明の効果】
本発明では、ＰＬＬのような最低周波数およびチップ面積に影響を及ぼす回路を追加することなく、特定の順序回路素子群に対してのみクロック信号の供給を早めた論理接続情報を提供することを特徴としている為、クロック停止状態およびクロック動作直後の内部状態を保証したまま、半導体集積回路のチップ面積を増大することなく、特定のクロック同期出力端子の出力遅延時間を小さくすることができる効果がある。
【００６２】
本発明は、ＰＣＩバス規格の様に、クロック停止状態およびクロック動作直後に内部状態を保証する必要があり、かつ、出力遅延時間の規格が厳しい一方で、最大周波数はそれほど高くないという半導体集積回路の設計において大変有効である。
【図面の簡単な説明】
【図１】本発明の第１の論理接続情報変換装置の構成ブロック図である。
【図２】本発明の第１の論理接続情報変換装置を適用後の論理接続情報に対応する回路図である。
【図３】本発明の第１の論理接続情報変換装置に入力する出力端子リストの例である。
【図４】本発明の第２，第３の論理接続情報変換装置の構成ブロック図である。
【図５】本発明の第２，第３の論理接続情報変換装置を適用後の論理接続情報に対応する回路図である。
【図６】本発明の第２，第３の論理接続情報変換装置に入力する出力端子リストの例である。
【図７】ＣＴＳを用いた従来の回路図であり、本発明の論理接続情報変換装置を適用前の論理接続情報に対応する回路図である。
【図８】ＣＴＳ回路の一般的な構成ブロック図である。
【図９】ＣＴＳとＰＬＬを併用した従来の回路図である。
【符号の説明】
１,６  論理接続情報
２  出力端子リスト
３  論理素子ライブラリ
４  特定順序回路素子検出手段
５  クロック信号付け替え手段
７  論理設計手段
８,９  出力端子リスト例
Ｌ１,Ｌ２,Ｌ３,Ｌ４  組合せ回路素子群
Ｓ１,Ｓ２  順序回路素子群
ＦＦ  順序回路素子
Ｄ１,Ｄ２  遅延素子
ＣＬＫ  クロック端子
ＣＴＳ  クロックツリーシンセシス
ＣＩ  ＣＴＳの入力ノード
ＣＯ  ＣＴＳの出力ノード
ＣＬＫＯ  ＣＬＫ端子の出力ノード
Ｄ１Ｏ,Ｄ２Ｏ  遅延素子の出力ノード
ＰＬＬ  ＰＬＬ回路
Ｂ  正転バッファ
ＯＵＴ１１,・・・,ＯＵＴ１ｍ，ＯＵＴ２１,・・・ＯＵＴ２ｎ，ＯＵＴ３１,・・・,ＯＵＴ３ｐ，ＯＵＴ４１,・・・,ＯＵＴ４ｑ，ＯＵＴ５１,・・・ＯＵＴ５ｒ  出力端子
【図１】
0003703333.tif 000002
【図２】
0003703333.tif 000003
【図３】
0003703333.tif 000004
【図４】
0003703333.tif 000005
【図５】
0003703333.tif 000006
【図６】
0003703333.tif 000007
【図７】
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【図８】
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【図９】
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