(57)【特許請求の範囲】
【請求項１】
各々一括消去可能な複数のメモリアレイブロックからなるバンクを複数有し、
任意の１つのバンクに対して第１の書き込みまたは消去コマンドを入力して書き込みまたは消去を行い、他のバンクに対して読み出しを行っている間に、第２の書き込みまたは消去コマンドを入力し、該第１の書き込みまたは消去動作が終了した後に、該第２の書き込みまたは消去を行う機能を有する不揮発性半導体記憶装置において、
いずれのバンクを選択するかを判定するバンク判定信号が入力され、バンク判定信号が変わったか否かを識別する識別手段と、
該バンク判定信号が入力されて該バンク判定信号を記憶し、該識別手段からの出力信号によって更新されるラッチ手段と、
該ラッチ手段からの出力信号が入力され、該信号によって選択バンクを切り替えるバンク切替制御手段と
を備えている不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置を制御する方法であって、
前記第１の書き込みまたは消去を実行中に、前記第２の書き込みまたは消去コマンドが入力されたときに、前記バンク判定信号を更新し、
前記識別手段により、該第１の書き込みまたは消去コマンド入力時のバンク判定信号と、該第２の書き込みまたは消去コマンド入力時のバンク判定信号とを比較して、
比較結果が一致した場合には、
該第１の書き込みまたは消去動作が終了した後に、書き込みまたは消去用電源電圧を内部発生させたまま、該第２の書き込みまたは消去を行い、
比較結果が不一致である場合には、
該第１の書き込みまたは消去動作が終了した後に、書き込みまたは消去用電源電圧の内部発生を止めて読み出し用電源電圧にした後、該識別手段からの出力信号により前記ラッチ手段を更新して、前記バンク切替制御手段からの出力信号によって、該第１の書き込みまたは消去動作を終了したバンクには読み出し用電源電圧線を接続し、該第２の書き込みまたは消去コマンドにより指定されるバンクに書き込みまたは消去用電源電圧線を接続し、その後、書き込みまたは消去用電源電圧を内部発生させて、該第２の書き込みまたは消去を行う不揮発性半導体記憶装置の制御方法。
【請求項３】
各々一括消去可能な複数のメモリアレイブロックからなるバンクを複数有し、
任意の１つのバンク内に含まれる１つのメモリアレイブロックのみ一括消去可能であり、かつ、１回のコマンド入力で全メモリアレイブロックを消去可能なフルチップイレース機能を有する不揮発性半導体記憶装置において、
内部で発生させたアドレスを格納する内部アドレスレジスタと、
外部から入力されたアドレスと、該内部アドレスレジスタからの出力信号が入力され、いずれのバンクを選択するかを判定するバンク判定信号を出力するマルチプレクサと、
いずれのバンクを選択するかを判定するバンク判定信号が入力され、バンク判定信号が変わったか否かを識別する識別手段と、
該バンク判定信号が入力されて該バンク判定信号を記憶し、該識別手段からの出力信号によって更新されるラッチ手段と、
該ラッチ手段からの出力信号が入力され、該信号によって選択バンクを切り替えるバンク切替制御手段と
を備えている不揮発性半導体記憶装置。
【請求項４】
請求項３に記載の不揮発性半導体記憶装置を制御する方法であって、
フルチップイレースコマンドが入力され、内部発生アドレスが初期化された後に、前記マルチプレクサから、内部発生アドレスを前記バンク判定信号として出力し、
前記バンク切替制御手段からの出力信号によって第１のバンクに消去用電源電圧線を接続した後、
消去用電源電圧を内部発生させ、内部発生アドレスを順次増加させて該第１のバンク内のメモリアレイブロックを順次消去し、
該第１のバンクの最後のメモリアレイブロックの消去が終わった後で、次の内部発生アドレスにより第２のバンクを指定して該バンク判定信号を更新し、
前記識別手段により、更新前のバンク判定信号と、更新後のバンク判定信号とを比較してバンクの変更を検出し、
消去用電源電圧の内部発生を止めて読み出し用電源電圧にした後、該識別手段からの出力信号により前記ラッチ手段を更新して、
該バンク切替制御手段からの出力信号によって、第１のバンクに読み出し用電源電圧線を接続し、第２のバンクには書き込み用電源電圧線を接続し、
その後、消去用電源電圧を内部発生させ、内部発生アドレスを順次増加させて第２のバンク内のメモリアレイブロックを順次消去するという制御を繰り返して行い、
最後のバンク内の最後のメモリアレイブロックまで順次消去を行う不揮発性半導体記憶装置の制御方法。
【請求項５】
前記第１の書き込みまたは消去コマンド入力時に入力されるアドレスを格納する第１アドレスレジスタと、
前記第２の書き込みまたは消去コマンド入力時に入力されるアドレスを格納する第２アドレスレジスタと
を備え、
前記ラッチ手段には、該第１アドレスレジスタまたは該第２アドレスレジスタから出力されるバンク判定信号が入力される請求項１に記載の不揮発性半導体記憶装置。
【請求項６】
請求項５に記載の不揮発性半導体記憶装置を制御する方法であって、
前記第１の書き込みまたは消去を実行中に、前記第２の書き込みまたは消去コマンドが入力されたときに、前記バンク判定信号を更新し、
前記識別手段により、前記第１アドレスレジスタから出力されるバンク判定信号と前記第２アドレスレジスタから出力されるバンク判定信号とを比較して、
比較結果が一致した場合には、
前記第１の書き込みまたは消去動作が終了した後に、書き込みまたは消去用電源電圧を内部発生させたまま、前記第２の書き込みまたは消去を行い、
比較結果が不一致である場合には、
該第１の書き込みまたは消去動作が終了した後に、書き込みまたは消去用電源電圧の内部発生を止めて読み出し用電源電圧にした後、該識別手段からの出力信号により前記ラッチ手段の更新して、前記バンク切替制御手段からの出力信号によって、該第１の書き込みまたは消去動作を終了したバンクには読み出し用電源電圧線を接続し、該第２の書き込みまたは消去コマンドにより指定されるバンクに書き込みまたは消去用電源電圧線を接続し、その後、書き込みまたは消去用電源電圧を内部発生させて、該第２の書き込みまたは消去を行う不揮発性半導体記憶装置の制御方法。
【請求項７】
内部状態を記憶するステータスレジスタをさらに備え、
前記識別手段により、前記第１の書き込みまたは消去コマンドにより指定されるバンクと、前記第２の書き込みまたは消去コマンドにより指定されるバンクとが変わったと識別された場合には、コマンド入力誤り情報として該ステータスレジスタに格納し、該情報を該ステータスレジスタから外部に出力する請求項１または請求項５に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置およびその制御方法に関し、複数のメモリアレイブロックが集まって構成されるバンクを複数備え、ある１つのバンクのメモリアレイに対して書き込みまたは消去を実行中に、別のバンクのメモリアレイを読み出すことが可能な不揮発性半導体記憶装置およびその制御方法に関する。
【０００２】
【従来の技術】
フラッシュＥＥＰＲＯＭ（ブロック一括消去型１チップフラッシュメモリ）は、データの書き換えや消去が可能であり、電源を与えなくてもデータが消失しない不揮発性という特徴を有し、データ保持用にバックアップ電源を必要としない。このため、フラッシュＥＥＰＲＯＭは、携帯情報通信機器を初めとして、広い分野で応用されている。
【０００３】
しかしながら、従来のフラッシュＥＥＰＲＯＭにおいては、あるメモリアレイブロックに書き込みまたは消去が行われているときに、それ以外のメモリアレイブロックに何等アクセスが行われない。通常、書き込みには数μｓ〜１０μｓ、消去には数１００ｍｓ〜１ｓ程度の長い時間を有する。このため、近年、マイクロプロセッサの高速化が進む中で、フラッシュＥＥＰＲＯＭのデータ書き込みまたは消去に要する時間が長いことが課題とされている。
【０００４】
このような課題を解決するために、あるメモリアレイブロックへの書き込みまたは消去が行われているときに、他のメモリアレイブロックからデータを読み出すことが可能な技術が、例えば特開平６−１８０９９９号公報、特開平７−２８１９５２号公報、特開平５−５４６８２号公報、特開平１０−１４４０８６号公報等に開示されている。
【０００５】
以下に、この従来技術について、特開平６−１８０９９９号公報を例として説明する。
【０００６】
図１３は従来の不揮発性半導体記憶装置の概略構成を示すブロック図である。この不揮発性半導体記憶装置は、複数のメモリアレイブロックからなるバンク１５および１６と、バンク１５および１６の各々に対してロウデコーダ３５および３６を介して書き込み用電源電圧を供給可能な電源電圧線１９と、消去用電源電圧を供給可能な電源電圧線２７と、読み出し用電源電圧を供給する電源電圧線２０とを備えている。各電源電圧線１９、２０および２７のうちのどの電源電圧線をバンク１５および１６に接続するかは、電源スイッチ１７および１８により切り替えられ、その切り替えはバンク切替制御部２１により制御される。
【０００７】
また、この不揮発性半導体記憶装置は、１つのアドレス線がバンク判定信号２３となり、そのバンク判定信号２３をラッチするラッチ回路２４と、ラッチ回路２４の動作を制御する書き込み消去コマンド識別部２５を備えている。例えば、アドレスがＡ０〜Ａ１６の１７ビットで表現される場合、そのうちのＡ１６をバンク判定信号２３とすることができる。そして、書き込み消去コマンド識別部２５に、書き込み消去制御電圧ＶＰＰが印加されているときに論理ハイ状態になるＶＰＰＨ信号とＷＥ（Ｗｒｉｔｅ  Ｅｎａｂｌｅ）バー信号が入力され、ＶＰＰＨ信号が論理ハイ状態であるときＷＥバー信号の立ち下がりエッジによってラッチ回路２４がバンク判定信号Ａ１６をラッチするように、信号２６が出力される。ラッチ回路２４に記憶したバンク判定信号は、信号２８としてバンク切替制御部２１に伝えられる。
【０００８】
さらに、この不揮発性半導体記憶装置は、出力バッファ３１と、どのバンクから読み出しデータを出力バッファ３１に伝達するかを切り替える出力マルチプレクサ３０と、マルチプレクサ３０の切り替えを制御するパス論理回路２９と、入力されたコマンドをデコードするコマンドデコーダ３２を備えている。
【０００９】
上記不揮発性半導体記憶装置においては、書き込みまたは消去コマンドと共に入力される書き込みまたは消去対象のアドレスのうち、例えばＡ１６をバンク判定信号２３として、バンク１５またはバンク１６のうちのどちらのバンクに対してコマンドが入力されたかを判定することができる。そのバンク判定信号２３は書き込みまたは消去コマンド識別部２５からの信号２６によって、ラッチ回路２４によりラッチされ、信号２８としてバンク切り替え制御部２１に伝えられる。
【００１０】
バンク切り替え制御部２１は電源スイッチ１７および１８を切り替えて、書き込みまたは消去を行うバンク（例えばバンク１５）に書き込み用電源電圧線１９または消去用電源電圧線２７を接続し、残ったバンク（例えばバンク１６）に読み出し用電源電圧線２０を接続する。
【００１１】
そして、書き込みまたは消去用電源電圧をそのバンク（例えばバンク１５）に与えて書き込みまたは消去を行う。このとき、残りのバンク（例えばバンク１６）に対してメモリアレイの読み出しを行うと、パス論理回路２９は読み出し側のバンク（例えばバンク１６）のデータが出力バッファ３１に伝達されるように出力マルチプレクサ３０を切り替え、メモリアレイのデータが読み出される。
【００１２】
【発明が解決しようとする課題】
不揮発性半導体記憶装置に対する書き込みまたは消去は、外部のＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）から書き込みまたは消去コマンドを与えて行う。
【００１３】
しかし、上述した従来の不揮発性半導体記憶装置では、書き込みまたは消去コマンドが１回与えられると、ＣＰＵによりその書き込みまたは消去が終了したか否かをモニターし、書き込みまたは消去が終了したのを確認してから次の書き込みまたは消去コマンドを入力することになる。このため、大量のデータを書き込んだり、多数のメモリアレイブロックを消去するときに、それらの処理を早く完了させるためには、ＣＰＵが頻繁に各書き込みまたは消去の実行状況をチェックして、完了したら次の書き込みまたは消去コマンドを発行する必要がある。その結果、ＣＰＵが他のタスクを行う時間は、制約を受けることになる。
【００１４】
この問題を少しでも解消するために、書き込みまたは消去コマンドをいくつかまとめて不揮発性半導体記憶装置に与える方法が考えられる。例えば、第１の書き込みを実行中に次の書き込みコマンドが発行された場合に、不揮発性半導体記憶装置がその第２の書き込みコマンドを受け付けてチップ内部で待機させておき、実行中の第１の書き込みが終了した時点で第２の書き込みを実行することが考えられる。
【００１５】
しかし、上記従来の不揮発性半導体記憶装置に対して、第１の書き込みまたは消去実行中に、第２の書き込みコマンドを受け付けてチップ内部で待機させておき、第１の書き込みが終了した時点で第２の書き込みを実行する機能を追加しようとすると、正常な書き込みまたは消去を行うことができない。上記従来の不揮発性半導体記憶装置では、第２の書き込みまたは消去コマンドが、第１の書き込みまたは消去が行われているバンクと異なるバンクに対するものであった場合には、第２の書き込みまたは消去コマンドが入力された時点でバンクが切り替わる。そして、現在書き込みまたは消去中のバンクに与えていた書き込みまたは消去用電源電圧が、メモリ（アレイ）ブロック読み出し用電源電圧に切り替わる。このため、第１の書き込みまたは消去動作が中断されて、正常な書き込みまたは消去を行うことができなくなる。
【００１６】
また、上記従来の不揮発性半導体記憶装置では、このような第２の書き込みまたは消去コマンドを取り込む機能を追加しない場合であっても、正常な書き込みまたは消去を行うことができないことがある。上記従来の不揮発性半導体記憶装置では、書き込み消去中に誤ってＷＥバー信号が立ち下げられ、かつ、そのときのアドレスが書き込み消去中のバンクのアドレスと異なる場合、バンクが切り替わる。そして、現在書き込みまたは消去中のバンクに与えていた書き込みまたは消去用電源電圧が、メモリ（アレイ）ブロック読み出し用電源電圧に切り替わる。このため、書き込みまたは消去動作が中断されて、正常な書き込みまたは消去を行うことができなくなる。
【００１７】
さらに、不揮発性半導体記憶装置において、例えば工場出荷前等に全てのメモリアレイブロックを消去したいときに、１回のコマンド発行でチップ内部の全てのメモリアレイブロックを消去することができれば、その消去に必要な時間を短くすることができる。メモリアレイブロック毎に消去コマンドを発行しようとすると、上述したように消去状況をチェックして消去完了を確認した時点で次の消去コマンドを発行することになる。そして、その都度、チップ内部での消去用内部電源電圧の昇圧や降圧を行う時間が必要になるため、全体的な消去時間が長くなるからである。
【００１８】
しかしながら、上記従来の不揮発性半導体記憶装置に対して、１回のコマンド発行によりチップ内部の全てのメモリアレイブロックを消去可能なコマンド（以下、フルチップイレースコマンドと称する）機能を追加しようとしても、実現が困難である。上記不揮発性半導体記憶装置では、消去コマンドと共に入力され、消去対象となるメモリアレイブロックを含むアドレスピンに与えられているアドレスがバンク判定信号となる。このため、そのアドレスを含むバンクにしか消去用電源電圧が与えられないからである。
【００１９】
本発明は、このような従来技術の課題を解決すべくなされたものであり、書き込みまたは消去中に異なるバンクからデータを読み出すことが可能で、かつ、書き込みまたは消去実行中に次の書き込みまたは消去コマンドをチップ内に待機させる機能を有する不揮発性半導体記憶装置において、書き込みまたは消去中に発行された次の書き込みまたは消去コマンドが、書き込みまたは消去動作を実行中のバンクとは異なるバンクに対するものであっても、正常な書き込みまたは消去を行うことが可能な不揮発性半導体記憶装置を提供することを目的とする。また、本発明は、同時に複数のバンクに消去用の電源電圧が与えられない構造の不揮発性半導体記憶装置において、１回のコマンド入力で全てのメモリアレイブロックを消去可能な不揮発性半導体記憶装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、各々一括消去可能な複数のメモリアレイブロックからなるバンクを複数有し、任意の１つのバンクに対して第１の書き込みまたは消去コマンドを入力して書き込みまたは消去を行い、他のバンクに対して読み出しを行っている間に、第２の書き込みまたは消去コマンドを入力し、該第１の書き込みまたは消去動作が終了した後に、該第２の書き込みまたは消去を行う機能を有する不揮発性半導体記憶装置において、いずれのバンクを選択するかを判定するバンク判定信号が入力され、バンク判定信号が変わったか否かを識別する識別手段と、該バンク判定信号が入力されて該バンク判定信号を記憶し、該識別手段からの出力信号によって更新されるラッチ手段と、該ラッチ手段からの出力信号が入力され、該信号によって選択バンクを切り替えるバンク切替制御手段とを備えており、そのことにより上記目的が達成される。
【００２１】
本発明の不揮発性半導体記憶装置の制御方法は、本発明の不揮発性半導体記憶装置を制御する方法であって、前記第１の書き込みまたは消去を実行中に、前記第２の書き込みまたは消去コマンドが入力されたときに、前記バンク判定信号を更新し、前記識別手段により、該第１の書き込みまたは消去コマンド入力時のバンク判定信号と、該第２の書き込みまたは消去コマンド入力時のバンク判定信号とを比較して、比較結果が一致した場合には、該第１の書き込みまたは消去動作が終了した後に、書き込みまたは消去用電源電圧を内部発生させたまま、該第２の書き込みまたは消去を行い、比較結果が不一致である場合には、該第１の書き込みまたは消去動作が終了した後に、書き込みまたは消去用電源電圧の内部発生を止めて読み出し用電源電圧にした後、該識別手段からの出力信号により前記ラッチ手段を更新して、前記バンク切替制御手段からの出力信号によって、該第１の書き込みまたは消去動作を終了したバンクには読み出し用電源電圧線を接続し、該第２の書き込みまたは消去コマンドにより指定されるバンクに書き込みまたは消去用電源電圧線を接続し、その後、書き込みまたは消去用電源電圧を内部発生させて、該第２の書き込みまたは消去を行い、そのことにより上記目的が達成される。
【００２２】
本発明の不揮発性半導体記憶装置は、各々一括消去可能な複数のメモリアレイブロックからなるバンクを複数有し、任意の１つのバンク内に含まれる１つのメモリアレイブロックのみ一括消去可能であり、かつ、１回のコマンド入力で全メモリアレイブロックを消去可能なフルチップイレース機能を有する不揮発性半導体記憶装置において、内部で発生させたアドレスを格納する内部アドレスレジスタと、外部から入力されたアドレスと、該内部アドレスレジスタからの出力信号が入力され、いずれのバンクを選択するかを判定するバンク判定信号を出力するマルチプレクサと、いずれのバンクを選択するかを判定するバンク判定信号が入力され、バンク判定信号が変わったか否かを識別する識別手段と、該バンク判定信号が入力されて該バンク判定信号を記憶し、該識別手段からの出力信号によって更新されるラッチ手段と、該ラッチ手段からの出力信号が入力され、該信号によって選択バンクを切り替えるバンク切替制御手段とを備えており、そのことにより上記目的が達成される。
【００２３】
本発明の不揮発性半導体記憶装置の制御方法は、本発明の不揮発性半導体記憶装置を制御する方法であって、フルチップイレースコマンドが入力され、内部発生アドレスが初期化された後に、前記マルチプレクサから、内部発生アドレスを前記バンク判定信号として出力し、前記バンク切替制御手段からの出力信号によって第１のバンクに消去用電源電圧線を接続した後、消去用電源電圧を内部発生させ、内部発生アドレスを順次増加させて該第１のバンク内のメモリアレイブロックを順次消去し、該第１のバンクの最後のメモリアレイブロックの消去が終わった後で、次の内部発生アドレスにより第２のバンクを指定して該バンク判定信号を更新し、
前記識別手段により、更新前のバンク判定信号と、更新後のバンク判定信号とを比較してバンクの変更を検出し、消去用電源電圧の内部発生を止めて読み出し用電源電圧にした後、該識別手段からの出力信号により前記ラッチ手段を更新して、該バンク切替制御手段からの出力信号によって、第１のバンクに読み出し用電源電圧線を接続し、第２のバンクには書き込み用電源電圧線を接続し、その後、消去用電源電圧を内部発生させ、内部発生アドレスを順次増加させて第２のバンク内のメモリアレイブロックを順次消去するという制御を繰り返して行い、最後のバンク内の最後のメモリアレイブロックまで順次消去を行い、そのことにより上記目的が達成される。
【００２４】
本発明の不揮発性半導体記憶装置は、前記第１の書き込みまたは消去コマンド入力時に入力されるアドレスを格納する第１アドレスレジスタと、前記第２の書き込みまたは消去コマンド入力時に入力されるアドレスを格納する第２アドレスレジスタとを備え、前記ラッチ手段には、該第１アドレスレジスタまたは該第２アドレスレジスタから出力されるバンク判定信号が入力される構成としてもよい。
【００２５】
本発明の不揮発性半導体記憶装置の制御方法は、本発明の不揮発性半導体記憶装置を制御する方法であって、前記第１の書き込みまたは消去を実行中に、前記第２の書き込みまたは消去コマンドが入力されたときに、前記バンク判定信号を更新し、前記識別手段により、前記第１アドレスレジスタから出力されるバンク判定信号と前記第２アドレスレジスタから出力されるバンク判定信号とを比較して、比較結果が一致した場合には、前記第１の書き込みまたは消去動作が終了した後に、書き込みまたは消去用電源電圧を内部発生させたまま、前記第２の書き込みまたは消去を行い、比較結果が不一致である場合には、該第１の書き込みまたは消去動作が終了した後に、書き込みまたは消去用電源電圧の内部発生を止めて読み出し用電源電圧にした後、該識別手段からの出力信号により前記ラッチ手段の更新して、前記バンク切替制御手段からの出力信号によって、該第１の書き込みまたは消去動作を終了したバンクには読み出し用電源電圧線を接続し、該第２の書き込みまたは消去コマンドにより指定されるバンクに書き込みまたは消去用電源電圧線を接続し、その後、書き込みまたは消去用電源電圧を内部発生させて、該第２の書き込みまたは消去を行い、そのことにより上記目的が達成される。
【００２６】
本発明の不揮発性半導体記憶装置は、内部状態を記憶するステータスレジスタをさらに備え、前記識別手段により、前記第１の書き込みまたは消去コマンドにより指定されるバンクと、前記第２の書き込みまたは消去コマンドにより指定されるバンクとが変わったと識別された場合には、コマンド入力誤り情報として該ステータスレジスタに格納し、該情報を該ステータスレジスタから外部に出力する構成としてもよい。
【００２７】
以下、本発明の作用について説明する。
【００２８】
本発明にあっては、後述する実施形態１に示すように、書き込みまたは消去を実行中に、次の書き込みまたは消去コマンドが入力されたときに、書き込みまたは消去を実行中のバンクと、次に書き込みまたは消去が行われるバンクとが同じであるか否かを識別手段により識別する。この識別のためには、書き込みまたは消去電源電圧をどのバンクに与えるかを決定するバンク判定信号を用いる。
【００２９】
書き込みまたは消去を実行中のバンクと、次の書き込みまたは消去が行われるバンクとが同じである場合には、電源スイッチを切り替える必要が無いので、実行中の書き込みまたは消去動作が終了した後に、書き込みまたは消去用電源電圧を内部発生させたまま、次の書き込みまたは消去を行う。
【００３０】
両者が異なるバンクである場合には、実行中の書き込みまたは消去動作が終了した後に、書き込みまたは消去用電源電圧の内部発生を止めて読み出し用電源電圧にする。そして、識別手段からの出力信号によりバンク判定信号を記憶するラッチ手段を更新して、バンク切替制御手段により電源スイッチを切り替える。電源スイッチが切り替わると、書き込みまたは消去動作を終了したバンクには読み出し用電源電圧線が接続され、次の書き込みまたは消去コマンドにより指定されるバンクに書き込みまたは消去用電源電圧線が接続される。その後、書き込みまたは消去用電源電圧を内部発生させて、次の書き込みまたは消去を行う。
【００３１】
上記構成によれば、書き込みまたは消去中に発行された次の書き込みまたは消去コマンドが、書き込みまたは消去動作を実行中のバンクとは異なるバンクに対するものであっても、正常な書き込みまたは消去を行うことが可能である。
【００３２】
また、本発明にあっては、後述する実施形態２に示すように、フルチップイレースコマンドが入力されると内部発生アドレスが初期化され、マルチプレクサから内部発生アドレスをバンク判定信号として出力する。そして、バンク切替制御手段からの出力信号によって第１のバンクに消去用電源電圧線を接続した後、消去用電源電圧を内部発生させ、内部発生アドレスを順次増加させて第１のバンク内のメモリアレイブロックを順次消去する。
【００３３】
第１のバンクの最後のメモリアレイブロックの消去が終わると、バンクの切り替えが必要になるので、次の内部発生アドレスにより第２のバンクを指定してバンク判定信号を更新する。
【００３４】
そして、識別手段により、更新前のバンク判定信号と、更新後のバンク判定信号とを比較してバンクの変更を検出し、消去用電源電圧の内部発生を止めて読み出し用電源電圧にする。その後、識別手段からの出力信号によりバンク判定信号を記憶するラッチ手段を更新して、バンク切替制御手段により電源スイッチを切り替える。電源スイッチが切り替わると、第１のバンクに読み出し用電源電圧線が接続され、第２のバンクには書き込み用電源電圧線が接続される。その後、消去用電源電圧を内部発生させ、内部発生アドレスを順次増加させて第２のバンク内のメモリアレイブロックを順次消去する。
【００３５】
第２のバンクの最後のメモリアレイブロックの消去が終わると、バンクの切り替えが必要になるので、次の内部発生アドレスにより第３のバンクを指定してバンク判定信号を更新する。このような制御を繰り返して、最後のバンク内の最後のメモリアレイブロックまで順次消去を行う。
【００３６】
上記構成によれば、同時に複数のバンクに消去用電源電圧が与えられない構造であっても、１回のコマンド入力で全てのメモリアレイブロックを消去可能である。
【００３７】
また、本発明にあっては、後述する実施形態３に示すように、書き込みまたは消去を実行中に、次の書き込みまたは消去コマンドが入力されたときに、バンク判定信号を更新し、識別手段により、第１アドレスレジスタから出力されるバンク判定信号と第２アドレスレジスタから出力されるバンク判定信号とを比較する。
【００３８】
上記構成によれば、アドレスレジスタの数を増やすことにより、連続して入力され、処理可能な書き込みまたは消去コマンドの数を増やすことが可能である。
【００３９】
さらに、本発明にあっては、後述する実施形態４に示すように、識別手段によって、書き込みまたは消去を実行中のバンクと、次の書き込みまたは消去コマンドにより指定されるバンクとが変わったと識別された場合に、コマンド入力誤り情報としてステータスレジスタに格納し、その情報をステータスレジスタから外部に出力する。
【００４０】
上記構成によれば、書き込みまたは消去を実行中に異なるバンクへの書き込みまたは消去コマンドが発行されるのを禁止するような仕様である場合に、誤って異なるバンクへの書き込みまたは消去コマンドを発行しても、電源切り替えを行わずに、入力コマンドが誤っていることを外部に知らせることができる。
【００４１】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照しながら説明する。
【００４２】
（実施形態１）
本実施形態では、書き込みまたは消去コマンドを連続して入力することができる不揮発性半導体記憶装置およびその制御方法について説明する。
【００４３】
図１は実施形態１の不揮発性半導体記憶装置の概略構成を示すブロック図である。
【００４４】
この不揮発性半導体記憶装置は、複数のメモリアレイブロックからなるバンク１および２と、バンク１および２の各々に対してロウデコーダ１３５および１３６を介して書き込み用電源電圧を供給可能な電源電圧線５と、消去用電源電圧を供給可能な電源電圧線８と、読み出し用電源電圧を供給する電源電圧線６とを備えている。電源電圧線５、６および８のうちのどの電源電圧線をバンク１、２に接続するかは、電源スイッチ３および４により切り替えられ、その切り替えはバンク切替制御部７により制御される。
【００４５】
また、この不揮発性半導体記憶装置は、バンク判定信号１０をラッチするラッチ回路１１と、バンク判定信号が変わったか否かの識別部１２を備えている。この識別部１２は、後述する自動書き込み消去制御器１０４の一部である。識別部１２は、書き込みまたは消去コマンドが入力されたときにバンク判定信号を記憶しておき、次のバンク判定信号と比較して、バンク判定信号が変わったか否かを識別する。この識別結果により、ラッチ回路１１の内容を新たなバンク判定信号に更新する信号１３が出力される。ラッチ回路１１に記憶したバンク判定信号は、信号１４としてバンク切替制御部７に伝えられる。
【００４６】
さらに、この不揮発性半導体記憶装置は、出力バッファ１０２と、どのバンクから読み出しデータを出力バッファ１０２に伝達するかを切り替える出力マルチプレクサ１０１と、マルチプレクサ１０１の切り替えを制御するパス論理回路１００と、入力されたコマンドをデコードするコマンドデコーダ１０３を備えている。
【００４７】
上記バンク判定信号１０としては、例えば、アドレスがＡ０〜Ａ１６の１７ビットで表現され、図２に示すように、チップ内に同じ容量のバンク１とバンク２とが２つ存在する場合、そのうちのＡ１６を用いることができる。これにより、例えば、同時にアクセス可能なデータのビット数（ワード長）が１６ビットの場合、図２の構成では、６４ｋワード×１６ビットサイズのバンク１およびバンク２の２つのバンクを判定することができる。
【００４８】
または、図３に示すように、例えばＡ１６＝１、かつ、Ａ１５＝１の領域を１つのバンクとし、残りの領域をもう１つのバンクとする等、バンクの容量が異なる構成も可能であり、さらに、図４に示すように、例えばＡ１６＝０、かつ、Ａ１５＝０の領域を１つのバンクとし、Ａ１６＝０、かつ、Ａ１５＝１の領域を１つのバンクとし、Ａ１６＝１、かつ、Ａ１５＝０の領域を１つのバンクとし、Ａ１６＝１、かつ、Ａ１５＝１の領域を１つのバンクとする等、４つのバンクを有する構成も可能である。図３の構成では、６４ｋワード×１６ビット＋３２ｋワード×１６ビットサイズのバンク１と、３２ｋワード×１６ビットサイズのバンク２とを判定することができる。同様に、図４の構成では３２ｋワード×１６ビットサイズのバンクＡ〜バンクＤの４つのバンクを判定することができる。
【００４９】
これらの場合のバンク判定信号１０は、例えば数本のアドレスビットをデコードするバンクデコーダ（図示せず）から出力させることができる。例えば図３の構成では、バンク判定信号を作成するためのバンクデコーダとして、例えば図５に示すように、Ａ１６とＡ１５の２本のアドレスビットをデコードする回路を用いることができる。
【００５０】
また、図４の構成では、バンク判定信号を作成するために、例えば図６に示すように、バンクデコーダとラッチ回路１１とから構成される回路を用いることができる。図６に示した回路は、Ａ１６とＡ１５の２本のアドレスビットの組み合わせによって、４ビットのバンク判定信号１０ａ、１０ｂ、１０ｃ、１０ｄを出力し、そのうちの１つのバンク判定信号だけが論理ハイ状態になる。そして、このバンク判定信号をラッチするラッチ回路１１からの４ビットの出力も、１つだけが論理ハイ状態になる。例えば１４ａ、１４ｂ、１４ｃ、１４ｄの各信号のうち、１４だけが論理ハイ状態であれば、バンク切り替え制御部７はＡ１６かつＡ１５＝１のバンクに書き込みまたは消去用電源電圧線５を接続し、それ以外のバンクには読み出し用電源電圧線６を接続する。
【００５１】
次に、本実施形態の不揮発性半導体記憶装置の制御方法について、図７を参照しながら説明する。ここでは、図２に示したバンク構成について説明を行うが、図３および図４に示した構成についても、上述したようなバンク判定信号により同様に制御することができる。
【００５２】
上記不揮発性半導体記憶装置においては、書き込みまたは消去コマンドと共に入力される書き込みまたは消去対象のアドレスのうち、１つのアドレスビット（例えばＡ１６）をバンク判定信号１０として、バンク１またはバンク２のうちのどちらのバンクに対してコマンドが入力されたかを判定することができる。そのバンク判定信号１０はラッチ回路２４によりラッチされ、信号１４としてバンク切り替え制御部７に伝えられる。
【００５３】
バンク切り替え制御部７は書き込みまたは消去を行うバンク（例えばバンク１）側の電源スイッチ（例えば電源スイッチ３）を切り替えて、選択されたバンク（例えばバンク１）に書き込み用電源電圧線５または消去用電源電圧線８を接続する。また、残ったバンク（例えばバンク２）は、電源スイッチ（例えば電源スイッチ４）を読み出し用電源電圧線６を接続する。
【００５４】
その後、内部発生電圧器（図示せず）等により書き込みまたは消去用電源電圧を内部発生させて（ステップＳ１１）、そのバンク（例えばバンク１）に書き込みまたは消去を行う（ステップＳ１２）。この書き込みまたは消去動作の実施中に、次の書き込みまたは消去コマンドが入力されると、そのアドレスによってバンク判定信号１０が更新される。
【００５５】
本実施形態では、第２の書き込みまたは消去コマンド入力時（ステップＳ１３）には、ラッチ回路１１をすぐに更新せずに、バンク判定信号が変わったか否かを識別する識別部１２にそのバンク判定信号を取り込む。そして、第１の書き込みまたは消去コマンドが入力されたときのバンク判定信号と比較する（ステップＳ１４）。なお、識別部１２に入力されているＰＲＯＧおよびＥＲＡＳ信号はコマンドデコーダからの出力信号であり、書き込みコマンド時はＰＲＯＧが、消去コマンド時はＥＲＡＳが論理Ｈｉｇｈ状態になる。
【００５６】
その結果、バンク判定信号が変わっていない場合には、第１のコマンドによる書き込みまたは消去動作が完了した後に、書き込みまたは消去用電源電圧を内部発生させたまま、次の書き込みまたは消去を行う（ステップＳ１１に戻る）。
【００５７】
一方、バンク判定信号が変わった場合には、第１のコマンドによる書き込みまたは消去動作が完了した後に、書き込みまたは消去用電源電圧の内部発生を止めて、読み出し用電源電圧にする（ステップＳ１５）。ここで、読み出し電源電圧にするのは、電源スイッチ切り替え時のノイズ発生を抑えるためである。その後、信号１３によってラッチ回路１１を更新し、バンク切り替え制御部７の出力を替えて、第２のコマンドにより選択されたバンクに書き込み用電源電圧線５または消去用電源電圧線８を接続する。また、第１のコマンドにより選択されたバンクに読み出し用電源電圧線６を接続する（ステップＳ１６）。そして、書き込みまたは消去用電源電圧を内部発生させて、第２のコマンドにより選択したバンクに書き込みまたは消去用電源電圧を供給し、書き込みまたは消去を実行する（ステップＳ１１に戻る）。
【００５８】
次に連続する書き込みまたは消去コマンドが無い場合には、書き込みまたは消去用電源電圧を止める（ステップＳ１７）。
【００５９】
本実施形態において、上記バンク判定信号が変わったか否かを識別する識別部１２は、例えば自動書き込み消去制御器１０４に識別機能を持たせることで実現することができる。自動書き込み消去制御器１０４には、書き込みパルスや消去パルスの印加、および書き込み検査や消去検査のためのアルゴリズムが記憶されており、そのアルゴリズムに従って、書き込みや消去の制御を行う。
【００６０】
この自動書き込み消去制御器１０４のアルゴリズムに、
（１）第１の書き込みまたは消去終了時に、第２の書き込みまたは消去が行われるバンク（バンク判定信号）と、第１の書き込みまたは消去が行われたバンク（バンク判定信号）とを比較し、
（２）一致する場合には、バンクが変わっていないので、書き込みまたは消去用電源電圧内部発生させたままにして、電源スイッチも切り替えず、
（３）不一致の場合には、書き込みまたは消去用電源電圧の内部発生を止め、信号１３を制御してラッチ回路１１を更新することにより、バンク切替制御部７によって電源スイッチを切り替え、
（４）その後、再び書き込みまたは消去用電源電圧を内部発生させる
というアルゴリズムを追加することにより、上記識別機能を実現することができる。
【００６１】
（実施形態２）
本実施形態では、複数のバンクに対してフルチップイレースを実現することができる不揮発性半導体記憶装置およびその制御方法について説明する。
【００６２】
図８は実施形態２の不揮発性半導体記憶装置の要部を示すブロック図である。
【００６３】
この不揮発性半導体記憶装置は、図１に示したバンク判定信号１０を外部から入力したアドレスから作るか、または自動書き込み消去制御器１０４が内部発生させたアドレスから作るかを切り替えるマルチプレクサ１０５と、自動書き込み消去制御器１０４が内部発生させたアドレスを記憶させる内部発生アドレスレジスタ１０６とを備えている。それ以外は、図１に示した実施形態１の不揮発性半導体記憶装置と同様の構成とすることができる。
【００６４】
次に、本実施形態の不揮発性半導体記憶装置の制御方法について、図９を参照しながら説明する。
【００６５】
上記不揮発性半導体記憶装置に対してフルチップイレースコマンドが入力されると、自動書き込み消去制御器１０４は、内部発生アドレスを初期化する（ステップＳ２１）。例えば、初期値は０とし、メモリアレイの最初のブロックを示すアドレスとする。そして、自動書き込み消去制御器１０４により、マルチプレクサ１０５が内部発生アドレスをバンク判定信号１０として伝えるように切り替える。このバンク判定信号１０（例えばバンク１を示す）をラッチ回路１１に取り込み、バンク切替制御部７により、第１のバンク（例えばバンク１）を最初に消去用電源電圧線８に接続する（ステップＳ２２）。その後、消去用電源電圧を内部発生させ（ステップＳ２３）、第１のバンク（バンク１）内のあるメモリアレイブロック（選択ブロック）のデータを消去する（ステップＳ２４）。
【００６６】
次に、ブロックアドレスを１つ進め（ステップＳ２５）、チップ内の全てのメモリアレイブロックの消去が終了したか否かを識別する（ステップＳ２６）。チップ内の全てのメモリアレイブロックが消去されていない場合には、次に消去されるバンクが今回消去が完了したバンクと一致するか否か、すなわち、バンク判定信号が変わったか否かを識別する（ステップＳ２７）。バンク判定信号が変わっていない場合には、消去用電源電圧を内部発生させたまま、次の選択ブロックの消去を行う（ステップＳ２４に戻る）。これを繰り返して、内部発生アドレスを順次増加させ、第１のバンク（バンク１）の最後のメモリアレイブロックの消去が終わると、次の内部発生アドレスは第２のバンク（バンク２）を示す。
【００６７】
このとき、バンク判定信号１０は変化するが、ラッチ回路１１をすぐには更新せず、バンク判定信号が変わったか否かを識別する識別部１２にそのバンク判定信号を取り込む。そして、１つ前のメモリアレイブロック消去時のバンク判定信号と比較し（ステップＳ２７）、バンクが変わったことを検出すると、消去用電源電圧の内部発生を止めて読み出し用電源電圧にする（ステップＳ２８）。そして、信号１３によってラッチ回路１１を更新し（ステップＳ２９）、バンク切り替え制御部７により電源スイッチ３および４を切り替えて、バンク１に読み出し用電源電圧線６を接続し、バンク２には消去用電源電圧線８を接続する。その後、消去用電源電圧を内部発生させて（ステップＳ２３に戻る）、第２のバンク（バンク２）内のメモリアレイブロックを順次消去する。このような制御を繰り返して、最後のバンク内の最後のメモリアレイブロックまで順次消去を行い、全てのブロックの消去が終了すれば、消去用電源電圧の発生を止めて読み出し用電源電圧に戻す（ステップＳ３０）。
【００６８】
（実施形態３）
本実施形態では、書き込みまたはコマンド入力時に入力されるアドレスを格納するアドレスレジスタを設けた不揮発性半導体記憶装置およびその制御方法について説明する。なお、ここでは、説明の簡略化のために、アドレスレジスタの数が２つの場合について説明するが、レジスタの数を増やすことにより、連続して入力され、処理できる書き込みまたは消去コマンドの数を増やすことが可能となる。。
【００６９】
図１０は実施形態３の不揮発性半導体記憶装置の要部を示すブロック図である。
【００７０】
この不揮発性半導体記憶装置は、コマンド入力時に入力されたアドレスを格納するアドレスレジスタ１０８を最初の書き込みまたは消去コマンド用に備え、アドレスレジスタ１０９を次の書き込みまたは消去コマンド用に備えている。各アドレスレジスタ１０８および１０９の出力は、マルチプレクサ１０７を介してバンク判定信号１０となる。また、各アドレスレジスタ１０８および１０９の入力には、コマンド入力と共に入力され、書き込みまたは消去対象となるアドレスが、マルチプレクサ１１０を介して伝わるようにされている。マルチプレクサ１１０は、アドレスレジスタ切り替え器１１１に接続され、アドレスレジスタ切り替え器１１１はコマンドデコーダ１０３に接続されている。コマンドデコーダ１０３は自動書き込み消去制御器１０４に接続され、自動書き込み制御器１０４はマルチプレクサ１０７に接続されている。それ以外は、図１に示した実施形態１の不揮発性半導体記憶装置と同様の構成とすることができる。
【００７１】
第１の書き込みまたは消去コマンドが入力されると、コマンドデコーダ１０３はアドレスレジスタ切り替え器１１１に信号を送る。そして、アドレスレジスタ切り替え器１１１は、第１のアドレスレジスタ（例えばアドレスレジスタ１０８）にコマンド入力時のアドレスが伝わるようにマルチプレクサ１１０を切り替える。
【００７２】
第２の書き込みまたは消去コマンドが入力されると、コマンドデコーダ１０３はアドレスレジスタ切り替え器１１１に再び信号を送る。そして、アドレスレジスタ切り替え器１１１は、第２のアドレスレジスタ（例えばアドレスレジスタ１０９）にコマンド入力時のアドレスが伝わるようにマルチプレクサ１１０を切り替える。
【００７３】
マルチプレクサ１０７は、第１の書き込みまたは消去コマンドが入力されたときに、第１のアドレスレジスタ（例えばアドレス１０８）の出力がバンク判定信号１０になるように切り替えられている。
【００７４】
次に、本実施形態の不揮発性半導体記憶装置の制御方法について、図１１を参照しながら説明する。
【００７５】
上記不揮発性半導体記憶装置に対して、第１の書き込みまたは消去コマンドが入力されると、コマンドデコーダ１０３が自動書き込み消去制御器１０４を始動させる。そして、書き込みまたは消去用電源電圧を内部発生させ（ステップＳ３１）、書き込みまたは消去動作を実行する（ステップＳ３２）。
【００７６】
書き込みまたは消去が終了すると、次の書き込みまたは消去コマンドが発行されたかどうかを識別する（ステップＳ３３）。次の書き込みまたは消去コマンドが発行されていない場合には、書き込みまたは消去用電源電圧発生を止めて、読み出し用電源電圧にする（ステップＳ４１）。
【００７７】
一方、次の書き込みまたは消去コマンドが発行されている場合には、現在のバンク判定信号（＊１）を、バンク判定信号が変わったか否かを識別する識別部１２（ここでは自動書き込み消去制御器１０４に含まれる）に格納する（ステップＳ３４）。なお、上記実施形態１では、アドレスレジスタを第１のコマンド入力時と第２のコマンド入力時とで共有する場合もあるので、次のコマンドが入力されたときに上書きされないように、第１のコマンド入力時にバンク判定信号を識別部１２に格納していた。これに対して、本実施形態３では、第１のコマンド入力時と第２のコマンド入力時と各々異なるアドレスレジスタを用意しているので、コマンド入力と同時にバンク判定信号を識別部１２に格納しなくてもよい。さらに、判定直前に識別部１２にバンク判定信号を格納することにより、例えば識別部１２でバンク判定情報を格納するレジスタを一時的に他の用途に利用することもできる。
【００７８】
次に、マルチプレクサ１０７を切り替えて、ラッチ回路７に入力される信号（バンク判定信号１０）を、現在のアドレスレジスタ（第１のアドレスレジスタ）が出力するバンク判定信号から、次の書き込みまたは消去用のアドレスレジスタ（第２のアドレスレジスタ）が出力するバンク判定信号にする（ステップＳ３５）。そして、ラッチ回路７に現在入力されている、次の書き込みまたは消去のためのバンク判定信号（＊２）を、上記バンク判定信号が変わったか否かを識別する識別部１２に格納する（ステップＳ３６）。
【００７９】
その後、第１のバンク判定信号（上記＊１）と第２のバンク判定信号（上記＊２）が一致するか否かを識別部１２により識別する（ステップＳ３７）。その結果、両バンク判定信号が一致する場合には、バンクは変わっていないので、書き込みまたは消去用電源電圧発生を止めずに、そのまま次の書き込みまたは消去を実行する（ステップＳ３２に戻る）。
【００８０】
一方、バンク判定信号が不一致である場合には、バンクが変わるので、書き込みまたは消去用電源電圧の内部発生を止めて、読み出し用電源電圧にする（ステップＳ３９）。その後、信号１３によってラッチ回路１１を更新する。これにより、バンク切り替え制御部７の出力を替えて、次に書き込みまたは消去が行われるバンクに書き込み用電源電圧線５または消去用電源電圧線８を接続する。そして、書き込みまたは消去用電源電圧を内部発生させて、次の書き込みまたは消去を実行する（ステップＳ３１に戻る）。
【００８１】
なお、上記説明では、図１と同様に、同じ容量のバンクの数が２つで、バンク判定信号１０を１ビットで切り替え可能な場合について説明したが、図５および図６に示したようなバンクデコーダを図１０のマルチプレクサ１０７の後段に追加することにより、図２および図３に示したような容量の異なるバンクを２つ以上有する構成についても、本実施形態を適用可能である。
【００８２】
（実施形態４）
本実施形態では、書き込みまたは消去の実行中に異なるバンクへの書き込みまたは消去コマンドの発行が禁止されている仕様の不揮発性半導体記憶装置およびその制御方法について説明する。これは、例えばあるバンクにシステムプログラムのように、書き換えてはいけないデータが格納されているような場合に有効である。
【００８３】
図１２は実施形態４の不揮発性半導体記憶装置の要部を示すブロック図である。
【００８４】
この不揮発性半導体記憶装置は、ステータスレジスタ２００と、出力バッファ１０２にステータスレジスタ２００の出力を伝えるか、またはメモリアレイのデータを伝えるかを切り替えるマルチプレクサ２０１とを備えている。それ以外は、図１に示した実施形態１または図１０に示した実施形態３の不揮発性半導体記憶装置と同様の構成とすることができる。
【００８５】
まず、図１に示した実施形態１の不揮発性半導体記憶装置にステータスレジスタ２００とマルチプレクサ２０１とを追加した構成について、制御方法を説明する。
【００８６】
上記不揮発性半導体記憶装置においては、第１に入力された書き込みまたは消去コマンドのアドレスにより、バンク１またはバンク２のうちのどちらのバンクに対してコマンドが入力されたかを判定する。そのバンク判定信号１０はラッチ回路２４によりラッチされ、信号１４としてバンク切り替え制御部７に伝えられる。
【００８７】
バンク切り替え制御部７は書き込みまたは消去を行うバンク（例えばバンク１）側の電源スイッチ（例えば電源スイッチ３）を切り替えて、選択されたバンク（例えばバンク１）に書き込み用電源電圧線５または消去用電源電圧線８を接続する。そして、残ったバンク（例えばバンク２）は、電源スイッチ（例えば電源スイッチ４）を切り替えて、読み出し用電源電圧線６を接続する。
【００８８】
その後、内部発生電圧器（図示せず）等により書き込みまたは消去用電源電圧を内部発生させて、そのバンク（例えばバンク１）に書き込みまたは消去を行う。この書き込みまたは消去動作の実施中に、次の書き込みまたは消去コマンドが入力されると、そのアドレスによってバンク判定信号１０が更新される。
【００８９】
この第２の書き込みまたは消去コマンド入力時には、ラッチ回路１１をすぐに更新せずに、バンク判定信号が変わったか否かを識別する識別部１２にそのバンク判定信号を取り込む。そして、第１の書き込みまたは消去コマンドが入力されたときに記憶しておいたバンク判定信号と比較する。
【００９０】
その結果、バンク判定信号が変わっていない場合には、第１のコマンドによる書き込みまたは消去動作が完了した後に、書き込みまたは消去用電源電圧を内部発生させたまま、次の書き込みまたは消去を行う。
【００９１】
一方、バンク判定信号が変わった場合には、第２のコマンドが禁止された制御であることを示すコードをステータスレジスタ２００に格納する。そして、マルチプレクサ２０１と出力バッファ１０２を介して、ステータスレジスタ２００に格納された情報を外部に知らせる。
【００９２】
次に、図１０に示した実施形態３の不揮発性半導体記憶装置にステータスレジスタ２００とマルチプレクサ２０１とを追加した構成について、制御方法を説明する。
【００９３】
この不揮発性半導体記憶装置は、コマンド入力時に入力されたアドレスを格納するアドレスレジスタ１０８を最初の書き込みまたは消去コマンド用に備え、アドレスレジスタ１０９を次の書き込みまたは消去コマンド用に備えている。各アドレスレジスタ１０８および１０９の出力は、マルチプレクサ１０７を介してバンク判定信号１０となる。
【００９４】
そして、第１の書き込みまたは消去が終了する際に、自動書き込み消去制御器１０４に含まれるバンク判定信号が変わったか否かを識別する識別部１２（ここでは自動書き込み消去制御器１０４に含まれる）に格納する。その後、アドレスレジスタ１０８および１０９を、次の書き込みまたは消去用に切り替える。これにより、バンク判定信号１０が次の書き込みまたは消去用に切り替わる。このバンク判定信号を、上記識別部１２に再度格納し、バンク判定信号が変わったか否かを識別する。
【００９５】
その結果、両バンク判定信号が一致する場合には、バンクは変わっていないので、書き込みまたは消去用の内部電源電圧発生器（図示せず）を止めずに、そのまま次の書き込みまたは消去を実行する。
【００９６】
一方、バンク判定信号が不一致である場合には、書き込みまたは消去用電源電圧の内部発生を止めて、第２のコマンドが禁止された制御であることを示すコードをステータスレジスタ２００に格納する。そして、マルチプレクサ２０１と出力バッファ１０２を介して、ステータスレジスタ２００に格納された情報を外部に知らせる。
【００９７】
【発明の効果】
以上詳述したように、本発明によれば、書き込みまたは消去中に異なるバンクからデータを読み出すことが可能で、かつ、書き込みまたは消去実行中に次の書き込みまたは消去コマンドをチップ内に待機させる機能を有する不揮発性半導体記憶装置を実現することができる。よって、大量のデータを書き込んだり、多数のメモリアレイブロックを消去する場合でも、それらの処理を早く完了させることができ、ＣＰＵが他のタスクを行う時間も制約されない。さらに、書き込みまたは消去中に発行された次の書き込みまたは消去コマンドが、書き込みまたは消去動作を実行中のバンクとは異なるバンクに対するものであっても、正常な書き込みまたは消去を行うことができる。
【００９８】
また、本発明によれば、同時に複数のバンクのロウデコーダやカラムデコーダに消去用の電源電圧が与えられず、複数のバンクのうちの任意の１つのバンク内の１つのメモリアレイブロックのみ一括消去可能な不揮発性半導体記憶装置において、１回のコマンド入力で全てのメモリアレイブロックを消去可能なフルチップイレースを行うことができる。よって、例えば工場出荷前等に全てのメモリアレイブロックを消去したいときに、その消去に必要な時間を短くすることができる。
【００９９】
さらに、本発明によれば、書き込みまたは消去を実行中に異なるバンクへの書き込みまたは消去コマンドが発行されるのを禁止するような仕様の不揮発性半導体記憶装置において、誤って異なるバンクへの書き込みまたは消去コマンドを発行した場合に、入力コマンドが誤っていることを外部に知らせることができる。よって、例えばあるバンクにシステムプログラムのような書き換えてはいけないデータが格納されている場合に、非常に有効である。
【図面の簡単な説明】
【図１】実施形態１の不揮発性半導体記憶装置の構成を示すブロック図である。
【図２】同じ容量のバンクを２つ設けた構成例を示す図である。
【図３】異なる容量のバンクを２つ設けた構成例を示す図である。
【図４】同じ容量のバンクを４つ設けた構成例を示す図である。
【図５】図３のバンク構成に対してバンク判定信号を作成するバンクデコーダの例を示す図である。
【図６】図４のバンク構成に対してバンク判定信号を作成するバンクデコーダとラッチ回路の例を示す図である。
【図７】実施形態１の不揮発性半導体記憶装置の制御方法を説明するためのフローチャートである。
【図８】実施形態２の不揮発性半導体記憶装置の重要部の構成を示すブロック図である。
【図９】実施形態２の不揮発性半導体記憶装置の制御方法を説明するためのフローチャートである。
【図１０】実施形態３の不揮発性半導体記憶装置の重要部の構成を示すブロック図である。
【図１１】実施形態３の不揮発性半導体記憶装置の制御方法を説明するためのフローチャートである。
【図１２】実施形態４の不揮発性半導体記憶装置の重要部の構成を示すブロック図である。
【図１３】従来の不揮発性半導体記憶装置の構成を示すブロック図である。
【符号の説明】
１、２、１５、１６  複数のメモリアレイブロックが集まって構成されたバンク
３、４、１７、１８  電源スイッチ
５、１９  書き込み用電源電圧を供給可能な電源電圧線
６、２０  読み出し用電源電圧を供給する電源電圧線
７、２１  バンク切り替え制御部
８、２７  消去用電源電圧を供給可能な電源電圧線
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ、２３  バンク判定信号
１１、２４  ラッチ回路
１２  バンク判定信号が変わったか否かの識別部
１３、２６  ラッチ更新制御信号
１４、１４ａ、１４ｂ、１４ｃ、１４ｄ、２８  ラッチ出力
２５  書き込みまたは消去コマンド識別部
２９、１００  パス論理回路
３０、１０１  出力マルチプレクサ
３１、１０２  出力バッファ
３２、１０３  コマンドデコーダ
３５、３６、１３５、１３６  ロウデコーダ
１０４  自動書き込み消去制御器
１０５、１０７、１１０、２０１  マルチプレクサ
１０６  内部発生アドレスレジスタ
１０８、１０９  アドレスレジスタ
１１１  アドレスレジスタ切替器
２００  ステータスレジスタ
【図１】
0003654505.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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