(57)【特許請求の範囲】
【請求項１】
ゲート，ソース及びドレイン電極の各フィンガが、その長手方向と直交する方向に複数設けられ、該フィンガの長手方向に互いに電気的に分離された活性領域が複数配置され、該活性領域上に該ゲート，ソース及びドレイン電極の各フィンガが設けられ、前記活性領域とは電気的に分離された領域にゲートバーが設けられ、層間絶縁膜を介して前記活性領域上を通過し、前記ゲートバーと前記複数の活性領域上の前記ゲート電極のフィンガを所定電位に接続する上層配線が設けられており、前記複数のゲート電極のフィンガは前記ゲートバーによって共通に接続され、前記ゲートバーは前記活性領域外の表面に接して設けられ、前記ゲートフィンガと前記ゲートバーは同一平面上に設けられており、前記上層配線は、前記活性領域上で、接地電位であるソースフィンガ上に絶縁膜を介してその長さ方向に延在することを特徴とする電力増幅用半導体装置。
【請求項２】
前記上層配線は、前記ゲート電極と、所定の電位に接続されるパッドとの間を接続するものであることを特徴とする請求項１記載の電力増幅用半導体装置。
【請求項３】
前記ゲートバーは、前記複数の活性領域の間に設けられ、各活性領域におけるゲートフィンガは、該ゲートバーに共通に接続されることを特徴とする請求項１記載の電力増幅用半導体装置。
【請求項４】
前記ゲートバーに対して、ドレインフィンガ或いはソースフィンガが重なり合う場合は、該ドレインフィンガ或いはソースフィンガがゲートバーに対してその上層をオーバーラップするように敷設することを特徴とする請求項１記載の電力増幅用半導体装置。
【請求項５】
前記活性領域は、前記フィンガの長手方向とは直角な方向に設けられてなることを特徴とする請求項１記載の電力増幅用半導体装置。
【請求項６】
前記フィンガの長手方向に設けられた活性領域及び前記フィンガの長手方向とは直角な方向に設けられた活性領域に囲まれた領域にビアホールが設けられてなることを特徴とする請求項５記載の電力増幅用半導体装置。
【請求項７】
前記ビアホールには裏面側に電位を引き出す電極が埋め込まれてなることを特徴とする請求項６記載の電力増幅用半導体装置。
【請求項８】
前記ビアホール内の電極にはソースが接続されることを特徴とする請求項７記載の電力増幅用半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電力増幅用半導体装置に関し、特に、電力増幅用半導体装置の電極及び活性領域の構造に関するものである。
【０００２】
【従来の技術】
化合物半導体などを使用した電力増幅用半導体装置は、携帯電話の基地局などで利用されており、高速動作、低消費電力特性が要求される。
【０００３】
図９は従来の電力増幅用半導体装置を説明する上面図、図１０は単位トランジスタ付近の断面図である。尚、以下図面において、同一部位には同一番号が付されている。
【０００４】
図９、１０に示すように、従来の電力増幅用電界効果トランジスタ（FET）は、ガリウム砒素（GaAs）などの化合物半導体基板１５上の活性領域１０にゲートフィンガ１，ドレインフィンガ２，ソースフィンガ３が設けられた単位トランジスタ１１が並列に配置された構造を有している。ゲートバー４は各ゲートフィンガ１をゲートパッド５に並列に接続しており、ドレインバー６は各ドレインフィンガ２をドレインパッド７に並列に、又、ソースバー８は各ソースフィンガ３をソースパッド９に並列に接続している。
【０００５】
【発明が解決しようとする課題】
図９、１０で説明した従来の電力増幅用FETでは、所望の増幅度を得るためにはチャネル幅方向の距離を確保する必要がある。ところが、チャネル幅を増大させれば、それに対応してゲートフィンガ１、ドレインフィンガ２、ソースフィンガ３も各々長さ方向に伸ばす必要があり、それらの内部抵抗も増大し、特性劣化を引き起こすと言う問題点があった。そこで、この問題を回避するためには、チャネル幅を増大させず、従って内部抵抗の増大を招くことなく、トランジスタの並列接続数を増加させることによって所望の増幅度を得ることが考えられる。しかし、単に活性領域をチャネル長方法に長くして、単位トランジスタの数を増やした構造では、各フィンガ同士を接続するバーが長くなってしまう。各バーが長くなると、各単位トランジスタからパッドまでの距離の差が、トランジスタの配置場所による違いによって大きくなり、高速での並列動作が困難になるという新たな問題が生じる。
【０００６】
本発明は、かかる幾つかの問題点に鑑み、特性劣化を引き起こさずに所望の増幅度を可能とする電力増幅用半導体装置を目的とする。
【０００７】
【課題を解決するための手段】
本発明の第１の構成は、ゲート，ソース及びドレイン電極の各フィンガが、その長手方向と直交する方向に複数設けられ、該フィンガの長手方向に互いに電気的に分離された活性領域が複数配置され、該活性領域上に該ゲート，ソース及びドレイン電極の各フィンガが設けられ、前記活性領域とは電気的に分離された領域にゲートバーが設けられ、層間絶縁膜を介して前記活性領域上を通過し、前記ゲートバーと前記複数の活性領域上の前記ゲート電極のフィンガを所定電位に接続する上層配線が設けられており、前記複数のゲート電極のフィンガは前記ゲートバーによって共通に接続され、前記ゲートバーは前記活性領域外の表面に接して設けられ、前記ゲートフィンガと前記ゲートバーは同一平面上に設けられており、前記上層配線は、前記活性領域上で、接地電位であるソースフィンガ上に絶縁膜を介してその長さ方向に延在するものである。
【０００９】
本発明の第２の構成は、前記上層配線が前記ゲート電極と、所定の電位に接続されるパッドとの間を接続するものである。
【００１２】
本発明の第３の構成は、前記ゲートバーは、複数の活性領域の間に設けられ、各活性領域におけるゲートフィンガは、ゲートバーに共通に接続される。
【００１３】
本発明の第４の構成は、前記ゲートバーに対して、ドレインフィンガ或いはソースフィンガが重なり合う場合は、該ドレインフィンガ或いはソースフィンガがゲートバーに対してその上層をオーバーラップするように敷設する。
【００１４】
本発明の第５の構成では、前記活性領域は、フィンガの長手方向とは直角な方向に設けられてなる。
【００１５】
本発明の第６の構成は、前記フィンガの長手方向に設けられた活性領域及びフィンガの長手方向とは直角な方向に設けられた活性領域に囲まれた領域にビアホールが設けられてなる。
【００１６】
本発明の第７の構成は、前記ビアホールには裏面側に電位を引き出す電極が埋め込まれてなる。
【００１７】
本発明の第８の構成は、前記ビアホール内の電極にはソースが接続される。
【００１８】
【発明の実施の形態】
第１実施例
図１は、本発明の第１実施例による電力増幅用半導体装置の上面図である。
【００１９】
本実施例では紙面横方向に延びる長方形の活性領域１０を２本平行に配置することにより、各活性領域内に並列配置された各トランジスタ１１がフィンガの長手方向に、紙面上下二段に配置された構造になっている。それによって各フィンガに所定の同一電位を供給する各バーが長くなるのを回避し、各単位トランジスタからゲートパッドまでの距離がトランジスタ配置場所による差の増大を抑えるものである。各フィンガは、各フィンガに対し直角方向に延在する各バーの各々と同一配線層で形成され、それに対し、各バーと各パッドの間の接続は、層間絶縁膜を介して各バーの配線層を跨ぐように上層配線１２を配設し、上層配線１２はスルーホール１３によって、各バーの配線層と電気的に接続された構造を持っており、平行配置された２本の活性領域１０に設けられた並列接続された各トランジスタ１１の各電極に電気的に接続されている。これによって、活性領域１０を迂回する必要がなくなり、パッドからフィンガまでの距離を短縮することが可能になっている。
【００２０】
第２実施例
図２は、本発明の第２実施例による電力増幅用半導体装置の上面図である。
【００２１】
ドレインバー及びソースバーをドレインフィンガー及びソースフィンガー上に配置することにより、トランジスタの占有面積を低減できる。バーとフィンガーとの電気的接続はビアホールによってとる。
【００２２】
また  図１及び２は  ゲートフィンガーを２段にした場合を示したが、３段以上の複数にすることも  本発明の利用形態として可能である。
【００２３】
第３実施例
図３は、本発明を採用した3次元モノリシック・マイクロ波集積回路（MMIC）チップの上面図である。図４は図３のＡ−Ａ’断面図、図５は図３のＢ−Ｂ’断面図、図６は図３のＣ−Ｃ’断面図、図７は図３のＤ−Ｄ’断面図である。
【００２４】
本実施例では、図３に示すように半絶縁性GaAs基板１５に2つの長方形の活性領域１０が並列して設けられており、両活性領域１０の両方のゲートフィンガ１が共通のゲートバー４に接続されている。図４に示すように、ドレインフィンガ２、ソースフィンガ３は、層間絶縁膜１４を介してゲートバー４上を跨いでいる。そして図５に示すように、ゲートバー４とゲートパッド５の間は、層間絶縁膜１４上に設けられた上層配線１２によって接続されている。また、上層配線１２は層間絶縁膜１４を介しソースフィンガ３にオーバーラップしている。なお、ソースフィンガ３とオーバーラップする部分以外のゲートバー４は、図６に示すように基板１５上に直接に設けられているが、基板１５を窒化シリコンなどの保護膜で覆う場合はその上に設ければ良い。各活性層１０上のドレインフィンガ２については、図７に示すようにゲートバー４を跨いで相互に接続されており、図示しないがソースフィンガについても同様である。
【００２５】
本実施例では、活性領域１０上に延長された上層配線１２によって、ゲート電位がゲートバー４に供給されるため、各単位トランジスタ１１におけるゲート信号の遅延時間の差が小さく抑えられる。また、ゲートバー４を最下層に設け、ドレインフィンガ２，ソースフィンガ３はゲートバー４を跨ぐように形成されるため、配線長が特性にもっとも影響するゲートについては、フィンガとバーとを電気的に最短距離で接続することが出来る。
【００２６】
本実施例では上層配線１２によって活性領域１０を跨ぐのは、ゲート電位だけであるが、どの電位を上層配線１２に接続するのかは任意であり、ソースやドレイン電位のみ、または全部の電位或いは選択された２つの電位を上層配線に接続して活性領域を跨ぐようにしても良い。
【００２７】
尚、高周波信号を取り扱う場合、上層配線は単なる導体を敷設するだけでは不十分であり、高周波導波路を考慮して設計する要求もある。高周波導波路を設計に考慮する場合、本実施例のように接地電位であるソース電位が与えられる導体（本実施例ではソースフィンガ３）にオーバーラップして上層配線を設ければ、層間絶縁膜を介したストリップ線路が構成できる。この場合、層間絶縁膜の材質や厚さ、上層配線の幅などを適宜設計することで、所望の伝送特性が得られる。
【００２８】
第４実施例
図８は、本発明の第４実施例による電力増幅用半導体装置の上面図である。
【００２９】
図においてゲート、ドレイン、ソースの各フィンガは省略してある。
【００３０】
本実施例では、活性領域１０がフィンガの長手方向だけでなく、それとは直角方向にも配列されている。本実施例では、ゲート電位を供給するゲートパッド１０１が各活性領域１０毎に設けられており、上層配線１２によって活性領域１０を挟んで対向するゲートパッド１０１同士が接続されている。ゲートバー４は、活性領域１０に挟まれた領域に敷設され、上層配線１２と接続されている。ドレインパッド２０１は、ゲートバー４、2つの活性領域１０を挟むように両側に設けられており、ドレイン電位を供給するドレインバー６と接続されている。また、ソースパッド３０１は4つの活性領域に挟まれた中間部分に設けられており、その直下に設けられた図示しないビアホールによってチップ背面に引き出されている。
【００３１】
尚、本実施例の半導体装置を実装する場合には、4つのゲートパッド、2つのドレインパッドはそれぞれワイヤボンディングなどで外部に引き出され、そこで同電位同士を共通に接続されるが、それらパッド同士をチップ上で共通に接続しておいても良い。
【００３２】
本実施例によれば、活性領域数が増加するため、所望の増幅度を得るのが容易である。また、4つの活性領域に挟まれた領域は、各活性領域１０から発せられた熱の逃げ場が無いが、本実施例ではそこにビアホールが設けられている。ビアホール内部にはメッキなどによって金属が埋め込まれるため、放熱性が高く、各活性領域からの発熱が集中してもそれを有効に排熱することが出来る。なお、このビアホールはソースではなくゲート或いはドレインであっても良い。
【００３３】
本実施例では、各活性領域がチップ平面上で直角方向及び垂直方向に配置されたが、本発明における「フィンガの長手方向」或いは「フィンガの長手方向とは直角な方向」とは、活性領域を上下左右に対称に配置する場合だけでなく、例えば45度斜め方向に千鳥格子状に配置する場合なども包含するものである。
【００３４】
上記各実施例に共通する考えは、配線パターンの微細化に伴い、並列接続された各トランジスタのパッドからの配線抵抗の差による信号遅延差が増大するが、それが許容できる配線の長さ、特にゲートバーの長さに対応して活性領域を分割配置し、多層配線技術を利用し、各バーとパッド間を上層配線によって最短距離で接続し、トランジスタ細部における微細化を妨げることなく、且つ、集積回路全体として高速動作を可能にするものである。
【００３５】
以上本発明の実施例について述べたが、本発明は上記の実施例に限定するものではなく、本発明の趣旨に沿い、適宜に、変形や他の技術との組み合せによっても達成されることは言うまでもない。
【００３６】
【発明の効果】
以上説明したように、本発明によれば特性の劣化を防止することができ、高い増幅度をもった電力増幅半導体装置を得ることが出来る。
【図面の簡単な説明】
【図１】本発明の第１実施例による電力増幅用半導体装置の上面図
【図２】本発明の第２実施例による電力増幅用半導体装置の上面図
【図３】本発明の第３実施例による電力増幅用半導体装置の上面図
【図４】図３の電力増幅用半導体装置のA-A'での断面図
【図５】図３の電力増幅用半導体装置のB-B'での断面図
【図６】図３の電力増幅用半導体装置のC-C'での断面図
【図７】図３の電力増幅用半導体装置のD-D'での断面図
【図８】本発明の第４実施例による電力増幅用半導体装置の上面図
【図９】従来技術による電力増幅用半導体装置の上面図
【図１０】従来技術による電力増幅用半導体装置の単位トランジスタ付近の断面図
【符号の説明】
１、ゲートフィンガ
２、ドレインフィンガ
３、ソースフィンガ
４、ゲートバー
５、１０１、ゲートパッド
６、ドレインバー
７、２０１、ドレインパッド
８、ソースバー
９、３０１、ソースパッド
１０、活性領域
１１、単位トランジスタ
１２、上層配線
１３、スルーホール
１４、層間絶縁膜
１５、基板
【図１】
0003712111.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0003712111.tif 000007
【図７】
0003712111.tif 000008
【図８】
0003712111.tif 000009
【図９】
0003712111.tif 000010
【図１０】
0003712111.tif 000011