(57)【特許請求の範囲】
【請求項１】
複数の２値記憶素子を備えた多値記憶素子であって、
各２値記憶素子が、電子捕獲領域を有し、該電子捕獲領域に捕獲された電子の数に対応して２値状態を決定するトランジスタであり、
該トランジスタの電子捕獲率を、該トランジスタ間で異なるように構成し、
該トランジスタの各ゲート、ドレイン、ソースをそれぞれ全て接続して、複数のトランジスタを複数個並列に接続して形成し、
書込み時に、並列接続されたトランジスタのゲートに印加される電圧の大きさまたは印加時間に対応して、各トランジスタが２値状態の変化を起こすか否かを決定するよう構成することにより、多値記憶素子に多値数の書き込みを行えるようにし、
読取り時に、並列接続されたトランジスタのドレイン、ソース間に、２値状態の変化を起こしている各トランジスタに捕獲された電子の数に対応したドレイン電流が流れ、多値記憶素子に書き込んだ多値数に応じた電流を出力するよう構成することにより、多値記憶素子から多値数の読み取りを行えるようにしたこと、
を特徴とする多値記憶素子。
【請求項２】
請求項１の多値記憶素子において、
前記トランジスタが、フローティングゲート形のトランジスタであり、
該トランジスタのチャネル形成領域とフローティングゲートとの間に形成される第１コンデンサと、フローティングゲートとコントロールゲートとの間に形成される第２コンデンサとの容量比が、該トランジスタ間で異なるように構成したこと、
を特徴とするもの。
【請求項３】
請求項３の多値記憶素子において、
第２コンデンサの面積を異ならせることにより、第１コンデンサと第２コンデンサとの容量比が、該複数のトランジスタ間で異なるように構成したこと、
を特徴とするもの。
【請求項４】
請求項２または請求項３の多値記憶素子において、
読取り専用ゲートをさらに備えるとともに、
読取り専用ゲートと前記フローティングゲートとの間に形成される第３コンデンサと、前記第１コンデンサとの容量比が、該トランジスタ間でほぼ同一となるよう構成したこと、
を特徴とするもの。
【請求項５】
請求項１の多値記憶素子において、
前記トランジスタが、ＭＮＯＳ形のトランジスタであり、
並列に接続された複数の該トランジスタにより前記多値記憶素子を形成し、
該トランジスタのチャネル形成領域の直上に形成された第１絶縁膜の厚さ、または、チャネル形成領域とゲート電極との間に形成された絶縁膜の総厚さが、該トランジスタ間で異なるように構成したこと、
を特徴とするもの。
【請求項６】
請求項１から請求項５のいずれかの請求項に記載の多値記憶素子を複数備えたことを特徴とするメモリアレイ。
【請求項７】
各２値記憶素子が、電子捕獲領域を有し、該電子捕獲領域に捕獲された電子の数に対応して２値状態を決定するトランジスタであり、
該トランジスタの電子捕獲率を、該トランジスタ間で異なるように構成し、
複数の２値記憶素子を備えた多値記憶素子の記憶および再現方法であって、
該トランジスタの各ゲート、ドレイン、ソースをそれぞれ全て接続して、複数のトランジスタを複数個並列に接続して形成し、
書込み時に、並列接続されたトランジスタのゲートに印加される電圧の大きさまたは印加時間に対応して、各トランジスタが２値状態の変化を起こすか否かを決定するよう構成することにより、多値記憶素子に多値数の書き込みを行えるようにし、
読取り時に、並列接続されたトランジスタのドレイン、ソース間に、２値状態の変化を起こしている各トランジスタに捕獲された電子の数に対応したドレイン電流が流れ、多値記憶素子に書き込んだ多値数に応じた電流を出力するよう構成することにより、多値記憶素子から多値数の読み取りを行えるようにしたこと、
を特徴とする多値記憶素子の書込みおよび読取り方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、多値記憶素子、メモリアレイ、記憶および再現方法に関し、特に、複数の２値記憶素子を構成要素とするものに関する。
【０００２】
【従来の技術】
不揮発性メモリとして、フローティングゲート形のＥＰＲＯＭが用いられている。図１４に、従来のＥＰＲＯＭを構成するメモリセル２の構造を示す。
【０００３】
半導体基板４の上部には、ソース６とドレイン８が形成されている。ソース６とドレイン８との間に形成されたチャネル形成領域１０の上部には、シリコン酸化膜１２、フローテイングゲート１４、シリコン酸化膜１６、コントロールゲート１８が、この順に積み上げられている。これらで、メモリセル２を構成している。
【０００４】
メモリセル２に”１”の情報を書込むには、図１４に示すように、ソース６を接地するとともに、ドレイン８およびゲート１８に高電圧（２０Ｖ）を印加する。これにより、加速された電子の一部がフローティングゲート１４に取込まれる。これが、”１”の状態である。これに対し、フローティングゲート１４に電子が取込まれていない状態が、”０”の状態である。なお、これらの状態は、電源を切っても保持され、消去、書込みをしない限り半永久的に持続する。
【０００５】
メモリセル２の情報を読取るには、図１５Ａの回路図に示すように、ソース６を接地するとともに、ドレイン８およびゲート１８に低電圧（５Ｖ）を印加し、この時のドレイン電流を測定することにより行なう。
【０００６】
すなわち、メモリセル２が”１”の状態のときは、フローティングゲート１４に取込まれている電子の影響により、チャネル形成領域１０にはチャネルが形成されない。このため、ドレイン電流は流れない。一方、メモリセル２が”０”の状態のときは、フローティングゲート１４には電子が取込まれていないため、チャネル形成領域１０にチャネルが形成される。このため、ドレイン電流が流れる。
【０００７】
このようにして、メモリセル２に対する情報の書込み、読取りを行なうことができる。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記のような従来のＥＰＲＯＭには、次のような問題点があった。従来のＥＰＲＯＭを構成するメモリセル２は、”０”か”１”か、すなわち２値の数値しか記憶することができない。したがって、たとえば、”０”から”３”までのいずれかの整数（４値の数値）を記憶させるためには、２個のメモリセル２が必要となる。
【０００９】
一般に、２n値の数値を記憶させるためには、ｎ個のメモリセル２が必要となる。一方、書込み、読取りともに、１回の動作で１個のメモリセル２にしかアクセスすることができない。したがって、２n値の数値を書込み、または読取る場合、ｎ回の動作が必要であるため、２値の数値の場合のｎ倍の時間を要していた。
【００１０】
この問題を解決するために、次の方法が提案されている。図１４に示す書込み動作の際、フローティングゲート１４に取込まれる電子の数は、高電圧を印加する時間に依存する。そこで、ｍ値の数値を記憶させる場合、数値”０”〜”ｍ−１”に対応させ、高電圧を印加する時間をｍ段階（Ｔ0〜Ｔm-1）設定する。たとえば、あるメモリセル２に”３”を書込みたい場合、このメモリセル２に高電圧を、時間Ｔ3だけ印加する。
【００１１】
このようにして書込まれたｍ値の情報をメモリセル２から読取るには、やはり、図１５Ａの回路図に示すように接続し、ドレイン電流を測定することにより行なう。すなわち、この場合ドレイン電流は、フローティングゲート１４に取込まれた電子の数に依存する。したがって、ドレイン電流を測定することにより、フローティングゲート１４に取込まれた電子の数、すなわち高電圧の印加時間、つまり、メモリセル２に書込まれたｍ値の数値を読取ることができる。
【００１２】
この方法を用いると、多値の数値を１個のメモリセル２に記憶することができるため、書込み、読取りに要する時間を少なくすることができる。
【００１３】
しかし、フローティングゲート１４に取込まれた電子の数の相違に基づくドレイン電流の相違は、極めて小さいため、誤読取りが発生しやすいという欠点がある。したがって、読取りに際しては、ドレイン電流の相違を高精度で識別するために、精度の高い複雑な電流測定回路が必要である。
【００１４】
この発明はこのような従来のＥＰＲＯＭを構成するメモリセル２など記憶素子の問題点を改良し、高速書込みおよび読取りが可能で、かつ、簡易で信頼性の高い多値記憶素子、メモリアレイ、記憶および再現方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
この発明の多値記憶素子は、複数の２値記憶素子を備えた多値記憶素子であって、書込み時に、多値記憶素子に印加される電圧の大きさまたは印加時間に対応して、２値状態の変化を起こす２値記憶素子の数を決定するよう構成するとともに、読取り時に、２値状態の変化を起こした２値記憶素子の数に応じた出力をなすよう構成したこと、を特徴とする。
【００１６】
この発明の多値記憶素子は、２値記憶素子が、電子捕獲領域に捕獲された電子の数に対応して２値状態を決定するトランジスタであり、該トランジスタの電子捕獲率を、該トランジスタ間で異なるように構成したこと、を特徴とする。
【００１７】
この発明の多値記憶素子は、前記トランジスタが、フローティングゲート形のトランジスタであり、並列に接続された複数の該トランジスタにより前記多値記憶素子を形成し、該トランジスタのチャネル形成領域とフローティングゲートとの間に形成される第１コンデンサと、フローティングゲートとコントロールゲートとの間に形成される第２コンデンサとの容量比が、該トランジスタ間で異なるように構成したこと、を特徴とする。
【００１８】
この発明の多値記憶素子は、第２コンデンサの面積を異ならせることにより、第１コンデンサと第２コンデンサとの容量比が、該複数のトランジスタ間で異なるように構成したこと、を特徴とする。
【００１９】
この発明の多値記憶素子は、読取り専用ゲートをさらに備えるとともに、読取り専用ゲートと前記フローティングゲートとの間に形成される第３コンデンサと、前記第１コンデンサとの容量比が、該トランジスタ間でほぼ同一となるよう構成したこと、を特徴とする。
【００２０】
この発明の多値記憶素子は、前記トランジスタが、ＭＮＯＳ形のトランジスタであり、並列に接続された複数の該トランジスタにより前記多値記憶素子を形成し、該トランジスタのチャネル形成領域の直上に形成された第１絶縁膜の厚さ、または、チャネル形成領域とゲート電極との間に形成された絶縁膜の総厚さが、該トランジスタ間で異なるように構成したこと、を特徴とする。
【００２１】
この発明のメモリアレイは、多値記憶素子を複数備えたことを特徴とする。
【００２２】
この発明の記憶および再現方法は、複数の２値記憶素子を用意し、書込み時に、印加される電圧の大きさまたは印加時間に対応して、状態変化を起こす２値記憶素子の数を決定し、読取り時に、状態変化を起こした２値記憶素子の数に応じた出力を得ること、を特徴とする。
【００２３】
【作用】
この発明の多値記憶素子、複数の２値記憶素子を用意し、書込み時に、多値記憶素子に印加される電圧の大きさまたは印加時間に対応して、状態変化を起こす２値記憶素子の数を決定し、読取り時に、状態変化を起こした２値記憶素子の数に応じた出力を得ることを特徴とする。
【００２４】
したがって、書込み時に状態変化を起こす２値記憶素子の数と多値数とを対応させることにより、印加電圧または印加時間と多値数とを対応させることができる。このため、多値数に対応する印加電圧または印加時間を、多値記憶素子に付与することにより、１回の書込み動作で、多値数を記憶することができる。
【００２５】
また、出力と多値数とは対応している。このため、１回の出力読取り動作で、多値数を読取ることができる。さらに、読取りに際して、出力が、状態の変化を起こした２値記憶素子の数により定まる階段状の値をとる。このため、それぞれの多値数に対応する出力相互間の差は比較的大きく、誤読取りが発生しにくい。そのため、簡易な出力検出装置を用いることができる。
【００２６】
この発明の多値記憶素子は、さらに、電子捕獲領域に捕獲された電子の数に対応して２値状態を決定するトランジスタを２値記憶素子として備え、該トランジスタの電子捕獲率を、該トランジスタ間で異なるように構成したことを特徴とする。
【００２７】
したがって、書込み時において、多値記憶素子に電圧が印加されると、各トランジスタの電子捕獲率に対応して、電子捕獲領域に捕獲される電子の数が決定される。また、捕獲された電子の数に対応して、各トランジスタの２値状態が決定される。このため、多値記憶素子に印加される電圧または印加時間を変えることにより、２値状態のうち特定の状態となるトランジスタの数を変えることができる。また、読取り時において、２値状態のうち特定の状態となっているトランジスタの数と出力とは対応している。
【００２８】
このため、２値状態のうち特定の状態となっているトランジスタの数と多値数とを対応させることにより、１回の書込み動作で、多値数を記憶することができ、１回の出力読取り動作で、多値数を読取ることができる。
【００２９】
この発明の多値記憶素子は、さらに、並列に接続された複数のフローティングゲート形のトランジスタにより多値記憶素子を形成し、第１コンデンサと第２コンデンサとの容量比が、該トランジスタ間で異なるように構成したことを特徴とする。
【００３０】
したがって、書込み時において、多値記憶素子に電圧が印加されると、各トランジスタの容量比に対応して、各トランジスタに印加される電圧が決定される。また、各トランジスタの電子捕獲率は、各トランジスタに印加される電圧に依存する。このため、各トランジスタの容量比に対応して各トランジスタの２値状態が決定される。
【００３１】
この発明の多値記憶素子は、さらに、第２コンデンサの面積を異ならせることにより、第１コンデンサと第２コンデンサとの容量比が、該複数のトランジスタ間で異なるように構成したことを特徴とする。
【００３２】
したがって、第２コンデンサを形成する工程において、多値記憶素子を構成するトランジスタと、一般的なフローティングゲート形のトランジスタとで異なるのは、第２コンデンサの面積を決定するマスクパタンのみである。
【００３３】
この発明の多値記憶素子は、読取り専用ゲートをさらに備えるとともに、読取り専用ゲートとフローティングゲートとの間に形成される第３コンデンサと、第１コンデンサとの容量比が、各トランジスタ間でほぼ同一となるよう構成したことを特徴とする。
【００３４】
したがって、読取り時において、各トランジスタのフローティングゲートには、ほぼ同一の電圧が印加される。このため、出力が、状態の変化を起こしていない２値記憶素子の数にほぼ比例した階段状の値をとる。このため、多値数に対応する出力間の差はほぼ均一となり、誤読取りがさらに発生しにくい。
【００３５】
この発明の多値記憶素子は、この発明の多値記憶素子において、並列に接続された複数のＭＮＯＳ形のトランジスタにより多値記憶素子を形成し、第１絶縁膜の厚さまたは絶縁膜の総厚さが、該トランジスタ間で異なるように構成したことを特徴とする。
【００３６】
したがって、書込み時において、多値記憶素子に電圧が印加されると、各トランジスタの第１絶縁膜の厚さまたは絶縁膜の総厚さに対応して、第１絶縁膜に生ずる電界強度が決定される。また、各トランジスタの電子捕獲率は、各トランジスタに生ずる電界強度に依存する。このため、各トランジスタの第１絶縁膜の厚さまたは絶縁膜の総厚さに対応して、各トランジスタの２値状態が決定される。また、多値記憶素子に印加される電圧または印加時間を変えることにより、２値状態のうち特定の状態となるトランジスタの数を変えることができる。
【００３７】
【実施例】
図８Ａに、この発明の一実施例による多値記憶素子であるメモリセル２２の回路図を示す。メモリセル２２は、電子捕獲領域であるフローティングゲートを有するトランジスタを複数個、並列に接続することにより形成されている。
【００３８】
この実施例においては、３個のトランジスタＴＲ１〜ＴＲ３が並列に接続されている。すなわち、トランジスタＴＲ１〜ＴＲ３のドレインＤ１〜Ｄ３は、すべてドレイン端子ＴＤに接続されている。ソースＳ１〜Ｓ３は、すべてソース端子ＴＳに接続されている。また、コントロールゲートＣＧ１〜ＣＧ３は、すべてゲート端子ＴＧに接続されている。
【００３９】
後述するように、ドレイン端子ＴＤ、ソース端子ＴＳ、ゲート端子ＴＧに所定の電圧を印加することにより、メモリセル２２に対する多値数の書込み、読取り、消去を行なう。
【００４０】
図１に、メモリセル２２の平面構造を示す。図２は、メモリセル２２のゲート部分の寸法を示す図である。図３は、メモリセル２２の断面Ｐ−Ｐを示す図である。また、図４は、メモリセル２２の断面Ｑ−Ｑおよび断面Ｒ−Ｒを示す図である。図１〜図４に基づいて、メモリセル２２の構成を説明する。
【００４１】
上述のように、メモリセル２２は、３個のトランジスタＴＲ１〜ＴＲ３を並列に接続することにより構成されている。まず、トランジスタＴＲ１の構成を説明する。
【００４２】
図４Ｂに示すように、基板２４には、ドレインＤ１、ソースＳ１が形成されている。ドレインＤ１に接するようにドレイン電極ＴＤＡが設けられている。ソースＳ１に接するようにソース電極ＴＳＡが設けられている。ドレインＤ１とソースＳ１との間のチャネル形成領域ＣＨ１の上部には、ゲート酸化膜ＭＡ１、フローティングゲートＦＧ１がこの順に積み上げるように形成されている。
【００４３】
図３に示すように、フローティングゲートＦＧ１の上部には、さらに、層間酸化膜ＭＢ１、コントロールゲートＣＧ１がこの順に積み上げるように形成されている。
【００４４】
なお、チャネル形成領域ＣＨ１、ゲート酸化膜ＭＡ１、フローティングゲートＦＧ１により第１コンデンサＣＡ１を形成している。フローティングゲートＦＧ１、層間酸化膜ＭＢ１、コントロールゲートＣＧ１により第２コンデンサＣＢ１を形成している。
【００４５】
図１に示すように、トランジスタＴＲ２、ＴＲ３も、トランジスタＴＲ１とほぼ同様に構成されている。ただし、トランジスタＴＲ２のソースＳ２は、トランジスタＴＲ１のソースＳ１と共通の活性領域に形成されている。このため、ソースＳ２とソースＳ１とによりソース電極ＴＳＡを共用している。また、トランジスタＴＲ２のドレインＤ２は、トランジスタＴＲ３のドレインＤ３と共通の活性領域に形成されている。このため、ドレインＤ２とドレインＤ３とによりドレイン電極ＴＤＢを共用している。
【００４６】
トランジスタＴＲ１〜ＴＲ３のソースＳ１〜Ｓ３は、ソース電極ＴＳＡ、ＴＳＢを介して、ソース端子ＴＳに接続されている。ドレインＤ１〜Ｄ３は、ドレイン電極ＴＤＡ、ＴＤＢを介して、ドレイン端子ＴＤに接続されている。また、トランジスタＴＲ１〜ＴＲ３のコントロールゲートＣＧ１〜ＣＧ３は、すべてゲート端子ＴＧに接続されている。
【００４７】
図１に示すように、トランジスタＴＲ１〜ＴＲ３相互間において、第１コンデンサＣＡ１〜ＣＡ３の面積はすべて同一に形成されている。一方、第２コンデンサＣＢ１〜ＣＢ３の面積は同一ではない。いちばん面積が大きいのが第２コンデンサＣＢ１であり、ついで、第２コンデンサＣＢ２、ついで、第２コンデンサＣＢ３となっている。
【００４８】
つぎに、メモリセル２２の製造方法を、図３〜図７に基づいて説明する。まず、図５に示すように、Ｐ型半導体で構成された基板２４の素子形成領域３０以外の領域に、素子分離用のフィールド酸化膜２６を形成する。
【００４９】
つぎに、図６Ｂに示すように、素子形成領域３０にゲート酸化膜ＭＡを形成し、その後、ゲート酸化膜ＭＡに積み重ねるように、ポリシリコンで構成されたフローティングゲートＦＧ１〜ＦＧ３を設ける。フローティングゲートＦＧ１〜ＦＧ３の一端は、図６Ａに示すコントロールゲート形成領域３２のフィールド酸化膜２６の上部まで及ぶように形成される（図３参照）。
【００５０】
つぎに、図７Ａに示すように、コントロールゲート形成領域３２のフローティングゲートＦＧ１〜ＦＧ３を覆うように、層間酸化膜ＭＢ１〜ＭＢ３を形成し、その後、さらにこれらを覆うように、ポリシリコンにより構成されたコントロールゲートＣＧ１〜ＣＧ３を形成する（図３参照）。なお、図７Ａに示すように、コントロールゲートＣＧ１〜ＣＧ３は、相互に接続されるよう形成されている。
【００５１】
つぎに、図４に示すように、素子形成領域３０にソースＳ１〜Ｓ３、ドレインＤ１〜Ｄ３を形成し、層間膜（ＢＰＳＧ）２８を形成（図３参照）した後、図４Ａに示すように、ソース電極ＴＳＡ、ＴＳＢ、ドレイン電極ＴＤＡ、ＴＤＢを形成する。
【００５２】
その後、配線工程（図示せず）において、ソース電極ＴＳＡ、ＴＳＢはソース端子ＴＳに、ドレイン電極ＴＤＡ、ＴＤＢはドレイン端子ＴＤに接続され、また、コントロールゲートＣＧ１〜ＣＧ３は、すべてゲート端子ＴＧに接続される。このようにして、メモリセル２２が形成される。
【００５３】
つぎに、メモリセル２２に対する、多値数（この実施例においては”０”、”１”、”２”、”３”の４値のうち、いずれか一つの値）の書込み、読取り、消去の各動作について説明する。
【００５４】
なお、記憶内容（多値数）とメモリセル２２の状態との対応関係は、次のとおりである。トランジスタＴＲ１〜ＴＲ３の２値状態が、すべて”０”である状態が、メモリセル２２の記憶内容”０”に対応する。
【００５５】
トランジスタＴＲ１の２値状態のみが”１”である状態が、メモリセル２２の記憶内容”１”に対応する。トランジスタＴＲ１およびＴＲ２の２値状態のみが”１”である状態が、メモリセル２２の記憶内容”２”に対応する。トランジスタＴＲ１〜ＴＲ３の２値状態が、すべて”１”である状態が、メモリセル２２の記憶内容”３”に対応する。
【００５６】
まず、メモリセル２２に、多値数を書込む場合の動作を、図３、図８に基づいて説明する。図３に示すトランジスタＴＲ１の第１コンデンサＣＡ１のゲート酸化膜ＭＡ１に生ずる電界強度Ｅが一定値Ｅｃを越えると、電子がゲート酸化膜ＭＡ１を通り抜けて、第１コンデンサＣＡ１のフローティングゲートＦＧ１に取りこまれる（図１４参照）。電子がフローティングゲートＦＧ１に取りこまれることによって、トランジスタＴＲ１の２値状態は”１”となる。
【００５７】
ゲート酸化膜ＭＡ１に生ずる電界強度Ｅ１が臨界電界強度Ｅｃを越えない場合には、電子がゲート酸化膜ＭＡ１を通り抜けることはできず、第１コンデンサＣＡ１のフローティングゲートＦＧ１に取りこまれることはない。したがって、この場合、トランジスタＴＲ１の２値状態は”０”のままである。
【００５８】
このように、メモリセル２２を構成するトランジスタＴＲ１〜ＴＲ３のゲート酸化膜ＭＡ１〜ＭＡ３に生ずる電界強度Ｅ１〜Ｅ３を調整することにより、各トランジスタＴＲ１〜ＴＲ３の状態を、”１”にしたり、”０”のままにしたりすることができる。
【００５９】
この実施例においては、メモリセル２２に多値数を書込む場合、図８Ａに示すように、ドレイン端子ＴＤを接地するとともに、ソース端子ＴＳをオープンにし、ゲート端子ＴＧに、書込みたい多値数に対応したゲート電圧Ｖｔｇを印加する。
【００６０】
書込み時におけるメモリセル２２の等価回路を図８Ｂに示す。第１コンデンサＣＡ１に生ずる電圧Ｖ１は、第１コンデンサＣＡ１の静電容量をＣＡ１、第２コンデンサＣＢ１の静電容量をＣＢ１、メモリセル２２のゲート端子ＴＧに印加されるゲート電圧をＶｔｇとすると、次式で表される。
【００６１】
Ｖ１＝１／（１＋ＣＡ１／ＣＢ１）＊Ｖｔｇ
一方、第１コンデンサＣＡ１のゲート酸化膜ＭＡ１に生ずる電界強度Ｅ１は、ゲート酸化膜ＭＡ１の厚さをｄａ１とすると、次式で表される。
【００６２】
Ｅ１＝Ｖ１／ｄａ１
したがって、電界強度Ｅ１が臨界電界強度Ｅｃとなるときにメモリセル２２のゲート端子ＴＧに印加されるべき臨界電圧Ｖｔｇ１は、次式で表される。
【００６３】
Ｖｔｇ１＝（１＋ＣＡ１／ＣＢ１）＊ｄａ１＊Ｅｃ
同様に、臨界電圧Ｖｔｇ２、Ｖｔｇ３は、次式で表される。
【００６４】
Ｖｔｇ２＝（１＋ＣＡ２／ＣＢ２）＊ｄａ２＊Ｅｃ
Ｖｔｇ３＝（１＋ＣＡ３／ＣＢ３）＊ｄａ３＊Ｅｃ
すなわち、図８Ｃに示すように、メモリセル２２のゲート端子ＴＧに、
Ｖｔｇ＜Ｖｔｇ１
である電圧Ｖｔｇを印加しても、トランジスタＴＲ１〜ＴＲ３の２値状態が、すべて”０”のままであるため、メモリセル２２の記憶内容”０”が、維持される。
【００６５】
また、ゲート端子ＴＧに、
Ｖｔｇ１≦Ｖｔｇ＜Ｖｔｇ２
である電圧Ｖｔｇを印加した場合、トランジスタＴＲ１の２値状態のみが”１”となるため、メモリセル２２の記憶内容は”１”となる。
【００６６】
同様に、ゲート端子ＴＧに、
Ｖｔｇ２≦Ｖｔｇ＜Ｖｔｇ３
である電圧Ｖｔｇを印加した場合、トランジスタＴＲ１およびＴＲ２の２値状態のみが”１”となるため、メモリセル２２の記憶内容は”２”となる。
【００６７】
また、ゲート端子ＴＧに、
Ｖｔｇ３≦Ｖｔｇ
である電圧Ｖｔｇを印加した場合、全てのトランジスタＴＲ１〜ＴＲ３の２値状態が”１”となるため、メモリセル２２の記憶内容は”３”となる。
【００６８】
このように、メモリセル２２のゲート端子ＴＧに、所定のゲート電圧Ｖｔｇを印加することにより、１回の書込み動作で、メモリセル２２に所望の多値数を書込むことができる。
【００６９】
なお、この実施例においては、第１コンデンサＣＡ１〜ＣＡ３、第２コンデンサＣＢ１〜ＣＢ３の平面寸法を図２のように設定している。また、第１コンデンサＣＡ１〜ＣＡ３の絶縁膜を形成するゲート酸化膜ＭＡ１〜ＭＡ３の膜厚ｄａ１〜ｄａ３を１００オングストロームに、第２コンデンサＣＢ１〜ＣＢ３の絶縁膜を形成する層間酸化膜ＭＢ１〜ＭＢ３の膜厚を２００オングストロームに設定している。
【００７０】
したがって、トランジスタＴＲ１における、第１コンデンサＣＡ１と第２コンデンサＣＢ１との容量比ＣＡ１／ＣＢ１は、
ＣＡ１／ＣＢ１＝０．４０５
となる。
【００７１】
同様に、容量比ＣＡ２／ＣＢ２、容量比ＣＡ３／ＣＢ３は、
ＣＡ２／ＣＢ２＝０．６
ＣＡ３／ＣＢ３＝０．７８９
となる。
【００７２】
ここで、臨界電界強度Ｅｃを、
Ｅｃ＝０．１（Ｖ／オングストローム）
と仮定すると、臨界電圧Ｖｔｇ１、Ｖｔｇ２、Ｖｔｇ３は、
Ｖｔｇ１＝１４．０５（Ｖ）
Ｖｔｇ２＝１６．（Ｖ）
Ｖｔｇ３＝１７．８９（Ｖ）
となる。
【００７３】
したがって、この実施例において、たとえばメモリセル２２のゲート端子ＴＧに、
Ｖｇｔ＝１６（Ｖ）
を印加することにより、メモリセル２２に多値数”２”を書込むことができる。
【００７４】
つぎに、メモリセル２２に書込まれた多値数”２”を読取る場合の動作を、図９に基づいて説明する。メモリセル２２の内容を読取る場合、ソース端子ＴＳを接地するとともに、ゲート端子ＴＧに２Ｖの電圧を印加し、ドレイン端子ＴＤに５Ｖの電圧を印加する。
【００７５】
メモリセル２２をこのような状態にすると、状態”０”であるトランジスタＴＲ３のフローティングゲートＦＧ３には電子が捕獲されていないため、チャネル形成領域ＣＨ３にはチャネルが形成され、ドレイン電流Ｉd3が流れる（図１５Ｃ参照）。一方、状態”１”にあるトランジスタＴＲ１、ＴＲ２のフローティングゲートＦＧ１、ＦＧ２には電子が捕獲されているため、チャネル形成領域ＣＨ１、ＣＨ２にはチャネルが形成されず、ドレイン電流は流れない（図１５Ｂ参照）。
【００７６】
したがって、図９Ｂに示すように、ドレイン端子ＴＤに流れる出力電流Ｉoutとメモリセル２２の記憶内容との関係をあらかじめ求めておけば、出力電流Ｉoutの値を検出することにより、メモリセル２２の記憶内容を知ることができる。上述の例では、
出力電流Ｉout＝Ｉd3
であるから、メモリセル２２の記憶内容は”２”であることがわかる。
【００７７】
なお、
出力電流Ｉout＝Ｉd1＋Ｉd2＋Ｉd3
であれば、メモリセル２２の記憶内容は”０”、
出力電流Ｉout＝Ｉd2＋Ｉd3
であれば”１”、
出力電流Ｉout＝０
であれば”３”であることがわかる。このように、ドレイン端子ＴＤに流れる出力電流Ｉoutを検出する一動作のみで、メモリセル２２に記憶された多値数を読取ることができる。
【００７８】
つぎに、メモリセル２２に書込まれた多値数を消去する場合の動作を、図１０に基づいて説明する。メモリセル２２の内容を消去する場合、ソース端子ＴＳに１８Ｖの電圧を印加し、ゲート端子ＴＧを接地するとともに、ドレイン端子ＴＤをオープンにする。
【００７９】
メモリセル２２をこのような状態にすると、状態”１”にあるトランジスタＴＲ１、ＴＲ２のフローティングゲートＦＧ１、ＦＧ２に捕獲されている電子は放出され、ソースＳ１、Ｓ２に取りこまれる。捕獲されている電子を放出することにより、トランジスタＴＲ１、ＴＲ２の状態は”０”に戻る。このように、一動作のみで、メモリセル２２に記憶された多値数を消去することができる。
【００８０】
なお、上述の実施例においては、第２コンデンサＣＢ１〜ＣＢ３の面積を、それぞれ異ならせることにより、第１コンデンサＣＡ１〜ＣＡ３と第２コンデンサＣＢ１〜ＣＢ３との容量比を、各トランジスタＴＲ１〜ＴＲ３間で異ならせるよう構成したが、容量比を、各トランジスタＴＲ１〜ＴＲ３間で異ならせるためには、第１コンデンサＣＡ１〜ＣＡ３の面積をそれぞれ異ならせるよう構成してもよい。また、第１コンデンサＣＡ１〜ＣＡ３、または、第２コンデンサＣＢ１〜ＣＢ２の膜厚もしくは誘電率を、それぞれ異ならせるよう構成してもよい。
【００８１】
また、第１コンデンサＣＡ１〜ＣＡ３と第２コンデンサＣＢ１〜ＣＢ３との容量比が同一であっても、第１コンデンサＣＡ１〜ＣＡ３のゲート酸化膜ＭＡ１〜ＭＡ３の膜厚ｄａ１〜ｄａ３を、各トランジスタＴＲ１〜ＴＲ３間で、それぞれ異なるよう形成することにより、臨界電圧Ｖｔｇ１、Ｖｔｇ２、Ｖｔｇ３がそれぞれ異なるよう構成することができる。
【００８２】
つぎに、図１１に、上述のメモリセル２２を複数個配置したメモリアレイ３４の構成を示す。メモリアレイ３４には、それぞれ多値数を記憶した複数のメモリセル２２ａ、２２ｂ、・・・が、マトリックス配置されている。
【００８３】
メモリセル２２ａのドレイン端子ＴＤａには、セル選択用トランジスタＴＲａのソース電極Ｓａが接続されている。セル選択用トランジスタＴＲａのドレイン電極Ｄａは、第２ラインＬ２（ｍ−１）に接続されている。セル選択用トランジスタＴＲａのゲート電極Ｇａは、第１ラインＬ１（ｎ＋１）に接続されている。他のメモリセル２２ｂ、・・・も、メモリセル２２ａと同様に接続されている。
【００８４】
複数の第１ラインＬ１（ｎ−１）、Ｌ１（ｎ）、Ｌ１（ｎ＋１）、・・・から構成される第１ライン群Ｌ１のうち１本のラインを選択するために第１デコーダ３６が配置されている。複数の第２ラインＬ２（ｍ−１）、Ｌ２（ｍ）、Ｌ２（ｍ＋１）、・・・から構成される第２ライン群Ｌ２のうち１本のラインを選択するために第２デコーダ３８が配置されている。
【００８５】
メモリアレイ３４を構成するメモリセル２２ａ、２２ｂ、・・・のうち、所望のメモリセル、例えばメモリセル２２ａの内容を読取る場合の動作を説明する。まず、第１ライン群Ｌ１の中から、メモリセル２２ａのセル選択用トランジスタＴＲａのゲート電極Ｇａが接続されているラインを選択するための第１ライン選択命令を、第１デコーダ３６に入力する。第１デコーダ３６は、ライン選択命令にしたがって、第１ラインＬ１（ｎ＋１）を選択する。選択された第１ラインＬ１（ｎ＋１）には５Ｖの電圧が印加される。
【００８６】
第１ラインＬ１（ｎ＋１）を選択すると、第１ラインＬ１（ｎ＋１）に５Ｖの電圧が印加されると同時に、第１ラインＬ１（ｎ＋１）に接続されたメモリセル２２ａ、２２ｂ、・・・のゲート端子ＴＧ（図９Ａ参照）には、それぞれ２Ｖの電圧が印加されるよう構成されている。
【００８７】
つぎに、第２ライン群Ｌ２の中から、メモリセル２２ａのセル選択用トランジスタＴＲａのドレイン電極Ｄａが接続されているラインを選択するための第２ライン選択命令を、第２デコーダ３８に入力する。第２デコーダ３８は、ライン選択命令にしたがって、第２ラインＬ２（ｍ−１）を選択する。選択された第２ラインＬ２（ｍ−１）には５Ｖの電圧が印加される。
【００８８】
第１ラインＬ１（ｎ＋１）および第２ラインＬ２（ｍ−１）が選択されることにより、セル選択用トランジスタＴＲａが”ＯＮ”状態となる。このため、メモリセル２２ａに書込まれた多値数に対応した電流が、第２ラインＬ２（ｍ−１）、セル選択用トランジスタＴＲａを介して、第２デコーダ３８からメモリセル２２ａに流れ込む。この電流を検出することにより、メモリセル２２ａの記憶内容（多値数）を読取ることができる。
【００８９】
このように、１回の読取り動作で、メモリアレイ３４を構成するメモリセル２２ａ、２２ｂ、・・・のうち、所望のメモリセルに書込まれた、多値数を読取ることができる。
【００９０】
つぎに、図１２に、この発明の他の実施例による多値記憶素子であるメモリセル４０の平面構成を示す。このメモリセル４０は、図１に示すメモリセル２２に、さらに、読取り専用ゲートＲＧ１〜ＲＧ３を設けたものである。
【００９１】
メモリセル４０においては、フローティングゲートＦＧ１ａ〜ＦＧ１ｃの一端は、読取り専用ゲート形成領域４２まで及ぶように形成されている。読取り専用ゲート形成領域４２のフローティングゲートＦＧ１ａ〜ＦＧ３ｃを覆うように、層間酸化膜ＭＣ１〜ＭＣ３が形成され、さらにこれらを覆うように、ポリシリコンにより構成された読取り専用ゲートＲＧ１〜ＲＧ３が形成されている。なお、読取り専用ゲートＲＧ１〜ＲＧ３は、相互に接続されるよう形成されており、すべて、読取り用ゲート端子ＴＧＲに接続されている。
【００９２】
メモリセル４０の書込み、消去動作は、メモリセル２２の場合同様、ゲート端子ＴＧを用いて行なうが、読取り動作は、読取り用ゲート端子ＴＧＲを用いて行なう。読取り動作を、読取り用ゲート端子ＴＧＲを用いて行なうのは以下の理由による。
【００９３】
フローティングゲートＦＧ１ａ〜ＦＧ３ａ、層間酸化膜ＭＣ１〜ＭＣ３、読取り専用ゲートＲＧ１〜ＲＧ３により第３コンデンサＣＣ１〜ＣＣ３を形成している。図１２に示すように、第３コンデンサＣＣ１〜ＣＣ３の面積はすべて同一に形成されている。一方、前述の第１コンデンサＣＡ１〜ＣＡ３（図１参照）の面積も、すべて同一である。したがって、トランジスタＴＲ１〜ＴＲ３相互間において、第３コンデンサＣＣ１〜ＣＣ３と、第１コンデンサＣＡ１〜ＣＡ３との容量比は同一となっている。
【００９４】
したがって、読取り動作の場合、各トランジスタＴＲ１〜ＴＲ３のフローティングゲートＦＧ１ａ〜ＦＧ３ａに生ずる電圧は、図１のメモリセル２２の場合と異なり、同一となる。このため、出力電流Ｉoutが、”０”状態のトランジスタの数にほぼ比例した階段状の値をとる。すなわち、多値数に対応する出力電流Ｉout間の差がほぼ均一となり、誤読取りがさらに発生しにくいという理由によるものである。
【００９５】
なお、上述の実施例においては、読取り専用ゲートＲＧ１〜ＲＧ３を設け、読取り時に、フローティングゲートＦＧ１〜ＦＧ３に同一の電圧が印加されるよう設定することにより、多値数に対応する出力電流Ｉout間の差がほぼ均一となるよう構成したが、トランジスタＴＲ１〜ＴＲ３のチャネル形成領域ＣＨ１〜ＣＨ３（図４Ｂ参照）を、Ｎ型半導体により構成してもよい。
【００９６】
このように構成することにより、読取り時に、フローティングゲートＦＧ１〜ＦＧ３すなわちコントロールゲートＣＧ１〜ＣＧ３に電圧を印加することなく、出力電流Ｉoutを得ることができる。このため、上述の実施例同様、読取り時に多値数に対応する出力電流Ｉout間の差がほぼ均一となる。
【００９７】
つぎに、図１３に、この発明のさらに他の実施例による多値記憶素子であるメモリセルを構成するトランジスタ５２の断面構成を示す。このトランジスタ５２は、ＭＮＯＳ（Metal Nitride Oxide Semi-conductor）形のトランジスタである。トランジスタ５２は、基板５４のチャネル形成領域６２上に、シリコン酸化膜５６、シリコン窒化膜５８、ゲート電極６０を、この順に積み重ねて形成されている。
【００９８】
基板５４を接地するとともに、ゲート電極６０に高電圧を印加することにより、シリコン窒化膜５８の最下部に電子を捕獲する。電子を捕獲した状態が”１”であり、電子を捕獲しない状態が”０”であるのは、図１のメモリセル２２に用いられてるトランジスタＴＲ１〜ＴＲ３と同様である。
【００９９】
シリコン酸化膜５６の厚さｄ１、または、シリコン酸化膜５６とシリコン窒化膜５８との合計の厚さｄ２を変えることにより、このトランジスタ５２の電子捕獲率を変えることができる。これらの厚さを変えることにより、電子が飛び越えるべきシリコン酸化膜５６に作用する電界強度が変るからである。
【０１００】
したがって、電子捕獲率の異なるトランジスタ５２を、複数個並列に配置することにより、図１のトランジスタＴＲ１〜ＴＲ３同様、多値数の書込み、読取りが可能なメモリセルを構成することができる。
【０１０１】
なお、上述の各実施例においては、フローティングゲート形のトランジスタＴＲ１〜ＴＲ３や、ＭＮＯＳ形のトランジスタ５２を用いて、多値記憶素子を構成する場合を例に説明したが、この発明は、これらのトランジスタに限定されるものではない。
【０１０２】
また、２値記憶素子が、電子捕獲領域に捕獲された電子の数に対応して２値状態を決定するトランジスタである場合を例に説明したが、本発明はこれに限定されるものではない。
【０１０３】
また、多値記憶素子に印加される電圧の大きさに対応して、２値状態の変化を起こすトランジスタの数を決定するよう構成したが、多値記憶素子に印加される電圧の印加時間に対応して、２値状態の変化を起こすトランジスタの数を決定するよう構成することもできる。
【０１０４】
また、上述の各実施例においては、不揮発性メモリに本発明を適用する場合を例に説明したが、この発明は、揮発性メモリに適用することもできる。
【０１０５】
【発明の効果】
この発明の多値記憶素子、この発明のメモリアレイ、および、この発明の記憶および再現方法は、複数の２値記憶素子を用意し、書込み時に、多値記憶素子に印加される電圧の大きさまたは印加時間に対応して、状態変化を起こす２値記憶素子の数を決定し、読取り時に、状態変化を起こした２値記憶素子の数に応じた出力を得ることを特徴とする。
【０１０６】
したがって、書込み時に状態変化を起こす２値記憶素子の数と多値数とを対応させることにより、印加電圧または印加時間と多値数とを対応させることができる。このため、多値数に対応する印加電圧または印加時間を、多値記憶素子に付与することにより、１回の書込み動作で、多値数を記憶することができる。
【０１０７】
また、出力と多値数とは対応している。このため、１回の出力読取り動作で、多値数を読取ることができる。さらに、読取りに際して、出力が、状態の変化を起こした２値記憶素子の数により定まる階段状の値をとる。このため、それぞれの多値数に対応する出力相互間の差は比較的大きく、誤読取りが発生しにくい。そのため、簡易な出力検出装置を用いることができる。
【０１０８】
すなわち、高速書込みおよび読取りが可能で、かつ、簡易で信頼性の高い多値記憶素子を得ることができる。
【０１０９】
この発明の多値記憶素子は、さらに、電子捕獲領域に捕獲された電子の数に対応して２値状態を決定するトランジスタを２値記憶素子として備え、該トランジスタの電子捕獲率を、該トランジスタ間で異なるように構成したことを特徴とする。
【０１１０】
したがって、書込み時において、多値記憶素子に電圧が印加されると、各トランジスタの電子捕獲率に対応して、電子捕獲領域に捕獲される電子の数が決定される。また、捕獲された電子の数に対応して、各トランジスタの２値状態が決定される。このため、多値記憶素子に印加される電圧または印加時間を変えることにより、２値状態のうち特定の状態となるトランジスタの数を変えることができる。また、読取り時において、２値状態のうち特定の状態となっているトランジスタの数と出力とは対応している。
【０１１１】
このため、２値状態のうち特定の状態となっているトランジスタの数と多値数とを対応させることにより、１回の書込み動作で、多値数を記憶することができ、１回の出力読取り動作で、多値数を読取ることができる。すなわち、高速書込みおよび読取りが可能で、かつ、簡易で信頼性の高い多値記憶素子を、容易に得ることができる。
【０１１２】
この発明の多値記憶素子は、さらに、並列に接続された複数のフローティングゲート形のトランジスタにより多値記憶素子を形成し、第１コンデンサと第２コンデンサとの容量比が、該トランジスタ間で異なるように構成したことを特徴とする。
【０１１３】
したがって、書込み時において、多値記憶素子に電圧が印加されると、各トランジスタの容量比に対応して、各トランジスタに印加される電圧が決定される。また、各トランジスタの電子捕獲率は、各トランジスタに印加される電圧に依存する。このため、各トランジスタの容量比に対応して各トランジスタの２値状態が決定される。
【０１１４】
すなわち、各トランジスタの容量比が異なるよう形成するという簡単な方法により、高速書込みおよび読取りが可能で、かつ、簡易で信頼性の高い多値記憶素子を得ることができる。
【０１１５】
この発明の多値記憶素子は、さらに、第２コンデンサの面積を異ならせることにより、第１コンデンサと第２コンデンサとの容量比が、該複数のトランジスタ間で異なるように構成したことを特徴とする。
【０１１６】
したがって、第２コンデンサを形成する工程において、多値記憶素子を構成するトランジスタと、一般的なフローティングゲート形のトランジスタとで異なるのは、第２コンデンサの面積を決定するマスクパタンのみである。すなわち、従来の工程を変えることなく、容易に多値記憶素子を製造することができる。
【０１１７】
この発明の多値記憶素子は、読取り専用ゲートをさらに備えるとともに、読取り専用ゲートとフローティングゲートとの間に形成される第３コンデンサと、第１コンデンサとの容量比が、各トランジスタ間でほぼ同一となるよう構成したことを特徴とする。
【０１１８】
したがって、読取り時において、各トランジスタのフローティングゲートには、ほぼ同一の電圧が印加される。このため、出力が、状態の変化を起こしていない２値記憶素子の数にほぼ比例した階段状の値をとる。このため、多値数に対応する出力間の差はほぼ均一となり、誤読取りがさらに発生しにくい。
【０１１９】
すなわち、高速書込みおよび読取りが可能で、かつ、より簡易で信頼性の高い多値記憶素子を得ることができる。
【０１２０】
この発明の多値記憶素子は、並列に接続された複数のＭＮＯＳ形のトランジスタにより多値記憶素子を形成し、第１絶縁膜の厚さまたは絶縁膜の総厚さが、該トランジスタ間で異なるように構成したことを特徴とする。
【０１２１】
したがって、書込み時において、多値記憶素子に電圧が印加されると、各トランジスタの第１絶縁膜の厚さまたは絶縁膜の総厚さに対応して、第１絶縁膜に生ずる電界強度が決定される。また、各トランジスタの電子捕獲率は、各トランジスタに生ずる電界強度に依存する。このため、各トランジスタの第１絶縁膜の厚さまたは絶縁膜の総厚さに対応して、各トランジスタの２値状態が決定される。また、多値記憶素子に印加される電圧または印加時間を変えることにより、２値状態のうち特定の状態となるトランジスタの数を変えることができる。
【０１２２】
すなわち、各トランジスタの第１絶縁膜の厚さまたは絶縁膜の総厚さが異なるよう形成するという簡単な方法により、高速書込みおよび読取りが可能で、かつ、簡易で信頼性の高い多値記憶素子を得ることができる。
【図面の簡単な説明】
【図１】この発明の一実施例によるメモリセルの平面構造を示す図面である。
【図２】この発明の一実施例によるメモリセルの第１コンデンサおよび第２コンデンサの寸法を示す図面である。
【図３】この発明の一実施例によるメモリセルの断面構造の一部を示す図面である。
【図４】この発明の一実施例によるメモリセルの断面構造の一部を示す図面である。
【図５】この発明の一実施例によるメモリセルの製造工程の一部を示す図面である。
【図６】この発明の一実施例によるメモリセルの製造工程の一部を示す図面である。
【図７】この発明の一実施例によるメモリセルの製造工程の一部を示す図面である。
【図８】この発明の一実施例によるメモリセルの書込み時の状態を示す図面である。
【図９】この発明の一実施例によるメモリセルの読取り時の状態を示す図面である。
【図１０】この発明の一実施例によるメモリセルの消去時の状態を示す図面である。
【図１１】この発明の一実施例によるメモリセルを用いたメモリアレイの構成を示す図面である。
【図１２】この発明の他の実施例によるメモリセルの平面構成を示す図面である。
【図１３】この発明のさらに他の実施例によるメモリセルに用いるトランジスタの構成を示す図面である。
【図１４】従来のメモリセルの断面構成を示す図面である。
【図１５】従来のメモリセルの読取り時の状態を示す図面である。
【符号の説明】
２２・・・・・・メモリセル
ＣＡ１・・・・・第１コンデンサ
ＣＡ２・・・・・第１コンデンサ
ＣＡ３・・・・・第１コンデンサ
ＣＢ１・・・・・第２コンデンサ
ＣＢ２・・・・・第２コンデンサ
ＣＢ３・・・・・第２コンデンサ
ＴＤ・・・・・・ドレイン端子
ＴＧ・・・・・・ゲート端子
ＴＲ１・・・・・トランジスタ
ＴＲ２・・・・・トランジスタ
ＴＲ３・・・・・トランジスタ
【図１】
0003662626.tif 000002
【図２】
0003662626.tif 000003
【図３】
0003662626.tif 000004
【図４】
0003662626.tif 000005
【図５】
0003662626.tif 000006
【図６】
0003662626.tif 000007
【図７】
0003662626.tif 000008
【図８】
0003662626.tif 000009
【図９】
0003662626.tif 000010
【図１０】
0003662626.tif 000011
【図１１】
0003662626.tif 000012
【図１２】
0003662626.tif 000013
【図１３】
0003662626.tif 000014
【図１４】
0003662626.tif 000015
【図１５】
0003662626.tif 000016