(57)【特許請求の範囲】
【請求項１】
第１の回路と第２の回路との間に設けられ、かつ、前記第１の回路が有するスイッチング素子の端子から出力される出力信号を前記第２の回路に伝達するためのインターフェース回路であって、
パルス信号を入力し、そのパルス信号に応じた出力信号を出力するためのバッファアンプと、
前記バッファアンプの出力端子と前記スイッチング素子の端子との間に接続され、かつ、前記バッファアンプから出力される出力信号及び前記スイッチング素子の端子がハイインピーダンスでない場合に該端子から出力される出力信号に基づいて充放電されるコンデンサと、
前記コンデンサの充電電流又は放電電流の大きさを検出することにより、前記第１の回路におけるスイッチング素子の端子から出力される出力信号を検出する電流検出回路と
を備えるインターフェース回路。
【請求項２】
前記バッファアンプは電流の吐き出し及び吸い込みが可能である請求項１に記載のインターフェース回路。
【請求項３】
前記電流検出回路は、前記バッファアンプの電源端子に設けられたカレントミラー回路と、
前記カレントミラー回路に流れる電流を電圧信号に変換するための電流検出用抵抗と
を備える請求項１に記載のインターフェース回路。
【請求項４】
前記バッファアンプは、電源に対してエミッタホロワ接続されたｎｐｎトランジスタ及びｐｎｐトランジスタを備え、
前記電流検出回路は、ｎｐｎトランジスタ及びｐｎｐトランジスタのいずれかの電圧降下に基づいて前記コンデンサの充電電流又は放電電流に応じた電流を流す検出用トランジスタと、前記検出用トランジスタの電流を電圧信号に変換する電流検出用抵抗とを備える請求項１に記載のインターフェース回路。
【請求項５】
前記バッファアンプは、電源に対してエミッタホロワ接続されたｎｐｎトランジスタ及びマルチコレクタｐｎｐトランジスタを備え、
前記電流検出回路は、前記マルチコレクタｐｎｐトランジスタと、前記マルチコレクタの１つのコレクタを流れかつ前記コンデンサの放電電流に応じた電流を電圧信号に変換する電流検出用抵抗とを備える請求項１に記載のインターフェース回路。
【請求項６】
前記パルス信号を出力するための発振回路を備え、
前記バッファアンプは前記発振回路の一部である請求項１に記載のインターフェース回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はインターフェース回路に関する。
近年、例えばアクチュエータ等の負荷に負荷用電源を供給するための電力制御装置は、小型化を目的として半導体装置が多用されているが、電力制御装置には高信頼性も要求されている。そのため、半導体装置の過電流、過電圧、負荷オープン等をモニタしてダイアグ検出を行い、負荷及び電力制御装置の保護に役立てる必要がある。
【０００２】
【従来の技術】
半導体装置を用いた電力制御装置には、負荷用電源のプラス側と負荷との間にスイッチ回路を設けるハイサイド形式と、負荷用電源のマイナス側と負荷との間にスイッチ回路を設けるローサイド形式とがある。
【０００３】
図７はハイサイド形式の電力制御装置１０を示し、電力制御装置１０はスイッチ回路１３と、スイッチ回路１３を制御するための制御回路１４とを備える。制御回路１４には低電圧ＶCCの制御用電源１５が供給されている。
【０００４】
スイッチ回路１３は高電圧Ｖｐの負荷用電源１１のプラス側と負荷１２との間に接続されている。スイッチ回路１３はｎ型のパワーＭＯＳトランジスタ１６と、ダイアグ検出回路１７とを備える。パワーＭＯＳトランジスタ１６のドレインは負荷用電源１１のプラス側に接続され、同トランジスタ１６のソースは負荷１２に接続されている。パワーＭＯＳトランジスタ１６のゲートには制御回路１４から制御信号ＣＴＬ１が入力されている。
【０００５】
制御信号ＣＴＬ１がＨレベルであると、パワーＭＯＳトランジスタ１６はオンして負荷１２に電流ＩL を供給する。制御信号ＣＴＬ１がＬレベルであると、パワーＭＯＳトランジスタ１６はオフして負荷１２への電流ＩL の供給を断つ。
【０００６】
ダイアグ検出回路１７はパワーＭＯＳトランジスタ１６のソース・ドレイン間に接続されている。ダイアグ検出回路１７はｐｎｐトランジスタよりなる出力トランジスタ１８を備え、同トランジスタ１８のエミッタはパワーＭＯＳトランジスタ１６のドレインに接続され、同トランジスタ１８のコレクタは抵抗１９を介して制御回路１４に接続されている。抵抗１９及び制御回路１４のノードＮ１と信号系グランドＧＮＤ１との間にはツェナーダイオード２０が接続されている。
【０００７】
ダイアグ検出回路１７はパワーＭＯＳトランジスタ１６のドレイン電圧を監視することにより、過電流、過電圧、負荷オープン等をモニタしてダイアグ検出を行う。
【０００８】
ダイアグ検出回路１７は異常を検出した場合には、出力トランジスタ１８をオンさせてそのコレクタから電圧Ｖｐを出力する。すると、ノードＮ１に現れるツェナダイオード２０のツェナー電圧がＨレベルの信号として制御回路１４に入力される。
【０００９】
ダイアグ検出回路１７は異常を検出していない場合には出力トランジスタ１８をオフさせる。その結果、制御回路１４には信号系グランドＧＮＤ１と同電位（Ｌレベル）の信号が入力される。
【００１０】
制御回路１４は異常を示すＨレベルの信号が入力されると、制御信号ＣＴＬ１をＬレベルにしてパワーＭＯＳトランジスタ１６をオフさせることにより、パワーＭＯＳトランジスタ１６及び負荷１２を保護する。
【００１１】
このように構成された電力制御装置１０では、グランドは信号系グランドＧＮＤ１とパワー系グランドＧＮＤ２とに分離されている。パワー系の配線は実際には長い。従って、信号系グランドＧＮＤ１が負荷１２に近接した点Ａに接続されると、信号系グランドＧＮＤ１とパワー系グランドＧＮＤ２との間に電位差は生じない。
【００１２】
逆に、信号系グランドＧＮＤ１が負荷１２から離間した点Ｂに接続されると、信号系グランドＧＮＤ１とパワー系グランドＧＮＤ２との間に電位差が生じ、パワー系グランドＧＮＤ２の電圧が信号系グランドＧＮＤ１の電圧よりも、負荷電流ＩL とパワー系の配線２１の点Ａ，Ｂ間の配線抵抗ＲS との積の電位差だけ高くなる。
【００１３】
ところが、この電力制御装置１０は、負荷用電源１１の電圧Ｖｐを出力トランジスタ１８を介して制御回路１５に伝達するようにしているため、ダイアグ検出回路１７が異常を検出した場合のＨレベル出力に変化はない。
【００１４】
図８はローサイド形式の電力制御装置２２を示し、電力制御装置２２はスイッチ回路２３と、スイッチ回路２３を制御するための制御回路２４とを備える。制御回路２４には低電圧ＶCCの制御用電源１５が供給されている。
【００１５】
スイッチ回路２３は負荷１２と高電圧Ｖｐの負荷用電源１１のマイナス側との間に接続されている。スイッチ回路２３はｎ型のパワーＭＯＳトランジスタ２５と、ダイアグ検出回路２６とを備える。
【００１６】
パワーＭＯＳトランジスタ２５のドレインは負荷１２に接続され、同トランジスタ２５のソースは負荷用電源１１のマイナス側に接続されている。パワーＭＯＳトランジスタ２５のゲートには制御回路２４から制御信号ＣＴＬ２が入力されている。
【００１７】
制御信号ＣＴＬ２がＨレベルであると、パワーＭＯＳトランジスタ２５はオンして負荷１２に電流ＩL を供給する。制御信号ＣＴＬ２がＬレベルであると、パワーＭＯＳトランジスタ２５はオフして負荷１２への電流ＩL の供給を断つ。
【００１８】
ダイアグ検出回路２６はパワーＭＯＳトランジスタ２５のソース・ドレイン間に接続されている。ダイアグ検出回路２６はｎｐｎトランジスタよりなる出力トランジスタ２７を備え、同トランジスタ２７のエミッタはパワーＭＯＳトランジスタ２５のソースに接続され、同トランジスタ２７のコレクタは制御回路２４に接続されている。出力トランジスタ２７のコレクタと制御用電源１５のプラス側との間には抵抗２８が接続されている。
【００１９】
ダイアグ検出回路２６はパワーＭＯＳトランジスタ２６のドレイン電圧を監視することにより、過電流、過電圧、負荷オープン等をモニタしてダイアグ検出を行う。
【００２０】
ダイアグ検出回路２６は異常を検出した場合には、出力トランジスタ２７をオンさせる。出力トランジスタ２７がオンすると、制御用電源１５から抵抗２８及び出力トランジスタ２７を経由してパワー系グランドＧＮＤ２に電流が流れる。その結果、制御回路２４にはノードＮ２に現れるパワー系グランドＧＮＤ２と同電位の信号が入力される。
【００２１】
ダイアグ検出回路２６は異常を検出していない場合には出力トランジスタ２７をオフさせそのコレクタをハイインピーダンスにする。すると、ノードＮ２に現れる制御用電源１５の電圧ＶCCがＨレベルの信号として制御回路２４に入力される。
【００２２】
制御回路２４は異常を示すＨレベルの信号が入力されると、制御信号ＣＴＬ２をＬレベルにしてパワーＭＯＳトランジスタ２５をオフさせることにより、パワーＭＯＳトランジスタ２５及び負荷１２を保護する。
【００２３】
電力制御装置２２においても、グランドは信号系グランドＧＮＤ１とパワー系グランドＧＮＤ２とに分離されており、パワー系の配線は実際には長い。従って、信号系グランドＧＮＤ１がパワーＭＯＳトランジスタ２５のソースに近接した点Ａに接続されると、信号系グランドＧＮＤ１とパワー系グランドＧＮＤ２との間に電位差は生じない。
【００２４】
逆に、信号系グランドＧＮＤ１がパワーＭＯＳトランジスタ２５のソースから離間した点Ｂに接続されると、パワー系グランドＧＮＤ２の電圧が信号系グランドＧＮＤ１の電圧よりも、ＩL ×ＲS の電位差だけ高くなる。特に、負荷電流ＩL に突入電流が流れるような場合にはパワー系グランドＧＮＤ２と信号系グランドＧＮＤ１との間に大きな電位差が生じる可能性がある。
【００２５】
ところが、この電力制御装置２２は、ダイアグ検出回路２６が異常を検出した場合、制御用電源１５から抵抗２８及び出力トランジスタ２７を経由してパワー系グランドＧＮＤ２に電流を流すことにより、ダイアグ検出回路２６の検出信号を制御回路２４に伝達するようにしている。このとき、パワー系グランドＧＮＤ２の電圧が高いと、ノードＮ２の電圧はパワー系グランドＧＮＤ２の電圧以上となり、これを制御回路２４がＨレベル、すなわち、異常なしと判定してしまい、誤動作を招くおそれがある。
【００２６】
【発明が解決しようとする課題】
従って、電力制御装置においては、信号系グランドＧＮＤ１とパワー系グランドＧＮＤ２との間に電位差が発生しないようにパワー系グランドＧＮＤ２と負荷用電源との距離を最短距離にしなければならないが、電力制御装置を含むシステムを考える上では、ダイアグ検出を最優先にして配線することはできないという事情がある。
【００２７】
本発明は上記事情を鑑みてなされたものであって、その目的は、コンデンサの充電電流又は放電電流の大きさを検出することによって、第１の回路の出力信号を第２の回路に確実に伝達できるインターフェース回路を提供することにある。
【００２８】
【課題を解決するための手段】
図１は請求項１の発明の原理説明図である。
第１の回路１は出力信号ＳＧ１を出力するためのスイッチング素子１ａを有する。インターフェース回路３は第１の回路１と第２の回路２との間に設けられており、第１の回路１の出力信号ＳＧ１を第２の回路２に伝達する。
【００２９】
インターフェース回路３は、バッファアンプ４と、コンデンサ５と、電流検出回路６とを備える。バッファアンプ４はパルス信号ＳＧ２を入力し、そのパルス信号ＳＧ２に応じた信号ＳＧ３を出力する。
【００３０】
コンデンサ５はバッファアンプ４の出力端子とスイッチング素子１ａの端子との間に接続されており、バッファアンプ４から出力される出力信号ＳＧ３及びスイッチング素子１ａの端子がハイインピーダンスでない場合に該端子から出力される出力信号ＳＧ１に基づいて充放電される。
【００３１】
電流検出回路６はコンデンサ５の充電電流又は放電電流の大きさを検出することにより、第１の回路１におけるスイッチング素子１ａの端子から出力される出力信号ＳＧ１を検出する。
（作用）
従って、スイッチング素子１ａの端子から出力される出力信号ＳＧ１がハイインピーダンスでないときにのみ、パルス信号ＳＧ２に応じた信号ＳＧ３によってコンデンサ５が充放電され、電流検出回路６によってコンデンサ５への充電電流又は放電電流の大きさに基づいてスイッチング素子１ａの端子から出力される出力信号ＳＧ１の状態が検出される。
【００３２】
【発明の実施の形態】
［第１の実施の形態］
以下、本発明を具体化した第１の実施の形態を図２に従って説明する。なお、説明の便宜上、図８と同様の構成については同一の符号を付してその説明を一部省略する。
【００３３】
本形態はローサイド形式の電力制御装置３０を示し、電力制御装置３０は第１の回路としてのスイッチ回路３１と、第２の回路としての制御回路３２と、インターフェース回路３３とを備える。スイッチ回路３１とインターフェース回路３３とは１つの半導体チップ３４上に形成されている。
【００３４】
スイッチ回路３１は負荷１２と高電圧Ｖｐの負荷用電源１１のマイナス側との間に接続されている。スイッチ回路３１はｎ型のパワーＭＯＳトランジスタ３５と、ダイアグ検出回路３６とを備える。パワーＭＯＳトランジスタ３５のドレインは負荷１２に接続され、同トランジスタ３５のソースは負荷用電源１１のマイナス側に接続されている。パワーＭＯＳトランジスタ３５のゲートには制御回路３２から制御信号ＣＴＬ３が入力されている。
【００３５】
制御信号ＣＴＬ３がＨレベルであると、パワーＭＯＳトランジスタ３５はオンして負荷１２に電流ＩL を供給する。制御信号ＣＴＬ３がＬレベルであると、パワーＭＯＳトランジスタ３５はオフして負荷１２への電流ＩL の供給を断つ。
【００３６】
ダイアグ検出回路３６はパワーＭＯＳトランジスタ３５のドレイン及びソース（パワー系グランドＧＮＤ２）間に接続されており、ダイアグ検出回路３６はパワーＭＯＳトランジスタ３５のドレイン電圧を監視することにより、過電流、過電圧、負荷オープン等をモニタしてダイアグ検出を行う。
【００３７】
ダイアグ検出回路３６は３つの抵抗３７〜３９、ツェナーダイオード４０、ｎｐｎトランジスタ４１及びスイッチング素子としてのｎｐｎトランジスタよりなる出力トランジスタ４２を備える。
【００３８】
抵抗３７，３８はパワーＭＯＳトランジスタ３５のドレイン及びソース間に直列に接続されており、抵抗３７，３８はそれらの抵抗比に基づいてパワーＭＯＳトランジスタトランジスタ３５のドレイン・ソース間電圧を分圧する。
【００３９】
ツェナーダイオード４０のアノードは抵抗３９を介してパワーＭＯＳトランジスタ３５のソースに接続され、カソードはパワーＭＯＳトランジスタ３５のドレインに接続されている。ｎｐｎトランジスタ４１のコレクタは抵抗３７，３８間のノードＮ３に接続され、同トランジスタ４１のエミッタはパワーＭＯＳトランジスタ３５のソースに接続されている。さらに、ｎｐｎトランジスタ４１のベースはツェナーダイオード４０のアノードに接続されている。
【００４０】
出力トランジスタ４２のエミッタはパワーＭＯＳトランジスタ３５のソースに接続され、同トランジスタ４２のベースはノードＮ３に接続されている。出力トランジスタ４２はノードＮ３の電圧に基づく出力信号ＳＧ１をそのコレクタを介してインターフェース回路３３に出力する。
【００４１】
パワーＭＯＳトランジスタ３５のオフ状態において、パワーＭＯＳトランジスタ３５のドレイン・ソース間に正常な値の電圧が印加されると、ツェナーダイオード４０はブレークダウンを起こさないため、ｎｐｎトランジスタ４１はオフする。従って、ノードＮ３にはパワーＭＯＳトランジスタ３５のドレイン・ソース間電圧を分圧した電圧が現れ、出力トランジスタ４２はオンし、出力信号ＳＧ１の電圧はパワー系グランドＧＮＤ２と同電圧になる。
【００４２】
また、パワーＭＯＳトランジスタ３５のオフ状態において、パワーＭＯＳトランジスタ３５のドレイン・ソース間に過電圧が印加されると、ツェナーダイオード４０がブレークダウンを起こすため、ｎｐｎトランジスタ４１はオンし、ノードＮ３の電圧はパワー系グランドＧＮＤ２と同電圧になる。そのため、出力トランジスタ４２はオフし、出力信号ＳＧ１はハイインピーダンスとなる。
【００４３】
さらに、パワーＭＯＳトランジスタ３５のオフ状態において、負荷オープン、すなわち、断線の場合には、ノードＮ３の電圧はパワー系グランドＧＮＤ２と同電圧又はハイインピーダンスとなる。そのため、出力トランジスタ４２はオフし、出力信号ＳＧ１はハイインピーダンスとなる。
【００４４】
パワーＭＯＳトランジスタ３５のオン状態において、パワーＭＯＳトランジスタ３５に正常な値の電流が流れると、この電流に基づくパワーＭＯＳトランジスタ３５での電圧降下は小さい。このとき、ノードＮ３の電圧は出力トランジスタ４２のベース・エミッタ間電圧よりも小さいため、出力トランジスタ４２はオフし、出力信号ＳＧ１はハイインピーダンスとなる。
【００４５】
また、パワーＭＯＳトランジスタ３５のオン状態において、パワーＭＯＳトランジスタ３５に過電流が流れると、この電流に基づくパワーＭＯＳトランジスタ３５での電圧降下は大きくなる。このとき、ノードＮ３の電圧が出力トランジスタ４２のベース・エミッタ間電圧よりも大きくなると、出力トランジスタ４２はオンし、出力信号ＳＧ１の電圧はパワー系グランドＧＮＤ２と同電圧になる。
【００４６】
インターフェース回路３３は、スイッチ回路３１と制御回路３２との間に接続されており、スイッチ回路３１の出力信号ＳＧ１を制御回路３２に伝達するものである。インターフェース回路３３は、バッファアンプ４５、コンデンサ４６、パルス発生回路４７、カレントミラー回路４８及び電流検出用抵抗５１を備える。
【００４７】
カレントミラー回路４８は２つのｐｎｐトランジスタ４９，５０からなり、両トランジスタ４９，５０のエミッタは制御用電源１５のプラス（ＶCC）側に接続されている。両トランジスタ４９，５０のベースはｐｎｐトランジスタ４９のコレクタに接続されている。
【００４８】
パルス発生回路４７は制御用電源１５に基づいてパルス信号ＳＧ２を出力する。
バッファアンプ４５はｐｎｐトランジスタ４９のコレクタと信号系グランドＧＮＤ１との間に接続されて動作電源を供給されている。バッファアンプ４５はパルス信号ＳＧ２を入力し、そのパルス信号ＳＧ２に応じた信号ＳＧ３を出力するとともに、その出力端子から電流の吐き出し及び吸い込みが可能である。
【００４９】
コンデンサ４６はバッファアンプ４５の出力端子と前記出力トランジスタ４２のコレクタとの間に接続されており、バッファアンプ４５の出力信号ＳＧ３及び出力トランジスタ４２の出力信号ＳＧ１に基づいて充放電される。より詳しくは、出力信号ＳＧ１がハイインピーダンス状態でない、すなわち、出力トランジスタ４２がオンしているときに、コンデンサ４６は充放電される。
【００５０】
この際、パワー系グランドＧＮＤ２が制御用電源１５の電圧ＶCCよりも低い場合、出力信号ＳＧ３がＨレベルであると、コンデンサ４６は制御用電源１５からｎｐｎトランジスタ４９及びバッファアンプ４５を介して流れる電流によって充電される。逆に出力信号ＳＧ３がＬレベルであると、コンデンサ４６からバッファアンプ４５を介して信号系グランドＧＮＤ１に電流が流れ、コンデンサ４６が放電される。コンデンサ４６の充電時の電圧と放電時の電圧との差は、出力信号ＳＧ３の振幅分に相当する。
【００５１】
コンデンサ４６の充電時又は放電時において、制御用電源１５からカレントミラー回路４８のｎｐｎトランジスタ４９を介してバッファアンプ４５に電流が流れ、ｎｐｎトランジスタ５０にも等しい大きさの電流が流れる。
【００５２】
なお、パワー系グランドＧＮＤ２が制御用電源１５の電圧ＶCCよりも高くなるようなことがあった場合、出力信号ＳＧ３がＬレベルであると、コンデンサ４６はパワー系グランドＧＮＤ２から出力トランジスタ４２及びその寄生ダイオード４２ａを介して流れる電流によって充電される。
【００５３】
逆に出力信号ＳＧ３がＨレベルであると、制御用電源１５からｎｐｎトランジスタ４９及びバッファアンプ４５を介して流れる電流によって放電される。出力トランジスタ４２の導通状態が変化しても出力トランジスタ４２には寄生ダイオード４２ａが存在するため、放電電流の変化量は小さいものとなる。
【００５４】
ｐｎｐトランジスタ５０のコレクタと信号系グランドＧＮＤ１との間には電流検出用抵抗５１が接続されている。本形態では、カレントミラー回路４８及び電流検出用抵抗５１により電流検出回路が構成されている。
【００５５】
電流検出用抵抗５１はコンデンサ４６の充電時又は放電時において、ｎｐｎトランジスタ５０を流れる電流の大きさを電圧信号ＳＧ４に変換して検出することにより、出力トランジスタ４２のオン状態を検出する。出力トランジスタ４２のオフ時にはコンデンサ４６の充放電電流はほとんどないため、電圧信号ＳＧ４は信号系グランドＧＮＤ１（Ｌレベル）とほぼ同電位となる。
【００５６】
制御回路３２はＨレベルの電圧信号ＳＧ４が入力されると出力トランジスタ４２がオンしていると判定し、Ｌレベルの電圧信号ＳＧ４が入力されると出力トランジスタ４２がオフしていると判定する。制御回路３２は、この判定結果とそのときのパワーＭＯＳトランジスタ３５の導通状態（オン又はオフ）とに基づいてパワーＭＯＳトランジスタ３５の導通状態を制御し、パワーＭＯＳトランジスタ３５及び負荷１２を保護する。
【００５７】
さて、このように構成された電力制御装置３０では、グランドは信号系グランドＧＮＤ１とパワー系グランドＧＮＤ２とに分離されており、信号系グランドＧＮＤ１がパワーＭＯＳトランジスタ３５のソースから離間した点に接続されている。そのため、信号系グランドＧＮＤ１とパワー系グランドＧＮＤ２との間に電位差が生じ、パワー系グランドＧＮＤ２の電圧が信号系グランドＧＮＤ１の電圧よりも、負荷電流ＩL とパワー系の配線２１の配線抵抗ＲS との積の電位差だけ高くなる。
【００５８】
今、制御回路３２の制御信号ＣＴＬ３がＬレベルであると、パワーＭＯＳトランジスタ３５はオフし、負荷１２への負荷電流ＩL の供給は断たれる。パワーＭＯＳトランジスタ３５のドレイン・ソース間に正常な値の電圧が印加されていると、ｎｐｎトランジスタ４１はオフし、出力トランジスタ４２はオンし、出力信号ＳＧ１の電圧はパワー系グランドＧＮＤ２と同電圧になる。
【００５９】
このとき、制御用電源１５の電圧ＶCCはパワー系グランドＧＮＤ２の電圧よりも高いため、パルス信号ＳＧ２に基づく出力信号ＳＧ３がＨレベルであると、コンデンサ４６は制御用電源１５からｎｐｎトランジスタ４９及びバッファアンプ４５を介して流れる電流によって充電される。電流検出用抵抗５１にもｎｐｎトランジスタ５０を介してコンデンサ４６の充電電流と等しい大きさの電流が流れ、電圧信号ＳＧ４はＨレベルとなり、出力トランジスタ４２のオン状態が検出される。
【００６０】
逆に出力信号ＳＧ３がＬレベルであると、コンデンサ４６からバッファアンプ４５を介して信号系グランドＧＮＤ１に電流が流れ、コンデンサ４６が放電される。
【００６１】
また、パワーＭＯＳトランジスタ３５のオフ状態において、パワーＭＯＳトランジスタ３５のドレイン・ソース間に過電圧が印加されると、ｎｐｎトランジスタ４１はオンし、出力トランジスタ４２はオフし、出力信号ＳＧ１はハイインピーダンスとなる。
【００６２】
従って、パルス信号ＳＧ２に基づいて出力信号ＳＧ３が変化したとしても、カレントミラー回路４８に電流が流れれることはなく、コンデンサ４６の充放電は行われない。そのため、電圧信号ＳＧ４は信号系グランドＧＮＤ１（Ｌレベル）とほぼ同電位となり、出力トランジスタ４２のオフ状態が検出される。
【００６３】
さらに、パワーＭＯＳトランジスタ３５のオフ状態において、負荷オープン、すなわち、断線の場合には、出力トランジスタ４２はオフし、出力信号ＳＧ１はハイインピーダンスとなる。従って、この場合にもコンデンサ４６の充放電は行われず、電圧信号ＳＧ４は信号系グランドＧＮＤ１（Ｌレベル）とほぼ同電位となり、出力トランジスタ４２のオフ状態が検出される。
【００６４】
また、制御回路３２の制御信号ＣＴＬ３がＨレベルであると、パワーＭＯＳトランジスタ３５はオンし、負荷１２に負荷電流ＩL が供給される。このとき、パワーＭＯＳトランジスタ３５を流れる電流が正常な値であると、出力トランジスタ４２はオフし、出力信号ＳＧ１はハイインピーダンスとなる。従って、この場合にもコンデンサ４６の充放電は行われず、電圧信号ＳＧ４は信号系グランドＧＮＤ１（Ｌレベル）とほぼ同電位となり、出力トランジスタ４２のオフ状態が検出される。
【００６５】
さらに、パワーＭＯＳトランジスタ３５のオン状態において、パワーＭＯＳトランジスタ３５に過電流が流れると、出力トランジスタ４２はオンし、出力信号ＳＧ１の電圧はパワー系グランドＧＮＤ２と同電圧になる。
【００６６】
このとき、制御用電源１５の電圧ＶCCがパワー系グランドＧＮＤ２の電圧よりも高い場合には、コンデンサ４６は出力信号ＳＧ３に基づいて充放電され、電流検出用抵抗５１に流れる電流に基づいて電圧信号ＳＧ４はＨレベルとなり、出力トランジスタ４２のオン状態が検出される。
【００６７】
そして、制御回路３２によって電圧信号ＳＧ４の電圧レベルとそのときのパワーＭＯＳトランジスタ３５の導通状態（オン又はオフ）とに基づいてパワーＭＯＳトランジスタ３５の導通状態が制御される。
【００６８】
さて、本実施の形態は、以下の効果がある。
（１）電力制御装置３０では、パワー系グランドＧＮＤ２の電圧が信号系グランドＧＮＤ１の電圧よりも、負荷電流ＩL とパワー系の配線２１の配線抵抗ＲS との積の電位差だけ高くなる。ところが、インターフェース回路３３はパルス信号ＳＧ２に基づいてコンデンサ４６を充放電させるバッファアンプ４５を設けるとともに、コンデンサ４６の充電電流の大きさを電圧信号ＳＧ４に変換することにより、ダイアグ検出回路３６の出力トランジスタ４２の導通状態を検出するようにした。
【００６９】
そのため、パワー系グランドＧＮＤ２の電圧に関わらず、出力トランジスタ４２がオンしていれば、パルス信号ＳＧ２に基づいてコンデンサ４６を充放電させることによりＨレベルの電圧信号ＳＧ４を出力して出力トランジスタ４２のオン状態を制御回路３２に確実に伝達することができる。
【００７０】
また、パワー系グランドＧＮＤ２の電圧に関わらず、出力トランジスタ４２がオフしていれば、コンデンサ４６を充放電させることはできず、Ｌレベルの電圧信号ＳＧ４を出力して出力トランジスタ４２のオフ状態を制御回路３２に確実に伝達することができる。
【００７１】
（２）また、本形態のインターフェース回路３３は、ダイアグ検出回路３６の出力信号ＳＧ１をコンデンサ４６に印加するようにしている。そのため、負荷電流ＩL に突入電流が流れてパワー系グランドＧＮＤ２の電圧が制御用電源１５の電圧ＶCCを越えるような高い電圧となった場合でも、その高電圧からインターフェース回路３３及び制御回路３２を保護することができる。
【００７２】
［第２の実施の形態］
次に、本発明の第２の実施の形態を図３に従って説明する。なお、説明の便宜上、図２と同様の構成については同一の符号を付してその説明を一部省略する。
【００７３】
本形態は前記電力制御装置３０に設けられる別のダイアグ検出回路５５と別のインターフェース回路５６を示し、ダイアグ検出回路５５及びインターフェース回路５６は１つの半導体チップ上に形成されている。
【００７４】
ダイアグ検出回路５５は前記ダイアグ検出回路３６の構成に加えて、前記出力トランジスタ４２と同一サイズのｎｐｎトランジスタ５７を備えている。従って、ｎｐｎトランジスタ５７は出力トランジスタ４２が持つ寄生容量４２ｂと同一の値の寄生容量５７ａを有する。ｎｐｎトランジスタ５７のベース及びエミッタはパワー系グランドＧＮＤ２に接続され、コレクタはインターフェース５６に接続されている。従って、ｎｐｎトランジスタ５７は常にオフしている。
【００７５】
インターフェース回路５６は前記インターフェース回路３３の構成に加えて、バッファアンプ５８、コンデンサ４６と同一容量のコンデンサ５９、及び電流増幅用のｐｎｐトランジスタ６０を備えている。
【００７６】
バッファアンプ４５はｐｎｐトランジスタ５０のコレクタと信号系グランドＧＮＤ１との間に接続されて動作電源を供給されている。バッファアンプ４５はパルス信号ＳＧ２を入力し、そのパルス信号ＳＧ２に応じた信号ＳＧ３を出力するとともに、その出力端子から電流の吐き出し及び吸い込みが可能である。
【００７７】
バッファアンプ５８はｐｎｐトランジスタ４９のコレクタと信号系グランドＧＮＤ１との間に接続されて動作電源を供給されている。バッファアンプ５８はパルス信号ＳＧ２を入力し、そのパルス信号ＳＧ２に応じた信号ＳＧ３を出力するとともに、その出力端子から電流の吐き出し及び吸い込みが可能である。
【００７８】
コンデンサ４６はバッファアンプ４５の出力端子と前記出力トランジスタ４２のコレクタとの間に接続されており、バッファアンプ４５の出力信号ＳＧ３及び出力トランジスタ４２の出力信号ＳＧ１に基づいて充放電される。コンデンサ５９はバッファアンプ５８の出力端子とｎｐｎトランジスタ５７のコレクタとの間に接続されており、バッファアンプ５８の出力信号ＳＧ３及びｎｐｎトランジスタ５７の出力信号ＳＧ５に基づいて充放電される。
【００７９】
ｐｎｐトランジスタ６０のエミッタは前記制御用電源１５のプラス（ＶCC）側に接続され、同トランジスタ６０のベースはｐｎｐトランジスタ５０のコレクタに接続されている。ｐｎｐトランジスタ６０のコレクタは電流検出用抵抗５１を介して信号系グランドＧＮＤ１に接続されている。
【００８０】
ｐｎｐトランジスタ６０は、コンデンサ４６，５９の充電時におけるバッファアンプ４５，５８の充電電流の差を増幅し、増幅した電流を電流検出用抵抗５１に流す。本形態においては、カレントミラー回路４８、ｐｎｐトランジスタ６０及び電流検出用抵抗５１により電流検出回路が構成されている。
【００８１】
さて、本形態では、ダイアグ検出回路５５の出力トランジスタ４２がオンすると、Ｈレベルの出力信号ＳＧ３に基づいてコンデンサ４６は制御用電源１５からｎｐｎトランジスタ５０及びバッファアンプ４５を介して流れる電流によって充電される。このとき、コンデンサ４６と直列に接続された寄生容量４２ｂも充電される。
【００８２】
一方、ｎｐｎトランジスタ５７はオフしているが、コンデンサ５９と寄生容量５７ａとは直列に接続されているため、制御用電源１５からｎｐｎトランジスタ４９及びバッファアンプ５８を介して流れる電流によって充電される。
【００８３】
従って、各ｐｎｐトランジスタ４９，５０を流れる充電電流に差が生じ、この充電電流の差がｐｎｐトランジスタ６０によって増幅される。増幅された電流が電流検出用抵抗５１に流れることにより、電圧信号ＳＧ４はＨレベルとなり、出力トランジスタ４２のオン状態が検出される。
【００８４】
さて、ダイアグ検出回路５５の出力トランジスタ４２は寄生容量４２ｂを備えており、コンデンサ４６の充電時においてこの寄生容量４２ｂによって充電電流が増加する。特に、寄生容量４２ｂがコンデンサ４６の容量値に対して大きい場合には、出力トランジスタ４２の導通状態がオフからオンに変化しても、コンデンサ４６の充電電流の変化量が小さくなる。
【００８５】
これに対し、本形態では、ダイアグ検出回路５５は出力トランジスタ４２と同一サイズでありかつ常にオフしているｎｐｎトランジスタ５７を備える。インターフェース回路５６はコンデンサ４６と同一容量のコンデンサ５９を備え、コンデンサ４６の充電時においてコンデンサ５９を充電させるようにしている。そして、電流増幅用のｐｎｐトランジスタ６０はコンデンサ４６，５９の充電電流の差を増幅するようにしている。
【００８６】
そのため、本形態のインターフェース回路５６は出力トランジスタ４２が持つ寄生容量４２ｂによって増加する充電電流をキャンセルすることができ、出力トランジスタ４２の導通状態を確実に検出することができる。
【００８７】
［第３の実施の形態］
次に、本発明の第３の実施の形態を図４に従って説明する。なお、説明の便宜上、図２と同様の構成については同一の符号を付してその説明を一部省略する。
【００８８】
本形態は前記電力制御装置３０に設けられる別のインターフェース回路６２を示している。インターフェース回路６２は、前記パルス発生回路４７に代えて、奇数個（本形態では３個）のＣＭＯＳインバータ６４〜６６よりなる発振器６３を用いるとともに、発振器６３を構成するＣＭＯＳインバータ６６をバッファアンプとして用いている点において、前記インターフェース回路３３と異なり、その他の構成は前記インターフェース回路３３と同様である。
【００８９】
従って、ＣＭＯＳインバータ６６の出力信号ＳＧ３は電圧レベルが交互に反転する発振信号となる。なお、ＣＭＯＳインバータ６６はその出力端子から電流の吐き出し及び吸い込みが可能であることは公知である。
【００９０】
このように構成されたインターフェース回路６２も、前記出力トランジスタ４２がオンすると、出力信号ＳＧ３に基づいてコンデンサ４６が充放電され、コンデンサ４６の充電電流が電流検出用抵抗５１によってＨレベルの電圧信号ＳＧ４に変換されて前記出力トランジスタ４２のオン状態を確実に検出することができる。
【００９１】
［第４の実施の形態］
次に、本発明の第４の実施の形態を図５に従って説明する。なお、説明の便宜上、図２と同様の構成については同一の符号を付してその説明を一部省略する。
【００９２】
本形態は前記電力制御装置３０に設けられる別のインターフェース回路６８を示している。インターフェース回路６８は、前記カレントミラー回路４８に代えて、ｐｎｐトランジスタ７２を用いている点において前記インターフェース回路３３と異なり、その他の構成は前記インターフェース回路３３と同様である。
【００９３】
バッファアンプ４５は前記制御用電源１５の電圧ＶCCと信号系グランドＧＮＤ１との間に直列に接続されたｎｐｎトランジスタ７０とｐｎｐトランジスタ７１とを備える。ｎｐｎトランジスタ７０は電圧ＶCCに対してエミッタホロワ接続され、ｐｎｐトランジスタ７１は信号系グランドＧＮＤ１に対してエミッタホロワ接続されている。両トランジスタ７０，７１のベースにはパルス発生回路４７のパルス信号ＳＧ２が入力されている。両トランジスタ７０，７１のエミッタにコンデンサ４６が接続されている。
【００９４】
従って、パルス信号ＳＧ２がＨレベルになると、ｎｐｎトランジスタ７０がオンしｐｎｐトランジスタ７１がオフするため、出力信号ＳＧ３はＨレベルとなる。このとき、前記出力信号ＳＧ１がハイインピーダンスでない、すなわち、前記出力トランジスタ４２がオンしていると、コンデンサ４６はｎｐｎトランジスタ７０を介して流れる電流によって充電される。
【００９５】
また、パルス信号ＳＧ２がＬレベルになると、ｎｐｎトランジスタ７０はオフしｐｎｐトランジスタ７１がオンするため、出力信号３はＬレベルとなる。このとき、前記出力トランジスタ４２がオンしていると、コンデンサ４６からｐｎｐトランジスタ７１を介して信号系グランドＧＮＤ１に電流が流れ、コンデンサ４６は放電される。
【００９６】
ｐｎｐトランジスタ７２のエミッタはｎｐｎトランジスタ７０のベースに接続され、同トランジスタ７２のベースはｎｐｎトランジスタ７０のエミッタに接続されている。ｐｎｐトランジスタ７２のコレクタは電流検出用抵抗５１を介して信号系グランドＧＮＤ１に接続されている。本形態では、ｐｎｐトランジスタ７２及び電流検出用抵抗５１により電流検出回路が構成されている。
【００９７】
このように構成されたインターフェース回路６８では、ｎｐｎトランジスタ７０のベース・エミッタ間に電位差が発生する、すなわち、前記出力トランジスタ４２がオンしてコンデンサ４６が充電されると、ｐｎｐトランジスタ７２はオンする。
【００９８】
そして、ｐｎｐトランジスタ７２はコンデンサ４６の充電電流に対応する電流を電流検出用抵抗５１に電流を流す。この電流が電流検出用抵抗５１によってＨレベルの電圧信号ＳＧ４に変換されて前記出力トランジスタ４２のオン状態を確実に検出することができる。
【００９９】
本形態のインターフェース回路６８は、ｐｎｐトランジスタ７２及び電流検出用抵抗５１により電流検出回路を構成しているので、第１の実施の形態のインターフェース回路３３と比較して電流検出回路を簡略化できる。
【０１００】
［第５の実施の形態］
次に、本発明の第５の実施の形態を図６に従って説明する。なお、説明の便宜上、図５と同様の構成については同一の符号を付してその説明を一部省略する。
【０１０１】
本形態は前記電力制御装置３０に設けられる別のインターフェース回路７５を示している。インターフェース回路７５は、前記ｐｎｐトランジスタ７２を省略し、前記バッファアンプ４５に代えてバッファアンプ７６を用いている点において、前記インターフェース回路６８と異なり、その他の構成は前記インターフェース回路６８と同様である。
【０１０２】
すなわち、バッファアンプ７６は、ｎｐｎトランジスタ７０及びマルチコレクタｐｎｐトランジスタ７７を備える。ｎｐｎトランジスタ７０は電圧ＶCCに対してエミッタホロワ接続されている。
【０１０３】
マルチコレクタｐｎｐトランジスタ７７の１つのコレクタは信号系グランドＧＮＤ１に接続され、他の１つのコレクタは電流検出用抵抗５１を介して信号系グランドＧＮＤ１に接続されている。両トランジスタ７０，７７のベースにはパルス発生回路４７のパルス信号ＳＧ２が入力されている。両トランジスタ７０，７７のエミッタにコンデンサ４６が接続されている。本形態では、マルチコレクタｐｎｐトランジスタ７７及び電流検出用抵抗５１により電流検出回路が構成されている。
【０１０４】
このように構成されたインターフェース回路７５では、パルス信号ＳＧ２がＨレベルになると、ｎｐｎトランジスタ７０がオンしマルチコレクタｐｎｐトランジスタ７７がオフするため、出力信号ＳＧ３はＨレベルとなる。このとき、前記出力信号ＳＧ１がハイインピーダンスでない、すなわち、前記出力トランジスタ４２がオンしていると、コンデンサ４６はｎｐｎトランジスタ７０を介して流れる電流によって充電される。
【０１０５】
また、パルス信号ＳＧ２がＬレベルになると、ｎｐｎトランジスタ７０はオフしマルチコレクタｐｎｐトランジスタ７７がオンするため、出力信号３はＬレベルとなる。このとき、前記出力トランジスタ４２がオンしていると、コンデンサ４６からマルチコレクタｐｎｐトランジスタ７７の一方のコレクタを介して信号系グランドＧＮＤ１に電流が流れ、コンデンサ４６は放電される。
【０１０６】
また、マルチコレクタｐｎｐトランジスタ７７の他方のコレクタを介して電流検出用抵抗５１にもコンデンサ４６の放電電流を分流した電流が流れ、この電流が電流検出用抵抗５１によってＨレベルの電圧信号ＳＧ４に変換されて前記出力トランジスタ４２のオン状態を確実に検出することができる。
本形態のインターフェース回路７５は、バッファアンプ７６を構成するマルチコレクタｐｎｐトランジスタ７７及び電流検出用抵抗５１により電流検出回路を構成しているので、第１の実施の形態のインターフェース回路３３と比較して電流検出回路をより簡略化できる。
【０１０７】
なお、本発明は次のように任意に変更して具体化することも可能である。
（１）第２の実施の形態ではｎｐｎトランジスタ５７を常にオフさせるようにしたが、ｎｐｎトランジスタ５７を常にオンさせるようにしてもよい。
【０１０８】
（２）スイッチング素子として半導体装置に代えて、電磁リレーを使用してもよい。
（３）前記各実施の形態では、パルス信号ＳＧ２をパルス発生回路４７又は発振回路６３によって生成するようにしたが、半導体装置の外部から入力するようにしてもよい。
【０１０９】
（４）パルス信号ＳＧ２としては矩形波が使用し易いが、これに限定されるものではない。
【０１１０】
【発明の効果】
以上詳述したように、本発明は、コンデンサの充電電流又は放電電流の大きさを検出することによって、第１の回路の出力信号を第２の回路に確実に伝達することができる。
【図面の簡単な説明】
【図１】本発明の原理説明図
【図２】第１の実施の形態の電力制御装置を示す回路図
【図３】第２の実施の形態のインターフェース回路を示す回路図
【図４】第３の実施の形態のインターフェース回路を示す回路図
【図５】第４の実施の形態のインターフェース回路を示す回路図
【図６】第５の実施の形態のインターフェース回路を示す回路図
【図７】従来の電力制御装置を示す回路図
【図８】従来の別の電力制御装置を示す回路図
【符号の説明】
１  第１の回路
１ａ  スイッチング素子
２  第２の回路
３  インターフェース回路
４  バッファアンプ
５  コンデンサ
６  電流検出回路
ＳＧ１  出力信号
ＳＧ２  パルス信号
ＳＧ３  出力信号
【図１】
0003665395.tif 000002
【図２】
0003665395.tif 000003
【図３】
0003665395.tif 000004
【図４】
0003665395.tif 000005
【図５】
0003665395.tif 000006
【図６】
0003665395.tif 000007
【図７】
0003665395.tif 000008
【図８】
0003665395.tif 000009