(57)【特許請求の範囲】
【請求項１】
イメージセンサによって読み取った原稿の画像データを送出する読取基板と、該読取基板から送出された該画像データを処理する画像処理基板とが複数の芯線を有するケーブルを介して接続されている画像処理装置であって、
前記読取基板は、原稿走査に応じて移動する読取キャリッジに装着され、
前記画像処理基板上には、制御信号送出手段と、選択制御手段とを有し、
前記制御信号送出手段は、前記読取基板に対するデジタル的な制御信号を送出するように構成され、
前記選択制御手段は、前記読取基板から前記画像処理基板へ向かって信号を送出する第１のモードと前記画像処理基板から前記読取基板へ向かって信号を送出する第２のモードのいずれか１つのモードを必要に応じて選択制御するように構成され、
前記第２のモードで前記制御信号を前記画像処理基板から前記読取基板に送出するケーブル内の一部の芯線と、前記第１のモードで画像データを前記読取基板から前記画像処理基板に送出するケーブル内の一部の芯線とを互いに共用したことを特徴とする画像処理装置。
【請求項２】
前記選択制御手段は、ＣＰＵ（中央演算処理装置）であることを特徴とする請求項１記載の画像処理装置。
【請求項３】
前記画像処理基板は、ＣＰＵとレジスタとを有し、前記ＣＰＵから出力される２ビット以上のパラレルデータバスによって前記レジスタのセットを行うことを特徴とする請求項１記載の画像処理装置。
【請求項４】
前記画像処理基板は、ＣＰＵとレジスタと出力ポートとを有し、前記出力ポートから出力されるシリアルデータによってレジスタのセットを行うことを特徴とする請求項１記載の画像処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複写機等の画像処理装置に関する。
【０００２】
【従来の技術】
近年の複写機に代表されるＯＡ機器は、複数の電気基板より構成され、それぞれの基板がケーブルを介して接続されて１つのシステム機器を構成する。例えば、原稿画像を読み取るスキャナは、図６に示すように構成されている。
【０００３】
即ち、図６中、６０１はスキャナ本体で、その内部には読取キャリッジ６０２が設けられている。この読取キャリッジ６０２には、光源６０３、反射ミラー６０４、レンズ６０５及び読取基板６０６が装着されている。読取基板６０６にはイメージセンサ６０７が装着されている。また、読取基板６０６は、コネクタ６０８、走査ケーブル６０９及びコネクタ６１０を順次介して、画像処理基板６１１に接続されている。スキャナ本体６０１の上部には原稿を載置する原稿台ガラス６１２が設けられている。この原稿台ガラス６１２には、基準白色板６１３が設けられている。この基準白色板６１３は、イメージセンサ６０７の画素感度等を補正する。画像処理基板６１１上には、ＳＣＳＩ（ｓｍａｌｌ  ｃｏｍｐｕｔｅｒ  ｓｙｓｔｅｍ  ｉｎｔｅｒｆａｅ：小型コンピュータシステムインターフェース）等の汎用Ｉ／Ｆ（インターフェース）コネクタ６１４が設けられている。
【０００４】
イメージセンサ６０７は、原稿台ガラス６１２上に載置される原稿の画像をレンズ６０５を介して読み取る。読取キャリッジ６０２は、図中、矢印Ａ，Ｂ方向に不図示の駆動系によって移動し、全ての原稿画像領域をスキャンする。読取基板６０６から発生する画像データは、コネクタ６０８、走査ケーブル６０９及びコネクタ６１０を順次介して、画像処理基板６１１に入力する。画像処理基板６１１では、入力する画像データに対してｌｏｇ変換、マスキング処理、γ変換処理等の画像処理を行い、該画像処理を施した画像処理データを、Ｉ／Ｆコネクタ６１４より外部へ出力する。Ｉ／Ｆコネクタ６１４より出力される画像データは、不図示のパソコン（パーソナルコンピュータ）に入力され、読み取った画像をディスプレイに表示したり、プリンタに出力したりする。
【０００５】
図６における読取キャリッジ６０２の位置は、原稿読み取りを開始するホームポジションの位置である。原稿読み取りが終了するエンドポジションの位置を図７に示す。図７に示すように走査ケーブル６０９は屈曲しつつ、読取基板６０６から発生する画像データを画像処理基板６１１に送出する。
【０００６】
ところで、読取基板６０６と画像処理基板６１１は、図８に示す構成となっている。なお、図８において図７と同一部分には同一符号が付してある。
【０００７】
図８に示すように読取基板６０６上には、イメージセンサ６０７の他に、該イメージセンサ６０７を駆動する駆動クロックを発生するゲートアレイ（ＧＡ）８１、イメージセンサ６０７より発生するアナログ画像データを増幅するアナログアンプ（ＡＭＰ）８２、該アナログアンプ８２より出力する増幅済みのアナログ画像データを８ビットのデジタル画像データに変換するＡ／Ｄ変換器８３が装着されている。ゲートアレイ８１は、イメージセンサ６０７を駆動する駆動クロックを発生する機能だけではなく、アナログアンプ８２の増幅ゲインをデジタル的に制御する機能を有している。
【０００８】
また、画像処理基板６１１には、スキャナ全体の制御を行うＣＰＵ（中央演算処理装置）８４と、Ａ／Ｄ変換器８３の出力である８ビットのデジタル画像データに対して各種の画像処理を行うゲートアレイ（ＧＡ）８５が装着されている。読取基板６０６と画像処理基板６１１は、上述したようにコネクタ６０８及びコネクタ６１０を介して走査ケーブル６０９によって接続されている。
【０００９】
走査ケーブル６０９の信号線の内訳を図９に示す。図９中、図８と同一部分には同一符号が付してある。図９において、信号ＶＥ、ＣＬＫ、ＧＤＡＴＡ＜７…０＞は、読取基板６０６から送信され、画像処理基板６１１で受信される信号である。また、信号ＷＲ＊、Ａ＜０＞、ＣＤＡＴＡ＜７…０＞、ＲＳＴ＊は、画像処理基板６１１から送信され、読取基板６０６で受信される信号である。
【００１０】
図１０に信号ＶＥ、ＣＬＫ、ＧＤＡＴＡ＜７…０＞の動作タイミングを示す。図１０は、イメージセンサ６０７の動作モード０の場合の動作タイミングである。
【００１１】
動作モード０は、通常の読み取り動作時のモードである。信号ＧＤＡＴＡ＜７…０＞はＡ／Ｄ変換器８３より出力される８ビットのデジタル画像データであり、信号ＣＬＫに同期してイメージセンサ６０７が有する５０００画素のデータが順次出力する。信号ＶＥはライン同期信号であり、ＶＥの立ち上がりを基準にしてイメージセンサ６０７の第１画素のデータが出力し、５０００画素までのデータが順次出力する。
【００１２】
動作モード１は、スキャナがスタンバイ状態にあるときのモードであり、このときは、イメージセンサ６０７を駆動する各クロックは所定の固定値に固定されている。動作モード１を設定することにより、スタンバイ中のスキャナの消費電力を低くすることができる。
【００１３】
信号ＷＲ＊、Ａ＜０＞、ＣＤＡＴＡ＜７…０＞は、図８中のＣＰＵ８４が出力している制御信号系である。信号Ａ＜０＞は、ＣＰＵ８４が出力する１６ビットのアドレスバスＡ＜１５…０＞の最下位ビットであり、Ａ＜０＞＝０のとき図８中のゲートアレイ８１の内部レジスタ０を、Ａ＜０＞＝１のとき内部レジスタ１をそれぞれ選択する。そして、ＣＰＵ８４が管理するデータバスＣＤＡＴＡ＜７…０＞に表われている８ビットのデータを信号ＷＲ＊の立ち上がりで選択されたレジスタに書き込む。
【００１４】
レジスタ０は、先に説明した動作モードの設定を行い、データ００ｈ（ｈは１６進数を示す）を書き込むことにより動作モード０を、データ０１ｈを書き込むことにより動作モード１を設定する。また、レジスタ１は、図８中のアナログアンプ８２のゲインを４０ｈ〜ＦＦｈの範囲で設定する。最小ゲインは４０ｈのときで、このときのゲインは×０．５である。最大ゲインはＦＦｈのときで、このときのゲインは×２．０である。デフォルト値は８０ｈであり、このときのゲインは×１．０である。即ち、スキャナ個々の光学系のばらつきによるイメージセンサ６０７の出力のばらつきを、アナログアンプ８２のゲインを調整することにより補正するものである。
【００１５】
図１１にレジスタ０及びレジスタ１にデータが書き込まれる様子を示す。同図において、前半のタイミングはレジスタ０にデータ００ｈが、後半のタイミングはレジスタ１にデータ８０ｈが書き込まれる様子を表わしている。この動作によって、動作モード０及びアンプゲイン×１．０が選択されている。
【００１６】
図９に示す信号ＲＳＴ＊は、読取基板６０６上に装着されている半導体素子の初期化を行うリセット信号であり、システムの電源投入時或いはＣＰＵ８４の操作により、所定の時間だけデジタル値「０」になり、各素子のイニシャライズが行われる。また、信号線ＧＮＤと、＋５Ｖは、読取基板６０６上に装着されている各素子を駆動するために供給される電源系である。
【００１７】
このように、走査ケーブル６０９は２３本の信号線によって構成されている。
【００１８】
【発明が解決しようとする課題】
しかしながら、上述した従来例にあっては、走査ケーブル６０９は図６及び図７で説明したように、画像読み取り動作によってホームポジションとエンドポジションとの間を往復するごとに屈曲を繰り返すので、通常のビニールケーブルやフラットケーブルでは、ケーブルの導体である芯線の断線が起こるので、特殊な材質の線材を用いたり、特殊な撚り線構造の線材を用いる必要があるため、通常の信号線よりもコスト高になるという問題点があった。
【００１９】
また、走査ケーブル６０９の芯線数が増えることによって、図６及び図７の読取キャリッジ６０２の往復駆動を行う駆動系において、トルクの大きいモータ、該モータを駆動するための容量の大きい電源が必要になり、更にコスト高になるという問題点があった。
【００２０】
本発明は上述した従来の技術の有するこのような問題点に鑑みてなされたものであり、その目的とするところは、走査ケーブルの芯線数を削減することができると共に、駆動系として容量の大きな電源を必要とすることがなく、コストダウンを円滑に図ることができる画像処理装置を提供しようとするものである。
【００２１】
【課題を解決するための手段】
上記目的を達成するために本発明の画像処理装置は、イメージセンサによって読み取った原稿の画像データを送出する読取基板と、該読取基板から送出された該画像データを処理する画像処理基板とが複数の芯線を有するケーブルを介して接続されている画像処理装置であって、前記読取基板は、原稿走査に応じて移動する読取キャリッジに装着され、前記画像処理基板上には、制御信号送出手段と、選択制御手段とを有し、前記制御信号送出手段は、前記読取基板に対するデジタル的な制御信号を送出するように構成され、前記選択制御手段は、前記読取基板から前記画像処理基板へ向かって信号を送出する第１のモードと前記画像処理基板から前記読取基板へ向かって信号を送出する第２のモードのいずれか１つのモードを必要に応じて選択制御するように構成され、前記第２のモードで前記制御信号を前記画像処理基板から前記読取基板に送出するケーブル内の一部の芯線と、前記第１のモードで画像データを前記読取基板から前記画像処理基板に送出するケーブル内の一部の芯線とを互いに共用したことを特徴とする。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態を図１〜図５に基づき説明する。
【００２８】
（第１の実施の形態）
まず、本発明の第１の実施の形態を図１に基づき説明する。なお、本実施の形態に係る画像処理装置のスキャナの構成は、上述した従来例の図６及び図７と同一であるから、これら両図を流用して説明する。
【００２９】
図１は、本発明の第１の実施の形態に係る画像処理装置における読取基板と画像処理基板の主要な回路部分の構成を示すブロック図であり、同図中、図８と同一部分には同一符号が付してある。
【００３０】
図１において図８と異なる点は、図８の構成の読取基板６０６に装着されたゲートアレイ８１の構成、読取基板６０６に双方向バッファ１０１を、画像処理基板６１１にリセットＩＣ１０２、レジスタ１０３、インバータ１０４及び双方向バッファ１０５をそれぞれ付加し、読取基板６０６のコネクタ６０８と画像処理基板６１１のコネクタ６１０とを、芯線数が例えば１３本の走査ケーブル１０６を介して接続したことである。
【００３１】
読取基板６０６に装着されたゲートアレイ８１は、ＯＲゲート１０７、レジスタ１０８，１０９、インバータ１１０、アンプゲイン設定回路１１１、駆動クロック発生回路１１２及びＶＥ＆ＣＬＫ発生回路１１３を有している。
【００３２】
次に、図１を中心にスキャナの電源スイッチがオンされて、読取基板６０６のイニシャライズが行われた後に、読取基板６０６から画像処理基板６１１に画像系の信号が送信されるまでの制御手順と回路の動作を説明する。
【００３３】
［読取基板６０６のイニシャライズ］
スキャナの電源スイッチがオンされると、まず、読取基板６０６及び画像処理基板６１１に、これらの基板６０６，６１１を駆動する＋５Ｖの電源電圧が投入される。電源電圧が＋５Ｖに立ち上がってから所定の時間、画像処理基板６１１上に装着してあるリセットＩＣ１０２はデジタル値「０」を出力する。リセットＩＣ１０２の出力は、レジスタ１０３のクリア端子（ＣＬ）に入力し、レジスタ１０３はデジタル値「０」を出力する。レジスタ１０３の出力は、インバータ１０４、読取基板６０６に装着された双方向バッファ１０１中の出力バッファ１０１ａ、読取基板６０６に装着されたゲートアレイ８１中のＯＲゲート１０７に入力する。
【００３４】
このとき、画像処理基板６１１に装着された双方向バッファ１０５中の出力バッファ１０５ａの出力制御端子にはデジタル値「１」が入力し、この出力バッファ１０５ａはスルー状態になるので、双方向バッファ１０５は出力モードになっている。また、読取基板６０６に装着された双方向バッファ１０１中の出力バッファ１０１ａの出力制御端子にはデジタル値「０」が入力し、この出力バッファ１０１ａはハイインピーダンス状態になるので、双方向バッファ１０１は入力モードになっている。更に、ＯＲゲート１０７のゲートは開いているので、信号ＷＲ＊がスルーで出力する。
【００３５】
従って、レジスタ１０３がデジタル値「０」を出力している間は、画像処理基板６１１に装着されたＣＰＵ８４から出力されるＣＰＵバス系の信号ＣＤＡＴＡ＜７…０＞、Ａ＜０＞、ＷＲ＊が、画像処理基板６１１に装着された双方向バッファ１０５、コネクタ６１０、走査ケーブル１０６、コネクタ６０８、双方向バッファ１０１を介して、レジスタ１０８及びレジスタ１０９のデータ入力端子に入力する。また、アドレスＡ＜０＞はレジスタ１０８のイネーブル端子とインバータ１１０を介して論理が反転した状態でレジスタ１０９のイネーブル端子に入力する。更に、書き込み信号ＷＲ＊はＯＲゲート１０７を介して、レジスタ１０８及びレジスタ１０９のゲート端子に入力する。
【００３６】
リセットＩＣ１０２のデジタル出力「０」は、ＣＰＵ８４のリセット端子にも入力するので、ＣＰＵ８４は予め決められたプログラムに従いシステムの初期設定を行い、レジスタ１０８及びレジスタ１０９に所定のデータを書き込む。
【００３７】
この書き込みのタイミングシーケンスは、図１１に示したシーケンスと全く同様である。即ち、アドレスＡ＜０＞がデジタル値「０」のときは、レジスタ１０９のイネーブル端子にデジタル値「１」が入力するので、レジスタ１０９への書き込みが許可され、レジスタ１０８のイネーブル端子にはデジタル値「０」が入力するので、レジスタ１０８への書き込みは許可されない。また、アドレスＡ＜０＞がデジタル値「１」のときは、レジスタ１０９のイネーブル端子にデジタル値「０」が入力するので、レジスタ１０９への書き込みは許可されず、レジスタ１０８のイネーブル端子にはデジタル値「１」が入力するので、レジスタ１０８への書き込みが許可される。
【００３８】
データがセットされたレジスタ１０８の出力は、アンプゲイン設定回路１１１に入力し、アナログアンプ８２のアンプゲインを設定する。図１１に示すシーケンスに従えば、アナログアンプ８２には×１．０のゲインが設定される。レジスタ１０８には、工場組立時に光学系のばらつきによるイメージセンサ６０９の出力の過不足が測定され、個々のスキャナに最適なアンプゲインに対応するデータが書き込まれる。このデータは、不図示の不揮発性メモリ等に保存され、必要に応じてデータが引き出される。
【００３９】
一方、レジスタ１０９の出力は駆動クロック発生回路１１２に入力し、イメージセンサ６０９の駆動モードを設定する。図１１に示すシーケンスに従えば、イメージセンサ６０９には駆動クロックが供給され、イメージセンサ６０９は読み取った原稿画像のイメージデータをアナログアンプ８２に出力している。しかし、イニシャライズの時点では、スタンバイ中はレジスタ１０９にデータ０１ｈが書き込まれ、駆動クロック発生回路１１２は停止しているので、読取基板６０６で消費される電力は動作時に比べると少なくなる。
【００４０】
［画像信号系の送信］
オペレータによって、スキャナ動作が操作されるとＣＰＵ８４は、レジスタ１０９にデータ００ｈを書き込みイメージセンサ６０９を駆動させる。この後、ＣＰＵ８４はレジスタ１０３にデータ０１ｈを書き込む。この制御により、レジスタ１０３の出力がデジタル値「１」に変更される。このとき、画像処理基板６１１に装着された双方向バッファ１０５中の出力バッファ１０５ａの出力制御端子にはデジタル値「０」が入力し、出力バッファ１０５ａはハイインピーダンス状態になるので、双方向バッファ１０５は入力モードになっている。
【００４１】
また、読取基板６０６に装着された双方向バッファ１０１中の出力バッファ１０１ａの出力制御端子にはデジタル値「１」が入力し、出力バッファ１０１ａはスルー状態になるので、双方向バッファ１０１は出力モードになっている。更に、ＯＲゲート１０７のゲートは閉じられ、出力はデジタル値「１」に固定になるので、レジスタ１０８及びレジスタ１０９に書き込まれているデータが変更されることはない。従って、レジスタ１０３がデジタル値「１」を出力している間は、Ａ／Ｄ変換器８３の出力である８ビットの画像データＧＤＡＴＡ＜７…０＞と、ＶＥ＆ＣＬＫ発生回路１１３の出力であるＶＥとＣＬＫの合計１０ビットの信号が双方向バッファ１０１及び双方向バッファ１０５を介して画像処理ゲートアレイ８５に入力する。
【００４２】
画像処理ゲートアレイ８５に入力した画像系の信号は、ｌｏｇ変換処理、マスキング処理、γ変換処理等のデジタル画像処理が施され、ＳＣＳＩインターフェース回路６１４に入力する。インターフェース回路６１４では、データをＳＣＳＩのフォーマットに変換して、スキャナに接続されている不図示のホストコンピュータにデータが送られ、読み取った画像をディスプレイに表示したり、前記ホストコンピュータに接続されているプリンタによってプリントアウトする。
【００４３】
［読取基板６０６の再イニシャライズ］
スキャナの電源を投入し、読取基板６０６のイニシャライズを行い、該イニシャライズが終了した後に、イメージセンサ６０７の駆動タイミングを変更したり、アナログアンプ８２のアンプゲインを変更する必要がある場合は、ＣＰＵ８４はレジスタ１０３に再度データ００ｈを書き込むことにより、システムは電源投入直後と同様の状態になるので、レジスタ１０８及びレジスタ１０９の再設定が可能になる。それぞれのレジスタ１０８，１０９に所望の値を書き込んだ後、ＣＰＵ８４がレジスタ１０３にデータ０１ｈを書き込めば、読取基板６０６から画像処理基板６１１の方向に画像系の信号が流れ、読み取りデータを外部機器に出力することができる。
【００４４】
以上詳述したように、本実施の形態に係るインターフェース回路によれば、読取基板６０６と画像処理基板６１１とを接続する走査ケーブル１０６の芯線数は１３本となり、従来の走査ケーブルに比べて芯線数が１０本少ないにも拘らず、従来の芯線数が２３本の走査ケーブル６０９を用いた場合の制御と全く同等の制御を行うことができるという効果を奏する。
【００４５】
（第２の実施の形態）
次に、本発明の第２の実施の形態を図２〜図５に基づき説明する。なお、本実施の形態に係る画像処理装置のスキャナの構成は、上述した従来例の図６及び図７と同一であるから、これら両図を流用して説明する。
【００４６】
図２は、本発明の第２の実施の形態に係る画像処理装置における読取基板と画像処理基板の主要な回路部分の構成を示すブロック図であり、同図中、図１と同一部分には同一符号が付してある。
【００４７】
図２において図１と異なる点は、図１の構成の読取基板６０６に装着されたゲートアレイ８１の構成と、画像処理基板６１１に出力ポート１１４を付加したことである。図２のゲートアレイ８１において図１のゲートアレイ８１と異なる点は、図１のゲートアレイ８１からＯＲゲート１０７及びインバータ１１０を削除し、その代わりにシリアル／パラレル変換回路１１５、レジスタ１１６及びオフセット設定回路１１７を付加したことである。
【００４８】
即ち、上述した第１の実施の形態においては、システムを制御するＣＰＵ８４のデータバスのバス幅は８ビット、画像データバスのバス幅は８ビットであるものとしてＣＰＵ８４系の信号は、Ａ＜０＞とＷＲ＊を含めて１０ビット、画像系の信号はＶＥとＣＬＫを含めて１０ビットとして走査ケーブル１０６の芯線数が１３本になる例で説明したが、ここで、読み取り機能の向上のために、読取基板６０６の制御系を上述した第１の実施の形態の場合よりも複雑になる場合を考える。
【００４９】
上述した第１の実施の形態においては、読取基板６０６に装着されたゲートアレイ８１の内部のレジスタは２個なので、レジスタを選択するアドレスは、Ａ＜０＞１ビット、レジスタにセットするデータのデータバス幅は８ビットであった。しかしながら、読み取り機能の向上のために、例えばイメージセンサ６０７の出力のオフセットを微調整するレジスタを追加するために３つのレジスタを指定する目的で、アドレスバスを２ビットにしたり、アナログアンプ８２のゲイン調整ステップを更に細かく設定できるようにするために、データ幅を１０ビットにしたとすると、ＣＰＵ８４系のバス幅はデータバスが２ビット、アドレスバスが１ビットの合計３ビット増加することになるが、画像系の信号は１０ビットのままなので、走査ケーブル１０６の芯線数は単純に３本増加してしまうという問題が発生する。
【００５０】
このような問題を解消するために、本実施の形態では読取基板６０６に装着されたゲートアレイ８１の内部のレジスタの設定方法を図２に示すように変更したものである。
【００５１】
つまり、第１の実施の形態では、ＣＰＵ８４から出力される８ビットパラレルのデータバスによってレジスタのセットを行っていたものを、新規に追加した出力ポート１１４から出力されるシリアルデータによってレジスタのセットを行うようにする。従って、レジスタ１０３による双方向バッファ１０１及び双方向バッファ１０５の出力制御による信号バスの流れ方向制御は、第１の実施の形態における図１の場合と同様であるが、システムの電源投入直後、またはレジスタ１０３にデータ００ｈが書き込まれたとき、即ち、レジスタ１０３がデジタル値「０」を出力しているときは、出力ポート１１４から出力バッファ１０５ａ、入力バッファ１０１ｂを介してシリアル／パラレル変換回路１１５に信号ＳＤＡＴＡ、ＳＣＬＫ、ＳＬＯＡＤの合計３ビットの信号が読取基板６０６に入力している。
【００５２】
読取基板６０６に装着されているゲートアレイ８１の内部のシリアル／パラレル変換回路１１５は、３ビットの入力信号によって３つのレジスタ１０８，１０９，１１６に最高で１０ビットのデータをセットする機能を有している。
【００５３】
図３は、シリアル／パラレル変換回路１１５の構成を示すブロック図である。同図中、３００〜３１１はＤタイプのフリップフロップ（以下、ＤＦＦと記述する）で、供給されるクロックＳＣＬＫの立ち上がりエッジで入力するデータをサンプルする。図３では、ＤＦＦ３００〜３１１がシフトレジスタの構成をとっている。従って、図４に示すフォーマットで信号を送信することにより、ＤＦＦ３００〜３１１にはパラレルデータＰＤＡＴＡ＜９…０＞とアドレスＡ０，Ａ１が現われる。図４中、ＳＤＡＴＡはバス表記しているが、この信号は１ビットの信号であり、デジタル値「０」、または「１」のいずれかを指す。
【００５４】
再び図３に戻り説明を続ける。図３中、３１２はデコーダで、入力するアドレスＡ０，Ａ１によって、出力端子Ｚ０〜Ｚ２のうちのいずれかの出力端子が「０」になり、ＯＲゲート３１３〜３１５のうちの「０」が入力するＯＲゲートのみが開き、書き込み信号ＳＬＯＡＤをスルーにする。
【００５５】
デコーダ３１２の真理値表を図５に示す。この図５に示す真理値表に従えば、例えばＳＤＡＴＡにＡ０＝１、Ａ１＝０を設定することにより、ＯＲゲート３１４のみ信号ＳＬＯＡＤがスルーで出力するので、図２中のレジスタ１０９にＳＤＡＴＡのＤ０〜Ｄ９に設定したデータがＰＤＡＴＡ＜９…０＞として書き込まれる。書き込めるデータのビット幅は１０ビットであるが、レジスタ１０８，１０９，１１６には必要なだけのデータを書き込めるビット幅を有していればよい。例えば、レジスタ１０９はイメージセンサ６０７の駆動モードをモード「０」かモード「１」に設定するだけなので、１ビットのレジスタで充分である。勿論、このときレジスタ１０８とレジスタ１１６にセットされているデータは変更されない。
【００５６】
図４の信号フオーマット、図５の真理値表に従って、図２の出力ポート１１４、シリアル／パラレル変換回路１１５によって３つのレジスタ１０８，１０９，１１６にデータを書き込み、システムの初期設定を行った後、ＣＰＵ８４はレジスタ１０３にデータ０１ｈを書き込み、双方向バッファ１０１と双方向バッファ１０５の信号の流れ方向を切り換えて、読取基板６０６から画像処理基板６１１に画像系信号を送出する。
【００５７】
本実施の形態においては、第１の実施の形態に比べて、パラメータをセットするレジスタ１１６が増え、更にパラメータのデータ幅が８ビットから１０ビットに増えているが、走査ケーブル１０６の芯線数は第１の実施の形態の場合と変わらず１３本のままである。従って、本実施の形態によれば、シリアル／パラレル変換回路１１５をパラメータをセットするレジスタの個数やパラメータデータのビット幅に対応した構成に変更することにより、レジスタの個数やデータのビット幅が増えても、走査ケーブル１０６の芯線数が増加することがないという効果を奏する。
【００５８】
【発明の効果】
以上詳述したように本発明の画像処理装置によれば、特殊な材質の線材或いは特殊な撚り線構造の線材を用いた通常ケーブルよりもコスト高のケーブルの芯線数を減らすことができるので、装置の大幅なコストダウンを円滑に図ることができ、また、前記芯線数を少なくすることにより、読み取りキャリッジのしゅう動負荷を最小限に抑えることができるので、読取キャリッジの駆動系においてトルクの大きなモータ及び容量の大きい電源を必要としなくなり、更なるコストダウンを円滑に図ることができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る画像処理装置における読取基板と画像処理基板の主要な回路部分の構成を示すブロック図である。
【図２】本発明の第２の実施の形態に係る画像処理装置における読取基板と画像処理基板の主要な回路部分の構成を示すブロック図である。
【図３】図２に示すシリアル／パラレル変換回路の構成を示すブロック図である。
【図４】同じくシリアル／パラレル変換回路の動作を表わすタイミングチャートである。
【図５】本発明の第２の実施の形態に係る画像処理装置におけるデコーダの真理値表を示す図である。
【図６】従来の画像処理装置におけるスキャナの読取キャリッジがホームポジションに位置した状態の概略構成を示す縦断側面図である。
【図７】従来の画像処理装置におけるスキャナの読取キャリッジがエンドポジションに位置した状態の概略構成を示す縦断側面図である。
【図８】従来の画像処理装置における読取基板と画像処理基板の主要な回路部分の構成を示すブロック図である。
【図９】従来の画像処理装置における走査ケーブルを構成する信号線を表わす図である。
【図１０】従来の画像処理装置における画像系信号のタイミングチャートである。
【図１１】従来の画像処理装置におけるＣＰＵ系信号のタイミングチャートである。
【符号の説明】
８１      ゲートアレイ
８２      アナログアンプ
８３      Ａ／Ｄ変換器
８４      ＣＰＵ
８５      ゲートアレイ
１０１    双方向バッファ
１０１ａ  出力バッファ
１０１ｂ  入力バッファ
１０２    リセットＩＣ
１０３    レジスタ
１０４    インバータ
１０５    双方向バッファ
１０５ａ  出力バッファ
１０５ｂ  入力バッファ
１０６    走査ケーブル
１０７    ＯＲゲート
１０８    レジスタ
１０９    レジスタ
１１０    インバータ
１１１    アンプゲイン設定回路
１１２    駆動クロック発生回路
１１３    ＶＥ＆ＣＬＫ発生回路
１１４    出力ポート
１１５    シリアル／パラレル変換回路
１１６    レジスタ
１１７    オフセット設定回路
６０６    読取基板
６０７    イメージセンサ
６０８    コネクタ
６１０    コネクタ
６１４    Ｉ／Ｆ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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