(57)【特許請求の範囲】
【請求項１】
主表面側に第１導電型の半導体層（１Ｂ）を有する半導体基板（１）と、前記半導体層の表層部に形成された半導体素子を構成するための第２導電型の第１半導体領域（３、４）とを備え、前記半導体層の表層部の前記第１半導体領域の外周側に前記第１半導体領域と離間して形成された第２導電型の第２半導体領域（２２）を含む耐圧領域を有する半導体装置において、
前記半導体基板の主表面上に金属電極（１１）を備え、前記第２半導体領域は、前記金属電極と直接電気的に接続されており、
前記耐圧領域は、前記半導体層と前記第２半導体領域との間にｐｎ接合部を有し、当該ｐｎ接合部は、前記半導体層と前記第１半導体領域とにより形成されるｐｎ接合部よりも不純物勾配が大きく、サージが印加されたときに先にブレークダウンするようになっており、
さらに、前記耐圧領域の前記半導体層の表層部において前記第２半導体領域の外周側に前記第２半導体領域よりも不純物濃度が低い第２導電型の第３半導体領域（１３ｂ、５３ｂ）が形成され、前記半導体層と前記第３半導体領域とにより形成されるｐｎ接合部は、前記半導体層と前記第２半導体領域との間のｐｎ接合部よりも不純物勾配が小さく、かつ前記半導体層と前記第３半導体領域とにより形成されるｐｎ接合部と前記半導体層と前記第２半導体領域との間のｐｎ接合部とが連続していることを特徴とする半導体装置。
【請求項２】
前記半導体層と前記第２半導体領域との間のｐｎ接合部は、前記半導体層と前記第２半導体領域とによって形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記耐圧領域には、前記半導体層と前記第２半導体領域との間に、前記半導体層よりも不純物濃度が高い第１導電型の半導体領域（５０）が形成されており、当該第１導電型の半導体領域と前記第２半導体領域とによって前記半導体層と前記第２半導体領域との間のｐｎ接合部が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記耐圧領域の前記半導体層の表層部において前記第２半導体領域の前記第１半導体領域側に前記第２半導体領域よりも不純物濃度が低い第２導電型の第４半導体領域（１３ａ、５３ａ）が形成されており、前記第２半導体領域は、前記第３半導体領域と前記第４半導体領域の間でこれらの両方に重なって形成されて、前記半導体層と前記第２半導体領域との間のｐｎ接合部の全接合面が平面状となっていることを特徴とする請求項１乃至請求項３のいずれか１つに記載の半導体装置。
【請求項５】
前記半導体層と前記第２半導体領域とによって形成されたｐｎ接合部は、前記第１半導体領域側にエッジ部を有していることを特徴とする請求項２に記載の半導体装置。
【請求項６】
主表面側に第１導電型の半導体層（１Ｂ）を有する半導体基板（１）と、前記半導体層の表層部に形成された半導体素子を構成するための第２導電型の第１半導体領域（３、４）とを備え、前記半導体層の表層部に前記第１半導体領域と離間して形成された第２導電型の第２半導体領域（３２）を含む耐圧領域を有する半導体装置において、
前記耐圧領域は、前記半導体層と前記第２半導体領域との間にｐｎ接合部を有し、当該ｐｎ接合部は、前記半導体層と前記第１半導体領域とにより形成されるｐｎ接合部よりも不純物勾配が大きく、サージが印加されたときに先にブレークダウンするようになっており、
前記耐圧領域のｐｎ接合部は、前記半導体層と前記第２半導体領域とによって形成されており、
さらに、前記半導体基板の主表面上に形成された金属電極（１１）と、当該金属電極と前記耐圧領域の第２半導体領域との間に形成され、当該金属電極に電気的に接続された金属層（３５）とを備え、前記第２の半導体領域は、前記金属層と電気的に接続されていることを特徴とする半導体装置。
【請求項７】
主表面側に第１導電型の半導体層（１Ｂ）を有する半導体基板（１）と、前記半導体層の表層部に形成された半導体素子を構成するための第２導電型の第１半導体領域（３、４）とを備え、前記半導体層の表層部に前記第１半導体領域と離間して形成された第２導電型の第２半導体領域（４４）を含む耐圧領域を有する半導体装置において、
前記耐圧領域は、前記半導体層と前記第２半導体領域との間にｐｎ接合部を有し、当該ｐｎ接合部は、前記半導体層と前記第１半導体領域とにより形成されるｐｎ接合部よりも不純物勾配が大きく、サージが印加されたときに先にブレークダウンするようになっており、
前記耐圧領域のｐｎ接合部は、前記半導体層と前記第２半導体領域とによって形成されており、
さらに、前記半導体基板の主表面上に形成された金属電極（１１）と、前記耐圧領域の前記半導体層の表層部に形成され、前記第２半導体領域よりも不純物濃度が低く、前記金属電極と電気的に接続された第２導電型の第３半導体領域（４３）とを備え、前記第２半導体領域は、前記第３半導体領域を介して、前記金属電極と電気的に接続されていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＭＯＳＦＥＴ、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと記す）などのパワー素子を備える半導体装置に関するものである。
【０００２】
【従来の技術】
従来、ＩＧＢＴなどのパワー素子を備える半導体装置において、サージ耐量を向上させるための手段が外周部に形成されている。
【０００３】
図６に従来のＩＧＢＴを有する半導体装置の断面の一例を示す。この半導体装置は上から見たときの形状が略四角形であり、４つの直線部と４つのコーナー部とを有し、図６はこの半導体装置の一辺と垂直な方向に裁断したときの断面の一例である。図６の右側部分は複数の半導体素子が形成されている領域の一部分であり、以下ではセル部と記す。また、セル部よりも左側の部分はセル部の外周に形成されている外周耐圧部である。
【０００４】
半導体基板Ｊ１において、ｐ+型基板Ｊ１Ａの上にｎ-型層Ｊ１Ｂが形成されている。セル部では、ｎ-型層Ｊ１Ｂの表層部にｐ型ウェルＪ３が形成されている。
【０００５】
そして、外周耐圧部では、ｎ-型層Ｊ１Ｂの表層部に外周ｐ型ウェルＪ１３が形成されている。ｎ-型層Ｊ１Ｂの外周ｐ型ウェルＪ１３のセル部から離れた側の一部分と重なって外周ｐ型ウェルＪ１３よりも接合深さが浅い最外周ｐ型ウェルＪ１４が形成されている。また、ｎ-型層Ｊ１Ｂの表面上に形成されたフィールド酸化膜Ｊ１６の上に複数のフィールドプレートＪ１７ａ〜Ｊ１７ｄが最外周ｐ型ウェルＪ１４よりも外側に形成されている。さらにこれら複数のフィールドプレートＪ１７ａ〜Ｊ１７ｄのそれぞれの間にポリシリコン等で形成されたツェナーダイオードＪ１８ａ〜Ｊ１８ｃがそれぞれ配置され、これらが電気的に接続されている。そして、フィールドプレート１７ａはゲート配線Ｊ１９と接続され、フィールドプレート１７ｄはｎ+型領域Ｊ１５と接続されている。
【０００６】
この半導体装置では、外周ｐ型ウェルＪ１３と最外周ｐ型ウェルＪ１４とフィールドプレートＪ１７ａ〜Ｊ１７ｄとにより、セル部の外周側に集まる電界が緩和されている。また、ツェナーダイオードＪ１８ａ〜Ｊ１８ｃを有していることから、半導体素子のコレクタ−エミッタ間に一定電圧以上の高電圧サージが印加されたとき、ツェナーダイオードＪ１８ａ〜Ｊ１８ｃをブレークダウンさせ、ゲート配線Ｊ１９を介し、ゲート電極Ｊ７に電圧を与えることで素子をオンさせ、サージを素子のオン状態で吸収させている。
【０００７】
【発明が解決しようとする課題】
上記のようなツェナーダイオードＪ１８ａ〜Ｊ１８ｃを外周耐圧部に備えていても、高周波サージがこのＩＧＢＴに印加された場合では、ゲート電極Ｊ７が十分に充電がされない等の理由により、上記のように素子のオン状態でサージを吸収することができない。そのため、この場合では、セル部のｐ型ウェルＪ３の底面と外周耐圧部の最外周ｐ型ウェルＪ１４のエッジ部で同時にブレークダウンさせ、サージを吸収している。
【０００８】
しかし、例えば、四角形状の半導体装置では、外周耐圧部は、半導体装置の辺に沿った直線部では直線状に形成され、半導体装置のコーナー部では曲線状に形成されている。通常、直線部とコーナー部とではコーナー部の方が直線部に比べて耐圧が低くなっているため、高周波サージが印加されると、外周耐圧部では、コーナー部の最外周ｐ型ウェルＪ１４のエッジ部という局所的部分でブレークダウンが起きるので、吸収できるサージ量が制限されてしまう。このため、外周耐圧部で吸収できないサージはセル部で吸収しなければならず、このセル部で流れるブレークダウン電流が半導体素子の耐量よりも大きい場合では、半導体素子が破壊されてしまう。
【０００９】
本発明は上記点に鑑みて、高周波サージが印加された場合でも、半導体素子の破壊を防止することができる半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、耐圧領域は第１導電型の半導体層（１Ｂ）と第２半導体領域（２２）との間にｐｎ接合部を有し、このｐｎ接合部は半導体層と第１半導体領域（３、４）とにより形成されるｐｎ接合部よりも不純物勾配が大きく、サージが印加されたときに先にブレークダウンするようになっており、さらに、耐圧領域の半導体層の表層部において第２半導体領域の外周側に第２半導体領域よりも不純物濃度が低い第２導電型の第３半導体領域（１３ｂ、５３ｂ）が形成され、半導体層と第３半導体領域とにより形成されるｐｎ接合部は、半導体層と第２半導体領域との間のｐｎ接合部よりも不純物勾配が小さく、かつ半導体層と第３半導体領域とにより形成されるｐｎ接合部と半導体層と第２半導体領域との間のｐｎ接合部とが連続していることを特徴としている。
【００１１】
このように耐圧領域において、第１導電型の半導体層と第１半導体領域により形成されるｐｎ接合部よりも不純物勾配が大きい、すなわち、耐圧が低いｐｎ接合部が形成されていることから、サージが印加された場合、半導体素子が形成されている領域よりも先にこのｐｎ接合部でブレークダウンさせることができる。これにより、半導体素子に流れるブレークダウン電流を減少させることができるので、ブレークダウン電流による半導体素子の破壊を防止することができる。
【００１２】
耐圧領域における半導体層と第２半導体領域との間のｐｎ接合部を、例えば請求項２に記載の発明のように、第１導電型の半導体層と第２導電型の第２半導体領域とによって形成することができる。また、請求項３に記載の発明のように第１導電型の半導体層と第２半導体領域との間に形成され、第１導電型の半導体層よりも不純物濃度が高い第１導電型の半導体領域（５０）と、第２半導体領域とによって形成することができる。
【００１３】
また、請求項４に記載の発明のように、耐圧領域の半導体層の表層部において第２半導体領域の第１半導体領域側に第２半導体領域よりも不純物濃度が低い第２導電型の第４半導体領域（１３ａ、５３ａ）が形成されており、第２半導体領域は、第３半導体領域と第４半導体領域の間でこれらの両方に重なって形成されて、半導体層と第２半導体領域との間のｐｎ接合部の全接合面が平面状になっているようにすれば、このｐｎ接合部に流れるブレークダウン電流の電流密度を低下させることができる。これにより、このｐｎ接合部近辺の領域のブレークダウン電流による破壊に対する信頼性を高めることができる。
【００１４】
また、請求項５に記載の発明のように、半導体層と第２半導体領域とによって形成されたｐｎ接合部が、第１半導体領域側にエッジ部を有しているようにすれば、そのエッジ部にてより積極的にブレークダウンをさせることができる。また、請求項６に記載の発明では、耐圧領域は第１導電型の半導体層（１Ｂ）と第２半導体領域（３２）との間にｐｎ接合部を有し、このｐｎ接合部は半導体層と第１半導体領域（３、４）とにより形成されるｐｎ接合部よりも不純物勾配が大きく、サージが印加されたときに先にブレークダウンするようになっており、第２半導体領域を金属層（３５）を介して金属電極（１１）と電気的に接続されていることを特徴としている。また、請求項７に記載の発明では、耐圧領域は第１導電型の半導体層（１Ｂ）と第２半導体領域（４４）との間にｐｎ接合部を有し、このｐｎ接合部は半導体層と第１半導体領域（３、４）とにより形成されるｐｎ接合部よりも不純物勾配が大きく、サージが印加されたときに先にブレークダウンするようになっており、耐圧領域には半導体層の表層部に第２半導体領域（４４）よりも不純物濃度が低く、金属電極（１１）と電気的に接続された第２導電型の第３半導体領域（４３）が形成されており、ｐｎ接合部を構成する第２半導体領域は、この第３半導体領域を介して金属電極と電気的に接続されていることを特徴としている。
【００１５】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００１６】
【発明の実施の形態】
（第１実施形態）
図１に本発明の一実施形態を適用したＩＧＢＴを有する半導体装置の一部分の断面を示す。図１の右側部分はセル部であり、セル部よりも左側の部分はセル部の外周に形成されている外周耐圧部である。
【００１７】
半導体基板１において、ｐ+型基板１Ａの上にｎ-型層１Ｂが形成されている。この半導体基板１はｐ+型基板１Ａ側の面を裏面１ａ、ｎ-型層１Ｂ側の面を主表面１ｂとしている。そして、裏面１ａにはコレクタ電極２が形成されている。
【００１８】
セル部では、半導体基板１の主表面１ｂ側において、ｎ-型層１Ｂの表層部にｐ型ウェル３が形成されており、このｐ型ウェル３よりも接合深さが浅く、ｐ型ウェル３と重なってｐ型ベース領域４が形成されている。さらに、このｐ型ベース領域４の内部にはｎ+型ソース領域５が形成されている。また、半導体基板１の主表面１ｂの上にはゲート絶縁膜６を介してポリシリコン等からなるゲート電極７が設けられている。そして、このゲート電極７の下に位置するｎ+型ソース領域５とｎ-型層１Ｂとに挟まれたｐ型ベース領域４がチャネル領域８となっている。
【００１９】
また、ｐ型ベース領域４の表層部のうち、ｎ+型ソース領域５に対してチャネル領域８の反対側にはｎ+型ソース領域５と重なってｐ+型領域９が形成されている。そして、ｎ-型層１Ｂの表面上に形成されたＢＰＳＧまたはＰＳＧ等からなる層間絶縁膜１０の上にＡｌ合金等からなるエミッタ電極１１が設けられている。このエミッタ電極１１は層間絶縁膜１０に形成されたコンタクトホール１２を通して、ｎ+型ソース領域５、ｐ+型領域９と電気的に接続されている。
【００２０】
このように、ｐ型ベース領域４とｎ+型ソース領域５とｐ+型領域９とを有し、ｐ+型領域９の上のエミッタ電極１１と、ｐ型ベース領域４のうちのチャネル領域８上のゲート電極７とを有する構造を１セルとして、セル部は、これらが複数設置された構成となっている。
【００２１】
一方、外周耐圧部では、ｎ-型層１Ｂの表層部のうち、最外周のセルの周りにｐ型ウェル３と接合深さが等しい外周ｐ型ウェル１３が形成されている。そして、この外周ｐ型ウェル１３に対してセル部から離れた側であって、この外周ｐ型ウェル１３の一部分と重なってｐ型ベース領域４と接合深さが等しい最外周ｐ型ウェル１４が形成されている。また、ｎ-型層１Ｂの表層部の最外周側にはｎ+型コンタクト領域１５が形成されている。
【００２２】
そして、ｎ-型層１Ｂの上にはフィールド酸化膜１６が形成されており、このフィールド酸化膜１６の上で最外周ｐ型ウェル１４の外周側端部からｎ+型コンタクト領域１５のセル部側端部の間にポリシリコンあるいはＡｌ等のフィールドプレート１７ａ〜１７ｄが形成され、このフィールドプレート１７ａ〜１７ｄのそれぞれの間にポリシリコン等によるツェナーダイオード１８ａ〜１８ｃがそれぞれ形成され、これらは電気的に接続されている。さらに、フィールド酸化膜１６の上に層間絶縁膜１０が形成されている。また、この層間絶縁膜１０の上にゲート配線１９が設けられており、このゲート配線１９は層間絶縁膜１０に形成されたコンタクトホール２０を通してフィールドプレート１７ａと電気的に接続されている。また、層間絶縁膜１０上の最外周側には等電位プレート２１が設けられている。この等電位プレート２１はフィールドプレート１７ｄと、ｎ+型コンタクト領域１５とに電気的に接続されている。
【００２３】
ここで、外周耐圧部の外周ｐ型ウェル１３が形成されている領域の構造を説明する。外周ｐ型ウェル１３はセル部側に形成された外周ｐ型ウェル１３ａと、セル部から外周に向かう方向の幅が外周ｐ型ウェル１３ａよりも広く外周側に形成された外周ｐ型ウェル１３ｂとによって構成されている。そして、これら外周ｐ型ウェル１３ａ、１３ｂとの間でこれらの両方に重なってｎ-型層１Ｂの表層部にｐ+型コンタクト領域２２が形成されている。このｐ+型コンタクト領域２２は外周ｐ型ウェル１３上まで延設されたエミッタ電極１１と、層間絶縁膜１０に形成されたコンタクトホール２３を通して電気的に接続されている。
【００２４】
すなわち、本実施形態では外周耐圧部に、ｐ+型コンタクト領域２２とｎ-型層１Ｂとによるｐｎ接合部が形成された構造になっている。
【００２５】
このｐ+型コンタクト領域２２は外周ｐ型ウェル１３やセル部のｐ型ウェル３及びｐ型ベース領域４よりも不純物濃度が高いことから、このｐｎ接合部は外周ｐ型ウェル１３とｎ-型層１Ｂとによるｐｎ接合部や、セル部でのｎ-型層１Ｂとｐ型ウェル３、又はｐ型ベース領域４とによるｐｎ接合部よりも不純物勾配が大きい。すなわち、ｐ+型コンタクト領域２２とｎ-型層１Ｂとの接合部は他の領域よりも耐圧が低い。
【００２６】
このため、高周波サージが印加されたとき、この接合部においてセル部よりも先にブレークダウンを起こさせることができ、図１に示す矢印のようにブレークダウン電流を流すことができる。これにより、セル部に流れるブレークダウン電流を減少させることができ、半導体素子のブレークダウン電流による破壊を防止できる。
【００２７】
また、従来のように外周ｐ型ウェル１３が２つに分かれてなく、外周ｐ型ウェル１３の内部にｐ+型コンタクト領域２２が形成されている構造では、ブレークダウン電流は最外周ｐ型ウェル１４のエッジ部から外周ｐ型ウェル１３の表層部を介し、コンタクトホール２３を通じてエミッタ電極１１に流れていた。このため、わずかながらも外周ｐ型ウェル１３がブレークダウン電流に対する抵抗成分となっており、ブレークダウン電流の量が抑制されていた。また、ブレークダウン電流の電流密度の大きさによっては、外周ｐ型ウェル１３が破壊されてしまう恐れがあった。これに対して、本実施形態では、ｐ+型コンタクト領域２２がエミッタ電極１１と電気的に直接接続されていることから、ブレークダウン電流は外周ｐ型ウェル１３を介さずに図中の矢印のように流れる。したがって、このｐｎ接合部にブレークダウン電流を従来よりも多く流すことができ、半導体素子に流れるブレークダウン電流を減少させることができる。また、外周ｐ型ウェル１３のブレークダウン電流による破壊を防止することができる。
【００２８】
本実施形態では、さらに、次のような効果を有している。外周耐圧部の外周ｐ型ウェル１３のセル部側に不純物勾配が大きなｐｎ接合部を形成しているので、サージが印加されたとき、半導体装置の直線部でもブレークダウンさせることができる。これにより、ｐｎ接合部に流れるブレークダウン電流の電流密度を低下させることができる。また、ｐ+型コンタクト領域２２とｎ-型層１Ｂとによるエッジ部を含まない平面状のｐｎ接合面２２ａを形成しているので、ブレークダウン電流をこの平面状のｐｎ接合面２２ａに流すことができる。この場合、エッジ部を流れる場合よりもブレークダウン電流が流れる面積は大きくなり、電流密度を低下させることができる。これにより、ブレークダウン電流が流れるｐｎ接合部近辺の領域のブレークダウン電流による破壊に対する信頼性を高めることができる。
【００２９】
なお、上記した実施形態では、外周耐圧部に外周ｐ型ウェル１３ａ、１３ｂを形成していたが、外周ｐ型ウェル１３ａを形成しない構造とすることもできる。このときの半導体装置の断面図を図２に示す。この場合、外周耐圧部において、ｐ+型コンタクト領域２２の平面状の底面だけでなく、エッジ部においてもｐ+型コンタクト領域２２とｎ-型層１Ｂとのｐｎ接合部が形成されている。エッジ部は電界が集中することから、ｐ+型コンタクト領域２２のエッジ部の耐圧は図１の場合より低くなり、このエッジ部にてより積極的にブレークダウンをさせることができる。
【００３０】
このことから、不純物勾配が大きなｐｎ接合部の形状を、目的に応じて決定することができる。すなわち、外周耐圧部でより積極的にブレークダウンさせたい場合では、このｐｎ接合部がエッジ部を有するような構造とし、また、ｐｎ接合部のブレークダウン電流による破壊に対する信頼性を高めたい場合では、このｐｎ接合部がエッジ部を有さない平面状の構造とすれば良い。
【００３１】
また、本実施形態を適用した半導体装置は従来の半導体装置の製造工程において、外周ｐ型ウェルＪ１３を形成する際のマスクパターンを変更することで外周ｐ型ウェル１３ａ、１３ｂを形成することができる。本実施形態では、このように不純物勾配が大きなｐｎ接合部をセル部ではなく、外周耐圧部に形成することから、セル部の構造に関係なくこのｐｎ接合部を形成することができ、また、セル部のパターン設計に制限を与えることはない。したがって、セル部の設計の自由度を大きくすることができる。
（第２実施形態）
図３に本発明の第２実施形態を適用した半導体装置の断面図を示す。この実施形態では、外周耐圧部において、図６の従来の外周ｐ型ウェルＪ１３と同様の形状の外周ｐ型ウェル３３が形成されている。この外周ｐ型ウェル３３のうちコンタクトホール２３の下に相当する領域に外周ｐ型ウェル３３と同等の深さのトレンチ３４が形成され、さらにこのトレンチ３４内にタングステン等によるコンタクトプラグ３５が形成されている。そして、このトレンチ３４の底面の近辺にｐ+型コンタクト領域３２が外周ｐ型ウェル３３と重なって形成され、ｐ+型コンタクト領域３２とｎ-型層１Ｂとによるｐｎ接合部が形成されている。また、ｐ+型コンタクト領域３２はコンタクトプラグ３５を介してエミッタ電極と電気的に接続されている。
【００３２】
このようにｐ+型コンタクト領域３２とｎ-型層１Ｂとによる不純物勾配がセル部よりも大きなｐｎ接合部をトレンチ３４の底面近傍に形成することにより、高周波サージが印加されたとき、このｐｎ接合部においてもセル部よりも先にブレークダウンをさせることができ、図３に示す矢印のようにブレークダウン電流を流すことができる。したがって、セル部に流れるブレークダウン電流を減少させることができ、半導体素子のブレークダウン電流による破壊を防止できる。
【００３３】
また、本実施形態でも、ｐ+型コンタクト領域３２がコンタクトプラグ３５を介してエミッタ電極１１と電気的に接続されていることから、ブレークダウン電流は外周ｐ型ウェル３３を介さずに流れる。したがって、このｐｎ接合部にブレークダウン電流を従来よりも多く流すことができ、半導体素子に流れるブレークダウン電流を減少させることができる。
【００３４】
また、ｐ+型コンタクト領域３２の平面状の底面だけでなく、エッジ部においてもｐ+型コンタクト領域２２とｎ-型層１Ｂとのｐｎ接合部が形成されている。エッジ部は電界が集中することから、このエッジ部分において、セル部よりも先にブレークダウンをさせることができる。これによっても、半導体素子に流れるブレークダウン電流を減少させることができる。
【００３５】
さらに、外周ｐ型ウェル３３のセル部側に不純物勾配が大きなｐｎ接合部を形成しているので、サージが印加されたとき、半導体装置の直線部でもブレークダウンさせることができる。これにより、ｐｎ接合部に流れるブレークダウン電流の電流密度を低下させることができ、このｐｎ接合部のブレークダウン電流による破壊に対する信頼性を高めることができる。
【００３６】
なお、このような構造は、従来の半導体装置の製造工程において、外周ｐ型ウェル３３を形成した後に、トレンチ３４を形成し、その後、イオン注入によりｐ+型コンタクト領域３２を形成し、さらにコンタクトプラグ３５を形成する工程を追加することで形成することができる。
（第３実施形態）
図４に本実施形態を適用した半導体装置の断面図を示す。外周耐圧部では、ｎ-型層１Ｂの表層部に図６の従来の外周ｐ型ウェルＪ１３、ｐ+型コンタクト領域Ｊ２２と同様の形態の外周ｐ型ウェル４３、ｐ+型コンタクト領域２２とが形成されている。そして、従来と異なって、ｐ型ウェル３、ｐ型ベース領域４、外周ｐ型ウェル４３よりも不純物濃度が大きな最外周ｐ+型ウェル４４が外周ｐ型ウェル４３の外周側で、外周ｐ型ウェル４３と重なって形成されている。
【００３７】
本実施形態では、セル部や外周ｐ型ウェル４３にてｎ-型層１Ｂと形成されるｐｎ接合部よりも不純物勾配が大きいので、この最外周ｐ+型ウェル４４の耐圧を低下させることができる。また、この最外周ｐ+型ウェル４４は従来の最外周ｐ型ウェルＪ１４よりも不純物濃度が高いことから、従来よりも接合深さが浅く、従来よりもエッジ部の曲率半径が小さくなっている。曲率半径が小さくなっていることから、高周波サージが印加されたときにエッジ部の周りでは電荷集中がおき、エッジ部での電界強度が他の領域よりも大きくなる。これらのことから、高周波サージが印加された場合、従来よりも早く最外周ｐ+型ウェル４４でブレークダウンさせることができる。これにより、従来よりも半導体素子に流れるブレークダウン電流を減少させることができる。
【００３８】
なお、本実施形態を適用した半導体装置は、従来の製造工程において、最外周ｐ型ウェルＪ１４をｐ型ベース領域Ｊ４と同時にイオン注入にて形成していたのを、例えば、ｐ+型コンタクト領域２２をイオン注入にて形成するときにこれと同時に最外周ｐ+型ウェル４４を形成するように変更することで得られる。
（第４実施形態）
図５に本発明の第４実施形態を適用した半導体装置の断面図を示す。図５では、外周耐圧部において、図１の外周ｐ型ウェル１３ａ、１３ｂと同様の位置に外周ｐ+型ウェル５３ａ、５３ｂがそれぞれ形成されており、外周ｐ+型ウェル５３ａ、５３ｂの間にｐ+型コンタクト領域２２が形成されている。そして、ｐ+型コンタクト領域２２の下にｎ+型領域５０が形成された構成となっている。
【００３９】
なお、これらの領域の表面濃度は、高い方から、ｐ+型コンタクト領域２２、外周ｐ+型ウェル５３ａ、５３ｂ、ｎ+型領域５０の順となっている。このような構造の半導体装置は従来の半導体装置の製造工程において、イオン注入により外周ｐ型ウェルＪ１３を形成する工程を次のように変更することで得られる。例えば、ｐ型不純物濃度が１×１０18ｃｍ-3となるように外周ｐ+型ウェル５３ａ、５３ｂを形成する。次にｎ型不純物濃度が５×１０16ｃｍ-3となるようにｎ+型領域５０を形成する。その後、ｐ型不純物濃度が１×１０19ｃｍ-3となるようにｐ+型コンタクト領域２２を形成する。
【００４０】
本実施形態では、このようにｐ+型コンタクト領域２２とｎ+型領域５０とにより、第１実施形態よりも不純物勾配が大きなｐｎ接合部が形成され、ｎ+型領域５０にｎ-型層１Ｂが接続され、ｐ+型コンタクト領域２２にエミッタ電極１１が接続されている。
【００４１】
この場合、第１実施形態よりもこのｐｎ接合部の耐圧が低いので、高周波サージが印加された場合、このｐｎ接合部で第１実施形態の場合よりもより早くブレークダウンさせることができる。このことから、セル部に流れるブレークダウン電流を減少させる効果がより高くなる。
【００４２】
また、本実施形態においても、ｐ+型コンタクト領域２２にエミッタ電極１１が電気的に直接接続されていること、ｐｎ接合部の接合面にはエッジ部が含まれておらず平面状になっていること、ｐｎ接合部が外周ｐ+型ウェル５３のセル部側に形成されていること等から、第１実施形態と同様の効果が得られる。
（他の実施形態）
また、第１実施形態と第３実施形態とを組み合わせることも可能である。図示しないが、第１実施形態のようにコンタクトホール２３の下にセル部よりも不純物勾配が大きなｐｎ接合部を配置し、第３実施形態のように外周ｐ型ウェル４３に重なって最外周ｐ+型ウェル４４が形成された構成としても良い。
【００４３】
このように、セル部に形成されているｐｎ接合部よりも不純物勾配が大きなｐｎ接合部を外周耐圧部に複数形成することで、半導体素子に流れるブレークダウン電流をより減少させることができる。なお、第２実施形態と第４実施形態とを組み合わせることもできる。
【００４４】
また、上記第１〜第４実施形態において、外周耐圧部では、外周ｐ型ウェル１１以外にフィールドプレートと、ツェナーダイオードとを設けていたが、これらの形状や配置等は上記実施形態以外であっても良い。また、耐圧手段はこれらに限定されず、ガードリングなどの他の一般的な耐圧手段が形成されていても良い。
【００４５】
なお、第１〜第４実施形態では、セル部の面積を減少させないように外周耐圧部において、セル部よりも不純物勾配が大きなｐｎ接合部を形成していたが、この領域を外周耐圧部以外に形成しても良い。すなわち、半導体素子と半導体素子との間にこのようなｐｎ接合部を有する領域を形成する。これによっても、半導体素子に流れるブレークダウン電流を減少させることができるので、半導体素子のブレークダウン電流による破壊を防止することができる。
【００４６】
また、上記の各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＩＧＢＴを例に挙げて説明したが、各構成要素の導電型を逆にしたｐチャネルタイプのＩＧＢＴであっても本発明を適用することができる。
【００４７】
また、上記の各実施形態では、プレーナ型の縦型ＩＧＢＴを備える半導体装置に本発明の一実施形態を適用した場合について説明したが、トレンチゲート型のＩＧＢＴを備える半導体装置に本発明を適用しても良い。また、半導体基板１と半導体層２とを異なる導電型としたＩＧＢＴの代わりに、半導体基板１と半導体層２とを同一の導電型としたＭＯＳＦＥＴを備える半導体装置に本発明を適用しても良い。
【００４８】
なお、第１〜第３実施形態では、ｎ-型層１Ｂが第１導電型の半導体層及び第１導電型の半導体領域に該当し、第１、第２実施形態ではｐ+型コンタクト領域２２、３２が、第３実施形態では最外周ｐ+型ウェル４４が第２半導体領域に該当する。
【００４９】
第４実施形態ではｎ-型層１Ｂが第１導電型の半導体層に該当し、ｎ+型領域５０が第１導電型の半導体領域に該当し、ｐ+型コンタクト領域２２が第２半導体領域に該当する。
【００５０】
また、第１〜第４実施形態では、ｐ型ウェル３、ｐ型ベース領域４が第１半導体領域に該当し、エミッタ電極１１が導電層に該当する。
【図面の簡単な説明】
【図１】本発明の第１実施形態を適用した半導体装置の断面図である。
【図２】図１の構造の一部を変形させた半導体装置の断面図である。
【図３】本発明の第２実施形態を適用した半導体装置の断面図である。
【図４】本発明の第３実施形態を適用した半導体装置の断面図である。
【図５】本発明の第４実施形態を適用した半導体装置の断面図である。
【図６】従来の半導体装置の断面図である。
【符号の説明】
１…半導体基板、１Ａ…ｐ+型基板、１Ｂ…ｎ-型層、２…コレクタ電極、３…ｐ型ウェル、４…ｐ型ベース領域、５…ｎ+型ソース領域、６…ゲート絶縁膜、７…ゲート電極、９…ｐ+型領域、１０…層間絶縁膜、１１…エミッタ電極、１２…コンタクトホール、１３…外周ｐ型ウェル、１４…最外周ｐ型ウェル、１５…ｎ+型コンタクト領域、１６…フィールド酸化膜、１７…フィールドプレート、１８…ツェナーダイオード、１９…ゲート配線、２０…コンタクトホール、２１…等電位プレート、２２…ｐ+型コンタクト領域、２３…コンタクトホール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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