(57)【特許請求の範囲】
【請求項１】
撮像手段の各画素に対応した複数のデータを記憶するメモリと、
所定のデータが設定されるレジスタと、
撮像手段によって撮像した被写体を示す画像データと前記メモリから読み出されたメモリデータと前記レジスタに設定されたデータとを加算する加算回路と、
前記画像データを前記加算回路に出力し又は遮断する第１のゲート回路と、
前記メモリデータを前記加算回路に出力し又は遮断する第２のゲート回路と、
前記メモリデータをそのまま通過させ又はｎビット（ｎは自然数）だけシフトして１／２ｎにするシフト回路と、
前記メモリデータの符号を反転／非反転させて出力するセレクタと、
前記第１、第２のゲート回路、シフト回路、セレクタ及び前記メモリを制御するとともに前記レジスタに適宜のデータを設定する制御手段と、を備え、
前記制御手段は、前記画像データをそのまま通過させ前記メモリに記憶させる第１の動作モード、前記画像データと前記メモリから読み出したメモリデータとを加算して前記メモリにオーバーライトする第２の動作モード、前記第２の動作モードの処理を（２ｎ−１）回実行して２ｎ個のデータを累積加算した場合に、前記メモリから読み出したメモリデータをｎビットシフトして該メモリデータを１／２ｎにして前記メモリに記憶させる第３の動作モード、及び前記画像データに対して前記レジスタに設定したデータを加算するとともに、前記セレクタにより前記符号が反転されたメモリデータを前記加算回路に出力し、前記画像データに対して前記符号が反転されたメモリデータを加算することにより、前記画像データから前記メモリデータを減算して該画像データを補正する第４の動作モードの少なくとも４つの動作モードによるデータ処理を実行することを特徴とする画像データ処理回路。
【請求項２】
前記加算回路は、前記画像データとメモリデータとを加算する第１の加算回路と、該第１の加算回路から出力されるデータと前記レジスタに設定されたデータとを加算する第２の加算回路とからなる請求項１の画像データ処理回路。
【請求項３】
前記レジスタには０が設定され、
前記制御手段は、セットアップ時に前記撮像手段に光が入射しない状態で前記第１の動作モードの処理を実行したのち、前記第２の動作モードの処理を（２ｎ−１）回実行して２ｎ個のデータを累積加算し、次に前記第３の動作モードを実行して前記２ｎ個のデータを加算平均してなる暗電流補正データを前記メモリに記憶させ、
暗電流補正時に前記第４の動作モードの処理を実行することにより前記画像データから暗電流補正データを減算して暗電流補正を行うことを特徴とする請求項１の画像データ処理回路。
【請求項４】
前記レジスタに設定されるデータを前記加算回路に出力し又は遮断する第３のゲート回路を有し、前記レジスタに０を設定する代わりに前記レジスタに設定されるデータが前記加算回路で加算されないように前記第３のゲート回路を制御することを特徴とする請求項３の画像データ処理回路。
【請求項５】
撮像手段によって撮像した被写体の明るさに比例した画像データを対数変換して濃度を示す画像データに変換し、該画像データを前記第１のゲート回路に出力する対数変換手段を有し、
前記制御手段は、セットアップ時に前記撮像手段が所定の均一濃度の被写体を撮像している状態で前記第１の動作モードの処理を実行したのち、前記第２の動作モードの処理を（２ｎ−１）回実行して２ｎ個のデータを累積加算し、次に前記第３の動作モードを実行して前記２ｎ個のデータを加算平均してなるシェーディングデータを前記メモリに記憶させるとともに、前記レジスタにシェーディング補正の基準値となる所定の基準データを設定し、
シェーディング補正時に前記第４の動作モードの処理を実行することにより前記画像データに対して前記所定の基準データを加算するとともに前記シェーディングデータを減算してシェーディング補正を行うことを特徴とする請求項１の画像データ処理回路。
【請求項６】
前記制御手段は、セットアップ時に前記撮像手段がＲ，Ｇ，Ｂの回転カラーフィルタの各色フィルタを撮像している状態で各色毎のシェーディングデータを生成して前記メモリに記憶させ、
シェーディング補正時に前記撮像手段から対数変換手段を介して入力するＲ，Ｇ，Ｂの面順次の画像データに対してその画像データの色に対応したシェーディングデータを使用してシェーディング補正を行うことを特徴とする請求項５の画像データ処理回路。
【請求項７】
前記制御手段は、前記メモリに記憶されたシェーディングデータの画面全体の平均値データを算出し、該平均値データを所定の基準データとして前記レジスタに設定することを特徴とする請求項５又は６の画像データ処理回路。
【請求項８】
前記制御手段は、前記メモリから読み出したメモリデータをそのまま通過させる第５の動作モードを有し、Ｓ／Ｎの高い画像データの作成時に前記第１の動作モードの処理を実行したのち、前記第２の動作モードの処理を（２ｎ−１）回実行して２ｎ個の画像データを累積加算し、次に前記第３の動作モードを実行して前記２ｎ個の画像データを加算平均してなるＳ／Ｎの高い画像データを前記メモリに記憶させ、
前記メモリに記憶した画像データの次段への出力時に前記第５の動作モードの処理を実行させることにより前記メモリから画像データを出力させることを特徴とする請求項１の画像データ処理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は画像データ処理回路に係り、特に暗電流補正やシェーディング補正等を行う画像データ処理回路に関する。
【０００２】
【従来の技術】
従来、光源の不均一性、レンズ周辺部における明るさの低下、固体撮像素子の各画素の感度のバラツキ等に起因するシェーディング特性を補正するために、フイルムなどの透過原稿や反射原稿などの画像読取装置には、シェーディング補正回路が設けらている。
【０００３】
このシェーディング補正は、画像データに対してシェーディング補正データを乗算又は除算することによって行われるが、乗算器を使用してシェーディング補正回路を構成すると、回路規模が大きくなり、専用のゲートアレーなどの開発が必要となる。
これに対し、次の数学の公式、
【０００４】
【数１】
log Ａ＋log Ｂ＝log(Ａ×Ｂ）,logＡ−log Ｂ＝log(Ａ／Ｂ）
に示すように対数の加減算は真数の乗除に対応するため、対数変換した画像濃度信号とシェーディング補正データとの加減算によって、シェーディング補正を行うようにしたものがある（特開昭６０−９６０７５号公報、特開昭６１−６１５６７号公報、特開昭６１−３９７７６号公報参照）。
【０００５】
しかしながら、上記各公報記載のシェーディング補正回路において使用するシェーディング補正データは、１回の読み込みによって得たデータであるため、Ｓ／Ｎが悪いという問題がある。
一方、複数のシェーディング補正データの加算平均を求め、Ｓ／Ｎの高いシェーディング補正データによってシェーディング補正を行うようにしたものがある（特表平５−５００４４４号公報参照）。
【０００６】
【発明が解決しようとする課題】
ところで、従来のシェーディング補正回路は、シェーディング補正専用に設計されており、暗電流補正回路や画像データの加算平均化回路などの他の回路と共通に使用することができなかった。
本発明はこのような事情に鑑みてなされたもので、Ｓ／Ｎの高い暗電流補正データ、シェーディングデータ等を取得することができるとともに、簡単な回路構成でシェーディング補正の他に、暗電流補正回路や画像データの加算平均化回路などの他の回路との共通化を図ることができ、回路の低コスト化が可能な画像データ処理回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は前記目的を達成するために、撮像手段の各画素に対応した複数のデータを記憶するメモリと、所定のデータが設定されるレジスタと、撮像手段によって撮像した被写体を示す画像データと前記メモリから読み出されたメモリデータと前記レジスタに設定されたデータとを加算する加算回路と、前記画像データを前記加算回路に出力し又は遮断する第１のゲート回路と、前記メモリデータを前記加算回路に出力し又は遮断する第２のゲート回路と、前記メモリデータをそのまま通過させ又はｎビット（ｎは自然数）だけシフトして１／２ｎにするシフト回路と、前記メモリデータの符号を反転／非反転させて出力するセレクタと、前記第１、第２のゲート回路、シフト回路、セレクタ及び前記メモリを制御するとともに前記レジスタに適宜のデータを設定する制御手段と、を備え、前記制御手段は、前記画像データをそのまま通過させ前記メモリに記憶させる第１の動作モード、前記画像データと前記メモリから読み出したメモリデータとを加算して前記メモリにオーバーライトする第２の動作モード、前記第２の動作モードの処理を（２ｎ−１）回実行して２ｎ個のデータを累積加算した場合に、前記メモリから読み出したメモリデータをｎビットシフトして該メモリデータを１／２ｎにして前記メモリに記憶させる第３の動作モード、及び前記画像データに対して前記レジスタに設定したデータを加算するとともに、前記セレクタにより前記符号が反転されたメモリデータを前記加算回路に出力し、前記画像データに対して前記符号が反転されたメモリデータを加算することにより、前記画像データから前記メモリデータを減算して該画像データを補正する第４の動作モードの少なくとも４つの動作モードによるデータ処理を実行することを特徴としている。
【０００８】
即ち、前記第１、第２、第３の動作モードの処理を順次実行することによって入力データを加算平均したデータをメモリに格納することができ、その後、第４の動作モードの処理を実行することによって入力する画像データの補正を行うことができる。これにより、画像データ処理系のシェーディング補正を行う箇所に設けることによりシェーディング補正回路として使用することができるとともに、暗電流補正を行う箇所に設けることにより暗電流補正回路としても使用することができる。
【０００９】
【発明の実施の形態】
以下添付図面に従って本発明に係る画像データ処理回路の好ましい実施の形態について詳説する。
図１は本発明に係る画像データ処理回路が適用されるラボシステムの全体構成図である。このラボシステムは、図１に示すように写真フイルムのコマ画像をＣＣＤ撮像素子によって撮像して高解像度の画像データを得る入力部１０と、この入力部１０から入力する画像データをフレームメモリに記憶したのち、階調処理、シャープネス処理、倍率変換等の画像処理を行う処理部２０と、この処理部２０から出力される画像データに基づいてＲＧＢレーザーを制御し、カラーペーパーを露光する出力部３０と、出力部３０によって露光されたカラーペーパーを現像処理し、コマ画像毎に切断する現像処理部４０とから構成されている。
【００１０】
本発明に係る画像データ処理回路は上記入力部１０に設けられているため、以下、入力部１０について説明する。
図２は図１に示したラボシステムの入力部１０の詳細を示すブロック図である。
同図に示すように、この入力部１０は、主としてネガ又はポジのフイルム１０５を撮像するための光学系１００及び撮像系１１０と、光学／撮像系を制御する制御系１２０と、撮像系１１０から出力されるアナログ信号を増幅したのちデジタルの画像データに変換するＡ／Ｄ変換部１３０と、Ａ／Ｄ変換部１３０から出力される画像データをデジタル処理する画像処理系１４０とから構成されている。尚、この実施の形態では、ネガフイルムを撮像対象とするが、ポジフイルムにも適用できる。
【００１１】
光学系１００は、フイルム１０５を照明するためのハロゲンランプ１０１と、光量調整のための絞り１０２と、Ｒ，Ｇ，Ｂの面順次露光を行うための回転カラーフィルタ１０３と、フイルム１０５に当たる光を均一にするための拡散板１０４と、トリミングも可能とし、オートフォーカス（ＡＦ）も行うズームレンズ１０６と、遮光状態を作ることができるブラックシャッター１０７とから構成されている。
【００１２】
撮像系１１０はＣＣＤ１１１及びプリアンプ１１２からなり、ＣＣＤ１１１は、白黒タイプで、電子シャッター機能による露光調整ができるようになっている。また、この撮像系１１０はピエゾ素子１１３Ｘ，１１３Ｙによって１画素の半ピッチだけ水平方向及び垂直方向に移動可能に構成されている。このピエゾ素子１１３Ｘ，１１３Ｙによる画素ずらしにより、水平方向及び垂直方向の解像度をそれぞれ２倍にアップさせることができる。
【００１３】
制御系１２０は、上記光学系１００及び撮像系１１０を制御するもので、ランプ制御回路１２１、アイリス制御回路１２２、フィルタ制御回路１２３、ズーム／フォーカス制御回路１２４、シャッター制御回路１２５、ピエゾ制御回路１２６及びこれらの回路を統括・制御するＣＰＵ１２７から構成されている。尚、この制御系による具体的な制御内容については後述する。
【００１４】
Ａ／Ｄ変換部１３０は、撮像系１１０から出力されるアナログ信号を増幅するアンプ１３１と、このアンプ出力を更に増幅する２つのアンプ１３２、１３３と、これらのアンプ出力をＡ／Ｄ変換するＡ／Ｄ変換回路１３４、１３５と、アンプ１３２のオフセットを調整するオフセット調整回路１３６とから構成されている。
【００１５】
上記アンプ１３２とアンプ１３３のゲイン比は１：８であり、Ａ／Ｄ変換回路１３４、１３５はそれぞれ１２ビットのものが採用され、ＣＣＤ出力信号のフィールドスルーと信号の両方をＡ／Ｄ変換する。ここで、Ａ／Ｄ変換回路１３４、１３５からそれぞれ出力される画像データを低濃度側／高濃度側の画像データという。このように２系統のＡ／Ｄ変換系を設けたのは、Ａ／Ｄ変換回路のダイナミック・レンジをかせぎ、高濃度領域（微小信号）の再現性を高めるためである。尚、低濃度側／高濃度側の画像データは、後述する対数変換（濃度変換）を行うルック・アップ・テーブルＡ（ＬＵＴＡ）１４３にて繋がれる。
【００１６】
画像処理系１４０は、主としてＣＤＳ回路１４１、暗電流補正回路１４２、ＬＵＴＡ１４３、シェーディング補正回路１４４、ＬＵＴＢ１４５、加算平均化／画素ずらし回路１４６、出力回路１４７、及びこれらの回路を統括・制御するコントローラ１４８から構成されている。
ＣＤＳ回路１４１は、それぞれＡ／Ｄ変換回路１３４、１３５からの入力データから、信号−フィードスルーの演算を行って純粋な信号成分のみを取出し、その信号成分を画像データとして暗電流補正回路１４２に出力する。また、ＣＤＳ回路１４１は前記画像データ中の高周波成分のみを抽出して積分し、これを合焦判定の評価値としてバスライン１２８を介してズーム／フォーカス制御回路１２４に出力する。ズーム／フォーカス制御回路１２４はこのようにして入力する評価値が最大になるようにズームレンズ１０６を制御することによりピント合わせを行わせる。
【００１７】
更に、ＣＤＳ回路１４１は、温度変化等に基づくＣＣＤ出力信号のフィードスルーの変動を検知し、Ａ／Ｄ変換回路１３４、１３５の入力信号がダイナミック・レンジに入るようにオフセット調整回路１３６を介してアンプ１３１のオフセットを調整する。
次に、画像処理系１４０内の暗電流補正回路１４２、ＬＵＴＡ１４３、シェーディング補正回路１４４、ＬＵＴＢ１４５、及び加算平均化／画素ずらし回路１４６について図３を参照しながら説明する。
【００１８】
図３に示すように、暗電流補正回路１４２は処理回路１４２ａ、１４２ｂと、暗電流補正データＤ１、Ｄ２を記憶するメモリ１４２Ａ、１４２Ｂとからなり、処理回路１４２ａは入力する画像データからメモリ１４２Ａに予め記憶された暗電流補正データＤ１を減算し、この減算により暗電流補正した画像データをＬＵＴＡ１４３及び比較器１４３ａに出力し、同様に処理回路１４２ｂは入力する画像データからメモリ１４２Ｂに予め記憶された暗電流補正データＤ２を減算し、この減算により暗電流補正した画像データをＬＵＴＡ１４３に出力する。
【００１９】
ＬＵＴＡ１４３は、処理回路１４２ａから入力する画像データを濃度変換するためのＬＵＴと、処理回路１４２ｂから入力する画像データを濃度変換するためのＬＵＴとを有し、これらのＬＵＴによって濃度に変換された画像データのうちいずれか一方を選択出力することによって、高濃度側の画像データと低濃度側の画像データとを連結する。ここで、上記画像データの選択は、高濃度側の画像データか低濃度側の画像データかを判別するための比較器１４３ａからの信号に基づいて行われる。即ち、比較器１４３ａの他の入力には、レジスタ１４３ｂから高濃度側の画像データか低濃度側の画像データかを判別するための閾値が加えられており、比較器１４３ａは、処理回路１４２ａから入力する画像データが前記閾値よりも大きいか否かを示す信号をＬＵＴＡ１４３に出力する。尚、前記閾値としては、例えば前記処理回路１４２ａから入力する画像データが、図４（Ｂ）に示すように０．１ｍＶ〜１０００ｍＶの範囲を示す場合、１００ｍＶ（濃度Ｄ＝１．０）に対応する値が設定される。また、ＬＵＴＡ１４３では、１２ビットの画像データを濃度を示す１０ビットの画像データに変換している。
【００２０】
ＬＵＴＡ１４３によって濃度に変換された画像データは、シェーディング補正回路１４４に加えられる。シェーディング補正回路１４４は、処理回路１４４ａと、Ｒ，Ｇ，Ｂの各色チャンネル毎のシェーディングデータＲ，Ｇ，Ｂを記憶するメモリ１４４Ｒ，１４４Ｇ，１４４Ｂとからなり、処理回路１４２ａはＲの画像データを入力している場合には、その画像データに対して、メモリ１４４Ｒに記憶されたシェーディングデータＲ及び処理回路１４２ａ中のＲ用のレジスタに設定された平均値データ（前記メモリ１４４Ｒに記憶されたシェーディングデータＲの平均値）に基づいて、次の演算、
（画像データ）＋｛（平均値データ）−（シェーディングデータ）｝
＝（画像データ）＋（シェーディング補正データ）
を行うことにより、シェーディング補正を行う（図４（Ａ）参照）。尚、他の色チャンネルの画像データのシェーディング補正も上記と同様にして行われる。
【００２１】
シェーディング補正回路１４４によってシェーディング補正された画像データは、ＬＵＴＢ１４５に加えられる。このＬＵＴＢ１４５は、入力する画像データが所定の基準最大値よりも大きくならないように制限するもので、これによりＲ，Ｇ，Ｂの各色毎に異なるシェーディング補正に伴う色付き等を防止する。
ＬＵＴＢ１４５から出力された画像データは、加算平均化／画素ずらし回路１４６に加えられる。加算平均化／画素ずらし回路１４６は、処理回路１４６ａ、１４６ｂと、画像データＡ〜Ｄを記憶するメモリ１４６Ａ〜Ｄとから構成されている。
【００２２】
この加算平均化／画素ずらし回路１４６は、例えば、▲１▼高Ｓ／Ｎの画像データを得るモード、▲２▼高解像度の画像データを得るモード、▲３▼高Ｓ／Ｎ且つ高解像度の画像データを得るモードを有し、▲１▼のモードが選択された場合には、入力する複数フレーム分の画像データを加算平均するととともにその加算平均した画像データＡをメモリ１４６Ａに記憶させ、▲２▼のモードが選択された場合には、撮像系１１０を半ピッチだけ水平／垂直方向に画素ずらしを行うピエゾ素子１１３Ｘ，１１３Ｙを制御し、画素ずらしを行わないときの画像データＡをメモリ１４６Ａに記憶させ、水平方向に画素ずらしを行ったときの画像データＢをメモリ１４６Ｂに記憶させ、垂直方向に画素ずらしを行ったときの画像データＣをメモリ１４６Ｃに記憶させ、水平方向及び垂直方向に画素ずらしを行ったときの画像データＤをメモリ１４６Ｄに記憶させ、▲３▼のモードが選択された場合には、上記▲１▼と▲２▼のモードの両方を実行させる。
【００２３】
このようにしてメモリ１４６Ａに記憶させた画像データＡ、又はメモリ１４６Ａ〜１４６Ｄに記憶させた画像データＡ〜Ｄを次段の出力回路１４７（図２）に出力する。尚、処理回路１４６ａ、メモリ１４６Ａ、１４６Ｂと、処理回路１４６ｂ、メモリ１４６Ｃ、１４６Ｄとの２組の処理系を設けた理由は、画像データのメモリへの書込みが終了し、画素ずらし等を行っていない側から画像データの読み出し中に、画素ずらし等を行って画像データのメモリへの書込みが行えるようにするためであり、これにより処理時間の短縮化を図るようにしている。
【００２４】
さて、上記暗電流補正回路１４２の処理回路１４２ａ、１４２ｂ、シェーディング補正回路１４４の処理回路１４４ａ、及び加算平均化／画素ずらし回路１４６の処理回路１４６ａ、１４６ｂは、それぞれ同一のワンチップのＩＣ回路によって構成されている。また、このＩＣ回路は、メモリ（ＤＲＡＭ）と接続できる４つのポートを有している。
【００２５】
以下、上記処理回路の詳細について説明する。
図５は図３に示したシェーディング補正回路１４４の処理回路１４４ａの詳細を示す要部の回路図である。同図に示すように、この処理回路１４４ａは、主としてアンド回路２０１、２０５、２０８、シフト回路２０３、セレクタ２０４及び加算回路２０６、２０９から構成されている。この処理回路１４４ａには、図３に示すようにＲ，Ｇ，Ｂ毎のシェーディングデータＲ，Ｇ，Ｂを記憶するための３つのメモリ１４４Ｒ，１４４Ｇ，１４４Ｂが接続されている。また、処理回路１４４ａは、制御部１４４ｂ及びＲ，Ｇ，Ｂ用の平均値データがセットされるレジスタ１４４ｃを含み、制御部１４４ｂは、上記各回路の制御、前記メモリ１４４Ｒ，１４４Ｇ，１４４Ｂへの書込み／読出し制御、及びレジスタ１４４ｃへの平均値データの設定等を行う。
【００２６】
この処理回路１４４ａは、表１に示すように５つの動作モードを有している。
【００２７】
【表１】
0003719455.tif 000002
これらの動作モードは、制御部１４４ｂから加えられる４種類の制御信号(DATAHLO,MEMDHLO,AVRHLO,SIFTDH) の組み合わせにより、適宜選択できるようになっている。
【００２８】
次に、上記５つの動作モードについて説明する。
〔第１の動作モード〕
第１の動作モードは、入力する画像データをそのまま通過させる動作モードであり、メモリに最初の画像データを記憶させるときに選択される。
この第１の動作モード時には、制御信号(DATAHLO,MEMDHLO,AVRHLO,SIFTDH) が（１，０，０，０）に設定されるため、アンド回路２０１は動作可能となり、シフト回路２０３、セレクタ２０４、アンド回路２０５、２０８及びデータマスク回路２１０は動作不能となる。従って、ＬＵＴＡ１４３から入力する１２ビットの画像データDATAは、ラッチ回路２００でラッチされたのち、アンド回路２０１を通過して加算回路２０６に加えられる。加算回路２０６の他の入力には、アンド回路２０５の出力が加えられるようになっているが、アンド回路２０５は動作不能となっているため、加算回路２０６は上記画像データDATAをそのまま出力する。
【００２９】
加算回路２０６から出力された画像データDATAは、ラッチ回路２０７によってラッチされたのち、加算回路２０９に加えられる。加算回路２０９の他の入力には、アンド回路２０８の出力が加えられているが、アンド回路２０８は動作不能となっているため、加算回路２０９は上記画像データDATAをそのままデータマスク回路２１０に出力する。
【００３０】
データマスク回路２１０は、１２ビットの画像データがオーバーフローしているかどうか、及び画像データがアンダーフローしているかどうかを判断し、オーバーフローしている場合には、画像データを１２ビットの最大値（全ビットが１）に固定し、アンダーフローしている場合には、画像データを１２ビットの最小値（全ビットが０）に固定する回路である。尚、第１の動作モード時には、このデータマスク回路２１０も動作不能となっているため、加算回路２０９から加えられた画像データDATAは、そのままデータマスク回路２１０を通過し、ラッチ回路２１１にラッチされる。そして、ラッチ回路２１１でラッチされた画像データDATAは、メモリデータMEMDO として出力されメモリに記憶される。これにより、第１の動作モードが選択されると、画像データDATAがそのままメモリに記憶される。
〔第２の動作モード〕
第２の動作モードは、画像データとメモリデータとを加算する動作モードであり、複数フレーム分の画像データを累積加算するときに選択される。
【００３１】
この第２の動作モード時には、制御信号(DATAHLO,MEMDHLO,AVRHLO,SIFTDH) が（１，１，０，０）に設定されるため、アンド回路２０１、２０５は動作可能となり、シフト回路２０３、セレクタ２０４、アンド回路２０８及びデータマスク回路２１０は動作不能となる。この第２の動作モードは、第１の動作モードと比較すると、制御信号MEMDHLO が“１”となり、その結果、メモリデータMEMDI を入力するアンド回路２０５が動作可能になる点で異なる。
【００３２】
即ち、メモリから順次読み出されるメモリデータMEMDI は、ラッチ回路２０２によってラッチされたのち、シフト回路２０３に加えられる。シフト回路２０３は、２ビットの信号SIFTDHに対応してメモリデータMEMDI をビットシフトするもので、信号SIFTDHが（０，１）のときには１ビットシフトし、信号SIFTDHが（１，０）のときには２ビットシフトし、信号SIFTDHが（１，１）のときには３ビットシフトする。これにより、シフト回路２０３は、メモリデータMEMDI を２，４又は８で除算することになる。尚、表１では、信号SIFTDHが“０”のときはビットシフトを行わず、信号SIFTDHが“１”のときはビットシフトを行うことを意味する。
【００３３】
また、セレクタ２０４は、制御信号AVRHLOが“０”のときにはメモリデータMEMDI をそのまま出力し、制御信号AVRHLOが“１”のときにはメモリデータMEMDI の符号を反転して出力する。第２の動作モード時には、シフト回路２０３及びセレクタ２０４は動作不能となっているため、シフト回路２０３はメモリデータMEMDI のビットシフトを行わずに、メモリデータMEMDI をそのままセレクタ２０４に出力し、セレクタ２０４は入力するメモリデータMEMDI をそのままアンド回路２０５に出力する。
【００３４】
アンド回路２０５は動作可能となっているため、メモリデータMEMDIを加算回路２０６に出力する。加算回路２０６の他の入力には、アンド回路２０１を介して画像データDATAが加えられているため、加算回路２０６は画像データDATAとメモリデータMEMDIとを加算し、この加算したデータをラッチ回路２０７に出力する。ラッチ回路２０７によってラッチされたデータは、そのまま加算回路２０９及びデータマスク回路２０７を通過してラッチ回路２１１にラッチされる。そして、ラッチ回路２１１でラッチされたデータは、メモリデータMEMDOとして出力されメモリに記憶される。このように、第２の動作モードが選択されると、メモリから読み出したメモリデータMEMDIと画像データDATAとが加算され、この加算されたデータによってメモリに記憶されているメモリデータが書き換えられる。尚、メモリからは、画像データDATAの画素位置に対応するアドレスからメモリデータが読み出され、このメモリデータと画像データDATAとが加算されたデータは、メモリの同じアドレスにオーバーライトされる。
〔第３の動作モード〕第３の動作モードは、メモリデータをビットシフトして通過させる動作モードであり、累積加算したメモリデータをその加算した回数で除算するときに選択される。
【００３５】
この第３の動作モード時には、制御信号(DATAHLO,MEMDHLO,AVRHLO,SIFTDH) が（０，１，０，１）に設定されるため、シフト回路２０３及びアンド回路２０５は動作可能となり、アンド回路２０１、２０８、セレクタ２０４及びデータマスク回路２１０は動作不能となる。従って、ＬＵＴＡ１４３から入力する画像データDATAは、アンド回路２０１が動作不能であるため、加算回路２０６には加えられない。
【００３６】
一方、メモリから順次読み出されるメモリデータMEMDI は、ラッチ回路２０２によってラッチされたのち、シフト回路２０３に加えられる。シフト回路２０３は動作可能になるため、シフト回路２０３に入力するメモリデータMEMDI は、制御信号SIFTDHによって指定されたビット数だけ、ビットシフトされて出力される。尚、シェーディングデータを作成する場合には、８フレーム分の画像データDATAを累積加算するようにしたため、信号SIFTDHは（１，１）にセットされ、シフト回路２０３は累積加算されたメモリデータMEMDI を３ビットシフトする。これによりメモリデータMEMDI は８で除算されることになる。
【００３７】
このようにして累積加算されたメモリデータMEMDI の平均が算出され、この平均したメモリデータMEMDI は最終的なシェーディングデータとしてメモリに書き込まれる。
〔第４の動作モード〕
第４の動作モードは、ＬＵＴＡ１４３から入力する画像データDATAに対してＲ，Ｇ，Ｂ用のレジスタ１４４ｃにセットされたレジスタ値REG （平均値データ）を加算するとともに、メモリに記憶されたメモリデータMEMDI （シェーディングデータ）を減算する動作モードであり、シェーディング補正を行うときに選択される。
【００３８】
この第４の動作モード時には、制御信号(DATAHLO,MEMDHLO,AVRHLO,SIFTDH) が（１，１，１，０）に設定されるため、アンド回路２０１、２０５、２０８、セレクタ２０４及びデータマスク回路２１０は動作可能となり、シフト回路２０３は動作不能となる。この第４の動作モードは、第２の動作モードと比較すると、制御信号AVRHLOが“１”となり、その結果、セレクタ２０４、アンド回路２０８及びデータマスク回路２１０が動作可能になる点で異なる。
【００３９】
セレクタ２０４が動作可能になるため、セレクタ２０４に入力するメモリデータMEMDI は、符号が反転され、アンド回路２０５を介して加算回路２０６に加えられる。尚、第４の動作モード時に、セレクタ２０４に入力するメモリデータMEMDI はシェーディングデータである。
また、アンド回路２０８が動作可能になるため、Ｒ，Ｇ，Ｂ用のレジスタ１４４ｃにセットされたレジスタ値REG が加算回路２０９に出力される。ここで、レジスタ１４４ｃにセットされるレジスタ値REG は、メモリに記憶された１画面分のシェーディングデータに基づいて算出された画面全体の平均のシェーディングデータを示す平均値データである。
【００４０】
従って、加算回路２０６は、画像データDATAからシェーディングデータを減算したデータ（画像データDATA−シェーディングデータ）を出力する。また、加算回路２０９は、加算回路２０６から加えられるデータに平均値データを加算したデータ（画像データDATA＋平均値データ−シェーディングデータ）を出力し、これにより、画像データDATAに対するシェーディング補正が行われる。
【００４１】
即ち、この第４の動作モードでは、次の演算、
0003719455.tif 000003
が行われ、画像データのシェーディング補正が行われる。
【００４２】
尚、このシェーディング補正により、１２ビットの画像データDATAがオーバーフローして１２ビットのデータとして非常に小さい値になったり、１２ビットの画像データDATAの符号が負になって、１２ビットのデータとして非常に大きい値になるおそれがある。このような不具合を防止するために、データマスク回路２１０を動作可能にし、画像データDATAがオーバーフローした場合には、画像データDATAを１２ビットの最大値（全ビットが１）に固定し、アンダーフローした場合には、画像データを１２ビットの最小値（全ビットが０）に固定して出力する。
〔第５の動作モード〕
第５の動作モードは、メモリから読み出したメモリデータをそのまま通過させる動作モードであり、特に加算平均化／画素ずらし回路１４６（図３）において、メモリに記憶したメモリデータを読み出し、そのまま出力するときに選択される動作モードである。
【００４３】
この第５の動作モード時には、制御信号(DATAHLO,MEMDHLO,AVRHLO,SIFTDH) が（０，１，０，０）に設定されるため、アンド回路２０５は動作可能となり、アンド回路２０１、２０８、シフト回路２０３、セレクタ２０４及びデータマスク回路２１０は動作不能となる。この第５の動作モードは、第２の動作モードと比較すると、制御信号SIFTDHが“０”となり、その結果、シフト回路２０３が動作不能になる点で異なる。
【００４４】
メモリから順次読み出されるメモリデータMEMDI は、ラッチ回路２０２によってラッチされたのち、シフト回路２０３に加えられる。第５の動作モード時には、シフト回路２０３及びセレクタ２０４は動作不能となっているため、シフト回路２０３はメモリデータMEMDI のビットシフトを行わずに、メモリデータMEMDI をそのままセレクタ２０４に出力し、セレクタ２０４は入力するメモリデータMEMDI をそのままアンド回路２０５に出力する。
【００４５】
アンド回路２０５は動作可能となっているため、メモリデータMEMDI を加算回路２０６に出力する。加算回路２０６には画像データDATAが加えられていないため、加算回路２０６はメモリデータMEMDI のみを出力する。また、アンド回路２０８及びデータマスク回路２１０は動作不能となっているため、加算回路２０６から出力されたメモリデータMEMDI は、ラッチ回路２０７、加算回路２０９、データマスク回路２１０及びラッチ回路２１１を介してそのまま出力される。
【００４６】
次に、上記処理回路１４４ａと同一機能の処理回路１４２ａ、１４２ｂを有する暗電流補正回路１４２の動作について説明する。
まず、ブラックシャッター１０７を閉じ、遮光状態にしてセットアップを行う。即ち、遮光状態で、表１に示した第１の動作モードの処理を実行することにより、Ａ／Ｄ変換回路１３４及び１３５から入力する遮光状態における１画面分の画像データをそれぞれメモリ１４２Ａ及び１４２Ｂに記憶させる。続いて、第２の動作モードの処理を７回実行することにより、８フレーム分の画像データを累積加算し、その後、第３の動作モードを実行することにより、累積加算した画像データを８分の１にし、これを暗電流補正データＤ１、Ｄ２としてメモリ１４２Ａ、１４２Ｂに記憶させる。
【００４７】
次に、暗電流補正を行う場合には、第４の動作モードの処理を行う。尚、暗電流補正用の処理回路１４２ａ、１４２ｂでは、予めレジスタ値REG が０に設定されている。従って、この第４の動作モードでは、次の演算、
0003719455.tif 000004
が行われ、暗電流補正が行われる。
【００４８】
尚、この実施の形態では、レジスタ値REG に０を設定するようにしたが、これに限らず、図５におけるアンド回路２０８を動作不能にし、加算回路２０９においてレジスタ値が加算されないようにしてもよい。
次に、シェーディング補正回路１４４の動作について説明する。
まず、セットアップ時には、表１に示した動作モードとして第１の動作モードを選択し、Ｒフィルタが撮像されるように回転カラーフィルタ１０３を制御する。そして、このＲフィルタの撮像によりＬＵＴＡ１４３から得られる１画面分の画像データをメモリ１４４Ｒに記憶させる。
【００４９】
続いて、第２の動作モードの処理を７回実行することにより、８フレーム分の画像データを累積加算し、その後、第３の動作モードを実行することにより、累積加算した画像データを８分の１にし、これをＲチャンネルのシェーディングデータＲとしてメモリ１４４Ｒに記憶させる。また、メモリ１４４Ｒに記憶された１画面分のシェーディングデータに基づいて画面全体の平均のシェーディングデータを示す平均値データを算出し、この平均値データをＲチャンネルのレジスタ１４４ｃにセットする。
【００５０】
以下、同様にしてＧフィルタ、Ｂフィルタが撮像されるように回転カラーフィルタ１０３を制御し、これらのフィルタ撮像時にＬＵＴＡ１４３から得られる画像データに基づいてＧ、ＢチャンネルのシェーディングデータＧ、Ｂをメモリ１４４Ｇ、１４４Ｂに記憶させるとともに、これらのシェーディングデータの平均値データをＧ、Ｂチャンネルのレジスタ１４４ｃにセットする。
【００５１】
次に、画像データのシェーディング補正を行う場合には、第４の動作モードを選択し、回転カラーフィルタ１０３を回転させてＲ，Ｇ，Ｂの面順次でフイルムのコマ画像を撮影する。第４の動作モードでは、ＬＵＴＡ１４３から入力する画像データに対して、前記メモリ１４４Ｒ，１４４Ｇ，１４４Ｂに記憶したシェーディングデータ及びレジスタ１４４ｃにセットした平均値データに基づいて、次の演算、
0003719455.tif 000005
が行われ、画像データのシェーディング補正を行う。
【００５２】
尚、上記シェーディング補正時において、Ｒの画像データに対しては、Ｒのレジスタに設定された平均値データ及びメモリ１４４Ｒに記憶されたシェーディングデータＲを使用し、Ｇの画像データに対しては、Ｇのレジスタに設定された平均値データ及びメモリ１４４Ｇに記憶されたシェーディングデータＧを使用し、Ｂの画像データに対しては、Ｂのレジスタに設定された平均値データ及びメモリ１４４Ｂに記憶されたシェーディングデータＢを使用する。
【００５３】
また、この実施の形態では、レジスタ値REG としてシェーディングデータの平均値データを設定するようにしたが、これに限らず、例えば濃度領域における画面最小値をレジスタ値として設定するようにしてもよく、この場合には原画像のピークに合わせるようなシェーディング補正が行われる。
次に、加算平均化／画素ずらし回路１４６の動作、特に複数フレーム分の画像データを加算平均する場合の動作について説明する。
【００５４】
この場合、まず表１に示した動作モードとして第１の動作モードを選択し、ＬＵＴＢ１４５から出力される１画面分の画像データをメモリ１４６Ａに記憶させる。尚、この画像データは、暗電流補正回路１４２、シェーディング補正回路１４４によって既に暗電流補正及びシェーディング補正された画像データである。続いて、第２の動作モードの処理を３回実行することにより、４フレーム分の画像データを累積加算し、その後、第３の動作モードを実行することにより、累積加算した画像データを４分の１にし、これをメモリ１４６Ａに記憶させる。これにより、Ｓ／Ｎの高い画像データＡがメモリ１４６Ａに記憶されることになる。
【００５５】
上記のようにしてメモリ１４６Ａに記憶した画像データＡを後段の出力回路１４７に出力する場合には、第５の動作モードを選択する。これにより、メモリ１４６Ａから読み出された画像データＡは、そのまま処理回路１４６ａを通過して出力回路１４７に出力される。
尚、画像データを加算平均しない場合には、第１の動作モードを選択することにより１画面分の画像データをメモリ１４６Ａに記憶させ、続いて第５の動作モードを選択することにより、メモリ１４６Ａから読み出した画像データを出力回路１４７に出力する。また、ピエゾ素子１１３Ｘ，１１３Ｙを制御して画素ずらしを行い、高解像度の画像データを得る場合には、画素ずらしを行わないときの画像データをメモリ１４６Ａに記憶させ、水平方向に画素ずらしを行ったときの画像データをメモリ１４６Ｂに記憶させ、垂直方向に画素ずらしを行ったときの画像データをメモリ１４６Ｃに記憶させ、水平方向及び垂直方向に画素ずらしを行ったときの画像データをメモリ１４６Ｄに記憶させる。そして、このようにしてメモリ１４６Ａ〜１４６Ｄに記憶させた画像データを次段の出力回路１４７に出力する。
【００５６】
尚、この実施の形態では、暗電流補正データ及びシェーディングデータを得る場合には、８フレーム分の入力データを加算平均し、高Ｓ／Ｎの画像データを得る場合には、４フレーム分の入力データを加算平均するようにしたが、これに限らず、２n （ｎは自然数）フレーム分の入力データを加算平均することができる。また、この画像データ処理回路は、ラボシステムの入力部に限らず、他の画像読取装置にも適用できる。
【００５７】
【発明の効果】
以上説明したように本発明に係る画像データ処理回路によれば、入力データを加算平均することによりＳ／Ｎの高い暗電流補正データ、シェーディングデータ、画像データを取得することができるとともに、簡単な回路構成でシェーディング補正の他に、暗電流補正回路や画像データの加算平均化回路などの他の回路との共通化を図ることができ、回路の低コスト化を図ることができる。
【図面の簡単な説明】
【図１】図１は本発明に係る画像データ処理回路が適用されるラボシステムの全体構成図である。
【図２】図２は図１に示したラボシステムの入力部の詳細を示すブロック図である。
【図３】図３は図２に示した入力部における画像処理系の要部ブロック図である。
【図４】図４は濃度領域でシェーディング補正を行うための対数変換を説明するために用いた図である。
【図５】図５は図３中のシェーディング補正回路の処理回路を示す要部回路図である。
【符号の説明】
１４２…暗電流補正回路
１４２ａ、１４２ｂ、１４４ａ、１４６ａ、１４６ｂ…処理回路
１４２Ａ、１４２Ｂ、１４４Ｒ、１４４Ｇ、１４４Ｂ、１４６Ａ、１４６Ｂ、１４６Ｃ、１４６Ｄ…メモリ
１４３…ルック・アップ・テーブルＡ
１４４…シェーディング補正回路
１４４ｂ…制御部
１４４ｃ…レジスタ
１４６…加算平均化／画素ずらし回路
２０１、２０５、、２０８…アンド回路
２０３…シフト回路
２０４…セレクタ
２０６、２０９…加算回路
【図１】
0003719455.tif 000006
【図２】
0003719455.tif 000007
【図３】
0003719455.tif 000008
【図４】
0003719455.tif 000009
【図５】
0003719455.tif 000010