(57)【特許請求の範囲】
【請求項１】
第１負荷トランジスタと、第２負荷トランジスタと、第１駆動トランジスタと、第２駆動トランジスタと、第１転送トランジスタと、第２転送トランジスタとを含むメモリセルを備える半導体装置であって、
第１導電型ウエル領域と、
第２導電型ウエル領域と、
前記第１負荷トランジスタのゲート電極と、前記第１駆動トランジスタのゲート電極とを含む、第１ゲート−ゲート電極層と、
前記第２負荷トランジスタのゲート電極と、前記第２駆動トランジスタのゲート電極とを含む、第２ゲート−ゲート電極層と、
前記第１負荷トランジスタのドレイン領域と、前記第１駆動トランジスタのドレイン領域とを電気的に接続する接続層の一部を構成する、第１ドレイン−ドレイン配線層と、
前記第２負荷トランジスタのドレイン領域と、前記第２駆動トランジスタのドレイン領域とを電気的に接続する接続層の一部を構成する、第２ドレイン−ドレイン配線層と、
前記第１ゲート−ゲート電極層と、前記第２ドレイン−ドレイン配線層とを電気的に接続する接続層の一部を構成する、第１ドレイン−ゲート配線層と、
前記第２ゲート−ゲート電極層と、前記第１ドレイン−ドレイン配線層とを電気的に接続する接続層の一部を構成する、第２ドレイン−ゲート配線層と、を含み、
前記第１負荷トランジスタおよび前記第２負荷トランジスタは、前記第１導電型ウエル領域に設けられ、
前記第１駆動トランジスタおよび前記第２駆動トランジスタは、前記第２導電型ウエル領域に設けられ、
前記第２ドレイン−ゲート配線層は、前記第１ドレイン−ゲート配線層より上の層に位置し、かつ、第２ドレイン−ゲート配線層の上層部と第２ドレイン−ゲート配線層の下層部とを有し、
前記第２ドレイン−ゲート配線層の上層部は、前記第２ドレイン−ゲート配線層の下層部より上の層に位置し、
前記第２ドレイン−ゲート配線層の上層部は、前記第１導電型ウエル領域および前記第２導電型ウエル領域のいずれかの領域の上方に設けられ、
前記第１ドレイン−ゲート配線層、前記第１ゲート−ゲート電極層、および前記第２ゲート−ゲート電極層は、第１層導電層に含まれる、半導体装置。
【請求項２】
請求項１において、
前記第２ドレイン−ゲート配線層の上層部は、前記第１導電型ウエル領域と前記第２導電型ウエル領域との境界より、該第２導電型ウエル領域側に設けられている、半導体装置。
【請求項３】
請求項２において、
さらに、主ワード線を有し、
前記主ワード線は、前記第２ドレイン−ゲート配線層の上層部と同一の層に設けられ、かつ、前記第１導電型ウエル領域と前記第２導電型ウエル領域との境界より、該第１導電型ウエル領域側に設けられている、半導体装置。
【請求項４】
請求項１において、
前記第２ドレイン−ゲート配線層の上層部は、前記第１導電型ウエル領域と前記第２導電型ウエル領域との境界より、該第１導電型ウエル領域側に設けられている、半導体装置。
【請求項５】
請求項４において、
さらに、主ワード線を有し、
前記主ワード線は、前記第２ドレイン−ゲート配線層の上層部と同一の層に設けられ、かつ、前記第１導電型ウエル領域と前記第２導電型ウエル領域との境界より、該第２導電型ウエル領域側に設けられている、半導体装置。
【請求項６】
請求項１〜５のいずれかにおいて、
前記第１ドレイン−ゲート配線層は、前記第２ドレイン−ドレイン配線層とコンタクト部を介して電気的に接続され、
前記第２ドレイン−ゲート配線層の下層部は、前記第２ゲート−ゲート電極層とコンタクト部を介して電気的に接続され、
前記第２ドレイン−ゲート配線層の上層部は、前記第１ドレイン−ドレイン配線層および前記第２ドレイン−ゲート配線層の下層部のそれぞれとコンタクト部を介して電気的に接続されている、半導体装置。
【請求項７】
請求項１〜６のいずれかにおいて、
前記第１ゲート−ゲート電極層と、前記第２ゲート−ゲート電極層と、前記第１ドレイン−ゲート配線層とは、同一の層に設けられ、
前記第１ドレイン−ゲート配線層は、前記第１導電型ウエル領域と前記第２導電型ウエル領域との境界上に設けられている、半導体装置。
【請求項８】
請求項１〜７のいずれかにおいて、
前記第１ドレイン−ゲート配線層と、前記第２ドレイン−ゲート配線層の上層部とは、平面的にみて重ならないように設けられている、半導体装置。
【請求項９】
請求項１〜８のいずれかにおいて、
前記第１ゲート−ゲート電極層、前記第２ゲート−ゲート電極層および前記第１ドレイン−ゲート配線層は、第１層導電層に位置し、
前記第１ドレイン−ドレイン配線層、前記第２ドレイン−ドレイン配線層および前記第２ドレイン−ゲート配線層の下層部は、第２層導電層に位置し、
前記第２ドレイン−ゲート配線層の上層部は、第３層導電層に位置する、半導体装置。
【請求項１０】
請求項１〜９のいずれかにおいて、
第２層導電層は、高融点金属の窒化物層である、半導体装置。
【請求項１１】
請求項１〜９のいずれかにおいて、
第２層導電層の厚さは、１００〜２００ｎｍである、半導体装置。
【請求項１２】
請求項１〜１１のいずれかに記載の前記半導体装置を備える、メモリシステム。
【請求項１３】
請求項１〜１１のいずれかに記載の前記半導体装置を備える、電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、ＳＲＡＭ（static random access memory）のような半導体装置、および、これを備えるメモリシステム、電子機器に関する。
【０００２】
【背景技術】
半導体記憶装置の一種であるＳＲＡＭは、リフレッシュ動作が不要なのでシステムを簡単にできることや低消費電力であるという特徴を有する。このため、ＳＲＡＭは、例えば、携帯電話のような電子機器のメモリに好適に使用される。
【０００３】
【発明が解決しようとする課題】
本発明の目的は、セル面積を小さくすることができる、半導体装置を提供することにある。
【０００４】
本発明の他の目的は、本発明の半導体装置を含むメモリシステムおよび電子機器を提供することにある。
【０００５】
【課題を解決するための手段】
１．半導体装置
本発明の半導体装置は、
第１負荷トランジスタと、第２負荷トランジスタと、第１駆動トランジスタと、第２駆動トランジスタと、第１転送トランジスタと、第２転送トランジスタとを含むメモリセルを備える半導体装置であって、
第１導電型ウエル領域と、
第２導電型ウエル領域と、
前記第１負荷トランジスタのゲート電極と、前記第１駆動トランジスタのゲート電極とを含む、第１ゲート−ゲート電極層と、
前記第２負荷トランジスタのゲート電極と、前記第２駆動トランジスタのゲート電極とを含む、第２ゲート−ゲート電極層と、
前記第１負荷トランジスタのドレイン領域と、前記第１駆動トランジスタのドレイン領域とを電気的に接続する接続層の一部を構成する、第１ドレイン−ドレイン配線層と、
前記第２負荷トランジスタのドレイン領域と、前記第２駆動トランジスタのドレイン領域とを電気的に接続する接続層の一部を構成する、第２ドレイン−ドレイン配線層と、
前記第１ゲート−ゲート電極層と、前記第２ドレイン−ドレイン配線層とを電気的に接続する接続層の一部を構成する、第１ドレイン−ゲート配線層と、
前記第２ゲート−ゲート電極層と、前記第１ドレイン−ドレイン配線層とを電気的に接続する接続層の一部を構成する、第２ドレイン−ゲート配線層と、を含み、
前記第１負荷トランジスタおよび前記第２負荷トランジスタは、前記第１導電型ウエル領域に設けられ、
前記第１駆動トランジスタおよび前記第２駆動トランジスタは、前記第２導電型ウエル領域に設けられ、
前記第２ドレイン−ゲート配線層は、前記第１ドレイン−ゲート配線層より上の層に位置し、かつ、第２ドレイン−ゲート配線層の上層部と第２ドレイン−ゲート配線層の下層部とを有し、
前記第２ドレイン−ゲート配線層の上層部は、前記第２ドレイン−ゲート配線層の下層部より上の層に位置し、
前記第２ドレイン−ゲート配線層の上層部は、前記第１導電型ウエル領域および前記第２導電型ウエル領域のいずれかの領域の上方に設けられている。
【０００６】
ここで、「配線層」とは、フィールドまたは層間絶縁層の上に配置された、層状の導電層をいう。
【０００７】
本発明においては、第２ドレイン−ゲート配線層は、前記第１ドレイン−ゲート配線層より上の層に位置している。すなわち、第１ドレイン−ゲート配線層と、第２ドレイン−ゲート配線層とは、それぞれ異なる層に位置している。このため、本発明によれば、第１ドレイン−ゲート配線層と、第２ドレイン−ゲート配線層とを同じ層に形成する場合に比べて、第１ドレイン−ゲート配線層および第２ドレイン−ゲート配線層が形成された各層における配線層のパターン密度を低減することができ、セル面積を小さくすることができる。
【０００８】
この態様の場合、後述するように、第２ドレイン−ゲート配線層の上層部を第２導電型ウエル領域の上方に設けた場合には、主ワード線を第１導電型ウエル領域の上方に設けることが容易となる。また、第２ドレイン−ゲート配線層の上層部を第１導電型ウエル領域の上方に設けた場合には、主ワード線を第２導電型ウエル領域の上方に設けることが容易となる。
【０００９】
具体的には、本発明の半導体装置は、次の２つの態様（１），（２）のいずれかをとることができる。
【００１０】
（１）前記第２ドレイン−ゲート配線層の上層部は、前記第１導電型ウエル領域と前記第２導電型ウエル領域との境界より、該第２導電型ウエル領域側に設けられていることができる。
【００１１】
この態様の場合、さらに、主ワード線を有し、
前記主ワード線は、前記第２ドレイン−ゲート配線層の上層部と同一の層に設けられ、かつ、前記第１導電型ウエル領域と前記第２導電型ウエル領域との境界より、該第１導電型ウエル領域側に設けられていることができる。
【００１２】
（２）前記第２ドレイン−ゲート配線層の上層部は、前記第１導電型ウエル領域と前記第２導電型ウエル領域との境界より、該第１導電型ウエル領域側に設けられていることができる。
【００１３】
この態様の場合、さらに、主ワード線を有し、
前記主ワード線は、前記第２ドレイン−ゲート配線層の上層部と同一の層に設けられ、かつ、前記第１導電型ウエル領域と前記第２導電型ウエル領域との境界より、該第２導電型ウエル領域側に設けられていることができる。
【００１４】
さらに、本発明の半導体装置は、次の態様（３）〜（８）のうち、少なくとも１つをとることができる。
【００１５】
（３）前記第１ドレイン−ゲート配線層は、前記第２ドレイン−ドレイン配線層とコンタクト部を介して電気的に接続され、
前記第２ドレイン−ゲート配線層の下層部は、前記第２ゲート−ゲート電極層とコンタクト部を介して電気的に接続され、
前記第２ドレイン−ゲート配線層の上層部は、前記第１ドレイン−ドレイン配線層および前記第２ドレイン−ゲート配線層の下層部のそれぞれとコンタクト部を介して電気的に接続されている態様。
【００１６】
（４）前記第１ゲート−ゲート電極層と、前記第２ゲート−ゲート電極層と、前記第１ドレイン−ゲート配線層とは、同一の層に設けられ、
前記第１ドレイン−ゲート配線層は、前記第１導電型ウエル領域と前記第２導電型ウエル領域との境界上に設けられている態様。
【００１７】
（５）前記第１ドレイン−ゲート配線層と、前記第２ドレイン−ゲート配線層の上層部とは、平面的にみて重ならないように設けられている態様。
【００１８】
（６）前記第１ゲート−ゲート電極層、前記第２ゲート−ゲート電極層および前記第１ドレイン−ゲート配線層は、第１層導電層に位置し、
前記第１ドレイン−ドレイン配線層、前記第２ドレイン−ドレイン配線層および前記第２ドレイン−ゲート配線層の下層部は、第２層導電層に位置し、
前記第２ドレイン−ゲート配線層の上層部は、第３層導電層に位置する態様。
【００１９】
（７）第２層導電層は、高融点金属の窒化物層（たとえば窒化チタン）である態様。第２層導電層が高融点金属の窒化物層であることにより、第２層導電層の厚さを小さくすることができ、微細加工がし易い。したがって、セル面積の低減を図ることができる。
【００２０】
（８）第２層導電層の厚さは、１００〜２００ｎｍである態様。
【００２１】
２．メモリシステム
本発明のメモリシステムは、本発明の半導体装置を備える。
【００２２】
３．電子機器
本発明の電子機器は、本発明の半導体装置を備える。
【００２３】
【発明の実施の形態】
本発明の実施の形態について説明する。本実施の形態は、本発明にかかる半導体装置を、ＳＲＡＭに適用したものである。
【００２４】
１．ＳＲＡＭの等価回路
図１は、本実施の形態にかかるＳＲＡＭの等価回路と、導電層との対応関係を示す図である。本実施の形態にかかるＳＲＡＭは、６個のＭＯＳ電界効果トランジスタにより、一つのメモリセルが構成されるタイプである。つまり、ｎチャネル型の駆動トランジスタＱ３とｐチャネル型の負荷トランジスタＱ５とで、一つのＣＭＯＳインバータが構成されている。また、ｎチャネル型の駆動トランジスタＱ４とｐチャネル型の負荷トランジスタＱ６とで、一つのＣＭＯＳインバータが構成されている。この二つのＣＭＯＳインバータをクロスカップルすることにより、フリップフロップが構成される。そして、このフリップフロップと、ｎチャネル型の転送トランジスタＱ１、Ｑ２とにより、一つのメモリセルが構成される。
【００２５】
２．ＳＲＡＭの構造
以下、ＳＲＡＭの構造を説明する。まず、各図面を簡単に説明する。
【００２６】
図１は、本実施の形態にかかるＳＲＡＭの等価回路と、導電層との対応関係を示す図である。図２は、本実施の形態に係るＳＲＡＭのメモリセルのフィールドを模式的に示す平面図である。図３は、本実施の形態に係るＳＲＡＭのメモリセルの第１層導電層を模式的に示す平面図である。図４は、本実施の形態に係るＳＲＡＭのメモリセルの第２層導電層を模式的に示す平面図である。図５は、本実施の形態に係るＳＲＡＭのメモリセルの第３層導電層を模式的に示す平面図である。図６は、本実施の形態に係るＳＲＡＭのメモリセルの第４層導電層を模式的に示す平面図である。図７は、本実施の形態に係るＳＲＡＭのメモリセルのフィールドおよび第１層導電層を模式的に示す平面図である。図８は、本実施の形態に係るＳＲＡＭのメモリセルのフィールドおよび第２層導電層を模式的に示す平面図である。図９は、本実施の形態に係るＳＲＡＭのメモリセルの第１層導電層および第２層導電層を模式的に示す平面図である。図１０は、本実施の形態に係るＳＲＡＭのメモリセルの第２層導電層および第３層導電層を模式的に示す平面図である。図１１は、本実施の形態に係るＳＲＡＭのメモリセルのフィールドおよび第３層導電層を模式的に示す平面図である。図１２は、本実施の形態に係るＳＲＡＭのメモリセルの第１層導電層および第３層導電層を模式的に示す平面図である。図１３は、本実施の形態に係るＳＲＡＭのメモリセルの第３層導電層および第４層導電層を模式的に示す平面図である。図１４は、図２〜図１３のＡ−Ａ線に沿った断面を模式的に示す断面図である。図１５は、図２〜図１３のＢ−Ｂ線に沿った断面を模式的に示す断面図である。
【００２７】
ＳＲＡＭは、フィールドに形成された素子形成領域と、第１層導電層と、第２層導電層と、第３層導電層と、第４層導電層とを含んで構成されている。以下、フィールドおよび第１〜第４層導電層の各構成について、具体的に説明する。
【００２８】
２．１  フィールド
図２を参照しながら、フィールドについて説明する。フィールドは、第１〜第４活性領域１４，１５，１６，１７および素子分離領域１２を有する。第１〜第４活性領域１４，１５，１６，１７は、素子分離領域１２によって画定されている。第１および第２活性領域１４，１５が形成された側の領域は、ｎ型ウエル領域Ｗ１０となっており、第３および第４活性領域１６，１７が形成された側の領域は、ｐ型ウエル領域Ｗ２０となっている。
【００２９】
第１活性領域１４と第２活性領域１５とは、平面形状に関して、対称関係にある。また、第３活性領域１６と第４活性領域１７とは、平面形状に関して、対称関係にある。
【００３０】
第１活性領域１４において、第１負荷トランジスタＱ５が形成される。第１活性領域１４内には、第１のｐ+型不純物層１４ａおよび第２のｐ+型不純物層１４ｂが形成されている。第１のｐ+型不純物層１４ａは、第１負荷トランジスタＱ５のソースとして機能する。第２のｐ+型不純物層１４ｂは、第１負荷トランジスタＱ５のドレインとして機能する。
【００３１】
第２活性領域１５において、第２負荷トランジスタＱ６が形成される。第２活性領域１５内には、第３のｐ+型不純物層１５ａおよび第４のｐ+型不純物層１５ｂが形成されている。第３のｐ+型不純物層１５ａは、第２負荷トランジスタＱ６のソースとして機能する。第４のｐ+型不純物層１５ｂは、第２負荷トランジスタＱ６のドレインとして機能する。
【００３２】
第３活性領域１６において、第１駆動トランジスタＱ３および第１転送トランジスタＱ１が形成される。第３活性領域１６内には、トランジスタＱ１，Ｑ３の構成要素となる第１〜第３のｎ+型不純物層１６ａ，１６ｂ，１６ｃと、ウエルコンタクト領域を構成する第５のｐ+型不純物層１６ｄとが形成されている。第１のｎ+型不純物層１６ａは、第１転送トランジスタＱ１のソースまたはドレインとして機能する。第２のｎ+型不純物層１６ｂは、第１駆動トランジスタＱ３のドレイン、および、第１転送トランジスタＱ１のソースまたはドレインとして機能する。第３のｎ+型不純物層１６ｃは、第１駆動トランジスタＱ３のソースとして機能する。
【００３３】
第４活性領域１７において、第２駆動トランジスタＱ４および第２転送トランジスタＱ２が形成される。第４活性領域１７内には、トランジスタＱ２，Ｑ４の構成要素となる第４〜第６のｎ+型不純物層１７ａ，１７ｂ，１７ｃと、ウエルコンタクト領域を構成する第６のｐ+型不純物層１７ｄとが形成されている。第４のｎ+型不純物層１７ａは、第２転送トランジスタＱ２のソースまたはドレインとして機能する。第５のｎ+型不純物層１７ｂは、第２駆動トランジスタＱ４のドレイン、および、第２転送トランジスタＱ２のソースまたはドレインとして機能する。第６のｎ+型不純物層１７ｃは、第２駆動トランジスタＱ４のソースとして機能する。
【００３４】
２．２  第１層導電層
次に、図３および図７を参照しながら、第１層導電層を説明する。なお、第１層導電層とは、半導体層１０の上に形成された導電層をいう。
【００３５】
第１層導電層は、第１ゲート−ゲート電極層２０と、第２ゲート−ゲート電極層２２と、第１ドレイン−ゲート配線層３０と、副ワード線２４とを有する。
【００３６】
第１ゲート−ゲート電極層２０および第２ゲート−ゲート電極層２２は、Ｙ方向に沿って伸びるように形成されている。第１ドレイン−ゲート配線層３０および副ワード線２４は、Ｘ方向に沿って伸びるように形成されている。
【００３７】
以下、第１層導電層の各構成要素について、具体的に説明する。
【００３８】
１）第１ゲート−ゲート電極層
第１ゲート−ゲート電極層２０は、図７に示すように、第１活性領域１４および第３活性領域１６と交差するように形成されている。第１ゲート−ゲート電極層２０は、第１負荷トランジスタＱ５および第１駆動トランジスタＱ３のゲート電極として機能する。
【００３９】
第１ゲート−ゲート電極層２０は、第１活性領域１４において、第１のｐ+型不純物層１４ａと第２のｐ+型不純物層１４ｂとの間を通るように形成されている。すなわち、第１ゲート−ゲート電極層２０と、第１のｐ+型不純物層１４ａと、第２のｐ+型不純物層１４ｂとで、第１負荷トランジスタＱ５を構成している。また、第１ゲート−ゲート電極層２０は、第３活性領域１６において、第２のｎ+型不純物層１６ｂと第３のｎ+型不純物層１６ｃとの間を通るように形成されている。すなわち、第１ゲート−ゲート電極層２０と、第２のｎ+型不純物層１６ｂと、第３のｎ+型不純物層１６ｃとで、第１駆動トランジスタＱ３を構成している。
【００４０】
２）第１ドレイン−ゲート配線層
第１ドレイン−ゲート配線層３０は、第１ゲート−ゲート電極層２０の側部から、第２ゲート−ゲート電極層２２に向かってＸ方向に沿って伸びるように形成されている。また、第１ドレイン−ゲート配線層３０は、図７に示すように、少なくとも、第１活性領域１４と第３活性領域１６との間において形成されている。第１ドレイン−ゲート配線層３０は、ｎ型ウエル領域Ｗ１０とｐ型ウエル領域Ｗ２０との境界Ｂ１０上に形成されている。第１ドレイン−ゲート配線層３０の中心線と、その境界Ｂ１０とが平面的にみて重なるように、第１ドレイン−ゲート配線層３０を形成することができる。
【００４１】
３）第２ゲート−ゲート電極層
第２ゲート−ゲート電極層２２は、図７に示すように、第２活性領域１５および第４活性領域１７と交差するように形成されている。第２ゲート−ゲート電極層２２は、第２負荷トランジスタＱ６および第２駆動トランジスタＱ４のゲート電極として機能する。
【００４２】
第２ゲート−ゲート電極層２２は、第２活性領域１５において、第３のｐ+型不純物層１５ａと第４のｐ+型不純物層１５ｂとの間を通るように形成されている。すなわち、第２ゲート−ゲート電極層２２と、第３のｐ+型不純物層１５ａと、第４のｐ+型不純物層１５ｂとで、第２負荷トランジスタＱ６を構成している。また、第２ゲート−ゲート電極層２２は、第４活性領域１７において、第５のｎ+型不純物層１７ｂと第６のｎ+型不純物層１７ｃとの間を通るように形成されている。すなわち、第２ゲート−ゲート電極層２２と、第５のｎ+型不純物層１７ｂと、第６のｎ+型不純物層１７ｃとで、第２駆動トランジスタＱ４を構成している。
【００４３】
４）副ワード線
副ワード線２４は、図７に示すように、第３活性領域１６および第４活性領域１７と交差するように形成されている。副ワード線２４は、第１および第２転送トランジスタＱ１，Ｑ２のゲート電極として機能する。
【００４４】
副ワード線２４は、第３活性領域１６において、第１のｎ+型不純物層１６ａと第２のｎ+型不純物層１６ｂとの間を通るように形成されている。すなわち、副ワード線２４と、第１のｎ+型不純物層１６ａと、第２のｎ+型不純物層１６ｂとで、第１転送トランジスタＱ１を構成している。また、副ワード線２４は、第４活性領域１７において、第４のｎ+型不純物層１７ａと第５のｎ+型不純物層１７ｂとの間を通るように形成されている。すなわち、副ワード線２４と、第４のｎ+型不純物層１７ａと、第５のｎ+型不純物層１７ｂとで、第２転送トランジスタＱ２を構成している。
【００４５】
５）第１層導電層等の断面構造
第１層導電層は、たとえば、ポリシリコン層およびシリサイド層が順次積層されて構成されることができる。
【００４６】
図１４および図１５に示すように、フィールドおよび第１層導電層の上には、第１の層間絶縁層９０が形成されている。第１の層間絶縁層９０は、たとえば化学的機械的研磨法により、平坦化処理がなされて構成されることができる。
【００４７】
２．３  第２層導電層
以下、図４、図８および図９を参照しながら、第２層導電層を説明する。なお、第２層導電層とは、第１の層間絶縁層９０の上に形成された導電層をいう。
【００４８】
第２層導電層は、図４に示すように、第１ドレイン−ドレイン配線層４０と、第２ドレイン−ドレイン配線層４２と、第２ドレイン−ゲート配線層の下層部３２ａと、第１ＢＬコンタクトパッド層７０ａと、第１／ＢＬコンタクトパッド層７２ａと、第１Ｖｓｓコンタクトパッド層７４ａと、Ｖｄｄコンタクトパッド層７６とを有する。
【００４９】
第１ドレイン−ドレイン配線層４０と、第２ドレイン−ドレイン配線層４２と、第２ドレイン−ゲート配線層の下層部３２ａとは、Ｙ方向に沿って伸びるように形成されている。第１ドレイン−ドレイン配線層４０と、第２ドレイン−ドレイン配線層４２と、第２ドレイン−ゲート配線層の下層部３２ａとは、Ｘ方向に順次配列されている。
【００５０】
以下、第２層導電層の各構成要素について、具体的に説明する。
【００５１】
１）第１ドレイン−ドレイン配線層
第１ドレイン−ドレイン配線層４０は、第１活性領域１４および第３活性領域１６と平面的にみて重なる部分を有する（図８参照）。具体的には、第１ドレイン−ドレイン配線層４０の一方の端部４０ａは、第２のｐ+型不純物層１４ｂの上方に位置している。第１ドレイン−ドレイン配線層４０の一方の端部４０ａと第２のｐ+型不純物層１４ｂとは、フィールドと第２層導電層とのコンタクト部（以下「フィールド・第２層−コンタクト部」という）８０を介して電気的に接続されている。第１ドレイン−ドレイン配線層４０の他方の端部４０ｂは、第２のｎ+型不純物層１６ｂの上方に位置している。第１ドレイン−ドレイン配線層４０の他方の端部４０ｂと第２のｎ+型不純物層１６ｂとは、フィールド・第２層−コンタクト部８０を介して電気的に接続されている。また、第１のドレイン−ドレイン配線層４０の端部４０ａ，４０ｂは、Ｘ方向で３本のラインが存在する領域Ａ１０の第１ドレイン−ドレイン配線層４０の部分４０ｃより、幅を太く設定することができる。
【００５２】
２）第２ドレイン−ドレイン配線層
第２ドレイン−ドレイン配線層４２は、第２活性領域１５および第４活性領域１７と平面的にみて重なる部分を有する（図８参照）。具体的には、第２ドレイン−ドレイン配線層４２の一方の端部４２ａは、第４のｐ+型不純物層１５ｂの上方に位置している。第２ドレイン−ドレイン配線層４２の一方の端部４２ａと、第４のｐ+型不純物層１５ｂとは、フィールド・第２層−コンタクト部８０を介して電気的に接続されている。第２ドレイン−ドレイン配線層４２の他方の端部４２ｂは、第５のｎ+型不純物層１７ｂの上方に位置している。第２ドレイン−ドレイン配線層４２の他方の端部４２ｂと、第５のｎ+型不純物層１７ｂとは、フィールド・第２層−コンタクト部８０を介して電気的に接続されている。
【００５３】
さらに、第２ドレイン−ドレイン配線層４２は、第１ドレイン−ゲート配線層３０の端部３０ａと平面的にみて重なる部分を有する（図９参照）。第２ドレイン−ドレイン配線層４２と、第１ドレイン−ゲート配線層３０の端部３０ａとは、第１層導電層と第２層導電層とのコンタクト部（以下「第１層・第２層−コンタクト部」という）８２を介して電気的に接続されている。
【００５４】
３）第２ドレイン−ゲート配線層の下層部
第２ドレイン−ゲート配線層の下層部３２ａは、第２ドレイン−ドレイン配線層４２を基準として、第１ドレイン−ドレイン配線層４０の反対側に形成されている。第２ドレイン−ゲート配線層の下層部３２ａは、第２ゲート−ゲート電極層２２と平面的にみて重なる部分を有する（図９参照）。第２ドレイン−ゲート配線層の下層部３２ａと、第２ゲート−ゲート電極層２２とは、第１層・第２層−コンタクト部８２を介して電気的に接続されている。
【００５５】
４）第１ＢＬコンタクトパッド層
第１ＢＬコンタクトパッド層７０ａは、第３活性領域１６における第１のｎ+型不純物層１６ａの上方に位置している（図８参照）。第１ＢＬコンタクトパッド層７０ａと第１のｎ+型不純物層１６ａとは、フィールド・第２層−コンタクト部８０を介して電気的に接続されている。
【００５６】
５）第１／ＢＬコンタクトパッド層
第１／ＢＬコンタクトパッド層７２ａは、第４活性領域１７における第４のｎ+型不純物層１７ａの上方に位置している（図８参照）。第１／ＢＬコンタクトパッド層７２ａと第４のｎ+型不純物層１７ａとは、フィールド・第２層−コンタクト部８０を介して電気的に接続されている。
【００５７】
６）第１Ｖｓｓコンタクトパッド層
各第１Ｖｓｓコンタクトパッド層７４ａは、駆動トランジスタＱ３，Ｑ４のソース（たとえば第３のｎ+型不純物層１６ｃ）およびウエルコンタクト領域（たとえば第５のｐ+型不純物層１６ｄ）の上方に位置している（図８参照）。各第１Ｖｓｓコンタクトパッド層７４ａは、フィールド・第２層−コンタクト部８０を介して、駆動トランジスタＱ３，Ｑ４のソース（たとえば第３のｎ+型不純物層１６ｃ）と電気的に接続されている。また、第１Ｖｓｓコンタクトパッド層７４ａは、フィールド・第２層−コンタクト部８０を介して、ウエルコンタクト領域（たとえば第５のｐ+型不純物層１６ｄ）と電気的に接続されている。
【００５８】
７）Ｖｄｄコンタクトパッド層
各Ｖｄｄコンタクトパッド層７６は、負荷トランジスタＱ５，Ｑ６のソース（たとえば第１のｐ+型不純物層１４ａ）の上方に位置されている。各Ｖｄｄコンタクトパッド層７６は、フィールド・第２層−コンタクト部８０を介して、負荷トランジスタＱ５，Ｑ６のソース（たとえば第１のｐ+型不純物層１４ａ）と電気的に接続されている。
【００５９】
８）第２層導電層等の断面構造
次に、第２層導電層の断面構造について、図１４および図１５を用いて説明する。第２層導電層は、例えば、高融点金属の窒化物層のみからなることができる。第２層導電層の厚さは、たとえば１００〜２００ｎｍ、好ましくは１４０〜１６０ｎｍである。高融点金属の窒化物層は、例えば、窒化チタンからなることができる。第２層導電層が高融点金属の窒化物層からなることにより、第２層導電層の厚さを小さくすることができ、微細加工がし易い。したがって、セル面積の低減を図ることができる。
【００６０】
また、第２層導電層は、次のいずれかの態様であってもよい。１）高融点金属からなる金属層上に、高融点金属の窒化物層を形成した構造を有していてもよい。この場合、高融点金属からなる金属層は、下敷きとなり、例えば、チタン層からなることができる。高融点金属の窒化物層の材料としては、窒化チタンを挙げることができる。２）第２層導電層の構成は、高融点金属の金属層のみから構成されてもよい。
【００６１】
次に、フィールド・第２層−コンタクト部８０の断面構造について、図１４および図１５を用いて説明する。フィールド・第２層−コンタクト部８０は、第１の層間絶縁層９０に形成されたスルーホール９０ａを充填するように形成されている。フィールド・第２層−コンタクト部８０は、バリア層８０ａと、バリア層８０ａの上に形成されたプラグ８０ｂとを含む。プラグの材料としては、チタン、タングステンを挙げることができる。バリア層８０ａとしては、高融点金属からなる金属層と、その金属層の上に形成された高融点金属の窒化物層とからなることが好ましい。高融点金属からなる金属層の材質としては、たとえばチタンを挙げることができる。高融点金属の窒化物層の材質としては、たとえば窒化チタンを挙げることができる。
【００６２】
次に、第１層・第２層−コンタクト部８２の断面構造について、図１４および図１５を用いて説明する。第１層・第２層−コンタクト部８２は、第１の層間絶縁層９０に形成されたスルーホール９０ｂを充填するように形成されている。第１層・第２層−コンタクト部８２は、フィールド・第２層−コンタクト部８０において述べた構成と同様の構成をとることができる。
【００６３】
第２層導電層を覆うように、第２の層間絶縁層９２が形成されている。第２の層間絶縁層９２は、たとえば化学的機械的研磨法により、平坦化処理がなされて構成されることができる。
【００６４】
２．４  第３層導電層
以下、図５、図１０〜図１２を参照しながら、第３層導電層を説明する。なお、第３層導電層とは、第２の層間絶縁層９２の上に形成された導電層をいう（図１４および図１５参照）。
【００６５】
第３層導電層は、第２ドレイン−ゲート配線層の上層部３２ｂと、主ワード線５０と、Ｖｄｄ配線５２と、第２ＢＬコンタクトパッド層７０ｂと、第２／ＢＬコンタクトパッド層７２ｂと、第２Ｖｓｓコンタクトパッド層７４ｂとを有する。
【００６６】
第２ドレイン−ゲート配線層の上層部３２ｂ、主ワード線５０およびＶｄｄ配線５２は、Ｘ方向に沿って伸びるように形成されている。第２ＢＬコンタクトパッド層７０ｂと、第２／ＢＬコンタクトパッド層７２ｂと、第２Ｖｓｓコンタクトパッド層７４ｂとは、Ｙ方向に沿って伸びるように形成されている。
【００６７】
以下、第３層導電層の各構成要素について、具体的に説明する。
【００６８】
１）第２ドレイン−ゲート配線層の上層部
第２ドレイン−ゲート配線層の上層部３２ｂは、図１０に示すように、第２層導電層の第２ドレイン−ドレイン配線層４２と交差するように形成されている。具体的には、第２ドレイン−ゲート配線層の上層部３２ｂは、第１ドレイン−ドレイン配線層４０の端部４０ｂの上方から、第２ドレイン−ゲート配線層の下層部３２ａの端部３２ａ１の上方まで形成されている。第２ドレイン−ゲート配線層の上層部３２ｂは、第２層導電層と第３層導電層とのコンタクト部（以下「第２層・第３層−コンタクト部」という）８４を介して、第１ドレイン−ドレイン配線層４０の端部４０ｂと電気的に接続されている。また、第２ドレイン−ゲート配線層の上層部３２ｂは、第２層・第３層−コンタクト部８４を介して、第２ドレイン−ゲート配線層の下層部３２ａの端部３２ａ１と電気的に接続されている。
【００６９】
第２ドレイン−ゲート配線層の上層部３２ｂは、図１１に示すように、ｎ型ウエル領域Ｗ１０とｐ型ウエル領域Ｗ２０との境界Ｂ１０より、ｐ型ウエル領域Ｗ２０側の領域に設けられている。第２ドレイン−ゲート配線層の上層部３２ｂをこのように設けたことによる作用効果は、「作用効果」の項で説明する。
【００７０】
図１に示すように、第２層導電層の第１ドレイン−ドレイン配線層４０と、第１層導電層の第２ゲート−ゲート電極層２２とは、第２層・第３層−コンタクト部８４、第２ゲート−ドレイン配線層の上層部３２ｂ、第２層・第３層−コンタクト部８４、第２ゲート−ドレイン配線層の下層部３２ａ、第１層・第２層−コンタクト部８２を介して、電気的に接続されている。
【００７１】
２）Ｖｄｄ配線
Ｖｄｄ配線５２は、図１０に示すように、Ｖｄｄコンタクトパッド層７６の上方を通るように形成されている。Ｖｄｄ配線５２は、第２層・第３層−コンタクト部８４を介して、Ｖｄｄコンタクトパッド層７６と電気的に接続されている。
【００７２】
３）第２ＢＬコンタクトパッド層
第２ＢＬコンタクトパッド層７０ｂは、第１ＢＬコンタクトパッド層７０ａの上方に位置している。第２ＢＬコンタクトパッド層７０ｂは、第２層・第３層−コンタクト部８４を介して、第１ＢＬコンタクトパッド層７０ａと電気的に接続されている。
【００７３】
４）第２／ＢＬコンタクトパッド層
第２／ＢＬコンタクトパッド層７２ｂは、第１／ＢＬコンタクトパッド層７２ａの上方に位置している。第２／ＢＬコンタクトパッド層７２ｂは、第１／ＢＬコンタクトパッド層７２ａと、第２層・第３層−コンタクト部８４を介して電気的に接続されている。
【００７４】
５）第２Ｖｓｓコンタクトパッド層
第２Ｖｓｓコンタクトパッド層７４ｂは、第１Ｖｓｓコンタクトパッド層７４ａの上方に位置している。第２Ｖｓｓコンタクトパッド層７４ｂは、第２層・第３層−コンタクト部８４を介して、第１Ｖｓｓコンタクトパッド層７４ａと電気的に接続されている。
【００７５】
６）第３層導電層等の断面構造
次に、第３層導電層の断面構造について、図１４および図１５を用いて説明する。第３層導電層は、たとえば、下から順に、高融点金属の窒化物層、金属層、高融点金属の窒化物層が積層された構造を有する。高融点金属の窒化物層の材質としては、たとえば窒化チタンを挙げることができる。金属層の材質としては、たとえば、アルミニウム、銅、またはこれらの合金を挙げることができる。
【００７６】
次に、第２層・第３層−コンタクト部８４の断面構造について説明する。第２層・第３層−コンタクト部８４は、第２の層間絶縁層９２に形成されたスルーホール９２ａを充填するように形成されている。第２層・第３層−コンタクト部８４は、フィールド・第２層−コンタクト部８０において述べた構成と同様の構成をとることができる。
【００７７】
第３層導電層を覆うように、第３の層間絶縁層９４が形成されている。第３の層間絶縁層９４は、たとえば化学的機械的研磨法により、平坦化処理がなされて構成されることができる。
【００７８】
２．５  第４層導電層
以下、図６および図１３を参照して、第４層導電層を説明する。なお、第４層導電層とは、第３の層間絶縁層９４の上に形成された導電層をいう。
【００７９】
第４層導電層は、ビット線６０と、／ビット線６２と、Ｖｓｓ配線６４とを有する。
【００８０】
ビット線６０、／ビット線６２およびＶｓｓ配線６４は、Ｙ方向に沿って伸びるように形成されている。
【００８１】
以下、具体的に、ビット線６０、／ビット線６２およびＶｓｓ配線６４の構成を説明する。
【００８２】
１）ビット線
ビット線６０は、図１３に示すように、第２ＢＬコンタクトパッド層７０ｂの上方を通るように形成されている。ビット線６０は、第３層導電層と第４層導電層とのコンタクト部（以下「第３層・第４層−コンタクト部」という）８６を介して、第２ＢＬコンタクトパッド層７０ｂと電気的に接続されている。
【００８３】
２）／ビット線
／ビット線６２は、図１３に示すように、第２／ＢＬコンタクトパッド層７２ｂの上方を通るように形成されている。／ビット線６２は、第３層・第４層−コンタクト部８６を介して、第２／ＢＬコンタクトパッド層７２ｂと電気的に接続されている。
【００８４】
３）Ｖｓｓ配線
Ｖｓｓ配線６４は、図１３に示すように、第２Ｖｓｓコンタクトパッド層７４ｂの上方を通るように形成されている。Ｖｓｓ配線６４は、第３層・第４層−コンタクト部８６を介して、第２Ｖｓｓコンタクトパッド層７４ｂと電気的に接続されている。
【００８５】
４）第４層導電層等の断面構造
次に、第４層導電層の断面構造について、図１４および図１５を用いて説明する。第４層導電層は、第３層導電層で述べた構成と同様の構成をとることができる。
【００８６】
次に、第３層・第４層−コンタクト部８６の断面構造について説明する。第３層・第４層−コンタクト部８６は、第３の層間絶縁層９４に形成されたスルーホール９４ａを充填するように形成されている。第３層・第４層−コンタクト部８６は、フィールド・第２層−コンタクト部８０において述べた構成と同様の構成をとることができる。
【００８７】
図１４および図１５において図示していないが、第４層導電層の上に、パシベーション層が形成されることができる。
【００８８】
３．作用効果
以下、本実施の形態に係る半導体装置の作用効果を説明する。
【００８９】
（１）本実施の形態においては、第２ドレイン−ゲート配線層の上層部３２ｂをｎ型ウエル領域Ｗ１０とｐ型ウエル領域Ｗ２０との境界Ｂ１０より、ｐ型ウエル領域Ｗ２０側に設けている。これにより、たとえば次の効果を奏することができる。
【００９０】
１）比較例として、図２２に示すように、第２ドレイン−ゲート配線層の上層部１３２ｂは、ｐ型ウエル領域Ｗ１０とｎ型ウエル領域Ｗ２０との境界Ｂ１０を跨ぐように設けることが考えられる。しかし、この場合、ｎ型ウエル領域Ｗ１０の上方に主ワード線を配置しようとすると、メモリセルのサイズに制約が有る場合、Ｖｄｄ配線５２と第２ドレイン−ゲート配線層の上層部１３２ｂとの間隔の狭さから、その間に、主ワード線を形成し難い。また、ｐ型ウエル領域Ｗ２０の上方に主ワード線を配置しようとすると、メモリセルのサイズに制約がある場合、Ｖｓｓコンタクトパッド層７４ｂおよびビット線のためのコンタクトパッド層７０ｂ，７２ｂと、第２ドレイン−ゲート配線層の上層部１３２ｂとの間隔の狭さから、その間に、主ワード線を形成し難い。その結果、第３層導電層に主ワード線を形成するのが難しい。
【００９１】
しかし、本実施の形態においては、図１１に示すように、第２ドレイン−ゲート配線層の上層部３２ｂは、ｎ型ウエル領域Ｗ１０とｐ型ウエル領域Ｗ２０との境界Ｂ１０より、ｐ型ウエル領域Ｗ２０側に設けられている。このため、第２ドレイン−ゲート配線層の上層部３２ｂとＶｄｄ配線５２との間隔がその分だけ広くなる。したがって、第２ドレイン−ゲート配線層の上層部３２ｂとＶｄｄ配線５２との間（ｎ型ウエル領域Ｗ１０の上方）に、それらの配線３２ｂ，５２とショートしないように、主ワード線５０を形成するのが容易となる。このため、第３層導電層に主ワード線５０を形成し易くなる。
【００９２】
２）図２２に示すように、第２ドレイン−ゲート配線層の上層部１３２ｂをｐ型ウエル領域Ｗ１０とｎ型ウエル領域Ｗ２０との境界Ｂ１０を跨ぐように設けた場合を考える。この場合、第２ドレイン−ゲート配線層の上層部１３２ｂと第１ドレイン−ドレイン配線層１４０とのコンタクト部１８４は、Ｘ方向で３本のラインが存在する領域Ａ１０の第１ドレイン−ドレイン配線層１４０の部分１４０ａの上に設けられることとなる。Ｘ方向で３本のラインが存在する領域Ａ１０は、そのコンタクト部１８４を形成するためのスペースに関し余裕がない。このため、第１ドレイン−ドレイン配線層１４０の部分１４０ａの上に、コンタクト部１８４を設けることは難しい。すなわち、コンタクト部１８４が第２ドレイン−ゲート配線層の下層部１３２ａや第２ドレイン−ドレイン配線層１４２とショートしたりする場合がある。
【００９３】
しかし、本実施の形態においては、第２ドレイン−ゲート配線層の上層部３２ｂをｎ型ウエル領域Ｗ１０とｐ型ウエル領域Ｗ２０との境界Ｂ１０より、ｐ型ウエル領域Ｗ２０側に設けている。これにより、図１０に示すように、Ｘ方向で２本のラインが存在する領域Ａ２０における第１ドレイン−ドレイン配線層４０の端部４０ｂの上に、コンタクト部８４を形成することができる。Ｘ方向で２本のラインが存在する領域Ａ２０は、Ｘ方向で３本のラインが存在する領域Ａ１０よりも、コンタクト部８４を形成するスペースに余裕がある。このため、その分だけ、第２ドレイン−ドレイン配線層４２や第２ドレイン−ゲート配線層の下層部３２ａとショートしないようように、そのコンタクト部８４を形成し易い。
【００９４】
また、図１０に示すように、第１ドレイン−ドレイン配線層４０の端部４０ｂの上に、コンタクト部８４を設けることができる。第１ドレイン−ドレイン配線層４０の端部４０ｂの幅を太く設定できる。その結果、第１ドレイン−ドレイン配線層４０からはみ出さずに、そのコンタクト部８４を形成し易い。
【００９５】
（２）第１ドレイン−ゲート配線層と、第２ドレイン−ゲート配線層とを、同一の導電層に形成することが考えられる。この場合、第１および第２ドレイン−ゲート配線層が形成された導電層のパターン密度の大きさから、セル面積を小さくするのが難しい。
【００９６】
しかし、本実施の形態においては、第１ドレイン−ゲート配線層３０は、第１層導電層に位置している。また、第２ドレイン−ゲート配線層は、第２ドレイン−ゲート配線層の下層部３２ａと、第２ドレイン−ゲート配線層の上層部３２ｂとに分けられて構成されている。第２ドレイン−ゲート配線層の下層部３２ａは第２層導電層に位置し、第２ドレイン−ゲート配線層の上層部３２ｂは第３層導電層に位置している。このため、第１ドレイン−ゲート配線層と、第２ドレイン−ゲート配線層とは、それぞれ異なる層に形成されている。したがって、第１ドレイン−ゲート配線層と、第２ドレイン−ゲート配線層とが同じ層に形成されていないため、配線層のパターン密度を小さくすることができる。その結果、本実施の形態に係るメモリセルによれば、セル面積を小さくすることができる。
【００９７】
４．ＳＲＡＭの電子機器への応用例
本実施の形態にかかるＳＲＡＭは、例えば、携帯機器のような電子機器に応用することができる。図１６は、携帯電話機のシステムの一部のブロック図である。ＣＰＵ５４０、ＳＲＡＭ５５０、ＤＲＡＭ５６０はバスラインにより、相互に接続されている。さらに、ＣＰＵ５４０は、バスラインにより、キーボード５１０およびＬＣＤドライバ５２０と接続されている。ＬＣＤドライバ５２０は、バスラインにより、液晶表示部５３０と接続されている。ＣＰＵ５４０、ＳＲＡＭ５５０およびＤＲＡＭ５６０でメモリシステムを構成している。
【００９８】
図１７は、図１６に示す携帯電話機のシステムを備える携帯電話機６００の斜視図である。携帯電話機６００は、キーボード６１２、液晶表示部６１４、受話部６１６およびアンテナ部６１８を含む本体部６１０と、送話部６２２を含む蓋部６２０と、を備える。
【００９９】
５．変形例
上記の実施の形態は、たとえば、次の変形が可能である。
【０１００】
（１）第２ドレイン−ゲート配線層の上層部３２ｂは、図１８に示すように、平面的にみて第１ゲート−ゲート電極層３０と完全に重ならないように設けてもよい。これにより、第１ドレイン−ゲート配線層３０と、第２ドレイン−ゲート配線層の下層部３２ｂとの容量結合を抑えることができる。その結果、容量結合が抑えられた分だけ、一方のノードの電位が、他方のノードの電位による影響を受けるのを抑えることができる。
【０１０１】
（２）第２ドレイン−ゲート配線層の上層部３２ｂは、図１９〜２１に示すように、ｎ型ウエル領域Ｗ１０とｐ型ウエル領域Ｗ２０との境界Ｂ１０よりｎ型ウエル領域Ｗ１０側に設けてもよい。この場合、Ｖｓｓコンタクトパッド層７４ｂおよびビット線のためのコンタクトパッド層７０ｂ，７２ｂと、第２ドレイン−ゲート配線層の上層部３２ｂとの間隔を広くすることができる。このため、第２ドレイン−ゲート配線層の上層部３２ｂや、Ｖｓｓコンタクトパッド層やビット線のためのコンタクトパッド層とショートさせることなく、主ワード線５０をその間（ｐ型ウエル領域Ｗ２０の上方）に形成するのが容易となる。
【０１０２】
この場合においても、図２０に示すように、第２ドレイン−ゲート配線層の上層部３２ｂと第１ゲート−ゲート電極層３０とが平面的にみて重ならないようにしてもよい。
【０１０３】
本発明は、上記の実施の形態に限定されず、本発明の要旨を超えない範囲で種々の変更が可能である。
【図面の簡単な説明】
【図１】本実施の形態にかかるＳＲＡＭの等価回路と、導電層との対応関係を示す図である。
【図２】本実施の形態に係るＳＲＡＭのメモリセルのフィールドを模式的に示す平面図である。
【図３】本実施の形態に係るＳＲＡＭのメモリセルの第１層導電層を模式的に示す平面図である。
【図４】本実施の形態に係るＳＲＡＭのメモリセルの第２層導電層を模式的に示す平面図である。
【図５】本実施の形態に係るＳＲＡＭのメモリセルの第３層導電層を模式的に示す平面図である。
【図６】本実施の形態に係るＳＲＡＭのメモリセルの第４層導電層を模式的に示す平面図である。
【図７】本実施の形態に係るＳＲＡＭのメモリセルのフィールドおよび第１層導電層を模式的に示す平面図である。
【図８】本実施の形態に係るＳＲＡＭのメモリセルのフィールドおよび第２層導電層を模式的に示す平面図である。
【図９】本実施の形態に係るＳＲＡＭのメモリセルの第１層導電層および第２層導電層を模式的に示す平面図である。
【図１０】本実施の形態に係るＳＲＡＭのメモリセルの第２層導電層および第３層導電層を模式的に示す平面図である。
【図１１】本実施の形態に係るＳＲＡＭのメモリセルのフィールドおよび第３層導電層を模式的に示す平面図である。
【図１２】本実施の形態に係るＳＲＡＭのメモリセルの第１層導電層および第３層導電層を模式的に示す平面図である。
【図１３】本実施の形態に係るＳＲＡＭのメモリセルの第３層導電層および第４層導電層を模式的に示す平面図である。
【図１４】図２〜図１３のＡ−Ａ線に沿った断面を模式的に示す断面図である。
【図１５】図２〜図１３のＢ−Ｂ線に沿った断面を模式的に示す断面図である。
【図１６】本実施の形態にかかるＳＲＡＭを備えた、携帯電話機のシステムの一部のブロック図である。
【図１７】図１６に示す携帯電話機のシステムを備える携帯電話機の斜視図である。
【図１８】第１の変形例に係るＳＲＡＭのメモリセルの第１層導電層および第３層導電層の平面を模式的に示す平面図である。
【図１９】第２の変形例に係るＳＲＡＭのメモリセルのフィールドおよび第３層導電層の平面を模式的に示す断面図である。
【図２０】第２の変形例に係るＳＲＡＭのメモリセルの第１層導電層および第３層導電層の平面を模式的に示す断面図である。
【図２１】第２の変形例に係るＳＲＡＭのメモリセルの第２層導電層および第３層導電層の平面を模式的に示す断面図である。
【図２２】比較例に係る半導体装置の平面を模式的に示す断面図である。
【符号の説明】
１０  シリコン基板
１２  素子分離領域
１４  第１活性領域
１４ａ，１４ｂ  ｐ+型不純物層
１５  第２活性領域
１５ａ，１５ｂ  ｐ+型不純物層
１６  第３活性領域
１６ａ，１６ｂ，１６ｃ  ｎ+型不純物層
１６ｄ  ｐ+型不純物層
１７  第４活性領域
１７ａ，１７ｂ，１７ｃ  ｎ+型不純物層
１７ｄ  ｐ+型不純物層
２０  第１ゲート−ゲート電極層
２２  第２ゲート−ゲート電極層
２４  副ワード線
３０  第１ゲート−ドレイン配線層
３２ａ  第２ゲート−ドレイン配線層の下層部
３２ｂ  第２ゲート−ドレイン配線層の上層部
４０  第１ドレイン−ドレイン配線層
４２  第２ドレイン−ドレイン配線層
５０  主ワード線
５２  Ｖｄｄ配線
６０  ビット線
６２  ／ビット線
６４  Ｖｓｓ配線
７０ａ  第１ＢＬコンタクトパッド層
７０ｂ  第２ＢＬコンタクトパッド層
７２ａ  第１／ＢＬコンタクトパッド層
７２ｂ  第２／ＢＬコンタクトパッド層
７４ａ  第１Ｖｓｓコンタクトパッド層
７４ｂ  第２Ｖｓｓコンタクトパッド層
７６  Ｖｄｄコンタクトパッド層
８０  フィールド・第２層−コンタクト部
８２  第１層・第２層−コンタクト部
８４  第２層・第３層−コンタクト部
８６  第３層・第４層−コンタクト部
９０  層間絶縁層
９０ａ  スルーホール
９２  層間絶縁層
９２ａ  スルーホール
９４  層間絶縁層
９４ａ  スルーホール
１１０  シリサイド層
Ｑ１  第１転送トランジスタ
Ｑ２  第２転送トランジスタ
Ｑ３  第１駆動トランジスタ
Ｑ４  第２駆動トランジスタ
Ｑ５  第１負荷トランジスタ
Ｑ６  第２負荷トランジスタ
【図１】
0003656592.tif 000002
【図２】
0003656592.tif 000003
【図３】
0003656592.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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