(57)【特許請求の範囲】
【請求項１】
ＬＳＩ回路を構成する全回路モデルの中で検証対象となる回路モデルのモデル名、並びに、検証対象となる回路モデルを検証するためのテストベクトルが入力されるデータ入力手段と、
前記ＬＳＩ回路を構成する全回路モデルの、入出力ポート属性と回路機能とを記述した回路記述を記憶する回路記述記憶手段と、
前記ＬＳＩ回路を構成する全回路モデルの入出力ポート属性の記述を記憶するポート属性記述記憶手段と、
前記回路記述記憶手段に記憶されているＬＳＩ回路を構成する全回路モデルの回路記述から、前記データ入力手段に入力されるモデル名に対応する回路記述を選択する回路記述選択手段と、
前記ポート属性記憶手段に記憶されているＬＳＩ回路を構成する全回路モデルの入出力ポート属性の記述から、前記データ入力手段に入力されなかったモデル名に対応する入出力ポート属性の記述を選択するポート属性記述選択手段と、
前記回路記述選択手段に選択された回路記述及び前記ポート属性記述選択手段に選択された入出力ポート属性の記述、並びに、前記データ入力手段に入力されるテストベクトルを用いて、ＬＳＩ回路を構成する複数の回路モデルの中で検証対象となる回路モデルを検証する検証手段と、
前記検証手段の検証結果を出力する出力手段と
を備える回路検証装置。
【請求項２】
ＬＳＩ回路を構成する全回路モデルの中で検証対象となる回路モデルのモデル名、並びに、検証対象となる回路モデルを検証するためのテストベクトルが入力されるデータ入力手段と、
前記ＬＳＩ回路を構成する全回路モデルの、入出力ポート属性と回路機能とを記述した回路記述を記憶する回路記述記憶手段と、
前記回路記述記憶手段に記憶されているＬＳＩ回路を構成する全回路モデルの回路記述から、前記データ入力手段に入力されるモデル名に対応する回路記述を選択する回路記述選択手段と、
前記回路記述選択手段で選択された回路記述に基づき、前記データ入力手段に入力されなかったモデル名に対応する回路モデルの入出力ポート属性の記述を生成するポート属性記述生成手段と、
前記回路記述選択手段に選択された回路記述及び前記ポート属性記述生成手段に生成された入出力ポート属性の記述、並びに、前記データ入力手段に入力されるテストベクトルを用いて、ＬＳＩ回路を構成する複数の回路モデルの中で検証対象となる回路モデルを検証する検証手段と、
前記検証手段の検証結果を出力する出力手段と
を備える回路検証装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＡＳＩＣ（Application Specific Integrated Circuit）などのＬＳＩ（Large Scale Integrated Circuit）の回路設計で用いられる回路検証装置に関するものである。
【０００２】
【従来の技術】
近年、ＡＳＩＣなどのＬＳＩ回路の設計は、いわゆる上流設計手法と呼ばれる設計手法が一般的になっている。この上流設計手法は、まず、ハードウェア記述言語（Hardware Description Language、以下ＨＤＬと記す）と呼ばれるプログラミング言語を用いて、回路を機能的な動作で表現する動作レベル、または、動作表現に時間的概念を取り入れて表現するＲＴＬ（Register Transfer Level）でＬＳＩ回路を論理設計する。つぎに、ＨＤＬの動作レベルやＲＴＬで論理設計した回路記述をロジックシミュレータなどのような回路検証装置で、ＬＳＩを構成する個々のモデルの機能検証やＬＳＩ全体の回路構成などのアルゴリズム検証を行なう。その後、検証を終えたＬＳＩ回路の回路記述を、論理合成ツールを用いて実際のハードウェアのゲートで表現するゲートレベルの回路記述に変換してハードウェア化する。
【０００３】
このような上流設計手法では、ＡＳＩＣなどのＬＳＩ回路の論理設計を動作レベルやＲＴＬといったいわゆる上流レベルで検証できるため、高速、且つ、大規模のＬＳＩを短期間で開発することが可能である。
【０００４】
ここで、上述したＬＳＩ回路の上流設計手法で用いられる従来の回路検証装置について説明する。図１６は、従来の回路検証装置の機能ブロック構成図である。従来の回路検証装置１０１は、データ入力部１０２と、テストベクトル記憶部１０３と、回路記述記憶部１０４と、検証部１０５と、出力部１０６とから構成されている。
【０００５】
データ入力部１０２は、ＨＤＬの動作レベルやＲＴＬで論理設計したＬＳＩ回路を構成する全回路モデルの回路記述並びにＬＳＩ回路を検証するためのテストベクトルが入力される。具体的には、論理設計した回路記述ならびにテストベクトルが格納されたファイルからデータを読み出すこととなる。データ入力部１０２に入力された、つまり、ファイルから読み出された回路記述は、回路記述記憶部１０４に記憶され、また、テストベクトルは、テストベクトル記憶部１０３に記憶される。
【０００６】
検証部１０５は、回路記述記憶部１０４に記憶されているＬＳＩ回路を構成する全回路モデルの回路記述と、テストベクトル記憶部１０３に記憶されているテストベクトルとに基づいて、ＬＳＩ回路の各々のモデルの検証を行なう。検証結果は出力部１０６内の画像表示装置に表示されるとともに、出力部１０６からファイルとして出力することができる。
【０００７】
このように従来の回路検証装置１０１は、検証対象となるＬＳＩ回路を構成するモデルの数に関係なく、全回路モデルの回路記述をすべて読み込み、個々のモデルの検証を行なう構成となっている。
【０００８】
【発明が解決しようとする課題】
ところが、上流設計手法を用いてＡＳＩＣを設計する場合の回路設計期間は、ロジックシミュレータなどの検証装置での検証時間に大きく左右されることになる。特に、最近急激にＡＳＩＣのシステム・オン・チップ化が進んでおり、個々のモデルは大規模化し、かつ、ＬＳＩを構成するモデル数も増加する傾向にある。従来の回路検証装置で示した方法では、検証に要する時間が検証する回路規模に比例する構成となっている。そのため、検証に非常に多くの時間を要することになってしまい、ＬＳＩ回路の設計者には大きな負担となってしまう。
【０００９】
本発明はこのような課題を解決するためなされたもので、検証に要する時間を必要最小限にすることのできる回路検証装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記問題を解決するために本発明に係る回路検証装置は、ＬＳＩ回路を構成する全回路モデルの中で検証対象となる回路モデルのモデル名、並びに、検証対象となる回路モデルを検証するためのテストベクトルが入力されるデータ入力手段と、前記ＬＳＩ回路を構成する全回路モデルの、入出力ポート属性と回路機能とを記述した回路記述を記憶する回路記述記憶手段と、前記ＬＳＩ回路を構成する全回路モデルの入出力ポート属性の記述を記憶するポート属性記述記憶手段と、前記回路記述記憶手段に記憶されているＬＳＩ回路を構成する全回路モデルの回路記述から、前記データ入力手段に入力されるモデル名に対応する回路記述を選択する回路記述選択手段と、前記ポート属性記憶手段に記憶されているＬＳＩ回路を構成する全回路モデルの入出力ポート属性の記述から、前記データ入力手段に入力されなかったモデル名に対応する入出力ポート属性の記述を選択するポート属性記述選択手段と、前記回路記述選択手段に選択された回路記述及び前記ポート属性記述選択手段に選択された入出力ポート属性の記述、並びに、前記データ入力手段に入力されるテストベクトルを用いて、ＬＳＩ回路を構成する複数の回路モデルの中で検証対象となる回路モデルを検証する検証手段と、前記検証手段の検証結果を出力する出力手段とを備えることを特徴とする。
【００１１】
データ入力手段には、論理設計したＬＳＩ回路の回路記述の中で検証対象となる回路モデルのモデル名と、このモデル名の回路モデルを検証するための入力数値であるテストベクトルとが入力される。このデータ入力手段に入力されたモデル名は回路記述選択手段及びポート属性記述選択手段に供給され、テストベクトルは検証手段に供給される。回路記述記憶手段は、前記ＬＳＩ回路を構成する全回路モデルの回路記述である入出力ポート属性と回路機能とが予め記憶されており、回路記述選択手段により選択されたモデル名の回路記述を検証手段に供給する。ポート属性記述記憶手段は、前記ＬＳＩ回路を構成する全回路モデルの回路記述の中の入出力ポート属性の記述が予め記憶されており、ポート属性記述選択手段により選択される検証対象として入力されなかった回路モデルの、入出力ポート属性の記述を検証手段に供給する。検証手段は、論理設計したＬＳＩ回路の動作内容を確認する手段である。この検証手段は、回路機能を含む検証対象となる回路モデルと、回路機能を含まない入出力ポート属性の記述のみの検証対象でない回路モデルとを検証用ＬＳＩ回路として論理構成し、供給されたテストベクトルをこの論理構成をした検証用ＬＳＩ回路に入力し、この検証用ＬＳＩ回路の出力ポートに出力される検証結果を出力手段を介して出力する。本発明に係る回路検証装置は、検証の対象となる回路モデルを細分化して、検証に最低限必要となるモデルだけを選択して回路検証を行い、検証にかかる時間を必要最小限にする。
【００１２】
また、本発明に係る回路検証装置は、ＬＳＩ回路を構成する全回路モデルの中で検証対象となる回路モデルのモデル名、並びに、検証対象となる回路モデルを検証するためのテストベクトルが入力されるデータ入力手段と、前記ＬＳＩ回路を構成する全回路モデルの、入出力ポート属性と回路機能とを記述した回路記述を記憶する回路記述記憶手段と、前記回路記述記憶手段に記憶されているＬＳＩ回路を構成する全回路モデルの回路記述から、前記データ入力手段に入力されるモデル名に対応する回路記述を選択する回路記述選択手段と、前記回路記述選択手段で選択された回路記述に基づき、前記データ入力手段に入力されなかったモデル名に対応する回路モデルの入出力ポート属性の記述を生成するポート属性記述生成手段と、前記回路記述選択手段に選択された回路記述及び前記ポート属性記述生成手段に生成された入出力ポート属性の記述、並びに、前記データ入力手段に入力されるテストベクトルを用いて、ＬＳＩ回路を構成する複数の回路モデルの中で検証対象となる回路モデルを検証する検証手段と、前記検証手段の検証結果を出力する出力手段とを備えることを特徴とする。
【００１３】
データ入力手段には、論理設計したＬＳＩ回路の回路記述の中で検証対象となる回路モデルのモデル名と、このモデル名の回路モデルを検証するための入力数値であるテストベクトルとが入力される。このデータ入力手段に入力されたモデル名は回路記述選択手段に供給され、テストベクトルは検証手段に供給される。回路記述記憶手段は、前記ＬＳＩ回路を構成する全回路モデルの回路記述である入出力ポート属性と回路機能とが予め記憶されており、回路記述選択手段により選択されたモデル名の回路記述を検証手段及びポート属性記述生成手段に供給する。ポート属性記述生成手段は、上記選択されたモデル名の回路記述のそれぞれの入出力ポートの関係から、前記データ入力手段に入力されなかったモデル名に対応する回路モデルの入出力ポート属性の記述を生成し、この入出力ポート属性の記述を検証手段に供給する。検証手段は、論理設計したＬＳＩ回路の動作内容を確認する手段である。この検証手段は、回路機能を含む検証対象となる回路モデルと、回路機能を含まない入出力ポート属性の記述のみの検証対象でない回路モデルとを検証用ＬＳＩ回路として論理構成し、供給されたテストベクトルをこの論理構成をした検証用ＬＳＩ回路に入力し、この検証用ＬＳＩ回路の出力ポートに出力される検証結果を出力手段を介して出力する。本発明に係る回路検証装置は、検証の対象となる回路モデルを細分化して、検証に最低限必要となるモデルだけを選択して回路検証を行い、検証にかかる時間を必要最小限にする。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面に基づいて説明する。
【００１７】
本発明に係る回路検証装置は、図１に示す機能ブロック構成図により実現される。本発明に係る回路検証装置１は、いわゆる上流設計手法と呼ばれる設計手法により論理設計したＬＳＩ回路の回路記述を検証するための装置である。回路検証装置１が検証するＬＳＩ回路は、ＨＤＬと呼ばれるプログラミング言語を用いて回路をおもに機能的な動作で表現する動作レベル、または、動作表現に時間的概念を取り入れて表現するＲＴＬで論理設計したものである。ただし、このＬＳＩ回路は、ゲートレベルで設計されていても構わない。また、このＬＳＩ回路は複数の回路モデルから構成されており、これらの回路モデルもおもに上述したＨＤＬによる動作レベルまたはＲＴＬで記述されている。ただし、これらもゲートレベルで設計されていても構わない。本発明に係る回路検証装置１が行う検証は、ＬＳＩ回路を構成する所定の回路モデルを特定して検証することができるものである。
【００１８】
本発明に係る回路検証装置１は、データ入力部２と、モデル名記憶部３と、テストベクトル記憶部４と、回路記述選択部５及びポート属性記述選択部６を備えたモデル選択部７と、回路記述記憶部８と、ポート属性記述記憶部９と、検証用回路記述記憶部１０と、検証部１１と、出力部１２とを備える。
【００１９】
データ入力部２は、ＬＳＩ回路を構成する回路モデルのうち検証の対象となる回路モデルのモデル名、ならびに、この検証対象となる回路モデルを検証するためのテストベクトルが入力される。具体的には、データ入力部２は、モデル名並びにテストベクトルが格納されたファイルから、ファイルデータを読み込んで入力することから、ファイル読み込み装置を用いた手段となる。ここで、テストベクトルは、ＬＳＩ回路を検証するための具体的な入力数値であり、このテストベクトルにより、ＬＳＩ回路に入力したときに出力値が予想される値であるか否かを確認することにより検証を行う。なお、データ入力部２は、キーボード等の文字入力手段からモデル名並びにテストベクトルを入力するようにしてもよく、この場合は、キーボード等の文字入力手段と入力された回路モデル名、ならびに、テストベクトルを表示するための表示装置とを備えた手段となる。
【００２０】
データ入力部２は、入力されたモデル名をモデル名記憶部３へ供給する。また、データ入力部２は、入力されたテストベクトルをテストベクトル記憶部４へ供給する。
【００２１】
モデル名記憶部３は、データ入力部２から供給されたモデル名を記憶するとともに、記憶したモデル名をモデル選択部７の回路記述選択部５ならびにポート属性記述選択部６へ供給する。
【００２２】
テストベクトル記憶部４は、データ入力部２から供給されたテストベクトルを記憶するとともに、記憶したテストベクトルを検証部１１へ供給する。
【００２３】
回路記述記憶部８には、ＬＳＩ回路の検証に先立ち論理設計したＬＳＩ回路の回路記述を、予め記憶させてある。各回路モデルの回路記述は、ＨＤＬによるおもに動作レベル、または、ＲＴＬで記述されたものである。ただし、このＬＳＩ回路は、ゲートレベルで設計されていても構わない。例えば、ＬＳＩ回路がＡモデルとＢモデルとＣモデルとＤモデルの４つのモデルで構成される場合、ＡモデルとＢモデルとＣモデルとＤモデルが全てＨＤＬの動作レベルで記述されていてもよいし、ＡモデルとＢモデルとＣモデルとＤモデルが全てＨＤＬのＲＴＬで記述されていても良い。さらに、ＡモデルとＢモデルはＨＤＬの動作レベルで記述されており、ＣモデルとＤモデルはＨＤＬのＲＴＬで記述されているというようにモデルごとに記述レベルが異なっていてもかまわない。また、Ａモデル，Ｂモデル，Ｃモデル，Ｄモデルのうちいくつががゲートレベルで記述されていても構わない。
【００２４】
回路モデルの回路記述の一例として、８ビット幅の２入力乗算器というモデルをＶｅｒｉｌｏｇ−ＨＤＬの動作レベルで記述すると、図２（ａ）に示す記述の内容となる。
【００２５】
この８ビット幅の２入力乗算器のモデル（ＭＰＹ）は、図２（ｂ）に示すモデルの宣言を示す記述部分と、図２（ｃ）に示す入出力ポート属性を示す記述部分と、図２（ｄ）に示すモデルの回路機能を動作レベルで記述した記述部分とからなる。図２（ｂ）に示すモデルの宣言は、“ＭＰＹ”がモデル名を示し、“ＯＵＴ”，“Ａ”，“Ｂ”がこのモデル（ＭＰＹ）に信号が入出力されるポートを示す。図２（ｃ）に示す入出力ポート属性は、ポート“ＯＵＴ”から１６ビット幅の信号が出力され、ポート“Ａ”及び“Ｂ”に８ビット幅の信号が入力されることを示している。図２（ｄ）に示すモデルの回路機能は、ポート“Ａ”と“Ｂ”とに入力される信号を乗算した結果がポート“ＯＵＴ”から出力されることを示している。
【００２６】
回路記述記憶部８は、上述した例に挙げるような回路記述であるＬＳＩ回路を構成する全回路モデルの回路記述が記憶されている。
【００２７】
回路記述選択部５は、回路記述記憶部８に記憶されている全回路モデルの回路記述の中から、モデル名記憶部３に供給されるモデル名の回路記述を取り出して、これら取り出した回路記述を検証用回路記述記憶部１０に記憶させる。
【００２８】
ポート属性記述記憶部９には、ＬＳＩ回路を構成する全回路モデルの回路記述のうち回路機能を示す記述を除いた入出力ポート属性の記述のみが記憶されている。このポート属性記述記憶部９に記憶されている回路記述も、上述した回路記述記憶部８に記憶されている回路記述と同様に、ＨＤＬで記述された回路記述である。例えば、上述した例の８ビット幅の２入力乗算器というモデルであれば、図３に示すように動作レベルの記述からモデルの回路機能である“ＯＵＴ＝Ａ＊Ｂ”を除く記述の内容となる。
【００２９】
ポート属性記述選択部６は、ポート属性記述記憶部９に記憶されている全回路モデルの入出力ポート属性の記述の中から、モデル名記憶部３から供給されるモデル名の回路モデルを除いたそれ以外の全てのモデルの入出力ポート属性の記述を取り出して、この取り出したモデルの記述を検証用回路記述記憶部１０に記憶させる。
【００３０】
これにより、検証用回路記述記憶部１０には、モデル名記憶部３に記憶されたモデル名（検証対象となる回路モデル名）のすべての回路記述、および、モデル名記憶部３に記憶されたモデル名を除いたそれ以外の全てのモデルの入出力ポート属性の記述が、それぞれ記憶されることになる。検証用回路記述記憶部１０は、記憶した各記述を検証部１１へ供給する。
【００３１】
検証部１１は、テストベクトル記憶部４から供給されたテストベクトル、および、検証用回路記述記憶部１０から供給された各記述に基づいて回路の検証を行なう。この検証部１１による回路の検証には、例えば市販のロジックシミュレータなどを用いる。この検証手段は、回路機能を含む検証対象となる回路モデルと、回路機能を含まない入出力ポート属性の記述のみの検証対象でない回路モデルとを検証用ＬＳＩ回路として論理構成し、供給されたテストベクトルである数値データをこの論理構成をした検証用ＬＳＩ回路に入力する。そして、この入力されたテストベクトルがどのように演算されるかを、シュミレートし、この検証用ＬＳＩ回路の出力ポートに出力されるシュミレートの結果を検証結果として出力する。従って、通常、この検証部１１で用いられる例えば市販のロジックシミュレータなどは、検証するモデルの回路機能の記述量が多ければ多いほど、検証に多くの時間を要することになる。本発明の検証部１１では、検証に必要なモデルの回路機能の記述が検証用回路記述記憶部１０から供給され、検証に必要でないモデルの回路について入出力ポートの属性のみの記述が検証用回路記述記憶部１０から供給されるので、検証に要する時間を必要最小限にとどめることが可能になる。
【００３２】
検証部１１で検証された検証結果は、出力部１２へ供給される。検証結果をファイルとして出力する場合は、出力部１２はファイル出力装置を備える。また、検証結果をＣＲＴ等の画像表示装置の画面上に表示する場合は、出力部１２はＣＲＴ等の画像表示装置と表示制御装置とを備える。
【００３３】
ここで、回路検証装置１の検証対象として具体的な回路を例にとって、実際のデータに基づいた検証の流れを説明する。
【００３４】
検証の対象となる回路モデルＬＳＩは、図４に示すように、乗算器モデルＭＵＬと、除算器モデルＤＩＶと、加算器モデルＡＤＤと、減算器モデルＳＵＢとの４つのモデルで構成されている。それぞれのモデルは、図５に示すように、Ｖｅｒｉｌｏｇ−ＨＤＬというＨＤＬの動作レベルで記述されている。
【００３５】
乗算器モデルＭＵＬは、図５（ａ）に示すように、モデルの宣言部分でモデル名が“ＭＵＬ”であることを示し、このモデルのポートが“ＯＵＴ”，“Ａ”，“Ｂ”であることを示している。入出力ポート属性でポート“ＯＵＴ”は１６ビット幅の信号が出力されることを示しており、ポート“Ａ”及び“Ｂ”は８ビット幅の信号が入力されることを示している。また、モデルの回路機能でポート“Ａ”とポート“Ｂ”とに入力される信号を乗算した結果が、ポート“ＯＵＴ”から出力される信号であることを示している。
【００３６】
加算器モデルＡＤＤは、図５（ｂ）に示すように、モデルの宣言部分でモデル名が“ＡＤＤ”であることを示し、このモデルのポートが“ＯＵＴ”，“Ａ”，“Ｂ”であることを示している。入出力ポート属性でポート“ＯＵＴ”は１６ビット幅の信号が出力されることを示しており、ポート“Ａ”及び“Ｂ”は１６ビット幅の信号が入力されることを示している。また、モデルの回路機能でポート“Ａ”とポート“Ｂ”とに入力される信号を加算した結果が、ポート“ＯＵＴ”から出力される信号であることを示している。
【００３７】
除算器モデルＤＩＶは、図５（ｃ）に示すように、モデルの宣言部分でモデル名が“ＤＩＶ”であることを示し、このモデルのポートが“ＯＵＴ”，“Ａ”，“Ｂ”であることを示している。入出力ポート属性でポート“ＯＵＴ”は１６ビット幅の信号が出力されることを示しており、ポート“Ａ”及び“Ｂ”は８ビット幅の信号が入力されることを示している。また、モデルの回路機能でポート“Ａ”とポート“Ｂ”とに入力される信号を除算した結果が、ポート“ＯＵＴ”から出力される信号であることを示している。
【００３８】
また、減算器モデルＳＵＢは、図５（ｄ）に示すように、モデルの宣言部分でモデル名が“ＳＵＢ”であることを示し、このモデルのポートが“ＯＵＴ”，“Ａ”，“Ｂ”であることを示している。入出力ポート属性でポート“ＯＵＴ”は１６ビット幅の信号が出力されることを示しており、ポート“Ａ”及び“Ｂ”は１６ビット幅の信号が入力されることを示している。また、モデルの回路機能でポート“Ａ”とポート“Ｂ”とに入力される信号を減算した結果が、ポート“ＯＵＴ”から出力される信号であることを示している。
【００３９】
回路検証装置１の検証対象となる回路モデルＬＳＩは、図５（ｅ）に示すように、モデルの宣言部分でモデル名が“ＬＳＩ”であることを示し、このモデルのポートが“ＯＵＴ”，“Ａ”，“Ｂ”，“Ｃ”，“Ｄ”，“Ｅ”であることを示している。入出力ポート属性でポート“ＯＵＴ”が１６ビット幅の出力信号であることをしめしており、ポート“Ａ”，“Ｂ”，“Ｃ”，“Ｄ”及び“Ｅ”が８ビット幅の信号が入力されることを示している。また、回路モデルＬＳＩの回路機能は、ポート“Ａ”及び“Ｂ”に入力される信号が乗算器モデルＭＵＬの“Ａ”及び“Ｂ”にそれぞれ入力され、ポート“Ｃ”及び“Ｄ”に入力される信号が除算器モデルＤＩＶの“Ａ”及び“Ｂ”にそれぞれ入力される。乗算器モデルＭＵＬと除算器モデルＤＩＶの信号が出力されるそれぞれのポート“ＯＵＴ”は、接続ワイヤ“mul＿out”及び“div＿out”を介して、加算器モデルＡＤＤの入力ポート“Ａ”及び“Ｂ”に入力される。加算器モデルＡＤＤの出力ポート“ＯＵＴ”は、接続ワイヤ“add＿out”を介して、減算器モデルＳＵＢの入力ポート“Ａ”に入力される。また、回路モデルＬＳＩの入力ポート“Ｅ”が減算器モデルＳＵＢの“Ｂ”入力さる。減算器モデルＳＵＢの出力ポート“ＯＵＴ”が回路モデルＬＳＩの出力ポート“ＯＵＴ”となる。
【００４０】
回路検証装置１のデータ入力部２は、図６に示すように、“ＬＳＩ”と、“ＭＵＬ”と、“ＡＤＤ”とがモデル名として入力され、また、A=10;B=20;div＿out=30;と、A=15;B=17;div＿out=0;と、A=1;B=5;div＿out=30;というテストベクトルが入力される。従って、この回路検証装置１により、回路モデルＬＳＩの乗算器モデルＭＵＬと加算器モデルＡＤＤの検証が行われる。
【００４１】
モデル名記憶部３は、データ入力部２から供給された回路モデル名である“ＬＳＩ”と“ＭＵＬ”と“ＡＤＤ”とを記憶する。モデル名記憶部３に記憶された各モデル名はモデル選択部７の回路記述選択部５及びポート属性記述選択部６へ供給される。
【００４２】
テストベクトル記憶部４は、データ入力部２から供給されたテストベクトル、ここでは、図７に示すような、ＬＳＩとＭＵＬとＡＤＤを検証するために充分なテストベクトルであるA=10;B=20;div＿out=30;と、A=15;B=17;div＿out=0;と、A=1;B=5;div＿out=30;とを記憶する。テストベクトル記憶部４に記憶されたこのテストベクトルは検証部１１へ供給される。
【００４３】
回路記述記憶部８には、上述した検証対象である回路モデルＬＳＩの回路記述と、乗算器モデルＭＵＬの回路記述と、除算器モデルＤＩＶの回路記述と、加算器モデルＡＤＤの回路記述と、減算器モデルＳＵＢの回路記述の５つの記述を予め記憶させておく。
【００４４】
ポート属性記述記憶部９には、図８に示すように、上述した検証対象となる回路モデルＬＳＩの回路記述のうち回路機能を示す記述を除いた入出力ポート属性の記述のみが予め記憶されている。
【００４５】
回路記述選択部５は、モデル名記憶部３から供給されたモデル名である“ＬＳＩ”，“ＭＵＬ”，“ＡＤＤ”を回路記述記憶部８へ供給して、図９に示すように、これらのモデル名の回路記述を回路記述記憶部８から受け取る。
【００４６】
ポート属性記述選択部６は、モデル名記憶部３から供給されたモデル名である“ＬＳＩ”，“ＭＵＬ”，“ＡＤＤ”以外のモデル名“ＤＩＶ”，“ＳＵＢ”をポート属性記述記憶部９へ供給して、図１０に示すように、これらの入出力ポート属性の記述をポート属性記述記憶部９から受け取る。
【００４７】
モデル選択部７の回路記述選択部５及びポート属性記述選択部６は、回路記述記憶部８から受け取った回路記述、および、ポート属性記述記憶部９から受け取った入出力ポート属性の記述を検証用回路記述記憶部１０に記憶させる。
【００４８】
検証用回路記述記憶部１０には、ＬＳＩ回路の全回路モデルのうちモデル名記憶部３に記憶されたモデル名である“ＬＳＩ”，“ＭＵＬ”，“ＡＤＤ”のすべての回路記述、および、ＬＳＩ回路の全回路モデルのうちモデル名記憶部３に記憶されたモデル名以外のモデル名である“ＤＩＶ”，“ＳＵＢ”の入出力ポート属性の記述がそれぞれ記憶される。すなわち、ここでは図１１に示す記述がモデル選択部２１の回路記述選択部５及びポート属性記述選択部６から供給されて、検証用回路生成記憶部２２に記憶されることになる。
【００４９】
検証用回路記述記憶部１０に記憶された各回路記述は検証部１１へ供給される。検証部１１は、テストベクトル記憶部４から供給されたテストベクトル、ならびに、検証用回路記述記憶部１０から供給された各回路記述に基づいて回路の検証を行なう。回路の検証には、市販のロジックシミュレータなどを用いることができる。検証した結果は、例えば図１２に示す、add＿out=230,add＿out=255,add＿out=35といったような内容になる。
【００５０】
検証部１１で検証された検証結果は、出力部１２へ供給される。出力部１２は、検証部１１から供給された検証結果を受け取り、検証結果をファイルまたはＣＲＴなどに出力する。ここでは、図１２に示した検証結果が、ファイルまたはＣＲＴなどに出力される。
【００５１】
したがって、本発明に係る回路検証装置１は、検証に必要最小限となるモデルの機能モデルのみを検証モデルとして取り込んで検証を行なう構成としたので、検証に要する時間が検証対象となる回路の規模に比例する検証部の負担を軽減することができ、そのため回路設計に伴う検証に要する時間を必要最小限にとどめることができる。よって、より高性能な回路の設計に要する期間を短縮することができる。
【００５２】
つぎに、上述した回路検証装置１の構成を変形した第２の実施の形態である回路検証装置について添付図面に基づいて説明する。なお、上述した回路検証装置１と同一の構成については、詳細な説明を省略し図面中に同一符号を付ける。
【００５３】
本発明に係る第２の実施の形態である回路検証装置２０は、図１３に示すようにデータ入力部２と、モデル名記憶部３と、テストベクトル記憶部４と、回路記述選択部５及びポート属性記述生成部２２を備えたモデル選択部２１と、回路記述記憶部８と、検証用回路記述記憶部１０と、検証部１１と、出力部１２とを備える。この第２の実施の形態である回路検証装置２０は、ポート属性記述生成部２２を備えたことにより、回路検証装置１において備えていたポート属性記述記憶部９を備えずに構成することができ、構成が少なくて済むものである。
【００５４】
回路記述記憶部８には、論理設計したＬＳＩ回路を構成する全回路モデルの回路記述が予め記憶されている。
【００５５】
回路記述選択部５は、回路記述記憶部８に記憶されている全回路モデルの回路記述の中から、モデル名記憶部３に供給されるモデル名の回路記述を取り出して、これら取り出した回路記述を検証用回路記述記憶部１０へ記憶させ、また、ポート属性記述生成部２２に供給する。
【００５６】
ポート属性記述生成部２２は、回路記述選択部５から供給された回路記述に基づきこれら回路モデルの各ポートの接続状態を調べることにより、回路選択部５により選択されなかった回路モデル、つまり、検証対象でない回路モデルの入出力ポート属性を生成する。
【００５７】
ここで、例えばＬＳＩ回路が、図１４に示すような“ＭＯＤＥＬ−Ａ”，“ＭＯＤＥＬ−Ｂ”，“ＭＯＤＥＬ−Ｃ”，“ＭＯＤＥＬ−Ｄ”の４つの回路モデルからなる場合において、“ＭＯＤＥＬ−Ｂ”の入出力ポート属性について調べる。
【００５８】
このＬＳＩ回路のモデル名は、“ＬＳＩ”であり、ポート“ＩＮ”に入力信号が入力され、ポート“ＯＵＴ”から出力信号が出力される。また、“ｏｕｔ１”，“ｏｕｔ２”，“ｏｕｔ３”は、それぞれ各回路モデルを接続するための接続ワイヤの名称である。本例のＬＳＩ回路を、入力信号ポート“ＩＮ”から出力信号ポート“ＯＵＴ”に辿り“ＭＯＤＥＬ−Ｂ”の入出力ポート属性を調べる。
【００５９】
まず、ＬＳＩ回路の入力信号ポート“ＩＮ”は、“ＭＯＤＥＬ−Ａ”のポート“Ａ”に接続されている。この回路モデル“ＭＯＤＥＬ−Ａ”のポート“Ｂ”は、接続ワイヤ“ｏｕｔ１”に接続されている。接続ワイヤ“ｏｕｔ１”は、回路モデル“ＭＯＤＥＬ−Ｂ”のポート“Ａ”に接続されている。この回路モデル“ＭＯＤＥＬ−Ｂ”のポート“Ｂ”が接続ワイヤ“ｏｕｔ２”に接続されている。接続ワイヤ“ｏｕｔ２”は、回路モデル“ＭＯＤＥＬ−Ｃ”のポート“Ａ”に接続されている。この回路モデル“ＭＯＤＥＬ−Ｃ”のポート“Ｂ”が接続ワイヤ“ｏｕｔ３”に接続されている。この接続ワイヤ“ｏｕｔ３”は、回路モデル“ＭＯＤＥＬ−Ｄ”のポート“Ａ”に接続されている。最後に、この回路モデル“ＭＯＤＥＬ−Ｄ”のポート“Ｂ”がこのＬＳＩ回路の出力信号ポート“ＯＵＴ”に接続されている。
【００６０】
このことから、各モデルのポート“Ａ”がすべて入力属性をもったものであり、“各モデルのポート“Ｂ”が出力属性をもったものであることが分かる。従って、ポート属性記述生成部２２は、回路モデル“ＭＯＤＥＬ−Ｂ”の入出力ポート属性として、図１５に示すような、ポート“Ｂ”から信号が出力され、ポート“Ａ”に信号が入力されるという記述を生成することとなる。
【００６１】
ポート属性記述生成部２２は、この入出力ポート属性を検証用回路記述記憶部１０へ記憶させる。これにより、検証用回路記述記憶部１０には、モデル名記憶部３に記憶されたモデル名（検証対象となる回路モデル名）のすべての回路記述、および、モデル名記憶部３に記憶されたモデル名を除いたそれ以外の全てのモデルの入出力ポート属性の記述が、それぞれ記憶されることになる。検証用回路記述記憶部１０は、記憶した各記述を検証部１１へ供給する。
【００６２】
そして、検証部１１で、ＬＳＩ回路の検証が行われ、この検証結果が出力部１２から出力される。
【００６３】
ここで、回路検証装置２０の検証対象として具体的な回路を例にとって、実際のデータに基づいた検証の流れを説明する。検証の対象となる回路モデルは、図４に示す回路モデルであり、上述した回路検証装置１の検証対象として示した例と同一の回路モデルである。従って、これまでに説明した部分と重複する部分に付いては詳細な説明を省略する。
【００６４】
回路検証装置２０の検証対象となる回路モデルＬＳＩは、乗算器モデルＭＵＬと、除算器モデルＤＩＶと、加算器モデルＡＤＤと、減算器モデルＳＵＢとの４つのモデルで構成されている。それぞれのモデルは、図５に示すように、Ｖｅｒｉｌｏｇ−ＨＤＬというＨＤＬの動作レベルで記述されている。
【００６５】
回路検証装置２０のデータ入力部２は、図６に示すように、“ＬＳＩ”と、“ＭＵＬ”と、“ＡＤＤ”とがモデル名として入力され、また、A=10;B=20;div＿out=30;と、A=15;B=17;div＿out=0;と、A=1;B=5;div＿out=30;というテストベクトルが入力される。従って、この回路検証装置２０により、回路モデルＬＳＩの乗算器モデルＭＵＬと加算器モデルＡＤＤの検証が行われる。
【００６６】
回路記述記憶部８には、上述した検証対象である回路モデルＬＳＩの回路記述と、乗算器モデルＭＵＬの回路記述と、除算器モデルＤＩＶの回路記述と、加算器モデルＡＤＤの回路記述と、減算器モデルＳＵＢとの回路記述の５つの記述が予め記憶されてる。
【００６７】
回路記述選択部５は、モデル名記憶部３から供給されたモデル名である“ＬＳＩ”，“ＭＵＬ”，“ＡＤＤ”を回路記述記憶部８へ供給して、図９に示すように、これらのモデル名の回路記述を回路記述記憶部８から受け取る。回路記述選択部５は、この回路記述をポート属性記述生成部２２と、検証用回路記述記憶部１０とに供給する。
【００６８】
ポート属性記述生成部２２は、回路記述選択部５から供給された回路記述の各ポートの接続状態を調べて、除算器モデルＤＩＶと減算器モデルＳＵＢの入出力ポート属性の記述を以下のように生成する。
【００６９】
まず除算器モデルＤＩＶのポート接続状態は、回路モデルＬＳＩの記述より、ポート“Ａ”には回路モデルＬＳＩの入力ポート“Ｃ”が接続されており、ポート“Ｂ”には回路モデルＬＳＩの入力ポート“Ｄ”が接続されていることがわかる。また、除算器モデルＤＩＶのポート“ＯＵＴ”には、加算器モデルＡＤＤの入力ポート“Ｂ”が接続ワイヤ“div＿out”を介して接続していることがわかる。従って、これら信号の流れから、除算器モデルＤＩＶのポート“Ａ”とポート“Ｂ”には回路モデルＬＳＩの入力ポート“Ｃ”，“Ｄ”からの信号が入力され、ポート“ＯＵＴ”から加算器モデルＡＤＤに信号が出力されることがわかる。
また、減算器モデルＳＵＢのポート接続状態は、回路モデルＬＳＩの記述より、ポート“Ａ”には、加算器モデルＡＤＤの出力ポート“ＯＵＴ”が接続ワイヤ“add＿out”を介して接続されており、ポート“Ｂ”には回路モデルＬＳＩの入力ポート“Ｅ”が接続されていることがわかる。また、減算器モデルＳＵＢのポート“ＯＵＴ”には回路ＬＳＩモデルの出力ポート“ＯＵＴ”が接続していることがわかる。従って、これら信号の流れから、減算器モデルＳＵＢのポート“Ａ”とポート“Ｂ”には、回路モデルＬＳＩの入力ポート“Ｅ”及び加算器モデルＡＤＤからの出力信号が入力され、“ＯＵＴ”から回路モデルＬＳＩの出力ポートに信号が出力されることがわかる。
【００７０】
ポート属性記述生成部２２は、上述した入出力ポート属性の記述を検証用回路記述記憶部１０へ供給する。
【００７１】
検証用回路記述記憶部１０には、図１１に示す記述がモデル選択部７の回路記述選択部５及びポート属性記述選択部６から供給されて、検証用回路記述記憶部１０に記憶されることになる。
【００７２】
検証用回路記述記憶部１０に記憶された各回路記述は検証部１１へ供給される。検証部１１は、テストベクトル記憶部４から供給されたテストベクトル、ならびに、検証用回路記述記憶部１０から供給された各回路記述に基づいて回路の検証を行なう。検証した結果は、例えば図１２に示す、add＿out=230,add＿out=255,add＿out=35といったような内容になる。
【００７３】
検証部１１で検証された検証結果は、出力部１２へ供給される。出力部１２は、検証部１１から供給された検証結果を受け取り、検証結果をファイルまたはＣＲＴなどに出力する。ここでは、図１２に示した検証結果が、ファイルまたはＣＲＴなどに出力される。
【００７４】
したがって、本発明に係る回路検証装置１は、検証に必要最小限となるモデルの機能モデルのみを検証モデルとして取り込んで検証を行なう構成としたので、検証に要する時間が検証対象となる回路の規模に比例する検証部の負担を軽減することができ、そのため回路設計に伴う検証に要する時間を必要最小限にとどめることができる。よって、より高性能な回路の設計に要する期間を短縮することができる。また、入出力ポート属性を生成するポート属性記述生成部２２を設けたことにより、装置の構成を少なくすることができる。
【００７５】
【発明の効果】
以上説明したように本発明に係る回路検証装置は、検証に必要最小限となる回路モデルの機能のみを検証モデルとして取り込んで検証を行なう構成としたことにより、検証に要する時間を必要最小限にとどめることが可能になる。よって、より高性能な回路の設計に要する期間を短縮することが可能になる。
【００７６】
ロジックシミュレータを検証に使用する場合、検証するモデルの回路機能の記述量と検証に要する時間が比例する。本発明に係る回路検証装置は、検証に必要なモデルの回路機能の記述を検証部へ供給し、検証に必要でないモデルの回路については入出力ポートの属性のみの記述を検証部へ供給するようにしたので、検証に要する記述量が低減され、検証に要する時間を必要最小限にすることができる。
【図面の簡単な説明】
【図１】本発明に係る回路検証装置の機能ブロック構成図である。
【図２】ＨＤＬの動作レベルで記述された乗算器モデルの記述例を示す説明図である。
【図３】ＨＤＬの動作レベルで記述された入出力ポート属性の記述例を示す説明図である。
【図４】検証対象となるＬＳＩ回路の一例を示す回路図である。
【図５】検証対象となるＬＳＩ回路の回路記述例を示す説明図である。
【図６】回路モデル名およびテストベクトルの記述例を示す説明図である。
【図７】テストベクトル記憶部に記憶されるテストベクトルの記述例を示す説明図である。
【図８】ポート属性記述記憶部に記憶されているポート属性の記述例を示す説明図である。
【図９】回路記述記憶部から取り出され検証用回路記述記憶部へ供給される回路モデルの回路記述例を示す説明図である。
【図１０】ポート属性記述記憶部から取り出され検証用回路記述記憶部へ供給される入出力ポート属性の記述例を示す説明図である。
【図１１】検証用回路記述記憶部に格納される回路モデルの回路記述例ならびに入出力ポート属性の記述例を示す説明図である。
【図１２】検証結果の一例を示す説明図である。
【図１３】本発明に係る回路検証装置の機能ブロック構成図である。
【図１４】ポート属性記述生成部により入出力ポート属性を生成する記述例を示す説明図である。
【図１５】入出力ポート属性の記述の生成結果の一例を示す説明図である。
【図１６】従来の回路検証装置の機能ブロック構成図である。
【符号の説明】
１  回路検証装置、２  データ入力部、３  モデル名記憶部、４  テストベクトル記憶部、５  回路記述選択部、６  ポート属性記述選択部、７，２１  モデル選択部、８  回路記述記憶部、９  ポート属性記述記憶部、１０  検証用回路記述記憶部、１１  検証部、１２  出力部、２２  ポート属性記述生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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