(57)【特許請求の範囲】
【請求項１】
電気的書き換え可能なメモリセルがマトリクス配列されたメモリセルアレイと、
このメモリセルアレイの選択されたメモリセルに対して昇圧された書き込み電圧を印加してデータ書き込みを行う書き込み手段と、
前記メモリセルアレイのメモリセルに対して昇圧された消去電圧を印加してデータ消去を行う消去手段と、
前記データ書き込み手段又はデータ消去手段によりデータ書き込み又はデータ消去されたメモリセルについて書き込み状態又は消去状態を確認するためのデータ読み出しを行うベリファイ読み出し手段と、
前記昇圧された書き込み電圧又は消去電圧を発生するための昇圧手段とを備え、且つ
前記書き込み手段によるデータ書き込みとこれに引き続く前記ベリファイ読み出し手段によるデータ読み出し、又は前記消去手段によるデータ消去とこれに引き続く前記ベリファイ読み出し手段によるデータ読み出しの少なくとも一方を、メモリセルのしきい値が所定範囲に入るまで複数回繰り返すようにした不揮発性半導体記憶装置であって、
前記データ書き込み又はデータ消去の初回の動作が前記昇圧手段による昇圧出力が一定レベルに達した後に開始され、
前記データ書き込み又はデータ消去の二回目以降の動作が実行される場合は、前記ベリファイ読み出し後、直ちに、書き込み電圧又は消去電圧の昇圧が開始され、
前記データ書き込み又はデータ消去と、引き続く前記ベリファイ読み出し手段によるデータ読み出しと、を１サイクルとして、
前記昇圧手段の昇圧動作の開始から前記初回の動作の開始までの時間が前記１サイクルより短くされている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
複数回のデータ書き込み及びデータ消去において実質的にメモリセルに昇圧された電圧が印加される時間が等しく設定される
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記昇圧手段の出力は、複数回のデータ書き込みとベリファイ読み出しが行われる間、及び複数回のデータ消去とベリファイ読み出しが行われる間放電されずに保持される
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記昇圧された書き込み電圧又は消去電圧をメモリセルに転送するスイッチングトランジスタのゲート電圧は、書き込み時又は消去時とベリファイ読み出し時とで同電位に設定される
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
複数の前記メモリセルでＮＡＮＤセルが構成されている
ことを特徴とする請求項１〜４のいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭの一つとして、一括消去を可能としたフラッシュメモリがある。フラッシュメモリのメモリセルとして、半導体基板上に電荷蓄積層（浮遊ゲート）と制御ゲートとが積層形成されたＦＥＴＭＯＳ構造を有するものが知られている。このメモリセルは、浮遊ゲートに蓄積された電荷量によって、データ“０”，“１”を記憶する。またこのメモリセルを複数個直列接続してＮＡＮＤ型セルを構成するものが知られている。ＮＡＮＤ型セルは、一端が選択ゲートを介してビット線に接続され、他端が別の選択ゲートを介して共通ソース線に接続される。ＮＡＮＤ型セル内の各メモリセルの制御ゲートは別々のワード線につながる。通常、ビット線と交差する方向に並ぶ複数個のＮＡＮＤ型セルについて、同じ行の制御ゲートが共通に配設されて、これがワード線となる。
【０００３】
ＮＡＮＤ型セルでのデータ書き込みは、選択されたワード線に２０Ｖ程度の昇圧された書き込み電圧を印加し、非選択ワード線に中間電圧を印加し、データ“０”，“１”に応じて選択メモリセルのチャネル電圧をコントロールする。即ち、“１”データ書き込みのときは、ビット線を０Ｖとし、このビット線電圧を選択メモリセルのチャネルまで転送する。これにより選択メモリセルでは、トンネル電流により浮遊ゲートに電子が注入され、しきい値が正の状態となる。“０”データ書き込みのときは、ビット線を例えばＶＣＣとして、選択メモリセルのチャネル電圧がトンネル注入の生じない程度の中間電圧となるようにする。これにより、しきい値が負の状態に保たれる。
【０００４】
ＮＡＮＤ型セルでのデータ消去は、例えばメモリセルアレイ全体について、全てのワード線に０Ｖを印加し、基板或いはウェルに２０Ｖ程度の消去電圧を印加して、全メモリセルで浮遊ゲートの電荷を基板側に放出させる。これにより、全メモリセルはしきい値が負のデータ“０”状態に消去される。メモリセルアレイが複数ブロックある場合に、ブロック単位でデータ消去を行うこともある。この場合には、ブロック毎にウェルを形成して、選択ブロックについて上記条件を与え、非選択ブロックについてはワード線を全てフローティングにすればよい。
データ読み出しは、選択されたワード線に０Ｖ、残りのワード線にデータ“０”，“１”に拘わらずメモリセルがオンする中間電圧を与えて、ＮＡＮＤ型セルが導通するか否かをビット線で検出することにより行われる。
【０００５】
【発明が解決しようとする課題】
近年、携帯電話や携帯用パソコン等が普及するにつれ、これらに搭載されるフラッシュメモリ等の半導体装置について、電源電圧の低電圧化の要求が強い。しかし、フラッシュメモリでは、電源電圧を下げるに従い、電源電圧から昇圧される２０Ｖ程度の書き込み電圧等を得るのに時間が長くなるという問題がある。昇圧時間は単に昇圧回路の面積を増加させただけでは短縮できない。それは、次のように説明できる。
【０００６】
クロックで制御されるチャージポンプ形式の昇圧回路では、電源電圧ＶＣＣから昇圧電圧Ｖｐｐを発生するに必要な昇圧段数Ｎは、（Ｖｐｐ／ＶＣＣ＋１）以上とされている（ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，  ｐｐ．１２３１−１２４０，  ｖｏｌ．３２，  ｎｏ．８，  １９９７参照）。従って、電源電圧を低くするに従い、直列接続する昇圧回路の段数Ｎを増加させることが必要となる。昇圧回路の段数が増加すると、昇圧回路自体の等価的な抵抗Ｒｃａｐ、容量Ｃｃａｐも増加する。その結果、昇圧回路の出力の大きさに拘わらず、昇圧回路自体をＶｐｐに充電する時間Ｒｃａｐ・Ｃｃａｐが増加する。このように電源電圧の低電圧化に伴い、昇圧回路自体の容量を昇圧する時間が長くなる。その結果、書き込みパルスの立ち上がり時間が長くなるので、書き込み時間全体が長くなるという問題がある。
【０００７】
より具体的に説明すれば、通常のフラッシュメモリのデータ書き込みモードでは、パルス的な書き込み動作の後、書き込み状態を確認するベリファイ読み出し動作を行い、書き込み不十分と判定されたメモリセルについてのみ再度書き込み動作を行うという動作を繰り返す。従って、書き込みモードに入って起動される昇圧回路の出力の立ち上がりが遅いと、十分な昇圧電圧が得られていない段階で書き込み動作を行うことになる。これは、書き込みモードの初期の書き込みでは、選択されたメモリセルの殆どが書き込み不十分となる可能性が大きくなることを意味する。言い換えれば、書き込みモードの初期において、無用な書き込み動作とベリファイ読み出し動作を行っていることになり、結果として書き込み時間が長くなる。データ消去についても同様の問題がある。
【０００８】
この発明は、上記事情を考慮してなされたもので、効率的なデータ書き込み及びデータ消去を可能とした不揮発性半導体記憶装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】
この発明は、第１に、電気的書き換え可能なメモリセルがマトリクス配列されたメモリセルアレイと、このメモリセルアレイの選択されたメモリセルに対して昇圧された書き込み電圧を印加してデータ書き込みを行う書き込み手段と、前記メモリセルアレイのメモリセルに対して昇圧された消去電圧を印加してデータ消去を行う消去手段と、前記データ書き込み手段又はデータ消去手段によりデータ書き込み又はデータ消去されたメモリセルについて書き込み状態又は消去状態を確認するためのデータ読み出しを行うベリファイ読み出し手段とを備え、且つ前記書き込み手段によるデータ書き込みとこれに引き続く前記ベリファイ読み出し手段によるデータ読み出し、又は前記消去手段によるデータ消去とこれに引き続く前記ベリファイ読み出し手段によるデータ読み出しの少なくとも一方を、メモリセルのしきい値が所定範囲に入るまで複数回繰り返すようにした不揮発性半導体記憶装置であって、前記データ書き込み又はデータ消去の初回の動作時間がそれぞれ昇圧終了時間を超えるように２回目以降のデータ書き込み及びデータ消去の動作時間に比べて長く設定されていることを特徴とする。
【００１０】
この発明は、第２に、電気的書き換え可能なメモリセルがマトリクス配列されたメモリセルアレイと、このメモリセルアレイの選択されたメモリセルに対して昇圧された書き込み電圧を印加してデータ書き込みを行う書き込み手段と、前記メモリセルアレイのメモリセルに対して昇圧された消去電圧を印加してデータ消去を行う消去手段と、前記データ書き込み手段又はデータ消去手段によりデータ書き込み又はデータ消去されたメモリセルについて書き込み状態又は消去状態を確認するためのデータ読み出しを行うベリファイ読み出し手段と、前記昇圧された書き込み電圧又は消去電圧を発生するための昇圧手段とを備え、且つ前記書き込み手段によるデータ書き込みとこれに引き続く前記ベリファイ読み出し手段によるデータ読み出し、又は前記消去手段によるデータ消去とこれに引き続く前記ベリファイ読み出し手段によるデータ読み出しの少なくとも一方を、メモリセルのしきい値が所定範囲に入るまで複数回繰り返すようにした不揮発性半導体記憶装置であって、前記データ書き込み又はデータ消去の初回の動作が前記昇圧手段による昇圧出力が一定レベルに達した後に開始され、前記データ書き込み又はデータ消去の二回目以降の動作が実行される場合は、前記ベリファイ読み出し後、直ちに、書き込み電圧又は消去電圧の昇圧が開始され、前記データ書き込み又はデータ消去と、引き続く前記ベリファイ読み出し手段によるデータ読み出しと、を１サイクルとして、前記昇圧手段の昇圧動作の開始から前記初回の動作の開始までの時間が前記１サイクルより短くされていることを特徴とする。
【００１１】
第２の発明において、好ましくは、複数回のデータ書き込み及びデータ消去において実質的にメモリセルに昇圧された電圧が印加される時間が等しく設定される。
また第２の発明において好ましくは、昇圧手段の出力は、複数回のデータ書き込みとベリファイ読み出しが行われる間、及び複数回のデータ消去とベリファイ読み出しが行われる間放電されずに保持される。
またこの発明において、好ましくは、昇圧された書き込み電圧又は消去電圧をメモリセルに転送するスイッチングトランジスタのゲート電圧は、書き込み時又は消去時とベリファイ読み出し時とで同電位に設定される。
【００１２】
この発明によると、データ書き込みモードで書き込み動作とベリファイ読み出し動作を繰り返す際に、初回の書き込み動作の時間を長くすることによって、昇圧電圧が不十分な状態での無駄な書き込み及びベリファイ動作をなくすことができ、全体としてデータ書き込みに要する時間が短縮される。また、データ書き込みモードに入って昇圧回路の出力が立ち上がり始めた後、一定時間をおいて昇圧電圧があるレベルに達した後に初めて書き込み動作を開始することにより、やはり無駄な書き込み及びベリファイ読み出し動作をなくすことができ、また誤書き込みを防止することができる。
データ消去についても同様である。
【００１３】
【発明の実施の形態】
以下、この発明の実施例を説明する。
図１は、一実施例によるＮＡＮＤセル型ＥＥＰＲＯＭの構成を示すブロック図である。図中、１０１はメモリセルアレイであり、１０２はメモリセルアレイ１０１のデータ書き込み、読み出しを行うためのデータラッチを兼ねたセンスアンプ回路である。センスアンプ回路１０２は、カラムゲート１０３及びＩ／Ｏセンスアンプ回路１０４を介し、データ入出力バッファ１０５を介して外部入出力端子と接続される。ロウデコーダ１０６及びカラムデコーダ１０７はそれぞれメモリセルアレイ１０１のワード線選択及びビット線選択を行う。データ書き込み、消去及び読み出しの制御を行う制御回路１０８が設けられ、この制御回路１０８により制御されて書き込み、消去動作に用いられる昇圧電圧を発生する昇圧回路１０９が設けられている。
【００１４】
メモリセルアレイ１０１は、電荷蓄積層としての浮遊ゲートと制御ゲートが積層されたｎチャネルＦＥＴＭＯＳ構造の複数のメモリセルを、それらのソース、ドレインを隣接するもの同士で共有する形で直列接続し、これを１単位としてビット線に接続して構成される。
【００１５】
図２（ａ）（ｂ）は、メモリセルアレイ１０１の１つのＮＡＮＤセル部分の平面図と等価回路図である。図３（ａ），（ｂ）はそれぞれ、図１（ａ）のＡ−Ａ’及びＢ−Ｂ’断面図である。メモリセルはｐ型シリコン基板２０上のｎ型ウェル２１に形成されたｐ型ウェル２２内の、素子分離酸化膜１２で囲まれた領域に形成されている。１つのＮＡＮＤセルに着目して説明すると、この実施例では、８個のメモリセルＭ０〜Ｍ７が直列接続されて１つのＮＡＮＤセルを構成している。メモリセルはそれぞれ、基板に第１ゲート絶縁膜１３を介して浮遊ゲート１４（１４０，１４１，…，１４７）が形成され、浮遊ゲート１４上に第２ゲート絶縁膜１５を介して制御ゲート１６（１６０，１６１，…，１６７）が形成されて構成されている。これらのメモリセルのソース、ドレインであるｎ型拡散層１９は、隣接するもの同士共有する形で、メモリセルが直列接続されている。
【００１６】
ＮＡＮＤセルのドレイン側、ソース側には各々、メモリセルの浮遊ゲート、制御ゲートと同時に形成された第１の選択ゲート１４９、１６９及び第２の選択ゲート１４１０、１６１０が設けられている。素子形成された基板はＣＶＤ酸化膜１７により覆われ、この上にビット線１８が配設されている。ビット線１８はＮＡＮＤセルのドレイン側、即ち制御ゲート１６９側のｎ型拡散層１９に接続される。ＮＡＮＤセルの制御ゲート１６は、複数のＮＡＮＤセルについて共通に制御ゲート線ＣＧ（ＣＧ０，ＣＧ１，…，ＣＧ７）として配設されている。これらの制御ゲート線ＣＧは、ワード線ＷＬとなる。選択ゲート１４９、１６９及び１４１０、１６１０もそれぞれ行方向に連続的に選択ゲート線ＳＧ１、ＳＧ２として配設されている。
【００１７】
図４は、この様なＮＡＮＤセルがマトリクス状に配列されたメモリセルアレイ１０１の等価回路を示している。ソース線は例えば６４本のビット線毎につき１箇所、コンタクトを介してＡｌ、ｐｏｌｙ−Ｓｉなどの基準電位配線に接続される。この基準電位配線は周辺回路に接続される。通常一つの制御ゲート線ＣＧにつながるメモリセルの集合（一点鎖線で示す範囲）を１ページと呼び、１組のドレイン側（第１の選択ゲート）及びソース側（第２の選択ゲート）の選択ゲートによって挟まれたページの集合（破線で示す範囲）を１ＮＡＮＤブロック又は単に１ブロックと呼ぶ。１ページは例えば２５６バイト（２５６×８）個のメモリセルから構成される。１ページ分のメモリセルはほぼ同時に書き込みが行われる。１ブロックは例えば２０４８バイト（２０４８×８）個のメモリセルから構成される。１ブロック分のメモリセルはほぼ同時に消去される。
【００１８】
図５は、実施例のＮＡＮＤ型ＥＥＰＲＯＭのウェル構造を示している。メモリセルは、上述のようにｐ型シリコン基板２０のセル用ｎ型ウェル２１内のセル用ｐ型ウェル２２に形成される。ｎ型ウェル２１とｐ型ウェル２２は同電位に設定される。電源電圧よりも高い電圧が印加される高電圧ＮＭＯＳトランジスタは、ｐ型シリコン基板２０に形成される。低電圧のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタは、基板２１のメモリセルアレイ領域と別に形成されたｐ型ウェル２４及びｎ型ウェル２３にそれぞれ形成される。
【００１９】
図６は、ロウデコーダ１０６のうち、メモリセルアレイ１０１のブロックｉのワード線制御回路部の構成である。ブロックアドレスが入ってブロック選択回路６１の出力ＲＤＥＣＬｉが“Ｈ”となり、このブロックｉが選択される。このブロック選択出力ＲＤＥＣＩｉは、制御信号ＢＳＴＯＮ及び電源ＶＣＣによりそれぞれゲートが制御されるＤタイプのＮＭＯＳトランジスタＱ６０１，Ｑ６０２を介して、ノードＮ０に転送される。これらのトランジスタＱ６０１，Ｑ６０２は高電圧トランジスタであり、しきい値は例えば、−１Ｖ程度である。このノードＮ０で駆動されるＥタイプＮＭＯＳトランジスタＱ６１０〜Ｑ６１７、Ｑ６２１，Ｑ６２２はそれぞれ、選択ブロックｉの制御ゲート線（ワード線）ＣＧ０〜ＣＧ７、選択ゲート線ＳＧ１，ＳＧ２を駆動する駆動トランジスタである。これらの駆動トランジスタも高電圧トランジスタであり、しきい値は０．６Ｖ程度に設定されている。
【００２０】
ＥタイプＮＭＯＳトランジスタＱ６０，Ｑ６０５、ＩタイプＮＭＯＳトランジスタＱ６０３、キャパシタＣ６１，Ｃ６２及びインバータＩ６１の部分は、昇圧回路から得られる発生される書き込み電圧ＶＲＤＥＣをノードＮ０に転送するためのチャージポンプ作用を利用したスイッチ回路６３を構成している。ＩタイプＮＭＯＳトランジスタＱ６０３のしきい値は、０．２Ｖ程度である。このスイッチ回路６３も高電圧トランジスタを用いて構成される。キャパシタＣ６１，Ｃ６２は、ＤタイプＮＭＯＳトランジスタを用いたＭＯＳキャパシタである。ブロックｉが選択されてノードＮ０に“Ｈ”が転送されると、書き込み電圧ＶＲＤＥＣがドレインに与えられたＮＭＯＳトランジスタＱ６０４がオンして、書き込み電圧はこのＮＭＯＳトランジスタＱ６０４及びダイオード接続されたＮＭＯＳトランジスタＱ６０３を介して、ノードＮ０に転送される。
【００２１】
チャージポンプ作用は、ブロック選択出力ＲＤＥＣＩｉと交流信号ＯＳＣＲＤが入るＮＡＮＤゲート６２により制御される。即ちブロック選択信号ＲＤＥＣｉが“Ｈ”のときに、ＮＡＮＤゲート６２の出力には交流信号ＯＳＣＲＤが現れる。この交流信号ＯＳＣＲＤにより、互いに逆相駆動されるキャパシタＣ６１，Ｃ６２とＮＭＯＳトランジスタＱ６０３の部分でチャージポンピングが行われる。この結果、ＭＯＳトランジスタＱ６０３，Ｑ６０４のしきい値分の電圧降下を伴うことなく、書き込み電圧ＶＲＤＥＣはノードＮ０に転送されることになる。チャージポンプの作用により、ノードＮ０は、ＶＲＤＥＣよりも高い電圧ＶＲＤＥＣ＋αまで上昇可能であるが、ＮＭＯＳトランジスタＱ６０５がこのノードＮ０の電圧上昇を抑制している。即ちＮＭＯＳトランジスタＱ６０５のしきい値をＶｔｈとすると、ノードＮ０の電圧は、ＶＲＤＥＣ＋Ｖｔｈ以下に抑えられる。
【００２２】
ブロック選択信号ＲＤＥＣＩｉの反転信号により制御されるＥタイプＭＯＳトランジスタＱ６３１，Ｑ６３２は、書き込み及び読み出し時にこのブロックｉが非選択の時に選択ゲート線ＳＧ１，ＳＧ２をそれぞれ接地電位ＳＧＤＳに設定するために設けられている。
この実施例では、２ビット線が１つのセンスアンプを共有する。例えば、図６に示す２本のビット線ＢＬ０，ＢＬ１がセンスアンプを共有する場合、図７に示すように、ビット線ＢＬ０，ＢＬ１は、制御信号ＢＬＴＲ０，ＢＬＴＲ１によりそれぞれ制御されるＮＭＯＳトランジスタＱ７２，Ｑ７４を介してセンスアンプにつながるノードＮ２に接続される。ビット線ＢＬ０，ＢＬ１はまた、制御信号ＢＬＣＵ０，ＢＬＣＵ１によりそれぞれ制御されるＮＭＯＳトランジスタＱ７１，Ｑ７３を介して、制御信号ＢＬＣＲＬが与えられるノードＮ１に共通に接続される。これらのＭＯＳトランジスタＱ７１〜Ｑ７４も、Ｅタイプの高電圧トランジスタである。
【００２３】
図８は、図７のノードＮ２につながるデータラッチ兼センスアンプ回路の具体構成を示す。このセンスアンプ回路では高電圧を扱わず、従って低電圧トランジスタが用いられる。センスアンプ回路の要部は、ＰＭＯＳトランジスタＱ８０１とＮＭＯＳトランジスタＱ８０２からなるＣＭＯＳインバータと、ＰＭＯＳトランジスタＱ８０４とＮＭＯＳトランジスタＱ８０５からなるＣＭＯＳインバータの入出力を交差接続して構成されたラッチ８１である。ＰＭＯＳトランジスタＱ８０１，Ｑ８０４のソースは、活性化用のＰＭＯＳトランジスタＱ８０３，Ｑ８０６を介してＶＣＣに接続される。
【００２４】
ラッチ８１の二つのノードＮａ，Ｎｂはそれぞれ、カラム選択信号ＣＳＬにより駆動されるＮＭＯＳトランジスタＱ８３１，Ｑ８３２を介してデータ線に接続される。ノードＮａ，Ｎｂはまた、データセンス用の制御信号ＢＬＳＥＮ０，ＢＬＳＥＮ１によりそれぞれ制御されるＮＭＯＳトランジスタＱ８１０，Ｑ８１１を介し、センス用ＮＭＯＳトランジスタＱ８１２のドレインに接続されている。センス用ＮＭＯＳトランジスタＱ８１２のゲートがセンスノードＮｓであり、このセンスノードＮｓは、制御信号ＢＬＣＬＭＰにより制御されるＮＭＯＳトランジスタＱ８１４を介して、ビット線につながるノードＮ２に接続される。ノードＮ２とラッチ８１のノードＮａは、制御信号ＢＬＣＤにより制御されるＮＭＯＳトランジスタＱ８２１により接続される。
【００２５】
センスノードＮｓには、データ保持用のキャパシタＣ８１と、プリチャージ用のＮＭＯＳトランジスタＱ８１３が設けられている。ラッチ８１のノードＮｂに接続されたＮＭＯＳトランジスタＱ８２２はリセット用である。またノードＮｂには、ベリファイ読み出しのために、ノードＮｂの“Ｈ”，“Ｌ”によりオン，オフ制御されるＮＭＯＳトランジスタＱ８２３のゲートが接続されている。ＮＭＯＳトランジスタＱ８２３のドレインは、ベリファイ読み出し時“Ｈ”となるＦＬＡＧ端子となり、ソースはベリファイ制御信号ＶＥＲＦＹによりスイッチされるＮＭＯＳトランジスタＱ８２４を介して接地される。
【００２６】
図９は、昇圧回路１０９の構成を示している。昇圧回路１０９は、図示のように、書き込み時選択ワード線に与えられる書き込み電圧Ｖｐｇｍを発生するためのＶｐｇｍ昇圧回路、書き込み時に非選択ワード線に与えられる中間電圧Ｖｐａｓｓを発生するためのＶｐａｓｓ昇圧回路、ベリファイ読み出し時非選択ワード線に与えられる電圧Ｖｒｅａｄを発生するためのＶｒｅａｄ昇圧回路、書き込み時制御端子ＢＬＴＲ，ＢＬＣＵに与えられる電圧ＶＳＧ，ＶＳＧＨＨを発生するための昇圧回路、消去時ウェルに与えられる消去電圧Ｖｅｒａを発生するためのＶｅｒａ昇圧回路等を含む。いずれの昇圧回路も同様の回路により構成されるが、図９では代表的にＶｐｇｍ昇圧回路についてのみ具体的に示している。
【００２７】
即ち昇圧回路は、起動用ＰＭＯＳトランジスタＱ９０１を介して電源ＶＣＣに直列に接続される、転送用ダイオードとしてのＮＭＯＳトランジスタＱ９０２，Ｑ９０３，…，Ｑ９０６と、それらの接続ノードに一端が接続されたキャパシタＣ９１，Ｃ９２，…，Ｃ９４とから構成される。キャパシタの他端には、相補クロックＣＫ１，ＣＫ２が与えられる。
【００２８】
この昇圧回路の動作を簡単に説明すれば、回路が起動され、クロックＣＫ１が“Ｌ”のとき、電源ＶＣＣにより初段キャパシタＣ９１に充電される。クロックＣＫ１が“Ｈ”になると、キャパシタＣ９１に充電された電荷は、次段のキャパシタＣ９２に転送される。以下、クロック制御による同様の充電動作と一方向の電荷転送動作により、昇圧電圧が得られる。
【００２９】
次に、この実施例によるＥＥＰＲＯＭの基本動作を説明する。
データ書き込みでは、ビット線にデータに応じて０Ｖ（“１”書き込み）又は電源電圧ＶＣＣ（“０”書き込み）が印加される。ビット線側の選択ゲート線ＳＧ１はＶＣＣ、共通ソース線側の選択ゲートＳＧ２は０Ｖとする。これにより、“１”書き込みのメモリセルのチャネルには０Ｖが伝達される。“０”書き込みのビット線側では、選択ゲートＳＧ１がオフするので、メモリセルのチャネルはＶＣＣ−Ｖｔｈｓｇ（Ｖｔｈｓｇは選択ゲートのしきい値電圧）になり、フローティングになる。あるいは、書き込みを行うメモリセルよりもビット線側のメモリセルのしきい値が正電圧Ｖｔｈｃｅｌｌを持つ場合には、メモリセルのチャネルはＶＣＣ−Ｖｔｈｃｅｌｌになる。
【００３０】
その後、選択されたメモリセルの制御ゲートには昇圧された書き込み電圧Ｖｐｇｍ（＝２０Ｖ程度）が印加され、他の非選択メモリセルの制御ゲートには中間電圧Ｖｐａｓｓ（＝１０Ｖ程度）が印加される。その結果、データ“１”の時は、チャネルの電位が０Ｖなので選択メモリセルの浮遊ゲートと基板間に高電圧がかかり、基板から浮遊ゲートに電子がトンネル注入されてしきい値電圧が正方向に変化する。データが“０”の時は、フローティングのチャネルは制御ゲートとの間の容量結合で中間電位になり、電子の注入が行われない。
【００３１】
以上の書き込み動作後、書き込みが十分に行われたかを調べるベリファイ読み出しが行われる。ベリファイ読み出しでは、選択されたワード線にベリファイ読み出し用電圧Ｖｖｒｆｙ、非選択ワード線に中間電圧Ｖｒｅａｄが与えられ、書き込みが十分か否かが判定される。そして書き込み不十分と判定されたメモリセルについてのみ、再度書き込みが行われる。
【００３２】
データ消去は、ブロック単位でほぼ同時に行われる。消去するブロックの全ての制御ゲートを０Ｖとして、メモリセルアレイのｐ型ウェル及びｎ型ウェルに昇圧された消去電圧Ｖｅｒａ（２０Ｖ程度）が印加される。消去を行わないブロックの制御ゲートはフローティング状態とする。これにより消去するブロックのメモリセルにおいて浮遊ゲートの電子がウェルに放出され、しきい値電圧が負方向に移動する。消去を行わないブロックでは容量結合により制御ゲートも電位上昇し、消去は行われない。
【００３３】
データ読み出し動作は、ビット線をＶＣＣにプリチャージした後にフローティングにし、選択されたメモリセルの制御ゲートを０Ｖ、それ以外のメモリセルの制御ゲート、選択ゲートを電源電圧、ソース線を０Ｖとして、選択メモリセルで電流が流れるか否かをビット線にて検出することにより行われる。メモリセルに書き込まれたデータが“１”（メモリセルのしきい値Ｖｔｈ＞０）ならばメモリセルはオフになるので、ビット線はプリチャージ電位を保つ。データが“０”（メモリセルのしきい値Ｖｔｈ＜０）ならばメモリセルはオンして、ビット線はプリチャージ電位から△Ｖだけ下がる。これらのビット線電位変化をセンスアンプ回路で検出することによって、メモリセルのデータが読み出される。
【００３４】
以上の動作において、チップ内電源電圧が２．５Ｖ程度まで低くなると、例えばデータ書き込み動作時、昇圧回路が起動されてから実際に昇圧出力が所定の昇圧レベルに達するまでに時間がかかる。従って、書き込み動作とベリファイ読み出し動作をパルス的に交互に繰り返す際に、書き込みモードに入った後の初回の書き込みでは、殆どのメモリセルで書き込み不十分となる可能性がある。そうすると、最初の書き込みとベリファイ読み出しのサイクルは無駄になる。この点を考慮してこの実施例においては、初回のデータ書き込みの時間を、２回目以降の書き込み時間に比べて長く設定する。
【００３５】
図１１は、実施例のデータ書き込みとベリファイ読み出しの動作タイミングを、Ｖｐｇｍ昇圧回路の出力波形と共に示す。書き込み電圧Ｖｐｇｍの昇圧に、図示のように時間Ｔ０を要するとする。このとき、初回の書き込みの時間Ｔ１は例えば、Ｔ１＞Ｔ０とする。１回目の書き込み後に１回目のベリファイ読み出しが行われる。ベリファイ読み出し時もＶｐｇｍ昇圧回路は昇圧電位を保つ。２回目の書き込み動作では昇圧回路自体は所望の書き込み電圧Ｖｐｇｍまで昇圧しているので、これが与えられるワード線の立ち上がりも早い。従って、２回目以降の書き込み時間Ｔ２，Ｔ２，Ｔ４は、Ｔ１＞Ｔ２＝Ｔ３＝Ｔ４とする。昇圧回路はベリファイ読み出しで全てのメモリセルに書き込みが終了したことを検知してから動作停止して昇圧電位を放電する。
【００３６】
図１２は、書き込み電圧Ｖｐｇｍと、これが印加されるワード線ＷＬ（制御ゲート線ＣＧ）の波形を示した。図示のように、書き込みモードに入った後の最初の書き込み動作では２回目以降よりも長い時間ワード線に書き込みパルスが印加される。最初の書き込みではワード線ＷＬの電位が徐々に昇圧されるので、メモリセルのトンネル酸化膜に印加される電界やトンネル電流はほぼ一定になる。その結果、メモリセルの酸化膜に高電界が印加されないので、酸化膜の信頼性が向上する。
【００３７】
図１３は、より好ましい実施例の書込動作タイミングを、図１２に対応させて示す。図１２では、書き込み開始から同時にワード線に昇圧されつつある書き込み電圧Ｖｐｇｍを与えるようにした。これに対しこの実施例では、書き込みモードに入った後、昇圧される書き込み電圧Ｖｐｇｍが最終設定値に達するまでの時間、或いはあるレベルＶ１（最終昇圧値の８０〜９０％）に達するまでの時間Ｔ０は、実際にはワード線ＷＬに書き込み電圧Ｖｐｇｍを与えず、時間Ｔ０の経過を待ってワード線ＷＬに書き込み電圧Ｖｐｇｍを与える。この場合、実際に書き込み電圧Ｖｐｇｍがワード線ＷＬに与えられる時間は、初回も２回目以降も同じ時間とする。上述のレベルＶ１は、Ｖ１から最終昇圧値にまで昇圧回路が立ち上がる時間が、ワード線のＣＲ時定数よりも十分小さくなるように設定することができる。この様に設定すれば、ワード線の末端が最終設定値に達する時間を、１回目のパルスと１回目以降のパルスとで同程度になるようにすることができる。
【００３８】
この場合、初回の待ち時間Ｔ０が実際のデータ書き込み動作では無駄ではなく、有効になることを、図１４により説明する。図１４では、書き込みモードに入ると同時にワード線ＷＬに書き込み電圧Ｖｐｇｍを与える従来の方式と、この実施例による図１３の方式のタイミングを併せて示している。書き込みと引き続くベリファイ読み出しを１サイクルとして、従来方式では最初のサイクル▲１▼で殆どのメモリセルに書き込みがなされず、全メモリセルに十分な書き込みが行われるまでに更に３サイクル▲２▼〜▲４▼を要したとする。
【００３９】
これに対して、実施例のように、書き込み電圧Ｖｐｇｍが実際の書き込みに必要な一定のレベルＶ１に達した後に書き込み電圧印加を開始すると、メモリセルの条件が同じとすれば、従来方式と同様に３サイクル▲１▼〜▲３▼で全メモリセルに書き込みが終了する。即ち待ち時間Ｔ０があるにも拘わらず、初回の無駄な書き込みサイクルを省いた結果として、トータルの書き込みに要する時間は、従来方式よりも短縮されることになる。
【００４０】
また図１３の方式は、図１２の方式に対して次のような有効性がある。前述のように、書き込み時、書き込み非選択（“０”書き込み）のメモリセルのチャネルはワード線との間の容量結合で昇圧されフローティング状態になる。しかし、メモリセルのチャネル内の接合リーク電流が大きい場合には、メモリセルに印加される書き込みパルスの時間が図１２のように長いと、チャネル電位が低下し、誤書き込みを生じるおそれがある。従って、メモリセルの接合リーク電流が大きい場合には、図１３のように最初の書き込みでは昇圧回路の出力が立ち上がってからワード線に書き込み電圧Ｖｐｇｍを印加する方が望ましい。
【００４１】
以下には、更に詳細なタイミング図を用いてこの実施例のＥＥＰＲＯＭの書き込み動作を説明する。
図１５及び図１６は、図８のラッチ８１に書き込みデータがロードされた後の書き込み動作のタイミング図である。なお、図のＶＣＣは、チップ内部で降圧された電源電圧（２．５Ｖ）である。時刻ｔ０で昇圧回路起動信号ＬＩＭＶＰＧＭｎ，ＬＩＭＶＤＲｎ，ＬＩＭＶＳＧｎが“Ｌ”になり、Ｖｐｇｍ昇圧回路、Ｖｐａｓｓ昇圧回路、Ｖｒｅａｄ昇圧回路、ＶＳＧ，ＶＳＧＨＨ昇圧回路が昇圧を始める。
【００４２】
選択ブロックが例えば、図６のブロックｉとすると、時刻ｔ１でブロック選択信号ＲＤＥＣＩｉがＶＣＣになり、これがノードＮ０に転送されて、転送スイッチ回路６３が動作する。これにより、ＶＲＤＥＣから書き込み電圧ＶｐｇｍがノードＮ０に転送され、これが選択ゲート線ＳＧ１，ＳＧ２及び制御ゲート線ＣＧの駆動トランジスタＱ６１０〜Ｑ６１７，Ｑ６２１，Ｑ６２２のゲートに与えられる。このとき、トランジスタＱ６３１，Ｑ６３２がオフになって、制御ゲート線ＳＧ１，ＳＧ２は接地電位ＳＧＤＳから切り離される。
【００４３】
非選択のブロックではブロック選択信号ＲＤＥＣがＶＳＳになり、ノードＮ０ははＶＳＳになる。従って、非選択ブロックでは選択ゲートＳＧ１，ＳＧ２が接地され、制御ゲートはフローティングになる。
いまの場合、図７に示すビット線ＢＬ０，ＢＬ１のうち、ＢＬ０が選択されたとする。時刻ｔ１に、制御信号ＢＬＣＵ０，ＢＬＣＵ１が“Ｌ”になり、時刻ｔ２に、制御信号ＢＬＣＵ１，ＢＬＴＲ０がそれぞれ、ＶＳＧＨＨになる。このとき制御信号ＢＬＴＲ１は“Ｌ”である。従って、非選択のビット線ＢＬ１は、ＢＬＣＲＬによりＶＣＣにプリチャージされる。選択ビット線ＢＬ０には、ラッチ８１のノードＮａのデータ“Ｈ”又は“Ｌ”が転送される。
【００４４】
“１”書き込みの場合、ビット線ＢＬ０からメモリセルのチャネルに０Ｖが転送される。なお制御ゲート線及び選択ゲート線については、図１６に実線で示すように、選択ゲート線ＳＧ１にＶＳＧ、制御ゲート線をＶｒｅａｄ（４．５Ｖ）を与えて、“１”データ書き込みのチャネルにビット線ＢＬ０から０Ｖを転送してもよい。或いは図１６の点線で示したように、ビット線プリチャージの間、制御ゲート線は０Ｖとしてもよい。
【００４５】
ビット線プリチャージ後、時刻ｔ４から実質的書き込みが始まる。即ち時刻ｔ４に、選択制御ゲート線にＶｐｇｍ（２０Ｖ）、非選択制御ゲート線にＶｐａｓｓ（１０Ｖ）を与える。前述のように、“１”書き込みの場合にはチャネルから電子が浮遊ゲートに注入される。“０”書き込みの場合は選択ゲート線ＳＧ１がオフするので、チャネルはフローティングとなり、制御ゲート線との間の容量結合で８Ｖ程度まで上昇して、電子の注入が行われない。
【００４６】
非選択ビット線ＢＬ１に接続されたメモリセルは、ビット線ＢＬ１がＢＬＣＲＬからＶＣＣに設定されることから、書き込み非選択になる。図１５において、制御信号ＢＬＴＲ０，ＢＬＣＵ１が１．５ｕｓ時間をのかけてゆっくり上昇させているが、これはビット線の充電を徐々に行うことにより、チップ内電源ＶＣＣの低下を防ぐためである。
書き込み終了後は、時刻ｔ５で制御信号ＢＬＣＤが“Ｌ”になってビット線とセンスアンプ回路が切り離され、また制御ゲート線が放電される。更に時刻ｔ６でビット線が放電される。
【００４７】
この発明においては、最初の書き込み時間を２回目以降の書き込みの時間よりも長くする。最初の書き込みの時間の長くする方法は様々である。例えば、図１５及び図１６で時刻ｔ４からｔ５までの時間、即ち実際に選択ワード線に書き込み電圧Ｖｐｇｍが印加される時間を長くしてもよい。この場合、選択ワード線の波形は図１２のようになり、メモリセルの酸化膜に印加される電界を一定にすることができ、酸化膜の信頼性が向上する。或いは、時刻ｔ２からｔ３までのチャネルプリチャージの時間だけを長くしてもよいし、時刻ｔ２からｔ４までのビット線プリチャージの時間を長くしてもよい。この場合、ワード線の波形は図１３のようになる。その結果、上述のように“１”書き込みする場合の誤書き込みを防止することができる。
【００４８】
また、書き込みコマンドあるいは書き込みデータをセンスアンプにロードするコマンドが入力次第、各昇圧回路を起動し、昇圧電圧が立ち上がった後に、図１５及び図１６に示す書き込み動作を開始してもよい。或いはまた、書き込みアドレスを入力するコマンドが入力次第、昇圧回路を起動し、昇圧電圧が立ち上がった後、図１５及び図１６に示す書き込み動作を開始してもよい。これらの場合、図１５及び図１６に示した時刻ｔ１，ｔ２，…の設定を１回目の書き込み動作と２回目以降の書き込みで同様にすることができる。これにより、書き込み動作を制御するロジック回路を簡単にすることができる。更に、時刻ｔ０からｔ１までの時間だけを長くしてもよい。更にまた、昇圧回路の起動は、チップ・イネーブルと同時でもよい。
【００４９】
図１６では、書き込み動作終了後も昇圧回路起動信号ＬＩＭＶＬＧＭｎ，ＬＩＭＶＲＤｎ，ＬＩＭＶＳＧｎ等が“Ｌ”であり、各昇圧回路は昇圧動作を継続している。従って２回目以降の書き込みでのワード線等の高速立ち上がりが可能である。あるいは、書き込み終了後にこれらの起動信号をオフとして昇圧回路を止め、フローティング状態にしてもよい。この場合、昇圧回路をベリファイ読み出し中に動作させないため、消費電流を削減できる。
【００５０】
昇圧回路の活性化信号ＬＩＭＶＲＤｎ，ＬＩＭＶＳＧｎ，ＬＩＭＶＰＧＭｎはベリファイ読み出しですべてのメモリセルが十分に書き込まれたことを検知して“Ｈ”にして、昇圧回路を止めればよい。この場合、昇圧回路の内部ノード及び出力ノードを例えば電源電圧まで放電してもよいし、フローティング状態にしてもよい。昇圧回路の内部ノード及び出力ノードをフローティング状態にすると、書き込み終了直後に更に書き込み等の動作を行う場合に、昇圧回路の立ち上がりを早くすることができる。
【００５１】
図１６では、書き込み終了後も、スイッチ回路６３の出力が与えられるノードＶＲＤＥＣ及びＮ０を放電せず、それぞれＶｐｇｍ及びＶｐｇｍ＋αに保っている。これは、２回目の書き込み時の昇圧回路の負荷を小さくし、２回目の書き込み時の昇圧電位の立ち上がりを早くするためである。このように書き込み終了後も昇圧回路の出力を活性化し、ベリファイ読み出し時もＶＲＤＥＣ，Ｎ０をＶｐｇｍ，Ｖｐｇｍ＋αに保つことにより、２回目以降のワード線の立ち上がり時間はワード線の抵抗Ｒｗｌ及び容量Ｃｗｌで決まるＲｗｌ・Ｃｗｌ程度の時間で立ち上げることができる。
時刻ｔ７に制御信号ＢＳＴＯＮを“Ｈ”にし、ノードＮ０をＶＣＣ或いはＶＳＳにしてもよい。ノードＮ０の容量はＶｐｇｍ昇圧回路のトータルの負荷に比べて十分小さいので、これをＶＳＳ或いはＶＣＣに放電しても、昇圧回路の立ち上がりは十分速い。
【００５２】
ワード線の負荷容量が昇圧回路自体の容量に比べて大きい場合には、図９に破線で示すように、各昇圧回路の出力端子にキャパシタＣ０１，Ｃ０２，…，Ｃ０５を接続すればよい。これらのキャパシタを接続すると、昇圧回路の負荷が増加するので１回目の書き込みの昇圧時間は長くなる。しかし、２回目以降の書き込みでは、ワード線に充電すべき電荷があらかじめこれらのキャパシタに蓄えられているので、ワード線の立ち上がりを早くすることができる。書き込みとベリファイ読み出しのサイクルは通常６回程度行うので、昇圧回路の出力にキャパシタをつけることにより１回目の書き込み時間が長くなっても残りの５回の書き込み時間が短くなることにより、書き込み全体の時間を短縮できる。
【００５３】
次に、書き込み後のベリファイ読み出し動作の詳細を、図１７及び図１８のタイミング図を用いて説明する。スタンバイ状態で制御信号ＢＬＣＵ０，１はＶＣＣであり、ビット線ＢＬ０，ＢＬ１は、トランジスタＱ７１，Ｑ７３を介して端子ＢＬＣＲＬ（＝ｇｎｄ）に接地されている。時刻ｔ１０がベリファイ読み出しモードの開始であり、時刻ｔ１１で制御信号ＢＬＰＲＥが立ち上がり、同時に制御信号ＢＬＣＵ０が“Ｌ”になって、ＢＬＣＵ１がＶＳＧＨＨに立ち上がる。そして時刻ｔ１２で制御信号ＢＬＣＬＡＭＰが立ち上がり、トランジスタＱ８１２，Ｑ８１４を介して、選択ビット線ＢＬ０が１Ｖ程度にプリチャージされる。ビット線ＢＬ１は、制御信号ＢＬＣＵ１が“Ｈ”であって、接地電位を保つ。
【００５４】
また、時刻ｔ１１で選択ブロックではブロック選択信号ＲＤＥＣＩｉがＶＣＣになり、ノードＮ０はＶｐｇｍ＋αとなる。これにより、選択ブロックでは、制御ゲート線ＳＧ１及び非選択の制御ゲート線にＶｒｅａｄ、選択された制御ゲート線にベリファイ読み出し用の電圧Ｖｖｒｆｙ（＝０．５Ｖ）が与えられる。このときソース側の選択ゲート線ＳＧ２は接地を保つ。
【００５５】
以上により、選択されたブロックの選択ビット線ＢＬ０及びこれにつながるメモリセルのチャネルがプリチャージされ、その後時刻ｔ１３でソース側の選択ゲート線ＳＧ２にＶｒｅａｄが与えられて、ビット線放電を開始する。このとき、制御信号ＢＬＣＬＡＭＰが“Ｌ”となり、センスノードＮｓからビット線へのリーク電流が防止される。Ｖｖｒｆｙが与えられた選択メモリセルのしきい値の状態に応じてビット線ＢＬ０は放電され、或いは放電されない。即ち、しきい値が十分高い正（データ“１”）なっていれば、ビット線の放電はなく、書き込み不十分でしきい値が低いと、ビット線は放電する。
【００５６】
時刻ｔ１４までは、センスノードＮｓはＶＣＣに保持され、時刻ｔ１５で制御信号ＢＬＣＬＡＭＰが再度“Ｈ”になることにより、センスノードＮｓは、ビット線ＢＬ０に接続される。これにより、ビット線ＢＬ０が放電されている場合にはセンスノードＮｓも放電されて“Ｌ”になり、ビット線ＢＬ０が放電されていなれば、センスノードＮｓは“Ｈ”を保つ。
【００５７】
その後、時刻ｔ１６で制御信号ＢＬＳＥＮ１が“Ｈ”になり、ＭＯＳトランジスタＱ８１１がオンして、ラッチ８１のノードＮｂはＭＯＳトランジスタＱ８１２のドレインにつながる。従って、“１”データ書き込みの場合であって、ノードＮｂに“Ｈ”がロードされ、書き込み十分であってベリファイ読み出しでセンスノードＮｓが“Ｈ”になると、ＭＯＳトランジスタＱ８１２，Ｑ８１２が共にオンであるため、ノードＮｂは放電されて“Ｌ”に反転される。“０”データ書き込みの場合、ノードＮｂには“Ｌ”がロードされ、ベリファイ読み出しによるセンスノードＮｓも“Ｌ”であり、ノードＮｂは“Ｌ”のままである。“１”書き込みが不十分の場合には、センスノードＮｓが“Ｌ”、従ってＭＯＳトランジスタＱ８１２はオフであり、ノードＮｂは、“Ｈ”のまま反転されない。
【００５８】
従って、このベリファイ読み出し後のノードＮｂのデータ反転を監視することにより、書き込みが十分か否かが判定される。具体的には、図８のＦＬＡＧをＶＣＣにプリチャージし、時刻ｔ１７で制御信号ＶＥＲＦＹを“Ｈ”にする。書き込みが不十分であるカラムについてはノードＮｂが“Ｈ”であるから、トランジスタＱ８２３，Ｑ８２４が共にオンとなり、ＦＬＡＧが放電される。書き込みが十分、或いは“０”書き込みの場合は、ＦＬＡＧは放電されず、“Ｈ”を保つ。これにより、書き込み不十分のカラムが検出される。
【００５９】
ベリファイ読み出しの結果、書き込み不十分のメモリセルがある場合には、再度書き込みが繰り返される。書き込みが終了すると、時刻ｔ１８からリカバリ動作に入り、制御ゲート線、選択ゲート線等が放電される。
【００６０】
上記実施例では、専らデータ書き込みについて説明したが、この発明は、データ消去について、消去動作とベリファイ読み出し動作を繰り返す場合にも同様に適用可能である。
またこの発明は、ＮＡＮＤ型ＥＥＰＲＯＭに限らず、ＮＯＲ型、ＡＮＤ型（Ａ．Ｎｏｚｏｅ：ＩＳＳＣＣ，Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃｈａｌ  Ｐａｐｅｒｓ，１９９５）、ＤＩＮＯＲ型（Ｓ．Ｋｏｂａｙａｓｈｉ：ＩＳＳＣＣ，Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃｈａｌ  Ｐａｐｅｒｓ，１９９５）、Ｖｉｒｔｕａｌ  Ｇｒｏｕｎｄ  Ａｒｒａｙ型（Ｌｅｅ，ｅｔ  ａｌ：Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ，Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃｈａｌ  Ｐａｐｅｒｓ，１９９４）等、他の電気的書き替え可能な不揮発性半導体記憶装置に同様に適用することができる。
【００６１】
【発明の効果】
以上述べたようにこの発明によれば、データ書き込み或いは消去モードで書き込み或いは消去動作とベリファイ読み出し動作を繰り返す際に、初回の書き込み或いは消去動作の時間を長くすることによって、昇圧電圧が不十分な状態での無駄な書き込みや消去及びベリファイ動作をなくすことができ、全体としてデータ書き込み或いは消去に要する時間を短縮することができる。
【図面の簡単な説明】
【図１】この発明の一実施例によるＥＥＰＲＯＭのブロック構成を示す。
【図２】同実施例のＮＡＮＤ型セルの平面図と等価回路図である。
【図３】同実施例のＮＡＮＤ型セルの断面構造である。
【図４】同実施例のメモリセルアレイの等価回路図である。
【図５】同実施例のウェル構造を示す図である。
【図６】同実施例のロウデコーダ部の構成を示す図である。
【図７】同実施例のビット線制御部の構成を示す図である。
【図８】同実施例のデータラッチ兼センスアンプ回路の構成を示す図である。
【図９】同実施例の昇圧回路の構成を示す図である。
【図１０】同昇圧回路に用いられる駆動用クロック信号を示す。
【図１１】同実施例のデータ書き込み及びベリファイ読み出し動作を説明するための図である。
【図１２】図１０の書き込み及びベリファイ動作でのワード線波形を示す。
【図１３】他の実施例による書き込み及びベリファイ動作でのワード線波形を示す。
【図１４】図１２の方式による効果を従来方式と比較して示す図である。
【図１５】実施例の書き込み動作の詳細なタイミング図である。
【図１６】同じく実施例の書き込み動作の詳細にタイミング図である。
【図１７】実施例のベリファイ読み出し動作の詳細なタイミング図である。
【図１８】同じく実施例のベリファイ読み出し動作の詳細なタイミング図である。
【符号の説明】
１０１…メモリセルアレイ、１０２…データラッチ兼センスアンプ回路、１０３…カラムゲート、１０４…Ｉ／Ｏセンスアンプ、１０５…データ入出力バッファ、１０６…ロウデコーダ、１０７…カラムデコーダ、１０８…制御回路、１０９…昇圧回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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