(57)【特許請求の範囲】
【請求項１】
ドレイン−ソース間耐圧の異なる絶縁ゲート型の高耐圧トランジスタと低耐圧トランジスタとが同一の半導体基板上に混在する半導体装置を製造するための方法であって、
（ａ）前記各トランジスタが形成される各素子形成領域内に、ゲート絶縁膜として利用される領域を含む絶縁膜であって、前記高耐圧トランジスタのドレイン・ソース形成領域上に形成された前記絶縁膜の膜厚が、前記低耐圧トランジスタのドレイン・ソース形成領域上に形成された前記絶縁膜の膜厚よりも大きく設定されている前記絶縁膜を形成する工程と、
（ｂ）前記各トランジスタの前記ゲート絶縁膜上にゲートを形成する工程と、
（ｃ）少なくとも前記低耐圧トランジスタの前記ゲートの側方にサイドウォールを形成して、前記各トランジスタの前記ドレイン・ソース形成領域上の前記絶縁膜に開口部を設ける工程であって、前記高耐圧トランジスタの前記ドレイン・ソース形成領域上の前記絶縁膜に開口部が設けられる際に、前記低耐圧トランジスタの前記ゲートの側方に形成された前記サイドウォールの幅が小さくならないようにエッチングが実行される、工程と、
（ｄ）前記絶縁膜に設けられた開口部を介して、前記各トランジスタの前記ドレイン・ソース形成領域内に不純物元素を導入することにより、前記各トランジスタのドレイン・ソース領域を形成する工程と、
を備え、
前記工程（ｃ）は、
（ｃ１）少なくとも前記低耐圧トランジスタの前記素子形成領域上に前記絶縁膜と同じ材料で構成される材料膜を形成する工程と、
（ｃ２）前記材料膜をエッチングすることにより、少なくとも前記低耐圧トランジスタの前記ゲートの側方に前記サイドウォールを形成し、前記エッチングを継続することにより、前記低耐圧トランジスタの前記ドレイン・ソース形成領域上に存在する前記絶縁膜に開口部を設ける工程と、
（ｃ３）前記低耐圧トランジスタの前記素子形成領域を保護するレジストを形成する工程と、
（ｃ４）前記絶縁膜をさらにエッチングすることにより、前記高耐圧トランジスタの前記ドレイン・ソース形成領域上に残存する前記絶縁膜に開口部を設ける工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法であって、
前記半導体基板は、シリコン基板であり、
前記絶縁膜および前記材料膜は、シリコン酸化膜である、半導体装置の製造方
【請求項３】
請求項１記載の半導体装置の製造方法であって、
前記半導体基板は、シリコン基板であり、
前記絶縁膜は、シリコン酸化膜であり、
前記工程（ｂ）は、前記各トランジスタの前記ゲートをポリシリコンで形成する工程を含み、
前記工程（ｄ）は、前記ゲートに不純物元素を導入する工程を含む、半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法であって、
前記工程（ｄ）は、
少なくとも前記高耐圧トランジスタの前記ゲート絶縁膜の周辺部上にレジストが形成された状態で、前記不純物元素を前記各トランジスタの前記ドレイン・ソース形成領域内にイオン注入によって導入する工程を含む、半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法であって、さらに、
（ｅ）前記各トランジスタの少なくとも前記ドレイン・ソース領域上に金属層を形成し、前記ドレイン・ソース領域の表層と前記金属層とを化合させて、金属配線を接続するためのコンタクト層を形成する工程であって、少なくとも前記高耐圧トランジスタの前記ゲート絶縁膜の周辺部上に保護膜が形成された状態で、前記金属層が形成される、工程を備える、半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法であって、
前記半導体基板は、シリコン基板であり、
前記絶縁膜は、シリコン酸化膜であり、
前記工程（ｂ）は、前記各トランジスタの前記ゲートをポリシリコンで形成する工程を含み、
前記工程（ｄ）は、前記ゲートに不純物元素を導入する工程を含み、
前記工程（ｅ）は、前記各トランジスタの前記ゲート上に前記金属層を形成し、前記ゲートの表層と前記金属層とを化合させて、前記コンタクト層を形成する工程を含む、半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、同一の基板上に高耐圧トランジスタと低耐圧トランジスタとを形成するための技術に関する。
【０００２】
【従来の技術】
撮像装置や液晶表示装置（ＬＣＤ）、印刷ヘッドなどを駆動する駆動装置は、駆動部と、駆動部を制御するロジック部と、を備えている。通常、駆動部は、ドレイン−ソース間耐圧（単に、「ドレイン耐圧」とも呼ばれる）が比較的高い高耐圧トランジスタを含んでおり、制御部は、ドレイン耐圧が比較的低い低耐圧トランジスタを含んでいる。高耐圧トランジスタは、例えば、１０ボルト程度以上の電源電圧で動作し、低耐圧トランジスタは、例えば、５ボルト程度以下の電源電圧で動作する。
【０００３】
【発明が解決しようとする課題】
上記のような駆動装置では、高耐圧トランジスタと低耐圧トランジスタとは同一の基板上に形成されていることが好ましい。従来では、耐圧の異なるトランジスタを同一の基板上に効率良く形成するために、各トランジスタの製造工程の一部が共通化されている。しかしながら、このような場合には、少なくとも一方のトランジスタの特性が損なわれる場合が多い。
【０００４】
この発明は、従来技術における上述の課題を解決するためになされたものであり、高耐圧トランジスタと低耐圧トランジスタとを効率良く同一の基板上に形成するとともに、各トランジスタの特性劣化を低減させることのできる技術を提供することを目的とする。
【０００５】
【課題を解決するための手段およびその作用・効果】
上述の課題の少なくとも一部を解決するため、本発明の方法は、ドレイン−ソース間耐圧の異なる絶縁ゲート型の高耐圧トランジスタと低耐圧トランジスタとが同一の半導体基板上に混在する半導体装置を製造するための方法であって、
（ａ）前記各トランジスタが形成される各素子形成領域内に、ゲート絶縁膜として利用される領域を含む絶縁膜を形成する工程であって、前記高耐圧トランジスタのドレイン・ソース形成領域上に形成された前記絶縁膜の膜厚が、前記低耐圧トランジスタのドレイン・ソース形成領域上に形成された前記絶縁膜の膜厚よりも大きい、工程と、
（ｂ）前記各トランジスタの前記ゲート絶縁膜上にゲートを形成する工程と、
（ｃ）少なくとも前記低耐圧トランジスタの前記ゲートの側方にサイドウォールを形成して、前記各トランジスタの前記ドレイン・ソース形成領域上の前記絶縁膜に開口部を設ける工程であって、前記高耐圧トランジスタの前記ドレイン・ソース形成領域上の比較的厚い前記絶縁膜に開口部が設けられる際に、前記低耐圧トランジスタの前記ゲートの側方に形成された前記サイドウォールの幅が小さくならないようにエッチングが実行される、工程と、
（ｄ）前記絶縁膜に設けられた開口部を介して、前記各トランジスタの前記ドレイン・ソース形成領域内に不純物元素を導入することにより、前記各トランジスタのドレイン・ソース領域を形成する工程と、
を備えることを特徴とする。
【０００６】
この方法では、高耐圧トランジスタのドレイン・ソース形成領域上の比較的厚い絶縁膜に開口部が設けられる際に、低耐圧トランジスタのゲートの側方に形成されたサイドウォールの幅が小さくならないようにエッチングが実行される。このため、低耐圧トランジスタのドレイン・ソース領域間の距離を比較的精度よく保つことができ、この結果、ドレイン−ソース間耐圧（ドレイン耐圧）の低下を低減させることができる。すなわち、この方法を採用することにより、高耐圧トランジスタと低耐圧トランジスタとを効率良く同一の基板上に形成することができるとともに、各トランジスタの特性劣化を低減させることが可能となる。
【０００７】
上記の方法において、
前記工程（ｃ）は、
（ｃ１）少なくとも前記低耐圧トランジスタの前記素子形成領域上に前記絶縁膜と異なる材料で構成される材料膜を形成する工程と、
（ｃ２）前記絶縁膜をエッチングせずに前記材料膜をエッチングする選択性エッチングを実行することにより、少なくとも前記低耐圧トランジスタの前記ゲートの側方に前記サイドウォールを形成する工程と、
（ｃ３）前記材料膜をエッチングせずに前記絶縁膜をエッチングする選択性エッチングを実行することにより、前記各トランジスタの前記ドレイン・ソース形成領域上に存在する前記絶縁膜に開口部を設ける工程と、
を含むようにしてもよい。
【０００８】
こうすれば、材料膜と絶縁膜とを選択的にエッチングすることができるため、低耐圧トランジスタのゲートの側方に形成されたサイドウォールの幅が小さくならないように高耐圧トランジスタのドレイン・ソース形成領域上の絶縁膜をエッチングすることができる。
【０００９】
上記の方法において、
前記半導体基板は、シリコン基板であり、
前記絶縁膜は、シリコン酸化膜であり、
前記材料膜は、シリコン窒化膜であってもよい。
【００１０】
上記の方法において、
前記工程（ｂ）は、前記各トランジスタの前記ゲートをポリシリコンで形成する工程を含み、
前記工程（ｃ）は、前記サイドウォールを形成する前に、ポリシリコンで形成された前記ゲートの側面にシリコン酸化膜を形成する工程を含み、
前記工程（ｄ）は、前記ゲートに不純物元素を導入する工程を含むようにしてもよい。
【００１１】
このように、トランジスタのゲートは、金属材料でなく、不純物元素が導入されたポリシリコンで形成することも可能である。また、上記のようにすれば、ポリシリコンで形成されたゲートとシリコン窒化膜で形成されたサイドウォールとの間に、シリコン酸化膜が形成される。このように、シリコン酸化膜を介在させれば、シリコン窒化膜の形成によって発生する応力を緩和させることができ、この結果、膜剥がれやクラックなどの発生を低減させることが可能となる。
【００１２】
あるいは、上記の方法において、
前記工程（ｃ）は、
（ｃ１）少なくとも前記低耐圧トランジスタの前記素子形成領域上に前記絶縁膜と同じ材料で構成される材料膜を形成する工程と、
（ｃ２）前記材料膜をエッチングすることにより、少なくとも前記低耐圧トランジスタの前記ゲートの側方に前記サイドウォールを形成し、前記エッチングを継続することにより、前記低耐圧トランジスタの前記ドレイン・ソース形成領域上に存在する比較的薄い前記絶縁膜に開口部を設ける工程と、
（ｃ３）前記低耐圧トランジスタの前記素子形成領域を保護するレジストを形成する工程と、
（ｃ４）前記絶縁膜をさらにエッチングすることにより、前記高耐圧トランジスタの前記ドレイン・ソース形成領域上に残存する前記比較的厚い絶縁膜に開口部を設ける工程と、
を含むようにしてもよい。
【００１３】
こうすれば、高耐圧トランジスタのドレイン・ソース形成領域上に残存する比較的厚い絶縁膜に開口部を設ける際に、低耐圧トランジスタのゲートの側方に形成されたサイドウォールはエッチングされないため、サイドウォールの幅が小さくならないように高耐圧トランジスタのドレイン・ソース形成領域上の絶縁膜をエッチングすることができる。
【００１４】
上記の方法において、
前記半導体基板は、シリコン基板であり、
前記絶縁膜および前記材料膜は、シリコン酸化膜であってもよい。
【００１５】
また、上記の方法において、
前記半導体基板は、シリコン基板であり、
前記絶縁膜は、シリコン酸化膜であり、
前記工程（ｂ）は、前記各トランジスタの前記ゲートをポリシリコンで形成する工程を含み、
前記工程（ｄ）は、前記ゲートに不純物元素を導入する工程を含むことが好ましい。
【００１６】
このように、トランジスタのゲートは、金属材料でなく、不純物元素が導入されたポリシリコンで形成することも可能である。
【００１７】
上記の方法において、
前記工程（ｂ）は、
前記高耐圧トランジスタの前記ゲートを前記ゲート絶縁膜の中央部上に形成する工程を含み、
前記工程（ｄ）は、
少なくとも前記高耐圧トランジスタの前記ゲート絶縁膜の周辺部上にレジストが形成された状態で、前記不純物元素を前記各トランジスタの前記ドレイン・ソース形成領域内にイオン注入によって導入する工程を含むようにしてもよい。
【００１８】
高耐圧トランジスタのドレイン・ソース形成領域上の比較的厚い絶縁膜に開口部を設ける際には、高耐圧トランジスタのゲート絶縁膜の周辺部は、比較的薄くなる。高耐圧トランジスタのゲート絶縁膜の周辺部が薄いと、ゲート絶縁膜の周辺部の下層領域に不純物が注入されてしまう場合がある。このような場合には、ドレイン・ソース領域間の距離が小さくなり、ドレイン耐圧が低下してしまう。しかしながら、上記のようにすれば、高耐圧トランジスタのゲート絶縁膜の下層領域への不純物の注入を抑制することができるので、ドレイン耐圧の低下を低減させることが可能となる。
【００１９】
上記の方法において、
前記工程（ｂ）は、
前記高耐圧トランジスタの前記ゲートを前記ゲート絶縁膜の中央部上に形成する工程を含み、
前記製造方法は、さらに、
（ｅ）前記各トランジスタの少なくとも前記ドレイン・ソース領域上に金属層を形成し、前記ドレイン・ソース領域の表層と前記金属層とを化合させて、金属配線を接続するためのコンタクト層を形成する工程であって、少なくとも前記高耐圧トランジスタの前記ゲート絶縁膜の周辺部上に保護膜が形成された状態で、前記金属層が形成される、工程を備えるようにしてもよい。
【００２０】
高耐圧トランジスタのドレイン・ソース形成領域上の比較的厚い絶縁膜に開口部を設ける際には、高耐圧トランジスタのゲート絶縁膜の周辺部は、比較的薄くなる。高耐圧トランジスタのゲート絶縁膜の周辺部が薄いと、ゲート絶縁膜の周辺部の下層領域と金属層とが化合してしまう場合がある。このような場合には、ドレイン領域およびソース領域のコンタクト層間の距離が小さくなり、ドレイン耐圧が低下してしまう。しかしながら、上記のようにすれば、高耐圧トランジスタのゲート絶縁膜の下層領域が金属層と化合するのを抑制することができるため、ドレイン耐圧の低下を低減させることが可能となる。
【００２１】
上記の方法において、
前記半導体基板は、シリコン基板であり、
前記絶縁膜は、シリコン酸化膜であり、
前記工程（ｂ）は、前記各トランジスタの前記ゲートをポリシリコンで形成する工程を含み、
前記工程（ｄ）は、前記ゲートに不純物元素を導入する工程を含み、
前記工程（ｅ）は、前記各トランジスタの前記ゲート上に前記金属層を形成し、前記ゲートの表層と前記金属層とを化合させて、前記コンタクト層を形成する工程を含むようにしてもよい。
【００２２】
上記のように、ゲートをポリシリコンで構成する場合には、ゲートの表層にコンタクト層を形成することが好ましい。なお、シリコンと金属との化合物は、シリサイドと呼ばれる。
【００２３】
本発明の装置は、半導体装置であって、
半導体基板と、
前記半導体基板上に形成され、ドレイン−ソース間耐圧が異なる絶縁ゲート型の高耐圧トランジスタおよび低耐圧トランジスタと、
を備え、
前記低耐圧トランジスタは、
第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲートと、
前記第１のゲートの側方に形成され、前記第１のゲート絶縁膜と異なる絶縁材料で構成されたサイドウォールと、
を備えることを特徴とする。
【００２４】
本発明の方法を採用すれば、上記のような特徴を有する半導体装置が製造される。
【００２５】
【発明の実施の形態】
次に、本発明の実施の形態を実施例に基づき以下の順序で説明する。
Ａ．比較例：
Ａ−１．比較例の製造方法：
Ａ−２．比較例の製造方法によって作製された半導体装置の特徴：
Ｂ．第１実施例：
Ｃ．第２実施例：
【００２６】
Ａ．比較例：
Ａ−１．比較例の製造方法：
本発明の半導体装置の製造方法を説明するために、比較例としての製造方法を説明する。比較例においては、ＭＯＳ（Metal Oxide Semiconductor ）構造を有する高耐圧トランジスタと低耐圧トランジスタとが同一の半導体基板上に形成される。なお、各トランジスタのゲートは、ポリシリコンで形成されるが、このような構造も、通常、ＭＯＳ構造と呼ばれている。
【００２７】
図１は、半導体装置の製造工程を示すフローチャートである。ステップＳ１００，Ｓ２００，Ｓ３００では、それぞれ、素子間分離工程と、素子形成工程と、配線工程とが実施される。
【００２８】
ステップＳ１００（図１）の素子間分離工程では、半導体基板上に、素子間分離のための素子間分離領域（「フィールド部」または「アイソレーション部」とも呼ばれる）が形成される。図２は、素子間分離領域が形成された半導体基板を示す概略断面図である。半導体基板１００は、ｐ形のシリコン基板である。基板１００上には、ＬＯＣＯＳ法によって、素子間分離領域としてのフィールド酸化膜１０２が形成されている。
【００２９】
図中、領域ＨＶは、高耐圧トランジスタが形成される高耐圧トランジスタ形成領域を示し、領域ＬＶは、低耐圧トランジスタが形成される低耐圧トランジスタ形成領域を示す。また、領域ＨＶｐは、高耐圧ｐチャネルＭＯＳ（ｐＭＯＳ）トランジスタ形成領域を示し、領域ＨＶｎは、高耐圧ｎチャネルＭＯＳ（ｎＭＯＳ）トランジスタ形成領域を示す。同様に、領域ＬＶｐは、低耐圧ｐＭＯＳトランジスタ形成領域を示し、領域ＬＶｎは、低耐圧ｎＭＯＳトランジスタ形成領域を示す。
【００３０】
ステップＳ２００（図１）の素子形成工程では、素子間分離領域によって分離された各素子形成領域内にトランジスタが形成される。図２〜図２９は、一連の素子形成工程を示している。
【００３１】
ステップＳ２０１（図１）では、高耐圧トランジスタのためのウェルが形成される。具体的には、領域ＨＶに、高耐圧ｐＭＯＳトランジスタを形成するためのｎ形のウェル（ｎウェル）が形成され、領域ＨＶｎに、高耐圧ｎＭＯＳトランジスタを形成するためのｐ形のウェル（ｐウェル）が形成される。
【００３２】
図３，図４は、高耐圧ｐＭＯＳトランジスタのためのｎウェルを形成する工程を示す概略断面図である。図５，図６は、高耐圧ｎＭＯＳトランジスタのためのｐウェルを形成する工程を示す概略断面図である。
【００３３】
図３では、まず、熱酸化によって、基板１００の表面全体に第１の酸化膜（ＳｉＯ2 膜）１１０が形成される。なお、この酸化膜１１０は、後続の処理における領域ＨＶ内の基板の損傷を低減させるために形成されている。次に、ホトリソグラフィ技術を用いて、第１のレジストＲ１が形成される。第１のレジストＲ１は、領域ＨＶに開口部を有している。そして、第１のレジストＲ１の開口部を介して、基板１００内にｎ形の不純物がイオン注入によって導入される。ここでは、約２．６ＭｅＶのエネルギーを有するリンイオン（Ｐ+ ）が注入される。なお、打ち込まれた不純物は、図中、「×」印で示されている。図４では、第１のレジストＲ１が除去された後に、熱処理が施される。ここでは、約１２００℃、約１２時間の熱処理が施される。これにより、注入されたｎ形不純物（リン）が基板１００中に拡散し、ｎウェル１２０が形成される。
【００３４】
図５では、第２のレジストＲ２が形成される。第２のレジストＲ２は、領域ＨＶｎに開口部を有している。そして、第２のレジストＲ２の開口部を介して、基板１００内にｐ形の不純物がイオン注入によって導入される。ここでは、約２５０ｋｅＶのエネルギーを有する硼素イオン（Ｂ+ ）が注入される。図６では、第２のレジストＲ２が除去された後に、熱処理が施される。ここでは、１２００℃、１２時間の熱処理が施される。これにより、注入されたｐ形不純物（硼素）がｎウェル１２０中に拡散し、ｎウェル１２０内にｐウェル１３０が形成される。
【００３５】
ステップＳ２０２（図１）では、高耐圧トランジスタのドレイン／ソースオフセット領域が形成される。図７，図８，図９は、高耐圧トランジスタのドレイン／ソースオフセット領域を形成する工程を示す概略断面図である。
【００３６】
図７では、第３のレジストＲ３が形成される。第３のレジストＲ３は、高耐圧ｎＭＯＳトランジスタのドレイン／ソースオフセット形成領域上に開口部を有している。そして、第３のレジストＲ３の開口部を介して、基板１００内にｎ形不純物がイオン注入によって導入される。ここでは、約３００ｋｅＶのエネルギーを有するリンイオン（Ｐ+ ）が注入される。第３のレジストＲ３は、イオン注入後、除去される。図８では、第４のレジストＲ４が形成される。第４のレジストＲ４は、高耐圧ｐＭＯＳトランジスタのドレイン／ソースオフセット形成領域に開口部を有している。そして、第４のレジストＲ４の開口部を介して、基板１００内にｐ形不純物がイオン注入によって導入される。ここでは、約１５０ｋｅＶのエネルギーを有する硼素イオン（Ｂ+ ）が注入される。第４のレジストＲ４は、イオン注入後、除去される。なお、図７，図８に示すイオン注入工程の順序は、逆であってもよい。
【００３７】
図９では、熱処理が施される。ここでは、約１１００℃、約１２０分の熱処理が施される。このとき、図７において注入されたｎ形不純物（リン）はｐウェル１３０中に拡散し、この結果、高耐圧ｎＭＯＳトランジスタのドレインオフセット領域１３２とソースオフセット領域１３４とが形成される。また、図８において注入されたｐ形不純物（硼素）はｎウェル１２０中に拡散し、この結果、高耐圧ｐＭＯＳトランジスタのドレインオフセット領域１２２とソースオフセット領域１２４とが形成される。
【００３８】
ステップＳ２０３（図１）では、高耐圧トランジスタのチャネル領域が形成される。具体的には、高耐圧トランジスタの閾値電圧を調整するために、不純物がチャネル領域内に注入される。図１０，図１１は、高耐圧トランジスタのチャネル領域を形成する工程を示す概略断面図である。
【００３９】
図１０では、第５のレジストＲ５が形成される。第５のレジストＲ５は、領域ＨＶｎに開口部を有している。そして、第５のレジストＲ５の開口部を介して、基板１００内にｎ形不純物がイオン注入によって導入される。ここでは、約８０ｋｅＶのエネルギーを有するリンイオン（Ｐ+ ）が注入される。このように、高耐圧ｎＭＯＳトランジスタのチャネル領域にｎ形不純物を注入することにより、閾値電圧が調整される。第５のレジストＲ５は、イオン注入後、除去される。図１１では、第６のレジストＲ６が形成される。第６のレジストＲ６は、領域ＨＶｐに開口部を有している。そして、第６のレジストＲ６の開口部を介して、基板１００内にｐ形不純物がイオン注入によって導入される。ここでは、約４０ｋｅＶのエネルギーを有する硼素イオン（Ｂ+ ）が注入される。このように、高耐圧ｐＭＯＳトランジスタのチャネル領域にｐ形不純物を注入することにより、閾値電圧が調整される。第６のレジストＲ６は、イオン注入後、除去される。なお、図１０，図１１に示すイオン注入工程の順序は、逆であってもよい。
【００４０】
ステップＳ２０４（図１）では、高耐圧トランジスタのゲート酸化膜が形成される。図１２，図１３は、高耐圧トランジスタのゲート酸化膜を形成する工程を示す概略断面図である。
【００４１】
図１２では、まず、第１の酸化膜１１０がエッチングによって除去される。その後、熱酸化によって、基板１００の表面全体に第２の酸化膜１１２が形成される。なお、第２の酸化膜１１２の厚みは、第１の酸化膜１１０の厚みよりも大きい。次に、高耐圧トランジスタのゲート酸化膜として利用される領域を保護するために、第７のレジストＲ７が形成される。そして、第７のレジストＲ７の開口部に露出する不要な第２の酸化膜１１２がエッチングによって除去される。この結果、図１３に示すように、高耐圧ｎＭＯＳトランジスタのゲート酸化膜１１２Ｇｎと、高耐圧ｐＭＯＳトランジスタのゲート酸化膜１１２Ｇｐとが形成される。なお、このとき、ゲート酸化膜１１２Ｇｎ，１１２Ｇｐの厚みは約７００Åであるが、最終的なゲート酸化膜の厚みは、後続の処理を経て、さらに大きくなる。
【００４２】
なお、図１２，図１３では、図１０，図１１において不純物が注入された高耐圧トランジスタのチャネル領域が破線で示されている。
【００４３】
ステップＳ２０５（図１）では、低耐圧トランジスタのためのウェルが形成される。具体的には、領域ＬＶｐに、低耐圧ｐＭＯＳトランジスタを形成するためのｎウェルが形成され、領域ＬＶｎに、低耐圧ｎＭＯＳトランジスタを形成するためのｐウェルが形成される。
【００４４】
図１４は、低耐圧ｐＭＯＳトランジスタのためのｎウェルを形成する工程を示す概略断面図である。図１５は、低耐圧ｎＭＯＳトランジスタのためのｐウェルを形成する工程を示す概略断面図である。
【００４５】
図１４では、まず、熱酸化によって、基板１００の表面全体に酸化膜が形成される。具体的には、低耐圧トランジスタ形成領域ＬＶと高耐圧トランジスタのオフセット領域１２２，１２４，１３２，１３４に第３の酸化膜１１４が形成される。また、高耐圧トランジスタのゲート酸化膜１１２Ｇｎ，１１２Ｇｐの厚みが、大きくなる。このとき、第３の酸化膜１１４の厚みは、約１００Åであり、ゲート酸化膜１１２Ｇｎ，１１２Ｇｐの厚みは、約７６０〜約７７０Åとなる。なお、第３の酸化膜１１４は、後続の処理における領域ＬＶ内の基板の損傷を低減させるために形成されている。
【００４６】
次に、第８のレジストＲ８が形成される。第８のレジストＲ８は、領域ＬＶｐに開口部を有している。そして、第８のレジストＲ８の開口部を介して、基板１００内にｎ形不純物がイオン注入によって導入される。ここでは、約１．２ＭｅＶ，約３８０ｋｅＶ，約１８０ｋｅＶ，約３０ｋｅＶの４種類のエネルギーを有するリンイオン（Ｐ+ ）が注入される。これにより、ｎウェル１４０が形成される。第８のレジストＲ８は、イオン注入後、除去される。
【００４７】
図１５では、第９のレジストＲ９が形成される。第９のレジストＲ９は、領域ＬＶｎに開口部を有している。そして、第９のレジストＲ９の開口部を介して、基板１００内にｐ形不純物がイオン注入によって導入される。ここでは、約７００ｋｅＶ，約１３０ｋｅＶ，約６０ｋｅＶの３種類のエネルギーを有する硼素イオン（Ｂ+ ）と、約５０ｋｅＶのエネルギーを有するフッ化硼素イオン（ＢＦ2+）とが注入される。これにより、ｐウェル１５０が形成される。第９のレジストＲ９は、イオン注入後、除去される。
【００４８】
なお、図１４，図１５に示すウェル形成工程の順序は、逆であってもよい。
【００４９】
ステップＳ２０６（図１）では、低耐圧トランジスタのゲート酸化膜が形成される。図１６，図１７は、低耐圧トランジスタのゲート酸化膜を形成する工程を示す概略断面図である。
【００５０】
図１６では、領域ＨＶ内の酸化膜を保護するために、第１０のレジストＲ１０が形成される。そして、第１０のレジストＲ１０の開口部に露出する領域ＬＶ内の不要な酸化膜１１４がエッチングによって除去される。第１０のレジストＲ１０は、エッチング処理後、除去される。
【００５１】
図１７では、熱酸化によって、基板１００の表面全体に酸化膜が形成される。具体的には、領域ＬＶに第４の酸化膜１１６が形成される。また、高耐圧トランジスタのオフセット領域１２２，１２４，１３２，１３４上の酸化膜の厚みが大きくなり、高耐圧トランジスタのゲート酸化膜１１２Ｇｎ，１１２Ｇｐの厚みも大きくなる。このとき、第４の酸化膜１１６の厚みは、約７０Åであり、ゲート酸化膜１１２Ｇｎ，１１２Ｇｐの厚みは、約８００Åとなる。なお、領域ＬＶに形成された第４の酸化膜１１６が、低耐圧トランジスタのゲート酸化膜１１６Ｇｎ，１１６Ｇｐとして利用される。
【００５２】
ステップＳ２０７（図１）では、各トランジスタのゲートが形成される。図１８，図１９，図２０は、高耐圧トランジスタおよび低耐圧トランジスタのゲートを形成する工程を示す概略断面図である。
【００５３】
図１８では、まず、基板１００の表面全体に、ポリシリコン膜１６０が堆積形成される。次に、第１１のレジストＲ１１が形成される。第１１のレジストＲ１１は、高耐圧および低耐圧ｎＭＯＳトランジスタのゲート形成領域に開口部を有している。第１１のレジストＲ１１の開口部を介して、ポリシリコン膜１６０内にｎ形不純物がイオン注入によって導入される。ここでは、約３０ｋｅＶのエネルギーを有するリンイオン（Ｐ+ ）が注入される。第１１のレジストＲ１１は、イオン注入後、除去される。図１９では、熱処理が施され、これにより、注入されたｎ形不純物（リン）がポリシリコン膜１６０内に拡散する。図２０では、各トランジスタのゲート領域を保護するために、第１２のレジストＲ１２が形成される。そして、第１２のレジストＲ１２の開口部に露出する不要なポリシリコン膜１６０がエッチングによって除去される。第１２のレジストＲ１２は、エッチング終了後、除去される。この結果、領域ＨＶには、高耐圧ｐＭＯＳトランジスタのゲート１６０Ｈｐと、高耐圧ｎＭＯＳトランジスタのゲート１６０Ｈｎとが形成される。また、領域ＬＶには、低耐圧ｐＭＯＳトランジスタのゲート１６０Ｌｐと、低耐圧ｎＭＯＳトランジスタのゲート１６０Ｌｎとが形成される。図２０に示すように、高耐圧トランジスタのゲート１６０Ｈｐ，１６０Ｈｎは、ゲート酸化膜１１２Ｇｐ，１１２Ｇｎの中央部に形成されている。
【００５４】
なお、ポリシリコンは、多結晶半導体であるため、その抵抗率は、金属よりも高い。このため、ポリシリコンでゲートを形成する場合には、各トランジスタのチャネルに対応する不純物を注入することにより、ポリシリコンの低抵抗化が図られる。比較例において、ポリシリコンの低抵抗化は、後述するステップＳ２１０（図２５）のドレイン／ソース領域形成工程においても実行される。しかしながら、このときのイオン注入量では、高耐圧および低耐圧ｎＭＯＳトランジスタのゲートの充分な低抵抗化が図れない。そこで、図１８，図１９に示す工程において、高耐圧および低耐圧ｎＭＯＳトランジスタのゲートを構成するポリシリコン領域１６０Ａが、予備的に低抵抗化されている。
【００５５】
また、図１８に示すように、第１１のレジストＲ１１は、ゲート形成領域以外の領域にも開口部を有している。これは、後述する図２５に示す工程において使用されるレジストマスクが利用されているためである。このようにしても、図２０に示すように、ゲート形成領域以外の領域のポリシリコン膜１６０は除去されるので、問題はない。もちろん、図１８において、ゲート形成領域以外の領域に開口部を有していないレジストを形成するようにしてもよい。
【００５６】
ステップＳ２０８（図１）では、低耐圧トランジスタのドレイン／ソースオフセット領域が形成される。図２１は、低耐圧ｎＭＯＳトランジスタのドレイン／ソースオフセット領域を形成する工程を示す概略断面図である。図２２は、低耐圧ｐＭＯＳトランジスタのドレイン／ソースオフセット領域を形成する工程を示す概略断面図である。
【００５７】
図２１では、まず、減圧ＣＶＤなどによって、基板１００の表面全体に第５の酸化膜１１８が堆積形成される。このとき、各トランジスタのゲート１６０Ｈｐ，１６０Ｈｎ，１６０Ｌｐ，１６０Ｌｎの側面にも、第５の酸化膜１１８が形成される。
【００５８】
次に、第１３のレジストＲ１３が形成される。第１３のレジストＲ１３は、領域ＬＶｎに開口部を有している。そして、第１３のレジストＲ１３の開口部を介して、ｐウェル１５０内の比較的浅い層に、ｎ形不純物がイオン注入によって導入される。ここでは、約３０ｋｅＶのエネルギーを有するリンイオン（Ｐ+ ）が注入される。これにより、ドレインオフセット領域１５２とソースオフセット領域１５４とが形成される。さらに、ｐウェル１５０内の比較的深い層に、ｐ形不純物がイオン注入によって導入される。ここでは、約５５ｋｅＶのエネルギーを有する硼素イオン（Ｂ+ ）が注入される。これにより、ｐウェル１５０内のｎ形のオフセット領域１５２，１５４の下層に、不純物濃度の比較的高いｐ形の層が形成され、この結果、低耐圧ｎＭＯＳトランジスタの耐圧を向上させることができる。
【００５９】
図２２では、第１４のレジストＲ１４が形成される。第１４のレジストＲ１４は、領域ＬＶｐに開口部を有している。そして、第１４のレジストＲ１４の開口部を介して、ｎウェル１４０内の比較的浅い層に、ｐ形不純物がイオン注入によって導入される。ここでは、約２０ｋｅＶのエネルギーを有するフッ化硼素イオン（ＢＦ2+）が注入される。これにより、ドレインオフセット領域１４２とソースオフセット領域１４４とが形成される。さらに、ｎウェル１４０内の比較的深い層に、ｎ形不純物がイオン注入によって導入される。ここでは、約１００ｋｅＶのエネルギーを有するリンイオン（Ｐ+ ）が注入される。これにより、ｎウェル１４０内のｐ形のオフセット領域１４２，１４４の下層に、不純物濃度の比較的高いｎ形の層が形成され、この結果、低耐圧ｐＭＯＳトランジスタの耐圧を向上させることができる。
【００６０】
なお、図２１，図２２に示すオフセット領域形成工程の順序は、逆であってもよい。
【００６１】
ステップＳ２０９（図１）では、低耐圧トランジスタのサイドウォールが形成される。具体的には、低耐圧ｎＭＯＳおよびｐＭＯＳトランジスタのゲート１６０Ｌｎ，１６０Ｌｐの側方に、ドレイン／ソース領域を形成するためのマスクとして機能するサイドウォールが形成される。図２３，図２４は、低耐圧トランジスタのサイドウォール形成工程を示す概略断面図である。
【００６２】
図２３では、基板１００の表面全体に、第６の酸化膜１１９が堆積形成される。そして、例えば、反応性イオンエッチング（ＲＩＥ）などの異方性エッチングによって、サイドウォールが形成される。図２４では、低耐圧ｐＭＯＳおよびｎＭＯＳトランジスタのゲート１６０Ｌｐ，１６０Ｌｎの側方に、サイドウォール１１９ＳＷが形成されている。なお、高耐圧ｐＭＯＳおよびｎＭＯＳトランジスタのゲート１６０Ｈｐ，１６０Ｈｎの側方にも、サイドウォール１１９ＳＷが形成されている。
【００６３】
サイドウォール１１９ＳＷを形成する際のエッチングは、各トランジスタのオフセット領域上の酸化膜に開口部が形成されるまで実行される。そして、エッチング終了時には、各トランジスタのゲート１６０Ｈｐ，１６０Ｈｎ，１６０Ｌｐ，１６０Ｌｎの上面を覆う酸化膜１１８，１１９は、完全に除去されている。
【００６４】
ステップＳ２１０（図１）では、各トランジスタのドレイン／ソース領域が形成される。図２５，図２６，図２７は、高耐圧トランジスタおよび低耐圧トランジスタのドレイン／ソース領域を形成する工程を示す概略断面図である。
【００６５】
図２５では、第１５のレジストＲ１５が形成される。第１５のレジストＲ１５は、領域ＨＶｎ，ＬＶｎに開口部を有している。そして、第１５のレジストＲ１５の開口部を介して、高耐圧および低耐圧ｎＭＯＳトランジスタのオフセット領域１３２，１３４，１５２，１５４内に、ｎ形不純物がイオン注入によって導入される。ここでは、約５０ｋｅＶのエネルギーを有する砒素イオン（Ａｓ+ ）が注入される。図２６では、第１６のレジストＲ１６が形成される。第１６のレジストＲ１６は、領域ＨＶｐ，ＬＶｐに開口部を有している。そして、第１６のレジストＲ１６の開口部を介して、高耐圧および低耐圧ｐＭＯＳトランジスタのオフセット領域１２２，１２４，１４２，１４４内に、ｐ形不純物がイオン注入によって導入される。ここでは、約１０ｋｅＶのエネルギーを有する硼素イオン（Ｂ+ ）が注入される。なお、図２５，図２６に示すイオン注入工程の順序は、逆であってもよい。
【００６６】
図２７では、熱処理が施される。このとき、図２５，図２６において注入された不純物が拡散し、この結果、高耐圧ｐＭＯＳトランジスタの２つのオフセット領域１２２，１２４内にドレイン領域１２６とソース領域１２８とがそれぞれ形成され、高耐圧ｎＭＯＳトランジスタの２つのオフセット領域１３２，１３４内にドレイン領域１３６とソース領域１３８とがそれぞれ形成される。同様に、低耐圧ｐＭＯＳトランジスタの２つのオフセット領域１４２，１４４内にドレイン領域１４６とソース領域１４８とがそれぞれ形成され、低耐圧ｎＭＯＳトランジスタの２つのオフセット領域１５２，１５４内にそれぞれドレイン領域１５６とソース領域１５８とが形成される。
【００６７】
なお、図２５，図２６に示すように、高耐圧トランジスタのドレイン／ソース領域は、ゲート酸化膜がマスクとして機能し、自己整合的に形成される。また、低耐圧トランジスタのドレイン／ソース領域は、ゲートとサイドウォールとがマスクとして機能し、自己整合的に形成される。
【００６８】
また、図２５では、ｎ形不純物は、高耐圧および低耐圧ｎＭＯＳトランジスタのポリシリコンゲート１６０Ｈｎ，１６０Ｌｎ内にも注入されており、図２６では、ｐ形不純物は、高耐圧および低耐圧ｐＭＯＳトランジスタのポリシリコンゲート１６０Ｈｐ，１６０Ｌｐ内にも注入されている。そして、図２７における熱処理を経て、各トランジスタのポリシリコンゲート１６０Ｈｎ，１６０Ｌｎ，１６０Ｈｐ，１６０Ｌｐは、低抵抗化される。
【００６９】
さらに、図２５では、高耐圧ｐＭＯＳトランジスタの外側領域（すなわち、フィールド酸化膜１０２で挟まれた領域）にも不純物が注入されている。同様に、図２６では、高耐圧ｎＭＯＳトランジスタの外側領域にも不純物が注入されている。これにより、トランジスタ間を確実に分離することが可能となる。
【００７０】
ステップＳ２１１（図１）では、各トランジスタのゲートの表層およびドレイン／ソース領域の表層にシリサイドが形成される。なお、シリサイドとは、シリコンと金属との２元化合物を意味する。図２８，図２９は、シリサイドを形成する工程を示す概略断面図である。
【００７１】
図２８では、スパッタリングによって、基板１００の表面全体にチタン膜（Ｔｉ膜）１８０が形成される。なお、チタン膜形成の前処理として、基板１００にＡｒイオンを打ち込むことが好ましい。次に、熱処理が施される。このとき、シリコンとチタンとが化合し、シリコンとチタンとの接触部分、すなわち、各トランジスタのゲートの表層およびドレイン／ソース領域の表層に、シリサイドが形成される。具体的には、各トランジスタのゲートの表層には、シリサイド１６０ＳＨｐ，１６０ＳＨｎ，１６０ＳＬｐ，１６０ＳＬｎが形成される。また、各トランジスタのドレイン／ソース領域の表層には、シリサイド１２６Ｓ，１３６Ｓ，１４６Ｓ，１５６Ｓ，１２８Ｓ，１３８Ｓ，１４８Ｓ，１５８Ｓが形成される。図２９では、シリサイドを残して、チタン膜１８０がエッチングによって自己整合的に除去される。この後、さらに、熱処理が施され、シリサイドの低抵抗化が図られる。
【００７２】
上記のような素子形成工程が完了すると、ステップＳ３００（図１）の配線工程が実施される。配線工程では、各トランジスタのゲートの表層およびドレイン／ソース領域の表層に形成されたシリサイドに、Ａｌなどの金属配線が接続される。すなわち、シリサイドは、金属配線を接続するためのコンタクト層として機能する。
【００７３】
以上説明したように、比較例の素子形成工程では、一部の工程（例えば、ステップＳ２０７，２１０，２１１など）が共通化されているため、高耐圧トランジスタと低耐圧トランジスタとを効率良く同一の基板上に形成することができる。
【００７４】
Ａ−２．比較例の製造方法によって作製された半導体装置の特徴：
図３０は、比較例の素子形成工程（図２〜図２９）によって作製された低耐圧トランジスタの構造上の特徴を示す概略断面図である。なお、図３０では、低耐圧ｎＭＯＳトランジスタが示されているが、低耐圧ｐＭＯＳトランジスタについても同様である。
【００７５】
ステップＳ２０９（図１）のサイドウォール形成工程（図２３，図２４）では、エッチングは、各トランジスタのオフセット領域上の酸化膜に開口部が形成されるまで連続して実行されている。すなわち、図２３では、第６の酸化膜１１９が堆積形成される前において、高耐圧トランジスタのドレイン・ソース形成領域を覆う酸化膜の厚みは、低耐圧トランジスタのドレイン・ソース形成領域を覆う酸化膜の厚みよりも大きい。このため、低耐圧側の酸化膜は、高耐圧側の酸化膜よりも先に除去される。そして、エッチングは、高耐圧トランジスタのドレイン・ソース形成領域を覆う比較的厚い酸化膜が除去されるまで連続して実行される。このため、例えば、エッチング停止のタイミングが遅れることにより、エッチング量が過大となると、図３０に示すように、低耐圧トランジスタのサイドウォール１１９ＳＷの幅が、設計値Ｄよりも小さくなってしまう場合がある。このような場合には、ステップＳ２１０のドレイン／ソース領域形成工程（図２５〜図２７）では、ゲート１６０Ｌｎにより近い領域にドレイン領域１５６とソース領域１５８とが形成される。また、ステップＳ２１１のシリサイド形成工程（図２８，図２９）では、ゲート１６０Ｌｎにより近い領域にシリサイド１５６Ｓ，１５８Ｓが形成される。このため、ドレイン領域とソース領域との間隔が狭くなり、この結果、ドレイン耐圧が低下してしまう。
【００７６】
図３１，図３２は、比較例の素子形成工程（図２〜図２９）によって作製された高耐圧トランジスタの構造上の特徴を示す概略断面図である。なお、図３１，図３２では、高耐圧ｎＭＯＳトランジスタが示されているが、高耐圧ｐＭＯＳトランジスタについても同様である。
【００７７】
上記のように、ステップＳ２０９（図１）のサイドウォール形成工程（図２３，図２４）では、エッチングは、各トランジスタのオフセット領域上の酸化膜に開口部が形成されるまで連続して実行されている。このとき、高耐圧ｎＭＯＳトランジスタのゲート酸化膜１１２Ｇｎは、オーバーエッチングされる。このため、図３１，図３２に示すように、ゲート酸化膜１１２Ｇｎの周辺部（すなわち、サイドウォール１１９ＳＷが形成されていない図中○印で囲まれた部分）の厚みは、中央部の厚みよりも小さくなっている。
【００７８】
そして、エッチング量が過大となると、ステップＳ２１０のドレイン／ソース領域形成工程（図２５〜図２７）では、図３１（Ａ）に示すように、ゲート酸化膜１１２Ｇｎの周辺部の下層のオフセット領域１３２，１３４内にも不純物が注入されてしまう場合がある。このような場合には、図３１（Ｂ）に示すように、ゲート酸化膜１１２Ｇｎの周辺部の下層領域にも、ドレイン領域１３６αおよびソース領域１３８αが形成されるため、ドレイン領域とソース領域との間隔が狭くなり、ドレイン耐圧が低下してしまう。
【００７９】
また、エッチング量がさらに過大となると、ステップＳ２１１のシリサイド形成工程（図２８，図２９）では、図３２に示すように、ゲート酸化膜１１２Ｇｎの周辺部の下層領域の表層にシリサイド１３６Ｓα，１３８Ｓαが形成されてしまう場合がある。このような場合には、ドレイン／ソース領域に形成されたシリサイド１３６Ｓα，１３８Ｓαの間隔が狭くなり、この結果、ドレイン耐圧がさらに低下してしまう。なお、シリサイド１３６Ｓα，１３８Ｓαは、ゲート酸化膜１１２Ｇｎの周辺部の下層領域に不純物が注入されない場合にも、同様に形成され得る。
【００８０】
このように、比較例の製造工程を経て形成される低耐圧トランジスタでは、サイドウォールの幅が過小となって、この結果、ドレイン耐圧が低下してしまう場合がある。また、高耐圧トランジスタでは、ゲート酸化膜の周辺部の厚みが過小となって、この結果、ドレイン耐圧が低下してしまう場合がある。
【００８１】
以下の実施例では、上記の各問題を解消するように、製造工程を工夫している。
【００８２】
Ｂ．第１実施例：
第１実施例の製造工程は、比較例の製造工程と同様に、図１のフローチャートに従って実施される。ただし、本実施例では、ステップＳ２０９のサイドウォール形成工程と、ステップＳ２１０のドレイン／ソース領域形成工程と、ステップＳ２１１のシリサイド形成工程と、の内容が変更されている。
【００８３】
本実施例では、ステップＳ２０９のサイドウォール形成工程において、各トランジスタのドレイン／ソース形成領域上の酸化膜を除去する際に、図３０に示すようにサイドウォールの幅が小さくならないように工夫している。すなわち、比較例（図２３）では、サイドウォールを形成するために酸化膜１１９を堆積させているが、本実施例では、酸化膜に代えて、窒化膜を堆積させている。そして、異方性エッチングによって、窒化物のサイドウォールが形成される。
【００８４】
図３３は、第１実施例において、低耐圧トランジスタのゲートの側方にサイドウォールが形成されたときの様子を示す概略断面図である。図２３において、酸化膜１１９に代えて窒化膜を形成すれば、図３３に示すように、基板１００上の酸化膜をそのまま残した状態で、窒化膜を選択的にエッチングすることができる。これにより、低耐圧トランジスタのゲート１６０Ｌｐ，１６０Ｌｎの側方に窒化物のサイドウォール２１９ＳＷが形成される
【００８５】
サイドウォール２１９ＳＷが形成されると、次に、酸化膜が選択的にエッチングされる。このとき、窒化物はエッチングされないため、サイドウォール２１９ＳＷの幅は、そのままの寸法で維持される。酸化膜のエッチングは、比較例と同様に、高耐圧トランジスタのドレイン／ソース形成領域上の比較的厚い酸化膜と、高耐圧トランジスタのドレイン／ソース形成領域上の比較的薄い酸化膜と、の双方が除去されるまで実行され、エッチングが終了すると、図２４に示す状態となる。
【００８６】
このようにすれば、窒化膜と酸化膜とを選択的にエッチングすることができるため、低耐圧トランジスタのゲートの側方に形成されたサイドウォールの幅が小さくならないように、高耐圧トランジスタのドレイン／ソース形成領域上の酸化膜をエッチングすることができる。また、酸化膜をエッチングする際に、サイドウォールはエッチングされないため、低耐圧トランジスタのドレイン／ソース領域間の距離を精度よく保つことができ、この結果、ドレイン耐圧の低下を低減させることができる。
【００８７】
なお、図３３に示すように、本実施例では、ポリシリコンで構成されたゲートと窒化物で構成されたサイドウォール２１９ＳＷとの間には、酸化膜１１８が形成されている。ポリシリコンと窒化膜との間に酸化膜が介在しない場合には、窒化膜の形成によって発生する応力に起因して、ゲートとサイドウォールとの間に、膜剥がれやクラックなどが発生し易い。しかしながら、本実施例のような構造を採用すれば、窒化膜の形成によって発生する応力を緩和することができ、この結果、膜剥がれやクラックなどの発生を低減させることが可能となる。
【００８８】
また、図３３に示すように、本実施例では、シリコン基板１００と窒化物で構成されたサイドウォール２１９ＳＷとの間には、酸化膜１１６，１１２Ｇｎ，１１２Ｇｐが形成されている。シリコンと窒化膜との間に酸化膜が介在しない場合には、シリコンと窒化膜との界面にトラップされる固定電荷に起因して、界面準位が不安定になる。しかしながら、本実施例のような構造を採用すれば、シリコン基板と酸化膜との間の界面準位を安定させることができ、この結果、トランジスタの特性を安定させることが可能となる。
【００８９】
また、本実施例では、ステップＳ２１０のドレイン／ソース領域形成工程において、図３１に示すように、高耐圧トランジスタのゲート酸化膜１１２Ｇｐ，１１２Ｇｎの周辺部の下層のオフセット領域１２２，１２４，１３２，１３４内に、不純物が注入されないように工夫している。
【００９０】
図３４，図３５は、第１実施例における高耐圧トランジスタおよび低耐圧トランジスタのドレイン／ソース領域を形成する工程を示す概略断面図である。なお、図３４，図３５に示す工程は、比較例の図２５，図２６に示す工程に代えて実行される。
【００９１】
図３４と図２５とを比較して分かるように、図３４では、第１５のレジストＲ１５Ａが変更されている。このレジストＲ１５Ａは、高耐圧ｎＭＯＳトランジスタのゲート酸化膜１１２Ｇｎの周辺部とサイドウォール２１９ＳＷとを覆うレジスト部Ｒ１５ｎを含んでいる。また、図３５と図２６とを比較して分かるように、図３５では、第１６のレジストＲ１６Ａが変更されている。このレジストＲ１６Ａは、高耐圧ｐＭＯＳトランジスタのゲート酸化膜１１２Ｇｐの周辺部とサイドウォール２１９ＳＷとを覆うレジスト部Ｒ１６ｐを含んでいる。
【００９２】
このようなレジストＲ１５Ａ，Ｒ１６Ａを用いれば、レジスト部Ｒ１５ｎ，Ｒ１６ｐがマスクとして機能するため、ゲート酸化膜１１２Ｇｎ，１１２Ｇｐの下層領域に不純物が注入されるのを防止することができ、この結果、ドレイン耐圧の低下を低減させることが可能となる。
【００９３】
なお、図３４，図３５において、レジストＲ１５Ａ，Ｒ１６Ａ（レジスト部Ｒ１５ｎ，Ｒ１６ｐ）は、各ゲート１６０Ｈｎ，１６０Ｈｐ上面の周辺端部も覆うように形成されている。
【００９４】
さらに、本実施例では、ステップＳ２１１のシリサイド形成工程において、図３２に示すように、高耐圧トランジスタのゲート酸化膜１１２Ｇｎ，１１２Ｇｐの周辺部の下層領域の表層にシリサイドが形成されないように工夫している。具体的には、ゲート酸化膜の下層領域へのシリサイド形成を防止するための保護膜が利用される。
【００９５】
図３６，図３７は、第１実施例において、高耐圧トランジスタのゲート酸化膜の周辺部上に保護膜を形成する工程を示す概略断面図である。なお、図３６，図３７に示す保護膜形成工程は、図２８に示すチタン膜１８０の形成前に実施される。
【００９６】
図３６では、まず、基板１００の表面全体に、第７の酸化膜１９０が堆積形成される。なお、第７の酸化膜１９０は、約７００Åの厚みで形成されている。次に、第１７のレジストＲ１７が形成される。第１７のレジストＲ１７は、高耐圧トランジスタのゲート酸化膜１１２Ｇｎ，１１２Ｇｐの周辺部とサイドウォール２１９ＳＷとを覆う。そして、第１７のレジストＲ１７の開口部に露出する不要な第７の酸化膜１９０がエッチングによって除去される。これにより、図３７に示すように、高耐圧トランジスタのゲート酸化膜１１２Ｇｎ，１１２Ｇｐの周辺部とサイドウォール２１９ＳＷとを保護する保護膜１９０Ｐが形成される。
【００９７】
なお、図３６において、第１７のレジストＲ１７は、各ゲート１６０Ｈｎ，１６０Ｈｐ上面の周辺端部も覆うように形成されている。ただし、第１７のレジストＲ１７の各ゲート１６０Ｈｎ，１６０Ｈｐ上に設けられる開口部の間隔は、図３４，図３５で用いられる２つのレジストＲ１５Ａ，Ｒ１６Ａの各ゲート１６０Ｈｎ，１６０Ｈｐ上に設けられる開口部の間隔よりも小さくなっている。これは、第７の酸化膜１９０をエッチングする際に、保護膜１９０Ｐの端部が後退するためである。同様の理由で、第１７のレジストＲ１７は、ゲート酸化膜１１２Ｇｎ，１１２Ｇｐの周辺部を完全に覆うように形成されている。このようなレジストＲ１７を用いることにより、保護膜１９０Ｐを所望の寸法で形成することが可能となる。なお、図３７に示すように、本実施例において、保護膜１９０Ｐは、ゲート１６０Ｈｐ，１６０Ｈｎ上面の周辺端部を覆うように形成される。
【００９８】
保護膜１９０Ｐが形成されると、図２８，図２９の工程を経て、各トランジスタのゲートおよびドレイン／ソース領域の表面にシリサイドが形成される。本実施例では、図３７に示すように、ゲート酸化膜１１２Ｇｎ，１１２Ｇｐの周辺部は、保護膜１９０Ｐによって保護されている。したがって、高耐圧トランジスタのゲート酸化膜１１２Ｇｎ，１１２Ｇｐの周辺部の下層領域がチタン膜１８０と化合して、シリサイドが形成されるのを防止することができ、この結果、ドレイン耐圧の低下を低減させることが可能となる。
【００９９】
なお、本実施例では、保護膜１９０Ｐが残されたまま、ステップＳ３００（図１）の配線工程が実施されるが、保護膜１９０Ｐは、シリサイド形成後に除去されるようにしてもよい。
【０１００】
以上説明したように、本実施例においても、比較例と同様に、高耐圧トランジスタと低耐圧トランジスタとを効率良く同一の基板上に形成することができる。また、本実施例では、比較例において発生し得る各トランジスタの特性劣化を低減させることが可能となっている。
【０１０１】
図３８は、第１実施例の素子形成工程によって作製された高耐圧トランジスタおよび低耐圧トランジスタの構造上の特徴を示す概略断面図である。なお、図３８では、高耐圧ｎＭＯＳトランジスタと低耐圧ｎＭＯＳトランジスタとが示されているが、高耐圧ｐＭＯＳトランジスタと低耐圧ｐＭＯＳトランジスタとについても同様である。
【０１０２】
低耐圧ｎＭＯＳトランジスタにおいては、ゲート酸化膜１１６Ｇｎ上にポリシリコンのゲート１６０Ｌｎが形成されており、ゲート１６０Ｌｎの側方には、酸化膜１１８を介して、窒化物で構成されたサイドウォール２１９ＳＷが形成されている。また、ゲート１６０Ｌｎ上面には、シリサイド１６０ＳＬｎが形成されている。
【０１０３】
高耐圧ｎＭＯＳトランジスタにおいては、低耐圧ｎＭＯＳトランジスタと同様に、ゲート酸化膜１１２Ｇｎ上にポリシリコンのゲート１６０Ｈｎが形成されており、ゲート１６０Ｈｎの側方には、酸化膜１１８を介して、窒化物で構成されたサイドウォール２１９ＳＷが形成されている。また、ポリシリコンのゲート１６０Ｈｎ上面には、シリサイド１６０ＳＨｎが形成されている。さらに、高耐圧ｎＭＯＳトランジスタにおいては、ゲート酸化膜１１２Ｇｎの周辺部とサイドウォール２１９ＳＷとを覆うように、保護膜１９０Ｐが形成されている。なお、本実施例では、保護膜１９０Ｐは、ゲート１６０Ｈｎ上面の周辺端部も覆うように形成されている。このため、シリサイド１６０ＳＨｎは、ゲート１６０Ｈｐの周辺端部を除く上面に形成されている。なお、保護膜１９０Ｐがシリサイド形成工程の後に除去される場合にも、シリサイド１６０ＳＨｎは、ゲート１６０Ｈｐの周辺端部を除く上面に形成される。
【０１０４】
Ｃ．第２実施例：
第２実施例の製造工程も、比較例の製造工程と同様に、図１のフローチャートに従って実施される。ただし、本実施例でも、ステップＳ２０９と、ステップＳ２１０と、ステップＳ２１１と、の内容が変更されている。
【０１０５】
本実施例では、ステップＳ２０９のサイドウォール形成工程において、各トランジスタのドレイン／ソース形成領域上の酸化膜を除去する際に、図３０に示すようにサイドウォールの幅が小さくならないように工夫している。すなわち、比較例（図２３，図２４）では、サイドウォール１１９ＳＷを形成する際に、高耐圧トランジスタのドレイン／ソース形成領域上の比較的厚い酸化膜が除去されるまで、連続してエッチングが実行されるが、本実施例では、このエッチングを２回に分けて実行している。
【０１０６】
図３９は、第２実施例におけるサイドウォール形成工程において、第１回目のエッチングが終了したときの様子を示す概略断面図である。図示するように、第１回目のエッチングは、低耐圧トランジスタのドレイン／ソース形成領域上の比較的薄い酸化膜１１６，１１８（図２３）が除去されるまで実行される。このとき、図３９に示すように、高耐圧トランジスタのドレイン／ソース形成領域上の比較的厚い酸化膜の厚みは小さくなっているが、この酸化膜は完全に除去されていない。
【０１０７】
図４０は、第２実施例におけるサイドウォール形成工程において、第２回目のエッチングが終了したときの様子を示す概略断面図である。図４０では、第２回目のエッチングを開始する前に、領域ＬＶを保護するための第１８のレジストＲ１８が形成される。第１８のレジストＲ１８は、領域ＨＶに開口部を有しており、第１のレジストＲ１（図３）と同じレジストマスクを利用して形成されている。そして、領域ＬＶが保護された状態で、第１８のレジストＲ１８の開口部に露出する酸化膜がエッチングされる。第２回目のエッチングは、高耐圧トランジスタのドレイン／ソース形成領域上に残存する酸化膜が除去されるまで実行される。
【０１０８】
このようにすれば、高耐圧トランジスタのドレイン・ソース形成領域上に残存する比較的厚い酸化膜に開口部を設ける際に、低耐圧トランジスタのゲートの側方に形成されたサイドウォール１１９ＳＷはエッチングされない。このため、サイドウォールの幅が小さくならないように高耐圧トランジスタのドレイン・ソース形成領域上の酸化膜をエッチングすることができる。また、低耐圧トランジスタのドレイン／ソース領域間の距離を精度よく保つことができ、この結果、ドレイン耐圧の低下を低減させることができる。
【０１０９】
なお、本実施例におけるステップＳ２１０，Ｓ２１１の処理は、第１実施例と同じであるため詳細な説明は省略する。そして、第２実施例の素子形成工程によって作製される高耐圧トランジスタおよび低耐圧トランジスタの構造上の特徴は、第１実施例（図３８）と同じである。ただし、第２実施例では、サイドウォールは酸化物で構成される。
【０１１０】
以上説明したように、本実施例においても、比較例と同様に、高耐圧トランジスタと低耐圧トランジスタとを効率良く同一の基板上に形成することができる。また、本実施例では、比較例において発生し得る各トランジスタの特性劣化を低減させることが可能となっている。
【０１１１】
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【０１１２】
（１）上記実施例では、図３４，図３５に示すように、レジストＲ１５Ａ，Ｒ１６Ａは、高耐圧トランジスタのゲート酸化膜１１２Ｇｎ，１１２Ｇｐの周辺部と、サイドウォール２１９ＳＷと、各ゲート１６０Ｈｎ，１６０Ｈｐ上面の周辺端部とを覆うように形成されているが、一般には、少なくとも高耐圧トランジスタのゲート酸化膜の周辺部上に形成されていればよい。
【０１１３】
（２）上記実施例では、図３７に示すように、保護膜１９０Ｐは、高耐圧トランジスタのゲート酸化膜１１２Ｇｎ，１１２Ｇｐの周辺部と、サイドウォール２１９ＳＷと、各ゲート１６０Ｈｎ，１６０Ｈｐ上面の周辺端部とを覆うように形成されているが、一般には、少なくとも高耐圧トランジスタのゲート酸化膜の周辺部上に形成されていればよい。
【０１１４】
また、上記実施例では、保護膜１９０Ｐは、シリコン酸化物で構成されているが、これに代えて、例えば、シリコン窒化物（Ｓｉ3Ｎ4）で構成されていてもよい。
【０１１５】
（３）上記実施例では、チタン（Ｔｉ）を用いて、ポリシリコンゲートの上面にシリサイドが形成されているが、これに代えて、ＭｏやＷ、Ｔａなどの他の高融点金属を用いるようにしてもよい。なお、Ｔｉを用いる場合には、シリサイド形成のための熱処理の温度を比較的低くすることができるという利点がある。また、Ｔｉ，Ｔａを用いる場合には、シリサイドの抵抗率を比較的小さくすることができるという利点がある。
【０１１６】
（４）第１実施例では、サイドウォールがシリコン窒化物で形成され、選択的にエッチングが実行されている。第２実施例では、２回に分けてエッチングが実行されている。このように、一般には、高耐圧トランジスタのドレイン・ソース形成領域上の比較的厚い酸化膜に開口部を設ける際に、低耐圧トランジスタのゲートの側方に形成されたサイドウォールの幅が小さくならないようにエッチングが実行されればよい。
【０１１７】
（５）上記実施例では、半導体基板としてｐ形のシリコン基板が用いられているが、ｎ形のシリコン基板を用いるようにしてもよい。また、他の半導体基板を用いるようにしてもよい。
【０１１８】
上記実施例では、各トランジスタのゲート酸化膜は、熱酸化によって形成されているが、これに代えて、ＣＶＤなどによって堆積形成するようにしてもよい。ただし、熱酸化によってゲート酸化膜を形成すれば、比較的高い絶縁性を有する良質の膜を形成することができるという利点がある。
【０１１９】
上記実施例では、不純物がドープされたポリシリコンの表面にシリサイドが形成されたゲートが用いられているが、金属材料のみで形成されたゲートを用いるようにしてもよい。
【０１２０】
上記実施例では、各トランジスタのゲート絶縁膜として、シリコン酸化膜が用いられているが、これに代えて、シリコン窒化膜などの他の絶縁膜を用いるようにしてもよい。すなわち、各トランジスタは、ＭＩＳ構造を有していてもよい。
【０１２１】
このように、本発明は、一般に、絶縁ゲート型の高耐圧および低耐圧トランジスタを同一の半導体基板上に形成する際に、適用可能である。
【０１２２】
（６）第１実施例では、サイドウォール２１９ＳＷは、シリコン窒化物で構成されているが、シリコン酸化膜と異なる他の絶縁材料で構成されていてもよい。一般に、サイドウォールは、ゲート絶縁膜と異なる絶縁材料で構成される材料膜であって、絶縁膜と材料膜とを選択的にエッチング可能な材料膜を用いて、形成されていればよい。
【図面の簡単な説明】
【図１】半導体装置の製造工程を示すフローチャートである。
【図２】素子間分離領域が形成された半導体基板を示す概略断面図である。
【図３】高耐圧ｐＭＯＳトランジスタのためのｎウェルを形成する工程を示す概略断面図である。
【図４】高耐圧ｐＭＯＳトランジスタのためのｎウェルを形成する工程を示す概略断面図である。
【図５】高耐圧ｎＭＯＳトランジスタのためのｐウェルを形成する工程を示す概略断面図である。
【図６】高耐圧ｎＭＯＳトランジスタのためのｐウェルを形成する工程を示す概略断面図である。
【図７】高耐圧トランジスタのドレイン／ソースオフセット領域を形成する工程を示す概略断面図である。
【図８】高耐圧トランジスタのドレイン／ソースオフセット領域を形成する工程を示す概略断面図である。
【図９】高耐圧トランジスタのドレイン／ソースオフセット領域を形成する工程を示す概略断面図である。
【図１０】高耐圧トランジスタのチャネル領域を形成する工程を示す概略断面図である。
【図１１】高耐圧トランジスタのチャネル領域を形成する工程を示す概略断面図である。
【図１２】高耐圧トランジスタのゲート酸化膜を形成する工程を示す概略断面図である。
【図１３】高耐圧トランジスタのゲート酸化膜を形成する工程を示す概略断面図である。
【図１４】低耐圧ｐＭＯＳトランジスタのためのｎウェルを形成する工程を示す概略断面図である。
【図１５】低耐圧ｎＭＯＳトランジスタのためのｐウェルを形成する工程を示す概略断面図である。
【図１６】低耐圧トランジスタのゲート酸化膜を形成する工程を示す概略断面図である。
【図１７】低耐圧トランジスタのゲート酸化膜を形成する工程を示す概略断面図である。
【図１８】高耐圧トランジスタおよび低耐圧トランジスタのゲートを形成する工程を示す概略断面図である。
【図１９】高耐圧トランジスタおよび低耐圧トランジスタのゲートを形成する工程を示す概略断面図である。
【図２０】高耐圧トランジスタおよび低耐圧トランジスタのゲートを形成する工程を示す概略断面図である。
【図２１】低耐圧ｎＭＯＳトランジスタのドレイン／ソースオフセット領域を形成する工程を示す概略断面図である。
【図２２】低耐圧ｐＭＯＳトランジスタのドレイン／ソースオフセット領域を形成する工程を示す概略断面図である。
【図２３】低耐圧トランジスタのサイドウォール形成工程を示す概略断面図である。
【図２４】低耐圧トランジスタのサイドウォール形成工程を示す概略断面図である。
【図２５】耐圧トランジスタおよび低耐圧トランジスタのドレイン／ソース領域を形成する工程を示す概略断面図である。
【図２６】耐圧トランジスタおよび低耐圧トランジスタのドレイン／ソース領域を形成する工程を示す概略断面図である。
【図２７】耐圧トランジスタおよび低耐圧トランジスタのドレイン／ソース領域を形成する工程を示す概略断面図である。
【図２８】シリサイドを形成する工程を示す概略断面図である。
【図２９】シリサイドを形成する工程を示す概略断面図である。
【図３０】比較例の素子形成工程（図２〜図２９）によって作製された低耐圧トランジスタの構造上の特徴を示す概略断面図である。
【図３１】比較例の素子形成工程（図２〜図２９）によって作製された高耐圧トランジスタの構造上の特徴を示す概略断面図である。
【図３２】比較例の素子形成工程（図２〜図２９）によって作製された高耐圧トランジスタの構造上の特徴を示す概略断面図である。
【図３３】第１実施例において、低耐圧トランジスタのゲートの側方にサイドウォールが形成されたときの様子を示す概略断面図である。
【図３４】第１実施例における高耐圧トランジスタおよび低耐圧トランジスタのドレイン／ソース領域を形成する工程を示す概略断面図である。
【図３５】第１実施例における高耐圧トランジスタおよび低耐圧トランジスタのドレイン／ソース領域を形成する工程を示す概略断面図である。
【図３６】第１実施例において、高耐圧トランジスタのゲート酸化膜の周辺部上に保護膜を形成する工程を示す概略断面図である。
【図３７】第１実施例において、高耐圧トランジスタのゲート酸化膜の周辺部上に保護膜を形成する工程を示す概略断面図である。
【図３８】第１実施例の素子形成工程によって作製された高耐圧トランジスタおよび低耐圧トランジスタの構造上の特徴を示す概略断面図である。
【図３９】第２実施例におけるサイドウォール形成工程において、第１回目のエッチングが終了したときの様子を示す概略断面図である。
【図４０】第２実施例におけるサイドウォール形成工程において、第２回目のエッチングが終了したときの様子を示す概略断面図である。
【符号の説明】
１００…半導体基板
１０２…フィールド酸化膜
１１０，１１２，１１４，１１６，１１８，１１９…酸化膜
１１２Ｇｎ，１１２Ｇｐ…ゲート酸化膜
１１６Ｇｎ，１１６Ｇｐ…ゲート酸化膜
１１９ＳＷ…サイドウォール
１２０…ｎウェル
１２２…ドレインオフセット領域
１２４…ソースオフセット領域
１２６…ドレイン領域
１２８…ソース領域
１２６Ｓ，１２８Ｓ…シリサイド
１３０…ｐウェル
１３２…ドレインオフセット領域
１３４…ソースオフセット領域
１３６，１３６α…ドレイン領域
１３８，１３８α…ソース領域
１３６Ｓ，１３８Ｓ…シリサイド
１３６Ｓα，１３８Ｓα…シリサイド
１４０…ｎウェル
１４２…ドレインオフセット領域
１４４…ソースオフセット領域
１４６…ドレイン領域
１４８…ソース領域
１４６Ｓ，１４８Ｓ…シリサイド
１５０…ｐウェル
１５２…ドレインオフセット領域
１５４…ソースオフセット領域
１５６…ドレイン領域
１５８…ソース領域
１５８Ｓ，１５８Ｓ…シリサイド
１６０…ポリシリコン膜
１６０Ｈｐ，１６０Ｈｎ，１６０Ｌｐ，１６０Ｌｎ…ゲート
１６０ＳＨｐ，１６０ＳＨｎ，１６０ＳＬｐ，１６０ＳＬｎ…シリサイド
１８０…チタン膜
１９０…酸化膜
１９０Ｐ…保護膜
２１９ＳＷ…サイドウォール
ＨＶ…高耐圧トランジスタ形成領域
ＨＶｎ…高耐圧ｎＭＯＳトランジスタ形成領域
ＨＶｐ…高耐圧ｐＭＯＳトランジスタ形成領域
ＬＶ…低耐圧トランジスタ形成領域
ＬＶｎ…低耐圧ｎＭＯＳトランジスタ形成領域
ＬＶｐ…低耐圧ｐＭＯＳトランジスタ形成領域
Ｒ１〜Ｒ１８，Ｒ１５Ａ，Ｒ１６Ａ…レジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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