(57)【特許請求の範囲】
【請求項１】
半導体集積回路の製造方法において、
基板上に酸化物層を形成し、
前記酸化物層上に導電層を形成し、
前記導電層上に窒化シリコン層を形成し、
前記窒化シリコン層上にホトレジスト層を形成すると共にパターン化し、
前記窒化シリコン層及び導電層及び酸化物層をエッチングして前記基板の一部を露出する開口を形成し、
前記ホトレジスト層を除去し、
前記露出された基板及び前記開口内の側壁に沿って露出された導電層の一部を酸化して酸化領域を形成し、
前記窒化シリコン層上及び前記酸化領域上に絶縁層を形成し、
前記絶縁層の上表面が前記酸化領域の上表面及び前記導電層の上表面と同一面状であるように前記絶縁層をエッチバックして前記窒化シリコンを露出させ、
前記窒化シリコン層を除去し、
前記絶縁層の上表面、前記酸化領域の上表面、及び前記導電層の上表面上に平坦なシリサイド層を形成する、
上記各ステップを有することを特徴とする半導体集積回路の製造方法。
【請求項２】
請求項１において、更に、
前記ホトレジスト層を除去する前に前記開口内に露出された基板の一部をエッチングする、
上記ステップを有することを特徴とする半導体集積回路の製造方法。
【請求項３】
請求項１において、前記絶縁層がスピンオンガラスであり、且つ前記スピンオンガラスは、形成された後に、硬化されることを特徴とする半導体集積回路の製造方法。
【請求項４】
請求項１において、更に、
酸化の前に露出された基板内にドーパントを注入する、
上記ステップを有することを特徴とする半導体集積回路の製造方法。
【請求項５】
請求項１において、前記導電層がポリシリコン層であることを特徴とする半導体集積回路の製造方法。
【請求項６】
半導体集積回路の製造方法において、
基板上に酸化物層を形成し、
前記酸化物層上に導電層を形成し、
前記導電層上に窒化シリコン層を形成し、
前記窒化シリコン層上にホトレジスト層を形成すると共にパターン化し、
前記窒化シリコン層及び導電層及び酸化物層をエッチングして前記基板の一部を露出する開口を形成し、
前記ホトレジスト層を除去し、
前記窒化シリコン層の少なくとも一部を除去して前記導電層の上表面の少なくとも一部を露出させ、
前記露出された基板及び前記開口内の側壁に沿って露出された導電層の一部及び上表面の少なくとも一部を酸化して酸化領域を形成し、
前記窒化シリコン層の残存部分の上及び前記酸化領域上に絶縁層を形成し、
前記絶縁層の上表面が前記酸化領域の上表面及び前記窒化シリコン層の残存部分下側の前記導電層の上表面と同一面状であるように前記絶縁層をエッチバックして前記窒化シリコンの残存部分を露出させ、
前記窒化シリコン層の残存部分を除去し、
前記絶縁層の上表面、前記酸化領域の上表面、及び前記導電層の上表面上に平坦なシリサイド層を形成する、
上記各ステップを有することを特徴とする半導体集積回路の製造方法。
【請求項７】
請求項６において、更に、
前記窒化シリコン層の少なくとも一部を除去して前記導電層の上表面の少なくとも一部を露出させた後に、前記上表面が露出された前記導電層の部分を少なくとも部分的に除去する、
上記ステップを有することを特徴とする半導体集積回路の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、大略、半導体集積回路及びその処理技術に関するものであって、更に詳細には、平坦な表面を有するＭＯＳＦＥＴ構成体及びその製造方法に関するものである。
【０００２】
【従来の技術】
集積回路の製造コストは、所望の機能を実現するのに必要とされるチップ面積にかなりの部分が依存する。このチップ面積は、例えば金属−酸化物−半導体（ＭＯＳ）技術におけるゲート電極等のアクティブな構成要素や、例えばＭＯＳ装置のソース及びドレイン領域やバイポーラ装置のエミッタ及びベース領域等の拡散領域の幾何学的形状及び寸法により画定される。これらの幾何学的形状及び寸法は、しばしば、特定の製造設備に対して得られるホトリソグラフィの分解能に依存することが多い。種々の装置及び回路の水平方向の寸法を確立する場合のホトリソグラフィの目標は、設計条件にかなうパターンを形成すると共に、ウエハの表面上に回路パターンを正確に整合させることである。ライン幅がサブミクロンホトリソグラフィにおいて益々小さくなるに従って、ホトレジスト内にライン及びコンタクト孔をプリントするためのプロセスは益々困難なものとなっている。
【０００３】
回路が超大規模集積化（ＶＬＳＩ）レベルに進むと共に、ウエハの表面にはより多くの層が付加される。これらの付加的な層は、ウエハ表面上により多くのステップ即ち段差を形成する。従って、ホトリソグラフィにおける小さな画像寸法の分解能は、光の反射及びこれらの段差においてのホトレジストの薄層化のために、これらの付加的な段差においてより一層困難なものとなる。変化されるトポグラフィ即ち地形的構成の影響を取除くために平坦化技術が一般的に使用されている。
【０００４】
ホトリソグラフィの分解能を向上させるために平坦化技術が使用されることに加えて、チップ面積は、更に、使用される分離技術にも依存する。リーク電流が機能的又は仕様上の障害を発生させないように、アクティブな回路要素間には充分なる電気的分離が与えられねばならない。例えば、より高い密度のメモリアレイに使用するより小型のメモリセルに対する要求と共に、益々厳しくなる仕様条件は、メモリ装置及びその他の最近の集積回路においての分離技術に著しい圧力をかけている。
【０００５】
公知の広く使用されている分離技術は、通常ＬＯＣＯＳとして呼ばれるシリコンの局所酸化技術である。このＬＯＣＯＳプロセスは、分離領域に対して必要とされる面積を減少させ且つある寄生要領を減少させる上で優れた技術的改良であった。ＬＯＣＯＳフィールド酸化膜は、通常、最大回路電圧へバイアスされた場合に、フィールド酸化膜上に設けられた導体がその下側のチャンネルを反転させることがないように充分な厚さに形成される。しかしながら、ＬＯＣＯＳフィールド酸化膜及びその他の分離技術は、集積回路表面に対してトポグラフィ即ち凹凸のある地形的形状を発生させる。この付加的なトポグラフィ即ち地形的構成は、シリコンの酸素に対する反応のために、シリコンが酸化する前の体積よりも、二酸化シリコンは必然的により大きな体積を占めるものとなることの結果である。その結果、従来のＬＯＣＯＳフィールド酸化膜の表面はアクティブ領域の表面上であり、該酸化膜の厚さの約半分はアクティブ領域表面の上方に位置している。このトポグラフィは、上側に存在する導体がフィールド酸化膜の端部において段差を被覆することを必要とし、そのことは、導体層をエッチングする場合及び導体層の信頼性において問題となる蓋然性を与えている。更に、サブミクロンホトリソグラフィに対するフィールドの深さは、ウエハ表面のトポグラフィにより超えることが可能である。
【０００６】
【発明が解決しようとする課題】
従って、本発明の目的とするところは、隣接するアクティブ即ち活性な領域の表面と実質的に同一面状の表面を具備する分離構成体及びその製造方法を提供することである。
【０００７】
本発明の別の目的とするところは、幅広及び幅狭の両方の分離位置に対して使用することの可能な分離構成体を形成する方法を提供することである。
【０００８】
本発明の更に別の目的とするところは、分離用の物質として熱二酸化シリコンを使用する分離構成体を形成する方法を提供することである。
【０００９】
本発明の更に別の目的とするところは、分離用の凹所を平坦化用絶縁層で実質的に充填する分離構成体を形成する方法を提供することである。
【００１０】
【課題を解決するための手段】
本発明は、基板上に導電層を形成することによる、半導体装置構成体の製造方法及びその際に製造される半導体装置構成体に組込むことが可能である。導電層を貫通して開口を形成し基板の一部を露出させる。露出された基板の一部を該開口内においてエッチング除去する。開口内の側壁に沿っての導電層の一部と共に、該開口内に残存する露出された基板を酸化する。該開口内に平坦化用絶縁性領域を形成する。次いで、平坦化用絶縁性領域及び導電層の上に平坦なシリサイド層を形成する。
【００１１】
【実施例】
以下に説明する処理ステップ及び構成は、集積回路を製造するための完全な処理の流れを構成するものではない。本発明は、当該技術分野において現在使用されている集積回路製造技術に関連して実施することが可能なものであり、本発明の重要な特徴を理解するのに必要と思われる重要なステップについて重点的に説明する。尚、添付の図面は製造過程中における集積回路の一部の概略断面を示したものであるが、これらの図面は縮尺通りに画いたものではなく適宜拡縮して示してあることに注意すべきである。
【００１２】
図１を参照すると、シリコン基板１０の上に集積回路を形成すべき状態が示されている。シリコン基板１０の上にゲート酸化物層１２を形成する。ゲート酸化物層の上にポリシリコン層１４を形成する。ポリシリコン層１４は、典型的には、適宜ドープされて、電界効果トランジスタのゲート電極を形成する。典型的には、ポリシリコン層１４は約１５００Åの厚さを有している。ポリシリコン層１４の上に約５００Åの厚さに窒化シリコン層１６を形成する。次いで、窒化シリコン上にホトレジスト層を形成し且つパターン化して約０．６ミクロンの幅を持った下側に存在する層を貫通して延在する開口を形成する。窒化シリコン層１６、ポリシリコン層１４及びゲート酸化物層１２をエッチングして開口２０を形成し、該開口内にシリコン基板層１０を露出させる。種々の層の形成及びエッチングは従来のプロセスに従って行なわれる。注意すべきことであるが、本発明は、単一セルＣＭＯＳプロセス、ツインウエル即ちツインタブＣＭＯＳプロセス、及びその他のバイポーラ、Ｎチャンネル及びＰチャンネルＭＯＳ及びＢｉＣＭＯＳ技術を包含するその他の技術においても適用可能なものである。このような技術では、それらのアクティブな装置は、直接的にモノリシック基板内に又は基板の表面においてエピタキシャル層内に形成する場合がある。本発明は、このようなその他の技術に適用可能であり且つそのようなその他の技術に実現される場合に効果的であると考えられる。
【００１３】
図２を参照すると、開口内において基板１０の一部がエッチング除去されている。好適には、従来のプロセスを使用して約２０００Åがエッチング除去される。ホトレジスト層１８を除去する。Ｘで示したチャンネルストップ注入をシリコン基板内に付与して、寄生スレッシュホールド電圧を増加させることにより電気的分離を改善させることが可能である。このチャンネルストップ注入は、開口内の領域に適切なドーピングを与え、それは分離構成体として作用する。基板のエッチングの後に形成される基板１０内の凹所の側部にイオン注入することによっても分離が改善される。このことは、凹所及びトレンチの側部のイオン注入に対しての角度回転型注入により達成することが可能である。
【００１４】
開口内の露出されたシリコン基板１０は熱酸化によって酸化領域２２を形成する。この酸化プロセスは、通常、３０分間の間９００℃の温度で行なわれる。熱酸化は、開口２０内の側壁に沿ってポリシリコン層１４の一部をも酸化させる。注意すべきことであるが、シリコン基板１０及び開口２０内の側壁に沿ってポリシコンの熱酸化は、窒化シリコン層１６がアクティブ即ち活性な装置の表面の上にマスクとして作用する状態で行なわれる。
【００１５】
【実施例】
窒化シリコンは、ポリシリコン層１４の上表面の酸化を防止するための酸化バリアとして作用する。酸化された区域、即ち現在ポリシリコン層１４を離隔させる分離区域の幅は、元が０．６ミクロンの幅であったのと比較し、約０．７ミクロンである。この分離区域の厚さは、典型的に、約４０００Åである。シリコン基板とポリシリコン層１４との間にはそのエッジに沿って酸化ステップの期間中に小さなバードビークが形成される。このバードビークは活性領域の尖った角部を丸めた形状とさせ、そのことはポリシリコンゲート電極の角部によって形成される高い電界を減少させ且つ寄生フィールド酸化物トランジスタのリークの傾向を減少させることに貢献する。
【００１６】
図３を参照すると、窒化シリコン層１６上及び開口２０内に絶縁層２４を形成する。絶縁層２４は、好適には、例えばスピンオンガラス（ＳＯＧ）のような平坦化層である。説明の便宜上絶縁層２４のことをＳＯＧとして呼称する。
【００１７】
図４を参照すると、ＳＯＧをエッチバックしてＳＯＧ領域２６を形成し、従ってそれはほぼポリシリコン層１４と同一面状である。開口内にＳＯＧを形成することにより分離区域開口が充填され且つポリシリコン層１４のレベルにおいて集積回路を平坦化させる。次いで、窒化シリコン層１６を除去し、且つポリシリコン層１４、酸化領域２２の一部及びＳＯＧ２６の上に適合性シリサイド層２８を形成する。シリサイド層２８は平面状乃至は平坦状である。何故ならば、下側に存在するポリシリコン層及びＳＯＧ層が実質的に同一面状だからである。次いで、ポリシリコン層１４及びシリサイド層２８を従来の方法に従ってパターン化し且つエッチングしてゲート電極を形成する。
【００１８】
ゲート電極を形成する前に導電層を実質的に平坦化させる方法は、従来技術と比較し著しい利点を提供している。このプロセスは、サブミクロンの分離区域を形成するのに適している。酸化領域２２とＳＯＧ２６とを有する活性区域分離構成体を形成することは、サブミクロンの分離区域を維持しながらゲート電極のパターン化をする前に集積回路のより良好な平坦性を確保する。このような平坦な表面は、一様な画像ライン及び空間をプリントする能力を改善する。
【００１９】
しかしながら、図５を参照すると、大きな分離区域を形成することも可能である。基板の酸化を行なう前に、分離区域として作用する大きな区域にわたり窒化シリコンを除去する。残存されるべき窒化シリコンの上にホトレジスト層（不図示）即ちマスクを形成する。除去されるべき窒化シリコンの部分の下側に存在するポリシリコン層の一部も除去することが可能である。例えば、ポリシリコン層１４のうちの５００Åを除去し、ゲート酸化物層１２の上側に位置するポリシリコン層３０の薄い層を有する区域を残存させることが可能である。一方、除去する窒化シリコン層の下側に存在する全てのポリシリコンを除去することも可能である。熱酸化領域２２を形成する基板の熱酸化は、更に、開口２０内の側壁に沿って残存するポリシリコン層３０の一部を酸化させる。窒化シリコン層の一部は除去されているので、露出されたポリシリコン層３０の上表面も酸化して領域３２を形成する。
【００２０】
より大きな分離区域においてポリシリコンを残存させることは、例えば、より薄いポリシリコン層３０をクロスオーバー即ち交差する信号ラインを持った装置の性能に著しい影響を与えることはない。このことは、その大きな区域は種々のデバイス即ち装置を電気的に分離する酸化領域２２及びＳＯＧ２６を有するトレンチによって取囲まれているからである。更に、より大きな分離区域内に残存するポリシリコンは、酸化領域及びＳＯＧ領域の平坦性を向上させる。例えば５００Åのポリシリコンの幾分かを残存させることの付加的な利点としては、オプションとしてポリシリコン層３０をＶｓｓへ接続させてラジエーション（ＲＡＤ）保護を与えることが可能であるということである。
【００２１】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ限定されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図１】  本発明の一実施例に基づいて半導体集積回路を製造する一段階における状態を示した概略断面図。
【図２】  本発明の一実施例に基づいて半導体集積回路を製造する一段階における状態を示した概略断面図。
【図３】  本発明の一実施例に基づいて半導体集積回路を製造する一段階における状態を示した概略断面図。
【図４】  本発明の一実施例に基づいて半導体集積回路を製造する一段階における状態を示した概略断面図。
【図５】  本発明の別の実施例に基づいて半導体集積回路を製造する一段階における状態を示した概略断面図。
【符号の説明】
１０  シリコン基板
１２  ゲート酸化物層
１４  ポリシリコン層
１６  窒化シリコン層
２０  開口
２２  酸化領域
２４  絶縁層
２６  ＳＯＧ領域
【図１】
0003640974.tif 000002
【図２】
0003640974.tif 000003
【図３】
0003640974.tif 000004
【図４】
0003640974.tif 000005
【図５】
0003640974.tif 000006