(57)【特許請求の範囲】
【請求項１】
階調データに基づいてガンマ補正された階調値を生成するための多値の基準電圧を発生する基準電圧発生回路であって、
第１及び第２の電源電圧が供給される第１及び第２の電源線の間に直列に接続された複数の抵抗回路を有し、各抵抗回路により抵抗分割された第１〜第ｉ（ｉは２以上の整数）の分割ノードの電圧を第１〜第ｉの基準電圧として出力するラダー抵抗回路と、
第ｊ（ｊは整数）の分割ノードと前記第１の電源線との間のインピーダンスである第１のインピーダンス値を変化させる第１のインピーダンス可変回路と、
第ｋ（１≦ｊ＜ｋ≦ｉ、ｋは整数）の分割ノードと前記第２の電源線との間のインピーダンスである第２のインピーダンス値を変化させる第２のインピーダンス可変回路と、
を含み、
前記第１及び第２のインピーダンス可変回路は、
前記階調データに基づく駆動期間の所与の制御期間において、前記第１及び第２のインピーダンス値を低くし、
前記制御期間経過後において、前記第１及び第２のインピーダンス値をそれぞれ所与の第１及び第２の値に戻し、
前記第１のインピーダンス可変回路は、
前記第１の電源線と、第１〜第ｊの分割ノードとをそれぞれバイパスする第１〜第ｊのスイッチ回路を含み、
前記第１〜第ｊのスイッチ回路は、
前記第１の電源線と第１〜第ｊの分割ノードとを全て電気的に接続した後、第ｊの分割ノードから第１の分割ノードまでを順に前記第１の電源線と電気的に遮断することを特徴とする基準電圧発生回路。
【請求項２】
階調データに基づいてガンマ補正された階調値を生成するための多値の基準電圧を発生する基準電圧発生回路であって、
第１及び第２の電源電圧が供給される第１及び第２の電源線の間に直列に接続された複数の抵抗回路を有し、各抵抗回路により抵抗分割された第１〜第ｉ（ｉは２以上の整数）の分割ノードの電圧を第１〜第ｉの基準電圧として出力するラダー抵抗回路と、
第ｊ（ｊは整数）の分割ノードと前記第１の電源線との間のインピーダンスである第１のインピーダンス値を変化させる第１のインピーダンス可変回路と、
第ｋ（１≦ｊ＜ｋ≦ｉ、ｋは整数）の分割ノードと前記第２の電源線との間のインピーダンスである第２のインピーダンス値を変化させる第２のインピーダンス可変回路と、
を含み、
前記第１及び第２のインピーダンス可変回路は、
前記階調データに基づく駆動期間の所与の制御期間において、前記第１及び第２のインピーダンス値を低くし、
前記制御期間経過後において、前記第１及び第２のインピーダンス値をそれぞれ所与の第１及び第２の値に戻し、
前記第１のインピーダンス可変回路は、
前記第１〜第（ｊ−１）の分割ノードにその入力が接続された第１〜第（ｊ−１）のボルテージフォロワ型の演算増幅器と、
前記第１〜第（ｊ−１）のボルテージフォロワ型の演算増幅器の出力と第１〜第（ｊ−１）の基準電圧出力ノードとの間に挿入された第１〜第（ｊ−１）の駆動出力スイッチ回路と、
前記第１〜第（ｊ−１）の分割ノードと第１〜第（ｊ−１）の基準電圧出力ノードとの間に挿入された第１〜第（ｊ−１）の抵抗出力スイッチ回路と、
前記第（ｊ−１）のボルテージフォロワ型の演算増幅器の出力と第ｊの基準電圧出力ノードとの間に挿入された第１のバイパススイッチ回路と、
を含み、
前記第１〜第（ｊ−１）の駆動出力スイッチ回路は、
前記制御期間において、前記第１〜第（ｊ−１）のボルテージフォロワ型の演算増幅器の出力と第１〜第（ｊ−１）の基準電圧出力ノードとを電気的に接続し、
前記制御期間経過後において、前記第１〜第（ｊ−１）のボルテージフォロワ型の演算増幅器の出力と第１〜第（ｊ−１）の基準電圧出力ノードとを電気的に遮断し、
前記第１〜第（ｊ−１）の抵抗出力スイッチ回路は、
前記制御期間において、前記第１〜第（ｊ−１）の分割ノードと第１〜第（ｊ−１）の基準電圧出力ノードとを電気的に遮断し、
前記制御期間経過後において、前記第１〜第（ｊ−１）の分割ノードと第１〜第（ｊ−１）の基準電圧出力ノードとを電気的に接続し、
前記第１のバイパススイッチ回路は、
前記制御期間において、前記第（ｊ−１）のボルテージフォロワ型の演算増幅器の出力と第ｊの基準電圧出力ノードとを電気的に接続し、
前記制御期間経過後において、前記第（ｊ−１）のボルテージフォロワ型の演算増幅器の出力と第ｊの基準電圧出力ノードとを電気的に遮断することを特徴とする基準電圧発生回路。
【請求項３】
階調データに基づいてガンマ補正された階調値を生成するための多値の基準電圧を発生する基準電圧発生回路であって、
第１及び第２の電源電圧が供給される第１及び第２の電源線の間に直列に接続された複数の抵抗回路を有し、各抵抗回路により抵抗分割された第１〜第ｉ（ｉは２以上の整数）の分割ノードの電圧を第１〜第ｉの基準電圧として出力するラダー抵抗回路と、
第ｊ（ｊは整数）の分割ノードと前記第１の電源線との間のインピーダンスである第１のインピーダンス値を変化させる第１のインピーダンス可変回路と、
第ｋ（１≦ｊ＜ｋ≦ｉ、ｋは整数）の分割ノードと前記第２の電源線との間のインピーダンスである第２のインピーダンス値を変化させる第２のインピーダンス可変回路と、
を含み、
前記第１及び第２のインピーダンス可変回路は、
前記階調データに基づく駆動期間の所与の制御期間において、前記第１及び第２のインピーダンス値を低くし、
前記制御期間経過後において、前記第１及び第２のインピーダンス値をそれぞれ所与の第１及び第２の値に戻し、
前記第１のインピーダンス可変回路は、
前記第１〜第（ｊ−１）の分割ノードにその入力が接続された第１〜第（ｊ−１）のボルテージフォロワ型の演算増幅器と、
前記第１〜第（ｊ−１）のボルテージフォロワ型の演算増幅器の出力と第１〜第（ｊ−１）の基準電圧出力ノードとの間に挿入された第１〜第（ｊ−１）の駆動出力スイッチ回路と、
前記第１〜第（ｊ−１）の分割ノードと第１〜第（ｊ−１）の基準電圧出力ノードとの間に挿入された第１〜第（ｊ−１）の抵抗出力スイッチ回路と、
前記第（ｊ−１）のボルテージフォロワ型の演算増幅器の出力と第ｊの基準電圧出力ノードとの間に挿入された第１の演算増幅回路と、
を含み、
前記第１〜第（ｊ−１）の駆動出力スイッチ回路は、
前記制御期間において、前記第１〜第（ｊ−１）のボルテージフォロワ型の演算増幅器の出力と第１〜第（ｊ−１）の基準電圧出力ノードとを電気的に接続し、
前記制御期間経過後において、前記第１〜第（ｊ−１）のボルテージフォロワ型の演算増幅器の出力と第１〜第（ｊ−１）の基準電圧出力ノードとを電気的に遮断し、
前記第１〜第（ｊ−１）の抵抗出力スイッチ回路は、
前記制御期間において、前記第１〜第（ｊ−１）の分割ノードと第１〜第（ｊ−１）の基準電圧出力ノードとを電気的に遮断し、
前記制御期間経過後において、前記第１〜第（ｊ−１）の分割ノードと第１〜第（ｊ−１）の基準電圧出力ノードとを電気的に接続し、
前記第１の演算増幅回路は、
前記制御期間において、前記第ｊの基準電圧出力ノードに、第（ｊ−１）のボルテージフォロワ型の演算増幅器の出力に所与のオフセットを付加した電圧を出力し、
前記制御期間経過後において、その動作電流が制限又は停止されることを特徴とする基準電圧発生回路。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記第２のインピーダンス可変回路は、
前記第２の電源線と前記第ｋの分割ノードとの間に挿入された第２の抵抗バイパス回路を含み、
前記第２の抵抗バイパス回路は、
前記制御期間において、前記第２の電源線と前記第ｋの分割ノードとを電気的に接続し、
前記制御期間経過後に、前記第２の電源線と前記第ｋの分割ノードとを電気的に遮断することを特徴とする基準電圧発生回路。
【請求項５】
階調データに基づいてガンマ補正された階調値を生成するための多値の基準電圧を発生する基準電圧発生回路であって、
第１及び第２の電源電圧が供給される第１及び第２の電源線の間に直列に接続された複数の抵抗回路を有し、各抵抗回路により抵抗分割された第１〜第ｉ（ｉは２以上の整数）の分割ノードの電圧を第１〜第ｉの基準電圧として出力するラダー抵抗回路と、
第ｊ（ｊは整数）の分割ノードと前記第１の電源線との間のインピーダンスである第１のインピーダンス値を変化させる第１のインピーダンス可変回路と、
第ｋ（１≦ｊ＜ｋ≦ｉ、ｋは整数）の分割ノードと前記第２の電源線との間のインピーダンスである第２のインピーダンス値を変化させる第２のインピーダンス可変回路と、
を含み、
前記第１及び第２のインピーダンス可変回路は、
前記階調データに基づく駆動期間の所与の制御期間において、前記第１及び第２のインピーダンス値を低くし、
前記制御期間経過後において、前記第１及び第２のインピーダンス値をそれぞれ所与の第１及び第２の値に戻し、
前記第２のインピーダンス可変回路は、
前記第２の電源線と、第ｋ〜第ｉの分割ノードとをそれぞれバイパスする第ｋ〜第ｉのスイッチ回路を含み、
前記第ｋ〜第ｉのスイッチ回路は、
前記第２の電源線と前記第ｋ〜第ｉの分割ノードとを電気的に接続した後、第ｋの分割ノードから第ｉの分割ノードまでを順に前記第２の電源線と電気的に遮断することを特徴とする基準電圧発生回路。
【請求項６】
階調データに基づいてガンマ補正された階調値を生成するための多値の基準電圧を発生する基準電圧発生回路であって、
第１及び第２の電源電圧が供給される第１及び第２の電源線の間に直列に接続された複数の抵抗回路を有し、各抵抗回路により抵抗分割された第１〜第ｉ（ｉは２以上の整数）の分割ノードの電圧を第１〜第ｉの基準電圧として出力するラダー抵抗回路と、
第ｊ（ｊは整数）の分割ノードと前記第１の電源線との間のインピーダンスである第１のインピーダンス値を変化させる第１のインピーダンス可変回路と、
第ｋ（１≦ｊ＜ｋ≦ｉ、ｋは整数）の分割ノードと前記第２の電源線との間のインピーダンスである第２のインピーダンス値を変化させる第２のインピーダンス可変回路と、
を含み、
前記第１及び第２のインピーダンス可変回路は、
前記階調データに基づく駆動期間の所与の制御期間において、前記第１及び第２のインピーダンス値を低くし、
前記制御期間経過後において、前記第１及び第２のインピーダンス値をそれぞれ所与の第１及び第２の値に戻し、
前記第２のインピーダンス可変回路は、
前記第（ｋ＋１）〜第ｉの分割ノードにその入力が接続された第（ｋ＋１）〜第ｉのボルテージフォロワ型の演算増幅器と、
前記第（ｋ＋１）〜第ｉのボルテージフォロワ型の演算増幅器の出力と第（ｋ＋１）〜第ｉの基準電圧出力ノードとの間に挿入された第（ｋ＋１）〜第ｉの駆動出力スイッチ回路と、
前記第（ｋ＋１）〜第ｉの分割ノードと第（ｋ＋１）〜第ｉの基準電圧出力ノードとの間に挿入された第（ｋ＋１）〜第ｉの抵抗出力スイッチ回路と、
前記第（ｋ＋１）のボルテージフォロワ型の演算増幅器の出力と第ｋの基準電圧出力ノードとの間に挿入された第２のバイパススイッチ回路と、
を含み、
前記第（ｋ＋１）〜第ｉの駆動出力スイッチ回路は、
前記制御期間において、前記第（ｋ＋１）〜第ｉのボルテージフォロワ型の演算増幅器の出力と第（ｋ＋１）〜第ｉの基準電圧出力ノードとを電気的に接続し、
前記制御期間経過後において、前記第（ｋ＋１）〜第ｉのボルテージフォロワ型の演算増幅器の出力と第（ｋ＋１）〜第ｉの基準電圧出力ノードとを電気的に遮断し、
前記第（ｋ＋１）〜第ｉの抵抗出力スイッチ回路は、
前記制御期間において、前記第（ｋ＋１）〜第ｉの分割ノードと第（ｋ＋１）〜第ｉの基準電圧出力ノードとを電気的に遮断し、
前記制御期間経過後において、前記第（ｋ＋１）〜第ｉの分割ノードと第（ｋ＋１）〜第ｉの基準電圧出力ノードとを電気的に接続し、
前記第２のバイパススイッチ回路は、
前記制御期間において、前記第（ｋ＋１）のボルテージフォロワ型の演算増幅器の出力と第ｋの基準電圧出力ノードとを電気的に接続し、
前記制御期間経過後において、前記第（ｋ＋１）のボルテージフォロワ型の演算増幅器の出力と第ｋの基準電圧出力ノードとを電気的に遮断することを特徴とする基準電圧発生回路。
【請求項７】
階調データに基づいてガンマ補正された階調値を生成するための多値の基準電圧を発生する基準電圧発生回路であって、
第１及び第２の電源電圧が供給される第１及び第２の電源線の間に直列に接続された複数の抵抗回路を有し、各抵抗回路により抵抗分割された第１〜第ｉ（ｉは２以上の整数）の分割ノードの電圧を第１〜第ｉの基準電圧として出力するラダー抵抗回路と、
第ｊ（ｊは整数）の分割ノードと前記第１の電源線との間のインピーダンスである第１のインピーダンス値を変化させる第１のインピーダンス可変回路と、
第ｋ（１≦ｊ＜ｋ≦ｉ、ｋは整数）の分割ノードと前記第２の電源線との間のインピーダンスである第２のインピーダンス値を変化させる第２のインピーダンス可変回路と、
を含み、
前記第１及び第２のインピーダンス可変回路は、
前記階調データに基づく駆動期間の所与の制御期間において、前記第１及び第２のインピーダンス値を低くし、
前記制御期間経過後において、前記第１及び第２のインピーダンス値をそれぞれ所与の第１及び第２の値に戻し、
前記第２のインピーダンス可変回路は、
前記第（ｋ＋１）〜第ｉの分割ノードにその入力が接続された第（ｋ＋１）〜第ｉのボルテージフォロワ型の演算増幅器と、
前記第（ｋ＋１）〜第ｉのボルテージフォロワ型の演算増幅器の出力と第（ｋ＋１）〜第ｉの基準電圧出力ノードとの間に挿入された第（ｋ＋１）〜第ｉの駆動出力スイッチ回路と、
前記第（ｋ＋１）〜第ｉの分割ノードと第（ｋ＋１）〜第ｉの基準電圧出力ノードとの間に挿入された第（ｋ＋１）〜第ｉの抵抗出力スイッチ回路と、
前記第（ｋ＋１）のボルテージフォロワ型の演算増幅器の出力と第ｋの基準電圧出力ノードとの間に挿入された第２の演算増幅回路と、
を含み、
前記第（ｋ＋１）〜第ｉの駆動出力スイッチ回路は、
前記制御期間において、前記第（ｋ＋１）〜第ｉのボルテージフォロワ型の演算増幅器の出力と第（ｋ＋１）〜第ｉの基準電圧出力ノードとを電気的に接続し、
前記制御期間経過後において、前記第（ｋ＋１）〜第ｉのボルテージフォロワ型の演算増幅器の出力と第（ｋ＋１）〜第ｉの基準電圧出力ノードとを電気的に遮断し、
前記第（ｋ＋１）〜第ｉの抵抗出力スイッチ回路は、
前記制御期間において、前記第（ｋ＋１）〜第ｉの分割ノードと第（ｋ＋１）〜第ｉの基準電圧出力ノードとを電気的に遮断し、
前記制御期間経過後において、前記第（ｋ＋１）〜第ｉの分割ノードと第（ｋ＋１）〜第ｉの基準電圧出力ノードとを電気的に接続し、
前記第２の演算増幅回路は、
前記制御期間において、前記第ｋの基準電圧出力ノードに、第（ｋ＋１）のボルテージフォロワ型の演算増幅器の出力に所与のオフセットを付加した電圧を出力し、
前記制御期間経過後において、その動作電流が制限又は停止されることを特徴とする基準電圧発生回路。
【請求項８】
請求項１乃至７のいずれか記載の基準電圧発生回路と、
前記基準電圧発生回路によって発生された多値の基準電圧から、階調データに基づいて電圧を選択する電圧選択回路と、
前記電圧選択回路によって選択された電圧を用いて信号電極を駆動する信号電極駆動回路と、
を含むことを特徴とする表示駆動回路。
【請求項９】
複数の信号電極と、
前記複数の信号電極と交差する複数の走査電極と、
前記複数の信号電極と前記複数の走査電極とにより特定される画素と、
前記複数の信号電極を駆動する請求項８記載の表示駆動回路と、
前記複数の走査電極を駆動する走査電極駆動回路と、
を含むことを特徴とする表示装置。
【請求項１０】
複数の信号電極と、
前記複数の信号電極と交差する複数の走査電極と、
前記複数の信号電極と前記複数の走査電極とにより特定される画素と、
を含む表示パネルと、
前記複数の信号電極を駆動する請求項８記載の表示駆動回路と、
前記複数の走査電極を駆動する走査電極駆動回路と、
を含むことを特徴とする表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、基準電圧発生回路、表示駆動回路及び表示装置に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
液晶装置等の電気光学装置に代表される表示装置は、小型化かつ高精細化が要求されている。中でも液晶装置は、低消費電力化が実現され、携帯型の電子機器に搭載されることが多い。例えば携帯電話機の表示部として搭載された場合、多階調化による色調豊富な画像表示が要求される。
【０００３】
一般に、画像表示を行うための映像信号は、表示装置の表示特性に応じてガンマ補正が行われる。このガンマ補正は、ガンマ補正回路（広義には、基準電圧発生回路）により行われる。液晶装置を例にとれば、ガンマ補正回路は、階調表示を行うための階調データに基づいて、画素の透過率に応じた電圧を生成する。
【０００４】
このようなガンマ補正回路は、ラダー抵抗により構成することができる。この場合、ラダー抵抗を構成する各抵抗回路の両端の電圧が、階調値に対応した多値の基準電圧として出力される。しかしながら、ラダー抵抗には定常的に電流が流れてしまうため、消費電流を小さくするためにはラダー抵抗の抵抗値を大きくする必要がある。
【０００５】
ところが、ラダー抵抗の抵抗値を大きくすると、基準電圧出力ノードの寄生容量とラダー抵抗の抵抗値とにより決まる時定数に依存して、充電時間が大きくなってしまう。そのため、極性反転駆動のように、一定周期ごとに基準電圧を生成する必要がある場合、十分な充電時間が確保できない場合が生ずる。
【０００６】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、駆動に必要な充電時間を確保すると共に、ガンマ補正に用いられるラダー抵抗により消費電流を小さくすることができる基準電圧発生回路、表示駆動回路及び表示装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記課題を解決するために本発明は、階調データに基づいてガンマ補正された階調値を生成するための多値の基準電圧を発生する基準電圧発生回路であって、第１及び第２の電源電圧が供給される第１及び第２の電源線の間に直列に接続された複数の抵抗回路を有し、各抵抗回路により抵抗分割された第１〜第ｉ（ｉは２以上の整数）の分割ノードの電圧を第１〜第ｉの基準電圧として出力するラダー抵抗回路と、第ｊ（ｊは整数）の分割ノードと前記第１の電源線との間のインピーダンスである第１のインピーダンス値を変化させる第１のインピーダンス可変回路と、第ｋ（１≦ｊ＜ｋ≦ｉ、ｋは整数）の分割ノードと前記第２の電源線との間のインピーダンスである第２のインピーダンス値を変化させる第２のインピーダンス可変回路とを含み、前記第１及び第２のインピーダンス可変回路は、前記階調データに基づく駆動期間の所与の制御期間において、前記第１及び第２のインピーダンス値を低くし、前記制御期間経過後において、前記第１及び第２のインピーダンス値をそれぞれ所与の第１及び第２の値に戻すことを特徴とする。
【０００８】
本発明においては、ガンマ補正が行われた多値の基準電圧を発生するために、第１及び第２の電源線の間に直列に接続された複数の抵抗回路により抵抗分割された第１〜第ｉの分割ノードの電圧を、第１〜第ｉの基準電圧として出力する。そして、第１のインピーダンス可変回路により、第１の電源線と第ｊの分割ノードとの間のインピーダンス値を可変制御し、第２のインピーダンス可変回路により、第２の電源線と第ｋの分割ノードとの間のインピーダンス値を可変制御する。このとき、駆動期間の所与の制御期間において、第１及び第２のインピーダンス値を低くし、制御期間経過後において、第１及び第２のインピーダンス値をそれぞれ所与の第１及び第２の値に戻すようにする。
【０００９】
一般に、階調特性にしたがってガンマ補正を行う場合、ラダー抵抗回路を構成する抵抗回路の抵抗値は、第１及び第２の電源線に近いほど大きくなる。したがって、上述のように第１及び第２のインピーダンス可変回路により可変制御を行うことで、制御期間では、電源からのインピーダンスを低くして時定数を小さくし、制御期間経過後では、元の時定数に戻すことができる。これにより、充電時間を速くすることができ、迅速に所望の基準電圧に到達させることができ、例えば極性反転駆動方式のように頻繁に基準電圧を変更する場合に好適となる。また、ラダー抵抗回路を構成する抵抗回路の抵抗値を大きくすることができるので、消費電流を小さくすることができ、低消費化を図ることができる。
【００１０】
また本発明に係る基準電圧発生回路は、前記第１のインピーダンス可変回路は、前記第１の電源線と前記第ｊの分割ノードとの間に挿入された第１の抵抗バイパス回路を含み、前記第１の抵抗バイパス回路は、前記制御期間において、前記第１の電源線と前記第ｊの分割ノードとを電気的に接続し、前記制御期間経過後に、前記第１の電源線と前記第ｊの分割ノードとを電気的に遮断することを特徴とする。
【００１１】
本発明によれば、第１の抵抗バイパス回路を設けることで、電源から第ｊの分割ノードまでのインピーダンスを低くすることができるので、上述の効果に加え、構成を簡素化することができる。
【００１２】
また本発明に係る基準電圧発生回路は、前記第１のインピーダンス可変回路は、前記第１の電源線と、第１〜第ｊの分割ノードとをそれぞれバイパスする第１〜第ｊのスイッチ回路を含み、前記第１〜第ｊのスイッチ回路は、前記第１の電源線と第１〜第ｊの分割ノードとを全て電気的に接続した後、第ｊの分割ノードから第１の分割ノードまでを順に前記第１の電源線と電気的に遮断することを特徴とする。
【００１３】
本発明によれば、第１〜第ｊのスイッチ回路により、電源から第ｊの分割ノードまでのインピーダンスを低くした後、順次オフして元のインピーダンスに戻すように制御したので、インピーダンスの急激な変化を伴うことがなくなり、速やかに所望の基準電圧に到達させることができるようになる。
【００１４】
また本発明に係る基準電圧発生回路は、前記第１のインピーダンス可変回路は、前記第１〜第（ｊ−１）の分割ノードにその入力が接続された第１〜第（ｊ−１）のボルテージフォロワ型の演算増幅器と、前記第１〜第（ｊ−１）のボルテージフォロワ型の演算増幅器の出力と第１〜第（ｊ−１）の基準電圧出力ノードとの間に挿入された第１〜第（ｊ−１）の駆動出力スイッチ回路と、前記第１〜第（ｊ−１）の分割ノードと第１〜第（ｊ−１）の基準電圧出力ノードとの間に挿入された第１〜第（ｊ−１）の抵抗出力スイッチ回路と、前記第（ｊ−１）のボルテージフォロワ型の演算増幅器の出力と第ｊの基準電圧出力ノードとの間に挿入された第１のバイパススイッチ回路とを含み、前記第１〜第（ｊ−１）の駆動出力スイッチ回路は、前記制御期間において、前記第１〜第（ｊ−１）のボルテージフォロワ型の演算増幅器の出力と第１〜第（ｊ−１）の基準電圧出力ノードとを電気的に接続し、前記制御期間経過後において、前記第１〜第（ｊ−１）のボルテージフォロワ型の演算増幅器の出力と第１〜第（ｊ−１）の基準電圧出力ノードとを電気的に遮断し、前記第１〜第（ｊ−１）の抵抗出力スイッチ回路は、前記制御期間において、前記第１〜第（ｊ−１）の分割ノードと第１〜第（ｊ−１）の基準電圧出力ノードとを電気的に遮断し、前記制御期間経過後において、前記第１〜第（ｊ−１）の分割ノードと第１〜第（ｊ−１）の基準電圧出力ノードとを電気的に接続し、前記第１のバイパススイッチ回路は、前記制御期間において、前記第（ｊ−１）のボルテージフォロワ型の演算増幅器の出力と第ｊの基準電圧出力ノードとを電気的に接続し、前記制御期間経過後において、前記第（ｊ−１）のボルテージフォロワ型の演算増幅器の出力と第ｊの基準電圧出力ノードとを電気的に遮断することを特徴とする。
【００１５】
本発明によれば、第１〜第（ｊ−１）のボルテージフォロワ型の演算増幅器を用いてインピーダンス変換すると共に、第ｊの基準電圧出力ノードを第１のバイパススイッチ回路により第（ｊ−１）のボルテージフォロワ型の演算増幅器の出力と短絡させることができるようにしたので、電源から第１〜第ｊの分割ノードまでのインピーダンスを低くすることができる。特にボルテージフォロワ型の演算増幅器を用いたので、基準電圧出力ノードを高速に駆動することが可能となり、駆動期間が短くなっても所望の基準電圧を供給することができる。
【００１６】
また本発明に係る基準電圧発生回路は、前記第１のインピーダンス可変回路は、前記第１〜第（ｊ−１）の分割ノードにその入力が接続された第１〜第（ｊ−１）のボルテージフォロワ型の演算増幅器と、前記第１〜第（ｊ−１）のボルテージフォロワ型の演算増幅器の出力と第１〜第（ｊ−１）の基準電圧出力ノードとの間に挿入された第１〜第（ｊ−１）の駆動出力スイッチ回路と、前記第１〜第（ｊ−１）の分割ノードと第１〜第（ｊ−１）の基準電圧出力ノードとの間に挿入された第１〜第（ｊ−１）の抵抗出力スイッチ回路と、前記第（ｊ−１）のボルテージフォロワ型の演算増幅器の出力と第ｊの基準電圧出力ノードとの間に挿入された第１の演算増幅回路とを含み、前記第１〜第（ｊ−１）の駆動出力スイッチ回路は、前記制御期間において、前記第１〜第（ｊ−１）のボルテージフォロワ型の演算増幅器の出力と第１〜第（ｊ−１）の基準電圧出力ノードとを電気的に接続し、前記制御期間経過後において、前記第１〜第（ｊ−１）のボルテージフォロワ型の演算増幅器の出力と第１〜第（ｊ−１）の基準電圧出力ノードとを電気的に遮断し、前記第１〜第（ｊ−１）の抵抗出力スイッチ回路は、前記制御期間において、前記第１〜第（ｊ−１）の分割ノードと第１〜第（ｊ−１）の基準電圧出力ノードとを電気的に遮断し、前記制御期間経過後において、前記第１〜第（ｊ−１）の分割ノードと第１〜第（ｊ−１）の基準電圧出力ノードとを電気的に接続し、前記第１の演算増幅回路は、前記制御期間において、前記第ｊの基準電圧出力ノードに、第（ｊ−１）のボルテージフォロワ型の演算増幅器の出力に所与のオフセットを付加した電圧を出力し、前記制御期間経過後において、その動作電流が制限又は停止されることを特徴とする。
【００１７】
本発明によれば、第１〜第（ｊ−１）のボルテージフォロワ型の演算増幅器を用いてインピーダンス変換すると共に、第ｊの基準電圧出力ノードを第１の演算増幅回路によりオフセットを付加して駆動するようにしたので、電源から第１〜第ｊの分割ノードまでのインピーダンスを低くすることができる。また、第ｊの分割ノードを、精度よく所望の第ｊの基準電圧にすることができる。特にボルテージフォロワ型の演算増幅器を用いたので、基準電圧出力ノードを高速に駆動することが可能となり、駆動期間が短くなっても所望の基準電圧を供給することができる。また第１の演算増幅回路の動作電流を制御し、必要な期間のみ駆動させるようにしたので、消費電流の増大を抑えることができる。
【００１８】
また本発明に係る基準電圧発生回路は、前記第２のインピーダンス可変回路は、前記第２の電源線と前記第ｋの分割ノードとの間に挿入された第２の抵抗バイパス回路を含み、前記第２の抵抗バイパス回路は、前記制御期間において、前記第２の電源線と前記第ｋの分割ノードとを電気的に接続し、前記制御期間経過後に、前記第２の電源線と前記第ｋの分割ノードとを電気的に遮断することを特徴とする。
【００１９】
本発明によれば、第２の抵抗バイパス回路を設けることで、電源から第ｋの分割ノードまでのインピーダンスを低くすることができるので、十分な充電時間を確保し、ラダー抵抗回路を構成する抵抗回路の抵抗値を大きくすることができるとともに、構成を簡素化することができる。
【００２０】
また本発明に係る基準電圧発生回路は、前記第２のインピーダンス可変回路は、前記第２の電源線と、第ｋ〜第ｉの分割ノードとをそれぞれバイパスする第ｋ〜第ｉのスイッチ回路を含み、前記第ｋ〜第ｉのスイッチ回路は、前記第２の電源線と前記第ｋ〜第ｉの分割ノードとを電気的に接続した後、第ｋの分割ノードから第ｉの分割ノードまでを順に前記第２の電源線と電気的に遮断することを特徴とする。
【００２１】
本発明によれば、第ｋ〜第ｉのスイッチ回路により、電源から第ｋの分割ノードまでのインピーダンスを低くした後、順次オフして元のインピーダンスに戻すように制御したので、インピーダンスの急激な変化を伴うことがなくなり、速やかに所望の基準電圧に到達させることができるようになる。
【００２２】
また本発明に係る基準電圧発生回路は、前記第２のインピーダンス可変回路は、前記第（ｋ＋１）〜第ｉの分割ノードにその入力が接続された第（ｋ＋１）〜第ｉのボルテージフォロワ型の演算増幅器と、前記第（ｋ＋１）〜第ｉのボルテージフォロワ型の演算増幅器の出力と第（ｋ＋１）〜第ｉの基準電圧出力ノードとの間に挿入された第（ｋ＋１）〜第ｉの駆動出力スイッチ回路と、前記第（ｋ＋１）〜第ｉの分割ノードと第（ｋ＋１）〜第ｉの基準電圧出力ノードとの間に挿入された第（ｋ＋１）〜第ｉの抵抗出力スイッチ回路と、前記第（ｋ＋１）のボルテージフォロワ型の演算増幅器の出力と第ｋの基準電圧出力ノードとの間に挿入された第２のバイパススイッチ回路とを含み、前記第（ｋ＋１）〜第ｉの駆動出力スイッチ回路は、前記制御期間において、前記第（ｋ＋１）〜第ｉのボルテージフォロワ型の演算増幅器の出力と第（ｋ＋１）〜第ｉの基準電圧出力ノードとを電気的に接続し、前記制御期間経過後において、前記第（ｋ＋１）〜第ｉのボルテージフォロワ型の演算増幅器の出力と第（ｋ＋１）〜第ｉの基準電圧出力ノードとを電気的に遮断し、前記第（ｋ＋１）〜第ｉの抵抗出力スイッチ回路は、
前記制御期間において、前記第（ｋ＋１）〜第ｉの分割ノードと第（ｋ＋１）〜第ｉの基準電圧出力ノードとを電気的に遮断し、前記制御期間経過後において、前記第（ｋ＋１）〜第ｉの分割ノードと第（ｋ＋１）〜第ｉの基準電圧出力ノードとを電気的に接続し、前記第２のバイパススイッチ回路は、前記制御期間において、前記第（ｋ＋１）のボルテージフォロワ型の演算増幅器の出力と第ｋの基準電圧出力ノードとを電気的に接続し、前記制御期間経過後において、前記第（ｋ＋１）のボルテージフォロワ型の演算増幅器の出力と第ｋの基準電圧出力ノードとを電気的に遮断することを特徴とする。
【００２３】
本発明によれば、第（ｋ＋１）〜第ｉのボルテージフォロワ型の演算増幅器を用いてインピーダンス変換すると共に、第ｋの基準電圧出力ノードを第２のバイパススイッチ回路により第（ｋ＋１）のボルテージフォロワ型の演算増幅器の出力と短絡させることができるようにしたので、電源から第ｋ〜第ｉの分割ノードまでのインピーダンスを低くすることができる。特にボルテージフォロワ型の演算増幅器を用いたので、基準電圧出力ノードを高速に駆動することが可能となり、駆動期間が短くなっても所望の基準電圧を供給することができる。
【００２４】
また本発明に係る基準電圧発生回路は、前記第２のインピーダンス可変回路は、前記第（ｋ＋１）〜第ｉの分割ノードにその入力が接続された第（ｋ＋１）〜第ｉのボルテージフォロワ型の演算増幅器と、前記第（ｋ＋１）〜第ｉのボルテージフォロワ型の演算増幅器の出力と第（ｋ＋１）〜第ｉの基準電圧出力ノードとの間に挿入された第（ｋ＋１）〜第ｉの駆動出力スイッチ回路と、前記第（ｋ＋１）〜第ｉの分割ノードと第（ｋ＋１）〜第ｉの基準電圧出力ノードとの間に挿入された第（ｋ＋１）〜第ｉの抵抗出力スイッチ回路と、前記第（ｋ＋１）のボルテージフォロワ型の演算増幅器の出力と第ｋの基準電圧出力ノードとの間に挿入された第２の演算増幅回路とを含み、前記第（ｋ＋１）〜第ｉの駆動出力スイッチ回路は、前記制御期間において、前記第（ｋ＋１）〜第ｉのボルテージフォロワ型の演算増幅器の出力と第（ｋ＋１）〜第ｉの基準電圧出力ノードとを電気的に接続し、前記制御期間経過後において、前記第（ｋ＋１）〜第ｉのボルテージフォロワ型の演算増幅器の出力と第（ｋ＋１）〜第ｉの基準電圧出力ノードとを電気的に遮断し、前記第（ｋ＋１）〜第ｉの抵抗出力スイッチ回路は、前記制御期間において、前記第（ｋ＋１）〜第ｉの分割ノードと第（ｋ＋１）〜第ｉの基準電圧出力ノードとを電気的に遮断し、前記制御期間経過後において、前記第（ｋ＋１）〜第ｉの分割ノードと第（ｋ＋１）〜第ｉの基準電圧出力ノードとを電気的に接続し、前記第２の演算増幅回路は、前記制御期間において、前記第ｋの基準電圧出力ノードに、第（ｋ＋１）のボルテージフォロワ型の演算増幅器の出力に所与のオフセットを付加した電圧を出力し、前記制御期間経過後において、その動作電流が制限又は停止されることを特徴とする。
【００２５】
本発明によれば、第（ｋ＋１）〜第ｉのボルテージフォロワ型の演算増幅器を用いてインピーダンス変換すると共に、第ｋの基準電圧出力ノードを第２の演算増幅回路によりオフセットを付加して駆動するようにしたので、電源から第ｋ〜第ｉの分割ノードまでのインピーダンスを低くすることができる。また、第ｋの分割ノードを、精度よく所望の第ｋの基準電圧にすることができる。特にボルテージフォロワ型の演算増幅器を用いたので、基準電圧出力ノードを高速に駆動することが可能となり、駆動期間が短くなっても所望の基準電圧を供給することができる。また第２の演算増幅回路の動作電流を制御し、必要な期間のみ駆動させるようにしたので、消費電流の増大を抑えることができる。
【００２６】
また本発明は、階調データに基づいてガンマ補正された階調値を生成するための多値の基準電圧を発生する基準電圧発生回路であって、第１及び第２の電源電圧が供給される第１及び第２の電源線の間に直列に接続された複数の抵抗回路を有し、各抵抗回路により抵抗分割された第１〜第ｉ（ｉは２以上の整数）の分割ノードの電圧を第１〜第ｉの基準電圧として出力するラダー抵抗回路と、前記複数の抵抗回路のうち、前記第１の電源線から第ｊ（ｊは整数）の分割ノードとの間に接続された抵抗回路のインピーダンスを変化させる第１のスイッチ回路群と、前記複数の抵抗回路のうち、前記第２の電源線から第ｋ（１≦ｊ＜ｋ≦ｉ、ｋは整数）の分割ノードとの間に接続された抵抗回路のインピーダンスを変化させる第２のスイッチ回路群とを含み、前記第１及び第２のスイッチ回路群は、前記階調データに基づく駆動期間の所与の制御期間において、抵抗回路のインピーダンスを低くし、前記制御期間経過後において、抵抗回路のインピーダンスを高くすることを特徴とする。
【００２７】
本発明においては、ラダー抵抗回路を構成する抵抗回路を、第１及び第２のスイッチ回路群を用いて、第１の電源線から第ｊの分割ノードのインピーダンスと、第２の電源線から第ｋの分割ノードのインピーダンスとを可変制御するようにしている。例えば各抵抗回路とスイッチ回路とを直列又は並列に接続することで、スイッチ回路を用いた可変制御を行うことができる。この場合、制御期間では、インピーダンスを低くして時定数を小さくし、制御期間経過後では、元の時定数に戻すことができる。これにより、充電時間を速くすることができ、迅速に所望の基準電圧に到達させることができ、例えば極性反転駆動方式のように頻繁に基準電圧を変更する場合に好適となる。また、ラダー抵抗回路を構成する抵抗回路の抵抗値を大きくすることができるので、消費電流を小さくすることができ、低消費化を図ることができる。
【００２８】
また本発明に係る表示駆動回路は、上記いずれか記載の基準電圧発生回路と、前記基準電圧発生回路によって発生された多値の基準電圧から、階調データに基づいて電圧を選択する電圧選択回路と、前記電圧選択回路によって選択された電圧を用いて信号電極を駆動する信号電極駆動回路とを含むことを特徴とする。
【００２９】
本発明によれば、短い駆動期間であってもガンマ補正を行い、かつ低消費電力化を図ることができる表示駆動回路を提供することができる。
【００３０】
また本発明に係る表示装置は、前記複数の信号電極と交差する複数の走査電極と、前記複数の信号電極と前記複数の走査電極とにより特定される画素と、前記複数の信号電極を駆動する上記記載の表示駆動回路と、前記複数の走査電極を駆動する走査電極駆動回路とを含むことを特徴とする。
【００３１】
本発明によれば、色調豊富で、かつ低消費電力化を図ることができる表示装置を提供することができる。
【００３２】
また本発明に係る表示装置は、複数の信号電極と、前記複数の信号電極と交差する複数の走査電極と、前記複数の信号電極と前記複数の走査電極とにより特定される画素とを含む表示パネルと、前記複数の信号電極を駆動する上記記載の表示駆動回路と、前記複数の走査電極を駆動する走査電極駆動回路とを含むことを特徴とする。
【００３３】
本発明によれば、色調豊富で、かつ低消費電力化を図ることができる表示装置を提供することができる。
【００３４】
また本発明は、階調データに基づいてガンマ補正された階調値を生成するための多値の基準電圧を発生する基準電圧発生方法であって、第１及び第２の電源電圧が供給される第１及び第２の電源線の間に直列に接続された複数の抵抗回路の各抵抗回路により抵抗分割された第１〜第ｉ（ｉは２以上の整数）の分割ノードの電圧を第１〜第ｉの基準電圧として出力するラダー抵抗回路について、前記階調データに基づいて駆動される駆動期間の所与の制御期間において、第ｊ（ｊは整数）の分割ノードと前記第１の電源線との間の抵抗値と、第ｋ（１≦ｊ＜ｋ≦ｉ、ｋは整数）の分割ノードと前記第２の電源線との間の抵抗値とを小さくすることを特徴とする。
【００３５】
本発明においては、ガンマ補正が行われた多値の基準電圧を発生するために、第１及び第２の電源線の間に直列に接続された複数の抵抗回路により抵抗分割された第１〜第ｉの分割ノードの電圧を、第１〜第ｉの基準電圧として出力する。そして、駆動期間の所与の制御期間において、第ｊの分割ノードと第１の電源線との間の抵抗値と、第ｋの分割ノードと第２の電源線との間の抵抗値とを小さくする。
【００３６】
一般に、階調特性にしたがってガンマ補正を行う場合、ラダー抵抗回路を構成する抵抗回路の抵抗値は、第１及び第２の電源線に近いほど大きくなる。したがって、上述のように可変制御を行うことで、制御期間では、インピーダンスを低くして時定数を小さくし、制御期間経過後では、元の時定数に戻すことができる。これにより、充電時間を短くし、迅速に所望の基準電圧に到達させることができ、例えば極性反転駆動方式のように頻繁に基準電圧を変更する場合に好適となる。また、ラダー抵抗回路を構成する抵抗回路の抵抗値を大きくすることができるので、消費電流を小さくすることができ、低消費化を図ることができる。
【００３７】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００３８】
本実施形態における基準電圧発生回路は、ガンマ補正回路として用いることができる。このガンマ補正回路は、表示駆動回路に含まれる。表示駆動回路は、印加電圧によって光学特性を変化させる電気光学装置、例えば液晶装置の駆動に用いることができる。
【００３９】
以下では、液晶装置に本実施形態における基準電圧発生回路を適用する場合について説明するが、これに限定されるものではなく、他の表示装置にも適用することができる。
【００４０】
１．  表示装置
図１に、本実施形態における基準電圧発生回路を含む表示駆動回路が適用された表示装置の構成の概要を示す。
【００４１】
表示装置（狭義には、電気光学装置、液晶装置）１０は、表示パネル（狭義には、液晶パネル）２０を含むことができる。
【００４２】
表示パネル２０は、例えばガラス基板上に形成される。このガラス基板上には、Ｙ方向に複数配列されそれぞれＸ方向に伸びる走査電極（ゲートライン）Ｇ1〜ＧN（Ｎは、２以上の自然数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びる信号電極（ソースライン）Ｓ1〜ＳM（Ｍは、２以上の自然数）とが配置されている。また、走査電極Ｇn（１≦ｎ≦Ｎ、ｎは自然数）と信号電極Ｓm（１≦ｍ≦Ｍ、ｍは自然数）との交差点に対応して、画素領域（画素）が設けられ、該画素領域に薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す。）２２nmが配置されている。
【００４３】
ＴＦＴ２２nmのゲート電極は、走査電極Ｇnに接続されている。ＴＦＴ２２nmのソース電極は、信号電極Ｓmに接続されている。ＴＦＴ２２nmのドレイン電極は、液晶容量（広義には液晶素子）２４nmの画素電極２６nmに接続されている。
【００４４】
液晶容量２４nmにおいては、画素電極２６nmに対向する対向電極２８nmとの間に液晶が封入されて形成され、これら電極間の印加電圧に応じて画素の透過率が変化するようになっている。対向電極２８nmには、対向電極電圧Ｖｃｏｍが供給される。
【００４５】
表示装置１０は、信号ドライバＩＣ３０を含むことができる。信号ドライバＩＣ３０として、本実施形態における表示駆動回路を用いることができる。信号ドライバＩＣ３０は、画像データに基づいて、表示パネル２０の信号電極Ｓ1〜ＳMを駆動する。
【００４６】
表示装置１０は、走査ドライバＩＣ３２を含むことができる。走査ドライバＩＣ３２は、一垂直走査期間内に、表示パネル２０の走査電極Ｇ1〜ＧNを順次駆動する。
【００４７】
表示装置１０は、電源回路３４を含むことができる。電源回路３４は、信号電極の駆動に必要な電圧を生成し、信号ドライバＩＣ３０に対して供給する。また電源回路３４は、走査電極の駆動に必要な電圧を生成し、走査ドライバＩＣ３２に対して供給する。更に電源回路３４は、対向電極電圧Ｖｃｏｍを生成することができる。
【００４８】
表示装置１０は、コモン電極駆動回路３６を含むことができる。コモン電極駆動回路３６は、電源回路３４によって生成された対向電極電圧Ｖｃｏｍが供給され、該対向電極電圧Ｖｃｏｍを表示パネル２０の対向電極に出力する。
【００４９】
表示装置１０は、信号制御回路３８を含むことができる。信号制御回路３８は、図示しない中央処理装置（Central Processing Unit：以下、ＣＰＵと略す。）等のホストにより設定された内容にしたがって、信号ドライバＩＣ３０、走査ドライバＩＣ３２、電源回路３４を制御する。例えば、信号制御回路３８は、信号ドライバＩＣ３０及び走査ドライバＩＣ３２に対し、動作モードの設定、内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路３４に対し、極性反転タイミングの制御を行う。
【００５０】
なお図１では、表示装置１０に電源回路３４、コモン電極駆動回路３６又は信号制御回路３８を含めて構成するようにしているが、これらのうち少なくとも１つを表示装置１０の外部に設けて構成するようにしてもよい。或いは、表示装置１０に、ホストを含めるように構成することも可能である。
【００５１】
また図１において、信号ドライバＩＣ３０の機能を有する表示駆動回路、及び走査ドライバＩＣ３２の機能を有する走査電極駆動回路のうち少なくとも１つを表示パネル２０が形成されたガラス基板上に、形成するようにしてもよい。
【００５２】
このような構成の表示装置１０において、信号ドライバＩＣ３０は、階調データに基づく階調表示を行うため、当該階調データに対応した電圧を信号電極に出力するようになっている。信号ドライバＩＣ３０は、信号電極に出力する電圧を、階調データに基づいてガンマ補正する。そのため、信号ドライバＩＣ３０は、ガンマ補正を行う基準電圧発生回路（狭義には、ガンマ補正回路）を含む。
【００５３】
一般に、表示パネル２０は、その構造や用いられる液晶材に応じて階調特性が異なる。すなわち、液晶に印加すべき電圧と画素の透過率との関係が一定とはならない。そこで、階調データに応じて液晶に印加すべき最適な電圧を生成するために、基準電圧発生回路によりガンマ補正が行われる。
【００５４】
階調データに基づいて出力される電圧を最適化するため、ガンマ補正では、ラダー抵抗により生成される多値の電圧を補正する。そのとき、表示パネル２０の製造メーカ等から指定された電圧を生成するように、ラダー抵抗を構成する抵抗回路の抵抗比が決められる。
【００５５】
２．  信号ドライバＩＣ
図２に、本実施形態における基準電圧発生回路を含む表示駆動回路が適用された信号ドライバＩＣ３０の機能ブロック図を示す。
【００５６】
信号ドライバＩＣ３０は、入力ラッチ回路４０、シフトレジスタ４２、ラインラッチ回路４４、ラッチ回路４６、基準電圧選択回路（狭義には、ガンマ補正回路）４８、ＤＡＣ（Digital/Analog Converter）（広義には、電圧選択回路）５０、ボルテージフォロワ回路（広義には、信号電極駆動回路）５２を含む。
【００５７】
入力ラッチ回路４０は、図１に示す信号制御回路３８から供給される例えば各６ビットのＲＧＢ信号からなる階調データを、クロック信号ＣＬＫに基づいてラッチする。クロック信号ＣＬＫは、信号制御回路３８から供給される。
【００５８】
入力ラッチ回路４０でラッチされた階調データは、シフトレジスタ４２において、クロック信号ＣＬＫに基づき順次シフトされる。シフトレジスタ４２で順次シフトされて入力された階調データは、ラインラッチ回路４４に取り込まれる。
【００５９】
ラインラッチ回路４４に取り込まれた階調データは、ラッチパルス信号ＬＰのタイミングでラッチ回路４６にラッチされる。ラッチパルス信号ＬＰは、水平走査周期で入力される。
【００６０】
基準電圧発生回路４８は、駆動対象の表示パネルの階調表現が最適化されるように決められたラダー抵抗の抵抗比を用いて、高電位側の電源電圧（第１の電源電圧）Ｖ０と低電位側の電源電圧（第２の電源電圧）ＶＳＳとの間で抵抗分割された分割ノードにおいて発生した多値の基準電圧Ｖ０〜ＶＹ（Ｙは、自然数）を出力する。
【００６１】
図３に、ガンマ補正の原理を説明するための図を示す。
【００６２】
ここでは、液晶の印加電圧に対する画素の透過率の変化を示す階調特性の図を模式的に示す。画素の透過率を０％〜１００％（又は１００％〜０％）で示すと、一般に液晶の印加電圧が小さくなるほど又は大きくなるほど、透過率の変化が小さくなる。また液晶の印加電圧が中間付近の領域では、透過率の変化が大きくなる。
【００６３】
そこで上述の透過率の変化と逆の変化を行うようなガンマ（γ）補正を行うことで、印加電圧に応じてリニアに変化するガンマ補正された透過率を実現させることができる。したがって、ディジタルデータである階調データに基づき、最適化された透過率を実現する基準電圧Ｖγを生成することができる。すなわち、このような基準電圧が生成されるようにラダー抵抗の抵抗比を実現すればよい。
【００６４】
図２における基準電圧発生回路４８で生成された多値の基準電圧Ｖ０〜ＶＹは、ＤＡＣ５０に供給される。
【００６５】
ＤＡＣ５０は、ラッチ回路４６から供給された階調データに基づいて、多値の基準電圧Ｖ０〜ＶＹのいずれかの電圧を選択して、ボルテージフォロワ回路５２に出力する。
【００６６】
ボルテージフォロワ回路５２は、インピーダンス変換を行って、ＤＡＣ５０から供給された電圧に基づいて信号電極を駆動する。
【００６７】
このように信号ドライバＩＣ３０は、信号電極ごとに、階調データに基づいて多値の基準電圧の中から選択した電圧を用いて、インピーダンス変換を行って出力する。
【００６８】
図４に、ボルテージフォロワ回路５２の構成の概要を示す。
【００６９】
ここでは、１出力当たりの構成のみを示す。
【００７０】
ボルテージフォロワ回路５２は、演算増幅器６０、第１及び第２のスイッチング素子Ｑ１、Ｑ２を含む。
【００７１】
演算増幅器６０は、ボルテージフォロワ接続されている。すなわち、演算増幅器６０の出力端子が反転入力端子に接続されて、負帰還が構成されている。
【００７２】
演算増幅器６０の非反転入力端子には、図２に示すＤＡＣ５０で選択された基準電圧Ｖｉｎが入力される。演算増幅器６０の出力端子は、第１のスイッチング素子Ｑ１を介して、駆動電圧Ｖｏｕｔが出力される信号電極に接続される。当該信号電極は、第２のスイッチング素子Ｑ２を介して、演算増幅器６０の非反転入力端子にも接続されている。
【００７３】
コントロール信号発生回路６２は、第１及び第２のスイッチング素子Ｑ１、Ｑ２のオンオフ制御を行うための制御信号ＶＦｃｎｔを生成する。このようなコントロール信号発生回路６２は、１又は複数の信号電極ごとに設けることができる。
【００７４】
第２のスイッチング素子Ｑ２は、制御信号ＶＦｃｎｔによりオンオフ制御される。第１のスイッチング素子Ｑ１は、制御信号ＶＦｃｎｔが入力されたインバータ回路ＩＮＶ１の出力信号によりオンオフ制御される。
【００７５】
図５に、ボルテージフォロワ回路５２の動作タイミングの一例を示す。
【００７６】
コントロール信号発生回路６２により生成された制御信号ＶＦｃｎｔは、ラッチパルス信号ＬＰにより規定される選択期間（駆動期間）ｔの前半期間（駆動期間の初めの所与の期間）ｔ１と後半期間ｔ２で論理レベルが変化する。すなわち、前半期間ｔ１で制御信号ＶＦｃｎｔの論理レベルが「Ｌ」になると、第１のスイッチング素子Ｑ１がオン、第２のスイッチング素子Ｑ２がオフとなる。また、後半期間ｔ２で制御信号ＶＦｃｎｔの論理レベルが「Ｈ」になると、第１のスイッチング素子Ｑ１がオフ、第２のスイッチング素子Ｑ２がオンとなる。したがって、選択期間ｔにおいて、前半期間ｔ１ではボルテージフォロワ接続された演算増幅器６０によりインピーダンス変換されて信号電極が駆動され、後半期間ｔ２ではＤＡＣ５０から出力された基準電圧を用いて信号電極が駆動される。
【００７７】
このように駆動することで、液晶容量や配線容量等の充電に必要な前半期間ｔ１では、高い駆動能力を有するボルテージフォロワ接続された演算増幅器６０により高速に駆動電圧Ｖｏｕｔを立ち上げ、高い駆動能力が不要な後半期間ｔ２では、ＤＡＣ５０により駆動電圧を出力することができる。したがって、電流消費が大きい演算増幅器６０の動作期間を最低限に抑え、低消費化を図ることができると共に、ライン数の増加によって選択期間ｔが短くなり充電期間が足りなくなるといった事態を回避することができる。
【００７８】
次に、基準電圧発生回路４８について詳細に説明する。
【００７９】
３．  基準電圧発生回路
図６に、本実施形態における基準電圧発生回路４８の構成の概要を示す。
【００８０】
ここでは、本実施形態における基準電圧発生回路４８の他に、ＤＡＣ５０と、ボルテージフォロワ回路５２とを併せて図示している。
【００８１】
基準電圧発生回路４８は、高電位側の電源電圧（第１の電源電圧）Ｖ０が供給される第１の電源線と低電位側の電源電圧（第２の電源電圧）ＶＳＳが供給される第２の電源線との間に接続されたラダー抵抗回路により、多値の基準電圧Ｖ０〜ＶＹを出力する。ラダー抵抗回路は、複数の抵抗回路が直列に接続される。各抵抗回路は、例えばスイッチ素子や抵抗回路により構成することができる。ラダー抵抗回路において各抵抗回路により抵抗分割された第１〜第ｉ（ｉは２以上の整数）の分割ノードＮＤ1〜ＮＤiの電圧は、多値の第１〜第ｉの基準電圧Ｖ１〜Ｖｉとして第１〜第ｉの基準電圧出力ノードに出力される。ＤＡＣ５０には、第１〜第ｉの基準電圧Ｖ１〜Ｖｉと、基準電圧Ｖ０、ＶＹ（＝ＶＳＳ）とが供給される。
【００８２】
基準電圧発生回路４８は、第１及び第２のインピーダンス可変回路７０、７２を含む。第１のインピーダンス可変回路７０は、第１の電源線と第ｊ（ｊは整数）の分割ノードＮＤjとの間の第１のインピーダンス値（抵抗値）を変化させることができる。第２のインピーダンス可変回路７２は、第ｋ（１≦ｊ＜ｋ≦ｉ、ｋは整数）の分割ノードＮＤkと第２の電源線との間の第２のインピーダンス値（抵抗値）を変化させることができる。
【００８３】
このように基準電圧発生回路４８は、第１及び第２の電源線の間に接続されたラダー抵抗回路を構成する各抵抗回路により抵抗分割された第１〜第ｉの分割ノードＮＤ1〜ＮＤiのうち、第１の電源線と第ｊの分割ノードＮＤjとの間のインピーダンス、第ｋの分割ノードＮＤkと第２の電源線のインピーダンスを変化させる構成となっていることを特徴とする。したがって、第ｊの分割ノードＮＤjと第（ｋ−１）の分割ノードＮＤk-1との間のインピーダンスは固定された状態で用いることができる。
【００８４】
基準電圧発生回路４８によって生成された多値の基準電圧Ｖ０〜ＶＹは、ＤＡＣ５０に供給される。ＤＡＣ５０は、基準電圧の出力ノードごとに設けられたスイッチ回路を有する。スイッチ回路は、オンオフ制御により両端を電気的に接続又は遮断することができる。各スイッチ回路は、図２に示すラッチ回路４６から供給された階調データに基づいて択一的にオンになるように制御される。ＤＡＣ５０は、選択した電圧を、出力電圧Ｖｉｎとしてボルテージフォロワ回路５２に出力する。
【００８５】
３．１  ラダー抵抗
図７に、ラダー抵抗の抵抗比について説明するために階調特性を示す特性図を模式的に示す。
【００８６】
一般に表示パネル、特に液晶パネルは、その構造や液晶材によって階調特性が異なる。したがって、液晶に印加すべき電圧と画素の透過率との関係が一定とはならないことが知られている。図７に示すように、電源電圧が５Ｖ系の第１の液晶パネルと、電源電圧が３Ｖ系の第２の液晶パネルとを例に挙げると、画素の透過率の変化が大きい能動領域で動作する印加電圧の範囲が異なる。そのため、第１及び第２の液晶パネルそれぞれ別個に、最適な階調表現を実現する電圧に補正するため、ラダー抵抗（ラダー抵抗回路）の抵抗比を決める必要がある。ここで、ラダー抵抗の抵抗比とは、第１及び第２の電源線の間に直列接続されるラダー抵抗の総抵抗値に対する、該ラダー抵抗を構成する各抵抗回路の抵抗値の比をいう。
【００８７】
図７が示すように、液晶への印加電圧の変化に対する透過率の変化が大きい領域である中間調の領域では、１階調の変化に対して電圧変化が小さくなるようにラダー抵抗の抵抗比は小さく設定される。一方、液晶への印加電圧の変化に対する透過率の変化が小さい領域では、１階調の変化に対して電圧変化が大きくなるようにラダー抵抗の抵抗比が大きく設定される。
【００８８】
図８に、このようなラダー抵抗の抵抗比を考慮した基準電圧発生回路４８の動作を説明するための模式図を示す。
【００８９】
ここでは、ラダー抵抗回路が、直列接続された抵抗回路Ｒ０〜Ｒ４からなるものとし、第１のインピーダンス可変回路７０が、第１の分割ノードＮＤ1と第１の電源線との間に挿入されたスイッチ素子ＢＳＷを有するものとする。すなわち、第１のインピーダンス可変回路７０は、スイッチ素子ＢＳＷをオンすることで、第１の電源線と第１の分割ノードＮＤ1との間のインピーダンスを低く設定する。なお第２のインピーダンス可変回路７２については図示を省略している。
【００９０】
ラダー抵抗回路の各抵抗回路により抵抗分割される分割ノードは、電圧選択回路としてのＤＡＣを構成するスイッチ回路を介して、基準電圧出力ノードに接続される。
【００９１】
このようなラダー抵抗回路においては、図７に示した階調特性にしたがい抵抗回路Ｒ０、Ｒ４の抵抗値は大きく、中間調の基準電圧を発生させるための抵抗回路Ｒ２の抵抗値は抵抗回路Ｒ０、Ｒ４の抵抗値に比べてより小さく設定される。
【００９２】
ここで、例えば第１の分割ノードＮＤ1では、抵抗回路Ｒ０と当該ノードの負荷容量Ｃ01及び配線抵抗Ｒ01により決まる時定数に依存した充電時間で、基準電圧Ｖ１の電圧に到達することになる。したがって、抵抗回路Ｒ０の抵抗値が大きいため、充電時間が長くなってしまう。特に、液晶に印加される電圧の極性を反転する極性反転駆動方式により、極性反転周期ごとに生成すべき基準電圧の極性が反転する場合には、その充電時間が足りなくなる。
【００９３】
また例えば第３の分割ノードＮＤ3では、抵抗回路Ｒ０〜Ｒ２と当該ノードの負荷容量Ｃ23及び配線抵抗Ｒ03により決まる時定数に依存した充電時間で、基準電圧Ｖ３の電圧に到達することになる。すなわち、上述したように中間調付近の基準電圧を生成するための抵抗回路Ｒ２の抵抗値が小さいにも関わらず、抵抗回路Ｒ０〜Ｒ２等によってインピーダンスが大きくなってしまい、結果的に充電時間が長くなってしまう。
【００９４】
ラダー抵抗の各抵抗回路の抵抗値を小さくすることにより、各分割ノードの時定数を小さくすることができるが、ラダー抵抗を流れる電流が多くなり、消費電力が増大してしまうため、低消費電力化の観点からはラダー抵抗を構成する抵抗回路の抵抗値が大きいことが望ましい。
【００９５】
そこで本実施形態では、第１のインピーダンス可変回路７０としてスイッチ回路ＢＳＷを設け、ラダー抵抗回路Ｒ０をバイパスさせることで、ラダー抵抗の抵抗回路の抵抗値を大きくする一方、充電に必要なときに電源からのインピーダンスを低くして充電時間を短くする。
【００９６】
図９に、第１のインピーダンス可変回路７０の制御タイミングの一例を示す。図１０に、図９に示す制御タイミングにしたがって変化する第１及び第３の分割ノードＮＤ1、ＮＤ3の電圧の一例を示す。
【００９７】
例えば極性反転駆動方式において、極性反転周期を規定する極性反転信号ＰＯＬに対応した駆動タイミングにしたがって、第１のインピーダンス可変回路７０を制御することができる。すなわち、階調データに基づいて駆動される駆動期間（所与の駆動期間）Ｔ０１の初めの制御期間（所与の制御期間）ｔ０１において、第１のインピーダンス可変回路７０としてのスイッチ回路ＢＳＷをオンにして抵抗回路Ｒ０をバイパスする。したがって、第１の電源線からのインピーダンスを低くすることができるので、第１の分割ノードＮＤ1は迅速に所与の基準電圧Ｖ１近くに到達する（図１０）。その後（制御期間ｔ０１経過後）、スイッチ回路ＢＳＷをオフにすることで、第１の分割ノードＮＤ1は抵抗分割された基準電圧Ｖ１になる（図１０）。第３の分割ノードＮＤ3も同様である。
【００９８】
３．２  信号ドライバＩＣへの適用例
図１１に、このような基準電圧発生回路４８が適用された信号ドライバＩＣ３０の具体的な構成の一例を示す。
【００９９】
ここでは基準電圧発生回路４８が、Ｍ本の信号電極の駆動に共用化されている場合を示している。すなわち、Ｍ本の信号電極Ｓ1〜ＳMそれぞれについて、ＤＡＣ５０-1〜５０-M、ボルテージフォロワ回路５２-1〜５２-Mを有している。
【０１００】
ＤＡＣ５０-1〜ＤＡＣ５０-Mは、各信号電極に対応する階調データに基づいて、多値の基準電圧の中から１つの基準電圧を選択する。ＤＡＣ５０-1〜５０-Mに供給される多値の基準電圧は、基準電圧発生回路４８で生成される。基準電圧発生回路４８は、ラダー抵抗回路と、第１及び第２のインピーダンス可変回路７０、７２とを含む。第１及び第２のインピーダンス可変回路７０、７２は、所与の可変制御信号により、第１及び第２の電源線と、ラダー抵抗回路を構成する抵抗回路により抵抗分割された所与の分割ノードとの間のインピーダンスを可変制御する。このように構成することで、信号電極数が増加しても、基準電圧発生回路４８による回路規模の増大を抑える効果は顕著となる。
【０１０１】
３．３  インピーダンス可変回路の構成
基準電圧発生回路４８において上述のように可変制御される第１及び第２のインピーダンス可変回路７０、７２は、例えば以下のように構成することができる。
【０１０２】
３．３．１  第１の構成例
図１２に、第１のインピーダンス可変回路７０の第１の構成例を示す。
【０１０３】
ここでは第１のインピーダンス可変回路７０として、各抵抗回路により抵抗分割された第１〜第ｉ（ｉは２以上の整数）の分割ノードＮＤ1〜ＮＤiの電圧を第１〜第ｉの基準電圧Ｖ１〜Ｖｉとして出力するラダー抵抗回路に対し、第ｊ（ｊは整数）の分割ノードＮＤjと第１の電源線との間のインピーダンスである第１のインピーダンス値を変化させる。
【０１０４】
第１のインピーダンス可変回路７０が第１の電源線と第４の分割ノードＮＤ4との間に挿入されるものとすると、第１のインピーダンス可変回路７０は、例えば図１２に示すような可変制御信号生成回路８０によって生成される可変制御信号ｃ３によりオンオフ制御される。
【０１０５】
可変制御信号生成回路８０は、カウンタＣＮＴ、データフリップフロップＤＦＦ、コンパレータＣＭＰ、セットリセットフリップフロップＳＲ−ＦＦを含む。データフリップフロップＤＦＦには、予め図９に示す制御期間ｔ０１に対応するクロック信号ＣＬＫのクロックカウント値が設定される。カウンタＣＮＴは、クロック信号ＣＬＫに基づいて１ずつカウントアップするカウンタである。コンパレータＣＭＰは、データフリップフロップＤＦＦに設定されたクロックカウント値と、カウンタＣＮＴによってカウントアップされるカウント値との一致検出を行い、一致したときに論理レベル「Ｈ」となる比較結果信号ｃ１を出力する。セットリセットフリップフロップは、比較結果信号ｃ１によりセットされ、所与の出力イネーブル信号ＸＯＥに基づいてリセットされる。カウンタＣＮＴもまた、この出力イネーブル信号ＸＯＥに基づいてリセットされる。出力イネーブル信号ＸＯＥは、図１３に示すように極性反転信号ＰＯＬの立ち上がりエッジ及び立ち下がりエッジの前後所与の期間だけ論理レベル「Ｈ」となる信号であり、出力イネーブル信号ＸＯＥに基づいて信号電極が駆動されることになる。可変制御信号ｃ３は、セットリセットフリップフロップＳＲ−ＦＦのデータ出力信号ｃ２と出力イネーブル信号ＸＯＥとに基づいて生成される。
【０１０６】
図１４に、可変制御信号生成回路８０の制御タイミングの一例を示す。
【０１０７】
図１３に示す出力イネーブル信号ＸＯＥの論理レベルが「Ｈ」のとき、カウンタＣＮＴ及びセットリセットフリップフロップＳＲ−ＦＦはリセットされる。このときデータ出力信号ｃ２は論理レベル「Ｌ」が出力され、可変制御信号ｃ３の論理レベルが「Ｌ」のため、第１のインピーダンス可変回路７０のスイッチ回路はオフとなる。
【０１０８】
その後、出力イネーブル信号ＸＯＥの論理レベルが「Ｌ」となると、第１のインピーダンス可変回路７０のスイッチ回路はオンとなり、カウンタＣＮＴはクロック信号ＣＬＫに基づいてカウントアップを開始する。ここで、データフリップフロップＤＦＦに予め「２」が設定されているものとすると、クロック信号ＣＬＫの２クロック目で比較結果信号ｃ１の論理レベルが「Ｈ」となる。比較結果信号ｃ１の論理レベルが「Ｈ」となると、セットリセットフリップフロップＳＲ−ＦＦをセットし、可変制御信号ｃ３の論理レベルが「Ｌ」となり、第１のインピーダンス可変回路７０のスイッチ回路がオフとなる。
【０１０９】
このように、出力イネーブル信号ＸＯＥの論理レベルが「Ｌ」となってから、データフリップフロップＤＦＦに設定されたクロックカウント値に対応した期間だけ、第１のインピーダンス可変回路７０により、第１の電源線と第４の分割ノードＮＤ4との間のインピーダンスが低くなる。そのため、第４の分割ノードＮＤ4の充電期間が短縮され、その後正確な基準電圧Ｖ４の到達することになる。
【０１１０】
なお第２のインピーダンス可変回路７２も、図１５に示すように構成することができる。すなわち第２のインピーダンス可変回路７２として、各抵抗回路により抵抗分割された第１〜第ｉ（ｉは２以上の整数）の分割ノードＮＤ1〜ＮＤiの電圧を第１〜第ｉの基準電圧Ｖ１〜Ｖｉとして出力するラダー抵抗回路に対し、第ｋ（ｊ＜ｋ≦ｉ、ｋは整数）の分割ノードと第２の電源線との間のインピーダンスである第２のインピーダンス値を変化させる。
【０１１１】
第２のインピーダンス可変回路７２は、可変制御信号ｃ３´によりオンオフ制御される。可変制御信号ｃ３´は、上述の可変制御信号ｃ３と同等の信号を用いることができる。
【０１１２】
このように第１の構成例によれば、充電に必要な期間において電源からインピーダンスを低くすることができるので、ラダー抵抗回路を構成する抵抗回路の抵抗値を大きくして低消費化を図ると共に、十分な充電時間を確保することができる。
【０１１３】
３．３．２  第２の構成例
図１６に、第１のインピーダンス可変回路７０の第２の構成例を示す。
【０１１４】
ここでは第１のインピーダンス可変回路７０として、各抵抗回路により抵抗分割された第１〜第ｉ（ｉは２以上の整数）の分割ノードＮＤ1〜ＮＤiの電圧を第１〜第ｉの基準電圧Ｖ１〜Ｖｉとして出力するラダー抵抗回路に対し、前記第１の電源線と第１〜第ｊの分割ノードＮＤ1〜ＮＤjとをそれぞれバイパスする第１〜第ｊのスイッチ回路ＳＷ１〜ＳＷｊを含み、第１の電源線と第１〜第ｊの分割ノードＮＤ1〜ＮＤjとの間のインピーダンスをそれぞれ低くする。なお図１６ではｊが「４」である場合を示している。
【０１１５】
第１のインピーダンス可変回路７０は、例えば図１６に示すような可変制御信号生成回路８２によって生成される可変制御信号ｃ１１、ｃ１２、ｃ１３、ｃ１４によりオンオフ制御される。
【０１１６】
可変制御信号生成回路８２は、第１〜第４のデータフリップフロップ（以下、Ｄ−ＦＦ１〜Ｄ−ＦＦ４と略す。）を含む。Ｄ−ＦＦ１〜Ｄ−ＦＦ４は、クロック入力端子ＣＫに入力された信号に基づいてデータ入力端子Ｄに入力された信号をラッチし、データ出力端子Ｑから出力する。Ｄ−ＦＦ１〜Ｄ−ＦＦ４のＣＫ端子には、クロック信号ＣＬＫが共通に入力されている。Ｄ−ＦＦ４のＤ端子には図１３に示した出力イネーブル信号ＸＯＥが入力される。Ｄ−ＦＦ４のＱ端子からは、可変制御信号ｃ１４が出力される。可変制御信号ｃ１４は、第１のインピーダンス可変回路７０に入力され、第１の電源線及び第４の分割ノードＮＤ4との間に挿入されたスイッチ回路ＳＷ４のオンオフ制御を行う。Ｄ−ＦＦ４のデータ端子Ｑは、Ｄ−ＦＦ３のデータ入力端子Ｄに接続される。
【０１１７】
Ｄ−ＦＦ３のデータ出力端子Ｑからは、可変制御信号ｃ１３が出力される。可変制御信号ｃ１３は、第１のインピーダンス可変回路７０に入力され、第１の電源線及び第３の分割ノードＮＤ3との間に挿入されたスイッチ回路ＳＷ３のオンオフ制御を行う。Ｄ−ＦＦ３のデータ端子Ｑは、Ｄ−ＦＦ２のデータ入力端子Ｄに接続される。
【０１１８】
Ｄ−ＦＦ２のデータ出力端子Ｑからは、可変制御信号ｃ１２が出力される。可変制御信号ｃ１２は、第１のインピーダンス可変回路７０に入力され、第１の電源線及び第２の分割ノードＮＤ2との間に挿入されたスイッチ回路ＳＷ２のオンオフ制御を行う。Ｄ−ＦＦ２のデータ端子Ｑは、Ｄ−ＦＦ１のデータ入力端子Ｄに接続される。
【０１１９】
Ｄ−ＦＦ１のデータ出力端子Ｑからは、可変制御信号ｃ１１が出力される。可変制御信号ｃ１１は、第１のインピーダンス可変回路７０に入力され、第１の電源線及び第１の分割ノードＮＤ1との間に挿入されたスイッチ回路ＳＷ１のオンオフ制御を行う。
【０１２０】
図１７に、可変制御信号生成回路８２の制御タイミングの一例を示す。
【０１２１】
図１３に示すようにＤ−ＦＦ４に入力される論理レベル「Ｈ」の出力イネーブル信号ＸＯＥは、クロック信号ＣＬＫに同期して順次Ｄ−ＦＦ３、Ｄ−ＦＦ２、Ｄ−ＦＦ１のデータ出力端子Ｑから出力される。したがって、クロック信号ＣＬＫの１クロックごとに、可変制御信号ｃ１４、ｃ１３、ｃ１２、ｃ１１が順次論理レベル「Ｌ」となる。これにより、スイッチ回路ＳＷ１〜ＳＷ４がオンになって第１〜第４の分割ノードＮＤ1〜ＮＤ4が第１の電源線とバイパス（電気的に接続）された後、スイッチ回路ＳＷ４、ＳＷ３、ＳＷ２、ＳＷ１の順にオフとなって第４〜第１の分割ノードＮＤ4〜ＮＤ1が第１の電源線と電気的に遮断されることになる。そのため、第１の電源線と第１〜第４の分割ノードＮＤ1〜ＮＤ4の間の各インピーダンスは、到達すべき電圧のレベルが低い順からインピーダンス値が元の所与の値に戻されるため、基準電圧Ｖ１〜Ｖ４が速やかに目標とする電圧に到達させることができる。
【０１２２】
なお第２のインピーダンス可変回路７２も、図１８に示すように構成することができる。すなわち第２のインピーダンス可変回路７２は、各抵抗回路により抵抗分割された第１〜第ｉ（ｉは２以上の整数）の分割ノードＮＤ1〜ＮＤiの電圧を第１〜第ｉの基準電圧Ｖ１〜Ｖｉとして出力するラダー抵抗回路に対し、前記第２の電源線と第ｋ〜第ｉの分割ノードＮＤk〜ＮＤiとをそれぞれバイパスする第ｋ〜第ｉのスイッチ回路ＳＷｋ〜ＳＷｉを含み、第２の電源線と第ｋ〜第ｉの分割ノードＮＤk〜ＮＤiとの間のインピーダンスをそれぞれ低くする。各スイッチ回路は、可変制御信号ｃ１ｋ´、・・・、ｃ１（ｉ−１）´、ｃ１ｉ´によりオンオフ制御され、第１のインピーダンス可変回路７０の可変制御信号と共用することができる。この場合、第ｋ〜第ｉのスイッチ回路ＳＷｋ〜ＳＷｉを、一度全部をオンにした後、上述と同様に順次オフとするように制御することで、第ｋ〜第ｉの分割ノードＮＤk〜ＮＤiが第２の電源線と順次電気的に遮断されることになる。
【０１２３】
このように第２の構成例によれば、充電に必要な期間において電源からインピーダンスを低くすることができるので、ラダー抵抗回路を構成する抵抗回路の抵抗値を大きくして低消費化を図ると共に、十分な充電時間を確保することができる。
【０１２４】
３．３．３  第３の構成例
第１及び第２の構成例では、電源線と分割ノードとを短絡することで電源からのインピーダンスを低くして、充電時間の短縮化を図っていたが、これに限定されるものではない。例えば、電源線と分割ノードとの間のラダー抵抗の抵抗値を下げることで、電源からのインピーダンスを低くするようにしてもよい。
【０１２５】
すなわち、第１及び第２の電源電圧が供給される第１及び第２の電源線の間に直列に接続された複数の抵抗回路を有し、各抵抗回路により抵抗分割された第１〜第ｉ（ｉは２以上の整数）の分割ノードの電圧を第１〜第ｉの基準電圧として出力するラダー抵抗回路に対し、第１のスイッチ回路群により、複数の抵抗回路のうち第１の電源線から第ｊ（ｊは整数）の分割ノードとの間に接続された抵抗回路のインピーダンスを変化させる。また第２のスイッチ回路群により、複数の抵抗回路のうち第２の電源線から第ｋ（１≦ｊ＜ｋ≦ｉ、ｋは整数）の分割ノードとの間に接続された抵抗回路のインピーダンスを変化させる。より具体的には第１及び第２のスイッチ回路群は、駆動期間の所与の制御期間において、抵抗回路のインピーダンスを低くし、制御期間経過後において、抵抗回路のインピーダンスを高くする。
【０１２６】
第１及び第２のスイッチ回路群は、ラダー抵抗回路を構成する抵抗回路に直列に接続するようにしてもよいし、並列に接続するようにしてもよい。
【０１２７】
こうすることでも、充電に必要な期間において電源からインピーダンスを低くすると共に、ラダー抵抗回路を構成する抵抗回路の抵抗値を大きくすることができるので、低消費電力化を図ることができる。
【０１２８】
図１９（Ａ）、（Ｂ）、（Ｃ）に、ラダー抵抗回路の第３の構成例を示す。
【０１２９】
すなわち、ラダー抵抗回路が、図１９（Ａ）に示すように例えば直列接続された可変抵抗回路ＶＲ０〜ＶＲ３を含んで構成される。可変抵抗回路は、図１９（Ｂ）に示すように、スイッチ回路（スイッチ素子）と抵抗回路（抵抗素子）とが直列接続された抵抗切替回路を並列接続して構成することができる。この場合、並列接続された抵抗切替回路のスイッチ回路では、所与の可変制御信号に基づいて、少なくとも１つがオンとなるように制御される。
【０１３０】
例えば可変抵抗回路ＶＲ０は、抵抗切替回路９０-01〜９０-04を並列接続して構成することができる。可変抵抗回路ＶＲ１は、抵抗切替回路９０-11〜９０-14を並列接続して構成することができる。可変抵抗回路ＶＲ２は、抵抗切替回路９０-21〜９０-24を並列接続して構成することができる。可変抵抗回路ＶＲ３は、抵抗切替回路９０-31〜９０-34を並列接続して構成することができる。
【０１３１】
また図１９（Ｃ）に示すように、可変抵抗回路において並列接続された抵抗切替回路に対し、更に抵抗回路を並列接続するようにしてもよい。
【０１３２】
例えば可変抵抗回路ＶＲ０は、抵抗切替回路９０-01〜９０-04と並列に、抵抗回路９２-0を接続して構成することができる。可変抵抗回路ＶＲ１は、抵抗切替回路９０-11〜９０-14と並列に抵抗回路９２-1を接続して構成することができる。可変抵抗回路ＶＲ２は、抵抗切替回路９０-21〜９０-24と並列に抵抗回路９２-2を接続して構成することができる。可変抵抗回路ＶＲ３は、抵抗切替回路９０-31〜９０-34と並列に抵抗回路９２-3を接続して構成することができる。
【０１３３】
この場合、並列接続された抵抗切替回路のスイッチ回路が少なくとも１つがオンとなるように制御する必要がなくなるので、誤って設定されてオープンとなる状態を回避したり、或いは当該状態を回避する回路を設ける必要がなくなり、構成又は制御が簡素化される。
【０１３４】
このような構成において、各抵抗切替回路のスイッチ回路は、所与の可変制御信号に基づいて、オンオフ制御される。したがって、第１の電源線と第ｊの分割ノードとの間の各可変抵抗回路、又は第２の電源線と第ｋの分割ノードとの間の各抵抗回路の抵抗値を可変制御することにより、分割ノードと電源線との間のインピーダンスを低くすることができ、上述の構成例と同様の効果を得ることができるようになる。
【０１３５】
３．３．４  第４の構成例
図２０に、ラダー抵抗回路の第４の構成例を示す。
【０１３６】
ここではラダー抵抗回路が、図１７（Ａ）に示すように例えば直列接続された可変抵抗回路ＶＲ０〜ＶＲ３を含むものとする。
【０１３７】
可変抵抗回路は、図２０に示すように、抵抗回路とスイッチ回路とが並列に接続された抵抗切替回路を直列接続して構成することができる。この場合、抵抗切替回路のスイッチ素子は、所与の可変制御信号に基づいて、オンオフ制御される例えば可変抵抗回路ＶＲ０は、抵抗切替回路９４-01〜９４-04を直列接続して構成することができる。可変抵抗回路ＶＲ１は、抵抗切替回路９４-11〜９４-14を直列接続して構成することができる。可変抵抗回路ＶＲ２は、抵抗切替回路９４-21〜９４-24を直列接続して構成することができる。可変抵抗回路ＶＲ３は、抵抗切替回路９４-31〜９４-34を直列接続して構成することができる。
【０１３８】
このような構成において、第１の電源線と第ｊの分割ノードとの間の各可変抵抗回路、又は第２の電源線と第ｋの分割ノードとの間の各抵抗回路の抵抗値を可変制御することにより、分割ノードと電源線との間のインピーダンスを低くすることができ、上述の構成例と同様の効果を得ることができるようになる。
【０１３９】
３．３．５  第５の構成例
図２１に、ラダー抵抗回路の第５の構成例を示す。
【０１４０】
ここではラダー抵抗回路が、図１７（Ａ）に示すように例えば直列接続された可変抵抗回路ＶＲ０〜ＶＲ３を含むものとする。
【０１４１】
可変抵抗回路ＶＲ０では、第１の電源線と第１の分割ノードＮＤ1との間に、直列に接続されたスイッチ回路（スイッチ素子）ＳＷＡ及び抵抗回路Ｒ01が挿入されている。第１の分割ノードＮＤ1と基準電圧Ｖ１の出力ノードとの間には、スイッチ回路ＳＷ11が挿入されている。また可変抵抗回路ＶＲ０では、第１の電源線とノードＮＤ１Ｂとの間に、直列に接続されたスイッチ回路ＳＷＢ及び抵抗回路Ｒ02が挿入されている。ノードＮＤ１Ｂと基準電圧Ｖ１との間には、スイッチ回路ＳＷ12が挿入されている。更に可変抵抗回路ＶＲ０では、第１の電源線とノードＮＤ１Ｃとの間に、直列に接続されたスイッチ回路ＳＷＣ及び抵抗回路Ｒ03が挿入されている。ノードＮＤ１Ｃと基準電圧Ｖ１の出力ノードとの間には、スイッチ回路ＳＷ13が挿入されている。
【０１４２】
可変抵抗回路ＶＲ１では、分割ノードＮＤ1と分割ノードＮＤ2との間に、抵抗回路Ｒ11が挿入されている。分割ノードＮＤ2と基準電圧Ｖ２の出力ノードとの間には、スイッチ回路ＳＷ21が挿入されている。また可変抵抗回路ＶＲ１では、ノードＮＤ１ＢとノードＮＤ２Ｂとの間に、抵抗回路Ｒ12が挿入されている。ノードＮＤ２Ｂと基準電圧Ｖ２の出力ノードとの間には、スイッチ回路ＳＷ22が挿入されている。更に可変抵抗回路ＶＲ１では、ノードＮＤ１ＣとノードＮＤ２Ｃとの間に、抵抗回路Ｒ13が挿入されている。ノードＮＤ２Ｃと基準電圧Ｖ２の出力ノードとの間には、スイッチ回路ＳＷ23が挿入されている。
【０１４３】
可変抵抗回路ＶＲ２では、分割ノードＮＤ2と分割ノードＮＤsとの間に、抵抗回路Ｒ21が挿入されている。分割ノードＮＤ3と基準電圧Ｖ３の出力ノードとの間には、スイッチ回路ＳＷ31が挿入されている。また可変抵抗回路ＶＲ２では、ノードＮＤ２ＢとノードＮＤ３Ｂとの間に、抵抗回路Ｒ22が挿入されている。ノードＮＤ３Ｂと基準電圧Ｖ３の出力ノードとの間には、スイッチ回路ＳＷ32が挿入されている。更に可変抵抗回路ＶＲ２では、ノードＮＤ２ＣとノードＮＤ３Ｃとの間に、抵抗回路Ｒ23が挿入されている。ノードＮＤ３Ｃと基準電圧Ｖ３の出力ノードとの間には、スイッチ回路ＳＷ33が挿入されている。
【０１４４】
可変抵抗回路ＶＲ３では、分割ノードＮＤ3と基準電圧Ｖ４の出力ノードとの間に、抵抗回路Ｒ31が挿入されている。また可変抵抗回路ＶＲ３では、ノードＮＤ３Ｂと基準電圧Ｖ４の出力ノードとの間に、抵抗回路Ｒ32が挿入されている。更に可変抵抗回路ＶＲ３では、ノードＮＤ３Ｃと基準電圧Ｖ４の出力ノードとの間に、抵抗回路Ｒ33が挿入されている。
【０１４５】
このような構成において、スイッチ回路ＳＷＡ、ＳＷＢ、ＳＷＣ、ＳＷ11〜ＳＷ13、ＳＷ21〜ＳＷ23、ＳＷ31〜ＳＷ33は、所与の可変制御信号に基づいて、オンオフ制御される。
【０１４６】
例えば、スイッチ回路ＳＷＢ、ＳＷＣ、ＳＷ13、ＳＷ22がオン、スイッチ回路ＳＷＡ、ＳＷ11、ＳＷ12、ＳＷ21、ＳＷ23がオフの場合、基準電圧Ｖ１として電源電圧Ｖ０が抵抗回路Ｒ03により電圧降下した電圧が出力され、基準電圧Ｖ２として電源電圧Ｖ０から抵抗回路Ｒ03と抵抗回路Ｒ12とにより電圧降下した電圧が出力される。
【０１４７】
このような構成において、第１の電源線と第ｊの分割ノードとの間の各可変抵抗回路、又は第２の電源線と第ｋの分割ノードとの間の各抵抗回路の抵抗値を可変制御することにより、分割ノードと電源線との間のインピーダンスを低くすることができ、上述の構成例と同様の効果を得ることができるようになる。
【０１４８】
３．３．６  第６の構成例
第１〜第５の構成例では、抵抗素子及びスイッチ素子によりインピーダンスの可変制御を行っていたが、これに限定されるものではない。第６の構成例では、ボルテージフォロワ接続された演算増幅器によるインピーダンス変換を行う。すなわち、第１及び第２の電源線の間に直列接続されたラダー抵抗回路の各分割ノードに、ボルテージフォロワ接続された演算増幅器を含む第１及び第２のインピーダンス可変回路７０、７２を有する。この場合、駆動期間のはじめの制御期間における可変制御でインピーダンスを低くし、その後インピーダンスを元に戻すようにすることで、充電時間を確保しつつ、ラダー抵抗回路の各抵抗回路の抵抗値を大きくすることができ低消費化を図ることができる。
【０１４９】
図２２に、ボルテージフォロワ接続された演算増幅器を用いたラダー抵抗回路の第６の構成例を示す。
【０１５０】
ここでは第１のインピーダンス可変回路７０が、図１７（Ａ）に示すように例えば直列接続された可変抵抗回路ＶＲ０〜ＶＲ３を含むラダー抵抗回路の第１〜第４の分割ノードのインピーダンスの可変制御を行うものとする。可変抵抗回路ＶＲ０〜ＶＲ３は、ラダー抵抗回路の抵抗素子Ｒ０〜Ｒ３により抵抗分割される第１〜第４の分割ノードにボルテージフォロワ回路を設けてインピーダンス変換を行う。
【０１５１】
すなわち、第１のインピーダンス可変回路７０においては、第１〜第（ｊ−１）の分割ノードに、第１〜第（ｊ−１）のボルテージフォロワ回路９６-1〜９６-jが接続される。ボルテージフォロワ回路９６-1〜９６-jは、図４に示すようにボルテージフォロワ接続された演算増幅器と、第１〜第（ｊ−１）のボルテージフォロワ接続された演算増幅器の出力と第１〜第（ｊ−１）の基準電圧出力ノードとの間に挿入された第１〜第（ｊ−１）の駆動出力スイッチ回路と、
第１〜第（ｊ−１）の分割ノードと第１〜第（ｊ−１）の基準電圧出力ノードとの間に挿入された第１〜第（ｊ−１）の抵抗出力スイッチ回路とを含む。そして、第１のバイパススイッチ回路ＳＷＤが、第（ｊ−１）のボルテージフォロワ型の演算増幅器の出力と第ｊの基準電圧出力ノードとの間に挿入されている。
【０１５２】
第１〜第（ｊ−１）の駆動出力スイッチ回路と、第１〜第（ｊ−１）の抵抗出力スイッチ回路とは、制御信号ｃｎｔ０、ｃｎｔ１によりオンオフ制御される。
【０１５３】
図２３に、図２２に示したラダー抵抗回路の制御タイミングの一例を示す。
【０１５４】
例えばラッチパルス信号ＬＰにより規定される選択期間（駆動期間）ｔの前半期間（駆動期間の初めの所与の期間）ｔ１と後半期間ｔ２で、制御信号ｃｎｔ０、ｃｎｔ１の論理レベルが変化する。前半期間ｔ１で制御信号ｃｎｔ０の論理レベルが「Ｌ」、制御信号ｃｎｔ１の論理レベルが「Ｈ」になると、第１〜第（ｊ−１）のボルテージフォロワ型の演算増幅器の出力と第１〜第（ｊ−１）の基準電圧出力ノードとを電気的に接続し、第１〜第（ｊ−１）の分割ノードと第１〜第（ｊ−１）の基準電圧出力ノードとを電気的に遮断する。また後半期間ｔ２で、制御信号ｃｎｔ０の論理レベルが「Ｈ」、制御信号ｃｎｔ１の論理レベルが「Ｌ」になると、第１〜第（ｊ−１）のボルテージフォロワ型の演算増幅器の出力と第１〜第（ｊ−１）の基準電圧出力ノードとを電気的に遮断し、第１〜第（ｊ−１）の分割ノードと第１〜第（ｊ−１）の基準電圧出力ノードとを電気的に接続する。
【０１５５】
このように、選択期間ｔにおいて、前半期間ｔ１ではボルテージフォロワ接続された演算増幅器によりインピーダンス変換されて基準電圧Ｖ１の出力ノードが駆動され、後半期間ｔ２では抵抗回路Ｒ０を介して基準電圧Ｖ１の出力ノードの電圧が決まる。すなわち、図２３に示すように、液晶容量や配線容量等の充電に必要な前半期間ｔ１では、高い駆動能力を有するボルテージフォロワ接続された演算増幅器により高速に駆動電圧を立ち上げ、高い駆動能力が不要な後半期間ｔ２では、抵抗回路Ｒ０により駆動電圧を出力することができる。
【０１５６】
なおボルテージフォロワ回路９６-1〜９６-3の演算増幅器については、動作時には動作電流が定常的に流れるため、選択期間ｔの後半期間ｔ２において、当該動作電流を制限又は停止させることが望ましい。
【０１５７】
第２のインピーダンス可変回路７２についても、図２４に示すように図２２と同様に構成することができる。すなわち、第（ｋ＋１）〜第ｉの分割ノードに接続された第（ｋ＋１）〜第ｉのボルテージフォロワ型の演算増幅器と、第（ｋ＋１）〜第ｉのボルテージフォロワ型の演算増幅器の出力と第（ｋ＋１）〜第ｉの基準電圧出力ノードとの間に挿入された第（ｋ＋１）〜第ｉの駆動出力スイッチ回路と、第（ｋ＋１）〜第ｉの分割ノードと第（ｋ＋１）〜第ｉの基準電圧出力ノードとの間に挿入された第（ｋ＋１）〜第ｉの抵抗出力スイッチ回路とを含む。そして、第２のバイパススイッチ回路ＳＷＥが、第（ｋ＋１）のボルテージフォロワ型の演算増幅器の出力と第ｋの基準電圧出力ノードとの間に挿入されている。
【０１５８】
第（ｋ＋１）〜第ｉの駆動出力スイッチ回路と、第（ｋ＋１）〜第ｉの抵抗出力スイッチ回路とは、制御信号ｃｎｔ０´、ｃｎｔ１´によりオンオフ制御される。制御信号ｃｎｔ０´は、図２２に示す制御信号ｃｎｔ０と同等の信号を用いることができる。制御信号ｃｎｔ１´は、図２２に示す制御信号ｃｎｔ１と同等の信号を用いることができる。
【０１５９】
３．３．６．１  変形例
なお図２２において、スイッチ回路ＳＷＤに代えて、図２５に示すようにオフセットを付加した出力電圧を出力する第１の演算増幅回路９８を設けるようにしてもよい。
【０１６０】
図２５における可変抵抗回路ＶＲ３では、ボルテージフォロワ回路９６-3のボルテージフォロワ接続された演算増幅器の出力端子と基準電圧Ｖ４の出力ノードとの間にオフセット付き第１の演算増幅回路９８が挿入されている。演算増幅回路９８は、制御信号ｃｎｔ１により動作制御される（動作電流の制御が行われる）。
【０１６１】
図２６に、第１の演算増幅回路９８の詳細な構成例を示す。
【０１６２】
第１の演算増幅回路９８は、差動増幅部１００と、出力部１０２とを含む。
【０１６３】
差動増幅部１００は、第１及び第２の差動増幅部１０４、１０６を含む。
【０１６４】
第１の差動増幅部１０４は、ゲート電極に基準信号ＶＲＥＦＮが印加されるｎ型ＭＯＳトランジスタＴｒｎ１（以下、ｎ型ＭＯＳトランジスタＴｒｎｘ（ｘは任意の整数）を単にＴｒｎｘと略す。）のドレイン・ソース間に流れる電流を電流源とし、該電流源はＴｒｎ２〜Ｔｒｎ４のソース端子に接続される。Ｔｒｎ２、Ｔｒｎ３のゲート電極には、第１の演算増幅回路９８の出力信号ＯＵＴが印加されている。Ｔｒｎ４のゲート電極には入力信号ＩＮが印加されている。
【０１６５】
Ｔｒｎ２〜Ｔｒｎ４のドレイン端子は、カレントミラー構造のｐ型ＭＯＳトランジスタＴｒｐ１（以下、ｐ型ＭＯＳトランジスタＴｒｐｙ（ｙは任意の整数）を単にＴｒｐｙと略す。）、Ｔｒｐ２のドレイン端子に接続される。なおＴｒｐ１、Ｔｒｐ２のゲート電極は、Ｔｒｎ２、Ｔｒｎ３のドレイン端子に接続される。
【０１６６】
Ｔｒｐ２のドレイン端子から差動出力信号ＳＯ１が出力される。
【０１６７】
第２の差動増幅部１０６は、ゲート電極に基準信号ＶＲＥＦＰが印加されるＴＴｒｐ３のドレイン・ソース間に流れる電流を電流源とし、該電流源はＴｒｐ４〜Ｔｒｐ６のソース端子に接続される。Ｔｒｐ４、Ｔｒｐ５のゲート電極には、第１の演算増幅回路９８の出力信号ＯＵＴが印加されている。Ｔｒｐ６のゲート電極には入力信号ＩＮが印加されている。
【０１６８】
Ｔｒｐ４〜Ｔｒｐ６のドレイン端子は、カレントミラー構造のＴｒｎ５、Ｔｒｎ６のドレイン端子に接続される。なおＴｒｎ５、Ｔｒｎ６のゲート電極は、Ｔｒｐ４、Ｔｒｐ５のドレイン端子に接続される。
【０１６９】
Ｔｒｎ６のドレイン端子から差動出力信号ＳＯ２が出力される。
【０１７０】
出力部１０２は、電源電圧ＶＤＤと接地電源電圧ＶＳＳとの間に直列接続されたＴｒｐ７とＴｒｎ７とを含む。Ｔｒｐ７のゲート電極には、差動出力信号ＳＯ１が印加されている。Ｔｒｎ７のゲート電極には、差動出力信号ＳＯ２が印加されている。Ｔｒｐ７及びＴｒｎ７のドレイン端子から、出力信号ＯＵＴが出力される。
【０１７１】
またＴｒｐ７のゲート電極は、Ｔｒｐ８のドレイン端子が接続される。Ｔｒｐ８のソース端子は電源電圧ＶＤＤに接続され、ゲート電極にはイネーブル信号ＥＮＢが印加される。Ｔｒｎ７のゲート電極は、Ｔｒｎ８のドレイン端子が接続される。Ｔｒｎ８のソース端子は接地電源電圧ＶＳＳに接続され、ゲート電極には反転イネーブル信号ＸＥＮＢが印加される。
【０１７２】
このような構成の第１の演算増幅回路９８は、図２７に示すように基準信号ＶＲＥＦＮ、ＶＲＥＦＰ、イネーブル信号ＥＮＢ、反転イネーブル信号ＸＥＮＢが動作して、入力信号ＩＮの電圧にオフセットを付加した出力信号ＯＵＴを出力する。基準信号ＶＲＥＦＮとイネーブル信号ＥＮＢとして、図２３に示した制御信号ｃｎｔ１を用いることができる。基準信号ＶＲＥＦＰと反転イネーブル信号ＥＮＢとして、制御信号ｃｎｔ１を反転した信号を用いることができる。
【０１７３】
第１の差動増幅部１０４において、基準信号ＶＲＥＦＮの論理レベルが「Ｈ」になりＴｒｎ１が電流源として動作を開始すると、出力信号ＯＵＴと入力信号ＩＮとに基づき、差動対を構成するＴｒｎ２、Ｔｒｎ３とＴｒｎ４との駆動能力の差に対応した電圧が差動出力信号ＳＯ１として出力される。このときＴｒｐ８は遮断されるため、差動出力信号ＳＯ１がそのままＴｒｐ７のゲート電極に印加される。また、第２の差動増幅部１０６においても、同様にして差動出力信号ＳＯ２がＴｒｎ７のゲート電極に印加される。その結果、出力部１０２は、入力信号ＩＮに、上述の差動対を構成する駆動能力に対応したオフセットが付加された出力信号ＯＵＴを出力することができる。
【０１７４】
第１の差動増幅部１０４において、基準信号ＶＲＥＦＮの論理レベルが「Ｌ」になりＴｒｎ１が遮断されると、増幅動作ができなくなり、Ｔｒｐ８を介してＴｒｐ７のゲート電極に電源電圧ＶＤＤが印加される。同様に、第２の差動増幅部１０６においても、Ｔｒｎ８を介してＴｒｎ７のゲート電極に接地電源電圧ＶＳＳが印加される。その結果、出力部１０２は、その出力をハイインピーダンス状態とする。なお基準信号ＶＲＥＦＮ、ＶＲＥＦＰにより、電流源に流れる電流を制限又は停止することができるので、動作が不要な期間では動作電流が流れないように制御することができる。
【０１７５】
このようにすることで、第１の演算増幅回路９８は、オフセットを高精度に付加することができる。したがって、ボルテージフォロワ回路によるインピーダンス変換を用いて、可変抵抗回路の抵抗値を可変制御することができ、電源からのインピーダンスを可変にすることができる。なお、第１の演算増幅回路９８について、選択期間ｔの後半期間ｔ２において、当該動作電流を制限又は停止させることが望ましい。
【０１７６】
第２のインピーダンス可変回路７２についても、図２８に示すように図２４におけるスイッチ回路ＳＷＥに代えて、第２の演算増幅回路１２０を用いることができる。すなわち、第（ｋ＋１）〜第ｉの分割ノードに接続された第（ｋ＋１）〜第ｉのボルテージフォロワ型の演算増幅器と、第（ｋ＋１）〜第ｉのボルテージフォロワ型の演算増幅器の出力と第（ｋ＋１）〜第ｉの基準電圧出力ノードとの間に挿入された第（ｋ＋１）〜第ｉの駆動出力スイッチ回路と、第（ｋ＋１）〜第ｉの分割ノードと第（ｋ＋１）〜第ｉの基準電圧出力ノードとの間に挿入された第（ｋ＋１）〜第ｉの抵抗出力スイッチ回路と、第（ｋ＋１）のボルテージフォロワ型の演算増幅器の出力と第ｋの基準電圧出力ノードとの間に挿入された第２の演算増幅回路１２０とを含む。第２の演算増幅回路１２０は、第（ｋ＋１）の基準電圧Ｖｋに所与のオフセット電圧を付加した電圧を、第ｋの基準電圧出力ノードに出力する。
【０１７７】
第２の演算増幅回路１２０は、図２５に示す第１の演算増幅回路９８と同様に、例えば制御信号ｃｎｔ１´により動作制御することができる。なお第２の演算増幅回路１２０についても、選択期間ｔの後半期間ｔ２において、当該動作電流を制限又は停止させることが望ましい。
【０１７８】
４．  その他
以上においては、ＴＦＴを用いた液晶パネルを備える液晶装置を例に説明したが、これに限定されるものではない。基準電圧発生回路４８で生成した基準電圧を、所与の電流変換回路で電流に変えて、電流駆動型の素子に供給するようにしてもよい。このようにすれば、例えば信号電極及び走査電極により特定される画素に対応して設けられた有機ＥＬ素子を含む有機ＥＬパネルを表示駆動する信号ドライバＩＣにも適用することができる。
【０１７９】
図２９に、このような信号ドライバＩＣにより駆動される有機ＥＬパネルにおける２トランジスタ方式の画素回路の一例を示す。
【０１８０】
有機ＥＬパネルは、信号電極Ｓmと走査電極Ｇnとの交差点に、駆動ＴＦＴ８００nmと、スイッチＴＦＴ８１０nmと、保持キャパシタ８２０nmと、有機ＬＥＤ８３０nmとを有する。駆動ＴＦＴ８００nmは、ｐ型トランジスタにより構成される。
【０１８１】
駆動ＴＦＴ８００nmと有機ＬＥＤ８３０nmとは、電源線に直列に接続される。
【０１８２】
スイッチＴＦＴ８１０nmは、駆動ＴＦＴ８００nmのゲート電極と、信号電極Ｓmとの間に挿入される。スイッチＴＦＴ８１０nmのゲート電極は、走査電極Ｇnに接続される。
【０１８３】
保持キャパシタ８２０nmは、駆動ＴＦＴ８００nmのゲート電極と、キャパシタラインとの間に挿入される。
【０１８４】
このような有機ＥＬ素子において、走査電極Ｇnが駆動されスイッチＴＦＴ８１０nmがオンになると、信号電極Ｓmの電圧が保持キャパシタ８２０nmに書き込まれると共に、駆動ＴＦＴ８００nmのゲート電極に印加される。駆動ＴＦＴ８００nmのゲート電圧Ｖｇｓは、信号電極Ｓmの電圧によって決まり、駆動ＴＦＴ８００nmに流れる電流が定まる。駆動ＴＦＴ８００nmと有機ＬＥＤ８３０nmとは直列接続されているため、駆動ＴＦＴ８００nmに流れる電流がそのまま有機ＬＥＤ８３０nmに流れる電流となる。
【０１８５】
したがって、保持キャパシタ８２０nmにより信号電極Ｓmの電圧に応じたゲート電圧Ｖｇｓを保持することによって、例えば１フレーム期間中において、ゲート電圧Ｖｇｓに対応した電流を有機ＬＥＤ８３０nmに流すことで、当該フレームにおいて光り続ける画素を実現することができる。
【０１８６】
図３０（Ａ）に、信号ドライバＩＣを用いて駆動される有機ＥＬパネルにおける４トランジスタ方式の画素回路の一例を示す。図３０（Ｂ）に、この画素回路の表示制御タイミングの一例を示す。
【０１８７】
この場合も、有機ＥＬパネルは、駆動ＴＦＴ９００nmと、スイッチＴＦＴ９１０nmと、保持キャパシタ９２０nmと、有機ＬＥＤ９３０nmとを有する。
【０１８８】
図２９に示した２トランジスタ方式の画素回路と異なる点は、定電圧の代わりにスイッチ素子としてのｐ型ＴＦＴ９４０nmを介して定電流源９５０nmからの定電流Ｉｄａｔａを画素に供給するようにした点と、電源線にスイッチ素子としてのｐ型ＴＦＴ９６０nmを介して保持キャパシタ９２０nm及び駆動ＴＦＴ９００nmと接続するようにした点である。
【０１８９】
このような有機ＥＬ素子において、まずゲート電圧Ｖｇｐによりｐ型ＴＦＴ９６０をオフにして電源線を遮断し、ゲート電圧Ｖｓｅｌによりｐ型ＴＦＴ９４０nmとスイッチＴＦＴ９１０nmをオンにして、定電流源９５０nmからの定電流Ｉｄａｔａを駆動ＴＦＴ９００nmに流す。
【０１９０】
駆動ＴＦＴ９００nmに流れる電流が安定するまでの間に、保持キャパシタ９２０nmには定電流Ｉｄａｔａに応じた電圧が保持される。
【０１９１】
続いて、ゲート電圧Ｖｓｅｌによりｐ型ＴＦＴ９４０nmとスイッチＴＦＴ９１０nmをオフにし、更にゲート電圧Ｖｇｐによりｐ型ＴＦＴ９６０nmをオンにし、電源線と駆動ＴＦＴ９００nm及び有機ＬＥＤ９３０nmを電気的に接続する。このとき、保持キャパシタ９２０nmに保持された電圧により、定電流Ｉｄａｔａとほぼ同等か、又はこれに応じた大きさの電流が有機ＬＥＤ９３０nmに供給される。
【０１９２】
このような有機ＥＬ素子では、例えば、走査電極をゲート電圧Ｖｓｅｌが印加される電極、信号電極をデータ線として構成することができる。
【０１９３】
有機ＬＥＤは、透明アノード（ＩＴＯ）の上部に発光層を設け、更にその上部にメタルカソードを設けるようにしても良いし、メタルアノードの上部に、発光層、光透過性カソード、透明シールを設けるようにしても良く、その素子構造に限定されるものではない。
【０１９４】
以上説明したような有機ＥＬ素子を含む有機ＥＬパネルを表示駆動する信号ドライバＩＣを上述したように構成することによって、有機ＥＬパネルについて汎用的に用いられる信号ドライバＩＣを提供することができる。
【０１９５】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、プラズマディスプレイ装置にも適用可能である。
【０１９６】
また分割ノードと第１又は第２の電源線との間のインピーダンスを可変制御する可変制御信号としては、ユーザからの所与のコマンド又は外部入力端子から入力された制御信号を用いるようにしてもよい。
【０１９７】
更にまた、ラダー抵抗回路のインピーダンスを可変制御する回路として、第１〜第６の構成例を任意に組み合わせて構成するようにしてもよい。
【図面の簡単な説明】
【図１】本実施形態における基準電圧発生回路を含む表示駆動回路が適用された表示装置の構成の概要を示す構成図である。
【図２】基準電圧発生回路を含む表示駆動回路が適用された信号ドライバＩＣの機能ブロック図である。
【図３】ガンマ補正の原理を説明するための説明図である。
【図４】ボルテージフォロワ回路の構成の概要を示すブロック図である。
【図５】ボルテージフォロワ回路の動作タイミングの一例を示すタイミングチャートである。
【図６】本実施形態における基準電圧発生回路の構成の概要を示す回路構成図である。
【図７】階調特性を模式的に示す説明図である。
【図８】基準電圧発生回路の動作を模式的に説明するための説明図である。
【図９】第１のインピーダンス可変回路の制御タイミングの一例を示すタイミングチャートである。
【図１０】分割ノードの電圧変化の一例を示す説明図である。
【図１１】基準電圧発生回路が適用された信号ドライバＩＣの具体的な構成の一例を示す構成図である。
【図１２】第１のインピーダンス可変回路の第１の構成例を示す構成図である。
【図１３】出力イネーブル信号について説明するための説明図である。
【図１４】第１の構成例における制御タイミングの一例を示すタイミングチャートである。
【図１５】第１のインピーダンス可変回路の第２の構成例を示す構成図である。
【図１６】第２のインピーダンス可変回路を第１の構成例で実現した場合の構成図である。
【図１７】第２の構成例における制御タイミングの一例を示すタイミングチャートである。
【図１８】第２のインピーダンス可変回路を第２の構成例で実現した場合の構成図である。
【図１９】図１９（Ａ）、（Ｂ）、（Ｃ）は、第３の構成例における第１のラダー抵抗回路の回路構成図である。
【図２０】第４の構成例におけるラダー抵抗回路の一部の回路構成図である。
【図２１】第５の構成例におけるラダー抵抗回路の一部の回路構成図である。
【図２２】第６の構成例における第１のインピーダンス可変回路の回路構成図である。
【図２３】第６の構成例における第１のインピーダンス可変回路の動作タイミングを示すタイミング図である。
【図２４】第６の構成例を採用した第２のインピーダンス可変回路の回路構成図である。
【図２５】第６の構成例の変形例における第１のインピーダンス可変回路の回路構成図である。
【図２６】第１の演算増幅回路の具体的な回路構成例を示す回路図である。
【図２７】第１の演算増幅回路の動作制御タイミングを示すタイミング図である。
【図２８】第６の構成例の変形例における第２のインピーダンス可変回路の回路構成図である。
【図２９】有機ＥＬパネルにおける２トランジスタ方式の画素回路の一例を示す構成図である。
【図３０】図３０（Ａ）は、有機ＥＬパネルにおける４トランジスタ方式の画素回路の一例を示す回路構成図である。図３０（Ｂ）は、画素回路の表示制御タイミングの一例を示すタイミング図である。
【符号の説明】
１０  表示装置
２０  表示パネル
２４nm  液晶容量
２６nm  画素電極
２８nm  対向電極
３０  信号ドライバＩＣ
３２  走査ドライバＩＣ
３４  電源回路
３６  コモン電極駆動回路
３８  信号制御回路
４０  入力ラッチ回路
４２  シフトレジスタ
４４  ラインラッチ回路
４６  ラッチ回路
４８  基準電圧発生回路
５２  ボルテージフォロワ回路
６０  演算増幅器
６２  コントロール信号発生回路
７０  第１のインピーダンス可変回路
７２  第２のインピーダンス可変回路
８０、８２  可変制御信号生成回路
９０、９０-01〜９０-04、９０-11〜９０-14、９０-21〜９０-24、９０-31〜９０-34、９４-01〜９４-04、９４-11〜９４-14、９４-21〜９４-24、９４-31〜９４-34、  抵抗切替回路
９２-0〜９２-3  抵抗回路
９６、９６-1〜９６-i  ボルテージフォロワ回路
９８  第１の演算増幅回路
１２０  第２の演算増幅回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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