(57)【特許請求の範囲】
【請求項１】
半導体基板の上にソース電極及びドレイン電極を形成するステップと、
上記ソース電極及びドレイン電極の形成された半導体基板の全面に、平坦層、転送層、映像層を順次に形成するステップと、
上記映像層をパターニングして、ゲート電極の形成部分を選択的に除去するステップと、
上記映像層をマスクとして、上記転送層を選択的にエッチングするステップと、
上記転送層のエッチングにより露出される上記平坦層部分を異方性エッチングするステップと、
上記ドレイン電極側の平坦層部分をオーバーカットするステップと、
上記平坦層のエッチングにより露出される半導体基板の表面部分をエッチングし、ゲートリセスを形成するステップと、
上記基板の全面に、ゲート電極の形成のための金属を蒸着するステップと、
上記ゲートリセス領域の上の所定のゲート電極の形成部分以外の部分に形成された、上記金属層を除去するステップと、
を含んで成り、
上記ゲートリセスは、上記平坦層のエッチングにより露出される半導体基板の表面部分のソース電極側は深く掘りこまれ、ドレイン電極側は斜めに傾斜するようにエッチングして形成することを特徴とするゲートリセス構造を有する電界効果トランジスタの製造方法。
【請求項２】
上記ゲートリセスは、メタン系ガスと水素とを混合したガスを用いた異方性エッチング工程での上記平坦層のエッチングにより露出される半導体基板の表面部分をエッチングして形成することを特徴とする請求項１に記載のゲートリセス構造を有する電界効果トランジスタの製造方法。
【請求項３】
上記平坦層のエッチングにより露出される半導体基板の表面部分をエッチングして、ゲートリセスを形成するステップは、ウェットエッチング工程により行われることを特徴とする請求項１に記載のゲートリセス構造を有する電界効果トランジスタの製造方法。
【請求項４】
上記ゲートリセスを形成するステップの後に、上記平坦層のエッチングされた部分をより内側にエッチングするステップを更に含むことを特徴とする請求項１に記載のゲートリセス構造を有する電界効果トランジスタの製造方法。
【請求項５】
上記平坦層をより内側にエッチングするステップは、プラズマを用いたエッチング工程により行われることを特徴とする請求項４に記載のゲートリセス構造を有する電界効果トランジスタの製造方法。
【請求項６】
上記ドレイン電極側の平坦層部分をオーバーカットするステップは、上記転送層のエッチングにより露出される上記平坦層部分を異方性エッチングした後、上記形成されたソース電極が上方へ上がるように、基板を傾斜するようにしてエッチングする工程により行われることを特徴とする請求項１に記載のゲートリセス構造を有する電界効果トランジスタの製造方法。
【請求項７】
上記ドレイン電極側の平坦層部分をオーバーカットするステップは、イオンビームミーリング、または活性化イオンビームエッチング方法を用いてエッチングする工程により行われることを特徴とする請求項６に記載のゲートリセス構造を有する電界効果トランジスタの製造方法。
【請求項８】
上記平坦層は、ホトレジストで形成することを特徴とする請求項１に記載のゲートリセス構造を有する電界効果トランジスタの製造方法。
【請求項９】
上記転送層は、ＳｉＮまたはＳｉＯ2 で形成することを特徴とする請求項１に記載のゲートリセス構造を有する電界効果トランジスタの製造方法。
【請求項１０】
上記映像層は、ＰＭＭＡ又はホトレジストを用いて形成することを特徴とする請求項１に記載のゲートリセス構造を有する電界効果トランジスタの製造方法。
【請求項１１】
上記ゲート電極の形成のための金属を蒸着するステップは、上記ソース電極側に傾斜するように、角度蒸着する工程により行われることを特徴とする請求項１に記載のゲートリセス構造を有する電界効果トランジスタの製造方法。
【請求項１２】
上記ゲート電極の形成のための金属を蒸着するステップは、上記ドレイン電極側に傾斜するように、角度蒸着する工程により行われることを特徴とする請求項１に記載のゲートリセス構造を有する電界効果トランジスタの製造方法。
【請求項１３】
上記ゲートリセス領域上の所定のゲート電極の形成部分に形成された上記金属層を除去するステップの後に、上記残っている転送層及び平坦層を除去するステップを更に含むことを特徴とする請求項１に記載のゲートリセス構造を有する電界効果トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、ゲートリセス（Gate Recess ）構造を有する電界効果トランジスタ（Field Effect Transistor ；ＦＥＴ）及びその製造方法に関し、特に、非対称構造（structure ）のゲートリセス構造を有するＦＥＴ及びその製造方法に関するものである。
【０００２】
【従来の技術】
ＧａＡｓ  ＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor ）においてその性能を向上させるためには、高いカットオフ周波数、低い寄生抵抗、低い雑音指数等を持っていることが要求され、それを実現するために、ゲート長さを短くするか、ゲートリセス構造を導入するか、ｎ+ ソース及びドレインコンタクト領域を導入するか、またはバッファ層を採用する方法などが用いられてきた。図１は、従来のリセス構造を有するＧａＡｓ  ＭＥＳＦＥＴの断面構造を示すものであり、ＧａＡｓ基板１上にバッファ層２を介在して活性層３が形成されており、この活性層３の上部にソース電極５とドレイン電極６とが互いに離隔されて形成されており、上記ソース電極５とドレイン電極６との間の上記活性層３領域にリセスチャネル部が形成され、このリセスチャネル部の上にゲート電極４が形成された構造からなっている。
【０００３】
図１のゲートリセス構造は、製造工程が容易であるという長所を有するが、ゲート電極４とドレイン電極６との間の電界集中現像（Electric Field Accumu-
lation）によって、ソース−ドレイン間のブレークダウン電圧が低く、寄生効果の影響により超高周波性能が低下するという短所がある。
【０００４】
上記のような短所を補うために、Ｈ．Ｍ．Ｍａｃｋｓｅｙなどは、二重リセスチャネル構造を有するＧａＡｓ  ＦＥＴの製造方法を提案した。これを、図２〜図８を参照して説明すれば、次の通りである。
【０００５】
まず、図２に示すように、基板１１、緩衝層（buffer layer）１２、ｎ領域層１３、ｎ+ 領域層１４が順次に積層されたＧａＡｓ半導体層１５の上に、平坦層１６の形成のためのホトレジスト層１６、ＰＭＭＡ層１７、ゲルマニウム層１８、映像層（imaging layer ）１９の形成のためのＰＭＭＡ層を順次に積層して、多層構造を形成する。
【０００６】
次いで、図３に示すように、電子ビームリソグラフィー工程により、上記映像層１９をパターニングしてゲート電極パターンを形成する。
【０００７】
次に、図４に示すように、上記ゲート電極パターンが形成された映像層１９をマスクとして、上記ゲルマニウム層１８、ＰＭＭＡ層１７及び平坦層１６をＯ2 を用いた活性化イオンエッチング方法により選択的に異方性エッチングする。この時、上記ＰＭＭＡ層１７と平坦層１６とをＯ2 を用いて活性化イオンエッチングすると、映像層１９の役割をする最上部層のＰＭＭＡは全てエッチングされてなくなることになる。
【０００８】
次いで、図５に示すように、上記ゲルマニウム層１８、ＰＭＭＡ層１７及び平坦層１６がエッチングされることにより露出される部分の上記ｎ+ 型領域層１４をウェットエッチングにより一定の深さにエッチングし、一次的にゲートリセスを形成する。
【０００９】
次に、図６に示すように、上記ゲルマニウム層１８とＰＭＭＡ層１７の下部の映像層１６とを、現像液を用いて除去することにより、部分的にアンダーカットが行われるようにする。
【００１０】
次いで、図７に示すように、上記ｎ+ 領域層１４およびｎ領域層１３をウェットエッチングし、二次的にワイドリセス（wide recess ）を形成する。
【００１１】
次に、図８に示すように、上記ＧａＡｓ半導体層１５の上に金属を蒸着したあと、リフトオフ（lift-off）工程を用いてゲート電極２０を形成し、その後、上記ゲルマニウム層１８、ＰＭＭＡ層１７及び平坦層１６を除去し、上記セイドリセスが形成されたＧａＡｓ半導体層１５の上に金属を蒸着して、ソース電極２１及びドレイン電極２２を形成することによって、ＦＥＴの製造を完了する。
【００１２】
【発明が解決しようとする課題】
上述した従来技術により形成されるｎ+ 突出部チャネル構造は、ワイドリセスの幅を狭く形成して、ｎ+ 領域層１４とゲート電極２０とを接近させることにより、ソース電極とゲート電極との間の寄生抵抗Ｒｓを減らして伝達ゲインを増加させることが可能であるが、このような場合には、ゲート電極とドレイン電極とのフィードバックキャパシタンス（Feedback capacitance；Ｃｄｇ）が高いため、むしろゲインは低くなることになる。また、ゲートブレークダウン電圧が低いので、出力が低くなる傾向がある。
【００１３】
一方、ワイドリセスの幅を広く形成すれば、ソース電極とゲート電極との間の寄生抵抗が大きくなり、ゲインが低くなることになる。従って、伝達ゲインとブレークダウン電圧との間のバランスが適切に取られるように、ワイドリセスの幅を決定しなければならない。
【００１４】
また、上記従来のチャネル構造は、ゲートリセスとワイドリセスの形成のための２回のエッチング工程を介して、ゲートリセスの幅および深さ、さらにワイドリセスの幅に対して最適化がなされるように工程が行われなければならないので、製造工程が困難であるという問題点があった。
【００１５】
本発明の目的は、このような問題点を解決するために成されたもので、ゲートリセス構造をソース電極及びドレイン電極に対して非対称に形成して、ゲート−ソース間の抵抗を減少させながら、ゲート−ドレイン間の電界集中現象を除去する方法を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するための本発明のゲートリセス構造を有する電界効果トランジスタは、半導体基板と、上記半導体基板の上部に互いに離隔されて形成されたソース電極及びドレイン電極と、上記ソース電極とドレイン電極との間の半導体基板領域に形成されたゲートリセスチャネル部と、上記ゲートリセスチャネル部領域の上に、上記ソース電極側に偏って形成されたゲート電極とを含んでなることを特徴とする。
【００１７】
また、上記目的を達成するための本発明のゲートリセス構造を有する電界効果トランジスタの製造方法は、半導体基板の上にソース電極及びドレイン電極を形成するステップと、上記ソース電極及びドレイン電極の形成された半導体基板の全面に、平坦層、転送層、映像層を順次に形成するステップと、上記映像層をパターニングして、ゲート電極の形成部分を選択的に除去するステップと、上記映像層をマスクとして、上記転送層を選択的にエッチングするステップと、上記転送層のエッチングにより露出される上記平坦層部分を異方性エッチングするステップと、上記ドレイン電極側の平坦層部分をオーバーカットするステップと、上記平坦層のエッチングにより露出される半導体基板の表面部分をエッチングし、ゲートリセスを形成するステップと、上記基板の全面に、ゲート電極の形成のための金属を蒸着するステップと、上記ゲートリセス領域の上の所定のゲート電極の形成部分以外の部分に形成された、上記金属層を除去するステップとを含んで成ることを特徴とする。
【００１８】
【実施例】
以下、本発明を添付図面を参照して、より詳細に説明する。
【００１９】
図９は、本発明の第１実施例によるゲートリセス構造を有する電界効果トランジスタの断面構造を示すものである。
【００２０】
本発明の第１実施例によるゲートリセス構造を有する電界効果トランジスタは、図９に示すように、半導体層１５の上部にソース電極２２とドレイン電極２３とが互いに離隔されて形成されており、上記ソース電極２２とドレイン電極２３との間の半導体層１５の領域に、ソース電極側には深く掘りこまれ、ドレイン電極側には斜めに傾斜した非対称構造のゲートリセスチャネル部が形成されており、上記ゲートリセスチャネル領域の上には、ソース電極側に偏ってゲート電極２９が形成された構造から成っている。
【００２１】
このように、ゲートリセス構造をソース電極及びドレイン電極に対して非対称に形成することにより、ゲート電極２９とソース電極２２との間の抵抗を減少させながら、ゲート電極２９とドレイン電極２３との間の電界集中現象を除去するという効果が得られる。
【００２２】
図１０〜図１４は、本発明の第１実施例によるゲートリセス構造を有する電界効果トランジスタの製造方法を工程順に示すものである。
【００２３】
まず、図１０に示したように、半絶縁ＧａＡｓ基板１１の上に、緩衝層１２、ＧａＡｓ活性層１３、ｎ+ 領域層１４が順次に積層されてなる半導体層１５の上に金属を蒸着し、これをホトリソグラフィーエッチング工程を介してパターニングし、ソース電極２２及びドレイン電極２３を形成した後、全面に平坦層２４、転送層２５、映像層２６を順次に積層して、多層構造を形成する。
【００２４】
上記平坦層は、例えばホトレジストで形成し、映像層のパターンを平坦層に転送する役割を果たす上記転送層は、例えばＳｉＮまたはＳｉＯ2 で形成し、上記映像層は、例えばＰＭＭＡ又はホトレジストを用いて形成する。そして、上記平坦層２４はホトレジストを１μｍ以上厚く塗布して形成する。
【００２５】
上記のように形成された映像層２６にコンタクトアライナ（contact aligner)を用いたリソグラフィーまたは電子ビームリソグラフィーを用いて，ゲート電極の形成されるべき領域を選択的に除去し、ゲート電極パターンを形成する。
【００２６】
次に、図１１に示したように、上記ゲートパターンの形成された映像層２６をマスクとして、その下部の転送層２５を、ＣＦ4 またはＣＨＦ3 等のフッ素系のガスを用いた活性化イオンエッチング方法、あるいは活性化イオンビームエッチング（ＲＩＢＥ；Reactive Ion Beam Etching ）方法によって選択的に異方性エッチングする。次いで、上記転送層２５のエッチングにより露出される上記ホトレジストから成った平坦層２４を、たとえばＯ2 プラズマにより異方性エッチングしたあと、イオンビームミーリング（Ion Beam Milling）または活性化イオンビームエッチング方法を用いて、上記形成されたソース電極２２が上方へ上がるように基板を傾斜するようにして、Ｏ2 及びＡｒプラズマを用いてエッチングを行い、ドレイン電極２３側の平坦層２４部分のみにオーバーカット２７が生じるようにする。この時、上記平坦層２４を異方性エッチングする工程中に、上記映像層２６が共に除去されることになる。
【００２７】
図１５は、上記ドレイン電極側の平坦層部分をオーバーカットするための装置の構成図を示すものであり、エッチングされる物質、即ち、平坦層が形成された半導体基板の置かれたエッチング装備の基板を傾斜させて、イオンビームが半導体基板に入射する角度を調整することにより、平坦層２４のドレイン側のみが選択的にオーバーカットされるようにする。
【００２８】
次いで、図１２に示したように、メタン系ガスにＨ2 を添加した、例えばＣＨ4 ＋Ｈ2 ガスを用いて活性化イオンエッチング方法のような異方性エッチング方法によって、上記半導体層１５の上部のｎ+ 領域層１４及びＧａＡｓ活性層１３をエッチングし、ゲートリセス２８を形成する。この時、上記活性化イオンエッチングのような異方性エッチングの工程変数である電力、圧力、ガス量等を調節してエッチングを行うと、上記転送層２５の開口（ゲート長さに該当する）には自由基(free radical, reactive species)が多く存在するので、イオン衝突エネルギーが大きいためエッチング率が高くなることになり、ドレイン電極２３側の凹部（平坦層のオーバーカットされた部分）に入るほど自由基が少なくなり、それにより、イオン衝突エネルギーもイオン分散によって小さくなり、また、エッチング工程により形成された揮発性化合物、例えば、（ＣＨ3 ）3 Ｇａ、ＡｓＨ3 などが充分に外部へ抜け出ないようになり、ドレイン側の凹部はエッチング率が低くなるようになる。このようなエッチング率の差異によって、ゲートリセス２８の形態が、ソース電極側では深く掘りこまれ、ドレイン側では斜めに上がるような非対称形態の傾斜を有することになる。
【００２９】
次に、図１３に示したように、後続工程であるゲート電極の形成のための金属の蒸着およびリフトオフ工程が円滑に行われるようにするため、Ｏ2 プラズマを用いて上記平坦層２４をより内側にエッチングした後、上記エッチング工程などで生成された欠陥層及びポリマ（図示せず）などを除去してから、ゲート電極形成用の金属２９として、例えば、Ｔｉ／Ｐｔ／Ａｕを電子ビーム蒸着器を用いて蒸着する。
【００３０】
次いで、図１４に示したように、上記ゲートリセス部分のゲート形成領域以外の領域、即ち、上記転送層２５の上部に形成されたゲート金属層をリフトオフ工程により除去してゲート電極２９のみを残し、そのあと、上記転送層２５を除去した後、結果物をアセトンなどに沈漬し上記平坦層を除去することにより、工程を完了する。
【００３１】
図１６は、本発明の第２実施例によるゲートリセス構造を有する電界効果トランジスタの断面構造図を示すものである。
【００３２】
本発明の第２実施例によるゲートリセス構造を有する電界効果トランジスタは、図１６に示したように、半導体層１５の上部にソース電極２２とドレイン電極２３とが互いに離隔されて形成されており、上記ソース電極２２とドレイン電極２３との間の半導体層１５領域に、ソース電極側では深く掘りこまれ、ドレイン電極側では斜めに傾斜した非対称形態のゲートリセスチャネル部が形成されており、上記ゲートリセスチャネル領域上に、ソース電極側に偏ってドレイン電極側に傾斜した形態のゲート電極２９が形成された構造から成っている。
【００３３】
このように、ゲートリセス構造をソース電極及びドレイン電極に対して非対称に形成することにより、ゲート電極２９及びソース電極２２の抵抗を減少させながら、ゲート電極２９とドレイン電極２３との間の電界集中現象を除去するという効果を得る。一方には、ゲート電極２９がドレイン電極側へ斜めに傾斜した形態に形成されることにより、有効ゲート長さＡが物理的なゲート長さＢよりも短くなり、ゲート電極２９がソース電極２２側に偏って形成されるため、ソース寄生抵抗も減らすことに成り、周波数特性及びゲイン、雑音指数等が向上されるという効果が得られる。
【００３４】
図１７を参照して、上記本発明の第２実施例によるゲートリセス構造を有する電界効果トランジスタの製造方法を説明すれば、次の通りである。
【００３５】
上記本発明の第１実施例の製造工程と同一工程により、図１２までの工程を施したあと、ゲートの形成のための金属２９を蒸着する工程時に、金属２９がソース電極２２側に偏って蒸着されるように角度蒸着３０を行い、ゲート電極２９がソース電極２２に近い位置にドレイン電極２３側に傾斜した形態に形成されるようにする。このように、ゲート電極２９が斜めに傾斜した形態に形成されることにより、有効ゲート長さＡが物理的なゲート長さＢよりも短くなり、ゲート電極２９がソース電極２２側に偏って形成されるので、ソース寄生抵抗も減らすことになって、周波数特性及びゲイン、雑音指数等が向上することになる。その後、上記第１実施例の図１４に示したように、上記ゲートリセス部分のゲート形成領域以外の領域、即ち、上記転送層２５の上部に形成されたゲート金属層をリフトオフ工程により除去してゲート電極２９のみを残した後、上記転送層２５を除去し、その後、結果物をアセトンなどに沈漬し上記平坦層を除去することにより、本発明の第２実施例によるゲートリセス構造を有する電界効果トランジスタの製造工程を完了する。
【００３６】
次に、図１８は、本発明の第３実施例によるゲートリセス構造を有する電界効果トランジスタの断面構造を示すものであり、本発明の第３実施例によるゲートリセス構造を有する電界効果トランジスタは、図１８に示したように、半導体層１５の上部にソース電極２２とドレイン電極２３とが互いに離隔されて形成されており、上記ソース電極２２とドレイン電極２３との間の半導体層１５領域には、ソース側では深く掘りこまれ、ドレイン側では斜めに傾斜した非対称形態のゲートリセスチャネル部が形成されており、上記ゲートリセスチャネル領域の上には、ソース側に斜めに傾斜した形態のゲート電極２９が形成された構造から成っている。
【００３７】
このように、ゲートリセス構造をソース及びドレインに対して非対称に形成することによって、ゲート電極２９とソース電極２２との間の抵抗を減少させながら、ゲート電極２９とドレイン電極２３との間の電界集中現象を除去するという効果を得る。また、ゲート電極２９がソース電極側に斜めに傾斜するような形態に形成されることによって、有効ゲート長さＡが物理的なゲート長さＢよりも短くなり、ゲート電極とドレイン電極との間の電界集中現象が除去されるという効果を得る。
【００３８】
図１９を参照して、本発明の第３実施例によるゲートリセス構造を有する電界効果トランジスタの製造方法を説明すれば、次の通りである。
【００３９】
上記本発明の第１実施例の製造工程と同一工程により、図１２までの工程を施した後、ゲート電極の形成のための金属２９を蒸着する工程時に、金属２９がソース電極２２側に偏って蒸着されるように角度蒸着３０を行い、ゲート電極２９がソース電極２２に近い位置にドレイン電極２３側に傾斜した形態に形成されるようにする。このように、ゲート電極２９が斜めに傾斜した形態に形成されることにより、有効ゲート長さＡが物的なゲート長さＢよりも短くなる。そのあと、上記第１実施例の図１４に示したように、上記ゲートリセス部分のゲート電極の形成領域以外の領域、即ち、上記転送層２５の上部に形成されたゲート金属層をリフトオフ工程により除去して、ゲート電極２９のみを残した後、上記転送層２５を除去し、その後、結果物をアセトンなどに沈漬し上記平坦層を除去することにより、本発明の第３実施例によるゲートリセス構造を有する電界効果トランジスタの製造工程を完了する。
【００４０】
次に、図２０は、本発明の第４実施例によるゲートリセス構造を有する電界効果トランジスタの断面構造を示すものであり、本発明の第４実施例によるゲートリセス構造を有する電界効果トランジスタは、図２０に示したように、半導体層１５の上部にソース電極２２とドレイン電極２３とが互いに離隔されて形成されており、上記ソース電極２２とドレイン電極２３との間の半導体層１５領域にゲートリセスチャネル部が形成されており、上記ゲートリセスチャネル領域の上にはソース電極側に偏ってゲート電極２９が形成された構造から成っている。
【００４１】
このように、ゲートリセス構造を、ゲート電極を中心にしてソース電極側及びドレイン電極側を非対称に形成することによって、ゲート電極２９とソース電極２２との間の間隔を小さくし、ゲート電極とドレイン電極との間の間隔を広くして、ゲート電極２９及びソース電極２２の抵抗を減少させながら、ゲート電極２９とドレイン電極２３との間の電界集中現象を除去するという効果が得られる。
【００４２】
図２１を参照して、本発明の第４実施例によるゲートリセス構造を有する電界効果トランジスタの製造方法を説明すれば、次の通りである。
【００４３】
上記本発明の第１実施例の製造工程と同一工程により、図１１までの工程を施して平坦層２４のドレイン電極２３側のみをアンダーカットした後、第１実施例でのように、異方性エッチングにより非対称のゲートリセスを形成する代わりに、等方性エッチング（ウェットエッチング）によりｎ+ 領域層１４及びＧａＡｓ活性層１３をエッチングして、ゲートリセスを形成する。その後、第１実施例の図１３及び図１４の工程と同一工程を施して、本発明の第４実施例によるゲートリセス構造を有する電界効果トランジスタの製造工程を完了する。
【００４４】
【発明の効果】
以上で説明したように、上記従来の二重リセスチャネル構造を形成するためには、ゲートリセス及びワイドリセス形成時の２回のエッチング工程が必要であるが、本発明ではゲートリセスエッチング工程の１回の工程のみが行われているので、工程が単純になるという長所がある。
【００４５】
なお、本発明のゲートリセス構造は、ドレイン電極とゲート電極の間がソース電極とゲート電極の間よりもさらに広く、かつ薄くリセスエッチングされた非対象形態を有するので、上記従来の二重リセスチャネル構造で発生しやすいソース寄生抵抗の増加、ゲートブレークダウン電圧の減少、ゲート−ドレイン間のフィードバックキャパシタンスの増加等によるゲインの減少、周波数特性の低下及び出力電力の減少等の原因を容易に除去することができるため、特性の優秀な低雑音、高出力の電界効果トランジスタを比較的容易な工程によって製作することが可能である。
【図面の簡単な説明】
【図１】従来のゲートリセス構造を有するＦＥＴの断面構造図である。
【図２】従来の二重リセスチャネル構造を有するＦＥＴの製造方法を示す工程順序図である。
【図３】従来の二重リセスチャネル構造を有するＦＥＴの製造方法を示す工程順序図である。
【図４】従来の二重リセスチャネル構造を有するＦＥＴの製造方法を示す工程順序図である。
【図５】従来の二重リセスチャネル構造を有するＦＥＴの製造方法を示す工程順序図である。
【図６】従来の二重リセスチャネル構造を有するＦＥＴの製造方法を示す工程順序図である。
【図７】従来の二重リセスチャネル構造を有するＦＥＴの製造方法を示す工程順序図である。
【図８】従来の二重リセスチャネル構造を有するＦＥＴの製造方法を示す工程順序図である。
【図９】本発明の第１実施例によるゲートリセス構造を有する電界効果トランジスタの断面構造図である。
【図１０】本発明の第１実施例によるゲートリセス構造を有する電界効果トランジスタの製造方法を示す工程順序図である。
【図１１】本発明の第１実施例によるゲートリセス構造を有する電界効果トランジスタの製造方法を示す工程順序図である。
【図１２】本発明の第１実施例によるゲートリセス構造を有する電界効果トランジスタの製造方法を示す工程順序図である。
【図１３】本発明の第１実施例によるゲートリセス構造を有する電界効果トランジスタの製造方法を示す工程順序図である。
【図１４】本発明の第１実施例によるゲートリセス構造を有する電界効果トランジスタの製造方法を示す工程順序図である。
【図１５】本発明のゲートリセス構造を有する電界効果トランジスタを製造するための装置の構成図である。
【図１６】本発明の第２実施例によるゲートリセス構造を有する電界効果トランジスタの断面構造図である。
【図１７】本発明の第２実施例によるゲートリセス構造を有する電界効果トランジスタの製造方法を示す工程順序図である。
【図１８】本発明の第３実施例によるゲートリセス構造を有する電界効果トランジスタの断面構造図である。
【図１９】本発明の第３実施例によるゲートリセス構造を有する電界効果トランジスタの製造方法を示す工程順序図である。
【図２０】本発明の第４実施例によるゲートリセス構造を有する電界効果トランジスタの断面構造図である。
【図２１】本発明の第４実施例によるゲートリセス構造を有する電界効果トランジスタの製造方法を示す工程順序図である。
【符号の説明】
１５  半導体基板
２２  ソース電極
２３  ドレイン電極
２４  平坦層
２５  転送層
２６  映像層
２７  平坦層の非対称オーバーカット
２８  ゲートリセス
２９  ゲート電極
３０  ゲート電極の角度蒸着
【図１】
0003712426.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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