(57)【特許請求の範囲】
【請求項１】
第１導電型の第１低抵抗半導体層（１）と第１導電型の高抵抗半導体層（２）と第１導電型の第２低抵抗半導体層（３）と第２導電型の第１の半導体層（４）とが積層され炭化珪素よりなる半導体基板（１００）と、
前記第１の半導体層の表層部の所定領域に形成された第１導電型の半導体領域（５）と、
前記半導体基板の表面から前記半導体領域および前記第１の半導体層を貫通し、少なくとも前記第２低抵抗半導体層に達する溝（７）と、
前記溝の側面における少なくとも前記第１の半導体層の表面に形成された炭化珪素の薄膜よりなる第２の半導体層（８）と、
少なくとも前記第２の半導体層の表面に形成されたゲート酸化膜（９）と、
前記溝内における前記ゲート酸化膜の上に形成されたゲート電極層（１０）と、
前記半導体基板の表面のうち少なくとも前記半導体領域の一部の表面上に形成された第１の電極層（１２）と、
前記半導体基板の裏面に形成された第２の電極層（１３）とを備えたことを特徴とする炭化珪素半導体装置。
【請求項２】
前記第２低抵抗半導体層は、前記第２の電極層と前記第１の電極層の間のｐｎ接合に逆バイアスの電圧が印加されたとき、前記溝の底部における前記ゲート酸化膜の表面がアバランシェブレークダウンするより先に、前記第２低抵抗半導体層と前記第１の半導体層との間のｐｎ接合がアバランシェブレークダウンするように、その膜厚および不純物濃度が設定されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
第１導電型の低抵抗半導体層（１）と第１導電型の高抵抗半導体層（２）と第２導電型の半導体層（４）とが積層され炭化珪素よりなる半導体基板（１００）と、
前記半導体層の表層部の所定領域に形成された第１導電型の半導体領域（５）と、
前記半導体基板の表面から前記半導体領域と前記半導体層を貫通する溝（７）と、
少なくとも前記半導体層の表面に形成されたゲート酸化膜（９）と、
前記溝内における前記ゲート酸化膜の上に形成されたゲート電極層（１０）と、
前記半導体基板の表面のうち少なくとも前記半導体領域の一部の表面上に形成された第１の電極層（１２）と、
前記半導体基板の裏面に形成された第２の電極層（１３）とを備え、
前記高抵抗半導体層は、前記第２の電極層と前記第１の電極層の間のｐｎ接合に逆バイアスの電圧が印加されて、前記高抵抗半導体層と前記半導体層との間のｐｎ接合が導通状態になったとき、前記ゲート酸化膜から前記低抵抗半導体層に向かって伸びる空乏層が前記低抵抗半導体層に到達しない厚さに設定されていることを特徴とする炭化珪素半導体装置。
【請求項４】
前記高抵抗半導体層は、前記第２の電極層と前記第１の電極層の間のｐｎ接合に逆バイアスの電圧が印加されて、前記高抵抗半導体層と前記半導体層によるＰＮ接合がアバランシェブレークダウンする臨界電界強度に達したとき、前記ゲート酸化膜から前記低抵抗半導体層に向かって伸びる空乏層が前記低抵抗半導体層に到達しない厚さに設定されていることを特徴とする請求項３に記載の炭化珪素半導体装置。
【請求項５】
第１導電型の低抵抗半導体層（１）と第１導電型の高抵抗半導体層（２）と第２導電型の半導体層（４）とが積層され炭化珪素よりなる半導体基板（１００）と、
前記半導体層の表層部の所定領域に形成された第１導電型の半導体領域（５）と、
前記半導体基板の表面から前記半導体領域と前記半導体層を貫通する溝（７）と、
少なくとも前記半導体層の表面に形成されたゲート酸化膜（９）と、
前記溝内における前記ゲート酸化膜の上に形成されたゲート電極層（１０）と、
前記半導体基板の表面のうち少なくとも前記半導体領域の一部の表面上に形成された第１の電極層（１２）と、
前記半導体基板の裏面に形成された第２の電極層（１３）とを備え、
前記高抵抗半導体層の中に前記溝と離間し前記半導体層と接触する第１導電型の埋め込み半導体層（１４）が形成されていることを特徴とする炭化珪素半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置に関し、炭化珪素半導体装置として、例えば、絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型ＭＯＳＦＥＴ等として用いることができるものである。
【０００２】
【従来の技術】
従来、炭化珪素半導体装置として、低オン抵抗、高耐圧に優れた溝ゲート型パワーＭＯＳＦＥＴが提案されている（特開平７−３２６７５５号公報、あるいは特開平８−７０１２４号公報）。
この溝ゲート型パワーＭＯＳＦＥＴは、図１９に示すように、ｎ+ 型の単結晶炭化珪素（ＳｉＣ）半導体基板１とｎ- 型エピタキシャル層（以下ｎ- エピ層という）２とｐ型エピタキシャル層（以下ｐ型エピ層という）３により六方晶系の単結晶炭化珪素よりなる半導体基板１００が構成されており、その上面（主表面）を略（０００１−）カーボン面としている。
【０００３】
ｐ型エピ層４の表層部の所定領域には、ｎ+ 型ソース領域５が形成されており、ｎ+ 型ソース領域５の所定位置には溝（トレンチ）７が形成されている。この溝７は、ｎ+ 型ソース領域５とｐ型エピ層４を貫通してｎ- 型エピ層２に達し、ｐ型エピ層４の表面に垂直な側面７ａおよびｐ型エピ層４の表面に平行な底面７ｂを有する。
【０００４】
溝７の内部には、ゲート酸化膜９が形成され、このゲート酸化膜９内にはゲート電極層１０が充填されている。ゲート電極層１０上には、層間絶縁膜１１が配置されている。さらに、層間絶縁膜１１上を含めたｎ+ 型ソース領域５の表面およびｐ型エピ層４の表面には、ソース電極層１２が形成され、このソース電極層１２はｎ+ 型ソース領域５とｐ型エピ層４に共に接している。また、ｎ+ 型炭化珪素半導体基板１の表面（半導体基板１００の裏面）には、ドレイン電極層１３が形成されている。
【０００５】
なお、ゲート電極層１０に正電圧を印加することで、溝７の側面７ａでのｐ型エピタキシャル層３の表面がチャネルとなって、ソース電極層１２とドレイン電極層１３の間に電流が流れる。
【０００６】
【発明が解決しようとする課題】
上述した溝ゲート型パワーＭＯＳＦＥＴにおけるソース・ドレイン間耐圧は、ｐ型エピタキシャル層３とｎ- 型エピタキシャル層２のｐｎ接合のアバランシェ条件と、ｐ型エピタキシャル層３が全域空乏化してパンチスルーが生じる条件で決定される。従って、パンチスルーを防止し、かつアバランシェ発生電圧を高くするためには、ｐ型エピタキシャル層３の不純物濃度を十分高くし、ｎ+ 型ソース領域５とｎ- 型エピタキシャル層２に挟まれた領域の厚さａを十分厚くする必要がある。
【０００７】
しかしながら、ｐ型エピ層４の不純物濃度を高くすると、ゲート閾値電圧が高くなり、また不純物散乱の増大によりチャネル移動度が低下し、オン抵抗が大きくなる。また、厚さａを大きくすると、チャネル長が長くなり、オン抵抗が大きくなるという課題がある。
そこで、本出願人は、図２０に示すように、溝７の側面７ａにおいて、ｎ+ 型ソース領域５、ｐ型エピ層４、およびｎ- 型エピ層２の表面に、ｎ型の炭化珪素のｎ型薄膜半導体層８をエピタキシャル成長法により形成した半導体装置を提案した（特願平７−２２９４８７号）。
【０００８】
この図２０に示す半導体装置においては、ｎ型薄膜半導体層８をチャネル形成領域とし、ゲート電極層１０に電圧を印加してゲート酸化膜９に電界を加えることにより、ｎ型薄膜半導体層８に蓄積型チャネルを誘起させて、ソース電極層１２とドレイン電極層１３の間に電流を流すようにしている。
このように、ＭＯＳＦＥＴの動作モードを、チャネル形成層の導電型を反転させることなくチャネルを誘起する蓄積モードとすることで、導電型を反転させチャネルを誘起する反転モードのＭＯＳＦＥＴに比べ、低いゲート電圧でＭＯＳＦＥＴを動作させることができる。
【０００９】
また、ｐ型エピタキシャル層３の不純物濃度とチャネルが形成されるｎ型薄膜半導体層８の不純物濃度を独立に制御することができるため、ｐ型エピタキシャル層３の不純物濃度を高くし、ｎ+ 型ソース領域５とｎ- 型エピタキシャル層２に挟まれた厚さａを小さくすることにより、チャネル長を短くすることができ、高耐圧で、かつオン抵抗を低くすることができる。
【００１０】
また、チャネルが形成されるｎ型薄膜半導体層８の不純物濃度を低くすることにより、ゲート閾値電圧を低くしたりキャリアが流れるときの不純物拡散の影響を小さくすることができるため、チャネル移動度を大きくすることができ、さらにオン抵抗を小さくし電力損失を小さくすることができる。
従って、図２０に示す溝ゲート型パワーＭＯＳＦＥＴによれば、高耐圧、低電力損失で、ゲート閾値電圧が低い炭化珪素半導体装置を得ることができる。
【００１１】
しかしながら、先に提案した図２０に示す溝ゲート型パワーＭＯＳＦＥＴについてさらに検討を進めたところ、溝７の底部においてゲート酸化膜９表面でアバランシェブレークダウンが起こり、発生したホットキャリアが、溝７底部のゲート酸化膜９中に注入され、ゲート酸化膜９が破壊するという問題があることが分かった。
【００１２】
そこで、本発明は、溝底部でのゲート酸化膜の破壊を防止することを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明においては、第１導電型の高抵抗半導体層（２）と第２導電型の第１の半導体層（４）との間に第１導電型の第２低抵抗半導体層（３）を介在させて構成したことを特徴としている。このように第２低抵抗半導体層（３）を介在させることによって、溝（７）底部におけるゲート酸化膜（９）の表面がアバランシェブレークダウンするより先に、高抵抗半導体層（２）と第２低抵抗半導体層（３）との間を先に導通させることができる。
【００１６】
この場合、請求項２に記載の発明のように、第２低抵抗半導体層（３）として、第２の電極層（１３）と第１の電極層（１２）の間のｐｎ接合に逆バイアスの電圧が印加されたとき、溝（７）底部におけるゲート酸化膜（９）の表面がアバランシェブレークダウンするより先に、第２低抵抗半導体層（３）と第１の半導体層（４）との間のｐｎ接合がアバランシェブレークダウンするように、その膜厚および不純物濃度が設定されたものとすることができる。すなわち、第２低抵抗半導体層（３）を介在させることによって、高抵抗半導体層（２）と第２低抵抗半導体層（３）によるｐｎ接合の逆耐圧を低下させ、そのｐｎ接合を先にアバランシェブレークダウンさせることができる。
【００１７】
また、請求項３に記載の発明のように、高抵抗半導体層（２）を、高抵抗半導体層（２）と半導体層（４）との間のｐｎ接合が導通状態になったとき、ゲート酸化膜（９）から低抵抗半導体層（１）に向かって伸びる空乏層が低抵抗半導体層（１）に到達しない厚さに設定したことを特徴としている。この発明においても、高抵抗半導体層（２）と半導体層（４）との間のｐｎ接合が先に導通状態になるようにしているから、溝（７）底部でのゲート酸化膜（９）の破壊を防止することができる。
【００１８】
この場合、請求項４に記載の発明のように、高抵抗半導体層（２）を、高抵抗半導体層（２）と半導体層（４）によるｐｎ接合がアバランシェブレークダウンする臨界電界強度に達したとき、ゲート酸化膜（９）から低抵抗半導体層（１）に向かって伸びる空乏層が低抵抗半導体層（１）に到達しない厚さに設定するようにすれば、高抵抗半導体層（２）と半導体層（４）によるｐｎ接合を先にアバランシェブレークダウンさせることができる。
【００１９】
また、請求項５に記載の発明のように、高抵抗半導体層（２）の中に溝（７）と離間し半導体層（４）と接触する第１導電型の埋め込み半導体層（１４）を形成すれば、埋め込み半導体層（１４）と高抵抗半導体層（２）により形成されるコーナー部での電界強度を高くしてアバランシェブレークダウンを発生させ、溝（７）底部でのゲート酸化膜（９）の破壊を防止することができる。
【００２０】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
（第１実施形態）
図１に、本実施形態におけるｎチャネルタイプの溝ゲート型パワーＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）を示す。
【００２１】
第１低抵抗半導体層としてのｎ+ 型炭化珪素半導体基板１は、六方晶炭化珪素が用いられている。このｎ+ 型炭化珪素半導体基板１上に、高抵抗半導体層としてのｎ- 型炭化珪素半導体層（ｎ- 型エピ層）２と、第２低抵抗半導体層としてのｎ+ 型炭化珪素半導体層（ｎ+ 型エピ層）３と、第１の半導体層としてのｐ型炭化珪素半導体層（ｐ型エピ層）４が順次積層されている。このように、ｎ+ 型炭化珪素半導体基板１とｎ- 型エピ層２とｎ+ 型エピ層３とｐ型エピ層４とから単結晶炭化珪素よりなる半導体基板１００が構成されており、その上面（主表面）を略（０００１−）カーボン面としている。
【００２２】
ｐ型エピ層４内の表層部における所定領域には、半導体領域としてのｎ+ 型ソース領域５が形成されている。さらに、ｐ型エピ層４内の表層部におけるｎ+ 型ソース領域５の外周側の所定領域には、低抵抗ｐ型炭化珪素領域６が形成されている。
また、ｎ+ 型ソース領域５の所定領域に溝７が形成され、この溝７は、ｎ+ 型ソース領域５とｐ型エピ層４とｎ+ 型エピ層３を貫通しｎ- 型エピ層２に達している。溝７は半導体基板１００の表面に垂直な側面７ａおよび半導体基板１００の表面に平行な底面７ｂを有する。
【００２３】
溝７の側面７ａにおけるｎ+ 型ソース領域５、ｐ型エピ層４、ｎ+ 型エピ層３およびｎ- 型エピ層２の表面には、ｎ型の炭化珪素の薄膜半導体層（第２の半導体層）８が、略［１１−００］方向もしくは略［１１２−０］方向に延設されている。ｎ型薄膜半導体層８は、厚さがおよそ１０００〜５０００Å程度の薄膜よりなる。また、ｎ型薄膜半導体層８の結晶型は、ｐ型エピ層４の結晶型と同じであり、例えば、６Ｈ−ＳｉＣとなっている。この他にも４Ｈ−ＳｉＣであったり、３Ｃ−ＳｉＣであってもよい。また、ｎ型薄膜半導体層８の不純物濃度は、ｎ+ 型炭化珪素半導体基板１、ｎ+ 型エピ層３およびｎ+ 型ソース領域５の不純物濃度より低くなっている。
【００２４】
さらに、溝７内でのｎ型薄膜半導体層８の表面と溝７の底面７ｂにはゲート酸化膜９が形成されている。溝７内におけるゲート酸化膜９の内側には、ゲート電極層１０が充填されている。ゲート電極層１０は層間絶縁膜１１にて覆われている。ｎ+ 型ソース領域５の表面および低抵抗ｐ型炭化珪素領域６の表面には第１の電極層としてのソース電極層１２が形成されている。ｎ+ 型炭化珪素半導体基板１の表面（半導体基板１００の裏面）には、第２の電極層としてのドレイン電極層１３が形成されている。
【００２５】
この溝ゲート型パワーＭＯＳＦＥＴの動作としては、ゲート電極層１０に正の電極を印加することにより、ｎ型薄膜半導体層８に蓄積型チャネルを誘起させ、ソース電極層１２とドレイン電極層１３との間にキャリアが流れる。つまり、ｎ型薄膜半導体層８がチャネル形成領域となる。
このように、ＭＯＳＦＥＴ動作モードとしてチャネルを誘起させる蓄積モードとすることで、導電型を反転させてチャネルを誘起する反転モードのＭＯＳＦＥＴに比べ、低いゲート電圧でＭＯＳＦＥＴを動作させることができるとともに、チャネル移動度を大きくすることができ、低電力損失でゲート閾値電圧が低くなる。また、ゲート電圧無印加時のソース・ドレイン電流制御は、ｐ型エピ層４（ボディー層）とｎ型薄膜半導体層８（チャネル形成層）により形成されるｐｎ接合の空乏層の拡がりにより行う。ノーマリオフ特性はｎ型薄膜半導体層８を完全に空乏化することで達成することができる。
【００２６】
また、ｐ型エピ層４（ボディー層）とｎ+ 型エピ層３はｐｎ接合を形成するため、素子の耐圧はｐ型エピ層４とｎ+ 型エピ層３との間のｐｎ接合のアバランシェブレークダウンで決まるように設計できるため、破壊耐量を大きくできる。
さらに、ｐ型エピ層４の不純物濃度とｎ+ 型エピ層３とｎ型薄膜半導体層８の不純物濃度とを独立に制御することで、高耐圧、低電力損失でゲート閾値電圧が低いＭＯＳＦＥＴとなる。特に、チャネルを形成するｎ型薄膜半導体層８の不純物濃度を低くすることで、キャリアが流れる時の不純物散乱の影響が小さくなり、チャネル移動度を大きくすることができる。
【００２７】
ソース・ドレイン間耐圧は、ｎ- 型エピ層２、ｎ+ 型エピ層３およびｐ型エピ層４の不純物濃度およびその膜厚で主に支配されるので、ｐ型エピ層４の不純物濃度を上げて、高抵抗半導体層と半導体領域に挟まれた距離Ｌを短くすることができ、高耐圧性を維持しながら、チャネル長を短くすることができる。そのため、チャネル抵抗を飛躍的に低減でき、ソース・ドレイン間のオン抵抗を低減することができる。
【００２８】
また、ｎ+ 型エピ層３をｐ型エピ層４とｎ- 型エピ層２の間に介在させることにより、溝７の底部のゲート酸化膜９の表面（以下、単に溝底部という）でのアバランシェブレークダウンによるゲート酸化膜９の破壊を防止することができる。このことを図２を用いて説明する。
図２において、Ａ−Ａ断面のＰ型エピ層４、ｎ+ 型エピ層３、ｎ- 型エピ層２によりｐｎ+ ｎ- ダイオード（ボディダイオード）が構成されている。このｐｎ+ ｎ- ボディダイオードにおいては、ｐ型エピ層（ボディ層）４の下にｎ+ 型エピ層３が存在しているため、ドレイン・ソース間に逆電圧（ドレイン・ソース間におけるｐｎ接合が逆バイアスされる電圧）が印加された時、ｐ型エピ層４からｎ+ 型エピ層３、ｎ- 型エピ層２に向かって延びる空乏層の伸びが抑えられる。その結果、その空乏層による電界集中の方が溝底部における電界集中よりも大きくなるため、ｐｎ+ ｎ- ダイオードの耐圧が低くなる。この耐圧は、ｎ+ 型エピ層３の濃度を高くするか、またはｎ+ 型エピ層３の厚さを厚くすることにより低くすることができる。
【００２９】
一方、Ｂ−Ｂ断面の溝底部は、ｎ型薄膜半導体層８によりｎ+ 型エピ層３から分離されている。このため、ｎ+ 型エピ層３がｐ型エピ層４とｎ- 型エピ層２の間に形成されていても、溝底部での耐圧は低下しない。
従って、ｎ+ 型エピ層３の濃度と厚さを調整することにより、ボディダイオードの耐圧を溝底部の耐圧より低くでき、溝底部より先にボディダダイオードがアバランシェブレークダウンするため、ゲート酸化膜９の破壊を防止することができる。
【００３０】
また、ｎ+ 型エピ層３の横にｎ型薄膜半導体層８が形成されているため、ボディダイオード部分の電界強度を溝底部で緩和することができる。
また、ｎ型薄膜半導体層８の濃度は、ｎ+ 型エピ層３より低濃度であるため、Ｂ−Ｂ断面においてｎ型薄膜半導体層８における溝底部の部分の空乏層の伸びをＡ−Ａ断面のｎ+ 型エピ層３より大きくすることができ、Ｂ−Ｂ部分の最大電界強度をＡ−Ａ部分より低くできる。
【００３１】
さらに、ｎ+ 型エピ層３がｐ型エピ層４の下に形成されているため、ｐ型エピ層４の横のｎ型薄膜半導体層８からドレイン電極１３に向かって流れ出た電子が横方向にも拡がって流れる、すなわちｐ型エピ層４の直下にもキャリアが流れるため、ｎ- 型エピ層２の抵抗を小さくすることができる。
なお、ｎ+ 型エピ層３の濃度は、ｎ- 型エピ層２の濃度より１桁以上高濃度にするのが好ましい。ｎ+ 型エピ層３をそのような濃度にすることにより、ｎ+ 型エピ層３を０．３μｍ以下の厚さにすることができる。
【００３２】
次に、溝ゲート型パワーＭＯＳＦＥＴの製造工程を、図３〜図１４を用いて説明する。
まず、図３に示すように、主表面が（０００１−）カーボン面であるｎ+ 型炭化珪素半導体基板１を用意し、その表面にｎ- 型エピ層２をエピタキシャル成長させる。さらに、ｎ- 型エピ層２上にｎ+ 型エピ層３をエピタキシャル成長させ、その上にｐ型エピ層４をエピタキシャル成長させる。このようにして、ｎ+ 型炭化珪素半導体基板１、ｎ- 型エピ層２、ｎ+ 型エピ層３およびｐ型エピ層４とからなる半導体基板１００が形成される。なお、ｎ+ 型炭化珪素半導体基板１の結晶軸を約３．５°〜８°傾けてｎ- 型エピ層２、ｎ+ 型エピ層３、ｐ型エピ層４を形成しているため、半導体基板１００の主表面の面方位は、略（０００１−）カーボン面となる。
【００３３】
次に、図４に示すように、ｐ型エピ層４の表層部の所定領域に、ｎ+ 型ソース領域５を例えば窒素のイオン注入により形成する。さらに、ｐ型エピ層４の表層部の別の所定領域に低抵抗ｐ型炭化珪素領域６を例えばアルミニウムのイオン注入により形成する。
そして、図５に示すように、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法により、ｎ+ 型ソース領域５、ｐ型エピ層４およびｎ+ 型エピ層３をともに貫通してｎ- 型エピ層２に達する溝７を形成する。この時、溝７の側面７ａが略［１１−００］方向もしくは略［１１２−０］方向に平行となるように溝７を形成する。
【００３４】
次に、図６に示すように、エピタキシャル成長法により、溝７の内壁（側面７ａおよび底面７ｂ）を含めた半導体基板１００の上面にｎ型薄膜半導体層８を形成する。具体的には、ＣＶＤ法により、６Ｈ−ＳｉＣの上に６Ｈ−ＳｉＣの薄膜層をホモエピタキシャル成長させ、溝７の内壁におけるｎ+ 型ソース領域５、ｐ型エピ層４、ｎ+ 型エピ層３およびｎ- 型エピ層２の表面に延びるｎ型薄膜半導体層８を形成する。
【００３５】
このとき、エピ成長速度は（０００１−）カーボン面に比べて、それに垂直な方向では８〜１０倍以上であるので、溝側面７ａで厚く溝底面７ｂで薄い薄膜層８を形成することができる。また、ここで、溝側面７ａのｎ型薄膜半導体層８の不純物濃度は、ｎ+ 型炭化珪素半導体基板１、ｎ+ 型エピ層３およびｎ+ 型ソース領域５の不純物濃度より低く設定する。
【００３６】
このｎ型薄膜半導体層８の形成工程において、溝形成工程によって生じた表面凹凸を低減しながら成長する。よって、チャネル形成面は平坦な面となり、チャネル移動度が向上する。また、ｎ型薄膜半導体層８にはＲＩＥ法によるイオン衝撃で生じる結晶欠陥は存在しないので、移動度の低下を防止することができ、ソース・ドレイン間のオン抵抗を低減することができる。
【００３７】
引き続き、図７に示すように、熱酸化により半導体基板１００およびｎ型薄膜半導体層８の表面と溝７の底面７ｂにゲート酸化膜（熱酸化膜）９を形成する。このとき、熱酸化膜は側面７ａで薄く基板表面および溝底面７ｂで厚くなり、半導体基板１００表面上および溝底面７ｂ上にエピ成長で形成されたｎ型薄膜半導体層８が酸化膜になる。これは、六方晶炭化珪素の酸化速度が（０００１−）カーボン面で最も速く（０００１−）カーボン面に垂直な面に比べ約５倍であるからである。このようにして、エピタキシャル成長によるｎ型薄膜半導体層８のうち半導体基板１００表面上および溝底面７ｂのｎ型薄膜半導体層８が熱酸化して溝側面７ａにのみｎ型薄膜半導体層８が残ることとなる。
【００３８】
このゲート酸化膜９の形成工程において、前述したようにチャネル形成面は平坦な面となるので、チャネル形成面に形成されるゲート酸化膜９の膜厚も均一とすることができる。その結果、完成したＭＯＳＦＥＴにおいて、ゲート電圧印加時に局所的な電界集中箇所はない。そのため、ゲート酸化膜耐圧を向上することができる。また、同様な理由からゲート酸化膜寿命を長くすることができる。
【００３９】
そして、図８に示すように、溝７内のゲート酸化膜９の内側に、ゲート電極層１０を充填する。さらに、図９に示すように、ゲート電極層１０の上面に絶縁膜１１を形成する。その後、図１に示すように、層間絶縁膜１１上を含むｎ+ 型ソース領域５と低抵抗ｐ型炭化珪素領域６の上に、ソース電極層１２を形成する。また、ｎ+ 型炭化珪素半導体基板１の表面に、ドレイン電極層１３を形成して、溝ゲート型パワーＭＯＳＦＥＴを完成する。
【００４０】
このように本実施形態では、溝７の側面７ａにｎ型薄膜半導体層８を配置し、このｎ型薄膜半導体層８を介してゲート電極層１０を設けたので、チャネル形成領域となるｎ型薄膜半導体層８をｐ型エピ層４、ｎ+ 型エピ層３とは独立して濃度調整でき、高耐圧、低電力損失でゲート閾値電圧を低くできる。また、チャネルを形成するｎ型薄膜半導体層８の不純物濃度は低く、さらに、その膜厚を１０００〜５０００Å程度に薄くすることにより、高温条件下であっても、ソース・ドレイン間のリーク電流を小さくすることができる。
【００４１】
なお、上述した実施形態において、ｎ+ 型ソース領域５と低抵抗ｐ型炭化珪素層６に形成されるソース電極層１２は、異なる材料でもよい。また、低抵抗ｐ型炭化珪素層６は省略も可能であり、この場合、ソース電極層１２はｎ+ 型ソース領域５と第１のｐ型エピ層４に接するように形成される。また、ソース電極層１２は、少なくともｎ+ 型ソース領域５の表面に形成されていればよい。
【００４２】
さらに、図１に示す構成では、溝７は半導体基板１００の表面に対し側面７ａがほぼ９０゜となっているが、図１０に示すように、溝７の側面７ａと半導体基板１００の表面のなす角度は必ずしも９０゜に近くなくてもよい。また、溝７は底面を有しないＶ字型でもよい。さらに図１１に示すように溝７の側面７ａは平面でなくてもよく、滑らかな曲面でもよい。なお、溝７の側面７ａと半導体基板１００の表面のなす角度は、チャネル移動度が大きくなるように設計することにより、より良い効果が得られる。
【００４３】
また、図１２に示すように、ゲート電極層１０の上部が、ｎ+ 型ソース領域５の上方に延びる形状であってもよい。本構成とすることで、ｎ+ 型ソース領域５とｎ型薄膜半導体層８に誘起されたチャネルとの接続抵抗を低減することができる。
さらに、図１３に示すように、ゲート酸化膜９の厚さは、チャネルが形成されるｎ型薄膜半導体層８の中央部と下端でほぼ等しく、かつｎ型薄膜半導体層８の下端より下までゲート電極層１０が達している構造であってもよい。本構造とすることでｎ型薄膜半導体層８に誘起されたチャネルとドレイン領域との接続抵抗を低減することができる。さらには、図１４に示すように実施してもよい。つまり、図１２に示したようにゲート電極層１０の上部が、ｎ+ 型ソース領域５の上方に延びる形状であって、かつ、図１３に示したようにｎ型薄膜半導体層８の下端より下までゲート電極層１０が延びている構造であってもよい。
【００４４】
また、ｎ型薄膜半導体層８とｐ型エピ層４とは異なる結晶型でもよく、例えば、ｐ型エピ層４を６ＨのＳｉＣ、ｎ型薄膜半導体層８を４ＨのＳｉＣとしてキャリアが流れる方向の移動度を大きくすることにより低電力損失のＭＯＳＦＥＴが得られる。
さらに、上記した実施形態においては、溝７がｎ+ 型ソース領域５とｐ型エピ層４とｎ+ 型エピ層３を貫通しｎ- 型エピ層２に達するものを示したが、図１５に示すように、溝７がｎ- 型エピ層２に達せずにｎ+ 型エピ層３の途中まで形成されるものであってもよい。この場合、溝７の底部に接するｎ+ 型エピ層３の厚さは、ｐ型エピ層４に接するｎ+ 型エピ層３の厚さよりも薄くなる。この構成においても、ｎ型薄膜半導体層８によってボディダイオード部分の電界強度を溝底部で緩和することができる。
（第２実施形態）
次に、溝底部でのゲート酸化膜９の破壊を防止する第２実施形態について説明する。
【００４５】
図１６に示す構成において、ソース・ドレイン間に逆電圧を印加したとき、Ｃ−Ｃ断面では、ゲート酸化膜９とｎ- 型エピ層２の両方に電圧がかかり、ゲート酸化膜９とｎ- 型エピ層２とでソース・ドレイン間印加電圧を分配している。一方、Ａ−Ａ断面では、ｐ型エピ層４の不純物濃度がｎ- 型エピ層２の不純物濃度より高く設定されているため、ｐ型エピ層４側にはほとんど空乏層が拡がらず、ｎ- 型エピ層２側のみに空乏層が拡がる。この場合には、ソース・ドレイン間印加電圧は、ｎ- 型エピ層２にのみかかる片側階段接合になる。
【００４６】
このような片側階段接合は、Ｃ−Ｃ断面のようにゲート酸化膜９とｎ- 型エピ層２の両方に印加電圧を分配してｎ- 型エピ層２側に空乏層を伸ばした場合に比べて電界強度が高くなる。また、Ｂ−Ｂ断面は、Ａ−Ａ断面とＣ−Ｃ断面の中間の領域であり、電界強度はＡ−Ａ断面とＣ−Ｃ断面の中間の値となる。
従って、ｐ型エピ層４とｎ- 型エピ層２によるｐｎ- ダイオード（ボディダイオード）でアバランシェブレークダウンが発生する臨界電界強度に達したとき、ゲート酸化膜９からｎ+ 型炭化珪素半導体基板１に向かって伸びる空乏層がｎ+ 型炭化珪素半導体基板１に到達しないように、ｎ- 型エピ層２を厚く構成すれば、ｐｎ- ダイオードで先にアバランシェブレークダウンが発生するため、溝底部でのゲート酸化膜９の破壊を防止することができる。
【００４７】
なお、図１６において、図中の一点鎖線は空乏層を示しており、この場合、空乏層とｎ- 型エピ層２の膜厚等との関係は、Ｗ1 ＞Ｗ2 、Ｗ3 ＜Ｗ4 に設定されている。また、臨界電界強度に達した時のｐ型エピ層４にかかる電圧より溝底部のゲート酸化膜９にかかる電圧が大きくなるように、ゲート酸化膜９の厚さおよびｐ型エピ層４の不純物濃度が設定されている。
（第３実施形態）
次に、溝底部でのゲート酸化膜９の破壊を防止する第３実施形態について説明する。
【００４８】
この実施形態は、図１７に示すように、ｎ- 型エピ層２の中に溝７と離間しｐ型エピ層４と接触するｐ型埋め込み炭化珪素半導体層（以下、単にｐ型埋め込み層という）１４を形成した構造のものである。
この構造によれば、ｐ型埋め込み層１４とｎ- 型エピ層２の接合部分の底部にコーナー部１４ａが形成され、ｐ型エピ層４とｐ型埋め込み層１４からなるｐ型埋め込み層に曲率が小さくなった部分ができる。その結果、コーナー部１４ａの角の電界強度をＢ−Ｂ断面の最大電界強度より高くしてｐ型埋め込み層１４とｎ- 型エピ層２からなるｐｎ- ダイオード（ボディダイオード）にてアバランシェブレークダウンを発生させる。
【００４９】
従って、そのｐｎ- ダイオードでブレークダウンが発生するため、溝底部のゲート酸化膜が破壊するのを防止することができる。
また、ｐ型埋め込み層１４を溝７と離間させて形成することにより、ブレークダウンが発生する箇所をｐ型エピ層４とソース電極層１２がコンタクトした部分４ａの下部に限定することができる。このため、ｎ+ 型ソース領域５、ｐ型エピ層４およびｎ- 型エピ層２により形成されるｎ+ ｐｎ- 寄生バイポーラトランジスタのベース抵抗を実質的に小さくすることができ、ｈｆｅを小さくすることができる。その結果、ｎ+ ｐｎ- 寄生バイポーラトランジスタが動作しにくくなり、アバランシェ耐量を高くすることができる。
【００５０】
また、この実施形態においては埋め込み層１４をｐ型としているから、ｐ型埋め込み層１４を溝７より深く形成すれば、逆バイアス状態においてｐ型埋め込み層１４から伸びる空乏層が溝底部を覆うことが可能になり、溝底部の電界強度を緩和することができる。その結果、ゲート酸化膜９の信頼性をさらに高めることができる。
【００５１】
なお、上記実施形態においては、埋め込み層１４をｐ型にする場合について述べたが、ｎ+ 型の埋め込み層１４とした場合についても、コーナー部１４ａの電界強度をＢ−Ｂ断面の最大電界強度より高くしてアバランシェブレークダウンを発生させることができる。その結果、上記実施形態と同様の効果を得ることができる。
【００５２】
次に、図１７に示す実施形態のものの製造方法について説明する。
まず、図１８（ａ）に示すように、主表面が（０００１−）カーボン面であるｎ+ 型炭化珪素半導体基板１を用意し、その表面にｎ- 型エピ層２をエピタキシャル成長させる。次に、図１８（ｂ）に示すように、ｎ- 型エピ層２の表面にイオン注入のマスク材１５、例えばレジストまたは酸化膜を形成する。
【００５３】
次に、図１８（ｃ）に示すように、エッチングにより溝７と離間された所定の場所のマスク材１５を開口した後、イオン注入法によりｐ型のドーパントである例えばＡｌを所定の深さ注入し、ｐ型埋め込み層１４を形成する。
そして、マスク材１５を除去し、その上にｐ型エピ層４をエピタキシャル成長させて、半導体基板１００を形成する。なお、この半導体基板１００には、第１実施形態のようなｎ+ 型エピ層３は形成されない。
【００５４】
この後は、その半導体基板１００に対し第１実施形態における図４以降の工程を行い、図１７に示す構成のＭＯＳＦＥＴを完成する。
なお、上記した第１、第２実施形態では、溝底部においてアバランシェブレークダウンする前に、ボディダイオード（ｐ型エピ層４とｎ+ 型エピ層３とのｐｎ接合あるいはｐ型エピ層４とｎ- 型エピ層２など）が先にアバランシェブレークダウンするようにしているが、他の方法として、ｎ+ 型エピ層３（あるいはｎ- 型エピ層２）とｐ型エピ層４との間に形成される空乏層が、ｎ+ 型ソース領域５に達するいわゆるパンチスルーを生じさせるようにしてもよい。但し、上記した第１、第２実施形態のように、アバランシェブレークダウンを生じさせるようにした方が、パンチスルーを生じさせるよりも耐圧の制御がしやすいというメリットがある。
【００５５】
また、第１実施形態では、ボディダイオード部分の電界強度を溝底部で緩和するためにｎ型薄膜半導体層８が形成されている必要があるが、第２、第３実施形態では、そのような電界強度の緩和は必要とされないため、ボディダイオードにて先にアバランシェブレークダウンさせるという観点からすれば、ｎ型薄膜半導体層８が形成されていない構造とすることもできる。
【００５６】
また、本発明は、ｎチャネル縦型のＭＯＳＦＥＴに限らず、ｐ型とｎ型を入れ替えた、ｐチャネル縦型ＭＯＳＦＥＴにおいても同様に適用することができる。なお、本明細書において、六方晶系の単結晶炭化珪素の面および方向軸を表す場合、本来ならば所要の数字の上にバーを付した表現を取るべきであるが、表現手段に制約があるため、所要の数字の上にバーを付す表現の代わりに、所要数字の後に「−」を付して表現している。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る溝ゲート型パワーＭＯＳＦＥＴの断面図である。
【図２】図１に示す溝ゲート型パワーＭＯＳＦＥＴの作動を説明するための模式断面図である。
【図３】図１に示す溝ゲート型パワーＭＯＳＦＥＴの製造工程を説明するための断面図である。
【図４】図３に続く製造工程を説明するための断面図である。
【図５】図４に続く製造工程を説明するための断面図である。
【図６】図５に続く製造工程を説明するための断面図である。
【図７】図６に続く製造工程を説明するための断面図である。
【図８】図７に続く製造工程を説明するための断面図である。
【図９】図８に続く製造工程を説明するための断面図である。
【図１０】図１に示す溝ゲート型パワーＭＯＳＦＥＴの変形例を示す断面図である。
【図１１】図１に示す溝ゲート型パワーＭＯＳＦＥＴの変形例を示す断面図である。
【図１２】図１に示す溝ゲート型パワーＭＯＳＦＥＴの変形例を示す断面図である。
【図１３】図１に示す溝ゲート型パワーＭＯＳＦＥＴの変形例を示す断面図である。
【図１４】図１に示す溝ゲート型パワーＭＯＳＦＥＴの変形例を示す断面図である。
【図１５】図１に示す溝ゲート型パワーＭＯＳＦＥＴの変形例を示す断面図である。
【図１６】本発明の第２実施形態に係る溝ゲート型パワーＭＯＳＦＥＴの模式断面図である。
【図１７】本発明の第３実施形態に係る溝ゲート型パワーＭＯＳＦＥＴの模式断面図である。
【図１８】図１７に示す溝ゲート型パワーＭＯＳＦＥＴの製造工程を説明するための断面図である。
【図１９】従来の溝ゲート型パワーＭＯＳＦＥＴの断面図である。
【図２０】本出願人が先に提案した溝ゲート型パワーＭＯＳＦＥＴの断面図である。
【符号の説明】
１…第１低抵抗半導体層としてのｎ+ 型炭化珪素半導体基板、
２…高抵抗半導体層としてのｎ- 型エピ層、
３…第２低抵抗半導体層としてのｎ+ 型エピ層
４…第１の半導体層としてのｐ型エピ層、
５…半導体領域としてのｎ+ 型ソース領域、７…溝、７ａ…側面、
７ｂ…底面、８…第２の半導体層としてのｎ型薄膜半導体層、
９…ゲート酸化膜、１０…ゲート電極層、１１…層間絶縁膜、
１２…第１の電極層としてのソース電極層、
１３…第２の電極層としてのドレイン電極層、１４…ｐ型埋め込み層、
１００…半導体基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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