(57)【特許請求の範囲】
【請求項１】
第１の基板上に、下電極及びセラミックス薄膜及び上電極を積層して成るセラミックス薄膜素子を第２の基板上に転写形成して成るセラミックス薄膜デバイスの製造方法において、前記第２の基板上に被接合部材を設け、該被接合部材と前記セラミックス薄膜素子の上電極のいずれか、または両者の表面にハロゲン処理を行う工程と、前記被接合部材と前記セラミックス薄膜素子の上電極を相互に接合する工程と、前記第１の基板と前記第２の基板を引き剥がし前記セラミックス薄膜素子を前記第２の基板上に転写する工程を有することを特徴とするセラミックス薄膜デバイスの製造方法。
【請求項２】
前記第２の基板上に転写形成されるセラミックス薄膜素子は、前記セラミックス薄膜素子を前記第２の基板上に転写する工程において、前記第１の基板と前記下電極との間で剥離されることを特徴とする請求項１記載のセラミックス薄膜デバイスの製造方法。
【請求項３】
前記第１の基板として酸化珪素層付き単結晶珪素基板を用い、該基板上にチタン、クロムによる薄膜を形成し、次に白金またはイリジウムの貴金属材料層を積層形成し、この金属多層構造を前記セラミックス薄膜の下電極としたことを特徴とする請求項１または２記載のセラミックス薄膜デバイスの製造方法。
【請求項４】
前記白金またはイリジウムの貴金属材料層上にチタン、クロムによる密着層を形成し、この多層構造を前記セラミックス薄膜の下電極としたことを特徴とする請求項３記載のセラミックス薄膜デバイスの製造方法。
【請求項５】
前記白金またはイリジウムの貴金属材料層上に酸化イリジウムまたはルテニウム酸ストロンチウムの酸化物電極層を設け、この多層構造を前記セラミックス薄膜の下電極としたことを特徴とする請求項３記載のセラミックス薄膜デバイスの製造方法。
【請求項６】
前記セラミックス薄膜をチタン酸ジルコン酸鉛薄膜としたことを特徴とする請求項１乃至５記載のセラミックス薄膜デバイスの製造方法。
【請求項７】
前記セラミックス薄膜上に少なくとも白金が最上層となる１層または多層構造の上電極を形成し、前記第２の基板上の被接合部材を錫としたことを特徴とする請求項１記載のセラミックス薄膜デバイスの製造方法。
【請求項８】
前記セラミックス薄膜上に少なくとも金が最上層となる１層または多層構造の上電極を形成し、前記第２の基板上の被接合部材を錫としたことを特徴とする請求項１記載のセラミックス薄膜デバイスの製造方法。
【請求項９】
前記ハロゲン処理は、ハロゲン元素またはハロゲン化合物を含む処理ガスに、前記第２の基板上の被接合部材と前記第１の基板上のセラミックス薄膜素子の上電極のいずれか、または両者の表面を前記処理ガスにさらすことを特徴とする請求項１記載のセラミックス薄膜デバイスの製造方法。
【請求項１０】
前記ハロゲン処理は、ハロゲン元素またはハロゲン化合物を含む処理ガスをプラズマ化し、前記第２の基板上の被接合部材と前記第１の基板上のセラミックス薄膜素子の上電極のいずれか、または両者の表面を前記プラズマ化した処理ガスにさらすことを特徴とする請求項１記載のセラミックス薄膜デバイスの製造方法。
【請求項１１】
前記ハロゲン元素として弗素を用いたことを特徴とする請求項９または１０記載のセラミックス薄膜デバイスの製造方法。
【請求項１２】
前記ハロゲン化合物として弗化水素を用いたことを特徴とする請求項９または１０記載のセラミックス薄膜デバイスの製造方法。
【請求項１３】
前記ハロゲン処理を行う工程と、及び前記第２の基板上の被接合部材及び前記第１の基板上のセラミックス薄膜素子の上電極を相互に接合する工程を、大気にさらすことなく連続的に行うことを特徴とする請求項１記載のセラミックス薄膜デバイスの製造方法。
【請求項１４】
前記セラミックス薄膜素子をパターニングした後、前記被接合部材に接合することを特徴とする請求項１乃至１３記載のセラミックス薄膜デバイスの製造方法。
【請求項１５】
請求項１乃至１４の製造方法を用いたことを特徴とするセラミックス薄膜デバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、セラミック薄膜デバイス及びその製造方法に関する。
【０００２】
【従来の技術】
近年、ＰＺＴ（チタン酸ジルコン酸鉛）系その他のセラミックス薄膜及びそれらを用いた強誘電体メモリー、マイクロアクチュエーター、焦電センサー等のセラミックス薄膜デバイスの研究開発が盛んに行われている。
【０００３】
これらのセラミックス薄膜を用いたデバイスの製造方法として、第１の基板上にセラミックス薄膜を形成し、これを第２の基板上に転写してデバイス化する製造方法がある。従来の、これらの機能性薄膜を含む構成体を第１の基板から第２の基板へ転写する方法としては、本出願人が先に提案した特開平１０−２０２８７４号公報に記載の方法がある。すなわち、同公報中の「発明の詳細な説明」には、第１の基板上に非晶質珪素等による分離層とセラミックス薄膜素子を含んだ構成体を形成し、前記分離層に光を照射することにより、該分離層の内部結合力または該分離層と接触する層間の密着力を低下させて前記構成体を剥離し、第２の基板上に転写する技術が開示されている。第２の基板上へセラミックス薄膜素子を貼り付ける方法としては、接着剤の使用が開示されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来技術においては、セラミックス薄膜素子を第２の基板上に接着剤を介して貼り付ける構成である。第１の基板上からセラミックス薄膜素子をどのように第２の基板上に転写形成するかは具体的に示されていないが、ここで、第２の基板に接着剤を介して貼り付けた後、第１の基板と第２の基板を引き剥がすことにより、前記セラミックス薄膜素子を第２の基板上に転写形成するものとする。通常、セラミックス薄膜素子には残留応力が存在し、接着剤はやわらかい。このため、第２の基板上にセラミックス薄膜素子を接着した後、第１の基板を引き剥がすと、セラミックス薄膜素子がやわらかい接着剤ごと伸縮してしまい、ひどい場合にはクラックが生じてしまうという問題があった。
【０００５】
本発明は上記背景技術の問題点に鑑みてなされたものであり、残留応力を持ったセラミックス薄膜素子を第２の基板上へ転写形成しても該セラミックス薄膜素子に伸縮の起こらないセラミックス薄膜デバイス及びその製造方法を提供することを目的とするものである。
【０００６】
【課題を解決するための手段】
以上の課題を解決するため、本発明のセラミックス薄膜デバイスの製造方法は、
第１の基板上に、下電極及びセラミックス薄膜及び上電極を積層して成るセラミックス薄膜素子を第２の基板上に転写形成して成るセラミックス薄膜デバイスの製造方法において、前記第２の基板上に被接合部材を設け、該被接合部材と前記セラミックス薄膜素子の上電極のいずれか、または両者の表面にハロゲン処理を行う工程と、前記被接合部材と前記セラミックス薄膜素子の上電極を相互に接合する工程と、前記第１の基板と前記第２の基板を引き剥がし前記セラミックス薄膜素子を前記第２の基板上に転写する工程を有することを特徴とする。
【０００７】
上記構成によれば、セラミックス薄膜素子を第２の基板上の被接合部材上に強固に固定することが可能になり、第２の基板上におけるセラミックス薄膜の伸縮を抑えることが可能となる。
【０００８】
また、前記第２の基板上に転写形成されるセラミックス薄膜素子は、前記セラミックス薄膜素子を前記第２の基板上に転写する工程において、前記第１の基板と前記下電極との間で剥離されることを特徴とする。
【０００９】
上記構成によれば、第２の基板上に転写形成されたセラミックス薄膜素子における、セラミックス薄膜と上下電極間の界面の状態を、第１の基板上に形成した時と同じ状態に保存することが可能となる。
【００１０】
そして、前記第１の基板として酸化珪素層付き単結晶珪素基板を用い、該基板上にチタン、クロムによる薄膜を形成し、次に白金またはイリジウムの貴金属材料層を積層形成し、この金属多層構造を前記セラミックス薄膜の下電極としたことを特徴とする。
【００１１】
上記構成によれば、セラミックス薄膜素子と第１の基板間の密着力を保ったままで前記セラミックス薄膜を第１の基板上に形成することが可能となり、また、前記第１の基板と第２の基板を引き剥がす工程の際、セラミックス薄膜素子を第２の基板上に転写させることが可能となる。
【００１２】
さらに、前記白金またはイリジウムの貴金属材料層上にチタン、クロムによる密着層を形成し、この多層構造を前記セラミックス薄膜の下電極としたことを特徴とする。
【００１３】
上記構成によれば、前記第１の基板と第２の基板を引き剥がす工程の際、セラミックス薄膜素子におけるセラミックス薄膜と下電極間の剥離を防ぐことが可能となる。
【００１４】
また、前記白金またはイリジウムの貴金属材料層上に酸化イリジウムまたはルテニウム酸ストロンチウムの酸化物電極層を設け、この多層構造を前記セラミックス薄膜の下電極としたことを特徴とする。
【００１５】
上記構成によれば、セラミックス薄膜と下電極間の密着力がさらに向上する。
【００１６】
そして、前記セラミックス薄膜をチタン酸ジルコン酸鉛薄膜としたことを特徴とする。
【００１７】
上記構成によれば、優れた圧電性・強誘電性・焦電性をもつセラミックス薄膜素子を提供することが可能となる。
【００１８】
さらに、前記セラミックス薄膜上に少なくとも白金が最上層となる１層または多層構造の上電極を形成し、前記第２の基板上の被接合部材を錫としたことを特徴とする。
【００１９】
上記構成によれば、セラミックス薄膜素子における上電極と第２の基板上の被接合部材を強固に接合することが可能となる。
【００２０】
また、前記セラミックス薄膜上に少なくとも金が最上層となる１層または多層構造の上電極を形成し、前記第２の基板上の被接合部材を錫としたことを特徴とする。
【００２１】
上記構成によれば、セラミックス薄膜素子における上電極と第２の基板上の被接合部材をさらに強固に接合することが可能となる。
【００２２】
そして、前記ハロゲン処理は、ハロゲン元素またはハロゲン化合物を含む処理ガスに、前記第２の基板上の被接合部材と前記第１の基板上のセラミックス薄膜素子の上電極のいずれか、または両者の表面を前記処理ガスにさらすことを特徴とする。
【００２３】
上記構成によれば、被接合面のクリーニングや被接合面へのハロゲン添加が可能となり、セラミックス薄膜素子における上電極と第２の基板上の被接合部材をさらに強固に接合することが可能となる。
【００２４】
さらに、前記ハロゲン処理は、ハロゲン元素またはハロゲン化合物を含む処理ガスをプラズマ化し、前記第２の基板上の被接合部材と前記第１の基板上のセラミックス薄膜素子の上電極のいずれか、または両者の表面を前記プラズマ化した処理ガスにさらすことを特徴とする。
【００２５】
上記構成によれば、被接合面のクリーニングや被接合面へのハロゲン添加がさらに容易となり、セラミックス薄膜素子における上電極と第２の基板上の被接合部材をさらに強固に接合することが可能となる。
【００２６】
また、前記ハロゲン元素を弗素としたことを特徴とする。
【００２７】
上記構成によれば、特に弗素は他の元素との結合性が強いため、セラミックス薄膜素子における上電極と第２の基板上の被接合部材をさらに強固に接合することが可能となる。
【００２８】
そして、前記ハロゲン化合物として弗化水素を用いたことを特徴とする。
【００２９】
上記構成によれば、弗化水素は容易に４弗化炭素と水を含んだ蒸気を混合してプラズマ処理することにより生成し、また、生成した弗化水素もプラズマ処理により容易に弗素イオン化する。このため、汎用的な原料から簡単な装置構成で上記効果を奏する工程を確立することが可能となる。
【００３０】
さらに、前記ハロゲン処理を行う工程と、及び前記第２の基板上の被接合部材及び前記第１の基板上のセラミックス薄膜素子の上電極を相互に接合する工程を、大気にさらすことなく連続的に行うことを特徴とする。
【００３１】
上記構成によれば、ハロゲン処理した表面からのハロゲン元素の脱離、及び該表面への水分の吸着等が抑えられ、セラミックス薄膜素子における上電極と第２の基板上の被接合部材をさらに強固に接合することが可能となる。
【００３２】
そして、前記セラミックス薄膜素子をパターニングした後、前記被接合部材に接合することを特徴とする。
【００３３】
上記構成によれば、第１の基板上に密着しているセラミックス薄膜素子の面積を小さくした状態で第２の基板上へ転写することが可能となり、小さな力で第１の基板と第２の基板を引き剥がすことが可能となる。
【００３４】
また、本発明のセラミックス薄膜デバイスは、上記の製造方法を用いることにより、セラミックス薄膜素子ならびに第２の基板それぞれに適した方法で製造することが可能なため、高性能なものとなる。
【００３５】
【発明の実施の形態】
以下、本発明の実施例について図面を参照しながら説明する。
【００３６】
（実施例１）
図１は、本発明の実施例における、セラミックス薄膜デバイスの製造方法を概念的に示す製造工程順の断面図であり、同図（Ａ）は第１の基板と第２の基板の接合工程終了時、同図（Ｂ）は第１の基板と第２の基板の剥離工程終了時の断面図である。同図（Ａ）において、１０１は第１の基板、１０２は下電極、１０３はセラミックス薄膜、１０４は上電極、１０５は被接合部材、１０６は第２の基板である。セラミックス薄膜素子は下電極１０２、セラミックス薄膜１０３、上電極１０４により構成される。まず、第１の基板１０１上に下電極１０２、セラミックス薄膜１０３、上電極１０４を形成し、同一のパターンで１０４、１０３、１０２をパターニングする。さらに、第２の基板１０６上に被接合部材１０５を形成し、これをパターニングする。そして、被接合部材１０５とセラミックス薄膜素子の上電極１０４のいずれか、または両者の表面にハロゲン処理を行い、この両者を相互に接合して同図（Ａ）に示す断面図となる。さらに、第１の基板１０１と第２の基板１０６を引き剥がすことにより、同図（Ｂ）に示す断面図の如く、セラミックス薄膜素子は下電極１０２と第１の基板１０１との間で引き剥がされ、第２の基板１０６上に転写形成される。
【００３７】
図２は、本発明の実施例のセラミックス薄膜デバイスの製造方法に用いる、ハロゲン処理及び接合処理を行う接合装置の概念図である。同図において、接合装置１０は、ハロゲン処理部１２と接合処理部１４を有している。ハロゲン処理部１２は、金属やガラス、セラミックス等の被接合部材１６の表面をクリーニングしたり、該表面にハロゲン元素を添加するためのもので、この場合、被接合部材１６の上面に反応性弗素系ガスである弗化水素（ＨＦ）ガスを供給する反応室１８を有している。反応室１８には、配管２０及び２２を介してＨＦガス供給部２４と蒸気発生部（水蒸気供給手段）２６とが接続してあり、ＨＦガスと水蒸気との混合ガスが供給されるようになっている。また、被接合部材１６は、コンベヤなどの搬送機２８によって矢印３０のように搬送され、反応室１８の下部を通過し、ＨＦガスと水蒸気との混合ガスにより、上面が弗化される。
【００３８】
すなわち、被接合部材１６がＨＦガスと水蒸気との混合ガスにさらされると、ＨＦとＨ２Ｏとが被接合部材１６の表面において、
２ＨＦ＋Ｈ２Ｏ→ＨＦ２−＋Ｈ３Ｏ＋
の反応を生じ、弗素イオン（ＨＦ２−）が被接合部材と反応し、該被接合部材１６の表面を弗化する。被接合部材１６が金属である場合、一般に空気中におかれた金属は、表面が自然酸化膜によって覆われており、この酸化膜中の酸素とＨＦ２−のＦとの置換反応が生じて表面が弗化され、または弗素と酸素との混合した組成を有する表面が形成される。一方、被接合部材１６がガラス等の酸化物である場合、被接合部材１６の表面において上記と同様の反応が生じて弗化される。また、ガラス中に含まれる珪素等のように、通常弗素と反応して蒸発するものに対しては、ＳｉＦ２等のような弗化物の形で弗素は被接合部材１６の表面に残る。以上は被接合部材１６のハロゲン処理に弗素を用いた例であるが、もちろん他のハロゲン元素、例えば塩素を用いてよい。なお、被接合部材１６のハロゲン処理を行う場合、搬送機２８を停止させると共に、反応室１８の下部を図示しないシャッターによって閉じ、混合ガスが外部に漏れないようにすることができる。
【００３９】
接合装置１０は、移載ロボット３２を有し、ハロゲン処理された被接合部材１６等を接合処理部１４に搬入可能なようにしてある。接合処理部１４は、チャンバ（接合チャンバ）３４を備えていて、この中に第１の被接合部材１６ａと第２の被接合部材１６ｂとを重ねて配置するテーブル３６が設けてある。また、テーブル３６の上方には、押え板３８が配置してあって、これにより被接合部材１６ａを押圧することにより、被接合部材１６ａ及び１６ｂをより密接させることができる。そして、第１の被接合部材１６ａと第２の被接合部材１６ｂとは、相互に密着している接合面の少なくとも一方がハロゲン処理してある。テーブル３６と押え板３８とはガラス等の誘電体によって形成して有り、テーブル３６の下部と押え板３８の上部とに電極４０、４２が設けてある。これらの電極４０、４２は電界発生手段である直流電源４４に接続してあって、必要に応じてテーブル３６、押え板３８を介して被接合部材１６ａ、１６ｂに電界を印加させることができる。電極４０の上部には絶縁材を介して加圧手段であるシリンダ４６が配設してあって、このシリンダ４６を作動させることにより、接合面に圧力をかけることができるようになっている。また、チャンバー３４の下部には加熱手段としてのヒーター４８が設けてあって、被接合部材の接合部を所定温度に加熱制御できる。さらに、チャンバー３４は、配管５０を介してＡｒガス供給部５２が接続して有り、チャンバー３４内を不活性ガス雰囲気にすることができる。
【００４０】
被接合部材１６ａ、１６ｂを接合するメカニズムは、次のように考えられる。被接合部材におけるハロゲン元素と結合している表面部の原子は、他の被接合部材と接触し、加熱されることにより、該原子とハロゲン元素との結合が切れ、さらに他の被接合部材の原子と結合することにより接合が行われる。
【００４１】
なお、この加圧接合の際には、必要に応じて電極４０、４２間に電圧を印加して被接合部材１６ａ及び１６ｂに電界を作用させ、イオンとなっているハロゲン元素を該電界によって強制的に移動させることにより、接合強度の向上を図ってもよい。
【００４２】
また、上記実施例においては、ハロゲンガスがＨＦである場合について説明したが、もちろんＦ２やＣＯＦ２等のガスを用いてよく、またハロゲン元素として塩素、ヨウ素、臭素等を用いてよい。また、前記水蒸気の代わりにメチルアルコール等のアルコール蒸気を用いてハロゲン化水素と反応させてもよい。
【００４３】
図３は、前記接合装置１０における、反応性弗素系ガスの生成方法を示した図である。同図において、原料ガス供給部３０１からのＣＦ４やＳＦ６等の安定な弗素系ガスは、原料配管３０２を通って水バブリングユニット３０３に流入する。ここで水蒸気を含ませた弗素系ガスは、供給配管３０４を通って、放電ユニット３０５に供給される。放電ユニット３０５においては、一対の放電電極３０６及び３０７が具備されている。一方の放電電極３０６は、結線３０８を介して高周波電源３０９に接続され、他方の放電電極３０７は、結線３１０を介して接地電位３１１に接続されている。高周波電源３０９により、一対の放電電極３０６及び３０７の間に高周波電圧が印加され、放電ユニット３０５に導入された水蒸気を含んだ弗素系ガスは放電し、ＨＦやＦ２、また弗素イオン等の反応性弗素系ガスを生成する。この、生成した反応性弗素系ガスは、放電中に反応しなかった弗素系ガスと共に導入配管３１２を通ってハロゲン処理室３１３に送られ、被接合部材を表面に有する基板３１４をハロゲン処理する。
【００４４】
ここで、被接合部材を表面に有する基板３１４を放電ユニット３０５中におき、放電によりプラズマ化した処理ガスにさらしてハロゲン処理してもよい。このようにハロゲン処理することにより、被接合部材表面のクリーニングや該表面へのハロゲン添加がさらに容易になる。
【００４５】
以上の実施例の製造方法を用いたセラミックス薄膜デバイスにおいては、セラミックス薄膜素子を第２の基板上に転写形成する際、ハロゲン処理による接合技術を用いて第２の基板上の被接合部材に強固に固定するため、前記セラミックス薄膜素子を第２の基板上に転写形成した後も、該セラミックス薄膜素子に伸縮が起こらず、従って該セラミックス薄膜素子のしわやクラックの発生を抑えることができた。
【００４６】
（実施例２）
以下、さらに具体的に本発明のセラミックス薄膜デバイスの製造方法を説明する。上述した図１（Ａ）に示したように、第１の基板１０１として、熱酸化法により酸化珪素層を形成した単結晶珪素基板を用いた。この上にスパッタリング法でチタン、クロム等の材料による薄膜を２０ｎｍ程度形成し、次にスパッタリング法で白金、イリジウム等の貴金属材料層を２００ｎｍ程度積層形成し、この金属多層構造を下電極１０２とした。チタン、クロム等の材料による薄膜を貴金属材料層と第１の基板１０１の間に挿入することにより、下電極１０２と第１の基板１０１間の密着力が向上し、第１の基板上にセラミックス薄膜素子を製造する工程中に下電極１０２と第１の基板１０１の間で密着力の低下により層間剥離することを防ぐことができた。この時、この貴金属材料層上にチタン、クロム等の材料による密着層または酸化イリジウム、ルテニウム酸ストロンチウム等の酸化物電極層を設け、下電極１０２とセラミックス薄膜１０３との間の密着力の向上を図ってもよい。そして、下電極１０２上にセラミックス薄膜１０３を形成する。本発明者らは、セラミックス薄膜１０３として、チタン酸ジルコン酸鉛（ＰＺＴ）をゾル・ゲル法を用い、焼成温度７５０℃にて形成した。本発明の製造方法においては、セラミックス薄膜デバイスは第２の基板１０６上に形成されるため、セラミックス薄膜１０３はその製造に適した基板上で、焼成温度等製造に適した条件下で製造することが可能という特徴がある。さらに、上電極１０４としてスパッタリング法で酸化イリジウムを１００ｎｍ程度、さらに白金または金を２００ｎｍ程度積層して形成した。この状態で上電極１０４上にレジスト形成し、反応性イオンエッチング法により上電極１０４、セラミックス薄膜１０３、下電極１０２をエッチングし、レジストを除去し、パターニングを行った。このパターニングにより、セラミックス薄膜素子を島状に形成した。このようにセラミックス薄膜素子をあらかじめパターニングしておくことにより、セラミックス薄膜素子の面積を小さくした状態で転写させることができるため、小さな力で、しかも歩留まり良くセラミックス薄膜素子を第２の基板上に転写することが可能となった。
【００４７】
ここで、第２の基板１０６上に被接合部材１０５として錫薄膜を形成、パターニングしたものを用意し、図３に示す装置でＣＦ４ガスを原料とする処理ガスでハロゲン処理を行った。さらに図２に示す接合処理部１４で、ヒーター温度１５０℃、加圧０．６４ｋｇｆ／ｍｍ２、雰囲気ドライエア、加圧時間５分の条件下で錫薄膜による被接合部材１０５と上電極１０４の接合処理を行った。上電極１０４表面に金を用いた場合、上記接合条件下で金−錫間に１．６ｋｇｆ／ｍｍ２のせん断接合強度が得られた。この状態で第１の基板１０１と第２の基板１０６を引き剥がすと、図１（Ｂ）に示すように、下電極１０２と第１の基板１０１の間で剥離が起こり、セラミックス薄膜素子は第２の基板１０６上へ転写された。下電極１０２と第１の基板１０１の間で剥離を起こし、セラミックス薄膜素子を第２の基板１０６上へ転写することにより、セラミックス薄膜１０３と上下電極１０２及び１０４の間の界面の状態を転写の前後で保存することが可能となり、Ｚｒ／Ｔｉ＝３０／７０のＰＺＴをセラミックス薄膜１０３に用いた場合、その比誘電率は転写の前後で変わらず、６００程度となった。
【００４８】
なお、前述したハロゲン処理は被接合部材となる錫表面のみならず、セラミックス薄膜素子の上電極表面に行ってもよい。また、前記ハロゲン処理を行う工程、及び第２の基板上の被接合部材と第１の基板上のセラミックス薄膜の上電極を相互に接続する工程を、大気にさらすことなく連続的に行ってもよい。このような手段を用いることにより、接合工程時における接合界面に存在するハロゲン元素をより多くすることができ、接合界面の接合強度を向上させることができる。
【００４９】
（実施例３）
次に、本発明の製造方法を用いて製造するセラミックス薄膜デバイスである強誘電体メモリーについて詳細に説明する。
【００５０】
図４は、本発明の実施例における、強誘電体メモリーの製造工程順の断面図である。本例ではセルトランジスタとして半導体基板上にｎチャネルＭＯＳトランジスタを形成する場合の製造プロセスについて説明する。ＭＯＳトランジスタの製造プロセス自体は公知であるため、概略を説明する。
【００５１】
薄膜成膜工程（図４（Ａ））
本工程において、ｐ型単結晶珪素基板４０１の表面にＬＯＣＯＳ（Local Oxidation of Silicon）用の下地ＳｉＯ２膜４０２と選択マスクとしてのＳｉ３Ｎ４膜４０３を成膜する。まず、単結晶珪素基板４０１の汚れを洗浄した後、熱酸化法で下地ＳｉＯ２膜４０２を成膜する。酸素雰囲気の圧力、処理時間を調整し、この膜厚を３５ｎｍ程度にする。次いでＣＶＤ法でＳｉ３Ｎ４膜４０３を膜厚１００ｎｍ程度に堆積する。
【００５２】
アライメント工程（同図（Ｂ））
本工程において、アクティブ領域とフィールド領域を区画し、さらにＢイオンの打ち込みによりチャネルストッパー４０５を形成する。まず、Ｓｉ３Ｎ４膜４０３上にレジスト４０４を塗布し、所望のマスクパターンをレジスト４０４に転写してアライメントを行う。レジスト４０４を現像・露光し不要部分を除去した後、レジスト４０４をマスクとしてＳｉ３Ｎ４膜４０３をエッチングする。レジスト４が除去された領域がフィールド領域に相当する。このフィールド領域にＢ（ホウ素）イオンを１０１３ｃｍ−２程度打ち込み、チャネルストッパー４０５を形成する。
【００５３】
フィールド酸化膜成膜工程（同図（Ｃ））
本工程において、フィールド酸化膜４０６を成膜する。レジスト４０４を除去した後、水蒸気を用いた湿式酸化により、表面に露出している下地ＳｉＯ２膜４０２を酸化し、膜厚約１μｍのフィールド酸化膜４０６を成膜する。
【００５４】
ゲート酸化膜成膜工程（同図（Ｄ））
本工程において、ゲート酸化膜４０７を形成する。ＬＯＣＯＳの選択マスクとして用いたＳｉ３Ｎ４膜４０３とＳｉＯ２膜４０２を除去し、新たに乾式あるいはＨＣｌ酸化でゲート絶縁膜４０７を成膜する。ゲート絶縁膜４０７の膜厚は例えば３５ｎｍ程度とする。次いで、パンチスルー防止のため、アクティブ領域にＢイオンを１０１２ｃｍ−２程度打ち込み、ＭＯＳトランジスタのしきい値電圧を１Ｖ程度に調整する。
【００５５】
ゲート電極成膜工程（同図（Ｅ））
本工程において、ゲート電極４０８を成膜すると共に、Ａｓ（砒素）イオン打ち込みにより、ソース・ドレイン領域４０９を形成する。ゲート電極４０８の材質として、Ｐ（リン）がドーピングされたポリシリコンを使用するとＭＯＳ界面の安定性が好ましい。ゲート電極４０８はＣＶＤ法で成膜することができる。Ｐのドーピングは、ゲート電極４０８が形成された後にＰ拡散を行うか、もしくはＣＶＤ成膜中に同時にドーピングすればよい。ゲート電極４０８の膜厚は０．３〜０．６μｍ程度に設定する。Ｐドープポリシリコンの堆積後、所定のパターンにエッチングしてゲート電極４０８を得る。次にゲート電極５をマスクとしてＡｓイオンを打ち込む。Ａｓイオンの導入は質量非分離型イオン注入装置を用いてドーパントとなる不純物と水素とを同時に注入するイオン・ドーピング法や、質量分離型イオン注入装置を用いたイオン打ち込み法等を用いることができる。Ａｓ濃度を１０１６ｃｍ−２程度に調整し、ソース・ドレイン領域４０９を形成する。この場合、さらに局所的にＰのイオン注入を行い、ドレイン近傍の不純物濃度のプロファイルを緩やかにしたＬＤＤ構造のＭＯＳトランジスタとしてもよい。
【００５６】
層間絶縁膜成膜工程（同図（Ｆ））
本工程において、層間絶縁膜４１０を成膜する。層間絶縁膜４１０は、Ｐを含んだＣＶＤ法によるＳｉＯ２膜（ＰＳＧ）を成膜することで形成される。ＰＳＧはＰを１０モル％程度含むと軟化点が大幅に低下し、１０００℃前後の熱処理によってもリフローを起こし、表面を平坦化したり、段差被覆性を向上させることができる。
【００５７】
ソース・ドレイン電極形成工程（同図（Ｇ））
本工程において、層間絶縁膜４１０にドライエッチングでコンタクトホールを形成し、さらにソース・ドレイン電極４１１を形成する。ソース・ドレイン電極４１１はアルミニウム合金をスパッタリング法で成膜し、これを所定のパターンにエッチングすればよい。アルミニウム合金としては、珪素を１〜３ｗｔ％程度含有させたものを用い、アロイ・ピットの発生を抑制することが望ましい。
【００５８】
強誘電体キャパシタ転写工程（同図（Ｈ））
本工程において、前述したセラミックス薄膜転写プロセスを用いて、第１の基板１０１から剥離した下電極１０２、セラミックス薄膜１０３、上電極１０４をＭＯＳトランジスタ上に転写形成する。ソース・ドレイン電極４１１上に被接合部材となる錫薄膜１０５を形成しておき、前述したハロゲン処理及び接合処理を行い、被接合部材１０５と上電極１０４の接合を行う。その後、第１の基板１０１と第２の基板となる単結晶珪素基板４０１を引き剥がし、下電極１０２、セラミックス薄膜１０３、上電極１０４より成るセラミックス薄膜素子による強誘電体キャパシタをＭＯＳトランジスタ上に転写形成する。
【００５９】
ドライブ線形成工程（同図（Ｉ））
本工程において、ＣＶＤ法でパッシベーション膜４１２を成膜し、メモリセルの表面を被覆した後、ドライエッチングで電極１０２に連通するコンタクトホールを開口し、強誘電体キャパシタのドライブ線４１３を形成する。この、ドライブ線４１３は、例えばアルミニウム合金をスパッタリング形成後、パターニングすればよい。
【００６０】
なお、上述の工程説明は、半導体基板上にｎチャネル型ＭＯＳトランジスタを形成する場合のものであるが、ｐチャネル型ＭＯＳトランジスタを用いるものであってよく、また、絶縁基板上に薄膜トランジスタ（ＴＦＴ）を形成するものであってもよい。
【００６１】
以上説明した如く、本実施の形態の製造プロセスを用いた強誘電体メモリーは、セルトランジスタの製造プロセスとは別の製造プロセスで形成された強誘電体キャパシタをソース・ドレイン電極に接合することで強誘電体メモリ素子を製造することが可能であるため、互いの製造プロセスが他のデバイスに悪影響を与えることがない。また、強誘電体メモリーやトランジスタ等のデバイスの製造プロセスが分離されていることにより、それぞれのデバイスの設計の自由度が増し、最適な条件で製造することができる。このため、高性能な強誘電体メモリ素子を提供することができる。例えば、強誘電体キャパシタをゾル・ゲル法等の高温熱処理を要する製造プロセスで製造する場合においては、半導体基板との製造プロセスが分離されているため、半導体基板の結晶構造やＭＯＳトランジスタにおけるＭＯＳ界面に欠陥を与えることなく、強誘電体メモリーを製造することができる。また、ソース・ドレイン電極４１１上に設けた被接合部材１０５と、セラミックス薄膜素子の上部電極１０４を低温で接合するため、両者の間に拡散防止層を成膜する工程を省略することができ、製造プロセスの簡略化を図ることができる。
【００６２】
本実施の形態に関わる強誘電体メモリ素子は、不揮発性メモリとして使用することができる。本発明の製造方法を用いて形成した強誘電体メモリ素子のセル平面図を図５に示す。同図に示す強誘電体メモリ素子のセル構造は２Ｔ・２Ｃ（２トランジスタ・２キャパシタ）型である。基本的な構造はＤＲＡＭのスタック型セルに類似している。同図において、５０１はトランジスタ領域であり、５０２はセラミックス薄膜素子による強誘電体キャパシタであり、トランジスタのソース・ドレイン電極上に接合されている。５０３はビット線、５０４はワード線であり、４１３は強誘電体キャパシタ５０２に接続されたドライブ線である。
【００６３】
図６にこの強誘電体メモリ素子の構成例を示す。強誘電体キャパシタ５０２にデータを書き込む場合は、アドレス端子６０１からアドレス信号が供給されると共に、チップセレクト端子６０２からは選択信号が、書き込み制御端子６０３からは書き込み制御信号が供給される。一方のビット線５０３をオン、他方のビット線５０３をオフにした状態で、ワード線デコーダ及びドライバ６０５は指定されたワード線５０４をオンにする。ドライブ線デコーダ及びドライバ６０６は、指定されたドライブ線４１３に正のパルスを印加し、強誘電体キャパシタ５０２へデータが書き込まれる。電源を切っても強誘電体キャパシタに書き込まれた情報は保存される。データを読み出す場合は、一対のビット線５０３をフローティング状態とした後、ワード線５０４をオンにしてセルを選択する。次にドライブ線４１３に正電圧を印加し、キャパシタの分極反転による変位電流をセンスアンプ６０７で増幅する。センス・タイミング制御部６０８はセンスタイミングを制御し、データをデータＩ／Ｏ６０９に供給する。データＩ／Ｏ６０９はＣＰＵや他のメモリ素子等の各種デバイス６１０に接続しており、データのやりとりを制御する。
【００６４】
本実施の形態によれば、このようなコンパクトな構造のメモリセルを容易に製造することができる。
【００６５】
以上の実施例は２Ｔ２Ｃ構造の強誘電体メモリーの例であるが、もちろん１Ｔ１Ｃ構造の強誘電体メモリーに本発明を適用してもよい。
【００６６】
（実施例４）
図７は、本発明の製造方法を用いて製造したＭＦＭＩＳ（Metal Ferroelectric Metal Insulator Semiconductor）型ＦＥＴの断面図を示す。同図において、図４と同一の記号はそれぞれ図４と同一のものを表す。本実施例の場合、下電極１０２、セラミックス薄膜１０３、及び上電極１０４により構成されるセラミックス薄膜素子である強誘電体キャパシタを、被接合部材１０５及び配線層４１１を介してＭＯＳトランジスタのゲート電極４０８上に積層した構造となっている。このようなＭＦＭＩＳ構造もゲート電極４０８上に金属配線層４１１及び被接合部材１０５を設け、（実施例１）及び（実施例２）で説明したセラミックス薄膜の転写方法を用いることにより製造可能となる。
【００６７】
本発明の製造方法を用いれば、以上述べたＭＦＭＩＳ型ＦＥＴのみならず、ＭＦＳ（Metal Ferroelectric Semiconductor）型ＦＥＴ等、他の構造のセラミックス薄膜素子を用いたＦＥＴの製造が可能になる。
【００６８】
また、本発明は、既に述べてきた強誘電体メモリーのみならず、その他のセラミックス薄膜を用いたデバイス、例えば、液体噴射記録ヘッド、反射型ミラーデバイス、焦電センサ、表面弾性波素子等への適用が可能である。
【００６９】
【発明の効果】
以上述べたごとく、本発明のセラミックス薄膜デバイスの製造方法を用いることにより、セラミックス薄膜素子を転写先である第２の基板上に強固に固定することが可能となり、残留応力をもったセラミックス薄膜素子を第２の基板上へ転写形成しても該セラミックス薄膜素子に伸縮が起こらず、クラック等の発生のないセラミックス薄膜素子が実現された。
【００７０】
また、本発明の製造方法を用いて製造したセラミックス薄膜デバイスは、第１の基板上のセラミックス薄膜素子及び第２の基板上の素子をそれぞれに適した方法で製造することが可能なため、高性能なものとなる。
【図面の簡単な説明】
【図１】本発明の実施例における、せラミックス薄膜デバイスの製造方法を概念的に示す製造工程順の断面図。同図（Ａ）は第１の基板と第２の基板の接合工程終了時、同図（Ｂ）は第１の基板と第２の基板の剥離工程終了時の断面図。
【図２】本発明の実施例のセラミックス薄膜デバイスの製造方法に用いる、ハロゲン処理及び接合処理を行う接合装置の概念図。
【図３】前記接合装置（図２）における、反応性弗素系ガスの生成方法を示した図。
【図４】本発明の実施例における、強誘電体メモリーの製造工程順の断面図。
【図５】本発明の製造方法を用いて形成した強誘電体メモリ素子のセル平面図。
【図６】強誘電体メモリ素子の構成例。
【図７】本発明の製造方法を用いて製造したＭＦＭＩＳ（Metal Ferroelectric Metal Insulator Semiconductor）型ＦＥＴの断面図。
【符号の説明】
１０１  第１の基板
１０２  下電極
１０３  セラミックス薄膜
１０４  上電極
１０５  被接合部材
１０６  第２の基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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