【手続補正書】
【提出日】令和3年4月14日(2021.4.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と；
前記基板上に配置された、第１のＩＩＩ−Ｖ族層と；
前記第１のＩＩＩ−Ｖ族層上に配置された、第２のＩＩＩ−Ｖ族層であって、前記第２のＩＩＩ−Ｖ族層は、前記第１のＩＩＩ−Ｖ族層のバンドギャップよりも高いバンドギャップを有している第２のＩＩＩ−Ｖ族層と；
前記第２のＩＩＩ−Ｖ族層の上に配置された、ドープされたＩＩＩ−Ｖ族層と；
前記ドープされたＩＩＩ−Ｖ族層の上に配置され、前記ドープされたＩＩＩ−Ｖ族層の上面の第１の部分を被覆して第１の接触領域を形成している金属層であって、前記ドープされたＩＩＩ−Ｖ族層の前記上面の第２の部分は前記金属層によって被覆されておらず、前記ドープされたＩＩＩ−Ｖ族層の前記上面の前記第２の部分は、前記ドープされたＩＩＩ−Ｖ族層の前記上面の前記第１の部分より大きな表面粗さを有している、金属層と；
前記第２のＩＩＩ−Ｖ族層、前記ドープされたＩＩＩ−Ｖ族層、及び前記金属層の上に配置され、前記ドープされたＩＩＩ−Ｖ族層の前記上面の前記第２の部分を被覆している、第１のパッシベーション層と；
前記第１のパッシベーション層の上にコンフォーマルに配置された、第２のパッシベーション層と；
前記第２のパッシベーション層の上に配置された、第３のパッシベーション層と；
前記ドープされたＩＩＩ−Ｖ族層上に配置され、前記第１、第２、及び第３のパッシベーション層を貫通して前記ドープされたＩＩＩ−Ｖ族層と接触している導体構造と；
前記ドープされたＩＩＩ−Ｖ族層から横方向に分離されたソースコンタクト及びドレインコンタクトであって、前記ソースコンタクト及びドレインコンタクトは、少なくとも、前記第１のパッシベーション層を貫通して前記第２のＩＩＩ−Ｖ族層と接触している、ソースコンタクト及びドレインコンタクトと；
前記第３のパッシベーション層の上に配置された、第１のフィールドプレートと；
前記第１のフィールドプレート及び前記第３のパッシベーション層の上に配置された、第４のパッシベーション層と；
前記第４のパッシベーション層の上に配置された、第２のフィールドプレートと；
前記第２のフィールドプレート及び前記第４のパッシベーション層の上に配置された、第５のパッシベーション層と；
前記第５のパッシベーション層の上に配置された、第３のフィールドプレートと；
前記第３のフィールドプレート及び前記第５のパッシベーション層の上に配置された、第６のパッシベーション層と；
少なくとも前記第３、第４、第５、及び第６のパッシベーション層を貫通し、それぞれが前記ソースコンタクト及び前記ドレインコンタクトと接触している、少なくとも２つの相互接続構造と；
を備えるＧａＮベースの高電子移動度トランジスタ（ＨＥＭＴ）半導体デバイス。
【請求項２】
前記ソースコンタクト及び前記ドレインコンタクトは、前記ドープされたＩＩＩ−Ｖ族層より低い位置で前記第２のＩＩＩ−Ｖ族層とそれぞれ界面を形成している、請求項１に記載のＧａＮベースの高電子移動度トランジスタ（ＨＥＭＴ）半導体デバイス。
【請求項３】
前記導体構造は、本体と、前記本体に接続され前記第３のパッシベーション層の上に位置している張出部とを有し、前記本体は、前記第１、第２、及び第３のパッシベーション層を貫通している、請求項１に記載の半導体デバイス。
【請求項４】
前記張出部は、前記本体より広い幅を有し、前記第３のフィールドプレートの直下に縁を有している、請求項３に記載の半導体デバイス。
【請求項５】
前記第１のパッシベーション層は、前記ドープされたＩＩＩ−Ｖ族層及び前記金属層とコンフォーマルであり、それにより、前記第１のパッシベーション層とコンフォーマルな前記第２のパッシベーション層は、前記金属層上で第１の厚さを有し、前記金属層と離れた位置で前記第１の厚さより大きな第２の厚さを有している、請求項１に記載の半導体デバイス。
【請求項６】
前記導体構造は、幾つかのヘテロ接合型の接合を含んでいる、請求項１に記載の半導体デバイス。
【請求項７】
前記ドープされたＩＩＩ−Ｖ族層は幅方向に第１の幅を有し、前記金属層は前記幅方向に第２の幅を有し、前記第２の幅は前記第１の幅より小さい、請求項１に記載の半導体デバイス。
【請求項８】
前記導体構造が前記金属層と直接に接触している、請求項１に記載の半導体デバイス。
【請求項９】
前記金属層が前記ドープされたＩＩＩ−Ｖ族層と直接に接触している、請求項１に記載の半導体デバイス。
【請求項１０】
前記第１のパッシベーション層が前記導体構造の一部分を包囲している、請求項１に記載の半導体デバイス。
【請求項１１】
前記第１のパッシベーション層は、前記ドープされたＩＩＩ−Ｖ族層の前記上面の前記第２の部分と直接に接触しており、それによって第２の接触領域を形成している、請求項１に記載の半導体デバイス。
【請求項１２】
前記第２のパッシベーション層が前記導体構造の一部分を包囲している、請求項１に記載の半導体デバイス。
【請求項１３】
前記第１のフィールドプレートは、前記導体構造の底面より高く、前記導体構造の上面より低い位置にある、請求項１に記載の半導体デバイス。
【請求項１４】
前記第２のフィールドプレートは、前記導体構造より低い位置にある底面を有し、前記導体構造より高い位置にある上面を有している、請求項１に記載の半導体デバイス。
【請求項１５】
前記第１、第２、及び第３のフィールドプレートの１つは、別のフィールドプレートと少なくとも垂直方向に重複している、請求項１に記載の半導体デバイス。
【請求項１６】
前記第１及び第２のフィールドプレートの何れも前記導体構造と垂直方向に重複していない、請求項１に記載の半導体デバイス。
【請求項１７】
前記第３のフィールドプレートは前記導体構造と少なくとも垂直方向に重複している、請求項１に記載の半導体デバイス。
【請求項１８】
前記基板上に配置された超格子層を更に備える、請求項１に記載の半導体デバイス。
【請求項１９】
超格子層と、
前記超格子層上に形成され、請求項１に記載の半導体デバイスを備える第１の部分と、
前記超格子層上に形成された第２の部分であって、前記第２の部分の電圧が前記第１の部分の電圧よりも低い、第２の部分と、
前記第１の部分を前記第２の部分から隔てる絶縁領域と、
を備える半導体デバイス。
【請求項２０】
第１のＩＩＩ−Ｖ族層を基板上に形成することと；
前記第１のＩＩＩ−Ｖ族層上に第２のＩＩＩ−Ｖ族層を形成することであって、記第２のＩＩＩ−Ｖ族層は、前記第１のＩＩＩ−Ｖ族層のバンドギャップよりも高いバンドギャップを有していることと；
前記第２のＩＩＩ−Ｖ族層上にドープされたＩＩＩ−Ｖ族層を形成することと；
前記ドープされたＩＩＩ−Ｖ族層上に金属層を形成することであって、前記金属層は、前記ドープされたＩＩＩ−Ｖ族層の上面の第１の部分を被覆して第１の接触領域を形成しており、前記ドープされたＩＩＩ−Ｖ族層の前記上面の第２の部分は前記金属層によって被覆されておらず、前記ドープされたＩＩＩ−Ｖ族層の前記上面の前記第２の部分は、前記ドープされたＩＩＩ−Ｖ族層の前記上面の前記第１の部分より大きな表面粗さを有していることと；
前記第２のＩＩＩ−Ｖ族層、前記ドープされたＩＩＩ−Ｖ族層、及び前記金属層上に第１のパッシベーション層を形成することであって、前記第１のパッシベーション層は前記ドープされたＩＩＩ−Ｖ族層の前記上面の前記第２の部分を被覆していることと；
前記第１のパッシベーション層上にコンフォーマルに第２のパッシベーション層を形成することと；
前記第２のパッシベーション層上に第３のパッシベーション層を形成することと；
前記ドープされたＩＩＩ−Ｖ族層上に導体構造を形成することであって、前記導体構造は、前記第１、第２、及び第３のパッシベーション層を貫通して前記ドープされたＩＩＩ−Ｖ族層と接触していることと；
前記ドープされたＩＩＩ−Ｖ族層から横方向に分離されたソースコンタクト及びドレインコンタクトを形成することであって、前記ソースコンタクト及びドレインコンタクトは、少なくとも、前記第１のパッシベーション層を貫通して前記第２のＩＩＩ−Ｖ族層と接触していることと；
前記第３のパッシベーション層上に第１のフィールドプレートを形成することと；
前記第１のフィールドプレート及び前記第３のパッシベーション層上に第４のパッシベーション層を形成することと；
前記第４のパッシベーション層上に第２のフィールドプレートを形成することと；
前記第２のフィールドプレート及び前記第４のパッシベーション層上に第５のパッシベーション層を形成することと；
前記第５のパッシベーション層上に第３のフィールドプレートを形成することと；
前記第３のフィールドプレート及び前記第５のパッシベーション層上に第６のパッシベーション層を形成することと；
少なくとも前記第３、第４、第５、及び第６のパッシベーション層を貫通し、それぞれが前記ソースコンタクト及び前記ドレインコンタクトと接触している、少なくとも２つの相互接続構造を形成することと；
を含む半導体デバイスの製造方法。