(57)【特許請求の範囲】
【請求項１】
入力バッファとコアロジックとの間に挿入された第１のバウンダリスキャンセルと、
出力バッファと前記コアロジックとの間に挿入された第２のバウンダリスキャンセルと、
前記第１のバウンダリスキャンセル及び前記第２のバウンダリスキャンセルを制御するＴＡＰコントローラと、を備え、
前記第１のバウンダリスキャンセル及び前記第２のバウンダリスキャンセルが直列接続された半導体集積回路において、
前記入力バッファの状態を前記第２のバウンダリスキャンセルに入力する配線と、
前記入力バッファの状態を出力バッファに出力するように、前記第２のバウンダリスキャンセルに対して状態選択信号を出力するモード設定信号発生回路と、
を備えたことを特徴とする半導体集積回路。
【請求項２】
入力バッファとコアロジックとを接続する第１のバウンダリスキャンセルと、
出力バッファと前記コアロジックとを接続する第２のバウンダリスキャンセルと、
前記第１のバウンダリスキャンセル及び前記第２のバウンダリスキャンセルを制御するＴＡＰコントローラと、を備え、
前記第１のバウンダリスキャンセル及び前記第２のバウンダリスキャンセルが直列接続された半導体集積回路において、
前記第２のバウンダリスキャンセルは、入力された状態選択信号に応じた信号を前記出力バッファに出力し、
前記第２のバウンダリスキャンセルに対して前記状態選択信号を出力するモード設定信号発生回路を備えたことを特徴とする半導体集積回路。
【請求項３】
前記出力バッファは、制御端子を備えたトライステート出力バッファであり、
前記制御端子と前記コアロジックとの間に設けられ、入力された状態選択信号に応じて前記制御端子に対して前記トライステート出力バッファの状態を切り換える信号を出力する第３のバウンダリスキャンセルを備え、
前記モード設定信号発生回路は、前記第３のバウンダリスキャンセルへ前記トライステート出力バッファの状態を切り換えを指示する状態選択信号を出力する請求項２に記載の半導体集積回路。
【請求項４】
前記ＴＡＰコントローラは、前記モード設定信号発生回路を備えたことを特徴とする請求項１乃至３のいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＪＴＡＧの規格に準拠したバウンダリスキャン回路を備えた半導体集積回路において、入力バッファ、トライステート出力バッファを含む出力バッファ及び入出力バッファのＤＣ測定用回路構成に関する。
【０００２】
【従来の技術】
近年、半導体集積回路（ＩＣ）の高機能化及び基板の実装密度の増加によって、基板上でインサーキットテストを行うことが困難になってきている。そこで、一般にＩＣを実装したプリント基板のボードテストを容易に行うための方法として、ＩＥＥＥ１１４９．１（以下、ＪＴＡＧと称する。）の規格に準拠した方法がある。 図５は、ＪＴＡＧの規格に準拠した方法を用いた半導体集積回路の概略の構成回路図である。 半導体集積回路７１は、外部に入力用ピンＩＮ１〜ＩＮ４、出力用ピンＯＵＴ１〜ＯＵＴ４、入出力用ピンＩＮ／ＯＵＴ１、テスト用ピンＴＤＩ，ＴＭＳ，ＴＣＫ，ＴＲＳＴ，ＴＤＯを備えている。また、内部には、ＩＣ入力バッファ２〜５、ＩＣ出力バッファ６〜８、ＩＣトライステート出力バッファ９、ＩＣ入出力バッファ１０、テスト回路であるバウンダリスキャンセル１１〜１４，２２，７５〜８１、コアロジック２３及びＴＡＰ（Test Access Port）コントローラ２４を有している。なお、ＩＣ入出力バッファ１０は、トライステート出力バッファ１０ａ及び入力バッファ１０ｂによって構成されている。
【０００３】
ＩＣ入力バッファ２〜５及びＩＣ出力バッファ６〜８は、それぞれ入力端子及び出力端子を各１端子備えている。ＩＣトライステート出力バッファ９は、入力端子、出力端子及びＴＯコントロール端子を各１端子備えている。ＩＣ入出力バッファ１０は、入力端子、出力端子、入出力端子及び制御端子であるＴＯコントロール端子を各１端子備えている。バウンダリスキャンセル１１〜１４，２２，７５〜８１は、それぞれＴＤＩ端子、ＴＤＯ端子、ＤＩ端子、ＤＯ端子、ＳＤ端子、ＣＣ端子、ＵＣ端子及びＭＤ端子を各１端子備えている。コアロジック２３は、複数の信号入出力端子を備えている。ＴＡＰコントローラ２４は、ＳＤ端子、ＣＣ端子、ＵＣ端子、ＭＤ端子、ＴＭＳ端子、ＴＣＫ端子、ＴＲＳＴ端子、ＴＤＩ端子及びＴＤＯ端子を各１端子備えている。
【０００４】
各部の接続は以下の通りである。ＩＣ入力バッファ２は、入力端子が外部入力用ピンＩＮ１に接続され、出力端子がバウンダリスキャンセル１１のＤＩ端子に接続されている。同様に、ＩＣ入力バッファ３〜５は、入力端子がそれぞれ外部入力用ピンＩＮ２〜ＩＮ４に接続され、出力端子がそれぞれバウンダリスキャンセル１２〜１４のＤＩ端子に接続されている。
【０００５】
ＩＣ出力バッファ６は、入力端子がバウンダリスキャンセル７５のＤＯ端子に接続され、出力端子が外部出力用ピンＯＵＴ１に接続されている。同様に、ＩＣ出力バッファ７，８は、入力端子がそれぞれバウンダリスキャンセル７６，７７のＤＯ端子に接続され、出力端子がそれぞれ外部出力用ピンＯＵＴ２，ＯＵＴ３に接続されている。
【０００６】
ＩＣトライステート出力バッファ９は、入力端子がバウンダリスキャンセル７９のＤＯ端子に接続され、出力端子が外部出力用ピンＯＵＴ４に接続される。また、ＴＯコントロール端子がバウンダリスキャンセル７８のＤＯ端子に接続される。
【０００７】
ＩＣ入出力バッファ１０は、トライステート出力バッファ１０ａの入力端子がＩＣ入出力バッファ１０の入力端子に接続され、入力バッファ１０ｂの出力端子がＩＣ入出力バッファ１０の出力端子に接続される。また、トライステート出力バッファ１０ａの出力端子及び入力バッファ１０ｂの入力端子がＩＣ入出力バッファ１０の入出力端子に接続される。さらに、トライステート出力バッファ１０ａの制御端子であるＴＯコントロール端子がＩＣ入出力バッファ１０のＩ／Ｏ端子に接続される。そして、ＩＣ入出力バッファ１０は、入力端子がバウンダリスキャンセル８１のＤＯ端子に接続され、出力端子がバウンダリスキャンセル２２のＤＩ端子に接続される。また、入出力端子が外部入出力用ピンＩＮ／ＯＵＴ１に接続され、Ｉ／Ｏコントロール端子がバウンダリスキャンセル８０のＤＯ端子に接続される。
【０００８】
コアロジック２３は、信号入力端子がバウンダリスキャンセル１１〜１４，２２のＤＯ端子に接続され、信号出力端子がバウンダリスキャンセル７５〜８１のＤＩ端子に接続される。
【０００９】
ＴＡＰコントローラ２４は、ＳＤ端子、ＣＣ端子、ＵＣ端子及びＭＤ端子が、それぞれバウンダリスキャンセル１１〜１４，２２，７５〜８１のＳＤ端子、ＣＣ端子、ＵＣ端子及びＭＤ端子に接続される。また、ＴＭＳ端子が外部テスト用ピンＴＭＳに接続され、ＴＣＫ端子が外部テスト用ピンＴＣＫに接続され、ＴＲＳＴ端子が外部テスト用ピンＴＲＳＴに接続される。さらに、ＴＤＩ端子が外部テスト用ピンＴＤＩに接続され、ＴＤＯ端子がテスト用ピンＴＤＯに接続される。
【００１０】
バウンダリスキャンセル１１は、ＤＩ端子、ＤＯ端子、ＳＤ端子、ＣＣ端子、ＵＣ端子及びＭＤ端子が上記のように接続される。また、ＴＤＩ端子が外部テスト用ピンＴＤＩに接続され、ＴＤＯ端子がバウンダリスキャンセル１２のＴＤＩ端子に接続される。
【００１１】
バウンダリスキャンセル１２〜１４，２２，７５〜８１は、ＤＩ端子、ＤＯ端子、ＳＤ端子、ＣＣ端子、ＵＣ端子及びＭＤ端子が上記のように接続される。また、バウンダリスキャンセル１２，１３，１４，７５，７６，７７，７８，７９，８０，８１，２２は、各ＴＤＯ端子及びＴＤＩ端子がこの順番で、それぞれ直列に接続される。さらに、バウンダリスキャンセル２２は、ＴＤＯ端子が外部テスト用ピンＴＤＯに接続される。
【００１２】
各部の役割は以下の通りである。ＩＣ入力バッファ２〜５、ＩＣ出力バッファ６〜８、ＩＣトライステート出力バッファ９及びＩＣ入出力バッファ１０は、外部から入力された信号を波形整形し、コアロジック２３に出力する、またはコアロジック２３から出力された信号のドライブ能力を上げ、外部に出力するためのものである。
【００１３】
コアロジック２３は、半導体集積回路７１の内部論理回路であり、各種の信号処理を行う。
【００１４】
バウンダリスキャンセル１１〜１４，２２，７５〜８１は、コアロジック２３と半導体集積回路７１の各外部テスト用ピンとの間に、テストプローブと等価な働きをするレジスタとして配置されたものである。また、前記のように、各バウンダリスキャンセルは直列に接続されて、シフトレジスタを構成する。
【００１５】
ＴＡＰコントローラ２４は、上記のシフトレジスタを制御するためのものであり、半導体集積回路７１の外部テスト用ピンＴＤＩ，ＴＤＯ，ＴＭＳ，ＴＣＫ及びＴＲＳＴから入力される５つの信号に応じて、ＳＤ，ＣＣ，ＵＣ，ＭＤの各端子から所定の信号を出力して、各バウンダリスキャンセルの制御を行うシフトレジスタの制御を行う。 例えば、ＴＡＰコントローラ２４は、ＴＭＳ端子から入力された信号によってテストモードの選択を行い、ＴＣＫ端子から入力された信号によってデータ等の遷移を行い、ＴＤＯ端子からテスト結果を出力する。また、ＴＲＳＴ端子から入力された信号によってＴＡＰコントローラ２４の初期化を行う。
【００１６】
次に、従来のバウンダリスキャンセルの構成を説明する。図６は、従来のバウンダリスキャンセルの概略の構成図である。なお、従来のバウンダリスキャンセル１１〜１４，２２，７５〜８１は、全て同じ構成であるため、バウンダリスキャンセル１１を例に説明する。バウンダリスキャンセル１１は、マルチプレクサ９１，９２、Ｄフリップフロップ９３，９４によって構成される。 また、マルチプレクサ９１，９２は、Ａ０端子、Ａ１端子、Ｓ端子及びＹ端子をそれぞれ備える。Ｄフリップフロップ９３，９４は、Ｄ端子、ＣＫ端子及びＱ端子をそれぞれ備える。
【００１７】
各部の接続は以下の通りである。マルチプレクサ９１，９２のＡ１端子は、バウンダリスキャンセル１１のＤＩ端子に接続される。マルチプレクサ９１のＡ０端子は、バウンダリスキャンセル１１のＴＤＩ端子に接続され、Ｓ端子はバウンダリスキャンセル１１のＳＤ端子に接続される。マルチプレクサ９１のＹ端子は、Ｄフリップフロップ９３のＤ端子に接続される。Ｄフリップフロップ９３のＣＫ端子は、バウンダリスキャンセル１１のＣＣ端子に接続される。Ｄフリップフロップ９３のＱ端子及びＤフリップフロップ９４のＤ端子は、バウンダリスキャンセル１１のＴＤＯ端子に接続される。Ｄフリップフロップ９４のＣＫ端子は、バウンダリスキャンセル１１のＵＣ端子に接続される。Ｄフリップフロップ９４のＱ端子は、マルチプレクサ９２のＡ０端子に接続される。マルチプレクサ９２のＳ端子は、バウンダリスキャンセル１１のＭＤ端子に接続される。マルチプレクサ９２のＹ端子は、バウンダリスキャンセル１１のＤＯ端子に接続される。
【００１８】
次に、従来のバウンダリスキャンセルの役割及び動作を説明する。図５に示したＴＡＰコントローラ２４から出力される制御信号ＳＤが、各バウンダリスキャンセルに出力されると、図６に示したバウンダリスキャンセルのマルチプレクサ９１のＳ端子に入力される。マルチプレクサ９１は、この制御信号ＳＤによって、ＩＣ入力バッファ２〜５またはコアロジック２３から出力された信号ＤＩと、外部制御端子ＴＤＩから入力された信号ＴＤＩと、を選択する。マルチプレクサ９１は、制御信号ＳＤが”Ｌ”の時、信号ＴＤＩを出力し、制御信号ＳＤが”Ｈ”の時、信号ＤＩを出力する。そして、マルチプレクサ９１は、選択した信号をＹ端子からＤフリップフロップ９３のＤ端子に送付する。また、ＴＡＰコントローラ２４から出力されるクロック信号ＣＣは、Ｄフリップフロップ９３のＣＫ端子から入力される。Ｄフリップフロップ９３は、このクロック信号ＣＣによって、Ｄ端子から入力された信号をシフトしてＱ端子から出力する。この信号は、バウンダリスキャンセルのＴＤＯ端子から出力信号ＴＤＯとして出力される。
また、出力信号ＴＤＯは、Ｄフリップフロップ９４のＤ端子にも出力される。Ｄフリップフロップ９４は、出力信号ＴＤＯのデータを保持するために設けられている。ＴＡＰコントローラ２４から出力されるクロック信号ＵＣがＤフリップフロップ９４のＣＫ端子に入力される。このクロック信号ＵＣによって、Ｄフリップフロップ９４から入力された出力信号ＴＤＯがラッチされて、データが保持される。
【００１９】
さらに、ＴＡＰコントローラ２４から出力される制御信号ＭＤがマルチプレクサ９２のＳ端子に入力される。この制御信号ＭＤによって、Ａ０端子に入力されるＤフリップフロップ９４が保持したデータ、またはＡ１端子に入力される信号ＤＩを選択する。制御信号ＭＤが”Ｌ”の時、マルチプレクサ９２はＤフリップフロップ９４が保持したデータを出力し、制御信号ＭＤが”Ｈ”の時、マルチプレクサ９２は信号ＤＩを出力する。そして、マルチプレクサ９２のＤＯ端子から出力された信号は、ＩＣ出力バッファ６〜８、ＩＣ入出力バッファ１０またはコアロジック２３に入力される。
【００２０】
半導体集積回路７１において、ＩＣ入力バッファ２〜５及びＩＣ入出力バッファ１０のＤＣ測定で入力反転電圧、つまり入力バッファが”Ｌ”か”Ｈ”を認識する電圧の閥値の測定は、以下のように行っている。すなわち、外部入力用ピンＩＮ１〜ＩＮ４または外部入出力用ピンＩＮ／ＯＵＴ１のいずれかを介して、ＩＣ入力バッファ２〜５，１０ｂのいずれかに閾値近辺の電圧を入力し、そのＩＣ入力バッファから出力された値を、バウンダリスキャンセル１１〜１４または２２のマルチプレクサ９１を経由してＤフリップフロップ９３に取り込む。また、この時ＴＡＰコントローラ２４は、制御信号ＳＤ，ＭＤとして”Ｌ”、クロック信号ＣＣ，ＵＣとして所定のクロック信号を命令として出力する。この命令によって、バウンダリスキャンセルで構成されたシフトレジスタは、データをクロック信号ＣＣに同期して、バウンダリスキャンセル１１のデータをバウンダリスキャンセル１２に、バウンダリスキャンセル１２のデータをバウンダリスキャンセル１３にという様に順番にシフトして、外部テスト用ピンＴＤＯに出力する。検査者は、その結果をもとにデバイスの選別を行っている。
【００２１】
また、ＩＣ出力バッファ６〜８のＤＣ測定で出力電流測定、つまり出力バッファのドライブ能力測定は、次のようにして行っている。すなわち、外部テスト用ピンＴＤＩからテストデータを入力させる。この時、ＴＡＰコントローラ２４は、制御信号ＳＤ，ＭＤとして”Ｌ”、クロック信号ＣＣ，ＵＣとして所定のクロック信号を命令として出力する。これらの命令によって、シフトレジスタを構成するバウンダリスキャンセルでは、テストデータをクロック信号ＣＣに同期してシフトし、ＴＤＩ信号をＤフリップフロップ９３経由で、テストデータ”Ｈ”または”Ｌ”の信号をＤフリップフロップ９４に保持する。具体的には、バウンダリスキャンセル１５〜１７、１９、８１に”Ｈ”または”Ｌ”の値をデータとして保持させる。そして、制御信号ＭＤによってＤフリップフロップ９２で保持した値を、ＤＯ端子を経由してＩＣ出力バッファ６〜８、及びＩＣトライステート出力バッファ９，１０ａに出力させる。検査者は、外部出力用ピンＯＵＴ１〜ＯＵＴ３及び外部入出力ピンＩＮ／ＯＵＴ１における出力電流の測定によって、デバイスの選別を行っている。
【００２２】
なお、通常は、バウンダリスキャンセルに制御信号ＭＤとして”Ｈ”が入力されるので、信号ＤＩがマルチプレクサ９２を介して、バウンダリスキャンセルのＤＯ端子に出力される。
【００２３】
【発明が解決しようとする課題】
しかしながら、従来の技術を用いて半導体集積回路のＩＣ入力バッファのＤＣ測定を行う場合は、バウンダリスキャンセルに取り込んだデータをシフトさせてＴＤＯ端子に出力させている。また、ＩＣ出力バッファのＤＣ測定を行う場合は、テストデータをシフトしてバウンダリスキャンセルにデータを保持させている。そのため、ＤＣ測定モードに設定するためのテストパターン作成が必要になるという問題がある。また、テストパターンを入力しながらＤＣ測定を行うので、ＤＣ測定テストの際には時間がかかるという問題がある。
【００２４】
本発明は、上記の課題を解決するために成されたものであり、その目的は、ＪＴＡＧの規格に準拠した半導体集積回路においてテスト時間の短縮化を図るために、ＪＴＡＧの規格を逸脱せずに、ＤＣ測定モードの設定を行うことが容易な半導体集積回路のテスト回路を提供することである。
【００２５】
【課題を解決するための手段】
この発明は、前記の課題を解決するための手段として、以下の構成を備えている。
【００２６】
(1) 入力バッファとコアロジックとの間に挿入された第１のバウンダリスキャンセルと、
出力バッファと前記コアロジックとの間に挿入された第２のバウンダリスキャンセルと、
前記第１のバウンダリスキャンセル及び前記第２のバウンダリスキャンセルを制御するＴＡＰコントローラと、を備え、
前記第１のバウンダリスキャンセル及び前記第２のバウンダリスキャンセルが直列接続された半導体集積回路において、
前記入力バッファの状態を前記第２のバウンダリスキャンセルに入力する配線と、
前記入力バッファの状態を出力バッファに出力するように、前記第２のバウンダリスキャンセルに対して状態選択信号を出力するモード設定信号発生回路と、
を備えたことを特徴とする。
【００２７】
この構成においては、入力バッファの状態を第２のバウンダリスキャンセルに入力する配線を備えており、モード設定信号発生回路は、状態選択信号を出力することで第２のバウンダリスキャンセルに接続された出力バッファから入力バッファの状態を上記の配線を介して出力させることができる。したがって、入力反転電位や入力リーク電流など入力バッファに関するＤＣ測定を出力バッファを介して容易に行うことができ、バウンダリスキャンセルに取り込んだデータをシフトさせてＴＤＯ端子から出力させる必要がないので、テストパターン作成が不要であり、入力バッファのテストを短時間で行うことができる。
【００２８】
(2) 入力バッファとコアロジックとを接続する第１のバウンダリスキャンセルと、
出力バッファと前記コアロジックとを接続する第２のバウンダリスキャンセルと、
前記第１のバウンダリスキャンセル及び前記第２のバウンダリスキャンセルを制御するＴＡＰコントローラと、を備え、
前記第１のバウンダリスキャンセル及び前記第２のバウンダリスキャンセルが直列接続された半導体集積回路において、
前記第２のバウンダリスキャンセルは、入力された状態選択信号に応じた信号を前記出力バッファに出力し、
前記第２のバウンダリスキャンセルに対して前記状態選択信号を出力するモード設定信号発生回路を備えたことを特徴とする。
【００２９】
この構成においては、モード設定信号発生回路は、第２のバウンダリスキャンセルへ状態選択信号を出力し、第２のバウンダリスキャンセルは入力された状態選択信号に応じた信号を出力バッファに対して出力する。したがって、例えば出力バッファに対してＬ信号を出力させた場合には、出力バッファのＬレベル出力電流の測定を行うことができ、出力バッファに対してＨ信号を出力させた場合には、出力バッファのＨレベル出力電流の測定を行うことができ、これらの出力電流の測定を容易に行うことができる。また、バウンダリスキャンセルに取り込んだデータをシフトさせて信号を出力させる必要がないので、テストパターン作成が不要であり、出力バッファのテストを短時間で行うことができる。
【００３０】
(3) 前記出力バッファは、制御端子を備えたトライステート出力バッファであり、
前記制御端子と前記コアロジックとの間に設けられ、入力された状態選択信号に応じて前記制御端子に対して前記トライステート出力バッファの状態を切り換える信号を出力する第３のバウンダリスキャンセルを備え、
前記モード設定信号発生回路は、前記第３のバウンダリスキャンセルへ前記トライステート出力バッファの状態を切り換えを指示する状態選択信号を出力することを特徴とする。
【００３１】
この構成においては、モード設定信号発生回路は、トライステート出力バッファの制御端子とコアロジックとの間に設けられた第３のバウンダリスキャンセルへトライステート出力バッファの状態を切り換えさせる入力信号を出力して、トライステート出力バッファの状態を切り換えさせる。したがって、バウンダリスキャンセルに取り込んだデータをシフトさせてＴＤＯ端子から出力させる必要がないので、テストパターン作成が不要であり、トライステート出力バッファのテストを短時間で行うことができる。また、例えばトライステート出力バッファに対してＨ信号を出力してハイインピーダンス状態にした場合には、トライステート出力バッファの出力リーク電流の測定を行うことができ、出力バッファに対してＬ信号を出力させた場合には、出力バッファのＨレベル出力電流またはＬレベル出力電流の測定を行うことができ、これらの出力電流の測定を容易に行うことができる。
【００３２】
(4) 前記ＴＡＰコントローラは、前記モード設定信号発生回路を備えたことを特徴とする。
【００３３】
この構成において、モード設定信号発生回路はＴＡＰコントローラが備えている。したがって、半導体集積回路のＩ／Ｏ数の都合で新たに外部端子を設けることができなくても、ＴＡＰコントローラのプライベート命令に本発明の回路を制御する命令を追加することで、入力バッファ、出力バッファ、入出力バッファ、トライステート出力バッファのそれぞれのＤＣ測定を直接行うことができるので、ＤＣ測定が容易になり、ＤＣ測定テスト時間を短縮することが可能となる。
【００３４】
【発明の実施の形態】
図１は、本発明の実施形態に係る半導体集積回路の概略の構成回路図である。本発明の半導体集積回路１は、ＪＴＡＧに規格に準拠した構成である。また、半導体集積回路１は、図５に示した半導体集積回路７１のバウンダリスキャンセル７５〜８１を本発明のバウンダリスキャンセル１５〜２１に置き換え、ＤＣ測定テスト容易化回路２５とＤＣテスト用ピンＤＣＴＥＳＴ０、ＤＣＴＥＳＴ１を追加したものである。この構成により、ＤＣテスト用ピンを設定するだけでＩＣ入力バッファ、ＩＣ出力バッファ、ＩＣトライステート出力バッファ、ＩＣ入出力バッファのＤＣ特性を直接測定することが可能となる。なお、図５に示した半導体集積回路７１と同一部分には、同一符号を付して詳細な説明は省略し、異なる部分を中心に説明する。
【００３５】
以下、本発明の実施形態に係る半導体集積回路について、その詳細を説明する。 半導体集積回路１は、外部に入力用ピンＩＮ１〜ＩＮ４、出力用ピンＯＵＴ１〜ＯＵＴ４、入出力用ピンＩＮ／ＯＵＴ１、テスト用ピンＴＤＩ，ＴＭＳ，ＴＣＫ，ＴＲＳＴ，ＴＤＯ及びＤＣテスト用ピンＤＣＴＥＳＴ０，ＤＣＴＥＳＴ１を備えている。また、内部には、ＩＣ入力バッファ２〜５、ＩＣ出力バッファ６〜８、ＩＣトライステート出力バッファ９、ＩＣ入出力バッファ１０、第１のバウンダリスキャンセルであるバウンダリスキャンセル１１〜１４，２２，第２のバウンダリスキャンセルであるバウンダリスキャンセル１５〜１７，１９，２１、第３のバウンダリスキャンセルであるバウンダリスキャンセル１８，２０、コアロジック２３及びＴＡＰ（Test Access Port）コントローラ２４を有している。さらに、モード設定信号発生回路であるＤＣ測定テスト容易化回路２５を備えている。なお、ＩＣ入出力バッファ１０は半導体集積回路７１と同様に、トライステート出力バッファ１０ａ及び入力バッファ１０ｂによって構成されている。
【００３６】
各部の構成は以下の通りである。バウンダリスキャンセル１１〜１４，２２は従来のバウンダリスキャンセルの構成と同様である。バウンダリスキャンセル１５〜１７，１９，２１は、それぞれＴＤＩ端子、ＴＤＯ端子、ＤＩ端子、ＤＯ端子、ＳＤ端子、ＣＣ端子、ＵＣ端子、ＭＤ端子、ＩＢ端子、ＩＯＨ端子、ＩＯＬ端子、ＤＯ端子、ＩＳＤ端子及びＯＭＤ端子を各１端子備えている。バウンダリスキャンセル１８，２０は、それぞれＴＤＩ端子、ＴＤＯ端子、ＤＩ端子、ＤＯ端子、ＩＭ端子、ＯＭ端子及びＩＯＭＤ端子を各１端子備えている。ＤＣ測定テスト容易化回路２５は、ＤＣＴＥＳＴ０端子、ＤＯＴＥＳＴ１端子、ＩＳＤ端子、ＩＯＨ端子、ＩＯＬ端子、ＯＭＤ端子、ＯＭ端子、ＩＭ端子及びＩＯＭＤ端子を各１端子備えている。
【００３７】
各部の接続は以下の通りである。ＩＣ入力バッファ２は、出力端子がバウンダリスキャンセル１１のＤＩ端子及びバウンダリスキャンセル１５のＩＢ端子に接続される。ＩＣ入力バッファ３は、出力端子がバウンダリスキャンセル１２のＤＩ端子及びバウンダリスキャンセル１６のＩＢ端子に接続される。ＩＣ入力バッファ４は、出力端子がバウンダリスキャンセル１３のＤＩ端子及びバウンダリスキャンセル１５のＩＢ端子に接続される。ＩＣ入力バッファ５は、出力端子がバウンダリスキャンセル１４のＤＩ端子及びバウンダリスキャンセル１６のＩＢ端子に接続される。
【００３８】
ＩＣ出力バッファ６は、入力端子がバウンダリスキャンセル１５のＤＯ端子に接続され、同様に、ＩＣ出力バッファ７，８は、入力端子がそれぞれバウンダリスキャンセル１６，１７のＤＯ端子に接続される。
【００３９】
ＩＣトライステート出力バッファ９は、入力端子がバウンダリスキャンセル１９のＤＯ端子に接続され、また、ＴＯコントロール端子がバウンダリスキャンセル１８のＤＯ端子に接続される。
【００４０】
ＩＣ入出力バッファ１０は、入力端子がバウンダリスキャンセル２１のＤＯ端子に接続され、出力端子がバウンダリスキャンセル２２のＤＩ端子及びバウンダリスキャンセル１７のＩＢ端子に接続される。また、Ｉ／Ｏコントロール端子がバウンダリスキャンセル２０のＤＯ端子に接続される。
【００４１】
コアロジック２３は、信号入力端子がバウンダリスキャンセル１１〜１４，２２のＤＯ端子に接続され、信号出力端子がバウンダリスキャンセル１５〜２０のＤＩ端子に接続される。
【００４２】
ＴＡＰコントローラ２４は、ＳＤ端子、ＣＣ端子、ＵＣ端子及びＭＤ端子が、それぞれバウンダリスキャンセル１１〜２２のＳＤ端子、ＣＣ端子、ＵＣ端子及びＭＤ端子に接続される。また、従来と同様にＴＭＳ端子が外部テスト用ピンＴＭＳに接続され、ＴＣＫ端子が外部テスト用ピンＴＣＫに接続され、ＴＲＳＴ端子が外部テスト用ピンＴＲＳＴに接続される。さらに、ＴＤＩ端子が外部テスト用ピンＴＤＩに接続され、ＴＤＯ端子がテスト用ピンＴＤＯに接続される。
【００４３】
ＤＣ測定テスト容易化回路２５は、ＤＣＴＥＳＴ０端子が外部ＤＣテストピンＤＣＴＥＳＴ０に接続され、ＤＯＴＥＳＴ１端子が外部ＤＣテストピンＤＣＴＥＳＴ１に接続される。また、ＩＳＤ端子、ＩＯＨ端子、ＩＯＬ端子及びＯＭＤ端子がバウンダリスキャンセル１５〜１７，１９，２１に接続され、ＯＭ端子、ＩＭ端子及びＩＯＭＤ端子がバウンダリスキャンセル１８，２０に接続される。
【００４４】
バウンダリスキャンセル１１〜２２は、ＤＩ端子、ＤＯ端子、ＳＤ端子、ＣＣ端子、ＵＣ端子及びＭＤ端子が上記のように接続される。また、バウンダリスキャンセル１９，２１のＩＢ端子がＧＮＤに接続される。さらに、バウンダリスキャンセル１１のＴＤＩ端子が外部テスト用ピンＴＤＩに接続され、バウンダリスキャンセル２２は、ＴＤＯ端子が外部テスト用ピンＴＤＯに接続される。加えて、バウンダリスキャンセル１１，１２，１３，１４，１５，１６，１７，１８，１９，２０，２１，２２は、各ＴＤＯ端子及びＴＤＩ端子がこの順番で、それぞれ直列に接続される。
【００４５】
各部の役割は以下の通りである。ＩＣ入力バッファ２〜５、ＩＣ出力バッファ６〜８、ＩＣトライステート出力バッファ９及びＩＣ入出力バッファ１０は、外部から入力された信号及び外部に出力する信号のインピーダンスを変換するためのものである。
【００４６】
コアロジック２３は、半導体集積回路１の内部論理回路であり、各種の信号処理を行う。
【００４７】
バウンダリスキャンセル１１〜２２は、コアロジック２３と半導体集積回路１の各外部テスト用ピンとの間に、テストプローブと等価な働きをするレジスタとして配置されたものである。また、上記のように、各バウンダリスキャンセルは直列に接続されて、シフトレジスタを構成する。
【００４８】
ＴＡＰコントローラ２４は、上記のシフトレジスタを制御するためのものであり、半導体集積回路１の外部テスト用ピンＴＤＩ，ＴＤＯ，ＴＭＳ，ＴＣＫ及びＴＲＳＴから入力される５つの信号によって、シフトレジスタの制御を行う。 ＴＡＰコントローラ２４は、ＴＭＳ端子から入力された信号によってテストモードの選択を行い、ＴＣＫ端子から入力された信号によってデータ等の遷移を行い、ＴＤＯ端子からテスト結果を出力する。また、ＴＲＳＴ端子から入力された信号によってＴＡＰコントローラ２４の初期化を行う。さらに、ＴＡＰコントローラ２４は、ＳＤ，ＣＣ，ＵＣ，ＭＤの各端子から信号を出力して、各バウンダリスキャンセルの制御を行う。
【００４９】
ＤＣ測定テスト容易化回路２５は、入力反転電位、入力リーク電流などＩＣ入力バッファ及びＩＣ入出力バッファのＤＣ測定と、Ｌレベル出力電流、Ｈレベル出力電流などＩＣ出力バッファ、ＩＣ入出力バッファ及びＩＣトライステート出力バッファのＤＣ測定と、を容易に行うためのものである。ＤＣ測定テスト容易化回路２５の外部ＤＣテスト用ピンＤＣＴＥＳＴ０，ＤＣＴＥＳＴ１から入力される２つの信号に応じて、ＩＳＤ，ＩＯＨ，ＩＯＬ，ＯＭＤ，ＯＭ，ＩＭ，ＩＯＭＤの各端子から所定の信号を出力して、バウンダリスキャンセル１５〜２１の制御を行う。
以下に本発明の半導体集積回路１におけるＩＣ出力バッファ用のバウンダリスキャンセル１５〜１７，１９，２１と、ＴＯコントロール信号用バウンダリスキャンセル及びＩ／Ｏコントロール信号用バウンダリスキャンセル１８，２０と、ＤＣ測定テスト容易化回路２５と、について説明する。
まず、ＩＣ出力バッファ用のバウンダリスキャンセルについて説明する。 図２（Ａ）は、本発明のＩＣ出力バッファ用のバウンダリスキャンセルにおける概略の構成を示した回路図である。 なお、バウンダリスキャンセル１５〜１７，１９，２１は、それぞれ同じ構成であるため、バウンダリスキャンセル１５を例に説明する。バウンダリスキャンセル１５は、マルチプレクサ３１，３２，３３、Ｄフリップフロップ３４、ＲＥＳＥＴ・ＳＥＴ付きＤフリップフロップ（以下、ＲＳ・Ｄフリップフロップと称する。）３５、２入力ＡＮＤセル（以下、ＡＮＤセルと称する。）３６及びＯＲセル３７によって構成される。マルチプレクサ３１，３２，３３はＡ０端子、Ａ１端子、Ｓ端子及びＹ端子を備えている。Ｄフリップフロップ３４はＤ端子、ＣＫ端子及びＱ端子を備えている。ＲＳ・Ｄフリップフロップ３５はＤ端子、ＣＫ端子、ＳＢ端子、ＲＢ端子及びＱ端子を備えている。ＡＮＤセル３６はＡ端子、Ｂ端子及びＹ端子を備えている。ＯＲセル３７は複数の入力端子及びＹ端子を備えている。
【００５０】
各部の接続は以下の通りである。マルチプレクサ３１，３２のＡ１端子は、バウンダリスキャンセル１５のＤＩ端子に接続される。マルチプレクサ３１のＡ０端子は、バウンダリスキャンセル１５のＴＤＩ端子に接続され、Ｓ端子はバウンダリスキャンセル１５のＳＤ端子に接続される。マルチプレクサ３１のＹ端子は、Ｄフリップフロップ３４のＤ端子に接続される。
【００５１】
Ｄフリップフロップ３４のＣＫ端子は、バウンダリスキャンセル１５のＣＣ端子に接続される。Ｄフリップフロップ３４のＱ端子及びＲＳ・Ｄフリップフロップ３５のＤ端子は、バウンダリスキャンセル１５のＴＤＯ端子に接続される。
【００５２】
ＲＳ・Ｄフリップフロップ３５のＣＫ端子はバウンダリスキャンセル１５のＵＣ端子に、ＲＢ端子はバウンダリスキャンセル１５のＩＯＬ端子に、ＳＢ端子はバウンダリスキャンセル１５のＩＯＨ端子に、それぞれ接続される。また、ＲＳ・Ｄフリップフロップ３５のＱ端子は、マルチプレクサ３２のＡ０端子に接続される。
【００５３】
マルチプレクサ３２のＳ端子は、ＡＮＤセル３６のＹ端子に接続され、マルチプレクサ３２のＹ端子はマルチプレクサ３３のＡ０端子に接続される。
【００５４】
マルチプレクサ３３のＡ１端子は、ＯＲセル３７のＹ端子に接続され、Ｓ端子はバウンダリスキャンセル１５のＩＳＤ端子に接続される。また、マルチプレクサ３３のＹ端子はバウンダリスキャンセル１５のＤＯ端子に接続される。
【００５５】
ＡＮＤセル３６のＡ端子はバウンダリスキャンセル１５のＭＤ端子に接続され、Ｂ端子はバウンダリスキャンセル１５のＯＭＤ端子に接続される。
【００５６】
ＯＲセル３７の入力端子は、バウンダリスキャンセル１５のＩＢ端子に接続される。ＩＢ端子は、前記のようにＩＣ入力バッファまたはＩＣ入出力バッファから出力される信号が入力され、（ＩＣ入力バッファ数＋ＩＣ入出力バッファの入力バッファ数）が（ＩＣ出力バッファ数）より多い場合は、（ＩＣ入力バッファ数＋ＩＣ入出力バッファの入力バッファ数）に応じて、ＯＲセルの入力数の増減ができるようになっている。
各信号の役割は以下の通りである。ＩＳＤ信号は、ＩＣ入力バッファ２〜５と、ＩＣ入出力バッファ１０の入力モード時における入力バッファ１０ｂと、をＤＣ特性測定モードに設定するための制御信号である。マルチプレクサ３３は、ＩＳＤ＝”Ｈ”の時にＯＲセル３７から出力された信号をＤＯ端子に出力する。また、ＩＳＤ＝”Ｌ”の時にマルチプレクサ３２のＹ端子から出力された信号をＤＯ端子に出力する。
ＯＭＤ信号は、ＩＣ出力バッファ６〜８と、ＩＣ入出力バッファ１０の出力モード時におけるトライステート出力バッファ１０ａと、をＤＣ特性測定モードに設定するための制御信号である。ＡＮＤセル３６は、ＯＭＤ＝”Ｈ”の時にＭＤ信号を出力し、ＯＭＤ＝”Ｌ”の時にＡＮＤセル３６は”Ｌ”を出力する。また、マルチプレクサ３２は、Ｓ端子に入力されたＡＮＤセル３６の出力信号に応じて、ＲＳ・Ｄフリップフロップ３５の出力信号をＹ端子に出力する。
ＩＯＨ信号及びＩＯＬ信号は、ＩＣ出力バッファ６〜８と、ＩＣ入出力バッファ１０の出力モード時におけるトライステート出力バッファ１０ａと、のＤＣ測定を行う際に、ＲＳ・Ｄフリップフロップ３５から”Ｈ”または”Ｌ”を出力させるための制御信号である。ＲＳ・Ｄフリップフロップ３５は、ＩＯＨ＝”Ｌ”、ＩＯＬ＝”Ｈ”の時に”Ｈ”をＱ端子から出力し、ＩＯＨ＝”Ｈ”、ＩＯＬ＝”Ｌ”の時に”Ｌ”をＱ端子から出力する。
次に、Ｉ／Ｏコントロール信号用及びＴＯコントロール信号用のバウンダリスキャンセルについて説明する。図２（Ｂ）は、本発明のＩ／Ｏコントロール信号用及びＴＯコントロール信号用バウンダリスキャンセルの概略の構成を示した回路図である。なお、バウンダリスキャンセル１８，２０は、同じ構成であるため、バウンダリスキャンセル１８を例に説明する。バウンダリスキャンセル１８は、マルチプレクサ４１，４２、Ｄフリップフロップ４３、ＲＳ・Ｄフリップフロップ４４、ＡＮＤセル４５によって構成される。マルチプレクサ４１，４２は、Ａ０端子、Ａ１端子、Ｓ端子及びＹ端子を備えている。Ｄフリップフロップ４３はＤ端子、ＣＫ端子及びＱ端子を備えている。ＲＳ・Ｄフリップフロップ４４はＤ端子、ＣＫ端子、ＳＢ端子、ＲＢ端子及びＱ端子を備えている。ＡＮＤセル４５はＡ端子、Ｂ端子及びＹ端子を備えている。
【００５７】
各部の接続は以下の通りである。マルチプレクサ４１，４２のＡ１端子は、バウンダリスキャンセル１８のＤＩ端子に接続される。マルチプレクサ４１のＡ０端子は、バウンダリスキャンセル１８のＴＤＩ端子に接続され、Ｓ端子はバウンダリスキャンセル１８のＳＤ端子に接続される。マルチプレクサ４１のＹ端子は、Ｄフリップフロップ４３のＤ端子に接続される。
【００５８】
Ｄフリップフロップ４３のＣＫ端子は、バウンダリスキャンセル１８のＣＣ端子に接続される。Ｄフリップフロップ４３のＱ端子及びＲＳ・Ｄフリップフロップ４４のＤ端子は、バウンダリスキャンセル１８のＴＤＯ端子に接続される。
【００５９】
ＲＳ・Ｄフリップフロップ４４のＣＫ端子はバウンダリスキャンセル１８のＵＣ端子に、ＲＢ端子はバウンダリスキャンセル１８のＯＭ端子に、ＳＢ端子はバウンダリスキャンセル１８のＩＭ端子に、それぞれ接続される。また、ＲＳ・Ｄフリップフロップ４４のＱ端子は、マルチプレクサ４２のＡ０端子に接続される。
【００６０】
マルチプレクサ４２のＳ端子は、ＡＮＤセル４５のＹ端子に接続される。また、マルチプレクサ４２のＹ端子は、バウンダリスキャンセル１８のＤＯ端子に接続される。
【００６１】
ＡＮＤセル４５のＡ端子はバウンダリスキャンセル１８のＭＤ端子に接続され、Ｂ端子はバウンダリスキャンセル１８のＩＯＭＤ端子に接続される。
【００６２】
各信号の役割は以下の通りである。ＩＯＭＤ信号は、ＩＣ入出力バッファまたはＩＣトライステート出力バッファのＤＣ測定モードに設定するための制御信号である。 ＡＮＤセル４５は、ＩＯＭＤ＝”Ｈ”の時にＭＤの信号をＹ端子から出力し、ＩＯＭＤ＝”Ｌ”の時にＹ端子から”Ｌ”を出力する。
ＩＭ信号及びＯＭ信号は、ＤＣ測定を行う際にＩＣ入出力バッファであれば、入力モードまたは出力モードを設定する制御信号である。また、ＩＣトライステート出力バッファであれば、ハイインピーダンスモードまたは出力モードを設定する制御信号である。ＲＳ・Ｄフリップフロップ４４は、ＩＭ＝”Ｌ”、ＯＭ＝”Ｈ”の時に信号”Ｈ”をＱ端子から出力し、ＩＭ＝”Ｈ”、ＯＭ＝”Ｌ”の時に信号”Ｌ”をＱ端子から出力する。
次に、ＤＣ測定テスト容易化回路について説明する。 図３は、本発明のＤＣ測定テスト容易化回路の概略構成を示した回路図である。 ＤＣ測定テスト容易化回路（以下、ＤＣテスト回路と称する。）２５は、インバータセル５１，５２、ＡＮＤセル５３、２入力ＮＡＮＤセル（以下、ＮＡＮＤセルと称する。）５４、２入力ＥＸＮ（ＥＸ−ＮＯＲ）セル（以下、ＥＸＮセルと称する。）５５、ＯＲセル５６及び２入力ＮＯＲセル（以下、ＮＯＲセルと称する。）５７によって構成される。 インバータセル５１，５２は入力端子と出力端子とを備える。ＡＮＤセル５３、ＮＡＮＤセル５４、ＥＸＮセル５５、ＯＲセル５６及びＮＯＲセル５７は、それぞれＡ端子、Ｂ端子及びＹ端子を備えている。
【００６３】
各部の接続は以下の通りである。インバータセル５１は、入力端子がＤＣテスト回路２５のＤＣＴＥＳＴ１端子に接続され、出力端子がＡＮＤセル５３のＢ端子、ＯＲセル５６のＢ端子及びＤＣテスト回路２５のＯＭ端子に接続される。
【００６４】
インバータセル５２は、入力端子がＤＣテスト回路２５のＤＣＴＥＳＴ０端子に接続され、出力端子がＯＲセル５６のＡ端子及びＤＣテスト回路２５のＯＭＤ端子に接続される。
【００６５】
２入力ＡＮＤセル５３は、Ａ端子がＤＣテスト回路２５のＤＣＴＥＳＴ０端子に接続され、Ｂ端子がインバータセル５１の出力端子に接続され、Ｙ端子がＤＣテスト回路２５のＩＳＤ端子に接続される。
【００６６】
ＮＡＮＤセル５４は、Ａ端子がＤＣテスト回路２５のＤＣＴＥＳＴ０端子に接続され、Ｂ端子がＤＣテスト回路２５のＤＣＴＥＳＴ１端子に接続され、Ｙ端子がＤＣテスト回路２５のＩＯＨ端子に接続される。
【００６７】
ＥＸＮセル５５は、Ａ端子がＤＣテスト回路２５のＤＣＴＥＳＴ０端子に接続され、Ｂ端子がＤＣテスト回路２５のＤＣＴＥＳＴ１端子に接続され、Ｙ端子がＤＣテスト回路２５のＩＯＬ端子に接続される。
【００６８】
ＯＲセル５６は、Ａ端子がインバータセル５２の出力端子に接続され、Ｂ端子がインバータセル５１の出力端子に接続され、Ｙ端子がＤＣテスト回路２５のＩＭ端子に接続される。
【００６９】
ＮＯＲセル５７は、Ａ端子がＤＣテスト回路２５のＤＣＴＥＳＴ０端子に接続され、Ｂ端子がＤＣテスト回路２５のＤＣＴＥＳＴ１端子に接続され、Ｙ端子がＤＣテスト回路２５のＩＯＭＤ端子に接続される。
【００７０】
表１は、ＤＣ測定テスト容易化モード設定一覧表である。表２は、ＤＣ測定テスト容易化回路、各出力信号に関する真理値表である。ＤＣテスト回路２５のＤＣＴＥＳＴ０端子及びＤＣＴＥＳＴ１端子は、ＤＣ測定モード設定用の端子であり、モード設定内容は表１に示した通りである。また、表２に示したように、外部から入力されたＤＣＴＥＳＴ０信号及びＤＣＴＥＳＴ１信号に応じて、各制御信号ＩＳＤ，ＩＯＨ，ＩＯＬ，ＯＭＤ，ＩＭ，ＯＭ，ＩＯＭＤがバウンダリスキャンセルに入力される。
【００７１】
【表１】
0003664967.tif 000002
【００７２】
【表２】
0003664967.tif 000003
【００７３】
各モードについて動作内容を説明する。ここで、バウンダリスキャンセル１９，２１のＩＢ端子にはＧＮＤ（”Ｌ”レベル）が与えられているが、これはＩＣ入力バッファのＤＣ測定を行う際にバウンダリスキャンセル１８，２０のＤＯ端子に”Ｈ”レベル信号が出力され、ＩＣトライステート出力バッファ９がハイインピーダンス状態になり、また、ＩＣ入出力バッファ１０が入力モードになるためである。
【００７４】
ＤＣテスト用信号としてＤＣＴＥＳＴ０端子にＤＣＴＥＳＴ０＝”Ｌ”、ＤＣＴＥＳＴ１端子にＤＣＴＥＳＴ１＝”Ｌ”が入力された場合は以下の通りである。ＤＣＴＥＳＴ０＝”Ｌ”、ＤＣＴＥＳＴ１＝”Ｌ”の場合、ＤＣ測定テスト容易化回路２５からＩＳＤ＝”Ｌ”、ＩＯＨ＝”Ｈ”、ＩＯＬ＝”Ｈ”、ＯＭＤ＝”Ｈ”、ＩＭ＝”Ｈ”、ＯＭ＝”Ｈ”、ＩＯＭＤ＝”Ｌ”が出力される。この時、図１におけるＩＣ出力バッファ用のバウンダリスキャンセル１５〜１７，１９，２１では、図２（Ａ）に示したＲＳ・Ｄフリップフロップ３５がＤフリップフロップと等価回路になり、マルチプレクサ３２のＳ端子にＡＮＤセル３６を介してＭＤ信号が入力され、マルチプレクサ３３のＳ端子にＩＳＤ＝”Ｌ”が入力される。そのため、マルチプレクサ３２から出力された信号がＤＯ端子に出力される。このように、図６に示した従来のバウンダリスキャンセルの構成と等価回路になる。
また、図１に示したＩ／Ｏコントロール信号用セル及びＴＯコントロール信号用セルであるバウンダリスキャンセル１８，２０についても、図２（Ｂ）に示したＲＳ・Ｄフリップフロップ４４がＤフリップフロップと等価回路になり、マルチプレクサ４２のＳ端子にＡＮＤセル４５を介してＭＤ信号が入力される。そのため、図６に示した従来のバウンダリスキャンセルの構成と等価回路になる。よって、ＤＣＴＥＳＴ０＝”Ｌ”、ＤＣＴＥＳＴ１＝”Ｌ”の場合、図１の半導体集積回路１は図５の半導体集積回路７１と等価回路になり、通常使用モード（ＤＣ測定を行わないモード）となる。
次に、ＤＣテスト用信号としてＤＣＴＥＳＴ０端子にＤＣＴＥＳＴ０＝”Ｈ”、ＤＣＴＥＳＴ１端子にＤＣＴＥＳＴ１＝”Ｌ”が入力された場合は以下の通りである。ＤＣＴＥＳＴ０＝”Ｈ”、ＤＣＴＥＳＴ１＝”Ｌ”の場合、ＤＣ測定テスト容易化回路２５からは、ＩＳＤ＝”Ｈ”、ＩＯＨ＝”Ｈ”、ＩＯＬ＝”Ｌ”、ＯＭＤ＝”Ｈ”、ＩＭ＝”Ｌ”、ＯＭ＝”Ｈ”、ＩＯＭＤ＝”Ｌ”が出力される。この時、図１に示したバウンダリスキャンセル１５〜１７、１９，２１においては、ＩＳＤ＝”Ｈ”に設定されることからＩＢの信号がＤＯに出力される。そのため、入力バッファ２〜５、入出力バッファ１０に”Ｌ”を入力し、１ピン毎に入力レベルを”Ｌ”から”Ｈ”または”Ｈ”から”Ｌ”の電圧を印加することで入力反転電位、入力リーク電流など入力バッファに関するＤＣ測定が出力バッファ６〜８を介して容易に行うことができる。
また、Ｉ／Ｏコントロール信号用セルまたはＴＯコントロール信号用セルである図１に示したバウンダリスキャンセル１８，２０については、ＩＭ＝”Ｌ”、ＯＭ＝”Ｈ”、ＩＯＭＤ＝”Ｌ”に設定されることから、図２（Ｂ）に示したマルチプレクサ４２のＤＯ端子に”Ｈ”が出力され、ＩＣトライステート出力バッファ９のＴＯコントロール信号に”Ｈ”が入力されハイインピーダンス状態になる。よって、出力リーク電流測定が容易にできる。この時、ＩＣ入出力バッファ１０のＩ／Ｏコントロール信号に”Ｈ”が入力され、入出力バッファ１０は入力モードになるので、入力レベルを”Ｌ”から”Ｈ”または”Ｈ”から”Ｌ”の電圧を与えることで、入力反転電位、入力リーク電流など入力バッファに関するＤＣ測定を容易に行うことができる。
次に、ＤＣテスト用信号としてＤＣＴＥＳＴ０端子にＤＣＴＥＳＴ０＝”Ｌ”、ＤＣＴＥＳＴ１端子にＤＣＴＥＳＴ１＝”Ｈ”が入力された場合は以下の通りである。ＤＣＴＥＳＴ０＝”Ｌ”、ＤＣＴＥＳＴ１＝”Ｈ”の場合、ＤＣ測定テスト容易化回路２５からＩＳＤ＝”Ｌ”、ＩＯＨ＝”Ｈ”、ＩＯＬ＝”Ｌ”、ＯＭＤ＝”Ｌ”、ＩＭ＝”Ｈ”、ＯＭ＝”Ｌ”、ＩＯＭＤ＝”Ｌ”が出力される。この時、図１に示したバウンダリスキャンセル１５〜１７，１９，２１ではＩＳＤ＝”Ｌ”、ＯＭＤ＝”Ｌ”、ＩＯＨ＝”Ｈ”、ＩＯＬ＝”Ｌ”に設定されることからＤＯに”Ｌ”が出力され、全出力端子に”Ｌ”が出力されるので、ＩＣ出力バッファのＬレベル出力電流の測定が容易にできる。
また、Ｉ／Ｏコントロール信号用セルまたはＴＯコントロール信号用セルである図１に示したバウンダリスキャンセル１８，２０については、ＩＭ＝”Ｈ”、ＯＭ＝”Ｌ”、ＩＯＭＤ＝”Ｌ”に設定されることから、マルチプレクサ４２のＤＯに”Ｌ”が出力され、ＩＣトライステート出力バッファ９のＴＯコントロール信号に”Ｌ”が入力されるので出力モードになる。またこの時、出力用バウンダリスキャンセル１９，２１から”Ｌ”が出力されるので、Ｌレベル出力電流の測定が容易に行うことができる。
ＩＣ入出力バッファ１０は、Ｉ／Ｏコントロール信号に”Ｌ”が入力されるので出力モードになり、この時、出力用バウンダリスキャンセル２１から”Ｌ”が出力されるので、Ｌレベル出力電流の測定が容易に行うことができる。
次に、ＤＣテスト用信号としてＤＣＴＥＳＴ０端子にＤＣＴＥＳＴ０＝”Ｈ”、ＤＣＴＥＳＴ１端子にＤＣＴＥＳＴ１＝”Ｈ”が入力された場合は以下の通りである。ＤＣＴＥＳＴ０＝”Ｈ”、ＤＣＴＥＳＴ１＝”Ｈ”の場合、ＤＣ測定テスト容易化回路２５からＩＳＤ＝”Ｌ”、ＩＯＨ＝”Ｌ”、ＩＯＬ＝”Ｈ”、ＯＭＤ＝”Ｌ”、ＩＭ＝”Ｈ”、ＯＭ＝”Ｌ”、ＩＯＭＤ＝”Ｌ”が出力される。この時、図１に示したバウンダリスキャンセル１５〜１７，１９，２１は、ＩＳＤ＝”Ｌ”、ＯＭＤ＝”Ｌ”、ＩＯＨ＝”Ｌ”、ＩＯＬ＝”Ｈ”に設定されることから、図２（Ａ）に示したマルチプレクサ３３のＤＯ端子に”Ｈ”が出力され、全出力バッファに”Ｈ”が出力される。よって、ＩＣ出力バッファのＨレベル出力電流の測定を容易に行うことができる。
Ｉ／Ｏコントロール信号用セルまたはＴＯコントロール信号セルである図１に示したバウンダリスキャンセル１８，２０は、ＩＭ＝”Ｈ”、ＯＭ＝”Ｌ”、ＩＯＭＤ＝”Ｌ”に設定されることから、図２（Ｂ）に示したマルチプレクサ４２のＤＯ端子に”Ｌ”が出力され、ＩＣトライステート出力バッファ９のＴＯコントロール信号に”Ｌ”が入力される。そのため、出力モードになり、この時、出力用バウンダリスキャンセル１９，２１から”Ｈ”が出力されるので、Ｈレベル出力電流の測定を容易に行うことができる。
ＩＣ入出力バッファ１０については、Ｉ／Ｏコントロール信号に”Ｌ”が入力されるので出力モードになり、この時の出力用バウンダリスキャンセルから”Ｈ”が出力されるので、Ｈレベル出力電流の測定を容易に行うことができる。
以上のように、本発明の半導体集積回路を使用することでＤＣ測定テストが容易になり、ＤＣ測定テスト時間の短縮化が可能になる。ここで、半導体集積回路１のようにＤＣテスト用ピンの追加ができない場合には、下記のように半導体集積回路を構成してもよい。図４は、本発明の実施形態に係る半導体集積回路の別の構成を示した回路図である。なお、図４に示した半導体集積回路６１においては、図１に示した半導体集積回路１と同一の部分には、同一符号を付しており、その詳細説明は省略する。
【００７５】
半導体集積回路６１は、外部にＤＣテスト用ピンに増設できないため、入力用ピンＩＮ１〜ＩＮ４、出力用ピンＯＵＴ１〜ＯＵＴ４、入出力用ピンＩＮ／ＯＵＴ１、テスト用ピンＴＤＩ，ＴＭＳ，ＴＣＫ，ＴＲＳＴ，ＴＤＯを外部に備えている。また、内部には、ＩＣ入力バッファ２〜５、ＩＣ出力バッファ６〜８、ＩＣトライステート出力バッファ９、ＩＣ入出力バッファ１０、第１のバウンダリスキャンセルであるバウンダリスキャンセル１１〜１４，２２、第２のバウンダリスキャンセルであるバウンダリスキャンセル１５〜１７，１９，２１、第３のバウンダリスキャンセルであるバウンダリスキャンセル１８，２０、コアロジック２３及びＴＡＰコントローラ６４を有している。
【００７６】
本実施形態では、ＴＡＰコントローラ６４が、ＤＣ測定テスト容易化回路６５を備えた構成である。したがって、ＴＡＰコントローラ６４は、ＴＭＳ端子、ＴＣＫ端子、ＴＲＳＴ端子、ＴＤＩ端子、ＴＤＯ端子、ＳＤ端子、ＣＣ端子、ＵＣ端子、ＭＤ端子、ＩＳＤ端子、ＩＯＨ端子、ＩＯＬ端子、ＯＭＤ端子、ＯＭ端子、ＩＭ端子及びＩＯＭＤ端子を各１端子備えている。
【００７７】
ＴＡＰコントローラ６４の接続は以下の通りである。ＴＡＰコントローラ６４は、ＳＤ端子、ＣＣ端子、ＵＣ端子及びＭＤ端子が、それぞれバウンダリスキャンセル１１〜２２のＳＤ端子、ＣＣ端子、ＵＣ端子及びＭＤ端子に接続される。また、従来と同様にＴＭＳ端子が外部テスト用ピンＴＭＳに接続され、ＴＣＫ端子が外部テスト用ピンＴＣＫに接続され、ＴＲＳＴ端子が外部テスト用ピンＴＲＳＴに接続される。さらに、ＴＤＩ端子が外部テスト用ピンＴＤＩに接続され、ＴＤＯ端子がテスト用ピンＴＤＯに接続される。加えて、ＩＳＤ端子、ＩＯＨ端子、ＩＯＬ端子及びＯＭＤ端子がバウンダリスキャンセル１５〜１７，１９，２１に接続され、ＯＭ端子、ＩＭ端子及びＩＯＭＤ端子がバウンダリスキャンセル１８，２０に接続される。
【００７８】
半導体集積回路６１は、外部ピンから直接ＤＣテスト回路の設定することはできない。しかし、ＴＡＰコントローラ６４のプライベート命令にＤＣ測定テスト容易化回路６５を制御する命令を追加し、ＴＡＰコントローラ６４内にあるＤＣ測定テスト容易化回路６５のＤＣＴＥＳＴ０、ＤＣＴＥＳＴ１に相当する部分に表１に示したようなモード設定する信号を与える。これにより、ＩＣ入力バッファ、ＩＣ出力バッファ、ＩＣトライステート出力バッファ、ＩＣ入出力バッファそれぞれのＤＣ測定モード設定を直接行うことができるので、ＤＣ測定テストが容易になり、ＤＣ測定テスト時間を短縮することができる。
【００７９】
【発明の効果】
本発明によれば、以下の効果が得られる。
【００８０】
(1) 入力バッファの状態を第２のバウンダリスキャンセルに入力する配線を備えており、モード設定信号発生回路は、状態選択信号を出力することで第２のバウンダリスキャンセルに接続された出力バッファから入力バッファの状態を上記の配線を介して出力させることができることにより、入力反転電位や入力リーク電流など入力バッファに関するＤＣ測定を出力バッファを介して容易に行うことができ、バウンダリスキャンセルに取り込んだデータをシフトさせてＴＤＯ端子から出力させる必要がないので、テストパターン作成が不要であり、入力バッファのテストを短時間で行うことができる。
【００８１】
(2) モード設定信号発生回路は、第２のバウンダリスキャンセルへ状態選択信号を出力し、第２のバウンダリスキャンセルは入力された状態選択信号に応じた信号を出力バッファに対して出力するので、例えば出力バッファに対してＬ信号を出力させた場合には、出力バッファのＬレベル出力電流の測定を行うことができ、出力バッファに対してＨ信号を出力させた場合には、出力バッファのＨレベル出力電流の測定を行うことができ、これらの出力電流の測定を容易に行うことができる。また、バウンダリスキャンセルに取り込んだデータをシフトさせて信号を出力させる必要がないので、テストパターン作成が不要であり、出力バッファのテストを短時間で行うことができる。
【００８２】
(3) モード設定信号発生回路は、トライステート出力バッファの制御端子とコアロジックとの間に設けられた第３のバウンダリスキャンセルへトライステート出力バッファの状態を切り換えさせる入力信号を出力して、トライステート出力バッファの状態を切り換えさせるので、バウンダリスキャンセルに取り込んだデータをシフトさせてＴＤＯ端子から出力させる必要がないので、テストパターン作成が不要であり、トライステート出力バッファのテストを短時間で行うことができる。また、例えばトライステート出力バッファに対してＨ信号を出力してハイインピーダンス状態にした場合には、トライステート出力バッファの出力リーク電流の測定を行うことができ、出力バッファに対してＬ信号を出力させた場合には、出力バッファのＨレベル出力電流またはＬレベル出力電流の測定を行うことができ、これらの出力電流の測定を容易に行うことができる。
【００８３】
(4) モード設定信号発生回路はＴＡＰコントローラが備えているので、半導体集積回路のＩ／Ｏ数の都合で新たに外部端子を設けることができなくても、ＴＡＰコントローラのプライベート命令に本発明の回路を制御する命令を追加することで、入力バッファ、出力バッファ、入出力バッファ、トライステート出力バッファのそれぞれのＤＣ測定を直接行うことができるので、ＤＣ測定が容易になり、ＤＣ測定テスト時間を短縮することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体集積回路の概略の構成回路図である。
【図２】（Ａ）は、本発明のＩＣ出力バッファ用のバウンダリスキャンセルにおける概略の構成を示した回路図である。（Ｂ）は、本発明のＩ／Ｏコントロール信号用及びＴＯコントロール信号用バウンダリスキャンセルの概略の構成を示した回路図である。
【図３】本発明のＤＣ測定テスト容易化回路の概略構成を示した回路図である。
【図４】本発明の実施形態に係る半導体集積回路の別の構成を示した回路図である。
【図５】ＪＴＡＧの規格に準拠した方法を用いた従来の半導体集積回路の概略の構成回路図である。
【図６】従来のバウンダリスキャンセルの概略の構成図である。
【符号の説明】
１，６１，７１−半導体集積回路
２〜５−ＩＣ入力バッファ
６〜８−ＩＣ出力バッファ
９−ＩＣトライステート出力バッファ
１０−ＩＣ入出力バッファ
１１〜２２，７５〜８１−バウンダリスキャンセル
２５，６５−ＤＣ測定テスト容易化回路
【図１】
0003664967.tif 000004
【図２】
0003664967.tif 000005
【図３】
0003664967.tif 000006
【図４】
0003664967.tif 000007
【図５】
0003664967.tif 000008
【図６】
0003664967.tif 000009