(57)【特許請求の範囲】
【請求項１】
半導体基板にシリコン窒化膜と第１のシリコン酸化膜の積層膜からなる第１のハードマスクをパターン形成する工程と、
前記第１のハードマスクを用いて前記半導体基板をエッチングして溝を形成する工程と、
前記第１のハードマスクのうち第１のシリコン酸化膜を除去した後、前記シリコン窒化膜による段差が残る状態で前記溝内に所定材料膜を埋め込む工程と、
前記半導体基板に第２のシリコン酸化膜を表面が平坦になるように形成する工程と、
前記第２のシリコン酸化膜上にフォトレジストを均一厚みをもって塗布しこれを露光してフォトレジストパターンを形成する工程と、
前記フォトレジストパターンを用い、少なくともＣＦ系ガスとＡｒガスを含むエッチングガスを用いた異方性ドライエッチングにより前記第２のシリコン酸化膜及びその下のシリコン窒化膜を連続的にエッチングして第２のハードマスクをパターン形成する工程と、
前記第２のハードマスクを用いて前記半導体基板を加工処理する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板にシリコン窒化膜と第１のシリコン酸化膜の積層膜からなる第１のハードマスクをパターン形成する工程と、
前記第１のハードマスクを用いて前記半導体基板をエッチングしてキャパシタ用溝を形成する工程と、
前記第１のハードマスクのうち第１のシリコン酸化膜を除去した後、前記シリコン窒化膜による段差が残る状態で前記キャパシタ用溝内にキャパシタ絶縁膜を介してキャパシタノードとなる導電材料を埋め込んでＤＲＡＭセルのトレンチキャパシタを形成する工程と、
前記半導体基板に第２のシリコン酸化膜を表面が平坦になるように形成する工程と、
前記第２のシリコン酸化膜上にフォトレジストを均一厚みをもって塗布しこれを露光してフォトレジストパターンを形成する工程と、
前記フォトレジストパターンを用い、少なくともＣＦ系ガスとＡｒガスを含むエッチングガスを用いた異方性ドライエッチングにより前記第２のシリコン酸化膜及びその下のシリコン窒化膜を連続的にエッチングして第２のハードマスクをパターン形成する工程と、
前記第２のハードマスクを用いて前記半導体基板をエッチングして素子分離用溝を形成する工程と、
前記素子分離用溝に素子分離用絶縁膜を埋め込み形成する工程と、
前記第２のハードマスクを除去して露出した前記半導体基板の素子形成領域にＤＲＡＭセルのＭＯＳトランジスタを形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項３】
前記第２のシリコン酸化膜は、有機オキシシランを原料とする減圧ＣＶＤ法によるシリコン酸化膜，減圧ＣＶＤ法によるボロンドープのシリコン酸化膜の少なくとも一方であり、
前記エッチングガスは、ＣＨＦ3、ＣＦ4及びＡｒガスを含む混合ガスである
ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、トレンチキャパシタ構造のＤＲＡＭ等の製造に適用して有用な半導体装置の製造方法に関する。
【０００２】
【従来の技術】
１トランジスタ／１キャパシタのメモリセルを有し、トレンチキャパシタ構造を有するＤＲＡＭの製造工程として、従来次のようなものが知られている。まず、シリコン基板にシリコン窒化膜（ＳｉＮ膜）とシリコン酸化膜（ＳｉＯ2膜）の積層膜によるハードマスクをパターン形成し、このハードマスクを用いて基板をエッチングして、後に形成される島状の素子形成領域の端部に位置するようにキャパシタ用溝を加工する。この溝には、側壁にキャパシタ絶縁膜を形成した後キャパシタノードとなるポリシリコン等を埋め込む。
【０００３】
図１４は、この様にしてシリコン基板１０１にキャパシタ用溝１０３が形成され、この溝１０３にポリシリコン１０４が埋め込まれた状態を示している。溝上部には、分離用のシリコン酸化膜１０５が形成され、このシリコン酸化膜１０５より下部の図では省略されている部分にキャパシタ絶縁膜が形成されている。ハードマスクとして用いられたシリコン窒化膜／シリコン酸化膜の積層膜のうち、シリコン酸化膜は除去されて、シリコン窒化膜１０２のみ残されている。
【０００４】
この後、シリコン窒化膜１０２を残したまま、素子分離工程のために、図１５に示すように、反射防止膜１０６を介してフォトレジスト１０７を塗布する。そしてこのフォトレジスト１０７を露光し、島状の素子形成領域を覆うようにレジストパターンを形成して、図１６に示すように、素子分離領域のシリコン窒化膜１０２及びシリコン基板１０１をエッチングして、素子分離用溝１０８を加工する。
【０００５】
この後、形成された素子分離用溝１０８には素子分離用絶縁膜を埋め込み形成する。このようにして、互いに分離された各素子形成領域に、ＭＯＳトランジスタを形成する。ＭＯＳトランジスタのゲート電極は、複数の素子形成領域にまたがって連続的に配設されて、これがワード線となる。その後、層間絶縁膜を堆積し、コンタクト孔開けを行って、ビット線を配設する。
【０００６】
【発明が解決しようとする課題】
上述した従来のトレンチキャパシタ構造のＤＲＡＭ製造工程において、サブミクロン・ルール或いはサブクォーターミクロン・ルールで微細加工を行う場合には、リソグラフィ技術のマージンを大きいものとするために、０．６μｍ程度の薄膜フォトレジストを用いることが必要になる。一般にＮＡの大きい紫外線露光装置を用いて高解像度を得ようとすると、焦点深度が小さくなるという関係があるため、０．８μｍ以上といった厚いフォトレジストでは微細レジストパターンを十分な解像度でパターニングすることが難しいからである。
【０００７】
しかし、トレンチキャパシタ形成後の基板表面には、図１４に示すようにシリコン窒化膜１０２による段差があるため、この後のレジスト塗布工程で平坦に塗布したフォトレジスト１０７の厚みは、シリコン窒化膜１０２上で０．６μｍとしても、段差部分ではより厚いものとなる。例えば、シリコン窒化膜１０２を０．１５μｍ厚とし、溝１０３に埋め込んだポリシリコン１０４の面位置が基板面から０．０５μｍ低いものとすると、段差部分でフォトレジスト１０７は０．８μｍの厚みとなる。リソグラフィのマージンは、フォトレジストの厚みで律速されるため、薄膜フォトレジストを用いた程にはマージンの拡大がないことになる。
【０００８】
また、フォトレジスト１０７を０．６μｍ程度の薄いものとすると、図１６に示す次の基板エッチング工程にドライエッチングを用いたときに、フォトレジスト１０７とシリコン基板１０１或いはシリコン窒化膜１０２との間で大きな選択比をとることができないから、所望の素子分離加工ができない、といった事態が生じる。
【０００９】
この発明は、上記事情を考慮してなされたもので、段差がある基板上でのリソグラフィを平坦面で行うようにしてマージン拡大を図るとともに、薄膜フォトレジストを用いたシリコン酸化膜／シリコン窒化膜の積層膜エッチングを所定のガス条件のドライエッチングで行うことにより、微細加工を可能とした半導体装置の製造方法を提供することを目的としている。
【００１０】
【課題を解決するための手段】
この発明に係る半導体装置の製造方法は、半導体基板にシリコン窒化膜と第１のシリコン酸化膜の積層膜からなる第１のハードマスクをパターン形成する工程と、前記第１のハードマスクを用いて前記半導体基板をエッチングして溝を形成する工程と、前記第１のハードマスクのうち第１のシリコン酸化膜を除去した後、前記シリコン窒化膜による段差が残る状態で前記溝内に所定材料膜を埋め込む工程と、前記半導体基板に第２のシリコン酸化膜を表面が平坦になるように形成する工程と、前記第２のシリコン酸化膜上にフォトレジストを均一厚みをもって塗布しこれを露光してフォトレジストパターンを形成する工程と、前記フォトレジストパターンを用い、少なくともＣＦ系ガスとＡｒガスを含むエッチングガスを用いた異方性ドライエッチングにより前記第２のシリコン酸化膜及びその下のシリコン窒化膜を連続的にエッチングして第２のハードマスクをパターン形成する工程と、前記第２のハードマスクを用いて前記半導体基板を加工処理する工程と、
を有することを特徴とする。
【００１１】
この発明に係る半導体装置の製造方法はまた、半導体基板にシリコン窒化膜と第１のシリコン酸化膜の積層膜からなる第１のハードマスクをパターン形成する工程と、前記第１のハードマスクを用いて前記半導体基板をエッチングしてキャパシタ用溝を形成する工程と、前記第１のハードマスクのうち第１のシリコン酸化膜を除去した後、前記シリコン窒化膜による段差が残る状態で前記キャパシタ用溝内にキャパシタ絶縁膜を介してキャパシタノードとなる導電材料を埋め込んでＤＲＡＭセルのトレンチキャパシタを形成する工程と、前記半導体基板に第２のシリコン酸化膜を表面が平坦になるように形成する工程と、前記第２のシリコン酸化膜上にフォトレジストを均一厚みをもって塗布しこれを露光してフォトレジストパターンを形成する工程と、前記フォトレジストパターンを用い、少なくともＣＦ系ガスとＡｒガスを含むエッチングガスを用いた異方性ドライエッチングにより前記第２のシリコン酸化膜及びその下のシリコン窒化膜を連続的にエッチングして第２のハードマスクをパターン形成する工程と、前記第２のハードマスクを用いて前記半導体基板をエッチングして素子分離用溝を形成する工程と、前記素子分離用溝に素子分離用絶縁膜を埋め込み形成する工程と、前記第２のハードマスクを除去して露出した前記半導体基板の素子形成領域にＤＲＡＭセルのＭＯＳトランジスタを形成する工程とを有することを特徴とする。
【００１２】
この発明において好ましくは、前記第２のシリコン酸化膜として、有機オキシシランを原料とする減圧ＣＶＤ法によるシリコン酸化膜，減圧ＣＶＤ法によるボロンドープのシリコン酸化膜の少なくとも一方が用いられ、その場合に前記エッチングガスは、ＣＨＦ3、ＣＦ4及びＡｒガスを含む混合ガスが用いられる。
【００１３】
この発明によると、シリコン窒化膜による段差がある状態でシリコン窒化膜の開口部にトレンチキャパシタ等が形成され、その後更に基板加工処理を行う場合のリソグラフィ工程は、段差のある基板表面をシリコン酸化膜により平坦化してフォトレジストを均一厚みをもって塗布して行われる。従って薄膜フォトレジストによるリソグラフィのマージン拡大が可能である。また得られたフォトレジストパターンを用いて平坦化に用いたシリコン酸化膜と下地のシリコン窒化膜の積層膜を、ＣＦ系ガスとＡｒガスを含むエッチングガスを用いた異方性ドライエッチングによりエッチングし、これにより形成されたハードマスクを用いて素子分離溝形成等の次の基板加工処理を行う。これにより、微細寸法の素子形成領域を持つＤＲＡＭ等の製造が可能になる。
【００１４】
【発明の実施の形態】
以下、図面を参照して、この発明を深いトレンチを用いたトレンチキャパシタ構造のＤＲＡＭに適用した実施例を説明する。
図１は、キャパシタ用溝の形成工程の断面図である。シリコン基板１０はこの例ではｐ型層１１、ｎ−型層１２及びｐ型層１３からなる。このシリコン基板１０に、６ｎｍ程度の熱酸化膜２１を形成し、この上に減圧ＣＶＤ法又はスパッタ法により０．２２μｍ程度のシリコン窒化膜２２、更にＣＶＤ法により０．７μｍ程度のシリコン酸化膜２３を順次積層形成する。この積層膜上にフォトレジスト（図示せず）を塗布してリソグラフィ工程を行う。形成されたレジストパターンを用いてシリコン酸化膜２３、シリコン窒化膜２２及び熱酸化膜２１を順次エッチング除去する。これにより、シリコン窒化膜２２とシリコン酸化膜２３の積層膜による第１のハードマスクが得られる。このハードマスクのパターニング後、フォトレジストは除去し、得られたハードマスクを用いて、ＲＩＥ法によりシリコン基板１０をエッチングして、図示のようなキャパシタ用溝３１を加工する。溝３１は例えば、７μｍ程度の深いものとする。
【００１５】
次に、図２に示すように、まず砒素ドープポリシリコンをＣＶＤとドライエッチングにより溝３１に所定深さに埋め込み、これを固相拡散源として用いて、溝３１に沿ってプレート電極となるｎ型層３３を形成する。一旦砒素ドープポリシリコンを除去して、溝３１の側壁にキャパシタ絶縁膜３２を形成する。キャパシタ絶縁膜３２は例えば、減圧ＣＶＤ法によるシリコン窒化膜とその表面に形成した酸化膜とからなるシリコン窒化酸化膜（ＮＯ膜）である。そして再度砒素ドープポリシリコンを減圧ＣＶＤとドライエッチングにより溝３１に所定深さに埋め込んで、その上部のキャパシタ絶縁膜を除去し、そのあとにカラーとなるシリコン酸化膜３５を、ＣＶＤとドライエッチングにより形成する。更に砒素ドープポリシリコンをＣＶＤとドライエッチングにより溝３１に基板表面から約０．１２μｍの深さに埋め込み、その上に露出しているシリコン酸化膜３５をＨＦ系のウェットエッチングにより約０．１８μｍの深さまで除去する。このシリコン酸化膜３５が除去された部分には、将来溝３１内のポリシリコン３４からの固相拡散により、ＭＯＳトランジスタの拡散層とキャパシタを接続するための埋め込みストラップが形成される部分となるので、その深さの制御は重要である。そしてこの後、溝３１内には、高抵抗ポリシリコンを、ＣＶＤとドライエッチングにより基板表面から０．４μｍの深さに埋め込む。これは、後述するように素子分離絶縁膜を埋め込んでその上に通過ワード線を配設したときに、通過ワード線とキャパシタノードの短絡を確実に防止するためである。
【００１６】
この様にして、図２に示すように、キャパシタノード３４が埋め込み形成され、トレンチキャパシタ２０が得られる。以上のトレンチキャパシタ２０の形成工程の間、シリコン窒化膜２２はキャパシタ領域外の基板面を覆い、ポリシリコンその他の溝３１への複数回の埋め込み工程でのエッチングストッパとしての働きをする。以上のトレンチキャパシタ２０の形成後、図２に示すようにシリコン窒化膜２２を残した状態で、次の素子分離用溝を加工するためのリソグラフィ工程に入る。
【００１７】
なお、図２の段階で基板平面図は、図１１のようになっている。破線で囲まれた領域が素子形成領域３０（活性領域）として使用されるが、この段階では未だ素子分離されていない。斜線を施して示したシリン窒化膜２２の素子形成領域３０の端部に位置する開口部にトレンチキャパシタ２０が形成されている。図２は、図１１のＡ−Ａ′位置の断面を示している。
【００１８】
前述のように、トレンチキャパシタ２０が形成された部分には、ほぼシリコン窒化膜２２の膜厚で決まる０．２μｍ程度の段差があるから、リソグラフィ工程に入る前に、図３に示すように、シリコン酸化膜２４を堆積して表面を平坦化する。シリコン酸化膜２４は例えば、有機オキシシランを原料とする減圧ＣＶＤ法によるシリコン酸化膜（以下、ＴＥＯＳ膜という）又は、減圧ＣＶＤ法によるボロンドープのシリコン酸化膜（以下、ＢＳＧ膜という）であり、膜厚は約０．３μｍとする。
【００１９】
こうして平坦化された基板上に、図３に示すように、有機絶縁膜からなる反射防止膜２５を形成し、その上にフォトレジスト２６を０．６μｍ塗布する。そしてこのフォトレジスト２６を露光現像して、図４に示すように素子形成領域を覆うレジストパターンを形成する。薄膜フォトレジスト２６は基板上で均一厚みを有するから、このリソグラフィは高解像度で行われる。図１２は、この段階での平面図を示しており、図４は図１２のＡ−Ａ′位置の断面に対応する。
【００２０】
そして、パターン形成されたフォトレジスト２６をマスクとして、少なくともＣＦ系ガスとＡｒガスを含む混合ガスを用いた異方性ドライエッチングてあるＲＩＥ法により、図５に示すように、素子分離領域の反射防止膜２５、シリコン酸化膜２４及びシリコン窒化膜２２を順次エッチング除去する。具体的に、シリコン酸化膜２４がＴＥＯＳ膜の場合は、ＣＨＦ3／ＣＦ4／Ａｒ／Ｏ2混合ガスをエッチングガスとして用い、シリコン酸化膜２４がＢＳＧ膜の場合は、ＣＨＦ3／ＣＦ4／Ａｒ混合ガスをエッチングガスとして用いる。
【００２１】
好ましいエッチングガスの条件は、シリコン酸化膜２４がＴＥＯＳ膜の場合は、ＣＨＦ3／ＣＦ4／Ａｒ／Ｏ2＝５６／１４／７０／５［ＳＣＣＭ］であり、シリコン酸化膜２４がＢＳＧ膜の場合は、ＣＨＦ3／ＣＦ4／Ａｒ＝５６／１４／７０［ＳＣＣＭ］である。この条件を用いることにより、フォトレジスト２６が０．６μｍという薄膜であっても、シリコン窒化膜２２とシリコン酸化膜２４の積層膜を同時にエッチングすることができる。
【００２２】
上述のエッチングガスを用いたシリコン酸化膜２４及びシリコン窒化膜２２のエッチング工程では、エッチングの進行と同時に、Ｓｉ−Ｃ結合を含むある種のポリマーが生成されてフォトレジスト２６の表面や側面、更にエッチングされたシリコン酸化膜２４やシリコン窒化膜２２の側面に堆積するという反応が生じ、これがフォトレジスト２６自身のエッチングの進行を抑える働きをしている。このことが、薄膜フォトレジストでの厚いシリコン酸化膜２４とシリコン窒化膜２２の積層膜のエッチングを可能としている。特に、フォトレジスト２６やエッチングされたシリコン酸化膜２４の側面に付着するポリマーは、横方向エッチングによる側面の後退を抑えることになり、これにより、高精度のパターン転写が可能となっている。
【００２３】
以上のエッチング工程で残ったフォトレジスト２６はその後剥離する。
続いて、パターニングされたシリコン酸化膜２４とシリコン窒化膜２２からなる第２のハードマスクを用いて、ＮＦ3／Ａｒ混合ガスをエッチングガスとして用いたＲＩＥ法によりシリコン基板１０をエッチングし、図６に示すように約０．３５μｍの深さの素子分離用溝２７を形成する。なおこの実施例では、シリコン基板エッチング前にフォトレジスト２６を剥離したが、これを剥離することなく基板エッチングを行ってもよい。この基板エッチング工程でシリコン窒化膜２２上に残るシリコン酸化膜２４は、０．２μｍ程度である。この残されたシリコン酸化膜２４は、ＨＦ系のウェットエッチングにより除去する。
【００２４】
このＨＦ系のウェットエッチング工程では、紙面に垂直な方向の側面に露出するシリコン窒化膜２２の下地の熱酸化膜２１の横方向エッチングが生じ、この横方向エッチングが大きいと、後に形成される素子の特性劣化の原因となる。この対策のためには、シリコン酸化膜２４としてＢＳＧ膜を用いることが好ましい。ＢＳＧ膜は、熱酸化膜に対してウェットエッチングの選択比が大きく、横方向エッチングを抑えることができるからである。
【００２５】
そして、シリコン基板表面に熱酸化膜を形成した後、減圧ＣＶＤ法によりシリコン酸化膜を堆積し、シリコン窒化膜２２をエッチングストッパとしてＣＭＰ処理を行って平坦化して、図７に示すように、シリコン窒化膜２２とほぼ同じ面位置になるように素子分離絶縁膜であるＳＴＩ（Shllow Trench Isolation ）膜２８を埋め込み形成する。この状態で、イオン注入により各素子領域のウェル形成を行う（図示しない）。
【００２６】
この後、シリコン窒化膜２２をリン酸によりエッチング除去して素子形成領域の基板面を露出させ、ＭＯＳトランジスタ形成工程に入る。なお図７の状態からシリコン窒化膜２２をエッチング除去すると、素子分離領域のＳＴＩ膜２８が凸状になるが、この凸を小さくするために、予めＳＴＩ膜２８の表面をリセスしておくことが好ましい。図８以降の図面は、ここまでの図面に比べて縮小して示している。まず図８に示すように、ゲート酸化膜４１を形成した後、ポリシリコン膜４２ａ及びＷＳｉ膜４２ｂの積層膜によるゲート電極４２をシリコン窒化膜４３をマスクとしてパターン形成し、シリコン窒化膜による側壁絶縁膜４４を形成した後、イオン注入によりソース，ドレインのｎ＋型拡散層４６，４７を形成する。一方の拡散層４７は、キャパシタノード３４からの横方向拡散により形成される拡散層４８を介して、キャパシタノード３４に接続される。
【００２７】
なおゲート電極４２は、複数の素子領域にまたがって紙面に垂直方向に連続的に配設されてワード線となる。その平面図を図１３に示す。図８は、図１３のＡ−Ａ′位置の断面に対応する。
【００２８】
その後、図９に示すように、層間絶縁膜５１を形成し、これにビット線コンタクト孔を加工し、このコンタクト孔にポリシリコン５２を表面が平坦になるように埋め込んだ後、Ｗ膜によるビット線５３を形成する。
【００２９】
その後更に、図１０に示すように、層間絶縁膜５４を堆積し、この上にワード線を裏打ちする第１層Ａｌ配線５５を形成し、更に層間絶縁膜５６を堆積して第２層Ａｌ配線５７を形成し、最後にパシベーション膜５８を形成して、ＤＲＡＭが完成する。
【００３０】
以上のようにこの実施例では、トレンチキャパシタ形成後のシリコン窒化膜２２による段差がある状態で、次の素子分離溝加工のための薄膜フォトレジストによるリソグラフィを行うために、図３で説明したようにシリコン酸化膜２４により基板を平坦化している。これにより、薄膜フォトレジスト２６を基板面上で均一厚みとすることができ、高解像度のリソグラフィが可能となる。またパターニングれたフォトレジスト２６を用いたシリコン酸化膜２４とシリコン窒化膜２２のエッチング工程には、ＣＨＦ3／ＣＦ4／Ａｒを含むエッチングガスを用いたＲＩＥを用いており、このエッチングガス条件を最適設定することにより、フォトレジスト２６が０．６μｍという薄いものであっても、素子分離溝加工のためのシリコン酸化膜／シリコン窒化膜の積層膜によるハードマスクを高精度にパターン加工することができる。そして、このハードマスクを用いて素子分離用の基板エッングを行うことにより、基板エッチングの選択比を十分大きくとることができ、高精度の基板加工ができる。
【００３１】
以上により、サブミクロン或いはサブクォーターミクロンのデザインルールでトレンチキャパシタ構造のＤＲＡＭを高精度に作ることが可能になる。
この発明は、ＤＲＡＭの製造に限られるものではなく、類似の基板加工工程を必要とする他の半導体装置の製造に同様に適用することが可能である。
【００３２】
【発明の効果】
以上述べたようにこの発明によれば、リソグラフィ工程をシリコン酸化膜で平坦化した基板面で行うようにすると共に、フォトレジストパターンによるシリコン酸化膜／シリコン窒化膜の積層膜エッチングを所定のガス条件の異方性ドライエッチングで行ってその後の基板加工処理のハードマスクを形成することにより、その後の基板加工処理を高精度に行うことが可能になる。特にこの発明をトレンチキャパシタ構造のＤＲＡＭの製造に適用すれば、微細なデザインルールでのＤＲＡＭ製造が可能になる。
【図面の簡単な説明】
【図１】この発明の一実施例によるＤＲＡＭのキャパシタ用溝形成工程の断面図である。
【図２】同実施例のキャパシタノード埋め込み工程の断面図である。
【図３】同実施例において基板を平坦化してフォトレジストを塗布した状態の断面図である。
【図４】同実施例においてフォトレジストをパターン形成した状態の断面図である。
【図５】同実施例においてレジストパターンを用いてシリコン酸化膜／シリコン窒化膜をエッチングした状態の断面図である。
【図６】同実施例において、シリコン酸化膜／シリコン窒化膜のハードマスクを用いて素子分離用溝を形成した状態の断面図である。
【図７】同実施例において、素子分離絶縁膜を埋め込んだ状態の断面図である。
【図８】同実施例において、ＭＯＳトランジスタを形成した状態の断面図である。
【図９】同実施例において、ビット線を形成した状態の断面図である。
【図１０】同実施例におけるＤＲＡＭ完成後の断面図である。
【図１１】図２の工程に対応する基板平面図である。
【図１２】図４の工程に対応する基板平面図である。
【図１３】図８の工程に対応する基板平面図である。
【図１４】従来のＤＲＡＭ製造工程におけるキャパシタノード埋め込み工程の断面図である。
【図１５】従来のＤＲＡＭ製造工程における素子分離溝加工のためのリソグラフィ工程を示す断面図である。
【図１６】従来のＤＲＡＭ製造工程における素子分離溝加工のためのリソグラフィ工程を示す断面図である。
【符号の説明】
１０…シリコン基板、２２…シリコン窒化膜、２３…シリコン酸化膜、３１…キャパシタ用溝、３２…キャパシタ絶縁膜、３３…ｎ型層、３４…キャパシタノード、２０…トレンチキャパシタ、２６…フォトレジスト、２７…素子分離用溝、２８…ＳＴＩ膜、４０…ＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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