(57)【特許請求の範囲】
【請求項１】
基板結晶上に、半導体からなるバッファ層を介して、上記基板結晶とは上記基板結晶面と平行方向の格子定数が異なる半導体薄膜結晶が積層されている格子不整合系積層結晶構造を有する半導体装置の製造方法において、分子線エピタキシー法により、上記半導体からなるバッファ層及び半導体薄膜結晶を積層し、該バッファ層を積層方向で複数の第１の領域と複数の第２の領域を交互に積層させた構成とし、第１の領域の格子定数を積層方向で半導体薄膜結晶に向かって増加させ、第１の領域の厚さを基板結晶との格子不整合に起因する格子歪が緩和する厚さとし、第２の領域を第１の領域の半導体薄膜結晶側の面上にこれに接して形成し、第２の領域の格子定数を積層方向で一定とし、かつバッファ層の格子定数を積層方向で連続させたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、格子不整合系積層結晶構造およびそれを用いた電子素子や光素子等の半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来から、格子不整合系積層結晶構造を半導体装置に用いるときの問題、すなわち基板結晶上にこれと格子定数の異なる（厳密には、基板面と平行方向の格子定数の異なる）半導体の薄膜結晶を成長する際の成長薄膜結晶の電気的特性の問題は種々論じられている。
【０００３】
例えば、ジャーナルオブアプライドフィジックス６７巻第７号（１９９０年）３３２３頁から３３２７頁（Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ，  Ｖｏｌ．６７，  Ｎｏ．７，  ｐｐ３３２３−３３２７）において、ＩｎＡｌＡｓキャリア供給層／ＩｎＧａＡｓチャネル形成層構造のＨＥＭＴ素子のチャネル中の電子移動度の改善が論じられている。この論文では、ＧａＡｓ基板結晶とＨＥＭＴ素子の能動層を構成する薄膜結晶の間に、階段状に格子定数の異なるＩｎＧａＡｓ結晶層を積層した構造のバッファ層を介在させて、格子不整合による転位欠陥を減少させ、チャネル中の電子移動度の改善を図っている。この方法では、バッファ層全体の厚さが２．５μｍの場合、能動層の転位欠陥密度は１０６ｃｍ−２程度であり、室温における電子移動度は８１５０ｃｍ２／Ｖｓである。
【０００４】
また、アプライドフィジックスレターズ６１巻第８号（１９９２年）９２２頁（Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ，  Ｖｏｌ．６１，  Ｎｏ．８，  ｐ．９２２）において、ＧａＡｓ基板結晶とＨＥＭＴ素子の能動層を構成するＩｎＡｌＡｓ薄膜結晶の間に、連続的に格子定数が変化するＩｎＧａＡｓグレーデッドバッファ層を１層のみ、或いはＩｎＧａＡｓグレーデッド層を格子定数が一定の層で挾んだ構造のバッファ層を介在させて、格子不整合による転位欠陥を減少させ、ＨＥＭＴ素子の電子移動度の改善する方法が論じられている。この方法では、Ｉｎ組成比が０．３と格子不整合度が小さく、バッファ層の厚さが１μｍの場合、室温における電子移動度は８５００ｃｍ２／Ｖｓである。
【０００５】
【発明が解決しようとする課題】
上記従来技術の室温における電子移動度は、バッファ層の厚さを１μｍにした場合の８５００ｃｍ２／Ｖｓに留まっていた。すなわち、ＧａＡｓ基板上に格子整合したＨＥＭＴ結晶程度のものしか得られず、電子移動度の改善効果が不十分であった。
【０００６】
本発明の目的は、基板結晶上に、厚さ１μｍ以下の半導体からなるバッファ層を介して、基板結晶とは基板結晶面と平行方向の格子定数（以下、単に格子定数という）が異なる半導体薄膜結晶が積層されており、かつ室温における電子移動度が８５００ｃｍ２／Ｖｓより大きい格子不整合系積層結晶構造およびそれを用いた半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的は、バッファ層を積層方向で複数の第１の領域と複数の第２の領域を積層させた構成とし、第１の領域の格子定数を積層方向で半導体薄膜結晶に向かって増加させ、第１の領域の厚さを基板結晶との格子不整合に起因する格子歪が緩和する厚さとし、第２の領域を第１の領域の半導体薄膜結晶側の面上にこれに接して形成し、第２の領域の格子定数を積層方向で一定とし、かつバッファ層の格子定数を積層方向で連続させることにより達成できる。
【０００８】
ここで、第１の領域および第２の領域の格子定数は、第１の領域および第２の領域に共通の構成元素の組成比により制御されるが、この共通の構成元素の組成比を、少なくとも１つの第１の領域の第２の領域との界面近傍で、この第１の領域に接した第２の領域中より大きくすることができる。
【０００９】
本発明は、図４、図５に示すように、バッファ層の厚さが１μｍ以下であっても、２段階以上連続のバッファ層構造としたとき（ここで、１段階は、１つの第１の領域とこれに接した１つの第２の領域の組で定義される。）、室温における電子移動度が８５００ｃｍ２／Ｖｓより大きい格子不整合系積層結晶構造が得られることを見い出すことにより成された。
【００１０】
本発明により室温における電子移動度が増加する理由として次のことが推察される。まず、第１の段階において、第１の領域はその中に蓄積される格子歪が緩和する厚さまで成長させるので、第１の領域形成中にそれ自身に転位欠陥が発生する。次に、第１の領域で発生した転位欠陥は、第２の領域形成中に第２の領域中に延びていくが、転位欠陥同士が出会った地点で所謂転位結合により消滅する。すなわち、第１の領域で発生した転位欠陥は第２の領域に吸収される。また、第２の領域は第１の領域と格子整合しているので、第２の領域中での新たな転位欠陥の発生はない。その結果、第２の領域は、第２の段階の第１の領域に対しほぼ無欠陥の基板結晶として働く。これは、第２の領域が第１の段階における基板結晶と同じ状態にあることを示している。したがって、第２の段階以降は同じ作用を繰り返す。
【００１１】
以上要するに、本発明の特徴は、転位欠陥の少ないうちにこれを吸収してしまうので、転位欠陥の吸収効率が良く、電子移動度を増加させることができる。
【００１２】
これに対して、例えば、１段階の場合は、１つの第１の領域の中で一度に格子定数を変えるために格子定数の変化量が大きく、多量の転位欠陥が発生する。したがって、第２の領域によって充分に転位欠陥を吸収しきれない。
【００１３】
また、第１の領域および第２の領域の格子定数を制御する、第１の領域および第２の領域に共通の構成元素の組成比を、少なくとも１つの第１の領域の第２の領域との界面近傍で、この第１の領域に接した第２の領域中より大きくしたバッファ層は、特に、半導体レーザやバイポーラトランジスタ等の半導体薄膜結晶が厚く（約２００ｎｍ以上）、動作の中心となるキャリアが少数キャリアである素子に有効である。
【００１４】
本方法の作用として次のことが推察される。第１の領域における格子定数の増大に伴う格子歪の緩和は、一度起こった後は新たな転位欠陥の発生にともなって少しずつ生じるが、格子歪は完全には緩和されずに残る。その為、格子定数を制御する元素の第１の領域中の組成比が、第２の領域中の組成比に単調に増加して近づく場合には（図２参照）、第１の領域の第２の領域との界面における格子定数はそれが本来持つべき格子定数より小さくなり、第２の領域の格子定数と一致しない。その結果、第２の領域中での転位の発生の可能性が残る。これに対して本方法では、上記の本来持つべき格子定数より小さくなることを見込んで、格子定数を制御する元素の組成比を、第１の領域の第２の領域との界面近傍で大きくしているので（図８参照）、第１の領域と第２の領域の界面での格子定数の一致が可能である。その結果、第２の領域中での転位の発生の可能性を小さくできる。なお、第１の領域の組成比は、第２の領域のそれより大きくなった後、第２の領域のそれと合わせるために連続的に減少させる。以上より、転位欠陥の吸収効率をより良くすることができ、電子移動度をより大きくすることができるので、少数キャリア素子において有効となる。
【００１５】
本発明において、バッファ層を構成する各領域間の格子定数の連続性は０．５％以内のずれを含んでいることは云うまでもない。また、キャリアが電子の場合について説明したが、キャリアは電子に限らず正孔でも良いことは云うまでもない。また、このような格子不整合系積層結晶構造を用い、半導体薄膜結晶に半導体装置の能動領域を形成することにより特性の良好な半導体装置の実現が期待できる。
【００１６】
【発明の実施の形態】
実施例１
以下、本発明の実施例１のＨＥＭＴ結晶およびＨＥＭＴ素子を図１乃至図６により説明する。
【００１７】
図１に示すように、半絶縁性ＧａＡｓ基板１の上に順に、分子線エピタキシー法により、アンドープＩｎＡｌＡｓバッファ層２を５００ｎｍ、アンドープＩｎＧａＡｓチャネル形成層３を４０ｎｍ、アンドープＩｎＡｌＡｓスペーサ層５を２ｎｍ、ｎ型ＩｎＡｌＡｓキャリア供給層（Ｓｉドープ量：３×１０１８ｃｍ−３）５を１５ｎｍ、アンドープＩｎＡｌＡｓ層６を１０ｎｍ、ｎ型ＩｎＧａＡｓキャップ層（Ｓｉドープ量：３×１０１９ｃｍ−３）７を３０ｎｍの厚さ形成しＨＥＭＴ結晶と成す。
【００１８】
ここで、ＩｎＡｌＡｓキャリア供給層およびＩｎＧａＡｓチャネル形成層のＩｎ組成比は０．５とする。また、ＩｎＡｌＡｓバッファ層２のＩｎ組成比を、図２に示すように、５段階に分けて変化させた。また、結晶成長には一切の中断時間を設けることなくＩｎ分子線源の温度変化によりＩｎの組成比変化を行っている。
【００１９】
また、本発明の要点であるＩｎＡｌＡｓバッファ層２については、Ｉｎ組成比が連続的に増加する領域（第１の領域）のＩｎ組成比の各段階における厚さの割合、バッファ層の厚さおよびバッファ層のＩｎ組成比の段階の数を種々設定し種々形成した。まず、第１の領域の厚さの割合に対する２次元電子ガスの室温における電子移動度の関係を図３に示す。連続的領域の割合がほぼ０．１〜０．４５の範囲において電子移動度が従来技術の８５００ｃｍ２／Ｖｓを超えている。次に、第１の領域の厚さの割合が０．２の場合における、バッファ層の厚さに対する２次元電子ガスの室温における電子移動度の関係を図４に示す。従来技術では電子移動度の低下が著しかった１０００ｎｍ以下の厚さにおいても高い電子移動度を維持している。特に、５００〜１０００ｎｍのバッファ層の厚さで、約１００００ｃｍ２／Ｖｓの電子移動度という数値は、ＩｎＰ基板の格子整合系のＨＥＭＴ結晶と同等である。バッファ層を薄くすることが可能なので、従来技術に比べて結晶成長時間を半分以下に短縮できるという効果もある。次に、バッファ層厚さを６００ｎｍと一定にして、バッファ層のＩｎ組成比の段階数に対する２次元電子ガスの室温における電子移動度の関係を図５に示す。２段階以上で電子移動度が従来技術の８５００ｃｍ２／Ｖｓを超えている。１０段階で電子移動度の値が減少し始め、段階数は多いほど良いわけではないことを示している。この電子移動度の減少は、転位欠陥を吸収する組成比が一定の領域（第２の領域）の厚さが薄くなるなるためと思われる。なお、第１の領域、第２の領域の厚さは全段階で同一にしなくても良い。Ｉｎ組成の上昇開始点は、図２においては０に設定されているが、０に設定することが作業上難しい場合には０．１５以下であれば差し支えない。また、バッファ層の材料としては、上記のＩｎ組成を用いればＩｎＡｌＧａＡｓの４元系材料を用いることが出来る。
【００２０】
次に、図１のＨＥＭＴ結晶を用い図６に示すようなゲート長１５００ｎｍのＨＥＭＴ素子を作製した。ＨＥＭＴ結晶として、第１の領域の厚さの割合は０．２、バッファ層厚さは５００ｎｍのものを用いた。通常のフォトリソグラフィ及び電子ビーム露光法により、図１のＨＥＭＴ結晶からｎ形ＩｎＧａＡｓキャップ層７を加工し、ソース，ドレイン電極８，９、ショットキーゲート電極１０を形成してＨＥＭＴ素子を完成させる。
【００２１】
この素子の外部相互コンダクタンスは１．３Ｓ／ｍｍ、遮断周波数は２５０ＧＨｚであった。これらの値は、従来技術に比べ共に約２倍の値であり、ＩｎＰ基板上に格子整合して形成したＨＥＭＴ素子と遜色ない値である。
【００２２】
実施例２
以下、本発明の実施例２の半導体レーザを図７および図８により説明する。図７に示すように、ｎ型ＧａＡｓ基板１１の上に順次、ｎ型ＩｎＧａＡｓバッファ層１２（厚さ５００ｎｍ）、Ｉｎ組成比が０．５でＡｌの組成比が０から０．５に変化し同時にＧａの組成比が０．５から０に変化するｎ型ＩｎＡｌＧａＡｓグレーデッド層１３（厚さ２００ｎｍ）、Ｉｎ組成比が０．５のｎ型ＩｎＡｌＡｓクラッド層１４（厚さ１５００ｎｍ）、Ｉｎ組成比が０．５でＧａの組成比が０から０．５に変化し同時にＡｌの組成比が０．５から０に変化するアンドープＩｎＡｌＧａＡｓＧＲＩＮ層１５（厚さ１２０ｎｍ）、Ｉｎ組成比が０．５のアンドープＩｎＧａＡｓ活性層１６（厚さ１５ｎｍ）、Ｉｎ組成比が０．５でＡｌの組成比が０から０．５に変化し同時にＧａの組成比が０．５から０に変化するアンドープＩｎＡｌＧａＡｓＧＲＩＮ層１７（厚さ１２０ｎｍ）、Ｉｎ組成比が０．５のｐ型ＩｎＡｌＡｓクラッド層１８（厚さ１５００ｎｍ）、Ｉｎ組成比が０．５でＧａの組成比が０から０．５に変化し同時にＡｌの組成比が０．５から０に変化するｐ型ＩｎＡｌＧａＡｓグレーデッド層１９（厚さ２００ｎｍ）、更に、Ｉｎ組成比が０．５のｐ型ＩｎＧａＡｓコンタクト層２０（厚さ１００ｎｍ）を分子線エピタキシー法で形成した。ｎ型層の導電型決定不純物としてはＳｉを用い、２×１０１８ｃｍ−３ドープし、ｐ型層の導電型決定不純物としてＢｅを用い、１×１０１８ｃｍ−３ドープした。ｎ型ＩｎＡｌＧａＡｓグ比レーデッド層１３からｐ型ＩｎＧａＡｓコンタクト層２０までの厚さは３７５５ｎｍである。
【００２３】
次に、結晶表面及び基板裏面にオーミック電極２１を形成した後、共振器長３００μｍ、幅２００μｍに切り出してブロードエリアコンタクト構造の半導体レーザを完成させた。
【００２４】
ここで、本発明の要点であるｎ型ＩｎＧａＡｓバッファ層１２については、図８に示すように、バッファ層のＩｎ組成比の段階の数を５とし、さらに各段階におけるＩｎ組成比が連続的に変化する領域（第１の領域）にその上にくる層（第２の領域）よりもＩｎ組成比が５％大きい領域を設けた構造とした。また、第１の領域の厚さの割合を０．１とした（第１の領域の厚さ１０ｎｍ、第２の領域の厚さ９０ｎｍ）。なお、Ｉｎ組成比が５％大きい領域を一部の段階に設けた場合にはそれなりの効果が得られる。第１の領域、第２の領域の厚さは全段階で同一にしなくても良い。Ｉｎ組成の上昇開始点は、図８においては０に設定されているが、０に設定することが作業上難しい場合には０．１５以下であれば差し支えない。また、バッファ層の材料としては、上記のＩｎ組成を用いればＩｎＡｌＧａＡｓの４元系材料を用いることが出来る。
【００２５】
この素子の閾値電流密度は５００Ａ／ｃｍ２と、ＩｎＰ基板を用いた格子整合系の半導体レーザと同等の結果が得られた。このように、本実施例によれば、ＩｎＰ基板に比べて安価なＧａＡｓ基板を用いて、ＩｎＰ基板を用いた格子整合系半導体レーザと同等の特性をもつ半導体レーザが得られる。また、本実施例のＧａＡｓ基板に更に電子素子を形成して、光素子と電子素子を集積化（ＯＥＩＣ化）すれば、本実施例の長所をより活かすことができる。
【００２６】
【発明の効果】
本発明によれば、バッファ層の厚さが１μｍ以下と薄くても、室温における電子移動度が８５００ｃｍ２／Ｖｓより大きい格子不整合系積層結晶構造およびそれを用いた半導体装置を実現できる。
【図面の簡単な説明】
【図１】本発明の実施例１のＨＥＭＴ結晶ＨＥＭＴ結晶の縦断面図である。
【図２】本発明の実施例１のＩｎＡｌＡｓバッファ層のＩｎ組成比の分布図である。
【図３】本発明の実施例１のＩｎＡｌＡｓバッファ層のＩｎ組成比の連続変化領域の割合とＩｎＧａＡｓチャネル層の電子移動度の関係を示す図である。
【図４】本発明の実施例１のバッファ層の厚さとＩｎＧａＡｓチャネル層の電子移動度の関係を示す図である。
【図５】本発明の実施例１のバッファ層のＩｎ組成比の段階の数とＩｎＧａＡｓチャネル層の電子移動度の関係を示す図である。
【図６】本発明の実施例１のＨＥＭＴ素子の断面図である。
【図７】本発明による半導体レーザの断面図である。
【図８】本発明の実施例２のＩｎＧａＡｓバッファ層のＩｎ組成比の分布図である。
【符号の説明】
１…半絶縁性ＧａＡｓ基板、２…アンドープＩｎＡｌＡｓバッファ層、３…アンドープＩｎＧａＡｓチャネル形成層、４…アンドープＩｎＡｌＡｓスペーサ層、５…ｎ型ＩｎＡｌＡｓ層、６…アンドープＩｎＡｌＡｓ層、７…ｎ型ＩｎＧａＡｓキャップ層、８…ソース電極、９…ドレイン電極、１０…ゲート電極、１１…ｎ型ＧａＡｓ基板、１２…ｎ型ＩｎＧａＡｓバッファ層、１３…ｎ型ＩｎＡｌＧａＡｓグレーデッド層、１４…ｎ型ＩｎＡｌＡｓクラッド層、１５…アンドープＩｎＡｌＧａＡｓＧＲＩＮ層、１６…アンドープＩｎＧａＡｓ活性層、１７…アンドープＩｎＡｌＧａＡｓＧＲＩＮ層、１８…ｐ型ＩｎＡｌＡｓクラッド層、１９…ｐ型ＩｎＡｌＧａＡｓグレーデッド層、２０…ｐ型ＩｎＧａＡｓコンタクト層、２１…オーミック電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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