(57)【特許請求の範囲】
【請求項１】
ステッピングモータの速度を一定速度に制御するために制御装置から送出されるステップパルスと、画像データの１ライン分を示す信号として画像処理部から送出されるラインゲート信号とを入力として、前記ステッピングモータの速度により決まる基準画像読取密度と目的とする画像読取密度との比率に応じて前記ラインゲート信号の間引きを行って画像読取りを行わせる有効ラインゲート信号を決定することにより副走査方向の画像読取密度を制御する画像読取装置において、１ライン毎に入力されるラインゲート信号を有効ラインゲート信号とするか否かを前記ステップパルス毎に発生し当該発生のための動作クロックとなる前記ステップパルスが前記ラインゲート信号と非同期であるゲートイネーブル信号の可否によって決定し、この決定は前記画像データの１ラインごとの前記可否の情報を１アドレスビットで実際に前記画像読取りを行なわせるべきライン位置に対応させて格納しているメモリを参照して行なうようにしたことを特徴とする画像読取装置。
【請求項２】
ステッピングモータの速度を一定速度に制御するために制御装置から送出されるステップパルスと、画像データの１ライン分を示す信号として画像処理部から送出されるラインゲート信号とを入力として、前記ステッピングモータの速度により決まる基準画像読取密度と目的とする画像読取密度との比率に応じて前記ラインゲート信号の間引きを行って画像読取りを行わせる有効ラインゲート信号を決定することにより副走査方向の画像読取密度を制御する画像読取装置において、前記ステップパルス毎にゲートイネーブル信号を発生させ当該発生のための動作クロックとなる前記ステップパルスが前記ラインゲート信号と非同期であるゲートイネーブル信号発生手段と、１ライン毎に入力されるラインゲート信号を有効ラインゲート信号とするか否かを前記ゲートイネーブル信号発生手段により発生したゲートイネーブル信号の可否によって決定するイネーブル制御手段と、前記画像データの１ラインごとの前記可否の情報を１アドレスビットで実際に前記画像読取りを行なわせるべきライン位置に対応させて格納しているメモリとを備え、前記決定は前記メモリを参照して行なうことを特徴とする画像読取装置。
【請求項３】
前記メモリは、基準画像読取密度と目的とする画像読取密度との比率に応じて予め１ライン毎のゲートイネーブル信号の可否情報をアドレスとともに記憶していて、ゲートイネーブル信号発生手段は、ステップパルスに同期して前記メモリからゲートイネーブル信号を順に読み出させるアドレス情報を出力するアドレス制御手段を有することを特徴とする請求項２記載の画像読取装置。
【請求項４】
アドレス制御手段は、メモリからのゲートイネーブル信号の読み出しに関する開始アドレスと終了アドレスとを設定する設定手段を有することを特徴とする請求項３記載の画像読取装置。
【請求項５】
アドレス制御手段は、メモリからのゲートイネーブル信号の読み出しに関して設定された終了アドレスまで読み出した後、先頭アドレスに戻す循環読出制御手段を有することを特徴とする請求項３又は４記載の画像読取装置。
【請求項６】
ゲートイネーブル信号発生手段は、ステップパルスの立ち上がりエッジのタイミング及び立ち下がりエッジのタイミングで各々ゲートイネーブル信号を発生させることを特徴とする請求項２又は３記載の画像読取装置。
【請求項７】
ゲートイネーブル信号を発生させるステップパルスの有効エッジとして、ステップパルスの立ち上がりエッジのみ、立ち下がりエッジのみ、立ち上がりエッジ及び立ち下がりエッジの両エッジの何れか一つを選択する有効エッジ選択設定手段を備えることを特徴とする請求項２又は３記載の画像読取装置。
【請求項８】
前記ラインゲート信号の入力でセットされ、前記メモリから読み出される前記可否の情報が可になったときにリセットされるゲートイネーブル信号リセット信号を生成するオフ条件規制手段を備え、
前記ゲートイネーブル信号発生手段は、前記メモリから読み出される前記可否の情報が一旦可になった後で前記ゲートイネーブル信号リセット信号がセットされたときは前記ゲートイネーブル信号をインアクティブレベルにオフすることを特徴とする請求項２，３，６又は７記載の画像読取装置。
【請求項９】
ゲートイネーブル信号を強制的にアクティブレベルに固定するアクティブレベル優先手段をゲートイネーブル信号発生手段に対して有することを特徴とする請求項８記載の画像読取装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、イメージスキャナ、ファクシミリ、デジタル複写機のスキャナ部等の画像読取装置に関する。
【０００２】
【従来の技術】
従来より原稿の画像情報を光学的に読み取って電気的な信号に変換するデジタル式の画像読取装置が知られており、大別すると、原稿を所定速度で搬送させながら位置固定の密着型ラインセンサで読み取る所謂シートスキャナと、コンタクトガラス上にセットされた原稿を光学系のスキャニングにより読み取る所謂ブックスキャナとがある。シートスキャナにあっては原稿を搬送させる駆動源としてステッピングモータが用いられ、ブックスキャナにあっては光学系をスキャニングさせる駆動源としてステッピングモータが用いられている。
【０００３】
何れの方式のスキャナにあっても、通常は、画像読取密度が切換え可能とされており、主走査方向に関してはラインセンサに関する電気的な処理により対処している。副走査方向の画像読取密度に関しては、原稿又は光学系を移動させるためのステッピングモータによる移動速度を変更すればよいが、モータの最高速値及び最低速値には自ずと限界がある。そこで、通常は、ステッピングモータの速度は最高の画像読取密度に合わせて一定とし、この速度により決まる基準画像読取密度と目的とする画像読取密度との比率に応じてラインゲート信号の間引きを行って画像読取りを行わせる有効ラインゲート信号を決定することにより副走査方向の画像読取密度を見掛け上、目的とする画像読取密度に合わせるようにしている。この種の手法は、例えば、特開平３−７４９６１号公報等により知られている。
【０００４】
例えば、ステッピングモータの持つ１ステップパルス分の分解能が基準画像読取密度対応の１２００ｄｐｉであるとすると、２００ｄｐｉの画像読取密度の読取りを行ないたい場合であれば、６ステップパルスで１回、１ライン分の画像データを読み取るようにすればよい。２４０ｄｐｉの画像読取密度の読取りを行ないたい場合であれば、５ステップパルスで１回、１ライン分の画像データを読み取るようにすればよい。２２０ｄｐｉ等のように端数を生じてしまう画像読取密度の場合には、後述する例のように余りを考慮して平均化すればよい。
【０００５】
ところが、ステッピングモータが一定速度で動作中に、ライン割込みが発生する度に次に間引くためのステップパルス数を１ライン毎に計算する手法では、割込み処理内の動作時間が長くなり、ＣＰＵの負荷が大きくなってしまう。
【０００６】
この点、特開平７−２２６８３１号公報によれば、ＣＰＵの負担を軽減し得る手法が示されている。これは、画像データの読取動作を開始する前にステッピングモータのモータステップ数を予め計算してテーブル内に格納しておき、実際の読取動作時には、テーブルに記憶されたライン毎のモータステップ数と駆動中のステッピングモータのステップパルス数から得られるカウント値とを比較し、一致したら次のラインデータを有効ラインデータとして取り込むようにしたものである。
【０００７】
図１９は同公報中に示される構成例を示す。まず、ステッピングモータの速度を一定とした状態で画像読取密度（ｄｐｉ）を変更するためのモータステップ数ＭＳは画像データの読取動作開始前に予めライン毎に算出されており、算出されたモータステップ数の余りが０になるまでのデータ周期ＤＦを記憶するテーブルカウンタ１が設けられ、かつ、このデータ周期毎のモータステップ数ＭＳをアドレス情報を伴って逐次記憶するテーブル２が設けられている。一方、ステッピングモータを駆動する制御装置（モータドライバ）から送出されるステップパルスＳＰを計数するパルスカウンタ３が設けられ、このパルスカウンタ３で計数された計数値ＴＰとテーブル２の所定のアドレスから出力されているモータステップ数ＭＳとを比較するコンパレータ４が設けられている。このコンパレータ４による比較の結果、計数値ＴＰとモータステップ数ＭＳとが一致した場合、タイミング発生器５を経て所定タイミングで次ラインが有効ラインであることを指示する読取タイミング信号ＥＮ（イネーブル可信号）が出力される。なお、実際に読取りが可能になるのは、画像データの１ライン分を示すラインゲート信号に依存するため、イネーブル制御部６による判断を経てから最終的に有効となる出力ゲート信号として出力される。また、このタイミングでパルスカウンタ３がゼロクリアされるとともに、テーブルカウンタ１もテーブルアドレスを＋１更新することで、テーブル２中から読み出すテーブル値、即ち、モータステップ数ＭＳとして次のアドレスのものを更新セットする。
【０００８】
【発明が解決しようとする課題】
図１９に示す従来方式に関して、一定速度で回転駆動されるステッピングモータの１ステップ分が１２００ｄｐｉの分解能を有するものとし、この条件で、２００ｄｐｉの画像読取密度に変更して画像読取りを行うものとすれば、６ステップで１回入力されたラインデータを読めばよいといえる。この場合、まず、読込動作開始前にテーブルカウンタ１によりテーブルアドレスを更新しながらテーブル２にテーブル値として（ＴＡ＋１）分（アドレスＡまで）、モータステップ数“６”が書込まれる。一方、実際の読取動作時にはパルスカウンタ３によって“６”までステップパルスＳＰが計数された時、コンパレータ４からタイミング発生器５に対してイネーブル信号ＥＮを発生し有効ラインであることを指示する。
【０００９】
また、目標とする画像読取密度が２２０ｄｐｉの場合であれば、
１ライン目  （１２００＋    ０）÷２２０＝５  余り  １００
２ライン目  （１２００＋１００）÷２２０＝５  余り  ２００
３ライン目  （１２００＋２００）÷２２０＝６  余り    ８０
４ライン目  （１２００＋  ８０）÷２２０＝５  余り  １８０
…
のように余りを考慮してステップパルス数（ＭＳ）が、５，５，６，５，…となるように算出されて、テーブル２中に格納される。
【００１０】
従って、従来例において、そのハードウエア構成を考えると、基準画像読取密度１２００ｄｐｉに対して目標画像読取密度が２２０ｄｐｉの場合であれば、テーブル２にはアドレス順に、テーブル値が５，５，６，５，…のように書き込まれ、目標画像読取密度が２００ｄｐｉの場合にはテーブル２にはアドレス順に全て同じテーブル値６，６，６，６，…が書き込まれる。即ち、テーブル値等に関係なくテーブル２用のメモリとしてはそのアドレス分（ＴＡ＋１）が必ず必要であり、かつ、各テーブル値のメモリ容量やパルスカウンタ３のビット数として最低限３ビット必要とする（例えば、“６”＝“１１０”であり、３ビット必要）構成となっている。即ち、動作制御上は特に支障ない構成ではあるが、メモリないしはハードウエアの利用面で必ずしも有効に活用しているとはいえず、未だ、有効利用してメモリ容量を節約し得る面、或るいは、削減し得る面を有するもであり、不十分な構成である。
【００１１】
そこで、本発明は、ステッピングモータの速度を一定とする条件下で目標画像読取密度への切換えを確実に行う機能を損なうことなく、極力メモリ容量やハードウェアを削減して、全体として低コスト化を図れる画像読取装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
請求項１記載の発明は、ステッピングモータの速度を一定速度に制御するために制御装置から送出されるステップパルスと、画像データの１ライン分を示す信号として画像処理部から送出されるラインゲート信号とを入力として、前記ステッピングモータの速度により決まる基準画像読取密度と目的とする画像読取密度との比率に応じて前記ラインゲート信号の間引きを行って画像読取りを行わせる有効ラインゲート信号を決定することにより副走査方向の画像読取密度を制御する画像読取装置において、１ライン毎に入力されるラインゲート信号を有効ラインゲート信号とするか否かを前記ステップパルス毎に発生し当該発生のための動作クロックとなる前記ステップパルスが前記ラインゲート信号と非同期であるゲートイネーブル信号の可否によって決定し、この決定は前記画像データの１ラインごとの前記可否の情報を１アドレスビットで実際に前記画像読取りを行なわせるべきライン位置に対応させて格納しているメモリを参照して行なうようにした。請求項２記載の発明は、ステップパルス毎にゲートイネーブル信号を発生させ当該発生のための動作クロックとなる前記ステップパルスが前記ラインゲート信号と非同期であるゲートイネーブル信号発生手段と、１ライン毎に入力されるラインゲート信号を有効ラインゲート信号とするか否かを前記ゲートイネーブル信号発生手段により発生したゲートイネーブル信号の可否によって決定するイネーブル制御手段と、前記画像データの１ラインごとの前記可否の情報を１アドレスビットで実際に前記画像読取りを行なわせるべきライン位置に対応させて格納しているメモリとを備え、前記決定は前記メモリを参照して行なうようにした。
【００１３】
従って、１ライン毎に入力されるラインゲート信号を有効ラインゲート信号とするか否かを、ステップパルス毎に発生させるようにしたゲートイネーブル信号の可否によって直接的に決定するので、従来におけるパルスカウンタ、コンパレータ、タイミング発生器等のハードウェアを不要にすることができる。また、ゲートイネーブル信号発生手段中に含まれてゲートイネーブル信号の可否情報を記憶するメモリに関しても、可否を示す１ビットで済み、メモリを節約できる。
【００１４】
請求項３記載の発明は、前記メモリは、基準画像読取密度と目的とする画像読取密度との比率に応じて予め１ライン毎のゲートイネーブル信号の可否情報をアドレスとともに記憶していて、ゲートイネーブル信号発生手段は、ステップパルスに同期して前記メモリからゲートイネーブル信号を順に読み出させるアドレス情報を出力するアドレス制御手段を有する構成とした。従って、メモリは１ライン＝１アドレス毎にゲートイネーブル信号の可否を示す１ビットずつで済み、メモリを節約できる上に、ステップパルスに同期させてメモリから読み出させているので、ステッピングモータの実情に対応した制御となり、比較的精度よく画像読取密度を変更できる。
【００１５】
請求項４記載の発明は、アドレス制御手段を、メモリからのゲートイネーブル信号の読み出しに関する開始アドレスと終了アドレスとを設定する設定手段を有するものとした。従って、メモリに予め複数の目標画像読取密度に対応するゲートイネーブル信号の可否情報を書き込んでおいても後でアドレス指定により必要な分のみを読み出させることができ、メモリへの設定が一度で済み、使い勝手がよくなる。また、メモリから読み出すゲートイネーブル信号の繰返しを指定アドレスに従い自由に行えるので、ゲートイネーブル信号の可否情報の持つ周期性を活かすように自由度の高いメモリデータ作成が可能となる。
【００１６】
請求項５記載の発明は、アドレス制御手段を、メモリからのゲートイネーブル信号の読み出しに関して設定された終了アドレスまで読み出した後、先頭アドレスに戻す循環読出制御手段を有する構成とした。従って、終了アドレスと先頭アドレスとの間でゲートイネーブル信号の読み出しが繰り返されるので、ゲートイネーブル信号の可否情報の持つ周期性を活かせるとともに、先頭アドレスに自動復帰するのでハードウェアを一層節約できる。
【００１７】
請求項６記載の発明は、ゲートイネーブル信号発生手段を、ステップパルスの立ち上がりエッジのタイミング及び立ち下がりエッジのタイミングで各々ゲートイネーブル信号を発生させる構成とした。従って、ステップパルスの周波数を上げることなく高速動作させることができるので、電波障害に対する対策や制御の容易化を図れる。
【００１８】
請求項７記載の発明は、ゲートイネーブル信号を発生させるステップパルスの有効エッジとして、ステップパルスの立ち上がりエッジのみ、立ち下がりエッジのみ、立ち上がりエッジ及び立ち下がりエッジの両エッジの何れか一つを選択する有効エッジ選択設定手段を備える構成とした。ステッピングモータを駆動させるモータドライバにはそのステップパルスの立ち上がりエッジのみで動作するもの、立ち下がりエッジのみで動作するもの、立ち上がりエッジ及び立ち下がりエッジの両エッジで動作するものがあるが、用いるモータドライバに応じて有効エッジ選択設定手段により何れのエッジを有効にするかが選択設定されるので、モータドライバの仕様に柔軟に対処できる。
【００１９】
請求項８記載の発明は、前記ラインゲート信号の入力でセットされ、前記メモリから読み出される前記可否の情報が可になったときにリセットされるゲートイネーブル信号リセット信号を生成するオフ条件規制手段を備え、前記ゲートイネーブル信号発生手段は、前記メモリから読み出される前記可否の情報が一旦可になった後で前記ゲートイネーブル信号リセット信号がセットされたときは前記ゲートイネーブル信号をインアクティブレベルにオフする。従って、１ライン毎に入力されるラインゲート信号とステップパルスとの変化の位相関係が非同期の場合であっても一旦発生したゲートイネーブル信号をインアクティブレベルにオフさせる条件をオフ条件規制手段によってゲートイネーブル信号がアクティブレベルになった後で対応するラインゲート信号が入力されたか否かを示す信号（ゲートイネーブル信号リセット信号）がセットされたときのみに規制しているので、実質的にゲートイネーブル信号をラインゲート信号待機状態に維持させることができ、ラインゲート信号に対応させて実際に有効ラインゲート信号を出力させ得る確率が高まる。
【００２０】
請求項９記載の発明は、ゲートイネーブル信号を強制的にアクティブレベルに固定するアクティブレベル優先手段をゲートイネーブル信号発生手段に対して有するので、特に、間引き処理を必要としない場合に読取精度を向上させることができる。
【００２１】
【発明の実施の形態】
本発明の第一の実施の形態を図１及び図２に基づいて説明する。本実施の形態は、前述した特開平７−２２６８３１号公報に示されるような画像読取密度の切換え方式を前提としており、ステッピングモータ（本実施の形態では図示せず）の速度を一定速度に制御するために制御装置（図示せず；例えば、後述するＣＰＵ）から送出されるステップパルスＳＰと、画像データの１ライン分を示す信号として画像処理部（図示せず）から送出される入力ゲート信号（ラインゲート信号）とを入力として、ステッピングモータの速度により決まる基準画像読取密度と目的とする画像読取密度との比率に応じ入力ゲート信号の間引きを行って実際に画像読取りを行わせる有効ラインゲート信号なる出力ゲート信号として決定することにより副走査方向の画像読取密度を制御する画像処理装置を備えた画像読取装置に適用される。このような前提的な構成において、本実施の形態では、１ライン毎に入力される入力ゲート信号を有効ラインゲート信号なる出力ゲート信号とするか否かをステップパルスＳＰ毎に発生するゲートイネーブル信号ＥＮの可否によって決定するように構成することを基本とする。
【００２２】
このため、本実施の形態の画像処理装置１０では、まず、ステップパルスＳＰ毎にゲートイネーブル信号ＥＮを発生させるゲートイネーブル信号発生手段１１が設けられている。このゲートイネーブル信号発生手段１１は、予め１ライン毎のゲートイネーブル信号の可否情報（“１”“０”情報）をアドレスとともに記憶してメモリとなるＲＡＭテーブル１２と、ステップパルスＳＰに同期してこのＲＡＭテーブル１２からゲートイネーブル信号ＥＮを順に読み出すためのアドレス情報を更新出力するアドレス制御手段となるテーブルカウンタ１３とにより構成されている。
【００２３】
ここに、前記ＲＡＭテーブル１２に対するデータ作成アルゴリズムは前述した公報例と同様であるが、テーブル値のフォーマットが異なる。例えば、前述した具体例の一つである基本画像読取密度１２００ｄｐｉを目標画像読取密度２２０ｄｐｉに変える場合を想定すると、従来はモータステップ数ＭＳをテーブル値としているため、アドレス順に、５，５，６，５，…のようなテーブル値とされているが、本実施の形態では、
アドレス０    テーブル値０  ＝  ０
アドレス１    テーブル値１  ＝  ０
アドレス２    テーブル値２  ＝  ０
アドレス３    テーブル値３  ＝  ０
アドレス４    テーブル値４  ＝  １
アドレス５    テーブル値５  ＝  ０
アドレス６    テーブル値６  ＝  ０
アドレス７    テーブル値７  ＝  ０
アドレス８    テーブル値８  ＝  ０
アドレス９    テーブル値９  ＝  １
アドレス１０  テーブル値１０＝  ０
アドレス１１  テーブル値１１＝  ０
アドレス１２  テーブル値１２＝  ０
アドレス１３  テーブル値１３＝  ０
アドレス１４  テーブル値１４＝  ０
アドレス１５  テーブル値１５＝  １
（以下、同様）
のように１アドレス１ビットでゲートイネーブル信号の可否情報（“１”が可、“０”が否を示す）が実際に読取りを行わせるべきライン位置に対応させて書き込まれている。なお、上例ではアドレス０〜４が１ライン目用、アドレス５〜９が２ライン目用、アドレス１０〜１５が３ライン目用、〜とされている。
【００２４】
一方、入力ゲート信号と前記メモリ１２から読み出されたゲートイネーブル信号ＥＮとの入力を１ライン毎に受け、その入力ゲート信号を有効ラインゲート信号とするか否かをゲートイネーブル信号ＥＮの可否によって決定するイネーブル制御手段となるイネーブル制御回路１４が設けられている。
【００２５】
このような構成において、実際の画像読取動作時には、ステップパルスＳＰが１パルス出力される毎にテーブルカウンタ１３がカウントアップすることにより、ＲＡＭテーブル１２の読み出すベきアドレスが＋１ずつ更新され（ＴＡ＋１）、アドレス１（０ｈ）から順にゲートイネーブル信号ＥＮとしてイネーブル制御回路１４に出力される。この時、イネーブル制御回路１４には入力ゲート信号も適宜入力されており、“１”であるゲートイネーブル信号ＥＮが入力された時に入力ゲート信号が入力されていればその入力ゲート信号に基づきイネーブル制御回路１４の内部処理により内部ゲートイネーブル信号が作成され、有効であることを示す出力ゲート信号として出力される。
【００２６】
図２に示すタイムチャートを参照して説明すれば、基本的に、入力ゲート信号のうち、目標画像読取密度に対応して実際に読取動作を行わせたい位置（ライン）の入力ゲート信号のみを出力ゲート信号として通過させるものである。まず、ステップパルスＳＰの立ち上がりエッジでＲＡＭテーブル１２のアドレスをテーブルカウンタ１３で更新する。この結果、ＲＡＭテーブル１２中のテーブル値であるゲートイネーブル信号ＥＮの可否情報がステップパルスＳＰ毎に読み出され、イネーブル制御回路１４に与えられる。一方、“１”（可）なる情報を持つゲートイネーブル信号ＥＮがイネーブル制御回路１４に与えられると、所定のタイミングでイネーブル制御回路１４内で内部ゲートイネーブル信号が作成される。この内部ゲートイネーブル信号が“１”の間に入力ゲート信号が与えられると、そのまま通過可能であり、出力ゲート信号（Ｌレベル）として出力され、読取ラインであることが指示される。この時、入力ゲート信号が“０”から“１”に変化すると、内部ゲートイネーブル信号も“１”から”０”に戻され、次の“１”（可）なる情報を持つゲートイネーブル信号ＥＮを待つ。
【００２７】
本実施の形態によれば、ＲＡＭテーブル１２の構成が１アドレス１ビットで済む上に、ゲートイネーブル信号の可否情報を格納しておりライン毎に直接的な判断に供されるので、従来のようなパルスカウンタ３、コンパレータ４、タイミング発生器５等のハードウェアを極力削減することができる。また、図２に示すタイムチャートからも分かるように、ステップパルスＳＰに同期してゲートイネーブル信号ＥＮを読み出してイネーブル制御回路１４の制御に供しているので、比較的精度のよい密度変換処理を行える。即ち、ステップパルスＳＰが目標とする密度位置分移動した所で、コンパレータなどの回路処理を経ずに比較的すぐにゲートイネーブル信号ＥＮを出力させることができるためである。
【００２８】
つづいて、本発明の第二の実施の形態を図３に基づいて説明する。図１及び図２で示した部分と同一部分は同一符号を用いて示し、説明も省略する（以下の実施の形態でも同様とする）。本実施の形態の画像処理装置１０では、テーブルカウンタ１３に対して所定カウント値でリセットをかけるリセット信号を出力するコンパレータ１５が付加されている。即ち、このコンパレータ１５はテーブルカウンタ１３のカウント値がコンパレータ１５に設定されている指定値に達したらこれを終了アドレスと見做し、再び先頭アドレスからの読み出しに戻すようにリセットをかけるもので循環読出制御手段を構成している。
【００２９】
このような構成によれば、例えば、前述した２２０ｄｐｉなる具体例においてはＲＡＭテーブル１２におけるデータの周期性を考慮すると、
５，５，６
で１周期と見做せるので、コンパレータ１５における指定値を１６（＝５＋５＋６なるデータ数対応）に設定しておけば、アドレス１６分のデータを繰返し用いるだけで所望の制御を行うことができ、ＲＡＭテーブル１２におけるメモリ使用量を節約できる。
【００３０】
ちなみに、ＣＰＵ制御によってＲＡＭテーブルのアドレスを初期化することでも同様に動作させることは可能であるが、ＣＰＵの負荷が増える上に、ステップパルスが速くなるとＣＰＵでの操作では限界がある。この点、本実施の形態ではコンパレータ１５なるハードウェアによるため、このような不都合がない上に、特に、アドレス指定も不要であるのでハードウェア構成にしても簡単となる。
【００３１】
また、本発明の第三の実施の形態を図４に基づいて説明する。本実施の形態の画像処理装置１０では、テーブルカウンタ１３に対してＲＡＭテーブル１２からのゲートイネーブル信号ＥＮの読み出しを行う上でその開始アドレスを設定するアドレス設定器１６と、終了アドレスを設定するアドレス設定器１７とが設定手段として付加されている。ここに、アドレス設定器１６は設定されたアドレスからの読み出しの開始を指示するもので、テーブルカウンタ１３に対してはカウンタセットアドレスを出力する。アドレス設定器１７は設定されたアドレスで読み出しの終了を指示するもので、テーブルカウンタ１３に対してはカウンタリセットアドレスを出力する。
【００３２】
このような構成によれば、テーブルカウンタ１３に設定された開始アドレスと終了アドレスとの間でＲＡＭテーブル１２からの読み出しを繰り返すことができるので、ＲＡＭテーブル１２を少ないメモリ容量で極めて有効に利用できる。例えば、基準画像読取密度１２００ｄｐｉなる条件下に、ＲＡＭテーブル１２のアドレス０，１，２，３，４，５に対して０，０，０，０，０，１の如く、ゲートイネーブル信号の可否情報を格納しておき、開始アドレスを０、終了アドレスを５とすれば、２００ｄｐｉ対応の仕様となり、同じＲＡＭテーブル１２内容でも開始アドレスを３、終了アドレスを５とすれば４００ｄｐｉ対応の仕様となる。さらに、ＲＡＭテーブル１２において続きのアドレス６からアドレス２２までの１６アドレス分に前述した２２０ｄｐｉ用の１周期分のゲートイネーブル信号の可否情報を格納しておき、開始アドレスと終了アドレスとの指定により読み出し可能にしておけば、各種の目標画像読取密度に対応するためのＲＡＭテーブル１２を作成するための計算等が一度で済むことになり、かつ、メモリ作成の自由度の高いものとなり使い勝手もよくなる。
【００３３】
本発明の第四の実施の形態を図５及び図６に基づいて説明する。本実施の形態の画像処理装置１８では、ステップパルスＳＰの立ち上がりエッジのタイミングと立ち下がりエッジのタイミングとでともにメモリアドレスを更新してゲートイネーブル信号ＥＮを発生させるように機能するゲートイネーブル信号発生手段１１が用いられている。図５のタイムチャートはこの様子を示しており、ステップパルスＳＰの立ち上がりエッジ、立ち下がりエッジのタイミングで何れもテーブルカウンタ１３がカウントアップしてＲＡＭテーブル１２のメモリアドレスを更新し、このＲＡＭテーブル１２に格納されているＲＡＭデータによるイネーブル信号がイネーブル制御回路１４に出力される。
【００３４】
ちなみに、図２に示した実施の第一の形態では、ステップパルスＳＰの立ち上がりエッジのタイミングでのみメモリアドレスを更新しており、ステップパルスＳＰ１つでアドレス更新が１つである。この点、本実施の形態では、ステップパルスＳＰの両エッジのタイミングでメモリアドレスを更新しており、ステップパルスＳＰ１つでアドレス更新が２つなされるので、実質的にステップパルスＳＰの周波数を１／２に下げることができる。この結果、電波障害に対する対策や制御が、より容易となる。
【００３５】
ところで、本実施の形態にあっては、画像処理装置１８とステッピングモータ１９を駆動するモータドライバ２０とに対するステップパルスＳＰは図６に示すように制御装置であるＣＰＵ２１により作成されて直接供給される。ここに、モータドライバ２０としては、ステップパルスＳＰの立ち上がりエッジのみで動作するもの、立ち下がりエッジのみで動作するもの、立ち上がりエッジ及び立ち下がりエッジの両エッジで動作するものがあるが、特に支障はない。
【００３６】
ちなみに、モータドライバ２０がステップパルスＳＰの立ち上がりエッジ及び立ち下がりエッジの両エッジで動作するものである場合において、図１等に示した立ち上がりエッジで動作する画像処理装置１０を用いる場合には、参考例として図７に示すように、エッジ検出回路２２が必要となり、その分、コスト高となる。即ち、ＣＰＵ２１から供給されるステップパルスＳＰの立ち上がりエッジ及び立ち下がりエッジを何れもパルス立ち上がりエッジに変換するためのエッジ検出回路２２が必要となる（図８参照）。このエッジ検出回路２２は、例えば、図９に示すように、ステップパルスＳＰが入力される遅延回路２３と、この遅延回路２３を経たステップパルスＳＰと遅延回路２３を経ないステップパルスＳＰとが入力される排他的ＯＲゲート２４とにより構成される。この点、本実施の形態によれば、画像処理装置１８自身においてステップパルスＳＰの立ち上がりエッジと立ち下がりエッジとで動作するように機能するので、ＣＰＵ２１を直接的に接続できるため、エッジ検出回路２２を必要とせずに実現できる。
【００３７】
本発明の第五の実施の形態を図１０に基づいて説明する。本実施の形態では、図１等に示した構成の画像処理装置１０に対するステップパルスＳＰの入力部に有効エッジ選択設定回路（有効エッジ選択設定手段）２５が付加されて処理装置２６が構成されている。この有効エッジ選択設定回路２５は、エッジ検出回路２７と、反転回路２８と、ＣＰＵ２１から供給されるステップパルスＳＰ中で前記エッジ検出回路２７を経たパルスと前記反転回路２８を経たパルスと無処理のパルスとが入力されるセレクタ２９とにより構成されている。前記エッジ検出回路２７は前記エッジ検出回路２２と同じであり、ステップパルスＳＰ中の立ち上がりエッジ部分と立ち下がりエッジ部分とでともに立上るパルスに変換する機能を有し、ステップパルスＳＰの立ち上がりエッジ及び立ち下がりエッジ用に用いられる。前記反転回路２８はステップパルスＳＰのＨレベルとＬレベルとを反転させるもので、ステップパルスＳＰの立ち下がりエッジを立ち上がりエッジに変換する機能を果たす。前記セレクタ２９はこれらの３系統のステップパルスＳＰのうちの何れか１系統のみをＣＰＵ２１からの選択信号に応じて画像処理装置１０中に入力させる。前記ＣＰＵ２は用いるモータドライバ２０の仕様に応じた選択信号を出力する。
【００３８】
このような構成において、使用するモータドライバ２０がステップパルスＳＰの立ち上がりエッジでのみ動作する仕様の場合、ＣＰＵ２１からの選択信号によってセレクタ２９は無処理のステップパルスＳＰを選択し、画像処理装置１０中のテーブルカウンタ１３に出力する。即ち、機能的には、図１に示した構成と同じとなり、ステップパルスＳＰの立ち上がりエッジのタイミングでＲＡＭテーブル１２のメモリアドレスが更新される。また、使用するモータドライバ２０がステップパルスＳＰの立ち下がりエッジでのみ動作する仕様の場合、ＣＰＵ２１からの選択信号によってセレクタ２９は反転回路２８により反転されたステップパルスＳＰを選択し、画像処理装置１０中のテーブルカウンタ１３に出力する。従って、テーブルカウンタ１３は実質的にステップパルスＳＰの立ち下がりエッジのタイミングでＲＡＭテーブル１２のメモリアドレスを更新する。さらに、使用するモータドライバ２０がステップパルスＳＰの立ち上がりエッジ及び立ち下がりエッジの両方タイミングで動作する仕様の場合、ＣＰＵ２１からの選択信号によってセレクタ２９はエッジ検出回路２７を経たパルスを選択し、画像処理装置１０中のテーブルカウンタ１３に出力する。従って、テーブルカウンタ１３は実質的にステップパルスＳＰの立ち上がりエッジ及び立ち下がりエッジのタイミングでＲＡＭテーブル１２のメモリアドレスを更新する。このようにして、用いるモータドライバ２０の仕様が何れであってもＣＰＵ２１に対するソフトウェアの変更のみで柔軟に対処でき、処理装置２６に関してハードウェア構成の変更を要しない。特に、本実施の形態のような画像処理装置１０はＩＣ化されることが多いため、一定のゲート数を超えない範囲であればコスト的に殆ど増加がない。特に図１０中に示す有効エッジ選択設定回路２５程度の回路の追加ではコスト的な影響は殆どない。
【００３９】
本発明の第六の実施の形態を図１１ないし図１７に基づいて説明する。本実施の形態は、入力ゲート信号（ラインゲート信号）とステップパルスＳＰとの変化が非同期の場合に起こり得る読取精度の劣化を少なくすることを考慮したものである。
【００４０】
その前提として、例えば、前述した第四の実施の形態中の図５方式を再検討する。即ち、ステップパルスＳＰの立ち上がりエッジのタイミングと立ち下がりエッジのタイミングとでともにＲＡＭテーブル１２のメモリアドレスを更新してゲートイネーブル信号ＥＮを発生させる方式である。入力ゲート信号とステップパルスとの位相関係が図５に示すような同期関係にある場合には、ＲＡＭデータが“１”になったタイミングでゲートイネーブル信号がアクティブになり入力ゲート信号をイネーブルにした後、この入力ゲート信号の立ち上がりエッジにてイネーブル信号をインアクティブにするので、図示の如く、所望の出力ゲート信号が得られる。
【００４１】
ところが、入力ゲート信号とステップパルスＳＰとの変化の位相関係が図１７に示すように非同期な関係にある場合には、画像の読取ラインに大きなずれを生じて画像劣化を起こすことがある。即ち、図１７に示すような非同期な場合、ＲＡＭテーブル１２からデータ（イネーブル信号）読出したタイミングでは入力ゲート信号が既にアクティブになっているため、次の入力ゲート信号が入力れるまで出力ゲート信号が出力されないことがあるからである（ｔ８，ｔ１１，ｔ１２）。
【００４２】
この点を具体例を用いて詳細に説明する。いま、ステップパルスＳＰが１パルス発生するときに読取部が進む距離が１１００ｄｐｉの１ライン分（即ち、１／１１００≒９．１×１０~4インチ）であるとし、目的とする画像読取密度を４００ｄｐｉとして読み取る場合を想定する。この場合、間引きパターンは、
１ライン目  （１１００＋    ０）÷４００＝２  余り  ３００
２ライン目  （１１００＋３００）÷４００＝３  余り  ２００
３ライン目  （１１００＋２００）÷４００＝３  余り  １００
４ライン目  （１１００＋１００）÷４００＝３  余り      ０
…
となる。よって、ＲＡＭテーブル１２中に書き込まれるデータパターンは、図１７中のＲＡＭデータとして図示する如く、…０１  ００１  ００１  ００１…の繰返しとなる。また、第四の実施の形態中で説明したように、ステップパルスＳＰの立ち上がりエッジ及び立ち下がりエッジで回転する仕様のステッピングモータが用いられているものとする。
【００４３】
このような前提においては、ＲＡＭデータからもわかるように、ステップパルスＳＰが１１パルス出る間に入力ゲート信号を出力ゲート信号として４つ通過させれば４００ｄｐｉの画像読取密度となる等速時の動作タイミングが図１７に示されている。まず、ステップパルスＳＰが２パルス進むと（ｔ１）、メモリアドレスは０，１と進み、ＲＡＭテーブル１２からデータ“１”を読出すことで（ｔ２）、ゲートイネーブル信号が“１”となる（ｔ３）。丁度この時（実際には、その直後以降）に入力ゲート信号が入力されると（ｔ４）、出力ゲート信号も出力される（ｔ５）。つづいて、ステップパルスＳＰの５パルス目にＲＡＭテーブル１２のデータが“１”となり（ｔ６）、ゲートイネーブル信号が出力される（ｔ７）。ところが、この時点では入力ゲート信号は既にアクティブになっているため、出力ゲート信号は出力されない（ｔ８）。他のデータ“１”なるタイミング（ｔ９，ｔ１０）でも同様であり、出力ゲート信号は出力されない（ｔ１１，ｔ１２）。このままでは、３ライン分について画像読出し位置がずれてしまい、読取画像の劣化の激しいものとなる。
【００４４】
このようなことから、本実施の形態では、図１１に示すようにゲートイネーブル信号生成回路３０が付加されて構成されている。このゲートイネーブル信号生成回路３０は前述したゲートイネーブル信号生成手段１１の主要部を構成するもので、概略的には、ＲＡＭテーブル１２中のＲＡＭデータ、特に、“１”なるデータと入力ゲート信号とに基づきゲートイネーブル信号ＥＮを生成する機能を持つ。このゲートイネーブル信号生成回路３０は図１２に示すように入力ゲート信号とＲＡＭテーブル１２のＲＡＭデータとを入力としてオフ条件規制手段として機能するゲートイネーブル信号リセット信号生成回路３１と、入力ゲート信号の立ち下がりエッジを検出する立ち下がりエッジ検出回路３２と、これらのゲートイネーブル信号リセット信号生成回路３１と立ち下がりエッジ検出回路３２との出力信号同士の論理積をとるＡＮＤゲート３３と、ＲＡＭテーブル１２中のＲＡＭデータにおける“１”なるデータの立ち上がりエッジを検出する立ち上がりエッジ検出回路３４と、前記立ち上がりエッジ検出回路３４の出力によりセットされてゲートイネーブル信号ＥＮを出力し前記ＡＮＤゲート３３の出力によりリセットされるフリップフロップ構成の１ビット記憶素子３５とにより構成されている。
【００４５】
ここに、前記ゲートイネーブル信号リセット信号生成回路３１は図１３に示すように、入力ゲート信号の立ち下がりエッジを検出する立ち下がりエッジ検出回路３６と、ＲＡＭテーブル１２中のＲＡＭデータにおける“１”なるデータの立ち上がりエッジを検出する立ち上がりエッジ検出回路３７と、立ち下がりエッジ検出回路３６の出力によりリセットされ立ち上がりエッジ検出回路３７の出力によりリセットされるフリップフロップ構成の１ビット記憶素子３８とにより構成されている。前記立ち下がりエッジ検出回路３６は例えば図１４に示すように入力ゲート信号を遅延回路３９で遅延させた信号と入力ゲー信号の反転信号とを入力とするＡＮＤゲート４０により構成されている。前記立ち上がりエッジ検出回路３７は例えば図１５に示すようにＲＡＭデータにおける“１”なるデータを遅延回路３９で遅延させてさらに反転させた信号とＲＡＭデータにおける“１”なるデータとを入力とするＡＮＤゲート４０により構成されている。これにより、ゲートイネーブル信号リセット信号生成回路３１は、ゲートイネーブル信号が一旦アクティブレベル（“１”レベル）になった後で対応する入力ゲート信号が入力されたか否かを示すゲートイネーブル信号リセット信号が所定レベル（Ｈレベル）にあるときにそのゲートイネーブル信号をインアクティブレベル（“０”レベル）にオフさせるように機能する。
【００４６】
このような構成において、図１７の場合と同様な前提の下に、本実施の形態における動作制御例を図１６に示すタイムチャートを参照して説明する。即ち、ＲＡＭデータからもわかるように、ステップパルスＳＰが１１パルス出る間に入力ゲート信号を出力ゲート信号として４つ通過させれば４００ｄｐｉの画像読取密度となる等速時の動作タイミングが図１６に示されている。まず、ステップパルスＳＰが２パルス進むと（Ｔ１）、メモリアドレスは０，１と進み、メモリ１２からデータ“１”を読出すことで（Ｔ２）、ゲートイネーブル信号が“１”となる（Ｔ３）。この点は、図１７の場合と同様である。この時、ゲートイネーブル信号リセット信号生成回路３１から出力されるゲートイネーブル信号リセット信号は、ゲートイネーブル信号が一旦立ち上がったのでＬレベルになるが（Ｔ４）、入力ゲート信号がすぐに入力されるので（Ｔ５）、ゲートイネーブル信号リセット信号はすぐにＨレベルに戻る（Ｔ６）。このため、出力ゲート信号が出力された直後（Ｔ７）、入力ゲート信号の立ち上がりエッジでゲートイネーブル信号はインアティブレベルに戻る（Ｔ８）。即ち、ゲートイネーブル信号リセット信号がＨレベルにある条件下でゲートイネーブル信号がリセットされる。つづいて、ステップパルスＳＰの５パルス目にメモリ１２のデータが“１”となり（Ｔ９）、ゲートイネーブル信号が出力されても（Ｔ１０）、この時点では入力ゲート信号は既にアクティブになっているため、出力ゲート信号は出力されない（Ｔ１１）点は図１７の場合と同様である。これにより、このケースでは１ライン抜けを生ずる。
【００４７】
ところが、この時点では、ゲートイネーブル信号リセット信号はゲートイネーブル信号の立ち上がりでＬレベルになったままであるので（Ｔ１２）、ゲートイネーブル信号はインアクティブレベルにリセットされない（Ｔ１３）。即ち、ゲートイネーブル信号は次の入力ゲート信号の入力を待つ待機状態にあり、入力ゲート信号が入力された時点で（Ｔ１４）、出力ゲート信号が出力される（Ｔ１５）。次の入力ゲート信号が入力された時点（Ｔ１６）でも同様であり、出力ゲート信号が出力される（Ｔ１７）。
【００４８】
よって、本実施の形態によれば、図１７との対比からもわかるように、入力ゲート信号とステップパルスＳＰとの変化の位相関係が非同期であっても、３ライン分の読取誤差が例えば１ライン分の誤差に減少し、読取画質の劣化の程度が改善される。
【００４９】
本発明の第七の実施の形態を図１８に基づいて説明する。本実施の形態では、ゲートイネーブル信号リセット信号生成回路３１のイネーブル制御回路１４に対する出力側にＯＲゲート４３が介在されている。このＯＲゲート４３はゲートイネーブル信号リセット信号生成回路３１の出力と外部からの選択的な強制イネーブル信号とを入力とするもので、アクティブレベル優先手段として機能する。
【００５０】
本実施の形態によれば、特に間引き処理を必要としない場合には、外部から強制イネーブル信号を与えることにより、ゲートイネーブル信号リセット信号生成回路３１側からのゲートイネーブル信号の状態に関係なく、強制的にゲートイネーブル信号をアクティブレベルに固定することができる。よって、後は入力ゲート信号に従って出力ゲート信号を出力させ、間引きのない画像読取動作を行わせることができる。よって、画質劣化を生じない読取りが随時可能となる。
【００５１】
【発明の効果】
請求項１及び２記載の発明よれば、１ライン毎に入力されるラインゲート信号を有効ラインゲート信号とするか否かを前記ステップパルス毎に発生し当該発生のための動作クロックとなる前記ステップパルスが前記ラインゲート信号と非同期であるゲートイネーブル信号の可否によって決定し、この決定は前記画像データの１ラインごとの前記可否の情報を１アドレスビットで実際に前記画像読取りを行なわせるべきライン位置に対応させて格納しているメモリを参照して行なうようにしたので、従来におけるパルスカウンタ、コンパレータ、タイミング発生器等のハードウェアを不要にすることができ、また、ゲートイネーブル信号発生手段中に含まれてゲートイネーブル信号の可否情報を記憶するメモリに関しても、可否を示す１ビットで済ませ、メモリを節約することができる。
【００５２】
請求項３記載の発明によれば、前記メモリは、基準画像読取密度と目的とする画像読取密度との比率に応じて予め１ライン毎のゲートイネーブル信号の可否情報をアドレスとともに記憶していて、ゲートイネーブル信号発生手段は、ステップパルスに同期して前記メモリからゲートイネーブル信号を順に読み出させるアドレス情報を出力するアドレス制御手段を有する構成としたので、メモリは１ライン＝１アドレス毎にゲートイネーブル信号の可否を示す１ビットずつで済み、メモリを節約できる上に、ステップパルスに同期させてメモリから読み出すようにしているので、ステッピングモータの実情に対応した直接的な制御となり、比較的精度よく画像読取密度を変更することができる。
【００５３】
請求項４記載の発明よれば、アドレス制御手段を、メモリからのゲートイネーブル信号の読み出しに関する開始アドレスと終了アドレスとを設定する設定手段を有するものとしたので、メモリに予め複数の目標画像読取密度に対応するゲートイネーブル信号の可否情報を書き込んでおいても後でアドレス指定により必要な分のみを読み出させることができ、メモリへの設定が一度で済み、使い勝手を向上させることができ、さらには、メモリから読み出すゲートイネーブル信号の繰返しを指定アドレスに従い自由に行えるので、ゲートイネーブル信号の可否情報の持つ周期性を活かすように自由度の高いメモリデータ作成が可能となる。
【００５４】
請求項５記載の発明によれば、アドレス制御手段を、メモリからのゲートイネーブル信号の読み出しに関して設定された終了アドレスまで読み出した後、先頭アドレスに戻す循環読出制御手段を有する構成としたので、ゲートイネーブル信号の可否情報の持つ周期性を活かせるとともに、先頭のアドレスに自動復帰するのでハードウェアを一層節約することができる。
【００５５】
請求項６記載の発明によれば、ゲートイネーブル信号発生手段を、ステップパルスの立ち上がりエッジのタイミング及び立ち下がりエッジのタイミングで各々ゲートイネーブル信号を発生させる構成としたので、ステップパルスの周波数を上げることなく高速動作させることができ、よって、電波障害に対する対策や制御を、より容易なものとすることができる。
【００５６】
請求項８記載の発明によれば、ゲートイネーブル信号発生手段は、前記可否の情報の立ち上がりエッジを検出したときにゲートイネーブル信号をアクティブとし、前記ラインゲート信号がイネーブルになった後当該ラインゲート信号の立ち上がりエッジを検出したときに前記ゲートイネーブル信号をインアクティブとして、これにより前記ゲートイネーブル信号がアクティブの間に前記ラインゲート信号が与えられると当該信号を前記有効ラインゲート信号とし、前記ゲートイネーブル信号がアクティブレベルになった後で対応する前記ラインゲート信号がＨレベルにあるときにそのゲートイネーブル信号をインアクティブレベルにオフさせるオフ条件規制手段を有しているので、１ライン毎に入力されるラインゲート信号とステップパルスとの変化の位相関係が非同期の場合であっても一旦発生したゲートイネーブル信号をインアクティブレベルにオフさせる条件をオフ条件規制手段によってゲートイネーブル信号がアクティブレベルになった後で対応するラインゲート信号が入力されたか否かを示す信号がＨレベルにあるときのみに規制することで、実質的にゲートイネーブル信号をラインゲート信号待機状態に維持させることができ、よって、ラインゲート信号に対応させて実際に有効ラインゲート信号を出力させ得る確率が高まり、読取画質の劣化を抑制できる。
【００５７】
請求項８記載の発明によれば、前記ラインゲート信号の入力でセットされ、前記メモリから読み出される前記可否の情報が可になったときにリセットされるゲートイネーブル信号リセット信号を生成するオフ条件規制手段を備え、前記ゲートイネーブル信号発生手段は、前記メモリから読み出される前記可否の情報が一旦可になった後で前記ゲートイネーブル信号リセット信号がセットされたときは前記ゲートイネーブル信号をインアクティブレベルにオフするので、１ライン毎に入力されるラインゲート信号とステップパルスとの変化の位相関係が非同期の場合であっても一旦発生したゲートイネーブル信号をインアクティブレベルにオフさせる条件をオフ条件規制手段によってゲートイネーブル信号がアクティブレベルになった後で対応するラインゲート信号が入力されたか否かを示す信号（ゲートイネーブル信号リセット信号）がセットされたときのみに規制することで、実質的にゲートイネーブル信号をラインゲート信号待機状態に維持させることができ、よって、ラインゲート信号に対応させて実際に有効ラインゲート信号を出力させ得る確率が高まり、読取画質の劣化を抑制できる。
【００５８】
請求項９記載の発明によれば、ゲートイネーブル信号を強制的にアクティブレベルに固定するアクティブレベル優先手段をゲートイネーブル信号発生手段に対して有しているので、特に、間引き処理を必要としない場合には簡単に読取精度を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態を示すブロック図である。
【図２】動作を示すタイムチャートである。
【図３】本発明の第二の実施の形態を示すブロック図である。
【図４】本発明の第三の実施の形態を示すブロック図である。
【図５】本発明の第四の実施の形態を示すタイムチャートである。
【図６】その構成を示すブロック図である。
【図７】参考例を示すブロック図である。
【図８】参考例の動作を示すタイムチャートである。
【図９】参考例中のエッジ検出回路の構成を示すブロック図である。
【図１０】本発明の第五の実施の形態を示すブロック図である。
【図１１】本発明の第六の実施の形態を示すブロック図である。
【図１２】そのゲートイネーブル信号生成回路の構成を示すブロック図である。
【図１３】そのゲートイネーブル信号リセット信号生成回路の構成を示すブロック図である。
【図１４】その立ち下がり検出回路の構成を示すブロック図である。
【図１５】その立ち上がり検出回路の構成を示すブロック図である。
【図１６】動作制御例を示すタイムチャートである。
【図１７】参考例を示すタイムチャートである。
【図１８】本発明の第七の実施の形態を示すブロック図である。
【図１９】従来例を示すブロック図である。
【符号の説明】
１１      ゲートイネーブル信号発生手段
１２      メモリ
１３      アドレス制御手段
１４      イネーブル制御手段
１５      循環読出制御手段
１６，１７      設定手段
１９      ステッピングモータ
２１      制御装置
２５      有効エッジ選択設定手段
３１      オフ条件規制手段
４３      アクティブレベル優先手段
【図１】
0003656869.tif 000002
【図２】
0003656869.tif 000003
【図３】
0003656869.tif 000004
【図４】
0003656869.tif 000005
【図５】
0003656869.tif 000006
【図６】
0003656869.tif 000007
【図７】
0003656869.tif 000008
【図８】
0003656869.tif 000009
【図９】
0003656869.tif 000010
【図１０】
0003656869.tif 000011
【図１１】
0003656869.tif 000012
【図１２】
0003656869.tif 000013
【図１３】
0003656869.tif 000014
【図１４】
0003656869.tif 000015
【図１５】
0003656869.tif 000016
【図１６】
0003656869.tif 000017
【図１７】
0003656869.tif 000018
【図１８】
0003656869.tif 000019
【図１９】
0003656869.tif 000020