(57)【特許請求の範囲】
【請求項１】
半導体集積回路装置の内部回路に接続されこの内部回路を動作させる電源が供給される電源端子と、この内部回路に接続され基準電圧が供給される接地端子と、前記内部回路に接続され外部から信号が供給される外部接続端子と、サージ電荷を導出入するサージ放電端子とを備えた半導体集積回路のサージ保護装置において、
前記外部接続端子にコレクタ端子が接続され、前記サージ放電端子にエミッタ端子が接続され、前記エミッタ端子とベース端子との間の電圧によって前記コレクタ端子と前記エミッタ端子間が導通するトランジスタと、
前記外部接続端子と前記ベース端子間に挿入接続された抵抗と、
前記エミッタ、ベース端子と個々に接続され前記エミッタ、ベース端子間の状態を異ならせる制御端子対を備えた制御回路とを備え、
前記制御回路が、前記電源端子と前記接地端子間に所定の電源電圧が印加された状態において、前記エミッタ端子と前記ベース端子間を短絡し、前記電源端子と前記接地端子間に所定の電源電圧が印加されない状態において、前記エミッタ端子と前記ベース端子間の短絡を解除することを特徴とするサージ保護装置。
【請求項２】
前記エミッタ、ベース端子間に抵抗を挿入接続したことを特徴とする請求項１記載のサージ保護装置。
【請求項３】
前記ベース端子と接続された前記制御端子対の一方と前記ベース端子との間に抵抗を挿入接続したことを特徴とする請求項１記載のサージ保護装置。
【請求項４】
半導体集積回路装置の内部回路に接続されこの内部回路を動作させる電源が供給される電源端子と、この内部回路に接続され基準電圧が供給される接地端子と、前記内部回路に接続され外部から信号が供給される外部接続端子と、サージ電荷を導出入するサージ放電端子とを備えた半導体集積回路のサージ保護装置において、
前記外部接続端子にドレイン端子が接続され、前記サージ放電端子にソース端子が接続され、前記ソース端子とゲート端子との間の電圧によって前記ドレイン端子と前記ソース端子間が導通するトランジスタと、
前記外部接続端子と前記ゲート端子間に挿入接続された抵抗又はコンデンサと、
前記ソース、ゲート端子と個々に接続され前記ソース、ゲート端子間の状態を異ならせる制御端子対を備えた制御回路とを備え、
前記制御回路が、前記電源端子と前記接地端子間に所定の電源電圧が印加された状態において、前記ソース端子と前記ゲート端子間を短絡し、前記電源端子と前記接地端子間に所定の電源電圧が印加されない状態において、前記ソース端子と前記ゲート端子間の短絡を解除することを特徴とするサージ保護装置。
【請求項５】
前記ソース、ゲート端子間に抵抗を挿入接続したことを特徴とする請求項４記載のサージ保護装置。
【請求項６】
前記サージ放電端子と前記接地端子とを接続したことを特徴とする請求項１又は４記載のサージ保護装置。
【請求項７】
前記サージ放電端子と前記電源端子とを接続したことを特徴とする請求項１又は４記載のサージ保護装置。
【請求項８】
請求項１記載のサージ保護装置が、さらに、前記外部接続端子に第１端子が接続され、前記サージ放電端子に第２端子が接続され、前記第２端子と第３端子との間に外部から与えられる電圧によって前記第１端子と前記第２端子間が導通する第２トランジスタと、
前記第２トランジスタの前記第２、第３端子と個々に接続され前記第２、第３端子間の状態を異ならせる制御端子対を備えた第２制御回路とを備え、
前記第２制御回路が、前記電源端子と前記接地端子間に所定の電源電圧が印加された状態において、外部から与えられる二値信号に応じて前記第２トランジスタの前記第２端子と前記第３端子間を短絡若しくは開放し、前記電源端子と前記接地端子間に所定の電源電圧が印加されない状態において、前記第２トランジスタの前記第２端子と前記第３端子間の短絡を解除することを特徴とするサージ保護装置。
【請求項９】
半導体集積回路装置の内部回路に接続されこの内部回路を動作させる電源が供給される電源端子と、この内部回路に接続され基準電圧が供給される接地端子と、前記内部回路に接続され外部から信号が供給される外部接続端子と、サージ電荷を導出入するサージ放電端子とを備えた半導体集積回路のサージ保護方法であって、
前記外部接続端子にコレクタ端子が接続され、前記サージ放電端子にエミッタ端子が接続され、前記エミッタ端子とベース端子との間の電圧によって前記コレクタ端子と前記エミッタ端子間が導通するトランジスタと、
前記外部接続端子と前記ベース端子間に挿入接続された抵抗と、
前記エミッタ、ベース端子と個々に接続され前記エミッタ、ベース端子間の状態を異ならせる制御端子対を備えた制御回路とを備え、
前記制御回路が、前記電源端子と前記接地端子間に所定の電源電圧が印加された状態において、前記エミッタ端子と前記ベース端子間を短絡し、前記電源端子と前記接地端子間に所定の電源電圧が印加されない状態において、前記エミッタ端子と前記ベース端子間の短絡を解除することを特徴とするサージ保護方法。
【請求項１０】
半導体集積回路装置の内部回路に接続されこの内部回路を動作させる電源が供給される電源端子と、この内部回路に接続され基準電圧が供給される接地端子と、前記内部回路に接続され外部から信号が供給される外部接続端子と、サージ電荷を導出入するサージ放電端子とを備えた半導体集積回路のサージ保護方法であって、
前記外部接続端子にドレイン端子が接続され、前記サージ放電端子にソース端子が接続され、前記ソース端子とゲート端子との間の電圧によって前記ドレイン端子と前記ソース端子間が導通するトランジスタと、
前記外部接続端子と前記ゲート端子間に挿入接続された抵抗又はコンデンサと、
前記ソース、ゲート端子と個々に接続され前記ソース、ゲート端子間の状態を異ならせる制御端子対を備えた制御回路とを備え、
前記制御回路が、前記電源端子と前記接地端子間に所定の電源電圧が印加された状態において、前記ソース端子と前記ゲート端子間を短絡し、前記電源端子と前記接地端子間に所定の電源電圧が印加されない状態において、前記ソース端子と前記ゲート端子間の短絡を解除することを特徴とするサージ保護方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体回路で使用するサージ保護装置及び保護方法に関するものである。
【０００２】
【従来の技術】
従来のトランジスタを用いたサージ保護装置を図２６に示す。図２６において、トランジスタ１が＋（プラス）サージ電流を吸収する役割を担っていて、外部接続端子４に印加された＋サージによる電流を放電端子１９を通して放電し、内部回路３を＋サージから保護している。抵抗１７はサージ印加に対するトランジスタ１の安定性を得るためのものである。一般にサージ放電端子１９は半導体集積回路の最低電位に接続されることが多く、最低電位である接地端子に接続した場合は図２７のようになる。
【０００３】
ここで、サージに対する能力はトランジスタ１のコレクタ−エミッタ間がブレークダウンする電圧（ブレークダウン電圧若しくは耐圧：ＢＶＣＥ）が大きく影響するが、トランジスタ１のコレクタ−エミッタ間の耐圧はトランジスタ１のベースに接続された条件により変化する。その条件は大きく分けて、
（１）開放（図２７における抵抗１７の抵抗値が∞）の場合
（２）適当な任意の値の抵抗１７を介して接地の場合
（３）接地（図２７における抵抗１７の抵抗値が０）の場合
の３条件が存在する。それぞれのブレークダウン電圧を、（１）ＢＶＣＥＯ、（２）ＢＶＣＥＲ、（３）ＢＶＣＥＳとして表せば、
ＢＶＣＥＯ≦ＢＶＣＥＲ≦ＢＶＣＥＳ
となり、一般的には（２）がよく利用される。
【０００４】
図２７を用いて説明すると、トランジスタ１のコレクタにブレークダウン電圧以上の＋サージが印加されるとトランジスタ１がブレークダウンを起こしてサージを吸収する。しかし、半導体集積回路１０の通常動作時には、内部回路３と外部接続端子４との間には信号のやりとりが存在し、トランジスタ１が動作した場合には信号のやりとりを妨害してしまう。このため半導体集積回路の通常動作時には、トランジスタ１がブレークダウンを起こさないようにする必要があり、ブレークダウン電圧は外部接続端子４に発生する最大電圧以上に設定される。
【０００５】
【発明が解決しようとする課題】
ブレークダウン電圧が高くなればサージ吸収能力は低くなり、サージの保護という面では弱くなる。サージ保護素子が接続されても外部接続端子４にかかる最大電圧が高い場合はその傾向が大きくなる。図２７では内部回路３としてツェナーＺＡＰによる一種のＲＯＭ回路が示してあり、この場合の外部出力端子４は書込み電圧端子と呼ばれる。ＲＯＭの書込みの際には図２８に示すように、この書込み電圧端子に高電圧（以後、「書込み電圧」という）をかけてツェナーダイオード９に対して逆方向の高電圧を印加すると、ツェナーダイオード９は低インピーダンス状態に変化するので、ＺＡＰ調整出力端子２０の電圧を下げることができる。このようにして、通常動作時にはＺＡＰ調整出力端子２０の電圧の高低によりＲＯＭとして使用できる。この場合、サージ保護装置が動作する最低電圧（動作開始電圧）は書込み電圧以上になるように設定しなければならない。このように、一時的に高電圧を使用する場合でも、サージ保護素子の動作開始電圧を高く設定する必要がある。しかし、通常使用時にも動作開始電圧の高いままのサージ保護素子を使用するとサージ印加による半導体回路への影響が避けられなくなる。つまり、書込み電圧以上にならないとサージ保護素子としては動作しないので図２９に示すように、書込みを行っていないツェナーダイオード９に対して書込み電圧端子に＋サージが印加されてもツェナーダイオード９には逆方向の書込み電圧程度の電圧がかかってしまい、ツェナーダイオード９が低インピーダンス状態へと変化し、誤った書込みがされてしまうことになる。
【０００６】
内部回路３が他のありふれた回路の場合の例を図３０に示す。この場合の内部回路の動作は外部接続端子４に入力された電圧が接地との抵抗分割により減衰され、トランジスタ１３によるエミッタホロワ出力端子３１に信号として出力されるものである。この場合も同様にサージ保護素子の動作開始電圧は、外部接続端子４にかかる最大電圧以上に設定する必要がある。
【０００７】
近年の半導体素子の微細化や耐電圧の低い素子の使用によりサージが印加された場合の半導体素子への影響も大きくなっている。しかし、実動作時には外部接続端子４はある電位をもつため、動作開始電圧は端子にかかる最大電圧以下には設定させることができないでいる。
【０００８】
また、サージの印加による半導体集積回路への影響については、半導体集積回路が単体で存在しているとき受ける影響が強く、実装された状態ではサージの分散、配線の浮遊容量等により半導体集積回路の端子への衝撃が緩和されるので動作点開始電圧を若干高く設定しても問題はない。しかし、実動作時に半導体回路に影響の無いようにすることとサージ保護の強化をすることとは相反することであり、従来の保護回路形式では動作開始電圧をある一定の電圧に決めるため、サージ保護素子の動作開始電圧はサージ保護素子の接続される端子の最大電圧以上に設定せざるを得なくなり、サージによる半導体回路への影響が避けられないという問題がある。
【０００９】
本発明は上記従来の課題を解決するものであり、動作開始電圧を切替えることのできるサージ保護素子を提供することを目的とする。
【００１０】
【課題を解決するための手段】
この目的を達成するために、本発明の請求項１に記載の発明は、半導体集積回路装置の内部回路に接続されこの内部回路を動作させる電源が供給される電源端子と、この内部回路に接続され基準電圧が供給される接地端子と、前記内部回路に接続され外部から信号が供給される外部接続端子と、サージ電荷を導出入するサージ放電端子とを備えた半導体集積回路のサージ保護装置において、
前記外部接続端子にコレクタ端子が接続され、前記サージ放電端子にエミッタ端子が接続され、前記エミッタ端子とベース端子との間の電圧によって前記コレクタ端子と前記エミッタ端子間が導通するトランジスタと、
前記外部接続端子と前記ベース端子間に挿入接続された抵抗と、
前記エミッタ、ベース端子と個々に接続され前記エミッタ、ベース端子間の状態を異ならせる制御端子対を備えた制御回路とを備え、
前記制御回路が、前記電源端子と前記接地端子間に所定の電源電圧が印加された状態において、前記エミッタ端子と前記ベース端子間を短絡し、前記電源端子と前記接地端子間に所定の電源電圧が印加されない状態において、前記エミッタ端子と前記ベース端子間の短絡を解除することを特徴とするサージ保護装置である。
【００１１】
この構成を備えることにより、電源電圧が印加された状態ではトランジスタのベースはエミッタにほぼ等しい電位状態となり、このトランジスタの特性で決定される電圧でトランジスタをブレークダウンさせる。また、電源電圧が印加されない状態においては、トランジスタがオンするのに必要な電圧以上の電圧が外部接続端子に印加されることによりトランジスタがオン状態になり、サージを吸収することができる。
【００１２】
本願請求項２に記載の発明は、前記エミッタ、ベース端子間に抵抗を挿入接続したことを特徴とする請求項１記載のサージ保護装置である。
【００１３】
この構成を備えることにより、外部接続端子とサージ放電端子との間を２個の抵抗で分割した点がトランジスタのベースに入ることになるので、トランジスタがオンするのに必要な外部接続端子からの電位を調整することができる。
【００１４】
本願請求項３に記載の発明は、前記ベース端子と接続された前記制御端子対の一方と前記ベース端子との間に抵抗を挿入接続したことを特徴とする請求項１記載のサージ保護装置である。
【００１５】
この構成を備えることにより、制御回路がトランジスタを短絡するように動作したときのこのトランジスタのブレークダウン電圧をこの抵抗で決定される値に設定することができる。
【００１６】
本願請求項４に記載の発明は、半導体集積回路装置の内部回路に接続されこの内部回路を動作させる電源が供給される電源端子と、この内部回路に接続され基準電圧が供給される接地端子と、前記内部回路に接続され外部から信号が供給される外部接続端子と、サージ電荷を導出入するサージ放電端子とを備えた半導体集積回路のサージ保護装置において、
前記外部接続端子にドレイン端子が接続され、前記サージ放電端子にソース端子が接続され、前記ソース端子とゲート端子との間の電圧によって前記ドレイン端子と前記ソース端子間が導通するトランジスタと、
前記外部接続端子と前記ゲート端子間に挿入接続された抵抗又はコンデンサと、
前記ソース、ゲート端子と個々に接続され前記ソース、ゲート端子間の状態を異ならせる制御端子対を備えた制御回路とを備え、
前記制御回路が、前記電源端子と前記接地端子間に所定の電源電圧が印加された状態において、前記ソース端子と前記ゲート端子間を短絡し、前記電源端子と前記接地端子間に所定の電源電圧が印加されない状態において、前記ソース端子と前記ゲート端子間の短絡を解除することを特徴とするサージ保護装置である。
【００１７】
この構成を備えることにより、電源電圧が印加された状態ではトランジスタのゲートはソースにほぼ等しい電位状態となり、このトランジスタの特性で決定される電圧でトランジスタをブレークダウンさせる。また、電源電圧が印加されない状態においては、トランジスタがオンするのに必要な電圧以上の電圧が外部接続端子に印加されることによりトランジスタがオン状態になり、サージを吸収することができる。
【００１８】
本願請求項５に記載の発明は、前記ソース、ゲート端子間に抵抗を挿入接続したことを特徴とする請求項４記載のサージ保護装置である。
【００１９】
この構成を備えることにより、外部接続端子とサージ放電端子との間を２個の抵抗で分割した点がトランジスタのベースに入ることになるので、トランジスタがオンするのに必要な外部接続端子からの電位を調整することができる。
【００２０】
本願請求項６に記載の発明は、前記サージ放電端子と前記接地端子とを接続したことを特徴とする請求項１又は４記載のサージ保護装置である。
【００２１】
この構成を備えることによって、サージ放電端子を半導体集積回路の最低電位に接続することができる。
【００２２】
本願請求項７に記載の発明は、前記サージ放電端子と前記電源端子とを接続したことを特徴とする請求項１又は４記載のサージ保護装置である。
【００２３】
この構成を備えることによって、サージ放電端子を半導体集積回路の最高電位に接続することができる。
【００２４】
本願請求項８記載の発明は、請求項１記載のサージ保護装置が、さらに、前記外部接続端子に第１端子が接続され、前記サージ放電端子に第２端子が接続され、前記第２端子と第３端子との間に外部から与えられる電圧によって前記第１端子と前記第２端子間が導通する第２トランジスタと、
前記第２トランジスタの前記第２、第３端子と個々に接続され前記第２、第３端子間の状態を異ならせる制御端子対を備えた第２制御回路とを備え、
前記第２制御回路が、前記電源端子と前記接地端子間に所定の電源電圧が印加された状態において、外部から与えられる二値信号に応じて前記第２トランジスタの前記第２端子と前記第３端子間を短絡若しくは開放し、前記電源端子と前記接地端子間に所定の電源電圧が印加されない状態において、前記第２トランジスタの前記第２端子と前記第３端子間の短絡を解除することを特徴とするサージ保護装置である。
【００２５】
この構成を備えることによって、電源がオン状態で外部信号によってトランジスタのベース・エミッタ間が短絡と開放状態の選択ができると共に、電源がオフ状態でトランジスタのベースを駆動する電圧でトランジスタを動作させることができるため、サージ保護素子の動作開始電圧を３状態に切替えることができる。
【００２６】
本願請求項９記載の発明は、半導体集積回路装置の内部回路に接続されこの内部回路を動作させる電源が供給される電源端子と、この内部回路に接続され基準電圧が供給される接地端子と、前記内部回路に接続され外部から信号が供給される外部接続端子と、サージ電荷を導出入するサージ放電端子とを備えた半導体集積回路のサージ保護方法であって、
前記外部接続端子にコレクタ端子が接続され、前記サージ放電端子にエミッタ端子が接続され、前記エミッタ端子とベース端子との間の電圧によって前記コレクタ端子と前記エミッタ端子間が導通するトランジスタと、
前記外部接続端子と前記ベース端子間に挿入接続された抵抗と、
前記エミッタ、ベース端子と個々に接続され前記エミッタ、ベース端子間の状態を異ならせる制御端子対を備えた制御回路とを備え、
前記制御回路が、前記電源端子と前記接地端子間に所定の電源電圧が印加された状態において、前記エミッタ端子と前記ベース端子間を短絡し、前記電源端子と前記接地端子間に所定の電源電圧が印加されない状態において、前記エミッタ端子と前記ベース端子間の短絡を解除することを特徴とするサージ保護方法である。
【００２７】
この方法によって、電源電圧が印加された状態ではトランジスタのベースはエミッタにほぼ等しい電位状態となり、このトランジスタの特性で決定される電圧でトランジスタをブレークダウンさせる。また、電源電圧が印加されない状態においては、トランジスタがオンするのに必要な電圧以上の電圧が外部接続端子に印加されることによりトランジスタがオン状態になり、サージを吸収することができる。
【００２８】
本願請求項１０記載の発明は、半導体集積回路装置の内部回路に接続されこの内部回路を動作させる電源が供給される電源端子と、この内部回路に接続され基準電圧が供給される接地端子と、前記内部回路に接続され外部から信号が供給される外部接続端子と、サージ電荷を導出入するサージ放電端子とを備えた半導体集積回路のサージ保護方法であって、
前記外部接続端子にドレイン端子が接続され、前記サージ放電端子にソース端子が接続され、前記ソース端子とゲート端子との間の電圧によって前記ドレイン端子と前記ソース端子間が導通するトランジスタと、
前記外部接続端子と前記ゲート端子間に挿入接続された抵抗又はコンデンサと、
前記ソース、ゲート端子と個々に接続され前記ソース、ゲート端子間の状態を異ならせる制御端子対を備えた制御回路とを備え、
前記制御回路が、前記電源端子と前記接地端子間に所定の電源電圧が印加された状態において、前記ソース端子と前記ゲート端子間を短絡し、前記電源端子と前記接地端子間に所定の電源電圧が印加されない状態において、前記ソース端子と前記ゲート端子間の短絡を解除することを特徴とするサージ保護方法である。
【００２９】
この方法によって、電源電圧が印加された状態ではトランジスタのゲートはソースにほぼ等しい電位状態となり、このトランジスタの特性で決定される電圧でトランジスタをブレークダウンさせる。また、電源電圧が印加されない状態においては、トランジスタがオンするのに必要な電圧以上の電圧が外部接続端子に印加されることによりトランジスタがオン状態になり、サージを吸収することができる。
【００３０】
【発明の実施の形態】
以下本発明の参考例及び実施の形態について、図面を参照しながら説明する。
【００３１】
図１は本発明の参考例におけるトランジスタを用いたサージ保護装置を示すものである。
【００３２】
図１において、１はサージを吸収するトランジスタであり、２は、トランジスタ１のベースと接地間のインピーダンスを異ならせる働きを有する制御回路であり、３は内部回路である。４は外部接続端子であり、サージから内部回路を保護する機能を有する回路をその内部に有する端子である。ここで、従来の技術の場合同様に、サージ放電端子１９を接地端子２１に接続した場合は図２のようになる。
【００３３】
図２において、制御回路２によってトランジスタ１のベースをトランジスタ１のエミッタにほぼ等しい電位の状態とオープン状態とに切替えることができる。
【００３４】
図１に示した制御回路２の場合では電源端子１８から電源が印加されていて、スイッチ７がトランジスタ２２側に切替わると電流源６からの電流によりトランジスタ５のベースおよび抵抗８に電流が流れ、トランジスタ５がオンしてトランジスタ１のベースとエミッタとがほぼ等しい電位状態になる。このため、トランジスタ１のブレークダウン電圧はＢＶＣＥＳとなる。電源が印加されていない状態では電流源６がオフ状態であり、また電源がオンでもスイッチ７がトランジスタ２３側に切替わっている状態ではトランジスタ５のベース電流が供給されないのでトランジスタ５はオフし、トランジスタ１のベースはオープン状態となりブレークダウン電圧はＢＶＣＥＯとなる。つまり、電源オンかつスイッチ７がトランジスタ２２側の場合と、電源オフまたはスイッチ７がトランジスタ２３側の場合とで、サージ保護素子の動作開始電圧をＢＶＣＥＯとＢＶＣＥＳとに切替えることができる。図２では内部回路３としてツェナーＺＡＰの一例を示している。
【００３５】
また、ツェナーＺＡＰの書込みをする際の様子を図３に示す。書込みの際は、電源２４を入れてかつスイッチ７をトランジスタ２２側にすることで、トランジスタ１のベースとエミッタとをほぼ同電位状態にし、サージ保護素子としての動作開始電圧を書込み電圧以上に上昇させておき、書込み端子である外部接続端子４に外部から書込み電圧２５を与えることにより、ツェナーダイオード９に逆電圧を発生させ書込み動作させることができる。
【００３６】
次に、通常動作時に＋サージが印加された時の様子を図４に、搬送時や未使用時に＋サージが印加された時の様子を図５に示す。
【００３７】
通常動作時はスイッチ７をトランジスタ２３側に切替え、また搬送時や未使用時には電源自体がオフしているので電流源６がオフすることで、サージ保護素子としての動作開始電圧を書込み電圧以下に降下させる。この状態で外部接続端子４に＋サージ電圧が印加された場合にはサージ保護素子の働きにより外部接続端子４の電圧は書込み電圧以下に抑えられ、ツェナーダイオード９に誤って書込みされることはなくなる。このように書込みの際には書込みに影響を与えることのない素子、通常使用時や電源オフ時にはツェナーダイオード９への誤った書込みを無くすことのできる素子として働くことができる。
【００３８】
また、内部回路が一般的な場合を図６に示す。ここで、従来の技術の場合同様に、サージ放電端子１９を接地端子２１に接続した場合は図７のようになる。この場合も電源がオンでスイッチ７がトランジスタ２２側に流れた際にはサージ保護素子としての動作開始電圧を外部接続端子４にかかる最大電圧以上に上昇させておき、信号への影響が無いようにする。また、信号を通さない時にはスイッチ７をトランジスタ２３側へ切替えて、電源オフ時には電流源６自体の電流がオフすることでサージ保護素子の動作開始電圧を下げてやる。このことにより、電源のかかっていない場合の＋サージ印加に対して低電圧から動作でき、早期サージ吸収を行うことができる。
【００３９】
一般的に電源オン時には、外部接続端子４は信号を常時やりとりをしている場合が多いので、その場合はスイッチ７が不要で図８に示すような回路にして電源オン／オフでサージ保護素子の動作開始電圧を変化させても良い。
【００４０】
以上のように本発明の参考例によれば、サージ吸収用のトランジスタと、前記トランジスタのベースの接続状態を変更するための制御回路とを備えることによりサージ保護素子の動作開始電圧を切替えることができる。
【００４１】
なお、本発明の参考例ではトランジスタ１のベースにトランジスタ５のコレクタのみを接続しているが、図９に示すように、トランジスタ１のベースとトランジスタ５のコレクタ間に抵抗３０を挿入すれば、トランジスタ５がオンした際のトランジスタ１のブレークダウン電圧はＢＶＣＥＲとなり、トランジスタ１のブレークダウン電圧をＢＶＣＥＲとＢＶＣＥＯとに切替えることもできる。
【００４２】
また、図１０に示すように、トランジスタ１のベースとエミッタとの間に抵抗３２を追加すれば、トランジスタ５がオフした際のトランジスタ１のブレークダウン電圧をＢＶＣＥＲとすることができ、トランジスタ１のブレークダウン電圧をＢＶＣＥＲとＢＶＣＥＳとに切替えることもできる。
【００４３】
更に、図１１に示すように、トランジスタ１のベースとトランジスタ５のコレクタ間に抵抗３０を、トランジスタ１のベースとエミッタとの間に抵抗３２をそれぞれ挿入すれば、トランジスタ５がオン／オフした際のトランジスタ１のブレークダウン電圧をそれぞれＢＶＣＥＲ１とＢＶＣＥＲ２とに切替えることもできる。
【００４４】
次に、図１２は本発明の第１の実施の形態におけるトランジスタを用いたサージ保護装置を示すものである。
【００４５】
図１２において、３３は抵抗であり、本発明の参考例における構成に対してトランジスタ１のコレクタとベースとの間に抵抗３３が挿入された構成である。さらに、サージ放電端子１９を接地端子２１に接続した場合は図１３のようになり、以下この回路図での動作を説明する。
【００４６】
制御回路２によりトランジスタ１のベースはエミッタにほぼ等しい電位状態と、外部接続端子４から抵抗３３でバイアス状態とに切替えることができる。図１３に示した制御回路２の場合では電源がオンすれば電流源６の電流が抵抗８およびトランジスタ５のベースに流れてトランジスタ５はオンし、トランジスタ１のベースはエミッタにほぼ等しい電位状態になる。このため、トランジスタ１のブレークダウン電圧はＢＶＣＥＳとなる。電源オフの際はトランジスタ５のベース電流が供給されないのでトランジスタ５がオフし、トランジスタ１のベースは外部接続端子４から抵抗３３でバイアスされた状態になる。この状態で外部接続端子４にＶＢＥ以上のサージが印加されると、抵抗３３を通してトランジスタ１のベース電流が流れ、トランジスタ１がオンし、トランジスタ１のコレクタからサージを吸収することができる。つまり、電源がオンの時とオフの時とでサージ保護素子としての動作開始電圧をＢＶＣＥＳとＶＢＥとに切替えることができる。電源が入り通常動作しているときには、サージ保護素子の動作開始電圧ＢＶＣＥＳを外部接続端子４にかかる最大電圧以上に上昇させておき、電源オフ時にはサージ保護素子の動作開始電圧がＶＢＥまで下がるので、電源オン時には信号のやりとりが問題なくでき、電源がオフの状態では、外部接続端子４に＋サージが印加されてもサージ保護素子の働きで外部接続端子４の電圧は約ＶＢＥに抑えられ、内部回路３にかかる電圧も低く抑えることができる。
【００４７】
以上のように第１の実施の形態によれば、サージ吸収用のトランジスタと、前記トランジスタのベースの接続状態を変更するための制御回路と、＋サージ印加時にベース電流を供給する抵抗とを備えることにより、サージ保護素子の動作開始電圧を切替えることができる。
【００４８】
なお、図１４に示すように、トランジスタ１のベースとトランジスタ５のコレクタ間に抵抗３０を挿入すれば、トランジスタ５がオンした際のトランジスタ１のブレークダウン電圧はＢＶＣＥＲとなり、トランジスタ１のブレークダウン電圧をＢＶＣＥＲとＶＢＥとに切替えることもできる。
【００４９】
また、図１５に示すように、トランジスタ１のベースとエミッタとの間に抵抗３２を追加すれば、外部接続端子４とサージ放電端子１９との間を抵抗３３と抵抗３２とで抵抗分割した点がトランジスタ１のベースに入ることになるので、トランジスタ１がオンするのに必要な外部接続端子４の電位を調整することができるようになる。
【００５０】
更に、図１６に示すように、トランジスタ１のベースとトランジスタ５のコレクタ間に抵抗３０を挿入し、トランジスタ１のベースとエミッタとの間に抵抗３２を挿入すれば、トランジスタ５がオン時にはトランジスタ１のブレークダウン電圧ＢＶＣＥＲ以上で放電する回路と、オフの時には抵抗３３と抵抗３２の抵抗分割により抵抗３２に発生する電圧がＶＢＥとなるときの外部接続端子の電圧以上で放電する回路との切替えをすることができるようになる。
【００５１】
以上の第１の実施の形態ではサージ保護トランジスタとしてＮＰＮ型トランジスタを例に示してきたが、ＰＮＰ型トランジスタを用いる場合は本発明の参考例の図１７に示すような回路で構成することができ、−（マイナス）サージに対しての保護素子として動作する。また、この場合サージ放電端子１９は半導体集積回路の最高電位に接続することが一般的である。
【００５２】
最高電位である電源端子１８に接続された場合を本発明の参考例の図１８を用いて示す。この場合、電源オンでは電流源２６の電流が抵抗２７とトランジスタ２９のベースに流れてトランジスタ２９はオンし、トランジスタ２８のベースとエミッタがほぼ同じ電位になり、トランジスタ２８がオフする。この時のブレークダウン電圧はＢＶＣＥＳとなる。このブレークダウン電圧は外部接続端子４が最低電位のときでもトランジスタ２８が動作しない値に設定しておけば半導体集積回路１０が動作している時には信号のやりとりに影響を与えることはないサージ保護素子として使用できる。電源オフの場合はトランジスタ２９のベース電流が流れないのでトランジスタ２９はオフし、トランジスタ２８のベースはオープン状態になり、トランジスタ２８のブレークダウン電圧はＢＶＣＥＯとなる。すなわち、ＮＰＮ型トランジスタの場合と同様の効果をもたらすことができる。
【００５３】
同様な考えで、上記でＮＰＮ型トランジスタで説明してきたことがＰＮＰ型トランジスタでも可能となる。
【００５４】
次に、図１９は第２の実施の形態におけるＭＯＳトランジスタを用いたサージ保護装置を示すものである。
【００５５】
図１９において、１４はＭＯＳトランジスタであり、第１の実施の形態における図１２に対してトランジスタ１をＭＯＳトランジスタ１４に置き換え、トランジスタのベース、コレクタ、エミッタをそれぞれゲート、ドレイン、ソースに置き換え、ＭＯＳトランジスタ１４のバックゲートを適当な電位に接続した構成である。
【００５６】
一般的にサージ放電端子１９およびＮｃｈ−ＭＯＳトランジスタのバックゲートは最低電位に接続することが多く、これらを接地端子２１に接続した場合は図２０のようになり、以下この回路図での動作を説明する。
【００５７】
制御回路２によりＭＯＳトランジスタ１４のゲートはソースにほぼ等しい電位の状態と、外部接続端子４から抵抗３３でバイアス状態とに切替えることができる。電源がオンすれば電流源６の電流でトランジスタ５をオンし、ＭＯＳトランジスタ１４のゲートはソースにほぼ等しい電位の状態になる。このため、ＭＯＳトランジスタ１４のブレークダウン電圧はＢＶＤＳＳとなる。電源オフの際は電流の供給がなくなるのでトランジスタ５はオフし、ＭＯＳトランジスタ１４のゲートは外部接続端子４から抵抗３３でバイアスされた状態になる。この状態で外部接続端子４にＶＧＳ以上の電圧が印加されると、抵抗３３を通してＭＯＳトランジスタ１４のゲート電位もＶＧＳ以上に上昇し、ＭＯＳトランジスタ１４がオンし、ＭＯＳトランジスタ１４のドレインからサージを吸収することができる。つまり、電源がオンの時とオフの時とでサージ保護素子としての動作開始電圧をＢＶＤＳＳとＶＧＳとに切替えることができる。電源が入り通常動作しているときには、サージ保護素子の動作開始電圧を外部接続端子４にかかる最大電圧以上に設定することで、外部接続端子４と内部回路３との間の信号のやりとりに影響が無いようにできる。電源がオフの状態では、外部接続端子４に＋サージが印加されてもサージ保護素子の働きで外部接続端子４の電圧は約ＶＧＳに抑えられ、内部回路３にかかる電圧も低く抑えられる。
【００５８】
以上のように第２の実施の形態によれば、サージ吸収用のＭＯＳトランジスタと、前記ＭＯＳトランジスタのゲートの接続状態を変更するための制御回路と、サージ印加時に外部接続端子の電位をゲート電位に伝達させる抵抗とを備えることにより、サージ保護素子の動作開始電圧を切替えることができる。
【００５９】
なお、図２１に示すように、ＭＯＳトランジスタ１４のゲートとソースとの間に抵抗３２を追加すれば、外部接続端子４とサージ放電端子１９との間を抵抗３３と抵抗３２とで抵抗分割した点がＭＯＳトランジスタ１４のゲートに入ることになるので、ＭＯＳトランジスタ１４がオンするのに必要な外部接続端子４の電位を調整することができるようになる。
【００６０】
次に、図２２は第３の実施の形態におけるＭＯＳトランジスタを用いたサージ保護装置を示すものである。
【００６１】
図２２において、３４は容量であり、第２の実施の形態における図１９に対して抵抗３３を容量３４に置き換えた構成である。
【００６２】
制御回路２によりＭＯＳトランジスタ１４のゲートの電位はソースにほぼ等しい電位の状態と、容量３４によって支配される状態とに切替えることができる。電源がオンすれば電流源６の電流でトランジスタ５をオンし、ＭＯＳトランジスタ１４のゲートはソースにほぼ等しい電位の状態になる。このため、ＭＯＳトランジスタ１４のブレークダウン電圧はＢＶＤＳＳとなる。電源オフの際は電流の供給がなくなるのでトランジスタ５はオフし、ＭＯＳトランジスタ１４のゲート電位は容量３４の両端間電圧と外部接続端子４により決まる。容量の両端間の電圧をＶＣとすると、外部接続端子４にＶＧＳ＋ＶＣ以上の電圧が印加されると、ＭＯＳトランジスタ１４のゲート電位はＶＧＳ以上に上昇し、ＭＯＳトランジスタ１４がオンするので、ＭＯＳトランジスタ１４のドレインからサージを吸収することができる。つまり、電源がオンの時とオフの時とでサージ保護素子としての動作開始電圧をＢＶＤＳＳとＶＧＳ＋ＶＣとに切替えることができる。電源が入り通常動作しているときには、サージ保護素子の動作開始電圧を外部接続端子４にかかる最大電圧以上に設定することで、外部接続端子４と内部回路３との間の信号のやりとりに影響が無いようにできる。電源がオフの状態では、外部接続端子４に＋サージが印加されてもサージ保護素子の働きで外部接続端子４の電圧は約ＶＧＳ＋ＶＣに抑えられ、内部回路３にかかる電圧も低く抑えられる。
【００６３】
以上のように第３の実施の形態によれば、サージ吸収用のＭＯＳトランジスタと、前記ＭＯＳトランジスタのゲートの接続状態を変更するための制御回路と、サージ印加時に外部接続端子の電位をゲート電位に伝達させる容量とを備えることにより、サージ保護素子の動作開始電圧を切替えることができる。
【００６４】
以上の第２の実施の形態および第３の実施の形態ではサージ保護のＭＯＳトランジスタとしてＮｃｈ−ＭＯＳトランジスタを例に示してきたが、Ｐｃｈ−ＭＯＳトランジスタを用いる場合は図２３に示すような回路で構成することができ、−サージに対しての保護素子として動作する。
【００６５】
また、この場合サージ放電端子１９および、Ｐｃｈ−ＭＯＳトランジスタのバックゲートは半導体集積回路の最高電位に接続することが一般的である。
【００６６】
これらが最高電位である電源端子１８に接続された場合を図２４に示す。この場合、電源オンでは電流源２６の電流が抵抗２７とトランジスタ２９のベースに流れてトランジスタ２９はオンし、ＭＯＳトランジスタ３５のゲートとソースがほぼ同じ電位になり、ＭＯＳトランジスタ３５のブレークダウン電圧はＢＶＤＳＳとなる。このブレークダウン電圧は外部接続端子４が最低電位のときでもＭＯＳトランジスタ３５が動作しない値に設定しておけば半導体集積回路１０が動作している時には信号のやりとりに影響を与えることのないサージ保護素子として使用できる。
【００６７】
電源オフの場合はトランジスタ２９のベース電流が流れないのでトランジスタ２９はオフし、ＭＯＳトランジスタ３５のゲートは外部接続端子４から抵抗３６でバイアス状態になり、ＭＯＳトランジスタ３５をオン状態にして＋サージを吸収することができる。すなわち、Ｎｃｈ−ＭＯＳトランジスタの場合と同様の効果をもたらすことができる。
【００６８】
同様な考えで、上記Ｎｃｈ−ＭＯＳトランジスタで説明してきたことがＰｃｈ−ＭＯＳトランジスタでも可能となる。また、以上に記載のサージ保護素子および、従来のサージ保護素子は複数組み合わせて使用することも可能で、図２５に一例を示す。
【００６９】
この回路の場合、電源オン時には電流源６および電流源４４が電流を流すので、スイッチ４３がトランジスタ４１側に切替わっている時にはトランジスタ３７およびトランジスタ１は共にＢＶＣＥＳが動作開始電圧となる。また、スイッチ４３がトランジスタ４２側に切替わるとトランジスタ３７はＢＶＣＥＯが動作開始電圧となり、トランジスタ１よりも低電圧で動作できるのでこの場合はトランジスタ３７のＢＶＣＥＯがサージ保護素子の動作開始電圧となる。電源がオフ状態では、電流源６および電流源４４ともに電流が流れなくなり、トランジスタ１はＶＢＥが動作開始電圧、トランジスタ３７はＢＶＣＥＯが動作開始電圧となり、低電位で動作をはじめるトランジスタ１によるＶＢＥがサージ保護素子としての動作開始電圧となる。つまりこの場合は、サージ保護素子の動作開始電圧をＢＶＣＥＳ、ＢＶＣＥＯ、ＶＢＥの３状態に切替えることができる。
【００７０】
これらの構成により、一時的に高電圧を使用する回路の場合には高電圧使用時と通常使用時とでサージ保護素子の動作開始電圧とを切替えることにより通常使用時のサージによる影響を極力抑えることができる。また、半導体回路の使用状態と未使用状態とでサージ保護素子の動作開始電圧を切替えることで、半導体回路が単体で存在しているときの極めてサージの影響を受けやすい状態の場合にはサージ吸収能力の高い保護素子として動作し、かつ実動作時には半導体回路の動作には影響を与えない素子として動作することができる。このため、半導体集積回路の運搬中並びに実装工程などでのサージの発生し易い状況でも強力なサージ保護素子として動作し、半導体集積回路の内部回路をサージから守ることができる。
【００７１】
【発明の効果】
以上のように本発明は、トランジスタ型のサージ保護素子にトランジスタのベース又はゲートの接続を切替えるためのスイッチと外部接続端子からベースをバイアス状態とする抵抗又は、外部接続端子の電位をゲートに伝達させる抵抗又はコンデンサを備えることにより、サージ保護装置の動作開始電圧を切替えることができ、優れたサージ保護素子を実現できて半導体集積回路のサージ保護能力を強化できるものである。
【図面の簡単な説明】
【図１】本発明の参考例におけるサージ保護装置を示す回路図
【図２】本発明の参考例におけるサージ保護装置を示す第１の補足図
【図３】本発明の参考例におけるサージ保護装置を示す第２の補足図
【図４】本発明の参考例におけるサージ保護装置を示す第３の補足図
【図５】本発明の参考例におけるサージ保護装置を示す第４の補足図
【図６】本発明の参考例におけるサージ保護装置を示す第５の補足図
【図７】本発明の参考例におけるサージ保護装置を示す第６の補足図
【図８】本発明の参考例におけるサージ保護装置を示す第７の補足図
【図９】本発明の参考例におけるサージ保護装置を示す第８の補足図
【図１０】本発明の参考例におけるサージ保護装置を示す第９の補足図
【図１１】本発明の参考例におけるサージ保護装置を示す第１０の補足図
【図１２】本発明の第１の実施形態におけるサージ保護装置を示す回路図
【図１３】本発明の第１の実施形態におけるサージ保護装置を示す第１の補足図
【図１４】本発明の第１の実施形態におけるサージ保護装置を示す第２の補足図
【図１５】本発明の第１の実施形態におけるサージ保護装置を示す第３の補足図
【図１６】本発明の第１の実施形態におけるサージ保護装置を示す第４の補足図
【図１７】本発明の参考例におけるサージ保護装置を示す第５の補足図
【図１８】本発明の参考例におけるサージ保護装置を示す第６の補足図
【図１９】本発明の第２の実施形態におけるサージ保護装置を示す回路図
【図２０】本発明の第２の実施形態におけるサージ保護装置を示す第１の補足図
【図２１】本発明の第２の実施形態におけるサージ保護装置を示す第２の補足図
【図２２】本発明の第３の実施形態におけるサージ保護装置を示す回路図
【図２３】本発明の第２の実施形態におけるサージ保護装置を示す第１の補足図
【図２４】本発明の第２の実施形態におけるサージ保護装置を示す第２の補足図
【図２５】本発明の参考例から本発明の第３の実施形態におけるサージ保護素子を複数用いたサージ保護装置の回路図
【図２６】従来のサージ保護装置を示す回路図
【図２７】従来のサージ保護装置を示す第１の補足図
【図２８】従来のサージ保護装置を示す第２の補足図
【図２９】従来のサージ保護装置を示す第３の補足図
【図３０】従来のサージ保護装置を示す第４の補足図
【符号の説明】
１  トランジスタ
２  制御回路
３  内部回路
４  外部接続端子
５  トランジスタ
６  電流源
７  スイッチ
８  抵抗
９  ツェナーダイオード
１０  半導体集積回路
１３  トランジスタ
１４  ＭＯＳトランジスタ
１７  抵抗
１８  電源端子
１９  サージ放電端子
２０  ＺＡＰ調整出力端子
２１  接地端子
２２，２３  トランジスタ
２４  電源
２５  ＺＡＰ書込み電源
２６  電流源
２７  抵抗
２８，２９  トランジスタ
３０  抵抗
３１  エミッタホロワ出力端子
３２，３３  抵抗
３４  容量
３５  ＭＯＳトランジスタ
３６  抵抗
３７  トランジスタ
３８  制御回路
３９  トランジスタ
４０  抵抗
４１，４２  トランジスタ
４３  スイッチ
４４  電流源
【図１】
0003633297.tif 000002
【図２】
0003633297.tif 000003
【図３】
0003633297.tif 000004
【図４】
0003633297.tif 000005
【図５】
0003633297.tif 000006
【図６】
0003633297.tif 000007
【図７】
0003633297.tif 000008
【図８】
0003633297.tif 000009
【図９】
0003633297.tif 000010
【図１０】
0003633297.tif 000011
【図１１】
0003633297.tif 000012
【図１２】
0003633297.tif 000013
【図１３】
0003633297.tif 000014
【図１４】
0003633297.tif 000015
【図１５】
0003633297.tif 000016
【図１６】
0003633297.tif 000017
【図１７】
0003633297.tif 000018
【図１８】
0003633297.tif 000019
【図１９】
0003633297.tif 000020
【図２０】
0003633297.tif 000021
【図２１】
0003633297.tif 000022
【図２２】
0003633297.tif 000023
【図２３】
0003633297.tif 000024
【図２４】
0003633297.tif 000025
【図２５】
0003633297.tif 000026
【図２６】
0003633297.tif 000027
【図２７】
0003633297.tif 000028
【図２８】
0003633297.tif 000029
【図２９】
0003633297.tif 000030
【図３０】
0003633297.tif 000031