(57)【特許請求の範囲】
【請求項１】
メモリキャパシタ（ＣＭ）と選択トランジスタ（ＴＭ）と書き込み読み出し差動増幅器（ＳＡ）が設けられており、
前記メモリキャパシタ（ＣＭ）は、ビット線（ＢＬｉ）およびビット線参照電圧（Ｖ／ＢＬｉ）をもつ参照ビット線（／ＢＬｉ）から成るビット線対（ＢＬｉ，／ＢＬｉ）とワード線（ＷＬｉ）との交点に配置されており、
前記選択トランジスタ（ＴＭ）を介して前記メモリキャパシタ（ＣＭ）はビット線と接続されており、該選択トランジスタ（ＴＭ）の制御電極はワード線（ＷＬｉ）と接続されており、
前記書き込み読み出し差動増幅器（ＳＡ）は、前記メモリキャパシタ（ＣＭ）からのデータの読み出しおよびそこへの書き込みのため、転送トランジスタ（Ｔ）を介して前記ビット線対（ＢＬｉ，／ＢＬｉ）と接続されている形式の、
集積メモリにおいて、
主参照ビット線（／ＢＬ０）が充電スイッチ素子（ＴＬ）を介して基準電圧（ＶＲＥＦ）につなげられており、
３つの別の参照ビット線（／ＢＬｉ）が、各参照ビット線の寄生容量間での電荷平衡調整のため３つの平衡調整スイッチ素子（ＴＡ）を介して前記主参照ビット線（／ＢＬ０）と接続されていることを特徴とする、
集積メモリ。
【請求項２】
基準電圧（ＶＲＥＦ）は基準電圧源により供給されている、請求項１記載のメモリ。
【請求項３】
前記平衡調整スイッチ素子（ＴＡ）は直列に接続されている、請求項１または２記載のメモリ。
【請求項４】
前記充電スイッチ（ＴＬ）としてｐチャネルトランジスタが用いられる、請求項１から３のいずれか１項記載のメモリ。
【請求項５】
メモリキャパシタ（ＣＭ）を備え、ビット線（ＢＬｉ）およびビット線参照電圧（Ｖ／ＢＬｉ）をもつ対応する参照ビット線（／ＢＬｉ）から成るビット線対（ＢＬｉ，／ＢＬｉ）と接続された前記メモリキャパシタ（ＣＭ）から、差動増幅器（ＳＡ）を用いてデータを読み出す形式の集積メモリの参照ビット線（／ＢＬｉ）上に参照電圧（Ｖ／ＢＬｉ）を発生させる方法において、
基準電圧（ＶＧＥＮ）を主参照ビット線（／ＢＬ０）へ供給するステップと、
該基準電圧（ＶＧＥＮ）を主参照ビット線（／ＢＬ０）から分離するステップと、
少なくとも３つの別の参照ビット線（／ＢＬ１，／ＢＬ２，／ＢＬ３）を前記主参照ビット線に対し並列に接続し、それにより並列に接続された各参照ビット線の寄生容量（ＣＰｉ）に蓄積されている電荷の平衡調整を行って、基準電圧（ＶＲＥＦ）を等しい大きさの複数のビット線参照電圧（Ｖ／ＢＬｉ）に配分するステップを有することを特徴とする、
集積メモリの参照ビット線（／ＢＬｉ）上に参照電圧（Ｖ／ＢＬｉ）を発生させる方法。
【請求項６】
参照ビット線（／ＢＬｉ）上での電荷平衡調整後、該参照ビット線（／ＢＬｉ）を平衡調整スイッチ素子（ＴＡ）により再び互いに分離する、請求項５記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積メモリたとえば強誘電体メモリに関する。この場合、メモリキャパシタと選択トランジスタと書き込み読み出し差動増幅器が設けられており、前記メモリキャパシタは、ビット線およびビット線参照電圧をもつ参照ビット線から成るビット線対とワード線との交点に配置されており、前記選択トランジスタを介して前記メモリキャパシタはビット線と接続されており、該選択トランジスタの制御電極はワード線と接続されており、前記書き込み読み出し差動増幅器は、前記メモリキャパシタからのデータの読み出しおよびそこへの書き込みのため、転送トランジスタを介して前記ビット線対と接続されている。さらに本発明は、このような集積メモリたとえば強誘電体メモリの参照ビット線上に参照電圧を発生させる方法に関する。
【０００２】
【従来の技術】
この種の集積メモリはＤＲＡＭまたはＦｅＲＡＭとして DE 199 03 199 A1 から知られている。この場合、たとえばデータを１トランジスタ１キャパシタ型のメモリセルにおける強誘電体メモリキャパシタから読み出すために、参照ビット線上に規定の参照電圧が必要とされる。強誘電体キャパシタの場合、誘電体の分極状態によって情報が記憶される。格納されている情報を差動型センスアンプにより読み出す際、メモリキャパシタと接続されたビット線上に、論理値１については対応する分極状態に基づきたとえば１．２Ｖの電圧値を、論理値０については逆の分極状態に基づき０．５Ｖの電圧値を発生させることができ、もしくは測定することができる。この電圧値は、差動増幅器によって参照ビット線における参照電圧と比較される。
【０００３】
その際、このビット線参照電圧の精確な値はテストフェーズにおいてまえもって求められ、それに応じて参照電圧が調節される。この目的でたとえば、強誘電体メモリのすべてのメモリセルに論理値０に応じて電圧が書き込まれ、つまりすべてのメモリセルを適切に分極させる。ついで特定のビット線参照電圧が印加され、差動増幅器によってすべてのメモリセルが読み出される。ビット線参照電圧の値が過度に低く選定されていたならば、誤って論理値１も読み出される。したがって続くステップにおいてビット線参照電圧の値が高められ、読み出し過程が繰り返される。この過程は、記憶されたすべての論理値０が強誘電体セルから適正に読み出されるまで実施される。これに続いてすべてのメモリセルに論理値１が書き込まれ、高められたビット線参照電圧に基づきメモリ内容が読み出される。その際、ビット線上の参照電圧は、記憶されたすべての論理値１を誤りなく読み出すことができるようになるまで低減される。これにより、テストされるメモリチップに関して、適切な基準電圧を選定しなければならない電圧窓が得られる。
【０００４】
公知の従来技術の欠点は、ビット線参照電圧の精度が限られていることである。なぜならば通常の基準電圧発生器あるいは基準セルはたとえば０．３〜０．７Ｖの範囲において、絶対的に３０ｍＶの電圧精度で出力電圧をビット線上に発生させるからである。このためビット線参照電圧の相対的な誤差の値は、１０％〜４．２％の範囲内である。
【０００５】
US 4, 937, 476 によれば集積メモリにおいて、差動増幅器のための参照電圧を充電スイッチ素子、平衡調整スイッチ素子およびキャパシタンスを用いて発生させることが知られている。この場合、参照電圧はキャパシタ間の電荷平衡調整によって実現されている。
【０００６】
【発明が解決しようとする課題】
本発明の課題は、メモリキャパシタと選択トランジスタと書き込み読み出し差動増幅器が設けられており、前記メモリキャパシタは、ビット線およびビット線参照電圧をもつ参照ビット線から成るビット線対とワード線との交点に配置されており、前記選択トランジスタを介して前記メモリキャパシタはビット線と接続されており、該選択トランジスタの制御電極はワード線と接続されており、前記書き込み読み出し差動増幅器は、前記メモリキャパシタからのデータの読み出しおよびそこへの書き込みのため、転送トランジスタを介して前記ビット線対と接続されている形式の集積メモリにおいて、ビット線参照電圧の精度を簡単な手段によって高めること、集積メモリのためのビット線参照電圧を発生させるための対応する作動方法を提供することである。
【０００７】
【課題を解決するための手段】
本発明によればこの課題は、主参照ビット線が充電スイッチ素子を介して基準電圧につなげられており、少なくとも１つの別の参照ビット線が、各参照ビット線の寄生容量間での電荷平衡調整のため平衡調整スイッチ素子を介して前記主参照ビット線と接続されている集積メモリにより解決される。さらに上記の課題は、基準電圧を主参照ビット線へ供給するステップと、該基準電圧を主参照ビット線から分離するステップと、少なくとも１つの別の参照ビット線を前記主参照ビット線に対し並列に接続し、それにより並列に接続された各参照ビット線の寄生容量に蓄積されている電荷の平衡調整を行って、基準電圧を等しい大きさの複数のビット線参照電圧に配分するステップを有する方法により解決される。
【０００８】
【発明の実施の形態】
本発明によれば、たとえば３０ｍＶという絶対的な電圧精度を変えないまま、たとえば０．７Ｖではなく２．８Ｖという従来技術に比べ著しく大きい出力電圧をもつ電圧発生器を用いて、基準電圧を問題なく発生させることができる。個々の参照ビット線上における相対的な誤差は、これにより相応に明らかに低減される。このように増大された基準電圧が選択された１つの参照ビット線における寄生容量に充電され、ついでその際に蓄積された電荷が他の参照ビット線の寄生容量に配分されることで、すべてのビット線参照電圧の誤差がそれ相応に低減される。たとえばビット線参照電圧を、１．２Ｖ〜２．８Ｖの範囲で３０ｍＶの電圧精度の出力電圧をもつ電圧発生器により発生させると、参照ビット線上における誤差は４本の参照ビット線が互いに結線されている場合、本発明による電荷平衡調整後にはもはや２．５％〜１．０％にしかならない。ここで４本のビット線参照電圧は等しい大きさである。その理由は、これらのビット線における４つの寄生容量も等しい大きさだからである。
【０００９】
１つの有利な実施形態によれば、基準電圧は定電圧源により供給される。これは回路技術的に非常に簡単に比較的大きな電圧値についても十分な精度で実現することができる。これに対する代案として基準セルを用いることもできるが、これは動作期間が増えるにつれて老化することに起因して基準電圧の精度が落ちる可能性がある。しかも基準電圧発生のタイミングが比較的複雑になってしまう。
【００１０】
有利には、電荷平衡調整のため４本の参照ビット線が３つの平衡調整スイッチ素子により互いに接続されている。これにより一方では、参照ビット線上での参照電圧の精度を４倍にすることができる。他方、主参照ビット線に供給される電圧の値を十分に低く抑えたままにすることができる。これはたとえば４本の参照ビット線が互いに結線されているならば２．８Ｖあたりにおくことができ、これにより電荷平衡調整後、精確に０．７Ｖの均一なビット線参照電圧を得ることができる。
【００１１】
簡単な回路レイアウトを得る目的で、平衡調整スイッチ素子を平衡調整トランジスタとして直列に接続することができる。
【００１２】
１つの有利な実施形態によれば充電スイッチ素子はｐチャネルトランジスタとして実現されており、これにより伝達すべき基準電圧がたとえば２．８Ｖのように比較的高くても、充電スイッチ素子のゲートにおける制御電圧を十分に低く抑えることができる。
【００１３】
次に、図面を参照しながら本発明による集積メモリアレイの実施例ならびにビット線参照電圧発生方法について説明する。
【００１４】
【実施例】
強誘電体メモリ（ＦｅＲＡＭ）は図１によれば周知のように、それぞれビット線ＢＬｉと参照ビット線／ＢＬｉから成るビット線対とワード線ＷＬｉの交点に、１トランジスタ１キャパシタ型のメモリセルＭＣを有している。各メモリセルＭＣの選択トランジスタＴＭは、メモリセルＭＣにおける強誘電体メモリキャパシタＣＭをそれぞれ対応づけられたビット線と接続する。選択トランジスタＴＭのゲートは、対応づけられたワード線ＷＬｉと接続されている。図１では簡単にするため、２本のビット線対ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２と３本のワード線ＷＬ１，ＷＬ２，ＷＬ３しか描かれていない。明らかなようにＦｅＲＡＭは、実際にはこれよりもずっと多数のビット線とワード線を有している。図示されているメモリ装置はさらに読み出し増幅器すなわちセンスアンプＳＡを有しており、これはビット線対における個々のビット線とそれぞれ転送トランジスタＴを介して接続されている。この場合、センスアンプＳＡは周知の差動増幅器であって、これはメモリキャパシタＣＭに対する読み出しアクセスにあたりそのキャパシタに属するビット線対（ＢＬｉ，／ＢＬｉ）上の電圧差を増幅し、図示されていないデータ線へ転送する。したがって読み出しアクセスにおいてこのような電圧差の結果、個々のビット線対におけるビット線の一方（／ＢＬｉ）が規定の参照電圧をもつ参照ビット線として用いられるのに対し、メモリキャパシタＣＭの内容はビット線対の対応する他方のビット線（ＢＬｉ）へ読み出されることになる。しかしセンスアンプＳＡは書き込みアクセス時にも、そこへ供給されたデータをビット線対の一方を介して強誘電体メモリセルＭＣへ伝送するために用いられる。センスアンプＳＡはたとえば、ＤＲＡＭにおいて一般的なフリップフロップ回路によって実現することができる。また、ある時点でビット線ＢＬｉ，／ＢＬｉの一方だけをセンスアンプＳＡと接続するよう、転送トランジスタＴを制御することができる。したがってセンスアンプは左側のビット線対ＢＬ１，／ＢＬ１をアクセスすることができるし、あるいは右側のビット線対ＢＬ２，／ＢＬ２をアクセスすることができる。
【００１５】
図１に示されているメモリはさらに制御ユニットＣを有しており、これは転送トランジスタＴを制御するために用いられる。この制御ユニットＣの出力側はそれぞれ１つのドライバＤＲＶｉを介して、ビット線対ＢＬｉ，／ＢＬｉのそれぞれ一方における転送トランジスタＴと接続されている。ドライバＤＲＶｉには正の給電電位ＶＤＤと負の電位−Ｖが供給され、やはりこのレベルをもつ出力信号を送出する。ワード線ＷＬｉは、図示されていないワード線デコーダおよび別のドライバＤＲＶ３を介して制御される。図１ではそれらのドライバＤＲＶ３のうちの１つしか描かれていない。この別のドライバＤＲＶ３へは正の給電電位ＶＤＤとアース電位が供給される。このためワード線ＷＬｉは、正の給電電位ＶＤＤにおかれるかまたはアース電位におかれる。これに対し転送トランジスタＴのゲートには阻止状態において負の電位−Ｖが加わり、これはこのトランジスタの閾値電圧よりも小さい。転送トランジスタＴはノーマリオン型のトランジスタであるため、その閾値電圧は負である。負の電圧−Ｖは、転送トランジスタＴのゲートにその電位が加わったときにこのトランジスタが確実に阻止されるように選定されている。
【００１６】
たとえば、図１による回路の強誘電体メモリキャパシタＣＭからの読み出し過程のためにビット線参照電圧Ｖ／ＢＬｉを発生できるようにする目的で、この回路は図２に示した回路によって補われる。この場合には実例としてそれぞれ４つのメモリセルＭＣとそれらの参照ビット線／ＢＬｉが、ビット線参照電圧の共通の発生を行う１つの回路ユニットにまとめられている。簡単にするため図２には、参照ビット線／ＢＬｉとビット線参照電圧Ｖ／ＢＬｉの発生に必要な回路素子だけがメモリキャパシタを伴わずに描かれている。しかし図２では、２つの別の参照ビット線／ＢＬ０と／ＢＬ３が補われている。参照ビット線／ＢＬ０は図２によれば主参照ビット線として用いられる。これは他のすべての参照ビット線のように寄生ビット線容量ＣＰｉをもっている。その際、寄生ビット線容量の値はたとえば典型的には１５０ｆＦ付近にあり、したがって強誘電体メモリキャパシタＣＭの容量値よりも著しく大きい。主参照ビット線／ＢＬ０は、ｐチャネル型の充電トランジスタＴＬを介して基準電位ＶＧＥＮにつなげられている。これはそれ自体周知の電圧発生器により供給され、たとえば３０ｍＶの電圧精度を伴い１．２Ｖ〜２．８Ｖの範囲内にある。したがって電圧の相対的な誤差は２．５％〜１％となる。充電トランジスタＴＬのゲートは、制御ユニットのチャージ信号端子ＣＨ（図２）と接続されている。さらに主参照ビット線／ＢＬ０は直列に接続された３つの平衡調整トランジスタＴＡｉを介して、３つの別の参照ビット線／ＢＬ１，／ＢＬ２，／ＢＬ３と接続されている。また、平衡調整トランジスタＴＡのゲートは、制御ユニットのシェア信号端子ＳＨ（図２）と共通に接続されている。強誘電体メモリにおいて参照ビット線として用いられる他のすべてのビット線は、ビット線参照電圧を精確に発生させるためやはり図２に示されているように４本組グループで互いに結線されている。この場合、選択的にたとえばＢＬ１，／ＢＬ１，／ＢＬ２，／ＢＬ２も、対応する参照ビット線４本組グループとして互いに結線することができる。
【００１７】
次に、図１および図２に示した回路の動作もしくは作動方法について、図３に示したビット線参照電圧Ｖ／ＢＬｉに関する電圧−時間ダイアグラムを参照しながら説明する。ここではＶＧＥＮ＝２．８Ｖとする。また、時点ｔ＝０において、すべての参照ビット線上の電圧Ｖの値はたとえば０Ｖである。充電トランジスタＴＬと平衡調整トランジスタＴＡもしくはそれによって実現されるスイッチは開かれている（ＣＨ＝１，ＳＨ＝０）。おおよそ時点t＝１．５ｎｓにおいて、読み出し過程の準備処理のためメモリキャパシタＣＭからビット線対ＢＬ１，／ＢＬ１（図１）を介してチャージ信号ＣＨが１にセットされる。したがって充電トランジスタＴＬにより実現されたスイッチは閉じられる。これにより基準電圧源とつながれた主参照ビット線／ＢＬ０の寄生容量ＣＰ０は、基準電位値ＶＲＥＦ＝２．８Ｖまで充電される。ほぼ時点ｔ＝６ｎｓにおいてこの値に到達し、このとき図３による時間経過特性は寄生容量の値、充電トランジスタＴＬのオン抵抗ならびに参照ビット線／ＢＬ０の抵抗によって定まる。充電過程をできるかぎり迅速に実行できるようにする目的で、充電トランジスタＴＬのオン抵抗をできるかぎり小さく選定することができ、もしくはトランジスタＴＬをいっそう低いゲート電圧で制御することができる。おおよそ時点ｔ＝７．５ｎｓにおいて、充電トランジスタＴＬにより実現されているスイッチが開かれる（ＣＨ＝１）。これにより、主参照ビット線／ＢＬ０の寄生容量が基準電圧源から分離される。さらに、３つの平衡調整トランジスタＴＡにより実現されているスイッチが閉じられ、つまりＣＨ＝１およびＳＨ＝１にセットされる。そこで主参照ビット線／ＢＬ０の寄生容量ＣＰ０に蓄積されている電荷が、これと接続されている別の参照ビット線／ＢＬ１，／ＢＬ２，／ＢＬ３の３つの寄生容量ＣＰ１，ＣＰ２，ＣＰ３に配分される。線抵抗がそれぞれ異なることから、主参照ビット線の寄生容量ＣＰ０に蓄積されていた電荷はそれぞれ異なる速さで他の３つの寄生ビット線容量ＣＰ１，ＣＰ２，ＣＰ３に向かって流れる。択一的に、個々の平衡調整トランジスタＴＡを時間をずらして相前後してスイッチオンさせるようにしてもよい。しかしその場合には電荷平衡調整がゆっくりになる。図３によればビット線電位ＶＢＬｉは時点ｔ＝１０ｎｓにおいて電荷平衡調整が行われたことに起因してすべて、正確に２．８Ｖ／４＝０．７Ｖである等しい値に到達する。この場合、４つの電位値の相対的な精度は、基準電圧源の相対的な精度がたとえば２％であればやはり正確に２％になる。その際、４つの寄生ビット線容量ＣＰｉの値が精確に一致した結果、４つの電位値の精確な一致が生じる。その後、時点ｔ＝１２ｎｓにおいて、３つの平衡調整トランジスタＴＡは再び遮断され、つまりＳＨ＝０にセットされる。したがって参照ビット線ＢＬｉは再び互いに分離され、これにより後続の読み出し過程にあたり不利になる相互作用を確実に排除できるようになる。この場合、制御ユニットＣにより制御されて、転送トランジスタＴにより実現されているスイッチが閉じられ、差動型センスアンプＳＡはメモリキャパシタＣＭの内容を読み出し、もしくはそれに続いて論理情報を再びメモリセル��書き戻す。この目的で前述のように、ビット線ＢＬ１および参照ビット線／ＢＬ１の電位差が測定される。
【図面の簡単な説明】
【図１】本発明による強誘電体メモリアレイの部分回路図である。
【図２】図１を補うかたちで、ビット線参照電圧を発生させるスイッチ素子を備えた回路を示す図である。
【図３】図１および図２に示した回路において本発明の方法によって得られるビット線参照電圧の電圧−時間ダイアグラムである。
【符号の説明】
ＭＣ  メモリセル
ＣＭ  メモリキャパシタ
ＢＬｉ，／ＢＬｉ  ビット線対
ＣＰｉ  寄生容量
ＷＬｉ  ワード線
ＤＲＶｉ  ドライバ
Ｃ  制御ユニット
ＳＡ  センスアンプ
ＴＡ  平衡調整トランジスタ
ＴＬ  充電トランジスタ
ＳＨ  シェア信号端子
ＣＨ  チャージ信号端子
ＶＧＥＮ  基準電圧
【図１】
0003636991.tif 000002
【図２】
0003636991.tif 000003
【図３】
0003636991.tif 000004