(57)【特許請求の範囲】
【請求項１】
サンプリング動作と比較動作を相互に行い、入力信号およびその反転信号の差電圧と、第１および第２の基準信号の差電圧とを比較する電圧比較回路であって、
サンプリング動作時に上記入力信号に応じた電荷を蓄積し、比較動作時に上記第１の基準信号と上記入力信号との差電圧に応じた電荷を蓄積する第１のサンプリング用容量素子と、
サンプリング動作時に上記入力信号の反転信号に応じた電荷を蓄積し、比較動作時に上記第２の基準信号と上記入力信号の反転信号との差電圧に応じた電荷を蓄積する第２のサンプリング用容量素子と、
一方の電極が上記第１のサンプリング用容量素子と共通に第１のノードに接続し、他方の電極が共通電位に接続し、上記サンプリング動作時に上記入力信号の直流成分に応じた電荷を蓄積する第１の容量素子と、
一方の電極が上記第２のサンプリング用容量素子と共通に第２のノードに接続し、他方の電極が共通電位に接続し、上記サンプリング動作時に上記入力信号の直流成分に応じた電荷を蓄積する第２の容量素子と、
一方の電極が第３のノードに接続し、他方の電極が共通の電位に接続し、上記サンプリング動作時に上記第１および第２の基準信号の中間レベルに応じた電荷を蓄積する第３の容量素子と、
一方の電極が第４のノードに接続し、他方の電極が共通の電位に接続し、上記サンプリング動作時に上記第１および第２の基準信号の中間レベルに応じた電荷を蓄積する第４の容量素子と、
上記比較動作時に上記第１のノードと上記第３のノードとを接続し、接続点に当該接続点に接続した各容量素子の蓄積電荷に応じた第１の電圧を発生させ、上記サンプリング動作時に上記第１のノードと上記第３のノードを切り離す第１の切り換え手段と、
上記比較動作時に上記第２のノードと上記第４のノードとを接続し、接続点に当該接続点に接続した各容量素子の蓄積電荷に応じた第２の電圧を発生させ、上記サンプリング動作時に上記第２のノードと上記第４のノードを切り離す第２の切り換え手段と、
上記第１の電圧と第２の電圧とを比較する電圧比較手段と
を有する電圧比較回路。
【請求項２】
上記第１の容量が接続した上記第１のノードと上記直流成分の入力端子との間に、上記サンプリング動作時に導通状態、上記比較動作時に非導通状態に設定される第１のスイッチと、
上記第２の容量が接続した上記第２のノードと上記直流成分の入力端子との間に、上記サンプリング動作時に導通状態、上記比較動作時に非導通状態に設定される第２のスイッチと
を有する請求項１記載の電圧比較回路。
【請求項３】
上記第３の容量素子が接続した上記第３のノードと上記第１および第２の基準信号の中間レベル電圧の入力端子との間に、上記サンプリング動作時に導通状態、上記比較動作時に非導通状態に設定される第３のスイッチと、
上記第４の容量素子が接続した上記第４のノードと上記第１および第２の基準信号の中間レベル電圧の入力端子との間に、上記サンプリング動作時に導通状態、上記比較動作時に非導通状態に設定される第４のスイッチと
を有する請求項１記載の電圧比較回路。
【請求項４】
上記第１の切り換え手段は、上記第１と第３のノード間に接続し、上記サンプリング動作時に非導通状態、上記比較動作時に導通状態に設定される第５のスイッチからなり、
上記第２の切り換え手段は、上記第２と第４のノード間に接続し、上記サンプリング動作時に非導通状態、上記比較動作時に導通状態に設定される第６のスイッチからなる
請求項１記載の電圧比較回路。
【請求項５】
上記電圧比較手段は、入力端子が上記第４のノード、反転入力端子が上記第３のノードに接続されている差動型増幅回路により構成されている
請求項１記載の電圧比較回路。
【請求項６】
上記第１のサンプリング用容量素子に上記サンプリング動作時上記入力信号を印加し、上記比較動作時に上記第１の基準信号を印加する第１の入力切り換え手段と、
上記第２のサンプリング用容量素子に上記サンプリング動作時上記入力信号の反転信号を印加し、上記比較動作時に上記第２の基準信号を印加する第２の入力切り換え手段と
を有する請求項１記載の電圧比較回路。
【請求項７】
上記第１の入力切り換え手段は、上記第１のサンプリング用容量素子と上記入力信号の入力端子間に接続し、上記サンプリング動作時のみ導通状態に設定される第１の入力切り換え用スイッチと、
上記第１の基準信号の入力端子と上記第１のサンプリング用容量素子間に接続し、上記比較時のみ導通状態に設定される第２の入力切り換え用スイッチとを有する
請求項６記載の電圧比較回路。
【請求項８】
上記第２の入力切り換え手段は、上記第２のサンプリング用容量素子と上記入力信号の反転信号の入力端子間に接続し、上記サンプリング動作時のみ導通状態に設定される第３の入力切り換え用スイッチと、
上記第２の基準信号の入力端子と上記第２のサンプリング用容量素子間に接続し、上記比較時のみ導通状態に設定される第４の入力切り換え用スイッチとを有する
請求項６記載の電圧比較回路。
【請求項９】
入力信号のレベルに応じたディジタルコードを生成するアナログ／ディジタル変換回路において、サンプリング動作と比較動作を繰り返して行い、上記ディジタルコードの最上位ビットから最下位ビットまでの各ビットを順次判定する逐次比較型アナログ／ディジタル変換回路であって、
サンプリング動作時に上記入力信号に応じた電荷を蓄積し、比較動作時に判定ビットに応じて、第１と第２の基準信号から発生した第１の判定用基準信号と上記入力信号との差電圧に応じた電荷を蓄積する第１のサンプリング用容量素子と、
サンプリング動作時に上記入力信号の反転信号に応じた電荷を蓄積し、比較動作時に判定ビットに応じて、上記第１と第２の基準信号から発生した第２の判定用基準信号と上記入力信号の反転信号との差電圧に応じた電荷を蓄積する第２のサンプリング用容量素子と、
一方の電極が上記第１のサンプリング用容量素子と共通に第１のノードに接続し、他方の電極が共通電位に接続し、上記サンプリング動作時に上記入力信号の直流成分に応じた電荷を蓄積する第１の容量素子と、
一方の電極が上記第２のサンプリング用容量素子と共通に第２のノードに接続し、他方の電極が共通電位に接続し、上記サンプリング動作時に上記入力信号の直流成分に応じた電荷を蓄積する第２の容量素子と、
一方の電極が第３のノードに接続し、他方の電極が共通の電位に接続し、上記サンプリング動作時に上記第１および第２の基準信号の中間レベルに応じた電荷を蓄積する第３の容量素子と、
一方の電極が第４のノードに接続し、他方の電極が共通の電位に接続し、上記サンプリング動作時に上記第１および第２の基準信号の中間レベルに応じた電荷を蓄積する第４の容量素子と、
上記比較動作時に上記第１のノードと上記第３のノードとを接続し、接続点に当該接続点に接続した各容量素子の蓄積電荷に応じた第１の電圧を発生させ、上記サンプリング動作時に上記第１のノードと上記第３のノードを切り離す第１の切り換え手段と、
上記比較動作時に上記第２のノードと上記第４のノードとを接続し、接続点に当該接続点に接続した各容量素子の蓄積電荷に応じた第２の電圧を発生させ、上記サンプリング動作時に上記第２のノードと上記第４のノードを切り離す第２の切り換え手段と、
上記第１の電圧と第２の電圧を比較する電圧比較手段と
上記サンプリングおよび上記比較動作を制御し、上記電圧比較手段の比較結果に応じて上記ディジタルコードの各ビットを決定する制御回路と
を有するアナログ／ディジタル変換回路。
【請求項１０】
上記第１のサンプリング用容量素子は、一方の電極が共通に接続し、他方の電極に上記サンプリング動作時に上記入力信号が印加され、上記比較動作時に判定ビットに応じて上記第１または第２の基準信号の何れかが印加され、上記ディジタルコードのビット数に応じて設けられた複数の容量素子からなり、
上記第２のサンプリング用容量素子は、一方の電極が共通に接続し、他方の電極に上記サンプリング動作時に上記入力信号の反転信号が印加され、上記比較動作時に判定ビットに応じて上記第１または第２の基準信号の何れかが印加され、上記ディジタルコードのビット数に応じて設けられた複数の容量素子からなる
請求項９記載のアナログ／ディジタル変換回路。
【請求項１１】
上記第１および第２の基準信号間に直列接続し、対をなす第１および第２の比較用基準信号を複数対発生し、上記ディジタルコードのビット数に応じて設けられた複数の分圧用抵抗素子を有し、
上記制御回路は上記比較動作時に判定ビットに応じて上記複数の比較用基準信号対から一対を選択し、上記第１および第２のサンプリング用容量素子にそれぞれ印加する
請求項９記載のアナログ／ディジタル変換回路。
【請求項１２】
入力信号のレベルに応じたディジタルコードを生成するアナログ／ディジタル変換回路において、第１および第２の基準信号間に直列接続し、上記ディジタルコードのビット数に応じて設けられている複数の分圧用抵抗素子と、これらの抵抗素子により生成され、対をなす第１と第２の比較用基準信号からなる複数対の比較用基準信号と上記入力信号に基づき比較動作を行う比較回路と、上記比較回路の比較結果に応じて上記ディジタルコードを生成するエンコーダとを有する並列型アナログ／ディジタル変換回路であって、
上記比較回路はサンプリング動作と比較動作を相互に行う複数の電圧比較回路からなり、各電圧比較回路は上記入力信号およびその反転信号の差電圧と、上記複数の比較用基準信号対から選出された一対の比較用基準信号の差電圧とを比較する電圧比較回路であって、
サンプリング動作時に上記入力信号に応じた電荷を蓄積し、比較動作時に上記第１の比較用基準信号と上記入力信号との差電圧に応じた電荷を蓄積する第１のサンプリング用容量素子と、
サンプリング動作時に上記入力信号の反転信号に応じた電荷を蓄積し、比較動作時に上記第２の比較用基準信号と上記入力信号の反転信号との差電圧に応じた電荷を蓄積する第２のサンプリング用容量素子と、
一方の電極が上記第１のサンプリング用容量素子と共通に第１のノードに接続し、他方の電極が共通電位に接続し、上記サンプリング動作時に上記入力信号の直流成分に応じた電荷を蓄積する第１の容量素子と、
一方の電極が上記第２のサンプリング用容量素子と共通に第２のノードに接続し、他方の電極が共通電位に接続し、上記サンプリング動作時に上記入力信号の直流成分に応じた電荷を蓄積する第２の容量素子と、
一方の電極が第３のノードに接続し、他方の電極が共通の電位に接続し、上記サンプリング動作時に上記第１および第２の基準信号の中間レベルに応じた電荷を蓄積する第３の容量素子と、
一方の電極が第４のノードに接続し、他方の電極が共通の電位に接続し、上記サンプリング動作時に上記第１および第２の基準信号の中間レベルに応じた電荷を蓄積する第４の容量素子と、
上記比較動作時に上記第１のノードと上記第３のノードとを接続し、接続点に当該接続点に接続した各容量素子の蓄積電荷に応じた第１の電圧を発生させ、上記サンプリング動作時に上記第１のノードと上記第３のノードを切り離す第１の切り換え手段と、
上記比較動作時に上記第２のノードと上記第４のノードとを接続し、接続点に当該接続点に接続した各容量素子の蓄積電荷に応じた第２の電圧を発生させ、上記サンプリング動作時に上記第２のノードと上記第４のノードを切り離す第２の切り換え手段と、
上記第１の電圧と第２の電圧とを比較する電圧比較手段と
を有するアナログ／ディジタル変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電圧比較回路およびそれを用いた並列型または逐次比較型アナログ／ディジタル変換回路に関するものである。
【０００２】
【従来の技術】
アナログ／ディジタル変換回路（以下ＡＤＣという）は入力したアナログ信号のレベルをディジタル信号に変換する。一般的に、ＡＤＣは並列型と逐次比較型の２種類がある。何れのＡＤＣにおいて、アナログ信号と基準信号の電圧を比較する電圧比較回路が設けられている。電圧比較回路の一例として差動型電圧比較回路が挙げられる。差動型電圧比較回路は基準信号の差電圧と差動入力信号の差電圧の大きさを比較し、比較結果に応じて出力信号のレベルを設定する。
図６は一般的な並列型ＡＤＣの構成を示す回路図である。この並列型ＡＤＣは直列に接続されている複数の抵抗素子Ｒ1 〜Ｒ15、差動型電圧比較回路ＣＯＭＰ1 〜ＣＯＭＰ14、ＡＮＤゲートＡＧＴ1 〜ＡＧＴ15、エンコーダＥＣＤおよび制御回路ＴＩＭＧＥＮにより構成されている。基準電圧ＶＲＴとＶＲＢとの間に接続されている複数の抵抗素子により、基準電圧差（ＶＲＴ−ＶＲＢ）が分圧され、複数の基準電圧ＶＲＴn ，ＶＲＢn （ｎ＝１，２，…，１４）が得られる。差動型電圧比較回路ＣＯＭＰn は基準信号差電圧（ＶＲＴn −ＶＲＴＢn ）と差動入力信号の差電圧（ＡＩＮ−ＸＡＩＮ）とを比較し、比較結果に応じて出力信号Ｄおよびその反転信号ＤＸの電圧を設定する。ＡＮＤゲートＡＧＴ1 〜ＡＧＴ15は差動型電圧比較回路の比較結果に応じた変換コードを出力する。エンコーダＥＣＤはＡＮＤゲートＡＧＴ1 〜ＡＧＴ15からの変換コードを、例えばバイナリコードに変換する。
【０００３】
図６に示す４ビットの並列型ＡＤＣにおいて、分圧用抵抗素子は１５個、差動型電圧比較回路は１４個、ＡＮＤゲートは１５個をそれぞれ有する。各差動型電圧比較回路にアナログ信号ＡＩＮ、その反転信号ＸＡＩＮおよび基準電圧Ｖref がそれぞれ入力される。なお、基準電圧Ｖref は基準電圧ＶＲＴ，ＶＲＢの中間レベルの電圧であり、図７に示すように基準電圧ＶＲＴ，ＶＲＢの間に直列接続されている同じ抵抗値の抵抗素子ＲT ，ＲB により分圧して得られる。また、ＡＤＣの動作タイミングを制御するために、制御回路ＴＩＭＧＥＮが設けられている。
【０００４】
図６に示す並列型ＡＤＣを構成する電圧比較回路ＣＯＭＰ1 〜ＣＯＭＰ14は同じ構成を有し、ここでこれらの共通例として、チョッパ型差動電圧比較回路ＣＯＭＰの構成および動作について説明する。
図８はスイッチ１〜６、サンプリング用容量素子ＣS1，ＣS2、差動型オペアンプ１０およびラッチ回路２０により構成されているチョッパ型差動電圧比較回路ＣＯＭＰの構成を示す回路図である。
【０００５】
基準電圧ＶＲＴn およびアナログ信号ＡＩＮは、それぞれスイッチ１、２により選択的にノードＮＤ1 に入力される。基準電圧ＶＲＢn およびアナログ信号ＡＩＮの反転信号ＸＡＩＮは、それぞれスイッチ３、４により選択的にノードＮＤ2 に入力されている。ノードＮＤ1 とノードＮＤ3 の間にサンプリング用容量素子ＣS1が接続され、ノードＮＤ2 とノードＮＤ4 との間に、サンプリング用容量素子ＣS2が接続されている。ノードＮＤ3 と基準電圧Ｖref の入力端子との間にスイッチ５が接続され、ノードＮＤ4 と基準電圧Ｖref の入力端子との間にスイッチ６が接続されている。ノードＮＤ3 およびノードＮＤ4 と接地電位ＧＮＤとの間に容量素子Ｃ1 ，Ｃ2 が存在する。なお、これらの容量の容量値は微小である。
【０００６】
ノードＮＤ3 の電圧Ｖ−はオペアンプ１０の反転入力端子（−）に入力され、ノードＮＤ4 の電圧Ｖ＋はオペアンプ１０の非反転入力端子（＋）に入力される。オペアンプ１０の出力信号Ｄおよびその反転信号オペアンプ１０の出力信号Ｄおよびその反転信号ＸＤはラッチ回路２０を介して出力される。
【０００７】
図９は図８に示すチョッパ型差動電圧比較回路の動作を示す波形図である。スイッチ１、３はクロック信号ＳＣＫＤ2 により導通状態が制御され、スイッチ２、４はクロック信号ＸＳＣＫにより導通状態が制御される。さらにスイッチ５、６はクロック信号ＸＳＣＫＤ1 により導通状態が制御される。ラッチ回路２０の動作タイミングはクロック信号ＣＣＫにより制御される。
【０００８】
クロック信号ＳＣＫはクロック信号ＣＬＫにより発生され、立ち上がりエッジはクロック信号ＣＬＫと同じ、立ち下がりエッジはクロック信号ＣＬＫの立ち下がりエッジより遅延している。クロック信号ＳＣＫＤ1 ，ＳＣＫＤ2 はそれぞれクロック信号ＳＣＫを遅延した信号である。
【０００９】
図８に示すチョッパ型差動電圧比較回路では、スイッチ１、３はクロック信号ＳＣＫＤ2 がハイレベルのとき導通状態に設定され、ローレベルのとき非導通状態に設定される。スイッチ２、４はクロック信号ＳＣＫの反転信号ＸＳＣＫがハイレベルのとき導通状態に設定され、ローレベルのとき非導通状態に設定される。スイッチ５、６はクロック信号ＳＣＫＤ1 の反転信号ＸＳＣＫＤ1 がハイレベルのとき導通状態に設定され、ローレベルのとき非導通状態に設定される。
【００１０】
以下、図８、９を参照しつつ、電圧比較回路ＣＯＭＰの動作について説明する。クロック信号ＳＣＫがローレベルの間にサンプリング動作（Sample）、ハイレベルの間にホールドおよび比較動作(Hold&Comp、以下、単に比較動作という）が行われる。
サンプリング動作中、スイッチ２、４、５、６は導通状態に設定され、スイッチ１、３は非導通状態に設定されている。サンプリング用容量素子ＣS1の両側にアナログ信号ＡＩＮおよび基準電圧Ｖref が印加され、サンプリング用容量素子ＣS1は（ＡＩＮ−Ｖref ）に充電され、サンプリング用容量素子ＣS2の両側にアナログ信号ＡＩＮの反転信号ＸＡＩＮおよび基準電圧Ｖref が印加され、サンプリング用容量素子ＣS2は（ＸＡＩＮ−Ｖref ）に充電される。
【００１１】
比較動作中、スイッチ１、３が導通状態に設定され、他のスイッチは非導通状態に設定されている。これにより、ノードＮＤ3 およびノードＮＤ4 の電圧Ｖ−、Ｖ＋はそれぞれ次式により表される。
【００１２】
【数１】
Ｖ−＝−ＣS （ＡＩＮ−ＶＲＴn ）／（ＣS ＋Ｃ１）＋Ｖref 
Ｖ＋＝−ＣS （ＸＡＩＮ−ＶＲＢn ）／（ＣS ＋Ｃ１）＋Ｖref 
ここで、サンプリング用容量素子ＣS1，ＣS2の容量は同じくＣS とし、容量素子Ｃ1 ，Ｃ2 の容量は同じくＣ１とする。
【００１３】
電圧Ｖ＋とＶ−の差電圧は、次式により表される。
【数２】
（Ｖ＋）−（Ｖ−）＝（ＡＩＮ−ＸＡＩＮ）−（ＶＲＴn −ＶＲＢn ）
【００１４】
電圧Ｖ＋とＶ−の差電圧はオペアンプ１０により増幅され、出力信号Ｄおよびその反転信号ＸＤがクロック信号ＣＣＫの、例えば、立ち上がりエッジでラッチ回路２０によりラッチされ、外部に出力される。
【００１５】
【発明が解決しようとする課題】
ところで、上述した従来の差動型電圧比較回路において、アナログ信号ＡＩＮおよびその反転信号ＸＡＩＮは図１０に示すように、基準電圧ＶＲＴ，ＶＲＢの範囲内にある場合、基準電圧Ｖref はアナログ信号ＡＩＮの直流成分ＶC と同レベルになり、オペアンプ１０は基準電圧Ｖref 、即ち、アナログ信号ＡＩＮの直流成分ＶC を動作点とする。しかし、アナログ信号ＡＩＮおよびその反転信号ＸＡＩＮが基準電圧ＶＲＴ，ＶＲＢの範囲外、即ち、アナログ信号ＡＩＮおよびその反転信号ＸＡＩＮの直流成分ＶC が基準電圧ＶＲＴ，ＶＲＢの中心値であるＶref からずれたとき、ＡＤＣのサンプリングおよび比較動作中にオペアンプ１０の動作点が変動する。動作点がオペアンプ１０の入力レンジを外れると電圧比較が正しく行われなくなり、アナログ／ディジタル変換回路の変換精度が劣化するという問題がある。
【００１６】
この問題を解決するため、図１１に示すような完全差動型オペアンプを用いて、ＡＤＣ入力以前にアナログ信号ＡＩＮおよびその反転信号ＸＡＩＮのレベルをシフトさせる必要がある。この場合の完全差動型オペアンプは直接入力信号を扱うので、入力信号の周波数、ＡＤＣのビット数および変換速度などによって、ゲイン特性および周波数特性の優れたものを用いる必要があり、ＡＤＣの回路規模の増大およびコストの増加を招き、高性能なオペアンプを使用することにより消費電力が増加する。
【００１７】
本発明はかかる事情に鑑みてなされたものであり、その目的は回路の規模を増大させることなく、入力信号の直流成分の変動に影響されず、変換精度および動作安定性の向上を実現できる電圧比較回路およびそれを用いたアナログ／ディジタル変換回路を提供することにある。
【００１８】
【課題を解決するための手段】
上記目的を達成するため、本発明はサンプリング動作と比較動作を相互に行い、入力信号およびその反転信号の差電圧と、第１および第２の基準信号の差電圧とを比較する電圧比較回路であって、サンプリング動作時に上記入力信号に応じた電荷を蓄積し、比較動作時に上記第１の基準信号と上記入力信号との差電圧に応じた電荷を蓄積する第１のサンプリング用容量素子と、サンプリング動作時に上記入力信号の反転信号に応じた電荷を蓄積し、比較動作時に上記第２の基準信号と上記入力信号の反転信号との差電圧に応じた電荷を蓄積する第２のサンプリング用容量素子と、一方の電極が上記第１のサンプリング用容量素子と共通に第１のノードに接続し、他方の電極が共通電位に接続し、上記サンプリング動作時に上記入力信号の直流成分に応じた電荷を蓄積する第１の容量素子と、一方の電極が上記第２のサンプリング用容量素子と共通に第２のノードに接続し、他方の電極が共通電位に接続し、上記サンプリング動作時に上記入力信号の直流成分に応じた電荷を蓄積する第２の容量素子と、一方の電極が第３のノードに接続し、他方の電極が共通の電位に接続し、上記サンプリング動作時に上記第１および第２の基準信号の中間レベルに応じた電荷を蓄積する第３の容量素子と、一方の電極が第４のノードに接続し、他方の電極が共通の電位に接続し、上記サンプリング動作時に上記第１および第２の基準信号の中間レベルに応じた電荷を蓄積する第４の容量素子と、上記比較動作時に上記第１のノードと上記第３のノードとを接続し、接続点に当該接続点に接続した各容量素子の蓄積電荷に応じた第１の電圧を発生させ、上記サンプリング動作時に上記第１のノードと上記第３のノードを切り離す第１の切り換え手段と、上記比較動作時に上記第２のノードと上記第４のノードとを接続し、接続点に当該接続点に接続した各容量素子の蓄積電荷に応じた第２の電圧を発生させ、上記サンプリング動作時に上記第２のノードと上記第４のノードを切り離す第２の切り換え手段と、上記第１の電圧と第２の電圧とを比較する電圧比較手段とを有する。
【００１９】
また、本発明では、入力信号のレベルに応じたディジタルコードを生成するアナログ／ディジタル変換回路において、サンプリング動作と比較動作を繰り返して行い、上記ディジタルコードの最上位ビットから最下位ビットまでの各ビットを順次判定する逐次比較型アナログ／ディジタル変換回路であって、サンプリング動作時に上記入力信号に応じた電荷を蓄積し、比較動作時に判定ビットに応じて、第１と第２の基準信号から発生した第１の判定用基準信号と上記入力信号との差電圧に応じた電荷を蓄積する第１のサンプリング用容量素子と、サンプリング動作時に上記入力信号の反転信号に応じた電荷を蓄積し、比較動作時に判定ビットに応じて、上記第１と第２の基準信号から発生した第２の判定用基準信号と上記入力信号の反転信号との差電圧に応じた電荷を蓄積する第２のサンプリング用容量素子と、一方の電極が上記第１のサンプリング用容量素子と共通に第１のノードに接続し、他方の電極が共通電位に接続し、上記サンプリング動作時に上記入力信号の直流成分に応じた電荷を蓄積する第１の容量素子と、一方の電極が上記第２のサンプリング用容量素子と共通に第２のノードに接続し、他方の電極が共通電位に接続し、上記サンプリング動作時に上記入力信号の直流成分に応じた電荷を蓄積する第２の容量素子と、一方の電極が第３のノードに接続し、他方の電極が共通の電位に接続し、上記サンプリング動作時に上記第１および第２の基準信号の中間レベルに応じた電荷を蓄積する第３の容量素子と、一方の電極が第４のノードに接続し、他方の電極が共通の電位に接続し、上記サンプリング動作時に上記第１および第２の基準信号の中間レベルに応じた電荷を蓄積する第４の容量素子と、上記比較動作時に上記第１のノードと上記第３のノードとを接続し、接続点に当該接続点に接続した各容量素子の蓄積電荷に応じた第１の電圧を発生させ、上記サンプリング動作時に上記第１のノードと上記第３のノードを切り離す第１の切り換え手段と、上記比較動作時に上記第２のノードと上記第４のノードとを接続し、接続点に当該接続点に接続した各容量素子の蓄積電荷に応じた第２の電圧を発生させ、上記サンプリング動作時に上記第２のノードと上記第４のノードを切り離す第２の切り換え手段と、上記第１の電圧と第２の電圧を比較する電圧比較手段と上記サンプリングおよび上記比較動作を制御し、上記電圧比較手段の比較結果に応じて上記ディジタルコードの各ビットを決定する制御回路とを有するアナログ／ディジタル変換回路。
【００２０】
また、本発明では、好適には上記逐次比較型アナログ／ディジタル変換回路は電圧再分配型アナログ／ディジタル変換回路であり、上記第１のサンプリング用容量素子は、一方の電極が共通に接続し、他方の電極に上記サンプリング動作時に上記入力信号が印加され、上記比較動作時に判定ビットに応じて上記第１または第２の基準信号の何れかが印加され、上記ディジタルコードのビット数に応じて設けられた複数の容量素子からなり、上記第２のサンプリング用容量素子は、一方の電極が共通に接続し、他方の電極に上記サンプリング動作時に上記入力信号の反転信号が印加され、上記比較動作時に判定ビットに応じて上記第１または第２の基準信号の何れかが印加され、上記ディジタルコードのビット数に応じて設けられた複数の容量素子からなる。
【００２１】
また、本発明では、好適には上記逐次比較型アナログ／ディジタル変換回路は抵抗分圧型アナログ／ディジタル変換回路であり、上記第１および第２の基準信号間に直列接続し、対をなす第１および第２の比較用基準信号を複数対発生し、上記ディジタルコードのビット数に応じて設けられた複数の分圧用抵抗素子を有し、上記制御回路は上記比較動作時に判定ビットに応じて上記複数の比較用基準信号対から一対を選択し、上記第１および第２のサンプリング用容量素子にそれぞれ印加する。
【００２２】
さらに、本発明では、入力信号のレベルに応じたディジタルコードを生成するアナログ／ディジタル変換回路において、第１および第２の基準信号間に直列接続し、上記ディジタルコードのビット数に応じて設けられている複数の分圧用抵抗素子と、これらの抵抗素子により生成され、対をなす第１と第２の比較用基準信号からなる複数対の比較用基準信号と上記入力信号に基づき比較動作を行う比較回路と、上記比較回路の比較結果に応じて上記ディジタルコードを生成するエンコーダとを有する並列型アナログ／ディジタル変換回路であって、上記比較回路はサンプリング動作と比較動作を相互に行う複数の電圧比較回路からなり、各電圧比較回路は上記入力信号およびその反転信号の差電圧と、上記複数の比較用基準信号対から選出された一対の比較用基準信号の差電圧とを比較する電圧比較回路であって、サンプリング動作時に上記入力信号に応じた電荷を蓄積し、比較動作時に上記第１の比較用基準信号と上記入力信号との差電圧に応じた電荷を蓄積する第１のサンプリング用容量素子と、サンプリング動作時に上記入力信号の反転信号に応じた電荷を蓄積し、比較動作時に上記第２の比較用基準信号と上記入力信号の反転信号との差電圧に応じた電荷を蓄積する第２のサンプリング用容量素子と、一方の電極が上記第１のサンプリング用容量素子と共通に第１のノードに接続し、他方の電極が共通電位に接続し、上記サンプリング動作時に上記入力信号の直流成分に応じた電荷を蓄積する第１の容量素子と、一方の電極が上記第２のサンプリング用容量素子と共通に第２のノードに接続し、他方の電極が共通電位に接続し、上記サンプリング動作時に上記入力信号の直流成分に応じた電荷を蓄積する第２の容量素子と、一方の電極が第３のノードに接続し、他方の電極が共通の電位に接続し、上記サンプリング動作時に上記第１および第２の基準信号の中間レベルに応じた電荷を蓄積する第３の容量素子と、一方の電極が第４のノードに接続し、他方の電極が共通の電位に接続し、上記サンプリング動作時に上記第１および第２の基準信号の中間レベルに応じた電荷を蓄積する第４の容量素子と、上記比較動作時に上記第１のノードと上記第３のノードとを接続し、接続点に当該接続点に接続した各容量素子の蓄積電荷に応じた第１の電圧を発生させ、上記サンプリング動作時に上記第１のノードと上記第３のノードを切り離す第１の切り換え手段と、上記比較動作時に上記第２のノードと上記第４のノードとを接続し、接続点に当該接続点に接続した各容量素子の蓄積電荷に応じた第２の電圧を発生させ、上記サンプリング動作時に上記第２のノードと上記第４のノードを切り離す第２の切り換え手段と、上記第１の電圧と第２の電圧とを比較する電圧比較手段とを有する。
【００２３】
本発明によれば、電圧比較回路においてサンプリング動作時および比較動作時に、スイッチにより第１および第２のサンプリング用容量素子並びに第１〜第４の容量素子の充放電動作が制御され、サンプリング動作時に入力信号およびその反転信号がそれぞれ第１および第２のサンプリング用容量素子に印加され、第１および第２のサンプリング用容量素子は印加電圧に応じた電荷が蓄積される。また第１、第２の容量素子に入力信号の直流成分が印加され、第３、第４の容量素子に第１と第２の基準信号の中間レベル電圧が印加され、これらの容量素子は印加電圧に応じた電荷がそれぞれ蓄積される。
比較動作時に第１および第２の基準信号がそれぞれ第１および第２のサンプリング用容量素子に印加され、第１のサンプリング用容量素子に第１の基準信号と入力信号との差電圧に応じた電荷が蓄積され、第２のサンプリング用容量素子に第２の基準信号と入力信号の反転信号との差電圧に応じた電荷が蓄積される。また、第１と第３のノード、第２と第４のノードがそれぞれ接続され、接続点の電圧が差動型増幅回路により増幅し出力されるので、サンプリング動作時および比較動作時における差動型増幅回路の動作点の変動を小さく抑制でき、電圧比較回路の動作精度および動作安定性の向上が図れる。
【００２４】
さらに、本発明の電圧比較回路を用いて並列型アナログ／ディジタル変換回路または逐次比較型アナログ／ディジタル変換回路を構成することにより、アナログ／ディジタル変換回路の規模を増大させることなく、変換精度の向上および動作安定性の改善を実現できる。
【００２５】
【発明の実施の形態】
第１実施形態
図１は本発明に係る電圧比較回路の一実施形態を示す回路図である。
本実施形態の電圧比較回路ＣＯＭＰ１は、図８に示す従来のチョッパ型差動電圧比較回路ＣＯＭＰに較べて、ノードＮＤ3 、ノードＮＤ4 とオペアンプ１０の入力端子との間にスイッチ７、８が追加されたことで異なる。
ノードＮＤ3 はスイッチ７により選択的にノードＮＤ5 に接続され、ノードＮＤ4 はスイッチ８により選択的にノードＮＤ6 に接続されている。ノードＮＤ5 と基準電圧Ｖref の入力端子との間にスイッチ１１が接続され、ノードＮＤ6 と基準電圧Ｖref の入力端子との間にスイッチ１２が接続されている。
【００２６】
ノードＮＤ5 およびノードＮＤ6 と接地電位ＧＮＤとの間に容量素子Ｃ3 ，Ｃ4 が存在する。ノードＮＤ5 およびノードＮＤ6 はそれぞれオペアンプ１０の反転入力端子（−）および非反転入力端子（＋）に接続されている。また、オペアンプ１０の出力信号Ｄおよびその反転信号ＸＤはラッチ回路２０を介して出力される。
【００２７】
スイッチ７、８はクロック信号ＳＣＫＤ2 により制御され、スイッチ１１、１２はクロック信号ＳＣＫＤ1 の反転信号ＸＳＣＫＤ1 により制御される。クロック信号ＳＣＫＤ2 がハイレベルのときスイッチ７、８が導通状態に設定され、ローレベルのとき非導通状態に設定される。クロック信号ＳＣＫＤ1 の反転信号ＸＳＣＫＤ1 がハイレベルのときスイッチ１１、１２が導通状態に設定され、ローレベルのとき非導通状態に設定される。
【００２８】
本実施形態において、基準電圧Ｖref は基準電圧ＶＲＴ，ＶＲＢの中間電圧である。即ち、Ｖref ＝（ＶＲＴ＋ＶＲＢ）／２である。また、スイッチ５、６を介して選択的にノードＮＤ3 、ＮＤ4 に入力される電圧ＶC はアナログ信号ＡＩＮの直流成分であり、図２に示す抵抗素子Ｒ1 ，Ｒ2 および容量素子Ｃ0 からなるローパスフィルタにより検出される。
【００２９】
図３は本実施形態の電圧比較回路ＣＯＭＰ１の動作を示す波形図である。以下、図１および図３を参照しつつ、本実施形態の動作について説明する。
図３のクロック信号ＳＣＫはクロック信号ＣＬＫにより発生され、立ち上がりエッジはクロック信号ＣＬＫと同じ、立ち下がりエッジはクロック信号ＣＬＫの立ち下がりエッジより遅延している。図３において、スイッチの導通状態を制御するクロック信号ＳＣＫＤ1 ，ＳＣＫＤ2 は図９に示す従来の電圧比較回路ＣＯＭＰのクロック信号と同様であり、ここで、これらのクロック信号の波形を省略している。
【００３０】
クロック信号ＳＣＫがローレベルの間にサンプリング動作、ハイレベルの間に比較動作が行われる。
サンプリング動作中、スイッチ２、４、５、６、１１、１２は導通状態に設定され、スイッチ１、３、７、８は非導通状態に設定されている。これにより、サンプリング用容量素子ＣS1の両側にアナログ信号ＡＩＮおよびアナログ信号ＡＩＮの直流成分ＶC が印加され、サンプリング用容量素子ＣS1に（ＡＩＮ−ＶC ）に応じた電荷が蓄積され、サンプリング用容量素子ＣS2の両側にアナログ信号ＡＩＮの反転信号ＸＡＩＮおよびアナログ信号ＡＩＮの直流成分ＶC が印加され、サンプリング用容量素子ＣS2に（ＸＡＩＮ−ＶC ）に応じた電荷が蓄積される。
ノードＮＤ3 ，ＮＤ4 に接続されている容量素子Ｃ1 ，Ｃ2 に直流成分ＶC が印加され、ノードＮＤ5 ，ＮＤ6 に接続されている容量素子Ｃ3 ，Ｃ4 に基準電圧Ｖref レベルの電圧が印加されるので、これらの容量素子にそれぞれ印加電圧に応じた電荷が蓄積される。
【００３１】
比較動作中、スイッチ１、３、７、８が導通状態に設定され、他のスイッチが非導通状態に設定されている。これにより、ノードＮＤ1 ，ＮＤ3 にはそれぞれ基準電圧ＶＲＴn ，ＶＲＢn が印加される。
図３（ａ）に示す例では、アナログ信号ＡＩＮの直流成分ＶC は基準電圧ＶＲＴn ，ＶＲＢn の範囲外にある。このようなアナログ信号ＡＩＮおよびその反転信号ＸＡＩＮが図８に示す従来の電圧比較回路ＣＯＭＰに入力された場合、比較動作中に、ノードＮＤ3 ，ＮＤ4 の電圧Ｖ＋，Ｖ−はそれぞれ次式に示すようになる。なお、従来の電圧比較回路ＣＯＭＰにおいて、基準電圧Ｖref は図３（ａ）に示すように基準電圧ＶＲＴn ，ＶＲＢn の中間電圧に設定される。
【００３２】
【数３】
0003709640.tif 000002
【００３３】
図３（ｃ）に示すようにサンプリング動作時と比較動作時のオペアンプ１０の動作点が変動する。サンプリング動作時にオペアンプ１０の動作点は基準電圧Ｖref に設定され、比較時のオペアンプ１０の動作点ＶS1は次式により求まる。
【００３４】
【数４】
ＶS1＝Ｖref −ＣS （ＶC −Ｖref ）／（ＣS ＋Ｃ１）
【００３５】
このように、従来の電圧比較回路ＣＯＭＰにおいて、サンプリング動作時と比較時のオペアンプ１０の動作点の差ΔＶ1 は、図３（ｃ）に示すようにΔＶ1 ＝ＣS （ＶC −Ｖref ）／（ＣS ＋Ｃ１）である。
【００３６】
しかし、同じアナログ信号ＡＩＮおよびその反転信号ＸＡＩＮを図１に示す本実施形態の電圧比較回路ＣＯＭＰ１に入力した場合、比較動作中に、ノードＮＤ5 ，ＮＤ6 の電圧Ｖ＋，Ｖ−がそれぞれ次式に示すようになる。
【００３７】
【数５】
0003709640.tif 000003
【００３８】
ここで、容量素子Ｃ3 ，Ｃ4 の容量は同じくＣ２とする。本実施形態において、サンプリング動作時オペアンプ１０の動作点は基準電圧Ｖref に設定されている。比較動作時にオペアンプ１０の動作点ＶS2は次式により求まる。
【００３９】
【数６】
ＶS2＝Ｖref ＋Ｃ１（ＶC −Ｖref ）／（ＣS ＋Ｃ１＋Ｃ２）
【００４０】
即ち、本実施形態の電圧比較回路ＣＯＭＰ１において、サンプリング動作時と比較時のオペアンプ１０の動作点の差ΔＶ2 は、図３（ｄ）に示すようにΔＶ2 ＝Ｃ１（ＶC −Ｖref ）／（ＣS ＋Ｃ１＋Ｃ２）である。
【００４１】
容量素子Ｃ1 ，Ｃ2 ，Ｃ3 ，Ｃ4 の容量値Ｃ１，Ｃ２が微小なら、即ち、（ＣS ＞＞Ｃ１，Ｃ２）なら（ΔＶ2 ＜＜ΔＶ1 ）となり、従来の電圧比較回路ＣＯＭＰに較べて、本発明の電圧比較回路ＣＯＭＰ１の動作点の変動は非常に小さくなる。
【００４２】
なお、アナログ信号ＡＩＮの直流成分ＶC は基準電圧ＶＲＴ，ＶＲＢの範囲内にある場合は、本実施形態の電圧比較回路ＣＯＭＰ１および従来の電圧比較回路ＣＯＭＰの何れでもサンプリング時と比較時の動作点の変動は小さく、これについてその詳細の説明を省略する。
【００４３】
以上説明したように、本実施形態によれば、基準電圧ＶＲＴn 、アナログ信号ＡＩＮをスイッチ１、２により選択的にノードＮＤ1 に入力し、基準電圧ＶＲＢn 、反転信号ＸＡＩＮをスイッチ３、４により選択的にノードＮＤ2 に入力し、ノードＮＤ1 ，ＮＤ3 間、ノードＮＤ2 ，ＮＤ4 間にサンプリング用容量素子ＣS1，ＣS2を接続し、ノードＮＤ3 ，ＮＤ4 と直流成分ＶC の入力端子間にスイッチ５、６を接続し、ノードＮＤ3 ，ＮＤ5 間およびノードＮＤ4 ，ＮＤ6 間にスイッチ７、８を接続し、ノードＮＤ5 ，ＮＤ6 と基準電圧Ｖref の入力端子間にスイッチ１１、１２を接続し、サンプリング時スイッチ２、４、５、６、１１、１２を導通状態にし、比較動作時にスイッチ１、３、７、８を導通状態にし、ノードＮＤ5 ，ＮＤ6 の電圧Ｖ−，Ｖ＋をオペアンプ１０に入力し、オペアンプ１０の出力信号Ｄ，ＤＸをラッチ回路２０を介して出力するので、サンプリング時と比較時のオペアンプ１０の動作点の変動を小さく抑制でき、アナログ信号の直流成分の変動に影響されず、変換精度および動作安定性の向上が図れる。
【００４４】
第２実施形態
図４は本実施形態の電圧比較回路を用いた逐次比較型ＡＤＣの一例を示す回路図である。
図示の逐次比較型ＡＤＣは電荷再分配型逐次比較ＡＤＣであり、ｍ個のキャパシタＣ０0 ，Ｃ０1 ，Ｃ０2 ，…，Ｃ０m-1 からなる第１のサンプリング用容量素子、ｍ個のキャパシタＣ１0 ，Ｃ１1 ，Ｃ１2 ，…，Ｃ１m-1 からなる第２のサンプリング用容量素子、スイッチＳＷ０0 〜ＳＷ０m-1 ，ＳＷ１0 〜ＳＷ１m-1 、電圧比較回路ＣＯＭＰ１ａおよび制御回路３０により構成されている。
キャパシタＣ０0 ，Ｃ０1 ，Ｃ０2 ，…，Ｃ０m-1 の容量はそれぞれｃ，２ｃ，４ｃ，…，２m-1 ｃに設定され、キャパシタＣ１0 ，Ｃ１1 ，Ｃ１2 ，…，Ｃ１m-1 の容量はそれぞれｃ，２ｃ，４ｃ，…，２m-1 ｃに設定されている。
【００４５】
電圧比較回路ＣＯＭＰ１ａは図１に示す電圧比較回路ＣＯＭＰ１からサンプリング用容量素子ＣS1とＣS2を除いたものである。本実施形態において、サンプリング用容量素子ＣS1はキャパシタＣ０0 ，Ｃ０1 ，Ｃ０2 ，…，Ｃ０m-1 により構成され、サンプリング用容量素子ＣS2はキャパシタＣ１0 ，Ｃ１1 ，Ｃ１2 ，…，Ｃ１m-1 により構成されている。
制御回路３０はスイッチＳＷ０0 〜ＳＷ０m-1 ，ＳＷ１0 〜ＳＷ１m-1 のオン／オフ状態を制御する制御信号ＳＷS を出力する。電圧比較回路ＣＯＭＰ１ａにサンプリング、比較動作を制御するクロック信号を供給し、電圧比較回路ＣＯＭＰ１ａから出力信号Ｄを受け、これに応じてｍビットのディジタルコードＤout を出力する。
【００４６】
逐次比較型ＡＤＣにおいて、ディジタルコードＤout を上位ビットから下位ビットまで順次に決定する。図４に示す電荷再分配型逐次比較ＡＤＣは、制御回路３０によりスイッチＳＷ０0 〜ＳＷ０m-1 ，ＳＷ１0 〜ＳＷ１m-1 のオン／オフ状態が制御され、サンプリング用容量素子を構成する各キャパシタにアナログ信号ＡＩＮまたはその反転信号ＸＡＩＮ、さらに基準電圧ＶＲＴ、ＶＲＢの何れかが印加され、サンプリング動作と比較動作が相互に行われる。
【００４７】
ディジタルコードＤout の各ビットは、一回のサンプリング動作と一回の比較動作により判定される。
最上位ビット（ＭＳＢ）を判定する場合、サンプリング動作時に制御回路からの制御信号ＳＷS によりスイッチＳＷ０0 〜ＳＷ０m-1 はアナログ信号ＡＩＮの入力端子に接続され、スイッチＳＷ１0 〜ＳＷ１m-1 はアナログ信号ＡＩＮの反転信号ＸＡＩＮの入力端子に接続される。またスイッチ５、６、１１、１２は導通状態に設定され、スイッチ７、８は非導通状態に設定される。これにより、スイッチＳＷ０0 〜ＳＷ０m-1 は（ＡＩＮ−ＶC ）に充電され、スイッチＳＷ１0 〜ＳＷ１m-1 は（ＸＡＩＮ−ＶC ）に充電され、それぞれのキャパシタに印加電圧に応じた電荷が蓄積される。
また、容量素子Ｃ1 ，Ｃ2 にアナログ信号ＡＩＮの直流成分ＶC が印加され、容量素子Ｃ3 ，Ｃ4 に基準電圧Ｖref が印加される。これらの容量素子にそれぞれ印加電圧に応じた電荷が蓄積される。
【００４８】
比較動作時に、制御回路からの制御信号ＳＷS によりスイッチＳ０0 〜ＳＷ０m-1 の内、スイッチＳＷ０0 〜ＳＷ０m-2 が基準電圧ＶＲＢの入力端子に接続され、スイッチＳＷ０m-1 のみが基準電圧ＶＲＴの入力端子に接続される。これにより、キャパシタＣ０0 ，Ｃ０1 ，Ｃ０2 ，…，Ｃ０m-1 の内全容量の半分が基準電圧ＶＲＴに接続され、残りの半分が基準電圧ＶＲＢに接続される。この結果、キャパシタＣ０0 ，Ｃ０1 ，Ｃ０2 ，…，Ｃ０m-1 に｛ＡＩＮ−（ＶＲＴ−ＶＲＢ）／２｝に応じた電荷が蓄積される。
同様に、スイッチＳＷ１0 〜ＳＷ１m-1 の内、スイッチＳＷ１0 〜ＳＷ１m-2 が基準電圧ＶＲＢの入力端子に接続され、スイッチＳＷ１m-1 のみが基準電圧ＶＲＴの入力端子に接続される。これにより、キャパシタＣ１0 ，Ｃ１1 ，…，Ｃ１m-1 の内全容量の半分が基準電圧ＶＲＴに接続され、残りの半分が基準電圧ＶＲＢに接続される。この結果、キャパシタＣ１0 ，Ｃ１1 …，Ｃ１m-1 に｛ＸＡＩＮ−（ＶＲＴ−ＶＲＢ）／２｝に応じた電荷が蓄積される。
このときのノードＮＤ5 ，ＮＤ6 の電圧Ｖ＋，Ｖ−がオペアンプ１０に入力され、オペアンプ１０により次式に示す信号Ｄm-1 が出力される。
【００４９】
【数７】
Ｄm-1 ＝（Ｖ＋）−（Ｖ−）＝（ＡＩＮ−ＸＡＩＮ）
なお、電圧比較回路ＣＯＭＰ１ａの比較動作は、上述した第１の実施形態の電圧比較回路ＣＯＭＰ１とほぼ同様であり、ここで、電圧比較回路ＣＯＭＰ１ａの詳細の動作については説明を省略する。ここで、電圧比較回路ＣＯＭＰ１ａを用いて逐次比較型ＡＤＣを構成することにより、オペアンプ１０の動作点はアナログ信号ＡＩＮおよびその反転信号ＸＡＩＮの直流成分ＶC に影響されることなく、ほぼ一定のレベルに保持されるので、図８に示す従来の電圧比較回路ＣＯＭＰに較べて、本実施形態の電圧比較回路ＣＯＭＰ１ａの動作安定性および変換精度が優れている。
【００５０】
オペアンプ１０の出力信号Ｄm-1 に応じて制御回路３０によりディジタルコードＤout の最上位ビットが決定される。そして、最上位ビットＭＳＢの値によりスイッチＳＷ０m-1 ，ＳＷ１m-1 の接続状態が設定される。例えば、最上位ビットが“１”のとき、スイッチＳＷ０m-1 は基準電圧ＶＲＴ側に接続したままに、スイッチＳＷ１m-1 は基準電圧ＶＲＢ側に切り換えられる。最上位ビットが“０”のとき、スイッチＳＷ０m-1 は基準電圧ＶＲＢ側に切り換えられ、スイッチＳＷ１m-1 は基準電圧ＶＲＴ側に接続されたままに設定される。即ち、スイッチＳＷ０m-1 ，ＳＷ１m-1 の印加電圧は基準電圧ＶＲＴ，ＶＲＢに関して対称となる。
以上の判定動作により、ディジタルコードＤout の最上位ビットが決定され、それに応じてスイッチＳＷ０m-1 ，ＳＷ１m-1 の接続状態も設定される。
【００５１】
次いで、ディジタルコードＤout の最上位ビットより下位のビット、即ち、ＭＳＢ−１ビットの判定が行われる。サンプリング動作時に、スイッチＳＷ０0 〜ＳＷ０m-2 はアナログ信号ＡＩＮの入力端子に接続され、スイッチＳＷ１0 〜ＳＷ１m-2 はアナログ信号ＡＩＮの反転信号ＸＡＩＮの入力端子に接続される。なお、スイッチ５〜１２の動作は最上位ビットの判定時と同様である。
比較動作時に、スイッチＳＷ０0 〜ＳＷ０m-2 の内、スイッチＳＷ０0 〜ＳＷ０m-3 が基準電圧ＶＲＢの入力端子に接続され、スイッチＳＷ０m-2 のみが基準電圧ＶＲＴの入力端子に接続される。これにより、キャパシタＣ０0 ，Ｃ０1 ，Ｃ０2 ，…，Ｃ０m-2 の内全容量の半分が基準電圧ＶＲＴに接続され、残りの半分が基準電圧ＶＲＢに接続される。このとき、これらのキャパシタの蓄積電荷量は最上位ビットに応じて異なる。例えば、最上位ビットは“０”の場合、スイッチＳＷ０m-1 がＶＲＢ側に接続され、キャパシタＣ０0 ，Ｃ０1 …，Ｃ０m-1 に｛ＡＩＮ−（ＶＲＴ−ＶＲＢ）／４｝に応じた電荷が蓄積され、最上位ビットが“１”の場合、スイッチＳＷ０m-1 がＶＲＴ側に接続され、キャパシタＣ０0 ，Ｃ０1 …，Ｃ０m-1 に｛ＡＩＮ−３（ＶＲＴ−ＶＲＢ）／４｝に応じた電荷が蓄積される。
【００５２】
一方、スイッチＳＷ１0 〜ＳＷ１m-2 において、スイッチＳＷ１0 〜ＳＷ１m-3 が基準電圧ＶＲＢの入力端子に接続され、スイッチＳＷ１m-2 のみが基準電圧ＶＲＴの入力端子に接続される。これにより、キャパシタＣ１0 ，Ｃ１1 ，Ｃ１2 ，…，Ｃ１m-2 の内全容量の半分が基準電圧ＶＲＴに接続され、残りの半分が基準電圧ＶＲＢに接続される。このとき、これらのキャパシタの蓄積電荷量は最上位ビットに応じて異なる。例えば、最上位ビットは“０”の場合、スイッチＳＷ１m-1 がＶＲＴ側に接続され、キャパシタＣ１0 ，Ｃ１1 ，…，Ｃ１m-1 に｛ＸＡＩＮ−３（ＶＲＴ−ＶＲＢ）／４｝に応じた電荷が蓄積され、最上位ビットが“１”の場合、スイッチＳＷ０m-1 がＶＲＢ側に接続され、キャパシタＣ１0 ，Ｃ１1 ，…，Ｃ１m-1 に｛ＸＡＩＮ−（ＶＲＴ−ＶＲＢ）／４｝に応じた電荷が蓄積される。
【００５３】
このときのノードＮＤ5 ，ＮＤ6 の電圧Ｖ＋，Ｖ−がオペアンプ１０に入力され、オペアンプ１０により次式に示す信号Ｄm-2 が出力される。
【００５４】
【数８】
Ｄm-2 ＝（ＡＩＮ−ＸＡＩＮ）＋（ＶＲＴ−ＶＲＢ）／２
（最上位ビットＭＳＢ＝０）
Ｄm-2 ＝（ＡＩＮ−ＸＡＩＮ）−（ＶＲＴ−ＶＲＢ）／２
（最上位ビットＭＳＢ＝１）
【００５５】
オペアンプ１０の出力信号Ｄm-2 に応じて制御回路３０によりディジタルコードＤout の（ＭＳＢ−１）ビットが決定される。そして、（ＭＳＢ−１）ビットの値によりスイッチＳＷ０m-2 ，ＳＷ１m-2 の接続状態が設定される。例えば、（ＭＳＢ−１）ビットが“１”のとき、スイッチＳＷ０m-2 は基準電圧ＶＲＴ側に接続したままに、スイッチＳＷ１m-2 は基準電圧ＶＲＢ側に切り換えられる。（ＭＳＢ−１）ビットが“０”のとき、スイッチＳＷ０m-2 は基準電圧ＶＲＢ側に切り換えられ、スイッチＳＷ１m-2 は基準電圧ＶＲＴ側に接続されたままに設定される。
【００５６】
後は、同様な判定動作が繰り返して行われ、最下位ビット（ＬＳＢ）までのｍビットがすべて判定され、制御回路３０により、（ＡＩＮ−ＸＡＩＮ）と（ＶＲＴ−ＶＲＢ）との差が最小となるスイッチＳＷ０0 〜ＳＷ０m-1 およびスイッチＳＷ１0 〜ＳＷ１m-1 の組合せが設定され、それに応じたディジタルコードＤout が得られる。
【００５７】
以上説明したように、本実施形態によれば、電圧比較回路ＣＯＭＰ１ａを用いて電荷再分配型逐次比較ＡＤＣを構成し、制御回路３０の制御に基づきサンプリング動作と比較動作を繰り返し行い、（ＡＩＮ−ＸＡＩＮ）と（ＶＲＴ−ＶＲＢ）との差が最小となるようにサンプリング用容量素子に接続されているスイッチＳＷ０0 〜ＳＷ０m-1 およびＳＷ１0 〜ＳＷ１m-1 の組合せを設定し、ディジタルコードＤout の最上位ビットＭＳＢから最下位ビットＬＳＢまで順次に判定するので、アナログ信号ＡＩＮの直流成分ＶC に影響されず、安定した判定動作または高精度の変換結果が得られる。
【００５８】
第３実施形態
図５は本実施形態の電圧比較回路を用いた逐次比較型ＡＤＣの一例を示す回路図である。
図示の逐次比較型ＡＤＣは抵抗分圧型逐次比較ＡＤＣであり、例えば、アナログ信号ＡＩＮを４ビットのディジタルコードＤout に変換する逐次比較型ＡＤＣである。基準電圧ＶＲＴ，ＶＲＢの間に、１５個の分圧用抵抗素子Ｒ1 ，Ｒ2 ，…，Ｒ15が設けられ、これらの抵抗素子から基準電圧ＶＲＴn ，ＶＲＢn （ｎ＝１，２，…，１４）が得られる。
【００５９】
電圧比較回路ＣＯＭＰ１は、図１に示す電圧比較回路と同様であり、ここで、図１と同様な符号を用いて電圧比較回路ＣＯＭＰ１の各構成部分を表記し、また以下では、電圧比較回路ＣＯＭＰ１の詳細の動作については説明を省略する。
図５に示す逐次比較型ＡＤＣにおいて、アナログ信号ＡＩＮとその反転信号ＸＡＩＮの差電圧と、分圧用抵抗素子Ｒ1 〜Ｒ15により生成した基準電圧ＶＲＴn ，ＶＲＢn の差電圧が電圧比較回路ＣＯＭＰ１により比較され、比較結果に応じてディジタルコードＤout が最上位ビットから最下位ビットまで順次決定される。
【００６０】
図示のように電圧比較回路ＣＯＭＰ１の入力ノードＮＤ1 はスイッチＳＷ1 によりアナログ信号ＡＩＮの入力端子およびノードＮＤ01の何れかに接続され、入力ノードＮＤ2 はスイッチＳＷ2 によりアナログ信号ＡＩＮの反転信号ＸＡＩＮの入力端子およびノードＮＤ02の何れかに接続される。
ノードＮＤ01はそれぞれスイッチＳＷ０1 ，ＳＷ０2 ，…，ＳＷ０14を介して分圧用抵抗素子Ｒ1 〜Ｒ15の各接続点に接続され、これらのスイッチにより基準電圧ＶＲＴ1 〜ＶＲＴ14の何れかが選択されノードＮＤ01に入力される。
ノードＮＤ02はそれぞれスイッチＳＷ１1 ，ＳＷ１2 ，…，ＳＷ１14を介して分圧用抵抗素子Ｒ1 〜Ｒ15の各接続点に接続され、これらのスイッチにより基準電圧ＶＲＢ1 〜ＶＲＢ14の何れかが選択されノードＮＤ02に入力される。
スイッチＳＷ０1 ，ＳＷ０2 ，…，ＳＷ０14，ＳＷ１1 ，ＳＷ１2 ，…，ＳＷ１14およびスイッチＳＷ1 ，ＳＷ2 は制御回路３０により接続状態が制御される。サンプリング動作時に、アナログ信号ＡＩＮとその反転信号ＸＡＩＮ、比較動作時に基準電圧ＶＲＴn ，ＶＲＢn をそれぞれ電圧比較回路ＣＯＭＰ１の入力ノードＮＤ1 ，ＮＤ2 に入力され、比較動作時電圧比較回路ＣＯＭＰ１の出力信号Ｄに応じて、ディジタルコードＤout の各ビットが順次に決定される。
【００６１】
例えば、最上位ビットＭＳＢを判定する場合に、サンプリング動作時にスイッチＳＷ1 ，ＳＷ2 がそれぞれアナログ信号ＡＩＮおよびその反転信号ＸＡＩＮ側に接続され、比較動作時にスイッチＳＷ1 ，ＳＷ2 がそれぞれノードＮＤ01，ＮＤ02に接続される。このとき、スイッチＳＷ０8 ，ＳＷ１8 が導通状態に設定され、基準電圧ＶＲＴ，ＶＲＢの中間電圧付近の分圧電圧、即ち、基準電圧ＶＲＴ8 ，ＶＲＢ8 がそれぞれノードＮＤ01，ＮＤ02に入力される。比較動作時電圧比較回路ＣＯＭＰ１の出力信号Ｄに応じて、ディジタルコードＤout の最上位ビットが判定される。
【００６２】
次に、最上位ビットに基づき（ＭＳＢ−１）ビット判定時のスイッチ状態が制御され、（ＭＳＢ−１）ビット判定が行われる。この場合、サンプリング時に、最上位ビットＭＳＢの判定時と同様にスイッチＳＷ1 ，ＳＷ2 がそれぞれアナログ信号ＡＩＮおよびその反転信号ＸＡＩＮ側に接続され、比較動作時にスイッチＳＷ1 ，ＳＷ2 がそれぞれノードＮＤ01，ＮＤ02に接続される。ただし、この場合、最上位ビットＭＳＢに応じてスイッチＳＷ０1 ，ＳＷ０2 ，…，ＳＷ０14およびスイッチＳＷ１1 ，ＳＷ１2 ，…，ＳＷ１14のオン／オフ状態が制御され、ノードＮＤ1 ，ＮＤ2 に入力する基準電圧が選択される。
例えば、最上位ビットが“０”のとき、比較動作時にスイッチＳＷ０12，ＳＷ１4 は導通状態に設定され、基準電圧ＶＲＴ12，ＶＲＢ12が選択しノードＮＤ1 ，ＮＤ2 にそれぞれ入力される。一方、最上位ビットが“１”のとき、スイッチＳＷ０4 ，ＳＷ１12は導通状態に設定され、基準電圧ＶＲＴ4 ，ＶＲＢ4 が選択しノードＮＤ1 ，ＮＤ2 にそれぞれ入力される。このようなスイッチの設定に基づき、サンプリング動作と比較動作が一回ずつ行われ、電圧比較回路ＣＯＭＰ１の出力信号Ｄに応じて（ＭＳＢ−１）ビットが判定される。
【００６３】
同様な判定動作が繰り返し行われることにより、最上位ビットから最下位ビットまでの各ビットが順次に決定され、入力したアナログ信号ＡＩＮに応じたディジタルコードＤout が得られる。
【００６４】
以上説明したように、本実施形態によれば、電圧比較回路ＣＯＭＰ１を用いて、抵抗分圧型逐次比較ＡＤＣを構成し、制御回路３０の制御に基づきサンプリング動作と比較動作を繰り返し行い、サンプリング動作時にアナログ信号ＡＩＮとその反転信号ＸＡＩＮをスイッチＳＷ1 ，ＳＷ2 により選択しそれぞれノードＮＤ1 ，ＮＤ2 に入力し、比較動作時に判定ビットに応じてスイッチＳＷ０1 〜ＳＷ０14，ＳＷ１1 〜ＳＷ１14から一組みのスイッチＳＷ０m ，ＳＷ１n を選択して導通させ、基準電圧ＶＲＴn ，ＶＲＢn をそれぞれノードＮＤ1 ，ＮＤ2 に入力し、電圧比較回路ＣＯＭＰ１の出力信号Ｄに応じて、ディジタルコードＤout の各ビットを順次に判定するので、入力したアナログ信号ＡＩＮの直流成分ＶC の変動に影響されることなく、電圧比較回路ＣＯＭＰ１により、安定した変換動作と高精度な変換コードＤout が得られる。
【００６５】
第４実施形態
以上の第３、第４の実施形態では本発明の電圧比較回路を適用した逐次比較型ＡＤＣについて説明したが、本実施形態の電圧比較回路は、逐次比較型ＡＤＣだけではなく、並列型ＡＤＣにも適用できることはいうまでもない。例えば、図６に示す一般的な並列型ＡＤＣにおいて、電圧比較回路ＣＯＭＰ1 〜ＣＯＭＰ14を図１に示す本実施形態の電圧比較回路ＣＯＭＰ１に置き換えることができる。
この場合、回路の構成は図６と同様であり、ここで図６を用いて説明する。ただし、各電圧比較回路ＣＯＭＰ1 〜ＣＯＭＰ14にアナログ信号ＡＩＮ、その反転信号ＸＡＩＮおよび基準電圧Ｖref の他に、点線に示すようにアナログ信号ＡＩＮの直流成分ＶC も入力される。
【００６６】
図６に示す並列型ＡＤＣにより、入力したアナログ信号ＡＩＮに応じて４ビットのディジタルコードＤout が出力される。基準電圧ＶＲＴ，ＶＲＢの間に直列接続された１５個の分圧用抵抗素子Ｒ1 〜Ｒ15により、分圧された基準電圧ＶＲＴn ，ＶＲＢn が得られる。これらの基準電圧ＶＲＴn ，ＶＲＢn がそれぞれペアをなして、電圧比較回路ＣＯＭＰ1 〜ＣＯＭＰ14に入力される。電圧比較回路ＣＯＭＰ1 〜ＣＯＭＰ14により、入力されたアナログ信号ＡＩＮ、その反転信号ＸＡＩＮの差電圧と、基準電圧ＶＲＴn ，ＶＲＢn の差電圧が比較される。各電圧比較回路ＣＯＭＰn において（ＡＩＮ−ＸＡＩＮ）−（ＶＲＴn −ＶＲＢn ）に基づき、出力信号Ｄおよびその反転信号ＸＤのレベルが設定される。そして、ＡＮＤゲートＡＧＴ1 〜ＡＧＴ15により、各電圧比較回路ＣＯＭＰ1 〜ＣＯＭＰ14の出力信号が変換されエンコーダＥＣＤに出力される。エンコーダＥＣＤにより、４ビットのディジタルコードＤout が出力される。
このように、ディジタルコードＤout のビット数に応じて複数の電圧比較回路ＣＯＭＰn を用いることにより、一回のサンプリング動作と一回の比較動作によりディジタルコードＤout の全ビットを決定でき、逐次比較型ＡＤＣより高速に変換できる。
【００６７】
本実施形態によれば、直列に接続した分圧用抵抗素子Ｒ1 〜Ｒ15により得られた基準電圧ＶＲＴn ，ＶＲＢn をそれぞれ電圧比較回路ＣＯＭＰn に入力し、各電圧比較回路ＣＯＭＰn にアナログ信号ＡＩＮ、その反転信号ＸＡＩＮ、アナログ信号ＡＩＮの直流成分ＶC および基準電圧Ｖref をそれぞれ入力し、サンプリング動作および比較動作により各電圧比較回路はアナログ信号ＡＩＮ、その反転信号ＸＡＩＮの差電圧と、基準電圧ＶＲＴn ，ＶＲＢn の差電圧を比較し、比較結果に応じて出力信号のレベルを設定し、ＡＮＤゲートＡＧＴ1 〜ＡＧＴ15、エンコーダＥＣＤは電圧比較回路の出力信号をディジタルコードＤout に変換するので、一回のサンプリングと比較動作によりディジタルコードＤout の全ビットを決定でき、かつ、サンプリング動作時と比較動作時の動作点変動を小さく抑制でき、アナログ信号の直流成分の変動に影響されず、変換精度および動作安定性の向上が図れる。
【００６８】
【発明の効果】
以上説明したように、本発明の電圧比較回路によれば、回路の規模を増大させることなく、変換対象であるアナログ信号の直流成分の変動に影響されず、変換精度および動作安定性を保持できる利点がある。
さらに、本発明の電圧比較回路により構成されたアナログ／ディジタル変換回路において、変換精度の向上を実現でき、かつ、変換回路のコストの増加を抑制でき、低消費電力化が図れる。
【図面の簡単な説明】
【図１】本発明に係る電圧比較回路の一実施形態を示す回路図である。
【図２】直流成分ＶC の発生回路の回路図である。
【図３】電圧比較回路の波形図である。
【図４】本発明の電圧比較回路を用いた電荷再分配型逐次比較型ＡＤＣの回路図である。
【図５】本発明の電圧比較回路を用いた抵抗分圧型逐次比較型ＡＤＣの回路図である。
【図６】一般的な並列型ＡＤＣの回路図である。
【図７】基準電圧Ｖref の発生回路の回路図である。
【図８】従来の電圧比較回路の回路図である。
【図９】従来の電圧比較回路の波形図である。
【図１０】基準電圧とアナログ信号の波形図である。
【図１１】完全差動型オペアンプの回路図である。
【符号の説明】
１０…オペアンプ、２０…ラッチ回路、３０…制御回路、１〜８、１１、１２…スイッチ、Ｃ1 ，Ｃ2 ，Ｃ3 ，Ｃ4 …容量素子、ＣS1，ＣS2…サンプリング用容量素子、ＡＩＮ…アナログ信号、ＸＡＩＮ…ＡＩＮの反転信号、ＶC …ＡＩＮの直流成分、ＶＲＴ，ＶＲＢ，Ｖref …基準電圧、ＳＷ０0 〜ＳＷ０m-1 ，ＳＷ１0 〜ＳＷ１m-1 …スイッチ、Ｃ０0 〜Ｃ０m-1 ，Ｃ１0 〜Ｃ１m-1 …電荷分配用容量素子、Ｒ1 〜Ｒ15…分圧用抵抗素子、ＣＯＭＰ1 〜ＣＯＭＰ14…電圧比較回路、ＡＧＴ1 〜ＡＧＴ15…ＡＮＤゲート、ＥＣＤ…エンコーダ、ＶCC…電源電圧、ＧＮＤ…接地電位。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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