(57)【特許請求の範囲】
【請求項１】
不揮発性メモリセルが配置されたメモリセルアレイを含む高電圧系回路と、
センスアンプ回路を含む低電圧系回路と、
前記高電圧系回路に電気的に接続され、最大で第１の電圧が印加されるドレインと、前記低電圧系回路に電気的に接続され、最大で第１の電圧よりも低い第２の電圧が印加されるソースと、信号が入力されるゲートとを有する絶縁ゲート型電界効果トランジスタとを具備し、
前記絶縁ゲート型電界効果トランジスタのゲートから素子分離領域までの前記ソースの距離は、前記ゲートから前記素子分離領域までの前記ドレインの距離よりも短いことを特徴とする不揮発性半導体記憶装置。
【請求項２】
不揮発性メモリセルが配置されたメモリセルアレイを含む高電圧系回路と、
センスアンプ回路を含む低電圧系回路と、
前記高電圧系回路に電気的に接続され、最大で第１の電圧が印加されるドレインと、前記低電圧系回路に電気的に接続され、最大で第１の電圧よりも低い第２の電圧が印加されるソースと、第１の信号が入力されるゲートとを有する第１の絶縁ゲート型電界効果トランジスタと、
前記第１の絶縁ゲート型電界効果トランジスタが配置される列と同じ列に配置され、前記高電圧系回路に電気的に接続され、最大で第１の電圧が印加されるドレインと、前記低電圧系回路に電気的に接続され、最大で第１の電圧よりも低い第２の電圧が印加されるソースと、第２の信号が入力されるゲートとを有する第２の絶縁ゲート型電界効果トランジスタと、
前記第１、第２の絶縁ゲート型電界効果トランジスタが配置される列に隣接した列に、前記第１の絶縁ゲート型電界効果トランジスタに隣接して配置され、前記高電圧系回路に電気的に接続され、最大で第１の電圧が印加されるドレインと、前記低電圧系回路に電気的に接続され、最大で第１の電圧よりも低い第２の電圧が印加されるソースと、前記第２の信号が入力されるゲートとを有する第３の絶縁ゲート型電界効果トランジスタと、
前記第３の絶縁ゲート型電界効果トランジスタが配置される列と同じ列に、前記第２の絶縁ゲート型電界効果トランジスタに隣接して配置され、前記高電圧系回路に電気的に接続され、最大で第１の電圧が印加されるドレインと、前記低電圧系回路に電気的に接続され、最大で第１の電圧よりも低い第２の電圧が印加されるソースと、前記第１の信号が入力されるゲートとを有する第４の絶縁ゲート型電界効果トランジスタとを具備し、
前記第１、第２、第３、第４の絶縁ゲート型電界効果トランジスタのゲートから素子分離領域までの前記ソースの距離は、前記ゲートから前記素子分離領域までの前記ドレインの距離よりも短く、
前記第１、第２の絶縁ゲート型電界効果トランジスタは前記ソースどうしが隣接し、
前記第３、第４の絶縁ゲート型電界効果トランジスタは前記ドレインどうしが隣接し、
前記第１、第２の絶縁ゲート型電界効果トランジスタと、前記第３、第４の絶縁ゲート型電界効果トランジスタとが、互いにずれあうことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記第１、第２、第３、第４の絶縁ゲート型電界効果トランジスタは、前記ゲートを互いに共有しないことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１の絶縁ゲート型電界効果トランジスタのソースと前記第２の絶縁ゲート型電界効果トランジスタのソースとの間の前記素子分離領域の幅は、前記第１の絶縁ゲート型電界効果トランジスタのドレインと、前記第２の絶縁ゲート型電界効果トランジスタのドレインとの間の前記素子分離領域の幅よりも小さいことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項５】
前記素子分離領域の下に形成されるフィールドストッパーを、さらに、具備し、
前記フィールドストッパーは、前記第１、第２の絶縁ゲート型電界効果トランジスタのソースに接し、前記第３、第４の絶縁ゲート型電界効果トランジスタのドレインから離れていることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項６】
不揮発性メモリセルが配置されたメモリセルアレイを含む高電圧系回路と、
センスアンプ回路を含む低電圧系回路と、
前記高電圧系回路に電気的に接続され、最大で第１の電圧が印加されるドレインと、前記低電圧系回路に電気的に接続され、最大で第１の電圧よりも低い第２の電圧が印加されるソースと、第１の信号が入力されるゲートとを有する第１の絶縁ゲート型電界効果トランジスタと、
前記第１の絶縁ゲート型電界効果トランジスタが配置される列と同じ列に配置され、前記高電圧系回路に電気的に接続され、最大で第１の電圧が印加されるドレインと、前記低電圧系回路に電気的に接続され、最大で第１の電圧よりも低い第２の電圧が印加されるソースと、第２の信号が入力されるゲートとを有する第２の絶縁ゲート型電界効果トランジスタと、
前記第１、第２の絶縁ゲート型電界効果トランジスタが配置される列に隣接した列に、前記第１の絶縁ゲート型電界効果トランジスタに隣接して配置され、前記高電圧系回路に電気的に接続され、最大で第１の電圧が印加されるドレインと、前記低電圧系回路に電気的に接続され、最大で第１の電圧よりも低い第２の電圧が印加されるソースと、前記第１の信号が入力されるゲートとを有する第３の絶縁ゲート型電界効果トランジスタと、
前記第３の絶縁ゲート型電界効果トランジスタが配置される列と同じ列に、前記第２の絶縁ゲート型電界効果トランジスタに隣接して配置され、前記高電圧系回路に電気的に接続され、最大で第１の電圧が印加されるドレインと、前記低電圧系回路に電気的に接続され、最大で第１の電圧よりも低い第２の電圧が印加されるソースと、前記第２の信号が入力されるゲートとを有する第４の絶縁ゲート型電界効果トランジスタとを具備し、
前記第１、第２の絶縁ゲート型電界効果トランジスタは前記ソースどうしを共有し、
前記第３、第４の絶縁ゲート型電界効果トランジスタは前記ソースどうしを共有し、
前記第１、第３の絶縁ゲート型電界効果トランジスタは前記ゲートどうしを共有し、
前記第２、第４の絶縁ゲート型電界効果トランジスタは前記ゲートどうしを共有し、
前記第１、第２、第３、第４の絶縁ゲート型電界効果トランジスタは、前記ソースのコンタクトと前記ゲートとの間の距離が、前記ドレインのコンタクトと前記ゲートとの間の距離よりも小さいことを特徴とする不揮発性半導体記憶装置。
【請求項７】
前記第１の電圧は書き込み電圧および消去電圧のいずれかであり、前記第２の電圧は電源電圧およびチップ内の降圧電圧のいずれかであることを特徴とする請求項１乃至請求項６いずれか一項に記載の不揮発性半導体記憶装置。
【請求項８】
前記ドレインはビット線に電気的に接続され、前記ソースはセンスアンプ回路に電気的に接続されることを特徴とする請求項７に記載の不揮発性半導体記憶装置。
【請求項９】
前記第１の電圧は消去電圧であり、前記第２の電圧は電源電圧およびチップ内の降圧電圧のいずれかであり、
前記ドレインは、電荷を基板側に引き抜くことでデータが消去されるメモリセルが接続されるビット線に電気的に接続され、前記ソースはセンスアンプ回路に電気的に接続されることを特徴とする請求項１乃至請求項６いずれか一項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）の周辺回路等に用いられる高電圧系トランジスタの微細化に関する。
【０００２】
【従来の技術】
近年、電気的にデータの書き換えが可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）の１つとして、ＮＡＮＤ型ＥＥＰＲＯＭが提案されている。
【０００３】
ＮＡＮＤ型ＥＥＰＲＯＭは、電荷蓄積層としての例えば浮遊ゲートと、制御ゲートとが積層されたＮチャネル型ＦＥＴＭＯＳ構造の複数のメモリセルを、それらのソース、ドレインを隣接するもの同士で共有する形で直列に接続し、これを１単位（ＮＡＮＤセル）として、ソース線とビット線との間に接続するものである。
【０００４】
図２７はＮＡＮＤセルの等価回路図である。
【０００５】
図２７において、Ｍ１〜Ｍ８はそれぞれメモリセルを示しており、メモリセルＭ１〜Ｍ８と、その両端の選択トランジスタＳ１、Ｓ２が互いに直列に接続されて、ＮＡＮＤセルを構成している。ＷＬ１〜ＷＬ８はそれぞれワード線である。ＮＡＮＤセルの一端は、選択トランジスタＳ１側でビット線ＢＬに接続され、その他端は、選択トランジスタＳ２を通じてソース線ＳＬに接続されている。ＳＧＤ、ＳＧＳはそれぞれ選択ゲートである。
【０００６】
ＮＡＮＤ型ＥＥＰＲＯＭの基本的な動作は次の通りである。
【０００７】
＜データの書き込み＞
データの書き込みは、例えばビット線から遠い方のメモリセルから順に行われる。
【０００８】
選択されたメモリセルのワード線に昇圧された書き込み電圧Ｖｐｐ（＝２０Ｖ程度）を印加し、他の非選択のメモリセルのワード線および選択ゲートＳＧＤに中間の電圧ＶＭ１０（＝１０Ｖ程度）を印加し、ビット線に、書き込みデータに応じて０Ｖ（“０”書き込み）、または中間の電圧（“１”書き込み）を印加する。これにより、データに応じたビット線の電位は、選択されたメモリセルに伝達される。
【０００９】
データ“０”の時は、選択されたメモリセルの浮遊ゲートと基板との間には高い電圧がかかり、ｐ型ウェルから浮遊ゲートに電子がトンネル注入されて、しきい値電圧が正の方向に移動する。
【００１０】
これに対し、データ“１”の時は、選択されたメモリセルの浮遊ゲートと基板との間の電圧は小さいので、ｐ型ウェルから浮遊ゲートに電子がトンネル注入されず、しきい値電圧は変化しない。
【００１１】
＜データの消去＞
データの消去は、ブロック単位でほぼ同時に行われる。
【００１２】
データを消去するブロックの全てのワード線および選択ゲートを０Ｖとし、ｐ型ウェル、およびｎ型基板それぞれに昇圧された昇圧された電圧ＶｐｐＥ（＝２０Ｖ程度）を印加する。また、データを消去しないブロックの全てのワード線および選択ゲートに昇圧電位ＶｐｐＥを印加する。これにより、データを消去するブロックのメモリセルにおいては、浮遊ゲート中の電子がｐ型ウェルに放出され、それぞれのしきい値電圧が負の方向に移動する。
【００１３】
＜データの読み出し＞
ビット線をプリチャージした後にフローティングとし、選択されたメモリセルのワード線を読み出し電圧Ｖｒｄ（＝０Ｖ程度）とし、他の非選択のメモリセルのワード線および選択ゲートに電源電圧Ｖｃｃ（＝３Ｖ程度）を印加し、ソース線を０Ｖとする。この時、選択されたメモリセルに電流が流れるか否かをビット線で検出することによって、“０”、“１”のデータが読み出される。
【００１４】
データが“０”（メモリセルのしきい値電圧Ｖｔｈ＞読み出し電圧Ｖｒｄ）ならばメモリセルは“オフ”する。これによりビット線電位はプリチャージ電位を保つ。
【００１５】
一方、データが“１”（メモリセルのしきい値電圧Ｖｔｈ＜読み出し電圧Ｖｒｄ）ならばメモリセルは“オン”する。これによりビット線電位はプリチャージ電位からΔＶだけ下がる。
【００１６】
これらのビット線電位の変化をセンスアンプ（データ回路）で検出することによって、メモリセルのデータが読み出される。
【００１７】
このようなＮＡＮＤ型ＥＥＰＲＯＭを動作させる周辺回路は、大きく分けて２種類のトランジスタにより構成されている。
【００１８】
一つは高電圧系トランジスタである。
【００１９】
高電圧系トランジスタは電圧Ｖｐｐや電圧ＶＭ１０等を発生し、メモリセルに印加するための回路に用いられる。このため、高電圧系トランジスタは、２０Ｖ程度の高電圧が印加されても破壊されないように、ゲート酸化膜の厚みは例えば４０ｎｍ程度に厚くされている。また、高電圧がソース、ドレインに印加されても接合リーク電流やホットエレクトロンの発生等が顕著にならないように、配線とソース／ドレインとのコンタクトから素子分離領域までの距離や、上記コンタクトからゲートまでの距離（この距離はほぼＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ  ）長に相当する）が長くなるように設計されている。
【００２０】
もう一つは低電圧系トランジスタである。
【００２１】
この低電圧系トランジスタは電圧Ｖｐｐや電圧ＶＭ１０等が印加されない回路に用いられる。低電圧系トランジスタでは印加される電圧が例えば電源電圧Ｖｃｃ、Ｖｃｃ＋Ｖｔｈ（Ｖｔｈは低電圧系トランジスタのしきい値電圧）、Ｖｃｃ＋２Ｖｔｈ程度であるので、配線とソース／ドレインとのコンタクトから素子分離領域までの距離や、上記コンタクトからゲートまでの距離は、高電圧系トランジスタよりも小さく設計されている。
【００２２】
【発明が解決しようとする課題】
現在、ＮＡＮＤ型ＥＥＰＲＯＭでは、例えば電源電圧Ｖｃｃを低くすることで、低電圧系トランジスタの微細化が図られている。
【００２３】
しかしながら、電源電圧Ｖｃｃを低くすることはできても、電圧Ｖｐｐや電圧ＶＭ１０等を低くすることは難しい。このため、低電圧系トランジスタの微細化が図られても、高電圧系トランジスタの微細化は困難なものになっている。
【００２４】
このような事情により、低電圧系トランジスタと高電圧系トランジスタとを１チップに混在している半導体集積回路装置、例えばＮＡＮＤ型ＥＥＰＲＯＭに代表される不揮発性半導体記憶装置においては、高電圧系トランジスタの微細化が図られず、例えば周辺回路における半導体素子の集積密度の向上や、回路面積の削減等の進展が鈍化することが懸念されている。
【００２５】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、低電圧系トランジスタと高電圧系トランジスタとを１チップに混在している半導体集積回路装置の半導体素子の集積密度の向上や、回路面積の削減等の進展を加速できる絶縁ゲート型電界効果トランジスタを備えた不揮発性半導体記憶装置を提供することにある。
【００２６】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１態様に係る不揮発性半導体記憶装置は、不揮発性メモリセルが配置されたメモリセルアレイを含む高電圧系回路と、センスアンプ回路を含む低電圧系回路と、前記高電圧系回路に電気的に接続され、最大で第１の電圧が印加されるドレインと、前記低電圧系回路に電気的に接続され、最大で第１の電圧よりも低い第２の電圧が印加されるソースと、信号が入力されるゲートとを有する絶縁ゲート型電界効果トランジスタとを具備し、前記絶縁ゲート型電界効果トランジスタのゲートから素子分離領域までの前記ソースの距離は、前記ゲートから前記素子分離領域までの前記ドレインの距離よりも短いことを特徴としている。
また、第２態様に係る不揮発性半導体記憶装置は、不揮発性メモリセルが配置されたメモリセルアレイを含む高電圧系回路と、センスアンプ回路を含む低電圧系回路と、前記高電圧系回路に電気的に接続され、最大で第１の電圧が印加されるドレインと、前記低電圧系回路に電気的に接続され、最大で第１の電圧よりも低い第２の電圧が印加されるソースと、第１の信号が入力されるゲートとを有する第１の絶縁ゲート型電界効果トランジスタと、前記第１の絶縁ゲート型電界効果トランジスタが配置される列と同じ列に配置され、前記高電圧系回路に電気的に接続され、最大で第１の電圧が印加されるドレインと、前記低電圧系回路に電気的に接続され、最大で第１の電圧よりも低い第２の電圧が印加されるソースと、第２の信号が入力されるゲートとを有する第２の絶縁ゲート型電界効果トランジスタと、前記第１、第２の絶縁ゲート型電界効果トランジスタが配置される列に隣接した列に、前記第１の絶縁ゲート型電界効果トランジスタに隣接して配置され、前記高電圧系回路に電気的に接続され、最大で第１の電圧が印加されるドレインと、前記低電圧系回路に電気的に接続され、最大で第１の電圧よりも低い第２の電圧が印加されるソースと、前記第２の信号が入力されるゲートとを有する第３の絶縁ゲート型電界効果トランジスタと、前記第３の絶縁ゲート型電界効果トランジスタが配置される列と同じ列に、前記第２の絶縁ゲート型電界効果トランジスタに隣接して配置され、前記高電圧系回路に電気的に接続され、最大で第１の電圧が印加されるドレインと、前記低電圧系回路に電気的に接続され、最大で第１の電圧よりも低い第２の電圧が印加されるソースと、前記第１の信号が入力されるゲートとを有する第４の絶縁ゲート型電界効果トランジスタとを具備し、前記第１、第２、第３、第４の絶縁ゲート型電界効果トランジスタのゲートから素子分離領域までの前記ソースの距離は、前記ゲートから前記素子分離領域までの前記ドレインの距離よりも短く、前記第１、第２の絶縁ゲート型電界効果トランジスタは前記ソースどうしが隣接し、前記第３、第４の絶縁ゲート型電界効果トランジスタは前記ドレインどうしが隣接し、前記第１、第２の絶縁ゲート型電界効果トランジスタと、前記第３、第４の絶縁ゲート型電界効果トランジスタとが、互いにずれあうことを特徴としている。
【００２７】
また、第３の態様は、不揮発性メモリセルが配置されたメモリセルアレイを含む高電圧系回路と、センスアンプ回路を含む低電圧系回路と、前記高電圧系回路に電気的に接続され、最大で第１の電圧が印加されるドレインと、前記低電圧系回路に電気的に接続され、最大で第１の電圧よりも低い第２の電圧が印加されるソースと、第１の信号が入力されるゲートとを有する第１の絶縁ゲート型電界効果トランジスタと、前記第１の絶縁ゲート型電界効果トランジスタが配置される列と同じ列に配置され、前記高電圧系回路に電気的に接続され、最大で第１の電圧が印加されるドレインと、前記低電圧系回路に電気的に接続され、最大で第１の電圧よりも低い第２の電圧が印加されるソースと、第２の信号が入力されるゲートとを有する第２の絶縁ゲート型電界効果トランジスタと、前記第１、第２の絶縁ゲート型電界効果トランジスタが配置される列に隣接した列に、前記第１の絶縁ゲート型電界効果トランジスタに隣接して配置され、前記高電圧系回路に電気的に接続され、最大で第１の電圧が印加されるドレインと、前記低電圧系回路に電気的に接続され、最大で第１の電圧よりも低い第２の電圧が印加されるソースと、前記第１の信号が入力されるゲートとを有する第３の絶縁ゲート型電界効果トランジスタと、前記第３の絶縁ゲート型電界効果トランジスタが配置される列と同じ列に、前記第２の絶縁ゲート型電界効果トランジスタに隣接して配置され、前記高電圧系回路に電気的に接続され、最大で第１の電圧が印加されるドレインと、前記低電圧系回路に電気的に接続され、最大で第１の電圧よりも低い第２の電圧が印加されるソースと、前記第２の信号が入力されるゲートとを有する第４の絶縁ゲート型電界効果トランジスタとを具備し、前記第１、第２の絶縁ゲート型電界効果トランジスタは前記ソースどうしを共有し、前記第３、第４の絶縁ゲート型電界効果トランジスタは前記ソースどうしを共有し、前記第１、第３の絶縁ゲート型電界効果トランジスタは前記ゲートどうしを共有し、前記第２、第４の絶縁ゲート型電界効果トランジスタは前記ゲートどうしを共有し、前記第１、第２、第３、第４の絶縁ゲート型電界効果トランジスタは、前記ソースのコンタクトと前記ゲートとの間の距離が、前記ドレインのコンタクトと前記ゲートとの間の距離よりも小さいことを特徴としている。
【００３３】
また、前記第１の電圧は書き込み電圧および消去電圧のいずれかであり、前記第２の電圧は電源電圧およびチップ内の降圧電圧のいずれかであることを特徴としている。
【００３４】
また、前記ドレインはビット線に電気的に接続され、前記ソースはセンスアンプ回路に電気的に接続されることを特徴としている。
【００３５】
また、前記第１の電圧は消去電圧であり、前記第２の電圧は電源電圧およびチップ内の降圧電圧のいずれかであり、前記ドレインは電荷を基板側に引き抜くことでデータが消去されるメモリセルが接続されるビット線に電気的に接続され、前記ソースはセンスアンプ回路に電気的に接続されることを特徴としている。
【００３６】
【発明の実施の形態】
以下、この発明の実施形態をＮＡＮＤ型ＥＥＰＲＯＭを例にとって説明する。ＮＡＮＤ型ＥＥＰＲＯＭは、電荷蓄積層としての例えば浮遊ゲートと制御ゲートが積層されたｎチャネル型ＦＥＴＭＯＳ構造の複数のメモリセルを、それらのソース、ドレインを隣接するものどうしで共有する形で直列接続し、これを１単位としてビット線に接続するものである。
【００３７】
図１（Ａ）はＮＡＮＤセル１単位分を示す平面図、図１（Ｂ）はその等価回路図である。また、図２（Ａ）は図１（Ａ）中の２Ａ−２Ａ線に沿った断面図であり、図２（Ｂ）は図１（Ａ）中の２Ｂ−２Ｂ線に沿った断面図である。
【００３８】
ｐ−  型シリコン基板（またはｐ−  型ウェル）１１には、素子分離領域１００によって囲まれたメモリセルアレイが形成されている。メモリセルアレイには、ＮＡＮＤセルが複数、集積される。１単位分のＮＡＮＤセルに着目して説明すると、この実施形態では、８個のメモリセルＭ１〜Ｍ８と２個の選択トランジスタＳ１、Ｓ２線が直列接続されて１単位のＮＡＮＤセルを構成している。メモリセルはそれぞれ、基板１１上にゲート絶縁膜１３を介して形成された浮遊ゲート１４（１４−１〜１４−８）、および浮遊ゲート１４上に第２のゲート絶縁膜１５を介して形成された制御ゲート１６（１６−１〜１６−８）からなる積層ゲート構造を有している。また、これらメモリセルのソース／ドレインであるｎ＋  型拡散層１９は隣接するものどうし共有され、これにより、メモリセルは互いに直列に接続される。
【００３９】
ＮＡＮＤセルのドレイン側には第１の選択トランジスタＳ１、ソース側には第２の選択トランジスタＳ２が接続されている。選択トランジスタＳ１は、メモリセルの浮遊ゲート１４−１〜１４−８、制御ゲート１６−１〜１６−８と同時に形成された積層ゲート構造体１４−９、１６−９を有し、選択トランジスタＳ２もまた同様な積層ゲート構造体１４−１０  、１６−１０  を有している。選択トランジスタＳ１のゲート構造体１４−９、１６−９どうし、および選択トランジスタＳ１のゲート構造体１４−１０  、１６−１０  どうしはそれぞれ、図示せぬ箇所で例えば短絡されている。素子形成された基板１１はＣＶＤ酸化膜１７により覆われ、ビット線（ＢＬ）１８は、ＣＶＤ酸化膜１７の上に形成されている。メモリセルＭ１〜Ｍ８の制御ゲート１６−１〜１６−８はそれぞれ、ロー方向に連続的に形成されて、例えば同じローで共通とされる制御ゲートとなり、ワード線ＷＬ１〜ＷＬ８として機能される。また、選択トランジスタＳ１の積層ゲート構造体１４−９、１６−９および選択トランジスタＳ２の積層ゲート構造体１４−１０  、１６−１０  もまた、ロー方向に連続的に形成されて、例えば同じローで共通とされる選択ゲートＳＧＳ、ＳＧＤとして機能される。
【００４０】
図３は、図１、図２に示したＮＡＮＤセルがマトリクス状に配置されたメモリセルアレイの等価回路図である。
【００４１】
図３に示すように、ソース線ＳＬは、例えばビット線ＢＬ６４本毎に１箇所、コンタクトを介して、アルミニウム、導電性ポリシリコンなどから構成される基準電位配線に接続される。この基準電位配線は、図示せぬメモリ周辺回路に接続される。この周辺回路は、例えばデータの書き込み、データの消去、データの読み出しの各モードに応じてソース線ＳＬの状態を制御する、ソース線制御回路である。メモリセルのワード線ＷＬ１〜ＷＬ８、選択ゲートＳＧＳ、ＳＧＤは、ロー方向に連続的に配設される。通常、ワード線ＷＬにつながるメモリセルの集合は“ページ”と呼ばれ、１組の選択ゲートＳＧＳ、ＳＧＤによって挟まれた“ページ”の集合は“ＮＡＮＤブロック”あるいは単に“ブロック”と呼ばれている。１ページは、例えば２５６バイト（２５６×８）個のメモリセルから構成され、１ページ分のメモリセルは、ほぼ同時にデータの書き込みが行われる。１ブロックは、例えば２０４８バイト（２０４８×８）個のメモリセルから構成され、１ブロック分のメモリセルは、ほぼ同時にデータの消去が行われる。
【００４２】
図４は、ＮＡＮＤ型ＥＥＰＲＯＭの一構成例を示すブロック図である。
【００４３】
図４に示すように、ＮＡＮＤ型ＥＥＰＲＯＭ１は、ワード線とビット線とによって選択されるメモリセルがマトリクス状に構成されたメモリセルアレイ２、ワード線を選択して所定の電圧をメモリセルに印加するローデコーダ３、メモリセルのデータを読み出す時にデータに応じたビット線電圧をセンスし、メモリセルにデータを書き込む時に書き込みデータに応じた電圧をビット線に出力するセンスアンプ兼ラッチ回路（データ回路）４、ワード線およびビット線に制御信号を与えるワード線／ビット線制御信号発生回路５、メモリセルにデータを書き込む時にセンスアンプ兼ラッチ回路４に選択的に接続されないビット線にメモリセルのデータを変更しない電圧を出力するプリチャージ回路１２、メモリセルに書き込む入力データとメモリセルから読み出す出力データをＮＡＮＤ型ＥＥＰＲＯＭ１の外部とやり取りするＩＯバッファ８、センスアンプ兼ラッチ回路４を選択してＩＯ線に接続させるカラムデコーダ１０、書き込みや読み出しといったコマンドを発生させるコマンドバッファ９、入力アドレスまたは入力されたテストコマンドによってカラムアドレスとローアドレスを発生するアドレスバッファ７等から構成されている。
【００４４】
また、ＮＡＮＤ型ＥＥＰＲＯＭでは、動作によってメモリセルのウェルに電圧を印加する必要があるので、セルウェル電圧制御回路６がさらに設けられている。
【００４５】
図５は、この発明が適用されるメモリ周辺回路の一例を示す回路図である。この図５にはセンスアンプ兼ラッチ回路４、カラムデコーダ１０、プリチャージ回路１２、更にはビット線とＩＯ線との接続関係が示されている。図５に示す回路は、例えば３値記憶ＮＡＮＤ型ＥＥＰＲＯＭに使用される。
【００４６】
以下、図５に示す周辺回路の動作を、３値記憶ＮＡＮＤ型ＥＥＰＲＯＭに使用した場合を例にとり説明する。
【００４７】
図５に示す３値センスアンプ兼ラッチ回路４は３値のデータを判別するものであり、インバータＩ１、Ｉ２で構成される２値センスアンプ兼ラッチ回路５１−１と、インバータＩ３、Ｉ４で構成される２値センスアンプ兼ラッチ回路５１−２とで構成されている。また、プリチャージ回路１２は、各ビット線（図中Ｂｉｔｌｉｎｅ  ＥとＢｉｔｌｉｎｅ  Ｏ）に一つずつ接続されている。
【００４８】
一つの３値センスアンプ兼ラッチ回路４は、２本のビット線Ｂｉｔｌｉｎｅ  ＥとＢｉｔｌｉｎｅ  Ｏのいずれか一方にスイッチＱＮＨ３、ＱＮＨ４によって選択的に接続される。さらに、３値センスアンプ兼ラッチ回路４は、カラムデコーダ１０によって制御されるカラムスイッチＱＮＬ３〜ＱＮＬ６を介してＩＯ線に接続される。メモリセルの３値データ“０”、“１”、“２”とそのしきい値電圧、および３値センスアンプ兼ラッチ回路４のノードＮ１、Ｎ２にラッチされるレベルは、下記の（表１）のように対応する。
【００４９】
【表１】
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【００５０】
図６〜図８はそれぞれデータの読み出し、書き込み、消去の動作を示す動作波形図である。以下の動作の説明では、読み出しと書き込みとにおいて、ビット線Ｂｉｔｌｉｎｅ  Ｅを選択、Ｂｉｔｌｉｎｅ  Ｏを非選択とする。
【００５１】
＜データの読み出し＞
図６に示すように、選択されたビット線Ｂｉｔｌｉｎｅ  Ｅを電圧ＶＲＨ（＝約１．５Ｖ）に充電し、その後フローティングにする。次いで、非選択のワード線ＷＬ２〜ＷＬ８、選択ゲートＳＧＳ、ＳＧＤを電源電圧Ｖｃｃにする。この時、選択されたワード線ＷＬ１は０Ｖとする。選択されたメモリセルのデータが“０”ならばビット線Ｂｉｔｌｉｎｅ  Ｅは０Ｖに放電され、データが“０”以外ならば電圧ＶＲＨをほぼ保つ。
【００５２】
次に信号ＢＬＳＨＦＥを電圧ＶＲＨとし、ビット線Ｂｉｔｌｉｎｅ  Ｅの電圧をスイッチＱＮＨ３を介してノードＮ４、Ｎ５に伝える。次いで、信号ＢＬＳＨＦＥを０Ｖにした後、信号ＳＢＬ１を電圧Ｖｃｃとし、ノードＮ４、Ｎ５に伝えられたビット線Ｂｉｔｌｉｎｅ  Ｅの電圧をスイッチＱＮＬ１を介してノードＮ１に伝える。これにより、ビット線Ｂｉｔｌｉｎｅ  Ｅの電圧は２値センスアンプ兼ラッチ回路５１−１に読み込まれ、ラッチされる。メモリセルのデータが“０”ならばノードＮ１は“Ｌ”レベルとなり、データが“１”又は“２”ならばノードＮ１は“Ｈ”レベルとなる。
【００５３】
次に選択されたワード線ＷＬ１を電圧ＶＧ１（＝約１．８Ｖ）とする。選択されたメモリセルのデータが“１”ならばビット線Ｂｉｔｌｉｎｅ  Ｅは０Ｖに放電され、データが“２”ならば電圧ＶＲＨをほぼ保つ。データが“０”ならばビット線Ｂｉｔｌｉｎｅ  Ｅは上述の通り既に０Ｖである。
【００５４】
次に信号ＢＬＳＨＦＥを電圧ＶＲＨとし、ビット線Ｂｉｔｌｉｎｅ  Ｅの電圧をスイッチＱＮＨ３を介してノードＮ４、Ｎ５に伝える。次いで、信号ＢＬＳＨＦＥを０Ｖにした後、信号ＳＢＬ２を電圧Ｖｃｃとし、ノードＮ４、Ｎ５に伝えられたビット線Ｂｉｔｌｉｎｅ  Ｅの電圧をスイッチＱＮＬ２を介してノードＮ２に伝える。これにより、ビット線Ｂｉｔｌｉｎｅ  Ｅの電圧は２値センスアンプ兼ラッチ回路５１−２に読み込まれ、ラッチされる。メモリセルのデータが“１”ならばノードＮ２は“Ｌ”レベルとなり、データが“２”ならばノードＮ２は“Ｈ”レベルとなる。
【００５５】
これにより、表１に示したように、データが“０”の時、ノード（Ｎ１、Ｎ２）は（Ｌ、Ｌ）、データが“１”の時、ノード（Ｎ１、Ｎ２）は（Ｈ、Ｌ）、データが“２”の時、ノード（Ｎ１、Ｎ２）は（Ｈ、Ｈ）となる。
【００５６】
この後、３値センスアンプ兼ラッチ回路４にラッチされたデータはシリアルにＩＯ線（ＤＬｉ、ｎＤＬｉ、ＤＬｉ＋１、ｎＤＬｉ＋１）に読み出される。
【００５７】
＜データの書き込み＞
電源投入時、チップが正常に動作するのに充分な電圧に達するとパワーオン信号Ｐｏｎが“Ｈ”レベル（Ｖｃｃ）となる。このパワーオン信号Ｐｏｎを利用して、３値センスアンプ兼ラッチ回路４のノードＮ１、Ｎ２はともに“Ｌ”レベルとされる。
【００５８】
この後、図７に示すように、書き込みデータをシリアルに入力するためのコマンド（シリアルデータ入力）が入力されると、このコマンド信号を使ってノードＮ１、Ｎ２のレベルが反転され、ノードＮ１、Ｎ２はともに“Ｌ”レベルとされる。次いで、書き込みコマンド（ライト）が入力されると、選択されたビット線Ｂｉｔｌｉｎｅ  Ｅは書き込みデータ“０”〜“２”に応じてそれぞれ“Ｖｃｃ”、“ＶＤ３−Ｖｔ（＝１Ｖ程度）”、“０Ｖ”とされる。この時、非選択のビット線Ｂｉｔｌｉｎｅ  Ｏはデータを変更しないための電圧Ｖｃｃにされる。さらに選択ゲートＳＧＤは電圧Ｖｃｃに、選択ゲートＳＧＳは０Ｖに、選択されたワード線ＷＬ１は電圧Ｖｐｐ（＝約２０Ｖ程度）に、ワード線ＷＬ２は０Ｖに（図７には示さず）、その他の非選択のワード線ＷＬ３〜ＷＬ８は電圧ＶＭ１０（＝１０Ｖ程度）にそれぞれされる。なお、ここでセンスアンプ兼ラッチ回路４からビット線に出力される電圧のうち、０Ｖが書き込み電圧、Ｖｃｃが非書き込み電圧に相当する。ビット線に０Ｖ、１Ｖが印加された時、選択されたメモリセルではゲート〜チャネル間の電圧が高くなるため、ゲート酸化膜にトンネル電流が流れ、メモリセルのしきい値電圧は上昇する。この時、ビット線が０Ｖである方が１Ｖである方よりも多くのトンネル電流が流れるため、しきい値電圧はより高くなる。また、ビット線にＶｃｃが印加された時、選択されたメモリセルではゲート〜チャネル間の電圧が低くなるため、トンネル電流は流れず、メモリセルのしきい値電圧は上昇しない。即ちデータ“０”を保持する。
【００５９】
＜データの消去＞
図８に示すように、消去コマンド（イレーズ）が入力されると、メモリセルアレイ２が形成されるウェルには書き込み電圧Ｖｐｐ（＝２０Ｖ程度）または消去電圧ＶｐｐＥ（＝２０Ｖ程度）が印加される。選択されたメモリセルのゲート（ワード線）は０Ｖにされるため、トンネル電流が書き込み時とは反対方向に流れ、メモリセルのしきい値電圧は下降する。
【００６０】
一方、非選択のメモリセルのゲート（ワード線）はフローティングにされるため、上記ウェルとともに電圧Ｖｐｐ近くまで上昇する。このため、トンネル電流は流れず、しきい値電圧の変動はない。
【００６１】
［第１の実施形態］
図５に示す回路の中で、Ｎチャネル型トランジスタＱＮＨ１〜ＱＮＨ４はそれぞれ高電圧系トランジスタであり、他のＮチャネル型トランジスタＱＮＬ１〜ＱＮＬ８等はそれぞれ低電圧系トランジスタである。
【００６２】
上述の動作説明からわかるように、ＮＡＮＤ型ＥＥＰＲＯＭにおいては、センスアンプ兼ラッチ回路４からビット線に印加される電圧は、外部電源電圧や、これをチップ内で降圧した降圧電圧であり、最大でもＶｃｃである。このため、センスアンプ兼ラッチ回路４等は低電圧系回路で構成される。
【００６３】
一方、ビット線Ｂｉｔｌｉｎｅ  Ｅ、Ｂｉｔｌｉｎｅ  Ｏは、例えば消去時にウェルを通じて電圧Ｖｐｐに印加される。電圧Ｖｐｐがセンスアンプ兼ラッチ回路４を構成する低電圧系トランジスタに印加されると、その低電圧系トランジスタは破壊されてしまう。このため、図５に示すように、ビット線Ｂｉｔｌｉｎｅ  Ｅ、Ｂｉｔｌｉｎｅ  Ｏとセンスアンプ兼ラッチ回路４との間には、高電圧系トランジスタからなるスイッチＱＮＨ３、ＱＮＨ４が挿入される。即ちスイッチＱＮＨ３、ＱＮＨ４は、例えば消去時に信号ＢＬＳＨＦＥ、ＢＬＳＨＦＯをそれぞれ０Ｖとして“オフ”させておくことで、センスアンプ兼ラッチ回路４を構成する低電圧系トランジスタに電圧Ｖｐｐが印加されることを防ぐ。
【００６４】
上記の説明のように、スイッチＱＮＨ３、ＱＮＨ４に高電圧が印加されるのは消去時のみである。しかも、ノードＮ４、Ｎ５には電圧Ｖｃｃ以下の電圧しか印加されない。即ちノードＮ４、Ｎ５に接続されるスイッチＱＮＨ３、ＱＮＨ４のソースに印加される電圧は、電圧Ｖｃｃ以下である。
【００６５】
第１の実施形態ではこの事情に着目し、ノードＮ４、Ｎ５に接続されるスイッチＱＮＨ３、ＱＮＨ４のソースの構造を、高電圧系トランジスタの構造とせず、低電圧系トランジスタの構造と同様の構造とする。これにより、高電圧系トランジスタで構成されるスイッチＱＮＨ３、ＱＮＨ４の面積は小さくなり、スイッチＱＮＨ３、ＱＮＨ４を含む、センスアンプ近傍の周辺回路の面積を小さくすることができる。
【００６６】
図９は高電圧系トランジスタの一例を示す平面図である。
【００６７】
図９において、参照符号ＳＤＧはソース、チャネル、ドレイン等、活性な半導体領域を形成するトランジスタ領域を示している。トランジスタ領域ＳＤＧの外側には酸化膜等で構成される素子分離領域１００が形成されている。この素子分離領域１００の下には不純物濃度が高い図示せぬフィールドストッパーが形成される。フィールドストッパーは、Ｎチャネル型トランジスタどうしを分離する時にはｐ型の不純物を高濃度に導入することによって形成される。参照符号Ｌはゲート長（チャネル長）、参照符号Ｗはチャネル幅である。トランジスタ領域ＳＤＧにはゲートＧＣの下を実質的に除いてｎ型拡散層１０２、１０３が形成されている。ｎ型拡散層１０２、１０３内にはｎ型拡散層１０２、１０３よりも不純物濃度が高いｎ＋  型拡散層１０４、１０５が形成されている。ｎ＋  型拡散層１０４、１０５はゲートＧＣから離れて形成される。これにより、ｎ型拡散層１０２、１０３はそれぞれＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ  ）として機能する。
【００６８】
また、図９に示す例では、ｎ＋  型拡散層１０４、１０５は素子分離領域１００からも離れて形成されており、ｎ型拡散層１０３、１０４内に島状に存在している。配線はｎ＋  型拡散層１０４、１０５に対してコンタクトされる。図中、参照符号１０６は配線とｎ＋  型拡散層１０４、１０５とのコンタクトである。
【００６９】
図９に示す参照符号ａはコンタクト１０６からゲートＧＣまでの距離であり、ほぼＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ  ）長を表す。
【００７０】
距離ａは、トランジスタに印加される電圧が大きいほど、ドレインまたはソース近傍でのホットエレクトロンの発生を抑えるために長くされる。これは、距離ａが長い、つまりＬＤＤ長が長いほど、ドレインまたはソース近傍の電界を弱めることができるためである。
【００７１】
また、参照符号ｂはコンタクト１０６から素子分離領域１００までの距離であり、ｎ＋  型拡散層１０４、１０５と図示せぬｐ型フィールドストッパーとの離隔距離を実質的に表す。
【００７２】
距離ｂは、トランジスタに印加される電圧が大きいほど、ｎ＋  型拡散層１０４、１０５とｐ型フィールドストッパーとの接合リーク電流を抑えるために長くされる。これは、ｎ＋  型拡散層１０４、１０５とｐ型フィールドストッパーとの距離が離れているほど、接合リーク電流を小さくできるためである。
【００７３】
このように、距離ａ、ｂがともに大きく設定された高電圧系トランジスタは、例えば昇圧回路を構成するトランジスタに使用される。
【００７４】
図１０はこの発明の第１の実施形態に係る高電圧系トランジスタの一例を示す平面図である。
【００７５】
図１０に示すように、第１の実施形態に係る高電圧系トランジスタでは、ノードＤＮ１（ドレイン）の構造と、ノードＤＮ２（ソース）との構造とが互いに異なっている。
【００７６】
ノードＤＮ１におけるコンタクト１０６からゲートＧＣまでの距離ａおよびコンタクト１０６から素子分離領域１００までの距離ｂは、ノードＤＮ２におけるコンタクト１０６からゲートＧＣまでの距離ｃおよびコンタクト１０６から素子分離領域１００までの距離ｄよりも大きい。
【００７７】
このように距離ａと距離ｃ、距離ｂと距離ｄが互いに異なる高電圧系トランジスタは、図５に示す回路においては、センスアンプ兼ラッチ回路４とビット線Ｂｉｔｌｉｎｅ  Ｅ、Ｂｉｔｌｉｎｅ  Ｏとを互いに接続するスイッチＱＮＨ３、ＱＮＨ４等に使用される。
【００７８】
図１０に示す高電圧系トランジスタを、スイッチＱＮＨ３に用いる場合、ノードＮ６をノードＤＮ１に接続し、ノードＮ４をノードＤＮ２に接続する。また、スイッチＱＮＨ４に用いる場合には、ノードＮ７をノードＤＮ１に接続し、ノードＮ５をノードＤＮ２に接続する。
【００７９】
ノードＤＮ１には高電圧、例えば電圧Ｖｐｐが印加されるので、距離ａ、ｂはそれぞれ高電圧印加用のサイズに設計される。図１０に示す距離ａ、ｂの一例はそれぞれ、図９に示した距離ａ、ｂと同じである。
【００８０】
これに対して、ノードＤＮ２には、例えば電源電圧Ｖｃｃまでの電圧しか印加されないので、距離ｃ、ｄはそれぞれ高電圧印加用のサイズよりも小さくする。例えば低電圧印加用のサイズに設計される。距離ｃ、ｄの一例はそれぞれ低電圧系トランジスタのそれらと同じである。
【００８１】
図１１は図１０に示す高電圧系トランジスタと同じチップに搭載される低電圧系トランジスタの一例を示す平面図である。
【００８２】
図１１に示すように、コンタクト１０６からゲートＧＣまでの距離ｃ、およびコンタクト１０６から素子分離領域１００までの距離ｄはそれぞれ、図１０に示す距離ｃ、ｄと同じである。
【００８３】
このような低電圧系トランジスタは、図５に示す回路においては、例えばスイッチＱＮＬ１、ＱＮＬ２等に使用される。
【００８４】
上記第１の実施形態によれば、低電圧系回路（センスアンプ兼ラッチ回路４等）と高電圧系回路（ビット線Ｂｉｔｌｉｎｅ  Ｅ、Ｂｉｔｌｉｎｅ  Ｏ等）とを互いに接続する回路（スイッチＱＮＨ３、ＱＮＨ４等）に、図１０に示す高電圧系回路側のノードＤＮ１を高電圧系トランジスタと同様のサイズとし、低電圧系回路側のノードＤＮ２を高電圧系トランジスタ未満、例えば低電圧系トランジスタと同様のサイズとした高電圧系トランジスタを用いる。この構成により、高電圧系回路と低電圧系回路とが１チップに混在する半導体集積回路装置の面積を縮小することができる。
【００８５】
特にＮＡＮＤ型ＥＥＰＲＯＭ等の不揮発性半導体記憶装置において、図５に示すようなセンスアンプ兼ラッチ回路４とビット線Ｂｉｔｌｉｎｅ  Ｅ、Ｂｉｔｌｉｎｅ  Ｏとを互いに接続するスイッチＱＮＨ３、ＱＮＨ４に、図１０に示す高電圧系トランジスタを用いることで、センスアンプ兼ラッチ回路４、あるいはビット線プリチャージ用のスイッチＱＮＨ１、ＱＮＨ２等が形成される領域の面積を縮小することができる。
【００８６】
［第２の実施形態］
次に、第２の実施形態として、図９〜図１１に示したトランジスタの配置例を説明する。なお、以下の説明においては、便宜上、図９に示すトランジスタを高電圧系トランジスタ、図１０に示すトランジスタを高電圧／低電圧兼用型トランジスタ、図１１に示すトランジスタを低電圧系トランジスタとそれぞれ称する。図１２は高電圧系トランジスタどうしを隣接させて配置した例を示す図である。
【００８７】
図１２に示すように、高電圧系トランジスタどうしを隣接させた場合には、トランジスタ領域ＳＤＧ間は“ｆ＋ｆ＝２ｆ”の距離が離される。
【００８８】
図１３は低電圧系トランジスタどうしを隣接させて配置した例を示す図である。
【００８９】
図１３に示すように、低電圧系トランジスタどうしを隣接させた場合には、トランジスタ領域ＳＤＧ間は“ｇ＋ｇ＝２ｇ”の距離が離される。低電圧系トランジスタの離隔ルールｇは、高電圧系トランジスタの離隔ルールｆよりも小さく設定される。これは、低電圧系トランジスタでは、高電圧系トランジスタに比べてそのソースまたはドレインに印加される電圧が小さいためである。
【００９０】
図１４は高電圧系トランジスタと高電圧／低電圧兼用型トランジスタとを隣接させて配置した第１の例を示す図である。
【００９１】
図１４に示すように、高電圧系トランジスタのトランジスタ領域ＳＤＧに、高電圧／低電圧兼用型トランジスタの高電圧系側のノードＤＮ１を隣接させた場合には、双方のトランジスタ領域ＳＤＧ間は“ｆ＋ｆ＝２ｆ”の距離、離すようにする。高電圧系側のノードＤＮ１は、印加される電圧が高電圧系トランジスタと同等であるので、ノードＤＮ１においては、例えば高電圧系トランジスタの離隔ルールｆ、あるいは同程度の離隔ルールが用いられる。
【００９２】
このように高電圧系側のノードＤＮ１を高電圧系トランジスタのトランジスタ領域ＳＤＧに隣接させた場合、高電圧系トランジスタどうしを隣接させる場合に比べて、ノードＤＮ２のサイズが縮小された分、回路面積を小さくすることができる。
【００９３】
図１５は高電圧系トランジスタと高電圧／低電圧兼用型トランジスタとを隣接させて配置した第２の例を示す図である。
【００９４】
図１５に示すように、高電圧系トランジスタのトランジスタ領域ＳＤＧに、高電圧／低電圧兼用型トランジスタの低電圧系側のノードＤＮ２を隣接させた場合には、双方のトランジスタ領域ＳＤＧ間は“ｆ＋ｇ”の距離、離すようにする。低電圧系側のノードＤＮ２は、高電圧系側のノードＤＮ１に比べて印加される電圧が小さい。これにより、ノードＤＮ２においては、高電圧系トランジスタの離隔ルールｆよりも小さい離隔ルール、例えば低電圧系トランジスタの離隔ルールｇ、あるいは同程度の離隔ルールを用いることができる。
【００９５】
このように低電圧系側のノードＤＮ２を高電圧系トランジスタのトランジスタ領域ＳＤＧに隣接させた場合、低電圧系側のノードＤＮ２の離隔ルールを、高電圧系トランジスタの離隔ルールｆよりも小さくする。例えば低電圧系トランジスタの離隔ルールｇを用いることで、ノードＤＮ２のサイズの縮小に加えて、互いに隣接するトランジスタ領域ＳＤＧ間の距離も小さくできる効果を得ることができ、集積密度の向上および回路面積の削減等の効果を、より顕著に得ることができる。
【００９６】
図１６は低電圧系トランジスタと高電圧／低電圧兼用型トランジスタとを隣接させて配置した第１の例を示す図である。
【００９７】
図１６に示すように、低電圧系トランジスタのトランジスタ領域ＳＤＧに、高電圧／低電圧兼用型トランジスタの低電圧系側のノードＤＮ２を隣接させた場合には、双方のトランジスタ領域ＳＤＧ間は例えば“ｇ＋ｇ＝２ｇ”の距離、離すようにする。
【００９８】
このように低電圧系側のノードＤＮ２を低電圧系トランジスタのトランジスタ領域ＳＤＧに隣接させた場合、低電圧系側のノードＤＮ２の離隔ルールを、高電圧系トランジスタの離隔ルールｆよりも小さくすることで、高電圧系トランジスタと低電圧系トランジスタとを互いに隣接させた場合に比べて、隣接するトランジスタ領域ＳＤＧ間の距離を小さくでき、かつノードＤＮ２のサイズも縮小されているので、集積密度の向上および回路面積の削減等の効果を、より顕著に得ることができる。
【００９９】
図１７は低電圧系トランジスタと高電圧／低電圧兼用型トランジスタとを隣接させて配置した第２の例を示す図である。
【０１００】
図１７に示すように、低電圧系トランジスタのトランジスタ領域ＳＤＧに、高電圧／低電圧兼用型トランジスタの高電圧系側のノードＤＮ１を隣接させた場合には、双方のトランジスタ領域ＳＤＧ間は例えば“ｆ＋ｇ”の距離、離すようにする。
【０１０１】
このように高電圧系側のノードＤＮ１を低電圧系トランジスタのトランジスタ領域ＳＤＧに隣接させた場合でも、高電圧系トランジスタと低電圧系トランジスタとを隣接させる場合に比べて、ノードＤＮ２のサイズが縮小された分、回路面積を小さくすることができる。
【０１０２】
図１８は高電圧／低電圧兼用型トランジスタどうしを隣接させて配置した第１の例を示す図である。
【０１０３】
図１８に示すように、高電圧／低電圧兼用型トランジスタの低電圧系側のノードＤＮ２どうしを隣接させた場合には、トランジスタ領域ＳＤＧ間は例えば“ｇ＋ｇ＝２ｇ”の距離、離すようにする。
【０１０４】
このように低電圧系側のノードＤＮ２どうしを隣接させて配置した場合には、高電圧系トランジスタどうしを隣接させて配置する場合に比べて、２つのノードＤＮ２のサイズの縮小、およびトランジスタ領域ＳＤＧ間の離隔距離を、低電圧系トランジスタにおける離隔距離と同じ、もしくは同程度まで縮小できる。よって、集積密度の向上および回路面積の削減等の効果を、実質最大に得ることができる。
【０１０５】
図１９は高電圧／低電圧兼用型トランジスタどうしを隣接させて配置した第２の例を示す図である。
【０１０６】
図１９に示すように、高電圧／低電圧兼用型トランジスタの高電圧系側ノードＤＮ１と、低電圧系側のノードＤＮ２とを互いに隣接させた場合には、トランジスタ領域ＳＤＧ間は例えば“ｇ＋ｆ”の距離、離すようにする。
【０１０７】
このように高電圧系側ノードＤＮ１と低電圧系側のノードＤＮ２とを隣接させて配置した場合でも、高電圧系トランジスタどうしを隣接させて配置する場合に比べて、２つのノードＤＮ２のサイズの縮小、およびトランジスタ領域ＳＤＧ間の離隔距離をより短くすることができる。
【０１０８】
図２０は高電圧／低電圧兼用型トランジスタどうしを隣接させて配置した第３の例を示す図である。
【０１０９】
図２０に示すように、高電圧／低電圧兼用型トランジスタの高電圧系側のノードＤＮ１どうしを隣接させた場合には、トランジスタ領域ＳＤＧ間は例えば“ｆ＋ｆ＝２ｆ”の距離、離すようにする。
【０１１０】
このように高電圧系側のノードＤＮ１どうしを隣接させて配置した場合には、トランジスタ領域ＳＤＧ間の離隔距離は、高電圧系トランジスタどうしの離隔距離と同じ、またはほぼ同程度となるが、高電圧系トランジスタどうしを隣接させて配置する場合に比べて、２つのノードＤＮ２のサイズの縮小分、回路面積の削減等の効果を得ることができる。
【０１１１】
［第３の実施形態］
次に、この発明の第３の実施形態を説明する。
【０１１２】
この第３の実施形態は、図５に示す回路のスイッチＱＮＨ３、ＱＮＨ４のレイアウトに関している。
【０１１３】
図２１はスイッチＱＮＨ３、ＱＮＨ４のレイアウトの一例を示す平面図、図２２はその等価回路図である。
【０１１４】
図２１、図２２に示すように、ビット線Ｂｉｔｌｉｎｅ  Ｅ−０に接続されるスイッチＱＮＨ３−０、ビット線Ｂｉｔｌｉｎｅ  Ｏ−０に接続されるスイッチＱＮＨ４−０はそれぞれ、ソース拡散層（１０３，１０５）どうしを隣接させて配置されている。同様に、ビット線Ｂｉｔｌｉｎｅ  Ｅ−ｎに接続されるスイッチＱＮＨ３−ｎ、ビット線Ｂｉｔｌｉｎｅ  Ｏ−ｎに接続されるスイッチＱＮＨ４−ｎはそれぞれソース拡散層（１０３，１０５）どうしを隣接させて配置されている。
【０１１５】
これらのスイッチＱＮＨ３−０、ＱＮＨ４−０と、スイッチＱＮＨ３−ｎ、ＱＮＨ４−ｎとは互いに隣接した列に配置され、かつ互いにずれあう。
【０１１６】
スイッチＱＮＨ３−０、ＱＮＨ４−０のソース拡散層（１０３，１０５）はそれぞれ配線Ｍ０−０に接続され、同様にスイッチＱＮＨ３−ｎ、ＱＮＨ４−ｎのソース拡散層（１０３，１０５）はそれぞれ配線Ｍ０−ｎに接続されている。これらスイッチの各接続ノードには図２１、図２２中、それぞれ図５と対応させて参照符号Ｎ４’−０、Ｎ５’−０、Ｎ４’−ｎ、Ｎ５’−ｎ、Ｎ６−０、Ｎ７−０、Ｎ６−ｎ、Ｎ７−ｎを付す。
【０１１７】
また、図２１には示されないが、メモリセルアレイ内におけるビット線Ｂｉｔｌｉｎｅ  Ｅ−０〜Ｂｉｔｌｉｎｅ  Ｅ−ｎ、Ｂｉｔｌｉｎｅ  Ｏ−０〜Ｂｉｔｌｉｎｅ  Ｏ−ｎはそれぞれ１層目金属配線層で構成されている。これに対し、図２１に示される、スイッチＱＮＨ３−０〜ＱＮＨ３−ｎ、ＱＮＨ４−０〜ＱＮＨ４−ｎが形成される領域内においては、ビット線Ｂｉｔｌｉｎｅ  Ｅ−０〜Ｂｉｔｌｉｎｅ  Ｅ−ｎ、Ｂｉｔｌｉｎｅ  Ｏ−０〜Ｂｉｔｌｉｎｅ  Ｏ−ｎ、および配線Ｍ０−０〜Ｍ０−ｎはそれぞれ１層目金属配線層よりも上層に形成された金属配線層で構成されるようになっている。例えば２層目金属配線層である。
【０１１８】
さらに各スイッチＱＮＨ３−０〜ＱＮＨ３−ｎ、ＱＮＨ４−０〜ＱＮＨ４−ｎそれぞれのドレイン拡散層（１０２、１０４）およびソース拡散層（１０３、１０５）上には各々、図示せぬ金属コンタクト層が形成されている。この金属コンタクト層は、ビット線Ｂｉｔｌｉｎｅ  Ｅ−０〜Ｂｉｔｌｉｎｅ  Ｅ−ｎ、Ｂｉｔｌｉｎｅ  Ｏ−０〜Ｂｉｔｌｉｎｅ  Ｏ−ｎおよび配線Ｍ０−０〜Ｍ０−ｎを構成する金属配線層よりも下層に形成された金属配線層により構成される。例えば１層目金属配線層である。この図示せぬ金属コンタクト層は各々、コンタクト１０６を介してドレイン拡散層（１０２、１０４）およびソース拡散層（１０３、１０５）に接続されている。即ち図２１に示すコンタクト１０６は、図示せぬ金属コンタクト層とドレイン拡散層（１０２、１０４）およびソース拡散層（１０３、１０５）層とのコンタクトである。
【０１１９】
２層目金属配線層で構成されたビット線Ｂｉｔｌｉｎｅ  Ｅ−０〜Ｂｉｔｌｉｎｅ  Ｅ−ｎ、Ｂｉｔｌｉｎｅ  Ｏ−０〜Ｂｉｔｌｉｎｅ  Ｏ−ｎおよび配線Ｍ０−０〜Ｍ０−ｎはそれぞれ、各対応する図示せぬ金属コンタクト層に接続される。これにより、ビット線Ｂｉｔｌｉｎｅ  Ｅ−０〜Ｂｉｔｌｉｎｅ  Ｅ−ｎ、Ｂｉｔｌｉｎｅ  Ｏ−０〜Ｂｉｔｌｉｎｅ  Ｏ−ｎおよび配線Ｍ０−０〜Ｍ０−ｎは、対応しないスイッチＱＮＨ３−０〜ＱＮＨ３−ｎ、ＱＮＨ４−０〜ＱＮＨ４−ｎの上方をスルーできると同時に、対応するスイッチＱＮＨ３−０〜ＱＮＨ３−ｎ、ＱＮＨ４−０〜ＱＮＨ４−ｎに対しては、選択的に接続できるようになっている。
【０１２０】
このようにビット線Ｂｉｔｌｉｎｅ  Ｅ−０〜Ｂｉｔｌｉｎｅ  Ｅ−ｎ、Ｂｉｔｌｉｎｅ  Ｏ−０〜Ｂｉｔｌｉｎｅ  Ｏ−ｎを、スイッチＱＮＨ３−０〜ＱＮＨ３−ｎ、ＱＮＨ４−０〜ＱＮＨ４−ｎが形成される領域において、１層目金属配線層から２層目金属配線層につなぎ変えた構成とすると、スイッチＱＮＨ３−０〜ＱＮＨ３−ｎ、ＱＮＨ４−０〜ＱＮＨ４−ｎを、ビット線Ｂｉｔｌｉｎｅ  Ｅ−０〜Ｂｉｔｌｉｎｅ  Ｅ−ｎ、Ｂｉｔｌｉｎｅ  Ｏ−０〜Ｂｉｔｌｉｎｅ  Ｏ−ｎと例えば直交する方向に沿って一列に配置せず、マトリクス状に配置することが可能になる。
【０１２１】
スイッチＱＮＨ３−０〜ＱＮＨ３−ｎ、ＱＮＨ４−０〜ＱＮＨ４−ｎをマトリクス状に配置する構成からは、例えばスイッチＱＮＨ３−０〜ＱＮＨ３−ｎ、ＱＮＨ４−０〜ＱＮＨ４−ｎが形成される領域が、ビット線Ｂｉｔｌｉｎｅ  Ｅ−０〜Ｂｉｔｌｉｎｅ  Ｅ−ｎ、Ｂｉｔｌｉｎｅ  Ｏ−０〜Ｂｉｔｌｉｎｅ  Ｏ−ｎと直交する方向に沿って大きく、つまり長くなってしまう、という事情を解消できる。このため、例えばビット線Ｂｉｔｌｉｎｅ  Ｅ−０〜Ｂｉｔｌｉｎｅ  Ｅ−ｎ、Ｂｉｔｌｉｎｅ  Ｏ−０〜Ｂｉｔｌｉｎｅ  Ｏ−ｎ相互間の間隔をより詰めることも可能になり、例えばメモリセルアレイに集積するメモリセル数を増やし易くなる、という効果を得ることができる。
【０１２２】
なお、図２１では、ビット線Ｂｉｔｌｉｎｅ  Ｅ−０、Ｂｉｔｌｉｎｅ  Ｅ−ｎ、Ｂｉｔｌｉｎｅ  Ｏ−０およびＢｉｔｌｉｎｅ  Ｏ−ｎの４本と、配線Ｍ０−０およびＭ０−ｎの２本のみを示しているが、ビット線Ｂｉｔｌｉｎｅ  Ｅ−１〜Ｂｉｔｌｉｎｅ  Ｅ−ｎ−１、Ｂｉｔｌｉｎｅ  Ｏ−１〜Ｂｉｔｌｉｎｅ  Ｏ−ｎ−１が、スイッチＱＮＨ３−０、ＱＮＨ３−ｎ、ＱＮＨ４−０およびＱＮＨ４−ｎの上方をスルーして配置されていることはもちろんである。
【０１２３】
図２３は、第３の実施形態に係るスイッチＱＮＨ３、ＱＮＨ４のレイアウトを示す平面図である。
【０１２４】
図２３に示すように、電圧Ｖｐｐのような高電圧が印加されるドレイン拡散層（１０２，１０４：ＤＮ１）どうしは“２ｆ”の距離、離す。
【０１２５】
これに対し、電圧Ｖｃｃ程度の電圧しか印加されないソース拡散層（１０３，１０５：ＤＮ２）どうしは“２ｆ”よりも小さい“２ｇ”の距離、離す。
【０１２６】
このようにドレイン拡散層（１０２，１０４：ＤＮ１）どうしを分離する距離よりも、ソース拡散層（１０３，１０５：ＤＮ２）どうしを分離する距離を小さくする。
【０１２７】
この構成により、スイッチＱＮＨ３−０、ＱＮＨ４−０と、スイッチＱＮＨ３−ｎ（図２３には示さず）、ＱＮＨ４−ｎとが互いに異なった列に配置され、かつ互いにずれあったレイアウトを持つ装置において、そのセンスアンプ近傍の周辺回路の面積を縮小することができる。
【０１２８】
また、図２３に示すレイアウトでは、ノードＤＮ１（ドレイン拡散層）のコンタクト１０６から素子分離領域１００までの距離“ｂ”とノードＤＮ２（ソース拡散層）のコンタクト１０６から素子分離領域１００までの距離“ｄ”とが互いにほぼ等しく形成されている。
【０１２９】
このような場合には、例えばノードＤＮ１（ドレイン拡散層）から、素子分離領域１００の下に形成されるｐ型フィールドストッパー１０１までの離隔距離“ｈ”を、ノードＤＮ２（ソース拡散層）からｐ型フィールドストッパー１０１までの離隔距離よりも大きくすれば良い。
【０１３０】
図２３においては、ｐ型フィールドストッパー１０１は、素子分離領域１００の下からノードＤＮ２（ソース拡散層）の下にかけて距離“ｉ”だけ拡散されている。即ち、ｐ型フィールドストッパー１０１が、ノードＤＮ２に形成されるｎ型のソース拡散層１０３，１０５の下まで形成されていることを示す。このとき、ｐ型フィールドストッパー１０１は、ｎ型のソース拡散層１０３，１０５に例えば接している。この構成では、ノードＤＮ２（ソース拡散層）からｐ型フィールドストッパー１０１までの離隔距離が“ゼロ未満”である。
【０１３１】
これに対して、ｐ型フィールドストッパー１０１は、ノードＤＮ１（ドレイン拡散層）から距離“ｈ”離れて、素子分離領域１００の下に形成されている。即ち、ｐ型フィールドストッパー１０１が、ノードＤＮ１に形成されるｎ型のドレイン拡散層１０２，１０４から離れていることを示す。この構成では、ノードＤＮ１（ドレイン拡散層）からｐ型フィールドストッパー１０１までの離隔距離は“ゼロよりも大きい”である。
【０１３２】
このように電圧Ｖｐｐのような高電圧が印加されるノードＤＮ１（ドレイン拡散層）はｐ型フィールドストッパー１０１から“ｈ”の距離、離し、電圧Ｖｃｃ程度の電圧しか印加されないノードＤＮ２（ソース拡散層）はｐ型フィールドストッパー１０１からの離隔距離を“ｈ”未満とする。この構成により、ノードＤＮ１（ドレイン拡散層）のコンタクト１０６から素子分離領域１００までの距離“ｂ”とノードＤＮ２（ソース拡散層）のコンタクト１０６から素子分離領域１００までの距離“ｄ”とが互いにほぼ等しい場合でも、ノードＤＮ１（ドレイン拡散層）の接合リーク電流は抑制できる。
【０１３３】
なお、図２３に示すレイアウトは、図１０に示すように距離“ｄ”を距離“ｂ”よりも小さくするように変更できることはもちろんである。
【０１３４】
［第４の実施形態］
次に、この発明の第４の実施形態を説明する。
【０１３５】
この第４の実施形態は、第３の実施形態と同様に、図５に示す回路のスイッチＱＮＨ３、ＱＮＨ４のレイアウトに関している。
【０１３６】
図２１、図２３に示すように、スイッチＱＮＨ３、ＱＮＨ４が配置される複数の列においては、信号ＢＬＳＨＦＥ、ＢＬＳＨＦＯが供給されるゲートＧＣどうしを互いに共有しない。
【０１３７】
この根拠は、次の通りである。
【０１３８】
図２４に、高電圧系トランジスタ２０１、２０２のゲートＧＣを、素子分離領域１００の上を跨いで共有させたレイアウトを示す。このレイアウトにおいて、例えば共有されたゲートＧＣに２０Ｖ程度の電圧が印加され、高電圧系トランジスタ２０１が高電圧（＝１０Ｖ程度）の信号を転送している時に、高電圧系トランジスタ２０２が低電圧（＝０Ｖ程度）の信号を転送していると、これらのトランジスタのチャネル２０３、２０４をそれぞれソース／ドレインとし、素子分離領域１００をゲート絶縁膜とするフィールドトランジスタＦＴｒが極めて“オン”しやすい状況になる。
【０１３９】
図５、図２２に示す回路のスイッチＱＮＨ３（ＱＮＨ３−０、ＱＮＨ３−ｎ）、ＱＮＨ４（ＱＮＨ４−０、ＱＮＨ４−ｎ）も高電圧系トランジスタの一種である。このような事情に基づき、スイッチＱＮＨ３どうしで信号ＢＬＳＨＦＥが供給されるゲートＣＧ、およびスイッチＱＮＨ４どうしで信号ＢＬＳＨＦＯが供給されるゲートＣＧは互いに共有しない。そして、図２１、図２３に示すようにゲートＧＣを互いに孤立させた上で、さらに互いにずらしあう。この構成により、フィールドトランジスタＦＴｒを“オン”し難くしている。
【０１４０】
しかし、例えば昇圧回路を構成する高電圧系トランジスタ等とは異なり、スイッチＱＮＨ３、ＱＮＨ４のゲートＣＧには、上述したように動作中、最大でも図７に示したデータの書き込み動作時の電圧Ｖｔｒａ（＝５Ｖ程度）しか印加されない。したがって、ゲートＧＣどうしを互いに共有しても、図２４に示す場合に比べて、フィールドトランジスタＦＴｒは“オン”し難い。
【０１４１】
この事情に着目し、第４の実施形態では、図２５に示すように、スイッチＱＮＨ３（ＱＮＨ３−０、ＱＮＨ３−ｎ）どうしで信号ＢＬＳＨＦＥが供給されるゲートＣＧを互いに共有し、スイッチＱＮＨ４（ＱＮＨ４−０、ＱＮＨ４−ｎ）どうしで信号ＢＬＳＨＦＯが供給されるゲートＣＧを互いに共有する。
【０１４２】
さらに互いにセンスアンプ兼ラッチ回路４のノードＮ４、ノードＮ５に接続されるソース拡散層（１０３，１０５：ＤＮ２）どうしも互いに共有する。
【０１４３】
この構成により、スイッチＱＮＨ３−０とＱＮＨ３−ｎ、スイッチＱＮＨ４−０とＱＮＨ４−ｎとを互いにずらしあう必要がなくなり、その分回路面積を縮小できる。さらにコンタクト１０６の数を削減できた分、回路面積を縮小することができる。よって、センスアンプ近傍の周辺回路の面積を極めて効果的に縮小することができる。
【０１４４】
また、図２６に示すように、共有化されたソース拡散層（１０３，１０５：ＤＮ２）においては、電圧Ｖｃｃ程度の電圧しか印加されないので、図２６に示すように、ノードＤＮ２におけるコンタクト１０６からゲートＧＣまでの距離“ｃ”を、ノードＤＮ１におけるコンタクト１０６からゲートＧＣまでの距離“ａ”よりも小さくしても良い。
【０１４５】
この場合には、図２５に示すレイアウトに比べて、さらに回路面積を縮小することができる。
【０１４６】
以上、第１〜第４の実施形態により説明したこの発明は、図５や図２２に示す回路のスイッチＱＮＨ３、ＱＮＨ４に限られて用いられる必要はなく、ドレインを高電圧系回路に電気的に接続し、ソースを低電圧系回路に電気的に接続するようなスイッチであれば、上述した効果を損なうことなく用いることができる。
【０１４７】
また、第１〜第４の実施形態では、メモリセルアレイにＮＡＮＤセルを集積したＮＡＮＤ型ＥＥＰＲＯＭを例にとり説明したが、この発明はＮＡＮＤ型ばかりでなく、例えばＮＯＲ型、ＡＮＤ型（（Ａ．Ｎｏｚｏｅ  ：  ＩＳＳＣＣ，  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃｈａｌ  Ｐａｐｅｒｓ，１９９５、Ｈ．Ｋｕｍｅ  ｅｔ  ａｌ．；ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇ．，Ｄｅｃ．１９９２，ｐｐ．９９１−９９３  ）、ＤＩＮＯＲ型（Ｓ．Ｋｏｂａｙａｓｈｉ  ：  ＩＳＳＣＣ，  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃｈａｌ  Ｐａｐｅｒｓ，１９９５）  、ＮＯＲ型の一種であるＶｉｒｔｕａｌ  Ｇｒｏｕｎｄ  Ａｒｒａｙ型（Ｌｅｅ，  ｅｔ  ａｌ．  ：  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ，  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃｈａｌ  Ｐａｐｅｒｓ，１９９４）等、いかなるメモリセル／ユニットセルを持つＥＥＰＲＯＭでも適用可能で有り、さらにはＥＥＰＲＯＭに限らず、マスクＲＯＭ、ＥＰＲＯＭ等などにも使用することができる。
【０１４８】
また、第１〜第４の実施形態では、Ｎチャネル型ＭＯＳトランジスタの例について示したが、この発明はＰチャネル型ＭＯＳトランジスタにも同様に適用することができる。つまり、高電圧系Ｐチャネル型ＭＯＳトランジスタと低電圧系Ｐチャネル型ＭＯＳトランジスタとが用いられた半導体集積回路装置において、この発明を適用することにより、上記第１〜第４の実施形態と同様にチップ面積を縮小できる効果を得ることができる。
【０１４９】
【発明の効果】
以上説明したようにこの発明によれば、低電圧系トランジスタと高電圧系トランジスタとを１チップに混在している半導体集積回路装置の半導体素子の集積密度の向上や、回路面積の削減等の進展を加速できる絶縁ゲート型電界効果トランジスタを備えた不揮発性半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】図１（Ａ）はＮＡＮＤセル１単位分の平面図、図１（Ｂ）はその等価回路図。
【図２】図２（Ａ）は図１（Ａ）中の２Ａ−２Ａ線に沿う断面図、図２（Ｂ）は図１（Ａ）中の２Ｂ−２Ｂ線に沿う断面図。
【図３】図３はＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの等価回路図。
【図４】図４はＮＡＮＤ型ＥＥＰＲＯＭのブロック図。
【図５】図５はメモリ周辺回路の回路図。
【図６】図６は読み出し動作を示す動作波形図。
【図７】図７は書き込み動作を示す動作波形図。
【図８】図８は消去動作を示す動作波形図。
【図９】図９は高電圧系トランジスタの平面図。
【図１０】図１０は第１の実施形態に係る高電圧系トランジスタの平面図。
【図１１】図１１は低電圧系トランジスタの平面図。
【図１２】図１２は高電圧系トランジスタどうしを隣接させて配置した例を示す図。
【図１３】図１３は低電圧系トランジスタどうしを隣接させて配置した例を示す図。
【図１４】図１４は高電圧系トランジスタと高電圧／低電圧兼用型トランジスタとを隣接させて配置した第１の例を示す図。
【図１５】図１５は高電圧系トランジスタと高電圧／低電圧兼用型トランジスタとを隣接させて配置した第２の例を示す図。
【図１６】図１６は低電圧系トランジスタと高電圧／低電圧兼用型トランジスタとを隣接させて配置した第１の例を示す図。
【図１７】図１７は低電圧系トランジスタと高電圧／低電圧兼用型トランジスタとを隣接させて配置した第２の例を示す図。
【図１８】図１８は高電圧／低電圧兼用型トランジスタどうしを隣接させて配置した第１の例を示す図。
【図１９】図１９は高電圧／低電圧兼用型トランジスタどうしを隣接させて配置した第２の例を示す図。
【図２０】図２０は高電圧／低電圧兼用型トランジスタどうしを隣接させて配置した第３の例を示す図。
【図２１】図２１はスイッチＱＮＨ３、ＱＮＨ４のレイアウトを示す平面図。
【図２２】図２２は図２１に示すレイアウトの等価回路図。
【図２３】図２３は第３の実施形態に係るスイッチＱＮＨ３、ＱＮＨ４のレイアウトを示す平面図。
【図２４】図２４は高電圧系トランジスタのレイアウトの問題点を示す図。
【図２５】図２５は第４の実施形態に係るスイッチＱＮＨ３、ＱＮＨ４のレイアウトを示す平面図。
【図２６】図２５は第４の実施形態に係るスイッチＱＮＨ３、ＱＮＨ４のレイアウトの他の例を示す平面図。
【図２７】図２７はＮＡＮＤセルの等価回路図。
【符号の説明】
１…ＮＡＮＤ型ＥＥＰＲＯＭ、
２…メモリセルアレイ、
３…ローデコーダ、
４…センスアンプ兼ラッチ回路、
５…ワード／ビット線制御信号発生回路、
６…セルウェル電圧制御回路、
７…アドレスバッファ、
８…ＩＯバッファ、
９…コマンドバッファ、
１０…カラムデコーダ、
１１…ｐ−  型シリコン基板（またはｐ−  型ウェル）、
１２…プリチャージ回路、
１３…ゲート絶縁膜、
１４−１〜１４−８…浮遊ゲート、
１５…第２のゲート絶縁膜、
１６−１〜１６−８…制御ゲート、
１７…ＣＶＤ酸化膜、
１８…ビット線、
１００…素子分離領域、
１０１…ｐ型フィールドストッパー、
１０２…ｎ型拡散層、
１０３…ｎ型拡散層、
１０４…ｎ＋  型拡散層、
１０５…ｎ＋  型拡散層、
１０６…コンタクト。
【図１】
0003615046.tif 000003
【図２】
0003615046.tif 000004
【図３】
0003615046.tif 000005
【図４】
0003615046.tif 000006
【図５】
0003615046.tif 000007
【図６】
0003615046.tif 000008
【図７】
0003615046.tif 000009
【図８】
0003615046.tif 000010
【図９】
0003615046.tif 000011
【図１０】
0003615046.tif 000012
【図１１】
0003615046.tif 000013
【図１２】
0003615046.tif 000014
【図１３】
0003615046.tif 000015
【図１４】
0003615046.tif 000016
【図１５】
0003615046.tif 000017
【図１６】
0003615046.tif 000018
【図１７】
0003615046.tif 000019
【図１８】
0003615046.tif 000020
【図１９】
0003615046.tif 000021
【図２０】
0003615046.tif 000022
【図２１】
0003615046.tif 000023
【図２２】
0003615046.tif 000024
【図２３】
0003615046.tif 000025
【図２４】
0003615046.tif 000026
【図２５】
0003615046.tif 000027
【図２６】
0003615046.tif 000028
【図２７】
0003615046.tif 000029