(57)【特許請求の範囲】
【請求項１】
入力される基準クロック信号に同期される内部クロック信号を発生する同期回路であって、前記内部クロック信号は、前記同期回路の出力端の信号である初期内部クロック信号が前記出力端から所定量隔てて配置された入力端に伝送されるにあって所定時間だけ遅延された信号である前記同期回路において、
前記基準クロック信号と、前記内部クロック信号に等位相を有するように制御されるフィードバック信号との位相差に対応して前記基準クロック信号を第１遅延量だけ遅延させ、前記遅延された基準クロック信号に基づき、前記初期内部クロック信号及び補助クロック信号を発生する内部クロック信号発生部と、
所定の遅延制御信号群に応答して前記補助クロック信号を第２遅延量だけ遅延させ、前記フィードバック信号を発生する遅延反映回路と、
前記フィードバック信号と前記内部クロック信号との位相差を減らすように前記遅延反映回路を制御する相期遅延制御信号群を発生する時間−デジタル変換器を具備することを特徴とする同期回路。
【請求項２】
前記同期回路は、
所定期間でイネーブルされて、前記内部クロック信号及び前記フィードバック信号に基づきそれぞれ駆動される出力信号を前記時間−デジタル変換器に与える第１及び第２スイッチをさらに具備することを特徴とする請求項１に記載の同期回路。
【請求項３】
前記初期内部クロック信号及び前記補助クロック信号は同じ信号であることを特徴とする請求項１に記載の同期回路。
【請求項４】
前記内部クロック信号発生部は、
前記基準クロック信号と前記フィードバック信号との位相差を感知して、前記位相差に対応する位相差信号を発生する位相感知器と、
前記基準クロック信号を前記第１遅延量だけ遅延させて遅延クロック信号を発生する遅延部であって、前記第１遅延量は前記基準クロック信号と前記フィードバック信号との位相差を減らすように、前記位相差信号に基づき制御される遅延部と、
前記遅延クロック信号に基づき駆動されて、前記初期内部クロック信号及び前記補助クロック信号を発生するクロック駆動部とを具備することを特徴とする請求項１に記載の同期回路。
【請求項５】
前記時間−デジタル変換器は、
前記内部クロック信号と前記フィードバック信号との位相差をデジタル信号に変換して前記遅延制御信号群を発生することを特徴とする請求項１に記載の同期回路。
【請求項６】
前記時間−デジタル変換器は、
前記内部クロック信号を順次遅延させて、前記フィードバック信号と比較する多数個の第１位相比較器と、
前記フィードバック信号を順次遅延させて、前記内部クロック信号と比較する多数個の第２位相比較器とを備え、
前記遅延制御信号群は、前記第１及び第２位相比較器の出力信号によって形成されることを特徴とする請求項５に記載の同期回路。
【請求項７】
入力される基準クロック信号に同期される内部クロック信号を発生する同期回路であって、前記内部クロック信号は前記同期回路の出力端の信号である初期内部クロック信号が前記出力端から所定量隔てて配置された入力端に伝送されるにあって所定時間だけ遅延された信号である前記同期回路において、
前記基準クロック信号と、前記内部クロック信号に等位相を有するように制御されるフィードバック信号との位相差に対応して前記基準クロック信号を第１遅延量だけ遅延させ、前記遅延された基準クロック信号に基づき予備クロック信号及び前記フィードバック信号を発生する内部クロック信号発生部と、
所定の遅延制御信号群に応答して前記予備クロック信号を第２遅延量だけ遅延させ、前記初期内部クロック信号を発生する可変遅延回路と、
前記フィードバック信号と前記内部クロック信号との位相差を減らすように前記可変遅延回路を制御する相期遅延制御信号群を発生する時間−デジタル変換器とを具備することを特徴とする同期回路。
【請求項８】
前記同期回路は、
所定期間でイネーブルされて、前記内部クロック信号及び前記フィードバック信号に基づきそれぞれ駆動される出力信号を前記時間−デジタル変換器に与える第１及び第２スイッチをさらに具備することを特徴とする請求項７に記載の同期回路。
【請求項９】
前記内部クロック信号発生部は、
前記基準クロック信号と前記フィードバック信号との位相差を感知して、前記位相差に対応する位相差信号を発生する位相感知器と、
前記基準クロック信号を前記第１遅延量だけ遅延させて遅延クロック信号を発生する遅延部であって、前記第１遅延量は前記基準クロック信号と前記フィードバック信号との位相差を減らすように、前記位相差信号に基づき制御される前記遅延部と、
前記遅延クロック信号に基づき駆動されて、前記予備クロック信号及び補助クロック信号を発生するクロック駆動部と、
前記予備クロック信号から前記内部クロック信号までの遅延時間が反映された第３遅延量だけ前記補助クロック信号を遅延させて前記フィードバック信号を発生する遅延反映回路とを具備することを特徴とする請求項７に記載の同期回路。
【請求項１０】
前記予備クロック信号及び前記補助クロック信号は同じ信号であることを特徴とする請求項７に記載の同期回路。
【請求項１１】
前記時間−デジタル変換器は、
前記内部クロック信号と前記フィードバック信号との位相差をデジタル信号に変換して、前記遅延制御信号群を発生することを特徴とする請求項７に記載の同期回路。
【請求項１２】
前記時間−デジタル変換器は、
前記内部クロック信号を順次遅延させて、前記フィードバック信号と比較する多数個の第１位相比較器と、
前記フィードバック信号を順次遅延させて、前記内部クロック信号と比較する多数個の第２位相比較器とを具備し、
前記遅延制御信号群は、前記第１及び第２位相比較器の出力信号に基づき形成されることを特徴とする請求項１１に記載の同期回路。
【請求項１３】
第１入力信号及び第２入力信号の位相を比較して、前記第１及び第２入力信号の位相差をデジタル信号に変換する時間−デジタル変換器において、
前記第１入力信号を遅延させる第１遅延チェーンと、
前記第２入力信号を遅延させる第２遅延チェーンと、
第１及び第２入力端に入力される、前記第１遅延チェーンの出力信号と前記第２入力信号との位相差の方向に応じて論理状態を異にする出力信号を発生する第１位相比較器と、
第１及び第２入力端に入力される、前記第２遅延チェーンの出力信号と前記第１入力信号との位相差の方向に応じて論理状態を異にする出力信号を発生する第２位相比較器とを具備し、
前記第１及び第２位相比較器はそれぞれ、
前記第１入力端に入力される信号及び前記第２入力端に入力される信号に応答して第１及び第２感知信号を発生する予備ラッチ回路であって、前記第１及び第２感知信号のうちいずれか一方は前記第１入力端に入力される信号と前記第２入力端に入力される信号において、位相が先立つ信号の第１状態への遷移から位相が遅れる信号の第２状態への遷移区間に活性化される前記予備ラッチ回路と、
前記第１及び第２感知信号のうちいずれか活性化される信号をラッチ及び反転ラッチして、第１及び第２ラッチ信号を発生する最終ラッチ回路とを具備することを特徴とする時間−デジタル変換器。
【請求項１４】
前記予備ラッチ回路は、
前記第２入力端に入力される信号に先立つ位相の前記第１入力端に入力される信号の第１状態への遷移に応答して活性化されて前記第２入力端に入力される信号の第２状態への遷移に応答して非活性化される前記第１感知信号と、前記第１入力端に入力される信号に先立つ位相の前記第２入力端に入力される信号の第１状態への遷移に応答して活性化されて前記第１入力端に入力される信号の第２状態への遷移に応答して非活性化される前記第２感知信号を発生するラッチ部と、
前記第１及び第２感知信号をプリチャージさせる第１及び第２プリチャージ部とを具備することを特徴とする請求項１３に記載の時間−デジタル変換器。
【請求項１５】
前記ラッチ部は、
前記第１入力端に入力される信号によってゲートされ、前記第１感知信号を発生する第１接合を有する第１ＭＯＳトランジスタと、
前記第２入力端に入力される信号によってゲートされ、前記第２感知信号を発生する第１接合を有する第２ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタの第２接合と接地電圧との間に形成され、前記第２感知信号によってゲートされる第３ＭＯＳトランジスタと、
前記第２ＭＯＳトランジスタの第２接合と前記接地電圧との間に形成され、前記第１感知信号によってゲートされる第４ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタの第１接合と電源電圧との間に形成され、前記第２感知信号によってゲートされる第５ＭＯＳトランジスタと、
前記第２ＭＯＳトランジスタの第１接合と前記電源電圧との間に形成され、前記第１感知信号によってゲートされる第６ＭＯＳトランジスタとを具備することを特徴とする請求項１４に記載の時間−デジタル変換器。
【請求項１６】
前記第１ないし第４ＭＯＳトランジスタはＮＭＯＳトランジスタであり、前記第５及び第６ＭＯＳトランジスタはＰＭＯＳトランジスタであることを特徴とする請求項１５に記載の時間−デジタル変換器。
【請求項１７】
前記第１プリチャージ部は前記第１感知信号によってゲートされる第１ＰＭＯＳトランジスタを具備し、
前記第２プリチャージ部は前記第２感知信号によってゲートされる第２ＰＭＯＳトランジスタを具備することを特徴とする請求項１４に記載の時間−デジタル変換器。
【請求項１８】
前記最終ラッチ回路は、
前記第１及び第２感知信号に応答して第１及び第２出力信号を発生させるラッチ部と、
前記第１感知信号に応答して前記第１出力信号をプリチャージさせる第１プリチャージ部と、
前記第２感知信号に応答して前記第２出力信号をプリチャージさせる第２プリチャージ部とを具備することを特徴とする請求項１３に記載の時間−デジタル変換器。
【請求項１９】
前記ラッチ部は、
前記第２出力信号によってゲートされ、前記第１出力信号を発生させる第１接合を有する第１ＭＯＳトランジスタと、
前記第１出力信号によってゲートされ、前記第２出力信号を発生させる第１接合を有する第２ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタの第２接合と接地電圧との間に形成され、前記第１感知信号によってゲートされる第３ＭＯＳトランジスタと、
前記第２ＭＯＳトランジスタの第２接合と前記接地電圧との間に形成され、前記第２感知信号によってゲートされる第４ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタの第１接合と電源電圧との間に形成され、前記第２出力信号によってゲートされる第５ＭＯＳトランジスタと、
前記第２ＭＯＳトランジスタの第１接合と前記電源電圧との間に形成され、前記第１出力信号によってゲートされる第６ＭＯＳトランジスタとを具備することを特徴とする請求項１８に記載の時間−デジタル変換器。
【請求項２０】
前記第１ないし第４ＭＯＳトランジスタはＮＭＯＳトランジスタであり、前記第５及び第６ＭＯＳトランジスタはＰＭＯＳトランジスタであることを特徴とする請求項１９に記載の時間−デジタル変換器。
【請求項２１】
前記第１プリチャージ部は前記第１感知信号によってゲートされる第１ＰＭＯＳトランジスタを具備し、
前記第２プリチャージ部は前記第２感知信号によってゲートされる第２ＰＭＯＳトランジスタを具備することを特徴とする請求項１８に記載の時間−デジタル変換器。
【請求項２２】
入力される基準クロック信号同期する内部クロック信号を発生させる同期方法において、
前記基準クロック信号と、前記内部クロック信号に等位相を有するように制御されるフィードバック信号との位相差に対応して前記基準クロック信号を第１遅延量だけ遅延させ、前記遅延された基準クロック信号に基づき前記初期内部クロック信号及び補助クロック信号を発生する段階と、
前記補助クロック信号を第２遅延量だけ遅延させ、前記フィードバック信号を発生する段階と、
前記内部クロック信号と前記フィードバック信号との位相差を感知する段階と、
前記内部クロック信号と前記フィードバック信号との位相差をデジタル信号に変換する段階と、
前記デジタル信号に基づき、所定の遅延制御信号群を発生する段階と、
前記所定の遅延制御信号群に基づき、前記フィードバック信号と前記内部クロック信号との位相差を減らすように前記第２遅延量を制御する段階とを具備することを特徴とする同期方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電子回路に係り、特に２つの信号の入力される時間差をデジタル信号に変換する変換器と、これを使ってクロック信号などの周期信号を発生する同期回路及び同期方法に関する。
【０００２】
【従来の技術】
高速で動作する電気的なシステムには、基準クロック信号同期される周期信号を発生する同期化回路が必要である。特に、同期式半導体メモリ装置（シンクロナスＤＲＡＭ、以下、ＳＤＲＡＭ）などの半導体製品にしてみると、そのような同期化回路への必要性が一層強くなる。
【０００３】
ＳＲＡＭに組み込まれる同期化回路は、基準クロック信号に同期される内部クロック信号を発生する。ＳＤＲＡＭは内部クロック信号に基づき、データの入力及び命令の入出力と関わる内部回路を駆動する。一般に、同期化回路は、フィードバック回路を用い、基準クロック信号に等位相の内部クロック信号を発生する。ところで、同期化回路から、内部クロック信号を用いる内部回路は、メモリチップ内において物理的に相当量隔てて配置できる。このため、実際に内部回路に用いられる内部クロック信号は、フィードバック回路の入力信号として作用する内部クロック信号に対して位相が等しくならない、所謂スキューが生じうる。このスキューが原因となって、実際の内部回路に用いられる内部クロック信号と基準クロック信号との位相差が生じる。
【０００４】
したがって、同期化回路をデザインする設計者は、実際の内部回路に用いられる内部クロック信号と基準クロック信号との位相差の最小化を目指して研究し続けている。この同期化回路の代表例が、遅延同期ループ（Ｄｅｌａｙ−Ｌｏｃｋｅｄ Ｌｏｏｐ；ＤＬＬ）である。
【０００５】
従来の遅延同期ループは、図１に示されたように、位相感知器１０５を具備し、これにより、基準クロック信号ＥＣＬＫとフィードバック信号ＦＣＬＫ１との位相比較が行われる。そして前記位相感知器１０５は、基準クロック信号ＥＣＬＫに対するフィードバック信号ＦＣＬＫ１の位相差に対応する活性化幅が制御される位相差信号ＤＥＴを遅延部１０１に与える。そして遅延部１０１での遅延量は位相差信号ＤＥＴの活性化幅によって制御される。クロック駆動部１０３は、遅延部１０１から出力される遅延クロック信号ＤＣＬＫによって駆動されて、内部クロック信号ＩＣＬＫを発生する。そして遅延反映回路１０７はクロック駆動部１０３の出力端から内部クロック信号ＩＣＬＫが実際に用いられる地点までの伝達遅延量を反映する回路である。すなわち、遅延反映回路１０７はクロック駆動部１０３の出力端における内部クロック信号ＩＣＬＫと位相が一致する補助クロック信号ＦＣＬＫ０を前記内部クロック信号ＩＣＬＫの伝達遅延量だけ遅延させてフィードバック信号ＦＣＬＫ１を発生する。
【０００６】
ところで、この遅延反映回路１０７での遅延量は、工程条件、温度及び電源電圧の値によって変わりうる。またこの遅延量の変化は、フィードバック信号と内部回路に実際に用いられる内部クロック信号との間に位相差を生じうる。さらに、従来の遅延同期ループに具備される遅延反映回路は決まった遅延量を有する。この結果、フィードバック信号と内部クロック信号との位相差が制御できず、この位相差によって、従来の遅延同期ループから与えられる内部クロック信号は基準クロック信号に対して位相差を生じるといった問題がある。
【０００７】
【発明が解決しようとする課題】
本発明は上記問題を解消するためになされたものであり、その目的は、基準クロック信号に対する内部クロック信号の位相差を最小化する同期回路を提供することである。
本発明の他の目的は、前記同期回路における位相差を最小化するために用いられる回路であって、２つの信号の位相差をデジタル信号に変換する時間−デジタル変換器を提供することである。
本発明がさらに他の目的は、前記同期回路を用い、基準クロック信号に対する内部クロック信号の位相差を最小化する同期方法を提供することである。
【０００８】
【課題を解決するための手段】
前記目的を達成するために、本発明からは、入力される基準クロック信号同期される内部クロック信号を発生する同期回路が提供される。ここで、前記内部クロック信号は、前記同期回路の出力端からの信号である初期内部クロック信号が前記出力端から所定量隔てて配置された入力端に伝送されるにあって、所定時間だけ遅延された信号である。本発明の一実施形態による同期回路は、前記基準クロック信号と、前記内部クロック信号に等位相を有するように制御されるフィードバック信号との位相差に対応して前記基準クロック信号を第１遅延量だけ遅延し、前記遅延された基準クロック信号に基づき前記初期内部クロック信号及び補助クロック信号を発生する内部クロック信号発生部と、所定の遅延制御信号群に応答して前記補助クロック信号を第２遅延量だけ遅延させ、前記フィードバック信号を発生する遅延反映回路と、前記フィードバック信号と前記内部クロック信号との位相差を減らすように前記遅延反映回路を制御する相期遅延制御信号群を発生する時間−デジタル変換器を具備する。
【０００９】
本発明の他の目的を達成するために、本発明からは、第１入力信号と第２入力信号との位相を比較して、前記第１入力信号と第２入力信号との位相差をデジタル信号に変換する時間−デジタル変換器が提供される。ここで、本発明に係る時間−デジタル変換器は、第１入力信号を遅延させる第１遅延チェーンと、前記第２入力信号を遅延させる第２遅延チェーンと、第１及び第２入力端に入力される、前記第１遅延フェーンの出力信号と前記第２入力信号の位相差の方向に応じて論理状態を異にする出力信号を発生する第１位相比較器と、前記第１及び第２入力端に入力される、前記第２遅延チェーンの出力信号と前記第１入力信号との位相差の方向に応じて論理状態を異にする出力信号を発生する第２位相比較器とを具備し、前記第１及び第２位相比較器はそれぞれ、前記第１入力端に入力される信号及び前記第２入力端に入力される信号に応答して第１及び第２感知信号を発生する予備ラッチ回路であって、前記第１及び第２感知信号のうちいずれか一方は前記第１入力端に入力される信号と前記第２入力端に入力される信号において、位相が先立つ信号の第１状態への遷移から位相が遅れる信号の第２状態への遷移区間に活性化される前記予備ラッチ回路と、前記第１及び第２感知信号のうちいずれか活性化される信号をラッチ及び反転ラッチして、第１及び第２ラッチ信号を発生する最終ラッチ回路とを具備する。
【００１０】
本発明のさらに他の目的を達成するために、本発明からは、入力される基準クロック信号同期される内部クロック信号を発生する同期方法が提供される。本発明に係る同期方法は、前記基準クロック信号と、前記内部クロック信号と等位相を有するように制御されるフィードバック信号との位相差に対応して前記基準クロック信号を第１遅延量だけ遅延させ、前記遅延された基準クロック信号に基づき、前記初期内部クロック信号及び補助クロック信号を発生する段階と、前記補助クロック信号を第２遅延量だけ遅延させ、前記フィードバック信号を発生する段階と、前記内部クロック信号と前記フィードバック信号との位相差を感知する段階と、前記内部クロック信号と前記フィードバック信号との位相差をデジタル信号に変換する段階と、前記デジタル信号に基づき、所定の遅延制御信号群を発生する段階と、前記所定の遅延制御信号群に基づき、前記フィードバック信号と前記内部クロック信号との位相差を減らすように前記第２遅延量を制御する段階とを具備する。
【００１１】
本発明の時間−デジタル変換器によれば、入力される２つの信号の位相差がデジタル信号に容易に変換できる。さらに、本発明の同期回路及びその方法によれば、フィードバック信号と内部クロック信号との位相差が迅速に低減できる。
【００１２】
【発明の実施の形態】
本発明の動作上の利点及び本発明の実施によって達成される目的は、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載の内容によって一層明らかになる。
以下、添付した図面に基づき、本発明の望ましい実施形態について詳細に説明する。図中、同一の部材には同一の参照符号を使用した。本発明は各種の同期回路に適用可能である。しかし、この明細書中には、説明の便宜のために、遅延同期ループが同期回路の例として取られている。
図２は、本発明の一実施形態による遅延同期ループの概略ブロック図である。これを参照すると、本発明の望ましい実施形態による遅延同期ループ２００は、位相感知器２０１、遅延部２０３、クロック駆動部２０５、遅延反映回路２０７及び時間−デジタル変換器（以下、単に“ＴＤＣ”と呼ぶ）２１１を具備する。
【００１３】
位相感知器２０１は、基準クロック信号ＥＣＬＫとフィードバック信号ＦＣＬＫ１１との位相差を感知して、位相差に対応する電圧レベルを有する位相差信号ＤＥＴ１を発生する。遅延部２０３は、前記位相差信号ＤＥＴ１によって制御される第１遅延量だけ入力される基準クロック信号ＥＣＬＫを遅延させ、遅延クロック信号ＤＣＬＫ１を発生する。遅延クロック信号ＤＣＬＫ１は、クロック駆動部２０５を駆動するのに使用される。クロック駆動部２０５は遅延クロック信号ＤＣＬＫ１、すなわち、位相差信号ＤＥＴ１によって駆動されてクロック信号を発生する。前述のように、遅延同期ループなどの同期化回路は、基準クロック信号ＥＣＬＫに正確に同期されるクロック信号を発生するものである。この明細書中には、説明の便宜のために、クロック駆動部２０５の出力端、すなわち、遅延同期ループの出力端における信号を初期内部クロック信号ＰＩＣＬＫ１と呼んでいる。そして実際にクロック信号が使用される回路におけるクロック信号を内部クロック信号ＩＣＬＫ１と呼んでいる。さらに図中、初期内部クロック信号ＰＩＣＬＫ１と内部クロック信号ＩＣＬＫ１との間に生じうる寄生抵抗とキャパシタンスとがモデリングされて参照番号２０９として示してある。すなわち、２０９は、設計者が意図したわけではないが、初期内部クロック信号ＰＩＣＬＫ１が内部クロック信号ＩＣＬＫ１に伝送されるにあって通常生じうる抵抗及びキャパシタンス成分がモデリングされたものである。一方、この明細書では、位相感知器２０１、遅延部２０３及びクロック駆動部２０５の組み合わせ体を内部クロック信号発生部と呼んでいる。
【００１４】
遅延反映回路２０７は、クロック駆動部２０５の出力端から内部クロック信号ＩＣＬＫ１が用いられる回路までの遅延時間を反映する。換言すると、遅延反映回路２０７は、クロック駆動部２０５の別出力信号である補助クロック信号ＦＣＬＫ０１を第２遅延量だけ遅延させてフィードバック信号ＦＣＬＫ１１を発生する。好ましくは、第２遅延量は、参照番号２０９で示されたように、モデリングされた抵抗及びキャパシタンスによる遅延量に等しい。ここで、補助クロック信号ＦＣＬＫ０１は、初期内部クロック信号ＯＩＣＬＫ１に等しい信号でありうる。本発明の望ましい実施形態において、遅延反映回路２０７での第２遅延量は、ＴＤＣ ２１１から出力される遅延制御信号群ＧＤＣに基づき制御される。
【００１５】
図３は、図２の遅延反映回路２０７の詳細回路図である。これを参照すると、遅延反映回路２０７は信号伝送経路に接続され、キャパシタンスが可変する多数個のキャパシタ３０１、３０３、３０５、３０７で構成可能である。これらのキャパシタのキャパシタンスは、ＴＤＣ ２１１から与えられる遅延制御信号群ＧＤＣを構成する信号ｋａ、ｋｂ、ｋｃ、ｋｄに基づきそれぞれ制御される。そして好ましくは、前記キャパシタのキャパシタンスはそれぞれ別々の大きさにて具現される。このことは、遅延反映回路２０７での遅延量が多様化できるからである。本発明の望ましい実施形態においては、キャパシタ３０３、３０７の容量はキャパシタ３０１、３０５の容量の２倍程度である。
【００１６】
このように、様々な遅延量をもって制御される遅延反映回路２０７の具現は、既に本出願人が大韓民国特許庁に出願した１９９８年特許出願第４８１６８号（発明の名称：遅延回路及びこれを用いた信号遅延方法）及び１９９９年度特許出願第１５８９２号（発明の名称：負荷調節部を有する半導体集積回路の信号伝送回路及びこれを用いた伝送時間調節方法）に詳細な記載がある。
【００１７】
さらに図２を参照すると、ＴＤＣ ２１１は、フィードバック信号ＦＣＬＫ１１と内部クロック信号ＩＣＬＫ１との位相差に応答して、遅延制御信号群ＧＤＣを発生する。前記遅延制御信号群ＧＤＣは、フィードバック信号ＦＣＬＫ１１と内部クロック信号ＩＣＬＫ１との位相差を減らすように遅延反映回路２０７の遅延量を調節する。
【００１８】
スイッチ２１３、２１５はイネーブル信号ＥＮに応答してイネーブルされ、それぞれフィードバック信号ＦＣＬＫ１１及び内部クロック信号ＩＣＬＫ１と同じタイミングを有する信号をＴＤＣ ２１１に提供する。従って、この明細書では、説明の便宜上、スイッチ２１３、２１５による伝送前及び伝送後の信号を区別せずに、それぞれフィードバック信号ＦＣＬＫ１１及び内部クロック信号ＩＣＬＫ１と呼んでいる。イネーブル信号ＥＮは、半導体装置の初期化動作ではなく、且つデータの入出力期間ではない場合に活性化される信号である。好ましくは、前記スイッチ２１３、２１５は、ＡＮＤゲートにて具現される。
【００１９】
図４は、図２のＴＤＣ ２１１の詳細回路図である。これを参照すると、ＴＤＣ２１１は、フィードバック信号ＦＣＬＫ１１と内部クロック信号ＩＣＬＫ１１との位相差を遅延制御信号群ＧＤＣに変換する。具体的に、ＴＤＣ ２１１は、多数個の第１及び第２位相比較器４０１、４０２、４０３及び４０４、４０５、４０６と論理部４２１を具備する。
【００２０】
第１位相比較器４０１、４０２、４０３は、遅延端４１１、４１２、４１３からなる遅延チェーンを用い、内部クロック信号ＩＣＬＫ１を順次遅延させて、フィードバック信号ＦＣＬＫ１１と比較する。すなわち、第１位相比較器４０３は、内部クロック信号ＩＣＬＫ１を０．５Ｔだけ遅延させてフィードバック信号ＦＣＬＫ１１と比較する。ここで、Ｔとは、図３中のキャパシタ３０１またはキャパシタ３０５によって可変される遅延量である。また第１位相比較器４０２は１．５Ｔだけ、第１位相比較器４０１は２．５Ｔだけ内部クロック信号ＩＣＬＫ１を遅延させてフィードバック信号ＦＣＬＫ１１と比較する。
【００２１】
第２位相比較器４０４、４０５、４０６は、遅延端４１４、４１５、４１６からなる遅延チェーンを用い、フィードバック信号ＦＣＬＫ１１を順次遅延させて内部クロック信号ＩＣＬＫ１と比較する。すなわち、第２位相比較器４０４はフィードバック信号ＦＣＬＫ１１を０．５Ｔだけ遅延させて内部クロック信号ＩＣＬＫ１と比較する。そして第２位相比較器４０５は１．５Ｔだけ、第２位相比較器４０６は２．５Ｔだけフィードバック信号ＦＣＬＫ１１を遅延させて内部クロック信号ＩＣＬＫ１と比較する。
【００２２】
ＴＤＣ ２１１は、イネーブル信号ＥＮの活性化によってイネーブルされる。しかし、ＴＤＣ ２１１の構成において、イネーブル信号ＥＮの活性化によってイネーブルされる回路に相当する構成は当業者にとって極めて容易なものである。そのため、ここでは、 イネーブルされる回路に相当する構成及び作用についての説明は省略する。
そして第１及び第２位相比較器４０１、４０２、４０３及び４０４、４０５、４０６の出力信号Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６は論理部４２１を介して組み合わせられて、遅延制御信号群ＧＤＣを構成する信号ｋａ、ｋｂ、ｋｃ、ｋｄをなす。このような第１及び第２位相比較器の出力信号を用い、遅延制御信号群ＧＤＣをなす組み合わせ例を下記表１に示す。
【００２３】
【表１】
0003636635.tif 000002
【００２４】
前記表において、１はロジック“ハイ”を表わし、０はロジック“ロー”を表わす。
この実施形態において、フィードバック信号ＦＣＬＫ１１と内部クロック信号ＩＣＬＫ１との位相がほぼ一致する場合は、前記表１のケース４である。すなわち、ケース４では、フィードバック信号ＦＣＬＫ１１と内部クロック信号ＩＣＬＫ１との位相差が０．５Ｔ以内である。このときには、信号ｋａ及び信号ｋｂがロジック“ハイ”となる。このため、図３中のキャパシタ３０１、３０２が伝送される信号の遅延要素として作用するのに対し、キャパシタ３０５、３０７は遅延要素として作用しない。
【００２５】
また、内部クロック信号ＩＣＬＫ１の位相がフィードバック信号ＦＣＬＫ１１の位相よりも、０．５Ｔないし１Ｔの範囲内で先立つ場合は、ケース３である。このとき、信号ｋｂのみがロジック“ハイ”となる。すなわち、ケース４に比べて１Ｔだけフィードバック信号ＦＣＬＫ１１の位相を繰り上げることができる。そして、内部クロック信号ＩＣＬＫ１の位相がフィードバック信号ＦＣＬＫ１１の位相よりも０．５Ｔないし１Ｔの範囲内で遅れた場合は、ケース５である。このとき、信号ｋａ、ｋｂ、ｋｃがロジック“ハイ”となる。すなわち、ケース４に比べて１Ｔだけフィードバック信号ＦＣＬＫ１１の位相を遅らせることができる。
【００２６】
すなわち、図４において、左手の位相比較器４０１、４０２、４０３は内部クロック信号ＩＣＬＫ１の位相がフィードバック信号ＦＣＬＫ１１の位相よりも先立つ場合、遅延反映回路２０７（図２参照）での遅延量を減らす役目をする。そして、右手の位相比較器４０４、４０５、４０６は、内部クロック信号ＩＣＬＫ１の位相がフィードバック信号ＦＣＬＫ１１の位相よりも遅れた場合に遅延反映回路２０７での遅延量を増やす役目をする。このように、内部クロック信号ＩＣＬＫ１とフィードバック信号ＦＣＬＫ１１との位相差が減らすようにフィードバック信号ＦＣＬＫ１１の位相は制御される。
【００２７】
要するに、ＴＤＣ ２１１の作用は下記の通りである。イネーブル信号ＥＮが活性化される場合、フィードバック信号ＦＣＬＫ１１と内部クロック信号ＩＣＬＫ１とがサンプリングされる。このとき、サンプリングされたフィードバック信号ＦＣＬＫ１１と内部クロック信号ＩＣＬＫ１とは物理的及び電気的特性が同一のパスを介してＴＤＣ ２１１に伝送される。ＴＤＣ ２１１は、フィードバック信号ＦＣＬＫ１１と内部クロック信号ＩＣＬＫ１との位相差をデジタル変換する。
図５は、図４に示された第１及び第２位相比較器のいずれか１つを示すブロック図である。好ましくは、第１及び第２位相比較器は、それぞれ同一の構成となっている。そのため、この明細書では、代表例として第１位相比較器４０１のみについて説明する。
【００２８】
本発明の望ましい実施形態によると、第１位相比較器４０１は予備ラッチ回路５０１及び最終ラッチ回路５０３を具備する。予備ラッチ回路５０１は、第１及び第２入力端を介して送られてきた２つの入力信号ＩＮ１、ＩＮ２を受け取って第１及び第２感知信号ＳＥＮ１及びＳＥＮ２を発生する。第１及び第２感知信号ＳＥＮ１及びＳＥＮ２は、入力信号ＩＮ１、ＩＮ２の位相の先後関係に対応して活性化、非活性化が決定される。最終ラッチ回路５０３は、予備ラッチ回路５０１から送られてきた第１及び第２感知信号ＳＥＮ１及びＳＥＮ２を受け取って、第１及び第２出力信号ＯＵＴ１及びＯＵＴ２を発生する。
【００２９】
さらに図４を参照すると、第１入力端に入力される第１入力信号ＩＮ１はフィードバック信号ＦＣＬＫ１１と連結される。第２入力端に入力される第２入力信号ＩＮ２は内部クロック信号ＩＣＬＫ１が遅延端４１１、４１２、４１３によって遅延された信号と連結される。そして第１出力信号ＯＵＴ１は第１位相比較器４０１の出力信号Ｐ１と連結される。
【００３０】
図６は、図５の予備ラッチ回路５０１の詳細回路図である。これを参照すると、予備ラッチ回路５０１は、ラッチ部６０１と、第１及び第２プリチャージ部６０３及び６０５とを具備する。
ラッチ部６０１は、第１入力信号ＩＮ１及び第２入力信号ＩＮ２を入力されて、第１及び第２感知信号ＳＥＮ１及びＳＥＮ２を発生する。本発明の望ましい実施形態においては、ラッチ部６０１は、多数個のＮＭＯＳトランジスタ６１１、６１３、６１５、６１７と多数個のＰＭＯＳトランジスタ６１９、６２１とで構成される。
【００３１】
ＮＭＯＳトランジスタ６１１は、第１入力信号ＩＮ１によってゲートされる。そしてＮＭＯＳトランジスタ６１１の第１接合は第１感知信号ＳＥＮ１と連結される。ＮＭＯＳトランジスタ６１３は、第２入力信号ＩＮ２によってゲートされる。そしてＮＭＯＳトランジスタ６１３の第１接合は第２感知信号ＳＥＮ２と連結される。
【００３２】
ＮＭＯＳトランジスタ６１５は、それぞれＮＭＯＳトランジスタ６１１の第２接合と接地電圧ＶＳＳと連結される第１及び第２接合を有し、第２感知信号ＳＥＮ２によってゲートされる。ＮＭＯＳトランジスタ６１７は、それぞれＮＭＯＳトランジスタ６１３の第２接合と接地電圧ＶＳＳと連結される第１及び第２接合を有し、第１感知信号ＳＥＮ１によってゲートされる。
【００３３】
ＰＭＯＳトランジスタ６１９は、それぞれＮＭＯＳトランジスタ６１１の第１接合と電源電圧ＶＤＤと連結される第１及び第２接合を有し、第２感知信号ＳＥＮ２によってゲートされる。ＰＭＯＳトランジスタ６２１は、それぞれＮＭＯＳトランジスタ６１３の第１接合と電源電圧ＶＤＤと連結される第１及び第２接合を有し、第１感知信号ＳＥＮ１によってゲートされる。
【００３４】
第１プリチャージ部６０３は、第１及び第２入力信号ＩＮ１及びＩＮ２によってそれぞれゲートされるＰＭＯＳトランジスタ６０３ａ、６０３ｂで構成される。ＰＭＯＳトランジスタ６０３ａ、６０３ｂは電源電圧ＶＤＤと第１感知信号ＳＥＮ１との間に直列接続される。従って、第１及び第２入力信号ＩＮ１及びＩＮ２が両方とも“ロー”であるプリチャージ状態で、第１感知信号ＳＥＮ１は“ハイ”状態となる。
【００３５】
第２プリチャージ部６０５は第１及び第２入力信号ＩＮ１及びＩＮ２によってそれぞれゲートされるＰＭＯＳトランジスタ６０５ａ、６０５ｂで構成される。ＰＭＯＳトランジスタ６０５ａ、６０５ｂは電源電圧ＶＤＤと第２感知信号ＳＥＮ２との間に直列接続される。従って、第１及び第２入力信号ＩＮ１及びＩＮ２が両方とも“ロー”であるプリチャージ状態で、第２感知信号ＳＥＮ２は“ハイ”状態となる。
【００３６】
図７は、図６に示された予備ラッチ回路５０１の出力信号のタイミング図であって、第１入力信号ＩＮ１が第２入力信号ＩＮ２よりも先立っている場合を示している。図６及び図７を参照すると、第１及び第２入力信号ＩＮ１及びＩＮ２が共に“ロー”である状態では、第１及び第２感知信号ＳＥＮ１及びＳＥＮ２が共に“ハイ”にプリチャージされる。そして第１入力信号ＩＮ１が“ハイ”となる時点Ｔ１で、第１感知信号ＳＥＮ１は“ロー”に遷移する。しかし、第２入力信号ＩＮ２がたとえ“ハイ”となる時点Ｔ２になっても、第２感知信号ＳＥＮ２は“ハイ”状態に維持され続く。このように、第２感知信号ＳＥＮ２が“ハイ”状態に維持され続くのは、“ロー”になった第１感知信号ＳＥＮ１によってＮＭＯＳトランジスタ６１７は既に“ターンオフ”状態になっているからである。第１及び第２入力信号ＩＮ１及びＩＮ２が共に“ロー”になる時点Ｔ３で、第１感知信号ＳＥＮ１はさらに“ハイ”状態となる。
【００３７】
図８は、図６に示された予備ラッチ回路５０１の出力信号のタイミング図であって、第１入力信号ＩＮ１が第２入力信号ＩＮ２よりも遅れている場合を示している。
図８の場合には、図７のタイミング図における第１感知信号ＳＥＮ１の位相と第２感知信号ＳＥＮ２の位相とが互いに逆となる。図８のタイミング図は、図７のタイミング図に照らして当業者に自明であるため、この明細書では、それについての詳しい説明は省略する。
【００３８】
図９は、図５の最終ラッチ回路５０３の詳細回路図である。これを参照すると、最終ラッチ回路５０３は、ラッチ部９０１と、第１及び第２プリチャージ部９０３及び９０５とを具備する。
ラッチ部９０１は第１及び第２感知信号ＳＥＮ１及びＳＥＮ２に応答して、第１及び第２出力信号ＯＵＴ１及びＯＵＴ２を発生する。本発明の望ましい実施形態においては、ラッチ部９０１は多数個のＮＭＯＳトランジスタ９１１、９１３、９１５、９１７と多数個のＰＭＯＳトランジスタ９１９、９２１とで構成される。
【００３９】
ＮＭＯＳトランジスタ９１５は第１感知信号ＳＥＮ１によってゲートされ、第１接合は接地電圧ＶＳＳと連結される。ＮＭＯＳトランジスタ９１７は第２感知信号ＳＥＮ２によってゲートされ、第１接合は接地電圧ＶＳＳと連結される。ＮＭＯＳトランジスタ９１３は第１出力信号ＯＵＴ１によってゲートされ、第１及び第２接合はそれぞれ第２出力信号ＯＵＴ２及びＮＭＯＳトランジスタ９１７の第２接合と連結される。ＮＭＯＳトランジスタ９１１は第２出力信号ＯＵＴ２によってゲートされ、第１及び第２接合はそれぞれ第１出力信号ＯＵＴ１及びＮＭＯＳトランジスタ９１５の第２接合と連結される。
【００４０】
ＰＭＯＳトランジスタ９１９は第１及び第２接合がそれぞれ電源電圧ＶＤＤ及び第１出力信号ＯＵＴ１に連結され、第２出力信号ＯＵＴ２によってゲートされる。ＰＭＯＳトランジスタ９２１は第１及び第２接合がそれぞれ電源電圧ＶＤＤ及び第２出力信号ＯＵＴ１に連結され、第１出力信号ＯＵＴ１によってゲートされる。
【００４１】
本発明の望ましい実施形態においては、第１プリチャージ部９０３は第１感知信号ＳＥＮ１によってゲートされるＰＭＯＳトランジスタ９０３ａで構成される。ＰＭＯＳトランジスタ９０３ａは電源電圧ＶＤＤと第１出力信号ＯＵＴ１との間に連結される。従って、第１感知信号ＳＥＮ１が“ロー”になると、第１出力信号ＯＵＴ１は“ハイ”にプリチャージされる。
第２プリチャージ部９０５は第２感知信号ＳＥＮ２によってゲートされるＰＭＯＳトランジスタ９０５ａで構成される。ＰＭＯＳトランジスタ９０５ａは電源電圧ＶＤＤと第２出力信号ＯＵＴ２との間に連結される。従って、第２感知信号ＳＥＮ２が“ロー”になると、第２出力信号ＯＵＴ２は“ハイ”にプリチャージされる。
【００４２】
従って、第１及び第２感知信号ＳＥＮ１及びＳＥＮ２の論理状態に伴う、第１及び第２出力信号ＯＵＴ１及びＯＵＴ２の論理状態を調べると、下記表の通りである。
【００４３】
【表２】
0003636635.tif 000003
【００４４】
ケース１の場合、すなわち、第１及び第２感知信号ＳＥＮ１及びＳＥＮ２が共に“ロー”の場合には、第１及び第２出力信号ＯＵＴ１及びＯＵＴ２は共に“ハイ”となる。しかし、図７及び図８のタイミング図から明らかなように、第１及び第２感知信号ＳＥＮ１及びＳＥＮ２が共に“ロー”である場合は生じない。従って、ケース１は成り立たない。
【００４５】
ケース２の場合、すなわち、第１感知信号ＳＥＮ１が“ハイ”、第２感知信号ＳＥＮ２が“ロー”の場合を調べると、下記の通りである。ケース２の場合には、第１出力信号ＯＵＴ１は“ロー”になり、第２出力信号ＯＵＴ２は“ハイ”になる。
ケース３の場合、すなわち、第１感知信号ＳＥＮ１が“ロー”、第２感知信号ＳＥＮ２が“ハイ”の場合を調べると、下記の通りである。ケース３の場合には、第１出力信号ＯＵＴ１は“ハイ”になり、第２出力信号ＯＵＴ２は“ロー”になる。
ケース４の場合、すなわち、第１及び第２感知信号ＳＥＮ１及びＳＥＮ２が両方とも“ハイ”の場合には、第１及び第２出力信号ＯＵＴ１及びＯＵＴ２は以前の状態をそのまま維持し続く。
【００４６】
前述のように、ケース１の場合は排除されるため、第１及び第２出力信号ＯＵＴ１及びＯＵＴ２が同じ論理状態を有する場合は生じない。すなわち、図９に示された最終ラッチ回路５０３は第１及び第２出力信号ＯＵＴ１及びＯＵＴ２が同じ論理状態になることを防止する役目をする。
このように、図４ないし図９に示されたＴＤＣは、フィードバック信号ＦＣＬＫ１１と内部クロック信号ＩＣＬＫ１との位相差に基づき、遅延制御信号群ＧＤＣを発生する。そして、フィードバック信号ＦＣＬＫ１１と内部クロック信号ＩＣＬＫ１との位相差は、遅延制御信号群ＧＤＣに基づき、減らすように制御される。
【００４７】
さらに図２を参照して、本発明の一実施形態による遅延同期ループの作用について説明すると、下記の通りである。図２の遅延同期ループは、内部クロック信号ＩＣＬＫ１とフィードバック信号ＦＣＬＫ１１との位相差を遅延制御信号群ＧＤＣに変換する。そして、遅延制御新群ＧＤＣに基づき、遅延反映回路２７での第２遅延量を制御することにより、内部クロック信号ＩＣＬＫ１とフィードバック信号ＦＣＬＫ１１との位相差が迅速に低減される。
【００４８】
図１０は、本発明の他の一実施形態による遅延同期ループの概略ブロック図である。図１０に示された他の一実施形態による遅延同期ループは、図２に示された実施形態による遅延同期ループとほとんど同様である。このため、この明細書では、同じ役目をする同じ参照符号を使用し、その下付きのみを異ならしめる。そして、図１０の実施形態による遅延同期ループは、下記の点で、図２の実施形態による遅延同期ループと違う。すなわち、図１０の実施形態による遅延同期ループでは、内部クロック信号ＩＣＬＫ２の伝送経路に可変遅延回路１０１７が配置される。そして可変遅延回路１０１７の遅延量はＴＤＣ １０１１から出力される遅延制御信号群ＧＤＣに基づき制御される。そして図１０の実施形態による遅延反映回路１００７の遅延量は決まっていても構わない。
【００４９】
以上の点を除ければ、図１０の実施形態は図２の実施形態とほとんど同様である。そして図２の実施形態を参照すると、図１０の実施形態に対する具現は当業者にとって自明であるため、それについての詳しい説明は省略する。
図１１は、本発明の一実施形態による同期方法を示すフローチャートであって、図２に示された本発明の実施形態による遅延同期ループを用いた同期方法である。図２及び図１１を参照し、本発明の一実施形態による同期方法を順次記述すると、下記の通りである。
【００５０】
まず、基準クロック信号ＥＣＬＫが遅延された信号に基づき、初期内部クロック信号ＰＩＣＬＫ１及び補助クロック信号ＦＣＬＫ０１が発生される（１１０１段階）。そして補助クロック信号ＦＣＬＫ０１が遅延反映回路２０７にて遅延されて、フィードバック信号ＦＣＬＫ１１として発生される（１１０３段階）。内部クロック信号ＩＣＬＫ１とフィードバック信号ＦＣＬＫ１１との位相差がＴＤＣ ２１１によって感知される（１１０５段階）。感知された内部クロック信号ＩＣＬＫ１とフィードバック信号ＦＣＬＫ１１との位相差は、ＴＤＣ ２１１によってデジタル信号に変換される（１１０７段階）。そして変換されたデジタル信号に基づき、遅延制御信号群ＧＤＣが発生される（１１０９段階）。そして、遅延制御信号群ＧＤＣに基づき、遅延反映回路２０７での遅延量は内部クロック信号ＩＣＬＫ１とフィードバック信号ＦＣＬＫ１１との位相差を減らすように制御される（１１１１段階）。
【００５１】
本発明は、図面に示された一実施形態を参考として説明されたが、これは単なる例示的なものに過ぎず、本技術分野の通常の知識を有した者なら、これより各種の変形及び均等な他実施形態が可能であることは言うまでもない。従って、本発明の真の技術的保護範囲は請求範囲の技術的な思想によって定まるべきである。
【図面の簡単な説明】
【図１】  従来の遅延同期ループを示すブロック図である。
【図２】  本発明の一実施形態による遅延同期ループの概略ブロック図である。
【図３】  図２の遅延反映回路の具体例による回路図である。
【図４】  図２のＴＤＣの詳細回路図である。
【図５】  図４に示された第１及び第２位相比較器のいずれか１つを示すブロック図である。
【図６】  図５の予備ラッチ回路の詳細回路図である。
【図７】  図６に示された予備ラッチ回路の出力信号のタイミング図であって、それぞれ第１入力信号ＩＮ１が第２入力信号ＩＮ２よりも先立っている場合及び遅れている場合を示す。
【図８】  図６に示された予備ラッチ回路の出力信号のタイミング図であって、それぞれ第１入力信号ＩＮ１が第２入力信号ＩＮ２よりも先立っている場合及び遅れている場合を示す。
【図９】  図５の最終ラッチ回路の詳細回路図である。
【図１０】  本発明の他の一実施形態による遅延同期ループの概略ブロック図である。
【図１１】  本発明の一実施形態による同期方法を示すフローチャートである。
【符号の説明】
２００  遅延同期ループ
２０１  位相感知部
２０３  遅延部
２０５  クロック駆動部部
２０７  遅延反映回路
２１１  時間−デジタル変換器
５０１  予備ラッチ回路
６０１  ラッチ部
６０３  第１プリチャージ部
６０５  第２プリチャージ部
【図１】
0003636635.tif 000004
【図２】
0003636635.tif 000005
【図３】
0003636635.tif 000006
【図４】
0003636635.tif 000007
【図５】
0003636635.tif 000008
【図６】
0003636635.tif 000009
【図７】
0003636635.tif 000010
【図８】
0003636635.tif 000011
【図９】
0003636635.tif 000012
【図１０】
0003636635.tif 000013
【図１１】
0003636635.tif 000014