(57)【特許請求の範囲】
【請求項１】
負荷装置（Ｌ，ＬＰ）に対して直列に接続されており、第１制御端子（Ｇ）を備えているｎチャネル型ＭＯＳＦＥＴからなる第１スイッチ（Ｓ１，Ｔ１）と、
上記第１スイッチ（Ｓ１，Ｔ１）の制御端子（Ｇ）に接続される第１出力端子（Ａ１）、ならびに、第１および第２電圧供給端子（Ｖ１，Ｖ２）を備えており、上記第１スイッチ（Ｓ１，Ｔ１）を制御するのための制御回路（ＳＴ）とを有し、
第１供給電圧（Ｕ１，Ｕ３）を、上記負荷装置（Ｌ，ＬＰ）に周期的に供給するための回路構造であって、
上記負荷装置（Ｌ，ＬＰ）と上記制御回路（ＳＴ）の第１電圧供給端子（Ｖ１）との間に接続されており、制御信号（ＡＳ２）が導入される第２制御端子（Ｇ）を備えるｎチャネル型ＭＯＳＦＥＴからなる第２スイッチ（Ｓ２，Ｔ２）を有しており、
上記制御回路（ＳＴ）は、上記第２スイッチ（Ｓ２，Ｔ２）の上記制御端子（Ｇ）に接続される第２出力端子（Ａ２）を備えており、
上記制御回路（ＳＴ）と上記第２スイッチ（Ｓ２，Ｔ２）との直列接続が、上記第１スイッチ（Ｓ１，Ｔ１）に対して並列に接続されており、
上記第１スイッチのドレイン端子と上記第２スイッチのドレイン端子とは上記負荷装置の同じ一端に接続されていることを特徴とする回路構造。
【請求項２】
キャパシタ（ＣＳＴ）が、上記制御回路（ＳＴ）に対して並列に、上記第１電圧供給端子と上記第２電圧供給端子と（Ｖ１，Ｖ２）の間に、接続されていることを特徴とする請求項１に記載の回路構造。
【請求項３】
ダイオード（Ｄ２）が、上記第１電圧供給端子（Ｖ１）と上記第２スイッチ（Ｓ２，Ｔ２）との間に接続されていることを特徴とする請求項１または２に記載の回路構造。
【請求項４】
ダイオード（Ｄ１，Ｄ４）が、上記第１電圧供給端子（Ｖ１）と上記第２スイッチ（Ｔ２）の上記制御端子（Ｇ）との間に接続されていることを特徴とする請求項１ないし３のいずれか１項に記載の回路構造。
【請求項５】
抵抗器（ＲＡ）が、供給電圧（Ｕ１）用端子（Ｋ１）と上記制御回路（ＳＴ）の上記第１電圧供給端子（Ｖ１）との間に接続されていることを特徴とする請求項１ないし４のいずれか１項に記載の回路構造。
【請求項６】
抵抗器（ＲＡ）が、上記第２スイッチ（Ｔ２）に対して並列に、上記負荷装置（ＬＰ）と上記第１電圧供給端子（Ｖ１）との間に接続されていることを特徴とする請求項１ないし５のいずれか１項に記載の回路構造。
【請求項７】
上記第２電圧供給端子（Ｖ２）と、第１スイッチ（Ｔ１）の上記負荷装置から離れている方の接続端子とが、基準電位用の共通端子（Ｋ２）に接続されていることを特徴とする請求項１ないし６のいずれか１項に記載の回路構造。
【請求項８】
請求項１ないし７のいずれか１項に記載の回路構造が有する上記第１および第２スイッチ（Ｓ１，Ｓ２，Ｔ１，Ｔ２）の制御方法であって、
上記第１および第２スイッチ（Ｓ１，Ｓ２、Ｔ１，Ｔ２）は、少なくとも、ほぼ同時に閉鎖され、時間的な間隔をおいて開放されることを特徴とする制御方法。
【請求項９】
請求項１から７のいずれか１項に記載の回路構造が有する上記第１および第２スイッチ（Ｓ１,Ｓ２,Ｔ１,Ｔ２）の制御方法であって、
上記第２スイッチ（Ｓ２，Ｔ２）は、上記第１スイッチ（Ｓ１，Ｔ１）の開放の直前、または、開放と同時に閉鎖され、上記第１スイッチ（Ｓ１，Ｔ１）が開放された後に開放されることを特徴とする制御方法。
【請求項１０】
上記第２スイッチ（Ｓ２，Ｔ２）の閉鎖期間は、上記電圧供給端子（Ｖ１，Ｖ２）に供給されている供給電圧（Ｕ２）の値に依存することを特徴とする請求項８または９に記載の方法。
【請求項１１】
上記負荷装置が変圧器の１次巻線である場合のスイッチ回路網部での、請求項１ないし７のいずれか１項に記載の回路構造の使用。
【請求項１２】
上記負荷装置が入力電流が流れるインダクタンスである場合の力率制御器での、請求項１ないし７のいずれか１項に記載の回路構造の使用。
【発明の詳細な説明】
本発明は、請求項１の前提構成の特徴に基づく、供給電圧を負荷装置に供給するための回路構造に関するものである。
【０００１】
このような回路構造は、例えば、スイッチ回路網部または力率制御器に応用される。この構造では、各１つのインダクタンスには、制御信号に応じて周期的に電圧が印加される。この際、負荷装置に対して直列に接続されている第１スイッチ用の制御信号が、制御回路から生成される。この制御回路は、規則的に機能するために電圧供給端子に供給される供給電圧を必要とする。
【０００２】
周知のこのような回路構造は、欧州公開特許０５８５７８８Ａ１、特に、添付の図３から周知である。ここでは、回路構造が、スイッチ回路網部の一部であり、この場合、変圧器の１次巻線と、ＭＯＳＦＥＴとして構成されているスイッチとから構成される直列接続は、ブリッジ整流器の出力端子の間に接続されている。ＭＯＳＦＥＴを制御するために、制御回路が備えられている。制御回路に電圧を供給するために、ディプリーションＭＯＳＦＥＴまたはＪＦＥＴ（Ｊｕｎｃｔｉｏｎ−ＦＥＴ）が１次巻線とＭＯＳＦＥＴとの間に接続されている。この場合、制御回路の供給端子は、ＭＯＳＦＥＴが遮断した場合に制御回路用の供給電圧を出力連結するために、ＪＦＥＴとＭＯＳＦＥＴとに共通する結線に接続されている。加えて、変圧器の２次巻線の他に、２次側に、後接続された整流器を有する補助巻線が備えられている。この補助巻線は、同様に、制御回路の電圧供給に使用される。
【０００３】
この装置では、スイッチとして作用するＭＯＳＦＥＴが導通している場合、これに対して直列に接続されているＪＦＥＴもまた導通している。ＭＯＳＦＥＴが遮断すると、ＪＦＥＴもまた、遮断し始める。このことは、ほぼ全体の供給電圧が、ＪＦＥＴにかかる結果となる。この場合、変圧段階では、ＪＦＥＴを介して、まだ電流が制御回路に流れている。このことは、なにより、ＪＦＥＴでの高い電力損失に繋がっている。
【０００４】
整流器を有する２次側の補助巻線を、制御回路の電圧供給のために、言及された刊行物に基づくＪＥＦＴを用いずに使用することも、既に周知である。この補助巻線は、別個の構成要素を必要とし、そのコストは、回路網部分または力率制御器全体の価格に不利に影響する。このことは、特に、電力階級が５Ｗから２０Ｗまでの間のスイッチ回路網部に該当し、その電力階級は、いわゆる、電気機器の「待機運転」を確実にするために使用され、特に価格の圧迫を受けている。
【０００５】
従って、本発明の目的は、制御回路に電圧を供給するために、補助巻線、または、別個の構成要素の追加をしなくてもよく、供給電圧を、制御回路に調達する際に、全く、もしくは、ほんの僅かしか電力損失が生じない、上記に述べたような種類の回路構造を提供することである。
【０００６】
本課題は、請求項１の特徴に基づく回路構造によって解決される。
【０００７】
そのため、回路構造は、負荷装置に対して直列に接続されている第１スイッチの他に、第２スイッチを備えている。この第２スイッチは、負荷装置と制御回路の第１電圧供給端子との間に接続されている。第１スイッチが開放された後、このときは閉鎖されている第２スイッチが、負荷装置を流れる電流を引き継ぎ、この電流を、その第１電圧供給端子を介して制御回路に導入する。この第２スイッチは、同様に制御回路によって制御されていることが好ましい。その第２スイッチが開放された後、次に閉鎖されるまで、連続的に徐徐に下降する供給電圧を、制御回路に提供するために、第２スイッチを流れる電流が、制御回路の電圧供給端子に対して並列に接続されているキャパシタに、一時的に保存されることが好ましい。
【０００８】
閉鎖された状態では、導通抵抗が僅かなため、第２スイッチでは全体の電圧と比較して、僅かな電圧降下が生じるにすぎない。このことから、第２スイッチでの電力損失は僅かである。電圧降下の大部分は負荷装置において生じる。このとき、誘導性負荷装置の場合は、その後、スイッチ回路網部もしくは力率制御器において使用されるエネルギーが蓄積される。
【０００９】
第２スイッチは、集積構成部分として、制御回路用の集積回路もしくは第１スイッチ用の集積回路に、―このとき制御回路および第１スイッチも集積回路に備えることも可能である―ほぼ経費を追加投入することなく実現することが可能である。
【００１０】
本発明の好ましい実施形態は、従属請求項に基づいている。
【００１１】
本発明の第１実施形態では、第２スイッチと制御回路との直列接続を、第１スイッチに対して並列に接続することが考えられる。この実施形態では、第１スイッチが閉鎖している間中、第２スイッチと制御回路とからなる直列接続にかかっている電圧は、第２スイッチが閉鎖されている場合に、制御回路もしくは制御回路に対して並列に接続されたキャパシタに対して電流を流すためには十分ではない。第１スイッチが開放されると、その負荷経路にかかる電圧は、閉鎖した第２スイッチを介して電流がキャパシタに流れることが可能な電圧に達するまで上昇する。第２スイッチは、同様に、制御回路を介して制御されることが好ましい。このとき、制御回路の第２出力端子は、第２スイッチの制御端子に接続されている。
【００１２】
第２スイッチの制御は、様々な方法によって行うことが可能である。従って、第１スイッチが閉鎖されている場合、第２スイッチは、既に閉鎖されていることも可能である。しかし、第２スイッチは、制御回路にある期間電流を供給するために、第１スイッチの開放と同時あるいは第１スイッチの開放の直前に、初めて閉鎖されることも可能である。第１スイッチの開放の後、第２スイッチがまだ閉鎖したままである間の期間は、制御回路の電圧供給端子もしくはキャパシタに供給される電圧に依存する。第２スイッチは、最後の充電工程以降に減少した電荷が、キャパシタに再度「補充」される、あるいは、キャパシタの電圧が事前に設定された基準値に達するまで、閉鎖されたままであることが好ましい。
【００１３】
本発明の更なる実施形態では、第２スイッチを第１スイッチに対して直列に、好ましくは、第１スイッチと負荷装置との間に接続することが考えられる。この実施形態では、制御回路の第１電圧供給端子が、好ましくはダイオードを介して、第１および第２スイッチに共通する結線に接続されている。第１および第２スイッチが導通している場合、電流は、負荷装置とそれに対して直列に接続されている両方のスイッチを介して流れる。直列接続にかかっている供給電圧のほぼ全てが、負荷装置における電圧降下となる。第１スイッチにおける電圧降下は、電流をそれと並列に接続されている制御回路もしくはそれと並列に接続されているキャパシタに流すのに十分ではない。第１スイッチが閉鎖され、第２スイッチが導通しているままの場合、第１スイッチにかかる電圧は、キャパシタを再度充電するために、第２スイッチが閉鎖している場合に、電流を、負荷装置と第２スイッチとを介して、キャパシタに流す事が可能になるまで上昇する。第２スイッチは、導通している状態では導通抵抗が僅かであるようにサイズが定められており、その結果、ここでの電力損失は僅かとなる。
【００１４】
第１および第２スイッチは、半導体スイッチ、特にＭＯＳＦＥＴとして構成されていることが好ましく、この場合、第２半導体スイッチは、ディプリーションＦＥＴもしくはＪＦＥＴとして構成されることが可能である。
【００１５】
本発明の対象は、更に、第１および第２スイッチの制御方法である。
【００１６】
本発明は、更に、本発明による回路構造をスイッチ回路網部または力率制御器に使用することも考慮に入れている。
【００１７】
本発明を、以下に、実施例において図を参照しながら詳述する。
【００１８】
図１は、第１実施形態に基づく本発明による回路構造を示す。図２は、第１および第２スイッチとしてトランジスタを使用する、図１に基づく本発明による回路構造を示す。図３は、図２による実施形態に対して、第２スイッチの変更された制御による第２形態に基づく本発明による回路構造を示す。図４は、第１スイッチとしてＩＧＢＴを有する、本発明による回路構造を示す。図５は、第１および第２スイッチが直列に接続されている、更なる実施形態に基づく本発明による回路構造を示す。図６は、第１および第２スイッチを介した電流の時間変化を示す。
【００１９】
図では、他に挙げられていない限り、同じ参照番号は、同じ意味を持つ同じ部材を示している。
【００２０】
図１は、第１供給電圧Ｕ１を、負荷装置ＴＲに周期的に供給するための、本発明の回路構造の第１実施例を示す。図１は、本発明による回路構造を、第１供給電圧Ｕ１が、第１および第２供給端子Ｋ１、Ｋ２の間に設けられているスイッチ回路網部に使用しているのを示す。この場合、第１供給電圧Ｕ１は、ブリッジ整流器ＧＬＲとキャパシタＣＧとを用いて整流することにより、ネット電圧ＵＮから生成される。供給電圧Ｕ１に接続されるべき負荷装置は、スイッチ回路網部において、変圧器ＴＲの１次巻線ＬＰを構成している。この変圧器の２次側には、接続端子ＡＫ１，ＡＫ２に直流電圧を供給するために、負荷装置を接続することができる。この場合、２次側の整流器構造ＤＳ，ＣＳは、１次巻線ＬＰから２次巻線ＬＳに誘発された電圧を整流するために使用される。
【００２１】
本発明による回路構造は、１次巻線ＬＰに対して直列に接続されている第１スイッチＳ１を備えており、この場合、第１スイッチＳ１の第１接続端子は、１次巻線ＬＰに接続されている。１次巻線ＬＰと第１スイッチＳ１とからなる直列接続は、第１および第２供給端子Ｋ１，Ｋ２との間に接続されている（ｖｅｒｓｃｈａｌｔｅｔ）。第１スイッチは、制御回路ＳＴの第１出力端子Ａ１に接続されている制御端子を備えている。この制御回路は、第１制御信号ＡＳ１を出力し、この信号に応じて、第１スイッチＳ１が開放および閉鎖される。
【００２２】
制御回路ＳＴは、制御回路Ｕ２が規則的に機能するのに不可欠な第２供給電圧Ｕ２を供給するために、第１および第２電圧供給端子Ｖ１，Ｖ２を備えている。本実施例では、電圧供給端子Ｖ１、Ｖ２に対して並列に、メモリーキャパシタＣＳＴが接続されている。このメモリーキャパシタＣＳＴは、制御回路内部に設けることも可能である。制御回路ＳＴへの電圧供給のために、本発明では、１次巻線ＬＰと第１電圧供給端子Ｖ１との間に接続されている第２スイッチＳ２が備えられている。第２スイッチＳ２は、図１による本実施例では、１次巻線ＬＰおよび第１スイッチＳ１に共通の結線と、第１電圧供給端子Ｖ１、もしくはメモリーキャパシタＣＳＴとの間に接続されている。第２スイッチＳ２は、第２制御信号Ａ２が入力される制御端子を備えている。この場合、本実施例では、この制御端子が、制御回路ＳＴの第２出力端子Ａ２に接続されている。
【００２３】
第２スイッチＳ２の機能は、制御回路ＳＴの作動に必要な電圧もしくは必要な電流を提供するキャパシタＣＳＴに、時間的に間隔を置いて、１次巻線ＬＰを介して充電することである。最初、つまり、回路網部の入力の際に、キャパシタＣＳＴに充電し、その結果、制御信号ＡＳ１、ＡＳ２をまず生成するためのエネルギーを供給するために、−図１では点線で示される−抵抗器ＲＡが、第１端子Ｋ１とキャパシタＣＳＴとの間に接続されていることが好ましい。
【００２４】
第１スイッチＳ１が閉鎖されている場合、負荷装置ＬＰにほぼ全ての第１供給電圧Ｕ１がかかっている。このとき、電流は、―最初の電流インパルスに対応している―図６に示す、ｔ＝ｔ０の時点での入力の後、第１スイッチを介する電流Ｉ１の時間変化のように、上昇する。このとき、第１スイッチＳ１にかかる電圧は、第２スイッチＳ２を介して、キャパシタＣＳＴに電流を引き起こすためには小さすぎる。通例、蓄積された電荷が原因で、キャパシタＣＳＴに供給される第２供給電圧Ｕ２は、閉鎖された第１スイッチＳ１に供給されている電圧よりも既に大きい。キャパシタＣＳＴと第２スイッチＳ２との間のダイオードＤ２は、第１および第２スイッチＳ１，Ｓ２が閉鎖されている場合、キャパシタＣＳＴに蓄積されている電荷がスイッチを介して放電するのを防止する。
【００２５】
ｔ＝ｔ１の時点で、第１スイッチＳ１が開放され、そして、このとき第２スイッチＳ２が閉鎖されると、第２スイッチＳ２は、１次巻線ＬＰを介して流れる電流を引き継ぎ、これによって、制御回路ＳＴによって、制御され、ｔ＝ｔ３の時点で第２スイッチが開放されるまで、キャパシタを充電する。図６は、第１スイッチＳ１が開放された後の第２スイッチＳ２を通る電流の変化を点線で示す。電流は、１次巻線を介して、第２スイッチが閉鎖するまでの間更に連続的に上昇することが認識される。この場合、斜線が引かれた面の面積は、キャパシタを介して充電される電荷に相当する。正確には、１次巻線ＬＰを介して、キャパシタＣＳＴに充電する場合、電流は、これまでよりもやや弱く上昇する。なぜなら、１次巻線ＬＰにかかる電圧に対してキャパシタＣＳＴの充電による電圧損失は僅かであるからである。通例、２００Ｖ以上の第１供給電圧Ｕ１と比較して、第２供給電圧Ｕ２は、１０−１５Ｖ以上には達しない。その結果、この電圧損失は、あまり重要ではない。
【００２６】
第２スイッチＳ２は、閉鎖された状態で、導通抵抗が僅かであることが好ましい。その結果、キャパシタＣＳＴに充電する際、第２スイッチＳ２にはほとんど電力損失が生じない。
【００２７】
キャパシタＣＳＴの充電の間に、第１スイッチＳ１が開放されており、第２スイッチＳ２は閉鎖されている場合、エネルギーが１次巻線ＬＰに更に蓄積される。このエネルギーは、第１および第２スイッチＳ１，Ｓ２が開放されている場合、２次側に接続することが可能な負荷装置に引き渡される。従って、本発明による回路構造は、容易に実現することが可能であって、制御回路ＳＴが僅かな損失で作動するように制御回路ＳＴに電圧を供給する機能を果たす。
【００２８】
第１スイッチＳ１の制御は、従来技術によるスイッチ回路網部において周知の方法によって機能する。第２スイッチＳ２の制御は、様々な方法で行うことが可能である。この際、重要なことは、第１スイッチＳ１が開放される場合に、第２スイッチＳ２が閉鎖されるということである。第２スイッチＳ２の閉鎖期間は、制御回路ＳＴに接続されている第２供給電圧Ｕ２に応じて決定される（ｅｒｆｏｌｇｅｔ）ことが好ましい。この第２供給電圧は、第２スイッチＳ２を介して電荷が流入した後の間に、電流が制御回路ＳＴに引き渡されるため、徐徐に下降する。第２スイッチＳ２は、第２供給電圧Ｕ２が、事前に設定された基準値に達するまで、あるいは、第２スイッチＳ２を介した最後の充電以降に流出した電荷に相当する分がキャパシタＣＳＴに充電されるまで、閉鎖されていることが好ましい。それから、制御回路ＳＴによって制御されて開放される。回路構造は、第２供給電圧Ｕ２が基準値を上回っているか下回っているかに応じて、第２スイッチ用の制御信号ＡＳ２を生成するために、制御回路ＳＴに組み込まれている。このような機能性を満たす構造は、従来の技術により同様に周知であり、ここでは詳述しない。
【００２９】
図２は、第１および第２スイッチＳ１，Ｓ１がトランジスタＴ１，Ｔ２として、特に、ＭＯＳＦＥＴとして構成されている、基本的には図１に示す回路構造を示す。第１トランジスタＴ１のゲート端子Ｇは、この場合、制御回路ＳＴの第１出力端子Ａ１に接続されており、第２トランジスタＴ２のゲート端子Ｇは、制御回路ＳＴの第２出力端子Ａ２に接続されている。この実施形態では、キャパシタＣＳＴを始めに充電するため、始動抵抗器ＲＡが、負荷装置ＬＰとキャパシタＣＳＴとの間に接続されていることが好ましい。この際、抵抗ＲＡが非常に大きく選択されているため、第１トランジスタＴ１が導通している場合、第１トランジスタＴ１を介して、キャパシタＣＳＴのごく僅かな放電が生じる。
【００３０】
ダイオードＤ２は、キャパシタＣＳＴが、第２トランジスタＴ２を介して放電されるのを防ぐ。技術的には、大抵のＭＯＳＦＥＴは、集積フリーホイーリングダイオードを備えており、このダイオードは、制御電圧が供給されていない場合、ＭＯＳＦＥＴが、ドレイン−ソース領域−方向Ｄ−Ｓにのみ遮断し、一方、順方向電圧（Ｆｌｕｓｓｓｐａｎｎｕｎｇ）がソース電極とドレイン電極との間に供給されている場合、ＭＯＳＦＥＴが、導通しているように作用する。外部第２ダイオードＤ２は、この方向への電流の流れを防止する。
【００３１】
第２トランジスタが、エンハンスメントトランジスタとして構成されている場合、ｎチャネルトランジスタを使用すると、ソース電極Ｓ、すなわち第１電圧供給端子Ｖ１の電位よりも大きい電位が、ゲート電極Ｇには不可欠である。第２供給電圧Ｕ２から、第２スイッチＳ２の制御用に高い電圧を生成するために、制御回路ＳＴは、従来技術により十分に周知のような、充電ポンプ回路もしくはいわゆるブートストラップ回路であることが好ましい。
【００３２】
他の実施形態では、第２トランジスタをディプリーションＦＥＴもしくはＪＦＥＴとして構成することが考えられる。この様なトランジスタは、ゲート電極Ｇとソース電極Ｓとの間の僅かな負の電圧の場合でも、導通し、負の電圧が構造型に応じた数値を上回った時に初めて遮断する。この場合、第２トランジスタＴ２の制御は、トランジスタを導通させるために、好ましくは、制御回路ＳＴにあるそのゲート電極Ｇが、第２出力端子Ａ２を介して、第１電圧供給端子Ｖ１に、すなわち、第２供給電圧Ｕ２に接続されているように行われる。遮断のためには、第２トランジスタＴ２は、第２電圧供給端子Ｖ２を介して第２端子Ｋ２、すなわち、基準電位に接続されていることが好ましい。
【００３３】
図３は、エンハンスメントトランジスタを、第１および第２トランジスタＴ１，Ｔ２として使用することを可能にする、本発明による回路構造の更なる実施形態を示す。ここでは、第１電圧供給端子Ｖ１もしくはキャパシタＣＳＴの端子と第２トランジスタＴ２のゲート電極Ｇとの間に、流れの方向に極性が与えられた、更なるダイオードＤ１が接続されている。
【００３４】
第１トランジスタＴ１が、制御回路ＳＴによって制御されて導通している場合、第１および第２トランジスタＴ１，Ｔ２のドレイン電極Ｄは， 第２端子Ｋ２の基準電位にほぼ相当する低い電位である。具体的説明のために図３に示したそのフリーホイーリングダイオードＤＦ（が原因で）によって限定すると、第２トランジスタＴ２のソース電極Ｓは、これらダイオードＤＦの順方向電圧程度、つまり約０．６Ｖ、ドレイン電極Ｄの電位もしくは基準電位より上の電位である。ダイオードＤ１を介して、第２トランジスタＴ２のゲート電極Ｇは、第１ダイオードＤ１の順方向電圧の値を差し引いた第２供給電圧Ｕ２の値に相当する電位である。この電位は、第２供給電圧Ｕ２が約１０−１５Ｖとする場合、ソース電極Ｓの電位よりも極めて大きい。その結果、たとえ、第１トランジスタＴ１が導通していても、第２トランジスタＴ２は、そのとき絶え間なく導通している。第１トランジスタＴ１が導通している限り、この場合、第２トランジスタＴ２を介して電流は流れない。第１トランジスタＴ１が遮断していると、第２トランジスタＴ２に電流が流れる。なぜなら、そのゲートキャパシタに蓄積された電荷は、ダイオードＤ１を介して、流出できないからである。従って、第２トランジスタＴ２は、１次巻線ＬＰの１次電流を、キャパシタＣＳＴの充電のために受け入れる。遮断のためには、第２トランジスタＴ２は、制御回路ＳＴの第２出力端子Ａ２を介して、好ましくは、端子Ｖ２の基準電位となるように放電される。加えて、制御回路には、第２出力端子Ａ２と第２電圧供給端子Ｖ２もしくは端子Ｋ２との間に接続することができる電流シンク（Ｓｔｒｏｍｓｅｎｋｅ）が備えられていることが好ましい。
【００３５】
図３に基づく回路構造の更なる実施形態を、図４に示す。ここでは、第１スイッチＴ１が、ＩＧＢＴとして構成されている。これは、ＭＯＳＦＥＴの使用と比較して、入力されている状態では抵抗が僅かであるという利点がある。しかし、スイッチを切る際に、反応時間がより長いという不利点がある。つまり、ＩＧＢＴの場合、スイッチを切ると、電流が徐徐に減衰する。本発明は、第２トランジスタＴ２が、１次電流を引き継ぐ間に、この電流を徐徐に減衰することを可能にする。従って、この回路は、切り替え周波数が高い場合にも使用することができる。
【００３６】
図５は、発明による回路構造の更なる実施形態を示す。この回路構造は、力率制御器に使用されており、そこにおいて、第１および第２供給端子Ｋ１，Ｋ２の間に接続されているインダクタンスＬに第１供給電圧Ｕ３を周期的に供給するのに使用される。この供給電圧Ｕ３は、ブリッジ整流機ＧＬＲによって、ネット電圧ＵＮから生成される。供給電圧Ｕ３が供給されると、インダクタンスがエネルギーを受け入れる。続いて、インダクタンスは、整流器構造Ｄ，Ｃを介して、エネルギーを、出力端子ＡＫ３，ＡＫ４に転送する。
【００３７】
第１スイッチとしての第１トランジスタＴ１は、インダクタンスＬに対して直列に接続されており、そのゲート電極Ｇは、制御回路ＳＴの第１出力端子Ａ１に接続されている。第２スイッチとしての第２トランジスタＴ２は、インダクタンスＬと制御回路ＳＴの第１電圧供給端子との間に接続されている。この場合、この実施形態では、第２トランジスタＴ２は、インダクタンスＬと第１トランジスタＴ１とに対して直列に、インダクタンスＬと第１トランジスタＴ１との間に接続されている。この場合、第１電圧供給端子Ｖ１は、ダイオードＤ３を介して、第１および第２トランジスタＴ１，Ｔ２に共通の結線に接続されている。
【００３８】
第２トランジスタＴ２のゲート端子は、制御回路ＳＴの第２出力端子Ａ２に接続されており、ダイオードＤ４を介して、第１電圧供給端子Ｖ１もしくはキャパシタＣＳＴの端子に接続されている。第１トランジスタＴ１が導通している場合、第２トランジスタＴ２のソース電極Ｓは、ほぼ第２端子の基準電位である。そのゲート電極は、基準電位の値を超えて、ほぼ第２供給電圧Ｕ２の値である。それゆえ、第２トランジスタＴ２は、同様に導通している。従って、インダクタンスＬは、供給電圧Ｕ３によって供給されるエネルギーを受け入れる。第１トランジスタＴ１が遮断している場合、第２トランジスタＴ２は、導通しているままである。なぜなら、そのゲートキャパシタは、ダイオードＤ４を介して放電されることができないからである。インダクタンスを介して流れる電流は、従って、第２トランジスタＴ２とダイオードＤ３とを介して、第２供給電圧Ｕ２を提供するために、キャパシタＣＳＴに流れる。
【００３９】
全実施形態は、第１トランジスタＴ１の閉鎖の後、キャパシタＣＳＴが、第２スイッチを介して、負荷装置ＬＰ，Ｌを介して流れる電流によって充電されることが共通している。キャパシタに蓄積されたエネルギーは、第２スイッチを介して新たに充電が始められるまで、制御回路ＳＴへの供給のために使用される。第２トランジスタＴ２は、最後の電荷受け入れ以降に流出した電荷に相当する電荷がキャパシタに補充される間中、閉鎖されたままである。
【図面の簡単な説明】
【図１】第１実施形態に基づく本発明による回路構造を示す図である。
【図２】第１および第２スイッチとしてトランジスタを使用する図１に基づく本発明による回路構造を示す図である。
【図３】図２による実施形態に対して、第２スイッチの変更された制御による第２形態に基づく本発明による回路構造を示す図である。
【図４】第１スイッチとしてＩＧＢＴを有する本発明による回路構造を示す図である。
【図５】第１および第２スイッチが直列に接続されている、更なる実施形態に基づく本発明による回路構造を示す図である。
【図６】第１および第２スイッチを介した電流の時間変化を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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