(57)【特許請求の範囲】
【請求項１】
第１の電源電圧によって動作を行うコントロール回路と、該コントロール回路で処理したデータ信号を、少なくとも前記第１の電源電圧よりも大きな第２の電源電圧に応じたデータ信号に変換して出力する出力回路と、出力回路からの信号を出力する出力端子とを有する半導体集積回路装置において、
第１の電源電圧で動作を行い、前記コントロール回路より送出されるデータ信号と該データ信号を前記出力端子へ出力するか否かを制御するためのイネーブル信号に応じて前記出力回路からの出力を制御する出力制御回路を有するとともに、
前記出力回路が、前記出力制御回路よりも後段に設けられた第２の電源電圧で動作を行う信号変換部と出力部とから構成され、
前記出力部が、ソースに第２の電源電圧が印加されるとともにドレインが前記出力端子に接続されたＰチャネルＭＯＳトランジスタと、該ＰチャネルＭＯＳトランジスタのドレインにドレインが接続されるとともにソースが接地されたＮチャネルＭＯＳトランジスタとを有し、
前記信号変換部が、前記出力制御回路より送出される信号を第２の電源電圧に応じた信号に変換するとともに、変換した信号を前記ＰチャネルＭＯＳトランジスタのゲート及び前記ＮチャネルＭＯＳトランジスタのゲートに送出し、前記イネーブル信号によって前記データ信号を前記出力端子へ出力しないように制御されるとき、前記出力制御回路と前記信号変換部との間の信号は、共にＬｏｗとなることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置内部に設けられた内部電源電圧で動作する回路で処理された信号を、内部電源電圧より高い電圧に応じた信号に変換して出力する半導体集積回路装置に関するもので、特に３値出力インターフェイスが設けられた半導体集積回路装置に関する。
【０００２】
【従来の技術】
従来、半導体集積回路装置内部に設けられた回路において、そのＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタで組み合わされたＣＭＯＳ回路のスイッチングによるノイズの発生や消費電力を抑えるために、外部電源より供給される電圧より低い電圧に変換された内部電源電圧で処理動作を行わせることも多い。そのため、半導体集積回路装置内の他の回路にデータ信号を送出したり、又、半導体集積回路装置外部にデータ信号を出力するとき、外部電源電圧に応じたデータ信号に変換する必要がある。このような半導体集積回路装置の内部構造を示すブロック図を、図３に示す。この図３に示す半導体集積回路装置は、出力端子３６よりＨｉ、Ｌｏｗ、ハイインピーダンス（以下、Ｘｚとする。）の３値出力を行う半導体集積回路装置である。
【０００３】
このような半導体集積回路装置３０は、例えば、フロッピーディスクドライバ内に設けられるような半導体集積回路装置で、外部電源より電源電圧ＶCC（５Ｖとする。）が印加される電源入力端子３１と、グランド電位に接地されるグランド端子３２と、５Ｖの外部電源電圧ＶCCを内部電源電圧ＶDD（３Ｖとする。）に変換する内部電源回路３３と、３Ｖの内部電源電圧ＶDDでホストコンピュータ（不図示）側からの信号を受けてその処理を行うとともにイネーブル信号及びデータ信号を送出するコントロール回路３４と、５Ｖの電圧が印加され前記イネーブル信号及び前記データ信号より３値出力を行う出力回路３５と、出力回路３５より送出される信号を出力する出力端子３６とを有する。又、前記データ信号は、前記フロッピーディスクドライバとホストコンピュータへの応答信号であり、前記イネーブル信号は、該データ信号をホストコンピュータへ出力するか否かを制御する信号である。尚、このイネーブル信号がＬｏｗのとき、データ信号が出力されない。
【０００４】
このような半導体集積回路装置３０において、出力回路３５は、図４のように、コントロール回路３４からデータ信号が送出されるバッファ３７と、前記イネーブル信号を反転するインバータ３８と、バッファ３７を介して送出されるデータ信号及びイネーブル信号が入力されるＮＡＮＤ回路３９と、バッファ３７を介して送出されるデータ信号及びインバータ３８で反転されたイネーブル信号が入力されるＮＯＲ回路４０と、ＮＡＮＤ回路３９及びＮＯＲ回路４０からの信号がそれぞれ送出されるバッファ４１，４２と、バッファ４１からの信号がゲートに入力されるＰチャネルＭＯＳトランジスタＴｒ１１と、バッファ４２からの信号がゲートに入力されるＮチャネルＭＯＳトランジスタＴｒ１２とを有する。又、出力回路３５内のそれぞれの論理回路素子は、５Ｖの電圧が印加され、トランジスタＴｒ１１，Ｔｒ１２のドレインの接続ノードには出力端子３６が接続される。更に、トランジスタＴｒ１１のソースに５Ｖの電圧が印加されるとともに、トランジスタＴｒ１２のソースが接地される。
【０００５】
この出力回路３５は、イネーブル信号がＬｏｗのとき、データ信号の値に関係なく、バッファ４１，４２から、それぞれＨｉ、Ｌｏｗの信号がトランジスタＴｒ１１，Ｔｒ１２のゲートに送出されるので、トランジスタＴｒ１１，Ｔｒ１２は非導通の状態である。よって、出力端子３６よりＸｚの信号が出力される。又、イネーブル信号及びデータ信号が共にＨｉのとき、バッファ４１，４２から共にＬｏｗの信号がトランジスタＴｒ１１，Ｔｒ１２のゲートに送出され、トランジスタＴｒ１１のみが導通し、出力端子３６よりＨｉの信号が出力される。更に、イネーブル信号及びデータ信号がそれぞれＨｉ、Ｌｏｗのとき、バッファ４１，４２から共にＨｉの信号が出力され、トランジスタＴｒ１２のみが導通し、出力端子３６よりＬｏｗの信号が出力される。
【０００６】
【発明が解決しようとする課題】
この半導体集積回路装置３０の出力回路３５に使用されるバッファ３７は、図５のように、コントロール回路３４からデータ信号がゲートに送出されるとともにソースに５Ｖの電圧が印加されたＰチャネルＭＯＳトランジスタＴｒ２１と、前記データ信号がゲートに送出されるとともにソースが接地されたＮチャネルＭＯＳトランジスタＴｒ２２と、前記トランジスタＴｒ２１，Ｔｒ２２のドレインが接続した接続ノードにゲートが接続し、ソースに５Ｖの電圧が印加されたＰチャネルＭＯＳトランジスタＴｒ２３と、前記トランジスタＴｒ２１，Ｔｒ２２のドレインが接続した接続ノードにゲートが接続し、ソースが接地されるとともに前記トランジスタＴｒ２３のドレインにドレインが接続されたＮチャネルＭＯＳトランジスタＴｒ２４とから構成されている。
【０００７】
このような構成をしたバッファ３７に、Ｈｉのデータ信号がコントロール回路３４より送出されると、コントロール回路３４の電源電圧は３Ｖなので、トランジスタＴｒ２１，２２のゲートに３Ｖの電圧がかかる。そのため、データ信号を外部に出力しないイネーブル信号がＬｏｗのときにおいても、バッファ３７にＨｉのデータ信号が入力された場合、図６のグラフより明らかなように、トランジスタＴｒ２１，２２が共に導通状態となってソース・ドレイン電流が流れるため、電源電圧とグランド電位との間に貫通電流が流れる。このように、貫通電流が流れるため、イネーブル信号をＬｏｗとしたときにおいても、バッファ３７で電力が消費される。尚、図６は、バッファ３７に使用されるＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタのゲート電圧ＶGとソース・ドレイン電流ＩDSとの関係を示したグラフである。
【０００８】
このような問題を鑑みて、本発明は、データ信号を外部に出力しないとき、データ信号が入力される出力回路において、貫通電流をなくし、又、出力端子となるパッドに接続されるインターフェィスである出力回路のレイアウト面積が低減された半導体集積回路装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明におけるテスト機能を有する半導体集積回路装置は、第１の電源電圧によって動作を行うコントロール回路と、該コントロール回路で処理したデータ信号を、少なくとも前記第１の電源電圧よりも大きな第２の電源電圧に応じたデータ信号に変換して出力する出力回路と、出力回路からの信号を出力する出力端子とを有する半導体集積回路装置において、第１の電源電圧で動作を行い、前記コントロール回路より送出されるデータ信号と該データ信号を前記出力端子へ出力するか否かを制御するためのイネーブル信号に応じて前記出力回路からの出力を制御する出力制御回路を有するとともに、前記出力回路が、前記出力制御回路よりも後段に設けられた第２の電源電圧で動作を行う信号変換部と出力部とから構成され、前記出力部が、ソースに第２の電源電圧が印加されるとともにドレインが前記出力端子に接続されたＰチャネルＭＯＳトランジスタと、該ＰチャネルＭＯＳトランジスタのドレインにドレインが接続されるとともにソースが接地されたＮチャネルＭＯＳトランジスタとを有し、前記信号変換部が、前記出力制御回路より送出される信号を第２の電源電圧に応じた信号に変換するとともに、変換した信号を前記ＰチャネルＭＯＳトランジスタのゲート及び前記ＮチャネルＭＯＳトランジスタのゲートに送出し、前記イネーブル信号によって前記データ信号を前記出力端子へ出力しないように制御されるとき、前記出力制御回路と前記信号変換部との間の信号は、共にＬｏｗとなることを特徴とする。
【００１０】
このような半導体集積回路装置において、該半導体集積回路装置のチップ上における前記コントロール回路のレイアウト部分のデッドスペースに、前記出力制御回路を配置することによって、該半導体集積回路装置のチップ面積を低減することができる。
【００１１】
【発明の実施の形態】
本発明の実施形態について、図面を参照して説明する。図１は、本実施形態で使用する半導体集積回路装置の内部構造を示すブロック図である。図２は、図１に示す半導体集積回路装置内の出力制御回路及び出力回路の内部構造を示す論理回路図である。
【００１２】
図１に示す半導体集積回路装置１は、外部電源より電源電圧ＶCC（本実施形態において、５Ｖとする。）が印加される電源入力端子２と、グランド電位に接地されるグランド端子３と、５Ｖの外部電源電圧ＶCCを内部電源電圧ＶDD（本実施形態において、３Ｖとする。）に変換する内部電源回路４と、３Ｖの内部電源電圧ＶDDでホストコンピュータ（不図示）からの信号を受けてその処理を行うとともにイネーブル信号及びデータ信号を送出するコントロール回路５と、３Ｖの電圧が印加され前記イネーブル信号及び前記データ信号に基づいて出力回路７を駆動するための信号を送出する出力制御回路６と、５Ｖの電圧が印加され出力制御回路６から送出される信号によってＨｉ、Ｌｏｗ、Ｘｚの３値出力を行う出力回路７と、出力回路７より送出される信号を出力する出力端子８とを有する。尚、前記イネーブル信号がＬｏｗのとき、半導体集積回路装置１外部にデータ信号が出力されないものとし、又、端子３は各ブロックに接続されている。
【００１３】
このような半導体集積回路装置１において、出力制御回路６及び出力回路７の内部構造について、図２を使用して説明する。出力制御回路６は、コントロール回路５より送出されたデータ信号をバッファするバッファ９と、前記イネーブル信号を反転するインバータ１０と、バッファ９を介して送出される前記データ信号及び前記イネーブル信号が入力されるＮＡＮＤ回路１１と、バッファ９を介して送出される前記データ信号及びインバータ１０で反転されたイネーブル信号が入力されるＮＯＲ回路１２と、ＮＡＮＤ回路１１からの信号が送出されるインバータ１３と、ＮＯＲ回路１２からの信号が送出されるバッファ１４とから構成される。尚、出力制御回路６内のそれぞれの論理回路素子は、３Ｖの電圧が印加される。
【００１４】
又、出力回路７は、インバータ１３からの信号を反転するインバータ１５と、バッファ１４からの信号をバッファするバッファ１６と、インバータ１５の出力信号がゲートに入力されるとともに５Ｖの電圧がソースに印加されるＰチャネルＭＯＳトランジスタＴｒ１と、バッファ１６の出力信号がゲートに入力されるとともにソースが接地されるＮチャネルＭＯＳトランジスタＴｒ２とを有する。尚、出力回路７内のそれぞれの論理回路素子は、５Ｖの電圧が印加され、トランジスタＴｒ１，Ｔｒ２のドレインが接続した接続ノードには出力端子８が接続される。
【００１５】
このような構造の半導体集積回路装置１の動作について、説明する。ところで、出力制御回路６内のバッファ９、インバータ１０、ＮＡＮＤ回路１１及びＮＯＲ回路１２の動作は、図４に示す出力回路のバッファ３７、インバータ３８、ＮＡＮＤ回路３９及びＮＯＲ回路４０と同様の動作を行う。よって、イネーブル信号がＬｏｗのとき、データ信号の値に関係なく、ＮＡＮＤ回路１１、ＮＯＲ回路１２から、それぞれＨｉ、Ｌｏｗの信号が、インバータ１３、バッファ１４に送出される。そのため、出力制御回路６にＬｏｗのイネーブル信号が入力されると、インバータ１３及びバッファ１４より出力回路７のインバータ１５及びバッファ１６の入力に共にＬｏｗの信号を送出する。このとき、インバータ１５及びバッファ１６より、それぞれトランジスタＴｒ１，Ｔｒ２のゲートに、Ｈｉ、Ｌｏｗの信号が送出されるので、トランジスタＴｒ１，Ｔｒ２は共に非導通の状態となる。よって、出力端子８よりＸｚの信号が出力される。
【００１６】
又、イネーブル信号及びデータ信号が共にＨｉのとき、ＮＡＮＤ回路１１、ＮＯＲ回路１２から、共にＬｏｗの信号が、インバータ１３、バッファ１４に送出される。そのため、インバータ１３及びバッファ１４より、それぞれ出力回路７のインバータ１５及びバッファ１６に、Ｈｉ、Ｌｏｗの信号を送出する。このとき、インバータ１５及びバッファ１６より、トランジスタＴｒ１，Ｔｒ２のゲートに、共にＬｏｗの信号が送出されるので、トランジスタＴｒ１のみ導通する。よって、出力端子８よりＨｉの信号が出力される。
【００１７】
又、イネーブル信号及びデータ信号がそれぞれＨｉ、Ｌｏｗのとき、ＮＡＮＤ回路１１、ＮＯＲ回路１２から、共にＨｉの信号が、インバータ１３、バッファ１４に送出される。そのため、インバータ１３及びバッファ１４より、それぞれ出力回路７のインバータ１５及びバッファ１６に、Ｌｏｗ、Ｈｉの信号を送出する。このとき、インバータ１５及びバッファ１６より、トランジスタＴｒ１，Ｔｒ２のゲートに、共にＨｉの信号が送出されるので、トランジスタＴｒ２のみ導通する。よって、出力端子８よりＬｏｗの信号が出力される。
【００１８】
このような動作を行う半導体集積回路装置１において、出力制御回路６内のバッファ９は３Ｖの電源電圧が供給されているので、コントロール回路５よりＨｉのデータ信号が入力されたとき、図５のような構造のバッファ９内のＰチャネルトランジスタ及びＮチャネルトランジスタが、従来のように、同時に導通して貫通電流が発生することがなくなる。又、イネーブル信号をＬｏｗとしたとき、常に、出力制御回路６のインバータ１３及びバッファ１４よりＬｏｗの信号が出力回路７に出力される。よって、イネーブル信号がＬｏｗのときに、常に、グランドレベルの電圧がインバータ１５及びバッファ１６に入力されるので、ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタで構成されるＣＭＯＳを組み合わせることによって形成されるインバータ１５やバッファ１６、さらには、出力端子８と負荷（不図示）との間において貫通電流が発生することがない。
【００１９】
又、出力制御回路６内の論理回路素子は、それぞれ３Ｖの内部電源電圧が供給されることによって動作するので、半導体集積回路装置１のチップ上の３Ｖの電圧で動作を行うコントロール回路５の配置されたレイアウト部分のうち余り領域であるデッドスペースに出力制御回路６を配置することができる。このように、出力制御回路６をデッドスペースに配置することによって、従来のように出力回路に使用していた半導体集積回路装置１のチップにおけるピン周辺のレイアウト面積を狭めることができるので、半導体集積回路装置１のチップ面積を従来より低減することができる。
【００２０】
尚、本実施形態において、出力回路７内のインバータ１５及びバッファ１６で構成される部分が、特許請求の範囲における信号変換部に相当するとともに、出力回路７内のトランジスタＴｒ１，Ｔｒ２が特許請求の範囲における出力部に相当する。
【００２１】
【発明の効果】
本発明における半導体集積回路装置によると、イネーブル信号によって出力端子にコントロール回路で処理したデータ信号を出力しないように制御されたとき、第１の電源電圧で動作を行う出力制御回路より第２の電源電圧で動作を行う出力回路に、Ｌｏｗの信号が送出される。よって、このとき、前記出力回路の信号変換部で第１の電源電圧から第２の電源電圧に信号を変換する際に、貫通電流が前記信号変換部に流れることを防ぐことが可能となる。又、出力制御回路が第１の電源電圧で動作を行うので、第１の電源電圧で動作するコントロール回路で処理されたデータ信号が入力されても、出力制御回路において、前記貫通電流が流れることがない。
【００２２】
又、出力制御回路内の回路素子は、それぞれコントロール回路が動作する第１の電源電圧が供給されることによって動作するので、半導体集積回路装置のチップ上において、コントロール回路の配置されたレイアウト部分のデッドスペースに該出力制御回路を配置することができる。このように、出力制御回路を配置することによって、従来のように出力回路に使用していた半導体集積回路装置のチップにおけるピン周辺のレイアウト面積を狭めることができるので、半導体集積回路装置のチップ面積を従来より低減することができる。
【図面の簡単な説明】
【図１】本発明で使用する半導体集積回路装置の内部構造を示すブロック図。
【図２】図１に示す半導体集積回路装置内の出力制御回路及び出力回路の内部構造を示す論理回路図。
【図３】従来の半導体集積回路装置の内部構造を示すブロック図。
【図４】図３に示す半導体集積回路内の出力回路の内部構造を示す論理回路図。
【図５】バッファの内部構造を示す回路図。
【図６】ＭＯＳトランジスタの特性を示すグラフ。
【符号の説明】
１    半導体集積回路装置
２    電源入力端子
３    グランド端子
４    内部電源回路
５    コントロール回路
６    出力制御回路
７    出力回路
８    出力端子
９，１４，１６    バッファ
１０，１３，１５    インバータ
１１    ＮＡＮＤ回路
１２    ＮＯＲ回路
３０    半導体集積回路装置
３１    電源入力端子
３２    グランド端子
３３    内部電源回路
３４    コントロール回路
３５    出力回路
３６    出力端子
３７，４１，４２    バッファ
３８    インバータ
３９    ＮＡＮＤ回路
４０    ＮＯＲ回路
Ｔｒ１，Ｔｒ１１    ＰチャネルＭＯＳトランジスタ
Ｔｒ２１，Ｔｒ２３    ＰチャネルＭＯＳトランジスタ
Ｔｒ２，Ｔｒ１２    ＮチャネルＭＯＳトランジスタ
Ｔｒ２２，Ｔｒ２４    ＮチャネルＭＯＳトランジスタ
【図１】
0003719868.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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