(57)【特許請求の範囲】
【請求項１】
クロックを生成する回路であって、
前段の第Ｋ（１≦Ｋ≦Ｎ−１）の反転回路の出力が後段の第Ｋ＋１の反転回路の入力に接続され、第Ｎの反転回路の出力が帰還ラインを介して第１の反転回路の入力に接続される第１〜第Ｎの反転回路と、
第１〜第Ｎの反転回路の出力が入力に接続される第１〜第Ｎのバッファ回路とを含み、
前記第１〜第Ｎの反転回路が、前記帰還ラインに平行な第１の行に沿って配置され、
前記第１〜第Ｎのバッファ回路が、前記帰還ラインに平行な行であり且つ前記第１の行とは異なる行である第２の行に沿って配置され、
前記第１〜第Ｎの反転回路が、差動出力の反転回路であり、
前記第１〜第Ｎのバッファ回路が、前記第１〜第Ｎの反転回路の差動出力が入力される差動入力のバッファ回路であり、
前記帰還ラインが、前記第Ｎの反転回路の差動出力に接続される帰還ラインペアを含み、
前記帰還ラインペアが、前記第１〜第Ｎの反転回路が配置される領域と前記第１〜第Ｎのバッファ回路が配置される領域との間の領域に配置されることを特徴とするクロック生成回路。
【請求項２】
請求項１において、
前記第１〜第Ｎ−１の各反転回路の出力に対して、前記第Ｎの反転回路の出力に接続される前記帰還ラインと同等の寄生容量を有する第１〜第Ｎ−１の各ダミーラインが接続されることを特徴とするクロック生成回路。
【請求項３】
クロックを生成する回路であって、
前段の第Ｋ（１≦Ｋ≦Ｎ−１）の反転回路の出力が後段の第Ｋ＋１の反転回路の入力に接続され、第Ｎの反転回路の出力が帰還ラインを介して第１の反転回路の入力に接続される第１〜第Ｎの反転回路と、
第１〜第Ｎの反転回路の出力が入力に接続される第１〜第Ｎのバッファ回路とを含み、
前記第１〜第Ｎの反転回路が、前記帰還ラインに平行な第１の行に沿って配置され、
前記第１〜第Ｎのバッファ回路が、前記帰還ラインに平行な行であり且つ前記第１の行とは異なる行である第２の行に沿って配置され、
前記第１〜第Ｎ−１の各反転回路の出力に対して、前記第Ｎの反転回路の出力に接続される前記帰還ラインと同等の寄生容量を有する第１〜第Ｎ−１の各ダミーラインが接続されることを特徴とするクロック生成回路。
【請求項４】
請求項２又は３において、
前記帰還ライン及び前記第１〜第Ｎ−１のダミーラインが、前記第１〜第Ｎの反転回路が配置される領域と前記第１〜第Ｎのバッファ回路が配置される領域との間の領域に配置されることを特徴とするクロック生成回路。
【請求項５】
請求項２乃至４のいずれかにおいて、
前記第１〜第Ｎの反転回路が、差動出力の反転回路であり、
前記第１〜第Ｎのバッファ回路が、前記第１〜第Ｎの反転回路の差動出力が入力される差動入力のバッファ回路であり、
前記帰還ラインが、前記第Ｎの反転回路の差動出力に接続される帰還ラインペアを含み、
前記第１〜第Ｎ−１のダミーラインが、前記第１〜第Ｎ−１の反転回路の差動出力に接続される第１〜第Ｎ−１のダミーラインペアを含み、
前記帰還ラインペア及び前記第１〜第Ｎ−１のダミーラインペアが、前記第１〜第Ｎの反転回路が配置される領域と前記第１〜第Ｎのバッファ回路が配置される領域との間の領域に配置されることを特徴とするクロック生成回路。
【請求項６】
クロックを生成する回路であって、
前段の第Ｋ（１≦Ｋ≦Ｎ−１）の反転回路の出力が後段の第Ｋ＋１の反転回路の入力に接続され、第Ｎの反転回路の出力が帰還ラインを介して第１の反転回路の入力に接続される第１〜第Ｎの反転回路と、
第１〜第Ｎの反転回路の出力が入力に接続される第１〜第Ｎのバッファ回路とを含み、
前記第１〜第Ｎ−１の各反転回路の出力に対して、前記第Ｎの反転回路の出力に接続される前記帰還ラインと同等の寄生容量を有する第１〜第Ｎ−１の各ダミーラインが接続されることを特徴とするクロック生成回路。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記第１〜第Ｎのバッファ回路の出力に基づいて得られる第１〜第Ｎのクロックのエッジの中のいずれのエッジ間にデータのエッジがあるかを検出するエッジ検出回路と、
前記エッジ検出回路でのエッジ検出情報に基づいて、前記第１〜第Ｎのクロックの中からいずれかのクロックを選択し、選択したクロックを、データをサンプリングするためのサンプリングクロックとして出力するクロック選択回路とを含むことを特徴とするクロック生成回路。
【請求項８】
クロックを生成する回路であって、
前段の第Ｋ（１≦Ｋ≦Ｎ−１）の反転回路の出力が後段の第Ｋ＋１の反転回路の入力に接続され、第Ｎの反転回路の出力が帰還ラインを介して第１の反転回路の入力に接続される第１〜第Ｎの反転回路と、
第１〜第Ｎの反転回路の出力が入力に接続される第１〜第Ｎのバッファ回路とを含み、
前記第１〜第Ｎの反転回路が、前記帰還ラインに平行な第１の行に沿って配置され、
前記第１〜第Ｎのバッファ回路が、前記帰還ラインに平行な行であり且つ前記第１の行とは異なる行である第２の行に沿って配置され、
前記第１〜第Ｎのバッファ回路の出力に基づいて得られる第１〜第Ｎのクロックのエッジの中のいずれのエッジ間にデータのエッジがあるかを検出するエッジ検出回路と、
前記エッジ検出回路でのエッジ検出情報に基づいて、前記第１〜第Ｎのクロックの中からいずれかのクロックを選択し、選択したクロックを、データをサンプリングするためのサンプリングクロックとして出力するクロック選択回路とを含むことを特徴とするクロック生成回路。
【請求項９】
請求項７又は８において、
前記第１〜第Ｎのクロックのラインに寄生する容量が同等になるように、前記第１〜第Ｎのクロックのラインが配線されることを特徴とするクロック生成回路。
【請求項１０】
請求項７乃至９のいずれかにおいて、
前記エッジ検出回路が、
データを第１のクロックで保持する第１の保持回路と・・・・データを第Ｊ（１＜Ｊ＜Ｎ）のクロックで保持する第Ｊの保持回路と・・・・データを第Ｎのクロックで保持する第Ｎの保持回路を含み、
前記第１〜第Ｎの保持回路が、前記第１〜第Ｎのクロックのラインに平行な行に沿って配置され、
前記第１〜第Ｎのクロックのラインが、第１〜第Ｎの折り返し地点で反対方向に折り返された後に、前記第１〜第Ｎ保持回路の入力に接続され、
前記第１〜第Ｎのクロックのラインに寄生する容量が同等になる場所に、前記第１〜第Ｎの折り返し地点が設けられることを特徴とするクロック生成装置。
【請求項１１】
請求項７乃至１０のいずれかにおいて、
前記エッジ検出回路が、
データを第１のクロックで保持する第１の保持回路と・・・・データを第Ｊ（１＜Ｊ＜Ｎ）のクロックで保持する第Ｊの保持回路と・・・・データを第Ｎのクロックで保持する第Ｎの保持回路と、
第１、第２の保持回路に保持されたデータに基づいて、第１、第２のクロックのエッジ間にデータのエッジがあるか否かを検出する第１の検出回路と・・・・第Ｊ、第Ｊ＋１の保持回路に保持されたデータに基づいて、第Ｊ、第Ｊ＋１のクロックのエッジ間にデータのエッジがあるか否かを検出する第Ｊの検出回路と・・・・第Ｎ、第１の保持回路に保持されたデータに基づいて、第Ｎ、第１のクロックのエッジ間にデータのエッジがあるか否かを検出する第Ｎの検出回路とを含み、
前記クロック選択回路が、
前記第１〜第Ｎの検出回路でのエッジ検出情報に基づいて、前記第１〜第Ｎのクロックの中からいずれかのクロックを選択し、選択したクロックをサンプリングクロックとして出力することを特徴とするクロック生成回路。
【請求項１２】
請求項１１において、
前記第１〜第Ｎの保持回路のセットアップタイムをＴＳ、ホールドタイムをＴＨ、第１〜第Ｎのクロックの周期をＴとした場合に、第１〜第Ｎのクロックのクロック数Ｎを、Ｎ≦［Ｔ／（ＴＳ＋ＴＨ）］（［Ｘ］はＸを越えない最大の整数）としたことを特徴とするクロック生成回路。
【請求項１３】
請求項１２において、
クロック数Ｎを、Ｎ＝［Ｔ／（ＴＳ＋ＴＨ）］（［Ｘ］はＸを越えない最大の整数）としたことを特徴とするクロック生成回路。
【請求項１４】
請求項１１乃至１３のいずれかにおいて、
第１〜第Ｎのクロックのクロック数Ｎを、Ｎ＝５としたことを特徴とするクロック生成回路。
【請求項１５】
請求項７乃至１４のいずれかにおいて、
前記クロック選択回路が、
データのエッジから所与の設定数Ｍだけずれたエッジを有するクロックを第１〜第Ｎのクロックの中から選択し、選択したクロックをサンプリングクロックとして出力することを特徴とするクロック生成回路。
【請求項１６】
請求項１５において、
生成されたサンプリングクロックに基づいてデータを保持する回路のセットアップタイム、ホールドタイムが確保される数に、前記設定数Ｍが設定されていることを特徴とするクロック生成回路。
【請求項１７】
バスを介したデータ転送のためのデータ転送制御装置であって、
請求項１乃至１６のいずれかのクロック生成回路と、
前記クロック生成回路で生成されたサンプリングクロックに基づいてデータを保持し、保持されたデータに基づいて、データ転送のための所与の処理を行う回路と、
を含むことを特徴とするデータ転送制御装置。
【請求項１８】
請求項１７において、
ＵＳＢ（Universal Serial Bus)の規格に準拠したデータ転送を行うことを特徴とするデータ転送制御装置。
【請求項１９】
請求項１７又は１８のデータ転送制御装置と、
前記データ転送制御装置及び前記バスを介して転送されるデータの出力処理又は取り込み処理又は記憶処理を行う装置と、
を含むことを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロック生成回路、データ転送制御装置及び電子機器に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
近年、パーソナルコンピュータと周辺機器（広義には電子機器）とを接続するためのインターフェース規格として、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）が注目を集めている。このＵＳＢには、従来は別々の規格のコネクタで接続されていたマウスやキーボードやプリンタなどの周辺機器を、同じ規格のコネクタで接続できると共にいわゆるプラグ＆プレイやホットプラグも実現できるという利点がある。
【０００３】
一方、このＵＳＢには、同じくシリアルバスインターフェース規格として脚光を浴びているＩＥＥＥ１３９４に比べて、転送速度が遅いという問題点がある。
【０００４】
そこで、従来のＵＳＢ１．１の規格に対する下位互換性を持ちながら、ＵＳＢ１．１に比べて格段に高速な４８０Ｍｂｐｓ（ＨＳモード）のデータ転送速度を実現できるＵＳＢ２．０規格が策定され、注目を浴びている。また、ＵＳＢ２．０の物理層回路や論理層回路のインターフェース仕様を定義したＵＴＭＩ（ＵＳＢ２．０  Ｔｒａｎｓｃｅｉｖｅｒ  Ｍａｃｒｏｃｅｌｌ  Ｉｎｔｅｒｆａｃｅ）も策定されている。
【０００５】
さて、このＵＳＢ２．０では、ＨＳ（Ｈｉｇｈ  Ｓｐｅｅｄ）モード時には４８０Ｍｂｐｓでデータ転送が行われるため、高速な転送速度が要求されるハードディスクドライブや光ディスクドライブなどのストレージ機器のインターフェースとして用いることができるという利点がある。
【０００６】
しかしながら、このＨＳモードでのデータ転送時には、転送データのサンプリングのために、４８０ＭＨｚという高い周波数のクロックを生成する必要がある。このため、クロック生成回路の設計が容易ではないという課題がある。
【０００７】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、高い周波数のクロックを簡素な回路構成で生成できるクロック生成回路、及びこれを用いたデータ転送制御装置、電子機器を提供することにある。
【０００８】
【課題を解決するための手段】
上記課題を解決するために本発明は、クロックを生成する回路であって、前段の第Ｋ（１≦Ｋ≦Ｎ−１）の反転回路の出力が後段の第Ｋ＋１の反転回路の入力に接続され、第Ｎの反転回路の出力が帰還ラインを介して第１の反転回路の入力に接続される第１〜第Ｎの反転回路と、第１〜第Ｎの反転回路の出力が入力に接続される第１〜第Ｎのバッファ回路とを含み、前記第１〜第Ｎの反転回路が、前記帰還ラインに平行（ほぼ平行な場合を含む）な第１の行に沿って配置され、前記第１〜第Ｎのバッファ回路が、前記帰還ラインに平行（ほぼ平行な場合を含む）な行であり且つ前記第１の行とは異なる行である第２の行に沿って配置されることを特徴とする。
【０００９】
本発明によれば、第Ｎ（奇数段）の反転回路の出力を帰還ラインを介して第１の反転回路に入力することで、発振回路が構成され、所与の周波数のクロックを生成できる。また、第１〜第Ｎの反転回路の出力を第１〜第Ｎのバッファ回路でバッファリングすることで、周波数が同一で位相が異なる多相のクロックを得ることが可能になる。
【００１０】
そして本発明では、第１〜第Ｎの反転回路は第１の行に沿って配置される一方で、第１〜第Ｎのバッファ回路は、第１の行とは異なる第２の行に沿って配置される。これにより、第１〜第Ｎの反転回路と第１〜第Ｎのバッファ回路とを同一の行に沿って配置する手法に比べて、帰還ラインの長さを短くすることが可能になる。この結果、高い周波数のクロックを生成したり、均等な位相差の多相のクロックを生成できるようになる。
【００１１】
また本発明は、前記帰還ラインが、前記第１〜第Ｎの反転回路が配置される領域と前記第１〜第Ｎのバッファ回路が配置される領域との間の領域に配置されることを特徴とする。
【００１２】
このようにすれば、第Ｎの反転回路と第Ｎのバッファ回路を接続するラインを帰還ラインで代用できるようになり、第Ｎの反転回路の出力に余分な寄生容量が付加されるのを防止できる。
【００１３】
また本発明は、前記第１〜第Ｎの反転回路が、差動出力の反転回路であり、前記第１〜第Ｎのバッファ回路が、前記第１〜第Ｎの反転回路の差動出力が入力される差動入力のバッファ回路であり、前記帰還ラインが、前記第Ｎの反転回路の差動出力に接続される帰還ラインペアを含み、前記帰還ラインペアが、前記第１〜第Ｎの反転回路が配置される領域と前記第１〜第Ｎのバッファ回路が配置される領域との間の領域に配置されることを特徴とする。
【００１４】
このようにすれば、第Ｎの反転回路と第Ｎのバッファ回路を接続するラインペアを帰還ラインペアで代用できるようになり、第Ｎの反転回路の出力に余分な寄生容量が付加されるのを防止できる。
【００１５】
また本発明は、前記第１〜第Ｎ−１の各反転回路の出力に対して、前記第Ｎの反転回路の出力に接続される前記帰還ラインと同等（ほぼ同等の場合を含む）の寄生容量を有する第１〜第Ｎ−１の各ダミーラインが接続されることを特徴とする。
【００１６】
このようにすれば、第１〜第Ｎ−１の反転回路の出力に寄生する容量と、第Ｎの反転回路の出力に寄生する容量とを同等（ほぼ同等の場合を含む）にすることが可能になり、位相差が均等な多相のクロックを生成することが可能になる。
【００１７】
また本発明は、前記帰還ライン及び前記第１〜第Ｎ−１のダミーラインが、前記第１〜第Ｎの反転回路が配置される領域と前記第１〜第Ｎのバッファ回路が配置される領域との間の領域に配置されることを特徴とする。
【００１８】
このようにすれば、第１〜第Ｎの反転回路の出力に寄生する容量の均等化を、容易に実現できるようになる。
【００１９】
また本発明は、前記第１〜第Ｎの反転回路が、差動出力の反転回路であり、前記第１〜第Ｎのバッファ回路が、前記第１〜第Ｎの反転回路の差動出力が入力される差動入力のバッファ回路であり、前記帰還ラインが、前記第Ｎの反転回路の差動出力に接続される帰還ラインペアを含み、前記第１〜第Ｎ−１のダミーラインが、前記第１〜第Ｎ−１の反転回路の差動出力に接続される第１〜第Ｎ−１のダミーラインペアを含み、前記帰還ラインペア及び前記第１〜第Ｎ−１のダミーラインペアが、前記第１〜第Ｎの反転回路が配置される領域と前記第１〜第Ｎのバッファ回路が配置される領域との間の領域に配置されることを特徴とする。
【００２０】
このようにすれば、差動出力の第１〜第Ｎの反転回路の出力に寄生する容量の均等化を、容易に実現できるようになる。
【００２１】
また本発明は、クロックを生成する回路であって、前段の第Ｋ（１≦Ｋ≦Ｎ−１）の反転回路の出力が後段の第Ｋ＋１の反転回路の入力に接続され、第Ｎの反転回路の出力が帰還ラインを介して第１の反転回路の入力に接続される第１〜第Ｎの反転回路と、第１〜第Ｎの反転回路の出力が入力に接続される第１〜第Ｎのバッファ回路とを含み、前記第１〜第Ｎ−１の各反転回路の出力に対して、前記第Ｎの反転回路の出力に接続される前記帰還ラインと同等（ほぼ同等の場合を含む）の寄生容量を有する第１〜第Ｎ−１の各ダミーラインが接続されることを特徴とする。
【００２２】
本発明によれば、第Ｎ（奇数段）の反転回路の出力を帰還ラインを介して第１の反転回路に入力することで、発振回路が構成され、所与の周波数のクロックを生成できる。また、第１〜第Ｎの反転回路の出力を第１〜第Ｎのバッファ回路でバッファリングすることで、周波数が同一で位相が異なる多相のクロックを得ることが可能になる。
【００２３】
そして本発明では、第１〜第Ｎ−１の反転回路の出力に、寄生容量を均等化するための第１〜第Ｎ−１のダミーラインが接続される。これにより、第１〜第Ｎ−１の反転回路の出力に寄生する容量と、第Ｎの反転回路の出力に寄生する容量とを同等（ほぼ同等の場合を含む）にすることが可能になり、位相差が均等な多相のクロックを生成することが可能になる。
【００２４】
また本発明は、前記第１〜第Ｎのバッファ回路の出力に基づいて得られる第１〜第Ｎのクロックのエッジの中のいずれのエッジ間にデータのエッジがあるかを検出するエッジ検出回路と、前記エッジ検出回路でのエッジ検出情報に基づいて、前記第１〜第Ｎのクロックの中からいずれかのクロックを選択し、選択したクロックを、データをサンプリングするためのサンプリングクロックとして出力するクロック選択回路とを含むことを特徴とする。
【００２５】
本発明によれば、多相の第１〜第Ｎのクロックのエッジの中のいずれのエッジ間にデータのエッジがあるのかが検出される。例えば、データのエッジが、第１、第２のクロックのエッジ間にあるのか、第２、第３のクロックのエッジ間にあるのか等が検出される。そして、得られたエッジ検出情報（どのクロックのエッジ間にデータのエッジがあるのかを示す情報）に基づいて、第１〜第Ｎのクロックの中からいずれかのクロックが選択され、そのクロックがサンプリングクロックとして出力される。
【００２６】
このように本発明によれば、エッジ検出情報に基づいて第１〜第Ｎのクロックの中からクロックを選択するという簡素な構成で、データのサンプリングクロックを生成できる。従って、高速なクロックに同期して入力されるデータであっても、そのデータをサンプリングするための適正なサンプリングクロックを、小規模な回路構成で生成できるようになる。
【００２７】
また本発明は、前記第１〜第Ｎのクロックのラインに寄生する容量が同等（ほぼ同等の場合を含む）になるように、前記第１〜第Ｎのクロックのラインが配線されることを特徴とする。
【００２８】
このようにすれば、第１〜第Ｎのクロック間の位相差を均等化することが可能となり、適正なサンプリングクロックを生成できるようになる。
【００２９】
また本発明は、前記エッジ検出回路が、データを第１のクロックで保持する第１の保持回路と・・・・データを第Ｊ（１＜Ｊ＜Ｎ）のクロックで保持する第Ｊの保持回路と・・・・データを第Ｎのクロックで保持する第Ｎの保持回路を含み、前記第１〜第Ｎの保持回路が、前記第１〜第Ｎのクロックのラインに平行（ほぼ平行な場合を含む）な行に沿って配置され、前記第１〜第Ｎのクロックのラインが、第１〜第Ｎの折り返し地点で反対方向に折り返された後に、前記第１〜第Ｎ保持回路の入力に接続され、前記第１〜第Ｎのクロックのラインに寄生する容量が同等（ほぼ同等の場合を含む）になる場所に、前記第１〜第Ｎの折り返し地点が設けられることを特徴とする。
【００３０】
このようにすれば、第１〜第Ｎの折り返し地点の場所の設定だけで、第１〜第Ｎのクロックのラインに寄生する容量を同等にできるようになる。また、第１〜第Ｎのクロックのラインの折り返し回数につても同等にできるようになり、第１〜第Ｎのクロックのラインに寄生する容量の差を、更に小さくすることが可能になる。
【００３１】
また本発明は、前記エッジ検出回路が、データを第１のクロックで保持する第１の保持回路と・・・・データを第Ｊ（１＜Ｊ＜Ｎ）のクロックで保持する第Ｊの保持回路と・・・・データを第Ｎのクロックで保持する第Ｎの保持回路と、第１、第２の保持回路に保持されたデータに基づいて、第１、第２のクロックのエッジ間にデータのエッジがあるか否かを検出する第１の検出回路と・・・・第Ｊ、第Ｊ＋１の保持回路に保持されたデータに基づいて、第Ｊ、第Ｊ＋１のクロックのエッジ間にデータのエッジがあるか否かを検出する第Ｊの検出回路と・・・・第Ｎ、第１の保持回路に保持されたデータに基づいて、第Ｎ、第１のクロックのエッジ間にデータのエッジがあるか否かを検出する第Ｎの検出回路とを含み、前記クロック選択回路が、前記第１〜第Ｎの検出回路でのエッジ検出情報に基づいて、前記第１〜第Ｎのクロックの中からいずれかのクロックを選択し、選択したクロックをサンプリングクロックとして出力することを特徴とする。
【００３２】
このようにすれば、第１〜第Ｎの保持回路と第１〜第Ｎの検出回路を設けるだけという簡素な構成で、どのクロックのエッジ間にデータのエッジがあるのかを検出できるようになる。
【００３３】
また本発明は、前記第１〜第Ｎの保持回路のセットアップタイムをＴＳ、ホールドタイムをＴＨ、第１〜第Ｎのクロックの周期をＴとした場合に、第１〜第Ｎのクロックのクロック数Ｎを、Ｎ≦［Ｔ／（ＴＳ＋ＴＨ）］（［Ｘ］はＸを越えない最大の整数）としたことを特徴とする。
【００３４】
このようにすれば、第１〜第Ｎの保持回路で保持されるデータが不定になった場合にも、適正なエッジ検出情報を得ることが可能になる。
【００３５】
また本発明は、クロック数Ｎを、Ｎ＝［Ｔ／（ＴＳ＋ＴＨ）］（［Ｘ］はＸを越えない最大の整数）としたことを特徴とする。
【００３６】
このようにすれば、適正なエッジ検出情報を得ることができるクロック数Ｎの範囲内で、Ｎを最大の数にすることができ、クロック選択手段で選択できるクロックの選択枝の範囲を広めることができる。
【００３７】
また本発明は、第１〜第Ｎのクロックのクロック数Ｎを、Ｎ＝５としたことを特徴とする。
【００３８】
このようにＮ＝５とすれば、データのエッジから例えば２〜４個ずれたエッジを持つクロックをサンプリングクロックとして選択できるようになり、クロックの選択枝として十分な範囲の選択枝を確保できるようになる。また、第１〜第Ｎ（＝５）のクロックを、ＰＬＬ回路の発振回路が有する反転回路の出力から得る場合には、反転回路の段数を５段にすることができ、高い周波数でＰＬＬ回路の発振回路を発振させることができる。この結果、高周波数のサンプリングクロックを得ることが可能になる。
【００３９】
また本発明は、前記クロック選択回路が、データのエッジから所与の設定数Ｍだけずれたエッジを有するクロックを第１〜第Ｎのクロックの中から選択し、選択したクロックをサンプリングクロックとして出力することを特徴とする。
【００４０】
このようにすれば、後段の回路がクロック生成回路で生成されたサンプリングクロックを直接に用いないでデータをサンプリングするような場合にも、後段の回路の構成に応じた適正なサンプリングクロックを後段の回路に提供できるようになる。
【００４１】
また本発明は、生成されたサンプリングクロックに基づいてデータを保持する回路のセットアップタイム、ホールドタイムが確保される数に、前記設定数Ｍが設定されていることを特徴とする。
【００４２】
このようにすれば、後段の回路でのデータのサンプリングエラーを防止できるようになり、信頼性を向上できる。
【００４３】
また本発明は、バスを介したデータ転送のためのデータ転送制御装置であって、上記のいずれかのクロック生成回路と、前記クロック生成回路で生成されたサンプリングクロックに基づいてデータを保持し、保持されたデータに基づいて、データ転送のための所与の処理を行う回路とを含むことを特徴とする。
【００４４】
本発明によれば、バスを介して転送されるデータを確実にサンプリングできるサンプリングクロックを生成できるようになるため、データ転送の信頼性を高めることができる。また、高速な転送速度で転送されるデータも確実にサンプリングできるようになるため、高速バスの規格にも対応できるデータ転送制御装置を実現できる。
【００４５】
また本発明は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）の規格に準拠したデータ転送を行うことを特徴とする。このようにすれば、例えばＵＳＢ２．０で規格化されたＨＳモードでのデータ転送等についても適正に実現できるようになる。
【００４６】
また本発明に係る電子機器は、上記のいずれかのデータ転送制御装置と、前記データ転送制御装置及び前記バスを介して転送されるデータの出力処理又は取り込み処理又は記憶処理を行う装置とを含むことを特徴とする。
【００４７】
本発明によれば、電子機器に使用されるデータ転送制御装置の低コスト化、信頼性の向上を図れるため、電子機器の低コスト化、信頼性の向上も図れるようになる。また、本発明によれば、高速な転送モードでデータ転送を行うことができるようになるため、電子機器の処理の高速化を図れるようになる。
【００４８】
【発明の実施の形態】
以下、本実施形態について図面を用いて詳細に説明する。
【００４９】
なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を何ら限定するものではない。また本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００５０】
１．クロック生成回路
１．１  クロック生成回路の構成
図１に、本実施形態のクロック生成回路の構成例を示す。
【００５１】
このクロック生成回路は、反転回路ＩＶ０〜ＩＶ４とバッファ回路ＢＦ０〜ＢＦ４を含む。
【００５２】
ここで、反転回路ＩＶ０〜４は、前段の反転回路の出力が後段の反転回路に入力されるように接続されると共に、最終段の反転回路ＩＶ４の出力が帰還ラインＦＬ（帰還配線）を介して先頭の反転回路ＩＶ０の入力されるように接続される。このように、奇数段（Ｎ個）の反転回路を直列接続すると共に最終段の反転回路の出力を先頭の反転回路に帰還することで、反転回路の信号遅延値に応じた周波数のクロックを生成する発振回路を構成できる。
【００５３】
また、図１では各反転回路ＩＶ０〜４の出力が各バッファ回路ＢＦ０〜４の入力に接続される。このようなバッファ回路ＢＦ０〜４を設けることで、バッファ回路ＢＦ０〜４の出力ＣＫ０〜４を多相のクロック（周波数が同一で位相が異なるクロック）として利用できるようになる。
【００５４】
なお、図１では、反転回路の個数が５個（Ｎ＝５）となっているが、５個より少なくしたり、５個より多くしてもよい。
【００５５】
また、反転回路は、少なくとも入力と位相が反転した信号を出力するものであればよく、シングル入力・シングル出力の反転回路、差動入力・差動出力の反転回路などの種々の構成のものを採用できる。
【００５６】
また、バッファ回路は、少なくとも反転回路の出力をバッファリング（反転してバッファリング或いは正転してバッファリング）するものであればよく、シングル入力・シングル（エンド）出力のバッファ回路、差動入力・差動出力のバッファ回路、差動入力・シングル出力のバッファ回路などの種々の構成のものを採用できる。
【００５７】
また、図１のクロック生成回路をＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）のＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）等として用いる場合は、電圧（電流でもよい）により信号遅延値が制御されるような構成の反転回路を採用できる。
【００５８】
１．２  クロック生成回路の配置
さて、本実施形態では図１に示すようなクロック生成回路を図２（Ａ）に示すように配置（レイアウト）している。
【００５９】
即ち図２（Ａ）では、反転回路ＩＶ０〜４（反転回路の回路パターン、回路レイアウト）は、帰還ラインＦＬに平行な行ＬＮ１（第１の行）に沿って配置される。一方、バッファ回路ＢＦ０〜４は、帰還ラインＦＬに平行な行ではあるが、ＬＮ１とは異なる行であるＬＮ２（第２の行）に沿って配置される。即ちＬＮ１に沿って配置される反転回路ＩＶ０〜４の上側（或いは下側）にバッファ回路ＢＦ０〜４が配置される。このような配置にすることで、帰還ラインＦＬの長さを短くすることができ、帰還ラインＦＬの寄生容量を小さくできる。これにより、クロック生成回路の発振周波数を高くすることが可能となり、高い周波数のクロックを得ることが可能になる。
【００６０】
例えば図２（Ｂ）に本実施形態の比較例となる配置手法（レイアウト手法）を示す。図２（Ｂ）では、反転回路ＩＶ０の隣にバッファ回路ＢＦ０、その隣にＩＶ１、その隣にＢＦ１というように配置されている。即ち、反転回路ＩＶ０〜４とバッファ回路ＢＦ０〜４が同じ行に沿って配置されている。
【００６１】
この配置手法では、図２（Ｂ）から明らかなように、帰還ラインＦＬの長さが図２（Ａ）に比べて長くなってしまい、ＦＬの寄生容量が増えてしまう（例えば２倍程度になる）。従って、図２（Ａ）と比較すると、高い周波数のクロックを得ることが難しくなるという問題点がある。
【００６２】
本実施形態によれば、同じ回路構成であっても、回路配置を図２（Ａ）に示すように工夫することで、クロック生成回路の発振周波数を高くできる。これにより例えばＵＳＢ２．０で要求されるような高周波数（４８０ＭＨｚ）のクロックも容易に生成できるようになる。より具体的には、バッファ回路ＢＦ０〜４の出力ＣＫ０〜４（周波数が同一で位相が異なる多相のクロック）を利用して、４８０Ｍｂｓの転送データをサンプリングするためのサンプリングクロックを生成できるようになる。
【００６３】
特に、サンプリングクロックの生成のために用いる多相のクロックでは、クロック間の位相差（信号遅延値の差）がなるべく均等であることが望ましい。
【００６４】
しかしながら、図２（Ｂ）の配置手法では、帰還ラインＦＬが長くなるため、その分だけ、反転回路ＩＶ４の出力の寄生容量が他の反転回路ＩＶ０〜３に比べて増えてしまう。従って、クロック間の位相差のずれが大きくなってしまう。
【００６５】
これに対して図２（Ａ）の本実施形態の配置手法では、帰還ラインＦＬの寄生容量を少なくできるため、図２（Ｂ）に比べてクロック間の位相差を、より均等にできる。
【００６６】
例えば微細加工が可能な最新の半導体プロセスを用いれば、配置手法をそれほど工夫しなくても、４８０ＭＨｚというような高周波数のクロックを生成できる可能性はある。
【００６７】
しかしながら、クロック生成回路をマクロセル化して、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）などに利用する場合には、コストとの兼ね合いから、このような最新の半導体プロセスではなく、通常の半導体プロセスを採用する方が望ましい。また、アナログ回路とデジタル回路が混載されるような集積回路装置では、回路素子の耐圧などが問題となって、微細加工が可能な最新の半導体プロセスを採用できない場合もある。
【００６８】
図２（Ａ）に示す本実施形態の配置手法によれば、このような最新の半導体プロセスを利用しなくても、高周波数のクロックを生成できるようになり、製造コストの低下等を図れる。
【００６９】
１．３  帰還ラインの配置
さて、図２（Ａ）では、帰還ラインＦＬが反転回路ＩＶ０〜４の下側に配置されている。
【００７０】
しかしながら図３に示すように、帰還ラインＦＬは、反転回路ＩＶ０〜４が配置される領域（行ＬＮ１に沿った領域）とバッファ回路ＢＦ０〜４が配置される領域（行ＬＮ２に沿った領域）の間の領域に配置することが望ましい。
【００７１】
即ち、最終段の反転回路ＩＶ４の出力は最終段のバッファ回路ＢＦ４に接続する必要がある。従って、この接続のために、図２（Ａ）のＦ１に示すようなライン（配線）が必要になる。このため、図２（Ａ）のように帰還ラインＦＬを反転回路ＩＶ０〜４の下側に配置する手法では、このＦ１に示すラインの分だけ余計な寄生容量が帰還ラインＦＬに付加されてしまう。
【００７２】
これに対して、図３のように反転回路ＩＶ０〜４とバッファ回路ＢＦ０〜４の間の領域に帰還ラインＦＬを配置する手法によれば、図２（Ａ）のＦ１に示すラインを帰還ラインＦＬで代用できる。従って、図３の配置手法によれば、図２（Ａ）に比べて、Ｆ１に示すラインの分だけ、反転回路ＩＶ４の出力に寄生する容量を軽減できる。これにより、より高い周波数のクロックを生成できると共に、多相のクロックＣＫ０〜４間の位相差を、より均等化できるようになる。
【００７３】
また図３の配置手法によれば、帰還ラインＦＬが配置される領域に後述するようなダミーラインを配置できるようになる。これにより、反転回路ＩＶ０〜４の出力に寄生する容量を同等にできるようになり、多相のクロックＣＫ０〜４間の位相差を更に均等化できる。
【００７４】
１．４  ダミーライン
さて、図３では、反転回路ＩＶ０〜３の出力に接続されるライン（ＩＶ０〜３とＢＦ０〜３を結ぶライン）よりも、ＩＶ４の出力に接続される帰還ラインＦＬの方が長くなってしまう。このため、反転回路ＩＶ４の出力に寄生する容量がＩＶ０〜３の出力の寄生容量よりも大きくなってしまい、その分だけ、クロックＣＫ０〜４間の位相差が不均等になってしまう。そして、位相差が不均等になってしまうと、最も位相差（信号遅延値の差）が少ないクロック間がクリティカルパスとなって、Ｄフリップフロップ（保持回路）のセットアップタイムやホールドタイムを確保できなる事態が生じる。
【００７５】
そこで本実施形態では図４に示すように、各反転回路ＩＶ０〜３の出力に対して、最終段の反転回路ＩＶ４の出力に接続される帰還ラインＦＬの寄生容量と同等（ほぼ同等の場合を含む）の寄生容量を有するダミーラインＤＬ０〜３を設けている。より具体的には、帰還ラインＦＬとほぼ同じ長さ（太さも同じ）のダミーラインＤＬ０〜３を帰還ラインＦＬと平行に配置している。
【００７６】
このようなダミーラインＤＬ０〜３を反転回路ＩＶ０〜３に接続することで、反転回路ＩＶ０〜３の出力に寄生する容量（配線容量）と反転回路ＩＶ４の出力に寄生する容量を同等にすることができる。これにより、多相のクロックＣＫ０〜４間の位相差を均等化できるようになり、ほぼ同一の位相差（信号遅延差）で順次ずれて行くクロックＣＫ０〜４を生成できる。この結果、例えば、このクロックＣＫ０〜４を利用して、データのサンプリングクロックを生成する場合に、Ｄフリップフロップのセットアップタイムやホールドタイムを最大限に確保できる。この結果、データのサンプリングエラーやホールドエラーが生じるのを防止でき、データを適正にサンプリングできるクロックを生成できるようになる。
【００７７】
なお図４では、反転回路ＩＶ０〜４とダミーラインＤＬ０〜３及び帰還ラインＦＬとを接続するためのラインＬＩ０〜４の長さを同じ長さにしている。即ち図４において、例えばラインＬＩ１を、ダミーラインＤＬ１との接続点（コンタクト）を越えて余分に引き延ばしている。同様にラインＬＩ２、ＬＩ３、ＬＩ４を、ＤＬ２、ＤＬ３、ＦＬとの接続点を越えて余分に引き延ばしている。
【００７８】
更に図４では、ダミーラインＤＬ〜３及び帰還ラインＦＬとバッファ回路ＢＦ０〜４とを接続するためのラインＬＢ０〜４の長さについても同じ長さにしている。即ち、例えばラインＬＢ０、ＬＢ１、ＬＢ２、ＬＢ３を、ＤＬ０、ＤＬ１、ＤＬ２、ＤＬ３、ＦＬとの接続点（コンタクト）を越えて余分に引き延ばしている。
【００７９】
このようにラインＬＩ０〜４、ＬＢ０〜４を余分に引き延ばして配線することで、反転回路ＩＶ０〜４の出力に寄生する容量を更に均等化でき、より均等な位相差を持つクロックＣＫ０〜４を生成できる。
【００８０】
また図４では、帰還ラインＦＬ及びダミーラインＤＬ０〜３を、反転回路ＩＶ０〜４が配置される領域とバッファ回路ＢＦ０〜４が配置される領域の間の領域に配置している。このようにすることで、反転回路ＩＶ０〜４とダミーラインＤＬ０〜３及び帰還ラインＦＬとの接続ラインＬＩ０〜４の長さを均等化したり、ＤＬ０〜３及びＦＬとバッファ回路ＢＦ０〜４との接続ラインＤＢ０〜４の長さを均等化することが容易になる。
【００８１】
即ち、図４に示すように、平行なラインＤＬ０〜３及びＦＬを反転回路ＩＶ０〜４とバッファ回路ＢＦ０〜４の間の領域に配置すると共に、ラインＬＩ０〜４及びＬＢ０〜４を配置する。このようにすれば、ライン間の接続点となるべき位置にコンタクトを打つだけで、反転回路ＩＶ０〜４、バッファ回路ＢＦ０〜４間を適切に接続できると共に、ＩＶ０〜４の出力に寄生する容量を均等化できるようになる。
【００８２】
また例えば図４では、各反転回路の上側に、それに対応する各バッファ回路（反転回路の出力が入力されるバッファ回路）が配置されている。即ち、ＩＶ０の上側にはＢＦ０が、ＩＶ１の上側にはＢＦ１が、ＩＶ２の上側にはＢＦ２が、ＩＶ３の上側にはＢＦ３が、ＩＶ４の上側にはＢＦ４が配置されている。
【００８３】
しかしながら、図４のように反転回路とバッファ回路の間の領域にダミーラインの領域を設ける場合には、各反転回路の上側にそれに対応するバッファ回路を配置する必要は必ずしもない。
【００８４】
例えばラインＬＩ０〜４とＤＬ０〜３及びＦＬとの接続点や、ＤＬ０〜３及びＦＬとＬＢ０〜４との接続点を図４とは異ならせることで、バッファ回路を図５のような順番（ＢＦ０、ＢＦ２、ＢＦ４、ＢＦ１、ＢＦ３の順）で配置することも可能になる。
【００８５】
そして図５のような順番で配置されたバッファ回路の出力を利用すれば、クロックの立ち上がり（又は立ち下がり）が同じ位相差（信号遅延値）で順次ずれて行くクロックＣＫ０’〜ＣＫ４’を生成できるようになる。
【００８６】
例えば図４のようなバッファ回路の配置で得られるクロックＣＫ０〜４では、図６（Ａ）に示すように、ＣＫ０の立ち上がりの次はＣＫ１の立ち下がりになってしまう。また、クロックの周期をＴとした場合に、ＣＫ０の立ち上がりとＣＫ１の立ち上がりの位相差はＴ／１０（広義にはＴ／２Ｎ）になってしまう。
【００８７】
これに対して図５のようなバッファ回路の配置で得られるクロックＣＫ０’〜４’では、図６（Ｂ）に示すように各クロックの立ち上がり（又は立ち下がり）が同じ位相差で順次ずれて行く。また、各クロック間の位相差もＴ／５（広義にはＴ／Ｎ）となる。従って、後述するようなサンプリングクロックの生成に好適な多相のクロックＣＫ０’〜４’を得ることができる。
【００８８】
このように反転回路とバッファ回路の間の領域にダミーライン及び帰還ラインを配置するようにすれば、この領域を利用して、反転回路、バッファ回路、ダミーライン、帰還ライン間の接続の入れ替えを容易に行えること可能になり、サンプリングクロックの生成に好適な多相のクロックを得ることができる。
【００８９】
１．５  差動の反転回路
さて、図１のクロック生成回路では、反転回路ＩＶ０〜４及びバッファ回路ＢＦ０〜４がシングル入力・シングル出力の回路になっている。しかしながら、図７のように、反転回路ＤＣＰ０〜４として差動入力・差動出力の回路を用い、バッファ回路ＳＣＰ０〜４として差動入力・シングル出力（或いは差動入力・差動出力）の回路を用いることもできる。
【００９０】
より具体的には図７では、各反転回路ＤＣＰ０〜３の差動出力が次段の各ＤＣＰ１〜４の差動入力に接続されると共に、ＤＣＰ４の差動出力が帰還ラインペアＦＬＡ、ＦＬＢを介してＤＣＰ０の差動入力に接続されている。また、各反転回路ＤＣＰ０〜４の差動出力が各バッファ回路ＳＣＰ０〜４の差動入力に接続されている。そして、バッファ回路ＳＣＰ０〜４の出力が多相のクロックＣＫ０〜３として出力される。
【００９１】
この図７のような構成のクロック生成回路の場合でも、図８（Ａ）に示すように配置することが望ましい。
【００９２】
即ち図８（Ａ）では、反転回路ＤＣＰ０〜４が帰還ラインペアＦＬＡ、ＦＬＢに平行な行ＬＮ１に沿って配置される一方で、バッファ回路ＳＣＰ０〜４は、ＦＬＡ、ＦＬＢに平行ではあるがＬＮ１とは異なる行ＬＮ２に沿って配置される。このようにすることで、図８（Ｂ）に示す比較例に比べて、帰還ラインペアＦＬＡ、ＦＬＢの長さを短くでき、その寄生容量を少なくできる。この結果、高周波数のクロックも容易に生成できるようになる。また、多相のクロック間の位相差を均等にでき、サンプリングクロックの生成に好適な多相クロックを生成できる。
【００９３】
また、図７のような差動の反転回路を用いる場合にも、図９に示すように、帰還ラインペアＦＬＡ、ＦＬＢを、反転回路ＤＣＰ０〜４とバッファ回路ＳＣＰ０〜４との間の領域に配置することが望ましい。このようにすることで、反転回路とバッファ回路を接続するためのＧ１、Ｇ２に示すラインを、帰還ラインペアＦＬＡ、ＦＬＢで代用できるようになり、反転回路ＤＣＰ４の出力に余分な寄生容量が付加されるのを防止できる。この結果、より高い周波数のクロックを生成できると共に、多相のクロックＣＫ０〜４間の位相差を均等化できる。
【００９４】
また、図７のような差動の反転回路を用いる場合にも、図１０に示すようなダミーラインペアＤＬＡ０〜３、ＤＬＢ０〜３を設けることが望ましい。また、ダミーラインペアＤＬＡ０〜３、ＤＬＢ０〜３及び帰還ラインペアＦＬＡ、ＦＬＢを、反転回路ＤＣＰ０〜４とバッファ回路ＳＣＰ０〜４の間の領域に配置することが望ましい。
【００９５】
このようにすることで、反転回路ＤＣＰ０〜４の出力に寄生する容量を同等にでき、多相のクロックＣＫ０〜４間の位相差を均等化できるようになり、ほぼ同一の位相差（信号遅延差）で順次ずれて行くクロックＣＫ０〜４を生成できるようになる。
【００９６】
例えば図７のような回路イメージで、そのまま回路パターン（レイアウトパターン）を配置すると、反転回路ＤＣＰ０〜４の上側にＦＬＡが配置され、下側にＦＬＢが配置されてしまい、前述のように帰還ラインペアＦＬＡ、ＦＬＢに余分な寄生容量が付加されてしまう。また、ダミーラインペアを設けたり、反転回路とバッファ回路の間の領域にダミーラインペアや帰還ラインペアを配置することが容易でなくなる。
【００９７】
本実施形態では、図７の回路イメージから直接連想されるものとは異なる回路パターンで反転回路、バッファ回路、帰還ラインペア等を配置することで、高い周波数のクロックの生成や、均等な位相差の多相クロックの生成に成功している。
【００９８】
２．ＵＳＢ２．０への適用
次に、以上に説明したクロック生成回路をＵＳＢ２．０のデータ転送制御装置に適用した場合について説明する。
【００９９】
２．１  データ転送制御装置
図１１に本実施形態のデータ転送制御装置の構成の例を示す。
【０１００】
本実施形態のデータ転送制御装置は、データハンドラ回路４００、ＨＳ（Ｈｉｇｈ  Ｓｐｅｅｄ）回路４１０、ＦＳ（Ｆｕｌｌ  Ｓｐｅｅｄ）回路４２０、アナログフロントエンド回路４３０、多相クロック生成回路４４０、クロック制御回路４５０を含む。なお、本発明のデータ転送制御装置は、図１１に示す回路ブロックの全てを含む必要はなく、それらの一部を省略する構成としてもよい。
【０１０１】
データハンドラ回路４００（広義にはデータ転送を行うための所与の回路）は、ＵＳＢ等に準拠したデータ転送のための種々の処理を行う。より具体的には、送信時には、送信データにＳＹＮＣ（ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ）、ＳＯＰ（Ｓｔａｒｔ  Ｏｆ  Ｐａｃｋｅｔ）、ＥＯＰ（Ｅｎｄ  Ｏｆ  Ｐａｃｋｅｔ）を付加する処理や、ビットスタッフィング処理などを行う。一方、受信時には、受信データのＳＹＮＣ、ＳＯＰ、ＥＯＰを検出／削除する処理や、ビットアンスタッフィング処理などを行う。更に、データの送受信を制御するための各種のタイミング信号を生成する処理も行う。
【０１０２】
なお、受信データはデータハンドラ回路４００から後段の回路であるＳＩＥ（Ｓｅｒｉａｌ  Ｉｎｔｅｒｆａｃｅ  Ｅｎｇｉｎｅ）に出力され、送信データはＳＩＥからデータハンドラ回路４００に入力されることになる。
【０１０３】
ＨＳ回路４１０は、データ転送速度が４８０ＭｂｐｓとなるＨＳ（Ｈｉｇｈ  Ｓｐｅｅｄ）でのデータの送受信を行うためのロジック回路であり、ＦＳ回路４２０は、データ転送速度が１２ＭｂｐｓとなるＦＳ（Ｆｕｌｌ  Ｓｐｅｅｄ）でのデータの送受信を行うためのロジック回路である。
【０１０４】
ここで、ＨＳモードは、ＵＳＢ２．０により新たに定義された転送モードである。一方、ＦＳモードは、従来のＵＳＢ１．１で既に定義されている転送モードである。
【０１０５】
ＵＳＢ２．０では、このようなＨＳモードが用意されているため、プリンタ、オーディオ、カメラなどにおけるデータ転送のみならず、ハードディスクドライブや光ディスクドライブ（ＣＤＲＯＭ、ＤＶＤ）などのストレージ機器におけるデータ転送も実現できるようになる。
【０１０６】
ＨＳ回路４１０は、ＨＳＤＬＬ（Ｈｉｇｈ  Ｓｐｅｅｄ  Ｄｅｌａｙ  Ｌｉｎｅ  ＰＬＬ）回路１０、エラスティシティバッファ（ｅｌａｓｔｉｃｉｔｙ  ｂｕｆｆｅｒ）１２を含む。
【０１０７】
ここでＨＳＤＬＬ回路１０（サンプリングクロック生成回路）は、受信データと多相クロック生成回路４４０（ＨＳＰＬＬ）からのクロックとに基づいて、データのサンプリングクロックを生成する回路である。
【０１０８】
またエラスティシティバッファ１２は、内部装置（データ転送制御装置）と外部装置（バスに接続される外部装置）とのクロック周波数差（クロックドリフト）等を吸収するための回路である。
【０１０９】
アナログフロントエンド回路４３０は、ＦＳやＨＳでの送受信を行うためのドライバやレシーバを含むアナログ回路である。ＵＳＢではＤＰ（Ｄａｔａ＋）とＤＭ（Ｄａｔａ−）を用いた差動信号によりデータを送受信する。
【０１１０】
多相クロック生成回路４４０は、装置内部で使用する４８０ＭＨｚの多相のクロックや、装置内部及びＳＩＥで使用する６０ＭＨｚのクロックなどを生成する。
【０１１１】
多相クロック生成回路４４０は、発振回路２０、ＨＳＰＬＬ２２、ＦＳＰＬＬ２４を含む。
【０１１２】
ここで発振回路２０は、例えば外部振動子との組み合わせによりベースクロックを生成する。
【０１１３】
ＨＳＰＬＬ（ＨＳ  Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）２２は、発振回路２０で生成されたベースクロックに基づいて、ＨＳモードで必要な４８０ＭＨｚのクロックと、ＦＳモード、装置内部及びＳＩＥで必要な６０ＭＨｚのクロックを生成するＰＬＬである。なお、ＨＳモードで送受信を行う場合には、このＨＳＰＬＬ２２によるクロック生成を有効にする必要がある。
【０１１４】
ＦＳＰＬＬ（ＦＳ  Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）２４は、発振回路２０で生成されたベースクロックに基づいて、ＦＳモード、装置内部及びＳＩＥで必要な６０ＭＨｚのクロックを生成する。なお、このＦＳＰＬＬ２４によるクロック生成を有効にしている時には、ＨＳモードでの送受信は不可となる。
【０１１５】
クロック制御回路４５０は、ＳＩＥからの各種の制御信号を受け、多相クロック生成回路４４０を制御する処理などを行う。
【０１１６】
２．２  サンプリングクロック生成回路
図１２に、ＵＳＢ２．０に本実施形態を適用した場合のクロック生成回路１００の構成例を示す。このクロック生成回路１００は、ＨＳＤＬＬ回路１０（サンプリングクロック生成回路）とＨＳＰＬＬ２２（多相クロック生成回路）を含む。
【０１１７】
ここでＨＳＰＬＬ２２は、周波数が同一で位相が互いに異なる多相のクロックＣＬＫ０、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４（広義には第１〜第Ｎのクロック）を出力する。より具体的には、ＨＳＰＬＬ２２のＶＣＯ（発振周波数が可変に制御される発振回路）が含む反転回路（奇数段の第１〜第Ｎの反転回路）の出力を用いて、クロックＣＬＫ０〜４を生成して出力する。
【０１１８】
ＨＳＤＬＬ回路１０はエッジ検出回路７０、クロック選択回路７２を含む。そして、このエッジ検出回路７０は、図１１のアナログフロントエンド回路４３０から入力されるデータＤＩＮのエッジを検出し、そのエッジ検出情報をクロック選択回路７２に出力する。
【０１１９】
より具体的には、ＨＳＰＬＬ２２からのＣＬＫ０〜４のエッジ（立ち上がり又は立ち下がりエッジ）の中のいずれのエッジ間にデータＤＩＮのエッジがあるかを検出し、そのエッジ検出情報をクロック選択回路７２に出力する。
【０１２０】
すると、クロック選択回路７２は、このエッジ検出情報に基づいて、クロックＣＬＫ０〜４の中からいずれかのクロックを選択し、選択したクロックをサンプリングクロックＳＣＬＫとして後段のエラスティシティバッファ１２（図１１参照）に出力する。
【０１２１】
図１３（Ａ）、（Ｂ）に本実施形態の動作を説明するためのタイミング波形図を示す。
【０１２２】
図１３（Ａ）、（Ｂ）に示すように、ＣＬＫ０〜４は周波数が同一の４８０ＭＨｚとなるクロックである。また、クロックの周期をＴとした場合に、各クロック間の位相がＴ／５（広義にはＴ／Ｎ）だけシフトしている。
【０１２３】
そして図１３（Ａ）では、サンプリング対象となるデータＤＩＮのエッジＥＤが、クロックＣＬＫ０とＣＬＫ１の間にあることが図１２のエッジ検出回路７０により検出される。すると、データＤＩＮのエッジＥＤから例えば３個（広義には設定数Ｍ個）だけずれたエッジＥＣ３を有するクロックＣＬＫ３が図１２のクロック選択回路７２により選択され、この選択されたＣＬＫ３が、ＤＩＮのサンプリングクロックＳＣＬＫとして後段の回路（エラスティシティバッファ１２）に出力される。
【０１２４】
一方、図１３（Ｂ）では、ＤＩＮのエッジＥＤが、ＣＬＫ２とＣＬＫ３の間にあることがエッジ検出回路７０により検出される。すると、ＤＩＮのエッジＥＤから例えば３個（広義には設定数Ｍ個）だけずれたエッジＥＣ０を有するクロックＣＬＫ０がクロック選択回路７２により選択され、この選択されたＣＬＫ０が、ＤＩＮのサンプリングクロックＳＣＬＫとして後段の回路（エラスティシティバッファ１２）に出力される。
【０１２５】
このように本実施形態によれば、データＤＩＮのエッジＥＤを検出し、得られたエッジ検出情報に基づいてＣＬＫ０〜ＣＬＫ４からクロックを選択するという簡素な構成で、データＤＩＮのサンプリングクロックＳＣＬＫを生成できる。従って、ＵＳＢ２．０のＨＳモードのように、ＤＩＮが外部装置の４８０ＭＨｚに同期する高速な転送データである場合にも、このＤＩＮを適正にサンプリングできるクロックＳＣＬＫを生成できる。
【０１２６】
また本実施形態によれば、図１３（Ａ）、（Ｂ）に示すように、生成されたサンプリングクロックＳＣＬＫのエッジＥＳをＤＩＮのエッジ間の真ん中付近に位置させることができる。従って、後段の回路（エラスティシティバッファ１２）は、データの保持のためのセットアップタイムやホールドタイムを十分に確保できるようになり、データ受信の信頼性を格段に高めることができる。
【０１２７】
また本実施形態によれば、ＤＩＮのエッジ検出やＳＣＬＫの生成のために使用する５相（多相）のクロックＣＬＫ０〜４として、ＨＳＰＬＬ２２のＶＣＯが含む差動出力コンパレータ（反転回路）の出力を有効利用している。従って、ＣＬＫ０〜４を生成するために別の新たな回路を設ける必要が無いため、回路の小規模化を図れる。
【０１２８】
２．３  ＨＳＰＬＬの詳細例
図１４にＨＳＰＬＬ２２の詳細な構成例を示す。
【０１２９】
このＨＳＰＬＬ２２は、位相比較器８０、チャージポンプ回路８２、フィルタ回路８４、ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）８６、分周器８８などを含む。
【０１３０】
ここで位相比較器８０は、ベースクロックＲＣＬＫ（例えば１２〜２４ＭＨｚ）と分周器８８からのクロックＤＣＬＫ４の位相を比較し、位相誤差信号ＰＵＰ、ＰＤＷを出力する（ＰＵＰは位相進み信号、ＰＤＷは位相遅れ信号）。
【０１３１】
チャージポンプ回路８２は、位相比較器８０からのＰＵＰ、ＰＤＷに基づいてチャージポンプ動作を行う。より具体的には、ＰＵＰがアクティブになると、フィルタ回路８４が含むコンデンサを充電する動作を行い、ＰＤＷがアクティブになると、コンデンサを放電する動作を行う。そして、フィルタ回路８４により平滑化された制御電圧ＶＣがＶＣＯ８６に与えられる。
【０１３２】
ＶＣＯ８６は、制御電圧ＶＣに応じてその発振周波数が可変に制御される発振動作を行い、４８０ＭＨｚのクロックＱＣＬＫ０〜４を生成する。例えば、制御電圧ＶＣが高くなると発振周波数も高くなり、制御電圧ＶＣが低くなると発振周波数も低くなる。
【０１３３】
ＶＣＯ８６により生成されたクロックＱＣＬＫ０、１、２、３、４は、バッファ回路ＢＦ００〜０４、ＢＦ１０〜１４を介してＣＬＫ０、２、４、１、３として外部に出力される。なお、ＢＦ２０〜２３はＢＦ２４との負荷合わせのためのダミーのバッファ回路である。
【０１３４】
分周器８８は、バッファ回路ＢＦ０４、ＢＦ２４を介してＶＣＯ８６から入力されるクロックＱＣＬＫ４を分周（１／Ｎ）して、分周後のクロックＤＣＬＫ４を位相比較器８０に出力する。
【０１３５】
図１４の構成のＨＳＰＬＬ２２によれば、ベースクロックＲＣＬＫに位相同期した高周波数の４８０ＭＨｚのクロックＣＬＫ４（ＣＬＫ０〜３）を生成できるようになる。
【０１３６】
なお図１４のＨＳＰＬＬ２２において、チャージポンプ回路８２を設けない構成としてもよい。また、ＶＣＯ８６の代わりに電流制御の発振回路を設けるようにしてもよい。
【０１３７】
図１５に、ＶＣＯ８６の構成例を示す。
【０１３８】
このＶＣＯ８６は、５段（広義には奇数段）の直列接続された差動出力コンパレータＤＣＰ０〜４（広義には反転回路）を含み、各ＤＣＰ０〜４の差動出力ＸＱ、Ｑは、シングルエンド出力コンパレータＳＣＰ０〜４（広義にはバッファ回路）の差動入力Ｉ、ＸＩに入力される。そして、ＳＣＰ０〜４の出力がＶＣＯ８６の出力クロックＱＣＬＫ０〜４になる。また、最終段の差動出力コンパレータＤＣＰ４の出力は、帰還ラインＦＬＡ、ＦＬＢ（帰還ラインペア）を介して初段の差動出力コンパレータＤＣＰ０の入力に接続される。また、制御電圧ＶＣが変化すると、差動出力コンパレータＤＣＰ０〜４の電流源に流れる電流が変化し、発振周波数が変化する。
【０１３９】
図１６（Ａ）に、差動出力コンパレータ（差動増幅器）ＤＣＰ０〜４の構成例を示す。この差動出力コンパレータは、差動入力Ｉ、ＸＩがゲート電極に接続され、差動出力ＸＱ、Ｑがドレイン電極に接続されたＮ型トランジスタＮＴ１、ＮＴ２と、制御電圧ＶＣがゲート電極に接続されたＮ型トランジスタＮＴ３（電流源）を含む。また、差動出力Ｑがゲート電極に接続され、差動出力ＸＱ、Ｑがドレイン電極に接続されたＰ型トランジスタＰＴ１、ＰＴ２を含む。
【０１４０】
図１６（Ｂ）に、差動出力コンパレータＤＣＰ０〜４の他の構成例を示す。この差動出力コンパレータは、差動入力Ｉ、ＸＩがゲート電極に接続され、差動出力ＸＱ、Ｑがドレイン電極に接続されたＮ型トランジスタＮＴ４、ＮＴ５と、制御電圧ＶＣがゲート電極に接続されたＮ型トランジスタＮＴ６（電流源）を含む。また、差動出力Ｑ、ＸＱがゲート電極に接続され、差動出力ＸＱ、Ｑがドレイン電極に接続されたＰ型トランジスタＰＴ３、ＰＴ４と、差動出力ＸＱ、Ｑがゲート電極及びドレイン電極に接続されたＰ型トランジスタＰＴ５、ＰＴ６を含む。
【０１４１】
図１６（Ｂ）の回路では、ＸＱ側の回路（ＰＴ３、ＰＴ５、ＮＴ４）とＱ側の回路（ＰＴ４、ＰＴ６、ＮＴ５）とが同一構成（線対称）となるマルチバイブレータ型のコンパレータになっている。即ち、Ｑの電位が下がるとＰＴ３がオンになりＸＱの電位が上がる一方で、ＸＱの電位が下がるとＰＴ４がオンになりＱの電位が上がる構成になっている。従って、図１６（Ａ）の構成に比べて、差動出力Ｑ及びＸＱの振幅を大きくすることが可能になる（例えば１．４Ｖ〜３．２Ｖ）。
【０１４２】
なお、ＶＣＯ８６に含ませる反転回路は図１６（Ａ）、（Ｂ）に示す差動出力コンパレータに限定されず、種々の変形実施が可能である。
【０１４３】
例えば図１７に示す反転回路では、Ｐ型トランジスタＰＴ７、ＰＴ８、Ｎ型トランジスタＮＴ７、ＮＴ８が直列接続される。そして、これらのトランジスタに流れる電流が、ＰＴ７、ＮＴ８のゲート電極に接続される制御電圧ＶＣＱ、ＶＣにより制御されて、発振周波数が可変に制御される。
【０１４４】
図１８に、シングルエンド出力コンパレータＳＣＰ０〜４の構成例を示す。
【０１４５】
この図１８のシングルエンド出力コンパレータの差動部は、差動入力Ｉ、ＸＩがゲート電極に接続され、ノードＮＤ１、ＮＤ２がドレイン電極に接続されたＮ型トランジスタＮＴ１０、ＮＴ１１と、基準電圧ＶＲＥＦがゲート電極に接続されたＮ型トランジスタＮＴ１２（電流源）を含む。また、この差動部は、ノードＮＤ２、ＮＤ１がゲート電極に接続され、ノードＮＤ１、ＮＤ２がドレイン電極に接続されたＰ型トランジスタＰＴ１０、ＰＴ１１と、ノードＮＤ１、ＮＤ２がゲート電極及びドレイン電極に接続されたＰ型トランジスタＰＴ１２、ＰＴ１３を含む。
【０１４６】
また図１８のシングルエンド出力コンパレータの出力部は、ノードＮＤ１がゲート電極に接続され、ドレイン電極がシングルエンド出力Ｑに接続されたＰ型トランジスタＰＴ１４と、基準電圧ＶＲＥＦがゲート電極に接続され、ドレイン電極がシングルエンド出力Ｑに接続されたＮ型トランジスタＮＴ１３（電流源）を含む。
【０１４７】
以上に説明した本実施形態では、図１５の５段の差動出力コンパレータＤＣＰ０〜４（反転回路）の出力を利用して、図１２、図１３（Ａ）、（Ｂ）で説明した５相のクロックＣＬＫ０〜ＣＬＫ４を得ている。そして、これらの差動出力コンパレータＤＣＰ０〜４は、ＶＣＯ８６の発振動作のために元々必要な回路である。従って、このように差動出力コンパレータＤＣＰ０〜４の出力を利用して、５相のクロックＣＬＫ０〜ＣＬＫ４を生成するようにすれば、ＣＬＫ０〜４を生成するために別の新たな回路を設ける必要がなくなるため、回路の小規模化を図れる。
【０１４８】
２．４  エッジ検出回路、クロック選択回路の詳細例
図１９にエッジ検出回路７０、クロック選択回路７２の詳細な構成例を示す。
【０１４９】
エッジ検出回路７０は、ＤフリップフロップＤＦＡ０と、ＤフリップフロップＤＦＢ０〜ＤＦＢ４（第１〜第Ｎの保持回路）と、検出回路ＥＤＥＴ０〜ＥＤＥＴ４（第１〜第Ｎの検出回路）を含む。
【０１５０】
ここで、ＤフリップフロップＤＦＡ０は、信号ＳＱＵＥＬＣＨをデータＤＩＮのエッジでサンプリングして保持し、信号ＳＳＱＵＥＬＣＨを出力する。
【０１５１】
ＤフリップフロップＤＦＢ０（第１の保持回路）は、データＤＩＮをクロックＣＬＫ０のエッジでサンプリングして保持する。同様に、ＤＦＢ１（第２の保持回路）はＤＩＮをＣＬＫ１で保持し、ＤＦＢ２（第３の保持回路）はＤＩＮをＣＬＫ２で保持し、ＤＦＢ３（第４の保持回路）はＤＩＮをＣＬＫ３で保持し、ＤＦＢ４（第５の保持回路）はＤＩＮをＣＬＫ４で保持する。
【０１５２】
そして検出回路ＥＤＥＴ０〜４は、ＤフリップフロップＤＦＢ０〜ＤＦＢ４の出力ＤＱ０〜ＤＱ４（保持されたデータ）に基づいて排他的論理和演算を行い、クロックＣＬＫ０〜ＣＬＫ４のエッジの中のいずれのエッジ間にデータＤＩＮのエッジがあるかを検出する。
【０１５３】
より具体的には、検出回路ＥＤＥＴ０（第１の検出回路）は、ＤフリップフロップＤＦＢ０、１の出力ＤＱ０、１に基づいて、クロックＣＬＫ０、１のエッジ間にデータＤＩＮのエッジがあるか否かを検出する。同様に、ＥＤＥＴ１（第２の検出回路）は、ＤＦＢ１、２の出力ＤＱ１、２に基づいて、ＣＬＫ１、２のエッジ間にＤＩＮのエッジがあるか否かを検出する。またＥＤＥＴ２（第３の検出回路）は、ＤＦＢ２、３の出力ＤＱ２、３に基づいて、ＣＬＫ２、３のエッジ間にＤＩＮのエッジがあるか否かを検出する。またＥＤＥＴ３（第４の検出回路）は、ＤＦＢ３、４の出力ＤＱ３、４に基づいて、ＣＬＫ３、４のエッジ間にＤＩＮのエッジがあるか否かを検出する。またＥＤＥＴ４（第５の検出回路）は、ＤＦＢ４、０の出力ＤＱ４、０に基づいて、ＣＬＫ４、０のエッジ間にＤＩＮのエッジがあるか否かを検出する。
【０１５４】
そして、クロック選択回路７２（クロック選択回路）は、検出回路ＥＤＥＴ０〜４の出力ＥＱ０〜４（エッジ検出情報）に基づいて、ＣＬＫ０〜４のクロックの中からいずれかのクロックを選択し、選択したクロックをサンプリングクロックＳＣＬＫとして出力する。
【０１５５】
図２０、図２１に本実施形態の動作を説明するためのタイミング波形図を示す。
【０１５６】
受信したデータＤＩＮがノイズか否かを判別するための信号ＳＱＵＥＬＣＨが図２０のＡ１に示すように「１」（論理レベル。以下同様）になると、これがＤＩＮの立ち下がりエッジで図１９のＤフリップフロップＤＦＡ０に保持され、Ａ２に示すようにＳＳＱＵＥＬＣＨも「１」になる。そしてＳＳＱＵＥＬＣＨが「１」になるとエッジ検出回路７０のエッジ検出動作がイネーブルされる。
【０１５７】
すると、ＤフリップフロップＤＦＢ０〜４がＣＬＫ０〜４の立ち上がりエッジでデータＤＩＮを保持し、図２１のＢ１に示すようなＤＱ０〜４を出力する。そして、検出回路ＥＤＥＴ０はＤＱ０、１の例えば排他的論理和演算を行いＢ２に示すようなＥＱ０を出力する。同様に、検出回路ＥＤＥＴ１、２、３、４は、各々、ＤＱ１、２、ＤＱ２、３、ＤＱ３、４、ＤＱ４、０の排他的論理和演算を行いＢ３〜６に示すようなＥＱ１〜４を出力する。
【０１５８】
クロック選択回路７２は、これらの出力ＥＱ０〜４に基づいてクロックＣＬＫ０〜４のいずれを選択するかを判断する。例えば図２１のＢ２ではクロックＣＬＫ０、１のエッジ間にデータのエッジがあることが検出されたため、ＤＩＮのエッジから例えば３個（所与の設定数Ｍ）だけずれたエッジを有するＣＬＫ４を選択し（図１３（Ａ）参照）、サンプリングクロックＳＣＬＫとして出力する。
【０１５９】
このクロックの選択は、クロック選択回路７２が有する図示しない組み合わせ回路が、図２０に示すようなクロック選択信号ＣＳＥＬ０〜４を生成し、これらのＣＳＥＬ０〜４とＣＬＫ０〜４との論理積演算を行うことで実現できる。
【０１６０】
例えば図２０のＡ３ではクロック選択信号ＣＳＥＬ３がアクティブ（「１」）になっているため、クロックＣＬＫ３が選択されてサンプリングクロックＳＣＬＫとして出力される。同様に、Ａ４、Ａ５ではＣＳＥＬ２、１がアクティブになっているため、各々、ＣＬＫ２、１が選択されてＳＣＬＫとして出力される。
【０１６１】
なお、クロック選択回路７２によるクロックの選択動作は、ＨＳＰＬＬ２２の位相同期がロックされたことを示す信号ＰＬＬＬＯＣＫＥＤが図２０のＡ６に示すようにアクティブになったことを条件として、イネーブルされる。
【０１６２】
２．５  セットアップタイム、ホールドタイムの確保
さて、図１９のＤフリップフロップ（保持回路）ＤＦＢ０〜４が、図２２に示すようなタイミングでＣＬＫ０〜ＣＬＫ４を用いてデータＤＩＮを保持した場合を考える。
【０１６３】
この場合に、図２２のＣ１では、データＤＩＮのエッジＥＤとＣＬＫ１のエッジＥＣ１とが近いため、ＣＬＫ１でＤＩＮを保持するＤフリップフロップＤＦＢ１（図１９参照）のセットアップタイムＴＳが足りなくなる。従って図２２のＣ２に示すように、保持されるデータが不定となり、「０」又は「１」のいずれなのかを確定できなくなる。
【０１６４】
しかしながら、このような場合にも本実施形態では、図２２のＣ３、Ｃ４に示すように、ＤＩＮのエッジＥＤ（ＥＤが検出されたと想定される位置）から例えば３個（Ｍ個）だけずれたエッジを持つクロックをサンプリングクロックＳＣＬＫとして選択しているため、適切なＳＣＬＫを生成できる。即ち、図２２のＣ３に示すようにＣＬＫ３がＳＣＬＫとして選択された場合にも、Ｃ４に示すようにＣＬＫ４がＳＣＬＫとして選択された場合にも、ＳＣＬＫの取り込みエッジをＤＩＮのエッジ間の真ん中付近に位置させることができる。従って、後段の回路（エラスティシティバッファ）は、この生成されたＳＣＬＫを用いてＤＩＮを適正にサンプリングして保持できる。
【０１６５】
ところで図２２では、多相クロックＣＬＫ０〜Ｎ（ＣＬＫ０〜４）の周期をＴ、クロック数をＮ（＝５）、Ｄフリップフロップ（保持回路）のセットアップタイムをＴＳ、ホールドタイムをＴＨとした場合に、
Ｔ／Ｎ＞ＴＳ＋ＴＨ          （１）
の式が成立している。上式（１）を変形すると、
Ｎ＜Ｔ／（ＴＳ＋ＴＨ）      （２）
或いは、
Ｎ≦［Ｔ／（ＴＳ＋ＴＨ）］  （３）
となる。なお、上式（３）において［Ｘ］はＸを越えない最大の整数である。
【０１６６】
例えば、Ｔ＝２．０８ｎｓ（ｎａｎｏｓｅｃｏｎｄ）、ＴＳ＝ＴＰ＝０．４ｎｓであると想定した場合には、Ｎ≦５になる。即ち、この場合には、多相クロックの数をＮ≦５にすれば、多相クロック間のセットアップタイムとホールドタイムとが重なり合わないようになる。
【０１６７】
一方、図２３（Ａ）では、多相クロックＣＬＫ０〜６の数が図２２よりも増えており、７個になっている。即ち、ＨＳＰＬＬ２２（図１２参照）が内蔵する反転回路（差動出力コンパレータ）の出力を多相クロックとして利用する場合には、ＶＣＯを負帰還（リングオシレータ）で発振させるために反転回路の段数は奇数になり、多相クロックの数も奇数になる。従って、多相クロックの数を５個よりも大きな数にする場合には、その数は７個になる。
【０１６８】
そして図２３（Ａ）のように、７個の多相クロックＣＬＫ０〜６を用いた場合には、上記（１）、（２）、（３）の関係式が満たされなくなる可能性がある。
【０１６９】
例えば図２３（Ａ）のＤ１では、ＤＩＮのエッジＥＤとＣＬＫ０のエッジＥＣ０とが近いため、ＣＬＫ０でＤＩＮを保持するＤフリップフロップＤＦＢ０（図１９参照）のホールドタイムＴＨが足りなくなる。従って、Ｄ２に示すように、保持されるデータが不定となり、「０」又は「１」のいずれなのかを確定できなくなる。
【０１７０】
同様に図２３（Ａ）のＤ３でも、ＤＩＮのエッジＥＤとＣＬＫ１のエッジＥＣ１とが近いため、ＣＬＫ１でＤＩＮを保持するＤＦＢ１のセットアップタイムＴＳが足りなくなる。従って、Ｄ４に示すように、保持されるデータが不定となり、「０」又は「１」のいずれなのかを確定できなくなる。
【０１７１】
そして、このように「不定」となるポイントが２つになってしまうと、サンプリングクロックＳＣＬＫとなる適正なクロックを選択できなくなる。即ち、図２２では、ＤＩＮのエッジＥＤから例えば３個だけずれたエッジを持つクロックをＳＣＬＫとして選択していたが、図２３（Ａ）の場合にはこのような選択手法を採用しても適切なＳＣＬＫを得ることができない。
【０１７２】
従って、このような事態を防ぐために、多相クロックの数Ｎは、Ｎ≦［Ｔ／（ＴＳ＋ＴＨ）］の関係式を満たすものであることが望ましい。
【０１７３】
一方、多相クロックの数を５個よりも少なくして３個（５の次の奇数）にした場合には、図２３（Ｂ）に示すようになる。
【０１７４】
この場合、ＤＩＮのエッジＥＤから例えば２個だけずれたエッジを持つクロックをＳＣＬＫとして選択すれば、図２３（Ｂ）のＥ１ではＣＬＫ２が選択され、Ｅ２ではＣＬＫ０が選択されることになる。
【０１７５】
しかしながら、図２３（Ｂ）では、ＤＩＮのエッジＥＤから２個だけずれたエッジを持つクロックしか選択できず、３個或いは４個ずれたエッジを持つクロックを選択することはできない。従って、選択できるクロックの選択枝の範囲が狭いという欠点がある。
【０１７６】
これに対して図２２では、ＤＩＮのエッジＥＤから２〜４個ずれたエッジを持つクロックの選択が可能であるため、選択できるクロックの選択枝の範囲が広くなるという利点がある。
【０１７７】
従って、クロックの選択枝の範囲を広くするためには、多相クロックの数Ｎは、Ｎ≦［Ｔ／（ＴＳ＋ＴＨ）］（［Ｘ］はＸを越えない最大の整数）の関係式を満たしながら、その中で最も大きな数であることが望ましい。即ち、Ｎ＝［Ｔ／（ＴＳ＋ＴＨ）］であることが望ましい。
【０１７８】
なお、図１２のＨＳＰＬＬ２２が含む反転回路（差動出力コンパレータ）の段数が増えると、高い発振周波数を確保できないという問題がある。従って、ＨＳＰＬＬ２２の反転回路の出力を多相クロックＣＬＫ０〜Ｎとして利用する場合には、高い発振周波数を確保できる範囲でクロック数Ｎを大きな数にすることが望まれる。
【０１７９】
具体的には、Ｎ＝５とすれば、データのエッジから例えば２〜４個ずれたエッジを持つクロックをサンプリングクロックとして選択できるようになり、クロックの選択枝として十分な範囲の選択枝を確保できるようになる。
【０１８０】
一方、Ｎ＝５とすれば、ＨＳＰＬＬ２２の反転回路の段数を５段にすることができ、ＨＳＰＬＬ２２のＶＣＯ（発振回路）を高い周波数で発振させることができる。この結果、高周波数のサンプリングクロックを得ることが可能になる。
【０１８１】
２．６  クロックの選択
さて、本実施形態のサンプリングクロック生成回路で生成されたサンプリングクロックＳＣＬＫを直接に用いてデータＤＩＮをサンプリングする場合には、図２４（Ａ）に示すように、ＤＩＮのエッジ間の真ん中付近にエッジが位置するクロックをＳＣＬＫとして選択することが望ましい。
【０１８２】
例えば図２４（Ａ）のように５相のクロックＣＬＫ０〜４を用いる場合には、データＤＩＮのエッジＥＤから３個（設定数Ｍ）だけずれたエッジを有するクロックＣＬＫ３をサンプリングクロックＳＣＬＫとして選択する。
【０１８３】
このようにすれば、後段の回路がサンプリングクロックＳＣＬＫを用いてデータＤＩＮを保持する際に、十分なセットアップタイム、ホールドタイムを確保できるようになる。
【０１８４】
しかしながら、後段の回路が、サンプリングクロック生成回路からのサンプリングクロックＳＣＬＫを直接には用いずに、ＳＣＬＫに論理演算等を施した後のクロックであるＳＣＬＫ’を用いてデータＤＩＮを保持する場合がある。
【０１８５】
このような場合には図２４（Ｂ）に示すように、ＳＣＬＫに施される論理演算を原因とする素子遅延により、ＳＣＬＫ’のエッジＥＳ’の位置がＳＣＬＫのエッジＥＳの位置よりも遅延する場合がある。
【０１８６】
従って、このような場合には図２４（Ｂ）に示すように、信号遅延を考慮して、データＤＩＮのエッジＥＤから例えば２個だけずれたエッジを有するクロックＣＬＫ２をＳＣＬＫとして選択するようにする。そして、後段の回路は、このＳＣＬＫに論理演算等を施した後のクロックであるＳＣＬＫ’を用いてデータＤＩＮを保持する。このようにすれば、後段の回路は、ＤＩＮを保持する際に、十分なセットアップタイム、ホールドタイムを確保できるようになる。
【０１８７】
このように、ＤＩＮのエッジＥＤからずらす個数Ｍは、後段の回路の構成に応じて可変に設定できることが望ましい。
【０１８８】
なお、ＳＣＬＫ’によりデータＤＩＮを適正にサンプリングできるように、ＤＩＮの方を遅延素子により遅延させて後段の回路に出力するようにしてもよい。
【０１８９】
図２５に後段の回路であるエラスティシティバッファ１２の構成例を示す。なお、エラスティシティバッファ１２は、図１１のＨＳ回路４１０に含まれる回路であり、判断回路６０、バッファ６４、セレクタ６６は図１１の例えばデータハンドラ回路４００に含まれる回路である。
【０１９０】
エラスティシティバッファ１２は、データ保持レジスタ５０（データ保持回路）、データステータスレジスタ５２（データステータス保持回路）、書き込みパルス生成回路５４（書き込みパルス生成回路）を含む。
【０１９１】
ここでデータ保持（ホールド）レジスタ５０は、シリアルデータＤＩＮを受け、これを保持する３２ビット幅のレジスタである。
【０１９２】
データステータスレジスタ５２は、データ保持レジスタ５０の各ビットのデータのステータスを保持する３２ビット幅のレジスタである。
【０１９３】
書き込みパルス生成回路５４は、３２ビット幅の書き込みパルス信号ＷＰ［０：３１］を生成し、データ保持レジスタ５０、データステータスレジスタ５２に出力する回路である。
【０１９４】
ここで、書き込みパルス信号ＷＰ［０：３１］は、その各パルスが、サンプリングクロックＳＣＬＫの３２クロックサイクル毎（広義にはＫクロックサイクル毎）に周期的にアクティブになると共に、各パルスがアクティブになる期間が１クロックサイクルずつ互いにずれている信号である。データ保持レジスタ５０は、この書き込みパルス信号ＷＰ［０：３１］に基づいて、各ビットのデータを保持する。同様にデータステータスレジスタ５２も、この書き込みパルス信号ＷＰ［０：３１］に基づいて、各ビットのデータのステータスを保持する。
【０１９５】
判断回路６０は、データ保持レジスタ５０に保持されるデータが有効（ｖａｌｉｄ）か否かを、複数のビット（例えば８ビット）で構成されるデータセル単位で判断する回路であり、内蔵するステートマシーン６２に従って動作する。
【０１９６】
より具体的には、判断回路６０は、データ保持レジスタ５０の各データセルが有効か否かを示す４ビット幅の信号ＶＡＬＩＤ［０：３］や、データ保持レジスタ５０のオーバフロー時にアクティブになる信号ＯＶＦＬＯＷを、データステータスレジスタ５２から受ける。
【０１９７】
そして、各データセルが有効か否かを判断し、有効なデータセルを選択するための信号ＳＥＬをセレクタ６６に出力する。また、データステータスレジスタ５２に保持されているデータステータスを、データセル単位でクリアするための信号ＳＴＲＢ［０：３］をデータステータスレジスタ５２に出力する。更に、ＨＳモードでのパケット受信終了時にアクティブになる信号ＴＥＲＭやＨＳモードでの受信動作をイネーブルにする信号ＨＳＥＮＢをエラスティシティバッファ１２に出力する。
【０１９８】
バッファ６４は、データ保持レジスタ５０からの３２ビット幅のパラレルデータＤＰＡ［０：３１］を受け、６０ＭＨｚのクロックＰＣＬＫで同期化しバッファリングしたデータＤＢＵＦ［０：３１］をセレクタ６６に出力する。
【０１９９】
セレクタ６６（出力回路）は、判断回路６０からの信号ＳＥＬに基づいて、バッファ６４からのデータＤＢＵＦ［０：３１］から、有効なデータセルのデータを選択し、８ビット幅のデータＤＯＵＴ［０：７］として出力する。
【０２００】
図２５のエラスティシティバッファ１２では、データ保持レジスタ５０でのデータの保持に、サンプリングクロック生成回路からのＳＣＬＫではなく、書き込みパルス生成回路５４からの書き込みパルス信号ＷＰ［０：３１］を用いている。即ち、ＳＣＬＫに論理演算等を施して生成されたＷＰ［０：３１］を用いてデータを保持している。従って、図２４（Ａ）、（Ｂ）で説明したように、書き込みパルス生成回路５４での素子遅延を考慮して設定数Ｍを決め、クロックを選択することが望ましい。
【０２０１】
２．７  回路配置
図２６に、図１５の反転回路ＤＣＰ０〜４（差動出力コンパレータ）、バッファ回路ＳＣＰ０〜４（シングルエンド出力コンパレータ）と図１４のバッファ回路ＢＦ００〜０４、ＢＦ２０〜２４、ＢＦ１０〜１４の配置例を示す。
【０２０２】
なお、図５で説明した手法を用いて、バッファ回路ＳＣＰ０〜３（ＢＦ０〜４に相当）やＢＦ００〜０４、ＢＦ２０〜２４、ＢＦ１０〜１４の配置場所を入れ替えるようにしてもよい。
【０２０３】
図２６では、図１〜図１０で説明した配置手法と同様に、反転回路ＤＣＰ０〜４を、帰還ラインＦＬ（図１５の帰還ラインペアＦＬＡ、ＦＬＢ）に平行な行ＬＮ１に沿って配置する一方で、バッファ回路ＳＣＰ０〜４を、ＦＬに平行ではあるがＬＮ１とは異なる行ＬＮ２に沿って配置している。これにより帰還ラインＦＬの長さを短くでき、多相のクロック間の位相差を均等化できる。
【０２０４】
また図２６では、帰還ラインＦＬを、反転回路ＤＣＰ０〜４とバッファ回路ＳＣＰ０〜４の間の領域に配置している。これにより反転回路ＤＣＰ４の出力に余分な寄生容量が付加されるのを防止できる。
【０２０５】
また図２６では、ダミーラインＤＬ（ＤＬＡ０〜３、ＤＬＢ０〜３）を設けると共に、ダミーラインＤＬ及び帰還ラインＦＬを、反転回路ＤＣＰ０〜４とバッファ回路ＳＣＰ０〜４の間の領域に配置している。これにより、反転回路ＤＣＰ０〜４の出力に寄生する容量を同等にでき、ほぼ同一の位相差（信号遅延差）で順次ずれて行く多相のクロックを生成できるようになる。
【０２０６】
さて本実施形態では図２７に示すように、多相クロック生成回路２２（図２６のように配置された回路）が生成した多相のクロックＣＬＫ０〜４（第１〜第Ｎのクロック）を用いて、サンプリングクロック生成回路１０が、データＤＩＮをサンプリングするためのサンプリングクロックＳＣＬＫを生成している。
【０２０７】
この場合に本実施形態では、クロックＣＬＫ０〜４のライン（図２６のバッファ回路ＢＦ１０〜１４の出力に接続されるライン）に寄生する容量が同等（ほぼ同等の場合を含む）になるように、ＣＬＫ０〜４のラインを配線している。
【０２０８】
具体的には、図２７の多相クロック生成回路２２側でのＣＬＫ０〜４のラインの配線（Ｈ１に示す部分での配線）を、例えば図２８に示すような配線にしている。即ち図２８では、多相クロック生成回路２２側でのクロックＣＬＫ０〜４のラインの長さが同等（ほぼ同等を含む）になるように、これらの各ラインをわざと屈曲させている。このようにすることで、多相クロック生成回路２２の出力端子（図２７のＨ２）までの部分において、ＣＬＫ０〜４のラインの寄生容量が同等になることを保証できる。
【０２０９】
また本実施形態では、図２７において、多相クロック生成回路２２の出力端子（Ｈ２に示す部分）からサンプリングクロック生成回路１０の入力端子（Ｈ３に示す部分）までの部分において、ＣＬＫ０〜４のラインの寄生容量が同等になるようにＣＬＫ０〜４を配線している。即ち、このＨ２からＨ３の部分においてのＣＬＫ０〜４の長さを同等にしている。
【０２１０】
更に本実施形態では、図２７のサンプリングクロック生成回路１０側でのＣＬＫ０〜４のラインの配線（Ｈ４に示す部分）を、例えば図２９に示すような配線にしている。
【０２１１】
即ち図２９では、サンプリングクロック生成回路１０の入力端子（Ｈ３に示す部分）からＤフリップフロップＤＦＢ０〜４（図１９参照）のＤ端子ＤＴ０〜４までのＣＬＫ０〜４のラインの長さが同等になるようにしている。
【０２１２】
より具体的には図２９に示すように、データＤＩＮをクロックＣＬＫ０〜４で保持するＤフリップフロップＤＦＢ０〜４（第１〜第Ｎの保持回路）を、ＣＬＫ０〜４のラインに平行な行ＬＮ３に沿って配置する。
【０２１３】
そして、クロックＣＬＫ０〜４のラインを、折り返し地点ＴＰＴ０〜４（第１〜第Ｎの折り返し地点）で反対方向に折り返した後に、ＤフリップフロップＤＦＢ０〜４のＤ端子ＤＴ０〜４（ＤＦＢ０〜４の入力）に接続する。この場合に本実施形態では、これらの折り返し地点ＴＰＴ０〜４を、ＣＬＫ０〜４のラインに寄生する容量が互いに同等になる場所に設けている。
【０２１４】
このようにすることで、サンプリングクロック生成回路１０側でのＣＬＫ０〜４のラインの寄生容量が、互いに同等になることを保証できるようになる。
【０２１５】
特に、図２９に示すように折り返し地点ＴＰＴ０〜４でＣＬＫ０〜４を折り返してＤＦＢ０〜４に入力する配線手法によれば、ラインの折り返し回数についてもＣＬＫ０〜４間で同等（例えば折り返し回数＝１）にできる。これにより、ＣＬＫ０〜４のラインに寄生する容量の差を、更に小さくすることが可能になる。
【０２１６】
３．電子機器
次に、本実施形態のデータ転送制御装置を含む電子機器の例について説明する。
【０２１７】
例えば図３０（Ａ）に電子機器の１つであるプリンタの内部ブロック図を示し、図３１（Ａ）にその外観図を示す。ＣＰＵ（マイクロコンピュータ）５１０はシステム全体の制御などを行う。操作部５１１はプリンタをユーザが操作するためのものである。ＲＯＭ５１６には、制御プログラム、フォントなどが格納され、ＲＡＭ５１７はＣＰＵ５１０のワーク領域として機能する。ＤＭＡＣ５１８は、ＣＰＵ５１０を介さずにデータ転送を行うためのＤＭＡコントローラである。表示パネル５１９はプリンタの動作状態をユーザに知らせるためのものである。
【０２１８】
ＵＳＢを介してパーソナルコンピュータなどの他のデバイスから送られてきたシリアルの印字データは、データ転送制御装置５００によりパラレルの印字データに変換される。そして、変換後のパラレル印字データは、ＣＰＵ５１０又はＤＭＡＣ５１８により、印字処理部（プリンタエンジン）５１２に送られる。そして、印字処理部５１２においてパラレル印字データに対して所与の処理が施され、プリントヘッダなどからなる印字部（データの出力処理を行う装置）５１４により紙に印字されて出力される。
【０２１９】
図３０（Ｂ）に電子機器の１つであるスキャナの内部ブロック図を示し、図３１（Ｂ）にその外観図を示す。ＣＰＵ５２０はシステム全体の制御などを行う。操作部５２１はスキャナをユーザが操作するためのものである。ＲＯＭ５２６には制御プログラムなどが格納され、ＲＡＭ５２７はＣＰＵ５２０のワーク領域として機能する。ＤＭＡＣ５２８はＤＭＡコントローラである。
【０２２０】
光源、光電変換器などからなる画像読み取り部（データの取り込み処理を行う装置）５２２により原稿の画像が読み取られ、読み取られた画像のデータは画像処理部（スキャナエンジン）５２４により処理される。そして、処理後の画像データは、ＣＰＵ５２０又はＤＭＡＣ５２８によりデータ転送制御装置５００に送られる。データ転送制御装置５００は、このパラレルの画像データをシリアルデータに変換し、ＵＳＢを介してパーソナルコンピュータなどの他のデバイスに送信する。
【０２２１】
図３０（Ｃ）に電子機器の１つであるＣＤ−ＲＷドライブの内部ブロック図を示し、図３１（Ｃ）にその外観図を示す。ＣＰＵ５３０はシステム全体の制御などを行う。操作部５３１はＣＤ−ＲＷをユーザが操作するためのものである。ＲＯＭ５３６には制御プログラムなどが格納され、ＲＡＭ５３７はＣＰＵ５３０のワーク領域として機能する。ＤＭＡＣ５３８はＤＭＡコントローラである。
【０２２２】
レーザ、モータ、光学系などからなる読み取り＆書き込み部（データの取り込み処理を行う装置又はデータの記憶処理を行うための装置）５３３によりＣＤ−ＲＷ５３２から読み取られたデータは、信号処理部５３４に入力され、エラー訂正処理などの所与の信号処理が施される。そして、信号処理が施されたデータが、ＣＰＵ５３０又はＤＭＡＣ５３８によりデータ転送制御装置５００に送られる。データ転送制御装置５００は、このパラレルのデータをシリアルデータに変換し、ＵＳＢを介してパーソナルコンピュータなどの他のデバイスに送信する。
【０２２３】
一方、ＵＳＢを介して他のデバイスから送られてきたシリアルのデータは、データ転送制御装置５００によりパラレルのデータに変換される。そして、このパラレルデータは、ＣＰＵ５３０又はＤＭＡＣ５３８により信号処理部５３４に送られる。そして、信号処理部５３４においてこのパラレルデータに対して所与の信号処理が施され、読み取り＆書き込み部５３３によりＣＤ−ＲＷ５３２に記憶される。
【０２２４】
なお、図３０（Ａ）、（Ｂ）、（Ｃ）において、ＣＰＵ５１０、５２０、５３０の他に、データ転送制御装置５００でのデータ転送制御のためのＣＰＵを別に設けるようにしてもよい。
【０２２５】
本実施形態のデータ転送制御装置を電子機器に用いれば、高い転送レートで送られてくる転送データについてもサンプリングできるサンプリングクロックを生成できる。従って、例えばＵＳＢ２．０におけるＨＳモードでのデータ転送も実現できるようになる。これにより、ユーザがパーソナルコンピュータなどによりプリントアウトの指示を行った場合に、少ないタイムラグで印字が完了するようになる。また、スキャナへの画像取り込みの指示の後に、少ないタイムラグで読み取り画像をユーザは見ることができるようになる。また、ＣＤ−ＲＷからのデータの読み取りや、ＣＤ−ＲＷへのデータの書き込みを高速に行うことができるようになる。
【０２２６】
また、本実施形態のデータ転送制御装置を電子機器に用いれば、製造コストが安い通常の半導体プロセスでデータ転送制御装置のＩＣを製造できるようになる。従って、データ転送制御装置の低コスト化を図れ、電子機器の低コスト化も図れるようになる。
【０２２７】
なお本実施形態のデータ転送制御装置を適用できる電子機器としては、上記以外にも例えば、種々の光ディスクドライブ（ＣＤ−ＲＯＭ、ＤＶＤ）、光磁気ディスクドライブ（ＭＯ）、ハードディスクドライブ、ＴＶ、ＶＴＲ、ビデオカメラ、オーディオ機器、電話機、プロジェクタ、パーソナルコンピュータ、電子手帳、ワードプロセッサなど種々のものを考えることができる。
【０２２８】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０２２９】
例えば、クロック生成回路の構成は、図１、図７、図１２、図１４、図１５などで説明した構成に限定されるものではなく、これらと均等な種々の変形実施が可能である。
【０２３０】
また、反転回路、バッファ回路、帰還ライン、ダミーライン、クロックラインの配置手法も、図２（Ａ）〜図１０、図２６〜図２９で説明した手法に限定されるものではなく、これらと均等な種々の変形実施が可能である。
【０２３１】
また、反転回路及びバッファ回路の段数も５段に限定されない。
【０２３２】
また、本発明のデータ転送制御装置の構成も、図１１に示す構成に限定されるものではない。
【０２３３】
また、エッジ検出回路、クロック選択回路の構成も図１９に示す構成に限定されるものではない。例えば、エッジ検出回路は、少なくとも、データのエッジを検出し、そのエッジ検出情報をクロック選択回路に出力できるような構成であればよい。
【０２３４】
また、多相クロックの数Ｎも５個に限定されるものではない。例えば、クロック生成回路の製造に使用する半導体プロセスが最新のプロセスである場合には、反転回路の信号遅延値や保持回路のセットアップタイム、ホールドタイムも短くできる。従って、この場合には、クロック数Ｎを５よりも大きくすることができる。
【０２３５】
また、本発明は、ＵＳＢ２．０でのデータ転送に適用されることが特に望ましいが、これに限定されるものではない。例えばＵＳＢ２．０と同様の思想に基づく規格やＵＳＢ２．０を発展させた規格におけるデータ転送にも本発明は適用できる。
【図面の簡単な説明】
【図１】クロック生成回路の構成例を示す図である。
【図２】図２（Ａ）は、本実施形態での反転回路、バッファ回路の配置手法について説明するための図であり、図２（Ｂ）は、比較例での反転回路、バッファ回路の配置手法について説明するための図である。
【図３】反転回路とバッファ回路の間の領域に帰還ラインを配置する手法について説明するための図である。
【図４】反転回路とバッファ回路の間の領域に帰還ライン及びダミーラインを配置する手法について説明するための図である。
【図５】バッファ回路の配置場所を入れ替える手法について説明するための図である。
【図６】図６（Ａ）、（Ｂ）は、バッファ回路の配置場所を入れ替える手法について説明するためのタイミング波形図である。
【図７】クロック生成回路の他の構成例を示す図である。
【図８】図８（Ａ）は、本実施形態での反転回路、バッファ回路の配置手法について説明するための図であり、図８（Ｂ）は、比較例での反転回路、バッファ回路の配置手法について説明するための図である。
【図９】反転回路とバッファ回路の間の領域に帰還ラインペアを配置する手法について説明するための図である。
【図１０】反転回路とバッファ回路の間の領域に帰還ラインペア及びダミーラインペアを配置する手法について説明するための図である。
【図１１】本実施形態のデータ転送制御装置の構成例を示す図である。
【図１２】本実施形態のクロック生成回路の構成例を示す図である。
【図１３】図１３（Ａ）、（Ｂ）は、本実施形態の動作について説明するためのタイミング波形図である。
【図１４】ＨＳＰＬＬの構成例を示す図である。
【図１５】ＶＣＯの構成例を示す図である。
【図１６】図１６（Ａ）、（Ｂ）は、差動出力コンパレータ（反転回路）の構成例を示す図である。
【図１７】反転回路の構成例を示す図である。
【図１８】シングルエンド出力コンパレータ（バッファ回路）の構成例を示す図である。
【図１９】エッジ検出回路、クロック選択回路の構成例を示す図である。
【図２０】本実施形態の動作について説明するためのタイミング波形図である。
【図２１】本実施形態の動作について説明するためのタイミング波形図である。
【図２２】クロック数Ｎの設定手法について説明するための図である。
【図２３】図２３（Ａ）、（Ｂ）も、クロック数Ｎの設定手法について説明するための図である。
【図２４】図２４（Ａ）、（Ｂ）は、クロックの選択手法（Ｍの設定手法）について説明するための図である。
【図２５】エラスティシティバッファの構成例を示す図である。
【図２６】反転回路ＤＣＰ０〜４、バッファ回路ＳＣＰ０〜４の配置手法について説明するための図である。
【図２７】クロックラインの配線手法について説明するための図である。
【図２８】多相クロック生成回路側でのクロックラインの配線手法について説明するための図である。
【図２９】サンプリングクロック生成回路側でのクロックラインの配線手法について説明するための図である。
【図３０】図３０（Ａ）、（Ｂ）、（Ｃ）は、種々の電子機器の内部ブロック図の例である。
【図３１】図３１（Ａ）、（Ｂ）、（Ｃ）は、種々の電子機器の外観図の例である。
【符号の説明】
ＩＶ０〜４    反転回路
ＢＦ０〜４    バッファ回路
ＣＫ０〜４    クロック
ＦＬ          帰還ライン
ＤＬ０〜４    ダミーライン
ＬＩ０〜４    ライン
ＬＢ０〜４    ライン
ＤＣＰ０〜４  反転回路
ＳＣＰ０〜４  バッファ回路
ＦＬＡ、ＦＬＢ    帰還ラインペア
ＤＬＡ０〜３、ＤＬＢ０〜３  ダミーラインペア
ＴＰＴ０〜４  折り返し地点
１０    ＨＳＤＬＬ回路（サンプリングクロック生成回路）
１２    エラスティシティバッファ
２０    発振回路
２２    ＨＳＰＬＬ
２４    ＦＳＰＬＬ
５０    データ保持レジスタ（データ保持回路）
５２    データステータスレジスタ（データステータス保持回路）
５４    書き込みパルス生成回路（書き込みパルス生成回路）
６０    判断回路（判断回路）
６２    ステートマシーン
６４    バッファ
６６    セレクタ（出力回路）
７０    エッジ検出回路
７２    クロック選択回路
８０    位相比較器
８２    チャージポンプ回路
８４    フィルタ回路
８６    ＶＣＯ（発振回路）
８８    分周器
１００  クロック生成回路
４００  データハンドラ回路
４１０  ＨＳ回路
４２０  ＦＳ回路
４３０  アナログフロントエンド回路
４４０  多相クロック生成回路
４５０  クロック制御回路
【図１】
0003624848.tif 000002
【図２】
0003624848.tif 000003
【図３】
0003624848.tif 000004
【図４】
0003624848.tif 000005
【図５】
0003624848.tif 000006
【図６】
0003624848.tif 000007
【図７】
0003624848.tif 000008
【図８】
0003624848.tif 000009
【図９】
0003624848.tif 000010
【図１０】
0003624848.tif 000011
【図１１】
0003624848.tif 000012
【図１２】
0003624848.tif 000013
【図１３】
0003624848.tif 000014
【図１４】
0003624848.tif 000015
【図１５】
0003624848.tif 000016
【図１６】
0003624848.tif 000017
【図１７】
0003624848.tif 000018
【図１８】
0003624848.tif 000019
【図１９】
0003624848.tif 000020
【図２０】
0003624848.tif 000021
【図２１】
0003624848.tif 000022
【図２２】
0003624848.tif 000023
【図２３】
0003624848.tif 000024
【図２４】
0003624848.tif 000025
【図２５】
0003624848.tif 000026
【図２６】
0003624848.tif 000027
【図２７】
0003624848.tif 000028
【図２８】
0003624848.tif 000029
【図２９】
0003624848.tif 000030
【図３０】
0003624848.tif 000031
【図３１】
0003624848.tif 000032