(57)【特許請求の範囲】
【請求項１】
前段のフリップフロップ回路のデータ出力Ｑが、後段のフリップフロップ回路のデータ入力Ｄに接続されるように直列接続され、各フリップフロップ回路のクロック入力ＣＫに、分周すべき入力信号が供給されているｎ個のフリップフロップ回路からなるフリップフロップ多段回路、
最終（第ｎ）段のフリップフロップ回路のデータ反転出力ＱＢn と、第（ｎ−１）段のフリップフロップ回路のデータ反転出力ＱＢn-1 とが入力され、これらの２つの論理和を第１段のフリップフロップ回路のデータ入力Ｄ１へ出力する第１の論理和回路、
第１段のフリップフロップ回路のデータ出力Ｑ１と、第２段のフリップフロップ回路のデータ反転出力ＱＢ２と、前記分周すべき入力信号と、が入力され、これらの３つの論理積を出力する第１の論理積回路、
第１段のフリップフロップ回路のデータ出力Ｑ１と、最終（第ｎ）段のフリップフロップ回路のデータ出力Ｑn と、前記分周すべき入力信号の反転信号と、が入力され、これらの３つの論理積を出力する第２の論理積回路、及び、
第１の論理積回路の出力と、第２の論理積回路の出力とが入力され、これらの２つの論理和を分周出力信号として出力する第２の論理和回路、
から構成されていることを特徴とする分周回路。
【請求項２】
前段のフリップフロップ回路のデータ出力Ｑが、後段のフリップフロップ回路のデータ入力Ｄに接続されるように直列接続され、各フリップフロップ回路のクロック入力ＣＫに、分周すべき入力信号が供給されているｎ個のフリップフロップ回路からなるフリップフロップ多段回路、
最終（第ｎ）段のフリップフロップ回路のデータ出力Ｑn と、第（ｎ−１）段のフリップフロップ回路のデータ出力Ｑn-1 とが入力され、これらの２つの反転論理和を第１段のフリップフロップ回路のデータ入力Ｄ１へ出力する第１の論理和回路、
第１段のフリップフロップ回路のデータ出力Ｑ１と、第２段のフリップフロップ回路のデータ反転出力ＱＢ２と、前記分周すべき入力信号と、が入力され、これらの３つの論理積を出力する第１の論理積回路、
第１段のフリップフロップ回路のデータ反転出力ＱＢ１と、第２段のフリップフロップ回路のデータ出力Ｑ２と、前記分周すべき入力信号の反転信号と、が入力され、これらの３つの論理積を出力する第２の論理積回路、及び、
第１の論理積回路の出力と、第２の論理積回路の出力とが入力され、これらの２つの論理和を分周出力信号として出力する第２の論理和回路、
から構成されていることを特徴とする分周回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、奇数分の２の分周比を得ることができる分周回路に関するものである。
【０００２】
【従来の技術】
従来より、分周回路としては、偶数分の１のみならず奇数分の１の分周比が得られる回路も種々考案されている。これらの分周回路を単体で、もしくは組みあわせて用いることによって、種々の分周比を得ることができる。
【０００３】
【発明が解決しようとする課題】
しかし、上記のような偶数分の１や奇数分の１の分周回路を組みあわせても、奇数分の２（例えば３分の２）の分周比を得ることはできなかった。
また、単独の回路で奇数分の２（例えば３分の２）の分周比が得られるような分周回路もなかった。
従って、例えば、周波数ｆの信号と、その奇数分の２（例えば２／３×ｆ）の周波数の信号とを得る必要がある場合には、周波数構成を変更する等の処理が必要であった。
【０００４】
そこで、本発明は、簡単な回路構成により、奇数分の２の分周比を得ることのできる分周回路を提供することを目的としてなされたものである。
【０００５】
【課題を解決するための手段】
本発明の請求項１にかかる分周回路は、
前段のフリップフロップ回路のデータ出力Ｑが、後段のフリップフロップ回路のデータ入力Ｄに接続されるように直列接続され、各フリップフロップ回路のクロック入力ＣＫに、分周すべき入力信号が供給されているｎ個のフリップフロップ回路からなるフリップフロップ多段回路、
最終（第ｎ）段のフリップフロップ回路のデータ反転出力ＱＢn と、第（ｎ−１）段のフリップフロップ回路のデータ反転出力ＱＢn-1 とが入力され、これらの２つの論理和を第１段のフリップフロップ回路のデータ入力Ｄ１へ出力する第１の論理和回路、
第１段のフリップフロップ回路のデータ出力Ｑ１と、第２段のフリップフロップ回路のデータ反転出力ＱＢ２と、前記分周すべき入力信号と、が入力され、これらの３つの論理積を出力する第１の論理積回路、
第１段のフリップフロップ回路のデータ出力Ｑ１と、最終（第ｎ）段のフリップフロップ回路のデータ出力Ｑn と、前記分周すべき入力信号の反転信号と、が入力され、これらの３つの論理積を出力する第２の論理積回路、及び、
第１の論理積回路の出力と、第２の論理積回路の出力とが入力され、これらの２つの論理和を分周出力信号として出力する第２の論理和回路、
から構成されている。
【０００６】
本発明の請求項２にかかる分周回路は、
前段のフリップフロップ回路のデータ出力Ｑが、後段のフリップフロップ回路のデータ入力Ｄに接続されるように直列接続され、各フリップフロップ回路のクロック入力ＣＫに、分周すべき入力信号が供給されているｎ個のフリップフロップ回路からなるフリップフロップ多段回路、
最終（第ｎ）段のフリップフロップ回路のデータ出力Ｑn と、第（ｎ−１）段のフリップフロップ回路のデータ出力Ｑn-1 とが入力され、これらの２つの反転論理和を第１段のフリップフロップ回路のデータ入力Ｄ１へ出力する第１の論理和回路、
第１段のフリップフロップ回路のデータ出力Ｑ１と、第２段のフリップフロップ回路のデータ反転出力ＱＢ２と、前記分周すべき入力信号と、が入力され、これらの３つの論理積を出力する第１の論理積回路、
第１段のフリップフロップ回路のデータ反転出力ＱＢ１と、第２段のフリップフロップ回路のデータ出力Ｑ２と、前記分周すべき入力信号の反転信号と、が入力され、これらの３つの論理積を出力する第２の論理積回路、及び、
第１の論理積回路の出力と、第２の論理積回路の出力とが入力され、これらの２つの論理和を分周出力信号として出力する第２の論理和回路、
から構成されている。
【０００７】
【発明の実施の形態】
以下に、本発明にかかる分周回路を、その実施の形態を示したブロック図に基づいて詳細に説明する。
【０００８】
図１は、第１の実施形態としての分周回路であり、分周比が３分の２の場合のブロック図を示している。
Ｆはフリップフロップ多段回路であり、第１段のフリップフロップ回路Ｆ１のデータ出力Ｑ１が、後段（この場合は第２段であり、最終段）のフリップフロップ回路Ｆ２のデータ入力Ｄ２に接続されるように直列接続され、各フリップフロップ回路のクロック入力ＣＫ１，ＣＫ２に、分周すべき入力信号ＩＮが供給されている２個のフリップフロップ回路Ｆ１，Ｆ２から構成されている。
【０００９】
Ａ１は第１の論理和回路であり、最終（この場合は第２）段のフリップフロップ回路Ｆ２のデータ反転出力ＱＢ２と、第１段のフリップフロップ回路Ｆ１のデータ反転出力ＱＢ１とが入力され、これらの２つの信号ＱＢ２，ＱＢ１の論理和Ａ１out は第１段のフリップフロップ回路Ｆ１のデータ入力Ｄ１へ出力されている。
Ｂ１は第１の論理積回路であり、第１段のフリップフロップ回路Ｆ１のデータ出力Ｑ１と、第２段のフリップフロップ回路Ｆ２のデータ反転出力ＱＢ２と、前記分周すべき入力信号ＩＮと、が入力され、これらの３つの信号Ｑ１，ＱＢ２，ＩＮの論理積Ｂ１out を出力する。
【００１０】
Ｎ１は論理反転回路であり、分周すべき入力信号ＩＮの反転出力ＩＮＢ１を出力する。
Ｃ１は第２の論理積回路であり、第１段のフリップフロップ回路Ｆ１のデータ出力Ｑ１と、第２段のフリップフロップ回路Ｆ２のデータ出力Ｑ２と、前記分周すべき入力信号ＩＮの反転出力ＩＮＢ１とが入力され、これらの３つの信号Ｑ１，Ｑ２，ＩＮＢ１の論理積Ｃ１out を出力する。
Ｅ１は第２の論理和回路であり、第１の論理積回路Ｂ１の出力Ｂ１out と、第２の論理積回路Ｃ１の出力Ｃ１out とが入力され、これらの２つの信号Ｂ１out,Ｃ１out の論理和を分周出力信号Ｅ１out として出力する。
【００１１】
図２は、前記各信号のタイミングチャートを示す図である。
分周すべき入力信号ＩＮが、図２のようなデューティ比が0.5 のパルス列信号の場合を例にとって以下に説明する。
まず、第１段のフリップフロップ回路Ｆ１のデータ出力Ｑ１と、第２段のフリップフロップ回路Ｆ２のデータ出力Ｑ２とは、１パルス分ずつずれ、第１の論理積回路Ｂ１の出力Ｂ１out は、入力信号ＩＮが３分の１に分周された信号となっている。
【００１２】
そして、第２の論理積回路Ｃ１には入力信号ＩＮの反転出力ＩＮＢ１が入力されているので、その出力Ｃ１out は、３分の１に分周された前記出力Ｂ１out より１／２周期遅れた分周信号となっている。
従って、第２の論理和回路Ｅ１から出力される分周出力信号Ｅ１out は、入力信号が３分の１に分周された２つの信号が１／２周期ずれた状態で出力されることになる。即ち、分周出力信号Ｅ１out は、分周すべき入力信号ＩＮが３分の２に分周された信号となっているのである。
【００１３】
以上のようにして、図１の構成によって、３分の２の分周回路は実現できるが、一般的な奇数分の２の分周回路は、図３、図５の構成によって実現できる。
図３は、分周比が（２ｎ−１）分の２となる分周回路の構成例を示すブロック図である。
分周すべき入力信号ＩＮは図４に示したようなデューティ比が0.5 のパルス波形とする。
【００１４】
Ｇはフリップフロップ多段回路であり、前段のフリップフロップ回路のデータ出力Ｑが、後段のフリップフロップ回路のデータ入力Ｄに接続されるように直列接続され、各フリップフロップ回路のクロック入力ＣＫに、分周すべき入力信号ＩＮが供給されているｎ個のフリップフロップ回路Ｇ１，Ｇ２，〜，Ｇn-1 ，Ｇn から構成されている。
Ａ２は第１の論理和回路であり、最終（第ｎ）段のフリップフロップ回路Ｇn のデータ反転出力ＱＢn と、第（ｎ−１）段のフリップフロップ回路Ｇn-1 のデータ反転出力ＱＢn-1 とが入力され、これらの２つの信号ＱＢn ，ＱＢn-1 の論理和Ａ２out は第１段のフリップフロップ回路Ｇ１のデータ入力Ｄ１へ出力されている。
【００１５】
Ｂ２は第１の論理積回路であり、第１段のフリップフロップ回路Ｇ１のデータ出力Ｑ１と、第２段のフリップフロップ回路Ｇ２のデータ反転出力ＱＢ２と、前記分周すべき入力信号ＩＮと、が入力され、これらの３つの信号Ｑ１，ＱＢ２，ＩＮの論理積Ｂ２out を出力する。
Ｎ２は論理反転回路であり、分周すべき入力信号ＩＮの反転出力ＩＮＢ２を出力する。
Ｃ２は第２の論理積回路であり、第１段のフリップフロップ回路Ｇ１のデータ出力Ｑ１と、第ｎ段のフリップフロップ回路Ｇn のデータ出力Ｑn と、前記分周すべき入力信号ＩＮの反転出力ＩＮＢ２とが入力され、これらの３つの信号Ｑ１，Ｑｎ，ＩＮＢ２の論理積Ｃ２out を出力する。
Ｅ２は第２の論理和回路であり、第１の論理積回路Ｂ２の出力Ｂ２out と、第２の論理積回路Ｃ２の出力Ｃ２out とが入力され、これらの２つの信号Ｂ２out,Ｃ２out の論理和を分周出力信号Ｅ２out として出力する。
【００１６】
図４は、図３の構成における各信号のタイミングチャートを示す図である。
分周すべき入力信号ＩＮが、図４に示したようなパルス列信号の場合を例にとって以下に説明する。
まず、第１段のフリップフロップ回路Ｇ１のデータ出力Ｑ１は１番目の入力信号のパルスＰ１の立ち上がりから（ｎ＋１）番目のパルスＰｎ+1の立ち上がりまで持続する信号となっており、第２段のフリップフロップ回路Ｇ２のデータ出力Ｑ２は２番目の入力信号のパルスＰ２の立ち上がりから（ｎ＋２）番目のパルスＰｎ+2の立ち上がりまで持続する信号となっており、第２段のフリップフロップ回路Ｇ２のデータ反転出力ＱＢ２は２番目の入力信号のパルスＰ２の立ち上がりで立ち下がり、（ｎ＋２）番目のパルスＰｎ+2の立ち上がりで立ち上がる信号となっている。そして、第１の論理積回路Ｂ２には、前記データ出力Ｑ１と、前記データ反転出力ＱＢ２と、前記分周すべき入力信号ＩＮとが入力されているので、第１の論理積回路Ｂ２の出力Ｂ２out は、１番目の入力信号のパルスＰ１と同期したパルスが出力されたあとは２ｎ番目の入力パルスＰ2 ｎの立ち上がりまで出力されない。従って、第１の論理積回路Ｂ２の出力Ｂ２out は、入力信号ＩＮが（２ｎ−１）分の１に分周された信号となっている。
【００１７】
また、第２の論理積回路Ｃ２には、ｎ番目の入力信号のパルスＰｎの立ち上がりから２ｎ番目のパルスＰ２ｎの立ち上がりまで持続する信号となっている第ｎ段のフリップフロップ回路Ｇｎのデータ出力Ｑｎと、前記前記データ出力Ｑ１と、入力信号の反転信号ＩＮＢ２とが入力されている。従って、第２の論理積回路Ｃ２の出力Ｃ２out は、ｎ番目のパルスＰｎの立ち下がりから（ｎ＋１）番目のパルスＰｎ+1の立ち上がりまでのパルスとなり、次は、（３ｎ−１）番目のパルスの立ち下がりまで出力されない。従って、第２の論理積回路Ｃ２の出力Ｃ２out は、入力信号ＩＮが（２ｎ−１）分の１に分周された信号となっている。
従って、第２の論理和回路Ｅ２から出力される分周出力信号Ｅ２out は、入力信号が（２ｎ−１）分の１に分周された２つの信号が１／２周期ずれた状態で出力されることになる。即ち、分周出力信号Ｅ２out は、分周すべき入力信号ＩＮが（２ｎ−１）分の２に分周された信号となっているのである。
しかも、得られた分周出力信号は等間隔の整ったパルス列信号として得られるのである。
【００１８】
別の実施形態のブロック図を示した図５において、
Ｈはフリップフロップ多段回路であり、
前段のフリップフロップ回路のデータ出力Ｑが、後段のフリップフロップ回路のデータ入力Ｄに接続されるように直列接続され、各フリップフロップ回路のクロック入力ＣＫに、分周すべき入力信号ＩＮが供給されているｎ個のフリップフロップ回路Ｈ１，Ｈ２，〜，Ｈn-1 ，Ｈn から構成されている。
Ａ３は第１の論理和回路であり、最終（第ｎ）段のフリップフロップ回路のデータ出力Ｑn と、第（ｎ−１）段のフリップフロップ回路のデータ出力Ｑn-1 とが入力され、これらの２つの反転論理和は第１段のフリップフロップ回路のデータ入力Ｄ１へ出力されている。
【００１９】
Ｂ３は第１の論理積回路であり、第１段のフリップフロップ回路のデータ出力Ｑ１と、第２段のフリップフロップ回路のデータ反転出力ＱＢ２と、前記分周すべき入力信号と、が入力され、これらの３つの論理積Ｂ３out を出力する。
Ｃ３は第２の論理積回路であり、第１段のフリップフロップ回路のデータ反転出力ＱＢ１と、第２段のフリップフロップ回路のデータ出力Ｑ２と、前記分周すべき入力信号の反転信号と、が入力され、これらの３つの論理積Ｃ３out を出力する。
Ｅ３は第２の論理和回路であり、第１の論理積回路の出力と、第２の論理積回路の出力とが入力され、これらの２つの論理和を分周出力信号Ｅ３out として出力する。
Ｎ３は論理反転回路であり、分周すべき入力信号ＩＮの反転出力を出力する。
【００２０】
図６は、図５の構成における各信号のタイミングチャートを示す図である。
分周すべき入力信号ＩＮが、図６に示したようなパルス列信号の場合を例にとると、図３、図４の場合と同様に、第２の論理和回路Ｅ３から出力される分周出力信号Ｅ３out は、入力信号が（２ｎ−１）分の１に分周された２つの信号が１／２周期ずれた状態で出力されることになる。即ち、分周出力信号Ｅ３out は、分周すべき入力信号ＩＮが（２ｎ−１）分の２に分周された信号となっているのである。
しかも、得られた分周出力信号は等間隔の整ったパルス列信号として得られるのである。
【００２１】
このようにして、奇数分の２の分周比を持つ分周回路が実現できるのである。例えば７分の２の分周比を得たい場合には、ｎ＝４、即ち４段のフリップフロップ回路と二つの論理和回路と二つの論理積回路と一つの論理反転回路を組みあわせればよいのである。
また、分周すべき入力信号のデューティ比が0.5 で無い場合でも同様に奇数分の２の分周比で分周することができることはいうまでもない。
【００２２】
【発明の効果】
請求項１の発明によれば、ｎ個のフリップフロップ回路からなるフリップフロップ多段回路、二つの論理和回路、及び、二つの論理積回路で（２ｎ−１）分の２、即ち、簡単な論理回路で奇数分の２の分周比を得ることが可能になったのである。
請求項２の発明でも同様の効果が得られる。
【図面の簡単な説明】
【図１】本発明にかかる分周回路の実施の形態のブロック図である。
【図２】図１の分周回路のタイミングチャートである。
【図３】別の実施の形態のブロック図である。
【図４】図３の分周回路のタイミングチャートである。
【図５】さらに別の実施の形態のブロック図である。
【図６】図５の分周回路のタイミングチャートである。
【符号の説明】
Ｆ１，Ｆ２  フリップフロップ回路
Ｆ    フリップフロップ多段回路
Ａ１  第１の論理和回路
Ｂ１  第１の論理積回路
Ｃ１  第２の論理積回路
Ｅ１  第２の論理和回路
Ｇ１，Ｇ２，Ｇ３，Ｇn-1 ，Ｇｎ  フリップフロップ回路
Ｇ    フリップフロップ多段回路
Ａ２  第１の論理和回路
Ｂ２  第１の論理積回路
Ｃ２  第２の論理積回路
Ｅ２  第２の論理和回路
Ｈ１，Ｈ２，Ｈ３，Ｈn-1 ，Ｈｎ  フリップフロップ回路
Ｈ    フリップフロップ多段回路
Ａ３  第１の論理和回路
Ｂ３  第１の論理積回路
Ｃ３  第２の論理積回路
Ｅ３  第２の論理和回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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