(57)【特許請求の範囲】
【請求項１】
１つのテストサイクル間に複数のタイミングエッジを生成するタイミングエッジ生成回路において、
ＰＧ（５）からの信号の高精度クロック信号(以下ｃｋという）周期以上の値と、ｃｋ周期以下の値と経路スキューの補正値の和のｃｋ周期以上の値との和だけ遅延したイネーブル信号と、ＰＧ（５）からの信号のｃｋ周期以下の値と経路スキューの補正値の和のｃｋ周期以下の値を表す高分解能信号とを、それぞれ立ち上がり系と立ち下がり系の２系統が出力する論理回路部（９）と、
上記論理回路部（９）からのイネーブル信号でタイミングエッジとなる高精度クロック信号ｃｋを通過させる立ち上がり系と立ち下がり系の２つのイネーブルゲート（１１1 、１１2 ）と、
上記イネーブルゲート（１１1 、１１2 ）を通過したタイミングエッジを高分解能で遅延し、ＲＳ・ＦＦ（５０）に出力する立ち上がり系と立ち下がり系の２つの可変遅延回路（１２1 、１２2 ）と、
を具備することを特徴とする半導体ＩＣ試験装置のタイミングエッジ生成回路。
【請求項２】
１つのテストサイクル間に複数のタイミングエッジを生成するタイミングエッジ生成回路において、
１つのタイミングエッジを生成するに必要な信号をＰＧ（５）から受信し信号処理し、ｃｋ同期型遅延回路の論理パルスと分解能が高精度クロック信号ｃｋの１周期以下の高分解能信号を出力する、複数の論理遅延回路（１０）と、
上記ＰＧ（５）からの信号を受信し上記複数の論理遅延回路（１０）からのそれぞれ１つの論理パルスと高分解能信号の出力信号を立ち上がり系と立ち下がり系とに分岐するフォーマットコントロール（２０）と、
立ち上がり系の上記高分解能信号を受信し、経路スキュー補正値を加算し遅延時間信号を出力する論理遅延設定回路（７０1 ）と、
立ち下がり系の上記高分解能信号を受信し、経路スキュー補正値を加算し遅延時間信号を出力する論理遅延設定回路（７０2 ）と、
立ち上がり系の上記複数の論理遅延回路（１０）からの論理パルスと上記論理遅延設定回路（７０1 ）からの遅延時間信号を受けて、上記遅延時間信号のｃｋ周期単位の遅延時間で上記論理パルスをｃｋ同期型遅延回路で遅延させたイネーブル信号を出力し、上記遅延時間信号のｃｋ周期以下の高分解能信号を高分解能データメモリ（Ｍ）に一時記憶し出力する論理可変遅延回路（８０1 ）と、
立ち下がり系の上記複数の論理遅延回路（１０）からの論理パルスと上記論理遅延設定回路（７０2 ）からの遅延時間信号を受けて、上記遅延時間信号のｃｋ周期単位の遅延時間で上記論理パルスをｃｋ同期型遅延回路で遅延させたイネーブル信号を出力し、上記遅延時間信号のｃｋ周期以下の高分解能信号を高分解能データメモリ（Ｍ）に一時記憶し出力する論理可変遅延回路（８０2 ）と、
上記論理可変遅延回路（８０1 ）からのイネーブル信号を受け高精度クロック信号ｃｋを通過させるイネーブルゲート（１１1 ）と、
上記論理可変遅延回路（８０2 ）からのイネーブル信号を受け高精度クロック信号ｃｋを通過させるイネーブルゲート（１１2 ）と、
上記イネーブルゲート（１１1 ）からの高精度クロック信号ｃｋを入力し、上記論理可変遅延回路（８０1 ）からの高分解能信号を受けて上記入力高精度クロック信号ｃｋを高分解能に遅延し、ＲＳ・ＦＦ（５０）に出力する可変遅延回路（１２1 ）と、
上記イネーブルゲート（１１2 ）からの高精度クロック信号ｃｋを入力し、上記論理可変遅延回路（８０2 ）からの高分解能信号を受けて上記入力高精度クロック信号ｃｋを高分解能に遅延し、ＲＳ・ＦＦ（５０）に出力する可変遅延回路（１２2 ）と、
を具備することを特徴とする半導体ＩＣ試験装置のタイミングエッジ生成回路。
【請求項３】
立ち上がり系と立ち下がり系の２つの論理遅延設定回路（７０）は、論理遅延回路（１０）からの複数の高分解能信号を入力し小さなデータ値から選択抽出する小データ選択器（７１）と、経路スキュー補正値を記憶しているレジスタ（７２）と、上記小データ選択器（７１）からのデータ値と上記レジスタ（７２）からの経路スキュー補正値とを加算する加算器（７３）とをそれぞれ具備することを特徴とする請求項２記載の半導体ＩＣ試験装置のタイミングエッジ生成回路。
【請求項４】
立ち上がり系と立ち下がり系の２つの論理遅延設定回路（７０）は、論理遅延回路（１０）からの複数の高分解能信号を入力し小さなデータ値から選択抽出する小データ選択器（７１）と、経路スキュー補正値を記憶しているレジスタ（７２）と、上記小データ選択器（７１）からのデータ値と上記レジスタ（７２）からの経路スキュー補正値とを加算する加算器（７３）と、プラス・マイナスのオフセット値を記憶するレジスタ（７４）と、上記加算器の（７３）の出力データと上記レジスタ（７４）のオフセット値とを加算する加算器（７５）とをそれぞれ具備することを特徴とする請求項２記載の半導体ＩＣ試験装置のタイミングエッジ生成回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体ＩＣ試験装置において、デバイスに印加する信号波形を生成する際の立ち上がり、立ち下がりのタイミングを高精度に定めるタイミングエッジ生成生回路に関する。
【０００２】
【従来の技術】
従来技術である一例のタイミングエッジ発生回路の構成図を図４に示す。図４はタイミングエッジを発生させる回路を３系統、並列に有するタイミングエッジ発生回路である。先ず複数系統を有する理由から説明する。半導体ＩＣ試験装置で被測定ＩＣを測定する手順にテストサイクルが有り、このテストサイクルはユーザである利用者がプログラムで設定する。そしてテストサイクルの時間は固定時間では無く、任意に設定できる。このテストサイクルの期間に波形生成されたドライバ出力波形をドライバ９０から被測定ＩＣに印加する。この関係を図５に示す。
【０００３】
図５のテストサイクルの各サイクルにおいて、ＩＣ試験のため実際に必要なドライバ出力波形を、テストサイクルの開始より位相差ｔ１、ｔ２、ｔ３等を持たして１〜２個発生させる。従って必要とするドライバ出力波形が１個のときは、立ち上がりと立ち下がりとで２つのタイミングエッジが必要であり、２個のときには４つのタイミングエッジを必要とする。図５ではサイクル１とサイクル２との２サイクル間で３個のドライバ出力波形を発生させる例であるので、１サイクル間に３つのタイミングエッジが必要となり、タイミングエッジ１、タイミングエッジ２及びタイミングエッジ３が示され、それぞれのタイミングエッジで立ち上がり立ち下がりを制御している。
【０００４】
ところで、通常１つのタイミング発生器からは１テストサイクル間に１つのタイミングエッジを発生させるように構成されている。従って１テストサイクル間に３つのタイミングエッジが必要な場合には、図４に示すように、３系統の回路が並列に構成され、オア回路４０１  及び４０２  で合成し、ＲＳ・ＦＦ（セットリセット・フリップフロップ）５０に出力され、ドライバ出力波形が生成され、ドライバ５１から出力される。
【０００５】
図４上部の１系統について説明する。この１系統は、タイミング発生器１とフォーマットコントロールゲート２２と経路スキューアジャスタ３０の従属接続からなり、そのタイミングエッジ１はオア回路４０１  を通してＲＳ・ＦＦ５０にセット信号を、あるいはオア回路４０２  を通してＲＳ・ＦＦ５０にリセット信号を与えている。図４ではフォーマットコントロールゲート２２１  と記しているが、２２１  とは１系統のものを意味させたが、特に区別する必要が無い場合は、以後も２２と記す。
【０００６】
タイミング発生器１はフォーマットコントロールゲート２２に任意の遅れ時間つまり位相差ｔ１を持ったタイミングエッジを与えるもので、論理遅延回路１０とイネーブルゲート１１と可変遅延回路１２とより構成される。この論理遅延回路１０は、図示していないが、従属接続された複数のＦＦ（フリップ・フロップ）を高精度クロック信号（ｃｋ）で駆動するｃｋ同期型遅延回路と可変遅延回路１２を駆動する高分解能データメモリＭを有し、ｃｋ同期型遅延回路はＰＧ（パターンジェネレータ）５から受けた信号のｃｋ周期単位の遅延分をｃｋに同期して任意の時間遅延させイネーブル信号を生成する。このイネーブル信号でイネーブルゲート１１を開き、タイミングエッジとなる高精度クロック信号ｃｋを通過させる。
【０００７】
このｃｋの周波数は設計により変えられるが、例えば周波数が２００ＭＨｚであると１周期は５ｎｓとなり、５ｎｓ単位の確度で精度を絞り込むことができる。しかしながら、テストサイクルやタイミングエッジ等の時間設定は５ｎｓ以下の高分解能単位で行う。例えば１ｎｓ単位で行うとすると、ｃｋの周期より高分解能である少なくとも１ｎｓの分解能を必要とする。そこでイネーブルゲート１１の後段に高精度の可変遅延回路１２を設け、設定プログラムの５ｎｓ以下の遅延量を記憶する高分解能データメモリＭからの遅延時間設定信号を受けて１ｎｓ単位で遅延時間を高確度に付加している。しかもこの遅延時間はリアルタイムに可変可能である。
【０００８】
タイミング発生器１の高精度の可変遅延回路１２の一例を図６に示す。図６はＩＣで構成されたゲート回路で遅延時間を与える可変遅延回路の例であり、入力端子１３にパルス信号が入力され、遅延時間設定信号は入力端子１４に入力される。この遅延時間設定信号はアンドゲート１５１  及び１５２  に与えられ、いづれかが選択されてゲートが開く。例えばゲート１５１  が選択されると、パルス信号は遅延素子１６で２ｎｓの遅延が与えられてオア回路１７を通過する。逆にゲート１５２  が選択されるとパルス信号は遅延無しにオア回路１７を通過する。以下同様にして、例えば１ｎｓの遅延素子１８や５００ｐｓの遅延素子１９で遅延が与えられたり直接通過したりして、任意の遅延時間が与えられる。この例では５００ｐｓ単位で４ｎｓまで任意の遅延時間を与えることができる。
【０００９】
図４において、フォーマットコントロール２０ではＦＣ（フォーマットコントロール主要部）２１がＰＧ５から信号を受けて信号処理し、各フォーマットコントロールゲート２２１  、２２２  、及び２２３  にゲート信号を与える。
フォーマットコントロールゲート２２１  では、タイミング発生器１からの高精度のタイミングエッジ信号をドライバ出力波形の立ち上がりに用いるのか、立ち下がりに用いるかを選択する。選択されたタイミングエッジ信号は経路スキューアジャスタ３０で遅延時間が調整されてオア回路４０１  あるいは４０２  に送出される。
【００１０】
ここでスキューとは、複数のタイミング信号伝送系において同一の信号を伝送するとき、伝送系の遅延時間のバラツキによってその信号間に発生する位相または時間の期待値からのずれをいう。つまりここでは、オア回路４０１  または４０２  にパルス信号を送る６本の伝送系の遅延時間の期待値からのずれ、ばらつきをいう。そこで経路スキューアジャスタ３０ではこの期待値に調整する。通常は６本の伝送系のうち一番遅い遅延時間に合わせる。可変遅延回路３３、３４はタイミング発生器１での可変遅延回路１２と構造は同じもので遅延時間が異なるものでよい。経路スキューのアジャストは経路スキューの期待値に１度調整すると固定でよいので、レジスタで遅延信号を与える。
【００１１】
図７に今までの遅延時間関係のタイミング図を示す。図７（Ａ）のテストサイクルと（Ｅ）のタイミングエッジの遅延時間とは利用者がプログラムで定め、例えばテストサイクル１は３８ｎｓで遅延時間は１４ｎｓと、テストサイクル２は３３ｎｓで遅延時間１４ｎｓと決め、プログラムに書き込む。（Ｂ）の高精度クロック信号ｃｋは周波数が２００ＭＨｚで１周期が５ｎｓとする。すると（Ｃ）のＲＡＴＥ信号はテストサイクルの端を含む５ｎｓのパルスを発生し、（Ｄ）のＰＡＤＡＴはＲＡＴＥ信号の立ち上がりからの遅延時間のデータが送られて、テストサイクルの期間が決められる。
【００１２】
テストサイクル１で、図７（Ｅ）のタイミングエッジの遅延時間は１４ｎｓとした。従って論理遅延回路１０から１０ｎｓ〜１５ｎｓのイネーブル信号（Ｆ）が送出されて、イネーブルゲート１１からは１０ｎｓ〜１２．５ｎｓのｃｋ信号が送出される。可変遅延回路１２ではこのｃｋ信号を４ｎｓ遅延させて、図７（Ｉ）の出力波形となる。経路スキューアジャスタ３０はその経路に関して常にスキュー期待値になる一定の補正時間を与えるので、例えば立ち上がり系も立ち下がり系も１０ｎｓであったとすると、その出力波形は図７（Ｊ）となり、オア回路４０１  あるいは４０２  に与えられる。
【００１３】
上述のようにしてタイミングエッジは生成される。このアナログ信号での一連の高精度タイミング系はこの半導体ＩＣ試験装置のタイミング精度の良し悪しを決定する重要なポイントとなる。そして従来の図４の回路構成ではこのタイミングエッジ発生器の３系統が並列に構成されている。つまり立ち上がり立ち下がり系を含めて６本の伝送系を用いて、アナログ信号であるタイミングエッジ信号がタイミング発生器１、２、３で生成され、フォーマットコントロールゲート２２を経て経路スキューアジャスタ３０でスキュー調整され、オア回路４０を経てＲＳ・ＦＦ５０で波形生成されている。
【００１４】
【発明が解決しようとする課題】
タイミングエッジの精度は半導体ＩＣ試験器の性能を決定する重要なファクタである。このタイミング精度を良くするために、図４の回路構成におけるタイミングエッジ信号の長い一連の高精度タイミング系、つまり高精度クロック信号ｃｋがタイミング発生器からフォーマットコントロ−ルゲートと経路スキューアジャスタとオア回路を通過する経路を出来るだけ短くしたいという課題があった。それはこの一連の高精度タイミング系の経路が長い程周囲の影響を受けやすく、ジッタを発生しやすく、タイミング精度を劣化させる原因となっていたからである。
【００１５】
この高精度タイミング系でどの程度タイミング精度が悪化するか、回路設計段階では正確に予測することが困難という課題もあった。例えば経路の長さによる遅延時間が５０ｎｓ程度になる系では、製作によってはジッタが６０ｐｓ発生することもあった。
またアナログ信号の高精度遅延が要求される経路スキューアジャスタは、構成する部品点数が多く製作費用も高価であった。
それに加えて、全体的に精度を留意すべきアナログ系のハード量が多いことから、回路設計上あるいは調整上の簡易化を難しくしていた。
【００１６】
【問題を解決するための手段】
上記の諸問題を解決すべく、アナログ信号の一連の高精度タイミング系を可能な限り短くして系の遅延時間を小さくし、その分を論理回路に置き換えた。
具体的には、アナログ信号の高精度タイミング系を高精度クロック信号を通過させるイネーブルゲートと高分解能を得るための可変遅延回路のみとした。そこで、従来の経路スキューアジャスタやフォーマットコントロ−ルゲートやオア回路等は全て論理回路部に持たせて、その多くの部分を論理演算手段で解決する。以下詳細に説明する。
【００１７】
この発明は従来の回路構成の概念、つまりタイミング発生器でタイミングエッジを生成し、そのタイミングエッジをフォーマットコントロールゲートで立ち上がりか立ち下がりかを選別し、経路スキューアジャススタで６本のタイミングエッジの伝送系の経路スキューを調整して同一にし、オア回路で３本のセット信号をまとめてＲＳ・ＦＦにセット信号を与え、また３本のリセット信号をオア回路でまとめてＲＳ・ＦＦにリセット信号を与えて波形を生成する構成の概念を全く変えたものである。
【００１８】
回路構成は、先ず従来のタイミング発生器の回路構成を２つに分割し、論理遅延回路は従来のようにＰＧから信号を受け取り高精度クロック信号ｃｋ周期の論理遅延を行わせる。一方、イネーブルゲートと可変遅延回路を終段のＲＳ・ＦＦの前段に置き、イネーブルゲートで高確度のタイミングエッジとなるｃｋ信号を受け、そのｃｋ信号を可変遅延回路に与えて高分解能の遅延を与え、その可変遅延回路の出力を直接ＲＳ・ＦＦにセット信号あるいはリセット信号として与えて波形生成を行う。つまり、従来の高精度タイミング系の経路を非常に短くして、しかも従来の６本を２本に纏めた。
【００１９】
論理遅延回路のｃｋ周期確度の論理パルス信号はフォーマットコントロールゲートでセット信号とリセット信号とに区分けし、セット系は３本のセット信号をオアゲートでまとめて次段の論理可変遅延回路に送られる。リセット系も３本の論理パルス信号を同様にオアゲートでまとめて次段の論理可変遅延回路に送られる。論理遅延回路でＰＧより受信するｃｋ周期確度以下の高分解能信号もフォーマットコントロールゲートの信号選択器でセット信号かリセット信号かに区分されて、それぞれの論理遅延設定回路に送られる。
【００２０】
論理遅延設定回路では、論理遅延回路から送られた高分解能信号データと経路スキュー補正値と必要に応じてオフセット値を加算した遅延時間信号を論理可変遅延回路に伝送する。このため論理遅延設定回路では論理遅延回路から送られてきた１または複数個の高分解能信号を、小データ選択器で小さなデータ値の高分解能信号を選ぶ。
【００２１】
論理可変遅延回路では論理遅延設定回路からの遅延時間信号を受け、ｃｋ周期単位以上の遅延時間は論理遅延回路と同じｃｋ同期型遅延回路で論理遅延回路からの論理パルス信号を遅延させる。この遅延された論理パルスがイネーブル信号と成り、このイネーブル信号をイネーブルゲートに与え、高精度クロック信号ｃｋを選択する。ｃｋ周期単位以下の高分解能信号は高分解能データメモリに一時記憶され高分解能の可変遅延回路を駆動する。この可変遅延回路の出力信号をＲＳ・ＦＦにセット信号あるいはリセット信号として与える。
【作用】
【００２２】
上述したように、この発明はＰＧからの信号形態は変えずに、従来のタイミング発生器、フォーマットコントロール、経路スキューアジャスタからオア回路の３系統、つまり６本のアナログ信号のタイミングエッジ伝送系を統合して、できる限り論理的に動作させたもので、高精度タイミング系の経路は非常に短くなり、しかも２本ですむので経路スキューもジッタも非常に小さくなった。
【００２３】
【実施例】
図１にこの発明の一実施例を、図２に他の実施例を、図３にこの発明のタイミング図を示す。図４、図７と対応する部分には同一符号を付す。
図１に基づいて説明する。先ず回路構成について従来の構成図、図４と比較する。図４のタイミング発生器１の構成を２分割して、ＰＧ（パターンジェネレータ）５からの信号は従来と同じ形態で論理遅延回路１０で受信する。イネーブルゲート１１と可変遅延回路１２を終段のＲＳ・ＦＦ５０の前に置いた。従来のタイミングエッジ回路の経路スキューアジャスタ３０を無くし、論理的に経路スキューを調整する論理遅延設定回路７０と論理可変遅延回路８０を設けた。フォーマットコントロールの機能は両者とも同じだが、従来のフォーマットコントロールゲート２２は高精度タイミング系のタイミングエッジを取り扱ったが、この発明では論理的な信号を取り扱う。以下、回路構成と回路動作について説明する。
【００２４】
ＰＧ５からの信号を従来と同じ形態で３つの論理遅延回路１０とフォーマットコントロール６０のＦＣ６１で受信する。３つの論理遅延回路１０では分解能がｃｋ単位以上の遅延信号をｃｋ同期型遅延回路で遅延させ、フォーマットコントロールゲート６２とオアゲート６７１  または６７２  を経由して論理可変遅延回路８０１  または８０２  に伝送する。ここで、６７１  や８０１  は波形生成の立ち上がり系を、６７２  や８０２  は立ち下がり系を意味するが、特に区別する必要が無い場合には６７や８０ということにする。
分解能がｃｋ周期単位以下の高分解能信号は、直ちに送出され、フォーマットコントロールゲート６２の信号選択器６５を経て立ち上がり系と立ち下がり系に区分けされ、論理遅延設定回路７０の小データ選択器７１に送られる。この信号選択器６５は高分解能信号を立ち上がり信号か立ち下がり信号かに選択するもので、選択されない側にはＨ信号を送出して無効信号とするようにする。そのために２つの入力２信号マルチプレクサで構成するとよい。
【００２５】
論理遅延設定回路７０は小データ選択器７１とレジスタ７２と高速の加算器７３で構成される。小データ選択器７１には３つの論理遅延回路１０から１または複数個の高分解能信号が送られてくるので小さなデータ値、つまり時間の最も早いデータを選択抽出し、レジスタ７２のデータと加算器７３で加算し、論理可変遅延回路８０に送信する。ｃｋ周期単位以下の複数信号は１つしか実行できないし、最小信号が正しい信号であるからである。レジスタ７２には、経路スキューの補正値を設定する。高精度タイミング系が２本のみであるので、一方のレジスタ７２１  あるいは７２２  は零でよい。
【００２６】
論理可変遅延回路８０では論理遅延設定回路７０からの信号を分解能がｃｋ周期単位以上と以下とに区分けし、ｃｋ周期単位以上の遅延は論理遅延回路と同じｃｋ同期型遅延回路で論理遅延回路１０からの論理パルスを遅延させ、イネーブル信号としてイネーブルゲート１１に送出する。またｃｋ周期単位以下の遅延信号は高分解能データメモリＭに記憶し高分解能の可変遅延回路１２を駆動する。
【００２７】
立ち上がり系のイネーブルゲート１１１  では論理可変遅延回路８０１  からのイネーブル信号でゲートを開き、タイミングエッジとなる高精度クロック信号ｃｋを通過させる。通過したｃｋ信号は可変遅延回路１２１  でｃｋ周期単位以下の高分解能の遅延を与えられて立ち上がりタイミングエッジとなり、ＲＳ・ＦＦ５０にセット信号を与える。
同様に、立ち下がり系のイネーブルゲート１１２  では論理可変遅延回路８０２  からのイネーブル信号でゲートを開き、高精度クロック信号ｃｋを通過させ、可変遅延回路１２２  でｃｋ周期単位以下の高分解能の遅延を与えられて立ち下がりタイミングエッジとなり、ＲＳ・ＦＦ５０にリセット信号を与えて波形生成を行う。
【００２８】
図２の他の実施例について説明する。図２は図１と比べて、論理遅延設定回路７０内にタイミングオフセットのレジスタ７４とその加算器７５をそれぞれ追加したものである。これは半導体ＩＣ試験装置全体のタイミング調整で必要な場合があり、例えば期待値検出側のタイミングと同期を取るために必要となる場合があるからである。しかもプラスのオフセットのみで無く、この経路の遅延時間内でのマイナスのオフセットを設定することもできる。
【００２９】
図１と図２のいずれの実施例においても、論理遅延設定回路７０内の加算器７３、７５はリアルタイムに高速で動作するものでなければならない。入力側の論理遅延回路１０からの論理パルス信号に遅れてはならないからである。従って、全ての同期を取るために必要に応じてオア回路６７と論理可変遅延回路８０との間に遅延回路を挿入して、全体としてタイミングを同一にずらしてもよい。
【００３０】
この発明構成回路のタイミング図を図３に示し、図７と比べて説明する。条件は図７の場合と同一とする。図３の（Ａ）テストサイクル、（Ｂ）高精度クロック信号ｃｋ、（Ｃ）ＲＡＴＥ信号、（Ｄ）ＰＡＤＡＴ、（Ｅ）遅延時間、までは図７と同じである。テストサイクル１で立ち上がりのタイミングエッジを生成するとすると、論理可変遅延回路８０１  からイネーブルゲート１１１  に与えるイネーブル信号（Ｆ）は、図７のときに比べて１０ｎｓ遅れて２０ｎｓからとなる。つまり図７の可変遅延回路出力分の４ｎｓと経路スキューアジャスタ出力分の１０ｎｓの和、１４ｎｓのうちｃｋ周期５ｎｓの整数倍、５ｎｓ×２＝１０ｎｓ、遅れることになる。これは論理可変遅延回路８０１  のｃｋ同期型遅延回路で遅延させたからである。
【００３１】
論理可変遅延回路８０１  の高分解能データメモリＭに与えられる図３（Ｇ）のＨＲＤＡＴは、上記の１４ｎｓと１０ｎｓとの差の４ｎｓである。従って、イネーブルゲート１１１  から出力される図３（Ｈ）のイネーブルゲート出力は、（Ｆ）のイネーブル信号と（Ｂ）の高精度クロック信号との論理積（アンド）となり、テストサイクル１の先端より２０ｎｓ遅れとなる。次に可変遅延回路１２１  の出力は図３（Ｉ）のように２４ｎｓ遅れとなる。
【００３２】
上述のようにタイミングエッジをイネーブル信号で生成してからＲＳ・ＦＦ５０に与えるまでに、図７の従来回路では高精度の可変遅延回路で１４ｎｓの遅延時間を与えていたが、図３のこの発明では４ｎｓでよい。つまり高精度クロック信号ｃｋの１周期内の遅延ですむようになった。
【００３３】
【発明の効果】
本発明は、以上説明したように構成されているので以下に掲載されるような効果を奏する。
１、従来のタイミングエッジを扱う高精度タイミング系の回路の大部分を本発明では論理回路部９に移すことができるようになり、この発明の高精度タイミング系は非常に短くなったので、より高精度のタイミングエッジが得られるようになった。例えば従来の経路長による遅延時間が１０ｎｓ〜５０ｎｓしていたものが、この発明では高精度クロック信号ｃｋの１周期、５ｎｓ以下に短縮できた。
２、従って、周囲の影響を受け難くなり、波形のぶれであるジッタが非常に減少し、従来例では６０ｐｓが本発明では２０ｐｓ以下まで軽減できた。
３、従来のタイミングエッジ信号の高精度タイミング系で必要な経路スキューアジャスタ３０の可変遅延回路３３、３４は、高価で製作が困難な回路であったが、これを不要としたので装置が安価になった。
４、論理回路が多くなったので、従来できなかったカスタマＩＣ化が可能になってきた。
【図面の簡単な説明】
【図１】本発明の一実施例の構成図である。
【図２】本発明の他の実施例の構成図である。
【図３】図１、図２のタイミング図である。
【図４】従来の一例の構成図である。
【図５】テストサイクルでのドライバ出力波形、タイミングエッジの説明図である。
【図６】可変遅延回路の一例の構成図である。
【図７】図４のタイミング図である。
【符号の説明】
１、２、３      タイミング発生器
５    ＰＧ（タイミングジェネレータ）
９    論理回路部
１０    論理遅延回路
１１、１１１  、１１２      イネーブルゲート
１２、１２１  、１２２      可変遅延回路
２０    フォーマットコントロール
２１    ＦＣ（フォーマットコントロール主要部）
２２、２２１  、２２２  、２２３      フォーマットコントロールゲート
２３、２４    アンドゲート
３０、３０１  、３０２  、３０３      経路スキューアジャスタ
３１、３２    レジスタ
３３、３４    可変遅延回路
４０、４０１  、４０２      オア回路
５０    ＲＳ・ＦＦ（セットリセット・フリップフロップ）
５１    ドライバ
６０    フォーマットコントロール
６１    ＦＣ（フォーマットコントロール主要部）
６２、６２１  、６２２  、６２３      フォーマットコントロールゲート
６３、６４    アンドゲート
６５、６５１  、６５２      信号選択器
６７、６７１  、６７２      オアゲート
７０、７０１  、７０２      論理遅延設定回路
７１、７１１  、７１２      小データ選択器
７２、７２１  、７２２      レジスタ
７３、７３１  、７３２      加算器
７４、７４１  、７４２      レジスタ
７５、７５１  、７５２      加算器
８０、８０１  、８０２      論理可変遅延回路
Ｍ    高分解能データメモリ
【図１】
0003633988.tif 000002
【図２】
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【図３】
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【図４】
0003633988.tif 000005
【図５】
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【図６】
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【図７】
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