(57)【特許請求の範囲】
【請求項１】
２つのＬＳＩ間で、少なくともクロック及びデータをインターフェースする装置であって、
一方のＬＳＩは、クロック発振源と、
前記発振源で生成されたクロックの駆動能力を増幅する第１のクロックバッファと、
前記第１のクロックバッファの出力をＬＳＩ外部へ出力するための第１の出力バッファと、
他方のＬＳＩから供給されるデータを受ける第１の入力バッファと、
前記第１のクロックバッファの出力クロックで動作し、前記第１の入力バッファの出力をラッチする第１のフリップフロップと、
前記第１のフリップフロップの出力を処理する第１の内部ロジックとを備え、
他方のＬＳＩは、前記一方のＬＳＩから供給されるクロックを受ける第２の入力バッファと、
前記第２の入力バッファの出力クロックの駆動能力を増幅する第２のクロックバッファと、
前記第２のクロックバッファの出力クロックで動作する第２の内部ロジックと、
前記第２の入力バッファの出力クロックで動作し、前記第２の内部ロジックの出力をラッチする第２のフリップフロップと、
前記第２のフリップフロップの出力をＬＳＩ外部へ出力する第２の出力バッファとを備えたことを特徴とするＬＳＩ間インターフェース装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のＬＳＩが同一のクロックで動作するシステムにおけるＬＳＩ間インターフェース装置に関する。
【０００２】
【従来の技術】
図４は従来のＬＳＩ間インターフェース装置によるブロック図である。
【０００３】
図４において、４０１は、ＬＳＩ１、ＬＳＩ２で共通に使用するクロックの元となる発振クロック５０１を生成するクロック発振源、４０２は、クロック発振源４０１で生成された発振クロック５０１の駆動力を増幅し、内部クロック５０２を出力するクロックバッファ、４０３は、内部クロック５０２をＬＳＩ外部へ出力するための出力バッファ、４０６は、ＬＳＩ２から供給されるデータ５０８を受け取るための入力バッファ、４０５は、入力バッファ４０６の出力５０９を内部クロック５０２でラッチするフリップフロップ、４０４は、フリップフロップ４０６の出力５１０を処理する内部ロジックであり、以上が、ＬＳＩ１に含まれる要素である。
【０００４】
また、４０７は、外部から供給される外部クロック５０３を受け取るための入力バッファ、４０８は、入力バッファ４０７から出力される入力クロック５０４の駆動力を増幅し、内部クロック５０５を出力するクロックバッファ、４１１は、内部クロック５０５に同期したデータ５０６を発生する内部ロジック、４０９は、内部ロジック４１１の出力５０６をＬＳＩ外部へ出力するための出力バッファであり、以上がＬＳＩ２に含まれる要素である。
【０００５】
以上のように構成されたＬＳＩ間インターフェース装置において、以下図面を参照しながら従来のＬＳＩ間インターフェース方法の動作について説明する。
【０００６】
図５は、従来例のＬＳＩ間インターフェース装置における、各クロックのタイミング図である。
【０００７】
クロック発振源４０１で生成された発振クロック５０１はクロックバッファ４０２を通過し、内部クロック５０２となる。このとき、クロックバッファ４０２で遅延が発生するため、内部クロック５０２は発振クロック５０１に対して、遅延時間Ａだけ遅れた位相となる。内部クロック５０２は、出力バッファ４０３を通過し、ＬＳＩ１の外部へ出力される。このとき、出力バッファ４０３で遅延が発生するため、外部クロック５０３は内部クロック５０２に対して、遅延時間Ｂだけ遅れた位相になる。外部クロック５０３が、ＬＳＩ２へ供給される際、まず、ＬＳＩ２の入力バッファ４０７を通過し、入力クロック５０４となる。このとき入力バッファ４０７で遅延が発生するため、入力クロック５０４は外部クロック５０３に対して、遅延時間Ｃだけ遅れた位相になる。入力クロック５０４はクロックバッファ４０８を通過し、内部クロック５０５となる。このときクロックバッファ４０８で遅延が発生するため、内部クロック５０５は入力クロック５０４に対して、遅延時間Ｄだけ遅れた位相となる。このとき、ＬＳＩ１の内部ロジック４０４の動作クロック（内部クロック５０２）と、ＬＳＩ２の内部動作クロック（内部クロック５０５）とでは、Ｂ＋Ｃ＋Ｄの位相差が発生する。
【０００８】
図６は、内部クロック５０２，５０５と、ＬＳＩ２からＬＳＩ１へ供給されるデータ５０６，５０８，５０９のタイミング図である。
【０００９】
ＬＳＩ２の内部ロジック４１１で生成されたデータ５０６がＬＳＩ１のフリップフロップ４０５に到達するまでの遅延時間は、Ｅ＋Ｆ＋Ｇであり、ＬＳＩ２の内部クロック５０５の立ち上がりエッジから、ＬＳＩ１の内部クロック５０２の立ち上がりエッジまでの時間差はＴ―（Ｂ＋Ｃ＋Ｄ）となる。
【００１０】
データ５０９の“い”の部分をＬＳＩ１の内部クロック５０２で確実にラッチするためには、データの遅延量がクロックの位相差よりも小さい必要がある。
【００１１】
すなわち、Ｅ＋Ｆ＋Ｇ＋Ｈ＜Ｔ―（Ｂ＋Ｃ＋Ｄ）（以下、式１）の関係が成り立つ必要がある。
【００１２】
【発明が解決しようとする課題】
しかしながら、ＬＳＩの大規模化に伴い、クロックバッファ４０８の遅延量Ｄが増加する傾向にある。そのため、最小遅延条件から最大遅延条件まですべての条件で式１を満たすことができなくなり、データのラッチミスや、タイミングずれなどを起こす場合がある。
【００１３】
【課題を解決するための手段】
本発明は、ＬＳＩの出力の最終段のフリップフロップのクロックは、クロックバッファを通過したあとのクロックではなく、クロックバッファに入力されるクロックを使用する構成にする。
【００１４】
こうすることにより、クロック発振源を有するＬＳＩのクロックと供給されるクロックに基づき動作するＬＳＩから出力されるデータとの位相差を少なくすることができ、データのラッチミスや、タイミングずれなどを回避することができる。
【００１５】
【発明の実施の形態】
本発明は、２つのＬＳＩ間で、少なくともクロック及びデータをインターフェースする装置であって、一方のＬＳＩは、クロック発振源と、前記クロック発振源で生成されたクロックの駆動能力を増幅する第１のクロックバッファと、前記第１のクロックバッファの出力をＬＳＩ外部へ出力するための第１の出力バッファと、他方のＬＳＩから供給されるデータを受ける第１の入力バッファと、前記第１のクロックバッファの出力クロックで動作し、前記第１の入力バッファの出力をラッチする第１のフリップフロップと、前記第１のフリップフロップの出力を処理する第１の内部ロジックとを備え、他方のＬＳＩは、前記一方のＬＳＩから供給されるクロックを受ける第２の入力バッファと、前記第２の入力バッファの出力クロックの駆動能力を増幅する第２のクロックバッファと、前記第２のクロックバッファの出力クロックで動作する第２の内部ロジックと、前記第２の入力バッファの出力クロックで動作し、前記第２の内部ロジックの出力をラッチする第２のフリップフロップと、前記第２のフリップフロップの出力をＬＳＩ外部へ出力する第２の出力バッファとを備えたものである。
【００１６】
これにより、一方のＬＳＩ（ＬＳＩ１）と、他方のＬＳＩ（ＬＳＩ２）とのデータのインターフェースにおいて、データの位相調整用の遅延バッファなどが必要なく、確実にデータの受け渡しを行うことができる。
【００１７】
以下に本発明の実施の形態について、図面を用いて説明する。
【００１８】
（実施の形態）
図１は、本発明の実施の形態によるＬＳＩ間インターフェース装置の構成を示すブロック図である。
【００１９】
図１において、１０１は、２つのＬＳＩ（ＬＳＩ１、ＬＳＩ２）で共通に使用するクロックの元となる発振クロック２０１を生成するクロック発振源、１０２は、クロック発振源１０１で生成された発振クロック２０１の駆動力を増幅し、内部クロック２０２を出力するクロックバッファ、１０３は内部クロック２０２をＬＳＩ１の外部へ出力するための出力バッファ、１０６は、ＬＳＩ２から供給されるデータ２０８を受け取るための入力バッファ、１０５は、入力バッファ１０６の出力２０９を内部クロック２０２でラッチするフリップフロップ、１０４は、フリップフロップ１０６の出力２１０を処理する内部ロジックであり、以上が、ＬＳＩ１に含まれる要素である。
【００２０】
また、１０７は、外部から供給される外部クロック２０３を受け取るための入力バッファ。１０８は、入力バッファ１０７から出力される入力クロック２０４の駆動力を増幅し、内部クロック２０５を出力するクロックバッファ、１１１は、内部クロック２０５に同期したデータ２０６を発生する内部ロジック、１１０は内部ロジック１１１から出力されるデータ２０６をデータ出力用クロック２０４でラッチするフリップフロップ、１０９は、フリップフロップ１１０の出力２０７をＬＳＩ外部へ出力するための出力バッファであり、以上がＬＳＩ２に含まれる要素である。
【００２１】
以上のように構成されたＬＳＩ間インターフェース装置において、以下図面を参照しながら本発明の実施の形態によるＬＳＩ間インターフェース装置の動作について説明する。
【００２２】
図２は、本実施の形態のＬＳＩ間インターフェース装置における、各クロック２０１〜２０５のタイミング図である。
【００２３】
クロック発振源１０１で生成された発振クロック２０１はクロックバッファ１０２を通過し、内部クロック２０２となる。このとき、クロックバッファ１０２で遅延が発生するため、内部クロック２０２は発振クロック２０１に対して、遅延時間Ａだけ遅れた位相となる。内部クロック２０２は、出力バッファ１０３を通過し、ＬＳＩ１の外部へ出力される。このとき、出力バッファ１０３で遅延が発生するため、外部クロック２０３は内部クロック２０２に対して、遅延時間Ｂだけ遅れた位相になる。外部クロック２０３が、ＬＳＩ２へ供給される際、まず、ＬＳＩ２の入力バッファ１０７を通過し、入力クロック２０４となる。このとき入力バッファ１０７で遅延が発生するため、入力クロック２０４は外部クロック２０３に対して、遅延時間Ｃだけ遅れた位相になる。入力クロック２０４はクロックバッファ１０８を通過し、内部クロック２０５となる。このときクロックバッファ１０８で遅延が発生するため、内部クロック２０５は入力クロック２０４に対して、遅延時間Ｄだけ遅れた位相となる。このとき、ＬＳＩ１の内部ロジック１０４の動作クロック（内部クロック２０２）と、ＬＳＩ２の内部動作クロック（内部クロック２０５）とでは、Ｂ＋Ｃ＋Ｄの位相差が発生する。
【００２４】
図３は、内部クロック２０２，２０５と、ＬＳＩ２からＬＳＩ１へ供給されるデータのタイミング図である。
【００２５】
データ２０６は、ＬＳＩ２の内部ロジック１１１で生成される内部クロック２０５に同期した信号である。フリップフロップ１１０は、データ２０６を入力クロック２０４でラッチする。このときの出力は２０７となり、入力クロック２０４に対して、遅延時間Ｅだけ遅延したタイミングとなる。このＥは、フリップフロップ出力データの遅延量である。フリップフロップ１１０の出力２０７は、入力クロック２０４に対して、Ｅ遅れて出力され、その後出力バッファ１０９でＦ遅延し、ＬＳＩ２の外部へ出力される。その後、ＬＳＩ１の入力バッファ１０５で、Ｇ遅延した信号２０９をフリップフロップ１０５でラッチする。このとき、内部クロック２０２のタイミング３０６でラッチミスを起こさない条件は、データ２０６の変化点３０１が、入力クロック２０４の変化点３０３よりもセットアップ時間Ｈ早く、かつ、データ２０６の変化点３０２が、入力クロック２０４の変化点３０３よりもホールド時間Ｉ遅く、かつ、データ２０９の変化点３０４が、内部クロック２０２の立ち上がりエッジ３０５よりもホールド時間Ｉ遅れており、かつ、内部クロック２０２の立ち上がりエッジ３０６よりもセットアップ時間Ｈ早い場合に成立する。
【００２６】
以上の条件を数式で表すと、Ｉ−Ｅ＜Ｄ＜Ｔ−Ｅ−Ｈ（以下、式２）、Ｂ＋Ｃ＋Ｅ＋Ｆ＋Ｇ＋Ｈ＜Ｔ（以下、式３）となり、以上の２式を満たす場合に、正しいデータの送受の条件が成立する。
【００２７】
一般的に、クロックバッファ１０８の遅延量Ｄはフリップフロップ１１０のホールド時間Ｉに対して、十分大きく、クロックバッファ１０８の遅延量Ｄはクロックの１周期Tよりも十分小さいので、式２は容易に満たすことができる。また、入力バッファの遅延量Ｃ、Ｇと、出力バッファの遅延量Ｂ、Ｆと、フリップフロップの遅延量Ｅと、フリップフロップのセットアップマージンＨは、クロックの１周期Tよりも十分小さいので、式３は容易に満たすことができる。
【００２８】
以上のように、本実施の形態の構成とすることで、ＬＳＩ間におけるデータのラッチミスやタイミングのずれなどを回避するＬＳＩ間インターフェース装置を実現できる。
【００２９】
なお、本実施の形態では、２つのＬＳＩ間におけるインターフェースの方法を示したが、３以上のＬＳＩ間においても、同様の構成を採用できることは言うまでもない。この場合、例えば、ＬＳＩ２に相当するものが複数個あり、ＬＳＩ１には、各ＬＳＩ２に対応した入力バッファを備える構成とすればよい。
【００３０】
【発明の効果】
以上のように本発明によれば、各ＬＳＩに共通のクロックを発振するＬＳＩ１のクロックと、そのクロックにより外部から入力されるデータ（ＬＳＩ２から出力されるデータ）との位相差を少なくすることができ、データのラッチミスや、タイミングずれなどを回避することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態によるＬＳＩ間インターフェース装置の構成を示すブロック図
【図２】同ＬＳＩ間インターフェース装置のクロックのタイミング図
【図３】同ＬＳＩ間インターフェース装置のクロックとデータのタイミング図
【図４】従来のＬＳＩ間インターフェース装置の構成を示すブロック図
【図５】従来のＬＳＩ間インターフェース装置のクロックのタイミング図
【図６】従来のＬＳＩ間インターフェース装置のクロックとデータのタイミング図
【符号の説明】
１０１  クロック発振源
１０２、１０８  クロックバッファ
１０３、１０９  出力バッファ
１０４、１１１  内部ロジック
１０５、１１０  フリップフロップ
１０６、１０７  入力バッファ
【図１】
0003636054.tif 000002
【図２】
0003636054.tif 000003
【図３】
0003636054.tif 000004
【図４】
0003636054.tif 000005
【図５】
0003636054.tif 000006
【図６】
0003636054.tif 000007