(57)【特許請求の範囲】
【請求項１】
書き込み状態の不揮発性メモリセルと消去状態の不揮発性メモリセルとが混在するブロックからデータを一括消去する際、この一括消去前に、前記消去状態の不揮発性メモリセルに対して、前記消去状態と前記書き込み状態との中間のレベルまでデータを書き込む第１機能と、
前記消去状態の不揮発性メモリセルに対して、前記消去状態と前記書き込み状態との中間のレベルまでデータを書き込んだ後、前記ブロックからデータを一括消去する第２機能と
を具備することを特徴とする半導体集積回路装置。
【請求項２】
複数の書き込み状態の不揮発性メモリセル、これら複数の書き込み状態のいずれよりもしきい値レベルが低い消去状態の不揮発性メモリセルが少なくとも混在するブロックからデータを一括消去する際、この一括消去前に、前記消去状態の不揮発性メモリセルに対して、この消去状態よりも少なくとも１つ高いしきい値レベルまでデータを書き込む第１機能と、
前記消去状態の不揮発性メモリセルに対して、この消去状態よりも少なくとも１つ高いしきい値レベルまでデータを書き込んだ後、前記ブロックからデータを一括消去する第２機能と
を具備することを特徴とする半導体集積回路装置。
【請求項３】
前記消去状態の不揮発性メモリセルに対する書き込みは、チャネルホットエレクトロン注入を用いて行い、かつ複数の前記消去状態の不揮発性メモリセルに対して同時に行うことを特徴とする請求項１及び請求項２いずれかに記載の半導体集積回路装置。
【請求項４】
前記不揮発性メモリセルが接続された複数のビット線と、
第１信号に応じて前記複数のビット線うち、ｎ（ｎは自然数）本のビット線を書き込み選択し、第２信号に応じて前記ｎ本とは異なるｍ（ｍは自然数）本のビット線を書き込み選択する書き込みビット数可変回路と
を具備することを特徴とする請求項１及び請求項２いずれかに記載の半導体集積回路装置。
【請求項５】
第１信号に応じて第１書き込み電圧及び第１ベリファイ電圧を発生し、第２信号に応じて前記第１書き込み電圧とは異なる第２書き込み電圧及び前記第１ベリファイ電圧とは異なる第２ベリファイ電圧を発生する電圧発生回路とを、さらに具備し、
前記不揮発性メモリセルは、前記第１書き込み電圧、前記第１ベリファイ電圧、前記第２書き込み電圧及び前記第２ベリファイ電圧をゲートに受けることを特徴とする請求項１及び請求項２いずれかに半導体集積回路装置。
【請求項６】
前記不揮発性メモリセルは、書き込み電圧及びベリファイ電圧をゲートに受け、
第１信号に応じて前記書き込み電圧の値及び前記ベリファイ電圧の値をそれぞれ第１の値に制御し、第２信号に応じて前記書き込み電圧の値及び前記ベリファイ電圧の値をそれぞれ前記第１の値とは異なる第２の値に制御する電圧制御回路を、さらに具備することを特徴とする請求項１及び請求項２いずれかに記載の半導体集積回路装置。
【請求項７】
前記ｍ本のビット線の数は、前記ｎ本のビット線の数よりも多いことを特徴とする請求項４に記載の半導体集積回路装置。
【請求項８】
前記第２書き込み電圧が印加されて同時に書き込まれる前記不揮発性メモリセルの数は、前記第１書き込み電圧が印加されて同時に書き込まれる前記不揮発性メモリセルの数よりも多いことを特徴とする請求項５に記載の半導体集積回路装置。
【請求項９】
前記書き込み電圧が前記第２の値であるとき、同時に書き込まれる前記不揮発性メモリセルの数は、前記書き込み電圧が第１の値であるときよりも多いことを特徴とする請求項６に記載の半導体集積回路装置。
【請求項１０】
前記ｍ本のビット線が書き込み選択されているとき、前記不揮発性メモリセルのゲートに印加される書き込み電圧は、前記ｎ本のビット線が書き込み選択されているときよりも低いことを特徴とする請求項４に記載の半導体集積回路装置。
【請求項１１】
前記第２書き込み電圧は、前記第１書き込み電圧よりも低いことを特徴とする請求項５に記載の半導体集積回路装置。
【請求項１２】
前記第２の値は、前記第１の値よりも低いことを特徴とする請求項６に記載の半導体集積回路装置。
【請求項１３】
前記第２ベリファイ電圧は、前記第１ベリファイ電圧よりも低いことを特徴とする請求項５に記載の半導体集積回路装置。
【請求項１４】
前記第１信号は通常書き込みを示す信号であり、前記第２信号は消去前書き込みを示す信号であることを特徴とする請求項４乃至請求項６いずれか一項に記載の半導体集積回路装置。
【請求項１５】
前記第１信号は第１論理であり、前記第２信号は前記第１信号の第２論理であることを特徴とする請求項４乃至請求項６いずれか一項に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置に係わり、例えばフラッシュメモリのような電気的にデータ消去が可能な不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
ＮＯＲ型フラッシュメモリにおいては、例えば５１２ｋビットを１ブロックとして、ブロック単位一括の消去を行う。消去前には、図２０に示すように、データ“０”（書き込み状態）のセルと、データ“１”（消去状態）のセルとが混在している。この状態のまま消去動作を行うと、データ“１”（消去状態）であったセルのしきい値電圧はより低い方向にシフトされる。この結果、書き込み動作時や読み出し動作時に非選択ワード線に印加される電圧、例えば０Ｖよりも低い電圧までシフトされることがある。
【０００３】
このようにしきい値電圧が下がり過ぎたセル、即ち過消去セルが発生すると、その後の書き込みや読み出し動作時、ビット線に過大なリーク電流が流れる。例えば書き込み時、ビット線にリーク電流が流れると、書き込み時間の増大を招く。また、読み出し時、ビット線にリーク電流が流れると、そのビット線に接続された全てのセルのデータがデータ“１”と誤検知されたり、あるいは誤検知までは至らなくても、データ“０”の読み出し速度が遅くなったりする。
【０００４】
従って、通常、図２１に示すように、消去動作に入る前に、全てのセルをデータ“０”まで書き込む、いわゆる“消去前書き込み”という動作が行なわれる。
【０００５】
消去前書き込みを行うと、消去前に全てのセルがデータ“０”になっているため、上記過消去は起き難くなる。
【０００６】
【発明が解決しようとする課題】
消去前書き込みでは、データ“１”（消去状態）のセルを、データ“０”（書き込み状態）まで書き込む。この後、消去動作に移行する。しかしながら、消去前書き込み動作は、チャネルホットエレクトロン注入を用いるために消費電流が大きい。このため、一度に多くのセルに書き込みを行うことは難しく、ブロック内全てのセルに書き込むには、非常に長い時間を要する。メモリ容量が大容量になればなるほど、同一チップに搭載されているブロック数も多くなる。各ブロックの消去前書き込みに時間がかかると、例えば工場での製品試験の時間が非常に長くなってしまう。もちろん、市場においても、大容量品ほど、高速なデータ書き換えの要請が高まってきており、データの消去に時間がかかることは、好ましいことではない。
【０００７】
この発明は、上記の事情に鑑み為されたもので、その目的の一つは、データ書き換えの高速化を図ることが可能な半導体集積回路装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的の一つを達成するために、この発明の第１態様に係る半導体集積回路装置は、書き込み状態の不揮発性メモリセルと消去状態の不揮発性メモリセルとが混在するブロックからデータを一括消去する際、この一括消去前に、前記消去状態の不揮発性メモリセルに対して、前記消去状態と前記書き込み状態との中間のレベルまでデータを書き込む第１機能と、前記消去状態の不揮発性メモリセルに対して、前記消去状態と前記書き込み状態との間のレベルまでデータを書き込んだ後、前記ブロックからデータを一括消去する第２機能とを具備する。
【０００９】
また、この発明の第２態様に係る半導体集積回路装置は、複数の書き込み状態の不揮発性メモリセル、これら複数の書き込み状態のいずれよりもしきい値レベルが低い消去状態の不揮発性メモリセルが少なくとも混在するブロックからデータを一括消去する際、この一括消去前に、前記消去状態の不揮発性メモリセルに対して、この消去状態よりも少なくとも１つ高いしきい値レベルまでデータを書き込む第１機能と、前記消去状態の不揮発性メモリセルに対して、この消去状態よりも少なくとも１つ高いしきい値レベルまでデータを書き込んだ後、前記ブロックからデータを一括消去する第２機能とを具備する。
【００１０】
また、この発明の第３態様に係る半導体集積回路装置は、複数のビット線と、前記複数のビット線に電気的に接続された複数の不揮発性メモリセルと、第１信号に応じて前記複数のビット線うち、ｎ（ｎは自然数）本のビット線を書き込み選択し、第２信号に応じて前記ｎ本とは異なるｍ（ｍは自然数）本のビット線を書き込み選択する書き込みビット数可変回路とを具備する。
【００１１】
また、この発明の第４態様に係る半導体集積回路装置は、第１信号に応じて第１書き込み電圧及び第１ベリファイ電圧を発生し、第２信号に応じて前記第１書き込み電圧とは異なる第２書き込み電圧及び前記第１ベリファイ電圧とは異なる第２ベリファイ電圧を発生する電圧発生回路と、前記第１書き込み電圧、前記第１ベリファイ電圧、前記第２書き込み電圧及び前記第２ベリファイ電圧をゲートに受ける不揮発性メモリセルとを具備する。
【００１２】
また、この発明の第５態様に係る半導体集積回路装置は、書き込み電圧及びベリファイ電圧をゲートに受ける不揮発性メモリセルと、第１信号に応じて前記書き込み電圧の値及び前記ベリファイ電圧の値をそれぞれ第１の値に制御し、第２信号に応じて前記書き込み電圧の値及び前記ベリファイ電圧の値をそれぞれ前記第１の値とは異なる第２の値に制御する電圧制御回路とを具備する。
【００１３】
【発明の実施の形態】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１４】
（第１実施形態）
図１Ａは、この発明の第１実施形態に係る不揮発性半導体記憶装置の消去前書き込み後のセルしきい値分布、及び消去後のセルしきい値分布の一例を示す図である。
【００１５】
図１Ａに示すように、この発明の第１実施形態に係る不揮発性半導体記憶装置では、消去前書き込みにあたり、データ“１”（消去状態）のセルをデータ“０”（書き込み状態）まで書き込まず、データ“１”とデータ“０”との中間のレベルまで書き込む。どのレベルまで書き込むかは、データ“０”（書き込み状態）のセルをデータ“１”（消去状態）まで消去したとき、中間のレベルまで書き込まれたセルが、大きく過消去されないレベルに設定されれば良い。例えばデータ“１”（消去状態）より少し上のレベルまで書き込めば、セルが大きく過消去されることはなくなる。
【００１６】
これはセルの電子を、トンネル電流機構を用いて基板に引き抜いて消去する場合の消去の特性によるものである。図１Ｂ、図１Ｃは、セルのしきい値電圧の消去時間依存性を示している。
【００１７】
データ“１”のセルに書き込みを全く行わないで、データ“０”及びデータ“１”のセルを、それぞれ消去レベルまで消去すると、データ“０”のセルはＣ点までしか消去されないのに対し、データ“１”のセルはＡ点まで消去されてしまう（図１Ｂ）。この結果、しきい値電圧の分布幅は拡大する。
【００１８】
しかし、データ“１”のセルを、例えば中間のレベルのＢ点まで書き込んでおくと、データ“０”のセルも、中間のレベルのＢ点まで書き込んだセルも、それぞれＣ点までしか消去されない（図１Ｃ）。即ち、消去後のしきい値電圧の分布幅は、全てのセルをデータ“０”のレベルまで書き込んだ場合と変わらない。
【００１９】
書き込みを中間のレベルまで行う方法の一例としては、図２Ａに示すように、消去前書き込み時のワード線電圧Ｖｗｌを下げる方法がある。例えば通常書き込みではワード線電圧Ｖｗｌを１０Ｖとするのに対して、例えば６Ｖといった電圧とする。これにより、図２Ｂに示すように、通常書き込みでは、セルのしきい値電圧Ｖｔｈで、書き込みベリファイレベル（Program verify level）、例えば５．５Ｖ以上に書き込みが行なわれていたのに比較して、例えば２．５Ｖ低い、３Ｖ以上の中間のレベル（Intermediate level）に書き込みを行うことができる。
【００２０】
消去前書き込み時のワード線電圧Ｖｗｌを下げると、例えば消去前書き込み時に消費される消費電流を下げることができる。このため、一度に書き込みができるセルの個数を、従来に比べて増やすことが可能になる。例えば従来、一度に４個のセルに書き込んでいたとすると、本一方法例では、例えば一度に８個のセルに書き込むことが可能になる。このため、ブロック内に存在するデータ“１”（消去状態）のセルを、上記中間のレベルまで書き込むのに必要なトータルの時間は、データ“０”（書き込み状態）まで書き込む従来の方法に比較して、例えば半分に短縮することができる。以下、この事項に関する一つの解釈を、図面を参照して説明する。
【００２１】
図３Ａは書き込み時におけるセル及び負荷それぞれの電流−電圧特性を示す図、図３Ｂはセル及び負荷を示す等価回路図である。
【００２２】
図３Ａに示すように、ワード線電圧Ｖｗｌが高いほど、書き込み電流Ｉｐｒｇは増える（Ｉｐｒｇ１＞Ｉｐｒｇ２）。書き込み電流Ｉｐｒｇは昇圧回路から供給される。従って、同時に書き込めるビット数は、昇圧回路の供給電流を、ビットあたりの書き込み電流Ｉｐｒｇで割った数となる。このことから、消去前書き込み時に、通常書き込み時よりもワード線電圧Ｖｗｌを下げれば、同時に書き込めるビット数を、通常書き込み時よりも増やすことができ、消去前書き込みに要する時間を短縮することが可能になる。あるいは同時に書き込むビット数を同じにした場合、昇圧回路の電流供給能力が少なくて済むので、チップサイズを小さくする事もできる。
【００２３】
このように、この発明の第１実施形態に係る不揮発性半導体記憶装置によれば、消去前書き込みに要する時間を短縮することが可能であり、例えばデータ書き換えの高速化に有利、という利点を得ることができる。
【００２４】
次に、この発明の第１実施形態に係る不揮発性半導体記憶装置の一構成例について説明する。
【００２５】
図４は、この発明の第１実施形態に係る不揮発性半導体記憶装置の一構成例を示すブロック図である。
【００２６】
図４に示すように、アドレスバッファ（Address buffer）１は、データを読み出す、または書き込む、または消去するメモリセルのアドレスを、ローデコーダ（Row decoder）３、及びカラムデコーダ（Column decoder）５に対して出力する。
【００２７】
入出力バッファ（IO buffer）７は、データ読み出し時、センスアンプ（Sense amp.）９でセンスされたメモリセルからのデータを半導体メモリ外部に対して出力し、データ書き込み時、書き込みデータを書き込み回路（Program circuit）１１に対して出力する。
【００２８】
書き込み回路１１は、入力された書き込みデータに応じたビット線書き込み電圧を、メモリセルアレイ（Memory cell array）１３に配置されているメモリセルのドレインに対し、データ線ＤＬを介して出力する。
【００２９】
コマンドレジスタ（Command register）１５は、書き込み、消去等、入力されたコマンドを保持する。これらコマンドは、半導体メモリの外部から、例えばアドレスバッファ１、及び入出力バッファ７を介してコマンドレジスタ１５に入力され、保持される。そして、コマンドレジスタ１５は、コマンドに応じた信号を、内部回路制御部（Controller）１７に対して出力する。
【００３０】
内部回路制御部１７は、コマンドレジスタ１５から入力された信号に応じて、不揮発性半導体記憶装置の動作を制御する信号を、該装置の内部回路に対して出力する。図４には、一例として、動作を制御する信号をセンスアンプ９、書き込み回路１１、昇圧回路、例えばチャージポンプ回路(Charge pumps)１９、および内部電圧レギュレータ（Regulator）２１に対して出力する例が示されている。
【００３１】
ローデコーダ３は、入力されたアドレスに対応したワード線を選択する。
【００３２】
カラムデコーダ５は、入力されたアドレスに対応したカラムゲート（column gates）２３を選択し、ビット線ＢＬをセンスアンプ９、または書き込み回路１１に接続する。
【００３３】
チャージポンプ回路１９は、データの読み出し、または書き込み、または消去に必要とされる内部電圧Ｖｄｄｈ、ＶＤＤＰ等を発生する。図４には、一例として、内部電圧ＶＤＤＰを書き込み回路１１に対して出力し、内部電圧Ｖｄｄｈを内部電圧レギュレータ２１、ウェルスイッチ(Well switch)２５に対して出力する例が示されている。
【００３４】
内部電圧レギュレータ２１は、内部電圧Ｖｄｄｈをレギュレートし、所定の電圧値を持つ出力電圧Ｖｒｅｇとして出力する。図４には、一例として、出力電圧Ｖｒｅｇがローデコーダ３に対して出力される例が示されている。
【００３５】
ウェルスイッチ２５は、例えば消去時、内部電圧Ｖｄｄｈが、メモリセルアレイ１３が形成されているウェルに対して印加されるように、内部電圧Ｖｄｄｈが供給されている配線を上記ウェルに接続する。
【００３６】
次に、書き込み回路１１の一例について説明する。
【００３７】
図５は書き込み回路１１の一回路例を示す回路図である。なお、本一回路例では、書き込み単位が“１word＝１６bit”の場合を想定している。
【００３８】
図５に示すように、一回路例に係る書き込み回路１１では、同時に書き込めるビット数を４ビットとしている。書き込み回路１１は、４つの書き込みパルスPRGPLSB1〜PRGPLSB4を受ける。
【００３９】
〔通常書き込み動作時〕
書き込みパルスPRGPLSB1〜PRGPLSB4は１つずつ、順番に“LOW”レベルとされる。この結果、書き込みデータPRGDATA1〜PRGDATA16は、１６個のＮチャネル型ＭＯＳＦＥＴ（以下ＮＭＯＳ） ＱＮ１２-1〜１２-16のゲートに対して４個ずつ、４回に分けて伝えられる。ＮＭＯＳ ＱＮ１２-1〜１２-16はそれぞれ、書き込みデータPRGDATA1〜PRGDATA16の論理レベルに応じて、“オン”、または“オフ”する。このようにして、書き込みデータPRGDATA1〜PRGDATA16は、１６ビットのデータ線DL1〜DL16に対して４ビットずつ、４回に分けて書き込まれる。
【００４０】
なお、ＮＭＯＳ ＱＮ１２が、“オン”した時には、データ線ＤＬには、内部電圧ＶＤＤＰが供給される。データ線ＤＬに供給された内部電圧ＶＤＤＰは、カラムゲート２３を介してビット線ＢＬに供給される。この結果、ビット線ＢＬには、例えば５Ｖのビット線書き込み電圧が与えられることになる。
【００４１】
また、同時に書き込めるビット数は、例えば昇圧回路、例えばチャージポンプ回路１９の電流供給能力により設定されるものであり、４ビットに限られるものではない。
【００４２】
〔消去前書き込み動作時〕
書き込みパルスPRGPLSB1〜PRGPLSB4は、例えば“PRGPLSB1、PRGPLSB2”のグループと、“PRGPLSB3、PRGPLSB4”のグループとの２つのグループにされる。そして、グループ“PRGPLSB1、PRGPLSB2”、グループ“PRGPLSB3、PRGPLSB4”を１グループずつ、順番に“LOW”レベルとされる。この結果、データPRGDATA1〜PRGDATA16は、１６ビットのデータ線DL1〜DL16に対して８ビットずつ、２回に分けて書き込まれる。これにより、消去前書き込み時おける書き込みパルスの印加時間は、通常書き込み動作時における印加時間の、例えば１／２に短縮することができる。
【００４３】
次に、書き込み回路１１を制御する書き込み制御回路の一例について説明する。
【００４４】
図６は書き込み制御回路の一回路例を示す回路図、図７はパルス信号Ｃ１を発生するパルス発生回路の一回路例を示す回路図である。また、図８Ａは書き込み制御回路の通常書き込み時の一動作例を示す動作波形図、図８Ｂは書き込み制御回路の消去前書き込み時の一動作例を示す動作波形図である。
【００４５】
図６に示すように、一回路例に係る書き込み制御回路３１は、通常書き込み動作を指示する信号NORMALMODE、及び消去前書き込み動作を指示する信号PREPROMODEを受ける。
【００４６】
〔通常書き込み動作時〕
信号NORMALMODEは“HIGH”レベル、信号PREPROMODEは“LOW”レベルとなる。この状態においては、信号NORMALMODEを受ける論理ゲート回路、例えばANDゲート回路３３-1〜３３-4が活性化し、信号PREPROMODEを受ける論理ゲート回路、例えばANDゲート回路３５-1〜３５-4が非活性化する。活性化したANDゲート回路３３-1〜３３-4では、その出力を、パルス信号PLS（又はPLSB）及びパルス信号C1（又はC1B）の論理レベルに応じて、“HIGH”又は“LOW”レベルのいずれかとする。非活性化したANDゲート回路３５-1〜３５-4では、パルス信号PLS（又はPLSB）の論理レベルに係わらず、その出力を“LOW”レベルに固定する。論理ゲート回路、例えばNORゲート回路３７-1〜３７-4は、ANDゲート回路３５-1〜３５-4からの“LOW”レベルの出力を受け、活性化する。これにより、NORゲート回路３７-1〜３７-4は、ANDゲート回路３３-1〜３３-4からの出力レベルに応じて、その出力を“HIGH”又は“LOW”レベルのいずれかとする。
【００４７】
このような通常書き込み動作時の一動作例を、図８Ａに示す。
【００４８】
図８Ａに示すように、通常書き込み時、書き込み制御回路３１は、書き込みパルスPRGPLSB1〜PRGPLSB4を、順次“LOW”レベルとしていく。
【００４９】
なお、パルス信号PLS（又はPLSB）の周期と、パルス信号C1（又はC1B）の周期との関係は、本一回路例においては、例えば“１：２”にされている。４つの書き込みパルスPRGPLSB1〜PRGPLSB4を発生させるためである。このような関係を持つパルス信号PLS（又はPLSB）、及びパルス信号C1（又はC1B）は、図７に示すように、パルス信号PLS（又はPLSB）を、例えばカウンタ回路３９によりカウントすることで得ることができる。もちろん、図７に示す回路例以外にも、例えばパルス信号を“１／２”に分周して、上記関係を持つパルス信号PLS（又はPLSB）、及びパルス信号C1（又はC1B）を得ることも可能である。
【００５０】
〔消去前書き込み動作時〕
信号NORMALMODEは“LOW”レベル、信号PREPROMODEは“HIGH”レベルとなる。この状態においては、ANDゲート回路３３-1〜３３-4が非活性化し、ANDゲート回路３５-1〜３５-4が非活性化する。活性化したANDゲート回路３５-1〜３５-4では、その出力を、パルス信号PLS（又はPLSB）の論理レベルに応じて、“HIGH”又は“LOW”レベルのいずれかとする。非活性化したANDゲート回路３３-1〜３３-4では、パルス信号PLS（又はPLSB）、及びパルス信号（又はC1B）の論理レベルに係わらず、その出力を“LOW”レベルに固定する。NORゲート回路３７-1〜３７-4は、ANDゲート回路３３-1〜３３-4からの“LOW”レベルの出力を受け、活性化する。これにより、NORゲート回路３７-1〜３７-4は、ANDゲート回路３５-1〜３５-4からの出力レベルに応じて、その出力を“HIGH”又は“LOW”レベルのいずれかとする。
【００５１】
このような消去前書き込み時の一動作例を、図８Ｂに示す。
【００５２】
図８Ｂに示すように、消去前書き込み時には、書き込み制御回路３１は、書き込みパルスPRGPLSB1、PRGPLSB2を同時に“LOW”レベルとした後、書き込みパルスPRGPLSB3、PRGPLSB4を同時に“LOW”レベルとする。
【００５３】
このように本一回路例に係る書き込み制御回路３１は、通常書き込み時と消去前書き込み時とで書き込みビット数を可変とする。このような機能から、書き込み制御回路３１は、書き込みビット数可変回路、と表現することも可能である。本例の書き込みビット数可変回路では、例えば通常書き込み時と消去前書き込み時とで書き込みビット数を可変とする。
【００５４】
また、消去前書き込み時では、書き込みビット数が増える。このため、図８Ｂに示すように、消去前書き込み時おける書き込みパルス印加時間は、図８Ａに示す通常書き込み動作時における印加時間、例えば〜４μｓから、例えば１／２の〜２μｓ程度に短縮される。
【００５５】
次に、内部電圧レギュレータ２１の一例について説明する。
【００５６】
図９は内部電圧レギュレータ２１の一回路例を示す回路図である。
【００５７】
図９に示すように、一回路例に係るレギュレータ２１は、出力電圧Ｖregを、抵抗（Ｒ１〜Ｒ５）で分圧し、この分圧点４０の電圧と参照電圧Ｖrefと比較する。そして、比較結果に応じて、ＮＭＯＳ４１、４２、Ｐチャネル型ＭＯＳＦＥＴ（以下ＰＭＯＳ）４３、４４を含む、例えばカレントミラー回路を制御する。これにより、例えばチャージポンプ回路１９で発生された内部電圧Ｖddhを、所定の出力電圧Ｖregに下げる。出力電圧Ｖregは、ローデコーダ３に送られ、例えばワード線電圧Ｖｗｌに使用される。
【００５８】
本一回路例に係るレギュレータ２１が出力する所定の出力電圧Ｖregは、例えば書き込みモード（通常書き込み時）、ベリファイモード（通常書き込み時）、書き込みモード（消去前書き込み時）、ベリファイモード（消去前書き込み時）に応じ、４つの値に切り換えることが可能である。表１に出力電圧値の一例を示す。
【００５９】
【表１】
0003708912.tif 000002
【００６０】
表１に示すような出力電圧値の切り換えは、上記４つのモードに応じて、例えば分圧点４０における抵抗分割比を切り換えることで可能となる。本一回路例では抵抗分割比の切り換えを、上記４つのモードに応じて、例えば分圧点４０と回路内接地点Ｖssとの間の抵抗値を切り換えることで行う。抵抗値の切り換えは、信号PRO、VRFY、PREPRO、PREPRO_VRFYに応じて、例えば４つのＮＭＯＳ４５〜４８をそれぞれ制御することで行なわれる。
【００６１】
〔書き込みモード（通常書き込み時）〕
信号PROが“HIGH”レベル、信号VRFY、PREPRO、PREPRO_VRFYがそれぞれ“LOW”レベルとなる。この間、ＮＭＯＳ４５が“オン”し、ＮＭＯＳ４６〜４８が“オフ”する。これにより、分圧点４０は、抵抗Ｒ２及びＮＭＯＳ４５を介して、回路内接地点Ｖssに接続される。
【００６２】
〔ベリファイモード（通常書き込み時）〕
信号VRFYが“HIGH”レベル、信号PRO、PREPRO、PREPRO_VRFYがそれぞれ“LOW”レベルとなる。この間、ＮＭＯＳ４６が“オン”し、ＮＭＯＳ４５、４７、４８が“オフ”する。これにより、分圧点４０は、抵抗Ｒ２、抵抗Ｒ３及びＮＭＯＳ４６を介して、回路内接地点Ｖssに接続される。
【００６３】
〔書き込みモード（消去前書き込み時）〕
信号PREPROが“HIGH”レベル、信号PRO、VRFY、PREPRO_VRFYがそれぞれ“LOW”レベルとなる。この間、ＮＭＯＳ４７が“オン”し、ＮＭＯＳ４５、４６、４８が“オフ”する。これにより、分圧点４０は、抵抗Ｒ２、抵抗Ｒ４及びＮＭＯＳ４７を介して、回路内接地点Ｖssに接続される。
【００６４】
〔ベリファイモード（消去前書き込み時）〕
信号PREPRO_VRFYが“HIGH”レベル、信号PRO、PREPRO、VRFYがそれぞれ“LOW”レベルとなる。この間、ＮＭＯＳ４８が“オン”し、ＮＭＯＳ４５〜４７が“オフ”する。これにより、分圧点４０は、抵抗Ｒ２、抵抗Ｒ４、抵抗Ｒ５及びＮＭＯＳ４８を介して、回路内接地点Ｖssに接続される。
【００６５】
このように本一回路例に係る内部電圧レギュレータ２１は、通常書き込み時と消去前書き込み時とで互いに異なる書き込み電圧及びベリファイ電圧を発生する。このような機能から、内部電圧レギュレータ２１は、動作モードに応じて互いに異なる電圧を発生する電圧発生回路、と表現することも可能である。本例の電圧発生回路は、例えば通常書き込み時と消去前書き込み時とで互いに異なる書き込み電圧及びベリファイ電圧を発生する。
【００６６】
次に、内部電圧レギュレータ２１を制御するレギュレータ制御回路の一例について説明する。
【００６７】
図１０はレギュレータ制御回路の一回路例を示す回路図、図１１Ａは通常書き込み時の一動作例を示す動作波形図、図１１Ｂは消去前書き込み時の一動作例を示す動作波形図である。
【００６８】
図１０に示すように、一回路例に係るレギュレータ制御回路５１は、書き込みモードを指示する信号PROGRAM、及びベリファイモードを指示する信号VERIFYをそれぞれ受ける。これとともに、上述した信号NORMALMODE、PREPROMODEをそれぞれ受ける。
【００６９】
〔通常書き込み動作時〕
信号NORMALMODEは“HIGH”レベル、信号PREPROMODEは“LOW”レベルとなる。この状態においては、信号NORMALMODEを受ける論理ゲート回路、例えばANDゲート回路５３-1、５３-2が活性化し、信号PREPROMODEを受ける論理ゲート回路、例えばANDゲート回路５５-1、５５-2が非活性化する。活性化したANDゲート回路５３-1、５３-2では、その出力を、信号PROGRAM、又は信号VERIFYの論理レベルに応じて、“HIGH”又は“LOW”レベルのいずれかとする。非活性化したANDゲート回路５５-1、５５-2では、信号PROGRAM、又は信号VERIFYの論理レベルに係わらず、その出力を“LOW”レベルに固定する。
【００７０】
このような通常書き込み動作時の一動作例を、図１１Ａに示す。
【００７１】
図１１Ａに示すように、信号PROGRAMが“HIGH”レベルのとき、信号PROは“HIGH”レベルである。信号PROGRAMが“HIGH”レベルから“LOW”レベルに遷移すると、信号PROは“HIGH”レベルから“LOW”レベルに遷移する。この後、信号VERFYが“LOW”レベルから“HIGH”レベルに遷移すると、信号VRFYが“LOW”レベルから“HIGH”レベルに遷移する。
【００７２】
〔消去前書き込み動作時〕
信号NORMALMODEは“LOW”レベル、信号PREPROMODEは“HIGH”レベルとなる。この状態においては、ANDゲート回路５３-1、５３-2が非活性化し、ANDゲート回路５５-1、５５-2が非活性化する。活性化したANDゲート回路５５-1、５５-2では、その出力を、信号PROGRAM、又は信号VERIFYの論理レベルに応じて、“HIGH”又は“LOW”レベルのいずれかとする。非活性化したANDゲート回路５３-1、５３-2では、信号PROGRAM、又は信号VERIFYの論理レベルに係わらず、その出力を“LOW”レベルに固定する。
【００７３】
このような消去前書き込み動作時の一動作例を、図１１Ｂに示す。
【００７４】
図１１Ｂに示すように、信号PROGRAMが“HIGH”レベルのとき、信号PREPROは“HIGH”レベルである。信号PROGRAMが“HIGH”レベルから“LOW”レベルに遷移すると、信号PREPROは“HIGH”レベルから“LOW”レベルに遷移する。この後、信号VERFYが“LOW”レベルから“HIGH”レベルに遷移すると、信号PREPRO_VRFYが“LOW”レベルから“HIGH”レベルに遷移する。
【００７５】
このように本一回路例に係るレギュレータ制御回路５１は、書き込み電圧の値及びベリファイ電圧の値を、通常書き込み時と消去前書き込み時とで可変に制御する。このような機能から、レギュレータ制御回路５１は、動作モードに応じてある電圧の値を可変に制御する電圧制御回路、と表現することも可能である。本例の電圧制御回路は、例えば通常書き込み時と消去前書き込み時とで、書き込み電圧の値及びベリファイ電圧の値を可変に制御する。
【００７６】
次に、この発明の第１実施形態に係る不揮発性半導体記憶装置の動作シーケンスの一例について説明する。
【００７７】
図１２は通常書き込み動作シーケンスの一例を示す流れ図、図１３は消去動作シーケンスの一例を示す流れ図、図１４は消去前書き込み動作シーケンスの一例を示す流れ図である。
【００７８】
〔通常書き込み動作シーケンス〕
図１２に示すように、まず、通常書き込みを指示するコマンドに基づき、通常書き込みが開始される（ＳＴ．１１）。
【００７９】
次に、同時書き込みビット数を、例えば“４”にセットする（ＳＴ．１２）。
【００８０】
次に、書き込み選択されたワード線ＷＬに、例えば１０Ｖの書き込み電圧を印加する（ＳＴ．１３）。
【００８１】
次に、ビット線ＢＬに、例えば５Ｖのビット線書き込み電圧を、例えば４回印加する（ＳＴ．１４）。
【００８２】
なお、ＳＴ．１４においては、書き込みデータに応じて、ビット線ＢＬには、例えば５Ｖ、または例えば０Ｖのビット線書き込み電圧が印加される。例えばデータ“０”を書き込むとき、ビット線ＢＬには例えば５Ｖのビット線書き込み電圧が印加され、データ“１”を書き込むとき、ビット線ＢＬには例えば０Ｖのビット線書き込み電圧が印加される。
【００８３】
次に、書き込みベリファイを行う（ＳＴ．１５）。
【００８４】
書き込みベリファイの結果、正常に書き込みがなされたならば（“PASS”）、通常書き込みは終了される（ＳＴ．１６）。反対に正常に書き込みがなされていないならば（“FAIL”）、再書き込み回数が最大回数であるかを判断する（ＳＴ．１７）。
【００８５】
判断の結果、最大回数であるならば（“YES”）、書き込み不良として通常書き込みは終了される（ＳＴ．１８）。反対に最大回数でないならば（“NO”）、ＳＴ．１３〜ＳＴ．１５のステップを繰り返す。
【００８６】
〔消去動作シーケンス〕
図１３に示すように、まず、消去を指示するコマンドに基づき、消去が開始される（ＳＴ．２１）。
【００８７】
次に、消去前書き込みルーチンに移行する（ＳＴ．２２）
図１４に示すように、消去前書き込みルーチンへの移行に基づき、消去前書き込みを開始する（ＳＴ．３１）。
【００８８】
次に、同時書き込みビット数を、通常書き込みよりも多い、例えば“８”にセットする（ＳＴ．３２）。
【００８９】
次に、書き込み選択されたワード線ＷＬに、通常書き込みよりも低い、例えば６Ｖの書き込み電圧を印加する（ＳＴ．３３）。
【００９０】
次に、ビット線ＢＬに、例えば５Ｖのビット線書き込み電圧を、通常書き込みよりも少ない、例えば２回印加する（ＳＴ．３４）。
【００９１】
次に、書き込みベリファイを行う（ＳＴ．３５）。
【００９２】
書き込みベリファイの結果、正常に書き込みがなされたならば（“PASS”）、書き込まれたセルのアドレスが最終アドレスであるかを判断する（ＳＴ．３６）判断の結果、最終アドレスであるならば（“YES”）、消去前書き込みは終了される（ＳＴ．３７）。反対に最終アドレスでないならば（“NO”）、アドレスをインクリメント、例えば＋１する（ＳＴ．３８）。この後、ＳＴ．３３〜ＳＴ．３６のステップを繰り返す。
【００９３】
また、書き込みベリファイの結果、正常に書き込みがなされていないならば（“FAIL”）、再書き込み回数が最大回数であるかを判断する（ＳＴ．３９）。
【００９４】
判断の結果、最大回数であるならば（“YES”）、書き込み不良として通常書き込みは終了される（ＳＴ．４０）。反対に最大回数でないならば（“NO”）、ＳＴ．３３〜ＳＴ．３５のステップを繰り返す。
【００９５】
上記消去前書き込みルーチン（ＳＴ．２２）終了後、ブロック消去を行う（ＳＴ．２３）。ブロック消去（ＳＴ．２３）終了後、過消去ビットの書き戻しを行う（ＳＴ．２４）。そして、過消去ビットの書き戻し（ＳＴ．２４）終了後、消去を終了する（ＳＴ．２５）。
【００９６】
次に、この発明の第１実施形態に係る不揮発性半導体記憶装置が持つメモリセルアレイ、及びメモリセルの一例について説明する。
【００９７】
図１５はメモリセルアレイの一例を示す等価回路図である。
【００９８】
図１５に示すように、メモリセルアレイ１３には、複数の不揮発性メモリセル６１が、マトリクス状に配置されている。不揮発性メモリセル６１は、例えばデータをしきい値電圧のレベルに応じて記憶するトランジスタ（以下セルトランジスタ６１と呼ぶ）である。図１５に示す一例では、セルトランジスタ６１のソースがソース線SOURCEに接続され、そのドレインがビット線ＢＬ（ＢＬ０〜ＢＬｉ）に接続され、そのゲートがワード線ＷＬ（ＷＬ０〜ＷＬｊ）に接続されている。このようにセルトランジスタ６１が配置されている不揮発性半導体記憶装置は、一般に“ＮＯＲ型”と呼ばれている。ただし、この発明は“ＮＯＲ型”に限られるものではない。
【００９９】
図１６はセルトランジスタの一例を示す断面図である。
【０１００】
図１６に示すように、セルトランジスタの一例は、制御ゲート（Control gate）とウェル（P-well）との間に、浮遊ゲート（Floating gate）を有する。このタイプのセルトランジスタでは、そのしきい値電圧、例えば制御ゲートから見たしきい値電圧が浮遊ゲートに蓄積される電子の数によって変わる。制御ゲートに印加される電圧（Gate voltage）とセル電流（Drain current of memory cell transistor）との一関係例を図１７に示す。
【０１０１】
図１７に示すように、浮遊ゲートに蓄積される電子の数が比較的多い場合、即ちしきい値電圧が高い状態はデータ“０”（“0”-cells）、逆に低い状態はデータ“１”（“1”-cells）とされる。データの読み出し、消去、書き込みの一バイアス条件例を表２〜表４に示す。
【０１０２】
【表２】
0003708912.tif 000003
【０１０３】
【表３】
0003708912.tif 000004
【０１０４】
【表４】
0003708912.tif 000005
【０１０５】
読み出しは、セル電流が流れるか否かで判定される。
【０１０６】
消去は、ソース及びウェル（P-well）を共有する複数のセルトランジスタ毎に一括して行われる。消去時、ＦＮトンネル現象によって、浮遊ゲートからウェルに電子が流れ、消去対象のセルトランジスタの記憶データは、全てデータ“１”にされる。
【０１０７】
書き込みはビット毎に行なわれる。データ“０”に書き込む場合、書き込まれるセルトランジスタが接続されるビット線を、例えば５Ｖにバイアスする。これにより、チャネルホットエレクトロン現象で発生した高エネルギの電子が、浮遊ゲートに注入される。データ“１”のままとしたい場合には、書き込まれるセルトランジスタが接続されるビット線は、例えば０Ｖにされる。この場合には、電子の注入が起きず、しきい値電圧の変化は生じない。
【０１０８】
書き込みや消去を確認するため、書き込みベリファイや消去ベリファイが行なわれる。
【０１０９】
書き込みベリファイは、図１７に示すように、電圧（Gate voltage）を読み出し時の電圧Ｖreadよりも高い電圧Ｖpvとして、データ“０”の読み出しを行う。書き込みと書き込みベリファイとを交互に実行していき、書き込み対象のセルが全てデータ“０”になったら、書き込み動作が終了する。
【０１１０】
消去ベリファイは、電圧Ｖreadよりも低い電圧Ｖevとして、データ“１”の読み出しを行う。これにより、セル電流Ｉcellが充分に確保される。消去対象のセルが全てデータ“１”になったら、消去動作が終了する。
【０１１１】
ただし、セルトランジスタについても、この発明では、上記セルトランジスタに限られるものではない。
【０１１２】
（第２実施形態）
図１８はこの発明の第２実施形態に係る不揮発性半導体記憶装置のセルしきい値分布の一例を示す図、図１９はこの発明の第２実施形態に係る不揮発性半導体記憶装置の消去前書き込み後のセルしきい値分布、及び消去後のセルしきい値分布の一例を示す図である。
【０１１３】
図１８に示すように、この発明の第２実施形態に係る不揮発性半導体記憶装置では、１個のセルに、例えば４つのレベル（レベル１〜レベル４）のしきい値電圧を記憶させ、１個のセルに２ビットの情報を記憶させている。いわゆる多値メモリである。
【０１１４】
このような多値メモリにおいても、従来では、消去前に、最上位書き込み状態までの書き込みが行われる。
【０１１５】
これに対し、第２実施形態に係る不揮発性半導体記憶装置では、図１９に示すように、消去前に、消去状態のセルを、例えばその１つ上のレベルのしきい値電圧まで書き込む。この後、一括消去動作に入る。一括消去後は、図１９に示すように、第１実施形態と同様に、セルが大きく過消去されることはなくなる。
【０１１６】
このように、この発明は多値メモリにも適用することができる。
【０１１７】
なお、本第２実施形態では、消去前書き込みにおいては、書き込み後のしきい値電圧を、レベル２の制御範囲中にシフトさせたが、この制御範囲中にきちんと、シフトさせる必要はない。概ね、消去状態のしきい値電圧を、レベル２の制御範囲の下限値より高くしておけば良い。
【０１１８】
また、書き込み後のしきい値電圧は、最上位書き込み状態、即ちレベル４以外のレベルにシフトされれば良い。
【０１１９】
以上、この発明を第１、第２実施形態により説明したが、この発明はこれら実施形態それぞれに限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【０１２０】
また、上記実施形態はそれぞれ、単独で実施することが可能であるが、適宜組み合わせて実施することも、もちろん可能である。
【０１２１】
また、上記各実施形態には、種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【０１２２】
また、上記各実施形態では、この発明を不揮発性半導体記憶装置に適用した例に基づき説明したが、上述したような不揮発性半導体記憶装置を内蔵した半導体集積回路装置、例えばプロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
【０１２３】
【発明の効果】
以上説明したように、この発明によれば、データ書き換えの高速化を図ることが可能な半導体集積回路装置を提供できる。
【図面の簡単な説明】
【図１】図１Ａはこの発明の第１実施形態に係る不揮発性半導体記憶装置の消去前書き込み後のセルしきい値分布、及び消去後のセルしきい値分布の一例を示す図、図１Ｂ及び図１Ｃは、それぞれセルのしきい値と消去時間との関係を示す図。
【図２】図２Ａはこの発明の第１実施形態に係る不揮発性半導体記憶装置のワード線電圧の一例を示す図、図２Ｂは図２Ａに示す一例に従った時のセルの書き込み特性を示す図。
【図３】図３Ａは書き込み時におけるセル及び負荷それぞれの電流−電圧特性を示す図、図３Ｂはセル及び負荷を示す等価回路図。
【図４】図４はこの発明の第１実施形態に係る不揮発性半導体記憶装置の一構成例を示すブロック図。
【図５】図５は書き込み回路の一回路例を示す回路図。
【図６】図６は書き込み制御回路の一回路例を示す回路図。
【図７】図７はパルス発生回路の一回路例を示す回路図。
【図８】図８Ａは書き込み制御回路の通常書き込み時の一動作例を示す動作波形図、図８Ｂは書き込み制御回路の消去前書き込み時の一動作例を示す動作波形図。
【図９】図９は内部電圧レギュレータの一回路例を示す回路図。
【図１０】図１０はレギュレータ制御回路の一回路例を示す回路図。
【図１１】図１１Ａはレギュレータ制御回路の通常書き込み時の一動作例を示す動作波形図、図１１Ｂはレギュレータ制御回路の消去前書き込み時の一動作例を示す動作波形図。
【図１２】図１２は通常書き込み動作シーケンスの一例を示す流れ図。
【図１３】図１３は消去動作シーケンスの一例を示す流れ図。
【図１４】図１４は消去前書き込み動作シーケンスの一例を示す流れ図。
【図１５】図１５はメモリセルアレイの一例を示す等価回路図。
【図１６】図１６はメモリセルの一例を示す断面図。
【図１７】図１７は制御ゲートに印加される電圧（Gate voltage）とセル電流（Drain current of memory cell transistor）との一関係例を示す図。
【図１８】図１８はこの発明の第２実施形態に係る不揮発性半導体記憶装置のセルしきい値分布の一例を示す図である。
【図１９】図１９はこの発明の第２実施形態に係る不揮発性半導体記憶装置の消去前書き込み後のセルしきい値分布、及び消去後のセルしきい値分布の一例を示す図。
【図２０】図２０は従来の不揮発性半導体記憶装置の消去前書き込み後のセルしきい値分布、及び消去後のセルしきい値分布の一例を示す図。
【図２１】図２１は従来の不揮発性半導体記憶装置の消去前書き込み後のセルしきい値分布、及び消去後のセルしきい値分布の他例を示す図。
【符号の説明】
１…アドレスバッファ、
３…ローデコーダ、
５…カラムデコーダ、
７…入出力バッファ、
９…センスアンプ、
１１…書き込み回路、
１３…メモリセルアレイ、
１５…コマンドレジスタ、
１７…内部回路制御部、
１９…チャージポンプ回路、
２１…内部電圧レギュレータ、
２３…カラムゲート、
２５…ウェルスイッチ、
３１…書き込み制御回路、
３３…論理ゲート回路（ＡＮＤ）、
３５…論理ゲート回路（ＡＮＤ）、
３７…論理ゲート回路（ＮＯＲ）、
３９…カウンタ回路、
４１、４２、４５〜４８…ＮＭＯＳ、
４３、４４…ＰＭＯＳ、
５１…レギュレータ制御回路、
５３…論理ゲート回路（ＡＮＤ）、
５４…論理ゲート回路（ＡＮＤ）。
【図１】
0003708912.tif 000006
【図２】
0003708912.tif 000007
【図３】
0003708912.tif 000008
【図４】
0003708912.tif 000009
【図５】
0003708912.tif 000010
【図６】
0003708912.tif 000011
【図７】
0003708912.tif 000012
【図８】
0003708912.tif 000013
【図９】
0003708912.tif 000014
【図１０】
0003708912.tif 000015
【図１１】
0003708912.tif 000016
【図１２】
0003708912.tif 000017
【図１３】
0003708912.tif 000018
【図１４】
0003708912.tif 000019
【図１５】
0003708912.tif 000020
【図１６】
0003708912.tif 000021
【図１７】
0003708912.tif 000022
【図１８】
0003708912.tif 000023
【図１９】
0003708912.tif 000024
【図２０】
0003708912.tif 000025
【図２１】
0003708912.tif 000026