(57)【特許請求の範囲】
【請求項１】
外部入力クロック信号を入力する入力端子と、
上記外部入力クロック信号に同期して動作を行い、データ信号を出力する内部機能回路と、
上記外部入力クロック信号と位相の異なるタイミング信号を発生するタイミング発生手段と、
上記タイミング信号をトリガーに上記内部機能回路より出力されるデータ信号を一時的に記憶する記憶素子と、
上記内部機能回路より出力されるデータ信号を外部へ出力する第１の出力端子と、
上記外部入力クロック信号を外部へ出力する第２の出力端子と、
上記記憶素子に記憶されているデータ信号を外部へ出力する第３の出力端子と、
を備え、
上記第１、第２の出力端子の通常動作状態と同値の第１、第２のインピーダンス素子が上記第１、第２の出力端子の各々にパフォーマンスボード上で接続され、かつ、該各インピーダンス素子の他端は接地された、
ことを特徴とする半導体装置。
【請求項２】
外部入力クロック信号を入力する入力端子と、
上記外部入力クロック信号に同期して動作を行い、データ信号を出力する内部機能回路と、
上記外部入力クロック信号と位相の異なるタイミング信号を発生するタイミング発生手段と、
上記タイミング信号をトリガーに上記内部機能回路より出力されるデータ信号を一時的に記憶する記憶素子と、
上記内部機能回路より出力されるデータ信号または上記記憶素子より出力されるデータ信号のいずれかを選択して出力する選択回路と、
上記選択回路より出力されたデータ信号を外部へ出力する第１の出力端子と、
上記外部入力クロック信号を外部へ出力する第２の出力端子と、を備え、
上記第１、第２の出力端子の通常動作状態と同値の第１、第２のインピーダンス素子が該第１、第２の出力端子の各々にパフォーマンスボード上で接続され、かつ、該各インピーダンス素子の他端は接地され、
上記選択回路は、上記タイミング発生手段よりタイミング信号が発生すると、上記内部機能回路より出力されるデータ信号を上記第１の出力端子を介して上記記憶素子へ出力し、上記記憶素子へ記憶されたデータ信号を上記第１の出力端子を介して外部へ出力する、
ことを特徴とする半導体装置。
【請求項３】
請求項１または請求項２に記載の半導体装置において、
上記タイミング発生手段は、上記外部入力クロック信号に応じて所定の遅延時間を経過した後にタイミング信号を発生する遅延素子で構成される、
ことを特徴とする半導体装置。
【請求項４】
請求項１または請求項２に記載の半導体装置において、
上記タイミング発生手段は、上記外部入力クロック信号に同期させ、かつ、所定の位相差を有する複数のタイミング信号を発生し、該複数のタイミング信号のうち任意のタイミング信号を選択可能なＤＬＬ回路で構成される、
ことを特徴とする半導体装置。
【請求項５】
請求項１または請求項２に記載の半導体装置において、
上記タイミング発生手段は、上記外部入力クロック信号に応じた周波数を発生し、上記外部入力クロック信号周波数よりも高い周波数のタイミング信号を発生可能なＰＬＬ回路で構成される、
ことを特徴とする半導体装置。
【請求項６】
請求項１ないし請求項５のいずれかに記載の半導体装置に対し、ＡＣスペック検査を行うＡＣスペック検査方法であって、
ＬＳＩテスターより、上記半導体装置にクロック信号を入力し、
上記半導体回路の内部機能回路にて、上記クロック信号に同期したデータ信号を出力し、
上記半導体回路のタイミング発生手段にて、上記クロック信号に応じて所定のタイミング信号を発生し、
上記半導体回路の記憶素子に、上記タイミング信号の入力により上記データ信号を一時的に記憶し、
上記記憶素子から上記データ信号を上記ＬＳＩテスターへ出力し、
上記ＬＳＩテスターにより、予め準備しておいた期待値と上記記憶素子より出力されたデータ信号とを比較して良否判定を行う、
ことを特徴とする半導体装置のＡＣスペック検査方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びそのＡＣスペック検査方法に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の動作周波数が増加し、半導体装置の検査では、高価なＬＳＩテスターを使用したＡＣスペック検査が行われている。
以下、従来の半導体装置及びそのＡＣスペック検査方法について図４を用いて説明する。
【０００３】
図４において、１は、被測定半導体装置である。２は、ＬＳＩテスターであり、被測定半導体装置１のＡＣスペック検査を行う。３は、パフォーマンスボードであり、被測定半導体装置１とＬＳＩテスター２とを接続する。４は、ＬＳＩテスター２のクロック信号出力端子である。５は、パフォーマンスボードのクロック信号入力端子である。６は、被測定半導体装置１のクロック信号入力端子である。７は、被測定半導体装置１の内部機能回路であり、外部入力クロック信号に同期して動作を行い、データ信号を出力する。８は、被測定半導体装置１のクロック信号出力端子である。９は、パフォーマンスボード３の配線インピーダンスＺ３である。１０は、パフォーマンスボード３のクロック信号出力端子である。１１は、被測定半導体装置１のデータ信号出力端子である。１２は、パフォーマンスボード３の配線インピーダンスＺ１である。１３は、パフォーマンスボード３のデータ信号出力端子である。１４は、ＬＳＩテスター２のクロック信号入力端子である。１５は、ＬＳＩテスター２の配線インピーダンスＺ４である。１６は、クロック信号の電圧レベル判定回路である。１７は、ＬＳＩテスター２のデータ信号入力端子である。１８は、ＬＳＩテスター２の配線インピーダンスＺ２である。１９は、データ信号の電圧レベル判定回路である。２０は、時間計測回路であり、電圧レベル判定回路１６と電圧レベル判定回路１９とから出力される各判定結果の到着時間差と基準値とを比較してＡＣスペック検査を行う。
【０００４】
次に、上記構成の半導体装置１の動作及びＡＣスペック検査方法について説明する。
ＬＳＩテスター２のクロック信号出力端子４から出力されたクロック信号は、パフォーマンスボード３のクロック信号入力端子５を通って、被測定半導体装置１内へ出力される。
【０００５】
被測定半導体装置１において、クロック信号入力端子６より入力されたクロック信号は、内部機能回路７及びクロック信号出力端子８へ出力される。
内部機能回路７は入力されたクロック信号に同期したデータ信号をデータ信号出力端子１１を介して外部へ出力する。そして、データ信号出力端子１１より出力されたデータ信号は、パフォーマンスボード３の配線インピーダンス１２、パフォーマンスボード３のデータ信号出力端子１３、ＬＳＩテスター２のデータ信号入力端子１７、ＬＳＩテスター２の配線インピーダンス１８を通って、電圧レベル判定回路１９に入力される。
【０００６】
また、クロック信号出力端子８へ出力されたクロック信号は、パフォーマンスボード３の配線インピーダンス９、パフォーマンスボード３のクロック信号出力端子１０、ＬＳＩテスター２のクロック信号入力端子１４、ＬＳＩテスター２の配線インピーダンス１５を通って、電圧レベル判定回路１６に入力される。
【０００７】
そして、２つの電圧レベル判定回路１６、１９より各判定結果が時間計測回路２０へ出力される。時間計測回路２０は、２つの判定結果の到着時間の差を測定し、該時間差が基準値内か否かを判定することでＡＣスペックの検査を行う。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記従来の構成ではパフォーマンスボード３の配線インピーダンス９、配線インピーダンス１２が存在し、さらに、ＬＳＩテスター２の配線インピーダンス１５、配線インピーダンス１８が存在するために被測定半導体装置１から出力されるクロック信号、データ信号の電圧レベル判定回路１６、１９への到着時刻が遅延し、さらに到達したクロック信号、データ信号波形が崩れるために、高速なＡＣスペック検査を正確かつ安定に行うことが難しいという問題があった。
【０００９】
本発明は、上記問題点を解消するためになされたものであり、配線インピーダンスの影響を受けることなく、安価なＬＳＩテスターを用いて高速なＡＣスペック検査を安定かつ正確に実行可能な半導体装置及びそのＡＣスペック検査方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明の請求項１に係る半導体装置は、外部入力クロック信号を入力する入力端子と、上記外部入力クロック信号に同期して動作を行い、データ信号を出力する内部機能回路と、上記外部入力クロック信号と位相の異なるタイミング信号を発生するタイミング発生手段と、上記タイミング信号をトリガーに上記内部機能回路より出力されるデータ信号を一時的に記憶する記憶素子と、上記内部機能回路より出力されるデータ信号を外部へ出力する第１の出力端子と、上記外部入力クロック信号を外部へ出力する第２の出力端子と、上記記憶素子に記憶されているデータ信号を外部へ出力する第３の出力端子と、を備え、上記第１、第２の出力端子の通常動作状態と同値の第１、第２のインピーダンス素子が上記第１、第２の出力端子の各々にパフォーマンスボード上で接続され、かつ、該各インピーダンス素子の他端は接地された、ことを特徴とする。
これにより、パフォーマンスボード及びＬＳＩテスターの各配線インピーダンスの影響を受けることなく、被測定半導体装置のＡＣスペック検査を正確かつ安定に実行できる。
【００１１】
本発明の請求項２に係る半導体装置は、外部入力クロック信号を入力する入力端子と、上記外部入力クロック信号に同期して動作を行い、データ信号を出力する内部機能回路と、上記外部入力クロック信号と位相の異なるタイミング信号を発生するタイミング発生手段と、上記タイミング信号をトリガーに上記内部機能回路より出力されるデータ信号を一時的に記憶する記憶素子と、上記内部機能回路より出力されるデータ信号または上記記憶素子より出力されるデータ信号のいずれかを選択して出力する選択回路と、上記選択回路より出力されたデータ信号を外部へ出力する第１の出力端子と、上記外部入力クロック信号を外部へ出力する第２の出力端子と、を備え、上記第１、第２の出力端子の通常動作状態と同値の第１、第２のインピーダンス素子が該第１、第２の出力端子の各々にパフォーマンスボード上で接続され、かつ、該各インピーダンス素子の他端は接地され、上記選択回路は、上記タイミング発生手段よりタイミング信号が発生すると、上記内部機能回路より出力されるデータ信号を上記第１の出力端子を介して上記記憶素子へ出力し、上記記憶素子へ記憶されたデータ信号を上記第１の出力端子を介して外部へ出力する、ことを特徴とするものである。
これにより、パフォーマンスボード及びＬＳＩテスターの各配線インピーダンスの影響を受けることなく、半導体装置のＡＣスペック検査を正確かつ安定に実行でき、また、記憶素子より出力されるデータ信号の出力端子と、内部機能回路より出力されるデータ信号の出力端子を同一の出力端子で利用可能なため、出力端子数を低減できる。
【００１２】
本発明の請求項３に係る半導体装置は、請求項１または請求項２に記載の半導体装置において、上記タイミング発生手段は、上記外部入力クロック信号に応じて所定の遅延時間を経過した後にタイミング信号を発生する遅延素子で構成される、ことを特徴とするものである。
これにより、タイミング発生手段の構成が容易になり、半導体装置のＡＣスペック検査を低コストで実現できる。
【００１３】
本発明の請求項４に係る半導体装置は、請求項１または請求項２に記載の半導体装置において、上記タイミング発生手段は、上記外部入力クロック信号に同期させ、かつ、所定の位相差を有する複数のタイミング信号を発生し、該複数のタイミング信号のうち任意のタイミング信号を選択可能なＤＬＬ回路で構成される、ことを特徴とするものである。
これにより、外部入力クロック信号に対するタイミング信号の遅延時間を連続して変化可能であり、その結果、より詳細なＡＣスペック検査が実行できる。
【００１４】
本発明の請求項５に係る半導体装置は、請求項１または請求項２に記載の半導体装置において、上記タイミング発生手段は、上記外部入力クロック信号に応じた周波数を発生し、上記外部入力クロック信号周波数よりも高い周波数のタイミング信号を発生可能なＰＬＬ回路で構成される、ことを特徴とするものである。
これにより、タイミング信号の周波数を外部入力クロック信号の周波数より高く設定可能であり、その結果、内部機能回路より出力される１クロックのデータ信号を複数回にわたり記憶素子に記憶することが可能となり、より詳細なＡＣスペック検査を実行できる。
【００１５】
本発明の請求項６に係る半導体装置のＡＣスペック検査方法は、請求項１ないし請求項５のいずれかに記載の半導体装置に対し、ＡＣスペック検査を行うＡＣスペック検査方法であって、ＬＳＩテスターより、上記半導体装置にクロック信号を入力し、上記半導体回路の内部機能回路にて、上記クロック信号に同期したデータ信号を出力し、上記半導体回路のタイミング発生手段にて、上記クロック信号に応じて所定のタイミング信号を発生し、上記半導体回路の記憶素子に、上記タイミング信号の入力により上記データ信号を一時的に記憶し、上記記憶素子から上記データ信号を上記ＬＳＩテスターへ出力し、上記ＬＳＩテスターにより、予め準備しておいた期待値と上記記憶素子より出力されたデータ信号とを比較して良否判定を行う、ことを特徴とするものである。
これにより、従来の半導体装置のＡＣスペック検査方法のようにパフォーマンスボード及びＬＳＩテスターの配線インピーダンスの影響を受けることなく、安価なＬＳＩテスターを用いて正確かつ安定にＡＣスペック検査を実行可能であり、半導体装置の検査コストを低減することができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、ここで示す実施の形態はあくまでも一例であって、必ずしもこの実施の形態に限定されるものではない。
【００１７】
（実施の形態１）
以下に、本実施の形態１に係る半導体装置及びそのＡＣスペック検査方法について図１を用いて説明する。
図１において、２１は被測定半導体装置である。２２はＬＳＩテスターであり、被測定半導体装置２１のＡＣスペック検査を行う。２３はパフォーマンスボードであり、被測定半導体装置２１とＬＳＩテスター２２を接続する。２４はＬＳＩテスター２２のクロック信号出力端子である。２５はパフォーマンスボード２３のクロック信号入力端子である。２６は被測定半導体装置２１のクロック信号入力端子である。２７は被測定半導体装置２１の内部機能回路であり、外部入力クロック信号に同期して動作を行い、データ信号を出力する。２８はタイミング発生器であり、外部入力クロック信号と位相の異なるＡＣスペック検査用のタイミング信号を発生する。なお、タイミング発生器２８は、入力されるクロック信号に応じて所定の遅延時間を経過した後にタイミング信号Ｓ４を出力する遅延素子で構成される。２９は記憶素子であり、ＡＣスペック検査時に、内部機能回路２７より出力されるデータ信号を一時的に記憶する。３０は内部機能回路２７のデータ信号出力端子である。３１はパフォーマンスボード２３に取付けられたデータ信号出力端子３０の通常動作時と同値のインピーダンス素子Ｚ５であり、他端が接地されている。３２は被検査半導体装置２１のクロック信号出力端子である。３３はパフォーマンスボード２３に取付けられたクロック信号出力端子３２の通常動作時と同値のインピーダンス素子Ｚ６であり、他端が接地されている。３４はメモリデータ信号出力端子であり、記憶素子２９に記憶されているデータ信号を外部へ出力する。３５は配線インピーダンスＺ７である。３６はパフォーマンスボード２３のメモリデータ信号出力端子である。３７はＬＳＩテスター２２のメモリデータ信号入力端子である。３８は配線インピーダンスＺ８である。３９は電圧レベル判定回路である。
【００１８】
図２は、各信号のタイミングチャートを示したものである。
図２において、Ｓ１は外部クロック信号入力端子２６に入力されるクロック信号波形、Ｓ２は内部機能回路２７より出力されるデータ信号波形、Ｓ３はクロック信号出力端子３２に出力されるクロック信号波形、Ｓ４は記憶素子２９に入力されるタイミング信号波形である。
【００１９】
次に、上記構成の半導体装置２１のＡＣスペック検査方法について説明する。
ＬＳＩテスター２２のクロック信号出力端子２４から出力されたクロック信号Ｓ１は、パフォーマンスボード２３のクロック信号入力端子２５を通って、被測定半導体装置２１のクロック信号入力端子２６に入力される。そして、被測定半導体装置２１において、クロック信号Ｓ１は内部機能回路２７及びクロック信号出力端子３２へ出力される。
【００２０】
内部機能回路２７は、入力されたクロック信号Ｓ１に同期したデータ信号Ｓ２を被測定半導体装置２１のデータ信号出力端子３０を介して記憶素子２９へ出力する。このとき、内部機能回路２７より出力されるデータ信号Ｓ２は、パフォーマンスボード２３に取付けられたインピーダンス３１を負荷として電圧レベルが変化する。
【００２１】
また、クロック信号出力端子３２へ出力されたクロック信号Ｓ１はタイミング発生器２８に入力される。このとき、タイミング発生器２８へ出力されるクロック信号Ｓ３はパフォーマンスボード２３に取付けられたインピーダンス３３を負荷として電圧レベルが変化する。
タイミング発生器２８は、クロック信号Ｓ３と位相の異なるタイミング信号Ｓ４を、クロック信号Ｓ３の入力時間より所定の遅延時間が経過した後に発生し、記憶素子２９へ出力する。
【００２２】
そして、記憶素子２９は、タイミング発生器２８より出力されるタイミング信号Ｓ４をデータ信号取込み用トリガーとして、該タイミング信号Ｓ４が入力された時点の内部機能回路２７より出力されるデータ信号Ｓ２を一時的に記憶する。そして、一時的に記憶されたデータ信号は、メモリデータ信号出力端子３４、パフォーマンスボード２３の配線インピーダンス３５、パフォーマンスボード２３のメモリデータ信号出力端子３６、ＬＳＩテスター２２のメモリデータ信号入力端子３７、ＬＳＩテスター２２の配線インピーダンス３８を通って、ＬＳＩテスター２２の電圧レベル判定回路３９へ出力される。なお、記憶素子２９より出力されるデータ信号は、配線インピーダンス３５、３８の影響を受けても問題にならない程度の遅い周波数で電圧レベル判定回路３９へ出力される。
【００２３】
そして、電圧レベル判定回路３９は、所望のデータ信号が記憶素子２９へ記憶できていたか否かを、予め準備しておいた期待値と入力されたデータ信号とを比較することによってＡＣタイミング検査を行う。
【００２４】
なお、タイミング発生器２８を所定の遅延量をもつ遅延素子としたが、遅延素子の代わりに複数のインバータがリング状に連結され、インバータ出力端子が複数存在し、任意のインバータ出力信号を選択することが可能なＤＬＬ回路を用いてもよい。この場合、外部入力クロック信号の周波数を変化させることにより、外部入力クロック信号に対するタイミング信号の遅延時間を連続して変化可能であり、より詳細なＡＣスペック検査が可能となる。
【００２５】
また、タイミング発生器２８をＤＬＬ回路としたが、ＤＬＬ回路の代わりに、所定の周波数を発生することが可能なＰＬＬ回路を用いてもよい。この場合、タイミング信号の周波数を内部機能回路２７に入力されるクロック信号の周波数より高く設定可能であり、その結果、内部機能回路２７より出力される１クロックのデータ信号を複数回にわたり記憶素子２９に記憶することが可能となり、より詳細なＡＣスペック検査が可能となる。
【００２６】
このような実施の形態１における半導体装置では、データ信号出力端子３０、クロック信号出力端子３２にインピーダンス素子３１，３３を接続して通常動作状態と同じ状態を実現し、被測定半導体装置２１内部にタイミング発生器２８と記憶素子２９を設け、内部機能回路２７のデータ信号Ｓ２を一時的に記憶し、その後、記憶素子２９に記憶されたデータ信号を読み出してＬＳＩテスター２２により期待値の確認を行うことで、パフォーマンスボード２３及びＬＳＩテスター２２の配線インピーダンス３５，３８の影響を受けることなく、被測定半導体装置２１のＡＣスペック検査を正確かつ安定に実行することができる。
【００２７】
また、タイミング発生器２８をＤＬＬ回路で構成した場合、外部入力クロック信号の周波数を変化させることにより、外部入力クロック信号に対する上記タイミング信号の遅延時間を連続して変化可能であり、より詳細なＡＣスペック検査が可能となる。
【００２８】
また、タイミング発生器２８をＰＬＬ回路で構成した場合、タイミング信号の周波数を内部機能回路２７に入力されるクロック信号の周波数より高く設定可能であり、その結果、内部機能回路２７より出力される１クロックのデータ信号を複数回にわたり記憶素子２９に記憶することが可能となり、より詳細なＡＣスペック検査が可能となる。
【００２９】
（実施の形態２）
以下に、本実施の形態２に係る半導体装置及びそのＡＣスペック検査方法について図３を用いて説明する。
図３において、４０は被測定半導体装置である。４１はＬＳＩテスターであり、被測定半導体装置４０のＡＣスペック検査を行う。４２はパフォーマンスボードであり、被測定半導体装置４０とＬＳＩテスター４１を接続する。４３はＬＳＩテスター４１のクロック信号出力端子である。４４はパフォーマンスボード４２のクロック信号入力端子である。４５は被測定半導体装置４０のクロック信号入力端子である。４６は被測定半導体装置４０の内部機能回路であり、外部入力クロック信号に同期して動作を行い、データ信号を出力する。４７はタイミング発生器であり、外部入力クロック信号と位相の異なるＡＣスペック検査用のタイミング信号を発生する。なお、タイミング発生器４７は、クロック信号の入力に応じて所定の遅延時間を経過した後にタイミング信号を発生する遅延素子で構成される。４８は記憶素子であり、ＡＣスペック検査時に内部機能回路４６より出力されるデータ信号を一時的に記憶する。４９は選択回路であり、内部機能回路４６の出力データ信号、あるいは記憶素子４８の出力データ信号のいずれかを選択し出力する。５０は被測定半導体装置４０のクロック信号出力端子である。５１はパフォーマンスボード４２に取付けられたクロック信号出力端子５０の通常動作時と同値のインピーダンス素子Ｚ９であり、他端が接地されている。５２は被測定半導体装置４０のデータ信号出力端子である。５３はパフォーマンスボード４２に取付けられたデータ信号出力端子５２の通常動作時と同値のインピーダンス素子Ｚ１０であり、他端が接地されている。５４はスイッチであり、パフォーマンスボード４２のデータ信号出力配線に取付けられたトランスファーゲートで構成される。なお、スイッチ５４の代わりにバッファを用いてもよい。５５はデータ信号出力配線の配線インピーダンスＺ１１である。５６はパフォーマンスボード４２のデータ信号出力端子である。５７はＬＳＩテスター４１のデータ信号入力端子である。５８は配線インピーダンスＺ１２である。５９はデータ信号の電圧レベル判定回路である。
【００３０】
次に、上記構成の半導体装置４０のＡＣスペック検査方法について説明する。ＬＳＩテスター４１のクロック信号出力端子４３から出力されたクロック信号は、パフォーマンスボード４２のクロック信号入力端子４４を通って、被測定半導体装置４０のクロック信号入力端子４５に入力される。そして、被測定半導体装置４０において、入力されたクロック信号は内部機能回路４６及びクロック信号出力端子５０へ出力される。
【００３１】
内部機能回路４６は、入力されたクロック信号に同期したデータ信号を選択回路４９へ出力する。
【００３２】
まず、スイッチ５４をＯＦＦにし、選択回路４９は内部機能回路４６より出力されるデータ信号を選択してデータ信号出力端子５２へ出力する設定にしておく。ここで、クロック信号出力端子５０へ出力されたクロック信号は、タイミング発生器４７へ出力される。このとき、タイミング発生器４７へ出力されるクロック信号は、パフォーマンスボード４２に取り付けられたインピーダンス５１を負荷として電圧レベルが変化する。そして、タイミング発生器４７は、入力されたクロック信号と位相の異なるタイミング信号を所定の時間遅延させて記憶素子４８へ出力する。そして、記憶素子４８は、タイミング発生器４７から発生したタイミング信号をトリガーにして、内部機能回路４６より出力されるデータ信号を一時的に記憶する。このとき、内部機能回路４６より出力されるデータ信号は、パフォーマンスボード４２に取り付けられたインピーダンス５３を負荷として電圧レベルが変化する。
【００３３】
次に、スイッチ５４をＯＮにし、選択回路４９は記憶素子４８に記憶されているデータ信号を選択してデータ信号出力端子５２に出力する設定に変更する。そして、記憶素子４８に一時的に記憶されたデータ信号は、選択回路４９、データ信号出力端子５２を通って外部へ出力される。
【００３４】
そして、被測定半導体装置４０のデータ信号出力端子５２より出力されたデータ信号は、トランスファーゲート５４、パフォーマンスボード４２の配線インピーダンス５５、パフォーマンスボード４２のデータ信号出力端子５６、ＬＳＩテスター４１のデータ信号入力端子５７、ＬＳＩテスター４１の配線インピーダンス５８を通って、ＬＳＩテスター４１の電圧レベル判定回路５９に入力される。そして、ＬＳＩテスター４１は、予め準備されていた期待値と比較してＡＣスペック検査を行う。
【００３５】
なお、タイミング発生器４７を所定の遅延量をもつ遅延素子としたが、遅延素子の代わりに、複数のインバータがリング状に連結され、インバータ出力端子が複数存在し、任意のインバータ出力信号を選択することが可能なＤＬＬ回路を用いてもよい。この場合、外部入力クロック信号の周波数を変化させることにより、外部入力クロック信号に対するタイミング信号の遅延時間を連続して変化可能であり、より詳細なＡＣスペック検査が可能となる。
【００３６】
また、タイミング発生器４７をＤＬＬ回路としたが、ＤＬＬ回路の代わりに所定の周波数を発生することが可能なＰＬＬ回路を用いてもよい。この場合、タイミング信号の周波数を内部機能回路４７に入力されるクロック信号の周波数より高く設定可能であり、その結果、内部機能回路４６が出力する１クロックのデータ信号を複数回にわたり記憶素子４８に記憶することが可能となり、より詳細なＡＣスペック検査が可能となる。
【００３７】
このような実施の形態２における半導体装置では、データ信号出力端子５２、クロック信号出力端子５０にインピーダンス素子５３，５１を接続して通常動作状態と同じ状態を実現し、被測定半導体装置４０内部にタイミング発生器４７と記憶素子４８と選択回路４９とを設け、選択回路４９により内部機能回路４６より出力されるデータ信号Ｓ２を選択し、記憶素子４８に一時的に記憶し、その後、選択回路４９により記憶素子４８に記憶されたデータ信号を選択してＬＳＩテスター４１へ出力し、期待値と比較してＡＣスペック検査を実行することで、パフォーマンスボード４２及びＬＳＩテスター４１の配線インピーダンス５５，５８の影響を受けることなく、被測定半導体装置４０のＡＣスペック検査を正確かつ安定に実行することができ、さらに、記憶素子４８のデータ信号出力端子と内部機能回路４６のデータ信号出力端子が同一のデータ信号出力端子５２で利用可能なため、データ信号出力端子数を低減できる。
【００３８】
また、タイミング発生器４７をＤＬＬ回路で構成した場合、外部入力クロック信号の周波数を変化させることにより、外部入力クロック信号に対する上記タイミング信号の遅延時間を連続して変化可能であり、より詳細なＡＣスペック検査が可能となる。
【００３９】
また、タイミング発生器４７をＰＬＬ回路で構成した場合、タイミング信号の周波数を内部機能回路４６に入力されるクロック信号の周波数より高く設定可能であり、その結果、内部機能回路４６より出力される１クロックのデータ信号を複数回にわたり記憶素子４８に記憶することが可能となり、より詳細なＡＣスペック検査が可能となる。
【００４０】
【発明の効果】
本発明の請求項１に記載の半導体装置によれば、外部入力クロック信号を入力する入力端子と、上記外部入力クロック信号に同期して動作を行い、データ信号を出力する内部機能回路と、上記外部入力クロック信号と位相の異なるタイミング信号を発生するタイミング発生手段と、上記タイミング信号をトリガーに上記内部機能回路より出力されるデータ信号を一時的に記憶する記憶素子と、上記内部機能回路より出力されるデータ信号を外部へ出力する第１の出力端子と、上記外部入力クロック信号を外部へ出力する第２の出力端子と、上記記憶素子に記憶されているデータ信号を外部へ出力する第３の出力端子と、を備え、上記第１、第２の出力端子の通常動作状態と同値の第１、第２のインピーダンス素子が上記第１、第２の出力端子の各々にパフォーマンスボード上で接続され、かつ、該各インピーダンス素子の他端は接地されるようにしたので、パフォーマンスボード及びＬＳＩテスターの各配線インピーダンスの影響を受けることなく、被測定半導体装置のＡＣスペック検査を正確かつ安定に実行できる。
【００４１】
本発明の請求項２に記載の半導体装置によれば、外部入力クロック信号を入力する入力端子と、上記外部入力クロック信号に同期して動作を行い、データ信号を出力する内部機能回路と、上記外部入力クロック信号と位相の異なるタイミング信号を発生するタイミング発生手段と、上記タイミング信号をトリガーに上記内部機能回路より出力されるデータ信号を一時的に記憶する記憶素子と、上記内部機能回路より出力されるデータ信号または上記記憶素子より出力されるデータ信号のいずれかを選択して出力する選択回路と、上記選択回路より出力されたデータ信号を外部へ出力する第１の出力端子と、上記外部入力クロック信号を外部へ出力する第２の出力端子と、を備え、上記第１、第２の出力端子の通常動作状態と同値の第１、第２のインピーダンス素子が上記第１、第２の出力端子の各々にパフォーマンスボード上で接続され、かつ、該各インピーダンス素子の他端は接地され、上記選択回路は、上記タイミング発生手段よりタイミング信号が発生すると、上記内部機能回路より出力されるデータ信号を上記第１の出力端子を介して上記記憶素子へ出力し、該憶素子へ記憶されたデータ信号を上記第１の出力端子を介して外部へ出力するようにしたので、パフォーマンスボード及びＬＳＩテスターの各配線インピーダンスの影響を受けることなく、半導体装置のＡＣスペック検査を正確かつ安定に実行でき、また、記憶素子より出力されるデータ信号の出力端子と、内部機能回路より出力されるデータ信号の出力端子を同一の出力端子で利用可能なため、出力端子数を低減できる。
【００４２】
本発明の請求項３に記載の半導体装置によれば、請求項１または請求項２に記載の半導体装置において、上記タイミング発生手段は、上記外部入力クロック信号に応じて所定の遅延時間を経過した後にタイミング信号を発生する遅延素子で構成されるようにしたので、タイミング発生手段の構成が容易になり、半導体装置のＡＣスペック検査を低コストで実現できる。
【００４３】
本発明の請求項４に記載の半導体装置によれば、請求項１または請求項２に記載の半導体装置において、上記タイミング発生手段は、上記外部入力クロック信号に同期させ、かつ、所定の位相差を有する複数のタイミング信号を発生し、該複数のタイミング信号のうち任意のタイミング信号を選択可能なＤＬＬ回路で構成されるようにしたので、外部入力クロック信号に対するタイミング信号の遅延時間を連続して変化可能であり、その結果、より詳細なＡＣスペック検査が実行できる。
【００４４】
本発明の請求項５に記載の半導体装置によれば、請求項１または請求項２に記載の半導体装置において、上記タイミング発生手段は、上記外部入力クロック信号に応じた周波数を発生し、上記外部入力クロック信号周波数よりも高い周波数のタイミング信号を発生可能なＰＬＬ回路で構成されるようにしたので、タイミング信号の周波数を外部入力クロック信号の周波数より高く設定可能であり、その結果、内部機能回路より出力される１クロックのデータ信号を複数回にわたり記憶素子に記憶することが可能となり、より詳細なＡＣスペック検査を実行できる。
【００４５】
本発明の請求項６に記載の半導体装置のＡＣスペック検査方法によれば、請求項１ないし請求項５のいずれかに記載の半導体装置に対し、ＡＣスペック検査を行うＡＣスペック検査方法であって、ＬＳＩテスターより、上記半導体装置にクロック信号を入力し、上記半導体回路の内部機能回路にて、上記クロック信号に同期したデータ信号を出力し、上記半導体回路のタイミング発生手段にて、上記クロック信号に応じて所定のタイミング信号を発生し、上記半導体回路の記憶素子に、上記タイミング信号の入力により上記データ信号を一時的に記憶し、上記記憶素子から上記データ信号を上記ＬＳＩテスターへ出力し、上記ＬＳＩテスターにより、予め準備しておいた期待値と上記記憶素子より出力されたデータ信号とを比較して良否判定を行うようにしたので、従来の半導体装置のＡＣスペック検査方法のようにパフォーマンスボード及びＬＳＩテスターの配線インピーダンスの影響を受けることなく、安価なＬＳＩテスターを用いて正確かつ安定にＡＣスペック検査を実行可能であり、半導体装置の検査コストを低減することができる。
【図面の簡単な説明】
【図１】本発明の実施形態１における半導体装置及びそのＡＣスペック検査方法を説明するための図である。
【図２】本発明の実施形態１における各信号波形を示す図である。
【図３】本発明の実施形態２における半導体装置及びそのＡＣスペック検査方法を説明するための図である。
【図４】従来の半導体装置及びそのＡＣスペック検査を説明するための図である。
【符号の説明】
１  被測定半導体装置
２  ＬＳＩテスター
３  パフォーマンスボード
４  クロック信号出力端子
５  クロック信号入力端子
６  クロック信号入力端子
７  内部機能回路
８  クロック信号出力端子
９  配線インピーダンス
１０  クロック信号出力端子
１１  データ信号出力端子
１２  配線インピーダンス
１３  データ信号出力端子
１４  クロック信号入力端子
１５  配線インピーダンス
１６  電圧レベル判定回路
１７  データ信号入力端子
１８  配線インピーダンス
１９  電圧レベル判定回路
２０  時間計測回路
２１  被測定半導体装置
２２  ＬＳＩテスター
２３  パフォーマンスボード
２４  クロック信号出力端子
２５  クロック信号入力端子
２６  クロック信号入力端子
２７  内部機能回路
２８  タイミング発生器
２９  記憶素子
３０  データ信号出力端子
３１  インピーダンス素子
３２  クロック信号出力端子
３３  インピーダンス素子
３４  メモリデータ信号出力端子
３５  配線インピーダンス
３６  メモリデータ信号出力端子
３７  メモリデータ信号入力端子
３８  配線インピーダンス
３９  電圧レベル判定回路
４０  被測定半導体装置
４１  ＬＳＩテスター
４２  パフォーマンスボード
４３  クロック信号出力端子
４４  クロック信号入力端子
４５  クロック信号入力端子
４６  内部機能回路
４７  タイミング発生器
４８  記憶素子
４９  選択回路
５０  クロック信号出力端子
５１  インピーダンス素子
５２  データ信号出力端子
５３  インピーダンス素子
５４  スイッチ
５５  配線インピーダンス
５６  データ信号出力端子
５７  データ信号入力端子
５８  配線インピーダンス
５９  電圧レベル判定回路
【図１】
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【図２】
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【図３】
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【図４】
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