【手続補正書】
【提出日】令和3年8月17日(2021.8.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の行及び複数の列を形成するように配され、各々が光電変換部を有する複数の画素と、
前記複数の画素における電荷の蓄積時間を制御する制御部と、
前記光電変換部にて生成された電荷に基づく信号を増幅する増幅部と、を有し、
前記複数の画素は、それぞれが複数の画素を含む複数の画素ブロックに分けられており、
前記制御部は、前記複数の画素ブロック毎に前記蓄積時間を制御するように構成されており、
前記増幅部は、１フレームの蓄積時間に対応する信号として、前記複数の画素ブロックの１つの画素ブロックに対して、異なるゲインで増幅された複数の信号を出力するように構成されている
ことを特徴とする撮像装置。
【請求項２】
前記複数の信号は、１つの前記画素の前記光電変換部に蓄積された電荷に基づく信号を異なるゲインで増幅した２つの信号を含む
ことを特徴とする請求項１記載の撮像装置。
【請求項３】
前記複数の信号は、前記１つの画素ブロックに含まれる第１の画素の前記光電変換部に蓄積された電荷に基づく信号を第１ゲインで増幅した信号と、前記１つの画素ブロックに含まれる第２の画素の前記光電変換部に蓄積された電荷に基づく信号を前記第１ゲインとは異なる第２ゲインで増幅した信号と、を含む
ことを特徴とする請求項１記載の撮像装置。
【請求項４】
前記増幅部は、同じ列に配されたゲインの異なる複数の列アンプを有し、前記画素から出力される信号を前記複数の列アンプでそれぞれ増幅して前記複数の信号として並列に出力する
ことを特徴とする請求項１乃至３のいずれか１項に記載の撮像装置。
【請求項５】
前記増幅部は、ゲインが可変の列アンプを有し、前記画素から出力される信号を、前記列アンプにより異なる複数のゲインで増幅し、前記複数の信号として時分割で出力する
ことを特徴とする請求項１乃至３のいずれか１項に記載の撮像装置。
【請求項６】
前記画素は、前記増幅部として、互いに容量値の異なる複数の保持部と、前記複数の保持部の各々に対応して設けられ、対応する前記保持部の容量値と前記光電変換部から転送される電荷の量とに応じた信号を出力する複数の増幅トランジスタと、を有し、前記複数の増幅トランジスタから出力される信号を前記複数の信号として並列に出力する
ことを特徴とする請求項１乃至３のいずれか１項に記載の撮像装置。
【請求項７】
前記画素は、前記増幅部として、互いに容量値の異なる複数の保持部と、前記複数の保持部の各々に対応して設けられ、対応する前記保持部の容量値と前記光電変換部から転送される電荷の量とに応じた信号を出力する複数の増幅トランジスタと、を有し、前記複数の増幅トランジスタから出力される信号を前記複数の信号として時分割で出力する
ことを特徴とする請求項１乃至３のいずれか１項に記載の撮像装置。
【請求項８】
前記複数の保持部のうちの少なくとも一の前記保持部は、前記容量値が可変である
ことを特徴とする請求項６又は７記載の撮像装置。
【請求項９】
前記画素に蓄積された電荷に基づいて前記複数の信号を出力する前記画素は、他の画素ブロックに隣接する境界部に配置されている
ことを特徴とする請求項１乃至８のいずれか１項に記載の撮像装置。
【請求項１０】
前記画素に蓄積された電荷に基づいて前記複数の信号を出力する前記画素は、前記画素ブロックの中央部に配置されている
ことを特徴とする請求項１乃至８のいずれか１項に記載の撮像装置。
【請求項１１】
前記複数の画素ブロックに対して、各々の中央部に位置する前記画素から前記複数の信号を選択的に出力する第１の駆動モードと、
前記複数の画素ブロックに対して、各々に含まれる総ての前記画素から前記複数の信号を出力する第２の駆動モードと、を有する
ことを特徴とする請求項１乃至８のいずれか１項に記載の撮像装置。
【請求項１２】
前記増幅部は、前記複数の画素ブロックの１つの画素ブロックの第１の画素に対して、異なるゲインで増幅された前記複数の信号を出力するように構成されている
ことを特徴とする請求項１記載の撮像装置。
【請求項１３】
複数の行及び複数の列を形成するように配され、各々が光電変換部を有する複数の画素と、
前記複数の画素における電荷の蓄積時間を制御する制御部と、
前記画素において生成されるアナログ信号に対してアナログデジタル（ＡＤ）変換を行うＡＤ変換部と、を有し、
前記複数の画素は、それぞれが複数の画素を含む複数の画素ブロックに分けられており、
前記制御部は、前記複数の画素ブロック毎に前記蓄積時間を制御するように構成されており、
前記ＡＤ変換部は、１フレームの蓄積時間に対応する信号として、前記複数の画素ブロックの１つの画素ブロックに対して、異なる変換ゲインのＡＤ変換によって得られた複数のデジタル信号を出力するように構成されている
ことを特徴とする撮像装置。
【請求項１４】
前記複数のデジタル信号は、１つの前記画素から出力された単一のアナログ信号を異なる変換ゲインでＡＤ変換した２つのデジタル信号を含む
ことを特徴とする請求項１３記載の撮像装置。
【請求項１５】
前記複数のデジタル信号は、前記１つの画素ブロックに含まれる第１の画素によって生成されたアナログ信号に対して第１変換ゲインでＡＤ変換を行うことで得られるデジタル信号と、前記１つの画素ブロックに含まれる第２の画素によって生成されたアナログ信号に対して前記第１変換ゲインとは異なる第２変換ゲインでＡＤ変換を行うことで得られるデジタル信号と、を含む
ことを特徴とする請求項１３記載の撮像装置。
【請求項１６】
前記ＡＤ変換部は、前記画素から出力される信号のレベルとランプ信号のレベルとの比較の結果に基づいて前記アナログ信号をデジタル信号に変換するように構成されており、
前記ＡＤ変換部は、時間の経過に対する信号レベルの変化の割合が異なる複数のランプ信号を用いることで、前記アナログ信号に対して異なる変換ゲインのＡＤ変換を行う
ことを特徴とする請求項１３乃至１５のいずれか１項に記載の撮像装置。
【請求項１７】
前記ＡＤ変換部は、異なる変換ゲインのＡＤ変換を並列に実行する
ことを特徴とする請求項１３乃至１６のいずれか１項に記載の撮像装置。
【請求項１８】
前記ＡＤ変換部は、異なる変換ゲインのＡＤ変換を時分割で実行する
ことを特徴とする請求項１３乃至１６のいずれか１項に記載の撮像装置。
【請求項１９】
複数の行及び複数の列を形成するように配され、各々が光電変換部を有する複数の画素と、
前記複数の画素における電荷の蓄積時間を制御する制御部と、
前記画素において生成されるアナログ信号に対してアナログデジタル（ＡＤ）変換を行うＡＤ変換部と、を有し、
前記複数の画素は、それぞれが複数の画素を含む複数の画素ブロックに分けられており、
前記制御部は、前記複数の画素ブロック毎に前記蓄積時間を制御するように構成されており、
前記ＡＤ変換部は、１フレームの蓄積時間に対応するする信号として、前記複数の画素ブロックの１つの画素ブロックに対して、傾きの異なる複数のランプ信号を用いたＡＤ変換によって得られた複数のデジタル信号を出力するように構成されている
ことを特徴とする撮像装置。
【請求項２０】
前記複数のデジタル信号は、１つの前記画素において生成された単一のアナログ信号に対して、互いに傾きの異なる２つのランプ信号を用いる２回のＡＤ変換によって得られた２つのデジタル信号を含む
ことを特徴とする請求項１９記載の撮像装置。
【請求項２１】
前記複数のデジタル信号は、前記１つの画素ブロックに含まれる第１の画素によって生成されたアナログ信号に対して第１の傾きのランプ信号を用いるＡＤ変換を行うことで得られるデジタル信号と、前記１つの画素ブロックに含まれる第２の画素によって生成されたアナログ信号に対して前記第１の傾きとは異なる第２の傾きのランプ信号を用いるＡＤ変換を行うことで得られるデジタル信号と、を含む
ことを特徴とする請求項１９記載の撮像装置。
【請求項２２】
前記複数のデジタル信号となる前記アナログ信号を出力する前記画素は、他の画素ブロックに隣接する境界部に配置されている
ことを特徴とする請求項１３乃至２１のいずれか１項に記載の撮像装置。
【請求項２３】
前記複数のデジタル信号となる前記アナログ信号を出力する前記画素は、前記画素ブロックの中央部に配置されている
ことを特徴とする請求項１３乃至２１のいずれか１項に記載の撮像装置。
【請求項２４】
前記複数の画素ブロックに対して、各々の中央部に位置する前記画素から前記複数のデジタル信号を選択的に出力する第１の駆動モードと、
前記複数の画素ブロックに対して、各々に含まれる総ての前記画素から前記複数のデジタル信号を出力する第２の駆動モードと、を有する
ことを特徴とする請求項１３乃至２１のいずれか１項に記載の撮像装置。
【請求項２５】
前記ＡＤ変換部は、前記複数の画素ブロックの１つの画素ブロックの第１の画素に対して、異なる変換ゲインでのＡＤ変換によって得られた前記複数のデジタル信号を出力するように構成されている
ことを特徴とする請求項１３又は１９記載の撮像装置。
【請求項２６】
前記制御部は、
前記複数の画素に対して行単位で制御信号を供給する垂直走査部と、
前記複数の画素に対して列単位で制御信号を供給する水平領域制御部と、
前記複数の画素ブロックの各々に対応して設けられ、前記垂直走査部から供給される前記制御信号と、前記水平領域制御部から供給される制御信号とに基づいて、対応する画素ブロックに配された前記画素の前記光電変換部における前記蓄積時間を制御する複数の画素ブロック内制御部と、を有する
ことを特徴とする請求項１乃至２５のいずれか１項に記載の撮像装置。
【請求項２７】
請求項１乃至２６のいずれか１項に記載の撮像装置と、
前記撮像装置の前記画素から出力される信号を処理する信号処理部と
を有することを特徴とする撮像システム。
【請求項２８】
移動体であって、
請求項１乃至２６のいずれか１項に記載の撮像装置と、
前記撮像装置からの信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、
前記距離情報に基づいて前記移動体を制御する制御手段と
を有することを特徴とする移動体。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
本発明の一観点によれば、複数の行及び複数の列を形成するように配され、各々が光電変換部を有する複数の画素と、前記複数の画素における電荷の蓄積時間を制御する制御部と、前記光電変換部にて生成された電荷に基づく信号を増幅する増幅部と、を有し、前記複数の画素は、それぞれが複数の画素を含む複数の画素ブロックに分けられており、前記制御部は、前記複数の画素ブロック毎に前記蓄積時間を制御するように構成されており、前記増幅部は、１フレームの蓄積時間に対応する信号として、前記複数の画素ブロックの１つの画素ブロックに対して、異なるゲインで増幅された複数の信号を出力するように構成されている撮像装置が提供される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
また、本発明の他の一観点によれば、複数の行及び複数の列を形成するように配され、各々が光電変換部を有する複数の画素と、前記複数の画素における電荷の蓄積時間を制御する制御部と、前記画素において生成されるアナログ信号に対してアナログデジタル（ＡＤ）変換を行うＡＤ変換部と、を有し、前記複数の画素は、それぞれが複数の画素を含む複数の画素ブロックに分けられており、前記制御部は、前記複数の画素ブロック毎に前記蓄積時間を制御するように構成されており、前記ＡＤ変換部は、１フレームの蓄積時間に対応する信号として、前記複数の画素ブロックの１つの画素ブロックに対して、異なる変換ゲインのＡＤ変換によって得られた複数のデジタル信号を出力するように構成されている撮像装置が提供される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
また、本発明の更に他の一観点によれば、複数の行及び複数の列を形成するように配され、各々が光電変換部を有する複数の画素と、前記複数の画素における電荷の蓄積時間を制御する制御部と、前記画素において生成されるアナログ信号に対してアナログデジタル（ＡＤ）変換を行うＡＤ変換部と、を有し、前記複数の画素は、それぞれが複数の画素を含む複数の画素ブロックに分けられており、前記制御部は、前記複数の画素ブロック毎に前記蓄積時間を制御するように構成されており、前記ＡＤ変換部は、１フレームの蓄積時間に対応するする信号として、前記複数の画素ブロックの１つの画素ブロックに対して、傾きの異なる複数のランプ信号を用いたＡＤ変換によって得られた複数のデジタル信号を出力するように構成されている撮像装置が提供される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０１０５
【補正方法】変更
【補正の内容】
【０１０５】
時刻ｔ１８において、垂直走査部２は、垂直行アドレス［１］に対応する行の制御信号ｐｔｘ［１］をハイレベルに制御する。前述のように、制御信号ｈｂｌｋ＿ｌ［１］，ｈｂｌｋ＿ｓ［１］はハイレベルのため、画素ブロック１０の垂直行アドレス［１］に対応する行に属する画素１００には、ハイレベルの制御信号ｔｘ［０，１］が入力される。また、制御信号ｈｂｌｋ＿ｌ［１］，ｈｂｌｋ＿ｓ［１］はハイレベルのため、画素ブロック１１の垂直行アドレス［１］に対応する行に属する画素１００には、ハイレベルの制御信号ｔｘ［１，１］が入力される。これにより、垂直行アドレス［１］に対応する行に属する総ての画素１００において、転送トランジスタＭ１がオンになり、光電変換部ＰＤに蓄積されていた信号電荷がＦＤノードへと転送される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０２０４
【補正方法】変更
【補正の内容】
【０２０４】
また、制御信号ｈｆｄｉｎｃ２［１］はハイレベルのため、制御信号ｆｄｉｎｃ２［１，０］はハイレベルとなり、画素ブロック１１の垂直行アドレス［１］に対応する行に属する画素１００において、ＭＯＳトランジスタＭ６２はオンになる。これにより、画素ブロック１０の垂直行アドレス［１］に対応する行に属する画素１００において、ＦＤノードＦＤ１の容量値は、容量１０７の容量値に対して、オン状態におけるＭＯＳトランジスタＭ６１，Ｍ６２の容量の分、増加する。こうして、増加したＦＤノードＦＤ１の容量値と転送された信号電荷の量とに応じた信号が、増幅トランジスタＭ４１及び選択トランジスタＭ５１を介して垂直出力線１０６に出力される。このときの信号Ｖｏｕｔ［１，０］のレベルは、ＦＤノードＦＤ１に結合される容量が容量１０７及びＭＯＳトランジスタＭ６１がオンのときの容量の場合よりも低下する。