(57)【特許請求の範囲】
【請求項１】
外部電源とは異なる電圧の内部電源線を有するメモリデバイスにおいて、
メモリセルアレイを有する複数のバンクと、
前記複数のバンク内にそれぞれ設けられ、前記内部電源線に前記電圧を供給する少なくとも第１及び第２の内部電源発生回路と、
前記各バンクの活性、非活性にかかわらず、前記メモリデバイスの中央部における前記内部電源線の電圧が第１の電圧未満の時に第１の活性化信号を生成し、前記第１の電圧より高い第２の電圧未満で前記第１の電圧より高い時に第２の活性化信号を生成する共通内部電源電圧検出回路と、
各バンク内にそれぞれ設けられ、活性化状態にあるバンク内の前記内部電源線の電圧が、第３の電圧未満の時に第３の活性化信号を生成するバンク用内部電源電圧検出回路とを有し、
前記複数のバンク内の前記第１及び第２の内部電源発生回路は前記第１の活性化信号に応答して活性化し、前記複数のバンク内の前記第２の内部電源発生回路はさらに前記第２の活性化信号に応答して活性化し、且つ、活性化状態にあるバンク内の前記第１及び第２の内部電源発生回路は前記第３の活性化信号に応答して活性化することを特徴とするメモリデバイス。
【請求項２】
請求項１において、
前記第３の電圧は、前記第２の電圧よりも高いことを特徴とするメモリデバイス。
【請求項３】
請求項１において、
前記第３の電圧は、前記第２の電圧とほぼ同じであることを特徴とするメモリデバイス。
【請求項４】
請求項１において、
前記バンク用内部電源電圧検出回路は、対応するバンクが活性状態であってローアドレスに対するデコード動作毎に、前記バンク内の前記内部電源線の前記電圧の低下を検出することを特徴とするメモリデバイス。
【請求項５】
請求項１において、
前記複数のバンク内にそれぞれ設けられた前記第１及び第２の内部電源発生回路は、ほぼ同等の電源発生能力を有することを特徴とするメモリデバイス。
【請求項６】
外部電源とは異なる電圧の内部電源線を有するメモリデバイスにおいて、
メモリセルアレイを有する複数のバンクと、
前記複数のバンク内にそれぞれ設けられ、前記内部電源線に前記電圧を供給する少なくとも第１及び第２の内部電源発生回路と、
前記各バンクの活性、非活性にかかわらず、前記メモリデバイスの中央部における前記内部電源線の電圧が第１の電圧未満の時に第１の活性化信号を生成し、前記第１の電圧より高い第２の電圧未満で前記第１の電圧より高い時に第２の活性化信号を生成する共通内部電源電圧検出回路とを有し、
前記複数のバンク内の前記第１及び第２の内部電源発生回路は前記第１の活性化信号に応答して活性化し、前記複数のバンク内の前記第２の内部電源発生回路はさらに前記第２の活性化信号に応答して活性化することを特徴とするメモリデバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリデバイスに関し、特に、内部回路に安定した電源を供給するための内部電源発生回路を有するメモリデバイスに関する。
【０００２】
【従来の技術】
近年、メモリデバイス、特にダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）等の半導体記憶装置では、書き込みや読み出し等の動作を高速化するために、セルトランジスタのゲート電圧やバックバイアス電圧に外部から供給される電源電圧より高い電圧が使用される。このため、ＤＲＡＭ等の内部にポンプ回路を設け、供給される外部電源電圧より高い内部電源電圧を発生させている。
【０００３】
また、ポンプ回路としてメインポンプ回路とサブポンプ回路の２種類を設け、メインポンプ回路は、主に電源起動時及びセルトランジスタをスイッチングさせる際に動作させ、サブポンプ回路は、セルトランジスタの非動作時にリークする電荷を補う目的で動作させている。即ち、書き込みや読み出し等の動作を行わずリーク電流だけを補えばよい非活性時には、電荷供給能力が低く消費電流も小さいサブポンプ回路だけを動作させて、ＤＲＡＭの消費電力を低減させている。
【０００４】
一方、ＤＲＡＭは、記憶容量の増大に伴い複数のバンク構成を採用する。バンク構成は、メモリセルアレイを複数のバンクに区分し、更に各バンクを複数のブロックに区分する。そして、各バンクをそれぞれ独立に動作させ、不必要なバンクの動作をなくし消費電力の低減を図る。また、各ブロックのメモリセルアレイに低インピーダンスで電流を供給するために、各ブロック毎にメインポンプ回路とサブポンプ回路とを設置していた。
【０００５】
【発明が解決しようとする課題】
近年、メモリデバイス、特にＤＲＡＭでは、書き込み及び読み出し速度等の高速化と高集積化の要請が著しい。しかしながら、ＤＲＡＭを高速化するとセルトランジスタの消費電力が増加するので、ポンプ回路は電荷供給能力の高いものが必要となる。このため、ポンプ回路の回路面積が大きくなり、ポンプ回路自体が消費する電力も大きくなってしまう。
【０００６】
また、各ブロック毎にメインポンプ回路とサブポンプ回路とを設け、非活性時はサブポンプ回路だけを動作させた場合は、非活性時の消費電力は低減するが、メモリセルアレイの面積に対してメインポンプ回路とサブポンプ回路の合計面積の割合が大きくなり、ＤＲＡＭの高集積化の要請に反してしまう。
【０００７】
そこで、本発明は、メモリセルアレイの面積に対してポンプ回路の面積の割合が小さく、高集積化が可能なメモリデバイスを提供することを目的とする。
【０００８】
また、本発明は、メモリセルヘの書き込み又は読み出し動作時に、動作に必要な内部電源に効率良く電流を供給することができ、低消費電力化及び高集積化が可能なメモリデバイスを提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記の目的は、外部電源とは異なる電圧を生成し内部電源線に供給する内部電源発生回路を有するメモリデバイスにおいて、メモリセルアレイを有する複数のバンクと、前記複数のバンク内にそれぞれ設けられ、前記内部電源線に前記電圧を供給する少なくとも第１及び第２の内部電源発生回路とを有し、前記各バンクの活性、非活性にかかわらず、前記メモリデバイスの中央部における前記内部電源線の電圧が第１の電圧未満の時は、前記複数のバンク内の前記第１及び第２の内部電源発生回路が活性化し、前記メモリデバイスの中央部における前記内部電源線の電圧が前記第１の電圧より高い第２の電圧未満で前記第１の電圧より高い時は、前記複数のバンク内の前記第１の内部電源発生回路が非活性化し、前記第２の内部電源発生回路が活性化し、活性化状態にあるバンク内の内部電源電圧が、第３の電圧未満の時は、当該バンク内の前記第１及び第２の内部電源発生回路が活性化することを特徴とするメモリデバイスを提供することによる達成される。
【００１０】
本発明によれば、電源投入時に、前記各バンクの活性、非活性にかかわらず、前記メモリデバイスの中央部における前記内部電源線の電圧が第１の電圧未満の時は、複数のバンク内の第１及び第２の内部電源発生回路が活性して急速に前記メモリデバイスの中央部における前記内部電源線の電圧を上昇させ、前記メモリデバイスの中央部における前記内部電源線の電圧が第１の電圧より高く第２の電圧未満の時は、複数のバンク内の第２の内部電源発生回路が活性化してリークによる内部電源電圧の低下を補償する。更に、活性化状態にあるバンク内の内部電源電圧が第３の電圧未満の時は、そのバンク内の第１及び第２の内部電源発生回路が活性化して十分に内部電源を駆動し、メモリデバイスを高速に動作させる。従って、複数の内部電源発生回路をバンク毎に設け、内部電源電圧レベル及び活性、非活性状態に応じて、動作させる内部電源発生回路の数を変更することにより、メモリデバイスを効率的に動作させると共に高集積化が可能となる。
【００１１】
また、上記の目的は、各バンクの活性、非活性にかかわらず、メモリデバイスの中央部における内部電源線の電圧が前記第１の電圧未満の時に、第１の活性化信号を生成し、前記メモリデバイスの中央部における前記内部電源線の電圧が前記第１の電圧より高く第２の電圧未満の時は、第２の活性化信号を生成する共通内部電源電圧回路を有し、前記第１の活性化信号に応答して、前記複数のバンク内の前記第１及び第２の内部電源発生回路が活性化し、前記第２の活性化信号に応答して、前記複数のバンク内の第２の内部電源発生回路が活性化することを特徴とするメモリデバイスを提供することによる達成される。
【００１２】
本発明によれば、各バンクの活性、非活性にかかわらず、メモリデバイスの中央部における内部電源線の電圧が第１の電圧未満の時に、複数のバンク内の第１及び第２の内部電源発生回路が活性化する共通内部電源電圧検出回路を有するので、メモリデバイスの中央部における内部電源線の電圧に対応して、動作する内部電源発生回路の数を変更し、リークによる内部電源電圧の低下を効率的に補償することができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面に従って説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。
【００１４】
図１は、本発明の実施の形態のメモリデバイスのブロック図である。本実施の形態のメモリデバイス、例えばＤＲＡＭは、ＢＡＮＫ０〜３の４バンク構成であり、各バンクＢＡＮＫ０〜３はそれぞれ独立して動作が可能である。
【００１５】
バンクＢＡＮＫ０には、メモリセルアレイ６４、６８、センスアンプ６２、６９、行デコーダ６３、６７、列デコーダ６１、７０、カウンタ回路１１、１４、ポンプ回路１２、１５等が含まれており、それらの回路の１組で１ブロックが構成される。従って、図１の例では各バンクＢＡＮＫ０〜３は２ブロック構成である。
【００１６】
メモリセルアレイ６４は、ワード線ＷＬ及びビット線ＢＬに接続されたセルトランジスタ６５とコンデンサ６６とからなるメモリセルをマトリクス状に配設し、行デコーダ６３及び列デコーダ６１で選択されたメモリセルに書き込み又は読み出しが行われる。他のバンクＢＡＮＫ１〜３もバンクＢＡＮＫ０と同じ構成である。
【００１７】
各バンクＢＡＮＫ０〜３は、それぞれのバンクに供給される内部電源の電圧を監視するバンク用内部電源電圧検出回路１３等を有する。更に、本実施の形態のＤＲＡＭは、アクセスされるバンクをロウアドレス信号をデコードして検出するバンクデコーダ５１、ＤＲＡＭの中央部分で内部電源の電圧を監視する共通内部電源電圧検出回路５２、内部電源発生回路であるポンプ回路１２、１５等にクロック信号を供給する発振回路５３等を有する。
【００１８】
図２は、本発明の実施の形態のＤＲＡＭのポンプ回路１２、１５等の接続関係を示す回路図である。各バンクＢＡＮＫ０〜３のポンプ回路１２、１５、２２、２５、３２、３５、４２、４５には外部電源電圧Ｖｃｃが供給され、昇圧された内部電源電圧Ｖｐｐが生成される。各バンクＢＡＮＫ０〜３にはポンプ回路１２、１５等が２個づつ含まれ、それぞれのポンプ回路１２、１５等は、図１に示したメモリセルアレイ６４、６８等の近くに配置される。これにより、各ポンプ回路１２、１５等は、メモリセルアレイ６４、６８等への内部電源電圧Ｖｐｐに低インピーダンスで電流を供給することができる。
【００１９】
また、ポンプ回路１２、１５等は内部電源線に共通に接続されているので、内部電源電圧Ｖｐｐをポンプ回路１２、１５等が含まれるバンクに供給すると共に、例えば、ＤＲＡＭの非活性時において、リークにより低下した他のバンクの内部電源電圧Ｖｐｐを補償することも可能である。この場合、内部電源電圧Ｖｐｐは、共通内部電源電圧検出回路５２及びバンク用内部電源電圧検出回路１３、２３、３３、４３により、その電圧変動が監視される。
【００２０】
共通内部電源電圧検出回路５２は、２つのしきい値電圧ＬＶ及びＭＶ（ＬＶ＜ＭＶ）と内部電源電圧Ｖｐｐとを比較する電圧比較器で、ＤＲＡＭのほぼ中央部分に配置され、主に全体的な内部電源電圧Ｖｐｐの低下を監視する。
【００２１】
共通内部電源電圧検出回路５２は、内部電源電圧Ｖｐｐがしきい値電圧ＭＶより低下すると検出信号ＶＰＭをＨレベルとし、内部電源電圧Ｖｐｐが更にしきい値電圧ＬＶより低下すると検出信号ＶＰＬをＨレベルとする。
【００２２】
発振回路５３は、共通内部電源電圧検出回路５２から検出信号ＶＰＭ、ＶＰＬが入力され、検出信号ＶＰＭのＨレベルに応答して発振信号ＯＳＭを出力し、４つのポンプ回路１２、２２、３２、４２を動作させる。また、検出信号ＶＰＬのＨレベルに応答して発振信号ＯＳＳを出力し、更に４つのポンプ回路１５、２５、３５、４５を動作させる。この場合、前者の４つのポンプ回路（内部電源電圧発生回路）１２、２２、３２、４２は、各バンクＢＡＮＫ０〜３内で上部、下部上部、下部と配置され、全体のリーク電流による内部電源電圧Ｖｐｐの低下を効率的に補償する。
【００２３】
即ち、電源投入時は、内部電源電圧Ｖｐｐはしきい値電圧ＬＶ以下となっているため、共通内部電源電圧検出回路５２は、８つのポンプ回路をすべて動作させて、内部電源電圧Ｖｐｐを急速に上昇させる。
【００２４】
そして、内部電源電圧Ｖｐｐが上昇してしきい値電圧ＬＶより大きくなると、一部のポンプ回路、例えば、各バンクから１個づつ合計４つのポンプ回路１２、２２、３２、４２を動作させる。内部電源電圧Ｖｐｐが更に上昇してしきい値電圧ＭＶより大きくなると、全てのポンプ回路の動作を停止してＤＲＡＭの消費電力を低減する。そして、非活性状態の内部電源電圧Ｖｐｐがしきい値電圧ＭＶ以下となると、再度一部のポンプ回路１２、２２、３２、４２を動作させてリークによる電圧低下を補償する。
【００２５】
このように、本実施の形態のＤＲＡＭでは、非活性状態のリーク電流による内部電源電圧Ｖｐｐの低下を、少数のポンプ回路を動作させて補償しており、従来のように、リーク電流の補償のための専用のサブポンプ回路を設ける必要がない。従って、サブポンプ回路のための回路面積が必要なくなり、ＤＲＡＭの高集積化が可能となる。
【００２６】
なお、本実施の形態では、しきい値電圧を２つ設け、また、動作させるポンプ回路の数を４個と８個の２段階としたが、しきい値電圧を更に細かく設定し、かつ、動作させるポンプ回路の数を１個、２個、４個等と、細かく変更することも可能である。このようにすれば、セルトランジスタの動作を保証する内部電源電圧Ｖｐｐを確保しつつ、ＤＲＡＭの消費電力を更に低減することが可能である。
【００２７】
一方、バンク用内部電源電圧検出回路１３、２３、３３、４３は、しきい値電圧ＨＶ（ＭＶ＜ＨＶ）と内部電源電圧Ｖｐｐとを比較する電圧比較器で、各バンクＢＡＮＫ０〜３に１個ずつ設置され、各バンクＢＡＮＫ０〜３内の内部電源電圧Ｖｐｐを監視する。
【００２８】
バンク用内部電源電圧検出回路１３等は、内部電源電圧Ｖｐｐがしきい値電圧ＨＶ以下になると、検出信号ＶＰＨを出力する。この検出信号ＶＰＨに応答して、バンク内の２つの内部電圧発生回路１２、１５等を活性化し、内部電源電圧Ｖｐｐの昇圧動作を行わせる。これにより各バンクＢＡＮＫ０〜３の内部電源電圧Ｖｐｐを高く維持することができ、バンク内のメモリの高速動作を保証することができる。
【００２９】
また、バンク用内部電源電圧検出回路１３等は、バンク用内部電源電圧検出回路１３自体の消費電力を低減するため、そのバンクが活性化された時だけ比較動作を行う。即ち、バンク用内部電源電圧検出回路１３等には、ロウアドレスをデコードするバンクデコーダ５１からバンク活性化信号ＢＫ０〜ＢＫ３が入力され、バンク活性化信号ＢＫ０〜ＢＫ３が入力された時だけバンク内の内部電源電圧Ｖｐｐの電圧をチェックする。
【００３０】
発振回路５３の発振信号ＯＳＭ又はＯＳＳ、及びバンク用内部電源電圧検出回路１３等の検出信号ＶＰＨは、カウンタ回路１１、１４、２１、２４、３１、３４、４１、４４に入力される。カウンタ回路１１等はそれらの信号を合成し、ポンプ回路１２等を動作させるためのクロック信号ＣＬＫを出力する。
【００３１】
ポンプ回路１２等は、クロック信号ＣＬＫが入力されると、昇圧動作を行い、外部電源電圧Ｖｃｃのほぼ２倍の内部電源電圧Ｖｐｐを生成し、ロウデコーダ６３の内部回路に供給する。また、バンクデコーダ５１は、アドレス信号Ａｄｄの行アドレスからバンク活性化信号ＢＫ０〜ＢＫ３を生成し、各バンク用内部電源電圧検出回路１３等に出力する。バンク用内部電源電圧検出回路１３等は、バンク活性化信号ＢＫ０〜３に応答して、１回だけ内部電源電圧Ｖｐｐをチェックし、内部電源電圧Ｖｐｐが低下していれば、バンク内のポンプ回路１２、１５を１回だけ駆動する。
【００３２】
図３は、本発明の実施の形態の共通内部電源電圧検出回路５２及びポンプ回路１２等の動作説明図である。共通内部電源電圧検出回路５２は、ＤＲＡＭのほぼ中央部分に設置され、各バンクＢＡＮＫ０〜３の活性、非活性に関わらず内部電源電圧Ｖｐｐを監視し、検出信号ＶＰＭ及びＶＰＬを出力する。
【００３３】
共通内部電源電圧検出回路５２は、前述のように、２つのしきい値電圧ＬＶとＭＶ（ＬＶ＜ＭＶ）を有する電圧比較器で、内部電源電圧Ｖｐｐがしきい値電圧ＭＶより大きい場合は、検出信号ＶＰＭ、ＶＰＬは共にＬレベルである。この場合は、非活性状態における内部電源電圧Ｖｐｐは十分に確保されているので、すべてのポンプ回路は動作しない。
【００３４】
内部電源電圧Ｖｐｐがしきい値電圧ＭＶ以下となると、検出信号ＶＰＭがＨレベルとなる。検出信号ＶＰＭのＨレベル信号は、発振回路５３の発振動作を開始させ、発振信号ＯＳＭをカウンタ回路１１、２１、３１、４１を介してポンプ回路１２、２２、３２、４２に送るので、各バンク内の一方の内部電源発生回路が動作する。即ち、この場合は、非活性状態のリーク電流を４個のポンプ回路１２、２２、３２、４２で補償する。
【００３５】
一方、電源投入時又は非常時等の場合に内部電源電圧Ｖｐｐがしきい値電圧ＬＶ以下となると、検出信号ＶＰＭと共に検出信号ＶＰＬもＨレベルとなる。検出信号ＶＰＬのＨレベル信号は、発振回路５３内のスイッチを切り替え、発振信号ＯＳＳをカウンタ回路１４、２４、３４、４４を介してポンプ回路１５、２５、３５、４５に送るので、各バンクのすべての内部電源発生回路（ポンプ回路）が動作する。
【００３６】
図４は、本発明の実施の形態のバンク用内部電源電圧検出回路１３等及びポンプ回路１２等の動作説明図である。バンク用内部電源電圧検出回路１３等は、各バンクＢＡＮＫ０〜３に１つずつ設置され、各バンクＢＡＮＫ０〜３の活性時に内部電源電圧Ｖｐｐを監視して検出信号ＶＰＨを出力する。
【００３７】
バンク用内部電源電圧検出回路１３等は、前述のように、しきい値電圧ＨＶ（ＭＶ＜ＨＶ）を有する電圧比較器で、内部電源電圧Ｖｐｐがしきい値電圧ＨＶより大きい場合は、検出信号ＶＰＨはＬレベルである。この場合は、活性状態においても内部電源電圧Ｖｐｐは十分に確保されているので、ポンプ回路は動作しない。
【００３８】
内部電源電圧Ｖｐｐがしきい値電圧ＨＶ以下となると、検出信号ＶＰＨのＨレベル信号が出力される。検出信号ＶＰＨは、同じバンク内（例えばバンクＢＡＮＫ０）のカウンタ回路１１、１４を介してポンプ回路１２、１５に送られ、活性化されたバンクＢＡＮＫ０内の２個のポンプ回路１２、１５を動作させる。即ち、この場合は、活性化状態のバンク内における内部電源電圧Ｖｐｐのレベルをメモリの正常動作を実現できるレベルに維持するため、バンク内の２つのポンプ回路を動作させ、バンク内の内部電源電圧Ｖｐｐに対し低インピーダンスで昇圧のための電流を供給する。
【００３９】
なお、共通内部電源電圧検出回路５２とバンク用内部電源電圧検出回路１３等はそれぞれ独立に動作するので、活性化時に内部電源電圧Ｖｐｐがしきい値電圧ＭＶ以下となった場合は、活性化されたバンクの２個のポンプ回路と、活性化されていないバンクの一方のポンプ回路が同時の動作することも起こり得る。また、本実施の形態では、共通内部電源電圧検出回路５２のしきい値ＭＶをバンク用内部電源電圧検出回路１３等のしきい値ＨＶより低く設定したが、しきい値ＭＶをしきい値ＨＶと等しく設定してもよい。この場合は、非活性状態でも十分に高い内部電源電圧Ｖｐｐが保証され、ＤＲＡＭの信頼性を更に向上させることができる。
【００４０】
図５は、本発明の実施の形態の共通内部電源電圧検出回路５２の概略の回路図である。共通内部電源電圧検出回路５２は、Ｐチャンネルトランジスタ１０３、１０４、Ｎチャンネルトランジスタ１０５、１０６、１０７で構成される差動増幅器１０８、Ｐチャンネルトランジスタ１１３、１１４、Ｎチャンネルトランジスタ１１５、１１６、１１７で構成される差動増幅器１１８、抵抗１００、１０１、１０２、インバータ１０９、１１９で構成される。
【００４１】
内部電源電圧Ｖｐｐは、抵抗１００、１０１、１０２で分圧されて、差動増幅器１０８、１１８に入力される。差動増幅器１１８のＮチャンネルトランジスタ１１５のゲートに入力された電圧は、Ｎチャンネルトランジスタ１１６のゲートに入力されている比較電圧Ｒｅｆと比較される。従って、内部電源電圧Ｖｐｐがしきい値ＭＶまで低下すると、Ｎチャンネルトランジスタ１１６のドレインがＬレベルとなり、その信号がインバータ１１９で反転されて検出信号ＶＰＭをＨレベルとする。
【００４２】
また、差動増幅器１０８のＮチャンネルトランジスタ１０５のゲートに入力された電圧は、Ｎチャンネルトランジスタ１０６のゲートに入力されている比較電圧Ｒｅｆと比較される。従って、内部電源電圧Ｖｐｐが更にしきい値ＬＶまで低下すると、Ｎチャンネルトランジスタ１０６のドレインがＬレベルとなり、その信号がインバータ１０９で反転されて検出信号ＶＰＬをＨレベルとする。この場合、しきい値ＬＶ、ＭＶに対応する電圧は、抵抗１００、１０１、１０２の比で設定される。
【００４３】
図６は、本発明の実施の形態のバンク用内部電源電圧検出回路１３の概略の回路図である。バンク用内部電源電圧検出回路１３は、インバータ１２０、１２１、１２２、１２３とコンデンサ１２４、１２５、１２６で構成される遅延回路１４４、ＮＯＲ回路１２７、１２８で構成されるラッチ回路１４５、インバータ１２９、１３０、１４１、１４２、１４３、抵抗１３１、１３２、Ｎチャンネルトランジスタ１３３、及びＰチャンネルトランジスタ１３４、１３５、１３７、１３８とＮチャンネルトランジスタ１３６、１３９、１４０とで構成される差動増幅器１４６を有する。
【００４４】
バンクデコーダ５１から出力されるバンク活性化信号ＢＫ０〜ＢＫ３が入力されると、ラッチ回路１４５がセットされ、ＮＯＲ回路１２７の出力はＬレベルとなり、インバータ１３０の出力はＨレベルとなる。インバータ１３０のＨレベル信号は、Ｎチャンネルトランジスタ１３３、１４０を導通させ、差動増幅器１４６の比較動作を開始させる。
【００４５】
内部電源電圧Ｖｐｐは、抵抗１３１、１３２で分圧されて差動増幅器１４６のＮチャンネルトランジスタ１３６のゲートに入力される。一方、差動増幅器１４６のＮチャンネルトランジスタ１３９のゲートには、比較電圧Ｒｅｆが入力される。従って、内部電源電圧Ｖｐｐがしきい値ＨＶまで低下すると、Ｎチャンネルトランジスタ１３９のドレインがＬレベルとなり、その信号がインバータ１４１，１４２、１４３で反転されて検出信号ＶＰＨをＨレベルとする。この場合、しきい値ＨＶに対応する電圧は、抵抗１３１、１３２の比で設定される。
【００４６】
一方、インバータ１４２の出力信号は、インバータ１２９で反転されてＮＯＲ回路１２８に入力され、ラッチ回路１４５をリセットして差動増幅器１４６の比較動作を終了させる。また、バンク活性化信号ＢＫ０〜ＢＫ３も、遅延回路１４４で定まる所定時間後にＮＯＲ回路１２８に入力され、ラッチ回路１４５をリセットする。従って、図６のバンク用の内部電源電圧検出回路１３は、ローアドレスに対するデコード動作毎に１回だけバンク内の内部電源電圧Ｖｐｐの電圧の低下をチェックする。遅延回路１４４の遅延時間の間にＶｐｐの低下が検出されれば、検出信号ＶＰＨが１パルス出力される。これにより、差動増幅器１４６の比較動作は内部電源電圧Ｖｐｐの低下を招くワード線駆動などのロウ系の動作の頻度に応じて行われ、最適のタイミングで内部電源電圧Ｖｐｐの低下を検出する。
【００４７】
図７は、本発明の実施の形態の発振回路５３の概略の回路図である。発振回路５３は、リングオシレータ１５０、Ｐチャンネルトランジスタ１５２とＮチャンネルトランジスタ１５３で構成されるトランスファゲート１５４、インバータ１５１を有する。
【００４８】
発振回路５３は、内部電源電圧Ｖｐｐがしきい値ＭＶまで低下し、共通内部電源電圧検出回路５２からの検出信号ＶＰＭがＨレベルとなると、リングオシレータ１５０が発振を開始し、発振信号ＯＳＭを出力して各バンク内の一方のポンプ回路１２、２２、３２、４２（合計４個のポンプ回路）を動作させる。この時点では検出信号ＶＰＬはＬレベルとなっており、トランスファゲート１５４は導通しない。
【００４９】
一方、内部電源電圧Ｖｐｐがしきい値ＬＶまで低下し、共通内部電源電圧検出回路５２からの検出信号ＶＰＬがＨレベルとなると、トランスファゲート１５４は導通状態となる。このため、発振信号ＯＳＳも出力され、更に各バンク内の他方のポンプ回路１５、２５、３５、４５（合計４個）を動作させる。その結果、各バンク内の両方のポンプ回路が動作し、全体で８個のポンプ回路が動作する。
【００５０】
図８は、本発明の実施の形態のカウンタ回路１１の概略の回路図である。カウンタ回路１１は、インバータ１６０、１６１、１６２とコンデンサ１６３、１６４で構成される遅延回路１６８、ＮＯＲ回路１６５、１６６、カウンタ１６７を有する。
【００５１】
遅延回路１６８のインバータ１６０には、発振回路５３から出力される発振信号ＯＳＭが入力される。インバータ１６０に入力された発振信号ＯＳＭは、所定の遅延時間の遅れを生じ、更にインバータ１６２で反転してＮＯＲ回路１６５に入力される。ＮＯＲ回路１６５には、発振信号ＯＳＭも入力されており、発振信号ＯＳＭの立ち下がりのタイミングで遅延回路１６８の遅延時間の相当するパルス信号を生成し、ＮＯＲ回路１６６に出力する。
【００５２】
ＮＯＲ回路１６６は、ＮＯＲ回路１６５の出力信号と、バンク用内部電源電圧検出回路１３から出力される検出信号ＶＰＨを合成し、合成信号をカウンタ１６７に出力する。カウンタ１６７は、その合成信号をポンプ回路１２を動作させる周波数に分周し、クロック信号ＣＬＫをポンプ回路１２に出力する。
【００５３】
図９は、本発明の実施の形態のポンプ回路１２の概略の回路図である。ポンプ回路１２は、Ｎチャンネルトランジスタ１７３、１７４、１７６、１７８、Ｐチャンネルトランジスタ１７５、１７７、コンデンサ１７１、１７２、１７９、１８０、インバータ１７０を有する。
【００５４】
Ｎチャンネルトランジスタ１７３、１７４、１７６、１７８のドレインには外部電源電圧Ｖｃｃが入力され、Ｐチャンネルトランジスタ１７５、１７７のソースから、外部電源電圧Ｖｃｃのほぼ２倍に昇圧された内部電源電圧Ｖｐｐが出力される。
【００５５】
先ず、ポンプ回路１２の右側の動作について説明する。前述したカウンタ回路１１から出力されるクロック信号ＣＬＫは、インバータ１７０で反転されて反転クロック信号ＣＬＫＢとなる。まず、クロック信号ＣＬＫが立ち下がる時、反転クロック信号ＣＬＫＢの立ち上がりエッジは、コンデンサ１７１を介してノードｎ１７１の電圧を上昇させる。このため、Ｎチャンネルトランジスタ１７８は十分導通し、ノードｎ１７９は外部電源電圧Ｖｃｃレベルとなり、コンデンサ１７９は外部電源電圧Ｖｃｃまで充電される。
【００５６】
次に、クロック信号ＣＬＫの立ち上がりエッジは、コンデンサ１７９を介してノードｎ１７９の電圧を（Ｖｃｃ＋Ｖｔｈ）以上に押し上げる。このため、Ｎチャンネルトランジスタ１７６は十分に導通し、ノードｎ１８０の電圧をほぼ外部電源電圧Ｖｃｃまで上昇させる。
【００５７】
次に、クロック信号ＣＬＫの立ち下がり時に反転クロック信号ＣＬＫＢの立ち上がりエッジで、ノードｎ１８０の電圧は大容量のコンデンサ１８０を介して外部電源電圧Ｖｃｃの約２倍まで上昇し、ノードｎ１８０からＰチャンネルトランジスタ１７７を介してＶｐｐに電流が流れ、Ｖｐｐを外部電源電圧Ｖｃｃの約２倍に押し上げる。ポンプ回路１２の左側は、右側の逆相動作を行い効率的に昇圧動作を行う。
【００５８】
【発明の効果】
以上説明した通り、本発明によれば、メモリセルアレイの面積に対してポンプ回路の面積の割合が小さく、高集積化が可能なメモリデバイスを提供することができる。
【００５９】
また、本発明によれば、セルトランジスタの書き込み又は読み出し動作時に効率良く電流を供給することができ、低消費電力化が可能なメモリデバイスを提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態のメモリデバイスのブロック図である。
【図２】本発明の実施の形態のメモリデバイスの回路図である。
【図３】本発明の実施の形態の共通内部電源電圧検出回路の動作説明図である。
【図４】本発明の実施の形態のバンク用内部電源電圧検出回路の動作説明図である。
【図５】本発明の実施の形態の共通内部電源電圧検出回路の回路図である。
【図６】本発明の実施の形態のバンク用内部電源電圧検出回路の回路図である。
【図７】本発明の実施の形態の発振回路の回路図である。
【図８】本発明の実施の形態のカウンタ回路の回路図である。
【図９】本発明の実施の形態のポンプ回路の回路図である。
【符号の説明】
１１、１４  カウンタ回路
１３、２３  バンク用内部電源電圧検出回路
１２、１５  ポンプ回路
５１  バンクデコーダ
５２  共通内部電源電圧検出回路
５３  発振回路
６４  メモリセルアレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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