(57)【特許請求の範囲】
【請求項１】
集積回路を構成するメガセルのテストを容易にするためのメガセルテスト支援装置であって、
前記メガセルのテスト内容を規定する各種のテストアルゴリズムを任意状態における処理内容の記述が可能であるように拡張された状態遷移図により表現した図的データを集めて成るデータベースを格納する記憶手段と、
前記メガセルにおけるバスのビット幅および前記メガセルのテストに使用するテストアルゴリズムを指定する識別情報を含むメガセルジェネレータ用パラメタファイルを読み込む読込手段と、
前記パラメタファイルによって指定されたテストアルゴリズムを表現する図的データを前記データベースより抽出する抽出手段と、
抽出手段によって抽出された図的データの内容を前記パラメタファイルで指定されたバスのビット幅に合わせ込みつつ、該図的データで表現されるテストアルゴリズムにしたがって前記メガセルに対し組み込み自己テストを行うためのテストパターン発生回路およびテスト結果判定回路のレジスタ転送レベルでの構成をハードウェア記述言語により記述したハードウェア記述データを生成するハードウェア記述生成手段と、
を備えることを特徴とするメガセルテスト支援装置。
【請求項２】
請求項１に記載のメガセルテスト支援装置において、
前記抽出手段によって抽出された図的データの内容を前記パラメタファイルで指定された前記ビット幅に合わせ込みつつ、該図的データで表現されるアルゴリズムにしたがって前記メガセルに対するテストパターンを発生させるコンピュータプログラムのコードを生成するコード生成手段を更に備えることを特徴とするメガセルテスト支援装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩ（大規模集積回路）の内部に組み込まれたメガセルのテスト容易化設計を支援するメガセルテスト支援装置に関する。
【０００２】
【従来の技術】
近年、ＬＳＩの設計において、メガセルと呼ばれる大型のセルが利用されている。メガセルを利用したＬＳＩの設計では、ＲＡＭやＲＯＭ、乗算器などの比較的大きな機能ブロックを実現するためのレイアウトパターンをハードマクロとして予め作成しておき、そのハードマクロを基にして、設計仕様に合ったメガセルをメガセルジェネレータによって生成している。この場合、メガセルジェネレータは、設計仕様によって決まるビット数やワード数などのパラメタを与えられ、そのパラメタに基づいてメガセルを生成する。
【０００３】
ＬＳＩの内部に組み込まれたメガセルが機能的に正しく動作することを調べるためのテスト法として、組み込み自己テスト（Ｂｕｉｌｔ−Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）法（以下「ＢＩＳＴ法」という）がある。ＢＩＳＴ法では、図１０に示すように、メガセル等のＬＳＩ内部の回路ブロック１２のテストを行うためのテストパターン発生回路１０およびテスト結果判定回路１４がＬＳＩ内部に組み込まれる。このテストパターン発生回路１０等を実現する手法として、従来は、（１）メガセルジェネレータによってテストパターン発生回路１０等を含んだメガセル・モジュールを生成するという手法や、（２）テストパターン発生回路１０等のレジスタ転送レベルでの構成をハードウェア記述言語で記述したデータ（以下、このようなデータを「ＨＤＬデータ」という）をメガセルジェネレータまたはＬＳＩ設計者が作成し、このＨＤＬデータから論理合成ツールによってテストパターン発生回路１０等のゲートレベルでの回路データを生成するという手法などが用いられている。
【０００４】
また、ＬＳＩの内部に組み込まれたメガセルのテスト法として、上記ＢＩＳＴの他に、ＬＳＩ内部のメガセルに接続された外部ピンを設け、その外部ピンによりＬＳＩの外部からメガセルにテストパターンを供給するという方式のテスト法（以下「ＭＵＸ方式テスト法」という）がある。ＭＵＸ方式テスト法では、図１１に示すように、テスト用外部ピンとして、テストモードピン２０、テストパターン入力ピン２２およびテスト結果出力ピン２４を設けると共に、テスト対象のメガセルなどのＬＳＩ内部の回路ブロック３０の入力側にマルチプレクサ（ＭＵＸ）２８を設ける。そしてテストモードピン２０から供給する信号によってマルチプレクサ２８を制御することにより、テストモードでは、ＬＳＩ内部のロジック２６から出力される信号に代えて、テストパターン入力ピン２２から入力するテスト用の信号（テストパターン）をＬＳＩ内部の回路ブロック３０に供給して、その回路ブロック３０から出力される信号をテスト結果出力ピン２４から外部に取り出し、取り出された信号に基づいて回路ブロック３０が正しく機能しているか否かを判定する。
【０００５】
【発明が解決しようとする課題】
ＢＩＳＴ法はテスタの負荷を大幅に軽減できる等の利点を有するが、メガセルのテストにおいてＢＩＳＴ法を採用した場合、メガセルジェネレータによって自動的に生成されるテストパターン発生回路から得られるテストパターンはメガセルによって決まっており、設計者がテストパターンを変更することはできない。一方、設計者自身がテストパターン発生回路等のＨＤＬデータを作成しようとすると、ハードウェア記述言語（以下「ＨＤＬ」という）の習得が必要となる。
【０００６】
上記問題を回避するために、ＭＵＸ方式テスト法を採用することが考えられるが、ＢＩＳＴ法とＭＵＸ方式テスト法のいずれを採用するかによってＬＳＩの回路構成が大きく異なる（図１０、図１１参照）。したがって、設計のできるだけ早い段階において、いずれのテスト法を採用するかを決定することが望ましい。このためには、設計の早い段階で、ＢＩＳＴ法を採用した場合のチップ面積の増加とＭＵＸ方式テスト法を採用した場合のテストの負荷（テスト時間）というような、テスト法選定のための情報を入手する必要がある。
【０００７】
そこで本発明では、ＨＤＬの習得を必要とせずにメガセル用テストパターン発生回路等のＨＤＬデータの生成を可能にすると共に、設計者によるテストパターンの変更を可能とし、また設計の早い段階でテスト法選定のための情報の入手が可能なメガセルテスト支援装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するために成された本発明に係る第１のメガセルテスト支援装置は、集積回路を構成するメガセルのテストを容易にするためのメガセルテスト支援装置であって、
前記メガセルのテスト内容を規定する各種のテストアルゴリズムを任意状態における処理内容の記述が可能であるように拡張された状態遷移図により表現した図的データを集めて成るデータベースを格納する記憶手段と、
前記メガセルにおけるバスのビット幅および前記メガセルのテストに使用するテストアルゴリズムを指定する識別情報を含むメガセルジェネレータ用パラメタファイルを読み込む読込手段と、
前記パラメタファイルによって指定されたテストアルゴリズムを表現する図的データを前記データベースより抽出する抽出手段と、
抽出手段によって抽出された図的データの内容を前記パラメタファイルで指定されたバスのビット幅に合わせ込みつつ、該図的データで表現されるテストアルゴリズムにしたがって前記メガセルに対し組み込み自己テストを行うためのテストパターン発生回路およびテスト結果判定回路のレジスタ転送レベルでの構成をハードウェア記述言語により記述したハードウェア記述データを生成するハードウェア記述生成手段と、
を備えた構成としている。
【０００９】
本発明に係る第２のメガセルテスト支援装置は、上記第１のメガセルテスト支援装置において、
前記抽出手段によって抽出された図的データの内容を前記パラメタファイルで指定された前記ビット幅に合わせ込みつつ、該図的データで表現されるアルゴリズムにしたがって前記メガセルに対するテストパターンを発生させるコンピュータプログラムのコードを生成するコード生成手段を更に備えることを特徴としている。
【００１０】
【発明の効果】
本発明に係る第１のメガセルテスト支援装置によれば、データベースに集められたテストアルゴリズムの中からパラメタファイルで指定されたアルゴリズムを表現した図的データが抽出され、その図的データとパラメタファイルで指定されたバスのビット幅とに基づき、ＢＩＳＴ用のテストパターン発生回路およびテスト結果判定回路のＨＤＬデータが生成される。したがって、ＬＳＩ設計者は、設計対象のＬＳＩに組み込むべきメガセル（以下「対象メガセル」という）に対応するパラメタファイルを用意すればよく、そのメガセル用のテストパターン発生回路等の設計のためにＨＤＬを習得する必要はない。しかも、メガセルジェネレータによってテストパターン発生回路等のＨＤＬデータを生成していた従来の場合とは異なり、パラメタファイルの修正によって設計者によるテストパターンの変更が可能となり設計の自由度が増大する。また、データベースとして蓄積されるデータは拡張状態遷移図によりテストアルゴリズムを図的に表現するものであるため、テストアルゴリズムの規定するテスト内容を容易に理解することができる。これにより、テストアルゴリズムをデータベースとして蓄積するのが容易になるとともに、メガセルのテストに使用すべき適切なテストアルゴリズムをデータベースの中から容易に選択できるようになり、テストパターン作成の作業効率が向上する。
【００１１】
本発明に係る第２のメガセルテスト支援装置によれば、データベースから選択されたアルゴリズムに対して、ＢＩＳＴ用のテストパターン発生回路およびテスト結果判定回路の上記ＨＤＬデータと共に、テストパターン発生コードが生成され、このテストパターン発生コードをコンパイルして実行することにより、テストパターンを発生させて、ＭＵＸ方式テスト法を採用した場合のテスト時間を見積もることができる。一方、上記ＨＤＬデータはレジスタ転送レベルでＢＩＳＴ用のテストパターン発生回路等の構成を記述したものであり、このデータを用いて既存の論理合成ツールによりテストパターン発生回路等の論理合成後のゲート数（これはＢＩＳＴ法の採用によるチップ面積の増加量に相当する）を得ることができる。したがって、上記テスト時間の見積もりとテストパターン発生回路等の論理合成後のゲート数とに基づき、メガセルのテストにおいてＢＩＳＴ法とＭＵＸ方式テスト法のうちいずれを採用するかを、ＬＳＩ設計の早い段階で決定することができる。
【００１２】
【発明の実施の形態】
＜実施形態の構成＞
図１は、本発明の一実施形態であるメガセルテスト支援装置のハードウェア構成を示すブロック図である。本メガセルテスト支援装置のハードウェアは、エンジニアリング・ワークステーションなどのコンピュータであって、ＣＰＵ１０１、メモリ１０２、入出力制御装置１０３、ＣＲＴディスプレイ等の表示装置１０４、磁気ディスク装置等の外部記憶装置１０５、および、マウス等の入力装置１０６から構成されている。本メガセルテスト支援装置は、メモリ１０２に格納される所定のプログラムをＣＰＵ１０１が実行することにより、ＬＳＩに組み込まれるメガセルのためのテスト支援装置として機能する。
【００１３】
図２は、このようなメガセルテスト支援装置における入力データおよび出力データを示す図であり、これらの入出力データは外部記憶装置１０５に格納される。メガセルテスト支援装置本体２００（すなわちＣＰＵ１０１とメモリ１０２と入出力制御装置１０３から成る部分）が外部から入力するデータとしては、メガセルジェネレータ用パラメタファイル（以下、単に「パラメタファイル」ともいう）２０２と、テストアルゴリズムのデータベース２０１に含まれるデータとがあり、メガセルテスト支援装置本体２００が出力するデータとしては、ＢＩＳＴ用のテストパターン発生回路およびテスト結果判定回路の構成をレジスタ転送レベルで記述したＨＤＬデータ（以下「ＢＩＳＴ用ＨＤＬデータ」という）２０３と、テストパターンを発生させるコンピュータプログラムのコード（以下「テストパターン発生コード」という）２０４と、バス幅参照ファイル２０５とがある。
【００１４】
パラメタファイル２０２は、本来は、対象メガセルの設計データ２１１の生成に必要な各種のパラメタを得るためにメガセルジェネレータ２１０が読み込むファイルであり、メガセルのタイプや、各種制御ピン、アドレスバスおよびデータバスのビット幅を指定する情報を有している。本実施形態では、メガセルテスト支援装置本体２００もこのパラメタファイル２０２を読み込むが、本実施形態におけるパラメタファイル２０２は、図４に示すように、上記情報に加えて、対象メガセルのテストに使用するテストアルゴリズムを指定する識別情報を含んでいる。
【００１５】
データベース２０１は、メガセルのテスト内容を規定する各種のテストアルゴリズムを集めたものである。メガセル用のテストアルゴリズムは、ＲＡＭ検証用のマーチングパターン（ＭＡＲＣＨＩＮＧ  ＰＡＴＴＥＲＮ）に代表されるように拡張状態遷移図で表現できるものが多い。そこで本実施形態におけるデータベース２０１には、テストアルゴリズムを拡張状態遷移図で表現した図的データ（以下「アルゴリズムデータ」という）が集められている。ここで「拡張状態遷移図」とは、任意の状態における処理内容の記述（代入文や演算式などの記述）が可能となるように拡張された状態遷移図である。このような拡張状態遷移図として、例えば「オープンチャート」を用いることができる（山田孝光、安井隆、岡善治、「機能エントリ・ツールを用いたソーティング回路の設計」、ＣＱ出版社、雑誌  ”インターフェース”、１９９５年３月号，ｐｐ．１６０−１６６  参照）。なお、このような拡張状態遷移図は、フローチャートの一種と考えることもできる。
【００１６】
データベース２０１に集めるべきメガセル用のテストアルゴリズムとしては、例えば図４のパラメタファイルで指定された同期式ＲＡＭのメガセル用として、マーチングパターン（Ｍａｒｃｈｉｎｇ  ｐａｔｔｅｒｎ）や、ギャロッピングパターン（Ｇａｌｌｏｐｐｉｎｇ  ｐａｔｔｅｒｎ）、ウォーキングパターン（Ｗａｌｋｉｎｇ  ｐａｔｔｅｒｎ）などのアルゴリズムがあり、これらはいずれも拡張状態遷移図で表現可能である。これらのアルゴリズムのうちマーチングパターンのアルゴリズムは以下の通りである。すなわち、対象メガセルであるＲＡＭがＮビット分のメモリセルを有する場合、次の処理（１）〜（４）によりテストを行う。
（１）第１ビットから第Ｎビットまで順に、「０」を書き込む。
（２）第１ビットから第Ｎビットまで順に、「０」を読み出し、「１」を書き込んでいく。
（３）第Ｎビットから第１ビットまで順に、「１」を読み出し、「０」を書き込んでいく。
（４）上記（１）〜（３）の処理を「０」と「１」を交換して繰り返す。
【００１７】
図５は、上記マーチングパターンのアルゴリズムを、ＬＳＩ機能設計支援システム等において利用可能な拡張状態遷移図用のエディタを用いて入力し編集したものを示している。この図５の拡張状態遷移図において、「ＣＥ，ＷＥ」は書込命令を、「ＣＥ，ＲＥ」は読出命令をそれぞれ表しており、「ＤＯ」は読出データの値を示す変数名、「ＤＩＮ」は書込データの値を示す変数名であり、「ＡＤＤ＿ＢＵＳ＿ＷＩＤＴＨ」はアドレスバスのビット幅を示している。
【００１８】
対象メガセルのテストに使用するアルゴリズムデータは、後述のようにデータベース２０１の中から抽出される。このときテストアルゴリズムの名称によるデータベース２０１の検索を可能とするために、本実施形態では、図６に示すように、データベース２０１に集められた各アルゴリズムの名称を示す文字列データをメンバに持つ構造体をポインタでつないだリストが予め作成され、メモリ１０２に格納されている。
【００１９】
ＢＩＳＴ用ＨＤＬデータ２０３は、ＢＩＳＴ法により対象メガセルのテストを行う場合にＬＳＩに組み込みべきテストパターン発生回路およびテスト結果判定回路の構成をレジスタ転送レベルで記述したＨＤＬデータである。
【００２０】
テストパターン発生コード２０４は、ＭＵＸ方式により対象メガセルのテストを行う場合に使用するテストパターンを発生させるコンピュータプログラムのコードである。
【００２１】
バス幅参照ファイル２０５は、対象メガセルに含まれるアドレスバスやデータバスのビット幅に対し、ＢＩＳＴ用ＨＤＬデータ２０３およびテストパターン発生コード２０４を合わせ込むための情報を格納したファイルである。
【００２２】
＜実施形態の動作＞
図３は、本実施形態のメガセルテスト支援装置の動作を示すフローチャートである。このフローチャートを参照しつつ、メガセルテスト支援装置の動作について説明する。
【００２３】
ＬＳＩ設計者が設計対象のＬＳＩに組み込むべきメガセル（対象メガセル）に対するパラメタファイル２０１を作成すると（図４参照）、メガセルテスト支援装置は、メモリ１０２に格納された所定のプログラムに基づき以下のように動作する。
【００２４】
まずステップＳ３０１において、メガセルジェネレータ用のパラメタファイル２０２を読み込む。図４は、このパラメタファイル２０２の記述内容の一例を示している。この例では、同期式ＲＡＭがメガセルとして作成されることを示しており、アドレスバスのビット幅として３２が、データバスのビット幅として１６がそれぞれ指定されている他に、そのメガセルに対するテストアルゴリズムとして「ＭＡＲＣＨＩＮＧ  ＰＡＴＴＥＲＮ」が指定されている。
【００２５】
次にステップＳ３０２において、テストアルゴリズムのデータベース２０１の中から、対象メガセルのテストに使用するアルゴリズムを記述した拡張状態遷移図データ（アルゴリズムデータ）を読み込む。対象メガセルのテストに使用するアルゴリズムは、予め、データベース２０１の中からＬＳＩ設計者によって選択され、選択されたテストアルゴリズムの名称が前述のようにパラメタファイル２０２に記述されている（図４参照）。このステップＳ３０２では、ここで指定されたアルゴリズムの名称に基づいてデータベース２０１を検索し、対象メガセルのテストに使用するアルゴリズムデータを抽出する。このときのデータベース２０１の検索には、メモリ１０２に格納された前述のリスト（図６）が利用される。
【００２６】
上記のようにしてデータベース２０１からアルゴリズムデータを抽出した後は、ステップＳ３０３において、アドレスバスおよびデータバスのビット幅の合わせ込みのために使用されるバス幅参照ファイル２０５を作成する。このバス幅参照ファイル２０５は、パラメタファイル２０２で指定されたアドレスバスおよびデータバスのビット幅を用いて２個作成される。この２個のファイルのうち、一方は、後のステップＳ３０４で生成されるＢＩＳＴ用ＨＤＬデータ２０３において参照され、他方は、後のステップＳ３０５で生成されるテストパターン発生コード２０４において参照される。図７は、図４のパラメタファイルで指定されたビット幅に対応するバス幅参照ファイル２０５を示すものであり、図７（ａ）はＢＩＳＴ用ＨＤＬデータ２０で参照されるファイルの内容を示し、図７（ｂ）はテストパターン発生コード２０４で参照されるファイルの内容を示している。これらのバス幅参照ファイルは、アドレスバスのビット幅を示す「ＡＤＤ＿ＢＵＳ＿ＷＩＤＴＨ」およびデータバスのビット幅を示す「ＤＡＴＡ＿ＢＵＳ＿ＷＩＤＴＨ」に対しマクロ定義を行っている。
【００２７】
次のステップＳ３０４では、アルゴリズムデータからＢＩＳＴ用ＨＤＬデータ２０３を生成する。すなわち、ステップＳ３０２において抽出されたアルゴリズムデータで表現されるアルゴリズムにしたがってＢＩＳＴ法によるテストを行うためのテストパターン発生回路およびテスト結果判定回路のＨＤＬデータを生成する。このＢＩＳＴ用ＨＤＬデータ２０３の生成は、拡張状態遷移図データから論理合成可能なレジスタ転送レベルのＨＤＬデータを変換する公知の技術により容易に行うことができる。すなわち、例えば特開平３−４１５６７号公報において、状態遷移図および機能図（両図を合わせたものが上記拡張状態遷移図に相当する）をＣＡＤ（Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｄｅｓｉｇｎ）データとして対話形式でデータベース登録し、このデータベースより対応するハードウェア記述言語に変換してファイル出力する状態遷移図設計システムが開示されており、このシステムにおける技術を利用することにより、ＢＩＳＴ用ＨＤＬデータ２０３を生成することができる。
【００２８】
このステップＳ３０４で生成されるＢＩＳＴ用ＨＤＬデータ２０３には図７（ａ）に示したバス幅参照ファイルを参照する記述データが含まれ、これにより、パラメタファイル２０２で指定されたバスのビット幅に対するＢＩＳＴ用ＨＤＬデータ２０３の合わせ込みが行われる。
【００２９】
パラメタファイル２０２が図４に示す内容の場合には、このステップＳ３０４において、ＢＩＳＴ用ＨＤＬデータ２０３として図８に示すようなデータが生成される。図８のＨＤＬデータは、ハードウェア記述言語としてＶｅｒｉｌｏｇ−ＨＤＬを使用し、図５に示したマーチングパターンのアルゴリズムにしたがってＢＩＳＴ法により対象メガセルのテストを行うためのテストパターン発生回路およびテスト結果判定回路の構成をレジスタ転送レベルで記述したものである。この図８のＨＤＬデータにおける１行目の’ｉｎｃｌｕｄｅ命令８０１が前述の図７（ａ）のバス参照ファイルを参照させる命令であり、これにより、ＢＩＳＴ用ＨＤＬデータ２０３における「ＡＤＤ＿ＢＵＳ＿ＷＩＤＴＨ」および「ＤＡＴＡ＿ＢＵＳ＿ＷＩＤＴＨ」に、図４のパラメタファイルで指定された値が与えられる（バスのビット幅の合わせ込み）。
【００３０】
上記のようなＢＩＳＴ用ＨＤＬデータ２０３を生成した後、ステップＳ３０５において、ステップＳ３０２で抽出されたアルゴリズムデータに対応するテストパターン発生コード２０４を生成する。このテストパターン発生コード２０４生成は、拡張状態遷移図データから論理合成可能なレジスタ転送レベルのＨＤＬデータを変換する前述の公知の技術（例えば特開平３−４１５６７号公報参照）において変換先のフォーマットをＨＤＬから所定のプログラミング言語に変更することにより、行うことができる。このようにして生成されるテストパターン発生コード２０４は所定のプログラミング言語で記述されたコンピュータプログラムであり、これをコンピュータでコンパイルして実行することにより、対象メガセルに対するテストパターンを発生させることができる。
【００３１】
このステップＳ３０５で生成されるテストパターン生成コード２０４には図７（ｂ）に示したバス幅参照ファイルを参照するコードが含まれ、これにより、パラメタファイル２０２で指定されたバスのビット幅に対するテストパターン発生コード２０４の合わせ込みが行われる。
【００３２】
パラメタファイルが図４に示す内容の場合には、このステップＳ３０５において、テストパターン発生コード２０４として図９に示すようなコードが生成される。図９のコードは、図５に示したマーチングパターンのアルゴリズムにしたがってＭＵＸ方式テスト法により対象メガセルのテストを行うためのテストパターンを発生させるコンピュータプログラムをＣ言語で記述したものである。この図９のコンピュータプログラムにおける１行目の＃ｉｎｃｌｕｄｅ命令８０２が前述の図（ｂ）のバス参照ファイルを参照させる命令であり、これにより、テストパターン発生コード２０４における「ＡＤＤ＿ＢＵＳ＿ＷＩＤＴＨ」および「ＤＡＴＡ＿ＢＵＳ＿ＷＩＤＴＨ」に、図４のパラメタファイルで指定された値が与えられる（バスのビット幅の合わせ込み）。
【００３３】
上記のようなテストパターン発生コード２０４が生成されると、一つの対象メガセルに対するメガセルテスト支援装置の動作が終了する。
【００３４】
＜実施形態の効果＞
上記実施形態によれば、パラメタファイル２０２での指定に基づき、メガセル用のテストアルゴリズムが集められたデータベース２０１から対象メガセルに対するテストアルゴリズムを示すデータが抽出されると共に（図３のステップＳ３０２）、そのメガセルのアドレスバスおよびデータバスのビット幅を示すバス幅参照ファイル２０５が生成される。そして、抽出されたアルゴリズムのデータおよび生成されたバス幅参照ファイル２０５を用いて、パラメタファイル２０２での指定に対応するＢＩＳＴ用ＨＤＬデータ２０３（テストパターン発生回路およびテスト結果判定回路の構成をレジスタ転送レベルで記述したＨＤＬデータ）が生成される（図３のステップＳ３０４）。したがって、ＬＳＩ設計者は、対象メガセルに対応するパラメタファイル２０２を用意すればよく、そのメガセル用のテストパターン発生回路等の設計のためにＨＤＬを習得する必要はない。しかも、メガセルジェネレータによってテストパターン発生回路等のＨＤＬデータを生成していた従来の場合とは異なり、パラメタファイル２０２を修正することにより設計者によるテストパターンの変更が可能となり設計の自由度が増大する。
【００３５】
また本実施形態によれば、データベース２０１から選択されたアルゴリズムに対して、ＢＩＳＴ用ＨＤＬデータ２０３と共にテストパターン発生コード２０４の生成され（図２、図３のＳ３０５参照）、そのテストパターン発生コード２０４をコンパイルして実行することにより、テストパターンを発生させ、ＭＵＸ方式テスト法を採用した場合のテスト時間を見積もることができる。一方、ＢＩＳＴ用ＨＤＬデータ２０３はレジスタ転送レベルのＨＤＬデータであり、このデータを用いて既存の論理合成ツールによりテストパターン発生回路等の論理合成後のゲート数（これはＢＩＳＴ法採用によるチップ面積の増加量に相当する）を得ることができる。したがって、上記テスト時間の見積もりとテストパターン発生回路等の論理合成後のゲート数とに基づき、メガセルのテストにおいてＢＩＳＴ法とＭＵＸ方式テスト法のうちいずれを採用するかを設計の早い段階で決定することができる。
【００３６】
さらに上記実施形態によれば、データベース２０１として蓄積すべきアルゴリズムを示すデータは拡張状態遷移図によりテストアルゴリズムを図的に表現するものであるため（図５参照）、テストアルゴリズムの規定するテスト内容を容易に理解することができる。これにより、テストアルゴリズムをデータベースとして蓄積するのが容易になるとともに、対象メガセルのテストに使用すべき適切なテストアルゴリズムをデータベースの中から容易に選択できるようになり、テストパターン作成の作業効率が向上する。
【図面の簡単な説明】
【図１】本発明の一実施形態であるメガセルテスト支援装置のハードウェア構成を示すブロック図。
【図２】上記実施形態のメガセルテスト支援装置における入力データと出力データを示す図。
【図３】上記実施形態のメガセルテスト支援装置の動作を示すフローチャート。
【図４】上記実施形態のメガセルテスト支援装置が読み込むパラメタファイルの内容の一例を示す図。
【図５】メガセルのテストアルゴリズムの一例であるマーチングパターンのアルゴリズムを示す拡張状態遷移図。
【図６】上記実施形態のデータベースにおいてテストアルゴリズムを検索するためにメモリ内に作成されるリストの構成を示す図。
【図７】上記実施形態のメガセルテスト支援装置によって生成されるバス幅参照ファイルの内容の一例を示す図。
【図８】上記実施形態のメガセルテスト支援装置によって生成されるＢＩＳＴ用ＨＤＬデータの一例を示す図。
【図９】上記実施形態のメガセルテスト支援装置によって生成されるテストパターン発生コードの一例を示す図。
【図１０】ＢＩＳＴ法を採用した場合のＬＳＩの構成を示すブロック図。
【図１１】ＭＵＸ方式テスト法を採用した場合のＬＳＩの構成を示すブロック図。
【符号の説明】
１０１  …ＣＰＵ
１０２  …メモリ
１０５  …外部記憶装置
２００  …メガセルテスト支援装置本体
２０１  …テストアルゴリズムのデータベース
２０２  …メガセルジェネレータ用パラメタファイル
２０３  …ＢＩＳＴ用ＨＤＬデータ
２０４  …テストパターン発生コード
２０５  …バス幅参照ファイル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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