(57)【特許請求の範囲】
【請求項１】
第１導電型の低抵抗半導体層（１）と第１導電型の高抵抗半導体層（２）と第２導電型の第１の半導体層（３）とが積層され炭化珪素よりなる半導体基板（４）と、
前記第１の半導体層の表層部の所定領域に形成された第１導電型の半導体領域（５）と、
前記半導体基板の表面から前記半導体領域と前記第１の半導体層を貫通する溝（７）と、
前記溝の側面における少なくとも前記第１の半導体層の表面に形成された炭化珪素の薄膜よりなる第１導電型の第２の半導体層（８）と、
少なくとも前記第２の半導体層の表面に形成されたゲート絶縁膜（９）と、
前記溝内における前記ゲート絶縁膜の上に形成された第２導電型のゲート電極層（１０）と、
前記半導体基板の表面のうち少なくとも前記半導体領域の一部の表面上に形成された第１の電極層（１２）と、
前記半導体基板の裏面に形成された第２の電極層（１３）とを備え、
前記第２の半導体層の膜厚Ｘ（μｍ）と不純物濃度Ｎ（ｃｍ-3）は、耐圧Ｙ（Ｖ）に対し、Ｙ＜−１００００｛（Ｘ−０．８）＋０．３（ｌｏｇＮ−１５）｝の関係を満たすように設定されていることを特徴とする炭化珪素半導体装置。
【請求項２】
第１導電型の低抵抗半導体層（１）と第１導電型の高抵抗半導体層（２）と第２導電型の第１の半導体層（３）とが積層され炭化珪素よりなる半導体基板（４）と、
前記第１の半導体層の表層部の所定領域に形成された第１導電型の半導体領域（５）と、
前記半導体基板の表面から前記半導体領域と前記第１の半導体層を貫通する溝（７）と、
前記溝の側面における少なくとも前記第１の半導体層の表面に形成された炭化珪素の薄膜よりなる第１導電型の第２の半導体層（８）と、
少なくとも前記第２の半導体層の表面に形成されたゲート絶縁膜（９）と、
前記溝内における前記ゲート絶縁膜の上に形成された第１導電型のゲート電極層（１０）と、
前記半導体基板の表面のうち少なくとも前記半導体領域の一部の表面上に形成された第１の電極層（１２）と、
前記半導体基板の裏面に形成された第２の電極層（１３）とを備え、
前記第２の半導体層の膜厚Ｘ（μｍ）と不純物濃度Ｎ（ｃｍ-3）は、耐圧Ｙ（Ｖ）に対し、Ｙ＜−１００００｛（Ｘ−０．６）＋０．３（ｌｏｇＮ−１５）｝の関係を満たすように設定されていることを特徴とする炭化珪素半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置に関し、炭化珪素半導体装置として、例えば、絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型ＭＯＳＦＥＴ等として用いることができるものである。
【０００２】
【従来の技術】
従来、炭化珪素半導体装置として、低オン抵抗、高耐圧に優れた溝ゲート型パワーＭＯＳＦＥＴが提案されている（特開平７−３２６７５５号公報、あるいは特開平８−７０１２４号公報）。
この溝ゲート型パワーＭＯＳＦＥＴは、図１７に示すように、ｎ+ 型の単結晶炭化珪素（ＳｉＣ）半導体基板１とｎ- 型エピタキシャル層２とｐ型エピタキシャル層３により六方晶系の単結晶炭化珪素よりなる半導体基板４が構成されており、その上面（主表面）を略（０００１−）カーボン面としている。
【０００３】
ｐ型エピタキシャル層３の表層部の所定領域には、ｎ+ 型ソース領域５が形成されており、ｎ+ 型ソース領域５の所定位置には溝（トレンチ）７が形成されている。この溝７は、ｎ+ 型ソース領域５とｐ型エピタキシャル層３を貫通してｎ- 型エピタキシャル層２に達し、ｐ型エピタキシャル層３の表面に垂直な側面７ａおよびｐ型エピタキシャル層３の表面に平行な底面７ｂを有する。
【０００４】
溝７の内部には、ゲート絶縁膜（ゲート酸化膜）９が形成され、このゲート酸化膜９内にはゲート電極層１０が充填されている。ゲート電極層１０上には、層間絶縁膜１１が配置されている。さらに、層間絶縁膜１１上を含めたｎ+ 型ソース領域５の表面およびｐ型エピタキシャル層３の表面には、ソース電極層１２が形成され、このソース電極層１２はｎ+ 型ソース領域５とｐ型エピタキシャル層３に共に接している。また、ｎ+ 型炭化珪素半導体基板１の表面（半導体基板４の裏面）には、ドレイン電極層１３が形成されている。
【０００５】
なお、ゲート電極層１０に正電圧を印加することで、溝７の側面７ａでのｐ型エピタキシャル層３の表面がチャネルとなって、ソース電極層１２とドレイン電極層１３の間に電流が流れる。
【０００６】
【発明が解決しようとする課題】
上述した溝ゲート型パワーＭＯＳＦＥＴにおけるソース・ドレイン間耐圧は、ｐ型エピタキシャル層３とｎ- 型エピタキシャル層２のｐｎ接合のアバランシェブレークダウンの起きる条件と、ｐ型エピタキシャル層３が全域空乏化してパンチスルーが生じる条件で決定される。パンチスルーでは、ｐ型エピタキシャル層の膜厚のばらつきにより耐圧が変化し、所定の耐圧を得ることが難しいため、アバランシェブレークダウンを起こさせることが必要である。パンチスルーを防止し、かつアバランシェブレークダウンを起こさせるためには、ｐ型エピタキシャル層３の不純物濃度を十分高くし、ｎ+ 型ソース領域５とｎ- 型エピタキシャル層２に挟まれた領域の厚さａを十分厚くする必要がある。
【０００７】
しかしながら、ｐ型エピタキシャル層３の不純物濃度を高くすると、ゲート閾値電圧が高くなり、また不純物散乱の増大によりチャネル移動度が低下し、オン抵抗が大きくなる。また、厚さａを大きくすると、チャネル長が長くなり、オン抵抗が大きくなるという課題がある。
そこで、本出願人は、図１８に示すように、溝７の側面７ａにおいて、ｎ+ 型ソース領域５、ｐ型エピタキシャル層３、およびｎ- 型エピタキシャル層２の表面に、ｎ型の炭化珪素の薄膜半導体層８をエピタキシャル成長法により形成した半導体装置を提案した（特願平７−２２９４８７号）。
【０００８】
この図１８に示す半導体装置においては、ｎ型薄膜半導体層８をチャネル形成領域とし、ゲート電極層１０に電圧を印加してゲート酸化膜９に電界を加えることにより、ｎ型薄膜半導体層８に蓄積型チャネルを誘起させて、ソース電極層１２とドレイン電極層１３の間に電流を流すようにしている。
このように、ＭＯＳＦＥＴの動作モードを、チャネル形成層の導電型を反転させることなくチャネルを誘起する蓄積モードとすることで、導電型を反転させチャネルを誘起する反転モードのＭＯＳＦＥＴに比べ、低いゲート電圧でＭＯＳＦＥＴを動作させることができる。
【０００９】
また、ｐ型エピタキシャル層３の不純物濃度とチャネルが形成されるｎ型薄膜半導体層８の不純物濃度を独立に制御することができるため、ｐ型エピタキシャル層３の不純物濃度を高くし、ｎ+ 型ソース領域５とｎ- 型エピタキシャル層２に挟まれた厚さａを小さくすることにより、チャネル長を短くすることができ、高耐圧で、かつオン抵抗を低くすることができる。
【００１０】
また、チャネルが形成されるｎ型薄膜半導体層８の不純物濃度を低くすることにより、ゲート閾値電圧を低くしたりキャリアが流れるときの不純物散乱の影響を小さくすることができるため、チャネル移動度を大きくすることができ、さらにオン抵抗を小さくし電力損失を小さくすることができる。
従って、図１８に示す溝ゲート型パワーＭＯＳＦＥＴによれば、高耐圧、低電力損失で、ゲート閾値電圧が低い炭化珪素半導体装置を得ることができる。
【００１１】
しかしながら、先に提案した図１８に示す溝ゲート型パワーＭＯＳＦＥＴにおいては、ｎ型薄膜半導体層８の構造パラメータである膜厚、不純物濃度と、ゲート電極１２の構成材料の導電型との関係については検討されておらず、それらの関係によっては、所望のソース・ドレイン間耐圧が得られない可能性がある。
そこで、本発明は、溝側面に炭化珪素薄膜を形成した場合において、所望の高耐圧が得られるようにすることを目的とする。
【００１２】
【課題を解決するための手段】
ｎ型薄膜半導体層８の耐圧は、ｐ型エピタキシャル層３とｎ型薄膜半導体層８のｐｎ接合の静電ポテンシャル差により生じる空乏層の拡がりと、ゲート電極層１０の構成材料とＳｉＣの仕事関数差により生じる空乏層の拡がりの両方を利用して制御することができる。すなわち、それらの空乏層の拡がりにより、ｎ型薄膜半導体層８の全域を空乏化し、ソース・ドレイン間のｎ型薄膜半導体層８に電位障壁を形成し、ｎ型薄膜半導体層８に耐圧を持たせる。
【００１３】
このソース・ドレイン間の薄膜部の電位障壁の大きさは、原理的にｎ型薄膜半導体層８の膜厚、不純物濃度、耐圧、ゲート電極層１０の構成材料の導電型によって変動する。従って、耐圧変動を抑制するためには、ｐ型エピタキシャル層３とｎ- 型エピタキシャル層２で決まる耐圧より高めにｎ型薄膜半導体層８の耐圧を設定する必要がある。
【００１４】
そこで、その条件を見い出すため、図１９に示すシュミレーションモデルを設定し、デバイスシュミュレータとしてＭＥＤＩＣＩ（ＴＭＡ社製）を用いて計算を行った。
このシュミレーションモデルにおいては、ゲート酸化膜９の溝の側面の膜厚を６０ｎｍとし、ｐ型エピタキシャル層３の不純物濃度、接合深さ、およびｎ- 型エピタキシャル層２の不純物濃度、接合深さを、ｐ型エピタキシャル層３とｎ- 型エピタキシャル層２により構成されるボディダイオードの耐圧が１０００Ｖになるように設定した。また、ＳｉＣの誘電率を１０．０、電子親和力を４．３ｅＶ、バンドギャップを２．９Ｖとし、ドレイン電流を５×１０-10 Ａ、温度Ｔを６２３Ｋとした。
【００１５】
図２０、図２１に不純物濃度をパラメータとしてｎ型薄膜半導体層８の膜厚を変化させた場合の耐圧の計算結果を示す。図２０は、ゲート電極層１０にｐ型のポリシリコンを用いた場合、図２１は、ゲート電極層１０にｎ型のポリシリコンを用いた場合を示しており、図中の○、△、□は不純物濃度を示している。
ｎ型薄膜半導体層８の膜厚変化に対して耐圧が一定となる部分は、前述のボディダイオードの耐圧が１０００Ｖに固定されている場合である。また、ｎ型薄膜半導体層８の膜厚増加とともに耐圧が急激に減少する部分においては、ｎ型薄膜半導体層８のパンチスルーにより耐圧が決定されている。なお、耐圧が１０００Ｖに固定されている部分は、ｎ型薄膜半導体層８がパンチスルーを起こすよりも先に、ｎ- 型エピタキシャル層２とｐ型エピタキシャル層３との間のｐｎ接合がアバランシェブレークダウンするようになっている。
【００１６】
ゲート電極層１０にｐ型のポリシリコンを用いた場合には、図２０から、ｎ型薄膜半導体層８の膜厚Ｘ（μｍ）と不純物濃度Ｎ（ｃｍ-3）と耐圧Ｙ（Ｖ）は、Ｙ＝−１００００｛（Ｘ−０．８）＋０．３（ｌｏｇＮ−１５）｝の関係を満たすところで、耐圧が急激に減少し始める。
また、ゲート電極層１０にｎ型のポリシリコンを用いた場合には、図２１から、ｎ型薄膜半導体層８の膜厚Ｘ（μｍ）と不純物濃度Ｎ（ｃｍ-3）と耐圧Ｙ（Ｖ）は、Ｙ＝−１００００｛（Ｘ−０．６）＋０．３（ｌｏｇＮ−１５）｝の関係を満たすところで、耐圧が急激に減少し始める。
【００１７】
従って、上記した関係を基に、ｎ型薄膜半導体層８の膜厚と不純物濃度を設定すれば、目的とする耐圧を得ることができる。
【００１８】
本発明は上記検討を基になされたもので、請求項１に記載の発明においては、ゲート電極層を第２導電型として、第２の半導体層の膜厚Ｘ（μｍ）と不純物濃度Ｎ（ｃｍ-3）が、耐圧Ｙ（Ｖ）に対し、Ｙ＜−１００００｛（Ｘ−０．８）＋０．３（ｌｏｇＮ−１５）｝の関係を満たすように設定されていることを特徴としている。また、請求項２に記載の発明においては、ゲート電極層を第１導電型として、第２の半導体層の膜厚Ｘ（μｍ）と不純物濃度Ｎ（ｃｍ-3）が、耐圧Ｙ（Ｖ）に対し、Ｙ＜−１００００｛（Ｘ−０．６）＋０．３（ｌｏｇＮ−１５）｝の関係を満たすように設定されていることを特徴としている。このような関係を満たすように、第２の半導体層の膜厚、不純物濃度Ｎ（ｃｍ-3）を設定することにより、目的とする高耐圧を得ることができる。
【００１９】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
図１に、本実施形態におけるｎチャネルタイプの溝ゲート型パワーＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）を示す。
低抵抗半導体層としてのｎ+ 型炭化珪素半導体基板１は、六方晶炭化珪素が用いられている。このｎ+ 型炭化珪素半導体基板１上に、高抵抗半導体層としてのｎ- 型炭化珪素半導体層（ｎ- 型エピタキシャル層）２と第１の半導体層としてのｐ型炭化珪素半導体層（ｐ型エピタキシャル層）３が順次積層されている。このように、ｎ+ 型炭化珪素半導体基板１とｎ- 型エピタキシャル層２とｐ型エピタキシャル層３とから単結晶炭化珪素よりなる半導体基板４が構成されており、その上面を略（０００１−）カーボン面としている。
【００２０】
ｐ型エピタキシャル層３内の表層部における所定領域には、半導体領域としてのｎ+ 型ソース領域５が形成されている。さらに、ｐ型エピタキシャル層３内の表層部におけるｎ+ 型ソース領域５の外周側の所定領域には、低抵抗ｐ型炭化珪素領域６が形成されている。
また、ｎ+ 型ソース領域５の所定領域に溝７が形成され、この溝７は、ｎ+ 型ソース領域５とｐ型エピタキシャル層３を貫通しｎ- 型エピタキシャル層２に達している。溝７は半導体基板４の表面に垂直な側面７ａおよび半導体基板４の表面に平行な底面７ｂを有する。
【００２１】
また、溝７の側面７ａは略［１１−００］方向に延設されている。この場合、［１１−００］方向は、＜１１−００＞、＜１０１−０＞、＜０１１−０＞、＜１−１００＞、＜１０１−０＞、＜０１１０−＞の６つの方向を総称したものであり、溝７の側面７ａは、略［１１−００］方向に対して平行である複数の面から構成される。
【００２２】
また、溝７の側面７ａの平面形状は、各内角が略等しい六角形となっている。つまり、図２の半導体基板４の平面図に示すように、六角形の６つの辺Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６において、辺Ｓ１とＳ２となす角度（内角）、辺Ｓ２とＳ３となす角度（内角）、辺Ｓ３とＳ４となす角度（内角）、辺Ｓ４とＳ５となす角度（内角）、辺Ｓ５とＳ６となす角度（内角）、辺Ｓ６とＳ１となす角度（内角）は略１２０゜となっている。
【００２３】
図１の溝７の側面７ａにおけるｎ+ 型ソース領域５とｐ型エピタキシャル層３とｎ- 型エピタキシャル層２の表面には、ｎ型の炭化珪素の薄膜半導体層（第２の半導体層）８が延設されている。ｎ型薄膜半導体層８は、厚さがおよそ１０００〜５０００Å程度の薄膜よりなり、ｎ型薄膜半導体層８の結晶型は、ｐ型エピタキシャル層３の結晶型と同じであり、例えば、６Ｈ−ＳｉＣとなっている。この他にも４Ｈ−ＳｉＣであったり、３Ｃ−ＳｉＣであってもよい。また、ｎ型薄膜半導体層８の不純物濃度は、ｎ+ 型炭化珪素半導体基板１およびｎ+ 型ソース領域５の不純物濃度より低くなっている。
【００２４】
さらに、溝７内でのｎ型薄膜半導体層８の表面と溝７の底面７ｂにはゲート酸化膜９が形成されている。溝７内におけるゲート酸化膜９の内側には、ゲート電極層１０が充填されている。ゲート電極層１０は層間絶縁膜１１にて覆われている。ｎ+ 型ソース領域５の表面および低抵抗ｐ型炭化珪素領域６の表面には第１の電極層としてのソース電極層１２が形成されている。ｎ+ 型炭化珪素半導体基板１の表面（半導体基板４の裏面）には、第２の電極層としてのドレイン電極層１３が形成されている。
【００２５】
この溝ゲート型パワーＭＯＳＦＥＴの動作としては、ゲート電極１０に正の電極を印加することにより、薄膜半導体層８に蓄積型チャネルを誘起させ、ソース電極層１２とドレイン電極層１３との間にキャリアが流れる。つまり、薄膜半導体層８がチャネル形成領域となる。
このように、ＭＯＳＦＥＴ動作モードとしてチャネルを誘起させる蓄積モードとすることで、導電型を反転させてチャネルを誘起する反転モードのＭＯＳＦＥＴに比べ、低いゲート電圧でＭＯＳＦＥＴを動作させることができるとともに、チャネル移動度を大きくすることができ、低電力損失でゲート閾値電圧が低くなる。また、ゲート電圧無印加時のソース・ドレイン電流制御は、ｐ型エピタキシャル層３（ボディー層）と薄膜半導体層８（チャネル形成層）により形成されるｐｎ接合の空乏層の拡がりにより行う。ノーマリオフ特性は薄膜半導体層８を完全に空乏化することで達成することができる。
【００２６】
さらに、ｐ型エピタキシャル層３（ボディー層）とｎ- 型エピタキシャル層２（ドリフト層）はｐｎ接合を形成するため、素子の耐圧はソース電極に固定されたｐ型エピタキシャル層３とｎ- 型エピタキシャル層２との間のｐｎ接合のアバランシェブレークダウンで決まるように設計できるため、破壊耐量を大きくできる。つまり、ソースに対しドレイン側に大きな正の電圧（例えばノイズや誘導性負荷をスイッチングした際に生じる逆起電圧）が印加された際、すなわちソース−ドレイン間におけるｐｎ接合に逆バイアス電圧が印加された際に、ｎ- 型エピタキシャル層２とｐ型エピタキシャル層３との間の薄膜半導体層８がドレイン側の高電圧によってパンチスルーするより先に、ｎ- 型エピタキシャル層２とｐ型エピタキシャル層３との間のｐｎ接合の方が、上述したパンチスルーが生じる電圧より低い電圧にてアバランシェブレークダウンを起こすようにすればよい。
【００２７】
図２０、２１に示すグラフにおいては耐圧が急激に変化する領域が薄膜半導体層８のパンチスルーによって決定される耐圧を示し、耐圧が１０００Ｖにて示される領域は薄膜半導体層８がパンチスルーを起こす電圧よりも上述したアバランシェブレークダウンを起こす電圧の方が低いこと意味する。２つの図からｎ- 型エピタキシャル層２とｐ型エピタキシャル層３との間のｐｎ接合のアバランシェブレークダウンにてＳｉＣパワーＭＯＳＦＥＴの耐圧を決定するためには薄膜半導体層８の不純物濃度が濃いほどその膜厚を薄くする必要がある。
【００２８】
なお、ＳｉＣパワーＭＯＳＦＥＴの耐圧をｎ- 型エピタキシャル層２とｐ型エピタキシャル層３との間のｐｎ接合のアバランシェブレークダウンにて決定するためには、図２０、２１に示されるように薄膜半導体層８を設定する他に、例えばｎ- 型エピタキシャル層２とｐ型エピタキシャル層３との不純物濃度を変えることで達成することが可能である。
【００２９】
また、ｐ型エピタキシャル層３の不純物濃度と薄膜半導体層８の不純物濃度とを独立に制御することで、高耐圧、低電力損失でゲート閾値電圧が低いＭＯＳＦＥＴとなる。特に、チャネルを形成する薄膜半導体層８の不純物濃度を低くすることで、キャリアが流れる時の不純物散乱の影響が小さくなり、チャネル移動度を大きくすることができる。ソース・ドレイン間耐圧は、ｎ- 型エピタキシャル層２、ｐ型エピタキシャル層３の不純物濃度およびその膜厚で主に支配されるので、ｐ型エピタキシャル層３の不純物濃度を上げて、高抵抗半導体層と半導体領域に挟まれた距離を短くすることができ、高耐圧性を維持しながら、チャネル長を短くすることができる。そのため、チャネル抵抗を飛躍的に低減でき、ソース・ドレイン間のオン抵抗を低減することができる。
【００３０】
次に、溝ゲート型パワーＭＯＳＦＥＴの製造工程を、図３〜図１４を用いて説明する。
まず、図３に示すように、主表面が（０００１−）カーボン面であるｎ+ 型炭化珪素半導体基板１を用意し、その表面にｎ- 型エピタキシャル層２をエピタキシャル成長させ、さらにｎ- 型エピタキシャル層２上にｐ型エピタキシャル層３をエピタキシャル成長させる。このようにして、ｎ+ 型炭化珪素半導体基板１とｎ- 型エピタキシャル層２とｐ型エピタキシャル層３とからなる半導体基板４が形成される。なお、ｎ+ 型炭化珪素半導体基板１の結晶軸を約３．５°〜８°傾けてｎ- 型エピタキシャル層２、ｐ型エピタキシャル層３を形成しているため、半導体基板４の主表面の面方位は、略（０００１−）カーボン面となる。
【００３１】
次に、図４に示すように、ｐ型エピタキシャル層３の表層部の所定領域に、ｎ+ 型ソース領域５を例えば窒素のイオン注入により形成する。さらに、ｐ型エピタキシャル層３の表層部の別の所定領域に低抵抗ｐ型炭化珪素領域６を例えばアルミニウムのイオン注入により形成する。
そして、図５に示すように、ドライエッチング法としてＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法を用い、ｎ+ 型ソース領域５及びｐ型エピタキシャル層３をともに貫通してｎ- 型エピタキシャル層２に達する溝７を形成する。この時、溝７の側面７ａが略［１１−００］方向に平行となるように溝７を形成する。それゆえ、図２に示すように、上面から見た溝７の側面７ａの平面形状は、各内角が略等しい六角形となる。
【００３２】
さらに、図６に示すように、エピタキシャル成長法により溝７の内壁（側面７ａおよび底面７ｂ）を含めた半導体基板４の上面にｎ型薄膜半導体層８を形成する。具体的には、ＣＶＤ法により、６Ｈ−ＳｉＣの上に６Ｈ−ＳｉＣの薄膜層をホモエピタキシャル成長させ、溝７の内壁におけるｎ+ 型ソース領域５、ｐ型エピタキシャル層３およびｎ- 型エピタキシャル層２の表面に延びるｎ型薄膜半導体層８を形成する。
【００３３】
このとき、エピ成長速度は（０００１−）カーボン面に比べて、それに垂直な方向では８〜１０倍以上であるので、ｎ型薄膜半導体層８を溝側面７ａで厚く溝底面７ｂで薄く形成することができる。また、ここで、溝側面７ａのｎ型薄膜半導体層８の膜厚Ｘ（μｍ）と不純物濃度Ｎ（ｃｍ-3）は、ゲート電極層１０がｐ型ポリシリコンの場合には、目的とするソース・ドレイン間耐圧Ｙ（Ｖ）に対し、Ｙ＜−１００００｛（Ｘ−０．８）＋０．３（ｌｏｇＮ−１５）｝の関係を満たすように設定され、ゲート電極層１０がｎ型ポリシリコンの場合には、Ｙ＜−１００００｛（Ｘ−０．６）＋０．３（ｌｏｇＮ−１５）｝の関係を満たすように設定される。
【００３４】
このｎ型薄膜半導体層８の形成工程において、溝形成工程によって生じた表面凹凸を低減しながら成長する。よって、チャネル形成面は平坦な面となり、チャネル移動度が向上する。また、ｎ型薄膜半導体層８にはＲＩＥ法によるイオン衝撃で生じる結晶欠陥は存在しないので、移動度の低下を防止することができ、ソース・ドレイン間のオン抵抗を低減することができる。
【００３５】
引き続き、図７に示すように、熱酸化により半導体基板４およびｎ型薄膜半導体層８の表面と溝７の底面７ｂに、ゲート酸化膜（熱酸化膜）９を形成する。このとき、熱酸化膜は側面７ａで薄く基板表面および溝底面７ｂで厚くなり、半導体基板４表面上および溝底面７ｂ上にエピ成長で形成された薄膜半導体層８が酸化膜になる。これは、六方晶炭化珪素の酸化速度が（０００１−）カーボン面で最も速く（０００１−）カーボン面に垂直な面に比べ約５倍であるからである。このようにして、エピタキシャル成長によるｎ型薄膜半導体層８のうち半導体基板４表面上および溝底面７ｂの薄膜半導体層８が熱酸化して溝側面７ａにのみ薄膜半導体層８が残ることとなる。
【００３６】
このゲート酸化膜９の形成工程において、前述したようにチャネル形成面は平坦な面となるので、チャネル形成面に形成されるゲート酸化膜９の膜厚も均一とすることができる。その結果、完成したＭＯＳＦＥＴにおいて、ゲート電圧印加時に局所的な電界集中箇所はない。そのため、ゲート酸化膜耐圧を向上することができる。また、同様な理由からゲート酸化膜寿命を長くすることができる。
【００３７】
そして、図８に示すように、溝７内のゲート酸化膜９の内側に、ゲート電極層１０を充填する。このゲート電極層１０の構成材料としては、ｐ型のポリシリコンあるいはｎ型のポリシリコンを用いる。さらに、図９に示すように、ゲート電極層１０の上面に絶縁膜１１を形成する。その後、図１に示すように、層間絶縁膜１１上を含むｎ+ 型ソース領域５と低抵抗ｐ型炭化珪素領域６の上に、ソース電極層１２を形成する。また、ｎ+ 型炭化珪素半導体基板１の表面に、ドレイン電極層１３を形成して、溝ゲート型パワーＭＯＳＦＥＴを完成する。
【００３８】
なお、上述した実施形態において、ｎ+ 型ソース領域５と低抵抗ｐ型炭化珪素領域６に形成されるソース電極層１２は、異なる材料でもよい。また、低抵抗ｐ型炭化珪素領域６は省略も可能であり、この場合、ソース電極層１２はｎ+ 型ソース領域５と第１のｐ型エピタキシャル層３に接するように形成される。また、ソース電極層１２は、少なくともｎ+ 型ソース領域５の表面に形成されていればよい。
【００３９】
さらに、本発明に係る炭化珪素半導体装置は、上述したｎチャネル縦型のＭＯＳＦＥＴに限らず、図１においてｐ型とｎ型を入れ替えた、ｐチャネル縦型ＭＯＳＦＥＴにおいても同様に適用することができる。
さらに、図１に示す構成では、溝７は半導体基板４の表面に対し側面７ａがほぼ９０゜となっているが、図１０に示すように、溝７の側面７ａと半導体基板４の表面のなす角度は必ずしも９０゜に近くなくてもよい。また、溝７は底面を有しないＶ字型でもよい。さらに図１１に示すように溝７の側面７ａは平面でなくてもよく、滑らかな曲面でもよい。
【００４０】
なお、溝７の側面７ａと半導体基板４の表面のなす角度は、チャネル移動度が大きくなるように設計することにより、より良い効果が得られる。
また、図１２に示すように、ゲート電極層１０の上部が、ｎ+ 型ソース領域５の上方に延びる形状であってもよい。本構成とすることで、ｎ+ 型ソース領域５とｎ型薄膜半導体層８に誘起されたチャネルとの接続抵抗を低減することができる。
【００４１】
さらに、図１３に示すように、ゲート酸化膜９の厚さは、チャネルが形成されるｎ型薄膜半導体層８の中央部と下端でほぼ等しく、かつｎ型薄膜半導体層８の下端より下までゲート電極層１０が達している構造であってもよい。本構造とすることでｎ型薄膜半導体層８に誘起されたチャネルとドレイン領域との接続抵抗を低減することができる。さらには、図１４に示すように実施してもよい。つまり、図１２に示したようにゲート電極層１０の上部が、ｎ+ 型ソース領域５の上方に延びる形状であって、かつ、図１３に示したようにｎ型薄膜半導体層８の下端より下までゲート電極層１０が延びている構造であってもよい。
【００４２】
また、ｎ型薄膜半導体層８とｐ型エピタキシャル層３とは異なる結晶型でもよく、例えば、ｐ型エピタキシャル層３を６ＨのＳｉＣ、ｎ型薄膜半導体層８を４ＨのＳｉＣとしてキャリアが流れる方向の移動度を大きくすることにより低電力損失のＭＯＳＦＥＴが得られる。
さらに、図１５に示すように、溝７の側面の平面形状（詳しくは、ゲート電極層１０側の形状）は、各内角が略等しい六角形としても良い。つまり、図１６の基板４の平面図に示すように、六角形の６つの辺Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４、Ｓ１５、Ｓ１６において、辺Ｓ１１とＳ１２となす角度（内角）、辺Ｓ１２とＳ１３となす角度（内角）、辺Ｓ１３とＳ１４となす角度（内角）、辺Ｓ１４とＳ１５となす角度（内角）、辺Ｓ１５とＳ１６となす角度（内角）、辺Ｓ１６とＳ１１となす角度（内角）は略１２０度となっている。
【００４３】
また、溝７の側面７ａは、略［１１−００］方向に対して平行である複数の面から構成されるものに限らず、略［１１２−０］方向に対して平行である複数の面から構成されるものであってもよい。
なお、本明細書において、六方晶系の単結晶炭化珪素の面および方向軸を表す場合、本来ならば図面に記載されているように、所要の数字の上にバーを付した表現を取るべきであるが、表現手段に制約があるため、所要の数字の上にバーを付す表現の代わりに、所要数字の後に「−」を付して表現している。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る溝ゲート型パワーＭＯＳＦＥＴの斜視図である。
【図２】図１に示す半導体基板４の平面図である。
【図３】図１に示す溝ゲート型パワーＭＯＳＦＥＴの製造工程を説明するための断面図である。
【図４】図３に続く製造工程を説明するための断面図である。
【図５】図４に続く製造工程を説明するための断面図である。
【図６】図５に続く製造工程を説明するための断面図である。
【図７】図６に続く製造工程を説明するための断面図である。
【図８】図７に続く製造工程を説明するための断面図である。
【図９】図８に続く製造工程を説明するための断面図である。
【図１０】図１に示す溝ゲート型パワーＭＯＳＦＥＴの変形例を示す断面構造模式図である。
【図１１】図１に示す溝ゲート型パワーＭＯＳＦＥＴの変形例を示す断面構造模式図である。
【図１２】図１に示す溝ゲート型パワーＭＯＳＦＥＴの変形例を示す断面構造模式図である。
【図１３】図１に示す溝ゲート型パワーＭＯＳＦＥＴの変形例を示す断面構造模式図である。
【図１４】図１に示す溝ゲート型パワーＭＯＳＦＥＴの変形例を示す断面構造模式図である。
【図１５】図１に示す溝ゲート型パワーＭＯＳＦＥＴの変形例を示す斜視図である。
【図１６】図１５に示す半導体基板４の平面図である。
【図１７】従来の溝ゲート型パワーＭＯＳＦＥＴの断面構造模式図である。
【図１８】本出願人が先に提案した溝ゲート型パワーＭＯＳＦＥＴの断面構造模式図である。
【図１９】ｎ型薄膜半導体層８の膜厚、不純物濃度を決めるためのシュミレーションモデルを示す図である。
【図２０】ゲート電極層１０にｐ型のポリシリコンを用い、不純物濃度をパラメータとしてｎ型薄膜半導体層８の膜厚を変化させた場合の耐圧の計算結果を示す図である。
【図２１】ゲート電極層１０にｎ型のポリシリコンを用い、不純物濃度をパラメータとしてｎ型薄膜半導体層８の膜厚を変化させた場合の耐圧の計算結果を示す図である。
【符号の説明】
１…低抵抗半導体層としてのｎ+ 型炭化珪素半導体基板、
２…高抵抗半導体層としてのｎ- 型エピタキシャル層、
３…第１の半導体層としてのｐ型エピタキシャル層、４…半導体基板、
５…半導体領域としてのｎ+ 型ソース領域、７…溝、７ａ…側面、
７ｂ…底面、８…第２の半導体層としてのｎ型薄膜半導体層、
９…ゲート酸化膜、１０…ゲート電極層、１１…層間絶縁膜、
１２…第１の電極層としてのソース電極層、
１３…第２の電極層としてのドレイン電極層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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