(57)【特許請求の範囲】
【請求項１】
超電導ランダム・アクセス・メモリにおいて、
行アドレス信号を行選択信号に変換し、前記ランダム・アクセス・メモリにおいてアドレスすべき行を選択する行アドレス・デコーダと、
列アドレス信号を列選択信号に変換し、前記ランダム・アクセス・メモリにおいてアドレスすべき列を選択する列アドレス・デコーダと、
前記行および列アドレス・デコーダに結合され、前記行および列選択信号によってアドレスされるメモリ・アドレスを含む、ランダム・アクセス・メモリ・アレイと、を備え、
前記行および列アドレス・デコーダが、各々、超電導ＮＯＲゲート・アセンブリを備え、該超電導ＮＯＲゲート・アセンブリが、
アドレス信号を受ける複数のアドレス入力であって、各アドレス入力が入力ＳＱＵＩＤに結合され、各入力ＳＱＵＩＤが、当該入力ＳＱＵＩＤへの論理入力における論理レベル変化に応答して前記入力ＳＱＵＩＤの出力に生成されるヒステリシスを除去する入力抵抗を含む、複数のアドレス入力と、
各入力ＳＱＵＩＤに結合されたＤＣバイアスと、を含み、
各アドレス入力が、異なる入力ＳＱＵＩＤ内に巻線を含む変成器に結合され、該巻線がＤＣバイアスに結合されており、
各入力ＳＱＵＩＤの前記入力抵抗が、前記巻線と、少なくとも２つのジョセフソン接合間の接合点との間に結合され、各入力抵抗が直列回路に結合されており、更に、
出力回路を含み、該出力回路は、前記ＤＣバイアスに結合され、前記複数のアドレス入力のＮＯＲ機能である出力選択信号を生成し、前記ＤＣバイアスと基準電位との間に結合された少なくとも１つの出力ＳＱＵＩＤを有し、該少なくとも１つの出力ＳＱＵＩＤが、当該少なくとも１つの出力ＳＱＵＩＤへの入力における信号レベル変化に応答して前記出力選択信号内に生成されるヒステリシスを除去する出力抵抗を含む、
超電導ランダム・アクセス・メモリ。
【請求項２】
請求項１記載の超電導ランダム・アクセス・メモリにおいて、
前記入力および出力抵抗が、それぞれ、入力および出力抵抗器であって、該入力抵抗器が、前記巻線および各入力ＳＱＵＩＤ内の少なくとも２つのジョセフソン接合に結合され、前記少なくとも１つの出力抵抗器が、前記入力抵抗器に結合されるとともに、前記ＤＣバイアスと前記少なくとも１つの出力ＳＱＵＩＤ内の少なくとも２つのジョセフソン接合との間に結合される、超電導ランダム・アクセス・メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、超電導論理ゲートを用いるランダム・アクセス・メモリに関し、更に特定すれば、ジョセフソン接合を利用した超電導論理ゲートのランダム・アクセス・メモリへの応用に関するものである。
【０００２】
【従来の技術】
超電導論理ゲート・アセンブリは周知である。超電導論理ゲート・アセンブリは、超電導量子干渉デバイス（ＳＱＵＩＤ：ｓｕｐｅｒｃｏｎｄｕｃｔｉｖｉｔｙ  ｑｕａｎｔｕｍ  ｉｎｔｅｒｆｅｒｅｎｃｅ  ｄｅｖｉｃｅ）を用いて開発された。また、超電導量子干渉デバイスは、インダクタによって一緒に接続された２つ以上のジョセフソン接合の並列結合を利用している。
【０００３】
超電導ジョセフソン接合を基本としたランダム・アクセス・メモリが製造されている。これらのメモリは、行および列アドレス・デコーダを必要とするが、メモリ動作の間デコーダはアクティブ状態となっていることの結果として、これらのデコーダは最大の電力消費源となる。これら超電導用途において用いられてきたデコーダは、マイクロ波周波数クロックによって駆動されるラッチング・ロジック(latching logic)を基本とする。かなり大きいメモリ（１ＭＢ）に最適な設計のデコーダが必要とする電力消費は極めて多い。
【０００４】
【発明が解決しようとする課題】
ＳＱＵＩＤを用いたＮＯＲ論理ゲート・アセンブリが、”Ａ  ５−３２  Ｂｉｔ  Ｄｅｃｏｄｅｒ  ｆｏｒ  Ａｐｐｌｉｃａｔｉｏｎ  ｉｎ  ａ  Ｃｒｏｓｓｂａｒ  Ｓｗｉｔｃｈ”（クロスバー・スイッチに応用するための５〜３２ビット・デコーダ）と題する刊行物（ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ａｐｐｌｉｅｄ  Ｓｕｐｅｒｃｏｎｄｕｃｔｉｖｉｔｙ、Ｖｏｌ．３、Ｎｏ．１、２６７１〜２６７４ページ、１９９３年３月）に開示されている。ＳＱＵＩＤＮＯＲゲート・アセンブリは、ＡＣクロックを用いてゲート電流Ｉgateをオフに切り替えることによって、ゲートをリセットする必要がある。ＳＱＵＩＤのリセット動作は、メモリ・アドレス信号を検出するので、アドレス信号の入力データ・レートと同期しなければならない。ＳＱＵＩＤをリセットするためにＡＣクロックを利用すると、ＳＱＵＩＤを基本とする論理回路の設計が一層複雑化することになる。加えて、ＡＣバイアスは、前述の刊行物において論じられているように、ＳＱＵＩＤのインダクタンスおよびキャパシタンスによっては、望ましくない回路の共振を招く原因となり得る。
【０００５】
米国特許第５，２３３，２４４号は、前述のＡＣバイアスを利用して個々のＳＱＵＩＤをリセットするジョセフソン論理ゲートを開示する。
【０００６】
【課題を解決するための手段】
本発明は、ＮＯＲゲートを含み、しかもこれに限定されない種々の論理機能の実現を可能にする超電導論理ゲート・アセンブリを提供する。この超電導論理ゲート・アセンブリの用途として、ＮＯＲゲートとして構成した場合、超電導ランダム・アクセス・メモリにおいて行アドレス・デコーダおよび列アドレス・デコーダとして使用が可能である。
【０００７】
本発明では、直列に接続されたＳＱＵＩＤにＤＣバイアスを印加する。ＤＣバイアスを印加するために単一の電力リードを用いることにより、本発明による集積回路超電導論理ゲート・アセンブリのトポロジー（ｔｏｐｏｌｏｇｙ）を簡略化し、増加分の領域をメモリ・アレイに利用可能とする。好ましくは臨界減衰を各ＳＱＵＩＤに与える少なくとも１つの制動抵抗器（ｄａｍｐｉｎｇ  ｒｅｓｉｓｔｏｒ）が、論理レベルの入力に応答して、ＳＱＵＩＤをリセットする機能を実行する。各制動抵抗器は、ＳＱＵＩＤにおいて、従来技術ではＡＣバイアスが必要であった論理状態をラッチするヒステリシスを除去する。。本発明は、入力データ・レートに対しては非同期で動作を行うので、データ入力レートとＳＱＵＩＤのリセットとの間には同期を必要としない。ＳＱＵＩＤ間（両端）に結合された少なくとも１つの制動抵抗器が、蓄積されたエネルギを消散させるので、入力データ・レートと同期したクロック・レートでのリセットは不要となる。好ましくは、各ＳＱＵＩＤのジョセフソン接合の各々に並列に、制動抵抗器が結合される。
【０００８】
本発明は、ジョセフソン接合が超電導状態で動作する１０Ｅｋのような冷凍温度において、超電導論理ゲート・アセンブリとして動作する。
本発明による超電導ジョセフソン・ランダム・アクセス・メモリは、そのアクセス時間がナノ秒以下であり、保持状態において極低温動作（ｃｒｙｏｇｅｎｉｃ  ｏｐｅｒａｔｉｏｎ）を行い電力消散はゼロとなる。本発明によるＮＯＲゲート・アセンブリは、メモリ動作中の電力消費が低いことが非常に望ましいランダム・アクセス・メモリの行アドレス・デコーダとして機能する。
【０００９】
本発明の超電導ジョセフソン接合超電導ランダム・アクセス・メモリは、従来技術の超電導ランダム・アクセス・メモリのラッチング・ロジックを不要とする。本発明は、大容量でありながら過大な電力消費を抑えた１ＭＢ超電導ランダム・アクセス・メモリを可能とする。
【００１０】
加えて、本発明による論理（ロジック）回路は、それらの出力回路をＤＣ電源と直列に接続することができ、電流を一方の論理回路から次の論理回路に再循環させることにより、全電流消費を無視し得る程度にすることが可能である。また、これによって分離抵抗も不要となる。
【００１１】
更に、本発明は、論理機能を増幅出力部から分離する。これらは双方共ＳＱＵＩＤを利用する。論理機能および出力機能を分離した結果、論理出力の電力増幅が容易となり、更にゲート・アレイは、その出力に単一のＤＣ電源接続と直列に給電することができる。
【００１２】
本発明による論理ゲート・アセンブリの好適な実施形態は、ＮＯＲゲートであるが、入力または出力のいずれかにおいて、反転器（インバータ）を適切に選択することにより、他の論理機能も実現可能であることは理解されよう。
【００１３】
本発明による超電導論理ゲート・アセンブリは、複数の論理入力であって、各入力がＳＱＵＩＤに結合されており、各ＳＱＵＩＤが、当該ＳＱＵＩＤへの論理入力における信号レベル変化に応答してＳＱＵＩＤの出力に生ずるヒステリシスを除去する抵抗を含む、論理入力と、各ＳＱＵＩＤに結合されたＤＣバイアスと、各ＳＱＵＩＤに結合され、論理入力に応答して論理出力を与える出力回路とを含む。各論理入力は、変成器（変圧器：ｔｒａｎｓｆｏｒｍｅｒ）に結合されており、この変成器を介して電流が論理入力と基準電位との間を流れ、変成器が入力をＳＱＵＩＤに結合する。各変成器は、ＳＱＵＩＤ内に巻線を有し、各ＳＱＵＩＤ内の抵抗（ｒｅｓｉｓｔａｎｃｅ）は、巻線およびＳＱＵＩＤ内のジョセフソン接合に結合された少なくとも１つの抵抗器（ｒｅｓｉｓｔｏｒ）である。各抵抗器は、ＤＣバイアスと出力回路との間にある直列回路に結合されている。出力回路は、ＤＣバイアスと基準電位との間に結合された少なくとも１つの出力ＳＱＵＩＤを備え、この少なくとも１つの出力ＳＱＵＩＤは、少なくとも１つの出力ＳＱＵＩＤへの入力における信号レベル変化に応答して論理出力に生成されるヒステリシスを除去する少なくとも１つの出力抵抗を含む。各ＳＱＵＩＤは、好ましくは、当該ＳＱＵＩＤへの論理入力における信号レベル変化に応答して、抵抗即ち少なくとも１つの抵抗器による臨界減衰を受ける。出力抵抗は、好ましくは、ＤＣバイアスと基準電位との間に結合された抵抗器であり、出力ＳＱＵＩＤへの入力における信号レベル変化に応答して、臨界減衰を与える。
【００１４】
本発明による超電導論理ゲート・アセンブリは、論理入力信号に応答して論理出力信号を与える論理ゲート回路に結合された複数の論理入力と、論理ゲート回路に結合されたＤＣバイアスとを含み、出力回路が、論理出力信号を与える論理出力を含み、出力回路が、ＤＣバイアスと基準電位との間に結合された少なくとも１つの出力ＳＱＵＩＤを含み、この少なくとも１つの出力ＳＱＵＩＤが、当該少なくとも１つの出力ＳＱＵＩＤへの入力における信号レベル変化に応答して論理出力信号内に生成されるヒステリシスを除去する出力抵抗を含む。出力抵抗は、好ましくは、ＤＣバイアスと基準電位との間に結合された少なくとも１つの抵抗器であり、好ましくは、少なくとも１つの出力ＳＱＵＩＤへの入力における信号レベル変化に応答して臨界減衰を与える。
【００１５】
本発明による超電導論理ゲート・アセンブリは、第１論理ゲート回路に結合された複数の第１論理入力と、第１論理ゲート回路に結合され、第１論理入力信号に応答して、第１論理出力信号を与える第１出力回路と、第２論理ゲート回路に結合された複数の第２論理入力と、第２論理ゲート回路に結合され、第２論理ゲート回路に印加される第２論理入力信号に応答して、第２論理出力信号を与える第２出力回路と、第１および第２論理ゲート回路に結合されたＤＣバイアスとを含み、第１および第２出力回路が、各々、第１および第２論理出力信号を与える論理出力を含み、第１および第２論理ゲート回路が、各々、ＤＣバイアスと基準電位との間に結合された少なくとも１つの出力ＳＱＵＩＤを含み、各出力ＳＱＵＩＤが、当該出力ＳＱＵＩＤへの入力における信号レベル変化に応答して論理出力信号内に生成されるヒステリシスを除去する出力抵抗を含む。出力ＳＱＵＩＤは、ＤＣバイアスと基準電位との間に結合されている。各出力抵抗は、好ましくは、ＤＣバイアスと基準電位との間に結合された抵抗器であり、好ましくは、各ＳＱＵＩＤへの入力における信号レベル変化に応答して、臨界減衰を与える。第１および第２論理出力回路の出力信号は、それぞれ、第１および第２の複数の論理入力のＮＯＲ機能（関数）である。
【００１６】
本発明による超電導ＮＯＲゲート・アセンブリにおいては、複数の論理入力の各論理入力が入力ＳＱＵＩＤに結合されており、各入力ＳＱＵＩＤは、当該入力ＳＱＵＩＤへの論理入力における論理レベル変化に応答して入力ＳＱＵＩＤの出力に生成されるヒステリシスを除去する入力抵抗を含む。各入力ＳＱＵＩＤにはＤＣバイアスが結合されている。各論理入力は、異なる入力ＳＱＵＩＤ内に巻線を含む変成器に結合され、この巻線はＤＣバイアスに結合されている。各入力ＳＱＤＵＩの入力抵抗は、巻線と、少なくとも２つのジョセフソン接合間の接合点との間に結合され、各抵抗は直列回路に結合されている。出力回路がが設けられ、該出力回路が、ＤＣバイアスに結合され、複数の論理入力のＮＯＲ機能（関数）である出力信号を生成し、ＤＣバイアスと基準電位との間に結合された少なくとも１つの出力ＳＱＵＩＤを有する。少なくとも１つの出力ＳＱＵＩＤは、当該少なくとも１つの出力ＳＱＵＩＤへの入力における信号レベル変化に応答して出力信号内に生成されるヒステリシスを除去する少なくとも１つの出力抵抗を含む。入力および出力抵抗は、それぞれ、好ましくは少なくとも１つの入力および少なくとも１つの出力抵抗器であり、少なくとも１つの入力抵抗は巻線と各入力ＳＱＵＩＤ内の少なくとも２つのジョセフソン接合との間に結合され、少なくとも１つの出力抵抗器は、入力抵抗器およびＤＣバイアス、出力ＳＱＵＩＤに結合されている。
【００１７】
本発明による超電導ランダム・アクセス・メモリは、行アドレス信号を行選択信号に変換し、ランダム・アクセス・メモリにおいてアドレスすべき行を選択する行アドレス・デコーダと、列アドレス信号を列選択信号に変換し、ランダム・アクセス・メモリにおいてアドレスすべき列を選択する列アドレス・デコーダと、行および列アドレス・デコーダに結合され、行および列選択信号によってアドレスされるメモリ・アドレスを含む、ランダム・アクセス・メモリ・アレイとを含む。行および列アドレス・デコーダは、各々、超電導ＮＯＲゲート・アセンブリを含む。超電導ＮＯＲゲート・アセンブリは、アドレス信号を受ける複数のアドレス入力を含み、各アドレス入力が入力ＳＱＵＩＤに結合され、各入力ＳＱＵＩＤは、当該入力ＳＱＵＩＤへの論理入力における論理レベル変化に応答して入力ＳＱＵＩＤの出力に生成されるヒステリシスを除去する入力抵抗を含む。各入力ＳＱＵＩＤにはＤＣバイアスが結合されている。各アドレス入力は、異なる入力ＳＱＵＩＤ内に巻線を含む変成器に結合されており、巻線はＤＣバイアスに結合されている。各入力ＳＱＤＵＩの入力抵抗は、巻線と、少なくとも２つのジョセフソン接合間の接合点との間に結合され、各抵抗は直列回路に結合されている。出力回路が設けられ、該出力回路が、ＤＣバイアスに結合され、複数のアドレス入力のＮＯＲ機能（関数）である出力選択信号を生成し、ＤＣバイアスと基準電位との間に結合された少なくとも１つの出力ＳＱＵＩＤを有する。少なくとも１つの出力ＳＱＵＩＤは、当該少なくとも１つの出力ＳＱＵＩＤへの入力における信号レベル変化に応答して出力選択信号内に生成されるヒステリシスを除去する少なくとも１つの出力抵抗を含む。入力および出力抵抗は、好ましくは、それぞれ少なくとも１つの入力および少なくとも１つの出力抵抗器であり、入力抵抗器は、巻線と各入力ＳＱＵＩＤ内の少なくとも２つのジョセフソン接合との間に結合され、少なくとも１つの出力抵抗器は、入力抵抗器とＤＣバイアスとに結合されている。
【００１８】
【発明の実施の形態】
これより、図面を参照しながら本発明について説明するが、図面全体を通じて、同様の参照番号は、同様の部分を識別するものとする。
【００１９】
図１は、本発明による超電導ＮＯＲゲート・アセンブリを示す。これは、図５との関連において以下で説明する超電導ランダム・アクセス・メモリにおける行および列アドレス・デコーダとして使用することが好ましい。同様の用途としては、超電導クロスバー・スイッチにおける行および列アドレス・デコーダがある。ＮＯＲゲート・アセンブリ１０は、入力１〜Ｎに応答する論理ゲート回路１２と、入力１〜Ｎに応答して出力を与える出力回路１４とから成る。この論理ゲート・アセンブリは、複数のＳＱＵＩＤ１６を含む。各ＳＱＵＩＤ１６は、少なくとも２つのジョセフソン接合デバイス１８を含み、これらは入力１〜Ｎに応答して、２つの信号状態を保持するように動作する。入力が低電圧レベルにあり、一方ＤＣバイアスが単一のラインによって抵抗４２’を介してＤＣ電源２０から印加されているとき、第１信号状態となり、それによって１０Ｅケルビンのような超電導温度に冷却されている場合、ジョセフソン接合デバイス１８はゼロ抵抗状態に切り替えられる。入力が高電圧レベルにあり、ＤＣバイアスが電源２０から印加されているとき、第２信号状態となり、それによってジョセフソン接合デバイスは、高レベル抵抗状態に切り替えられる。
【００２０】
ＳＱＵＩＤ１６は、各ＳＱＵＩＤ１６を減衰（ｄａｍｐ）させる抵抗（ｒｅｓｉｓｔａｎｃｅ）の結果、入力論理レベル状態変化に応答してヒステリシスを発生しない。この抵抗は、好ましくは、１対の抵抗器（ｒｅｓｉｓｔｏｒ）２２によるもので、これらは個別にジョセフソン接合デバイス１８の各々、および変成器（変圧器）２８の二次巻線２６の一端に結合されている。入力１〜Ｎはそれぞれ、別個の変成器２８の一次側（巻線）３０に結合されている。各変成器２８の一次側３０は、磁気的に二次側２６にリンクされ、二次側２６は入力１〜Ｎの各々の入力信号を、別々のＳＱＵＩＤ１６のジョセフソン接合デバイス１８に印加する。
【００２１】
各抵抗器（抵抗素子）２２は、それに関連するＳＱＵＩＤ１６に減衰を与える。これは臨界減衰（ｃｒｉｔｉｃａｌ  ｄａｍｐｉｎｇ）であることが好ましい。臨界減衰は、ジョセフソン接合デバイスをゼロ抵抗状態または高抵抗状態に駆動する入力信号の印加によって蓄積される磁気エネルギを消散させる。蓄積されたエネルギが各抵抗器２２によって消散されることの結果、従来技術のＡＣ電源の代わりに、ＤＣ電源２０を利用することが可能となる。前述のように、ＡＣ電源はクロック回路として機能するが、複雑化を招くことおよび共振状態を起こす潜在的可能性があるという双方の欠点がある。抵抗器２２の各々は、ＤＣ電源２０と出力回路１４との間の直列回路に接続されている。
【００２２】
ＳＱＵＩＤ１６の動作は、論理入力信号に応答して、入力信号レベルが低電圧のときにはＳＱＵＩＤを低い方のゼロ抵抗状態に、また入力信号が高電圧レベルのときには高抵抗状態に駆動することである。明らかなように、ＳＱＵＩＤ１６のいずれか１つへの入力信号が低の場合、ジョセフソン接合１８のゼロ抵抗状態のために各ＳＱＵＩＤ内の抵抗器２２を迂回（バイパス）するので、その結果、抵抗器２２を含む直列回路間のＤＣ電源電位の降下が減少する。一方、入力信号が高の場合、個々のジョセフソン接合デバイス１８は全て高抵抗状態にあり、その結果、直列接続されている種々のＳＱＵＩＤ１６において抵抗器２２を含む直列回路間のＤＣ電力電位の降下が増大する。
【００２３】
出力回路１４は、出力信号の増幅を行い、その結果、出力は、好ましくは少なくとも１の利得を有する、増幅された論理出力信号となる。出力回路１４は、１対の出力ＳＱＵＩＤ３１を含み、その各々は少なくとも１対のジョセフソン接合デバイス３２を含み、これらは接地（グラウンド）とインダクタ３４の一端との間に結合されている。この１対のＳＱＵＩＤは、単一のＳＱＵＩＤによって得られる利得よりも大きな出力利得を与える。出力回路は、制動抵抗（ｄａｍｐｉｎｇ  ｒｅｓｉｓｔａｎｃｅ）を含む。これは、関連する各ジョセフソン素子と並列に結合された抵抗３６とすることが好ましい。ＳＱＵＩＤ３２は、論理ゲート回路からの低入力信号レベルに応答して導通状態となり、高入力信号レベルに応答して抵抗性となるという点において、ＳＱＵＩＤ１６と同じ動作特性を有する。制動抵抗器３６は、入力ＳＱＵＩＤにおける抵抗器２２と同じ機能を実行し、出力ＳＱＵＩＤ３１において、出力ＳＱＵＩＤへの入力３８における信号レベル変化に応答して生成される、論理出力内のヒステリシスを除去する。出力は、出力ＳＱＵＩＤ３１間（両端）に結合され、出力抵抗器４０間で降下する。追加の抵抗器４２が、ジョセフソン接合デバイス３２の導通状態に応じて、ＤＣ電源２０および出力ＳＱＵＩＤ３１間で電圧降下を分割する。
【００２４】
図１におけるＮＯＲゲート１０が、入力１〜Ｎに印加される入力信号に応答して行う動作は次の通りである。入力１〜Ｎの全てが低レベルにある場合、ジョセフソン接合デバイス１８の各々は導通状態であり、ＤＣ電源の電圧電位の全てを出力ＳＱＵＩＤ３１に印加させる。これによって、ジョセフソン接合デバイス３２は抵抗状態となり、出力間の電圧降下が実質的に出力ＳＱＵＩＤ３１間の電圧降下となるため、高レベル信号出力が得られる。これは、ＮＯＲゲートにおいて高レベル信号出力が生成される状態、即ち、入力の全てが低の場合を表わす。しかしながら、入力１〜Ｎに印加される入力信号の１つ以上が高である場合、１つ以上のＳＱＵＩＤ１６のジョセフソン接合デバイス１８は、抵抗状態に駆動され、１つ以上のＳＱＵＩＤ間のＤＣ電源２０のＤＣ電位を降下させ、入力２８に印加される信号レベルを低下させ、出力ＳＱＵＩＤ３１が導通状態となり、結果的に出力信号が低となる。これは、入力１〜Ｎ上の入力信号のいずれかが高になったときのＮＯＲ機能を表わす。
【００２５】
図２は、２つの観点で図１の実施形態とは異なる代替実施形態を示す。第１に、各ＳＱＵＩＤ１６の１対のジョセフソン接合１８には単一の抵抗のみが結合されている。第２に、単一の出力ＳＱＵＩＤ３１を使用することにより、得られる利得を小さくする。この実施形態は好ましくはないが、本発明は、図１または図２のいずれの実施形態でも実施可能であることは理解されよう。
【００２６】
図２と同一の抵抗器２２および抵抗器３６ならびに出力ＳＱＵＩＤの構成を有する図３および図４の実施形態を示す。しかしながら、図３および図４の実施形態は、個々の抵抗器を各ジョセフソン接合および複数の出力ＳＱＵＩＤ３１に関連付けた図１の構成を有する方が好ましいことは理解されよう。図３および図４の好適な実施形態の図示を簡略化するために、追加の抵抗器および出力ＳＱＵＩＤは省略した。
【００２７】
図３は、図１のＮＯＲゲート１０の変形である論理ゲート・アセンブリ５０を示す。これは、ＮＯＲ機能以外の論理機能を実現可能とする。図１のＮＯＲゲート１０と図３の論理ゲート・アセンブリ５０との間の相違は、論理ゲート回路１２の１つ以上のＳＱＵＩＤ１６に、任意（オプション）の反転器（インバータ）を追加し、異なる論理機能を得るようにしたことである。図３において、入力１，２は非反転入力であり、入力Ｎは反転入力である。図１および図２の実施形態とは異なり、各ＳＱＵＩＤ１６毎に１対の入力があり、一方の入力はＤＣで、他方の入力は入力１〜Ｎの１つからの入力信号である。入力に非反転機能がある場合、入力１，２のような入力上に信号入力があると、図１および図２と同様に機能する。ＤＣバイアスからの電流の流れは、ＳＱＵＩＤに結合されず、論理演算には影響を与えない。反転機能が、入力Ｎのような入力にある場合、ＤＣ電流がＳＱＵＩＤに結合される。これは、ＳＱＵＩＤ１６のＩｃを抑制するには十分である。入力Ｎ上に信号入力があると、ＳＱＵＩＤ１６のＩｃを抑制しないように機能する。したがって、制御ライン（入力１〜Ｎ）は論理的に反転される。図１および図２の実施形態によれば、全ての入力が非反転であるゲートはＮＯＲ機能を備え、全ての入力が反転のゲートはＡＮＤ機能を備える。
【００２８】
図４は、図３と同じ反転器を含む１対の同一論理ゲート・アセンブリ５０を有する、本発明の別の実施形態１００を示す。第１および第２論理ゲート回路５０，５０’は、出力ＳＱＵＩＤ３１，３１’がＤＣ電源２０と接地との間に直列に接続されていることを除いて、図３の超電導論理ゲート・アセンブリと同一である。この接続形態により、ある論理ゲート・アセンブリから他の論理ゲート・アセンブリに電流が再循環することが可能となり、その結果、全電流要求量は無視し得る程度となる。出力ＳＱＵＩＤ３１，３１’を直列に構成したことにより、ゲート間の大きな分離抵抗器が不要となり、ジョセフソン接合を適用した場合の特徴である、電力消費の低減および数ＧＨｚ動作への対応が可能となる。
【００２９】
図５は、本発明による超電導ジョセフソン・ランダム・アクセス・メモリ１５０を示す。超電導ジョセフソン・ランダム・アクセス・メモリ１５０は、行アドレス信号を行選択信号に変換し、ランダム・アクセス・メモリにおいてアドレスすべき行を選択する行アドレス・デコーダ１５２と、列アドレス信号を列選択信号に変換し、ランダム・アクセス・メモリにおいてアドレスすべき列を選択する列アドレス・デコーダ１５４とを含む。周知のように、デコーダ１５２，１５４の各々は、ｎ個の入力に応答し、２n通りの出力からの選択を行う。これらは、行選択信号および列選択信号として識別される。行アドレス・デコーダ１５２および列アドレス・デコーダ１５４は超電導であり、図１および図２のＮＯＲゲートを用いて実現可能である。通常、論理アドレス信号およびそれらの相補信号双方がＮＯＲゲート・アレイに供給される。しかしながら、この回路では、相補アドレス信号は、必要な場合に、ＮＯＲゲート入力を反転することによって、内部で発生することができる（図３において説明し示した通りである）。したがって、相補値を外部から供給する必要はない。行および列選択信号は、アドレスされるメモリ・セル１５６を含む超電導ジョセフソンＲＡＭに印加される。この超電導ジョセフソンＲＡＭは従来からの構造であり、ジョセフソン接合を利用して超電導状態で動作する。
【００３０】
超電導ランダム・アクセス・メモリ１５０は、１ナノ秒未満のアクセス時間を有し、保持状態では極低温動作を行い、電力消散は皆無である。図１のＮＯＲゲートを用いて実現した行アドレス・デコーダ１５２および列アドレス・デコーダ１５４と共に利用する場合、超電導ランダム・アクセス・メモリ１５０では、アドレス・デコーダ回路に必要な電力および電流が減少する。この結果、行アドレス・デコーダ１５２と列アドレス・デコーダ１５４間で電流の再循環が行われ、引き出される総電流は無視し得る程度となる。
【００３１】
以上、本発明をその好適な実施形態に関して説明したが、本発明の精神および範囲から逸脱することなく、多数の変更も可能であることは理解されよう。かかる変更は全て、特許請求の範囲内に該当することを意図するものである。
【図面の簡単な説明】
【図１】本発明による超電導ＮＯＲゲート・アセンブリの好適な実施形態を示す図である。
【図２】図１に示すアセンブリの代替実施形態を示す。
【図３】図１のＮＯＲゲート以外の論理機能を実現するために使用可能な、本発明による超電導論理ゲート・アセンブリの回路図である。
【図４】ＤＣ電源に直列に接続された出力回路に複数の超電導論理ゲート・アセンブリを接続した、本発明の別の実施形態の回路図である。
【図５】行および列アドレス・デコーダに図１のＮＯＲゲート・アセンブリを利用した、本発明による超電導ランダム・アクセス・メモリのブロック図である。
【符号の説明】
１０    ＮＯＲゲート・アセンブリ
１２    論理ゲート回路
１４    出力回路
１６    ＳＱＵＩＤ
１８    ジョセフソン接合デバイス
２０    ＤＣ電源
２２    抵抗器
【図１】
0003703786.tif 000002
【図２】
0003703786.tif 000003
【図３】
0003703786.tif 000004
【図４】
0003703786.tif 000005
【図５】
0003703786.tif 000006