(57)【特許請求の範囲】
【請求項１】
第１電源電圧ラインと第２接地電圧ラインとを含む第１電源ラインチャンネルと、
第２電源電圧ラインと第１接地電圧ラインとを含む第２電源ラインチャンネルと、
前記第１または第２電源ラインチャンネルの電源電圧ラインのうち、対応する一本の電源電圧ラインと連結され、データ信号に応答して対応するデータ出力パッドをプルアップさせるプルアップ手段と、前記第２または第１電源ラインチャンネルの接地電圧ラインのうち、対応する一本の接地電圧ラインに連結され、反転された前記データ信号に応答して前記データ出力パッドをプルダウンさせるプルダウン手段とを含む複数のドライバー手段と、
を備え、前記第１電源電圧ラインと第１接地電圧ラインとの間に連結されたドライバー手段と、前記第２接地電圧ラインと第２電源電圧ラインとの間に連結されたドライバー手段とが、交互に配置されることを特徴とする半導体メモリ装置のデータ出力ドライバー。
【請求項２】
前記第１電源ラインチャンネルは、第１電源電圧ラインと、該第１電源電圧ラインと前記ドライバー手段との間に位置する第２接地電圧ラインとを含み、
前記第２電源ラインチャンネルは、第２電源電圧ラインと、該第２電源電圧ラインと前記ドライバー手段との間に位置する第１接地電圧ラインとを含む
ことを特徴とする請求項１に記載の半導体メモリ装置のデータ出力ドライバー。
【請求項３】
前記第１電源ラインチャンネルは、第１電源電圧ラインと、該第１電源電圧ラインと前記ドライバー手段との間に位置する第２接地電圧ラインとを含み、
前記第２電源ラインチャンネルは、第１接地電圧ラインと、該第１接地電圧ラインと前記ドライバー手段との間に位置する第２電源電圧ラインとを含む
ことを特徴とする請求項１に記載の半導体メモリ装置のデータ出力ドライバー。
【請求項４】
前記第１電源ラインチャンネルは、第２接地電圧ラインと、該第２接地電圧ラインと前記ドライバー手段との間に位置する第１電源電圧ラインとを含み、
前記第２電源ラインチャンネルは、第２電源電圧ラインと、該第２電源電圧ラインと前記ドライバー手段との間に位置する第１接地電圧ラインとを含む
ことを特徴とする請求項１に記載の半導体メモリ装置のデータ出力ドライバー。
【請求項５】
前記第１電源ラインチャンネルは、第２接地電圧ラインと、該第２接地電圧ラインと前記ドライバー手段との間に位置する第１電源電圧ラインとを含み、
前記第２電源ラインチャンネルは、第１接地電圧ラインと、該第１接地電圧ラインと前記ドライバー手段との間に位置する第２電源電圧ラインとを含む
ことを特徴とする請求項１に記載の半導体メモリ装置のデータ出力ドライバー。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に電源ラインノイズを減らせるデータ出力ドライバーに関する。
【０００２】
【従来の技術】
半導体メモリ装置のデータ出力用のパッドにはデータ出力ドライバーが連結されている。このドライバーは、半導体メモリ装置の内部に格納されたデータを出力パッドを通してチップの外部に伝える役割を担っている。
従来の半導体メモリ装置は、図５に示すように、一対の電源ライン１０、１２の間に複数のデータ出力ドライバーＤＯＢ１〜ＤＯＢｎが配置され、各データ出力ドライバーＤＯＢ１〜ＤＯＢｎは電源電圧ＶＤＤライン１０とパッドＰＡＤ１〜ＰＡＤｎの間にそれぞれ連結されデータ信号Ｄ１〜Ｄｎに応答するプルアップ手段ＰＵ１〜ＰＵｎと、パッドＰＡＤ１〜ＰＡＤｎと接地電圧ＶＳＳとの間にそれぞれ連結され反転されたデータ信号ＤＢ１〜ＤＢｎに応答するプルダウン手段ＰＤ１〜ＰＤｎとから構成されている。
【０００３】
データ出力がハイの場合（ＲＥＡＤ‘１’）、プルアップ手段ＰＵ１は、電源電圧ＶＤＤライン１０から電源を供給され、パッドＰＡＤ１をハイ状態に充電させる。データ出力がローの場合（ＲＥＡＤ‘０’）、プルダウン手段ＰＤ１は、パッドＰＡＤ１に充電された電荷を接地電圧ＶＳＳに放電させることにより、パッドＰＡＤ１をロー状態にする。
【０００４】
従来は、一本の電源電圧ライン１０に複数のプルアップ手段が共通に連結され、一本の接地電圧ライン１２に複数のプルダウン手段が共通に連結されている。データ出力時、全てのデータ出力ドライバーがプルアップあるいはプルダウン状態に遷移すれば電源ラインに一時に多量の電流が流れるようになる。従って、全てのプルアップ手段が同時にターンオンされると、電源電圧ラインは、瞬間的に電源電圧より低いレベルにダウンされ、また、接地電圧ラインは、瞬間的に接地電圧より高いレベルにアップされるので、このようなレベル変動が電源ノイズとして形成される。
【０００５】
このノイズが重畳され、電源パッドから遠く配置された出力ドライバーは、ノイズの影響を多く受ける。よって迅速な充電／放電動作が妨害されるので、半導体メモリ装置の動作速度が落ちる問題点が生じることもある。
【０００６】
半導体メモリ装置の出力ドライバーの電源ノイズは、一般に、接地電圧ラインにおいて著しい。電源電圧ラインの電源は、システムから供給されるので、極めて大きい駆動能力を持っており安定的であるのに対し、接地電圧ラインは、半導体メモリ装置のチップの内部でデータ出力ドライバーが動作する際、各々がノイズを発生し、接地電圧ラインを通してノイズソースとして作用し合うからである。また、ミドルパッド（MIDDLE PAD) の場合、接地電圧ラインの線幅を電源電圧ラインの線幅より相対的に広くすると、対称性が崩れるので望ましくない。
【０００７】
【発明が解決しようとする課題】
従って、本発明の目的は、以上のような従来の技術の問題点を解決するために、各パッドに対応するドライバー手段毎に、一対の電源ラインを配置することにより、電源ラインのノイズを分散させ、データの出力時に発生するノイズによる個別データ間の相互干渉を最小に抑えて安定したデータ出力を実現できる半導体メモリ装置のデータ出力ドライバーを提供することである。
【０００８】
【課題を解決するための手段】
前述した本発明の目的を達成するために、請求項１に記載の発明は、第１電源電圧ラインと第２接地電圧ラインとを含む第１電源ラインチャンネルと、第２電源電圧ラインと第１接地電圧ラインとを含む第２電源ラインチャンネルと、前記第１または第２電源ラインチャンネルの電源電圧ラインのうち対応する一本の電源電圧ラインと連結されデータ信号に応答して対応するデータ出力パッドをプルアップさせるプルアップ手段と、前記第２または第１電源ラインチャンネルの接地電圧ラインのうち対応する一本の接地電圧ラインに連結され反転された前記データ信号に応答して前記データ出力パッドをプルダウンさせるプルダウン手段とを含む複数のドライバー手段とを備えることを特徴とする。
【０００９】
また、請求項２に記載の発明は、請求項１に記載の半導体メモリ装置のデータ出力ドライバーにおいて、前記第１電源電圧ラインと第１接地電圧ラインとの間に連結されたドライバー手段と、前記第２接地電圧ラインと第２電源電圧ラインとの間に連結されたドライバー手段とが、交互に配置されることを特徴とする。
【００１０】
また、請求項３に記載の発明は、請求項１に記載の半導体メモリ装置のデータ出力ドライバーにおいて、前記第１電源ラインチャンネルは、第１電源電圧ラインと、該第１電源電圧ラインと前記ドライバー手段との間に位置する第２接地電圧ラインとを含み、前記第２電源ラインチャンネルは、第２電源電圧ラインと、該第２電源電圧ラインと前記ドライバー手段との間に位置する第１接地電圧ラインとを含むことを特徴とする。
【００１１】
また、請求項４に記載の発明は、請求項１に記載の半導体メモリ装置のデータ出力ドライバーにおいて、前記第１電源ラインチャンネルは、第１電源電圧ラインと、該第１電源電圧ラインと前記ドライバー手段との間に位置する第２接地電圧ラインとを含み、前記第２電源ラインチャンネルは、第１接地電圧ラインと、該第１接地電圧ラインと前記ドライバー手段との間に位置する第２電源電圧ラインとを含むことを特徴とする。
【００１２】
また、請求項５に記載の発明は、請求項１に記載の半導体メモリ装置のデータ出力ドライバーにおいて、前記第１電源ラインチャンネルは、第２接地電圧ラインと、該第２接地電圧ラインと前記ドライバー手段との間に位置する第１電源電圧ラインとを含み、前記第２電源ラインチャンネルは、第２電源電圧ラインと、該第２電源電圧ラインと前記ドライバー手段との間に位置する第１接地電圧ラインとを含むことを特徴とする。
【００１３】
また、請求項６に記載の発明は、請求項１に記載の半導体メモリ装置のデータ出力ドライバーにおいて、前記第１電源ラインチャンネルは、第２接地電圧ラインと、該第２接地電圧ラインと前記ドライバー手段との間に位置する第１電源電圧ラインとを含み、前記第２電源ラインチャンネルは、第１接地電圧ラインと、該第１接地電圧ラインと前記ドライバー手段との間に位置する第２電源電圧ラインとを含むことを特徴とする。
【００１４】
【発明の実施の形態】
以下、添付した図面に基づき、本発明の実施形態をさらに詳しく説明する。
〔第１実施形態〕
図１に本発明による半導体メモリ装置のデータ出力ドライバーの望ましい一実施形態を示す。
本実施形態では、第１電源ラインチャンネル２０、第２電源ラインチャンネル２２及び複数のドライバー手段ＤＯＢ１〜ＤＯＢｎとを含む。前記第１電源ラインチャンネル２０は第１電源電圧ラインＶＤＤ１と、該第１電源電圧ラインＶＤＤ１と前記ドライバー手段ＤＯＢ１〜ＤＯＢｎとの間に位置する第２接地電圧ラインＶＳＳ２とを含み、前記第２電源ラインチャンネル２２は、第２電源電圧ラインＶＤＤ２と、該第２電源電圧ラインＶＤＤ２とドライバー手段ＤＯＢ１〜ＤＯＢｎとの間に位置する第１接地電圧ラインＶＳＳ１とを含む。
【００１５】
一つのドライバー手段ＤＯＢｉは、前記第１電源ラインチャンネル２０に含まれる第１電源電圧ラインＶＤＤ１と複数のパッドのうち対応するパッドＰＡＤｉとの間に連結され、データ信号Ｄｉに応答してプルアップされるプルアップ手段ＰＵｉと、前記第２電源ラインチャンネル２２に含まれる第１接地電圧ラインＶＳＳ１と対応するパッドＰＡＤｉとの間に連結され、反転されたデータ信号ＤＢｉに応答してプルダウンされるプルダウン手段ＰＤｉとを含む。
【００１６】
もう一つのドライバー手段ＤＯＢｊは、前記第１電源ラインチャンネル２０に含まれる第２接地電圧ラインＶＳＳ２と複数のパッドのうち対応するパッドＰＤＡｊ間に連結され、反転されたデータ信号ＤＢｊに応答してプルダウンされるプルダウン手段ＰＤｊと、第２電源ラインチャンネル２２に含まれる第２電源電圧ラインＶＤＤ２と対応するパッドＰＡＤｊとの間に連結されデータ信号Ｄｊに応答してプルアップされるプルアップ手段ＰＵｊとを含む。
【００１７】
前記第１電源電圧ラインと第１接地電圧ラインとの間に連結されたドライバー手段と、前記第２接地電圧ラインと第２電源電圧ラインとの間に連結されたドライバー手段は、交互に配置されるのが望ましい。
すなわち、例えば図１に示すように、上述したドライバー手段ＤＯＢｉ、パッドＰＡＤｉ、データ信号Ｄｉ、プルアップ手段ＰＵｉ、データ信号ＤＢｉ、プルダウン手段ＰＤｉの各名称に含まれる小文字ｉを１，３，…，ｎ−１（但しｎは偶数）とし、また、ドライバー手段ＤＯＢｊ、パッドＰＡＤｊ、データ信号ＤＢｊ、プルダウン手段ＰＤｊ、データ信号Ｄｊ、プルアップ手段ＰＵｊの各名称に含まれる小文字ｊを２，４，…，ｎとした場合、ドライバー手段ＤＯＢ１，ＤＯＢ３，…，ＤＯＢｎ−１をそれぞれ、前記第１電源電圧ラインＶＤＤ１および第１接地電圧ラインＶＳＳ１に接続し、ドライバー手段ＤＯＢ２，ＤＯＢ４，…，ＤＯＢｎをそれぞれ、前記第２電源電圧ラインＶＤＤ２および第２接地電圧ラインＶＳＳ２に接続することが望ましい。
【００１８】
〔第２実施形態〕
図２に本発明による半導体メモリ装置のデータ出力ドライバーの第２実施形態を示す。第２実施形態は、前記第１電源ラインチャンネル２０、前記第２電源ラインチャンネル２２及び複数の前記ドライバー手段ＤＯＢ１〜ＤＯＢｎとを含む。この第１電源ラインチャンネル２０は、第１電源電圧ラインＶＤＤ１と、該第１電源電圧ラインＶＤＤ１と前記ドライバー手段ＤＯＢ１〜ＤＯＢｎとの間に位置する第２接地電圧ラインＶＳＳ２とを含み、前記第２電源ラインチャンネル２２は、第１接地電圧ラインＶＳＳ１と、該第１接地電圧ラインＶＳＳ１とドライバー手段ＤＯＢ１〜ＤＯＢｎとの間に位置する第２電源電圧ラインＶＤＤ２とを含む。
【００１９】
一つのドライバー手段ＤＯＢｉは、前記第１電源ラインチャンネル２０に含まれる第１電源電圧ラインＶＤＤ１と、複数のパッドのうち、対応するパッドＰＡＤｉとの間に連結され、データ信号Ｄｉに応答してプルアップされるプルアップ手段ＰＵｉと、前記第２電源ラインチャンネル２２に含まれる第１接地電圧ラインＶＳＳ１と、対応するパッドＰＡＤｉとの間に連結され、反転されたデータ信号ＤＢｉに応答してプルダウンされるプルダウン手段ＰＤｉとを含む。
【００２０】
もう一つのドライバー手段ＤＯＢｊは、前記第１電源ラインチャンネル２０に含まれる第２接地電圧ラインＶＳＳ２と、複数のパッドのうち、対応するパッドＰＡＤｊとの間に連結され、データ信号ＤＢｊに応答してプルダウンされるプルダウン手段ＰＤｊと、第２電源ラインチャンネル２２に含まれる第２電源電圧ラインＶＤＤ２と、対応するパッドＰＡＤｊとの間に連結され、データ信号Ｄｊに応答してプルアップされるプルアップ手段ＰＵｊとを含む。
【００２１】
〔第３実施形態〕
図３に本発明による半導体メモリ装置のデータ出力ドライバーの第３実施形態を示す。第３実施形態では、前記第１電源ラインチャンネル２０、前記第２電源ラインチャンネル２２及び複数の前記ドライバー手段ＤＯＢ１〜ＤＯＢｎとを含む。この第１電源ラインチャンネル２０は、第２接地電圧ラインＶＳＳ２と、該第２接地電圧ラインＶＳＳ２と前記ドライバー手段ＤＯＢ１〜ＤＯＢｎとの間に位置する第１電源電圧ラインＶＤＤ１とを含み、前記第２電源ラインチャンネル２２は、第２電源電圧ラインＶＤＤ２と、該第２電源電圧ラインＶＤＤ２とドライバー手段ＤＯＢ１〜ＤＯＢｎとの間に位置する第１接地電圧ラインＶＳＳ１とを含む。
【００２２】
一つのドライバー手段ＤＯＢｉは、前記第１電源ラインチャンネル２０に含まれる第１電源電圧ラインＶＤＤ１と、複数のパッドのうち、対応するパッド２６の間に連結され、データ信号Ｄｉに応答してプルアップされるプルアップ手段ＰＵｉと、前記第２電源ラインチャンネル２２に含まれる第１接地電圧ラインＶＳＳ１と、対応するパッドＰＡＤｉとの間に連結され、反転されたデータ信号ＤＢｉに応答してプルダウンされるプルダウン手段ＰＤｉとを含む。
【００２３】
もう一つのドライバー手段ＤＯＢｊは、前記第１電源ラインチャンネル２０に含まれる第２接地電圧ラインＶＳＳ２と、複数のパッドのうち、対応するパッドＰＡＤｊとの間に連結され、データ信号ＤＢｊに応答してプルダウンされるプルダウン手段ＰＤｊと、前記第２電源ラインチャンネル２２に含まれる第２電源電圧ラインＶＤＤ２と、対応するパッドＰＡＤｊとの間に連結され、データ信号Ｄｊに応答してプルアップされるプルアップ手段ＰＵｊとを含む。
【００２４】
〔第４実施形態〕
図４に本発明による半導体メモリ装置のデータ出力ドライバーの第４実施形態を示す。第４実施形態は、前記第１電源ラインチャンネル２０、前記第２電源ラインチャンネル２２及び複数の前記ドライバー手段ＤＯＢ１〜ＤＯＢｎとを含む。前記第１電源ラインチャンネル２０は、第２接地電圧ラインＶＳＳ２と、該第２接地電圧ラインＶＳＳ２と前記ドライバー手段ＤＯＢ１〜ＤＯＢｎとの間に位置する第１電源電圧ラインＶＤＤ１とを含み、前記第２電源ラインチャンネル２２は、第１接地電圧ラインＶＳＳ１と、該第１接地電圧ラインＶＳＳ１とドライバー手段ＤＯＢ１〜ＤＯＢｎとの間に位置する第２電源電圧ラインＶＤＤ２とを含む。
【００２５】
一つのドライバー手段ＤＯＢｉは、前記第１電源ラインチャンネル２０に含まれる第２接地電圧ラインＶＳＳ２と、複数のパッドのうち、対応するパッドＰＡＤｉとの間に連結され、反転されたデータ信号ＤＢｉに応答してプルダウンされるプルダウン手段ＰＤｉと、前記第２電源ラインチャンネル２２に含まれる第２電源電圧ラインＶＤＤ２と、対応するパッドＰＡＤｉとの間に連結され、データ信号Ｄｉに応答してプルアップされるプルアップ手段ＰＵｉとを含む。
【００２６】
もう一つのドライバー手段ＤＯＢｊは、前記第１電源ラインチャンネル２０に含まれる第１電源電圧ラインＶＤＤ１と、複数のパッドのうち、対応するパッドＰＡＤｊとの間に連結され、データ信号Ｄｊに応答してプルアップされるプルアップ手段ＰＵｊと、前記第２電源ラインチャンネル２２に含まれる第１接地電圧ラインＶＳＳ１と、対応するパッドＰＡＤｊとの間に連結され、反転されたデータ信号ＤＢｊに応答してプルダウンされるプルダウン手段ＰＤｊとを含む。
【００２７】
以上述べたように、上述した各実施形態では、プルアップ手段のパワー（ＶＤＤ）を、第１電源電圧ラインＶＤＤ１または第２電源電圧ラインＶＤＤ２のいずれか一方のみに配置せず、ドライバー手段の上下にそれぞれ配置する。同様に、プルダウン手段のパワー（ＶＳＳ）をドライバー手段の上下にそれぞれ配置する。そして、第１ドライバー手段ＤＯＢ１の電源電圧ＶＤＤは上方から、第２ドライバーＤＯＢ２のＶＤＤは下方から、第３ドライバー手段ＤＯＢ３のＶＤＤは上方から、第４ドライバー手段ＤＯＢ４のＶＤＤは下方から、というように交互に供給する。同様に、接地電圧ＶＳＳも第１ドライバーＤＯＢ１は下方から、第２ドライバーＤＯＢ２は上方から、第３ドライバーＤＥＯＢ３は下方から、第４ドライバーＤＯＢ４は上方から、というように交互に供給する。
【００２８】
このように、上述した各実施形態においては、電源線にノイズが発生した時、電源ラインの分散により電源線ノイズが分散され、ノイズを減少させることができる。すなわち、個別ドライバー毎に電源ラインをそれぞれ配置することにより、相互干渉を抑えて電源ラインノイズを抑制し、これにより、誤動作を防ぎ、動作速度を向上させることができる。また、相対的に脆弱な電源をさらに補強しようとする時、パッドの対称性を保たせることができる。
【００２９】
【発明の効果】
以上説明したように、本発明は、半導体メモリ装置のデータ出力時に発生されるノイズを、少なくとも２本以上のＶＣＣ／ＶＳＳパワーラインに多元化することにより最大ノイズピークを相対的に下げることができるので、安定したデータ出力特性を得ることができる。
【図面の簡単な説明】
【図１】  本発明による半導体メモリ装置のデータ出力ドライバーの第１実施形態を示した回路図である。
【図２】  本発明による半導体メモリ装置のデータ出力ドライバーの第２実形態を示した回路図である。
【図３】  本発明による半導体メモリ装置のデータ出力ドライバーの第３実施形態を示した回路図である。
【図４】  本発明による半導体メモリ装置のデータ出力ドライバーの第４実施形態を示した回路図である。
【図５】  従来の半導体メモリ装置のデータ出力ドライバーの構成を示した回路図である。
【符号の説明】
２０        第１電源ラインチャンネル
２２        第２電源ラインチャンネル
ＤＯＢ１〜ＤＯＢｎ  ドライバー手段
ＰＤ１〜ＰＤｎ      プルダウン手段
ＰＡＤ１〜ＰＡＤｎ  パッド
ＰＵ１〜ＰＵｎ      プルアップ手段
【図１】
0003712299.tif 000002
【図２】
0003712299.tif 000003
【図３】
0003712299.tif 000004
【図４】
0003712299.tif 000005
【図５】
0003712299.tif 000006