(57)【特許請求の範囲】
【請求項１】
外部から書き込まれるデジタルパターン信号を記憶するプログラムメモリ（１）と、前記プログラムメモリに書き込まれたデジタルパターン信号を順次読み出すためのアドレスを指定するアドレスカウンタ（２）を有するプログラムパターン発生回路（３）と、複数のシフトレジスタでなる擬似ランダムパターン発生回路（６）とを備えたパターン信号発生装置であって、前記プログラムメモリ（１）は、前記デジタルパターン信号を分割して書き込むために複数のローおよびカラムにより定義された複数のブロック（Ｂ1 ，Ｂ2，・・・，ＢN ）の各エリアにより構成され、
前記アドレスカウンタ（２）は、前記複数のブロック（Ｂ1 ，Ｂ2 ，・・・，ＢN ）のアドレスを順次指定するブロックカウンタ（４）と、前記指定されたブロック毎にそれぞれ指定される所定のビット長までカウントして前記指定されたブロック内のデジタルパターン信号を順次読み出すとともにカウント終了時に前記ブロックカウンタにインクリメント信号を出力するビット長カウンタ（５）とにより構成され、前記ブロックカウンタは、指定するアドレスが所望に設定される設定値と等しくなったときに当該指定するアドレスのブロックに書き込まれた前記デジタルパターン信号の出力を遮断させるとともに前記擬似ランダムパターン発生回路を作動させてその信号を出力する制御回路（１０）を備えていることを特徴とするパターン信号発生装置。
【請求項２】
前記ブロックカウンタ（４）は、カウントを開始するときの値およびカウントを終了するときの値が外部から設定可能とされていることを特徴とする請求項１記載のパターン信号発生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル交換機を含むデジタル信号を伝送する伝送路を被測定システムとして、その被測定システムを測定するためのパターン信号発生装置に関し、特にプログラムメモリをロー（または行）とカラム（または列）とで複数のブロックに分割して、そのパターンの書き込みまたは読み出しを効率化したパターン信号発生装置に関する。
【０００２】
【従来の技術】
まず、ビット誤り測定装置の原理を図６を参照して説明する。
【０００３】
図６は、ビット誤り測定装置の原理を示すブロック図である。送信部２１に設けられたパターン発生回路２４はＰＲＢＳ（擬似ランダムパターン）信号２４ａ又はＰＲＧＭ（プログラムされた任意のパターン）信号２４ｂのいずれかの所望のパターン信号を発生する。被測定システム２３は、伝送線路２９およびデジタル交換機２８を含み、パターン発生回路２４からのパターン信号を伝送する。受信部２２は、このパターン信号を受けて、被測定システム２３において発生したパターンの誤りを検出するもので、その構成は次のとおりである。
【０００４】
基準パターン発生回路３２は、擬似ランダムパターン信号を受けて、基準パターンを発生するもので９個のシフトレジスタ（ＳＲ１〜ＳＲ９）と１個のＥＸ−ＯＲ回路３０とで構成されており、被測定システム２３及びスイッチ回路３４のＡ側を経由してパターン信号が入力されている。ビット誤り測定回路３８は、ＥＸ−ＯＲ回路（一致回路ともいう）３７とシフトレジスタ３３とで構成され、ＥＸ−ＯＲ回路３７は、シフトレジスタ３３の出力と、基準パターン発生回路３２の出力とを比較して両者の一致および不一致を検出する。エラー計数回路３５は、ビット誤り測定回路３８が出力する不一致（エラー）と一致とを夫々計数する。同期回路３６は、ビット誤り測定回路３８の計数結果を受けてパターン発生回路２４が発生した全てのビットについて、連続して誤りがないことを確認したときに、スイッチ３４を作動してＢ側に接続する。この結果、基準パターン発生回路３２は自走することとなり、その後は、受信部２２への入力パターンとは無関係にそのときのパターン発生回路２４のパターンと同じパターンを繰り返し発生することとなる。この状態を自走状態という。
【０００５】
この自走状態のときの基準パターン発生回路３２が出力する信号を基準としてビット誤りが測定される。
【０００６】
このビット誤り測定装置に用いられるパターン発生回路２４について更に説明する。パターン発生回路２４には、ＰＲＢＳ方式２４ａとＰＲＧＭ方式２４ｂとがある。ＰＲＢＳ方式２４ａはPseudo-Random Binaly Sequence の頭文字をとったもので、例えば、自走状態にある前記基準パターン発生回路３２がこれに当たる。この例は９個のシフトレジスタ（バイナリと同じ）を用いているが、これを３１個用いれば２31−１の周期で、１と０とがほぼ同じ数の集合である擬似ランダムパルスパターン信号を発生することができる。
【０００７】
ＰＲＧＭ方式２４ｂはProgramable Memoryによる任意のパターン信号の発生の意味であり、発生させるパターンをメモリに書き込み、これを順次読み出すことにより任意のパターン信号を発生させるものである。
【０００８】
基準プログラムパターン発生回路２５は、パターン発生回路２４が、プログラムされた任意のパターン信号（ＰＲＧＭ）を発生している場合の基準パターン信号を出力するものであって、構成はＰＲＧＭ２４ｂと同じである。プログラムパターン同期回路２６は、同期回路３６と同様にＰＲＧＭ２４ｂからのパターン信号に同期をとるためのものであって、基準プログラムパターン発生回路２５から出力されるパターンの遅延時間等を制御して同期とるように制御している。誤り率の測定はスイッチ３１によって基準パターンを切り替え、上記擬似ランダムパターン信号（ＰＲＢＳ）の測定と同様に行う。
【０００９】
これらの両方式を内蔵して、必要により切換えて使用することができる。
【００１０】
次に、この被測定システム２３を通過するパターン信号のフレーム構成について図７を参照して説明する。
【００１１】
図７は、被測定システム２３を通過するパターン信号のフレーム構成を示す図である。
【００１２】
図において、ＯＨとＩＮＦＯとで１組のフレームを構成している。
【００１３】
ＯＨ（１）はオーバー・ヘッド（Over Head ）１１と言われるもので、このフレームの固定的な情報が含まれており、ＩＮＦＯ（１）は、インフォメーション（Information ）１２で、このフレームには、相手に伝達すべき情報が含まれている。ＯＨ（１）における固定的な情報は、このフレームの信号が交換機を通過するために必要な情報（発信者，着信者，課金などの情報）が含まれている。
【００１４】
また、ＩＮＦＯ（１）における交信情報は、例えば電話における音声を符号化したものである。
【００１５】
ＯＨ（２）およびＩＮＦＯ（２）もそれぞれＯＨ（１）およびＩＮＦＯ（１）と同様の性質の情報が含まれている。
【００１６】
次に、ＰＲＧＭ方式２４ｂについて、図８を参照して更に説明する。
【００１７】
図８はＰＲＧＭ方式のパターン信号を発生する構成を示すブロック図である。プログラムパターンメモリ３９は、図７に示したパターン信号のフレーム構成で説明したとおり、オーバーヘッド１１とインフォメーション１２とを１組とするパターン信号を出力するために、メモリの番地の順番に、ＯＨ（１），ＩＮＦＯ（１），ＯＨ（２），ＩＮＦＯ（２）・・・というようにパターンが書き込まれている。Ａ／Ｒは書き込み用アドレス端子であり、Ｄ／Ｒは書き込み用データ端子である。プログラムパターンメモリに書き込まれた内容は、アドレスカウンタ４０によって順番に読み出されて、プログラムパターン信号を出力する。ＣＬＫはクロック入力である。
【００１８】
このように従来のビット誤り測定装置のＰＲＧＭ方式２４ｂにおいては、メモリにオーバーヘッド１１とインフォメーション１２とを１組として必要な組数分だけ所望のパターンを記憶させておき、これを順次読み出すことによって、図７のパターン信号を発生していた。
【００１９】
この従来のＰＲＧＭ方式２４ｂにおいては、パターンを変更するときには、メモリに書き込んだパターンを全て書き換えなければならず、書き換えに多くの時間を費やしたほか、書き込み，読み出しのために規模の大きなプログラムカウンタが必要であった。また、ＰＲＧＭパターン信号に続いてＰＲＢＳパターン信号を発生させることができなかった。
【００２０】
【発明が解決しようとする課題】
本発明は、ＰＲＧＭ方式におけるメモリへのパターンの書き込み、特にその一部を変更する場合の書き込みと読み出しとを簡素化するとともにＰＲＧＭパターン信号とＰＲＢＳパターン信号とを任意に混合して出力することができるパターン信号発生装置を提供する。
【００２２】
【課題を解決するための手段】
本発明にかかるパターン信号発生装置は、外部から書き込まれるデジタルパターン信号を記憶するプログラムメモリ１と、前記プログラムメモリに書き込まれたデジタルパターン信号を順次読み出すためのアドレスを指定するアドレスカウンタ２を有するプログラムパターン発生回路３と、複数のシフトレジスタでなる擬似ランダムパターン発生回路６とを備えたパターン信号発生装置であって、前記プログラムメモリ１は、前記デジタルパターン信号を分割して書き込むために複数のローおよびカラムにより定義された複数のブロック（Ｂ1 ，Ｂ2 ，・・・，ＢN ）の各エリアにより構成され、前記アドレスカウンタ２は、前記複数のブロック（Ｂ1 ，Ｂ2 ，・・・，ＢN ）のアドレスを順次指定するブロックカウンタ４と、前記指定されたブロック毎にそれぞれ指定される所定のビット長までカウントして前記指定されたブロック内のデジタルパターン信号を順次読み出すとともにカウント終了時に前記ブロックカウンタにインクリメント信号を出力するビット長カウンタ５とにより構成され、前記ブロックカウンタは、指定するアドレスが所望に設定される設定値と等しくなったときに当該指定するアドレスのブロックに書き込まれた前記デジタルパターン信号の出力を遮断させるとともに前記擬似ランダムパターン発生回路を作動させてその信号を出力する制御回路１０を備えているものである。
【００２３】
さらに、本発明にかかるパターン信号発生装置は、前記ブロックカウンタ４は、カウントを開始するときの値およびカウントを終了するときの値が外部から設定可能とされているものである。
【００２４】
【発明の実施の形態】
本発明は、プログラムメモリのメモリエリアを複数のローと複数のカラムとによって定義された複数のブロックに区分する。ローとカラムとを１組としてプログラムデータを書き込む。ブロックカウンタにより順次メモリのブロックにアクセスするとともに、アクセスされたブロック内のプログラムデータをビット長カウンタにより順次読み出す。これはデジタルパターン信号として出力される。
【００２５】
ブロックカウンタは、循環する始点の番号（カウントを開始するときの値）と終点の番号（カウントを終了するときの値）とが外部から設定できるようになっていて、設定された値内のブロックだけがアクセスされ（有効データとみなされ）それ以外のブロックはアクセスされない（無効データとみなされる）。ビット長カウンタは、通常は、ブロック毎にカウントするビット長が設定されていて、アクセス中のブロックについて、設定されたビット長だけプログラムデータを読み出すとともに、設定されたビット長だけプログラムを読み出し完了したときはブロックカウンタに対してインクリメント信号を出力する。
【００２６】
また、本発明は、擬似ランダムパターン発生回路を備え、ブロックカウンタが設定された所定の値になったとき擬似ランダムパターン回路を作動させて擬似ランダムパターン信号を出力するとともに前記デジタルパターン信号を遮断する。
【００２７】
この出力は、ビットカウンタが設定されたビット長だけカウントして、ブロックカウンタをインクリメントするまで維持される。
【００２８】
【実施例】
本発明のパターン信号発生装置の一実施例を、図１ないし図５を参照して説明する。
【００２９】
図１は、本発明のパターン信号発生装置の一実施例を示すブロック図、図２は、プログラムメモリのメモリエリアのブロック区分を示す図、図３は、一致回路の詳細を示す図、図４は、プログラムメモリのブロック毎のメモリ容量を示す図、図５は、パターン信号のフレーム構成を示す図である。
【００３０】
まず、本発明のパターン信号発生装置の一実施例の構成を説明する。
【００３１】
プログラムメモリ１は、メモリエリアが複数のブロックに区分されていて、各ブロックに書き込まれたデータはブロックカウンタ４とビット長カウンタ５によってアクセスされて読み出される。
【００３２】
プログラムメモリ１のメモリエリアは図２に示すごとく、９ロウと２カラムとにより１８のブロックに区分されている。第１ロウの第１カラムが第１ブロック，第２カラムが第２ブロックまた、第２ロウの第１カラムが第３ブロック、第２カラムが第４ブロックで、以下順に第１８ブロックに区分されている。各ロウの第１のカラム（以下、ＯＨ１１という）にはオーバーヘッド（ＯＨ）情報１１が、第２のカラム（以下、ＩＮＦＯ１２という）にはインフォメーション（ＩＮＦＯ）情報１２が書き込まれている。具体例としては、各ロウのＯＨ１１にはメモリ容量９バイトが割り当てられている。各ＯＨ１１には、通信に必要な固定的な情報、例えば課金情報等の固定情報などが書き込まれている。それらは、特徴毎にさらに複数のカラムに細分化することができる。また、各ロウのＩＮＦＯ１２にはメモリ容量２６１バイトが割り当てられている。各ＩＮＦＯ１２に入れられるインフォメーション情報としては、電話の音声を符号化した情報等の伝達対象である情報などが書き込まれている。上記プログラムメモリ１に書き込まれたこれらの情報のパターン例はＳＤＨ（Synchronous Digital Hierarchy ）に適合するものである。なお、図１のＡ／Ｒは、書き込み用アドレス入力端子、Ｄ／Ｒは書き込み用データ入力端子である。
【００３３】
アドレスカウンタ２は、ブロックカウンタ４とビット長カウンタ５とで構成されている。ブロックカウンタ４は、プログラムメモリ１の区分された１〜１８までのブロックのアドレスを指定するカウンタで、外部、例えばＣ．Ｐ．Ｕ（不図示）からアドレスをカウントする初めの値と終りの値とが設定可能とされていて、３〜１４のアドレスカウントを設定すると、ブロックの３から１４までを順次出力する。
【００３４】
ビット長カウンタ５は、ブロックカウンタ４で指定されたブロック内メモリエリアに記憶された情報のアドレスを順次指定するカウンタで、ブロック毎の最大ビット長までのカウント数が設定可能とされていて、設定されたビット長の値までカウントしてメモリエリアのアドレスを指定し、インクリメント指令をブロックカウンタ４に出力し、ブロックカウンタ４の値をインクリメントする。
【００３５】
ここで、ブロックカウンタ４は上位桁のアドレスを、ビット長カウンタ５は下位桁のアドレスをカウントするようにして、各ブロックのアドレスは上位桁のアドレスで特定し、ブロック内の情報は下位桁のアドレスで特定している。
【００３６】
擬似ランダムパターン発生回路（ＰＲＢＳ）６は、複数のバイナリ回路に帰還回路を設けたもので、従来からデジタル信号のビット誤り測定に用いられているものと同じである。外部からの指令により動作がＯＮ，ＯＦＦされるようになっている。
【００３７】
制御回路１０は、一致回路７，第１のスイッチ回路８および第２のスイッチ回路９で構成されている。一致回路７の構成を、図３を参照して説明する。一致回路７は、コンパレータ７ａとアンド回路７ｂとで構成される。コンパレータ７ａを構成する５個のＥＸ−ＯＲ回路は、それぞれ一端がブロックカウンタ４の各ビットに接続され、他端はＣＰＵ（不図示）などによって外部から設定されるようになっている。この例では０１１００が設定されている。いま、ブロックカウンタ４の入力信号が、第１２ブロックを示す値すなわち０１１００になると、コンパレータ７ａの５個のＥＸ−ＯＲ回路は全て一致するのでアンド回路７ｂは一致信号を出力する。
【００３８】
第１のスイッチ回路８は、一致回路７の一致信号によってＢ側に接続され、ビット長カウンタの出力を擬似ランダムパターン発生回路６に出力して擬似ランダムパターンを発生させる。第２のスイッチ回路９は、一致回路７の一致信号によってＢ側に接続され、擬似ランダムパターンを出力する。この擬似ランダムパターンはビット長カウンタ５に設定されたビット長だけ発生し、ビット長カウンタ５のインクリメント出力によりブロックカウンタ４のカウント値が変化したとき第１のスイッチ回路８がＡ側に接続されて発生を停止するとともに、第２のスイッチ回路９がＡ側に接続されてプログラムパターン発生回路３で発生したプログラムパターンが出力される。
【００３９】
次に、この一実施例の動作を説明する。図４は、プログラムメモリ１のメモリ容量を第１ブロックから第１８ブロックまで重ね合せに表したものである。プログラムメモリ１のメモリエリアのロウおよびカラムの構成については、図２で説明したとおりである。図２における奇数ブロック（ＯＨ１１）は、各々メモリ容量が９バイトでオーバーヘッド情報が書き込み可能にされ、偶数ブロック（ＩＮＦＯ１２）はメモリ容量が２５６バイトまでのインフォメーション情報がそれぞれ書き込み可能にされている。プログラムメモリ１に書き込まれてるデータは、各ブロックのメモリ容量の大きさ以内であればどんなに小さくても構わない。
【００４０】
プログラムメモリ１に書き込まれた情報は、ブロックカウンタ４のカウント値によって対応するブロックがアクセスされる。すなわちブロックカウンタ４のカウント値が１から１８まで変わっていくとこれに従って、第１ブロックから第１８ブロックが順にアクセスされる。ブロックカウンタ４によりアクセスされたブロックのメモリエリアにおける各情報は、ビット長カウンタ５のアドレスカウント値によってビット毎にアクセスされて読み出される。ビット長カウンタ５のアドレスカウント値の範囲またはビット長の範囲は、外部からＣＰＵ（不図示）などで設定可能にされていて、通常はブロックに書き込まれたビット長と同一のアドレスカウント値が設定されているが、書き込まれたビット長より短いビット長のアドレスカウント値が設定されているときは、それ以降のメモリエリアの情報は読み出されないので無効となる。また、擬似ランダムパターン（ＰＲＢＳ）を発生させるときは、プログラムメモリ１のメモリ内容とは無関係に、擬似ランダムパターン（ＰＲＢＳ）を必要なビットだけ読み出すようにビット長カウンタ５のカウント値は設定される。
【００４１】
ビット長カウンタ５は、設定されたアドレスカウント値までカウントしたとき、インクリメント信号をブロックカウンタ４に出力すると、ブロックカウンタはアドレスカウント値を＋１する。このブロックカウンタ４は、通常、１から１８までカウントした後、１に戻るものであるが、カウント範囲が外部例えばＣＰＵ（不図示）から設定可能で、設定カウンタを３から８とすれば、第３ブロックから第８ブロックのメモリを順次読み出し、第１ブロック，第２ブロックおよび第１１ブロックないし第１８ブロックのメモリエリアにはアクセスしないので、読み出さないことになる。いいかえると第３ブロックから第８ブロックに書き込まれた情報は有効なデータとして読み出し、それ以外のブロックに書き込まれた情報は無効なデータとして読み出さないことになる。
【００４２】
このようにして読み出されたパターン信号を図５を参照して説明する。図５（ａ）は、第１ブロックから第１８ブロックまでの全てのブロックが有効であるときのパターン信号のフレーム構成で、Ｂ1 からＢ18までが、繰り返し読み出されて出力される。図５（ｂ）は、第３ブロックから第８ブロックまでの６ブロックが有効であるときのパターン信号のフレーム構成で、Ｂ3 からＢ8 までが繰り返し読み出されて出力される。
【００４３】
また、第４ブロックにＰＲＢＳ信号を挿入するときは、一致回路７に００１００を設定すると、ブロックカウンタ４が第４ブロックの値を示したとき、制御回路１０が作動してＰＲＢＳ信号を出力する。出力されるＰＲＢＳのビット長は、そのときにビット長カウンタ５に外部から設定したビット長によって定められる。
【００４４】
上記実施例において、プログラムメモリ１を図２および図４によって、第１カラム，第２カラムを各９バイト，２６１バイトで説明したが、ＳＤＨの場合、第１カラムを３×Ｎバイト、第２カラムを８７×Ｍ（Ｎ，Ｍは整数）バイトの容量で使用されることが多い。そのため、第１カラムを３×Ｎの小ブロックに、第２カラムを８７×Ｍの小ブロックに区分して、プログラムメモリ１を定義することもできる。例えば、第１カラムが９バイト、第２カラムが２６１バイトの場合は、第１カラムを９個の小カラム、第２カラムを２６１個の小カラムに細区分したブロック構成にできるし、またこれをＬ0 ，・・・，Ｌn-1 のｎ個のカラムを有し、Ｌ0 〜Ｌ8 までが０Ｈ１１のエリアとし、Ｌ9 〜Ｌ269 迄をＩＮＦＯ１２のエリアと定義しても本発明の構成，動作としては同じである。
【００４５】
以上実施例に詳細に説明したとおり、プログラムメモリ１を複数のブロックに区分してパターンを記憶し、これをブロック単位でアクセスして読み出すことができるほか、ブロック内の所望のビット長まで読み出すことができる。なお、任意のブロック番号を指定して、ＰＲＢＳ信号を出力することができる。また、プログラムメモリ１の情報を変更するときには、変更箇所に該当するブロックの情報だけを書き換えればよく、プログラムメモリ１の書き換え時間を短縮することができる。
【００４７】
【発明の効果】
本発明のパターン信号発生装置は、外部から書き込まれるデジタルパターン信号を記憶するプログラムメモリ１と、前記プログラムメモリに書き込まれたデジタルパターン信号を順次読み出すためのアドレスを指定するアドレスカウンタ２を有するプログラムパターン発生回路３と、複数のシフトレジスタでなる擬似ランダムパターン発生回路６とを備えたパターン信号発生装置であって、前記プログラムメモリ１は、前記デジタルパターン信号を分割して書き込むために複数のローおよびカラムにより定義された複数のブロック（Ｂ1 ，Ｂ2 ，・・・，ＢN ）の各エリアにより構成され、前記アドレスカウンタ２は、前記複数のブロック（Ｂ1 ，Ｂ2 ，・・・，ＢN ）のアドレスを順次指定するブロックカウンタ４と、前記指定されたブロック毎にそれぞれ指定される所定のビット長までカウントして前記指定されたブロック内のデジタルパターン信号を順次読み出すとともにカウント終了時に前記ブロックカウンタにインクリメント信号を出力するビット長カウンタ５とにより構成され、前記ブロックカウンタは、指定するアドレスが所望に設定される設定値と等しくなったときに当該指定するアドレスのブロックに書き込まれた前記デジタルパターン信号の出力を遮断させるとともに前記擬似ランダムパターン発生回路を作動させてその信号を出力する制御回路１０を備えているので、擬似ランダムパターンを任意のビット長で任意の個所に出力することができる。
【００４８】
また、本発明のパターン信号発生装置は、前記ブロックカウンタ４は、カウントを開始するときの値およびカウントを終了するときの値が外部から設定可能とされているので、プログラムメモリ１の読み出しをブロック単位で行うことができる。
【図面の簡単な説明】
【図１】本発明の一実施例を示すブロック図である。
【図２】プログラムメモリのメモリエリアのブロック区分を示す図である。
【図３】一致回路の詳細を示す図である。
【図４】プログラムメモリのブロック毎のメモリ容量を示す図である。
【図５】パターン信号のフレーム構成を示す図である。
【図６】ビット誤り測定装置の原理を示すブロック図である。
【図７】被測定システムを通過するパターン信号のフレーム構成を示す図である。
【図８】ＰＲＧＭ方式のパターン信号を発生する構成を示すブロック図である。
【符号の説明】
１  プログラムメモリ
２  アドレスカウンタ
３  プログラムパターン発生回路
４  ブロックカウンタ
５  ビット長カウンタ
６  擬似ランダムパターン発生回路
７  一致回路
８  第１のスイッチ回路
９  第２のスイッチ回路
１０  制御回路
１１  オーバーヘッド（ＯＨ）
１２  インフォメーション（ＩＮＦＯ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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