(57)【特許請求の範囲】
【請求項１】
信号反射防止用抵抗を有さない線路を介した信号伝送システムであって、特性インピーダンスＺ0 を有する線路と、略Ｚ0 ／２の出力抵抗を有し、ハイレベルとローレベルの電位差が略１Ｖ以下の信号を該線路に出力する出力回路を含み、該出力回路は入力をゲートに受け取る直列接続された２つのドライバトランジスタを含み、該２つのドライバトランジスタの接続点は該線路に接続され、該２つのドライバトランジスタは同一のオン抵抗を有し、該２つのドライバトランジスタの一方が導通することにより該信号を該線路に出力し、該ドライバトランジスタの該ゲートへの該入力は該ドライバトランジスタがオン状態又はオフ状態のときには一定であることを特徴とする信号伝送システム。
【請求項２】
前記出力回路は第１の電位と該第１の電位より低い第２の電位とを電源電圧として供給され、該第１の電位と該第２の電位との電位差が略１Ｖ以下であることを特徴とする請求項１記載の信号伝送システム。
【請求項３】
前記ハイレベルは前記第１の電位であり、前記ローレベルは前記第２の電位であることを特徴とする請求項２記載の信号伝送システム。
【請求項４】
前記線路はトライステートのバスであり、前記出力回路の非出力時の出力インピーダンスは無限大であることを特徴とする請求項１記載の信号伝送システム。
【請求項５】
前記２つのドライバトランジスタの各々のオン抵抗が略Ｚ0／２であることを特徴とする請求項１記載の信号伝送システム。
【請求項６】
前記出力回路は、前記接続点と前記線路との間に挿入された挿入抵抗を更に含み、前記２つのドライバトランジスタの任意の一方のオン抵抗と該挿入抵抗との和が略Ｚ0 ／２であることを特徴とする請求項１記載の信号伝送システム。
【請求項７】
前記ドライバトランジスタのゲートに制御電圧を供給する駆動回路を更に含み、該駆動回路は該制御電圧を調整することによって前記オン抵抗を制御することを特徴とする請求項１記載の信号伝送システム。
【請求項８】
前記出力回路は該２つのドライバトランジスタに並列に接続された複数の更なるドライバトランジスタを含み、該２つのドライバトランジスタと該更なるドライバトランジスタの並列オン抵抗が前記出力抵抗であることを特徴とする請求項１記載の信号伝送システム。
【請求項９】
前記複数のドライバトランジスタのゲートに電圧を供給する駆動回路を更に含み、該駆動回路は該複数のドライバトランジスタの駆動数を調整することによって前記オン抵抗を制御することを特徴とする請求項８記載の信号伝送システム。
【請求項１０】
前記出力回路を介して前記信号を前記線路に出力する内部回路を更に含み、該内部回路には前記第１の電位より高い第３の電位と、前記第２の電位より低い第４の電位とが電源電圧として供給されることを特徴とする請求項２記載の信号伝送システム。
【請求項１１】
前記第１の電位と前記第２の電位との電位差は、前記第３の電位と前記第４の電位との電位差の略１／３以下であることを特徴とする請求項１０記載の信号伝送システム。
【請求項１２】
前記出力回路は前記線路の総延長の略中心点に接続されることを特徴とする請求項１記載の信号伝送システム。
【請求項１３】
前記線路に接続され前記信号を受信する複数の受信回路を更に含み、該複数の受信回路は、前記出力回路の前記線路への接続点を中心として、該線路上の実質的に対称な位置に配置されることを特徴とする請求項１２記載の信号伝送システム。
【請求項１４】
前記複数の受信回路及び前記出力回路は前記線路上で実質的に等間隔に配置されることを特徴とする請求項１３記載の信号伝送システム。
【請求項１５】
前記線路は２つに折り返され、前記出力回路は該線路の折り返し点に接続されることを特徴とする請求項１３記載の信号伝送システム。
【請求項１６】
前記線路はループ状であることを特徴とする請求項１記載の信号伝送システム。
【請求項１７】
前記線路に接続され前記信号を受信する複数の受信回路を更に含み、該複数の受信回路及び前記出力回路は該線路上で実質的に等間隔に配置されることを特徴とする請求項１６記載の信号伝送システム。
【請求項１８】
信号反射防止用抵抗を有さない特性インピーダンスＺ0 の線路に信号を出力する半導体装置であって、略Ｚ0 ／２の出力抵抗を有し、ハイレベルとローレベルの電位差が略１Ｖ以下の信号を該線路に出力する出力回路と該出力回路に該信号を出力させる内部回路を含み、該出力回路は入力をゲートに受け取る直列接続された２つのドライバトランジスタを含み、該２つのドライバトランジスタの接続点は該線路に接続され、該２つのドライバトランジスタは同一のオン抵抗を有し、該２つのドライバトランジスタの一方が導通することにより該信号を該線路に出力し、該ドライバトランジスタの該ゲートへの該入力は該ドライバトランジスタがオン状態又はオフ状態のときには一定であることを特徴とする半導体装置。
【請求項１９】
前記出力回路は第１の電位と該第１の電位より低い第２の電位とを電源電圧として供給され、該第１の電位と該第２の電位との電位差が略１Ｖ以下であることを特徴とする請求項１８記載の半導体装置。
【請求項２０】
前記ハイレベルは前記第１の電位であり、前記ローレベルは前記第２の電位であることを特徴とする請求項１９記載の半導体装置。
【請求項２１】
前記出力回路の非出力時の出力インピーダンスは無限大であることを特徴とする請求項１８記載の半導体装置。
【請求項２２】
前記２つのドライバトランジスタの各々のオン抵抗が略Ｚ0 ／２であることを特徴とする請求項１８記載の半導体装置。
【請求項２３】
前記出力回路は、前記接続点と前記線路との間に挿入された挿入抵抗を更に含み、前記２つのドライバトランジスタの任意の一方のオン抵抗と該挿入抵抗との和が略Ｚ0 ／２であることを特徴とする請求項１８記載の半導体装置。
【請求項２４】
前記ドライバトランジスタのゲートに制御電圧を供給する駆動回路を更に含み、該駆動回路は該制御電圧を調整することによって前記オン抵抗を制御することを特徴とする請求項１８記載の半導体装置。
【請求項２５】
前記出力回路は該２つのドライバトランジスタに並列に接続された複数の更なるドライバトランジスタを含み、該２つのドライバトランジスタと該更なるドライバトランジスタの並列オン抵抗が前記出力抵抗であることを特徴とする請求項１８記載の半導体装置。
【請求項２６】
前記複数のドライバトランジスタのゲートに電圧を供給する駆動回路を更に含み、該駆動回路は該複数のドライバトランジスタの駆動数を調整することによって前記オン抵抗を制御することを特徴とする請求項２５記載の半導体装置。
【請求項２７】
前記内部回路には前記第１の電位より高い第３の電位と、前記第２の電位より低い第４の電位とが電源電圧として供給されることを特徴とする請求項１９記載の半導体装置。
【請求項２８】
前記第１の電位と前記第２の電位との電位差は、前記第３の電位と前記第４の電位との電位差の略１／３以下であることを特徴とする請求項２７記載の半導体装置。
【請求項２９】
信号反射防止用抵抗を有さない線路を介した信号伝送システムであって、特性インピーダンスＺ0 を有する線路と、略Ｚ0 ／２の出力抵抗を有し、第１の電位と該第１の電位より低い第２の電位のいずれかである信号を該線路に出力する出力回路と、該第１の電位より高い第３の電位と該第２の電位より低い第４の電位とを電源電圧とし、該出力回路を介して該信号を該線路に出力する内部回路を含み、該出力回路は入力をゲートに受け取る直列接続された２つのドライバトランジスタを含み、該２つのドライバトランジスタの接続点は該線路に接続され、該２つのドライバトランジスタは同一のオン抵抗を有し、該２つのドライバトランジスタの一方が導通することにより該信号を該線路に出力し、該ドライバトランジスタの該ゲートへの該入力は該ドライバトランジスタがオン状態又はオフ状態のときには一定であることを特徴とする信号伝送システム。
【請求項３０】
信号反射防止用抵抗を有さない特性インピーダンスＺ0 の線路に信号を出力する半導体装置であって、略Ｚ0 ／２の出力抵抗を有し、第１の電位と該第１の電位より低い第２の電位のいずれかである信号を該線路に出力する出力回路と、該第１の電位より高い第３の電位と該第２の電位より低い第４の電位とを電源電圧とし、該出力回路を介して該信号を該線路に出力する内部回路を含み、該出力回路は入力をゲートに受け取る直列接続された２つのドライバトランジスタを含み、該２つのドライバトランジスタの接続点は該線路に接続され、該２つのドライバトランジスタは同一のオン抵抗を有し、該２つのドライバトランジスタの一方が導通することにより該信号を該線路に出力し、該ドライバトランジスタの該ゲートへの該入力は該ドライバトランジスタがオン状態又はオフ状態のときには一定であることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般にバスを用いたデータ伝送システムに関し、詳しくは小振幅信号でバスを駆動するデータ伝送システムに関する。
【０００２】
【従来の技術】
マイクロプロセッサの高速化に伴って、ＬＳＩチップ間のデータ転送に於ても、より高い周波数を用いたより高速なデータ転送が要求される。しかしながら従来のＬＳＩの入出力レベルであるＴＴＬレベルやＣＭＯＳレベルに於ては、信号周波数が５０ＭＨｚを越えるあたりから信号の反射の影響やクロストークの影響が大きくなり、正常なデータ転送が困難になる。
【０００３】
これを解決するために、ＧＴＬ（Gunning Trasnceiver Logic ）、ＳＳＴＬ（Stub Series Terminated Logic）、ＲＡＭＢＵＳ等の入出力インターフェースが提案されている。
これらの入出力インターフェースに於ては、終端抵抗を用いてバスをターミネーションすることによりバス終端に於ける反射を抑さえると共に、信号レベルを１Ｖ以下に抑さえた小振幅信号を用いる。これは一般に、伝送可能な信号の周波数は信号の振幅電圧に逆比例するために、小振幅の信号を用いればより高速なデータ伝送が可能になるからである。
【０００４】
【発明が解決しようとする課題】
しかしながら従来のＧＴＬ、ＳＳＴＬ、ＲＡＭＢＵＳ等の入出力インターフェースに於ては、終端抵抗を介してバスが終端電圧ＶTTに接続されているために、バス上の電位が安定しないという問題点がある。
【０００５】
図１６に例えばＳＳＴＬの場合のシステム構成を示す。ＳＳＴＬに於ては、図１６に示されるように、出力回路２００がスタブ抵抗ＲS を介してバス２０１に接続され、バス２０１が終端抵抗ＲTTを介して終端電圧ＶTTに接続される。ここで終端抵抗ＲTTは、バス２０１終端に於ける信号反射を抑制するためのものであり、スタブ抵抗ＲS はスタブ（バス２０１からの分岐部分）２０２とバス２０１間における信号反射を低減するためのものである。なおＧＴＬは、スタブ抵抗ＲS が設けられていないことを除けば図１６の構成と同様のバス構成である。
【０００６】
図１６のＳＳＴＬのシステムに於て例えば、出力回路２００のＰＭＯＳトランジスタ２０５及びＮＭＯＳトランジスタ２０６が各々オフ及びオンになり、出力回路２００がローレベル信号を出力する場合を考える。この時出力回路の電源電圧ＶSSは、ＮＭＯＳトランジスタ２０６のオン抵抗と、スタブ抵抗ＲS と、終端抵抗ＲTTを介して終端電圧ＶTTに接続される。即ち、バス２０１の電位は、直列接続された抵抗列の中間点の電位として決定されることになる。このためトランジスタのオン抵抗、スタブ抵抗ＲS 、及び終端抵抗ＲTTのバラツキが、バス２０１の電位を変動させる原因となる。
【０００７】
このようにバス電位が、トランジスタのオン抵抗や終端抵抗ＲTT等のバラツキによって変動することは、ＧＴＬ或いはＲＡＭＢＵＳ等の入出力インターフェースにおいても同様である。
バスの電位に変動がある場合、システムが動作可能な最小の振幅に実際の動作電圧を設定することが出来ずに、ある程度のマージンを持たせた大きな振幅でシステムを動作させる必要がある。従って、従来のように終端抵抗を用いてバスをターミネーションして更に小振幅信号を用いようとしても、所望の小振幅で信号を伝送することは困難になる。これを防ぐために、例えばＲＡＭＢＵＳに於てはバスの電位変動を抑制する補償回路が設けられるが、この補償回路は全体の回路構成を複雑にすると共に、技術的に高度な製造プロセスが必要であるという問題点がある。
【０００８】
またＧＴＬ、ＳＳＴＬ、ＲＡＭＢＵＳ等の入出力インターフェースに共通の更なる問題点として、バスを終端抵抗を介して終端電圧に接続するために、バスの信号レベルがハイ或いはローいずれかの時にＤＣ電流が流れてしまうことが挙げられる。このＤＣ電流は無駄な電力消費を招き、一つの出力ピンあたりの電力消費量は15ｍＷ程度にもなる。携帯用機器への適用等に於て消費電力削減が重要視される状況では、このような無駄な電力消費は好ましくない。
【０００９】
従って本発明の目的は、終端抵抗によるターミネーションを必要としない、小振幅信号を用いた高速なデータ伝送システムを提供することである。
【００１０】
【課題を解決するための手段】
請求項１の発明に於ては、信号反射防止用抵抗を有さない線路を介した信号伝送システムは、特性インピーダンスＺ0 を有する線路と、略Ｚ0 ／２の出力抵抗を有し、ハイレベルとローレベルの電位差が略１Ｖ以下の信号を該線路に出力する出力回路を含むことを特徴とする。
【００１１】
上記発明に於ては、小振幅信号を線路を介して伝送すると共に、出力回路と線路との間でインピーダンス整合がとれているので、線路終端で反射した信号は出力回路と線路との間で更に反射することなく吸収される。従って、小振幅信号を用いた高速なデータ伝送を実現することが出来る。
【００１２】
請求項２の発明に於ては、請求項１記載の信号伝送システムに於て、前記出力回路は第１の電位と該第１の電位より低い第２の電位とを電源電圧として供給され、該第１の電位と該第２の電位との電位差が略１Ｖ以下であることを特徴とする。
【００１３】
上記発明に於ては、略１Ｖ以下の電源電圧を用いて小振幅信号を出力することが出来る。
請求項３の発明に於ては、請求項２記載の信号伝送システムに於て、前記ハイレベルは前記第１の電位であり、前記ローレベルは前記第２の電位であることを特徴とする。
【００１４】
上記発明に於ては、略１Ｖ以下の電源電圧を用いて、この電源電圧の電圧差に等しい小振幅信号を出力することが出来る。
請求項４の発明に於ては、請求項１記載の信号伝送システムに於て、前記線路はトライステートのバスであり、前記出力回路の非出力時の出力インピーダンスは無限大であることを特徴とする。
【００１５】
上記発明に於ては、トライステートのバスを介して、高速なデータ伝送を実現することが出来る。
請求項５の発明に於ては、請求項１記載の信号伝送システムに於て、前記出力回路は、各ゲートを入力とする直列に接続された２つのドライバトランジスタを含み、該２つのドライバトランジスタの間の接続点が前記線路に接続され、該２つのドライバトランジスタの一方をオンすることにより前記信号を出力することを特徴とする。
【００１６】
上記発明に於ては、直列接続された２つのドライバトランジスタを用いて、出力回路を構成することが出来る。
請求項６の発明に於ては、請求項５記載の信号伝送システムに於て、前記２つのドライバトランジスタの各々のオン抵抗が略Ｚ0 ／２であることを特徴とする。
【００１７】
上記発明に於ては、ドライバトランジスタのオン抵抗を線路とインピーダンス整合させることによって、信号反射の影響を軽減することが出来る。
請求項７の発明に於ては、請求項５記載の信号伝送システムに於て、前記出力回路は、前記接続点と前記線路との間に挿入された挿入抵抗を更に含み、前記２つのドライバトランジスタの任意の一方のオン抵抗と該挿入抵抗との和が略Ｚ0 ／２であることを特徴とする。
【００１８】
上記発明に於ては、ドライバトランジスタのオン抵抗と挿入抵抗との和が線路とインピーダンス整合するように構成することによって、ドライバトランジスタのオン抵抗を所望の値に製造しなくても、挿入抵抗の値を調整することによって信号反射の影響を軽減することが出来る。
【００１９】
請求項８の発明に於ては、請求項１記載の信号伝送システムに於て、前記出力回路は前記信号を出力するドライバトランジスタを含み、該ドライバトランジスタのオン抵抗が前記出力抵抗であることを特徴とする。
上記発明に於ては、ドライバトランジスタのオン抵抗と線路とをインピーダンス整合させることによって、信号反射の影響を軽減することが出来る。
【００２０】
請求項９の発明に於ては、請求項８記載の信号伝送システムに於て、前記ドライバトランジスタのゲートに制御電圧を供給する駆動回路を更に含み、該駆動回路は該制御電圧を調整することによって前記オン抵抗を制御することを特徴とする。
【００２１】
上記発明に於ては、ドライバトランジスタのゲート入力電圧を調整することによって、所望のオン抵抗を実現することが出来る。
請求項１０の発明に於ては、請求項１記載の信号伝送システムに於て、前記出力回路は前記信号を出力する並列に接続された複数のドライバトランジスタを含み、該複数のドライバトランジスタの並列オン抵抗が前記出力抵抗であることを特徴とする。
【００２２】
上記発明に於ては、並列接続されたドライバトランジスタの並列オン抵抗を線路とインピーダンス整合させることによって、信号反射の影響を軽減することが出来る。
請求項１１の発明に於ては、請求項１０記載の信号伝送システムに於て、前記複数のドライバトランジスタのゲートに電圧を供給する駆動回路を更に含み、該駆動回路は該複数のドライバトランジスタの駆動数を調整することによって前記オン抵抗を制御することを特徴とする。
【００２３】
上記発明に於ては、駆動するドライバトランジスタの数を調整することによって、実効的にゲート幅を調整することが可能となり、インピーダンス整合を達成することが出来る。
請求項１２の発明に於ては、請求項２記載の信号伝送システムに於て、前記出力回路を介して前記信号を前記線路に出力する内部回路を更に含み、該内部回路には前記第１の電位より高い第３の電位と、前記第２の電位より低い第４の電位とが電源電圧として供給されることを特徴とする。
【００２４】
上記発明に於ては、内部回路は高い電源電圧で駆動しながら出力回路を小振幅信号出力用の電源電圧で駆動することによって、従来の内部回路を使用しながら高速なデータ伝送を実現することが出来る。
請求項１３の発明に於ては、請求項１２記載の信号伝送システムに於て、前記第１の電位と前記第２の電位との電位差は、前記第３の電位と前記第４の電位との電位差の略１／３以下であることを特徴とする。
【００２５】
上記発明に於ては、内部回路は高い電源電圧で駆動しながら出力回路を小振幅信号出力用の電源電圧で駆動することによって、従来の内部回路を使用しながら高速なデータ伝送を実現することが出来る。
請求項１４の発明に於ては、請求項１記載の信号伝送システムに於て、前記出力回路は前記線路の総延長の略中心点に接続されることを特徴とする。
【００２６】
上記発明に於ては、出力回路が線路の中心点付近に位置されるので、線路の両終端から反射された信号が出力回路に略同時に戻ってくることになり、反射信号の影響を最小限に抑圧することが出来る。
請求項１５の発明に於ては、請求項１４記載の信号伝送システムに於て、前記線路に接続され前記信号を受信する複数の受信回路を更に含み、該複数の受信回路は、前記出力回路の前記線路への接続点を中心として、該線路上の実質的に対称な位置に配置されることを特徴とする。
【００２７】
上記発明に於ては、複数の受信回路が出力回路を中心として対称に配置されるので、線路から受信回路への分岐点で反射された信号が、対称の位置にある分岐点から略同時に出力回路に戻ってくる。従って、分岐点からの反射信号の影響を最小限に抑圧することが出来る。
【００２８】
請求項１６の発明に於ては、請求項１５記載の信号伝送システムに於て、前記複数の受信回路及び前記出力回路は前記線路上で実質的に等間隔に配置されることを特徴とする。
上記発明に於ては、複数の受信回路及び出力回路が等間隔で配置されるので、線路から受信回路への分岐点で反射された信号が、対称の位置にある分岐点から略同時に出力回路に戻ってくる。従って、分岐点からの反射信号の影響を最小限に抑圧することが出来る。
【００２９】
請求項１７の発明に於ては、請求項１５記載の信号伝送システムに於て、前記線路は２つに折り返され、前記出力回路は該線路の折り返し点に接続されることを特徴とする。
上記発明に於ては、出力回路を備えた装置が物理的に大きなサイズであっても、受信回路との距離を短くすることが出来るので、線路の総延長を短縮することが可能となり、受信端における信号スキューを軽減することが出来る。
【００３０】
請求項１８の発明に於ては、請求項１記載の信号伝送システムに於て、前記線路はループ状であることを特徴とする。
上記発明に於ては、線路がループ上に構成されているため線路終端に於ける反射がなく、更にループを周回して出力回路に信号が戻ってきても、必ず同一のタイミングで左周回の信号と右周回の信号とが戻ってくるので、出力回路と線路とのインピーダンス整合によって周回信号を吸収することが出来る。
【００３１】
請求項１９の発明に於ては、請求項１８記載の信号伝送システムに於て、前記線路に接続され前記信号を受信する複数の受信回路を更に含み、該複数の受信回路及び前記出力回路は該線路上で実質的に等間隔に配置されることを特徴とする。
【００３２】
上記発明に於ては、複数の受信回路及び出力回路が等間隔で配置されるので、線路から受信回路への分岐点で反射された信号が、対称の位置にある分岐点から略同時に出力回路に戻ってくる。従って、分岐点からの反射信号の影響を最小限に抑圧することが出来る。
【００３３】
請求項２０の発明に於ては、信号反射防止用抵抗を有さない特性インピーダンスＺ0 の線路に信号を出力する半導体装置は、略Ｚ0 ／２の出力抵抗を有し、ハイレベルとローレベルの電位差が略１Ｖ以下の信号を該線路に出力する出力回路と、該出力回路に該信号を出力させる内部回路を含むことを特徴とする。
【００３４】
上記発明に於ては、小振幅信号を線路を介して伝送すると共に、出力回路と線路との間でインピーダンス整合がとれているので、線路終端で反射した信号は出力回路と線路との間で更に反射することなく吸収される。従って、小振幅信号を用いた高速なデータ伝送を実現することが出来る。
【００３５】
請求項２１の発明に於ては、請求項２０記載の半導体装置に於て、前記出力回路は第１の電位と該第１の電位より低い第２の電位とを電源電圧として供給され、該第１の電位と該第２の電位との電位差が略１Ｖ以下であることを特徴とする。
【００３６】
上記発明に於ては、略１Ｖ以下の電源電圧を用いて小振幅信号を出力することが出来る。
請求項２２の発明に於ては、請求項２１記載の半導体装置に於て、前記ハイレベルは前記第１の電位であり、前記ローレベルは前記第２の電位であることを特徴とする。
【００３７】
上記発明に於ては、略１Ｖ以下の電源電圧を用いて、この電源電圧の電圧差に等しい小振幅信号を出力することが出来る。
請求項２３の発明に於ては、請求項２０記載の半導体装置に於て、前記出力回路の非出力時の出力インピーダンスは無限大であることを特徴とする。
【００３８】
上記発明に於ては、トライステートのバスを介して、高速なデータ伝送を実現することが出来る。
請求項２４の発明に於ては、請求項２０記載の半導体装置に於て、前記出力回路は、各ゲートを入力とする直列に接続された２つのドライバトランジスタを含み、該２つのドライバトランジスタの間の接続点が前記線路に接続され、該２つのドライバトランジスタの一方をオンすることにより前記信号を出力することを特徴とする。
【００３９】
上記発明に於ては、直列接続された２つのドライバトランジスタを用いて、出力回路を構成することが出来る。
請求項２５の発明に於ては、請求項２４記載の半導体装置に於て、前記２つのドライバトランジスタの各々のオン抵抗が、略Ｚ0 ／２であることを特徴とする。
【００４０】
上記発明に於ては、ドライバトランジスタのオン抵抗を線路とインピーダンス整合させることによって、信号反射の影響を軽減することが出来る。
請求項２６の発明に於ては、請求項２４記載の半導体装置に於て、前記出力回路は、前記接続点と前記線路との間に挿入された挿入抵抗を更に含み、前記２つのドライバトランジスタの任意の一方のオン抵抗と該挿入抵抗との和が略Ｚ0 ／２であることを特徴とする。
【００４１】
上記発明に於ては、ドライバトランジスタのオン抵抗と挿入抵抗との和が線路とインピーダンス整合するように構成することによって、ドライバトランジスタのオン抵抗を所望の値に製造しなくても、挿入抵抗の値を調整することによって信号反射の影響を軽減することが出来る。
【００４２】
請求項２７の発明に於ては、請求項２０記載の半導体装置に於て、前記出力回路は前記信号を出力するドライバトランジスタを含み、該ドライバトランジスタのオン抵抗が前記出力抵抗であることを特徴とする。
上記発明に於ては、ドライバトランジスタのオン抵抗と線路とをインピーダンス整合させることによって、信号反射の影響を軽減することが出来る。
【００４３】
請求項２８の発明に於ては、請求項２７記載の半導体装置に於て、前記ドライバトランジスタのゲートに制御電圧を供給する駆動回路を更に含み、該駆動回路は該制御電圧を調整することによって前記オン抵抗を制御することを特徴とする。
【００４４】
上記発明に於ては、ドライバトランジスタのゲート入力電圧を調整することによって、所望のオン抵抗を実現することが出来る。
請求項２９の発明に於ては、請求項２０記載の半導体装置に於て、前記出力回路は前記信号を出力する並列に接続された複数のドライバトランジスタを含み、該複数のドライバトランジスタの並列オン抵抗が前記出力抵抗であることを特徴とする。
【００４５】
上記発明に於ては、並列接続されたドライバトランジスタの並列オン抵抗を線路とインピーダンス整合させることによって、信号反射の影響を軽減することが出来る。
請求項３０の発明に於ては、請求項２９記載の半導体装置に於て、前記複数のドライバトランジスタのゲートに電圧を供給する駆動回路を更に含み、該駆動回路は該複数のドライバトランジスタの駆動数を調整することによって前記オン抵抗を制御することを特徴とする。
【００４６】
上記発明に於ては、駆動するドライバトランジスタの数を調整することによって、実効的にゲート幅を調整することが可能となり、インピーダンス整合を達成することが出来る。
請求項３１の発明に於ては、請求項２１記載の半導体装置に於て、前記内部回路には前記第１の電位より高い第３の電位と、前記第２の電位より低い第４の電位とが電源電圧として供給されることを特徴とする。
【００４７】
上記発明に於ては、内部回路は高い電源電圧で駆動しながら出力回路を小振幅信号出力用の電源電圧で駆動することによって、従来の内部回路を使用しながら高速なデータ伝送を実現することが出来る。
請求項３２の発明に於ては、請求項３１記載の半導体装置に於て、前記第１の電位と前記第２の電位との電位差は、前記第３の電位と前記第４の電位との電位差の略１／３以下であることを特徴とする。
【００４８】
上記発明に於ては、内部回路は高い電源電圧で駆動しながら出力回路を小振幅信号出力用の電源電圧で駆動することによって、従来の内部回路を使用しながら高速なデータ伝送を実現することが出来る。
請求項３３の発明に於ては、信号反射防止用抵抗を有さない線路を介した信号伝送システムは、特性インピーダンスＺ0 を有する線路と、略Ｚ0 ／２の出力抵抗を有し、第１の電位と該第１の電位より低い第２の電位のいずれかである信号を該線路に出力する出力回路と、該第１の電位より高い第３の電位と該第２の電位より低い第４の電位とを電源電圧とし、該出力回路を介して該信号を該線路に出力する内部回路を含むことを特徴とする。
【００４９】
上記発明に於ては、小振幅信号を線路を介して伝送すると共に、出力回路と線路との間でインピーダンス整合がとれているので、線路終端で反射した信号は出力回路と線路との間で更に反射することなく吸収される。従って、小振幅信号を用いた高速なデータ伝送を実現することが出来る。
【００５０】
請求項３４の発明に於ては、信号反射防止用抵抗を有さない特性インピーダンスＺ0 の線路に信号を出力する半導体装置は、略Ｚ0 ／２の出力抵抗を有し、第１の電位と該第１の電位より低い第２の電位のいずれかである信号を該線路に出力する出力回路と、該第１の電位より高い第３の電位と該第２の電位より低い第４の電位とを電源電圧とし、該出力回路を介して該信号を該線路に出力する内部回路を含むことを特徴とする。
【００５１】
上記発明に於ては、小振幅信号を線路を介して伝送すると共に、出力回路と線路との間でインピーダンス整合がとれているので、線路終端で反射した信号は出力回路と線路との間で更に反射することなく吸収される。従って、小振幅信号を用いた高速なデータ伝送を実現することが出来る。
【００５２】
【発明の実施の形態】
以下に本発明の原理と実施例を添付の図面を用いて説明する。
図１は本発明の原理によるデータ伝送システムの一例を示す図である。
図１のデータ伝送システムは、特性インピーダンスＺ0 のバス１０、ドライバデバイス１１、及びバス１０に接続される複数（図では４個）のレシーバデバイス２０−１乃至２０−４を含む。ドライバデバイス１１は例えばメモリコントローラ等を想定すればよく、レシーバデバイス２０−１乃至２０−４は例えばメモリ等を想定すればよい。
【００５３】
ドライバデバイス１１は、出力回路１２、出力駆動回路１３、入力回路１４、及びコア回路（内部回路）１５を含む。コア回路１５は、例えばメモリコントローラであればメモリ制御用の回路である。出力回路１２は、ドライバトランジスタ１６及び１７を含む。出力回路１２のドライバトランジスタは、図１に示されるようにＮＭＯＳとＮＭＯＳの対でもよいが、ＰＭＯＳとＮＭＯＳの対、或いはＰＭＯＳとＰＭＯＳの対であってもよい。但し、出力回路１２のドライバトランジスタ１６及び１７は、各々ＲONのオン抵抗（出力抵抗）を有する。また出力回路１２を駆動する電源電圧ＶDDQ 及びＶSSQ は約１Ｖ以下の電位差を有する。従って出力回路１２が送出する信号は振幅が約１Ｖ以下の小振幅信号であり、バス１０を介しての高速なデータ伝送が可能になる。
【００５４】
ここでドライバトランジスタ１６及び１７のオン抵抗ＲONは、ＲON≒Ｚ0 ／２であるように設定される。このようにオン抵抗ＲONを設定すれば、ドライバデバイス１１からバス１０に送出される信号のノードＮ０に於ける反射を防ぐことが出来る。何故ならば、バス１０の特性インピーダンスはＺ0 であるので、ドライバデバイス１１から見た場合にノードＮ０の両方向に延在するバス１０の特性インピーダンスはＺ0 ／２となり、ドライバデバイス１１とバス１０との間でインピーダンス整合がとられるからである。
【００５５】
なおオン抵抗ＲONは略Ｚ0 ／２であればよいが、その取りうる範囲は比較的広く、略Ｚ0 ／４からＺ0 の範囲内であれば、所望の反射防止効果を得ることが出来る。
図１のデータ伝送システムに於ては、ドライバデバイス１１は、バス１０の総延長の中間点付近に配置されることが好ましい。この場合、ドライバデバイス１１がバス１０に信号を送出すると、バス１０の終端Ｔ１及びＴ２で反射された信号が略同時にノードＮ０に返ってくる。従って実効的に、特性インピーダンスＺ0 ／２の線路から抵抗ＲONの線路に信号が伝播することになり、インピーダンス整合によってノードＮ０に於ける反射が抑さえられる。この場合、終端Ｔ１及びＴ２で反射された信号は、ノードＮ０の点で吸収されて消滅することになる。
【００５６】
ドライバデバイス１１の位置が、バス１０の総延長の中間点から遠ざかるに従って、バス１０の終端Ｔ１及びＴ２で反射された信号がノードＮ０に到達する時間に差が生じることになる。ここで全く異なるタイミングで、両反射信号がノードＮ０に到達するとする。この場合、例えば終端Ｔ１で反射した信号にとっては、ノードＮ０は、ドライバデバイス１１への線路と図面右側に延在するバス１０との分岐点となる。即ち、抵抗ＲONの線路と特性インピーダンスＺ0 の線路が先に延びる分岐点に到達することになり、この反射信号に対してはインピーダンス整合がとれていないことになる。従って、ドライバデバイス１１の位置がバス１０の総延長の中間点から遠ざかるに従って、終端Ｔ１及びＴ２で反射された信号が更にノードＮ０で反射される割合が大きくなる。
【００５７】
また図１のデータ伝送システムに於ては、ドライバデバイス１０への分岐点であるノードＮ０を中心として、各レシーバデバイス２０−１乃至２０−４への分岐点であるノードＮ１乃至Ｎ４が、対称的に配置されていることが望ましい。これは、ノードＮ１乃至Ｎ４に於ても信号の反射が起こるからである。ノードＮ１乃至Ｎ４がノードＮ０を中心として対称的に配置されていれば、ノードＮ２及びＮ３での反射信号は同時にノードＮ０に到達し、またノードＮ１及びＮ４での反射信号は同時にノードＮ０に到達することになる。従って、ノードＮ１乃至Ｎ４に於て信号が反射されても、インピーダンス整合によりノードＮ０に於ける更なる反射が抑さえられる。結果として、ノードＮ１乃至Ｎ４からの反射信号はノードＮ０に於て吸収される。
【００５８】
出力駆動回路１３は、コア回路１５からの信号に基づいて、出力回路１２のドライバトランジスタ１６及び１７のゲート入力に制御電圧を供給し、出力回路１２に信号を出力させる。図１に示されるようにドライバトランジスタ１６及び１７が共にＮＭＯＳトランジスタである場合、ＮＭＯＳトランジスタ１６と１７のゲート入力は、信号出力時に一方がハイレベルなら他方がローレベルである相補信号である。出力駆動回路１３は、例えばインバータを用いてコア回路１５からの信号の反転信号をつくり、コア回路１５からの信号とその反転信号とを出力回路１２に供給すればよい。この出力駆動回路１３の構成については、容易であり公知の技術の範囲内であるので説明を省略する。なおトライステートの信号伝送に於て出力インピーダンスを無限大にする際には、ＮＭＯＳトランジスタ１６と１７のゲート入力は両方ローに設定される。
【００５９】
ドライバデバイス１１の入力回路１４は、参照基準電圧ＶREF と入力信号とを比較して増幅する入力回路１４によって入力信号を検出し、それをコア回路１５に供給する。入力回路１４は、一般の差動型増幅回路を用いればよく、公知の技術の範囲内であるので説明を省略する。
【００６０】
図１の出力駆動回路１３及びコア回路１５は、信号出力用の電源電圧ＶDDQ 及びＶSSQ とは別個の内部電源電圧ＶDD及びＶSSを用いて駆動されてよい。即ち、本発明に於ては出力信号のみを小振幅信号とするが、内部回路に於ては従来と同様の電源電圧レベルで駆動することが出来る。また出力電源電圧ＶDDQ 及びＶSSQ よりも電圧差の大きい内部電源電圧ＶDD及びＶSSを用いれば、ドライバトランジスタ１６及び１７のオン抵抗ＲONを調整しやすいという利点がある。
【００６１】
一般にバス１０の特性インピーダンスは25Ω程度であるので、オン抵抗ＲONは12.5Ω程度に設定される必要がある。オン抵抗ＲONを調整するためには、ゲート入力に印加される電圧を調整するか、或いはドライバトランジスタ１６及び１７のゲート幅を調整することが考えられる。仮にゲート入力電圧を出力電源電圧ＶDDQ 及びＶSSQ であるとすると、要求されるオン抵抗ＲONを実現するためにはドライバトランジスタ１６及び１７のゲート幅をかなり大きく製造する必要があり、チップ内の面積等を考えると好ましくない。しかしゲート入力電圧としてより電位差の大きい内部電源電圧ＶDD及びＶSSを用いれば、ドライバトランジスタ１６及び１７のオン抵抗ＲONを小さくすることが出来る。
【００６２】
例えば、内部電源電圧（ＶDD、ＶSS）が（３Ｖ、０Ｖ）であるとし、出力電源電圧（ＶDDQ 、ＶSSQ ）が（１Ｖ、０Ｖ）であるとする。この時、出力信号をローレベルにするためにはＮＭＯＳトランジスタ１６のゲート入力に０Ｖが印加され、ＮＭＯＳトランジスタ１７のゲート入力には３Ｖが印加される。従ってＮＭＯＳトランジスタ１７のゲート・ソース間電圧は３Ｖとなり、充分に低いオン抵抗ＲONを提供することが出来る。仮にＮＭＯＳトランジスタ１７のゲート入力を１Ｖとすると、上述のように、ゲート幅の広いＮＭＯＳトランジスタ１７を用いる必要性が生じるので好ましくない。なお出力信号をハイレベルにする際も同様である。
【００６３】
図２（Ａ）及び（Ｂ）は各々、ドライバトランジスタ１６及び１７としてＰＭＯＳ及びＮＭＯＳを用いた場合、及びＰＭＯＳ及びＰＭＯＳを用いた場合を示す図である。図２（Ａ）のようにドライバトランジスタ１６及び１７としてＰＭＯＳ及びＮＭＯＳを用いた場合には、出力駆動回路１３Ａは相補信号ではなく同一の信号を、ドライバトランジスタ１６及び１７のゲート入力として信号出力時に供給することになる。また図２（Ｂ）のようにドライバトランジスタ１６及び１７としてＰＭＯＳ及びＰＭＯＳを用いた場合には、出力駆動回路１３Ｂは図１の場合と逆相の相補信号を、ドライバトランジスタ１６及び１７のゲート入力として信号出力時に供給することになる。
【００６４】
図３は、ドライバトランジスタ１６及び１７としてＮＭＯＳ及びＮＭＯＳを用いた場合、ＰＭＯＳ及びＮＭＯＳを用いた場合、及びＰＭＯＳ及びＰＭＯＳを用いた場合の出力電源電圧ＶDDQ 及びＶSSQ と内部電源電圧ＶDD及びＶSSとの関係を示す図である。
【００６５】
ＮＭＯＳ及びＮＭＯＳを用いた場合には、前述の説明から分かるように、オン抵抗ＲONを小さく設定するために、出力電源電圧ＶDDQ 及びＶSSQ よりもなるべく高い電圧をドライバトランジスタ１６及び１７を導通するためのゲート入力として印加する必要がある。従って図３に示されるように、出力電源電圧（ＶDDQ 、ＶSSQ ）の範囲は、内部電源電圧（ＶDD、ＶSS）の範囲の中でなるべく低い電位の方に設定されることが望ましい。例えば、内部電源電圧（ＶDD、ＶSS）が（３Ｖ、０Ｖ）の場合、出力電源電圧（ＶDDQ 、ＶSSQ ）はなるべく０Ｖに近い電位であり例えば（１Ｖ、０Ｖ）程度に設定されることが望ましい。
【００６６】
ＰＭＯＳ及びＮＭＯＳを用いた場合には、オン抵抗ＲONを小さく設定するために、出力電源電圧ＶDDQ 及びＶSSQ よりもなるべく高い電圧をＮＭＯＳを導通するためのゲート入力として印加し、また出力電源電圧ＶDDQ 及びＶSSQ よりもなるべく低い電圧をＰＭＯＳを導通させるためのゲート入力として印加必要がある。従って図３に示されるように、出力電源電圧（ＶDDQ 、ＶSSQ ）の範囲は、内部電源電圧（ＶDD、ＶSS）の範囲の中で中間点付近の電位に設定されることが望ましい。例えば、内部電源電圧（ＶDD、ＶSS）が（３Ｖ、０Ｖ）の場合、出力電源電圧（ＶDDQ 、ＶSSQ ）は例えば（２Ｖ、１Ｖ）程度に設定されることが望ましい。
【００６７】
ＰＭＯＳ及びＰＭＯＳを用いた場合には、オン抵抗ＲONを小さく設定するために、出力電源電圧ＶDDQ 及びＶSSQ よりもなるべく低い電圧をドライバトランジスタ１６及び１７を導通するためのゲート入力として印加する必要がある。従って図３に示されるように、出力電源電圧（ＶDDQ 、ＶSSQ ）の範囲は、内部電源電圧（ＶDD、ＶSS）の範囲の中でなるべく高い電位の方に設定されることが望ましい。例えば、内部電源電圧（ＶDD、ＶSS）が（３Ｖ、０Ｖ）の場合、出力電源電圧（ＶDDQ 、ＶSSQ ）はなるべく３Ｖに近い電位であり例えば（３Ｖ、２Ｖ）程度に設定されることが望ましい。
【００６８】
充分に低いオン抵抗ＲONを実現するためには、ドライバトランジスタ１６及び１７のいずれの組合せにおいても、出力電源電圧（ＶDDQ 、ＶSSQ ）の範囲は、内部電源電圧（ＶDD、ＶSS）の範囲の約１／３以下であることが望ましい。また適切な値にオン抵抗ＲONを調整するために、出力駆動回路１３、１３Ａ、或いは１３Ｂは、内部電源電圧ＶDD及びＶSSを基にしてドライバトランジスタ１６及び１７にゲート電圧を供給する際に、このゲート電圧を調整可能であることが望ましい。
【００６９】
図１に於ては、前述のようにドライバデバイス１１は、バス１０の総延長の中間点付近に配置されることが好ましい。しかしバス１０に接続されたレシーバデバイス２０−１乃至２０−４も状況によっては信号を出力するドライバデバイスとして動作するので、このような制限は好ましくない。そこでこの制限を無くすための構成として、バス１０をループ状にすることが考えられる。
【００７０】
図４は、バスをループ状にした場合の本発明の原理によるデータ伝送システムの一例を示す図である。図４に於ては、特性インピーダンスＺ0 を有するバス１０Ａがループ状に構成され、このバス１０Ａにドライバデバイス１１及びレシーバデバイス２０−１乃至２０−９が接続されている。またバス１０Ａからドライバデバイス１１及びレシーバデバイス２０−１乃至２０−９への分岐点であるノードＮは、各ノード間の距離ｌが等しいように配置される。
【００７１】
このようにバス１０Ａがループ状に構成されているので、バス終端に於ける信号の反射は存在しない。しかしながらドライバデバイス１１から送出された信号は、バス１０Ａに入った時点で２方向に分れて伝播し、バス１０Ａを右回りに一周してドライバデバイス１１に戻ってくると共に、バスを左回りに一周してドライバデバイス１１に戻ってくる。この右回りに戻る信号と左回りに戻る信号は、ドライバデバイス１１のノードＮに同時に到達するので、図１の場合と同様にインピーダンス整合により反射が抑さえられ吸収される。
【００７２】
バス１０Ａがループ状に構成されているので、ドライバデバイス１１がバス１０Ａ上のどの位置に配置されても、戻ってきた信号はインピーダンス整合により無反射吸収される。
またノードＮが等間隔で配置されているので、ドライバデバイス１１がバス１０Ａ上のどの位置に配置されても、任意のノードＮで反射された信号は、バス１０Ａ上の逆方向にある対応する位置のノードＮからの反射信号と、ドライバデバイス１１のノードＮに同時に到達する。従って各ノードＮで反射された信号はインピーダンス整合により無反射吸収される。
【００７３】
図５乃至図８は、一定周期でハイレベルとローレベルを繰り返す信号を出力したシミュレーションに於けるシミュレーション条件及びシミュレーション結果を示す。
図５（Ａ）は、バス総延長の中心に位置されたドライバから、レシーバが等間隔で配置されたバスに信号を出力した場合のシミュレーション条件を示す。出力信号は５ｎｓ周期でハイレベルとローレベルを繰り返す２００ＭＨｚの信号であり、８つのレシーバが１０ｍｍ間隔で配置された５ｍｍ長のスタブに接続される。信号波形観測点はスタブ終端であるＳ１乃至Ｓ５である。この場合の各観測点におけるシミュレーション波形を図６に示す。
【００７４】
図５（Ｂ）は、バス総延長の中心に位置されたドライバから、レシーバがランダムな間隔で配置されたバスに信号を出力した場合のシミュレーション条件を示す。出力信号は５ｎｓ周期でハイレベルとローレベルを繰り返す２００ＭＨｚの信号であり、８つのレシーバがランダムな間隔で配置された５ｍｍ長のスタブに接続される。信号波形観測点はスタブ終端であるＳ１乃至Ｓ９である。この場合の各観測点におけるシミュレーション波形を図７に示す。
【００７５】
図５（Ｃ）は、バス終端に位置されたドライバから、レシーバが等間隔で配置されたバスに信号を出力した場合のシミュレーション条件を示す。出力信号は５ｎｓ周期でハイレベルとローレベルを繰り返す２００ＭＨｚの信号であり、８つのレシーバが１０ｍｍ間隔で配置された５ｍｍ長のスタブに接続される。信号波形観測点はスタブ終端であるＳ１乃至Ｓ４である。この場合の各観測点におけるシミュレーション波形を図８に示す。
【００７６】
図６及び図７を比較すれば分かるように、レシーバのスタブ間隔が一定である場合のほうが、ランダムな間隔の場合よりも波形の歪みが小さいことが分かる。特に図７に示されるように、ランダム間隔の場合には、波形の最大電圧及び最小電圧に大きな変動が見られる。
【００７７】
また図６及び図８を比較すれば分かるように、ドライバ位置がバス総延長の中心点にある場合のほうが、バス終端に位置される場合よりも波形の歪みが小さいことが分かる。
以上のシミュレーション結果からも、本発明に於ては、バス１０の総延長の中心点付近にドライバデバイス１１を位置させること、及びバス１０上のノードＮ１乃至Ｎ４をドライバデバイス１１に対して対称に配置（等間隔は対称配置の特別な場合である）することが、バス１０の終端及びノードＮ１乃至Ｎ４に於ける信号反射の影響を抑圧するうえで効果的なことが分かる。なおバスを図４のバス１０Ａのようにループ状の構成とすれば、信号波形に歪みの少ない図６と同一の結果が得られる。
【００７８】
以下に本発明の実施例を添付の図面を用いて説明する。
図９は、本発明によるデータ伝送システムの第１の実施例を示す。図９のデータ伝送システムは、メモリコントローラ３０、複数のメモリ３１−１乃至３１−８、バス３３を含む。メモリコントローラ３０は、入出力回路６１及びコア回路６２を含む。またメモリ３１−１乃至３１−８の各々は、入出力回路６３及びコア回路６４を含む。メモリコントローラ３０の入出力回路６１及びメモリ３１−１乃至３１−８の入出力回路６３は、図１或いは図２（Ａ）或いは（Ｂ）に示されるような出力回路を含み、出力回路のドライバトランジスタのオン抵抗はバス３３とインピーダンス整合がとられている。
【００７９】
バス３３上に於て、メモリ３１−１乃至３１−４は１ｃｍ間隔で配置され、またメモリ３１−５乃至メモリ３１−８も１ｃｍ間隔で配置される。メモリコントローラ３０及びメモリ３１−４のバス３３上の間隔は４ｃｍであり、またメモリコントローラ３０及びメモリ３１−５のバス３３上の間隔も４ｃｍである。これは、メモリコントローラ３０の物理的サイズがメモリ３１−１乃至３１−８と比較すると大きいために、メモリコントローラ３０とメモリ３１−４或いは３１−５の間隔をメモリ間の間隔１ｃｍと同程度にはとれないためである。
【００８０】
図９に於ては、メモリコントローラ３０はバス３３の総延長の中心点に配置され、各メモリ３１−１乃至３１−８が等間隔でバス３３に接続されている。従って、メモリコントローラ３０から信号を出力した場合に、バス３３の終端に於ける信号反射及び各メモリへの分岐点に於ける信号反射の影響が最小限に抑さえられる。
【００８１】
図１０は、本発明によるデータ伝送システムの第２の実施例を示す。図１０に於て図９と同一の構成要素は同一の符号で参照され、その説明は省略される。
図１０のデータ伝送システムは、メモリコントローラ４０、複数のメモリ３１−１乃至３１−８、ループ状のバス３４及び３５を含む。メモリコントローラ４０は、入出力回路６１及びコア回路６２のペアを含む。
【００８２】
バス３４上に於て、メモリ３１−１乃至３１−４は１ｃｍ間隔で配置され、またバス３５上に於ては、メモリ３１−５乃至メモリ３１−８が１ｃｍ間隔で配置される。バス３４の折り返し点付近をメモリコントローラ４０に接続するよう配置すれば、メモリコントローラ４０の物理的なサイズが大きくても、図１０に示されるようにバス３４上のメモリ３１−１乃至３１−４は１ｃｍの等間隔で配置することが出来る。同様に、バス３５の折り返し点付近をメモリコントローラ４０に接続するよう配置すれば、バス３５上のメモリ３１−５乃至３１−８は１ｃｍの等間隔で配置することが出来る。
【００８３】
また図１０のようにバスをバス３４及び３５の２つのループに分割してデータ伝送システムを構成すると、メモリ３１−１乃至３１−８に於て受信される信号のスキュー（受信タイミングのずれ）を小さくすることが出来る。仮に分割せずに長いバスループを構成すると、メモリコントローラ４０から出力された信号がバスを左回りに回ってあるメモリに到達する時間と、バスを右回りに回ってそのメモリに到達する時間とに大きな差が生じて、受信波形の歪みが大きくなる。図１０のようにバス３４及び３５の各ループに分割すれば、この受信信号の時間差が小さくなり、スキューを小さくすることが出来る。
【００８４】
以上のように図１０に於ては、バス３４及びバス３５はループ状に構成され、各メモリ３１−１乃至３１−８が等間隔でバス３４及び３５上に接続されている。従って、メモリコントローラ４０から信号を出力した場合に、信号反射の影響が最小限に抑さえられる。
【００８５】
図１１は、本発明によるデータ伝送システムの第３の実施例を示す。図１１に於て図１０と同一の構成要素は同一の符号で参照され、その説明は省略される。図１１のデータ伝送システムは、図１０のデータ伝送システムに於てメモリ３１−１乃至３１−８が、メモリモジュール４１−１乃至４１−８で置き換えられていること以外は同一である。
【００８６】
メモリモジュール４１−１乃至４１−８は、ｎ個のメモリ４２−１乃至４２−ｎと、データ転送バッファ４３と、データ転送用コア回路４４と、データ転送バッファ４５と、内部バス４６を含む。バス３４或いは３５とメモリ４２−１乃至４２−ｎとの間のデータ転送は、データ転送バッファ４３、データ転送用コア回路４４、データ転送バッファ４５、及び内部バス４６を介して行われる。メモリモジュール４１−１乃至４１−８は、データ転送バッファ４５が図１或いは図２に示される様な出力回路を含む以外は商業的に入手可能なものと同一であるので、その詳細な説明を省略する。
【００８７】
図１１に示されるように、本発明によるデータ伝送システムは、メモリモジュール４１−１乃至４１−８等を用いたモジュール構成にも適用可能なものであり、階層的なメモリシステムの一部として使用することが出来る。
図１２は、本発明によるデータ伝送システムの第４の実施例を示す。図１２に於て図１１と同一の構成要素は同一の符号で参照され、その説明は省略される。図１２のデータ伝送システムは、図１１のデータ伝送システムに於てメモリモジュール４１−１乃至４１−８が、メモリモジュール５１−１乃至５１−８で置き換えられていること以外は同一である。
【００８８】
メモリモジュール５１−１乃至５１−８は、ｎ個のメモリ５２−１乃至５２−ｎと、データ転送バッファ５３と、データ転送用コア回路５４と、データ転送バッファ５５と、ループ状の内部バス５６を含む。バス３４或いは３５とメモリ５２−１乃至５２−ｎとの間のデータ転送は、データ転送バッファ５３、データ転送用コア回路５４、データ転送バッファ５５、及び内部バス５６を介して行われる。メモリモジュール５１−１乃至５１−８は、内部バス構造をループ状にして、データ転送バッファ５３及び５５に本発明の出力回路を用いた以外は、商業的に入手可能なものと同一である。従って、その詳細な説明は省略する。
【００８９】
図１２に示されるように、本発明によるループ状のバス構造を備えたデータ伝送システムは、メモリモジュール５１−１乃至５１−８の内部バス５６にも適用可能である。これにより、本発明によるデータ伝送システムを全面的に用いた階層的なメモリシステムを構築することが出来る。
【００９０】
図１３（Ａ）及び（Ｂ）は、図９に示された第１の実施例の変形例を示す。前述のように図９の第１の実施例に於ては、メモリコントローラ３０の物理的サイズが大きいために、メモリコントローラ３０に最も近いメモリ３１−４及び３１−５とメモリコントローラ３０とのバス３３上の距離を比較的大きく（４ｃｍ）しなければならなかった。
【００９１】
図１３（Ａ）に於ては、バス３３を２つに折り返して、折り返し点にメモリコントローラ３０を接続するように構成する。このような構成とすれば、メモリコントローラ３０の物理的サイズに影響されずに、各メモリ３１−１乃至３１−８の間隔を例えば１ｃｍとすることができる。
【００９２】
また図１３（Ｂ）に於ては、バス３３を２つのバス３３Ａ及び３３Ｂに分割し、更にバス３３Ａ及び３３Ｂの各々を２つに折り返して、折り返し点に２つの入出力端子を有するメモリコントローラ３０Ａを接続するように構成する。このような構成とすれば、メモリコントローラ３０の物理的サイズに影響されずに、各メモリ３１−１乃至３１−８の間隔を例えば１ｃｍとすることができる。更に、バス３３をバス３３Ａ及び３３Ｂに分割して各バスの長さを短くしているので、バス終端からの反射信号の影響による受信端のスキューを小さくすることが出来る。これは図１０の第２の実施例でループ状のバスを分割することによってスキューを小さくしたのと同一の効果である。即ち、バスの形状が線状であっても或いはループ状であっても、バスを分割して長さを短くすれば受信端に於けるスキューを軽減することが出来るので好ましい。
【００９３】
図１４は、図１に示された出力回路１２及び出力駆動回路１３の変形例を示す。図１の出力駆動回路１３は、ドライバトランジスタ１６及び１７のゲート入力に適当な電圧の信号を供給することによって、所定のオン抵抗ＲONを実現するものであるが、図１４の構成に於ては、並列接続されたドライバトランジスタの駆動数を制御することによって、所望のオン抵抗ＲONを実現する。
【００９４】
図１４に示されるように、出力回路１２Ａは、ＮＭＯＳトランジスタであるドライバトランジスタ１６−１及び１７−１、１６−２及び１７−２、・・・、１６−ｎ及び１７−ｎを含む。ドライバトランジスタ１６−１及び１７−１のペア、１６−２及び１７−２のペア、・・・、１６−ｎ及び１７−ｎのペアは、出力が並列接続される。各ドライバトランジスタのゲート入力には、出力駆動回路１３Ｃからの信号が供給される。
【００９５】
出力駆動回路１３Ｃは、コア回路からの信号を受け取り、これに応じて出力回路１２Ａに出力信号を出力させる。また出力駆動回路１３Ｃは、制御信号を受け取り、これに応じて駆動するドライバトランジスタの数を調整する。即ち、出力回路１２Ａのオン抵抗を小さくしたいのであれば、駆動するドライバトランジスタの数を増やし、出力回路１２Ａのオン抵抗を大きくしたいのであれば、駆動するドライバトランジスタの数を減らす。このように並列接続されたドライバトランジスタの駆動数を調整することによって、実効的にドライバトランジスタのゲート幅を調整することが可能となり、望ましいオン抵抗値を実現することが出来る。
【００９６】
出力駆動回路１３Ｃは、アンド回路、オア回路、及びインバータ等を用いて、コア回路からの信号と制御信号との論理演算を行い、駆動するドライバトランジスタにゲート入力を供給すればよい。これは公知の技術の範囲内であって単純な論理回路で実現できるので、出力駆動回路１３Ｃの詳細な回路構成については省略する。
【００９７】
図１５は、図１の出力回路１２の変形例を示す。図１の出力回路１２に於ては、ドライバトランジスタ１６及び１７が、Ｚ0 ／２に略等しいオン抵抗ＲONを有するとしたが、出力部分に抵抗を挿入してインピーダンス整合を実現してもよい。
【００９８】
図１５の出力回路１２Ｂは、ドライバトランジスタ１６Ａ及び１７Ａと、出力部分に挿入された抵抗ＲINSERTを含む。ドライバトランジスタ１６Ａ及び１７Ａはオン抵抗ＲON- を有する。ここで（ＲINSERT＋ＲON- ）が略Ｚ0 ／２になるように、抵抗ＲINSERTの抵抗値が選択される。このような構成としても、図１の構成と同様に、出力回路１２Ｂとバス１０との間でインピーダンス整合がとられるので、出力回路１２Ｂとバス１０との間での信号反射を抑圧することが出来る。
【００９９】
このようなインピーダンス整合用の抵抗を挿入することは、図１の構成だけでなく、前述の全ての構成例に対して適用出来ることは言うまでもない。
本発明は特定の例に基づいて説明されたが、それらの例に限定されることなく、特許請求の範囲内で様々な変更及び修正を行うことが可能である。
【０１００】
【発明の効果】
請求項１の発明に於ては、小振幅信号を線路を介して伝送すると共に、出力回路と線路との間でインピーダンス整合がとれているので、線路終端で反射した信号は出力回路と線路との間で更に反射することなく吸収される。従って、小振幅信号を用いた高速なデータ伝送を実現することが出来る。
【０１０１】
請求項２の発明に於ては、略１Ｖ以下の電源電圧を用いて小振幅信号を出力することが出来る。
請求項３の発明に於ては、略１Ｖ以下の電源電圧を用いて、この電源電圧の電圧差に等しい小振幅信号を出力することが出来る。
【０１０２】
請求項４の発明に於ては、トライステートのバスを介して、高速なデータ伝送を実現することが出来る。
請求項５の発明に於ては、直列接続された２つのドライバトランジスタを用いて、出力回路を構成することが出来る。
【０１０３】
請求項６の発明に於ては、ドライバトランジスタのオン抵抗を線路とインピーダンス整合させることによって、信号反射の影響を軽減することが出来る。
請求項７の発明に於ては、ドライバトランジスタのオン抵抗と挿入抵抗との和が線路とインピーダンス整合するように構成することによって、ドライバトランジスタのオン抵抗を所望の値に製造しなくても、挿入抵抗の値を調整することによって信号反射の影響を軽減することが出来る。
【０１０４】
請求項８の発明に於ては、ドライバトランジスタのオン抵抗と線路とをインピーダンス整合させることによって、信号反射の影響を軽減することが出来る。
請求項９の発明に於ては、ドライバトランジスタのゲート入力電圧を調整することによって、所望のオン抵抗を実現することが出来る。
【０１０５】
請求項１０の発明に於ては、並列接続されたドライバトランジスタの並列オン抵抗を線路とインピーダンス整合させることによって、信号反射の影響を軽減することが出来る。
請求項１１の発明に於ては、駆動するドライバトランジスタの数を調整することによって、実効的にゲート幅を調整することが可能となり、インピーダンス整合を達成することが出来る。
【０１０６】
請求項１２の発明に於ては、内部回路は高い電源電圧で駆動しながら出力回路を小振幅信号出力用の電源電圧で駆動することによって、従来の内部回路を使用しながら高速なデータ伝送を実現することが出来る。
請求項１３の発明に於ては、内部回路は高い電源電圧で駆動しながら出力回路を小振幅信号出力用の電源電圧で駆動することによって、従来の内部回路を使用しながら高速なデータ伝送を実現することが出来る。
【０１０７】
請求項１４の発明に於ては、出力回路が線路の中心点付近に位置されるので、線路の両終端から反射された信号が出力回路に略同時に戻ってくることになり、反射信号の影響を最小限に抑圧することが出来る。
請求項１５の発明に於ては、複数の受信回路が出力回路を中心として対称に配置されるので、線路から受信回路への分岐点で反射された信号が、対称の位置にある分岐点から略同時に出力回路に戻ってくる。従って、分岐点からの反射信号の影響を最小限に抑圧することが出来る。
【０１０８】
請求項１６の発明に於ては、複数の受信回路及び出力回路が等間隔で配置されるので、線路から受信回路への分岐点で反射された信号が、対称の位置にある分岐点から略同時に出力回路に戻ってくる。従って、分岐点からの反射信号の影響を最小限に抑圧することが出来る。
【０１０９】
請求項１７の発明に於ては、出力回路を備えた装置が物理的に大きなサイズであっても、受信回路との距離を短くすることが出来るので、線路の総延長を短縮することが可能となり、受信端における信号スキューを軽減することが出来る。請求項１８の発明に於ては、線路がループ上に構成されているため線路終端に於ける反射がなく、更にループを周回して出力回路に信号が戻ってきても、必ず同一のタイミングで左周回の信号と右周回の信号とが戻ってくるので、出力回路と線路とのインピーダンス整合によって周回信号を吸収することが出来る。
【０１１０】
請求項１９の発明に於ては、複数の受信回路及び出力回路が等間隔で配置されるので、線路から受信回路への分岐点で反射された信号が、対称の位置にある分岐点から略同時に出力回路に戻ってくる。従って、分岐点からの反射信号の影響を最小限に抑圧することが出来る。
【０１１１】
請求項２０の発明に於ては、小振幅信号を線路を介して伝送すると共に、出力回路と線路との間でインピーダンス整合がとれているので、線路終端で反射した信号は出力回路と線路との間で更に反射することなく吸収される。従って、小振幅信号を用いた高速なデータ伝送を実現することが出来る。
【０１１２】
請求項２１の発明に於ては、略１Ｖ以下の電源電圧を用いて小振幅信号を出力することが出来る。
請求項２２の発明に於ては、略１Ｖ以下の電源電圧を用いて、この電源電圧の電圧差に等しい小振幅信号を出力することが出来る。
【０１１３】
請求項２３の発明に於ては、トライステートのバスを介して、高速なデータ伝送を実現することが出来る。
請求項２４の発明に於ては、直列接続された２つのドライバトランジスタを用いて、出力回路を構成することが出来る。
【０１１４】
請求項２５の発明に於ては、ドライバトランジスタのオン抵抗を線路とインピーダンス整合させることによって、信号反射の影響を軽減することが出来る。
請求項２６の発明に於ては、ドライバトランジスタのオン抵抗と挿入抵抗との和が線路とインピーダンス整合するように構成することによって、ドライバトランジスタのオン抵抗を所望の値に製造しなくても、挿入抵抗の値を調整することによって信号反射の影響を軽減することが出来る。
【０１１５】
請求項２７の発明に於ては、ドライバトランジスタのオン抵抗と線路とをインピーダンス整合させることによって、信号反射の影響を軽減することが出来る。請求項２８の発明に於ては、ドライバトランジスタのゲート入力電圧を調整することによって、所望のオン抵抗を実現することが出来る。
【０１１６】
請求項２９の発明に於ては、並列接続されたドライバトランジスタの並列オン抵抗を線路とインピーダンス整合させることによって、信号反射の影響を軽減することが出来る。
請求項３０の発明に於ては、駆動するドライバトランジスタの数を調整することによって、実効的にゲート幅を調整することが可能となり、インピーダンス整合を達成することが出来る。
【０１１７】
請求項３１の発明に於ては、内部回路は高い電源電圧で駆動しながら出力回路を小振幅信号出力用の電源電圧で駆動することによって、従来の内部回路を使用しながら高速なデータ伝送を実現することが出来る。
請求項３２の発明に於ては、内部回路は高い電源電圧で駆動しながら出力回路を小振幅信号出力用の電源電圧で駆動することによって、従来の内部回路を使用しながら高速なデータ伝送を実現することが出来る。
【０１１８】
請求項３３及び請求項３４の発明に於ては、小振幅信号を線路を介して伝送すると共に、出力回路と線路との間でインピーダンス整合がとれているので、線路終端で反射した信号は出力回路と線路との間で更に反射することなく吸収される。従って、小振幅信号を用いた高速なデータ伝送を実現することが出来る。
【図面の簡単な説明】
【図１】本発明の原理によるデータ伝送システムの構成を示す図である。
【図２】図１の出力回路の他の構成例を示す図である。
【図３】出力回路の電源電圧と駆動回路の電源電圧との関係を示す図である。
【図４】本発明の原理によるデータ伝送システムに於てバスがループ状に構成された例を示す図である。
【図５】本発明のデータ伝送システムに於ける信号伝播シミュレーションのシミュレーション条件を示す図である。
【図６】本発明のデータ伝送システムに於ける信号伝播シミュレーションの結果を示す図である。
【図７】本発明のデータ伝送システムに於ける信号伝播シミュレーションの結果を示す図である。
【図８】本発明のデータ伝送システムに於ける信号伝播シミュレーションの結果を示す図である。
【図９】本発明のデータ伝送システムの第１の実施例を示す図である。
【図１０】本発明のデータ伝送システムの第２の実施例を示す図である。
【図１１】本発明のデータ伝送システムの第３の実施例を示す図である。
【図１２】本発明のデータ伝送システムの第４の実施例を示す図である。
【図１３】本発明のデータ伝送システムの第１の実施例の変形例を示す図である。
【図１４】図１の出力回路及び出力駆動回路の変形例を示す図である。
【図１５】図１の出力回路の変形例を示す図である。
【図１６】従来のデータ伝送システムの一例を示す図である。
【符号の説明】
１０、１０Ａ  バス
１１  ドライバデバイス
１２、１２Ａ、１２Ｂ  出力回路
１３、１３Ａ、１３Ｂ、１３Ｃ  出力駆動回路
１４  入力回路
１５  コア回路
１６、１６Ａ  ドライバトランジスタ
１７、１７Ａ  ドライバトランジスタ
２０−１、２０−２、２０−３、２０−４、２０−５、２０−６、２０−７、２０−８、２０−９  レシーバデバイス
３０、３０Ａ  メモリコントローラ
３１−１、３１−２、３１−３、３１−４、３１−５、３１−６、３１−７、３１−８  メモリ
３３、３３Ａ、３３Ｂ、３４、３５  バス
４０  メモリコントローラ
４１−１、４１−２、４１−３、４１−４、４１−５、４１−６、４１−７、４１−８  メモリモジュール
４３  データ転送バッファ
４４  データ転送用コア回路
４５  データ転送バッファ
５１−１、５１−２、５１−３、５１−４、５１−５、５１−６、５１−７、５１−８  メモリモジュール
５３  データ転送バッファ
５４  データ転送用コア回路
５５  データ転送バッファ
６１、６３  出力回路
６２、６４  コア回路                                                    ２００  出力回路
２０１  バス
２０２  スタブ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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