(57)【特許請求の範囲】
【請求項１】
半導体装置外の外部電源から給電される第一の入力初段回路と、半導体装置内に設けられた内部電源から給電される第二の入力初段回路を備え、上記第一の入力初段回路と第二の入力初段回路とによって入力バッファ回路の入力初段回路を構成し、上記第一の入力初段回路に入力される外部信号は、上記半導体装置の内部動作を制御する信号の内の少なくともいずれか一つを含むことを特徴とする半導体装置。
【請求項２】
半導体装置外の外部電源から給電される第一の入力初段回路と、半導体装置内に設けられた内部電源から給電される第二の入力初段回路を備え、上記第一の入力初段回路と第二の入力初段回路とによって入力バッファ回路の入力初段回路を構成し、上記第二の入力初段回路に入力される外部信号はアドレス信号、データ入力信号の少なくともいずれか一つを含むことを特徴とする半導体装置。
【請求項３】
第二の入力初段回路に入力される外部信号はアドレス信号、データ入力信号の少なくともいずれか一つを含むことを特徴とする請求項１記載の半導体装置。
【請求項４】
上記半導体装置はダイナミックランダムアクセスメモリであって、上記外部信号は、ロウアドレスストローブ信号、カラムアドレス信号、ライトイネーブル信号、アウトプットイネーブル信号のいずれか一つを含むものであることを特徴とする請求項１〜請求項３のいずれか一項記載の半導体装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は内部降圧電源を有する半導体装置、特にＤＲＡＭ（DYNAMICRANDOM ACCESS MEMORY）の入力初段回路に関するものである。
【０００２】
【従来の技術】
従来の外部単一電源で動作する半導体装置として、例えば特開平５−１８９９６７号公報の半導体装置が挙げられる。ここで例として挙げる半導体装置はＤＲＡＭであり、このＤＲＡＭの電源系統図を図４に示す。図４において、１は外部電源電位（ＶＣＣ）を供給する外部電源、２は比較的小さな電流供給能力を有し、外部電源１から降圧電位を作り出して供給する、定常的に動作状態となっている降圧回路、３は比較的大きい電流供給能力を有し、ＤＲＡＭが選択状態にあるときに（内部／ＲＡＳ（ROW ADDRESS STROBE）信号がロウレベルのとき）外部電源１から内部電源電位（降圧電位）を供給する降圧回路、４はデータを外部に出力するデータ出力バッファ回路の最終段回路であるデータ出力バッファ最終段回路、６は入力バッファ回路であり、この回路はデータ入力バッファと／ＲＡＳ信
号、／ＣＡＳ（COLUMN ADDRESS STROBE ）信号、／ＷＥ（WRITE ENABLE）信号、／ＯＥ（OUT PUTENABLE）等の制御信号の入力バッファの入力初段回路５ａ及びそれらの入初段回路以降の後段回路５ｂとを含んでいる。また、７はメモリセルアレイ、８は内部制御信号発生回路８ａと、この内部制御信号発生回路８ａ以外の周辺回路８ｂを含む周辺回路をそれぞれ示している。
【０００３】
また、入力初段回路５ａには外部電源１から電源電位が供給され、後段回路５ｂにはスタンバイ時には降圧回路２から、動作時には降圧回路３から内部で発生させた内部電源電位が供給され、同様に、メモリセルアレイ７にはスタンバイ時には降圧回路２から、動作時には降圧回路３から、それぞれ降圧回路内部で発生させた内部電源電位が供給され、周辺回路８には待機時には降圧回路２から、動作時には降圧回路３から、それぞれ降圧回路内部で発生させた内部電源電位（降圧電位）が供給される構造となっている。
この半導体装置では外部信号を受け付ける入力バッファ回路６の入力初段回路５ａには外部電源（ＶＣＣ）１のみが供給されているが、他の例としては、入力バッファ初段回路５ａに供給される電位が内部電源のみというものも見られる。
このように、従来の半導体技術において、入力初段回路に供給する電位として内部電源電位か外部電源電位のいずれかの単一電位を用いることが一般的とされていた。
【０００４】
また、一般的に、外部電源（ＶＣＣ）から供給される電位はスペック上、所定電位に対し１割程度の大きさの変動が許されており、例えば外部電源が５Ｖ系の半導体装置の場合、この外部電源が４．５Ｖから５．５Ｖの範囲内で変動が許容されている。しかし、外部電源に変動があり、４．５Ｖから５．５Ｖの範囲の不安定な電位であっても、理想的には全く同じ電位情報を出力することが要求されている。さらに、入力信号の“Ｌ”、“Ｈ”の判定レベルのしきい値は電源電位の大きさに係わらず一定であり、汎用の標準ＤＲＡＭの場合、標準化がされており、そのしきい値は０．８Ｖ、２．４Ｖの間になければならない。
【０００５】
次に、ＤＲＡＭの簡単なブロック図を図５に示し、この図５について説明する。図において９は外部から入力または外部へ出力される外部入出力信号であり、また１０ないし１４は外部からの入力される外部入力信号である。このうち、１０ないし１３はいずれも制御信号であり、１０は／ＲＡＳ信号、１１は／ＣＡＳ信号、１２は書き込み／読み出し動作を制御する／ＷＥ信号、１３はデータの出力を制御する／ＯＥ（データ出力）信号であり、また１４はアドレスを指定するＹ（行）アドレス信号、Ｘ（列）アドレス信号を含むアドレス信号をそれぞれ示している。
さらに、１６ａは、データの入力を行うデータ入力信号９を入力し、メモリセルアレイ１７にデータを入力するデータ入力バッファ回路、１６ｂはメモリセルアレイ１７から得たデータをデータ出力信号１０に出力するデータ出力バッファ回路、同様に１５ａは行（Ｘ）アドレスの取り込みを制御する／ＲＡＳ信号が入力される入力バッファ回路、１５ｂは列（Ｙ）アドレスの取り込みを制御する／ＣＡＳ信号が入力される入力バッファ回路、１５ｃはデータの書き込み／読み出しを制御する／ＷＥ信号が入力される入力バッファ回路、また、１５ｄはデータの出力を抑制する／ＯＥ信号が入力される入力バッファ回路、１８はそれぞれの入力バッファ回路（１５ａ、１５ｂ、１５ｃ、１５ｄ）から出力される信号を受ける内部制御信号発生回路、１９はアドレス信号１４の内のＹアドレス信号ＹＬが入力され、Ｙアドレスデコーダ２１にＹアドレス信号ＹＬに基づく信号を出力するＹアドレスバッファ、２０は同様にＸアドレス信号ＸＬを入力し、Ｘアドレスデコーダ２２にＸアドレス信号ＸＬに基づく信号を出力するＸアドレスバッファ、２３は指定された座標に位置するメモリセルが保持している情報の感知を行うセンスアンプであり、このセンスアンプ２３において読み取られた情報はデータ出力バッファ回路１６ｂを介してデータが入出力されるＤＱピンに出力されることを示している。
【０００６】
このＤＲＡＭにおいて、外部から入力される外部入力信号は、メモリセルアレイ１７の座標の指定を制御するアドレス信号１４と、データ入出力信号９と、／ＲＡＳ信号１０と、／ＣＡＳ信号１１と、／ＷＥ信号１２と、／ＯＥ信号１３とに分けられる。／ＲＡＳ信号１０と、／ＣＡＳ信号１１と、／ＷＥ信号１２と、／ＯＥ信号１３等の制御信号は全て、“Ｈ”から“Ｌ”の状態に遷移することで活性化されるが、アドレス信号やデータ入力信号は“Ｈ”から“Ｌ”、“Ｌ”から“Ｈ”のいずれの遷移によっても後段回路を活性化させる。また、内部の後段回路や周辺回路等の動作中に信号を受け付けなくてはならず、この内部動作による電源電位の変動も受けることになり、その入力初段回路には、より安定に動作することが要求されている。
【０００７】
先述のように、入力初段回路の電源としては外部電源が用いられる場合と、内部電源が用いられる場合の２通りがあると記述したが、図４に例示した、入力バッファ初段回路５ａの電源として外部電源１だけが供給されている場合においては、アドレス信号とデータ入力信号は、外部電源のスペックの許容範囲内での変動に加えて、例えば入力バッファ回路内部の後段回路や周辺回路等の動作中に信号を受け付けなくてはならない等、回路動作や出力情報が不安定となる要因が多いため、安定に動作をする回路を得ることが難しいという問題があった。
一方、入力バッファ初段回路５ａの電源として内部電源だけが供給されている場合を考える。内部電源電位を発生させる降圧回路は、通常、図４に示されているように、電源供給能力の少なくてもよい待機時には、比較的小容量の降圧回路だけを動作させ、ここで消費する電流を抑制している。しかしながら、この入力バッファ初段回路は、２．４Ｖや０．８Ｖといった入力信号が中間レベルを取ることを許されており、そのとき流れる貫通電流のために、リークした分の電流を補充し、内部電源電位を保つために必要とされる分以上の電源供給能力が称揚量の降圧回路に必要となり、小容量の降圧回路の消費電力を十分に減らせることができず、これにより待機時の消費電流が大きくなるという問題が生じていた。
【０００８】
【発明が解決しようとする課題】
従来の半導体装置は以上のように構成されていたので、アドレス信号、データ入力信号、制御信号の電源を外部電源１からそのままの電位として供給していた場合においては、外部電源１の電位のスペックの許容範囲内の変動に対する後段回路への影響を抑制する必要があった。
【０００９】
さらに、従来の半導体装置はアドレス信号、データ入力信号、制御信号の電源を外部電位から作り出した内部電源のみによって供給していた場合においては、待機時における内部降圧電位発生回路を動作させるための消費電力の抑制ができないという問題があった。
この発明は上記のような問題点を解消するためになされたものであり、入力初段回路の出力情報を安定させるとともに、低消費電力化できる半導体装置を得ることを目的としている。
【００１０】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体装置外の外部電源から給電される第一の入力初段回路と、半導体装置内に設けられた内部電源から給電される第二の入力初段回路を備え、上記第一の入力初段回路と第二の入力初段回路とによって入力バッファ回路の入力初段回路を構成したものとし、この第一の入力初段回路に入力される外部信号はロウアドレスストローブ信号とカラムアドレスストローブ信号とライトイネーブル信号とアウトプットイネーブル信号等の制御信号の少なくともいずれか一つを含むものとする。
【００１１】
この発明に係る半導体装置は、半導体装置外の外部電源から給電される第一の入力初段回路と、半導体装置内に設けられた内部電源から給電される第二の入力初段回路を備え、上記第一の入力初段回路と第二の入力初段回路とによって入力バッファ回路の入力初段回路を構成したものとし、この第二の入力初段回路に入力される外部信号はアドレス信号、データ入力信号の少なくともいずれか一つを含むものとする。
【００１２】
【作用】
また、この発明における半導体装置は、入力バッファ回路に入力される入力信号の特性によって入力初段回路内に供給する電源電位を選択的に外部電位若しくは内部電位とし、ロウアドレスストローブ信号、カラムアドレスストローブ信号、ライトイネーブル信号、アウトプットイネーブル信号等、入力信号の電位の特定の遷移によって後段が活性化する信号が入力される入力初段回路においては、内部電位ではなく外部電位を供給することで内部電位を発生させるために消費していた降圧回路の駆動電流の消費を抑制する。
【００１３】
さらに、この発明における半導体装置は、入力バッファ回路に入力される入力信号の特性によって入力初段回路内に供給する電源電位を選択的に外部電位若しくは内部電位とし、アドレス信号、データ入力信号等の電位の多様な遷移によって後段が活性化する信号が入力され、かつ待機時には非活性にしておくことのできる入力初段回路においては、外部電位ではなく内部電位を供給することで降圧回路の駆動電流の消費を増やすことなく、安定かつ正確な情報を出力する。
【００１４】
【実施例】
実施例１．
この発明の一実施例について図１、２を用いて説明する。図１はこの発明の一実施例を示すブロック図であり、ＤＲＡＭの電源系統図を示している。同図において２４は／ＲＡＳ信号、／ＣＡＳ信号、／ＷＥ信号、／ＯＥ信号等の制御信号の入力バッファ初段回路、２５は制御信号の入力初段回路２４以外の入力信号の入力バッファ初段回路を示しており、２６は入力バッファ初段回路（２４、２５）と入力バッファ降段回路（５ｂ）を含む入力バッファ回路をそれぞれ示しており、その他、従来の技術に用いた符号と同一符号は同一、若しくは相当部分を示している。この電源系統図において降圧回路は従来と同様に、大容量、小容量の２つの回路からなる構成としているが、共通の降圧回路を用いて電位を供給する、または別の大きさの電位を必要とする回路を構成する場合は降圧回路の数をさらに増やすことも考えられる。
【００１５】
図１に示すように、この発明では、“Ｈ”から“Ｌ”に遷移することで活性化される／ＲＡＳ信号、／ＣＡＳ信号、／ＷＥ信号、／ＯＥ信号等の制御信号が入力される入力バッファ初段回路２４には電源として外部電源（ＶＣＣ）１から電位を供給し、また、待機時にはこれらの制御信号から作られるＭＯＳ（METALOXIDE SEMICONDUCTOR ）レベルの内部制御信号によって入力バッファ初段回路を非活性にしておくことができる。データ入力信号、Ｙアドレス信号、Ｘアドレス信号が入力される入力バッファ初段回路は外部電源（ＶＣＣ）を降圧回路２若しくは３によって降圧させて作り出す降圧電位（内部電位）としており、従来のようにすべての入力バッファ初段回路に供給する電源を単一の大きさの電源としていない。
【００１６】
また制御信号の入力バッファ初段回路２４に入力される制御信号のひとつである／ＲＡＳ信号の入力バッファ初段回路を図２（ａ）に示す。この図において２７は入力バッファ初段回路に入力される／ＲＡＳ信号、２８、２９はそれぞれが互いに直列に接続されたＰチャネルＭＯＳＦＥＴ（METALOXIDE SEMICONDUCTORFIELD EFFECT TRANSISTOR ）であり、また３０、３１はそれぞれが互いに並列に接続されたＮチャネルＭＯＳＦＥＴである。３２はこの入力バッファ初段回路の出力であり、この出力情報は／ＲＡＳバッファの後段回路に入力される。その他、従来の技術及び先述の実施例の説明において示した符号と同一符号は同一若しくは相当部分を示している。
【００１７】
同様に、図２（ｂ）にＸ（行）アドレス信号が入力される入力バッファ初段回路を示す。図において、３３は降圧回路によって降圧された電位を供給する内部電源、３４はＸ（列）アドレス信号、３５、３６は互いに直列に接続されたＰチャネルＭＯＳＦＥＴ、３７、３８はそれぞれが互いに並列に接続されたＮチャネルＭＯＳＦＥＴ、３９はこのアドレスバッファ回路の入力初段回路の出力であり、さらに３２はＰチャネルＭＯＳＦＥＴ３６、ＮチャネルＭＯＳＦＥＴ３８のゲート電極に入力される信号であり、これは／ＲＡＳ信号が入力されるバッファ回路により生成されたＶｃｃレベルとＶｓｓレベルを遷移し、／ＲＡＳ信号と同相の信号である。
【００１８】
一般的にＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴでは同一サイズのトランジスタを形成し、それぞれのトランジスタの各ゲート電極に同じ電位を供給した場合にＮチャネルＭＯＳＦＥＴのチャネル領域を流れる電流の方が大きいということが知られており、この特性のために、図２に示したように、ＮチャネルＭＯＳＦＥＴ３０と３１、または３７と３８が二つ並列に接続されているＮＯＲゲートを含む回路では、しきい値を低く設定し易いと言える。つまり電源電圧が５Ｖで“Ｈ”、“Ｌ”判定のしきい値をＴＴＬ（TRANSISTORTRANSISTOR LOGIC ）レベルの“Ｈ”２．４Ｖと“Ｌ”０．８Ｖの中間の１．６Ｖという電源電圧の２分の１より低いしきい値が求められる入力初段回路にはＮＯＲゲートを用いることが適当とされている。
【００１９】
また、／ＲＡＳ信号、／ＣＡＳ信号等の制御信号の電位の状態が“Ｌ”に遷移した場合に、入力バッファ初段回路２４は“Ｈ”を出力し、入力バッファ後段回路５ｂを活性化させるという特性を持っており、これに対し、制御信号以外の信号が入力される入力バッファ初段回路２５では入力される信号の電位の状態が“Ｈ”、“Ｌ”のいずれの状態に遷移した場合においても入力バッファ後段回路５ｂを活性化し得るという特性を持っている。また、アドレス信号等は入力バッファ初段回路以外の回路の動作中にも入力信号を受け付けなくてはならず、出力情報は不安定になりがちである。このため、特にデータ入力信号、アドレス信号（Ｙアドレス信号、Ｘアドレス信号）が入力される入力バッファ初段回路２５においては、供給する電源電位を正確な電位にすることによって出力を正確な電位状態とすることが必要となっている。また、これらの信号は、制御信号が活性化して初めて受け付ければよい信号であって、待機時にはＭＯＳレベルの内部制御信号によって非活性にしておくことができる、すなわち待機時における貫通電流をほとんど抑制することができるものである。
【００２０】
そこで、この発明では図２に示すように、／ＲＡＳ信号に代表される制御信号が入力される入力初段回路と、制御信号以外の信号が入力される入力バッファ初段回路について、供給する電位を外部、若しくは安定な内部電位と区別し、特にアドレス信号（Ｙアドレス、Ｘアドレス信号）及びデータ入力信号発生回路等には内部電位を供給し、安定した電位情報を後段に出力することを可能としている。
また、／ＲＡＳ信号、／ＣＡＳ信号、／ＷＥ信号、／ＯＥ信号等が入力される入力バッファ初段回路には、外部電源電位をそのままの大きさで供給することで待機時における内部電源からの貫通電流を抑制し、待機時の消費電力の低減を行う。
また、この実施例１では、一例として入力バッファ初段回路の論理回路構成をＮＯＲゲートとしているが、同様の機能がある回路で代用することも可能である。
【００２１】
実施例２．
次に別の発明について図３ないし図５を用いて説明する。
このうち、図３（ａ）は実施例１の説明図として用いた図２（ａ）において示した入力初段回路と全く同様の回路を示す図であり、入力信号は／ＲＡＳ信号、電源は外部電源電位（ＶＣＣ）１、構造はＮＯＲゲートである入力初段回路である。また、図３（ｂ）においては、４０、４１は互いに並列に接続されたＰチャネルＭＯＳＦＥＴ、また４２、４３は互いに直列に接続されたＮチャネルＭＯＳＦＥＴ、４４はこのアドレスバッファ入力初段回路の出力信号であることを示している。（３２に入力される信号は、図２（ｂ）の場合の逆相になる。）その他、同一符号は同一、若しくは相当部分を示している。
【００２２】
この図３（ａ）に示した／ＲＡＳ信号が入力される入力バッファ初段回路は、電位を供給する電源に外部電源（ＶＣＣ）を用い、さらにその論理回路構造はＮＯＲゲートを構成している。一方、アドレス信号が入力される入力バッファ初段回路は、半導体装置内部に設置した降圧回路によって外部電源を降圧させ、安定化させた内部降圧電位を用いており、その論理回路構造はＮＡＮＤゲートを構成している。
実施例１と比較するとそれぞれの入力バッファ初段回路に供給される電源の外部電源、内部降圧電源の別については同じであり、入力バッファ初段回路を構成する論理回路がＮＡＮＤゲートかＮＯＲゲートかという違いがある。
一般的に、入力初段回路の構造はＮＯＲゲートを用いたものであるということについては既に実施例１において述べたが、この実施例２では、外部入力信号の特性に応じて、従来はＮＯＲゲートで構成していた入力初段回路をＮＡＮＤゲートによって構成した例について説明する。
【００２３】
ＤＲＡＭでは／ＲＡＳ信号等の制御信号が“Ｈ”の電位の時に待機状態となり、“Ｌ”の電位の時に次段の回路を活性化させる動作状態となるために、／ＲＡＳ信号が入力される入力バッファ初段回路は外部電源と出力との間にＰチャネルＭＯＳＦＥＴが直列に接続されている構成とすることが望ましく、また、一般に“Ｌ”、“Ｈ”の判定のしきい値レベルが外部電源電位の１／２よりも小さくなり、この観点からもＮＯＲゲートによって構成することが妥当だと考えられる。
一方、アドレス信号、データ入力信号等は“Ｈ”から“Ｌ”に遷移したときに次段を活性化させる場合では、“Ｌ”から“Ｈ”に遷移したときに次段を活性化させる場合の２種類の遷移による後段回路の活性化が考えられので、ＮＯＲゲートである必要はない。また、内部電源電位を３．３Ｖとしたとき、しきい値レベルは電源電位の２分の１程度になり、ＰチャネルＭＯＳＦＥＴよりＮチャネルＭＯＳＦＥＴの方が同じサイズの場合、電流駆動能力が大きいことを考えると、入力初段回路は従来のＮＯＲゲートよりも、ＮＡＮＤゲートによって構成することが望ましいと考えられる。
【００２４】
また、入力バッファ初段回路の内部電位を供給し、その論理回路の構成をＮＡＮＤ型構成としているものについて、一例としてアドレス信号の入力初段回路を挙げたが、その他、データ入力信号の入力バッファ初段回路など、“Ｌ”、“Ｈ”のいずれの入力信号によっても後段が活性化する可能性のある信号の入力初段回路として同様の構成をとることによって、同様の効果を奏する。
さらに、後段回路の活性化が外部入力信号の“Ｌ”への遷移によってのみ起こるか、“Ｌ”、“Ｈ”のいずれの遷移によっても起こり得るかによって外部入力信号を区別した場合に、外部入力信号の同一種類に含まれる信号が入力される入力バッファ初段回路の論理回路構成は同じものとすることによって、動作速度を統一するという観点からも望ましい。
また、ここでは、後段回路の活性化が外部入力信号が“Ｌ”への遷移することによってのみ起こる信号の入力初段回路の論理回路構成をＮＯＲゲート、“Ｌ”、“Ｈ”のいずれの遷移によっても活性化し得る外部入力信号の論理回路構成をＮＡＮＤゲートとしたが、インバータ回路にスイッチング素子を付加した構成など、同様の機能を持つ回路で置き換えることも可能である。
【００２５】
【発明の効果】
この発明によれば、外部電源電位を供給される入力初段回路に入力される外部信号はロウアドレスストローブ信号、カラムアドレス信号、ライトイネーブル信号、アウトプットイネーブル信号等の制御信号のうち、少なくともいずれか一つを含むものとすることによって、待機時における消費電流の削減できるものである。
【００２６】
この発明によれば、内部電源電位を供給される入力初段回路に入力される外部信号はアドレス信号、データ入力信号のいずれか一つ若しくは両方を含むことによって、後段回路に供給する電位を安定なものとすることが可能である。
【００２７】
【図面の簡単な説明】
【図１】この発明の一実施例による半導体装置の電源系統図を示すブロック図。
【図２】この発明の一実施例による半導体装置を示す回路図である。
【図３】この発明の他の実施例による半導体装置を示す回路図である。
【図４】従来の技術による半導体装置の電源系統図を示すブロック図。
【図５】従来の技術による半導体装置を示すブロック図。
【符号の説明】
１．外部電源、        ２．降圧回路、          ３．降圧回路、
４．データ入出力バッファ最終段回路、    ５ａ．入力バッファ初段回路
５ｂ．入力バッファ後段回路、  ６．後段回路、  ７．メモリセルアレイ
８．周辺回路、        ９．データ入出力信号、  １０．／ＲＡＳ信号
１１．／ＣＡＳ信号    １２．／ＷＥ信号        １３．／ＯＥ信号
１４．アドレス信号、  １５ａ、１５ｂ、１５ｃ、１５ｄ．バッファ回路
１６ａ．データ出力バッファ回路、   １６ｂ．データ入力バッファ回路
１７．メモリセルアレイ、            １８．内部制御信号発生回路、
１９．Ｙアドレスバッファ回路、      ２０．Ｘアドレスバッファ回路、
２１．Ｙアドレスデコーダ、          ２２．Ｘアドレスデコーダ、
２３．センスアンプ、               ２４．制御信号入力バッファ初段回路、
２５．入力バッファ初段回路、        ２６．入力バッファ回路、
２７．／ＲＡＳ信号、  ２８、２９、３５、３６．ＰチャネルＭＯＳＦＥＴ、
３０、３１、３７、３８．ＮチャネルＭＯＳＦＥＴ、
３２、３９．入力初段回路出力、      ３３．内部電源、
３４．アドレス信号、               ４０、４１．ＰチャネルＭＯＳＦＥＴ、
４２、４３．ＮチャネルＭＯＳＦＥＴ、４４．入力初段回路出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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