(57)【特許請求の範囲】
【請求項１】
シリコン基板にバッファ膜を形成してその上に窒化シリコン膜をパターン形成する工程と、該シリコン基板を酸化してバーズビーク状のゲート絶縁膜を形成する工程と、前記窒化シリコン膜及び前記バッファ膜を除去して前記ゲート絶縁膜間のシリコン基板を露出させ、その露出部分を食刻してゲートホールを形成する工程と、該シリコン基板に対して垂直方向から蒸着物質を入射し、前記ゲート絶縁膜上のゲート電極層及びゲートホール内の金属層を形成する工程と、前記ゲートホール内の金属層上に電界放出チップを形成する工程と、を含んでなることを特徴とする低電圧駆動型フィールドエミッタアレイの製造方法。
【請求項２】
シリコン基板がドーピングされたシリコン基板である請求項１記載の低電圧駆動型フィールドエミッタアレイの製造方法。
【請求項３】
シリコン基板は、ガラス、石英又はセラミック上のドーピングされた多結晶シリコンである請求項１記載の低電圧駆動型フィールドエミッタアレイの製造方法。
【請求項４】
シリコン基板は、ガラス、石英又はセラミック上のドーピングされた非晶質シリコンである請求項１記載の低電圧駆動型フィールドエミッタアレイの製造方法。
【請求項５】
バッファ膜及びゲート絶縁膜を熱酸化法で形成する請求項１記載の低電圧駆動型フィールドエミッタアレイの製造方法。
【請求項６】
バッファ膜及びゲート絶縁膜を低温高圧熱酸化法、又はシリコンの多孔質化及び低温熱酸化法を施して形成する請求項１記載の低電圧駆動型フィールドエミッタアレイの製造方法。
【請求項７】
シリコン基板上にゲート絶縁膜を介して設けたゲート電極層と、ゲートホール内に前記シリコン基板に接続させて設けた電界放出チップと、を有してなるフィールドエミッタアレイの製造方法において、選択酸化（ＬＯＣＯＳ）工程によりゲート絶縁膜を形成し、これに続けてシリコン基板を食刻することでゲートホールを形成するようにしたことを特徴とするフィールドエミッタアレイの製造方法。
【請求項８】
ゲートホールを形成した後、シリコン基板に対し垂直方向から蒸着物質を蒸着してゲート電極層を形成する請求項７記載のフィールドエミッタアレイの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、低電圧駆動型フィールドエミッタアレイの製造方法、より詳細にはホトマスクでパターニングするときの大きさよりも小さな直径のゲートホールを有する低電圧駆動型フィールドエミッタアレイの製造方法に関するものである。
【０００２】
【従来の技術】
フィールドエミッタディスプレイ(field emission display:FED)は平板ディスプレイ(flat panel display)の一種で、近年それに関する研究開発が活発に行なわれている。フィールドエミッタアレイ(field emitter array：FEA)はＦＥＤにおいてカソード（陰極）のゲートとして機能するため、低電圧で駆動可能なＦＥＡの開発がＦＥＤ開発成否の鍵を握ることになる。
【０００３】
このフィールドエミッタにおける放出電流(emisson current) は、相対的な陽極（＋）電圧が印加されるゲート電極によりカソードの先端部、つまり電界放出チップに加わる電界の強さが大きくなるに連れて増加する。そしてこの電界の強さは、電界放出素子の大きさに反比例する［N.E.McGruer and Z.Huang,IVMC '93 Technical Digest, P.135(1993)参照］。従って、電界放出素子（field emitter element ）の大きさを小さくすればその分、駆動電圧はこれに比例して低くすることができる。これに加え、フィールドエミッタの大きさを小さくすると電子の放出源である電界放出素子の単位密度を高めることができるので、より一層駆動電圧を低下させることができる。そのため、電界放出素子の大きさをいかにして小さくするか、その方法についての研究開発が行われているものの、ホトマスクを用いてゲートホールの直径を狭める方法には限界があった。
【０００４】
いわゆる、スピントタイプ(Spindt-type) のフィールドエミッタの製造方法［C.A.Spindt,I.Brodie,L.Humphrey,and E.R.Westerberg,J.Appl.Phys,47,P.5248(1976) ］の概略を図３に則して説明する。予めドーピングされたシリコンウエハ３１を熱酸化して絶縁層３２を形成し、その上に金属膜３３を蒸着しゲート電極を形成する。そして、ホトリソグラフィー技術を利用して微細なゲートホール３４をパターニングし［図３（イ）］、ゲートホール部分の金属層３３及び絶縁層３２を連続的に食刻除去して図３（ロ）に示す断面構造の基板を作る。
【０００５】
次に、この基板を電子ビーム蒸着機に設置し、その蒸着面に対し傾斜角(grazing angle) を有する、いわば「庇状」の分離層３５を蒸着形成する［図３（ハ）］。次いで、蒸着物質が基板面に対して垂直方向で入射するように金属層を蒸着していくとゲートホール３４の下方に位置するシリコン基板３１に金属層３６が形成される。それと共に、分離層３５上にも蒸着物質が堆積し、蒸着していくにつれてゲートホール３４の開孔幅が次第に狭くなり、遂にはゲートホール３４の上部が閉塞し、その内側には閉空間が生じる。この結果、ドーピングされたシリコン基板３１には円錐突起状の電界放出チップ３６が形成される［図３（ニ）］。
【０００６】
そしてゲート電極３３上の分離層３５だけを選択的に食刻すると分離層３５上のチップ物質からなる金属層もリフトオフされて［図３（ホ）］、図４に示すような最終形状の電界放出素子が得られる。
【０００７】
ところで、このスピントタイプ(Spindt-type) のフィールドエミッタの製造方法のうち重要な工程は、ホトリソグラフィー技術を駆使して感光膜に約１μｍ程のゲートホールをパターニングする工程である。そして、一般的には、ホトマスクアライナあるいは電子ビーム露光装置、イオンビーム露光装置といった装置等がパターニングに際して使用されている。
【０００８】
しかしながら、ホトマスクアライナを使用する場合には、基板の全面を同時にパターニングすることが可能であるが、直径１μｍ以下のゲートホールを製造するには精度的に困難である。また、電子ビーム露光装置やイオンビーム露光装置を用いる場合には、直径１μｍ以下のゲートホールを作ることは可能であるが、基板全面にゲートホールをパターニングするのに長時間を必要とするため、ＦＥＤパネルの量産性を考慮すると必ずしも適したものとはいえない。
【０００９】
そこで、このようなゲートホールの幅を狭める１つの解決策として、側壁(side-wall) 形成技術を利用する方法が提示されている［D.Stephani,D.Peters,W.Bartsch,C.A.Spindt,and C.E.Holland,IVMC '92,Program and Abstracts,P.8-4(1992) ］。これによると、先ず、カソード，絶縁層，ゲートを順次形成してその上に第１犠牲層(sacrificial layer) を蒸着する。次にホトリソグラフィーにより１μｍ程度のゲートホールを食刻形成した後、第２犠牲層を蒸着する。そしてドライエッチングをすると犠牲層のホールの大きさが０．４μｍ程度に狭まり、これをエッチングマスクとして使用しゲート電極をエッチングする方法である。
【００１０】
【発明が解決しようとする課題】
このような従来技術に対して、本発明の目的は、直径が１μｍ以下のゲートホールを有するフィールドエミッタアレイを基板に対して均一に、かつ比較的短時間に製造する方法を提供することにある。また、本発明の他の目的は、ホトマスクでパターニングするときの大きさよりも小さな径のゲートホールのフィールドエミッタアレイを製造する方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記のような目的のために本発明では、シリコン基板上にゲート絶縁膜を介して設けたゲート電極層と、ゲートホール内に前記シリコン基板に接続させて設けた電界放出チップとを有してなるフィールドエミッタアレイを製造するについて、前記シリコン基板に酸化工程を施すことによりゲート絶縁膜を形成し、これに続けてシリコン基板を食刻することでゲートホールを形成するようにしている。この場合、ゲートホールを形成した後に、シリコン基板に対し垂直方向から蒸着物質を蒸着することでゲート電極層を形成するようにするとよい。
【００１２】
より具体的には、シリコン基板にバッファ膜及び窒化シリコン膜を順次形成し、このシリコン基板を酸化してバーズビーク（bird's  beak）状のゲート絶縁膜を形成する工程と、前記窒化シリコン膜及びバッファ膜を除去して前記ゲート絶縁膜間のシリコン基板を露出させ、その露出部分を食刻してゲートホールを形成する工程と、該シリコン基板に対して垂直方向から蒸着物質を入射し、前記ゲート絶縁膜上のゲート電極層及びゲートホール内の金属層を形成する工程と、前記ゲートホール内の金属層上に電界放出チップを形成する工程を含むような低電圧駆動型フィールドエミッタアレイの製造方法とする。
【００１３】
また本発明では、上記のような低電圧駆動型フィールドエミッタアレイの製造方法について、シリコン基板としてドーピングされたシリコン基板、並びにガラス、石英若しくはセラミック上のドーピングされた多結晶シリコンあるいは非晶質シリコンであるシリコン基板を用いるようにしている。
【００１４】
さらに本発明では、上記のような低電圧駆動型フィールドエミッタアレイの製造方法によってバッファ膜及びゲート絶縁膜を形成する際には、熱酸化方法、特にガラスを使用する場合には低温高圧熱酸化法、又はシリコンの多孔質化（anodization)及び低温熱酸化方法を行なうものである。
【００１５】
本発明によるフィールドエミッタアレイの製造方法は、ゲート絶縁膜を形成する過程でゲートホールの直径を狭める手法を用いることにより、コンタクトマスクアライナ（contact mask aligner）を使用しながらも１μｍより小さいサブミクロンクラスのゲートホールを基板全体に均一に形成することを可能にする。即ち、従来のようにゲート電極層までを形成しておいてからゲートホールをつくるのではなく、ゲート絶縁膜を形成する際にゲートホールをつくるようにし、該ゲート絶縁膜形成過程でゲートホールのサイズを狭めることの可能な工程を用いるようにしている。そして、小さくなったゲートホールに基づいてゲート電極層を形成し、このゲート電極層に相応する電界放出チップを形成することで、全体的に小さな素子を製造することが可能になる。この場合のゲートホールを狭めることの可能なゲート絶縁膜形成の手法としては、選択酸化（ＬＯＣＯＳ）工程を用いればよい。このような簡単な手法により、高価な電子ビーム露光装置やイオンビーム露光装置を用いずとも、ホトマスクアライナで形成したゲートホールを狭められ、サブミクロンクラスのゲートホールパターンを容易に再現性よく形成できるものである。
【発明の実施の形態】
【００１６】
以下、本発明による低電圧駆動型フィールドエミッタアレイの製造方法について、その好適な実施形態を添附の図面、図１（イ）〜（ト）に沿って説明する。
【００１７】
［図１（イ）］  先ず、ドーピングされたシリコン基板４１を熱酸化してバッファ膜４２を薄く形成する。このドーピングされたシリコン基板４１はカソード電極として機能するものである。そして、その上に窒化シリコン膜４３を適切な厚さ（例えば１，６００Å）で蒸着し、ホトマスクアライナによるホトリソグラフィーにより図１（イ）のように微細な（例えば１．４μｍ）窒化シリコン膜４３をパターニング形成する。この窒化シリコン膜４３は、次の酸化工程における選択酸化用のマスクとなる。
【００１８】
［図１（ロ）］  次に、上記シリコン基板４１に対して湿式酸化又は乾式酸化工程を施すと、図１（ロ）に示すような露出したシリコン表面領域では酸化膜４４が厚く形成され、窒化シリコン膜パターン４３の下部領域では、そのパターンの境界部分に所謂バーズ・ビーク(bird's  beak)状の酸化膜４４端部が形成される。この酸化膜４４は、電界放出素子が動作する際のカソードとゲート電極の間のゲート絶縁膜として機能することになる。
【００１９】
［図１（ハ）］  そして、窒化シリコン膜４３を湿式食刻し、バッファ膜４２の厚さ分、即ちシリコン基板４１が露出するまで食刻をかけると、このシリコン露出部、即ち最終的にゲートホールの直径となる酸化膜４４の非形成領域は、選択酸化によって上記（イ）の工程で形成された窒化シリコン膜４３のパターン幅よりも遙に狭くなる。この露出したシリコン基板４１を乾式又は湿式食刻すると、酸化膜４４の形状には殆ど影響を受けずに図１（ハ）のような断面構造のゲートホール４８が形成される。このときのシリコン基板４１を乾式食刻する方法としては、例えばＳＦ6 ガスを使用して低電力で食刻する方法が一例として挙げられる。この場合には、酸化膜４４に影響を与えることなく図１（ハ）に示すような酸化膜４４の端部下をアンダーカットした台形断面形状を形成できる。但し、勿論この方法に限定されるものではない。
【００２０】
［図１（ニ）］  次にシリコン基板４１を図示せぬ電子ビーム蒸着機に設置し、シリコン基板４１に対して垂直方向に入射するように蒸着物質を蒸着すると、酸化膜４４の下部壁面やそれに隠れるシリコン基板４１には蒸着物質は蒸着せず、図１（ニ）のように酸化膜４４上部及びゲートホール４８底面に蒸着物質が蒸着してゲート電極層４５が形成される。なお、上記蒸着物質としては、例えばモリブデン、ニオビウム（ｎｉｏｂｉｕｍ）、クロミウム（ｃｈｒｏｍｉｕｍ）、ハフニウム（ｈａｆｎｉｕｍ）等が使用されるが勿論これらに限定されるものではなく、またその厚さはゲートホール４８の大きさにより決定される。
【００２１】
［図１（ホ）（ヘ）］  以上の工程を経た後は、いわゆるスピント工程(Spindt process)と呼ばれる公知の電界放出チップ製造工程を経る。即ち、電子ビーム蒸着機を用い、ゲートホール４８内には蒸着しないように所定の傾斜角をもって蒸着を行い、分離層４６を酸化膜４４の上部のみに形成した後［図１（ホ）］、蒸着物質をシリコン基板４１に対して垂直方向に入射し、電界放出チップ４７を形成する［図１（ヘ）］。この蒸着物質は、ゲートホール４８内のシリコン基板４１に形成された金属層４５’の上面及び分離層４６上に堆積し、蒸着形成が進むにつれて分離層４６上に堆積する蒸着物質のゲートホール４８上における間隔は徐々に狭くなる。そして、この部分が塞がると、いわば円錐突起状の電界放出チップ４７が形成される。なお、分離層４６の一例を挙げると、アルミニウム、酸化アルミニウム、ニッケル等が使用され、また電界放出チップ４７の一例としてモリブデン、ニオビウム、ハフニウム等が使用される。
【００２２】
［図１（ト）］  そして、分離層４６を食刻すると、ゲートホール４８を閉塞している蒸着物質が分離層４６と共にシリコン基板４１からリフトオフされ、図１（ト）や図２のような断面構造を有する電界放出素子が完成される。
【００２３】
本発明による電界放出素子の製造工程において、選択酸化には９００℃以上の高温が必要なので、ドーピングされたシリコン基板の代わりにガラス、石英(quartz)又はセラミックの板の上にドーピングされた多結晶シリコン又は非晶質シリコンを蒸着したものを基板として、本発明による製造工程を適用することも可能である。特にガラスの場合には、その融点が低いことを考えると、高温でのシリコンの熱酸化方法でゲート絶縁層を形成する代わりに低温高圧熱酸化法を用いることが好ましい。また、例えば陽極酸化法(anodization )等によって多孔質化されたシリコンを低温で熱酸化する方法を使用することもできる。
【００２４】
【発明の効果】
本発明により製造される電界放出素子は、その大きさが非常に小さいことから、シリコン基板上に高密度で形成することができ、従って同一画素数であっても画素面積を小さくする、あるいは同じ画素面積で画素数を増やすことができる。即ち、例えば４インチ×４インチの基板であれば１０００×１０００個の画素数を有する高解像度のＦＥＤパネルの製造が可能であり、特に透射型大型表示器などの高解像度を要求するシステムに容易に応用することができる。また、本発明に係る電界放出素子は小さく、その作動にはゲートとカソード間の印加電圧が１０〜３０Ｖ程度で十分なので、ＦＥＤパネル製作時にＭＯＳＦＥＴの製造工程を同時進行して駆動回路(drive  circuit)を同じ基板上に具現することができることから、別途製造された駆動ＩＣをパネルに連結するのに生じる複雑、煩雑な工程を経る必要がなく、製造コストの削減に有効である。さらに、本発明による製造工程を実施する場合、量産性を向上するために既存のホトマスクアライナを使用するので、処理量を大きくしつつ１μｍ以下の再現性のよいパターンを形成することができ、特にＦＥＤパネルの製造に応用する場合、１μｍ未満のゲートホールの大きさを有する電界放出素子を基板全面に均一に形成でき、しかも駆動電圧も画期的に低くすることができる。また、本発明により製造された電界放出素子は、従来技術により製造される電界放出素子と比べて遙に小さいので、工程上使用され消耗される金属及び絶縁物質が少なくてすむことから原料コストの節減に有効である。
【図面の簡単な説明】
【図１】（イ）〜（ト）は、本発明の実施形態による低電圧駆動型フィールドエミッタアレイの製造工程図である。
【図２】本発明に係る実施の形態により製造したフィールドエミッタアレイの断面形状を示す図である。
【図３】（イ）〜（ホ）は、従来の方法(Spindt process)による低電圧駆動型フィールドエミッタアレイの製造工程図である。
【図４】従来の方法(Spindt process)による低電圧駆動型フィールドエミッタアレイの製造方法によって製造したフィールドエミッタアレイの断面形状を示す図である。
【符号の説明】
４１  シリコン基板
４２  バッファ膜
４３  窒化シリコン膜
４４  酸化膜（ゲート絶縁膜）
４５  ゲート電極層
４６  分離層
４７  電界放出チップ
４８  ゲートホール
【図１】
0003712766.tif 000002
【図２】
0003712766.tif 000003
【図３】
0003712766.tif 000004
【図４】
0003712766.tif 000005