(57)【特許請求の範囲】
【請求項１】
同一半導体基板上に第１のＭＯＳ型トランジスタおよび第２のＭＯＳ型トランジスタならびに抵抗素子が混在してなる半導体装置の製造方法であって、
半導体基板の表面上に素子分離絶縁膜および第１のゲート絶縁膜を形成する工程と、
前記素子分離絶縁膜の上および前記第１のゲート絶縁膜の上に前記第１のＭＯＳ型トランジスタのゲート電極およびエッチングストッパ膜となる第１の多結晶シリコン膜を形成する工程と、
前記第１のＭＯＳ型トランジスタのゲート電極の形成領域および前記エッチングストッパ膜の形成領域に第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクにして前記第１の多結晶シリコン膜をパターニングして、前記第１のＭＯＳ型トランジスタのゲート電極および前記エッチングストッパ膜を形成する工程と、
前記第１のレジストパターンを剥離する工程と、
前記半導体基板の表面上に第２のゲート絶縁膜を形成する工程と、
全面に前記第２のＭＯＳ型トランジスタのゲート電極および前記抵抗素子となる第２の多結晶シリコン膜を形成する工程と、
前記第２のＭＯＳ型トランジスタのゲート電極の形成領域および前記抵抗素子の形成領域に第２のレジストパターンを形成する工程と、
前記第２のレジストパターンをマスクにして前記第２の多結晶シリコン膜をパターニングして、前記第２のＭＯＳ型トランジスタのゲート電極および前記抵抗素子を形成する工程と、
前記第２のレジストパターンを剥離した後、全面にシリコン酸化膜からなる層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記エッチングストッパ膜の上層の前記第２の多結晶シリコン膜からなる前記抵抗素子に連なるコンタクトホールを開孔する工程と、
前記コンタクトホールを通して前記抵抗素子にコンタクトする金属配線層を前記層間絶縁膜の上に形成する工程
とを具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の多結晶シリコン膜は予め不純物を含んだ多結晶シリコンである、または、前記第１の多結晶シリコン膜を形成する工程と前記エッチングストッパ膜を形成する工程との間に前記第１の多結晶シリコン膜に不純物を導入する工程を具備することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２の多結晶シリコン膜は予め不純物を含んだ多結晶シリコンである、または、前記第２の多結晶シリコン膜に不純物を導入する工程を具備することを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
同一半導体基板上に第１のＭＯＳ型トランジスタおよび第２のＭＯＳ型トランジスタならびに抵抗素子が混在してなる半導体装置の製造方法であって、
半導体基板上に素子分離絶縁膜および第１のゲート絶縁膜を形成する工程と、
前記素子分離絶縁膜の上および前記第１のゲート絶縁膜の上に前記第１のＭＯＳ型トランジスタのゲート電極およびエッチングストッパ膜となる第１の多結晶シリコン膜を形成する工程と、
前記第１のＭＯＳ型トランジスタのゲート電極の形成領域および前記エッチングストッパ膜の形成領域に第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクにして前記第１の多結晶シリコン膜をパターニングして、前記第１のＭＯＳ型トランジスタのゲート電極および前記抵抗素子に対するコンタクトの形成領域を含む領域に前記エッチングストッパ膜を形成する工程と、
前記第１のレジストパターンを剥離した後、前記半導体基板の表面上に第２のゲート絶縁膜と第２の多結晶シリコン膜を順次形成する工程と、
前記エッチングストッパ膜と前記第２のゲート絶縁膜と前記第２の多結晶シリコン膜が堆積されている領域の一部にイオン注入を行い前記エッチングストッパ膜と前記第２の多結晶シリコン膜の間にある前記第２のゲート絶縁膜を絶縁破壊する工程と、
前記第２の多結晶シリコン膜をパターニングするための第２のレジストパターンを形成する工程と、
前記第２のレジストパターンをマスクにして前記第２の多結晶シリコン膜をパターニングして、前記第２のＭＯＳ型トランジスタのゲート電極と前記抵抗素子を形成する工程と、
前記第２のレジストパターンを剥離した後、全面にシリコン酸化膜からなる層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記エッチングストッパ膜の上層の前記第２の多結晶シリコン膜からなる前記抵抗素子に連なるコンタクトホールを開孔する工程と、
前記コンタクトホールを通して前記抵抗素子にコンタクトする金属配線層を前記層間絶縁膜の上に形成する工程
とを具備することを特徴とする半導体装置の製造方法。
【請求項５】
前記第１の多結晶シリコン膜は予め不純物を含んだ多結晶シリコンである、または、前記第１の多結晶シリコン膜を形成する工程と前記エッチングストッパ膜を形成する工程との間に前記第１の多結晶シリコン膜に不純物を導入する工程を具備することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記第２の多結晶シリコン膜は予め不純物を含んだ多結晶シリコンである、または、前記第２の多結晶シリコン膜に不純物を導入する工程を具備することを特徴とする請求項４または５記載の半導体装置の製造方法。
【請求項７】
同一半導体基板上に第１のＭＯＳ型トランジスタおよび第２のＭＯＳ型トランジスタならびに抵抗素子が混在してなる半導体装置の製造方法であって、
半導体基板上に素子分離絶縁膜および第１のゲート絶縁膜を形成する工程と、
前記素子分離絶縁膜の上および前記第１のゲート絶縁膜の上にエッチングストッパ膜および第１のＭＯＳ型トランジスタのゲート電極となる第１の多結晶シリコン膜を形成する工程と、
前記エッチングストッパ膜の形成領域および第１のＭＯＳ型トランジスタのゲート電極の形成領域に第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクにして前記第１の多結晶シリコン膜をパターニングして、前記第１のＭＯＳ型トランジスタのゲート電極および前記抵抗素子に対するコンタクトの形成領域を含む領域に前記エッチングストッパ膜を形成する工程と、
前記第１のレジストパターンを剥離した後、前記素子分離絶縁膜の上および前記第１のゲート絶縁膜の上および前記エッチングストッパ膜の上に第２の絶縁膜を形成する工程と、
前記エッチングストッパ膜の上の第２の絶縁膜の一部を除去する工程と、
前記素子分離絶縁膜の上および前記第２のゲート絶縁膜の上および前記エッチングストッパ膜の上に前記第２のＭＯＳ型トランジスタのゲート電極および前記抵抗素子となる第２の多結晶シリコン膜を形成する工程と、
前記第２の多結晶シリコン膜をパターニングするための第２のレジストパターンを形成する工程と、
前記第２のレジストパターンをマスクにして前記第２の多結晶シリコン膜をパターニングして前記第２のＭＯＳ型トランジスタのゲート電極および前記抵抗素子を形成する工程と、
前記第２のレジストパターンを剥離した後、全面にシリコン酸化膜からなる層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記エッチングストッパ膜の上層の前記第２の多結晶シリコン膜からなる前記抵抗素子に連なるコンタクトホールを開孔する工程と、
前記コンタクトホールを通して前記抵抗素子にコンタクトする金属配線層を前記層間絶縁膜の上に形成する工程
とを具備することを特徴とする半導体装置の製造方法。
【請求項８】
前記第１の多結晶シリコン膜は予め不純物を含んだ多結晶シリコンである、または、前記第１の多結晶シリコン膜を形成する工程と前記エッチングストッパ膜を形成する工程との間に前記第１の多結晶シリコン膜に不純物を導入する工程を具備することを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記第２の多結晶シリコン膜は予め不純物を含んだ多結晶シリコンである、または、前記第２の多結晶シリコン膜に不純物を導入する工程を具備することを特徴とする請求項７または８記載の半導体装置の製造方法。
【請求項１０】
同一半導体基板上にそれぞれ異なる膜厚のゲート絶縁膜を有する第１のＭＯＳ型トランジスタおよび第２のＭＯＳ型トランジスタならびに抵抗素子が混在してなる半導体装置の製造方法であって、
半導体基板上に素子分離絶縁膜および第１のＭＯＳ型トランジスタの第１のゲート絶縁膜を形成する工程と、
前記素子分離絶縁膜の上および前記第１のゲート絶縁膜の上にエッチングストッパ膜および第１のＭＯＳ型トランジスタのゲート電極となる第１の多結晶シリコン膜を形成する工程と、
前記エッチングストッパ膜の形成領域および前記第１のＭＯＳ型トランジスタのゲート電極の形成領域に第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクにして前記第１の多結晶シリコン膜および前記第１のゲート絶縁膜を除去して、前記抵抗素子に対するコンタクトの形成領域を含む領域に前記エッチングストッパ膜を形成する工程と、
前記第１のレジストパターンを剥離した後、前記素子分離絶縁膜の上および前記第１の多結晶シリコン膜の上に前記第１のゲート絶縁膜とは異なる膜厚の第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜の上に前記第２のＭＯＳ型トランジスタのゲート電極および前記抵抗素子となる第２の多結晶シリコン膜を形成する工程と、
前記エッチングストッパ膜と前記第２のゲート絶縁膜と前記第２の多結晶シリコン膜が堆積されている領域の一部にイオン注入を行い前記エッチングストッパ膜と前記第２の多結晶シリコン膜の間にある前記第２のゲート絶縁膜を絶縁破壊する工程と、
前記抵抗素子の形成予定領域上にシリコン酸化膜からなる絶縁膜を形成する工程と、
前記第１の多結晶シリコン膜と前記第２の多結晶シリコン膜に不純物を導入する工程と、
全面に導電性膜を形成する工程と、
前記第１のＭＯＳ型トランジスタのゲート電極と前記第２のＭＯＳ型トランジスタのゲート電極となる領域に第３のレジストパターンを形成する工程と、
前記第３のレジストパターンをマスクに前記第１のＭＯＳ型トランジスタのゲート電極と前記第２のＭＯＳ型トランジスタのゲート電極を形成すると同時に前記抵抗素子を形成する工程と、
前記第１、第２のＭＯＳ型トランジスタのソース・ドレインを形成する工程と、
全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜および前記絶縁膜に前記エッチングストッパ膜の上層の前記第２の多結晶シリコン膜からなる前記抵抗素子に連なるコンタクトホールを開孔する工程と、
前記コンタクトホールを通して前記抵抗素子にコンタクトする金属配線層を前記層間絶縁膜の上に形成する工程
とを具備することを特徴とする半導体装置の製造方法。
【請求項１１】
同一半導体基板上にそれぞれ異なる膜厚のゲート絶縁膜を有する第１のＭＯＳ型トランジスタおよび第２のＭＯＳ型トランジスタならびに抵抗素子が混在してなる半導体装置の製造方法であって、
半導体基板上に素子分離絶縁膜および第１のＭＯＳ型トランジスタの第１のゲート絶縁膜を形成する工程と、
前記素子分離絶縁膜の上および前記第１のゲート絶縁膜の上にエッチングストッパ膜および第１のＭＯＳ型トランジスタのゲート電極となる第１の多結晶シリコン膜を形成する工程と、
前記エッチングストッパ膜の形成領域および前記第１のＭＯＳ型トランジスタのゲート電極の形成領域に第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクにして前記第１の多結晶シリコン膜および前記第１のゲート絶縁膜を除去して前記エッチングストッパ膜を形成する工程と、
前記第１のレジストパターンを剥離した後、前記素子分離絶縁膜の上および前記第１の多結晶シリコン膜の上に前記第１のゲート絶縁膜とは異なる膜厚の第２のゲート絶縁膜を形成する工程と、
前記エッチングストッパ膜上の前記第２のゲート絶縁膜の一部を除去する工程と、
前記第２のゲート絶縁膜の上に前記第２のＭＯＳ型トランジスタのゲート電極および前記抵抗素子となる第２の多結晶シリコン膜を形成する工程と、
前記抵抗素子の形成予定領域上にシリコン酸化膜からなる絶縁膜を形成する工程と、
前記第１の多結晶シリコン膜と前記第２の多結晶シリコン膜に不純物を導入する工程と、
全面に導電性膜を形成する工程と、
前記第１のＭＯＳ型トランジスタのゲート電極と前記第２のＭＯＳ型トランジスタのゲート電極となる領域に第３のレジストパターンを形成する工程と、
前記第３のレジストパターンをマスクに前記第１のＭＯＳ型トランジスタのゲート電極と前記第２のＭＯＳ型トランジスタのゲート電極を形成すると同時に前記抵抗素子を形成する工程と、
前記第１、第２のＭＯＳ型トランジスタのソース・ドレインを形成する工程と、
全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜および前記絶縁膜に前記エッチングストッパ膜の上層の前記第２の多結晶シリコン膜からなる前記抵抗素子に連なるコンタクトホールを開孔する工程と、
前記コンタクトホールを通して前記抵抗素子にコンタクトする金属配線層を前記層間絶縁膜の上に形成する工程
とを具備することを特徴とする半導体装置の製造方法。
【請求項１２】
同一半導体基板上にそれぞれ異なる膜厚のゲート絶縁膜を有するＭＯＳ型トランジスタおよび２層多結晶シリコン型メモリセルトランジスタならびに抵抗素子が混在してなる半導体装置の製造方法であって、
半導体基板上に素子分離絶縁膜およびＭＯＳ型トランジスタの第１のゲート絶縁膜を形成する工程と、
前記素子分離絶縁膜の上および前記第１のゲート絶縁膜の上にエッチングストッパ膜およびＭＯＳ型トランジスタのゲート電極となる第１の多結晶シリコン膜を形成する工程と、
前記エッチングストッパ膜の形成領域および前記ＭＯＳ型トランジスタのゲート電極の形成領域に第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクにして前記第１の多結晶シリコン膜を除去して、前記抵抗素子に対するコンタクトの形成領域を含む領域に前記エッチングストッパ膜を形成する工程と、
前記第１のレジストパターンを剥離した後、前記素子分離絶縁膜の上および前記第１のゲート絶縁膜の上および前記第１の多結晶シリコン膜の上に前記第１のゲート絶縁膜とは異なる膜厚の第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜の上に前記メモリセルトランジスタのフローティングゲート電極および前記抵抗素子となる第２の多結晶シリコン膜を形成する工程と、
前記エッチングストッパ膜と前記第２のゲート絶縁膜と前記第２の多結晶シリコン膜が堆積されている領域の一部にイオン注入を行い前記エッチングストッパ膜と前記第２の多結晶シリコン膜の間にある前記第２の絶縁膜を絶縁破壊する工程と、
前記抵抗素子と前記メモリセルトランジスタのゲート電極となる領域に第２のレジストパターンを形成する工程と、
前記第２のレジストパターンをマスクに前記第２の多結晶シリコン膜と前記第２のゲート絶縁膜をエッチングする工程と、
前記第２のレジストパターンを剥離した後、全面にシリコン酸化膜からなる第３のゲート絶縁膜を形成する工程と、
全面に第３の多結晶シリコン膜を堆積する工程と、
前記ＭＯＳ型トランジスタのゲート電極の形成予定領域以外の領域に第３のレジストパターンを形成する領域と、
前記第３のレジストパターンをマスクに前記第３に多結晶シリコン膜および前記第３の絶縁膜をエッチングする工程と、
前記第３のレジストパターンを剥離した後、全面に導電性膜を形成する工程と、
前記メモリセルトランジスタのゲート電極となる領域および前記ＭＯＳトランジスタのゲート電極となる領域に第４のレジストパターンを形成する工程と、
前記第４のレジストパターンをマスクに前記導電性膜と前記第３の多結晶シリコン膜をエッチングして前記抵抗素子と前記ＭＯＳ型トランジスタのゲート電極を形成する工程と、
前記メモリセルトランジスタ形成予定領域以外に第４のレジストパターンを形成する工程と、
前記第４のレジストパターンと前記第３のレジストパターンをマスクに前記第３のゲート絶縁膜と前記第２の多結晶シリコン膜をエッチングして前記セルトランジスタのゲート電極を形成する工程と、
前記第３および前記第４のレジストパターンを除去する工程と、
前記ＭＯＳ型トランジスタおよび前記メモリセルトランジスタのソース・ドレインを形成する工程と、
全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜および前記第３のゲート絶縁膜に前記エッチングストッパ膜の上層の前記第２の多結晶シリコン膜からなる前記抵抗素子に連なるコンタクトホールを開孔する工程と、
前記コンタクトホールを通して前記抵抗素子にコンタクトする金属配線層を前記層間絶縁膜の上に形成する工程
とを具備することを特徴とする半導体装置の製造方法。
【請求項１３】
前記第１の多結晶シリコン膜は予め不純物を含んだ多結晶シリコンである、または、前記第１の多結晶シリコン膜を形成する工程と前記エッチングストッパ膜を形成する工程との間に前記第１の多結晶シリコン膜に不純物を導入する工程を具備することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記第２の多結晶シリコン膜は予め不純物を含んだ多結晶シリコンである、または、前記第２の多結晶シリコン膜に不純物を導入する工程を具備することを特徴とする請求項１２または１３記載の半導体装置の製造方法。
【請求項１５】
前記第３の多結晶シリコン膜は予め不純物を含んだ多結晶シリコンである、または、前記第３の多結晶シリコン膜に不純物を導入する工程を具備することを特徴とする請求項１２乃至１４のいずれか１つに記載の半導体装置の製造方法。
【請求項１６】
同一半導体基板上にそれぞれ異なる膜厚のゲート絶縁膜を有するＭＯＳ型トランジスタおよび２層多結晶シリコン型メモリセルトランジスタならびに抵抗素子が混在してなる半導体装置の製造方法であって、
半導体基板上に素子分離絶縁膜およびＭＯＳ型トランジスタの第１のゲート絶縁膜を形成する工程と、
前記素子分離絶縁膜の上および前記第１のゲート絶縁膜の上にエッチングストッパ膜およびＭＯＳ型トランジスタのゲート電極となる第１の多結晶シリコン膜を形成する工程と、
前記エッチングストッパ膜の形成領域および前記ＭＯＳ型トランジスタのゲート電極の形成領域にレジストパターンを形成する工程と、
前記レジストパターンをマスクにして前記第１の多結晶シリコン膜を除去して前記エッチングストッパ膜を形成する工程と、
前記レジストパターンを剥離した後、前記素子分離絶縁膜の上および前記第１のゲート絶縁膜の上および前記第１の多結晶シリコン膜の上に前記第１のゲート絶縁膜とは異なる膜厚の第２のゲート絶縁膜を形成する工程と、
前記エッチングストッパ膜の直上の前記第２のゲート絶縁膜を除去する工程と、
前記第２のゲート絶縁膜の上に前記メモリセルトランジスタのフローティングゲート電極および前記抵抗素子となる第２の多結晶シリコン膜を形成する工程と、
前記抵抗素子と前記メモリセルトランジスタのゲート電極となる領域に第３のレジストパターンを形成する工程と、
前記第３のレジストパターンをマスクに前記第２の多結晶シリコン膜と前記第２のゲート絶縁膜をエッチングする工程と、
全面にシリコン酸化膜からなる第３のゲート絶縁膜を形成する工程と、
全面に第３の多結晶シリコン膜を堆積する工程と、
前記ＭＯＳ型トランジスタのゲート電極の形成予定領域以外の領域に第３のレジストパターンを形成する領域と、
前記第３のレジストパターンをマスクに前記第３に多結晶シリコン膜および前記第３のゲート絶縁膜をエッチングする工程と、
全面に導電性膜を形成する工程と、
前記メモリセルトランジスタのゲート電極となる領域および前記ＭＯＳトランジスタのゲート電極となる領域に第４のレジストパターンを形成する工程と、
前記第４のレジストパターンをマスクに前記導電性膜と前記第３の多結晶シリコン膜をエッチングして前記抵抗素子と前記ＭＯＳ型トランジスタのゲート電極を形成する工程と、
前記メモリセルトランジスタ形成予定領域以外に第４のレジストパターンを形成する工程と、
前記第４のレジストパターンと前記第３のレジストパターンをマスクに前記第３のゲート絶縁膜と前記第第２の多結晶シリコン膜をエッチングして前記メモリセルトランジスタのゲート電極を形成する工程と、
前記第３のレジストパターンおよび前記第４のレジストパターンを除去する工程と、
前記ＭＯＳ型トランジスタおよび前記メモリセルトランジスタのソース・ドレインを形成する工程と、
全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜および前記第３のゲート絶縁膜に前記エッチングストッパ膜の上層の前記第２の多結晶シリコン膜からなる前記抵抗素子に連なるコンタクトホールを開孔する工程と、
前記コンタクトホールを通して前記抵抗素子にコンタクトする金属配線層を前記層間絶縁膜の上に形成する工程
とを具備することを特徴とする半導体装置の製造方法。
【請求項１７】
前記第１の多結晶シリコン膜は予め不純物を含んだ多結晶シリコンである、または、前記第１の多結晶シリコン膜を形成する工程と前記エッチングストッパ膜を形成する工程との間に前記第１の多結晶シリコン膜に不純物を導入する工程を具備することを特徴とする請求項１６記載の半導体装置の製造方法。
【請求項１８】
前記第２の多結晶シリコン膜は予め不純物を含んだ多結晶シリコンである、または、前記第２の多結晶シリコン膜に不純物を導入する工程を具備することを特徴とする請求項１６または１７記載の半導体装置の製造方法。
【請求項１９】
前記第３の多結晶シリコン膜は予め不純物を含んだ多結晶シリコンである、または、前記第３の多結晶シリコン膜に不純物を導入する工程を具備することを特徴とする請求項１６乃至１８のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に薄膜の導電性膜と金属配線層とのコンタクトの構造とその形成方法に関するもので、例えば不揮発性半導体メモリの製造方法に適用される。
【０００２】
【従来の技術】
近年、半導体装置への高速化・高密度化の要求は益々高くなっており、その両者の要求を実現させるため、デバイス寸法は縮小、電源電圧はそのままという傾向にある。換言すれば、デバイス内部の電界は高まる一方であるが、ゲート酸化膜は薄膜化できず、特に不揮発性メモリでは、書き込み／消去動作時に高電圧を印加するのでゲート酸化膜の耐圧が問題になる。
【０００３】
そこで、従来の不揮発性メモリでは、複数のゲート酸化膜を使用しており、高い電源電圧が印加される素子（以下ＨＶ素子と記す）には厚いゲート酸化膜を、前記電源電圧よりも小さい電圧で動作させる他の素子（以下ＬＶ素子と記す、例えば不揮発性メモリセル）には前記厚いゲート酸化膜より薄いゲート酸化膜を使用している。
【０００４】
一方、デバイス内部で複数の電圧が必要とされる場合には、複数の外部電源を用いるデバイスが増えてきている。このようなデバイスでは、複数の外部電源をデバイス内部で複数の電源に選り分けるために、高抵抗素子を使った電源抵抗分割方式を採用することが多い。
【０００５】
ところで、不揮発性メモリにおいて、高抵抗素子として利用されるものとしては、不揮発性メモリセルのフローティングゲート用ポリシリコンを利用する方法があり、それについて以下に図７乃至図９を参照しながら説明する。
【０００６】
まず、図７（ａ）に示すように、半導体基板３０１上に素子分離絶縁膜３０２を形成し、前記素子分離絶縁膜３０２を除く前記半導体基板３０１上にＨＶ素子用のゲート酸化膜３０３を形成する。その後、ポリシリコン３０４を形成し、前記周辺素子形成予定領域にレジストパターン３０５を形成する。
【０００７】
その後、前記レジストパターン３０５をマスクとして前記ＨＶ素子形成予定領域を除く領域にある前記ポリシリコン３０４およびシリコン酸化膜３０３をエッチングして除去した後、前記レジストパターン３０５を除去する。
【０００８】
次に、図７（ｂ）に示すように、ＬＶ素子用となるシリコン酸化膜３０６を形成した後、ポリシリコン３０７を形成し、前記ＬＶ素子（セルおよび高抵抗素子）形成予定領域にレジストパターン３０８を形成する。
【０００９】
その後、前記レジストパターン３０８をマスクに前記ＬＶ素子（セルおよび高抵抗素子）形成予定領域以外にあるポリシリコン３０７およびシリコン酸化膜３０６をエッチングして除去した後、前記レジストパターン３０８を除去する。
【００１０】
次に、図７（ｃ）に示すように、前記ポリシリコン３０７および前記ポリシリコン３０４上にＳｉＯ2 膜３０９とポリシリコン３１０を例えば全面（必ずしも全面でなくてもよい）に堆積した後、ＬＶ素子形成予定領域にレジストパターン３１１を形成する。
【００１１】
その後、図８（ａ）に示すように、前記レジストパターン３１１をマスクにして、前記ポリシリコン３１０と前記ＳｉＯ2 膜３０９をエッチングして除去した後、前記レジストパターン３１１を除去する。
【００１２】
次に、ＷＳｉ膜３１２を全面（必ずしも全面でなくてよい）に堆積し、ＨＶ素子形成予定領域およびセル形成予定領域にレジストパターン３１３を形成する。その後、前記レジストパターン３１３をマスクにして、図８（ｂ）に示すように、前記ＷＳｉ膜３１２とポリシリコン３１０、３０４をエッチングして除去する。
【００１３】
次に、前記レジストパターン３１３を残したまま、セル形成予定領域以外の領域にレジストパターン３１４を堆積する。その後、前記レジストパターン３１３と前記レジストパターン３１４をマスクにして、図８（ｃ）に示すように、前記ＳｉＯ2 膜３０９とポリシリコン膜３０７をエッチングして除去した後、前記レジストパターン３１３および３１４を除去する。その後、後酸化を行うことにより、ＳｉＯ2 膜３１５を形成し、セルの拡散層３１６と周辺素子の拡散層３１７を形成する。
【００１４】
次に、図９（ａ）に示すように、ＳｉＯ2 膜３１８を全面に堆積し、コンタクト領域以外の領域に、レジストパターン３１９を形成し、前記レジストパターン３１９をマスクにしてエッチングによってコンタクト開孔を行う。
【００１５】
次に、前記レジストパターン３１９を除去した後、図９（ｂ）に示すように、アルミ配線３２０を形成する。
ところで、抵抗素子は、十分に高い抵抗値を確保することが望ましく、高速動作を可能とするために寄生容量を制御する必要がある。これを実現するには、抵抗素子となるポリシリコンの膜厚を薄くするしかない。前述の従来例として挙げたものも例外ではなく、一部が抵抗素子として使用されるポリシリコン膜３０７の膜厚は薄膜であればある程望ましい。
【００１６】
しかし、前述の従来例では、図９（ｂ）に示したコンタクトホールをエッチング加工する際、十分に薄膜化された抵抗素子用のポリシリコン膜３０７をコンタクトホールが突き抜けてしまい、最悪、下地基板と抵抗素子間の絶縁性が保てなくなり、歩留まりが低下する大きな要因となる。
【００１７】
このため、抵抗素子の寄生容量の増加を覚悟して、抵抗素子用のポリシリコン膜３０７の膜厚は２００ｎｍ程度と厚いものしか使用できない現実があり、デバイスの高速動作を制限する要因となっている。
【００１８】
また、抵抗素子用のポリシリコン膜３０７の膜厚をある程度確保しても、エッチング加工の振れにより、コンタクトホールの突き抜けの制御が十分でなく、歩留まりを下げる要因となっている。
【００１９】
【発明が解決しようとする課題】
上記したように従来の半導体装置およびその製造方法は、高速動作・高信頼性確保のために抵抗素子となるポリシリコンの膜厚を薄くすると、抵抗素子に配線を接続するためのコンタクトホールをエッチング加工する際にコンタクトホールが抵抗素子を突き抜けてしまい、歩留まりがダウンするという問題があった。
【００２０】
本発明は上記の問題点を解決すべくなされたもので、抵抗素子として高速動作・高信頼性確保のために不可欠な寄生容量が小さい薄膜のポリシリコンの利用を可能とし、工程を増やすことなくプロセスマージンを拡大し、抵抗素子と下地基板間のリークによる不良を解消し、高い歩留まりを保証し得る半導体装置の製造方法を提供することを目的とする。
【００２２】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、同一半導体基板上に第１のＭＯＳ型トランジスタおよび第２のＭＯＳ型トランジスタならびに抵抗素子が混在してなる半導体装置の製造方法であって、半導体基板の表面上に素子分離絶縁膜および第１のゲート絶縁膜を形成する工程と、前記素子分離絶縁膜の上および前記第１のゲート絶縁膜の上に前記第１のＭＯＳ型トランジスタのゲート電極およびエッチングストッパ膜となる第１の多結晶シリコン膜を形成する工程と、前記第１のＭＯＳ型トランジスタのゲート電極の形成領域および前記エッチングストッパ膜の形成領域に第１のレジストパターンを形成する工程と、前記第１のレジストパターンをマスクにして前記第１の多結晶シリコン膜をパターニングして、前記第１のＭＯＳ型トランジスタのゲート電極および前記エッチングストッパ膜を形成する工程と、前記第１のレジストパターンを剥離する工程と、前記半導体基板の表面上に第２のゲート絶縁膜を形成する工程と、全面に前記第２のＭＯＳ型トランジスタのゲート電極および前記抵抗素子となる第２の多結晶シリコン膜を形成する工程と、前記第２のＭＯＳ型トランジスタのゲート電極の形成領域および前記抵抗素子の形成領域に第２のレジストパターンを形成する工程と、前記第２のレジストパターンをマスクにして前記第２の多結晶シリコン膜をパターニングして、前記第２のＭＯＳ型トランジスタのゲート電極および前記抵抗素子を形成する工程と、前記第２のレジストパターンを剥離した後、全面にシリコン酸化膜からなる層間絶縁膜を形成する工程と、前記層間絶縁膜に前記エッチングストッパ膜の上層の前記第２の多結晶シリコン膜からなる前記抵抗素子に連なるコンタクトホールを開孔する工程と、前記コンタクトホールを通して前記抵抗素子にコンタクトする金属配線層を前記層間絶縁膜の上に形成する工程とを具備することを特徴とする。
【００２３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
図１乃至図３は、本発明の第１の実施の形態に係る不揮発性メモリの製造方法における主要工程での基板断面構造の一部を示している。
【００２４】
この不揮発性メモリには、高い電源電圧が印加される周辺回路用トランジスタ（周辺トランジスタ）と、前記周辺トランジスタよりも低い電源電圧が印加される２層ポリシリコン型のメモリセルと、前記メモリセルの動作可能な電源電圧を設定するために使用される抵抗素子が同一基板上に存在する。
【００２５】
次に、上記不揮発性メモリの製造工程を説明する。
まず、図１（ａ）に示すように、周知のＬＯＣＯＳ（選択酸化）法により厚さ７００ｎｍの素子分離膜１０２を形成したＰ型シリコン基板１０１の表面に、９５０℃のドライ酸化によって周辺トランジスタのゲート絶縁膜となる３０ｎｍのシリコン酸化膜（ＳｉＯ2 膜）１０３を形成する。
【００２６】
なお、前記周辺トランジスタのゲート絶縁膜としては、ＳｉＯ2 膜１０３に限らず、シリコン酸化膜を熱窒化した膜、またはＳｉＮ膜、またはＳｉＯ2 膜とＳｉＮ膜の複合膜を用いてもよい。
【００２７】
続いて、前記周辺トランジスタのゲート電極およびエッチングストッパ膜となる多結晶シリコン１０４を周知のＬＰＣＶＤ（減圧気相成長）法により厚さ１００ｎｍ形成する。その後、図示しないが、リン拡散あるいはリンイオンのイオン注入により前記多結晶シリコン１０４を所望の不純物濃度にしておく。
【００２８】
次に、周知のリソグラフィ技術を用いて、周辺トランジスタ形成予定領域にレジストパターン１０５、抵抗素子の金属配線層（例えばアルミ配線層）のコンタクト形成予定領域を含む領域にレジストパターン１０５ａを形成する。この際、前記レジストパターン１０５ａが抵抗素子のアルミ配線層コンタクト部よりも大きければ、抵抗素子形成予定領域よりも小さくてもかまわない。
【００２９】
その後、前記レジトパターン１０５および１０５ａをマスクに、図１（ｂ）に示すように、前記多結晶シリコン１０４とシリコン酸化膜１０３をエッチング加工し、前記レジストパターン１０５および１０５ａを除去する。
【００３０】
次に、図１（ｂ）に示すように、８００℃のドライ酸化によって前記Ｐ型シリコン基板１０１上にセルトランジスタのゲート絶縁膜となる厚さ１０ｎｍのシリコン酸化膜１０６を形成する。この時、前記多結晶シリコン１０４も同時に酸化され、前記多結晶シリコン１０４の表面に薄いシリコン酸化膜（ＳｉＯ2 膜）１０６が形成される。
【００３１】
なお、前記セルトランジスタのゲート絶縁膜および前記多結晶シリコン１０４上の絶縁膜としては、ＳｉＯ2 膜に限らず、シリコン酸化膜を熱窒化した膜、またはＳｉＮ膜、またはＳｉＯ2 膜とＳｉＮ膜の複合膜を用いてもよい。
【００３２】
続いて、前記メモリセルのフローティングゲートおよび抵抗素子となる多結晶シリコン膜１０７を周知のＬＰＣＶＤ法により厚さ１００ｎｍ形成し、図示しないが、リン拡散あるいはリンイオンのイオン注入により前記多結晶シリコン１０７を所望の不純物濃度にしておく。その後、前記メモリセルのフローティングゲートおよび抵抗素子の形成予定領域にレジストパターン１０８を形成する。
【００３３】
その後、前記レジストパターン１０８をマスクに、図１（ｃ）に示すように、前記多結晶シリコン膜１０７およびシリコン酸化膜１０６をエッチング加工した後、前記レジストパターン１０８を除去する。
【００３４】
次に、図１（ｃ）に示すように、８００℃のドライ酸化によって２０ｎｍのシリコン酸化膜１０９を全面に形成し、引き続きＬＰＣＶＤ法によりメモリセルのコントロールゲートとなる１００ｎｍの多結晶シリコン１１０を形成する。
【００３５】
その後、周辺トランジスタ形成領域以外の領域にレジストパターン１１１を形成し、このレジストパターン１１１をマスクに、図２（ａ）に示すように、周辺トランジスタ形成領域の多結晶シリコン１１０およびシリコン酸化膜１０９をエッチングした後、前記レジストパターン１１１を除去する。
【００３６】
次に、図２（ａ）に示すように、高融点金属シリサイド膜（例えばＷＳｉ）１１２を周知のスパッタリング法により全面（必ずしも全面でなくてもよい）に３００ｎｍ堆積した後、周辺トランジスタ形成予定領域とメモリセル形成予定領域にレジストパターン１１３を形成する。なお、上記高融点金属シリサイド膜１１２の代わりに、同じくゲート電極の配線抵抗削減を目的として、ポリシリコン膜を用いるようにしても良く、あるいは高融点金属、例えばＷを用いるようにしても良い。
【００３７】
その後、前記レジストパターン１１３をマスクに、図２（ｂ）に示すように、周辺トランジスタ形成予定領域・メモリセル形成予定領域以外のＷＳｉ膜１１２と多結晶シリコン１１０をエッチングする。
【００３８】
次に、前記レジストパターン１１３を残したまま、メモリセル形成予定領域以外にレジストパターン１１４を形成し、前記レジストパターン１１３と前記レジストパターン１１４をマスクにして、図２（ｃ）に示すように、前記シリコン酸化膜１０９と前記多結晶シリコン１０７をエッチングした後、前記レジストパターン１１３と前記レジストパターン１１４を除去する。
【００３９】
その後、後酸化を行うことにより、図２（ｃ）に示すように、周辺トランジスタおよびメモリセルの表面にシリコン酸化膜１１５が形成される。
その後、図３（ａ）に示すように、メモリセルのソース・ドレインの拡散層１１６と周辺トランジスタのソース・ドレインの拡散層１１７を所望の濃度で形成する。その際、前記多結晶シリコン１０７（アルミ配線層コンタクト形成予定領域を含む）および１０４が堆積している領域にもイオン注入を行い、前記アルミ配線層コンタクト形成予定領域の多結晶シリコン１０７と１０４との間にあるシリコン酸化膜１０６を絶縁破壊し、多結晶シリコン１０７と１０４とを電気的に導通させておく。
【００４０】
その後、周知のＣＶＤ法によってパシベーション膜としてＢＰＳＧ膜１１８を厚さ１．８ｕｍ形成する。その後、コンタクト形成予定領域にレジストパターン１１９を形成する。
【００４１】
次に、図３（ｂ）に示すように、前記レジストパターン１１９をマスクにして前記ＢＰＳＧ膜１１８をエッチングすることによってコンタクト開孔を行う。その後、前記レジストパターン１１９を除去した後、アルミ配線１２０を形成する。
【００４２】
なお、前記ＢＰＳＧ膜１１８にコンタクト開孔を行う時、高抵抗素子の上層の多結晶シリコン１０７は、シリコン酸化膜１１５に対するエッチング選択比が低いのでエッチングされてしまうが、下層の多結晶シリコン膜１０４がエッチングストッパとして働くので、高抵抗素子から基板へのリーク電流は防止される。
【００４３】
この場合、前記多結晶シリコン１０７とアルミ配線層１２０との接合面積が小さくなって両者の接触面積が少なくなってしまうが、先の工程で、多結晶シリコン１０７と多結晶シリコン１０４とを電気的に導通させているので、抵抗素子とアルミ配線層とのコンタクト抵抗は、多結晶シリコン１０７とアルミ配線層１２０との接合面積および多結晶シリコン１０４とアルミ配線層１２０との接合面積の和で決まるので、抵抗素子とアルミ配線層とのコンタクト抵抗を下げることができる。
【００４４】
また、コンタクト抵抗をさらに下げたいならば、多結晶シリコン１０７と１０４の間にあるシリコン酸化膜１０６をエッチングにより除去しておけばよい。
前記したようにエッチングストッパとして働いた多結晶シリコン酸化膜１０４は、レジストパターン１０５および１０５ａを形成するためのマスクパターンを修正するだけで特別な工程を増やすことなく形成することができる。
【００４５】
即ち、工程を増加することなく、薄膜のフローティングゲートにアルミ配線層のコンタクトを容易に形成できるものである。
即ち、上記した第１の実施の形態では、ポリシリコン膜１０７上の絶縁膜１０９およびＢＰＳＧ膜１１８にコンタクト開孔を行う時、予めコンタクトホール直下の領域に絶縁膜１０６を介して少なくとも前記絶縁膜１０９に対してエッチング選択比を有するエッチングストッパ膜１０４を形成しておくことにより、薄膜のポリシリコン膜１０７を用いた抵抗素子をコンタクトホールが突き抜けてしまっても、エッチングストッパ膜１０４で下地基板への突き抜けを防ぐことができる。従って、抵抗素子用のポリシリコン膜１０７を高速動作・高信頼性確保に必要な所望の膜厚まで薄膜化することが可能になる。
【００４６】
上記方法により製造された不揮発性メモリの構造において、コンタクトホールがエッチングストッパ膜１０４まで突き抜けた場合、ポリシリコン膜１０７とそれに接続される配線層との接触面積は急激に下り、両者のコンタクト抵抗は大幅に上昇する。高抵抗素子として充分高い抵抗値が必要な場合は問題はないが、高抵抗素子としてある程度低い所望の抵抗値が必要な場合は、以下の手法（１）、（２）により高抵抗素子とそれに接続される配線層とのコンタクト抵抗の上昇を抑制することが可能になる。
【００４７】
（１）前記したようにポリシリコン膜１０７とエッチングストッパ膜１０４との間の絶縁膜１０９を絶縁破壊し、ポリシリコン膜１０７とエッチングストッパ膜１０４とを電気的に接続しておく。
【００４８】
（２）エッチングストッパ膜１０４の少なくとも一部上にポリシリコン膜１０７を積層し、ポリシリコン膜１０７とエッチングストッパ膜１０４とを電気的に接続しておく。
【００４９】
また、前記エッチングストッパ膜１０４の形成に際しては、同一基板上に存在するＭＯＳトランジスタのゲート電極配線層で用いているポリシリコン膜１０４の一部を用いるので、特別なポリシリコンを堆積する必要がなく、工程の増加はなく、製造コストの上昇に繋がらない。
【００５０】
図４乃至図６は、本発明の第２の実施の形態に係る半導体装置の製造方法における主要工程での基板断面構造の一部を示している。
この半導体装置は、周辺回路で２種類の多結晶シリコン膜を使用しており、高い電源電圧が印加されるＨＶ系トランジスタ（例えば周辺トランジスタ）と、前記ＨＶ系トランジスタよりも低い電源電圧が印加されるＬＶ系トランジスタと、前記ＬＶ系トランジスタの動作可能な電源電圧を設定するために使用される抵抗素子が同一基板上に存在する。
【００５１】
次に、上記半導体装置の製造工程を説明する。
まず、図４（ａ）に示すように、周知のＬＯＣＯＳ法により厚さ７００ｎｍの素子分離膜２０２を形成したＰ型シリコン基板２０１の表面に、９５０℃のドライ酸化によって周辺トランジスタのゲート絶縁膜となる３０ｎｍのシリコン酸化膜（ＳｉＯ2 膜）２０３を形成する。
【００５２】
なお、前記周辺トランジスタのゲート絶縁膜としては、ＳｉＯ2 膜１０３に限らず、シリコン酸化膜を熱窒化した膜、またはＳｉＮ膜、またはＳｉＯ2 膜とＳｉＮ膜の複合膜を用いてもよい。
【００５３】
続いて、前記周辺トランジスタのゲート電極および抵抗素子となる多結晶シリコン２０４を周知のＬＰＣＶＤ法により厚さ１００ｎｍ形成する。その後、図示しないが、リン拡散あるいはリンイオンのイオン注入により前記多結晶シリコン２０４を所望の不純物濃度にしておく。
【００５４】
次に、周知のリソグラフィ技術を用いて、周辺トランジスタ形成予定領域にはレジストパターン２０５、抵抗素子と金属配線層（例えばアルミ配線層）とのコンタクトの形成予定領域を含む領域にはレジストパターン２０５ａを形成する。前記レジストパターン２０５ａは、抵抗素子のアルミ配線層コンタクト部よりも大きければ、抵抗素子形成予定領域よりも小さくてもかまわない。
【００５５】
その後、前記レジトパターン２０５および２０５ａをマスクに、図４（ｂ）に示すように、前記多結晶シリコン２０４とシリコン酸化膜２０３とをエッチング加工した後、前記レジストパターン２０５および２０５ａを除去する。
【００５６】
次に、図４（ｂ）に示すように、８００℃のドライ酸化によってＬＶ系トランジスタのゲート絶縁膜となる厚さ１０ｎｍのシリコン酸化膜２０６を前記Ｐ型シリコン基板２０１上に形成する。この時、前記多結晶シリコン２０４も同時に酸化され、その表面に薄いシリコン酸化膜（ＳｉＯ2 膜）２０６が形成される。
【００５７】
なお、前記セルトランジスタのゲート絶縁膜および前記多結晶シリコン２０４上の絶縁膜としては、ＳｉＯ2 膜に限らず、シリコン酸化膜を熱窒化した膜、またはＳｉＮ膜、またはＳｉＯ2 膜とＳｉＮ膜の複合膜を用いてもよい。
【００５８】
続いて、前記ＬＶ系トランジスタおよび抵抗素子となる多結晶シリコン膜２０７を周知のＬＰＣＶＤ法により厚さ１００ｎｍ形成し、図示しないが、リン拡散あるいはリンイオンのイオン注入により前記多結晶シリコン２０７を所望の不純物濃度にしておく。その後、前記ＬＶ系トランジスタおよび抵抗素子の形成予定領域にレジストパターン２０８を形成する。
【００５９】
その後、前記レジストパターン２０８をマスクに、図４（ｃ）に示すように、前記多結晶シリコン膜２０７およびシリコン酸化膜２０６をエッチング加工した後、前記レジストパターン２０８を除去する。
【００６０】
その後、図示しないが、前記抵抗素子の多結晶シリコン２０７（アルミ配線層コンタクト形成予定領域を含む）と多結晶シリコン酸化膜２０４とが堆積している領域にイオン注入を行い、多結晶シリコン２０７と多結晶シリコン酸化膜２０４との間にあるシリコン酸化膜２０６を絶縁破壊し、多結晶シリコン２０７と多結晶シリコン酸化膜２０４とを電気的に導通させておく。この時に使用するレジストパターンは、図示しないが、図４（ｃ）に示すＳｉＯ2 膜２０９を形成する際に使用するレジストパターン２０９を用いてもよい。
【００６１】
次に、図４（ｃ）に示すように、ＳｉＯ2 膜を全面（必ずしも全面でなくてもよい）に堆積し、図示しないがレジストパターンを用いて、抵抗素子形成予定領域にＳｉＯ2 膜２０９を形成する。
【００６２】
その後、リンイオンを注入することにより、多結晶ポリシリコン２０４と多結晶ポリシリコン２０７とを所望の不純物濃度にする。この時、抵抗素子形成領域はＳｉＯ2 膜２０９により覆われており、不純物はドーピングされない。
【００６３】
次に、図５（ａ）に示すように、高融点金属シリサイド膜（例えばＷＳｉ）２１０を周知のスパッタリング法により全面（必ずしも全面でなくてもよい）に３００ｎｍ堆積した後、ＬＶ系トランジスタ形成予定領域およびＨＶ系トランジスタ形成予定領域にレジストパターン２１１を形成する。
【００６４】
その後、前記レジストパターン２１１をマスクに、図５（ｂ）に示すように、前記ＷＳｉ膜２１０と多結晶シリコン膜２０７とをエッチング加工した後、レジストパターン２１１を除去する。
【００６５】
その後、後酸化を行うことにより、図５（ｂ）に示すように、ＬＶ系トランジスタとＨＶ系トランジスタの表面にシリコン酸化膜２１２が形成される。その後、図５（ｃ）に示すように、ソース・ドレインの拡散層２１３を所望の濃度で形成する。
【００６６】
次に、周知のＣＶＤ法によってパシベーション膜としてＢＰＳＧ膜２１４を厚さ１．８ｕｍ形成する。その後、コンタクト形成予定領域にレジストパターン２１５を形成する。
【００６７】
次に、前記レジストパターン２１５をマスクにして、図６に示すように、前記ＢＰＳＧ膜２１５をエッチングすることによってコンタクト開孔を行う。その後、前記レジストパターン２１５を除去した後、アルミ配線２１６を形成する。
【００６８】
なお、前記ＢＰＳＧ膜２１５にコンタクト開孔を行う時、高抵抗素子の上層の多結晶シリコン２０７は、シリコン酸化膜２０９に対するエッチング選択比が低いのでエッチングされてしまうが、下層の多結晶シリコン膜２０４がエッチングストッパとして働くので、高抵抗素子から基板へのリーク電流は防止される。
【００６９】
この場合、前記多結晶シリコン２０７とアルミ配線層２１６との接合面積が小さくなって両者の接触面積が少なくなってしまうが、先の工程で、多結晶シリコン２０７と多結晶シリコン２０４とを電気的に導通させているので、抵抗素子とアルミ配線層とのコンタクト抵抗は、多結晶シリコン２０７とアルミ配線層２１６との接合面積および多結晶シリコン２０４とアルミ配線層２１６との接合面積の和で決まるので、抵抗素子とアルミ配線層とのコンタクト抵抗を下げることができる。
【００７０】
また、コンタクト抵抗をさらに下げたいならば、多結晶シリコン２０７と２０４の間にあるシリコン酸化膜２０６をエッチングにより除去しておけばよい。
前記したようにエッチングストッパとして働いた多結晶シリコン酸化膜２０４は、レジストパターン２０５および２０５ａを形成するためのマスクパターンを修正し、抵抗素子のアルミ配線層コンタクト抵抗を下げるためのイオン注入工程を追加することにより、容易に形成することができる。
【００７１】
即ち、上記した第２の実施の形態では、従来例に比べて、抵抗素子のアルミ配線層コンタクト抵抗を下げるためのイオン注入工程を増加するだけで薄膜の多結晶シリコン２０７にアルミ配線層２１６のコンタクトを容易に形成できる。
【００７２】
なお、上記した第２の実施の形態では、ＬＶ系の多結晶ポリシリコンを高抵抗素子として用い、ＨＶ系トランジスタの多結晶ポリシリコンをエッチングストッパに用いたが、ＨＶ系トランジスタの多結晶ポリシリコンを高抵抗素子として用いる場合には、ＬＶ系の多結晶ポリシリコンをエッチングストッパに用いれば同様の効果が得られる。
【００７３】
【発明の効果】
上述したように本発明によれば、抵抗素子として高速動作・高信頼性確保のために不可欠な寄生容量が小さい薄膜のポリシリコンの利用を可能とし、工程を増やすことなくプロセスマージンを拡大し、抵抗素子と下地基板間のリークによる不良を解消し、高い歩留まりを保証し得る半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る不揮発性メモリの製造方法における主要工程の一部を示す断面図。
【図２】図１に続く製造工程を示す断面図。
【図３】図２に続く製造工程を示す断面図。
【図４】本発明の第２の実施の形態に係る半導体装置の製造方法を示す断面図。
【図５】図４に続く製造工程を示す断面図。
【図６】図５に続く製造工程を示す断面図。
【図７】従来の不揮発性メモリの製造方法における工程の一部を示す断面図。
【図８】図７に続く製造工程を示す断面図。
【図９】図８に続く製造工程を示す断面図。
【符号の説明】
１０１、２０１…シリコン基板、
１０２、２０２…フィールド酸化膜、
１０３、１０６、１０９、１１５、１１８、２０３、２０６、２０９、２１２、２１４…シリコン酸化膜、
１０５、１０５ａ…フォトレジストパターン、
１１６、１１７、２１３…不純物拡散層、
１０４、１０７、１１０、２０４、２０７…ポリシリコン膜、
１１２、２１０…高融点金属シリサイド膜、
１２０、２１６…金属配線層。
【図１】
0003665426.tif 000002
【図２】
0003665426.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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