(57)【特許請求の範囲】
【請求項１】
アドレスバッファと、ノーマルデコーダと、ノーマルメモリーセルアレイと、リダンダンシー回路とを含む強誘電体メモリ素子のリダンダンシー回路であって、
前記リダンダンシー回路は、
リダンダンシーメモリセルアレイと、
ペールアドレス信号を貯蔵するための第１プログラミングユニットと、
ペール数信号を貯蔵するための第２プログラミングユニットと、
前記第１プログラミングユニットおよび前記第２プログラミングユニットを制御するための複数の制御信号を生成する制御部と、
前記アドレスバッファからのアドレスと前記第１プログラミングユニットに貯蔵されたペールアドレスとを比較するためのアドレス比較部と、
前記アドレスバッファからのアドレスと前記アドレス比較部からの出力信号および前記第２プログラミングユニットからの出力信号に応答して、前記ノーマルメモリセルアレイと前記リダンダンシーメモリセルアレイを選択的にアクティブさせるためのリダンダンシーデコーダと
を具えたことを特徴とするリダンダンシー回路。
【請求項２】
前記第１プログラミングユニットは、
互いに相補的な信号を持つデータラインおよびレファレンスラインと、
前記データラインおよびレファレンスラインを通じてペールアドレス信号を貯蔵するための貯蔵部と、
外部からペールアドレスデータおよび書き込み信号を印加され、前記貯蔵部にペールアドレス信号を貯蔵させるための書き込み駆動部と、
前記データラインおよびレファレンスラインを通じて前記貯蔵部に貯蔵された信号をリ―ドするためのリード駆動部と、
前記データラインおよびレファレンスラインをフリーチャージさせるためのフリーチャージ部と
を有することを特徴とする請求項１記載のリダンダンシー回路。
【請求項３】
前記貯蔵部は、
前記データラインからの信号を貯蔵するための第１強誘電体キャパシタと、
前記レファレンスラインからの信号を貯蔵するための第２強誘電体キャパシタと
を有することを特徴とする請求項２記載のリダンダンシー回路。
【請求項４】
前記リード駆動部は、
前記データラインと前記レファレンスラインの信号の差を増幅するためのセンス増幅器と、
前記センス増幅器からの信号を貯蔵するためのラッチと
を有することを特徴とする請求項２記載のリダンダンシー回路。
【請求項５】
前記第２プログラミングユニットは、
データラインおよびレファレンスラインと、
前記データラインおよびレファレンスラインを通じてペール数信号を貯蔵するための貯蔵部と、
外部からペール数データおよび書き込み信号を印加され、前記貯蔵部にペール数信号を貯蔵させるための書き込み駆動部と、
前記データラインとレファレンスラインを通じて前記貯蔵部に貯蔵された信号をリードするためのリード駆動部と、
前記データラインおよびレファレンスラインをフリーチャージさせるためのフリーチャージ部と
を有することを特徴とする請求項１記載のリダンダンシー回路。
【請求項６】
前記貯蔵部は、
前記データラインからの信号を貯蔵するための第１強誘電体キャパシタと、
前記レファレンスラインからの信号を貯蔵するための第２強誘電体キャパシタと
を有することを特徴とする請求項５記載のリダンダンシー回路。
【請求項７】
前記リード駆動部は、
前記データラインと前記レファレンスラインの信号の差を増幅するためのセンス増幅器と、
前記センス増幅器からの信号を貯蔵するためのラッチと
を有することを特徴とする請求項５記載のリダンダンシー回路。
【請求項８】
前記アドレス比較部は、
前記アドレスバッファからのアドレスおよび前記第１プログラミングユニットに貯蔵されたペールアドレスを入力される複数の排他的論理和（ＥＸＯＲ）ゲートと、
前記複数のＥＸＯＲゲートからの出力を入力される否定論理和（ＮＯＲ）ゲートと
を有することを特徴とする請求項１記載の強誘電体メモリ素子のリダンダンシー回路。
【請求項９】
前記制御部は、チップイネーブル信号（／ＣＥ）を印加されて駆動されることを特徴とする請求項１記載のリダンダンシー回路。
【請求項１０】
アドレスバッファと、ノーマルデコーダと、ノーマルメモリセルアレイと、リダンダンシー回路を含み、
前記リダンダンシー回路が、リダンダンシーメモリセルアレイと、ペールアドレス信号を貯蔵するための第１プログラミングユニットと、ぺール数信号を貯蔵するための第２プログラミングユニットと、前記第１プログラミングユニットと上記第２プログラミングユニットを制御するための複数の制御信号を生成する制御部と、前記アドレスバッファからのアドレスと前記第１プログラミングユニットに貯蔵されたペールアドレスを比較するためのアドレス比較部と、前記ノーマルメモリセルアレイと前記リダンダンシーメモリセルアレイを選択的にアクティブさせるためのリダンダンシーデコーダとを具えた強誘電体メモリ素子のリダンダンシー回路を用い、
バーンイン（ｂｕｒｎ−ｉｎ）テスト後、前記制御部が
前記第１プログラミングユニットと第２プログラミングユニットを制御するための複数の制御信号を出力する第１工程と、
前記制御信号により前記第２プログラミングユニットに前記ペール数信号を貯蔵して、前記第１プログラミングユニットに前記ペールアドレス信号を貯蔵する第２工程と、
電源がオン（ｏｎ）された後、前記制御信号により前記貯蔵されたペールアドレス信号及びペール数信号が再度読み出され、該データが前記第１および第２プログラミングユニットに各々貯蔵される第３工程と、
前記アドレスバッファにアドレスが印加される第４工程と、
前記アドレス比較部で前記アドレスバッファからのアドレスと前記第１プログラミングユニットに貯蔵されたアドレスを比較してその結果を出力信号に発生する第５工程と、
前記アドレスバッファからのアドレスと前記アドレス比較部の出力信号および第２プログラミングユニットの出力信号に応答して、前記リダンダンシーデコーダでノーマルメモリセルアレイと前記リダンダンシーメモリセルアレイを選択的にアクティブさせる第６工程と
を具えたことを特徴とするリダンダンシー方法。
【請求項１１】
前記第２工程は、
外部から前記ペールアドレスデータと書き込み信号を前記第１プログラミングユニットに印加して、前記制御信号により前記第１プログラミングユニットに含まれた強誘電体キャパシタに前記ペールアドレス信号を貯蔵しながら、
外部から前記ペール数データと書き込み信号を前記第２プログラミングユニットに印加して、前記制御信号により前記第２プログラミングユニットに含まれた強誘電体キャパシタに前記ペール数信号を貯蔵する工程
を有することを特徴とする請求項１０記載のリダンダンシー方法。
【請求項１２】
前記第３工程は、
前記貯蔵されたペールアドレス信号およびペール数信号を前記第１及び第２プログラミングユニットに含まれたセンス増幅器により感知し増幅して、前記第１及び第２プログラミングユニットに含まれたラッチ部に貯蔵する工程
を有する請求項１１記載のリダンダンシー方法。
【請求項１３】
前記第５工程は、
前記アドレスバッファからのアドレスと第１プログラミングユニットからのペールアドレスを前記アドレス比較部に含まれた複数のＥＸＯＲゲートに各々入力する工程と、
前記ＥＸＯＲゲートらからの各出力を前記アドレス比較部に含まれた複数のＮＯＲゲートに入力して出力信号を発生する工程と
を有することを特徴とする請求項１２記載のリダンダンシー方法。
【請求項１４】
前記第６工程は、
前記第２プログラミングユニットの出力信号がペールアドレスのない信号の場合には、前記アドレスバッファからの出力アドレスを前記ノーマルデコーダに印加してノーマルメモリセルアレイブロックを選択する工程と、
前記第２プログラミングユニットの出力信号がペールアドレスのある信号の場合には、前記アドレス比較部の出力信号は、前記アドレスバッファのアドレスと前記ペールアドレスとが同一の場合には前記アドレスバッファの出力を切って前記リダンダンシーメモリセルアレイブロックのセルを選択し、同一でない場合には前記アドレスバッファのアドレスをノーマルデコーダに印加してノーマルメモリセルアレイを選択する工程と
を有することを特徴とする請求項１３記載のリダンダンシー方法。
【請求項１５】
前記第１工程は、
前記制御部にチップイネーブル信号を印加して駆動させる工程を有することを特徴とする請求項１０記載のリダンダンシー方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、リダンダンシー回路およびリダンダンシー方法に関し、特に、強誘電体メモリ素子（ｆｅｒｒｏ  ｅｌｅｃｔｒｉｃ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）においてペール（ｆａｉｌ）されたノーマル（ｎｏｒｍａｌ）メモリセルをリダンダンシーメモリセルにソフトウェア的にリペアするためのリダンダンシー回路およびリダンダンシー方法に関する。
【０００２】
【従来の技術】
メモリ素子を具現することにおいて、アレイされた多数のセルの中いくつかのセルがペールされたとして、そのメモリ素子全体をペール処理するということは、多大な浪費である。
【０００３】
したがって、通常的にＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）のようなメモリ素子は、ペールされたノーマルメモリセルをリダンダンシーメモリセルにリペアするためリダンダンシー回路を備えている。
【０００４】
一方、ＦＲＡＭ（ｆｅｒｒｏ  ｅｌｅｃｔｒｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）のような強誘電体メモリ素子のリダンダンシー回路は、既存のＤＲＡＭリダンダンシー回路をそのまま適用している。
【０００５】
【発明が解決しようとする課題】
このように公知されているリダンダンシー回路は、ハードウェア的な具現方法として、デコーダに備わっているリペアヒューズ（ｆｕｓｅ）を切断する方法を使用している。
【０００６】
このため、パッケージが完了されたメモリ素子をリペアできないという問題点がある。
【０００７】
すなわち、パッケージ完了された後、バーンイン（ｂｕｒｎ−ｉｎ）テスト等でペールが発見されたような場合には、ペールされたチップ（ｃｈｉｐ）をリペアできない。その結果、そのチップをそのまま焼却処理しなければならなくなり、素子の歩留まり（ｙｉｅｌｄ）が大きく低下してしまうことになる。
【０００８】
そこで、本発明の目的は、メモリ素子のリペアをソフトウェア的に具現化することにより、メモリ素子の歩留まりを大幅に向上させることが可能なリダンダンシー回路およびリダンダンシー方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明は、アドレスバッファと、ノーマルデコーダと、ノーマルメモリーセルアレイと、リダンダンシー回路とを含む強誘電体メモリ素子のリダンダンシー回路であって、前記リダンダンシー回路は、
リダンダンシーメモリセルアレイと、ペールアドレス信号を貯蔵するための第１プログラミングユニットと、ペール数信号を貯蔵するための第２プログラミングユニットと、前記第１プログラミングユニットおよび前記第２プログラミングユニットを制御するための複数の制御信号を生成する制御部と、前記アドレスバッファからのアドレスと前記第１プログラミングユニットに貯蔵されたペールアドレスとを比較するためのアドレス比較部と、前記アドレスバッファからのアドレスと前記アドレス比較部からの出力信号および前記第２プログラミングユニットからの出力信号に応答して、前記ノーマルメモリセルアレイと前記リダンダンシーメモリセルアレイを選択的にアクティブさせるためのリダンダンシーデコーダとを具えることによって、リダンダンシー回路を構成する。
【００１０】
ここで、前記第１プログラミングユニットは、互いに相補的な信号を持つデータラインおよびレファレンスラインと、前記データラインおよびレファレンスラインを通じてペールアドレス信号を貯蔵するための貯蔵部と、外部からペールアドレスデータおよび書き込み信号を印加され、前記貯蔵部にペールアドレス信号を貯蔵させるための書き込み駆動部と、前記データラインおよびレファレンスラインを通じて前記貯蔵部に貯蔵された信号をリードするためのリード駆動部と、前記データラインおよびレファレンスラインをフリーチャージさせるためのフリーチャージ部とを有することができる。
【００１１】
前記貯蔵部は、前記データラインからの信号を貯蔵するための第１強誘電体キャパシタと、前記レファレンスラインからの信号を貯蔵するための第２強誘電体キャパシタとを有することができる。
【００１２】
前記リード駆動部は、前記データラインと前記レファレンスラインの信号の差を増幅するためのセンス増幅器と、前記センス増幅器からの信号を貯蔵するためのラッチとを有することができる。
【００１３】
前記第２プログラミングユニットは、データラインおよびレファレンスラインと、前記データラインおよびレファレンスラインを通じてペール数信号を貯蔵するための貯蔵部と、外部からペール数データおよび書き込み信号を印加され、前記貯蔵部にペール数信号を貯蔵させるための書き込み駆動部と、前記データラインとレファレンスラインを通じて前記貯蔵部に貯蔵された信号をリードするためのリード駆動部と、前記データラインおよびレファレンスラインをフリーチャージさせるためのフリーチャージ部とを有することができる。
【００１４】
前記貯蔵部は、前記データラインからの信号を貯蔵するための第１強誘電体キャパシタと、前記レファレンスラインからの信号を貯蔵するための第２強誘電体キャパシタとを有することができる。
【００１５】
前記リード駆動部は、前記データラインと前記レファレンスラインの信号の差を増幅するためのセンス増幅器と、前記センス増幅器からの信号を貯蔵するためのラッチとを有することができる。
【００１６】
前記アドレス比較部は、前記アドレスバッファからのアドレスおよび前記第１プログラミングユニットに貯蔵されたペールアドレスを入力される複数の排他的論理和（ＥＸＯＲ）ゲートと、前記複数のＥＸＯＲゲートからの出力を入力される否定論理和（ＮＯＲ）ゲートとを有することができる。
【００１７】
前記制御部は、チップイネーブル信号（／ＣＥ）を印加されることによって駆動することができる。
【００１８】
本発明は、アドレスバッファと、ノーマルデコーダと、ノーマルメモリセルアレイと、リダンダンシー回路を含み、前記リダンダンシー回路が、リダンダンシーメモリセルアレイと、ペールアドレス信号を貯蔵するための第１プログラミングユニットと、ぺール数信号を貯蔵するための第２プログラミングユニットと、前記第１プログラミングユニットと上記第２プログラミングユニットを制御するための複数の制御信号を生成する制御部と、前記アドレスバッファからのアドレスと前記第１プログラミングユニットに貯蔵されたペールアドレスを比較するためのアドレス比較部と、前記ノーマルメモリセルアレイと前記リダンダンシーメモリセルアレイを選択的にアクティブさせるためのリダンダンシーデコーダとを具えた強誘電体メモリ素子のリダンダンシー回路を用い、バーンイン（ｂｕｒｎ−ｉｎ）テスト後、前記制御部が前記第１プログラミングユニットと第２プログラミングユニットを制御するための複数の制御信号を出力する第１工程と、前記制御信号により前記第２プログラミングユニットに前記ペール数信号を貯蔵して、前記第１プログラミングユニットに前記ペールアドレス信号を貯蔵する第２工程と、電源がオン（ｏｎ）された後、前記制御信号により前記貯蔵されたペールアドレス信号及びペール数信号が再度読み出され、該データが前記第１および第２プログラミングユニットに各々貯蔵される第３工程と、前記アドレスバッファにアドレスが印加される第４工程と、前記アドレス比較部で前記アドレスバッファからのアドレスと前記第１プログラミングユニットに貯蔵されたアドレスを比較してその結果を出力信号に発生する第５工程と、前記アドレスバッファからのアドレスと前記アドレス比較部の出力信号および第２プログラミングユニットの出力信号に応答して、前記リダンダンシーデコーダでノーマルメモリセルアレイと前記リダンダンシーメモリセルアレイを選択的にアクティブさせる第６工程とを具えることによって、リダンダンシー方法を提供する。
【００１９】
ここで、前記第２工程は、外部から前記ペールアドレスデータと書き込み信号を前記第１プログラミングユニットに印加して、前記制御信号により前記第１プログラミングユニットに含まれた強誘電体キャパシタに前記ペールアドレス信号を貯蔵しながら、外部から前記ペール数データと書き込み信号を前記第２プログラミングユニットに印加して、前記制御信号により前記第２プログラミングユニットに含まれた強誘電体キャパシタに前記ペール数信号を貯蔵する工程を有することができる。
【００２０】
前記第３工程は、前記貯蔵されたペールアドレス信号およびペール数信号を前記第１及び第２プログラミングユニットに含まれたセンス増幅器により感知し増幅して、前記第１及び第２プログラミングユニットに含まれたラッチ部に貯蔵する工程を有することができる。
【００２１】
前記第５工程は、前記アドレスバッファからのアドレスと第１プログラミングユニットからのペールアドレスを前記アドレス比較部に含まれた複数のＥＸＯＲゲートに各々入力する工程と、前記ＥＸＯＲゲートらからの各出力を前記アドレス比較部に含まれた複数のＮＯＲゲートに入力して出力信号を発生する工程とを有することができる。
【００２２】
前記第６工程は、前記第２プログラミングユニットの出力信号がペールアドレスのない信号の場合には、前記アドレスバッファからの出力アドレスを前記ノーマルデコーダに印加してノーマルメモリセルアレイブロックを選択する工程と、前記第２プログラミングユニットの出力信号がペールアドレスのある信号の場合には、前記アドレス比較部の出力信号は、前記アドレスバッファのアドレスと前記ペールアドレスとが同一の場合には前記アドレスバッファの出力を切って前記リダンダンシーメモリセルアレイブロックのセルを選択し、同一でない場合には前記アドレスバッファのアドレスをノーマルデコーダに印加してノーマルメモリセルアレイを選択する工程とを有することができる。
【００２３】
前記第１工程は、前記制御部にチップイネーブル信号を印加して駆動させる工程を有することができる。
【００２４】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態を詳細に説明する。
【００２５】
［概要］
まず、本発明の概要について説明する。
強誘電体キャパシタは、キャパシタ両端の電圧が０Ｖであるとき、誘起された電荷量が２つの状態で存在して電源の供給がなくても２進形態のデータを保存することができる。
【００２６】
このような特性をもつことを考慮して、強誘電体キャパシタは、非揮発性メモリ素子の記憶手段として利用可能である。
【００２７】
本発明は、このような強誘電体キャパシタの非揮発特性を利用したリダンダンシー回路及びリダンダンシー方法である。
【００２８】
すなわち、本発明は、アドレスバッファと、ノーマルデコーダと、ノーマルメモリセルアレイと、リダンダンシー回路とを含む強誘電体メモリ素子において、前記リダンダンシー回路は、リダンダンシーメモリセルアレイと、ペールアドレス信号を貯蔵するための第１プログラミングユニットと、ペール数信号を貯蔵するための第２プログラミングユニットと、前記第１プログラミングユニットと前記第２プログラミングユニットを制御するための複数の制御信号を生成する制御部と、前記アドレスバッファからのアドレスおよび前記第１プログラミングユニットに貯蔵されたペールアドレスが同一であるかを比較するためのアドレス比較部と、前記アドレスバッファからのアドレスと前記アドレス比較部からの出力信号および前記第２プログラミングユニットからの出力信号とに応答して、前記ノーマルメモリセルアレイと前記リダンダンシーメモリセルアレイを選択的にアクティブさせるためのリダンダンシーデコーダとを含む強誘電体メモリ素子のリダンダンシー回路を構成する。
【００２９】
また、本発明は、アドレスバッファと、ノーマルデコーダと、ノーマルメモリセルアレイと、リダンダンシー回路とを含み、前記リダンダンシー回路が、リダンダンシーメモリセルアレイと、ペールアドレス信号を貯蔵するための第１プログラミングユニットと、ペール数信号を貯蔵するための第２プログラミングユニットと、前記第１プログラミングユニットと前記第２プログラミングユニットを制御するための複数の制御信号を生成する制御部と、前記アドレスバッファからのアドレスと前記第１プログラミングユニットに貯蔵されたペールアドレスを比較するためのアドレス比較部と、前記メモリセルアレイと前記リダンダンシーメモリセルアレイを選択的にアクティブさせるためのリダンダンシーデコーダとを含む強誘電体メモリ素子のリダンダンシー回路を用い、
バーンインテスト後、前記制御部が、前記第１プログラミングユニットと第２プログラミングユニットを制御するための複数の制御信号を出力する第１工程と、前記制御信号により、前記第２プログラミングユニットに前記ペール数信号を貯蔵して、前記第１プログラミングユニットに前記ペールアドレス信号を貯蔵する第２工程と、電源がオン（ｏｎ）された後、前記制御信号により前記貯蔵されたペールアドレス信号およびペール数信号が再度読み出されてそのデータが前記第１および第２プログラミングユニットに各々貯蔵される第３工程と、前記アドレスバッファにアドレスが印加される第４工程と、前記アドレス比較部によって前記アドレスバッファからのアドレスと前記第１プログラミングユニットに貯蔵されたアドレスとを比較してその結果を出力信号に発生する第５工程と、前記アドレスバッファからのアドレスと前記アドレス比較部の出力信号および第２プログラミングユニットの出力信号に応答して、前記リダンダンシーデコーダでノーマルメモリセルアレイと前記リダンダンシーメモリセルアレイを選択的にアクティブさせる第６工程とを含む強誘電体メモリ素子のリダンダンシー方法を提供する。
【００３０】
［具体例］
以下、具体例を挙げて説明する。
【００３１】
図１は、本発明に係るリダンダンシー回路を具備した強誘電体メモリー素子の構成を示す。
【００３２】
強誘電体メモリ素子は、アドレスバッファ４００と、ノーマルデコーダ１００と、ノーマルメモリセルアレイブロック２００と、リダンダンシー回路とを備えることによって構成される。
【００３３】
リダンダンシー回路は、リダンダンシーメモリセルアレイブロック３００と、制御部５００と、第１プログラミングユニット６００と、アドレス比較部７００と、第２プログラミングユニット８００と、リダンダンシーデコーダ９００とを有している。
【００３４】
リダンダンシーメモリセルアレイは、２ｍ−１個（ｍは、１以上の自然数）で構成されれば、２ｍ−１個のペールされたセルをリペアできるようになる。
【００３５】
このような強誘電体メモリ素子では、ノーマルデコーダ１００によってノーマルメモリセルアレイブロック２００の中、いずれか一つのセルを選択し、ノーマルメモリセルアレイブロック２００で一つ以上のセルがペールされた場合には、そのセルの選択経路をリダンダンシーメモリセルアレイブロック３００の中、いずれか一つのリペアセルに代替するが、本発明は、従来のハードウェア的な方法でなくソフトウェア的にリペアを具現したものである。
【００３６】
すなわち、本発明のリダンダンシー回路のリペア方式は、ヒューズを切断する等の従来リペア方式とは異なり、ペールアドレスを貯蔵していながら、チップにアドレスが入力されれば、そのアドレスがペールアドレスであるかどうかを比較し、その比較結果によってノーマルセルブロックまたはリダンダンシーセルブロックを選択的にアクティブさせる機能を有する。
【００３７】
本発明に係るリダンダンシー回路によるリペア過程を調べてみると、以下の通りである。
【００３８】
例えば、バーンインテスト後、ペールされた数が少なくてリペアが可能であれば、そのペール数を第２プログラミングユニット８００に貯蔵し、ペールアドレスは第１プログラミングユニット６００に貯蔵する。
【００３９】
電源がオンになって、チップイネーブル信号（／ＣＥ）がチップに印加されれば、制御部５００によって第１プログラミングユニット６００と第２プログラミングユニット８００を制御するための複数の制御信号が出力され、これにより、第２プログラミングユニット８００と第１プログラミングユニット６００にそのデータが貯蔵される。
【００４０】
具体的に説明すれば、第１プログラミングユニット６００は、制御部５００により制御され、書き込み信号（ＷＲＩＴＥ）とペールアドレス（ＦＡｉ）とが入力されてペールされたセルのアドレスが貯蔵され、第２プログラミングユニット８００は制御部５００により制御され、書き込み信号（ＷＲＩＴＥ）とペールされた数（ＦＮｊ）とが入力されてペール数を貯蔵する。
【００４１】
次に、アドレスバッファ４００（強誘電体メモリ素子に備わった既存構成）にアドレスが印加されれば、アドレス比較部７００でペールアドレスであるかどうかを決定し、印加されたアドレスがペールアドレスでなければノーマルデコーダ１００を通じてノーマルメモリセルアレイブロック２００を選択して印加されたアドレスがペールアドレスであるならば、リダンダンシーメモリセルアレイブロック３００を選択する。この際、アドレス比較部７００は、アドレスバッファ４００からのアドレス（Ａｉ）と前記第１プログラミングユニット（６００）に貯蔵されたアドレス（ＲＡｉ）とが同一であるかどうかの如何を比較し、その結果信号（ＲＣＯＮｊ）を出力する。
【００４２】
次に、リダンダンシーデコーダ９００は、アドレスバッファ４００からのアドレス（Ａｉ）とアドレス比較部７００からの出力信号（ＲＣＯＮｊ）及び第２プログラミングユニット８００からの出力信号（ＲＮｊ）に応答して、入力されたアドレスがペールアドレスではなければノーマルデコーダ１００を通じてノーマルメモリセルアレイブロック２００のある一つのセルを選択し、印加されたアドレスがペールアドレスであるならばリダンダンシーメモリセルアレイブロック３００のある一つのセルを選択する。
【００４３】
一方、図１で、例えば、ｎ＝４、ｍ＝２であると仮定すれば、リダンダンシー回路には、３個のリペアセルと、２ビットの第２プログラミングユニットと、３個の４ビットの第１プログラミングユニットと、３個のアドレス比較部とが必要である。これにより、バーンインテスト結果、ペール数が３個以下であればそのチップはリペアが可能であり、ペール数が４個以上であればそのチップはリペアが不可能である。
【００４４】
次に、リダンダンシー回路の構成をより詳細に説明する。
【００４５】
図２は制御部５００の構成を示し、図３は制御部５００の各出力制御信号の波形を示す。
【００４６】
制御部５００は、チップイネーブル信号（／ＣＥ）に応答して駆動するインバータ５０１と、ＭＯＳ（モス）キャパシタ５０２及びＮＯＲゲート５０３によって構成され、所定の幅を持つパルス信号などを制御信号として出力する。
【００４７】
制御信号は、第１プログラミングユニット６００及び第２プログラミングユニット８００に備わった各構成を制御するため”ｗｌ”、”ｐｃｇ”、”ｐｌａｔｅ”、”ｓａｐ”、及び”ｒｅａｄ”信号などとして、図３に示すように各制御信号は、チップイネーブル信号（／ＣＥ）が”ロー”にアクティブされた時に”ハイ”にアクティブされ、この”ハイ”にアクティブされる幅（すなわち、パルス幅）は”ｗｌ”、”ｐｃｇ”、”ｐｌａｔｅ”、”ｓａｐ”、及び”ｒｅａｄ”制御信号が順序的に次第に小さくなる。
【００４８】
次に、図４は、第１プログラミングユニット６００の構成を示す。
【００４９】
第１プログラミングユニット６００は、互いに相補的な信号を持つデータライン（ｄａｔａ＿ｌｉｎｅ）及びレファレンスライン（ｒｅｆ＿ｌｉｎｅ）を備え、前記データラインとレファレンスラインを通じてペールアドレス信号を貯蔵するため、第１及び第２の強誘電体キャパシタを持つペールアドレス信号貯蔵部６３０と、外部からペールアドレス（ＦＡｉ）と書き込み信号（ＷＲＩＴＥ）を印加されて前記貯蔵部６３０にペールアドレスデータを貯蔵させるための書き込み駆動部６１０と、前記データラインとレファレンスラインを通じて前記貯蔵部６３０に貯蔵されたデータをリードするためのリード駆動部６４０，６５０と、前記データラインとレファレンスラインをフリーチャージさせるためのフリーチャージ部６２０とを有する。
【００５０】
貯蔵部６３０は、データラインからの信号を貯蔵するための第１強誘電体キャパシタと、レファレンスラインからの信号を貯蔵するための第２強誘電体キャパシタとによって構成される。
【００５１】
リード駆動部は、前記データラインと前記レファレンスラインの微細な信号の差を増幅するためのセンス増幅器６４０と、センス増幅器６４０からの信号を貯蔵するためのラッチ６５０とによって構成される。
【００５２】
上記構成を持つ第１プログラミングユニット６００は、外部からペールアドレス（ＦＡｉ）と書き込み信号（ＷＲＩＴＥ）が入力されると、制御部５００からの制御信号（ｐｃｇ、ｐｌａｔｅ、ｗｌ、ｓａｐ、ｒｅａｄ）によって、強誘電体キャパシタにペールアドレスを貯蔵する。
【００５３】
そして、電源がオフされれば、強誘電体キャパシタの非揮発特性によりペールアドレスは半永久的に貯蔵される。
【００５４】
その後、電源がオンになってチップイネーブル信号（／ＣＥ）が制御部５００に印加されれば、制御部５００から出力された制御信号（ｐｃｇ、ｐｌａｔｅ、ｗｌ、ｓａｐ、ｒｅａｄ）により、第１プログラミングユニット６００のセルデータがセンス増幅器６４０により感知されて増幅され、ラッチ６５０に貯蔵される。
【００５５】
図５は、アドレス比較部７００の構成を示す。
【００５６】
アドレス比較部７００は、アドレスバッファ４００からｎ個のアドレス（Ａ０，Ａ１．．．Ａｎ−１）と、第１プログラミングユニット６００からのｎ個のペールアドレス（ＲＡ０、ＲＡ１．．．ＲＡｎ−１）を各々入力されるｎ個のＥＸＯＲゲートと、ｎ個のＥＸＯＲゲートらからの各出力を入力されるｎ入力ＮＯＲゲートとによって構成される。
【００５７】
この構成によって、アドレス比較部７００にアドレスバッファ４００から入力されたｎビットアドレス（Ａｉ）と第１プログラミングユニット６００に貯蔵されたｎビットペールアドレス（ＲＡｉ）とが各々印加されれば、排他的論理和（ＥＸＯＲ）ゲートはこの２つのアドレスを各々比較して同じであれば”０”（ＬＯＷ）、異なれば”０”（ＨＩＧＨ）を出力する。このＥＸＯＲゲート等の出力は、ｎ入力ＮＯＲゲートに入力され、”ＲＣＯＮｊ”という信号を出力するが、この出力ＲＣＯＮｊは、アドレスバッファ４００で入力されたｎビットアドレス（Ａｉ）と第１プログラミングユニット６００に貯蔵されたｎビットペールアドレス（ＲＡｉ）とが全て同じであれば”１”（ＨＩＧＨ）、どれ一つでも異なれば”０”（ＬＯＷ）を出力する。
【００５８】
図６は、第２プログラミングユニット８００は、第１プログラミングユニット６００の構成と基本的には同様な構成である。
【００５９】
第２プログラミングユニット８００は、互いに相補的な信号を持つデータライン（ｄａｔａ＿ｌｉｎｅ）及びレファレンスライン（ｒｅｆ＿ｌｉｎｅ）を備え、前記データラインとレファレンスラインを通じてペール数信号を貯蔵するため第１及び第２の強誘電体キャパシタを持つペール数信号貯蔵部８３０と、外部からペール数データ（ＦＮｊ）と書き込み信号（ＷＲＩＴＥ）を印加されて前記貯蔵部８３０にペール数信号データを貯蔵させるための書き込み駆動部８１０と、前記データラインとレファレンスラインを通じて前記貯蔵部８３０に貯蔵されたデータをリードするためのリード駆動部８４０，８５０と、前記データラインとレファレンスラインをフリーチャージさせるためのフリーチャージ部８２０とを有する。
【００６０】
貯蔵部８３０は、データラインからの信号を貯蔵するための第１強誘電体キャパシタと、レファレンスラインからの信号を貯蔵するための第２強誘電体キャパシタとによって構成される。
【００６１】
リード駆動部は、データラインとレファレンスラインの微細な信号の差を増幅するためのセンス増幅器８４０と、センス増幅器８４０からの信号を貯蔵するためのラッチ８５０とによって構成される。
【００６２】
図７は、リダンダンシーデコーダ９００の構成を示す。
【００６３】
ここでは、ｍ＝２であるときのリダンダンシーデコーダ回路を示す。すなわち、このデコーダ回路は、リペア可能な数が最大３個の場合である。
【００６４】
このリダンダンシーデコーダ９００では、ペール数がなければ、他の回路に関係なくＲＮＯが”１（ＨＩＧＨ）”になってアドレスバッファ４００からの出力（Ａｉ）をノーマルデコーダ１００に印加してノーマルメモリセルアレイブロック２００を選択する。
【００６５】
しかし、ペール数がひとつでもあればＲＮｊとＲＣＯＮｊを全て考慮しなければならない。すなわち、ペール数が１つであればＲＮ１が”１（ＨＩＧＨ）”になり、この場合、ＲＣＯＮ１が”０（ＬＯＷ）”であればアドレスバッファーの出力（Ａｉ）がそのままノーマルデコーダ１００に印加されて、ＲＣＯＮ１が”１（ＨＩＧＨ）”であればアドレスバッファの出力が切れてリダンダンシーメモリセルアレイブロックの第１リペアセル（ＲＣＥＬＬ１）が選択される。
【００６６】
これと同様に、ペール数が３個であるならばＲＮ３が”１（ＨＩＧＨ）”になり、アドレス比較部７００の出力が全て”０（ＬＯＷ）”であればアドレスバッファの出力（Ａｉ）がそのままノーマルデコーダ２００に印加されて、３個の出力の中１つが”１（ＨＩＧＨ）”あればリダンダンシーメモリセルアレイブロック３００を選択することになる。
【００６７】
なお、本発明は、前述した実施例及び添付した図面により限定されるものではなく、本発明の技術的思想の範囲内での各種の置換、変形及び変更が可能であることは本発明が属する技術分野での当業者において明白なことである。
【００６８】
【発明の効果】
以上説明したように、本発明によれば、強誘電体メモリ素子を用いてペールされたノーマルメモリセルをリダンダンシーメモリセルにソフトウェア的にリペアするようにしたので、パッケージ完了後、バーンイン（ｂｕｒｎ−ｉｎ）テスト等でペールが発見された場合にも、ペールされたチップ（ｃｈｉｐ）をリペアすることができ、これにより、半導体メモリ素子の歩留まり（ｙｉｅｌｄ）を大きく向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態であるリダンダンシー回路を備えた強誘電体メモリ素子の構成を示すブロック図である。
【図２】リダンダンシー回路の制御部の構成を示す回路図である。
【図３】図２の各出力制御信号を示す波形図である。
【図４】第１プログラミングユニットの構成を示す回路図である。
【図５】アドレス比較部の回路図である。
【図６】第２プログラミングユニットの回路図である。
【図７】リダンダンシーデコーダの回路図である。
【符号の説明】
１００  ノーマルデコーダ
２００  メモリセルアレイブロック
３００  リダンダンシーメモリセルアレイブロック
４００  アドレスバッファ
５００  制御部
６００  第１プログラミングユニット
７００  アドレス比較部
８００  第２プログラミングユニット
９００  リダンダンシーデコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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