(57)【特許請求の範囲】
【請求項１】
ゲート電極と、該ゲート電極の下にあるチャネル領域の上面との間に設けられたゲート誘電体を有するＭＯＳＦＥＴであって、
前記ゲート誘電体は、二酸化ケイ素に対して高誘電率を有し、ジルコニウム（Ｚｒ）およびハフニウム（Ｈｆ）からなる群から選択される金属と、酸素と、三価の金属であるアルミニウム（Ａｌ）とを含み、該Ａｌの割合は２５％であることを特徴とするＭＯＳＦＥＴ。
【請求項２】
前記ゲート誘電体膜は、２０Å〜２００Åの範囲の厚さを有する、請求項１に記載のＭＯＳＦＥＴ。
【請求項３】
前記ゲート誘電体膜は、１０〜２５の範囲の誘電率を有する、請求項１に記載のＭＯＳＦＥＴ。
【請求項４】
前記チャネル領域と前記ゲート誘電体膜との間に、前記チャネル領域上面を平滑にして電子移動度を増加させるために、２Å〜５Åの範囲の厚さを有する界面バリアが設けられており、該界面バリアが、シリコン窒化膜およびシリコン酸窒化膜からなる群から選択される材料を含む、請求項１に記載のＭＯＳＦＥＴ。
【請求項５】
シリコン内に形成されたチャネル領域と、該チャネル領域の上に形成されるゲート電極との間に設けられるゲート誘電体の製造方法であって、
ａ）酸素を含む雰囲気を確立するステップと、
ｂ）該雰囲気内において、前記シリコンの表面を、室温〜４００℃の範囲の温度として確立した後に、前記シリコン表面上に、ＺｒおよびＨｆからなる群から選択される金属とアルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、ランタン（Ｌａ）からなる群から選択される三価の金属を含む、少なくとも１つのターゲット金属をスパッタリングして、金属酸化膜を形成するステップと、
ｃ）その後に、形成された前記金属酸化膜を４００℃〜８００℃の範囲の温度でアニーリングするステップと、
を包含するゲート誘電体の製造方法。
【請求項６】
前記ステップａ）は、アルゴン（Ａｒ）含む雰囲気を含み、Ａｒに対するＯ2の比率は５％〜２５％の範囲であり、１ミリトール（ｍＴ）〜１０ミリトール（ｍＴ）の範囲の圧力である、請求項５に記載のゲート誘電体の製造方法。
【請求項７】
前記ステップｃ）は、Ａｒ、Ｎ2、Ｎ2とＨ2とにより形成する気体、Ｏ2、Ｈ2Ｏ、Ｎ2Ｏ、ＮＯ、気体なし、および酸素プラズマからなる群から選択される要素を含む雰囲気を確立するステップを含む、請求項５に記載のゲート誘電体の製造方法。
【請求項８】
前記ステップｂ）は、前記ＺｒおよびＨｆからなる群から選択される金属の第１のターゲット、および前記三価の金属を含む第２のターゲットを含む、別個のターゲットを用いて同時スパッタリングするステップを含む、請求項５に記載のゲート誘電体の製造方法。
【請求項９】
シリコン内に形成されたチャネル領域と、該チャネル領域の上に形成されるゲート電極との間に設けられるゲート誘電体の製造方法であって、
ａ）ＺｒおよびＨｆからなる群から選択される金属と、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、ランタン（Ｌａ）からなる群から選択される三価の金属とを含む、少なくとも１つの前駆物質を調整するステップと、
ｂ）酸素を含む雰囲気を確立するステップと、
ｃ）該ステップｂ）にて確立された雰囲気において前記前駆物質を気化して、前記シリコン表面に前記前駆物質を堆積するステップと、
ｄ）前記シリコン表面を３００℃〜５００℃の範囲の温度で確立した後に、前記シリコン表面上に堆積した該前駆物質を分解し、化学蒸着法（ＣＶＤ）によってＺｒおよびＨｆからなる群から選択される金属、前記三価の金属、および酸素を含む合金膜を形成するステップと、
ｅ）４００℃〜８００℃の範囲の温度でアニーリングするステップと、
を包含する、ゲート誘電体の製造方法。
【請求項１０】
前記ステップｃ）は、アルゴン（Ａｒ）含む雰囲気を含み、Ａｒに対するＯ2の比率は５％〜２５％の範囲であり、１トール（Ｔ）〜１０トール（Ｔ）の範囲の圧力である、請求項９に記載のゲート誘電体の製造方法。
【請求項１１】
前記ステップｅ）は、Ａｒ、Ｎ2、Ｎ2とＨ2とにより形成する気体、Ｏ2、Ｈ2Ｏ、Ｎ2Ｏ、ＮＯ、気体なし、および酸素プラズマからなる群から選択される要素を含む雰囲気を確立するステップを含む、請求項９に記載のゲート誘電体の製造方法。
【請求項１２】
前記ステップａ）は、前記ＺｒおよびＨｆからなる群から選択される金属を含む第１の前駆物質と、前記三価の金属を含む第２の前駆物質とを含む、請求項９に記載のゲート誘電体の製造方法。
【請求項１３】
シリコン内に形成されたチャネル領域と、該チャネル領域の上に形成されるゲート電極との間に設けられるゲート誘電体の製造方法であって、
ａ）ＺｒおよびＨｆからなる群から選択される金属と、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、ランタン（Ｌａ）からなる群から選択される三価の金属とを含む、少なくとも１つのるつぼを用意するステップと、
ｂ）真空雰囲気を確立するステップと、
ｃ）該真空雰囲気中において、前記るつぼを、１０００℃〜２０００℃の範囲の温度まで加熱して、前記ステップａ）で調整された該るつぼ内の金属を蒸発させ、ＺｒおよびＨｆからなる群から選択される金属と三価の金属とを含む合金膜を前記シリコン表面に堆積するステップと、
ｄ）その後に、前記シリコン表面に堆積された合金膜を、４００℃〜８００℃の範囲の温度において、酸素を含む雰囲気中でアニーリングするステップと、
を包含するゲート誘電体の製造方法。
【請求項１４】
前記ステップａ）は、前記ＺｒおよびＨｆからなる群から選択される金属の第１のるつぼと、前記三価の金属の第２のるつぼとを含み、前記ステップｃ）は、該第１のるつぼを１０００℃〜２０００℃の範囲の温度まで加熱するステップと、該第２のるつぼを１０００℃〜２０００℃の範囲の温度まで加熱するステップとを含む、請求項１３に記載のゲート誘電体の製造方法。
【請求項１５】
前記ステップｄ）は、Ａｒ、Ｎ2、Ｎ2とＨ2とにより形成する気体、Ｏ2、Ｈ2Ｏ、Ｎ2Ｏ、ＮＯ、気体なし、および酸素プラズマからなる群から選択される要素を含む雰囲気を確立するステップを含む、請求項１３に記載のゲート誘電体の製造方法。
【請求項１６】
前記ステップｄ）は、
ｄ1）４００℃〜８００℃の範囲の温度において、酸素を含む雰囲気でアニーリングするステップと、
ｄ2）その後に、４００℃〜８００℃の範囲の温度において、Ａｒ、Ｎ2、Ｎ2とＨ2とにより形成する気体、Ｏ2、Ｈ2Ｏ、Ｎ2Ｏ、ＮＯ、気体なし、および酸素プラズマからなる群から選択される要素を含む雰囲気でアニーリングするステップと、を含む、請求項１５に記載のゲート誘電体の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に集積回路（ＩＣ）製造工程、より詳しくは高誘電率ゲート絶縁膜、およびこのような膜の堆積方法に関する。
【０００２】
【従来の技術】
現在のＳｉ  ＶＬＳＩ技術は、ＭＯＳデバイスにおいて、ＳｉＯ2をゲート誘電体として使用している。デバイスの寸法は減少し続けるので、ＳｉＯ2層の厚さも減少させ、ゲートとチャネル領域との間で同じ容量を維持しなければならない。将来的には、２ナノメータ（ｎｍ）より少ない厚さが期待されている。しかしながら、そのような薄いＳｉＯ2層を通り抜ける高トンネル電流の発生により、代わりの材料を考慮することが必要とされる。高誘電率を有する材料は、ゲート誘電体層をより厚くすることを可能にし、従ってトンネル電流問題を軽減する。それらいわゆる高誘電体膜は、本明細書中で二酸化ケイ素に対して高誘電率を有するものとして定義されている。典型的には二酸化ケイ素は約４の誘電率を有し、一方高誘電体膜は約１０より大きな誘電率を有している。現在の高誘電体の候補材料は酸化チタン（ＴｉＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化タンタル（Ｔａ2Ｏ5）、およびチタン酸バリウムストロンチウム（（Ｂａ、Ｓｒ）ＴｉＯ3）を含む。
【０００３】
【発明が解決しようとする課題】
上述の高誘電体の１つの共通の課題は、それら高誘電体が通常の生成条件のもとで結晶構造の開発が行なわれていることである。その結果、膜の表面は粗い。表面の粗さは、誘電体膜に隣接しているチャネル領域における不均一な電界を引き起こす。このような膜は、ＭＯＳＦＥＴデバイスのゲート誘電体としては適さない。
【０００４】
高いダイレクトトンネル電流のため、１．５ｎｍより薄いＳｉＯ2膜はＣＭＯＳデバイスのゲート誘電体として使用できない。現在ＳｉＯ2を置き換えるための熱心な試みにおいて、ＴｉＯ2およびＴｉ2Ｏ5は最大の注目を引いている。しかし、堆積後の高温でのアニーリング、およびＳｉＯ2層界面の形成により、１．５ｎｍより薄い厚さに相当するＳｉＯ2の厚さ（ＥＯＴ）を達成させることを非常に困難にする。
【０００５】
ＭＯＳトランジスタにおいて、ゲート電極とその下にあるチャネル領域との間の絶縁バリアとして高誘電体膜を使用し得る場合、有利である。
【０００６】
減少した表面の粗さ、減少した結晶性、および減少した電気的な漏れを有する高誘電体膜を形成でき得れば、有利である。それら非晶質高誘電率材料を集積回路のゲート誘電体および記憶キャパシタに使用することができ得れば、有利である。
【０００７】
改良した高誘電体材料が、単にドーピングすること、または別のさらなる元素を既存の高誘電体材料に加えることにより形成され得る場合、有利である。
【０００８】
【課題を解決するための手段】
したがって、高誘電率（１０〜２５）を有する薄膜を提供する。薄膜は、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、あるいはランタン（Ｌａ）のような三価の金属を含み、ジルコニウム（Ｚｒ）およびハフニウム（Ｈｆ）からなる群から選択される金属を含み、さらに酸素を含む。
【０００９】
一般的には、膜中の三価の金属の割合は約５０％を超えず、Ａｌの割合は好適には約２５％である。
【００１０】
ＭＯＳＦＥＴトランジスタもまた同様に提供される。トランジスタはゲート電極、上記ゲート電極の下にある上部表面を有するチャネル領域、およびゲート電極とチャネル領域の上部表面との間に挿入されるゲート誘電体膜から成る。誘電体膜の含有量は上述した通りである。典型的にはゲート誘電体膜は約２０Å〜２００Åの範囲の厚さを有する。
【００１１】
本発明のいくつかの局面はチャネル領域とゲート誘電体膜との間に約２Å〜５Åの範囲の厚さの界面バリアを有するトランジスタをさらに含む。界面材料は、シリコン窒化膜（ｓｉｌｉｃｏｎ  ｎｉｔｒｉｄｅ）およびシリコン酸窒化膜（ｓｉｌｉｃｏｎ  ｏｘｙｎｉｔｒｉｄｅ）からなる群から選択され、それによってチャネル領域上面をより平滑にし、ＭＯＳＦＥＴの電子移動度の低下を防止する。
【００１２】
表面を有する集積回路（ＩＣ）製造において、ＩＣ表面上に、Ａｌをドープした金属酸化膜（ｍｅｔａｌ  ｏｘｉｄｅ  ｆｉｌｍ）を形成するためスパッタリング法もまた提供されている。スパッタリング法は、
ａ）酸素を含む雰囲気を確立するステップと、
ｂ）ＩＣシリコン表面上に、ＺｒおよびＨｆからなる群から選択された金属と三価の金属とを含む、少なくとも１つのターゲット金属をスパッタリングするステップと、
ｃ）ステップａ）およびｂ）に応じて、Ａｌをドープした金属酸化膜を形成するステップと、
ｄ）約４００℃〜約８００℃の範囲の温度でアニーリングするステップを含み、それによって高誘電率および優れた絶縁特性を有する薄膜が形成される。
【００１３】
本発明のステップａ）のある局面は、ＺｒおよびＨｆからなる群から選択された金属の第１のターゲット、および三価の金属を含む第２のターゲットを含む別個のターゲットを用いて同時スパッタリングすることを含む。
【００１４】
あるいは、Ａｌをドープした金属酸化膜の堆積は化学蒸着（ＣＶＤ）法により提供され、
ａ）ＺｒおよびＨｆからなる群から選択された金属と三価の金属とを含む、少なくとも１つの前駆物質を用意するステップと、
ｂ）前駆物質を気化するステップと、
ｃ）酸素を含む雰囲気を確立するステップと、
ｄ）ＩＣ表面上で前駆物質を分解し、化学蒸着法（ＣＶＤ）によりＺｒおよびＨｆからなる群から選択される金属、三価の金属、および酸素を含む合金膜を堆積させるステップと、
ｅ）約４００℃〜約８００℃の範囲の温度でアニーリングし、それによって高誘電率および優れたバリア特性を有する薄膜を形成するステップを含む。
【００１５】
別の代替において、Ａｌをドープした金属酸化膜の堆積は蒸着法により提供され得、
ａ）真空（ガスフリー）雰囲気を確立するステップと、
ｂ）ＺｒおよびＨｆからなる群から選択される金属と三価の金属とを含む、少なくとも１つのるつぼを用意するステップと、
ｃ）ステップｂ）で調整された金属を蒸発させるため、少なくとも１つのるつぼを、約１０００℃〜約２０００℃の範囲の温度まで加熱するステップと、
ｄ）ステップａ）〜ｃ）の終了に応じて、ＺｒおよびＨｆからなる群から選択された金属と三価の金属とを含む合金膜堆積するステップと、
ｅ）酸素を用いて合金膜を形成するため、約４００℃〜約８００℃の範囲の温度において、酸素を含む雰囲気中でアニーリングするステップと、それによって高誘電率および優れたバリア特性を有する薄膜が形成される。
【００１６】
本発明の二酸化ケイ素に対して高誘電率を有する薄膜は、三価の金属と、ジルコニウム（Ｚｒ）およびハフニウム（Ｈｆ）からなる群から選択される金属と、酸素とを含み、それによってアモルファス高誘電体膜が形成される。
【００１７】
前記三価の金属は、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、およびランタン（Ｌａ）からなる群から選択されてもよい。
【００１８】
前記薄膜は、約２０Å〜約２００Åの範囲の厚さを有してもよい。
【００１９】
前記薄膜は、約１０〜約２５の範囲の誘電率を有してもよい。
【００２０】
前記薄膜中のＡｌの割合は、約５０％を超えなくてもよい。
【００２１】
前記膜中のＡｌの割合は、約２５％であってもよい。
【００２２】
本発明のＭＯＳＦＥＴトランジスタは、ゲート電極と、該ゲート電極の下にある上面を有するチャネル領域と、該ゲート電極と該チャネル領域の上面との間に挿入されるゲート誘電体であって、該ゲート誘電体は二酸化ケイ素に対して高誘電率を有し、ジルコニウム（Ｚｒ）およびハフニウム（Ｈｆ）からなる群から選択される金属と酸素とを含むゲート誘電体と、を含む。
【００２３】
前記ゲート誘電体膜は、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、およびランタン（Ｌａ）からなる群から選択される三価の金属を含んでもよい。
【００２４】
前記膜中のＡｌの割合は、約０％〜約５０％の範囲であってもよい。
【００２５】
前記膜中のＡｌの割合は、約２５％であってもよい。
【００２６】
前記ゲート誘電体膜は、約２０Å〜約２００Åの範囲の厚さを有してもよい。
【００２７】
前記ゲート誘電体膜は、約１０〜約２５の範囲の誘電率を有してもよい。
【００２８】
約２Å〜約５Åの範囲の厚さを有し、前記チャネル領域と前記ゲート誘電体膜との間に挿入される界面バリアであって、該界面バリアが、シリコン窒化膜およびシリコン酸窒化膜からなる群から選択される材料を含む該界面バリアをさらに含み、それによって前記チャネル領域上面をより平滑にし、前記ＭＯＳＦＥＴの電子移動度を増加させてもよい。
【００２９】
本発明の表面を有する集積回路（ＩＣ）製造においてＩＣ表面上に、Ａｌをドープした金属酸化膜を形成する方法は、ａ）酸素を含む雰囲気を確立するステップと、ｂ）ＩＣシリコン表面上に、ＺｒおよびＨｆからなる群から選択される金属と三価の金属とを含む、少なくとも１つのターゲット金属をスパッタリングするステップと、ｃ）該ステップａ）およびｂ）に応じてＡｌをドープした金属酸化膜を形成するステップと、ｄ）約４００℃〜約８００℃の範囲の温度でアニーリングし、それによって高誘電率および優れたバリア特性を有する薄膜が形成されるステップと、を包含する。
【００３０】
シリコンＩＣ表面が提供され、前記ステップｃ）に先行してｂ1）約室温〜約４００℃の範囲の温度でシリコンＩＣの表面を確立するステップをさらに包含してもよい。
【００３１】
前記ステップａ）は、アルゴン（Ａｒ）含む雰囲気を含み、Ａｒに対するＯ2の比率は約５％〜約２５％の範囲であり、約１ミリトール（ｍＴ）〜約１０ミリトール（ｍＴ）の範囲の圧力であってもよい。
【００３２】
前記ステップｄ）は、Ａｒ、Ｎ2、Ｎ2とＨ2とにより形成する気体、Ｏ2、Ｈ2Ｏ、Ｎ2Ｏ、ＮＯ、気体なし、および酸素プラズマからなる群から選択される要素を含む雰囲気を確立するステップを含んでもよい。
【００３３】
前記ステップｂ）は、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、ランタン（Ｌａ）からなる群から選択される三価の金属を含んでもよい。
【００３４】
前記ステップｂ）は、ＺｒおよびＨｆからなる群から選択される金属の第１のターゲット、および三価の金属を含む第２のターゲットを含む、別個のターゲットを用いて同時スパッタリングするステップを含んでもよい。
【００３５】
表面を有する集積回路（ＩＣ）製造において、本発明のＡｌをドープした金属酸化膜を形成する方法は、ａ）ＺｒおよびＨｆからなる群から選択される金属と三価の金属とを含む、少なくとも１つの前駆物質を調整するステップと、ｂ）該少なくとも１つの前駆物質を気化するステップと、ｃ）酸素を含む雰囲気を確立するステップと、ｄ）ＩＣ表面上に堆積した該前駆物質を分解し、化学蒸着法（ＣＶＤ）によってＺｒおよびＨｆからなる群から選択される金属、三価の金属、および酸素を含む合金膜を堆積するステップと、ｅ）約４００℃〜約８００℃の範囲の温度でアニーリングし、それによって高誘電率および優れたバリア特性を有する薄膜が形成されるステップと、を包含する。
【００３６】
シリコンＩＣ表面が提供され、前記ステップｄ）に先行し、ｃ1）約３００℃〜約５００℃の範囲の温度でシリコンＩＣの表面を確立するステップをさらに含んでもよい。
【００３７】
前記ステップｃ）は、アルゴン（Ａｒ）含む雰囲気を含み、Ａｒに対するＯ2の比率は約５％〜約２５％の範囲であり、約１トール（Ｔ）〜約１０トール（Ｔ）の範囲の圧力であってもよい。
【００３８】
前記ステップｅ）は、Ａｒ、Ｎ2、Ｎ2とＨ2とにより形成する気体、Ｏ2、Ｈ2Ｏ、Ｎ2Ｏ、ＮＯ、気体なし、および酸素プラズマからなる群から選択される要素を含む雰囲気を確立するステップを含んでもよい。
【００３９】
前記ステップａ）は、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、ランタン（Ｌａ）からなる群から選択される三価の金属を含んでもよい。
【００４０】
前記ステップａ）は、ＺｒおよびＨｆからなる群から選択される金属を含む第１の前駆物質を含み、該ステップａ）は、三価の金属を含む第２の前駆物質を含んでもよい。
【００４１】
シリコン表面を有する集積回路（ＩＣ）製造において、本発明のＡｌをドープした金属酸化膜を形成する方法は、ａ）ＺｒおよびＨｆからなる群から選択される金属と三価の金属とを含む、少なくとも１つのるつぼを用意するステップと、ｂ）真空雰囲気を確立するステップと、ｃ）該少なくとも１つのるつぼを、約１０００℃〜約２０００℃の範囲のるつぼの温度まで加熱して、該ステップａ）で調整された該金属を蒸発させるステップと、ｄ）該ステップａ）〜ｃ）に応じて、ＺｒおよびＨｆからなる群から選択される金属と三価の金属とを含む合金膜を堆積するステップと、ｅ）約４００℃〜約８００℃の範囲の温度において、酸素を含む雰囲気中でアニーリングし、ＺｒおよびＨｆからなる群から選択される金属、三価の金属、および酸素を含む合金膜を形成し、それによって高誘電率および優れたバリア特性を有する薄膜が形成されるステップとを包含する。
【００４２】
前記ステップａ）は、ＺｒおよびＨｆからなる群から選択される金属の第１のるつぼと三価の金属の第２のるつぼとを含み、前記ステップｃ）は、該第１のるつぼを約１０００℃〜約２０００℃の範囲の温度まで加熱するステップと、該第２のるつぼを約１０００℃〜約２０００℃の範囲の温度まで加熱するステップとを含んでもよい。
【００４３】
前記ステップｅ）は、Ａｒ、Ｎ2、Ｎ2とＨ2とにより形成する気体、Ｏ2、Ｈ2Ｏ、Ｎ2Ｏ、ＮＯ、気体なし、および酸素プラズマからなる群から選択される要素を含む雰囲気を確立するステップを含んでもよい。
【００４４】
前記ステップｅ）は、以下のサブステップを含み、該サブステップが、ｅ1）約４００℃〜約８００℃の範囲の温度において、酸素を含む雰囲気でアニーリングするステップと、ｅ2）約４００℃〜約８００℃の範囲の温度において、Ａｒ、Ｎ2、Ｎ2とＨ2とにより形成する気体、Ｏ2、Ｈ2Ｏ、Ｎ2Ｏ、ＮＯ、気体なし、および酸素プラズマからなる群から選択される要素を含む雰囲気でアニーリングするステップと、を含んでもよい。
【００４５】
前記ステップａ）は、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、ランタン（Ｌａ）からなる群から選択される三価の金属を含んでもよい。
【００４６】
【発明の実施の形態】
本発明は、Ａｌをドープした酸化ジルコニウムの研究である。Ａｌのドーピングにより漏れ電流を減少し、ゲート誘電体の結晶化温度を上昇させる。０．１Ａ／ｃｍ2より小さな漏れ電流を有し、約２８フェムトファラッド(ｆＦ)／μｍ2の最大蓄積容量が、実効誘電率１２〜１８を有する３ｎｍのＺｒ−Ａｌ−Ｏ膜に関して達成されている。優れた特性を有するＺｒ−Ａｌ−Ｏゲート誘電体を使用して、サブミクロンＰＭＯＳＦＥＴが製作されている。要するに、Ａｌのような三価の金属でドーピングしたＺｒＯ2膜は典型的な（高温）プロセス条件のもとでアモルファス状態であるということが発見された。
【００４７】
本発明は、二酸化ケイ素に対して高誘電率を持つ薄膜であり、薄膜は三価の金属、ジルコニウム（Ｚｒ）およびハフニウム（Ｈｆ）からなる群から選択される金属と酸素とを含む。高誘電体膜は、結晶化に対して抵抗性があり、アモルファス状態であり、それにより平滑な表面を形成する。三価の金属は、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、ランタン（Ｌａ）からなる群から選択される三価の金属を含む。
【００４８】
有用な応用において、薄膜は典型的には約２０Å〜約２００Åの範囲の厚さを有し、約１０〜約２５の範囲の誘電率を有する。
【００４９】
膜中のＡｌ、またはその他の三価の金属の割合は、概して約５０％を超えず、好適には約２５％である。
【００５０】
図１は、本発明のＡｌをドープした金属酸化膜のためのスパッタリング堆積法を示したフローチャートである。ステップ１０は、１つの表面を有する集積回路（ＩＣ）を提供する。ステップ１２は、酸素を含んだ雰囲気を確立することである。また典型的にはステップ１２は、Ａｒに対するＯ2の比率が約５％〜２５％の範囲であるアルゴン（Ａｒ）を含む、雰囲気を含む。圧力は、約１ミリトール（ｍＴ）〜約１０ミリトール（ｍＴ）の範囲である。ステップ１４は、ＺｒおよびＨｆからなる群から選択される金属を含む、少なくとも１つのターゲット金属をＩＣの表面上にスパッタする。またステップ１４は三価の金属をＩＣの表面上にスパッタする。三価の金属は、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、ランタン（Ｌａ）からなる群から選択される。本発明のある局面において、ステップ１４は、ＺｒおよびＨｆからなる群から選択される金属の第１のターゲットと三価の金属を含む第２のターゲットとを含む、別個のターゲットを用いて同時スパッタリングする。
【００５１】
ステップ１６は、ステップ１２および１４に応じて、Ａｌをドープした金属酸化膜を形成する。ステップ１８は、約４００℃〜約８００℃の範囲の温度でアニールする。アニーリング時間は、アニーリング温度に依存して、約１０秒〜約３０分の範囲において変化する。ステップ１８は、Ａｒ、Ｎ2、Ｎ2とＨ2とにより形成する気体、Ｏ2、Ｈ2Ｏ、Ｎ2Ｏ、ＮＯ、気体なし（ガスフリー環境）、および酸素プラズマからなる群から選択される要素を含む雰囲気を確立すること含む。ステップ２０は生成物であり、高誘電率および優れた絶縁特性を有する薄膜が形成される。
【００５２】
本発明のある局面において、ステップ１０はシリコンＩＣ表面を提供し、さらなるステップがステップ１６に先行する。ステップ１４ａ（図示せず）は、約室温〜約４００℃の範囲においてＩＣシリコン表面の温度を確立する。
【００５３】
Ｚｒ−Ａｌ−ＯおよびＨｆ−Ａｌ−Ｏ膜は、上述の同時スパッタリングにより調整された。スパッタリング電力の比率を調節し、酸化ジルコニウム中のＡｌ濃度を変化させた。
【００５４】
以下の図は、混合ガスＯ2：Ａｒ＝１：５ミリトール（ｍＴ）、スパッタリング比率Ｚｒ＝３００ワット（Ｗ）／Ａｌ＝６０Ｗで用意された６３ÅのＺｒ−Ａｌ−Ｏ膜の容量対電圧（Ｃ−Ｖ）特性、電流対電圧（Ｉ−Ｖ）特性を示した。膜を酸素中において、５００℃で３０秒さらにアニールした。
【００５５】
図２は、ＺｒＯ2膜と本発明のＡｌをドープしたＺｒＯ2膜を比較したＸ線回折測定を示す。強いピークはＺｒＯ2が結晶であることを示し、一方スパッタされたＺｒ−Ａｌ−Ｏ膜は、８００℃でのアニーリング後でさえもアモルファス状態のままである。
【００５６】
Ａｌ／ＴｉＮ上部電極はスパッタリングによって堆積され、そして電気的試験のため１００μｍ2×１００μｍ2のキャパシタを作るためパターン化した。図３は、厚さ６３Å、Ｚｒ−Ａｌ−Ｏ膜の１００マイクロメートル（μｍ）×１００μｍキャパシタの高周波ＣＶプロット示す。〜１．５ｎｍの厚さに等価なＳｉＯ2がＣＶ特性から得られ、誘電率が〜１６であることを示唆する。
【００５７】
図４は、上述の本発明の膜の漏れ特性を図示しているＩＶプロットである。漏れ電流は、約６×１０-5Ａ／ｃｍ2だけであり、等価な膜さのＳｉＯ2膜の漏れ電流に比べはるかに小さい。
【００５８】
ＡｌをドープしたＺｒＯ2膜は、室温で、酸素およびＡｒの混合気体中において、電力比１：５で、ＡｌおよびＺｒターゲットの同時スパッタリングにより調整された。図５は、約４００℃〜約５００℃でポスト堆積アニーリング後の、漏れ電流特性を示す。この温度はＴｉＯ2のような他の膜が必要とする温度よりも極めて低く、通常漏れ電流を減少するために７５０℃以上のアニールが必要とされる。膜の厚さを偏光解析分光法によって評価する。
【００５９】
図６は、本発明の異なる３種類の膜厚の高周波ＣＶ曲線を示している。堆積後アニールは、５００℃である。３ｎｍの膜に関してゲートバイアス−１．５Ｖにおいて、２６ｆＦ／μｍ2の最大蓄積電気容量が得られた。より高いゲートバイアスにおいて、ゲート漏れ電流は、ＣＶ曲線の急上昇を引き起こし、正確な電気容量の計測を妨げる。−２Ｖのゲートバイアスにおいて、外挿法により容量は、約２８ｆＦ／μｍ2であると見積もられ得る。この結果は、古典的な誘電体の厚さ（ＣＤＴ＝ＳｉＯ2／Ｃ）、１．２ｎｍに相当する。約０．３ｎｍであると見積もられる量子力学的補正を含み、１．０ｎｍより小さいＥＯＴが得られた。
【００６０】
図７は膜厚を関数とした膜の実効誘電率のわずかな依存性を示し、これは最小ＳｉＯ2界面層が存在していることを示す。
【００６１】
図８は、図６の膜のＩＶ曲線を示す。３ｎｍの膜について、ゲートバイアス−１．５Ｖで、ゲート漏れ電流は約０．５Ａ／ｃｍ2であり、適当な動作電圧−１Ｖでは、ゲート漏れ電流は約０．１Ａ／ｃｍ2である。
【００６２】
図９は、ｎ型基板の漏れ電流がｐ型基板上の同様の厚さの膜の漏れ電流に比べ約１０倍大きいことを示す。また漏れ電流の温度依存性も同様に、非常に大きい。このことは、伝導メカニズムがおそらくフレンケル−プール型であり、ホール伝導のエネルギー障壁に比べ電子伝導のエネルギー障壁が非常に小さいことを示唆する。誘電体膜はスパッタリング技術により作られたので、電子トラップの存在は驚くべきことではない。
【００６３】
図１０および図１１は、膜中の電荷トラップの存在にもかかわらず、図６の膜の信頼性を示す。図１０において、ストレス電圧を挿入表に記載する。約１．３Ｖより低い動作電圧では、誘電体ブレイクダウン時間依存性（ＴＤＤＢ）の寿命は１０年以上あると推定され得る。図１１において、ＴＤＤＢの外挿はゲート電圧を関数とした場合の破損までの時間を意味する。動作電圧が１．３Ｖ以下の場合、１０年以上平均寿命が得られ得る。
【００６４】
Ｚｒ−Ａｌ−Ｏゲート誘電体を有するＰＭＯＳトランジスタは、ニトリドゲート置換工程を用いて加工された。この工程において、最終ゲートスタックが配置される前に、軽くドープしたドレイン（ＬＤＤ）およびソース／ドレイン領域が形成される。Ｚｒ−Ａｌ−Ｏゲート誘電体の厚さは、２０ｆＦ／μｍ2以上の蓄積で測定したＣMAXで、約６ｎｍであり得る。
【００６５】
本発明のキャパシタ膜の研究から集めた同じ一般的特徴は、ゲート誘電体、記憶キャパシタ、および１トランジスタ（１Ｔ）強誘電体メモリーのような他の応用例に適用され得る。
【００６６】
図１２および図１３は、本発明のＡｌをドープした金属酸化膜を使用して作られた完成したＭＯＳＦＥＴトランジスタのステップを示す。図１２は、上面５４を備えたチャネル領域５２を有するトランジスタ５０を示す。ゲート誘電体膜５６はチャネル領域５２の上にある。
【００６７】
図１３は、ゲート電極５８とチャネル領域の上面５４との間に挿入したゲート誘電体膜５６を示す。ゲート誘電体膜５６は、二酸化ケイ素に対して高誘電率を有し、ジルコニウム（Ｚｒ）およびハフニウム（Ｈｆ）からなる群から選択される金属と酸素とを含む。ゲート誘電体膜５６は、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、およびランタン（Ｌａ）からなる群から選択される三価の金属を含む。
【００６８】
膜５６中のＡｌ、またはその他の三価の金属の割合は、約０％〜５０％の範囲である。好ましくは、膜５６中のＡｌの割合は、約２５％である。ゲート誘電体膜５６は、約２０Å〜約２００Åの範囲の厚さ６０（図１３）を有する。ゲート誘電体膜５６は、約１０〜約２５の範囲の誘電率を有する。
【００６９】
本発明のある局面において、トランジスタ５０は、約２Å〜約５Åの範囲の厚さ６４を有し、チャネル領域５２とゲート誘電体膜５６との間に挿入される界面バリア６２をさらに含む。界面バリア６２は、シリコン窒化膜およびシリコン酸窒化膜からなる群から選択される材料を含み、それによってチャネル領域上面５４はより平滑になり、ＭＯＳＦＥＴ５０の電子移動度を増加させる。
【００７０】
バルクＣＭＯＳデバイスの応用におけるゲート誘電体の場合、ウエハは任意の最新技術を用いて素子分離のような従来方法により加工され、ｐ−ウェルおよびｎ−ウェルの形成後、チャネル領域を露出する。今後、酸化バリア超薄膜層が依然として必要とされ得る。この場合、可能なバリアはシリコン窒化膜およびシリコン酸窒化膜を含む。次に、高誘電体が堆積される。膜を調整する方法はいくつか存在する。
【００７１】
Ａ.  不活性雰囲気または酸化雰囲気中で、ＺｒおよびＡｌを同時スパッタリングする、
Ｂ.  不活性雰囲気または酸化雰囲気中で、Ｚｒ−Ａｌのような化合物ターゲット同時スパッタリングする、
Ｃ.  Ｚｒ−Ａｌ−ＯおよびＨｆ−Ａｌ−Ｏの化学蒸着法、または
Ｄ.  蒸着法。
【００７２】
堆積後、膜は不活性（例えば、Ａｒ、Ｎ2、Ｎ2とＨ2とにより形成する気体）および／または酸化（Ｏ2、Ｈ2Ｏ、Ｎ2Ｏ、ＮＯ）および気体なし（ガスフリー）の雰囲気中で昇温して（４００−９００℃）アニールし、高誘電体膜および高誘電体／Ｓｉ界面の状態をよくする。しかし、膜が蒸着法により堆積される場合、合金膜に酸素を含ませるため、通常アニーリング工程は酸素を含む。
【００７３】
アニーリング後、ゲートが堆積され、ゲートスタックにパターン化される。ゲート材料は金属またはポリシリコンであり得る。その後、任意の最新式デバイス製造工程を使用して、デバイスは従来の方法、またはニトリド（ｎｉｔｒｉｄｅ）、ポリシリコン、またはポリＳｉＧｅダミーゲートを用いたゲート置換方法によって完成される。
【００７４】
図１４は、本発明のＡｌをドープした金属酸化膜を形成するＣＶＤ法におけるステップを示すフローチャートである。ステップ１００は１つの表面を有する集積回路（ＩＣ）を提供する。ステップ１０２は、ＺｒおよびＨｆからなる群から選択される金属と三価の金属とを含む、少なくとも１つの前駆物質を調整する。ステップ１０２は、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、ランタン（Ｌａ）からなる群から選択される三価の金属を含む。本発明のある局面において、ステップ１０２は、ＺｒおよびＨｆからなる群から選択される金属を含む第１の前駆物質と三価の金属を含む第２の前駆物質とを含む。ステップ１０４は、少なくとも１つの前駆物質を気化する。ステップ１０６は、酸素を含む雰囲気を確立する。典型的には、ステップ１０６は、約５％〜約２５％の範囲にあるＡｒに対するＯ2の比率を有するアルゴン（Ａｒ）を含む雰囲気を含み、圧力は約１Ｔ〜約１０Ｔの範囲にある。ステップ１０８は、ＩＣ表面上で前駆物質を分解し、ＺｒおよびＨｆからなる群から選択される金属、三価の金属、および酸素を含む合金膜を化学蒸着法（ＣＶＤ）によって堆積させる。
【００７５】
ステップ１１０は、約４００℃〜約８００℃の範囲の温度でアニールする。ステップ１１０は、Ａｒ、Ｎ2、Ｎ2とＨ2とにより形成する気体、Ｏ2、Ｈ2Ｏ、Ｎ2Ｏ、ＮＯ、気体なし、および酸素プラズマからなる群から選択される要素を含む雰囲気を確立すること含む。ステップ１１２は、生成物であり、高誘電率および優れた絶縁特性を有する薄膜が形成される。
【００７６】
本発明のある局面において、ステップ１００はシリコンＩＣ表面を提供し、さらなるステップがステップ１０８に先行する。ステップ１０６ａは、約３００℃〜約５００℃の範囲の温度でシリコンＩＣの表面を確立する。
【００７７】
図１５は、Ａｌをドープした金属酸化膜を形成する蒸着法におけるステップを示すフローチャートである。ステップ２００はシリコン表面を有する集積回路（ＩＣ）を提供する。ステップ２０２は、ＺｒおよびＨｆからなる群から選択される金属と三価の金属とを含む少なくとも１つのるつぼを用意する。ステップ２０２は、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、ランタン（Ｌａ）からなる群から選択される三価の金属を含む。ステップ２０４は、真空（ガスフリー）雰囲気を確立する。ステップ２０６は、少なくとも１つのるつぼを、約１０００℃〜約２０００℃の範囲のるつぼの温度まで加熱し、ステップ２０２で調整された金属を蒸発させる。ステップ２０８は、ステップ２０２〜２０６に応じて、ＺｒおよびＨｆからなる群から選択される金属と三価の金属とを含む合金膜を堆積する。ステップ２１０は、約４００℃〜約８００℃の範囲の温度において、酸素を含む雰囲気中でアニールし、ＺｒおよびＨｆからなる群から選択される金属、三価の金属、および酸素を含む合金膜を形成する。ステップ２１０は、Ａｒ、Ｎ2、Ｎ2とＨ2とにより形成する気体、Ｏ2、Ｈ2Ｏ、Ｎ2Ｏ、ＮＯ、気体なし、および酸素プラズマからなる群から選択される要素を含む雰囲気を確立すること含む。ステップ２１２は、生成物であり、高誘電率および優れた絶縁特性を有する薄膜が形成された。
【００７８】
本発明のある局面において、ステップ２０２は、ＺｒおよびＨｆからなる群から選択される金属の第１のるつぼと三価の金属の第２のるつぼとを含む。その後、ステップ２０６は、第１のるつぼを約１０００℃〜約２０００℃の範囲の温度まで加熱するステップ、および第２のるつぼを約１０００℃〜約２０００℃の範囲の温度まで加熱するステップとを含む。Ｚｒ／Ｈｆのるつぼは三価の金属のるつぼの温度と同じ温度である必要はない。
【００７９】
本発明のある局面において、ステップ２１０は、サブステップ（図示せず）を含む。ステップ２１０ａは、約４００℃〜約８００℃の範囲の温度において、酸素を含む雰囲気中でアニールする。ステップ２１０ｂは、約４００℃〜約８００℃の範囲の温度において、Ａｒ、Ｎ2、Ｎ2とＨ2とにより形成する気体、Ｏ2、Ｈ2Ｏ、Ｎ2Ｏ、ＮＯ、気体なし、および酸素プラズマからなる群から選択される要素を含む雰囲気でアニールする。
【００８０】
比較的高いアニーリング温度でアモルファス状態である高誘電体膜が、開示されている。膜が結晶構造を形成しないので、隣接する膜の界面の凹凸は少ない。ゲート誘電体として使用する場合、膜はチャネル領域にゲート電界を結合させるために必要な容量を供給するため十分厚くされ、一方チャネル領域の表面を平滑にし、それにより高い電子移動度を支援し得る。膜はＣＶＤ、スパッタリング、または蒸着法により形成される。本発明の他の変形および他の実施形態は、当業者によって容易に思い浮かぶであろう。
【００８１】
【発明の効果】
比較的高いアニーリング温度においてアモルファス状態である高誘電体膜を提供する。高誘電体膜は、Ａｌのような三価の金属をドープした、ＺｒまたはＨｆの金属酸化物である。膜が結晶構造の形成を阻害するので隣接する膜の界面の凹凸は少ない。ゲート誘電体として使用する場合、より小さいトランジスタ形状をサポートするため、膜は薄くされ得、一方チャネル領域の表面は平滑にされ、それにより高い電子移動度をサポートし得る。また上述の三価の金属をドープした高誘電体膜は、ＣＶＤ法、スパッタリング法および蒸着法により提供される。
【図面の簡単な説明】
【図１】図１は、本発明のＡｌをドープした金属酸化膜のスパッタリング堆積法を示すフローチャートである。
【図２】図２は、ＺｒＯ2膜と本発明におけるＡｌをドープしたＺｒＯ2膜を比較するＸ線回折測定を示す。
【図３】図３は、１００マイクロメートル（μｍ）×１００μｍのキャパシタの膜厚６３Å、Ｚｒ−Ａｌ−Ｏ膜の高周波ＣＶプロットを示す。
【図４】図４は、上記本発明の膜の漏れ特性を示すＩＶプロットである。
【図５】図５は、約４００℃〜約５００℃でポスト堆積アニーリング後の漏れ電流特性を示す。
【図６】図６は、本発明における３種類の異なる膜厚についての高周波ＣＶ曲線を示す。
【図７】図７は、ＳｉＯ2層最小界面が示す膜厚を関数とした膜の実効誘電率のわずかな依存性を示し、これは最小のＳｉＯ2界面層が存在することを示す。
【図８】図８は、図６の膜のＩＶ曲線を示す。
【図９】図９は、ｎ型基板上の漏れ電流がｐ型基板上の同じ厚さの膜に比べ約１０倍大きいことを示す。
【図１０】図１０は、膜中の電荷トラップの存在にもかかわらず、図６の膜の信頼度を示す。
【図１１】図１１は、膜中の電荷トラップの存在にもかかわらず、図６の膜の信頼度を示す。
【図１２】図１２は、本発明のＡｌをドープした金属酸化膜を使用して作られた完成したトランジスタのステップを示す。
【図１３】図１３は、本発明のＡｌをドープした金属酸化膜を使用して作られた完成したトランジスタのステップを示す。
【図１４】図１４は、本発明のＡｌをドープした金属酸化膜を形成するＣＶＤ法のステップを示すフローチャートである。
【図１５】図１５は、Ａｌをドープした金属酸化膜を形成する蒸着法のステップを示すフローチャートである。
【符号の説明】
５０  トランジスタ
５２  チャネル領域
５４  上面
５６  ゲート誘電体膜
５８  ゲート電極
６０  厚さ
６２  界面バリア
６４  厚さ
【図１】
0003703373.tif 000002
【図２】
0003703373.tif 000003
【図３】
0003703373.tif 000004
【図４】
0003703373.tif 000005
【図５】
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【図６】
0003703373.tif 000007
【図７】
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【図８】
0003703373.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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