(57)【特許請求の範囲】
【請求項１】
階層型ワード線構成を有する半導体記憶装置であって、
複数個のバンクを備え、
前記複数個のバンクの各々は、
複数個のメモリセルと、
各々前記複数個のメモリセルのうちの対応するメモリセルに接続された複数本の副ワード線と、
前記複数本の副ワード線が共通に関連付けられた主ワード線と、
前記主ワード線を活性化するための第１の手段と、
前記主ワード線が活性化され続けている間に、前記複数本の副ワード線のうちの活性化される副ワード線を変更するための第２の手段とを有し、
前記半導体記憶装置は、
コントロールパケットを入力するための手段と、
前記コントロールパケットにより各バンク毎に特定のモードを指定するための手段と、
前記特定のモードが指定されているときに該当バンクの前記第２の手段を動作させるための手段とを更に備えたことを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
ページ長を長くするように前記複数本の副ワード線のうちの少なくとも連続した２本を同時に活性化するための手段を更に備えたことを特徴とする半導体記憶装置。
【請求項３】
請求項１記載の半導体記憶装置において、
各々前記複数個のメモリセルのうちの対応するメモリセルに結合された複数個のセンスアンプと、
前記複数個のセンスアンプのうち、前記複数本の副ワード線のうちの活性化された副ワード線に接続されたメモリセルに結合されたセンスアンプのみを活性化するための手段とを更に備えたことを特徴とする半導体記憶装置。
【発明の詳細な説明】
［技術分野］
本発明は、半導体記憶装置に関し、特に階層型ワード線構成を有する半導体記憶装置に関するものである。
【０００１】
［背景技術］
近年の高速・高密度ＤＲＡＭ（dynamic random access memory）では、配線ピッチの緩和のために階層型ワード線構成が採用されている。これは、ワード線を主ワード線と副ワード線との２つの階層で構成したものである。１つの例は、日本国特開平６−１９５９６４号公報（１９９４年７月１５日公開）に開示されたＤＲＡＭである。T. Sugibayashi,et al., "A 30ns 256Mb DRAM with Multi-Divided Array Structure", ISSCC, Digest of Technical Papers, pp50-51, Feb., 1993には、非マルチプレクスのアドレス入力を用いたＤＲＡＭの例が示されている。これらの従来例によれば、共通の主ワード線に関連付けられた複数本の副ワード線のうちの一部のみが活性化される。
【０００２】
しかしながら、従来は、共通の主ワード線に関連付けられた複数本の副ワード線を順次又はランダムに活性化させる場合でも、(1)主ワード線の活性化、(2)副ワード線の活性化、(3)副ワード線の非活性化、(4)主ワード線の非活性化というシーケンスが繰り返されていた。したがって、活性化させる副ワード線を変更するつど主ワード線の選択をやり直す必要があり、ロウアクセスの速度を上げることができなかった。
【０００３】
［発明の開示］
本発明の目的は、階層型ワード線構成を有する半導体記憶装置のロウアクセス速度を向上させることにある。
【０００４】
この目的を達成するため、本発明は、複数バンクの各々に、ある主ワード線を活性化するための第１の手段と、この主ワード線が活性化され続けている間に、この主ワード線に共通に関連付けられた複数本の副ワード線のうちの活性化される副ワード線を変更するための第２の手段とを備えた構成を採用したものである。この構成によれば、共通の主ワード線に関連付けられた複数本の副ワード線を順次又はランダムに活性化させる場合には、主ワード線の選択を固定したまま、活性化させる副ワード線を変更することができるので、従来に比べてロウアクセス速度が向上する。しかも、与えられたコントロールパケットにより各バンク毎の特定のモードが指定されているときに限り上記第２の手段が動作するような構成を採用する。
【０００５】
［発明を実施するための最良の形態］
以下、本発明に係る半導体記憶装置の実施形態について、図面を参照しながら説明する。
【０００６】
図１は、本発明に係るＤＲＡＭチップの構成例を示している。このＤＲＡＭチップは、各々階層型ワード線構成を有する４個のメモリバンク（ＢＡＮＫ０−３）１０，１１，１２，１３に加えて、インターフェイス１４と、モード判定器１５と、主ワードプリデコーダ１６と、副ワードプリデコーダ１７と、コラムプリデコーダ１８とを備えている。インターフェイス１４は、外部クロック（ＣＬＫ）信号に同期してコントロールパケットＰＫＴを入力する。ＰＫＴは、図２に例示するように４ビット（ＰＫＴ０−３）で構成される。この例では、ＣＬＫ信号の４パルス期間に、メモリバンク毎のモード指定を表す４ビットＭ０−３と、ロウアドレスを表す６ビットＲＡ０−５と、コラムアドレスを表す６ビットＣＡ０−５とが、ＰＫＴにより当該ＤＲＡＭチップに入力される。図１に示すように、モード指定Ｍ０−３はモード判定器１５に与えられる。ロウアドレスＲＡ０−５のうちの主ワードアドレスＭＷＡを表す部分は主ワードプリデコーダ１６に、副ワードアドレスＳＷＡを表す部分は副ワードプリデコーダ１７にそれぞれ与えられる。コラムアドレスＣＡ０−５は、コラムプリデコーダ１８に与えられる。モード判定器１５は、Ｍ０−３がいずれのモードを指定しているかを判定し、該判定の結果に応じた制御信号を各回路ブロックへ与える。図１には、メモリバンク毎の主ワード変更イネーブル（ＭＥＮ０−３）信号と、メモリバンク毎の副ワード変更イネーブル（ＳＥＮ０−３）信号と、メモリバンク毎のコラム変更イネーブル（ＣＥＮ０−３）信号とが示されている。主ワードプリデコーダ１６は主ワードプリデコード（ＭＰＤ）信号を、副ワードプリデコーダ１７は副ワードプリデコード（ＳＰＤ）信号を、コラムプリデコーダ１８はコラムプリデコード（ＣＰＤ）信号をＢＡＮＫ０−３の各々へ供給する。なお、図１では、データの入出力経路や、回路ブロック間のタイミング信号及び他の制御信号の表示が省略されている。
【０００７】
図３は、ＢＡＮＫ０の詳細構成を示している。ＢＡＮＫ０は、互いに同一の内部構成を有する複数個のメモリブロックと、主ワードデコーダ２２と、コラムデコーダ２３とを備えている。メモリブロックの実際の個数は例えば８であるが、説明の簡略化のために２個のメモリブロック（ＢＬＫ０，ＢＬＫ１）２０，２１のみが図示されている。ＢＬＫ０は、マトリックス状に配置された複数個のメモリセルＭＣと、複数本の副ワード線と、複数個の副ワード線ドライバと、１本の副ワード選択線Ｓ０と、１個の副ワードデコーダＳＤ０と、１個のセンスアンプドライバＤＲ０と、複数個のセンスアンプと、複数個のコラムスイッチと、複数対のビット線とを備えている。図３では、説明の簡略化のため、２本の副ワード線ＳＷＬ００，ＳＷＬ０１と、２個の副ワード線ドライバＳＷＤ００，ＳＷＤ０１と、２個のセンスアンプＳＡ００，ＳＡ０１と、２個のコラムスイッチＳＷ００，ＳＷ０１と、２対のビット線ＢＬ００，ＢＬ０１のみが示されている。ＳＷＬ００及びＳＷＬ０１は、各々対応する複数個のメモリセルに接続されている。主ワードデコーダ２２は、ＭＥＮ０信号の立ち上がりエッジに応答してＭＰＤ信号をラッチし、かつ該ラッチしたＭＰＤ信号に応じ、複数個の主ワード線ドライバのうちの１個を介して、これに対応する１本の主ワード線を活性化するものである。図３では、説明の簡略化のため、２本の主ワード線ＭＷＬ０，ＭＷＬ１と、２個の主ワード線ドライバＭＷＤ０，ＭＷＤ１のみが示されている。ＳＤ０は、ＳＥＮ０信号の立ち上がりエッジに応答してＳＰＤ信号をラッチし、かつ該ラッチしたＳＰＤ信号に応じて、Ｓ０を活性化するか否かを決定する。ＳＷＤ００は、ＭＷＬ０とＳ０との双方が活性化された場合にＳＷＬ００を活性化する。ＳＷＤ０１は、ＭＷＬ１とＳ０との双方が活性化された場合にＳＷＬ０１を活性化する。ＤＲ０は、ＳＥＮ０信号の立ち上がりエッジに応答してＳＰＤ信号をラッチし、かつ該ラッチしたＳＰＤ信号に応じて、ＳＡ００及びＳＡ０１を動作させるための電圧を供給するか否かを決定する。具体的には、ＢＬＫ０がＳＰＤ信号により指定された場合には、ＳＤ０によりＳ０が、ＤＲ０によりＳＡ００及びＳＡ０１がそれぞれ活性化されるようになっている。ＳＡ００及びＳＡ０１は、各々ＢＬ００及びＢＬ０１を介して、対応する複数個のメモリセルに結合されている。コラムデコーダ２３は、ＣＥＮ０信号の立ち上がりエッジに応答してＣＰＤ信号をラッチし、かつ該ラッチしたＣＰＤ信号に応じて、複数本のコラム選択線のうちの１本を活性化するものである。図３では、説明の簡略化のため、４本のコラム選択線Ｃ００，Ｃ０１，Ｃ１０，Ｃ１１のみが示されている。ＳＷ００はＣ００が活性化された場合にＢＬ００を、ＳＷ０１はＣ０１が活性化された場合にＢＬ０１をそれぞれデータ線対ＤＬに接続する。また、ＢＬＫ１において、ＳＷＬ１０及びＳＷＬ１１は副ワード線を、ＳＷＤ１０及びＳＷＤ１１は副ワード線ドライバを、Ｓ１は副ワード選択線を、ＳＤ１は副ワードデコーダを、ＤＲ１はセンスアンプドライバを、ＳＡ１０及びＳＡ１１はセンスアンプを、ＳＷ１０及びＳＷ１１はコラムスイッチを、ＢＬ１０及びＢＬ１１はビット線対をそれぞれ表している。ＳＷＬ００及びＳＷＬ１０は、共通の主ワード線であるＭＷＬ０に関連付けられている。またＳＷＬ０１及びＳＷＬ１１は、共通の主ワード線であるＭＷＬ１に関連付けられている。なお、ＢＡＮＫ１−３の各々の内部構成も図３と同様である。
【０００８】
図４は、ＢＬＫ０の一部の詳細構成を示している。ＤＲ０は、ＳＥＮ０信号の立ち上がりエッジに応答してＳＰＤ信号を保持するためのラッチ３１と、該ラッチ３１に保持されたＳＰＤ信号をデコードするためのデコード回路３２と、１個のインバータ３３と、１個のＰＭＯＳトランジスタ３４と、２個のＮＭＯＳトランジスタ３５，３６とで構成され、デコード回路３２の出力がＨｉｇｈである場合には、ＳＡ００及びＳＡ０１を動作させるための電圧（ＶＤＤとＶＳＳとの差電圧）を２本の信号線３７，３８の間に供給する。デコード回路３２の出力がＬｏｗならば、ＮＭＯＳトランジスタ３６により信号線３７，３８の電圧がイコライズされる。ＳＡ００は、２個のＰＭＯＳトランジスタ４１，４２と、２個のＮＭＯＳトランジスタ４３，４４とで構成される。ＳＷ００は、２個のＮＭＯＳトランジスタ５１，５２で構成される。
【０００９】
図５は、モード判定器１５で判定される３つのモード指定を示している。ここでは、ＢＡＮＫ０に関するモード指定を説明する。モードＡでは、活性化させる主ワード線、副ワード線及びコラム選択線を変更できるように、ＭＥＮ０信号、ＳＥＮ０信号及びＣＥＮ０信号の各々の立ち上がりエッジが生成される。モードＢでは、主ワード線の選択を固定したまま、活性化させる副ワード線及びコラム選択線を変更できるように、ＭＥＮ０信号の論理レベルが固定されたまま、ＳＥＮ０信号及びＣＥＮ０信号の各々の立ち上がりエッジが生成される。モードＣでは、主ワード線及び副ワード線の選択を固定したまま、活性化させるコラム選択線を変更できるように、ＭＥＮ０信号及びＳＥＮ０信号の論理レベルがいずれも固定されたまま、ＣＥＮ０信号の立ち上がりエッジが生成される。なお、モード判定器１５は、他の特定モードがＭ０−３により指定された場合には、主ワード線、副ワード線及びコラム選択線のいずれをも非活性化するための制御信号を生成する機能をも備えている。このモードが指定された場合には、更にＭＥＮ０信号、ＳＥＮ０信号及びＣＥＮ０信号の各々が立ち下げられる。ただし、主ワード線、副ワード線及びコラム選択線を個別に非活性化するためのモードをそれぞれ設けてもよい。
【００１０】
図６は、ＢＡＮＫ０のデータ読み出しの動作例を示している。以下、図６に例示された４期間の各々における動作を説明する。
【００１１】
第１期間では、モードＡの指定と、ＭＷＬ０及びＢＬＫ０を指定するロウアドレスと、Ｃ００を指定するコラムアドレスとを含んだＰＫＴが入力される。モードＡの指定を受けたモード判定器１５は、ＭＥＮ０信号、ＳＥＮ０信号及びＣＥＮ０信号の各々の立ち上がりエッジを生成する。この結果、ＭＷＬ０に関連付けられた複数本の副ワード線のうちＳＷＬ００のみが活性化され、かつ複数個のセンスアンプドライバのうちＤＲ０のみが動作して、ＳＡ００及びＳＡ０１を含む複数個のセンスアンプが活性化される。そして、Ｃ００の活性化によりＳＷ００が開いて、ＢＬＫ０の中の指定されたメモリセルの記憶データがＤＬ上に読み出される。この間、例えばＳＷＬ１０は活性化されず、またＤＲ１がセンスアンプを動作させるための電圧を供給することもない。
【００１２】
第２の期間では、モードＢの指定と、ＢＬＫ１を指定するロウアドレスと、Ｃ１０を指定するコラムアドレスとを含んだＰＫＴが入力される。モードＢの指定を受けたモード判定器１５は、ＭＥＮ０信号の論理レベルを固定したまま、ＳＥＮ０信号及びＣＥＮ０信号の各々を一旦立ち下げたうえ、ＳＥＮ０信号及びＣＥＮ０信号の各々の立ち上がりエッジを生成する。この結果、ＭＷＬ００の選択が固定されたまま、ＳＷＬ００に代わってＳＷＬ１０が、Ｃ００に代わってＣ１０がそれぞれ活性化されて、ＢＬＫ１の中の指定されたメモリセルの記憶データがＤＬ上に読み出される。
【００１３】
第３の期間では、モードＣの指定と、Ｃ１１を指定するコラムアドレスとを含んだＰＫＴが入力される。モードＣの指定を受けたモード判定器１５は、ＭＥＮ０信号及びＳＥＮ０信号の各々の論理レベルを固定したまま、ＣＥＮ０信号を一旦立ち下げたうえ、ＣＥＮ０信号の立ち上がりエッジを生成する。この結果、ＭＷＬ０及びＳＷＬ１０の各々の選択が固定されたまま、Ｃ１０に代わってＣ１１が活性化されて、ＢＬＫ１の中の指定されたメモリセルの記憶データがＤＬ上に読み出される。
【００１４】
第４の期間では、主ワード線、副ワード線及びコラム選択線のいずれをも非活性化するためのモード指定を含んだＰＫＴが入力される。この結果、ＭＥＮ０信号、ＳＥＮ０信号及びＣＥＮ０信号の各々が立ち下げられ、かつＭＷＬ０、ＳＷＬ１０及びＣ１１の各々が非活性化される。
【００１５】
図７は、図１のＤＲＡＭチップの他の動作例を示している。図７の例によれば、ＰＫＴ内のＭ０−３により、ＢＡＮＫ１にモードＡが、次にＢＡＮＫ２にモードＡが、続いてＢＡＮＫ２にモードＢが、最後にＢＡＮＫ３にモードＡがそれぞれ指定される。図１の構成によれば、複数個のメモリバンクの同時活性化と、メモリバンク毎に独立なモード設定とが可能になっている。
【００１６】
以上説明してきたとおり、上記ＤＲＡＭチップの構成によれば、ある主ワード線が活性化され続けている間に、この主ワード線に共通に関連付けられた複数本の副ワード線のうちの活性化される副ワード線を変更できるようにしたので、従来に比べてロウアクセス速度が向上する。しかも、複数個のメモリブロックのうちの指定された１個のメモリブロックに属する副ワード線とセンスアンプとに限って該副ワード線及びセンスアンプを活性化することとしたので、ＤＲＡＭチップの消費電力が低減される。この消費電力の低減効果は、複数個のメモリバンクが同時に活性化されるＤＲＡＭチップにおいて大いに発揮される。また、モードＢが指定されているときに限り主ワード線の選択を固定したまま活性化させる副ワード線を変更でき、他のモードでは他の動作を選択できるようにしたので、ＤＲＡＭチップの使用上のフレキシビリティが高められる。更に、コントロールパケットを用いてアドレス入力を行うようにしたので、非マルチプレクスアドレス入力の場合に比べてＤＲＡＭパッケージのピン数を低減できる。ただし、本発明は、単一バンク構成を有するＤＲＡＭチップや、コントロールパケットを用いないＤＲＡＭチップにも適用可能である。
【００１７】
なお、上記の例ではロウアドレスの一部が副ワードアドレスを表していたが、コラムアドレスの一部が副ワードアドレスを表すものとしてもよい。各メモリバンクにおいて、複数ビットのバースト読み出しのための構成を採用することもできる。コントロールパケットのビット幅は、上記の例に限らず任意である。コントロールパケットを利用して、リフレッシュ、テスト、パワーダウン等の各種モードを設定することもできる。
【００１８】
さて、上記の例では共通の主ワード線に関連付けられた複数本の副ワード線のうちの１本の副ワード線のみが活性化されることとなっていた。したがって、いわゆるページモードで連続的にアクセスできるメモリセルの個数が、階層型ワード線構成を採用しない場合に比べて極端に少なくなる。つまり、ページ長が短くなる。このページ長を伸ばしたい場合には、少なくとも２本の副ワード線が同時に活性化されるようにすればよい。
【００１９】
図８は、ページ長を伸ばすのに適した、ＢＡＮＫ０内の副ワードデコーダの詳細構成例を示している。図８には、図３中のＳＤ０，ＳＤ１，Ｓ０，Ｓ１に加えて、他の２個の副ワードデコーダＳＤ２，ＳＤ３と、他の２本の副ワード選択線Ｓ２，Ｓ３とが示されている。ただし、ＳＥＮ０信号の立ち上がりエッジに応答してＳＰＤ信号を保持するためのラッチは、その図示が省略されている。ＳＰＤ信号は、図８に示すように、少なくとも６本の信号線ＳＰＤ２，ＸＳＰＤ２，ＳＰＤ１，ＸＳＰＤ１，ＳＰＤ０，ＸＳＰＤ０を介して伝送される。ＳＰＤ２及びＸＳＰＤ２は１組の相補信号線であり、ＳＰＤ１及びＸＳＰＤ１は他の１組の相補信号線であり、ＳＰＤ０及びＸＳＰＤ０は更に他の１組の相補信号線である。ＳＤ０は、ＳＰＤ２，ＳＰＤ１，ＳＰＤ０の各々の論理レベルがＨｉｇｈである場合にＳ０を活性化するように構成されている。ＳＤ１は、ＳＰＤ２，ＳＰＤ１，ＸＳＰＤ０の各々の論理レベルがＨｉｇｈである場合にＳ１を活性化するように構成されている。ＳＤ２は、ＳＰＤ２，ＸＳＰＤ１，ＳＰＤ０の各々の論理レベルがＨｉｇｈである場合にＳ２を活性化するように構成されている。ＳＤ３は、ＳＰＤ２、ＸＳＰＤ１及びＸＳＰＤ０の各々の論理レベルがＨｉｇｈである場合にＳ３を活性化するように構成されている。
【００２０】
図８の構成によれば、通常は、ＳＰＤ２及びＸＳＰＤ２のうちの一方の信号線の論理レベルと、ＳＰＤ１及びＸＳＰＤ１のうちの一方の信号の論理レベルと、ＳＰＤ０及びＸＳＰＤ０のうちの一方の信号線の一方の論理レベルとが各々Ｈｉｇｈに設定される。この場合には、Ｓ０，Ｓ１，Ｓ２，Ｓ３のうちの２本以上の副ワード選択線が同時に活性化されることはない。ページ長が伸びるようにＳ０及びＳ１を同時に活性化するためには、ＳＰＤ２，ＳＰＤ１，ＳＰＤ０，ＸＳＰＤ０の各々の論理レベルがＨｉｇｈに設定される。この場合には、ＢＬＫ０内の１本の副ワード線と、ＢＬＫ１内の１本の副ワード線とが同時に活性化される。これに合わせて、ＤＲ０及びＤＲ１は、各々複数個のセンスアンプを動作させるための電圧を供給する。４本の副ワード線を同時に活性化するためには、ＳＰＤ２，ＳＰＤ１，ＸＳＰＤ１，ＳＰＤ０，ＸＳＰＤ０の各々の論理レベルをＨｉｇｈに設定すればよい。
【００２１】
［産業上の利用の可能性］
本発明によれば、向上したロウアクセス速度を有するＤＲＡＭチップが提供される。ただし、本発明は、階層型ワード線構成を有する限り、ＤＲＡＭ以外の他の半導体記憶装置にも適用可能である。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置の構成例を示すブロック図である。
【図２】図１の半導体記憶装置に与えられるコントロールパケットの詳細を示すタイミングチャート図である。
【図３】図１中のメモリバンクの詳細構成を示すブロック図である。
【図４】図３中のセンスアンプドライバ、センスアンプ及びコラムスイッチの詳細構成を示す回路図である。
【図５】図１中のモード判定器で判定される３モードを説明するための図である。
【図６】図１の半導体記憶装置の動作例を示すタイミングチャート図である。
【図７】図１の半導体記憶装置の他の動作例を示すタイミングチャート図である。
【図８】図３中の副ワードデコーダの詳細構成例を示す回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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