(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成され、III−Ｖ族ｎ型化合物半導体からなるエミッタ層、ベース層、及びコレクタ層を有し、前記エミッタ層及びコレクタ層の間に前記ベース層が配置されている半導体積層構造と、
前記エミッタ層とベース層との間に配置される量子ドット障壁層と、
前記コレクタ層、ベース層、及びエミッタ層にそれぞれ接続されるコレクタ電極、ベース電極、及びエミッタ電極とを備え、
前記量子ドット障壁層は、複数の量子ドットと、前記量子ドットをエミッタ層側及びベース層側からそれぞれ挟み、前記各量子ドットを構成する半導体よりもバンドギャップが大きい半導体からなる第１及び第２の障壁層とを備え、
前記各量子ドットは、前記ベース層側に向けて凸である凸部を有しており、
前記第２の障壁層における前記ベース層側の界面、前記ベース層における前記コレクタ層側の界面、及び前記ベース層における前記エミッタ層側の界面は、前記量子ドットの凸部に対応して前記コレクタ層側に凸となるように湾曲する湾曲部をそれぞれ有している、半導体素子。
【請求項２】
前記量子ドットは、前記ベース層側に凸の錐体状に形成されている、請求項１に記載の半導体素子。
【請求項３】
前記各量子ドットの底面の外径が２ｎｍ以上３０ｎｍ以下であり、且つ各量子ドットの高さが２ｎｍ以上１０ｎｍ以下である、請求項２に記載の半導体素子。
【請求項４】
前記量子ドット障壁層の層厚が、１．５ｎｍ以上１０ｎｍ以下である、請求項１に記載の半導体素子。
【請求項５】
前記基板上に、前記エミッタ層、ベース層、及びコレクタ層がこの順で積層されている、請求項１に記載の半導体素子。
【請求項６】
前記第２の障壁層において前記ベース層側の界面の平坦な部分から湾曲部先端までの長さｈ１、及び前記ベース層において前記コレクタ層側の界面の平坦な部分から湾曲部先端までの長さｈ２は、１／５≦ｈ２／ｈ１≦１の関係を満たす、請求項１に記載の半導体素子。
【請求項７】
前記量子ドットの面内密度は１０１０個/ｃｍ２以上１０１２個/ｃｍ２以下である、請求項１に記載の半導体素子。
【請求項８】
前記ベース電極は、前記コレクタ層の一部が除去されて露出した前記ベース層上に形成されており、
前記ベース層と前記エミッタ層との間において、前記ベース電極と対応する部分には、高抵抗領域が形成されている、請求項１に記載の半導体素子。
【請求項９】
基板上に、III−Ｖ族ｎ型化合物半導体からなるエミッタ層を形成するエミッタ層工程と、
前記エミッタ層上に第１の障壁層を形成する工程と、
前記第１の障壁層上に、上に凸の凸部を上面に有する複数の量子ドットを形成する量子ドット形成工程と、
前記量子ドット上に、これらを覆い、且つ前記量子ドットの凸部に対応した、上に凸の湾曲部を上面に有する第２の障壁層を形成する障壁層形成工程と、
前記第２の障壁層の上に、前記量子ドットの凸部に対応した、上に凸の湾曲部を上面に有するIII−Ｖ族ｎ型化合物半導体からなるベース層を形成するベース層形成工程と、
前記ベース層の上にIII−Ｖ族ｎ型化合物半導体からなるコレクタ層を形成するコレクタ層形成工程と、
前記エミッタ層、ベース層、及びコレクタ層それぞれに接続される、エミッタ電極、ベース電極、及びコレクタ電極を形成する電極形成工程と
を備えている、半導体素子の製造方法。
【請求項１０】
前記量子ドットは、Ｓ−Ｋモードによって形成される、請求項９に記載の半導体素子の製造方法。
【請求項１１】
前記量子ドットは、分子線を照射することによって形成される、請求項１０に記載の半導体素子の製造方法。
【請求項１２】
前記電極形成工程に先立って、
前記ベース層よりも上方の半導体層を除去することで、当該ベース層の一部を露出する工程と、
当該露出したベース層にイオン注入を行うことで、前記露出したベース層と前記エミッタ層との間に高抵抗領域を形成する工程と
をさらに備えている、請求項９に記載の半導体素子の製造方法。
【請求項１３】
前記電極形成工程に先立って、
前記エミッタ層よりも上方の半導体層を除去することで当該エミッタ層の一部を露出させるとともに、これと隣接する位置で前記ベース層よりも上方の半導体層を除去することで当該ベース層の一部を露出させ、前記エミッタ層とベース層との間に段差を形成する工程と、
前記段差の断面において露出する半導体層の一部を、水蒸気を供給することにより酸化する工程と
をさらに備えている請求項９に記載の半導体素子の製造方法。
【請求項１４】
前記第１及び第２の障壁層はＡｌを含んでおり、これら障壁層が水蒸気によって酸化される、請求項１３に記載の半導体素子の製造方法。
【請求項１５】
前記量子ドットは、前記ベース層側に凸の錐体状に形成されている、請求項９に記載の半導体素子の製造方法。
【請求項１６】
前記各量子ドットの底面の外径が２ｎｍ以上３０ｎｍ以下であり、且つ各量子ドットの高さが２ｎｍ以上１０ｎｍ以下である、請求項１５に記載の半導体素子の製造方法。
【請求項１７】
前記第２の障壁層において前記ベース層側の界面の平坦な部分から湾曲部先端までの長さｈ１、及び前記ベース層において前記コレクタ層側の界面の平坦な部分から湾曲部先端までの長さｈ２は、１／５≦ｈ２／ｈ１≦１の関係を満たす、請求項９に記載の半導体素子の製造方法。
【請求項１８】
前記量子ドットの面内密度は１０１０個/ｃｍ２以上１０１２個/ｃｍ２以下である、請求項９に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
本発明は半導体素子及びその製造方法に関し、特に高周波領域で動作するトランジスタ素子に関する。
【背景技術】
高エネルギーの電子（ホットエレクトロン）を利用するホットエレクトロントランジスタ（ＨＥＴ）として、いくつかの半導体素子が提案されている。第１の従来技術としては、横山らによりに、文献１（Japan. J. Appl. Phys. Lett. vol. 24, no.11, p.L853, 1985）で提案された共鳴ホットエレクトロントランジスタ素子（ＲＨＥＴ）がある。これは、ＨＥＴのエミッタ領域に共鳴トンネル構造を備えたもので、図９（ａ）〜（ｄ）は、文献１に示される素子構造（ａ）及び動作原理（ｂ）〜（ｄ）である。
この文献１では、７７Ｋにおける素子動作が報告されており、その動作は以下の通りである。すなわち、図９（ａ）に示されるベース(Base)とエミッタ(Emitter)とが等電位のときは、図９（ｂ）に示すようにエミッタ内の電子エネルギーがエミッタ−ベース間に設けられた量子井戸(Quantum well)の量子準位(Ｅ１)より低いので、エミッタに電流は流れない。ここでベース−エミッタ間に電圧を印加すると、図９(ｃ)のようにエミッタの電子エネルギーが量子井戸の量子準位に一致し、共鳴トンネルが生じる。より詳細には、エミッタ電子のエネルギーはある分布をもって拡がっているが、この中で量子準位と一致するエネルギーを有する電子のみが共鳴トンネルによりベースに放出される。放出された電子は高いエネルギーを有しているので、ベース層内をほとんど散乱を受けずに高速で通過し、ベース層とコレクタ障壁(Collector barrier)層との間のエネルギー障壁(ｑΦC)を超えてコレクタ障壁層に注入される。そして、この電子はコレクタ障壁層中でもほとんど散乱されずに走行し、コレクタ層に伝達される。以上の全過程において、電子の運動量はほとんど散乱を受けないので、通常の散乱や拡散に依存するトランジスタ素子に比較して高速で動作することが期待される。
また第２の従来技術として、杉山らによる文献２（特開平９−３２６５０６号公報）に開示された素子がある。この素子は、文献１の共鳴トンネル構造に換えて複数層の微粒子（量子ドット）を備えている。図１０は、文献２に示された微粒子層の構造（ａ）及びＨＥＴ素子の構造（ｂ）である。この従来技術は、図１０（ａ）に示すように、ＨＥＴのエミッタ領域３に、繰り返し積層されたＧａＡｓ中間層３ａを備え、各中間層３ａには、複数の微粒子（量子ドット）３ｂが相互に拡散して形成されている。この構成により、各層の量子ドット３ｂは、垂直方向に整列した状態となり、実効的に単一の量子ドットを形成する。このため、鋭い共鳴トンネル特性を有し、また、鋭いエネルギースペクトルを有するキャリアフィルタとして動作するとされている。
ところが、上記各文献に記載の素子は、次のような問題がある。文献１に記載の素子では、実際には動作温度が制限され、また素子利得が低く、動作速度も期待されるほど高くないという課題があった。例えば文献１においては、７７Ｋでの動作が報告されているが、室温での動作や動作速度については示されていない。また同種のＲＨＥＴ素子で室温での動作が報告されているものでも、その利得は通常のトランジスタに比較して低く、動作速度も特に高いものではない。
一方、文献２においては、多層量子ドットの構造が複雑であり、その実現が困難であるという課題があった。すなわち、図１０（ｂ）に示される構造を実現するには、ベース(Base)層上で微粒子及び埋め込み層の成長を交互に繰り返して行い、また全層で微粒子の位置が同一で形状も均一となるように制御する必要がある。そして、作製途中で下層の微粒子からずれた位置に微粒子が形成されると図１０（ｂ）の構造は実現することはできない。このように、多数の微粒子が全て垂直方向に整列し、サイズも均一である３次元的微粒子配列を作製するには、高度な作製技術が要求されるため、これを実現するのは非常に困難であった。
本発明は、上記従来技術の課題を解決するためになされたものであり、作製が容易で、しかも高速動作が可能な半導体素子及びその製造方法を提供することを目的とする。
（本発明と関連する文献の一覧）
文献１  Japan. J. Appl. Phys. Lett. vol. 24, no.11, p.L853, 1985（背景技術の欄を参照）
文献２  特開平９−３２６５０６号公報（背景技術の欄を参照）
文献３  特開２００２−１８４９７０号公報（特に図５）
文献４  特開平９−８２９００号公報（ベース層内部に球状の量子ドットを形成する点）
文献５  特開平６−２０９５８号公報
【発明の開示】
【課題を解決するための手段】
本発明に係る半導体素子は、上記問題を解決するためになされ、基板と、前記基板上に形成され、III−Ｖ族ｎ型化合物半導体からなるエミッタ層、ベース層、及びコレクタ層を有し、前記エミッタ層及びコレクタ層の間に前記ベース層が配置されている半導体積層構造と、前記エミッタ層とベース層との間に配置される量子ドット障壁層と、前記コレクタ層、ベース層、及びエミッタ層にそれぞれ接続されるコレクタ電極、ベース電極、及びエミッタ電極とを備え、前記量子ドット障壁層は、複数の量子ドットと、前記量子ドットをエミッタ層側及びベース層側からそれぞれ挟み、前記各量子ドットを構成する半導体よりもバンドギャップが大きい半導体からなる第１及び第２の障壁層とを備え、前記各量子ドットは、前記ベース層側に向けて凸である凸部を有しており、前記第２の障壁層における前記ベース層側の界面、前記ベース層における前記コレクタ層側の界面、及び前記ベース層における前記エミッタ層側の界面は、前記量子ドットの凸部に対応して前記コレクタ層側に凸となるように湾曲する湾曲部をそれぞれ有している。
また、本発明に係る半導体素子の製造方法は、上記問題を解決するためになされ、基板上に、III−Ｖ族ｎ型化合物半導体からなるエミッタ層を形成するエミッタ層工程と、前記エミッタ層上に第１の障壁層を形成する工程と、前記第１の障壁層上に、上に凸の凸部を上面に有する複数の量子ドットを形成する量子ドット形成工程と、前記量子ドット上に、これらを覆い、且つ前記量子ドットの凸部に対応した、上に凸の湾曲部を上面に有する第２の障壁層を形成する障壁層形成工程と、前記第２の障壁層の上に、前記量子ドットの凸部に対応した、上に凸の湾曲部を上面に有するIII−Ｖ族ｎ型化合物半導体からなるベース層を形成するベース層形成工程と、前記ベース層の上にIII−Ｖ族ｎ型化合物半導体からなるコレクタ層を形成するコレクタ層形成工程と、前記エミッタ層、ベース層、及びコレクタ層それぞれに接続される、エミッタ電極、ベース電極、及びコレクタ電極を形成する電極形成工程とを備えている。
【発明を実施するための最良の形態】
以下、本発明に係る半導体素子の一実施形態について図面を参照しつつ説明する。図１は、本実施形態に係る半導体素子の概略構成を示す断面図である。
図１に示すように、この半導体素子は、III−Ｖ族化合物半導体で構成されており、半絶縁性ＩｎＰからなる基板１０１上に、ｎ型ＩｎＧａＡｓからなるエミッタ層１０２が形成されている。そして、このエミッタ層１０２の上には、後述する量子ドットが配置されたアンドープのＡｌＡｓからなる量子ドット障壁層１０３、アンドープのＩｎＧａＡｓからなるスペーサ層１０４、及びｎ型ＩｎＧａＡｓからなるベース層１０５がこの順で形成されている。ここで、量子ドット障壁層１０３、スペーサ層１０４、及びベース層１０５は、エミッタ層１０２よりも幅（同図の左右方向）が狭く形成されており、これによってエミッタ層１０２上部の一部が、露出している。そして、この露出した部分にはエミッタ電極１１２が形成されている。なお、スペーサ層１０４は、ベース層１０５と同一組成で意図的に不純物が添加されていない半導体からなる層である。
また、ベース層１０５の上面には、これよりも幅の狭いアンドープのＩｎＰからなるコレクタ障壁層１０６、ｎ型ＩｎＧａＡｓからなるコレクタ層１０７、高濃度ｎ型ＩｎＧａＡｓからなるコレクタ接触層１０８、及びコレクタ電極１１０がこの順で形成されている。そして、コレクタ障壁層１０６の両側にはベース層１０５上部の一部が露出しており、この露出した２箇所の位置にベース電極１１１がそれぞれ形成されている。また、ベース電極１１１の下方、つまりベース層１０５の下部からエミッタ層１０２の上部に亘っては、高抵抗領域１１３が形成されている。
次に、上記各半導体層の層厚について説明する。まず、量子ドット障壁層１０３の層厚は、１．５ｎｍ以上１０ｎｍ以下であることが好ましく、１．５ｎｍ以上５ｎｍ以下であることがさらに好ましい。量子ドット障壁層１０３の膜厚を１．５ｎｍ以上にすると、後述する量子ドットに対する障壁として有効に作用する一方、１０ｎｍ以下にすると、格子緩和を抑制することができる。特に、５ｎｍ以下にすると、上記のようなＩｎＰ基板１０１の上においても高品質な膜を形成することができる。この観点から、本実施形態では、量子障壁層１０３の膜厚を約４ｎｍとしている。また、その他の半導体層の層厚について、本実施形態では、スペーサ層１０４を約２ｎｍ、ベース層１０５を約１０ｎｍ、コレクタ障壁層１０６を約１００ｎｍとしている。
本実施形態に係るＩｎＧａＡｓ組成はＩｎＰにほぼ格子整合するＩｎ（ｘ）Ｇａ（１−ｘ）Ａｓ：Ｉｎ組成ｘ＝０.５３としている。Ｉｎ組成の範囲としては、０．５≦ｘ≦０．７であることが好ましい。こうすることでＩｎＰ基板１０１上にエピタキシャル成長が可能となり、しかも電子散乱を抑制することができる。なお、本明細書においては、組成量（組成比）の見やすさという観点から、ＩｎxＧａ1-xＡｓという表記をＩｎ（ｘ）Ｇａ（１−ｘ）Ａｓと記載することがある。
次に、量子ドット障壁層１０３について詳細に説明する。図２は、この障壁層の周辺の拡大断面図である。同図に示すように、量子ドット障壁層１０３は、エミッタ層１０２の上面に形成される第１障壁層１０３ａ、ウェッテングレイヤー１０３ｂ、複数の量子ドット１０３ｃ、及び第２障壁層１０３ｄから構成されており、ウェッテングレイヤー１０３ｂと量子ドット１０３ｃとが、第２及び第１障壁層１０３ａ，１０３ｄによって上下から挟まれた状態となっている。ウェッテングレイヤー１０３ｂは、約１分子層の薄いＩｎＡｓからなり、このウェッティングレイヤー１０３ｂ上に、上に凸、つまりベース層１０５側に凸のピラミッド形の量子ドット１０３ｃが複数個形成されている。
各量子ドット１０３ｃは、アンドープＩｎＡｓ微粒子からなり、エミッタ層１０２と平行な平面、つまりウェッテングレイヤー上１０３ｂに分布するように形成されている。この量子ドット１０３ｃの大きさは、底面の幅方向の長さを２ｎｍ以上３０ｎｍ以下、高さを２ｎｍ以上１０ｎｍ以下とすることが好ましく、例えば幅方向の長さを約１０ｎｍ，高さを約５ｎｍとすることができる。このようなサイズで量子ドット１０３ｃを形成すると、高速伝導できる電子を放射することができ、また量子ドット形成の際の再現性が高くなるので好ましい。また、この量子ドット１０３ｃの面内密度は１０１０個/ｃｍ２以上１０１２個/ｃｍ２以下の範囲にすることが好ましく、例えば約５×１０１１個/ｃｍ２とすることができる。こうすることにより、素子電流が確保でき、しかも量子ドット間の間隔を確保し横方向の量子閉じ込めが可能となる。
上記のように量子ドット１０３ｃは、上に凸のピラミッド形に形成されているため、その上に配置される第２障壁層１０３ｄ、スペーサ層１０４、及びベース層１０５には、平坦な部分の中に、量子ドット１０３ｃの凸形状に対応した、上に凸の湾曲部が形成されている。より詳細には、第２障壁層１０３ｄとスペーサ層１０４との界面ｄ１、スペーサ層１０４とベース層１０５との界面ｄ２、及びベース層１０５とコレクタ障壁層１０６との界面ｄ３は、量子ドット１０３ｃの形状に沿って、コレクタ層１０７側に湾曲する部分を有している。このとき、上記界面の湾曲の程度は、次のようにすることが好ましい。つまり、第２障壁層１０３ｄ上面（界面ｄ１）の平坦部ｄ１１から湾曲部ｄ１２先端までの長さｈ１と、ベース層１０５上面（界面ｄ３）の平坦部ｄ３１から湾曲部ｄ３２先端までの長さｈ２とが、以下の式（１）を満たすことが好ましい。
１／５≦ｈ２／ｈ１≦１                      （１）
これにより、後述する電子散乱・遅延の抑制効果を得ることができる。
次に、本実施形態に係る半導体素子の製造方法の一例を説明する。まず半絶縁性ＩｎＰからなる基板１０１を、分子線エピタキシャル成長装置（ＭＢＥ）中で加熱して表面を清浄化する。そして、基板温度６２０℃でＩｎ、Ｇａ、ＡｓおよびＳｉの分子線を照射してＳｉを添加したｎ型ＩｎＧａＡｓからなるエミッタ層１０２を成長させる。
続いて、ＡｌおよびＡｓの分子線照射によりアンドープのＡｌＡｓからなる第１障壁層１０３ａを成長させた後、一度エピタキシャル成長を中断する。ここで、ＡｌＡｓの格子定数は５．６６１でありＩｎＰ基板１０１およびエミッタ層１０２のＩｎＧａＡｓの格子定数５．８６９に比較して３．５％小さい。これに対しては、第１障壁層１０３ａの膜厚を臨界膜厚以下にすればよく、こうすることで格子緩和が抑制されるため、この障壁層１０３ａの横方向の格子定数が基板１０１の格子定数にほぼ一致する。
これに続いて、基板温度を５３０℃に変更し、ＩｎとＡｓとの分子線照射を行う。ＩｎＡｓ成長時の基板温度は４５０〜５５０℃の範囲であることから、温度をこの範囲に設定すると、良好な量子ドット１０３ｃが形成できるので好ましい。ここで、ＩｎＡｓの格子定数は６．０５８でありＩｎＰ基板１０１に比較して３．２％大きいため、ＩｎＡｓの成長は格子歪により圧縮応力を受ける。このような成長は、上記特定の温度領域においてＳｔｒａｎｓｋｉ−Ｋｒａｓｔａｎｏｖ（Ｓ−Ｋ）モードと呼ばれる成長モードとなり、均質な量子ドット１０３ｃが形成される。具体的には、最初の約１分子層がウエッティングレイヤー１０３ｂとして第１障壁層１０３ａ全面に成長した後、大きさの揃ったピラミッド形のＩｎＡｓからなる量子ドット１０３ｃが形成される。ウエッティングレイヤー１０３ｂの膜厚は薄く、バンドギャップが大きいので、各量子ドット１０３ｃは実質的に分散したものとして機能する。
次に、Ａｌ及びＡｓの分子線照射によりアンドープＡｌＡｓからなる第２障壁層１０３ｄを成長させる。これにより図２に示すようなアンドープＡｌＡｓからなる層１０３の内部に一層の量子ドット１０３ｃが閉じ込められた構造が形成される。このとき、第２障壁層１０３ｄの上面は平坦ではなく、量子ドット１０３ｃに対応した部分には、ピラミッド形の形状に沿って湾曲した湾曲部ｄ１２が形成される。
さらに続けて、スペーサ層１０４、ベース層１０５のエピタキシャル成長を行う。このとき、量子ドット１０３ｃの上方ではスペーサ層１０４およびベース層１０５も、ピラミッド形の形状を反映して、湾曲した形状ｄ２２，ｄ３２となる。続いて、コレクタ障壁層１０６、コレクタ層１０７、コレクタ接触層１０８のエピタキシャル成長を行う。
こうして、上記半導体層１０２〜１０８が成長した後の基板をＭＢＥ装置から取り出してパターニングする。すなわち、積層された半導体層の一部を除去し、エミッタ層１０２及びベース層１０５の一部を露出させるメサ形成を行う。さらに、ベース層１０５の露出領域の下方にイオン注入を行い、高抵抗領域１１３を形成する。最後に、コレクタ電極１１０をコレクタ接触層１０８上に形成するとともに、ベース層１０５及びエミッタ層１０２の露出部分にベース電極１１１及びエミッタ電極１１２をそれぞれ形成し、素子が完成される。なお、上記イオン注入工程では、例えば、２００〜８００ｋＶで加速したＦｅ＋イオンを注入し、６００〜８５０℃で熱処理することで上記高抵抗領域を形成することができる。
以上のように構成された半導体素子によれば、次のような効果を得ることができる。まず、本発明による素子の動作を説明するために、従来技術による素子の課題の原因を明確にする。
第１の従来技術（文献１）においては、上述のように、実際には動作温度が制限され、また素子利得が低く、動作速度も期待されるほど高くないという課題があった。その主な原因の一つが、エミッタから放出される電子のエネルギー分布にある。ＲＨＥＴ素子において、エミッタ−ベース間の共鳴トンネル条件は、電子のエネルギーのｚ方向成分（ここで量子井戸層に垂直な方向をｚ方向とする）が量子井戸層の量子準位(Ｅ１)にほぼ一致していることである。すなわち量子井戸層を通過した電子のエネルギーは、そのｚ方向成分においてはいずれもほぼＥ１で揃っているものの、ｘ方向やｙ方向のエネルギー成分に対しては制限が無い。この結果、電子の全エネルギー（ｘ成分、ｙ成分、ｚ成分の和）は熱エネルギーやエミッタ−ベース電圧に対応した分布を有している。低温においては、エネルギー分布の拡がりは小さいので、ｘ方向およびｙ方向のエネルギーも揃っているが、温度の上昇と共に両者の分布は拡がる。
図３では、第１の従来技術に係わるＲＨＥＴ素子において、室温で量子井戸層からベース層中に放出される電子のエネルギー分布４０３を示す。
ところで、エミッタ領域から放射された電子が、コレクタ領域に到達するまでに格子散乱を受けずに通過するには、電子速度および電子エネルギーが高い方が望ましく、少なくとも電子の平均自由行程（散乱寿命×電子速度）が素子内の電子走行距離と同程度以上である必要がある。しかしながら、電子エネルギーが高過ぎると、半導体のエネルギーバンドにおける谷間遷移（Γ-Ｌ谷間遷移）による散乱を受け、有効質量が大きく速度の低いＬ谷に遷移して電子速度が著しく低下する。
図３は、この関係を簡略化して、低エネルギー領域（左側斜線部）４０１と高エネルギー領域（右側斜線部）４０２とを示したものである。低エネルギー領域４０１は電子速度が低く平均自由行程が走行距離に満たない領域を示し、高エネルギー領域４０２は谷間遷移による散乱を受ける領域を示す。いずれも素子構造および半導体材料に依存するが、ここでは第１の従来技術で用いられるＩｎＧａＡｓ／ＩｎＰ系のＲＨＥＴ素子について見積った結果を示している。
量子井戸から放射される電子エネルギー分布４０３は前述のように拡がっているため、その一部は高エネルギー領域４０２に分布する。これを防ぐため量子準位のエネルギーを低下させると、低エネルギー領域４０１に分布が拡がり、電子衝突・散乱が生じてバリスティックな伝導が得られない。ここで、量子準位やエミッタ電位を調整しても高速にベース−コレクタ間を通過できる電子の比率は約４０％である。また、高周波動作においてベース−エミッタ間の電圧が変調されると、放出電子量が変化するが、電子エネルギーの分布拡がりにより、その増減は緩慢なものとなる。このとき、電子エネルギーの分布形状が変化するが、さらにベース−エミッタ間の電圧変化に伴う量子準位の変化により、分布のピーク位置も変動する。その結果、変調動作の全領域で放出電子エネルギのピークを高速走行可能なエネルギー領域に保つことは困難となり、高速走行電子の比率はさらに低下する。
このように高速走行する電子に比較して低速な電子が多いと、素子応答は低速電子の遅延を反映する。また、低速電子により散乱が生じはじめると格子温度が上昇し、電子散乱確率がさらに増大する。散乱された電子は遅延が発生するだけでなく、一部はエネルギーを失うためコレクタ障壁を越えることができない。この結果、ベース電流が増加し電流利得も低下する。
このように、第１の従来技術では、室温においてエミッタから放出される電子の速度分布が大きいため、広い温度範囲で利得と高周波特性とを備えた動作は困難であった。
これに対して、第２の従来技術（文献２）では複数層の量子ドットを備えることにより鋭い共鳴トンネル特性を有し、また鋭いエネルギースペクトルを有するキャリアフィルタとして動作するとされている。しかしながら、前述のように第２の従来技術においては、多層量子ドットの構造が複雑であり、その実現が困難であるという課題があった。
このように位置の揃った量子ドットの多層成長は困難であるが、単一層の量子ドットを用いても同様の効果が得られるなら素子作製は容易となる。しかしながら、単一層量子ドットをＨＥＴの電子放出領域に用いると、以下のような別の課題が発生する。以下、図４を参照して、この点について詳述する。
図４は、球状の量子ドット５０１を量子ドット障壁層２０３中に設けた平坦な層構成の素子構造である。エミッタ層２０２とベース層２０５との間に電圧を印加すると、エミッタ層２０２の中の電子のうち、そのエネルギーが量子ドット５０１の量子準位とほぼ一致しているものが共鳴トンネルによりベース層２０５に放出される。しかしエミッタ層２０２とベース層２０５とは３次元的に量子ドット５０１を挟んでいるため、電子の放出方向は各層に垂直方向（図４における矢印aの方向）だけに限らず、これと斜め方向（図４における矢印ｂの方向）においても許容される。
ところで、第２障壁層２０３とスペーサ層２０４の界面とや、ベース層２０５とコレクタ層２０６との界面等のへテロ界面には、半導体組成の変化に伴うエネルギー障壁がある。これらへテロ界面に斜め方向に入射する電子は、垂直方向に入射する電子に比較して反射され易いという特性があり、入射角ｍ（図４参照）の低下に伴い、電子透過効率は低くなる。また、斜め方向に放射された電子は、垂直方向の電子に比較して、長い距離を走行する必要があるが、散乱確率は走行距離に比例するので、斜め方向の電子は散乱されやすくなる。
このように、斜め方向に放射された電子の多くは反射・散乱によりエネルギーを失い低速な電子として拡散するので、電子注入効率の低下やリーク電流の増大、動作遅延の増大等を引き起こす。すなわち、単に量子ドットをエミッタ２０２−ベース２０５間に設けるだけでは良好な素子特性を望めない。
これに対して、本実施形態の構造は、単層の量子ドット１０３ｃを設けるものであるが、さらに第２障壁層１０３ｄ及びベース層１０５が量子ドット１０３ｃの近傍において、量子ドット１０３ｃの形状に沿って湾曲しているという特徴を有している。この構成により、本実施形態においては斜め方向からの電子の放射に対しても、電子の散乱や走行遅延を抑制できる効果がある。
この点をさらに詳細に説明する。図５に示すように、本実施形態においては、量子ドット障壁層１０３に対して斜め方向となる矢印ｂの方向に電子が放出されても、量子ドット１０３ｃよりも上方の構造、つまり第２障壁層１０３ｄが湾曲していることにより、図４の構成に比較してスペーサ層１０５への入射角ｎが増大し、垂直に近づく。このように、入射角ｎ（図５参照）が大きくなると、界面での反射・散乱が抑制され、また走行時間の遅延も小さくなる。また同様に、ベース層１０５も湾曲しているため、ベース層１０５への入射時やコレクタ障壁層１０６への入射時においても散乱や遅延が抑制される。このように、本実施形態においては斜め方向の電子放射に対しても、電子の散乱や走行遅延を抑制できる効果がある。
なお、上記効果は、例えば図５に示すように、ベース層１０５の下面のみを湾曲させるだけでは十分ではなく、図２に示すように、ベース層１０５の下面ｄ２に加え、その上面ｄ３も湾曲させることが必要である。こうすることで、電子がコレクタ障壁層１０６へ入射する際に、電子の散乱や走行遅延をさらに効果的に抑制することができる。
さらに、第２障壁層１０３ｄとスペーサ層１０４との界面が湾曲していることにより、量子ドット１０３ｃの存在しない平坦な領域において、第２障壁層１０３ｄの膜厚を薄くすることができる。そのため、量子ドット障壁層１０３全体の膜厚を薄くすることができる。したがって、本実施形態のように基板１０１と格子定数が異なる量子ドット障壁層１０３を形成する際に、結晶の品質低下を抑制できる。
なお、図１０に示す第２の従来技術でもピラミッド形の量子ドットが図示されているが、これを挟む半導体層の構成が平坦であるため上記効果は得られない。また、仮に第２の従来技術において、量子ドットよりも上の層を湾曲させても、電子の放射される方向が本実施形態とは逆であり、量子ドットにおいて幅の狭い側から広い側に電子が放射されるため、上記効果を得ることはできない。
次に、本実施形態に係る半導体素子において、ベース層から放出された電子のエネルギー分布について説明する。図６は、本実施形態において室温で量子ドットを介して放出される電子の全エネルギーの分布である。ここで、量子ドット１０３ｃから放射された電子のエネルギーは、ｘ方向、ｙ方向、ｚ方向ともに、量子準位により規定されているので、鋭いエネルギー分布７０３を有している。分布の中心は量子準位の調整により容易に低エネルギー領域７０１と高エネルギー領域７０２との間に配置できる。さらに、エネルギー分布が鋭いことにより、ベース−エミッタ電圧の変調時の放出電子量変化も迅速なものとなり、ピーク位置の変動による低速電子の放出を抑制する効果もある。本実施形態では、放出電子のエネルギー分布の中心をベース層１０５の伝導帯の下端から０.４５ｅＶ以上０. ５５ｅＶ以下の範囲とすることにより、変調時においても放出電子の９０％以上を高速走行させることができる。また散乱され、エネルギーを失う電子が少ないことによりベース電流が低下し、広い温度範囲で素子の利得を高く保つ効果もある。
ところで、エミッタ層１０２の上方においてベース電極１１１が形成されている領域では、その上方にコレクタ層１０７が形成されていないため、エミッタ層１０２からベース層１０５への電子放射は、ベース電流（リーク電流）の原因となる。これに対して、本実施形態においては、図１に示すようにベース電極１１１の下方に高抵抗領域１１３を形成している。したがって、この領域では、エミッタ層１０２からコレクタ層１０７に向かう電子放射がないので、リーク電流の発生を抑制することができる。
上記のように、本実施形態に係る構成を用いることによって、従来に比較して作製が容易でかつ広い温度範囲で高速動作する新規の半導体素子を提供できる。
以上、本発明の一実施形態について説明したが、本発明はこれに限定されるものではなく、その趣旨を逸脱しない限りにおいて種々の変更が可能である。例えば、上記実施形態では量子ドット１０３ｃをＩｎＡｓで構成するとともに、第１及び第２障壁層１０３ａ，１０３ｄをＡｌＡｓによって構成しているが、電荷に対するエネルギー高さが異なる材料を組み合わせた他の材料系を用いることもできる。例えば量子ドット１０３ｃとしてＩｎＧａＡｓ混晶を用い、Ｉｎ組成を０〜０．３の範囲で調整することにより量子井戸深さを制御することができる。また第１及び第２障壁層１０３ａ，１０３ｄとしてＩｎＡｌＡｓ（Ｉｎ組成：０〜０.５）を用いることでＩｎＰ基板との格子不整合を緩和し、結晶品質を向上することができる。
但し、量子ドット１０３ｃを構成する半導体のバンドギャップは、第１障壁層１０３ａおよび第２障壁層１０３ｂをそれぞれ構成する半導体のバンドギャップより小さいことが必要である。さもなければ、エミッタ層１０２からの電子は、量子ドット１０３ｃに集約されない（すなわち、量子ドット１０３ｃを電子が通らない）からである。この条件を満たす限り、第１障壁層１０３ａおよび第２障壁層１０３ｂを構成する半導体の組成は必ずしも同一である必要はないが、設計の都合上、同一であることが好ましい。
また、上記実施形態では、量子ドット１０３ｃを上に凸のピラミッド形に形成しているが、コレクタ層１０６側にいくにしたがって先端が小さくなるような凸部を有していれば、特には限定されない。例えば、円錐形等の錘形の形状、半球状等の形状でもよい。また、コレクタ層側１０６に向く面が凸であればよいため、エミッタ層側を向く面の形状は特には限定されない。したがって、図７に示すように、量子ドット１０３ｃを球状に形成することもできる。この場合、量子ドット１０３ｃの粒径は、２ｎｍ以上３０ｎｍ以下であることが好ましく、これによりベース層を高速伝導する電子を放射することができる量子準位を形成することができる。
上記実施形態では、微粒子作製の制御性に優れるＭＢＥ法を用いた素子製造の方法を示したが、この他に有機金属気相成長（ＭＯＣＶＤ）法など他のエピタキシャル成長法を用いることもできる。
また、上記実施形態ではＳ−Ｋモードによって量子ドットを製造する方法を示したが、傾斜基板を用いて同様にコレクタ層側に凸の量子ドットを形成し、引き続き埋め込み成長を行う方法など、他の手法により同様の構造を形成することもできる。
また、上記説明では、イオン注入によってベース電極１１１の下方に高抵抗領域１１３を形成しているが、次のように選択酸化法を用いることもできる。上記実施形態に係る半導体素子では、積層された半導体層の一部を除去することで、ベース層１０５及びエミッタ層１０２の一部を露出させて段差を形成し、その上にベース電極１１１及びエミッタ電極１１２を形成しているが、電極を形成する前に、上記段差部分が露出するようにマスクした後、水蒸気を供給する。これにより、図８に示すように、段差から露出する第１及び第２障壁層１０３ａ，１０３ｄ、つまりＡｌを含む半導体層が内側に向けて酸化されていく。そして、所望の幅（左右方向）に亘って酸化が進んだところで、水蒸気の供給を停止すれば、ベース電極１１１の下方に高抵抗領域１１５が形成される。また、これ以外にも、選択エッチングによりベース層１０５とエミッタ層１０２との間を部分的に除去することで、電流の流れない領域を形成することもできる。
また、本発明の半導体素子を構成する半導体は、上記実施形態で示したものに限定されるものではなく、ＧａＡｓ, ＡｌＡｓ, ＩｎＡｓ, ＧａＰ, ＡｌＰ, ＩｎＰ, ＧａＮ, ＡｌＮ, ＩｎＮ等のIII−Ｖ族化合物半導体材料であればよく、２元材料の他、ＡｌＧａＡｓ, ＧａＩｎＰ, ＡｌＧａＩｎＰ, ＩｎＧａＡｓＰ, ＡｌＧａＮ, ＩｎＧａＮ等の３元混晶材料、及び４元混晶材料を用いることができる。また、本発明の半導体素子の基板としては、上記化合物半導体、あるいはこれと格子定数の近い半導体や絶縁体により構成された基板を用いることができる。例えば、基板としてＧａＡｓを用いた場合には、エミッタ層、スペーサ層、ベース層、コレクタ層としてＧａＡｓを、第１及び第２障壁層としてＡｌＡｓを、量子ドットとしてＩｎＡｓを、コレクタ障壁層としてＡｌ（ｘ）Ｇａ（１−ｘ）Ａｓ：ｘ＜０．４をそれぞれ用いることができる。さらにベース層及びスペーサ層としてＧａＡｓに換えてＩｎ（ｘ）Ｇａ（１−ｘ）Ａｓ：ｘ＜０.２を用いることにより電子散乱を抑制することができる。
また、上記実施形態では、基板上にエミッタ層、ベース層及びコレクタ層をこの順で形成し、電子が下から上へ向かうように形成しているが、これを反対にしてもよい。すなわち、基板上に、コレクタ層、ベース層、及びエミッタ層をこの順で形成し、電子が上から下へ向かうように形成することもできる。この場合、量子ドット障壁層の構成も上述したものとは上下の向きが反対となる。つまり、量子ドットを下に凸の形状にする必要があり、これに伴って量子ドットよりも下側に配置される第２障壁層、スペーサ層、及びベース層が量子ドットの形状に対応する下に凸の湾曲部を有する必要がある。
【産業上の利用可能性】
以上説明した通り、本発明の半導体素子によって、作製が容易でかつ高速動作が可能な新規の半導体素子が提供される。
【図面の簡単な説明】
【図１】図１は、本発明に係る半導体素子の一実施形態を示す構造図である。
【図２】図２は、量子ドット障壁層の周辺を示す断面図である。
【図３】図３は、第１の従来技術に係る放出電子のエネルギー分布を示す図である。
【図４】図４は、平坦な層構造を有する半導体素子の一例であり、量子ドット周辺の断面図である。
【図５】図５は、上面が平坦な層構造を有する半導体素子の一例であり、量子ドット周辺の断面図である。
【図６】図６は、図１の半導体素子における放出電子のエネルギー分布を示す図
【図７】図７は、図１の半導体素子の他の例であり、量子ドット障壁層の周辺を示す断面図である。
【図８】図８は、図１の半導体素子の他の例を示す断面図である。
【図９】図９は、第１の従来技術に係る半導体素子の構造および動作概念図である。
【図１０】図１０は、第２の従来技術に係る半導体素子の構造図である。
【符号の説明】
１０１  基板
１０２  エミッタ層
１０３  量子ドット障壁層
１０３ａ  第１障壁層
１０３ｂ  ウェッテングレイヤー
１０３ｃ  量子ドット
１０３ｄ  第２障壁層
１０４  スペーサ層
１０５  ベース層
１０６  コレクタ障壁層
１０７  コレクタ層
１０８  コレクタ接触層
１１０  コレクタ電極
１１１  ベース電極
１１２  エミッタ電極
１１３  高抵抗領域
ｄ１  第２障壁層とスペーサ層との界面
ｄ２  スペーサ層とベース層との界面
ｄ３  ベース層とコレクタ障壁層との界面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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