(57)【特許請求の範囲】
【請求項１】
第１の基板と第２の基板とを有し、第１の基板上の回路におけるクロックの位相と、第２の基板上の回路におけるクロックの位相とを同期させるシステムであって、
第１の基板は、
外部から入力される外部クロックの周期をｎ倍周期にしたクロックを生成する第１のクロック生成手段と、
前記第１のクロック生成手段で生成したクロックに従って、所定のデータを送信する送信手段とを有し、
第２の基板は、
外部から入力される外部クロックの周期をｎ倍周期にしたクロックを生成する第２のクロック生成手段と、
前記第２のクロック生成手段で生成したクロックに従って、データを受信する受信手段と、
前記送信手段が所定のデータを送信してから所定の時間内に前記受信手段が前記所定のデータを受信できない場合、前記受信手段が前記所定の時間内に所定のデータを受信するよう、前記第２のクロック生成手段で生成したクロックの立ち上がりを外部クロックの一周期分ずつ遅延させる遅延手段と
を有することを特徴とするクロック同期化システム。
【請求項２】
前記第１の基板の送信手段は、
前記第１のクロック生成手段で生成したクロックに従ってカウントを開始するカウンタを有し、前記カウンタのカウント値が所定の値になると、前記所定のデータを送信するよう構成されていることを特徴とする請求項１に記載のクロック同期化システム。
【請求項３】
前記第２の基板の受信手段は、前記第２のクロック生成手段で生成したクロックに従ってカウントを開始するカウンタを有し、前記カウンタのカウント値が所定の値になると、データを受信するよう構成されていることを特徴とする請求項１に記載のクロック同期化システム。
【請求項４】
基板上の回路におけるクロックの位相を各基板の相互間で同期させるクロック同期化システムで用いられる基板であって、
外部から入力される外部クロックの周期をｎ倍周期にしたクロックを生成するクロック生成手段と、
前記クロック生成手段で生成したクロックに従って、所定のデータを送・受信する送・受信手段と、
前記所定のデータが送信されてから所定の時間内に前記送・受信手段が前記所定のデータを受信できない場合、前記受信手段が前記所定の時間内に所定のデータを受信するよう、前記クロック生成手段で生成したクロックの立ち上がりを、前記外部クロックの一周期分ずつ遅延させる遅延手段とを有する基板。
【請求項５】
前記送・受信手段は、
前記クロック生成手段で生成したクロックに従ってカウントを開始するカウンタを有し、
前記カウンタのカウント値が所定の値になると、前記所定のデータを送・受信するよう構成されていることを特徴とする請求項４に記載の基板。
【請求項６】
プロセッサを搭載した複数の基板で構成されるマルチプロセッサシステムの前記各基板にて、基板上の回路におけるクロックの位相を各基板の相互間で同期させるクロック同期化方法であって、
各基板が、外部から入力される外部クロックの周期をｎ倍周期にしたクロックを生成するステップと、
前記複数の基板のうち所定の基板を基準となる基板とし、前記基準となる基板が、自己の生成したクロックに従って、所定のデータを送信するステップと、
前記基準となる基板以外の基板が、前記所定のデータが送信されてから所定の時間に前記所定のデータを受信できない場合、自己の生成したクロックの立ち上がりを前記外部クロックの一周期分ずつ遅延させ、前記所定の時間内に所定のデータを受信させるステップと
を有することを特徴とするクロック同期化方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、カード上のＬＳＩのクロックを各カードのＬＳＩ相互間で同期化させる技術に関し、特にマルチプロセッサシステムで用いられるカードに搭載されるＬＳＩのクロックを、各カードのＬＳＩ相互間で同期化させる技術に関する。
【０００２】
【従来技術】
複数のプロセッサカードから構成されるマルチプロセッサシステムでは、各プロセッサカードのＬＳＩを同期動作させるために、同一のクロックを外部から各ＬＳＩに供給していた。そのため、現在のクロックの周波数が変更されると、変更後のクロックをＬＳＩに供給しなければならない。そこで、各ＬＳＩには、現在のクロックを入力するピンとは別に、変更後のクロックを入力するためのピンを予め設けていた。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記のようにクロックの周波数が変更されることを予測してＬＳＩにピンを設けるとなると、ＬＳＩのピン数が増加してしまう問題があった。
【０００４】
そこで、本発明が解決しようとする課題は、各カードのＬＳＩに余分なピンを設けなくても、各ＬＳＩで使用されているクロックの周波数を任意に変更でき、各カードにおけるＬＳＩのクロックを各ＬＳＩの相互間で同期させることのできる技術を提供することにある。
【０００５】
【課題を解決するための手段】
前記課題は、第１の基板と第２の基板とを有し、第１の基板上の回路におけるクロックの位相と、第２の基板上の回路におけるクロックの位相とを同期させるシステムであって、
第１の基板は、
外部から入力される外部クロックの周期をｎ倍周期にしたクロックを生成する第１のクロック生成手段と、
前記第１のクロック生成手段で生成したクロックに従って、所定のデータを送信する送信手段とを有し、
第２の基板は、
外部から入力される外部クロックの周期をｎ倍周期にしたクロックを生成する第２のクロック生成手段と、
前記第２のクロック生成手段で生成したクロックに従って、データを受信する受信手段と、
前記送信手段が所定のデータを送信してから所定の時間内に前記受信手段が前記所定のデータを受信できない場合、前記受信手段が前記所定の時間内に所定のデータを受信するよう、前記第２のクロック生成手段で生成したクロックの立ち上がりを外部クロックの一周期分ずつ遅延させる遅延手段とを有することを特徴とするクロック同期化システムによって解決される。
【０００６】
特に、前記第１の基板の送信手段は、
前記第１のクロック生成手段で生成したクロックに従ってカウントを開始するカウンタを有し、
前記カウンタのカウント値が所定の値になると、前記所定のデータを送信するよう構成されていることを特徴とする。
【０００７】
また、前記第２の基板の受信手段は、
前記第２のクロック生成手段で生成したクロックに従ってカウントを開始するカウンタを有し、
前記カウンタのカウント値が所定の値になると、データを受信するよう構成されていることを特徴とする。
【０００９】
前記課題は、基板上の回路におけるクロックの位相を各基板の相互間で同期させるクロック同期化システムで用いられる基板であって、
外部から入力される外部クロックの周期をｎ倍周期にしたクロックを生成するクロック生成手段と、
前記クロック生成手段で生成したクロックに従って、所定のデータを送・受信する送・受信手段と、
前記所定のデータが送信されてから所定の時間内に前記送・受信手段が前記所定のデータを受信できない場合、前記受信手段が前記所定の時間内に所定のデータを受信するよう、前記クロック生成手段で生成したクロックの立ち上がりを、前記外部クロックの一周期分ずつ遅延させる遅延手段と
を有する基板によって解決される。
【００１０】
特に、前記送・受信手段は、
前記クロック生成手段で生成したクロックに従ってカウントを開始するカウンタを有し、
前記カウンタのカウント値が所定の値になると、前記所定のデータを送・受信するよう構成されていることを特徴とする。
【００１２】
前記課題は、プロセッサを搭載した複数の基板で構成されるマルチプロセッサシステムの前記各基板にて、基板上の回路におけるクロックの位相を各基板の相互間で同期させるクロック同期化方法であって、
各基板が、外部から入力される外部クロックの周期をｎ倍周期にしたクロックを生成するステップと、
前記複数の基板のうち所定の基板を基準となる基板とし、前記基準となる基板が、自己の生成したクロックに従って、所定のデータを送信するステップと、
前記基準となる基板以外の基板が、前記所定のデータが送信されてから所定の時間に前記所定のデータを受信できない場合、自己の生成したクロックの立ち上がりを前記外部クロックの一周期分ずつ遅延させ、前記所定の時間内に所定のデータを受信させるステップと
を有することを特徴とするクロック同期化方法によって解決される。
【００１３】
【発明の実施の形態】
本発明の実施の形態について説明する。
【００１４】
図１は本発明の実施の形態を説明するためのブロック図である。図２は本発明の実施の形態を説明するためのタイムチャートである。図３は診断制御部のブロック図である。図４は各ＣＰＵカードが生成するデファイナ信号を説明するためのタイムチャートである。図５はセル間制御部のフェーズカウンタのブロック図である。図６はセル間制御部が生成するデファイナ信号を説明するためのタイムチャートである。図７は本発明の実施の形態の動作を説明するためのフローチャートである。図８は本発明の実施の形態の動作を説明するためのフローチャートである。図９〜１１は本発明の実施の形態の動作を説明するためのタイムチャートである。
【００１５】
マルチプロセッサシステムは、図１に示すが如く、複数のプロセッサ及びメインメモリを搭載するＣＰＵカード１〜４と、これらＣＰＵカード１〜４間を接続するケーブル１００とから構成されている。
【００１６】
尚、本発明のマルチプロセッサシステムでは、ケーブル１００の転送レート（最小遅延２クロック、最大遅延４クロック）が満されている場合、図２に示すが如く、ＣＰＵカードから送信されるデータは４クロック（後述するセル間制御部の内部のクロック）後に他のＣＰＵカードで受信される。そして、ＣＰＵカード間で確実にデータの送・受信ができるように、送信側のＣＰＵカードは送信したデータを２クロック分ホールドする。一方、ケーブル１００の転送レートが満されていない場合、ＣＰＵカードから送信されるデータは、不定のデータとして他のカードで受信される。
【００１７】
ＣＰＵカード１〜４は、ＣＰＵ１１〜２６と、ＣＰＵカード１〜４の診断制御及び立上げ動作を行なう診断制御部１１１〜１１４と、ＣＰＵカード１〜４間のデータの送・受信を制御するセル間制御部１２１〜１２４と、ＣＰＵ１１〜２６の調停制御及びキャッシュのコヒーレンシ制御を行なうプロセッサ制御部１３１〜１３４とから構成されている。
【００１８】
続いて、診断制御部１１１〜１１４の構成について詳細に説明する。
【００１９】
診断制御部１１１〜１１４は、各ＣＰＵカード１〜４の相互間で同期したクロック（以下、このクロックをシステムクロックという）で動作し、図３に示すが如く、デファイナ切換えレジスタ１１１１〜１１４１と、デファイナ生成カウンタ１１１２〜１１４２とを有する。
【００２０】
尚、システムクロックの周波数は、セル間制御部１２１〜１２４における内部クロックの１／３の周波数である。
【００２１】
デファイナ切換えレジスタ１１１１〜１１４１は、レジスタの値を任意に変更でき、デファイナ生成カウンタ１１１２〜１１４２が生成するデファイナ信号の生成タイミングを変更する。ここで、デファイナ信号とは、ＣＰＵカードにおけるＬＳＩ（例えば、診断制御部、セル間制御部）内部のクロックの周期をｎ倍周期にしたクロックをいう。
【００２２】
デファイナ生成カウンタ１１１２〜１１４２は、システムクロックに従ってカウント値をインクリメントする。
【００２３】
そして、デファイナ生成カウンタ１１１２〜１１４２は、カウント値がある一定の値に達したとき、システムクロックに同期し、システムクロックの周期をｎ倍周期にしたデファイナ信号を生成する。例えば、ＣＰＵカードの枚数（セル数）が４枚で、デファイナ切換えレジスタ１１１１に”０”が設定されている場合、図４に示すように、デファイナ生成カウンタ１１１２はセル数と同数の値をカウント（０，１，２，３）し、このデファイナ生成カウンタ１１１２のカウント値とデファイナ切換えレジスタ１１１１に設定されている値（０）とが一致したとき、”Ｈｉ”になるデファイナ信号を生成する。このようにして診断制御部１１１〜１１４は、システムクロックの周期を４倍周期にしたデファイナ信号を生成する。
【００２４】
そして、診断制御部１１１〜１１４は、生成したデファイナ信号をセル間制御部１２１〜１２４に送信する。
【００２５】
尚、診断制御部１１１〜１１４のデファイナ信号は、デファイナ生成カウンタ１１１２〜１１４２により生成されることから、デファイナ生成カウンタ１１１２〜１１４２のカウント値が一致していない場合、診断制御部１１１〜１１４のデファイナ信号は診断制御部１１１〜１１４の相互間で同期しない。
【００２６】
更に、診断制御部１１１〜１１４は、自己の生成したデファイナ信号を診断制御部１１１〜１１４の相互間で同期させるため、所定のタイミングで送信されるデータを受信し、この受信したデータからデファイナ信号の位相が診断制御部１１１〜１１４の相互間で同期しているか否かを判断する。
そして、デファイナ信号の位相が診断制御部１１１〜１１４の相互間で同期している場合、診断制御部１１１〜１１４はデファイナ切換えレジスタ１１１１〜１１４１の値を維持し、デファイナ信号の同期動作を終了する。
【００２７】
一方、デファイナ信号の位相が診断制御部１１１〜１１４の相互間で同期していない場合、診断制御部１１１〜１１４はデファイナ切換えレジスタ１１１１〜１１４１の値を所定の回数更新したか否かを判断する。
【００２８】
そして、デファイナ切換えレジスタ１１１１〜１１４１の値を所定の回数更新した場合、診断制御部１１１〜１１４は、自己の生成したデファイナ信号の位相を診断制御部１１１〜１１４の相互間で同期させることができないと判断し、デファイナ信号の同期動作を終了する。
【００２９】
一方、デファイナ切換えレジスタ１１１１〜１１４１の値を所定の回数更新していない場合、診断制御部１１１〜１１４は、デファイナ切換えレジスタ１１１１〜１１４１の値を更新してデファイナ信号の位相（デファイナ信号の立ち上がり）をシステムクロックの１周期分ずらし、更にデファイナ切換えレジスタ１１１１〜１１４１の値を１回更新したことを記憶する。
【００３０】
尚、本発明の実施の形態では、ＣＰＵカード１〜４間でデータの送・受信が４クロック（システムクロック）内で行なわれることから、診断制御部１１１〜１１４は、最大でもデファイナ切換えレジスタ１１１１〜１１４１の値を３回更新することで、自己のデファイナ信号の位相をＣＰＵ１〜４の相互間で同期させることができる。
【００３１】
次に、セル間制御部１２１〜１２４の構成について詳細に説明する。
【００３２】
セル間制御部１２１〜１２４は、自己の内部クロックの周期をｋ倍周期にしたデファイナ信号を生成するためのフェーズカウンタ１２１１〜１２４１を有する。
【００３３】
尚、ＣＰＵカード１〜４間では、セル間制御部１２１〜１２４の相互間でデファイナ信号の位相が同期している場合のみ、通常のデータの送・受信が行なわれる。
【００３４】
フェーズカウンタ１２１１〜１２４１は、図５に示すように、デファイナ生成カウンタ１１１２〜１１４２からの桁上がりでインクリメントされるカウンタ１２１２〜１２４２と、クロック比（１：ｋ）に対応し、内部クロックでインクリメントされるカウンタ１２１３〜１２４３とから構成され、これらのカウンタは診断制御部１１１〜１１４からのデファイナ信号を微分した信号でリセットされる。例えば、デファイナ生成カウンタ１１１２のカウント値が”０，１，２，３”とカウントされ、セル間制御部１２１のクロック比が１：２である場合、まずカウンタ１２１２及びカウンタ１２１３は、カウンタは診断制御部１１１〜１１４からのデファイナ信号を微分した信号でカウント値がリセットされて”０”になる。そして、カウンタ１２１２のカウント値は、まずデファイナ生成カウンタ１１１２のカウント値が”１”のとき、”１”となり、次にデファイナ生成カウンタ１１１２のカウント値が”２”のとき、”２”となり、更にデファイナ生成カウンタ１１１２のカウント値が”３”のとき、”３”となる。一方、カウンタ１２１３のカウント値は、セル間制御部１１１の内部クロックに同期してカウントされ、”０，１，２”となる。ここで、カウンタ１２１２のカウント値とカウンタ１２１３のカウント値との関係は、セル間制御部１１１の内部クロックがシステムクロックの３倍の周波数であることから、まずカウンタ１２１２のカウント値が０の間に、カウンタ１２１３のカウント値が”０，１，２”となり、次にカウンタ１２１２のカウント値が１の間に、カウント１２１３のカウント値が”０，１，２”となり、更にカウンタ１２１２のカウント値が２の間に、カウント１２１３のカウント値が”０，１，２”となり、最後にカウンタ１２１２のカウント値が３の間に、カウント１２１３のカウント値が”０，１，２”となるような関係にある。そして、カウンタ１２１２及びカウンタ１２１３でカウントした値が結合され、フェーズカウンタ１２１１のカウント値”００，０１，０２，１０，１１，１２，２０，２１，２２，３０，３１，３２”として出力される。
【００３５】
更に、セル間制御部１２１〜１２４は、フェーズカウンタ１２１１〜１２１４の任意の値をサンプリングしてデファイナ信号を生成する。例えば、セル間制御部１２１〜１２４の内部クロックの周期を２倍周期にしたデファイナ信号を生成する場合、図６に示すように、フェーズカウンタ１１１２〜１１４２の値が、”００、０２、１１、２０、２２、３１”のとき、”Ｈｉ”となるデファイナ信号を生成する。
【００３６】
このように、セル間制御部１２１〜１２４で生成するデファイナ信号は、診断制御部１１１〜１１４で生成したデファイナ信号に従って生成されるため、診断制御部１１１〜１１４で生成したデファイナ信号が診断制御部１１１〜１１１の相互間で同期すれば、セル間制御部１２１〜１２４で生成するデファイナ信号もセル間制御部１２１〜１２４の相互間で同期することになる。
【００３７】
更に、セル間制御部１２１〜１２４は、診断制御部１１１〜１１４で生成したデファイナ信号を診断制御部１１１〜１１４の相互間で同期させるため、所定のタイミングでデータ”１”をセットし、このセットしたデータを送信する。
【００３８】
また、セル間制御部１２１〜１２４は、所定のタイミングでデータを受信し、このデータを次の所定のタイミングまでホールドする。例えば、図７に示すように、ＣＰＵカード１からデータを送信し、この送信したデータをＣＰＵカード２が受信するとした場合、ＣＰＵカード１のセル間制御部１２１は、フェーズカウンタ１２１１の値が”３０”（タイミング１及び１３）のとき、データ”１”をＩ／Ｏバッファにセットし、フェーズカウンタ１２１１の値が”００”（タイミング４及び１６）のとき、データ”０”をＩ／Ｏバッファにセットし、このセットしたデータを送信する。そして、ＣＰＵカード２のセル間制御部１２２は、フェーズカウンタ１２２１の値が”０１”のとき、データを受信し、この受信したデータをフェーズカウンタ１２２１の値が更に”０１”になるまでＩ／Ｏバッファにホールドさせる。更に、診断制御部１１２は、Ｉ／Ｏバッファのデータを参照してデータが”１”であるか否かを判断し、データが”１”でない場合、デファイナ切換えレジスタ１１２１の値を更新して自己のデファイナ信号の位相をシステムクロックの一周期分ずらす。
【００３９】
続いて、上記構成における動作について説明する。
【００４０】
まず、ＣＰＵカード１〜４の診断制御部１１１〜１１４は、自己のデファイナ信号の位相を診断制御部１１１〜１１４の相互間で同期させるため、ＣＰＵカード１から所定のタイミングでデータ”１”を送信する。
【００４１】
ＣＰＵカード１から送信されたデータを、ＣＰＵカード２〜４のセル間制御部１２２〜１２４はＩ／Ｏバッファにホールドする。
【００４２】
そして、データを診断制御部１１２〜１１４は、Ｉ／Ｏバッファでホールドしたデータを参照し、この参照したデータが”１”であるか否かを判断する（Ｓｔｅｐ  １０１）。
【００４３】
受信したデータが”１”である場合（ＹＥＳの場合）、診断制御部１１１〜１１４の相互間でデファイナ信号の位相が同期していることを示すので、診断制御部１１２〜１１４はデファイナ信号の同期処理を終了する（Ｓｔｅｐ  １０２）。
【００４４】
一方、受信データが‘０’の場合（ＮＯの場合）、診断制御部１１１〜１１４の相互間でデファイナ信号の位相が同期していなことを示すので、診断制御部１１２〜１１４はデファイナ切替えレジスタ１１２１〜１１４１の値を３回更新したか否かを判断する（Ｓｔｅｐ  １０３）。
【００４５】
デファイナ切替えレジスタ１１２１〜１１４１の値を３回更新している場合（ＹＥＳの場合）、診断制御部１１１〜１１４の相互間でデファイナ信号の位相を同期させることができないことを示すので、診断制御部１１２〜１１４はデファイナ信号の同期処理を終了する（Ｓｔｅｐ  １０４）。
【００４６】
一方、デファイナ切替えレジスタ１１２１〜１１４１の値を３回更新していない場合（ＮＯの場合）、診断制御部１１２〜１１４はデファイナ切替えレジスタ１１１１〜１１４１の値を更新してデファイナ信号の位相を一周期ずらす（Ｓｔｅｐ  １０５）。
【００４７】
そして、デファイナ信号の位相を一周期ずらした後、診断制御部１１２〜１１４は、デファイナ切替えレジスタ１１２１〜１１４１の値を１回変更したことを記憶し（Ｓｔｅｐ  １０６）、引き続き、Ｓｔｅｐ  １０１〜Ｓｔｅｐ  １０６を繰り返す。
【００４８】
次に、デファイナ信号の同期処理を具体的に説明するため、診断制御部１１１のデファイナ信号の位相と、診断制御部１１２のデファイナ信号の位相とを同期させる場合について説明する。
【００４９】
尚、以下の説明では、図９に示が如く、診断制御部１１１のデファイナ信号の位相と診断制御部１１２のデファイナ信号の位相との位相差が、システムクロックの３周期分あるものとして説明する。
【００５０】
まず、図９に示すが如く、ＣＰＵカード１のセル間制御部１２１は、フェーズカウンタ１２１１のカウント値が”００，３０”（タイミング１，４，１３，１６）のとき、”Ｈｉ”になるデファイナ信号を生成する。この生成したデファイナ信号をトリガーにしてセル間制御部１２１は、フェーズカウンタ１２１１のカウント値が”３０”のとき、Ｉ／Ｏバッファにデータ”１”をセットし、フェーズカウンタ１２１１のカウント値が”００”のとき、Ｉ／Ｏバッファにデータ”０”をセットする。そして、セル間制御部１２１は、セットしたデータを送信する。
【００５１】
一方、ＣＰＵカード２のセル間制御部１２２は、フェーズカウンタ１２２１のカウント値が”０１”（タイミング８及び２０）のとき、”Ｈｉ”になるデファイナ信号を生成する。この生成したデファイナ信号をトリガーにしてセル間制御部１２２１は、フェーズカウンタ１２１１の値が”０１”のとき、ＣＰＵカード１から送信されるデータを受信し、受信したデータをＩ／Ｏバッファでホールドする。
【００５２】
そして、ＣＰＵカード２の診断制御部１１２は、Ｉ／Ｏバッファでホールドしたデータを参照し、このデータが”１”であるか否かを判断する。
【００５３】
更に、診断制御部１１２は、Ｉ／Ｏバッファでホールドされているデータが”０”であることから、デファイナ切換えレジスタ１１２１の値をインクリメントして、自己のデファイナ信号の位相をシステムクロックの１周期分ずらす。
【００５４】
これにより診断制御部１１１のデファイナ信号の位相と診断制御部１１２のデファイナ信号の位相との位相差が、システムクロックの２周期分となる。
【００５５】
引き続き、図１０に示すが如く、セル間制御部１２２は、デファイナ信号をトリガーにして（フェーズカウンタ１２２１のカウント値が”０１”のとき）データを受信し、この受信したデータをＩ／Ｏバッファでホールドする。
【００５６】
そして、診断制御部１１２は、Ｉ／Ｏバッファでホールドしているデータを参照し、このデータが”１”であるか否かを判断する。
【００５７】
更に、診断制御部１１２は、Ｉ／Ｏバッファでホールドされているデータが”０”であることから、デファイナ切換えレジスタ１１２１の値をインクリメントして、自己のデファイナ信号の位相をシステムクロックの１周期分ずらす。
【００５８】
これにより診断制御部１１１のデファイナ信号の位相と診断制御部１１２のデファイナ信号の位相との位相差が、システムクロックの１周期分となる。
【００５９】
再度、図１１に示すが如く、セル間制御部１２２は、デファイナ信号をトリガーにして（フェーズカウンタ１２２１のカウント値が”０１”のとき）データを受信し、この受信したデータをＩ／Ｏバッファでホールドする。
【００６０】
そして、診断制御部１１２は、Ｉ／Ｏバッファでホールドしているデータを参照し、このデータが”１”であるか否かを判断する。
【００６１】
更に、診断制御部１１２は、Ｉ／Ｏバッファでホールドされているデータが”０”であることから、デファイナ切換えレジスタ１１２１の値をインクリメントして、自己のデファイナ信号の位相をシステムクロックの１周期分ずらす。
【００６２】
これにより診断制御部１１１のデファイナ信号の位相と診断制御部１１２のデファイナ信号の位相とが同期したことになる。
【００６３】
最後に、診断制御部１１１，１１２の相互間でデファイナ信号の位相が同期したことを判断するため、セル間制御部１２２は、デファイナ信号をトリガーにして（フェーズカウンタ１２２１のカウント値が”０１”のとき）データを受信し、この受信したデータをＩ／Ｏバッファでホールドする。
【００６４】
そして、診断制御部１１２は、Ｉ／Ｏバッファでホールドしているデータを参照し、このデータが”１”であるか否かを判断する。
【００６５】
更に、診断制御部１１２は、図７に示すように、Ｉ／Ｏバッファでホールドしたデータの値が”１”であることから、セル間制御部１２１のデファイナ信号の位相とセル間制御部１２２のデファイナ信号の位相とが同期したと判断し、デファイナ信号の同期処理を終了する。
【００６６】
このように、ＣＰＵカード間で同期したｎ倍周期のクロック（１／ｎ周波数のクロック）を外部から供給することなく、各ＣＰＵカードのＬＳＩでｎ倍周期のクロック（デファイナ信号）を生成し、この生成したデファイナ信号の位相を各ＬＳＩの相互間で同期させることができる。
【００６７】
また、セル間制御部１２１〜１２４のデファイナ信号は、内部クロックに基づいて生成されるため、デファイナ信号の周波数に変更があっても、変更後の周波数のデファイナ信号を生成することができる。
【００６８】
尚、本発明の実施の形態では、デファイナ生成カウンタ１１１２〜１１４２及びフェーズカウンタ１２１１〜１２４１のカウント値をインクリメントする場合について説明したが、この場合に限るものではない。例えば、デファイナ生成カウンタ１１１２〜１１４２及びフェーズカウンタ１２１１〜１２４１のカウント値をデクリメントするようにしてもよい。
【００６９】
【発明の効果】
本発明によれば、カードのＬＳＩで生成したｎ倍周期のクロックの位相を、各ＬＳＩの相互間で同期させために既存のインタフェースを使用するため、ＬＳＩのピン数の削減をことができるという優れた効果を奏する。
【００７０】
また、本発明によれば、ＬＳＩにおけるｎ倍周期のクロックを内部クロックに基づいて生成するため、将来的にクロックの周波数が変更されても、新たに変更後のクロックをＬＳＩに供給する必要がないという優れた効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の形態を説明するためのブロック図である。
【図２】本発明の実施の形態を説明するためのタイムチャートである。
【図３】診断制御部のブロック図である。
【図４】各ＣＰＵカードが生成するデファイナ信号を説明するためのタイムチャートである。
【図５】セル間制御部のフェーズカウンタのブロック図である。
【図６】セル間制御部が生成するデファイナ信号を説明するためのタイムチャートである。
【図７】本発明の実施の形態の動作を説明するためのフローチャートである。
【図８】本発明の実施の形態の動作を説明するためのフローチャートである。
【図９】本発明の実施の形態の動作を説明するためのタイムチャートである。
【図１０】本発明の実施の形態の動作を説明するためのタイムチャートである。
【図１１】本発明の実施の形態の動作を説明するためのタイムチャートである。
【符号の説明】
１        ＣＰＵカード
１１１    診断制御部
１１１１  デファイナ切換えレジスタ
１１１２  デファイナ生成カウンタ
１２１    セル間制御部
１２１１  フェーズカウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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