(57)【特許請求の範囲】
【請求項１】
筐体と、前記筐体内部に設けられ磁気テープ媒体を保管する多数のセルと、前記磁気テープ媒体に情報の記録再生を行う磁気テープドライブと、前記セルと前記磁気テープドライブとの間で前記磁気テープ媒体の搬送を行うアクセッサと、前記アクセッサに設けられ前記セルおよび前記磁気テープドライブに対して前記磁気テープ媒体の挿抜を行うピッカ機構と、前記筐体に固定され前記セルに対する固有のアドレスを割り付ける複数の分割フラグと、前記アクセッサに取り付けられ複数の前記分割フラグを各々検出する複数のアドレスセンサと、前記セルの幅方向の切り替わり目を示すエッジフラグと、前記エッジフラグを検出するエッジセンサと、前記アドレスセンサの出力信号を前記エッジセンサの出力信号の立ち上がりでラッチするラッチ回路とを有し、前記分割フラグは、前記ラッチ回路にラッチされた前記アドレスセンサの出力信号を上位アドレスに用いることで、前記セルに対し前記セルの幅方向の長さの範囲内で各々前記上位アドレスの被検出手段と下位アドレスの被検出手段とを分割して有することを特徴とするライブラリ装置。
【請求項２】
前記分割フラグは、前記セルのアドレスを２進数で表示する第一分割フラグと第二分割フラグと第三分割フラグと第四分割フラグとを有することを特徴とする請求項１記載のライブラリ装置。
【請求項３】
前記分割フラグは、前記上位アドレスを２７ ビット〜２４ ビットとし、前記下位アドレスを２３ ビット〜２０  ビットとしたことを特徴とする請求項１または２記載のライブラリ装置。
【請求項４】
前記第一分割フラグは、２７  ビットと２３  ビットとを有し、前記第二分割フラグは、２６  ビットと２２  ビットとを有し、前記第三分割フラグは２５ ビットと２１  ビットとを有し、第四分割フラグは、２４  ビットと２０  ビットとを有することを特徴とする請求項２記載のライブラリ装置。
【請求項５】
前記アドレスセンサは、前記第一分割フラグと前記第二分割フラグと前記第三分割フラグと前記第四分割フラグとに各々対応した第一アドレスセンサと第二アドレスセンサと第三アドレスセンサと第四アドレスセンサとを有することを特徴とする請求項２記載のライブラリ装置。
【請求項６】
前記分割フラグは、前記セルの並びと前記アクセッサの移動方向に対して平行に取り付けられ、前記セルの切り替わり目付近を前記上位アドレスを示す範囲とし、前記上位アドレスを示す範囲以外を前記下位アドレスを示す範囲としたことを特徴とする請求項１記載のライブラリ装置。
【請求項７】
筐体と、前記筐体内部に設けられ多数のセルと、前記磁気テープ媒体に情報の記録再生を行う磁気テープドライブと、前記セルと前記磁気テープドライブとの間で前記磁気テープ媒体の搬送を行うアクセッサと、前記アクセッサに設けられ前記セルおよび前記磁気テープドライブに対して前記磁気テープ媒体の挿抜を行うピッカ機構と、前記筐体に固定され前記セルに対する固有のアドレスを割り付ける複数の分割フラグと、前記アクセッサに取り付けられ複数の前記分割フラグを各々検出する複数のアドレスセンサと、前記セルの幅方向の切り替わり目を示すエッジフラグと、前記エッジフラグを検出するエッジセンサと、前記アドレスセンサの出力信号が入力されるコンピュータ回路とを有し、前記分割フラグは、前記セルに対し前記セルの幅方向の長さを２分割した範囲内で各々上位アドレスの被検出手段と下位アドレスの被検出手段とを有し、前記アドレスセンサは、前記上位アドレスの被検出手段と前記下位アドレスの被検出手段とに対応して各々設けられることを特徴とするライブラリ装置。
【請求項８】
前記上位アドレスに対応した前記アドレスセンサと前記下位アドレスに対応した前記アドレスセンサとは、前記セルの幅方向の長さの１／２の距離位置に設けられることを特徴とする請求項７記載のライブラリ装置。
【請求項９】
前記分割フラグは、前記セルのアドレスを２進数で表示する第一分割フラグと第二分割フラグと第三分割フラグと第四分割フラグとを有することを特徴とする請求項７記載のライブラリ装置。
【請求項１０】
前記分割フラグは、前記上位アドレスの表示を２７ビット〜２４ビットとし、前記下位アドレスの表示を２３  ビット〜２０ ビットとしたことを特徴とする請求項７または９記載のライブラリ装置。
【請求項１１】
前記アドレスセンサは、前記第一分割フラグに対して第一アドレスセンサと第五アドレスセンサ、前記第二分割フラグに対して第二アドレスセンサと第六アドレスセンサ、前記第三分割フラグに対して第三アドレスセンサと第七アドレスセンサ、前記第四分割フラグに対して第四アドレスセンサと第八アドレスセンサとを有し、前記第一アドレスセンサと前記第二アドレスセンサと前記第三アドレスセンサと前記第四アドレスセンサとは、前記下位アドレスを検出し、前記第五アドレスセンサと前記第六アドレスセンサと前記第七アドレスセンサと前記第八アドレスセンサとは、前記上位アドレスを検出することを特徴とする請求項９記載のライブラリ装置。
【請求項１２】
前記アドレスセンサは、前記アクセッサが前記セルに対して前記磁気テープ媒体の挿抜を行う位置において前記下位アドレスと前記上位アドレスとを検出することを特徴とする請求項７記載のライブラリ装置。
【請求項１３】
前記アドレスセンサは、発光ダイオードとフォトトランジスタとを有することを特徴とする請求項１、５、７、８、１１、１２の何れか１項記載のライブラリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ライブラリ装置に関し、特に、磁気テープ媒体を保管する多数のセルのアドレスを表示するアドレスフラグに、１つのセルに対して上位アドレスを示す範囲と下位アドレスを示す範囲とを設け、アドレスフラグの数を削減し、原価低減を図ったライブラリ装置に関する。
【０００２】
【従来の技術】
従来この種のライブラリ装置は、大量の磁気テープ媒体を保管するために大量のセルを有し、アクセッサがセルに対して磁気テープ媒体の挿抜を行う際に、目標となるセルがどの位置にあるセルであるかを認識するために、各々のセルに固有のアドレスを設定する必要があるが、その一手段として、セル固有のアドレスを表わすフラグとそれを検出するセンサを用いるのが一般的である。
【０００３】
上述の従来のライブラリ装置について図面を参照して説明する。
【０００４】
図８は、従来のライブラリ装置を示す概略構成正面図、図９は、概略構成側面図である。
【０００５】
図８、９を参照すると、ライブラリ装置１００は、筐体１１０と、筐体１１０内部に設けられ磁気テープ媒体１３０を保管する多数のセル１２０と、磁気テープ媒体１３０に情報の記録再生を行う磁気テープドライブ（図示せず）と、セル１２０と磁気テープドライブとの間で磁気テープ媒体１３０の搬送を行うアクセッサ１４０と、アクセッサ１４０に設けられセル１２０および磁気テープドライブに対して磁気テープ媒体１３０の挿抜を行うピッカ機構１５０と、筐体１１０に固定されセル１２０に対する固有のアドレスを割り付ける複数のフラグ２１０と、アクセッサ１４０に取り付けられ複数のフラグ２１０を各々検出する複数のアドレスセンサ２３０と、セル１２０の幅方向Ｗの切り替わり目１２１を示すエッジフラグ２２１と、エッジフラグ２２１を検出するエッジセンサ２４０とから構成される。
【０００６】
次に、上述のように構成されたライブラリ装置１００のセル１２０に固有のアドレスを認識する動作について、図面を参照して説明する。
【０００７】
図１０は、セル１２０とフラグ２１０とアドレスセンサ２３０との位置関係を模式的に示したセル１２０のアドレスの検出方法を説明するための図である。
【０００８】
いま、一例として、図１０において、セル１２０のアドレスがｎ＝２００の場合について説明する（なお、図１０中において、アドレスセンサ２３０、エッジセンサ２４０の出力がオンとなる場合は、フラグ２１０、エッジフラグ２２１を黒で、オフとなる場合は、白で示している）。
【０００９】
このアドレスｎ＝２００を検出するために“２００”を２進数表示の“１１００１０００”に変換し、その各ビットを第一フラグ２１１から第八フラグ２１８のフラグ２１０にて表現する。
【００１０】
即ち、２の７乗ビットを第一フラグ２１１、２の６乗ビットを第二フラグ２１２、２の５乗ビットを第三フラグ２１３、２の４乗ビットを第４のフラグ２１４、２の３乗ビットを第五フラグ２１５、２の２乗ビットを第六フラグ２１６、２の１乗ビットを第七フラグ２１７、２の０乗ビットを第八フラグ２１８と各々対応させ、各ビットが‘１’のときは、フラグ有り、‘０’のときは、フラグ無しとする。
【００１１】
そして、このフラグ２１０の有り無しを第一フラグ２１１を第一アドレスセンサ２３１、第二フラグ２１２を第二アドレスセンサ２３２、第三フラグ２１３を第三アドレスセンサ２３３、第四フラグ２１４を第四アドレスセンサ２３４、第五フラグ２１５を第五アドレスセンサ２３５、第六フラグ２１６を第六アドレスセンサ２３６、第七フラグ２１７を第七アドレスセンサ２３７、第八フラグ２１８を第八アドレスセンサ２３８にて各々検出する。
【００１２】
これにより、セル１２０の固有のアドレスは、２進数表示で“１１００１０００”となり、セル１２０のアドレスｎ＝２００が検出されることになる。
【００１３】
しかし、上述のライブラリ装置１００のセル１２０に固有のアドレスを設定する技術は、セル１２０の数が大量になると２進数で表現したアドレスのビット数が増え、従って、フラグ２１０とアドレスセンサ２３０の数が多くなるという欠点がある。
【００１４】
そこで、上記欠点を解決すべく、アドレスのフラグをシリアルにすることでフラグとアドレスセンサの数を減らし、装置のコストを低減する技術が、特開平１０−０１１８５５に開示されている。
【００１５】
しかし、上記開示技術は、アドレスセンサがシリアルフラグの情報を検出する際に、アクセッサの移動方向によりその検出順序が逆になり、コンピュータ回路がパラレルラッチ回路の情報を読みとるときに、そのビットの重み付けがアクセッサの移動方向により変化するという動作になる。
【００１６】
その結果、同じセルのアドレスを検出する際にも、アクセッサの移動方向により検出するアドレスが別のものになるという欠点がある。
【００１７】
さらには、電源が投入されたときのパラレルラッチ回路の情報は、そのときのセルのアドレスとは無関係であるため、アドレスを誤検出するという欠点がある。
【００１８】
【発明が解決しようとする課題】
以上説明したように、セル固有のアドレスを表わすフラグとそれを検出するセンサを用いる従来のライブラリ装置は、セルの数が大量になると２進数で表現したアドレスのビット数が増え、フラグとアドレスセンサの数が多くなるという課題がある。
【００１９】
また、アドレスのフラグをシリアルにすることでフラグとアドレスセンサの数を削減する技術は、同一セルのアドレスを検出する際にも、アクセッサの移動方向により検出するアドレスが別のものになり、且つ、電源が投入されたときのパラレルラッチ回路の情報は、そのときのセルのアドレスとは無関係であるため、アドレスを誤検出するという課題がある。
【００２０】
本発明の目的は、上記課題を解決すべく、セルのアドレスを表示するフラグに、１つのセルに対して上位アドレスを示す範囲と下位アドレスを示す範囲とを設けることにより、アドレスフラグの数を削減し、且つ、アクセッサの移動方向に拘わらずセルのアドレスを誤検出することのない、原価低減を図ったライブラリ装置を提供することにある。
【００２１】
【課題を解決するための手段】
本発明のライブラリ装置は、筐体と、筐体内部に設けられ磁気テープ媒体を保管する多数のセルと、磁気テープ媒体に情報の記録再生を行う磁気テープドライブと、セルと磁気テープドライブとの間で磁気テープ媒体の搬送を行うアクセッサと、アクセッサに設けられセルおよび磁気テープドライブに対して磁気テープ媒体の挿抜を行うピッカ機構と、筐体に固定されセルに対する固有のアドレスを割り付ける複数の分割フラグと、アクセッサに取り付けられ複数の分割フラグを各々検出する複数のアドレスセンサと、セルの幅方向の切り替わり目を示すエッジフラグと、エッジフラグを検出するエッジセンサと、アドレスセンサの出力信号をエッジセンサの出力信号の立ち上がりでラッチするラッチ回路とを有し、分割フラグは、ラッチ回路にラッチされたアドレスセンサの出力信号を上位アドレスに用いることで、セルに対しセルの幅方向の長さの範囲内で各々上位アドレスの被検出手段と下位アドレスの被検出手段とを分割して有することを特徴とする。
【００２２】
分割フラグは、セルのアドレスを２進数で表示する第一分割フラグと第二分割フラグと第三分割フラグと第四分割フラグとを有することを特徴とする。
【００２３】
分割フラグは、上位アドレスを２７ ビット〜２４ ビットとし、下位アドレスを２３ ビット〜２０  ビットとしたことを特徴とする。
【００２４】
第一分割フラグは、２７  ビットと２３  ビットとを有し、第二分割フラグは、２６  ビットと２２  ビットとを有し、第三分割フラグは、２５ ビットと２１  ビットとを有し、第四分割フラグは、２４  ビットと２０  ビットとを有することを特徴とする。
【００２５】
アドレスセンサは、第一分割フラグと第二分割フラグと第三分割フラグと第四分割フラグとに各々対応した第一アドレスセンサと第二アドレスセンサと第三アドレスセンサと第四アドレスセンサとを有することを特徴とする。
【００２６】
分割フラグは、セルの並びとアクセッサの移動方向に対して平行に取り付けられ、セルの切り替わり目付近を上位アドレスを示す範囲とし、上位アドレスを示す範囲以外を下位アドレスを示す範囲としたことを特徴とする。
【００２７】
筐体と、筐体内部に設けられ多数のセルと、磁気テープ媒体に情報の記録再生を行う磁気テープドライブと、セルと磁気テープドライブとの間で磁気テープ媒体の搬送を行うアクセッサと、アクセッサに設けられセルおよび磁気テープドライブに対して磁気テープ媒体の挿抜を行うピッカ機構と、筐体に固定されセルに対する固有のアドレスを割り付ける複数の分割フラグと、アクセッサに取り付けられ複数の分割フラグを各々検出する複数のアドレスセンサと、セルの幅方向の切り替わり目を示すエッジフラグと、エッジフラグを検出するエッジセンサと、アドレスセンサの出力信号が入力されるコンピュータ回路とを有し、分割フラグは、セルに対しセルの幅方向の長さを２分割した範囲内で各々上位アドレスの被検出手段と下位アドレスの被検出手段とを有し、アドレスセンサは、上位アドレスの被検出手段と下位アドレスの被検出手段とに対応して各々設けられることを特徴とする。
【００２８】
上位アドレスに対応したアドレスセンサと下位アドレスに対応したアドレスセンサとは、セルの幅方向の長さの１／２の距離位置に設けられることを特徴とする。
【００２９】
分割フラグは、セルのアドレスを２進数で表示する第一分割フラグと第二分割フラグと第三分割フラグと第四分割フラグとを有することを特徴とする。
【００３０】
分割フラグは、上位アドレスを２７  ビット〜２４ ビットとし、下位アドレスを２３  ビット〜２０ ビットとしたことを特徴とする。
【００３１】
アドレスセンサは、第一分割フラグに対して第一アドレスセンサと第五アドレスセンサ、第二分割フラグに対して第二アドレスセンサと第六アドレスセンサ、第三分割フラグに対して第三アドレスセンサと第七アドレスセンサ、第四分割フラグに対して第四アドレスセンサと第八アドレスセンサとを有し、第一アドレスセンサと第二アドレスセンサと第三アドレスセンサと第四アドレスセンサとは、下位アドレスを検出し、第五アドレスセンサと第六アドレスセンサと第七アドレスセンサと第八アドレスセンサとは、上位アドレスを検出することを特徴とする。
【００３３】
アドレスセンサは、アクセッサがセルに対して磁気テープ媒体の挿抜を行う位置において下位アドレスと上位アドレスとを検出することを特徴とする。
【００３４】
アドレスセンサは、発光ダイオードとフォトトランジスタとを有することを特徴とする。
【００３５】
【発明の実施の形態】
次に、本発明のライブラリ装置の実施の形態について、図面を参照して説明する。
【００３６】
図１は、本発明のライブラリ装置の第一の実施の形態を示す概略構成正面図、図２は、概略構成側面図、図３は、図１中のセル１のアドレスの検出方法を説明するための図、図４は、ラッチ回路４０を示す図である。
【００３７】
図１〜４を参照すると、ライブラリ装置５０は、筐体７０と、筐体７０内部に設けられ磁気テープ媒体２を保管する多数のセル１と、磁気テープ媒体２に情報の記録再生を行う磁気テープドライブ（図示せず）と、セル１と磁気テープドライブとの間で磁気テープ媒体２の搬送を行うアクセッサ３と、アクセッサ３に設けられセル１および磁気テープドライブに対して磁気テープ媒体２の挿抜を行うピッカ機構３１と、筐体７０に固定されセル１に対する固有のアドレスを割り付ける第一分割フラグ２２と第二分割フラグ２３と第三分割フラグ２４と第四分割フラグ２５と、アクセッサ３に取り付けられ第一分割フラグ２２と第二分割フラグ２３と第三分割フラグ２４と第四分割フラグ２５とを各々検出する発光ダイオード（図示せず）とフォトトランジスタ（図示せず）とからなる第一アドレスセンサ４と第二アドレスセンサ５と第三アドレスセンサ６と第四アドレスセンサ７と、セル１の幅方向Ｗの切り替わり目１ａを示すエッジフラグ２１と、エッジフラグ２１を検出するエッジセンサ１２と、第一アドレスセンサ４と第二アドレスセンサ５と第三アドレスセンサ６と第四アドレスセンサ７の出力信号をエッジセンサ１２の出力信号の立ち上がりでラッチするラッチ回路４０とから構成され、第一分割フラグ２２と第二分割フラグ２３と第三分割フラグ２４と第四分割フラグ２５とは、セル１に対しセル１の幅方向Ｗの長さの範囲内で各々上位アドレスが検出される上位ビットエリアｃと下位アドレスが検出される下位ビットエリアｄとを分割して有する構成としている。
【００３８】
また、第一分割フラグ２２〜第四分割フラグ２５は、セル１の並びとアクセッサ３の移動方向に対して平行に取り付けられ、セル１の切り替わり目１ａ付近を上位アドレスを示す上位ビットエリアｃとし、上位ビットエリアｃ以外を下位アドレスを示す下位ビットエリアｄとした構成としている。
【００３９】
次に、上述のように構成されたライブラリ装置５０のセル１のアドレスを認識する動作について、図面を参照して説明する。
【００４０】
一例として、図３において、セル１の列のアドレスがｎ＝２００の場合について説明する（なお、図３中において、便宜上、第一アドレスセンサ４〜第四アドレスセンサ７、エッジセンサ１２の出力がオンとなる場合は、第一分割フラグ２２〜第四分割フラグ２５、エッジフラグ２１を黒で、オフとなる場合は、白で表示している）。
【００４１】
セル１は、各アドレスの列方向（筐体７０の上下方向）に複数配置されているが、ここではアクセッサ３の移動方向に対するセル１の各列のアドレスの検出方法について説明する。
【００４２】
このアドレスｎ＝２００を検出するために“２００”を２進数表示の“１１００１０００”に変換し、２の７乗ビット〜２の４乗ビットを上位アドレスとなる上位ビット、２の３乗ビット〜２の０乗ビットを下位アドレスとなる下位ビットとし、２の７乗ビットと２の３乗ビットを第一分割フラグ２２、２の６乗ビットと２の２乗ビットを第二分割フラグ２３、２の５乗ビットと２の１乗ビットを第三分割フラグ２４、２の４乗ビットと２の０乗ビットを第四分割フラグ２５に各々対応させ、第一分割フラグ２２、第二分割フラグ２３、第三分割フラグ２４、第四分割フラグ２５の各々に、上位ビットを検出する上位ビットエリアｃと下位ビットを検出する下位ビットエリアｄとを分割して設けている。
【００４３】
ただし、これだけでは第一アドレスセンサ４〜第四アドレスセンサ７が各々第一分割フラグ２２〜第四分割フラグ２５を検出する際に、上位ビットを検出しているのか下位ビットを検出しているのかが不確定となる。
【００４４】
そこで、セル１の幅方向Ｗの切り替わり目１ａを示すエッジフラグ２１とそれを検出するエッジセンサ１２とを利用する。
【００４５】
エッジフラグ２１は、セル１の切り替わり目１ａでフラグ無しとし、エッジセンサ１２はそのとき‘０’を検出し、各セル１の内側ではフラグ有りとし、エッジセンサ１２は‘１’を検出する。
【００４６】
アクセッサ３が目標のセル１（アドレスｎのセル）に右側から移動してくる際には、エッジセンサ１２は、そのセル１の右端で‘０’から‘１’に、左側から移動してくる際には、エッジセンサ１２は、そのセル１の左端で‘０’から‘１’に変化する（なお、アクセッサ３の移動方向の目標セル１への位置決め動作は、エッジセンサ１２によりエッジフラグ２１から検出される信号を利用して図示しないサーボ回路により位置決め処理を行うが、この動作については、詳細な説明は省略する）。
【００４７】
セル１の両端に対応したエッジフラグ２１がフラグ無しからフラグ有りに変化する点を、第一分割フラグ２２〜第四分割フラグ２５の各々に上位アドレスを検出する上位ビットエリアｃ内に含むように割り振っている。
【００４８】
図４を参照すると、ラッチ回路４０は、フリップフロップ回路（ＤーＦＦ）で構成され、エッジセンサ１２が‘０’から‘１’に変化する毎（立ち上がり毎）に、第一アドレスセンサ４〜第四アドレスセンサ７の値（‘０’か‘１’）を更新し、その後、エッジセンサ１２が‘１’の間は、その値を保持する。
【００４９】
よって、アクセッサ３が目標のセル１へ移動するとき、目標のセル１の端でラッチ回路４０が上位アドレスをラッチし、その後、アクセッサ３が目標セル１の内側に入ってくると、第一分割フラグ２２〜第四分割フラグ２５は、下位アドレスを示す下位ビットエリアｄになり、第一アドレスセンサ４〜第四アドレスセンサ７は下位アドレスを検出し、アクセッサ３が目標のセル１に到達したときには、ラッチ回路４０から上位アドレス、第一アドレスセンサ４〜第四アドレスセンサ７から下位アドレスをそれぞれ読み出すことができるようになる。
【００５０】
読み出した上位アドレスと下位アドレスとを組み合わせ、コンピュータ回路４１でセル１のアドレスを認識することができる。
【００５１】
次に、本発明のライブラリ装置の第二の実施の形態について、図面を参照して説明する。
【００５２】
図５は、本発明のライブラリ装置６０の第二の実施の形態を示す概略構成正面図、図６は、概略構成側面図、図７は、図５中のセルのアドレスの検出方法を説明するための図である（図７中において、便宜上、第一アドレスセンサ４〜第八アドレスセンサ１１、エッジセンサ１２の出力がオンとなる場合は、第一分割フラグ１３〜第四分割フラグ１６、エッジフラグ１７を黒で、オフとなる場合は、白で表示している）。
【００５３】
なお、第一の実施の形態と同一構成要素は、同一符号で表記している。
【００５４】
図５〜７を参照すると、ライブラリ装置６０は、筐体７０と、筐体７０内部に設けられ多数のセル１と、磁気テープ媒体２に情報の記録再生を行う磁気テープドライブ（図示せず）と、セル１と磁気テープドライブとの間で磁気テープ媒体２の搬送を行うアクセッサ３と、アクセッサ３に設けられセル１および磁気テープドライブに対して磁気テープ媒体２の挿抜を行うピッカ機構３１と、筐体７０に固定されセル１に対する固有のアドレスを２進数で割り付ける第一分割フラグ１３と第二分割フラグ１４と第三分割フラグ１５と第四分割フラグ１６と、アクセッサ３に取り付けられ発光ダイオード（図示せず）とフォトトランジスタ（図示せず）とからなる、第一分割フラグ１３を検出する第一アドレスセンサ４、第五アドレスセンサ８と、第二分割フラグ１４を検出する第二アドレスセンサ５、第六アドレスセンサ９と、第三分割フラグ１５を検出する第三アドレスセンサ６、第七アドレスセンサ１０と、第四分割フラグ１６を検出する第四アドレスセンサ４、第八アドレスセンサ１１と、セル１の幅方向Ｗの切り替わり目１ａを示すエッジフラグ１７と、エッジフラグ１７を検出するエッジセンサ１２と、第一アドレスセンサ４〜第八アドレスセンサ１１からの出力信号が入力されるコンピュータ回路（図示せず）とから構成され、第一分割フラグ１３〜第四分割フラグ１６は、セル１に対してセル１の幅ｒを２分割した範囲内で各々上位アドレスが検出される上位ビットエリアｅと下位アドレスが検出される下位ビットエリアｆとが設けられた構成となっている。
【００５５】
また、上位ビットエリアｅに対応して第五アドレスセンサ８と第六アドレスセンサ９と第七アドレスセンサ１０と第八アドレスセンサ１１とが設けられ、下位ビットエリアｆに対応して第一アドレスセンサ４と第二アドレスセンサ５と第三アドレスセンサ６と第四アドレスセンサ７とが設けられ、第五アドレスセンサ８〜第八アドレスセンサ１１と第一アドレスセンサ４〜第四アドレスセンサ７とは、セル１の幅ｒの１／２の距離間隔を置いた位置に設けられる構成となっている。
【００５６】
次に、上述のように構成されたライブラリ装置６０のセル１のアドレスを認識する動作について、図７を参照して説明する。
【００５７】
図７においては、セル１の列のアドレスがｎ＝２００の場合を示している。
【００５８】
なお、第一の実施の形態のライブラリ装置５０とアドレスの認識動作が異なる点についてのみ、重点的に説明する。
【００５９】
アクセッサ３がセル１に対して磁気テープ媒体２の挿抜を行う位置に停止したとき、第一アドレスセンサ４と第二アドレスセンサ５と第三アドレスセンサ６と第四アドレスセンサ７は、各々に対応した第一分割フラグ１３と第二分割フラグ１４と第三分割フラグ１５と第四分割フラグ１６がセル１のアドレスの下位アドレスのビットを示す下位ビットエリアｆから下位アドレスを検出し、第五アドレスセンサ８と第六アドレスセンサ９と第七アドレスセンサ１０と第八アドレスセンサ１１は、上位アドレスのビットを示す上位ビットエリアｅから上位アドレスを検出する。
【００６０】
第一アドレスセンサ４〜第八アドレスセンサ１１で検出された信号の出力信号は、図示しないコンピュータ回路に入力され、セル１のアドレス情報として読み込まれ、これにより、セル１のアドレスを認識することができる。
【００６１】
なお、上記第一、第二の実施の形態のライブラリ装置５０、６０は、何れも、セル１の列数が２５５以下の場合について述べているが、セル１の列数が増加して、例えば、２５６以上で１０２４未満の場合には、分割フラグを１個追加して５個にすることにより、セル１のアドレスを上記実施の形態と同様にして認識できることは明白であり、本発明に含まれることはいうまでもない。
【００６２】
【発明の効果】
以上説明したように、本発明のライブラリ装置は、セルのアドレスを表示するアドレスフラグの各々に、１つのセルに対して上位アドレスを示す上位ビットエリアと下位アドレスを示す下位ビットエリアとを設けることにより、アクセッサの移動方向に拘わらずセルのアドレスを正常に検出することができると共に、少ないアドレスフラグの数で多くのアドレスを表現することができ、アドレスフラグの数を削減でき、原価低減を図ることができるという効果がある。
【図面の簡単な説明】
【図１】本発明のライブラリ装置の第一の実施の形態を示す概略構成正面図である。
【図２】本発明のライブラリ装置の第一の実施の形態を示す概略構成側面図である。
【図３】図１中のセルのアドレスの検出方法を説明するための図である。
【図４】ラッチ回路を示す図である。
【図５】本発明のライブラリ装置の第二の実施の形態を示す概略構成正面図である。
【図６】本発明のライブラリ装置の第二の実施の形態を示す概略構成側面図である。
【図７】図５中のセルのアドレスの検出方法を説明するための図である。
【図８】従来のライブラリ装置を示す概略構成正面図である。
【図９】従来のライブラリ装置を示す概略構成側面図である。
【図１０】図８中のセルのアドレスの検出方法を説明するための図である。
【符号の説明】
１、１２０    セル
１ａ、１２１    切り替わり目
２、１３０    磁気テープ媒体
３、１４０    アクセッサ
４、２３１    第一アドレスセンサ
５、２３２    第二アドレスセンサ
６、２３３    第三アドレスセンサ
７、２３４    第四アドレスセンサ
８、２３５    第五アドレスセンサ
９、２３６    第六アドレスセンサ
１０、２３７    第七アドレスセンサ
１１、２３８    第八アドレスセンサ
１２、２４０    エッジセンサ
１３、２２    第一分割フラグ
１４、２３    第二分割フラグ
１５、２４    第三分割フラグ
１６、２５    第四分割フラグ
１７、２１、２２１    エッジフラグ
３１、１５０    ピッカ機構
４０    ラッチ回路
４１    コンピュータ回路
５０、６０、１００    ライブラリ装置
７０、１１０    筐体
２１０    フラグ
２３０    アドレスセンサ
ｃ、ｅ    上位ビットエリア
ｄ、ｆ    下位ビットエリア
ｒ    幅
Ｗ    幅方向
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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