(57)【特許請求の範囲】
【請求項１】
第一の半導体チップと一方面に該第一の半導体チップを搭載すると共に他方面に前記第一の半導体チップと導通する半田ボール接続用ランドが設けられる第一の回路基板とから成る第一の半導体装置と、
第ニの半導体チップと前記半田ボール接続用ランドを収容する態様にて開口されるスルーホールを有し、一方面に前記第ニの半導体チップを搭載すると共に他方面が前記第一の回路基板の他方面に接着される第ニの回路基板とから成る第ニの半導体装置と、
前記半田ボール接続用ランドに前記スルーホールを挿通して設けられ、前記第一の半導体装置と前記第ニの半導体装置との共通の外部接続端子を構成する半田ボールと、
を備えたことを特徴とする半導体装置。
【請求項２】
前記第一の半導体チップと前記第ニの半導体チップとは異なる種類の半導体チップである
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第ニの半導体装置は、前記第ニの半導体チップを前記第ニの回路基板にフリップチップ接続して成る
ことを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の小形化、高集積化に対応するＭＣＭ（Multi  Chip  Module）と称される半導体装置の構成に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の小型化、高集積化に伴い、半導体装置内のＩＣメモリ、ロジックの集積度を高める技術の開発が行われており、図６（ｃ）に示すような、１つのパッケージ内にロジックとメモリーのＩＣを搭載するＭＣＭ（Multi  Chip  Module）と称される半導体装置が実用化され、開発が進められている。
【０００３】
半導体装置１００は、図６（ａ）に示す回路基板１０２に搭載されるロジックＩＣ１０１と、図６（ｂ）に示すメモリーＩＣ１０３を一つの回路基板１０５上に配置して構成している。
【０００４】
上記構成の半導体装置１００によれば、特にロジックＩＣとメモリーＩＣなどの種類の異なるＩＣチップ１０１、１０３を、一つの回路基板１０５上に平面的に配置、搭載してパッケージングするので、全体の回路基板の面積が小さくなり、基板サイズが縮小して半導体装置の小型化が図れる。
【０００５】
【発明が解決しようとする課題】
ところで、上述した従来の半導体装置１００では、同一基板１０５の一つの平面に２次元的に二つのＩＣチップを搭載するので以下の問題が発生している。
【０００６】
すなわち、種類の異なるＩＣチップを一つの回路基板上に平面的に配置、搭載するので、搭載するＩＣチップのサイズに伴い搭載面積が拡大し、回路基板が大きくなり、半導体装置の平面サイズが大きくなる。
【０００７】
第二に、異なる種類のＩＣチップを一つの回路基板上に混載するので、異なる配線設計のＩＣチップが並置され、回路基板の配線の取り回しが困難になり、高価なビルドアップ基板（多層配線基板）が必要で、コストが上昇してしまう。
【０００８】
第三に、搭載するＩＣチップのサイズに合わせて、パッケージ形状および回路基板の配線をその都度設計し直すので、製作工程の長期化を招き、製品のリードタイムが長くなる。
【０００９】
本発明は上記実状に鑑みて、小型で、配線接続が簡略な、しかも、汎用性を有して設計が容易である半導体装置の提供を目的とするものである。
【００１０】
【課題を解決するための手段】
上記目的を達成するべく、本発明に関わる半導体装置は、第一の半導体チップと一方面に第一の半導体チップを搭載すると共に他方面に第一の半導体チップと導通する半田ボール接続用ランドが設けられる第一の回路基板とから成る第一の半導体装置と、第ニの半導体チップと半田ボール接続用ランドを収容する態様にて開口されるスルーホールを有し、一方面に第ニの半導体チップを搭載すると共に他方面が第一の回路基板の他方面に接着される第ニの回路基板とから成る第ニの半導体装置と、半田ボール接続用ランドにスルーホールを挿通して設けられて第一の半導体装置と第ニの半導体装置との共通の外部接続端子を構成する半田ボールと、を備えている。
【００１１】
【発明の実施の形態】
以下、一実施例を示す図面に基づいて、本発明を詳細に説明する。
【００１２】
本発明に関わる半導体装置１は、図１に示す如く、第一の回路基板５上にロジックチップ４（第一の半導体チップ）を搭載した第一の半導体装置２と、第ニの回路基板７上にメモリチップ６（第ニの半導体チップ）を搭載した第二の半導体装置３を立体的に積層して構成される。
【００１３】
第一の半導体装置２において、ロジックチップ４の電極パッド４ｐ、４ｐ、…と第一の回路基板５上のボンディングパッド５ｂ、５ｂ、…がボンディングワイヤ２ｗ、２ｗ、…により電気的に接続され、一方、ボンディングパッド５ｂ、５ｂ、…は第一の回路基板５の裏面に設置される半田ボール接続用ランド５ｒ、５ｒ、…に、第一の回路基板５に開口する第一スルーホール５ｈ、５ｈ、…の内周壁面に設けられた銅（Ｃｕ）等の貴金属メッキ５ｄを介して電気的に接続している。
【００１４】
一方、第二の半導体装置３のメモリチップ６は、第ニの回路基板７上の配線パターン７ｐにフリップチップ接続され、配線パターン７ｐは、半田ボール接続用ランド５ｒ、５ｒ、…に対応して第ニの回路基板７に開口されるスルーホール７ｈ、７ｈ、…と選択的に導通している。
【００１５】
上記の第一の半導体装置２と第二の半導体装置３は、それぞれ、チップを搭載しない裏面同士を、第一の回路基板５の半田ボール接続用ランド５ｒ、５ｒ、…と相対応する第ニの回路基板７のスルーホール７ｈ、７ｈ、…を互いに位置合わせを行い、接着されている。
【００１６】
そして、第一の半導体装置２の半田ボール接続用ランド５ｒ、５ｒ、…に、第二の半導体装置３のスルーホール７ｈ、７ｈ、…を介して、半田ボール１ｓ、１ｓ、…を装着して、第一の半導体装置２と第二の半導体装置３を電気的に導通して、半導体装置１を構成している。
【００１７】
上述した半導体装置１の製造工程を、以下、説明する。
【００１８】
第一の半導体装置２は、図２（ａ）に示す如く、ＢＧＡ（Ball  grid  array）型の半導体装置として製造される。
【００１９】
まず、ＢＴレジン等の絶縁性材料を用いて製作される第一の回路基板５の片面にＣｕ（銅）等の導電性金属を用いて、配線パターン（図示せず）を形成する。
【００２０】
そして、この配線パターンを形成した面のボンディングパッド５ｂ、５ｂ、…となる部分を除く領域を、ソルダーレジスト等の絶縁材料により被覆し、絶縁層５ｚを形成する。
【００２１】
次いで、第一の回路基板５の略中央部の絶縁層５ｚ上に、Ａｇ（銀）ペースト等の接着剤を用い、ロジックチップ４を接着して搭載する。
【００２２】
それから、ロジックチップ４の電極パッド４ｐ、４ｐ、…と第一の回路基板５上のボンディングパッド５ｂ、５ｂ、…とを、Ａｕ（金）線等から成るボンディングワイヤ２ｗ、２ｗ、…によって電気的に接続し、第一の回路基板５のロジックチップ４搭載面全面を封止樹脂２ｆを用いて樹脂封止する。
【００２３】
又、第一の回路基板５には、ボンディングパッド５ｂ、５ｂ、…に対応して複数の第一スルーホール５ｈ、５ｈ、…が開口され、第一の回路基板５の裏面側には、図５（ａ）に示すように、複数の半田ボール接続用ランド５ｒ、５ｒ、…が形成され、半田ボール接続用ランド５ｒ、５ｒ、…とボンディングパッド５ｂ、５ｂ、…とは、第一スルーホール５ｈ、５ｈ、…の内周壁面に施された銅（Ｃｕ）等の貴金属メッキ５ｄを介して電気的に接続される。
【００２４】
第ニの半導体装置３は、図２（ｂ）に示す如く、フリップチップ構造の超薄型パッケージの半導体装置として製造される。
【００２５】
まず、ＢＴレジン等の絶縁性材料を用いて製作される第ニの回路基板７の片面或いは両面に、Ｃｕ（銅）等の導電性金属を用いて、配線パターン７ｐを形成する。
【００２６】
なお、第ニの回路基板７には、図５（ｂ）に示すように、第一の半導体装置２の半田ボール接続用ランド５ｒ、５ｒ、…に対応する複数のスルーホール７ｈ、７ｈ、…が開口しており、図５（ｃ）に示すように、配線パターン７ｐは選択的に任意のスルーホール７ｈ、７ｈ、…と導通するように片面或いは両面配線される。
【００２７】
メモリチップ６は、第ニの回路基板７の略中央部にフリップチップ方式で搭載される。
【００２８】
そして、メモリチップ６と配線パターン７ｐとの接合部には、アンダーフィル６ｕが充填される。
【００２９】
このように構成された第一の半導体装置２と第二の半導体装置３とは、図３（ａ）に示すように、チップ搭載面の裏面側を相対向させ、そして、図４に示すように、第一の半導体装置２の半田ボール接続用ランド５ｒ、５ｒ、…と相対応する第二の半導体装置３のスルーホール７ｈ、７ｈ、…を、位置合わせして接着する。（図３(ｂ)参照）
次いで、図４に示すように、第一の半導体装置２の裏面に形成された半田ボール接続用ランド５ｒ、５ｒ、…に、第二の半導体装置３のスルーホール７ｈ、７ｈ、…を介して、半田ボール１ｓ、１ｓ、…を装着して、第一の半導体装置２と第二の半導体装置３を電気的に導通して、半導体装置１が完成する。
【００３０】
ここで、半田ボール１ｓ、１ｓ、…は、図１、図４から明らかなように、第一の半導体装置２と第二の半導体装置３とに共通の外部接続端子を形成する。
【００３１】
以上、上述した本発明に関わる半導体装置によれば、現有のシングルＢＧＡ（Ball  grid  array）型半導体装置をそのまま使い、超薄型パッケージの半導体装置を付加するだけで、ロジックおよびメモリチップを搭載したＭＣＭ（Multi  Chip  Module）である半導体装置を製造することが可能である。
【００３２】
よって、ＩＣチップを立体的に組み合わせるので、半導体装置のサイズをシングルＢＧＡ型半導体装置のサイズでＭＣＭ化が可能で、即ち、一つの半導体装置にＩＣチップを３次元的に搭載するので、半導体装置の面積を縮小できる。
【００３３】
又、第一の半導体装置２と第二の半導体装置３とのＩ／Ｏ端子が半田ボールによって共通化され、回路基板の配線が簡単になって接続工程が簡略化されて、多層配線基板の必要がなくなるので、製造コストが低減される。
【００３４】
加えて、第一の半導体装置は通常のＢＧＡ型半導体装置として使用できると共に、これをＭＣＭ化するに際しては、第二の半導体装置のみを製作すれば良いので、ＢＧＡ型半導体装置はシングル、ＭＣＭのどちらでも使用可能となり、汎用性が増大して、設計に要する時間を削減できる。
【００３５】
従って、製品の製作工程が簡略化され、製品のリードタイムが短くなる。
【００３６】
なお、上述した実施例においては、組み合わせるＩＣチップをロジックチップとメモリチップを例示しているが、これに限定されるものではなく、同一種類のＩＣチップ、即ち、ロジックチップとロジックチップ、或いはメモリチップとメモリチップとしてもよい。
【００３７】
又、組み合わせるそれぞれの半導体装置を両方、樹脂封止構造としても良いし、フリップチップ構造としても良い。
【００３８】
上述の如く、本発明に関わる半導体装置は、本実施例に示した以外のその他さまざまな半導体装置をＭＣＭ（Multi  Chip  Module）化して半導体装置を製作する場合に、有効に適用し得ることは言うまでもない。
【００３９】
【発明の効果】
以上、詳述した如く、本発明に関わる半導体装置は、第一の半導体チップと一方面に第一の半導体チップを搭載すると共に他方面に第一の半導体チップと導通する半田ボール接続用ランドが設けられる第一の回路基板とから成る第一の半導体装置と、第ニの半導体チップと半田ボール接続用ランドを収容する態様にて開口されるスルーホールを有し、一方面に第ニの半導体チップを搭載すると共に他方面が第一の回路基板の他方面に接着される第ニの回路基板とから成る第ニの半導体装置と、半田ボール接続用ランドにスルーホールを挿通して設けられて第一の半導体装置と第ニの半導体装置との共通の外部接続端子を構成する半田ボールと、を備えている。
【００４０】
上記構成によれば、ＩＣチップを立体的に組み合わせるので、一つの半導体装置にＩＣチップが３次元的に搭載され、半導体装置の面積を縮小できる。
【００４１】
又、第一の半導体装置と第二の半導体装置とのＩ／Ｏ端子が共通化され、回路基板の配線が簡単になって接続工程が簡略化され、製造コストが低減される。
【００４２】
加えて、第一の半導体装置の汎用性が高まり、設計が容易になり、製品の製作工程が簡略化され、製品のリードタイムが短縮できる。
【００４３】
したがって、本発明に関わる半導体装置によれば、小型で、配線接続が簡略な、しかも、汎用性を有して設計が容易な半導体装置を達成することが可能となる。
【図面の簡単な説明】
【図１】本発明に関わる半導体装置を示す横断面図。
【図２】（ａ）および（ｂ）は、本発明に関わる半導体装置の構成要素である第一の半導体装置および第二の半導体装置を示す横断面図。
【図３】（ａ）、（ｂ）、（ｃ）は本発明に関わる半導体装置の製造工程を順を追って示す概念的な一部切り欠き要部断面を含む側面図。
【図４】（ａ）および（ｂ）は本発明に関わる半導体装置において、第ニの回路基板が両面配線された場合および片面配線された場合の、第一の半導体装置と第二の半導体装置を電気的に導通する半田ボール（外部接続端子）廻りの構成を示す要部断面図（図３（ｃ）のＡ部）。
【図５】（ａ）、（ｂ）、（ｃ）は本発明に関わる半導体装置おいて、第一の回路基板の裏面（他方面）の半田ボール接続用ランドの配置を示す平面図、第二の回路基板のスルーホールの配置を示す平面図、および第二の回路基板のスルーホールと配線パターンの関係を示すＢ部詳細平面図。
【図６】（ａ）、（ｂ）、（ｃ）は従来のロジックＩＣチップを示す概念的平面図、従来のメモリーＩＣチップを示す概念的平面図、およびロジックＩＣとメモリーＩＣを搭載した従来のＭＣＭ（Multi  Chip  Module）と称される半導体装置を示す概念的平面図。
【符号の説明】
１…半導体装置、
２…第一の半導体装置、
３…第ニの半導体装置、
１ｓ…半田ボール、
４…第一の半導体チップ、
５…第一の回路基板、
５ｒ…半田ボール接続用ランド、
６…第ニの半導体チップ、
７…第ニの回路基板、
７ｈ…スルーホール。
【図１】
0003703662.tif 000002
【図２】
0003703662.tif 000003
【図３】
0003703662.tif 000004
【図４】
0003703662.tif 000005
【図５】
0003703662.tif 000006
【図６】
0003703662.tif 000007