(57)【特許請求の範囲】
【請求項１】
メモリバスに接続された複数のメモリブロックを備えた半導体記憶装置であり、前記複数のメモリブロックのうち任意の一つのメモリブロックの出力回路の活性化信号を初期化信号により活性化状態とし、活性状態を保持することを特徴とする半導体記憶装置。
【請求項２】
前記メモリブロックの出力回路の活性化信号を初期化信号により活性化状態とするか否かは、前記メモリブロックの外部の端子を固定することにより選択することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記メモリブロックの出力回路の活性化信号を初期化信号により活性化状態とするか否かは、前記メモリブロックに入力された信号により選択することを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
初期化信号により活性化信号を活性化信号線に入力するリセット回路とメモリバスのブロック選択信号をメモリ選択信号に応じて前記活性化信号線に出力し前記活性化信号線の信号を保持する保持回路と複数のメモリセルのうちアドレスバスのアドレス信号に応じて選択された前記メモリセルのデータを出力するメモリブロックと前記メモリブロックの出力を前記活性化信号線が活性化状態のときメモリバスへ出力する出力回路とを備えたことを特徴とする半導体記憶装置。
【請求項５】
前記ブロック選択信号はメモリバスのアドレス信号から生成することを特徴とする請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は同一のバスに複数のメモリブロックを接続する半導体記憶装置に関する。
【０００２】
【従来の技術】
図６は従来の技術のメモリバスに接続されたメモリブロックである。メモリバスはデータの読み出し書き込みを行うメモリのアドレス信号をのせるアドレスバスと読み出し書き込みされるデータをのせるデータバスとメモリブロックを制御する制御信号線からなる。図６に示すように複数のメモリブロック９がメモリバス１１を介してＣＰＵ１０に接続されており、メモリバス１１がハイインピーダンス状態にならないようにホールド回路１２がメモリバス１１に接続されている。図７は従来の技術のメモリバス１１に接続されたホールド回路１２を示す図である。ここではホールド回路１２はインバータ回路２個で構成されており、メモリバス１１のデータを論理を変えずそのままメモリバス１１にフィードバックするが、駆動能力は弱いため、メモリ読み出し、書き込み時にメモリバス１１に接続された他の駆動トランジスタによってメモリバス１１のデータは変化する。一方メモリ読み出し、書き込み時以外においてメモリバス１１はホールド回路１２によってデータを保持する。
【０００３】
図５は特開２０００−１３２４５４の実施形態におけるメモリブロックの選択回路を示す回路構成図である。図６のホールド回路１２とＣＰＵ１０は図示されていない。複数のメモリブロック９Ａ、９Ｂ、９Ｃ、９Ｄは同一のアドレスバス２２、データバス２３、制御信号バス２４を介して接続されている。各メモリ内部にはデコーダ回路であるＡＮＤ回路１５と比較回路を構成する２つの排他的ＮＯＲ回路１６とが内蔵されており、２つの排他的ＮＯＲ回路１６の入力の一方にはアドレスのｎビット（ｎは２以上の整数）の内、上位２ビットＡ１２、Ａ１３がそれぞれ接続されており、もう一方はメモリブロック外部でアドレス選択信号として２種の固定の電位例えばＶＳＳ１８もしくはＶＤＤ１９に固定されている。排他的ＮＯＲ回路１６の出力はＡＮＤ回路１５に接続されており、ＡＮＤ回路１５の出力が各メモリブロックのブロック選択アドレス信号ＢＡとなる。
【０００４】
例えば、メモリブロック９Ａの排他的ＮＯＲ回路１６のＡ１２と対になる入力とＡ１３と対になる入力をともにＶＳＳ１８に外部で固定する。他のメモリブロック９Ｂ、９Ｃ、９Ｄの排他的ＮＯＲ回路１６のＡ１２と対になる入力とＡ１３と対になる入力はＶＤＤ１９もしくはＶＳＳ１８にそれぞれ異なる組み合わせで固定する。
【０００５】
メモリにアクセスするとき制御信号とアドレスをメモリに送信し、Ａ１２、Ａ１３が共に「Ｌ」（ＶＳＳレベル、以降Ｌとする）のとき、メモリブロック９Ａ内部の２つの排他的ＮＯＲ回路１６の出力が共に「Ｈ」（ＶＤＤレベル、以降Ｈとする）となり、ＡＮＤ回路１５の出力すなわちブロックアドレスＢＡが「Ｈ」となる。他のメモリブロック９Ｂ、９Ｃ、９Ｄの２つの排他的ＮＯＲ１６のいずれかの出力は排他的ＮＯＲ１６の入力が一致しないため「Ｌ」となり、ＡＮＤ回路１５の出力すなわちブロック選択アドレス信号ＢＡが「Ｌ」となる。この結果メモリブロック９Ａのみにアクセスが実行される。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記構成によるとメモリブロック１とＣＰＵ２またはメモリブロック９Ａ、９Ｂ、９Ｃ、９Ｄ以外にホールド回路１２をもつためエリアペナルティが発生する。また、ホールド回路１２を構成するインバータのメモリブロック１１の出力バッファに対して駆動能力は小さいため他の信号線からのカップリングノイズを受けやすくメモリバス１１のデータを反転させる可能性がある。解決方法の一つとしてメモリブロックの増加に応じてホールド回路を追加する方法があるが、エリアペナルティが増加する。
【０００７】
本発明は上記従来の問題点を解決するもので複数のメモリブロックを同一のメモリバスに接続する際に記憶容量の増加に伴うエリアペナルティを発生させず、かつカップリングノイズによる耐性を高くすることを目的とする。
【０００８】
【課題を解決するための手段】
この目的を達成するために請求項１記載の半導体記憶装置はメモリバスに接続された複数のメモリブロックを備えた半導体記憶装置であり、前記複数のメモリブロックのうち任意の一つのメモリブロックの出力回路の活性化信号を初期化信号により活性化状態とし、活性化状態を保持することを特徴とする。
【００１２】
また、請求項２記載の半導体記憶装置は前記メモリブロックの出力回路の活性化信号を初期化信号により活性化状態とするか否かは、前記メモリブロックの外部の端子を固定することにより選択することを特徴とする。
【００１３】
また、請求項３記載の半導体記憶装置は前記メモリブロックの出力回路の活性化信号を初期化信号により活性化状態とするか否かは、前記メモリブロックに入力された信号により選択することを特徴とする。
【００１４】
また、請求項４記載の半導体記憶装置は初期化信号により活性化信号を活性化信号線に入力するリセット回路とメモリバスのブロック選択信号をメモリ選択信号に応じて前記活性化信号線に出力し前記活性化信号線の信号を保持する保持回路と複数のメモリセルのうちアドレスバスのアドレス信号に応じて選択された前記メモリセルのデータを出力するメモリブロックと前記メモリブロックの出力を前記活性化信号線が活性化状態のときメモリバスへ出力する出力回路とを備えたことを特徴とする。
【００１５】
また、請求項５記載の半導体記憶装置の前記ブロック選択信号はメモリバスのアドレス信号から生成することを特徴とする。
【００１６】
このことにより初期化時に複数のメモリブロックの多重選択によるメモリバスの信号衝突を避けることが可能となる。
【００１７】
【発明の実施の形態】
図１は本発明の実施形態におけるメモリブロック９の構成図である。図３は本発明の実施形態におけるメモリブロックの信号のタイミングチャートである。メモリブロック９の動作を以下に説明する。メモリセル１はデータを保持し、ビット線（ＢＬ）２およびビット線（ＮＢＬ）３と接続されてメモリセル１のデータはビット線（ＢＬ）２およびビット線（ＮＢＬ）３でセンスアンプ４へ伝達される。センスアンプ４はメモリセルからのデータを図３のＲｅａｄ時に示すように信号ＳＡＥを一度Ｌｏｗ（以降「Ｌ」）にしてからＨｉｇｈ（以降「Ｈ」）にすることでビット線対（ＢＬ２、ＮＢＬ３）の電圧の微小振幅を増幅し、出力バッファ回路５へ出力する。Ｒｅｓｅｔ時、Ｗｒｉｔｅ時、Ｈｏｌｄ時においてＳＡＥは「Ｈ」であり、センスアンプ４はデータを保持する。ブロック選択アドレスＢＡはメモリブロック９が選択されたとき「Ｈ」となる。ブロック選択アドレスラッチ６はＣＬＫが「Ｈ」かつＮＣＳが「Ｌ」の時、ブロック選択アドレスＢＡをブロック選択アドレスラッチ６から出力する。ブロック選択アドレスラッチ６の出力は出力バッファ回路５の出力活性化制御端子ＯＥに接続されている。出力バッファ回路５の出力活性化信号ＯＥが「Ｈ」になると出力バッファ回路５はセンスアンプ４から出力された信号を端子ＯＵＴからメモリバス１１へ出力する。ＣＬＫが「Ｌ」あるいはＮＣＳが「Ｈ」になると、ブロック選択アドレスラッチ６はブロック選択アドレス信号ＢＡを出力せず、出力活性化制御端子ＯＥの信号を保持する。
【００１８】
またリセット回路７は出力バッファ回路５の出力活性化制御端子ＯＥへのＲＳＴＢＬＫ信号の出力を初期化信号（ＮＲＳＴ、ＲＳＴ）により制御する。Ｒｅｓｅｔ時、ＲＳＴは「Ｈ」でありＲＳＴＢＬＫ信号は出力活性化制御端子ＯＥへ出力され、ＲＳＴＢＬＫが「Ｈ」であれば出力活性化制御端子ＯＥの信号は「Ｈ」となり、出力バッファ回路５はセンスアンプ４から出力されたデータをメモリバス１１へ出力する。Ｒｅｓｅｔ解除時、ＣＬＫが「Ｌ」あるいはＮＣＳが「Ｈ」の時であり、ブロック選択アドレスラッチ６は出力活性化制御端子ＯＥの信号を保持する。
【００１９】
図４は本発明の実施形態におけるメモリバス構成図である。図４において図１で示されたメモリブロック９がｍ個とＣＰＵ１０とがｎビットのアドレスバスを持つメモリバス１１を介して接続されている。メモリ読み出しアクセスがあるとメモリバス１１のアドレス信号によってｍ個のメモリブロック９のうちただ一つのメモリブロックのみ選択するようメモリブロック９へ入力するただ一つのブロック選択アドレスＢＡを「Ｈ」とし、ＮＣＳを「Ｌ」とすることでＣＬＫが「Ｈ」となったとき、出力バッファ回路５の出力活性化制御端子ＯＥの信号が「Ｈ」になり選択されているメモリブロック９のデータがメモリバス１１に出力される。メモリ読み出しアクセスが終了すると選択されたメモリブロック９の出力活性化制御端子ＯＥの信号がブロック選択アドレスラッチ６により保持され出力バッファ回路５が動作状態となりデータを出力し続ける。選択されていないメモリブロック９は出力活性化制御端子ＯＥの信号が「Ｌ」となりブロック選択アドレスラッチ６により「Ｌ」が保持されて出力バッファ回路５が非動作状態となりデータを出力しない。
【００２０】
また初期化時にメモリブロック９から出力された信号によるバス衝突を防ぐためｍ個のメモリブロック９の中からただ一つの任意のメモリブロック９のＲＳＴＢＬＫのみメモリブロック外部で「Ｌ」に固定し、その他のｍ−１個のメモリブロックのＲＳＴＢＬＫは「Ｈ」に固定する。
【００２１】
上記の構成によりメモリブロック９外部にメモリバス１１に接続するホールド回路１２を持つことなくメモリアクセスがないときもメモリバス１１のデータを保持し続け、初期状態において複数のメモリブロック９を多重選択することがない。
【００２２】
図２は図１におけるリセット回路７の外部固定端子に代えて特開２０００−１３２４５４の実施形態における外部固定端子を用いたメモリブロックの回路構成図である。ブロック選択アドレスＢＡは図５のＡＮＤ回路１５の出力に接続される。外部端子はＢＳＥＬ０からＢＳＥＬ（ｋ−１）のｋ本とし、リセット回路８のｋ個の負論理二入力ＡＮＤの一方の入力をＢＳＥＬ０からＢＳＥＬ（ｋ−１）と接続し、負論理二入力ＡＮＤの他方の入力をＶＳＳ１８に固定する。ＢＳＥＬ０からＢＳＥＬ（ｋ−１）は全て「Ｌ」になる組み合わせを含み、ｍ個のメモリブロックごとに異なる組み合わせになるよう「Ｈ」もしくは「Ｌ」に固定する。初期状態においてｍ個のメモリブロック９のうちＢＳＥＬ０からＢＳＥＬ（ｋ−１）を全て「Ｌ」に固定したただ一つのメモリブロック９の出力活性化端子ＯＥの信号が「Ｈ」になりただ一つのメモリブロック９から信号が出力され複数のメモリブロック９を多重選択することがない。
【００２３】
【発明の効果】
上記のように本発明によればメモリブロック外部にホールド回路を配置せずにメモリバスのデータを保持することを可能とし、メモリ容量展開を容易にできる。またメモリブロックの出力バッファがメモリバスを駆動しつづけるためメモリバスのカップリングノイズに対する耐性も高まり、かつ初期状態に複数メモリブロックの多重選択によるバス衝突も起こさない。
【図面の簡単な説明】
【図１】本発明の実施形態におけるメモリブロックの回路図
【図２】本発明の他の実施形態における外部固定端子を用いたメモリブロックの回路図
【図３】本発明の実施形態におけるタイミングチャート
【図４】本発明の実施形態におけるメモリバス構成図
【図５】メモリブロックの選択回路を示す回路構成図
【図６】従来の技術におけるメモリバス構成図
【図７】従来の技術におけるメモリバスホールド回路構成図
【符号の説明】
１  メモリセル
２  ビットライン（ＢＬ）
３  ビットライン（ＮＢＬ）
４  センスアンプ
５  出力バッファ
６  ブロック選択アドレスラッチ
７  リセット回路
８  リセット回路
９  メモリブロック
１０  ＣＰＵ
１１  メモリバス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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