(57)【特許請求の範囲】
【請求項１】
コントロール・ゲート及びフローティング・ゲートを有し、電気的消去及び書込みが可能とされたデータ記憶用の不揮発性メモリ・セルと、
コントロール・ゲート及びフローティング・ゲートを有し、前記データ記憶用の不揮発性メモリ・セルとは別個に消去及び書込みを行うことによりスレッショルド電圧の設定が行われる電気的消去及び書込みが可能とされたリファレンス用の不揮発性メモリ・セルと、
前記データ記憶用の不揮発性メモリ・セルに流れる電流と、前記リファレンス用の不揮発性メモリ・セルに流れる電流とを比較し、消去ベリファイ時には、前記データ記憶用の不揮発性メモリ・セルの消去状態を検出し、書込みベリファイ時には、前記データ記憶用の不揮発性メモリ・セルの書込み状態を検出するセンス・アンプとを有する不揮発性半導体記憶装置において、
前記データ記憶用の不揮発性メモリ・セルのコントロール・ゲートに対して、前記消去ベリファイ時には、前記リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値にあるものとした第１の消去ベリファイ電圧を供給し、前記書込みベリファイ時には、前記リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値にあるものとした第１の書込みベリファイ電圧を供給する第１のベリファイ電圧供給回路と、
前記リファレンス用の不揮発性メモリ・セルのコントロール・ゲートに対して、前記消去ベリファイ時には、第２の消去ベリファイ電圧を供給し、前記書込みベリファイ時には、第２の書込みベリファイ電圧を供給する第２のベリファイ電圧供給回路とを備え、
前記第２のベリファイ電圧供給回路は、
前記リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合には、前記第２の消去ベリファイ電圧及び前記第２の書込みベリファイ電圧をそれぞれ前記リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合に必要とされる電圧とし、
前記リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値よりも低電圧に設定されている場合には、前記第２の消去ベリファイ電圧及び前記第２の書込みベリファイ電圧をそれぞれ前記リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合に必要とされる電圧よりも低電圧とし、
前記リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値よりも高電圧に設定されている場合には、前記第２の消去ベリファイ電圧及び前記第２の書込みベリファイ電圧をそれぞれ前記リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合に必要とされる電圧よりも高電圧とする
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第２のベリファイ電圧供給回路は、
一端に第１の電圧が印加される第１の抵抗素子と、
一端を前記第１の抵抗素子の他端に接続した第２の抵抗素子と、
一端を前記第２の抵抗素子の他端に接続した第３の抵抗素子と、
コントロール・ゲート及びフローティング・ゲートを有し、ドレインを前記第３の抵抗素子の他端に接続し、前記リファレンス用の不揮発性メモリ・セルと同一の電圧条件で消去及び書込みを行うことによりスレッショルド電圧の設定が行われる電気的消去及び書込みが可能とされたベリファイ電圧制御用の不揮発性メモリ・セルと、
一端を前記ベリファイ電圧制御用の不揮発性メモリ・セルのソースに接続し、他端に前記第１の電圧よりも低電圧の第２の電圧が印加されるスイッチ素子とを有し、
前記消去ベリファイ時及び前記書込みベリファイ時、前記ベリファイ電圧制御用の不揮発性メモリ・セル及び前記スイッチ素子を導通状態とし、前記第２の抵抗素子と前記第３の抵抗素子との接続点に前記第２の消去ベリファイ電圧を得、前記第１の抵抗素子と前記第２の抵抗素子との接続点に前記第２の書込みベリファイ電圧を得るようにされたベリファイ電圧生成回路と、
前記リファレンス用の不揮発性メモリ・セルのコントロール・ゲートに対して、前記消去ベリファイ時には、前記第２の抵抗素子と前記第３の抵抗素子との接続点に得られる前記第２の消去ベリファイ電圧を供給し、前記書込みベリファイ時には、前記第１の抵抗素子と前記第２の抵抗素子との接続点に得られる前記第２の書込みベリファイ電圧を供給する第３のベリファイ電圧供給回路とを
備えていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
コントロール・ゲート及びフローティング・ゲートを有し、電気的消去及び書込みが可能とされたデータ記憶用の不揮発性メモリ・セルと、
コントロール・ゲート及びフローティング・ゲートを有し、前記データ記憶用の不揮発性メモリ・セルとは別個に消去及び書込みを行うことによりスレッショルド電圧の設定が行われる電気的消去及び書込みが可能とされたリファレンス用の不揮発性メモリ・セルと、
前記データ記憶用の不揮発性メモリ・セルに流れる電流と、前記リファレンス用の不揮発性メモリ・セルに流れる電流とを比較し、消去ベリファイ時には、前記データ記憶用の不揮発性メモリ・セルの消去状態を検出し、書込みベリファイ時には、前記データ記憶用の不揮発性メモリ・セルの書込み状態を検出するセンス・アンプとを有する不揮発性半導体記憶装置において、
前記データ記憶用の不揮発性メモリ・セルのコントロール・ゲートに対して、前記消去ベリファイ時には、第１の消去ベリファイ電圧を供給し、前記書込みベリファイ時には、第１の書込みベリファイ電圧を供給する第１のベリファイ電圧供給回路と、
前記リファレンス用の不揮発性メモリ・セルのコントロール・ゲートに対して、前記消去ベリファイ時には、前記リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値にあるものとした第２の消去ベリファイ電圧を供給し、前記書込みベリファイ時には、前記リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値にあるものとした第２の書込みベリファイ電圧を供給する第２のベリファイ電圧供給回路とを備え、
前記第１のベリファイ電圧供給回路は、
前記リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合には、前記第１の消去ベリファイ電圧及び前記第１の書込みベリファイ電圧をそれぞれ前記リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合に必要とされる電圧とし、
前記リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値よりも低電圧に設定されている場合には、前記第１の消去ベリファイ電圧及び前記第１の書込みベリファイ電圧をそれぞれ前記リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合に必要とされる電圧よりも高電圧とし、
前記リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値よりも高電圧に設定されている場合には、前記第１の消去ベリファイ電圧及び前記第１の書込みベリファイ電圧をそれぞれ前記リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合に必要とされる電圧よりも低電圧とする
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記第１のベリファイ電圧供給回路は、
コントロール・ゲート及びフローティング・ゲートを有し、ドレインに第１の電圧が印加され、前記リファレンス用の不揮発性メモリ・セルと同一の電圧条件で消去及び書込みを行うことによりスレッショルド電圧の設定が行われる電気的消去及び書込みが可能とされたベリファイ電圧制御用の不揮発性メモリ・セルと、
一端を前記ベリファイ電圧制御用の不揮発性メモリ・セルのソースに接続したスイッチ素子と、
一端を前記スイッチ素子の他端に接続した第１の抵抗素子と、
一端を前記第１の抵抗素子の他端に接続した第２の抵抗素子と、
一端を前記第２の抵抗素子の他端に接続し、他端に前記第１の電圧よりも低電圧の第２の電圧が印加される第３の抵抗素子とを有し、
前記消去ベリファイ時及び前記書込みベリファイ時、前記ベリファイ電圧制御用の不揮発性メモリ・セル及び前記スイッチ素子を導通状態とし、前記第２の抵抗素子と前記第３の抵抗素子との接続点に前記第１の消去ベリファイ電圧を得、前記第１の抵抗素子と前記第２の抵抗素子との接続点に前記第１の書込みベリファイ電圧を得るようにされたベリファイ電圧生成回路と、
前記データ記憶用の不揮発性メモリ・セルのコントロール・ゲートに対して、前記消去ベリファイ時には、前記第２の抵抗素子と前記第３の抵抗素子との接続点に得られる前記第１の消去ベリファイ電圧を供給し、前記書込みベリファイ時には、前記第１の抵抗素子と前記第２の抵抗素子との接続点に得られる前記第１の書込みベリファイ電圧を供給する第３のベリファイ電圧供給回路とを
備えていることを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
コントロール・ゲート及びフローティング・ゲートを有し、電気的消去及び書込みが可能とされたデータ記憶用の不揮発性メモリ・セルと、
コントロール・ゲート及びフローティング・ゲートを有し、前記データ記憶用の不揮発性メモリ・セルとは別個に消去及び書込みを行うことによりスレッショルド電圧の設定が行われる電気的消去及び書込みが可能とされたリファレンス用の不揮発性メモリ・セルと、
前記データ記憶用の不揮発性メモリ・セルに流れる電流と、前記リファレンス用の不揮発性メモリ・セルに流れる電流とを比較し、消去ベリファイ時には、前記データ記憶用の不揮発性メモリ・セルの消去状態を検出し、書込みベリファイ時には、前記データ記憶用の不揮発性メモリ・セルの書込み状態を検出するセンス・アンプとを有する不揮発性半導体記憶装置において、
前記データ記憶用の不揮発性メモリ・セルのコントロール・ゲートに対して、前記消去ベリファイ時には、前記リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値にあるものとした第１の消去ベリファイ電圧を供給し、前記書込みベリファイ時には、前記リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値にあるものとした第１の書込みベリファイ電圧を供給し、
前記リファレンス用の不揮発性メモリ・セルのコントロール・ゲートに対して、前記消去ベリファイ時には、第２の消去ベリファイ電圧を供給し、前記書込みベリファイ時には、第２の書込みベリファイ電圧を供給し、
前記リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合には、前記第２の消去ベリファイ電圧及び前記第２の書込みベリファイ電圧をそれぞれ前記リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合に必要とされる電圧とし、
前記リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値よりも低電圧に設定されている場合には、前記第２の消去ベリファイ電圧及び前記第２の書込みベリファイ電圧をそれぞれ前記リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合に必要とされる電圧よりも低電圧とし、
前記リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値よりも高電圧に設定されている場合には、前記第２の消去ベリファイ電圧及び前記第２の書込みベリファイ電圧をそれぞれ前記リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合に必要とされる電圧よりも高電圧とする
ことにより消去ベリファイ及び書込みベリファイを行うことを特徴とするベリファイ方法。
【請求項６】
コントロール・ゲート及びフローティング・ゲートを有し、電気的消去及び書込みが可能とされたデータ記憶用の不揮発性メモリ・セルと、
コントロール・ゲート及びフローティング・ゲートを有し、前記データ記憶用の不揮発性メモリ・セルとは別個に消去及び書込みを行うことによりスレッショルド電圧の設定が行われる電気的消去及び書込みが可能とされたリファレンス用の不揮発性メモリ・セルと、
前記データ記憶用の不揮発性メモリ・セルに流れる電流と、前記リファレンス用の不揮発性メモリ・セルに流れる電流とを比較し、消去ベリファイ時には、前記データ記憶用の不揮発性メモリ・セルの消去状態を検出し、書込みベリファイ時には、前記データ記憶用の不揮発性メモリ・セルの書込み状態を検出するセンス・アンプとを有する不揮発性半導体記憶装置において、
前記データ記憶用の不揮発性メモリ・セルのコントロール・ゲートに対して、前記消去ベリファイ時には、第１の消去ベリファイ電圧を供給し、前記書込みベリファイ時には、第１の書込みベリファイ電圧を供給し、
前記リファレンス用の不揮発性メモリ・セルのコントロール・ゲートに対して、前記消去ベリファイ時には、前記リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値にあるものとした第２の消去ベリファイ電圧を供給し、前記書込みベリファイ時には、前記リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値にあるものとした第２の書込みベリファイ電圧を供給し、
前記リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合には、前記第１の消去ベリファイ電圧及び前記第１の書込みベリファイ電圧をそれぞれ前記リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合に必要とされる電圧とし、
前記リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値よりも低電圧に設定されている場合には、前記第１の消去ベリファイ電圧及び前記第１の書込みベリファイ電圧をそれぞれ前記リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合に必要とされる電圧よりも高電圧とし、
前記リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値よりも高電圧に設定されている場合には、前記第１の消去ベリファイ電圧及び前記第１の書込みベリファイ電圧をそれぞれ前記リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合に必要とされる電圧よりも低電圧とする
ことにより消去ベリファイ及び書込みベリファイを行うことを特徴とするベリファイ方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的一括消去及び書込み可能な読出し専用メモリ、いわゆる、フラッシュ・メモリ等、電気的消去及び書込み可能な不揮発性半導体記憶装置及びベリファイ方法に関する。
【０００２】
【従来の技術】
図１８は従来のフラッシュ・メモリの一例の要部を示す回路図である。図１８中、１はメモリ・セルが配列されてなるセル・マトリクス、２は外部から与えられるアドレス信号Ａ０〜Ａ２０をラッチするアドレス・ラッチ回路である。
【０００３】
また、３はアドレス・ラッチ回路２にラッチされたアドレス信号Ａ０〜Ａ２０のうち、Ｘアドレス信号（ロウアドレス信号）をデコードしてワード線の選択を行うＸデコーダである。
【０００４】
また、４はアドレス・ラッチ回路２にラッチされたアドレス信号Ａ０〜Ａ２０のうち、Ｙアドレス信号（コラムアドレス信号）をデコードしてコラム選択信号を出力するＹデコーダ、５はＹデコーダ４から出力されるコラム選択信号に基づいてコラムの選択を行うＹゲートである。
【０００５】
また、６は外部装置との間でデータＤＱ０〜ＤＱ７の入出力を行う入出力バッファ、７はセル・マトリクス１から読み出されたデータＤＱ０〜ＤＱ７のラッチ又は入出力バッファ６に入力されたデータＤＱ０〜ＤＱ７のラッチを行うデータ・ラッチ回路である。
【０００６】
また、８はチップ・イネーブル信号／ＣＥ及び出力イネーブル信号／ＯＥを取り込み、Ｙデコーダ４や入出力バッファ６などを制御するＣＥ・ＯＥ論理回路、９は書込みイネーブル信号／ＷＥ及びチップ・イネーブル信号／ＣＥを取込み、モードの設定等を行う状態コントローラである。
【０００７】
また、１０は書込み用電圧ＶＰＰを発生する書込み用電圧発生回路、１１は消去用負電圧Ｖｍを発生する消去用負電圧発生回路、１２は消去用負電圧発生回路１１から出力される消去用負電圧Ｖｍを選択されたセクタに供給するセクタ・スイッチ回路である。
【０００８】
図１９はセル・マトリクス１に配列されているメモリ・セルの断面構造を示す概略的断面図である。
【０００９】
図１９中、１４はＰ型シリコン基板、１５はＮ型拡散層からなるソース、１６はＮ型拡散層からなるドレイン、１７はフローティング・ゲート、１８はコントロール・ゲートである。
【００１０】
このメモリ・セルに対する書込みは、たとえば、ソース電圧Ｖs＝０［Ｖ］、ドレイン電圧Ｖd＝５〜６［Ｖ］、コントロール・ゲート電圧Ｖcg＝１２［Ｖ］（書込み用電圧ＶＰＰ）とし、ドレイン１６からフローティング・ゲート１７に電子を注入することにより行われる。
【００１１】
また、消去は、たとえば、ソース電圧Ｖs＝５［Ｖ］（電源電圧ＶＣＣ）、ドレイン１６＝開放状態、コントロール・ゲート電圧Ｖcg＝−８.５［Ｖ］（消去用負電圧Ｖｍ）とし、フローティング・ゲート１７からソース１５に電子を引き抜くことにより行われる。
【００１２】
また、読出しは、たとえば、ソース電圧Ｖs＝０［Ｖ］、ドレイン電圧Ｖd＝１［Ｖ］、コントロール・ゲート電圧Ｖcg＝５［Ｖ］とし、その場合に流れるドレイン電流を検出することにより行われる。
【００１３】
図２０は図１８に示す従来のフラッシュ・メモリが備えるセンス・アンプ等の構成を概念的に示す回路図である。
【００１４】
図２０中、２０はセル・マトリクス１に配置されているデータ記憶用のメモリ・セル（以下、リアル・セルという）、２１は参照用（比較用）のメモリ・セル（以下、リファレンス・セルという）である。
【００１５】
また、２２は状態コントローラ９内に設けられているステート・デコーダであり、消去、消去ベリファイ、書込み及び書込みベリファイ等の各状態に応じて、リファレンス・セル２１のコントロール・ゲート電圧を制御するものである。
【００１６】
また、２３、２４はＹゲート５に設けられているスイッチ素子をなすｎＭＯＳトランジスタであり、コラム選択信号により導通（以下、ＯＮという）、非導通（以下、ＯＦＦという）が制御される。
【００１７】
また、２５はデータ・ラッチ回路７内に設けられている電流検出型のセンス・アンプであり、２６、２７はデータ線、２８はデータ線２６に流れる電流を検出する電流検出回路、２９はデータ線２７に流れる電流を検出する電流検出回路、３０は電流検出回路２８、２９の出力電圧Ｖ２８、Ｖ２９が入力される差動増幅回路、ＯＵＴはセンス・アンプ２５の出力である。
【００１８】
なお、電流検出回路２８、２９において、３１〜３４はｐＭＯＳトランジスタ、３５〜３８はｎＭＯＳトランジスタであり、差動増幅回路３０において、３９、４０はｐＭＯＳトランジスタ、４１〜４３はｎＭＯＳトランジスタである。
【００１９】
ここに、リアル・セル２０についての消去ベリファイは、ｎＭＯＳトランジスタ２３、２４をＯＮ状態とし、Ｘデコーダ３を介して、リアル・セル２０のコントロール・ゲートにリアル・セル用の消去ベリファイ電圧ＶＥＢ２０を印加すると共に、ステート・デコーダ２２を介して、リファレンス・セル２１のコントロール・ゲートにリファレンス・セル用の消去ベリファイ電圧ＶＥＢ２１を印加し、センス・アンプ２５において、データ線２６に流れる電流と、データ線２７に流れる電流とを比較することにより行われる。
【００２０】
また、リアル・セル２０についての書込みベリファイは、ｎＭＯＳトランジスタ２３、２４をＯＮ状態とし、Ｘデコーダ３を介して、リアル・セル２０のコントロール・ゲートにリアル・セル用の書込みベリファイ電圧ＶＷＢ２０を印加すると共に、ステート・デコーダ２２を介して、リファレンス・セル２１のコントロール・ゲートにリファレンス・セル用の書込みベリファイ電圧ＶＷＢ２１を印加し、センス・アンプ２５において、データ線２６に流れる電流と、データ線２７に流れる電流とを比較することにより行われる。
【００２１】
なお、リアル・セル２０からの記憶データの読出しは、ｎＭＯＳトランジスタ２３、２４をＯＮ状態とし、Ｘデコーダ３を介して、リアル・セル２０のコントロール・ゲートに読出し電圧ＶＣＣを印加すると共に、ステート・デコーダ２２を介して、リファレンス・セル２１のコントロール・ゲートに読出し電圧ＶＣＣを印加し、センス・アンプ２５において、データ線２６に流れる電流と、データ線２７に流れる電流とを比較することにより行われる。
【００２２】
図２１はリファレンス・セル２１のＶcg（コントロール・ゲート電圧）−Ｉd（ドレイン電流）特性を示す図である。
【００２３】
図２１中、４５、４６、４７、４８、４９は、それぞれ、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１の電圧値がＶ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５の場合（但し、０＜Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５）のリファレンス・セル２１のＶcg−Ｉd特性を示しており、Ｖ３がスレッショルド電圧ＶＴＨ２１の目標値である。
【００２４】
ここに、消去ベリファイ時、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１＝目標値Ｖ３であるとした場合にリファレンス・セル２１に流れる目標消去ベリファイ電流ＩＥＢよりも大きなドレイン電流がリアル・セル２０に流れるようになった場合、リアル・セル２０については、消去が完了したと判断される。
【００２５】
また、書込みベリファイ時、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１＝目標値Ｖ３であるとした場合にリファレンス・セル２１に流れる目標書込みベリファイ電流ＩＷＢよりも小さなドレイン電流がリアル・セル２０に流れるようになった場合、リアル・セル２０については、書込みが完了したと判断される。
【００２６】
図２２は図１８に示す従来のフラッシュ・メモリが備えるリファレンス・セル２１のスレッショルド電圧ＶＴＨ２１を設定するためのスレッショルド電圧設定回路の構成を示す回路図である。
【００２７】
図２２中、１０Ａは書込み用電圧発生回路１０の書込み用電圧出力端、１１Ａは消去用負電圧発生回路１１の消去用負電圧出力端、５１は書込み信号／ＰＧＭによりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ、５２はゲートに接地電圧ＶＳＳが印加されるｎＭＯＳトランジスタである。
【００２８】
また、５３は消去信号ＥＲＡＳＥによりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ、５４は書込み信号／ＰＧＭによりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタである。
【００２９】
また、５５は消去信号／ＥＲＡＳＥによりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ、５６は消去信号／ＥＲＡＳＥによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【００３０】
ここに、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１の設定は、リファレンス・セル２１に対して消去を行い、その後、書込みを行うことにより行われる。
【００３１】
まず、消去時には、書込み信号／ＰＧＭ＝Ｈレベル、消去信号ＥＲＡＳＥ＝Ｈレベル、消去信号／ＥＲＡＳＥ＝Ｌレベルとされると共に、消去用負電圧発生回路１１から消去用負電圧Ｖｍが出力される。
【００３２】
この結果、ｐＭＯＳトランジスタ５１＝ＯＦＦ状態、ｎＭＯＳトランジスタ５２＝ＯＮ状態、ｐＭＯＳトランジスタ５３＝ＯＦＦ状態、ｐＭＯＳトランジスタ５４＝ＯＦＦ状態、ｐＭＯＳトランジスタ５５＝ＯＮ状態、ｎＭＯＳトランジスタ５６＝ＯＦＦ状態とされる。
【００３３】
したがって、この場合には、消去用負電圧発生回路１１から出力される消去用負電圧ＶｍがｎＭＯＳトランジスタ５２及びステート・デコーダ２２を介してリファレンス・セル２１のコントロール・ゲートに印加されると共に、電源電圧ＶＣＣがｐＭＯＳトランジスタ５５を介してリファレンス・セル２１のソースに印加され、リファレンス・セル２１の消去が行われる。
【００３４】
そして、書込み時には、書込み信号／ＰＧＭ＝Ｌレベル、消去信号ＥＲＡＳＥ＝Ｌレベル、消去信号／ＥＲＡＳＥ＝Ｈレベルとされると共に、消去用負電圧発生回路１１の消去用負電圧出力端１１Ａは接地電圧ＶＳＳとされる。
【００３５】
この結果、ｐＭＯＳトランジスタ５１＝ＯＮ状態、ｎＭＯＳトランジスタ５２＝ＯＦＦ状態、ｐＭＯＳトランジスタ５３＝ＯＮ状態、ｐＭＯＳトランジスタ５４＝ＯＮ状態、ｐＭＯＳトランジスタ５５＝ＯＦＦ状態、ｎＭＯＳトランジスタ５６＝ＯＮ状態とされる。
【００３６】
したがって、この場合には、書込み用電圧発生回路１０から出力される書込み用電圧ＶＰＰがｐＭＯＳトランジスタ５１及びステート・デコーダ２２を介してリファレンス・セル２１のコントロール・ゲートに印加され、電源電圧ＶＣＣがｎＭＯＳトランジスタ５４を介してリファレンス・セル２１のドレインに印加され、接地電圧ＶＳＳがｎＭＯＳトランジスタ５６を介してリファレンス・セル２１のソースに印加され、リファレンス・セル２１に対する書込みが行われ、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１の設定が行われる。
【００３７】
また、図２３は図１８に示す従来のフラッシュ・メモリが備えるリアル・セル用ベリファイ電圧発生回路の構成を示す回路図である。
【００３８】
図２３中、５８、５９、６０は電源電圧ＶＣＣを分圧するための抵抗、６１は書込みベリファイ信号／ＰＧＭ・ＶＥＲＩＦＹによりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ、６２は消去ベリファイ信号／ＥＲＡＳＥ・ＶＥＲＩＦＹによりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタである。
【００３９】
そして、このリアル・セル用ベリファイ電圧発生回路は、ノードＮ１にリアル・セル用の消去ベリファイ電圧ＶＥＢ２０を得、ノードＮ２にリアル・セル用の書込みベリファイ電圧ＶＷＢ２０を得るとするものである。
【００４０】
ここに、消去ベリファイ時には、書込みベリファイ信号／ＰＧＭ・ＶＥＲＩＦＹ＝Ｈレベル、消去ベリファイ信号／ＥＲＡＳＥ・ＶＥＲＩＦＹ＝Ｌレベルとされる。
【００４１】
この結果、ｐＭＯＳトランジスタ６１＝ＯＦＦ状態、ｐＭＯＳトランジスタ６２＝ＯＮ状態とされ、ノードＮ１に得られるリアル・セル用の消去ベリファイ電圧ＶＥＢ２０がｐＭＯＳトランジスタ６２及びＸデコーダ３を介してリアル・セル２０のコントロール・ゲートに印加される。
【００４２】
これに対して、書込みベリファイ時には、書込みベリファイ信号／ＰＧＭ・ＶＥＲＩＦＹ＝Ｌレベル、消去ベリファイ信号／ＥＲＡＳＥ・ＶＥＲＩＦＹ＝Ｈレベルとされる。
【００４３】
この結果、ｐＭＯＳトランジスタ６１＝ＯＮ状態、ｐＭＯＳトランジスタ６２＝ＯＦＦ状態とされ、ノードＮ２に得られるリアル・セル用の書込みベリファイ電圧ＶＷＢ２０がｐＭＯＳトランジスタ６１及びＸデコーダ３を介してリアル・セル２０のコントロール・ゲートに印加される。
【００４４】
また、図２４は図１８に示す従来のフラッシュ・メモリが備えるリファレンス・セル用ベリファイ電圧発生回路の構成を示す回路図である。
【００４５】
図２４中、６４〜６６は電源電圧ＶＣＣを分圧する抵抗、６７は書込みベリファイ信号／ＰＧＭ・ＶＥＲＩＦＹによりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ、６８は消去ベリファイ信号／ＥＲＡＳＥ・ＶＥＲＩＦＹによりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタである。
【００４６】
そして、このリファレンス・セル用ベリファイ電圧発生回路は、ノードＮ３にリファレンス・セル用の消去ベリファイ電圧ＶＥＢ２１を得、ノードＮ４にリファレンス・セル用の書込みベリファイ電圧ＶＷＢ２１を得るとするものである。
【００４７】
ここに、消去ベリファイ時には、書込みベリファイ信号／ＰＧＭ・ＶＥＲＩＦＹ＝Ｈレベル、消去ベリファイ信号／ＥＲＡＳＥ・ＶＥＲＩＦＹ＝Ｌレベルとされる。
【００４８】
この結果、ｐＭＯＳトランジスタ６７＝ＯＦＦ状態、ｐＭＯＳトランジスタ６８＝ＯＮ状態とされ、ノードＮ３に得られるリファレンス・セル用の消去ベリファイ電圧ＶＥＢ２１がｐＭＯＳトランジスタ６８及びステート・デコーダ２２を介してリファレンス・セル２１のコントロール・ゲートに印加される。
【００４９】
これに対して、書込みベリファイ時には、書込みベリファイ信号／ＰＧＭ・ＶＥＲＩＦＹ＝Ｌレベル、消去ベリファイ信号／ＥＲＡＳＥ・ＶＥＲＩＦＹ＝Ｈレベルとされる。
【００５０】
この結果、ｐＭＯＳトランジスタ６７＝ＯＮ状態、ｐＭＯＳトランジスタ６８＝ＯＦＦ状態とされ、ノードＮ４に得られるリファレンス・セル用の書込みベリファイ電圧ＶＷＢ２１がｐＭＯＳトランジスタ６７及びステート・デコーダ２２を介してリファレンス・セル２１のコントロール・ゲートに印加される。
【００５１】
【発明が解決しようとする課題】
ここに、図２１に示すように、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１が目標値Ｖ３よりも低電圧、たとえば、Ｖ２又はＶ１に設定されてしまった場合には、消去ベリファイ時、リアル・セルを過消去状態にしないと、消去を判定できなくなるという問題点があった。
【００５２】
これに対して、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１が目標値Ｖ３よりも高く、たとえば、Ｖ４又はＶ５に設定されてしまった場合には、書込みベリファイ時、リアル・セルに許容されているリーク電流により、リアル・セルについて、書込みの完了を判定できなくなるという問題点があった。
【００５３】
本発明は、かかる点に鑑み、リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値から外れた電圧値に設定されてしまった場合であっても、正確な消去ベリファイ及び書込みベリファイを行うことができるようにした不揮発性半導体記憶装置及びベリファイ方法を提供することを目的とする。
【００５４】
【課題を解決するための手段】
本発明中、第１の発明は、コントロール・ゲート及びフローティング・ゲートを有し、電気的消去及び書込みが可能とされたデータ記憶用の不揮発性メモリ・セルと、コントロール・ゲート及びフローティング・ゲートを有し、データ記憶用の不揮発性メモリ・セルとは別個に消去及び書込みを行うことによりスレッショルド電圧の設定が行われる電気的消去及び書込みが可能とされたリファレンス用の不揮発性メモリ・セルと、データ記憶用の不揮発性メモリ・セルに流れる電流と、リファレンス用の不揮発性メモリ・セルに流れる電流とを比較し、消去ベリファイ時には、データ記憶用の不揮発性メモリ・セルの消去状態を検出し、書込みベリファイ時には、データ記憶用の不揮発性メモリ・セルの書込み状態を検出するセンス・アンプとを有する不揮発性半導体記憶装置において、データ記憶用の不揮発性メモリ・セルのコントロール・ゲートに対して、消去ベリファイ時には、リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値にあるものとした第１の消去ベリファイ電圧を供給し、書込みベリファイ時には、リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値にあるものとした第１の書込みベリファイ電圧を供給する第１のベリファイ電圧供給回路と、リファレンス用の不揮発性メモリ・セルのコントロール・ゲートに対して、消去ベリファイ時には、第２の消去ベリファイ電圧を供給し、書込みベリファイ時には、第２の書込みベリファイ電圧を供給する第２のベリファイ電圧供給回路とを備え、第２のベリファイ電圧供給回路は、リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合には、第２の消去ベリファイ電圧及び第２の書込みベリファイ電圧をそれぞれリファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合に必要とされる電圧とし、リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値よりも低電圧に設定されている場合には、第２の消去ベリファイ電圧及び第２の書込みベリファイ電圧をそれぞれリファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合に必要とされる電圧よりも低電圧とし、リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値よりも高電圧に設定されている場合には、第２の消去ベリファイ電圧及び第２の書込みベリファイ電圧をそれぞれリファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合に必要とされる電圧よりも高電圧とするものである。
【００５５】
この第１の発明においては、第２のベリファイ電圧供給回路は、リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合には、第２の消去ベリファイ電圧及び第２の書込みベリファイ電圧をそれぞれリファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合に必要とされる電圧とし、リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値よりも低電圧に設定されている場合には、第２の消去ベリファイ電圧及び第２の書込みベリファイ電圧をそれぞれリファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合に必要とされる電圧よりも低電圧とし、リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値よりも高電圧に設定されている場合には、第２の消去ベリファイ電圧及び第２の書込みベリファイ電圧をそれぞれリファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合に必要とされる電圧よりも高電圧とする。
【００５６】
したがって、リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値から外れた電圧値に設定されてしまった場合であっても、データ記憶用の不揮発性メモリ・セルについて、正確な消去ベリファイ及び書込みベリファイを行うことができる。
【００５７】
本発明中、第２の発明は、第１の発明において、第２のベリファイ電圧供給回路は、一端に第１の電圧が印加される第１の抵抗素子と、一端を第１の抵抗素子の他端に接続した第２の抵抗素子と、一端を第２の抵抗素子の他端に接続した第３の抵抗素子と、コントロール・ゲート及びフローティング・ゲートを有し、ドレインを第３の抵抗素子の他端に接続し、リファレンス用の不揮発性メモリ・セルと同一の電圧条件で消去及び書込みを行うことによりスレッショルド電圧の設定が行われる電気的消去及び書込みが可能とされたベリファイ電圧制御用の不揮発性メモリ・セルと、一端をベリファイ電圧制御用の不揮発性メモリ・セルのソースに接続し、他端に第１の電圧よりも低電圧の第２の電圧が印加されるスイッチ素子とを有し、消去ベリファイ時及び書込みベリファイ時、ベリファイ電圧制御用の不揮発性メモリ・セル及び前記スイッチ素子を導通状態とし、第２の抵抗素子と第３の抵抗素子との接続点に第２の消去ベリファイ電圧を得、第１の抵抗素子と第２の抵抗素子との接続点に第２の書込みベリファイ電圧を得るようにされたベリファイ電圧生成回路と、リファレンス用の不揮発性メモリ・セルのコントロール・ゲートに対して、消去ベリファイ時には、第２の抵抗素子と第３の抵抗素子との接続点に得られる第２の消去ベリファイ電圧を供給し、書込みベリファイ時には、第１の抵抗素子と２の抵抗素子との接続点に得られる第２の書込みベリファイ電圧を供給する第３のベリファイ電圧供給回路とを備えているというものである。
【００５８】
本発明中、第３の発明は、コントロール・ゲート及びフローティング・ゲートを有し、電気的消去及び書込みが可能とされたデータ記憶用の不揮発性メモリ・セルと、コントロール・ゲート及びフローティング・ゲートを有し、データ記憶用の不揮発性メモリ・セルとは別個に消去及び書込みを行うことによりスレッショルド電圧の設定が行われる電気的消去及び書込みが可能とされたリファレンス用の不揮発性メモリ・セルと、データ記憶用の不揮発性メモリ・セルに流れる電流と、リファレンス用の不揮発性メモリ・セルに流れる電流とを比較し、消去ベリファイ時には、データ記憶用の不揮発性メモリ・セルの消去状態を検出し、書込みベリファイ時には、データ記憶用の不揮発性メモリ・セルの書込み状態を検出するセンス・アンプとを有する不揮発性半導体記憶装置において、データ記憶用の不揮発性メモリ・セルのコントロール・ゲートに対して、消去ベリファイ時には、第１の消去ベリファイ電圧を供給し、書込みベリファイ時には、第１の書込みベリファイ電圧を供給する第１のベリファイ電圧供給回路と、リファレンス用の不揮発性メモリ・セルのコントロール・ゲートに対して、消去ベリファイ時には、リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値にあるものとした第２の消去ベリファイ電圧を供給し、書込みベリファイ時には、リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値にあるものとした第２の書込みベリファイ電圧を供給する第２のベリファイ電圧供給回路とを備え、第１のベリファイ電圧供給回路は、リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合には、第１の消去ベリファイ電圧及び第１の書込みベリファイ電圧をそれぞれリファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合に必要とされる電圧とし、リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値よりも低電圧に設定されている場合には、第１の消去ベリファイ電圧及び第１の書込みベリファイ電圧をそれぞれリファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合に必要とされる電圧よりも高電圧とし、リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値よりも高電圧に設定されている場合には、第１の消去ベリファイ電圧及び第１の書込みベリファイ電圧をそれぞれリファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合に必要とされる電圧よりも低電圧とするものである。
【００５９】
この第３の発明においては、第１のベリファイ電圧供給回路は、リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合には、第１の消去ベリファイ電圧及び第１の書込みベリファイ電圧をそれぞれリファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合に必要とされる電圧とし、リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値よりも低電圧に設定されている場合には、第１の消去ベリファイ電圧及び第１の書込みベリファイ電圧をそれぞれリファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合に必要とされる電圧よりも高電圧とし、リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値よりも高電圧に設定されている場合には、第１の消去ベリファイ電圧及び第１の書込みベリファイ電圧をそれぞれリファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合に必要とされる電圧よりも低電圧とする。
【００６０】
したがって、リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値から外れた電圧値に設定されてしまった場合であっても、データ記憶用の不揮発性メモリ・セルについて、正確な消去ベリファイ及び書込みベリファイを行うことができる。
【００６１】
本発明中、第４の発明は、第３の発明において、第１のベリファイ電圧供給回路は、コントロール・ゲート及びフローティング・ゲートを有し、ドレインに第１の電圧が印加され、リファレンス用の不揮発性メモリ・セルと同一の電圧条件で消去及び書込みを行うことによりスレッショルド電圧の設定が行われる電気的消去及び書込みが可能とされたベリファイ電圧制御用の不揮発性メモリ・セルと、一端をベリファイ電圧制御用の不揮発性メモリ・セルのソースに接続したスイッチ素子と、一端を前記スイッチ素子の他端に接続した第１の抵抗素子と、一端を第１の抵抗素子の他端に接続した第２の抵抗素子と、一端を第２の抵抗素子の他端に接続し、他端に第１の電圧よりも低電圧の第２の電圧が印加される第３の抵抗素子とを有し、消去ベリファイ時及び書込みベリファイ時、ベリファイ電圧制御用の不揮発性メモリ・セル及び前記スイッチ素子を導通状態とし、第２の抵抗素子と第３の抵抗素子との接続点に第１の消去ベリファイ電圧を得、第１の抵抗素子と第２の抵抗素子との接続点に第１の書込みベリファイ電圧を得るようにされたベリファイ電圧生成回路と、データ記憶用の不揮発性メモリ・セルのコントロール・ゲートに対して、消去ベリファイ時には、第２の抵抗素子と第３の抵抗素子との接続点に得られる第１の消去ベリファイ電圧を供給し、書込みベリファイ時には、第１の抵抗素子と第２の抵抗素子との接続点に得られる第１の書込みベリファイ電圧を供給する第３のベリファイ電圧供給回路とを備えているというものである。
【００６２】
本発明中、第５の発明は、コントロール・ゲート及びフローティング・ゲートを有し、電気的消去及び書込みが可能とされたデータ記憶用の不揮発性メモリ・セルと、コントロール・ゲート及びフローティング・ゲートを有し、データ記憶用の不揮発性メモリ・セルとは別個に消去及び書込みを行うことによりスレッショルド電圧の設定が行われる電気的消去及び書込みが可能とされたリファレンス用の不揮発性メモリ・セルと、データ記憶用の不揮発性メモリ・セルに流れる電流と、リファレンス用の不揮発性メモリ・セルに流れる電流とを比較し、消去ベリファイ時には、データ記憶用の不揮発性メモリ・セルの消去状態を検出し、書込みベリファイ時には、データ記憶用の不揮発性メモリ・セルの書込み状態を検出するセンス・アンプとを有する不揮発性半導体記憶装置において、データ記憶用の不揮発性メモリ・セルのコントロール・ゲートに対して、消去ベリファイ時には、リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値にあるものとした第１の消去ベリファイ電圧を供給し、書込みベリファイ時には、リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値にあるものとした第１の書込みベリファイ電圧を供給し、リファレンス用の不揮発性メモリ・セルのコントロール・ゲートに対して、消去ベリファイ時には、第２の消去ベリファイ電圧を供給し、書込みベリファイ時には、第２の書込みベリファイ電圧を供給し、リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合には、第２の消去ベリファイ電圧及び第２の書込みベリファイ電圧をそれぞれリファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合に必要とされる電圧とし、リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値よりも低電圧に設定されている場合には、第２の消去ベリファイ電圧及び第２の書込みベリファイ電圧をそれぞれリファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合に必要とされる電圧よりも低電圧とし、リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値よりも高電圧に設定されている場合には、第２の消去ベリファイ電圧及び第２の書込みベリファイ電圧をそれぞれリファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合に必要とされる電圧よりも高電圧とすることにより消去ベリファイ及び書込みベリファイを行うというものである。
【００６３】
この第５の発明においては、リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合には、第２の消去ベリファイ電圧及び第２の書込みベリファイ電圧をそれぞれリファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合に必要とされる電圧とし、リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値よりも低電圧に設定されている場合には、第２の消去ベリファイ電圧及び第２の書込みベリファイ電圧をそれぞれリファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合に必要とされる電圧よりも低電圧とし、リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値よりも高電圧に設定されている場合には、第２の消去ベリファイ電圧及び第２の書込みベリファイ電圧をそれぞれリファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合に必要とされる電圧よりも高電圧とすることにより消去ベリファイ及び書込みベリファイを行うとしている。
【００６４】
したがって、リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値から外れた電圧値に設定されてしまった場合であっても、データ記憶用の不揮発性メモリ・セルについて、正確な消去ベリファイ及び書込みベリファイを行うことができる。
【００６５】
本発明中、第６の発明は、コントロール・ゲート及びフローティング・ゲートを有し、電気的消去及び書込みが可能とされたデータ記憶用の不揮発性メモリ・セルと、コントロール・ゲート及びフローティング・ゲートを有し、データ記憶用の不揮発性メモリ・セルとは別個に消去及び書込みを行うことによりスレッショルド電圧の設定が行われる電気的消去及び書込みが可能とされたリファレンス用の不揮発性メモリ・セルと、データ記憶用の不揮発性メモリ・セルに流れる電流と、リファレンス用の不揮発性メモリ・セルに流れる電流とを比較し、消去ベリファイ時には、データ記憶用の不揮発性メモリ・セルの消去状態を検出し、書込みベリファイ時には、データ記憶用の不揮発性メモリ・セルの書込み状態を検出するセンス・アンプとを有する不揮発性半導体記憶装置において、データ記憶用の不揮発性メモリ・セルのコントロール・ゲートに対して、消去ベリファイ時には、第１の消去ベリファイ電圧を供給し、書込みベリファイ時には、第１の書込みベリファイ電圧を供給し、リファレンス用の不揮発性メモリ・セルのコントロール・ゲートに対して、消去ベリファイ時には、リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値にあるものとした第２の消去ベリファイ電圧を供給し、書込みベリファイ時には、リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値にあるものとした第２の書込みベリファイ電圧を供給し、リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合には、第１の消去ベリファイ電圧及び第１の書込みベリファイ電圧をそれぞれリファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合に必要とされる電圧とし、リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値よりも低電圧に設定されている場合には、第１の消去ベリファイ電圧及び第１の書込みベリファイ電圧をそれぞれリファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合に必要とされる電圧よりも高電圧とし、リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値よりも高電圧に設定されている場合には、第１の消去ベリファイ電圧及び第１の書込みベリファイ電圧をそれぞれリファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合に必要とされる電圧よりも低電圧とすることにより消去ベリファイ及び書込みベリファイを行うというものである。
【００６６】
この第６の発明においては、リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合には、第１の消去ベリファイ電圧及び第１の書込みベリファイ電圧をそれぞれリファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合に必要とされる電圧とし、リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値よりも低電圧に設定されている場合には、第１の消去ベリファイ電圧及び第１の書込みベリファイ電圧をそれぞれリファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合に必要とされる電圧よりも高電圧とし、リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値よりも高電圧に設定されている場合には、第１の消去ベリファイ電圧及び第１の書込みベリファイ電圧をそれぞれリファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値に設定されている場合に必要とされる電圧よりも低電圧とすることにより消去ベリファイ及び書込みベリファイを行うとしている。
【００６７】
したがって、リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値から外れた電圧値に設定されてしまった場合であっても、データ記憶用の不揮発性メモリ・セルについて、正確な消去ベリファイ及び書込みベリファイを行うことができる。
【００６８】
【発明の実施の形態】
以下、図１〜図１７を参照して、本発明の不揮発性半導体記憶装置の実施の形態について、本発明の不揮発性半導体記憶装置をフラッシュ・メモリに適用した場合を例にして、本発明のベリファイ方法の実施の形態を含めて説明する。なお、図１〜図１７において、図１８〜図２４に対応する部分には同一符号を付し、その重複説明は省略する。
【００６９】
（第１形態・・図１〜図９）
図１は本発明の不揮発性半導体記憶装置の実施の第１形態の要部を示す回路図である。図１中、７０はリファレンス・セル２１のスレッショルド電圧ＶＴＨ２１を設定するためのスレッショルド電圧設定回路である。
【００７０】
また、７１はリアル・セル用の消去ベリファイ電圧ＶＥＢ２０及び書込みベリファイ電圧ＶＷＢ２０を選択的に出力するリアル・セル用ベリファイ電圧発生回路である。
【００７１】
また、７２はリファレンス・セル用の消去ベリファイ電圧ＶＥＢ２１及び書込みベリファイ電圧ＶＷＢ２１を選択的に出力するリファレンス・セル用ベリファイ電圧発生回路である。
【００７２】
ここに、リアル・セル用ベリファイ電圧発生回路７１は、図１８に示す従来のフラッシュ・メモリが備える図２３に示すリアル・セル用ベリファイ電圧発生回路と同様に構成されている。
【００７３】
即ち、本発明の不揮発性半導体記憶装置の実施の第１形態は、図１８に示す従来のフラッシュ・メモリが備えている図２２に示すスレッショルド電圧設定回路及び図２４に示すリファレンス・セル用ベリファイ電圧発生回路の代わりに、これらとは回路構成の異なるスレッショルド電圧設定回路７０及びリファレンス・セル用ベリファイ電圧発生回路７２を設け、その他については、図１８に示す従来のフラッシュ・メモリと同様に構成したものである。
【００７４】
ここに、スレッショルド電圧設定回路７０は、消去用負電圧発生回路１１が出力する消去用負電圧Ｖｍ及び書込み用電圧発生回路１０が出力する書込み用電圧ＶＰＰを選択的にリファレンス・セル用ベリファイ電圧発生回路７２に供給するように構成されている点を除き、図２２に示すスレッショルド電圧設定回路と同様に構成されている。
【００７５】
また、リファレンス・セル用ベリファイ電圧発生回路７２は、図２に示すように構成されており、図２中、７４、７５、７６は抵抗であり、抵抗７４、７５、７６は、それぞれ、第２の発明を構成する第１、第２、第３の抵抗素子の一例をなすものである。
【００７６】
また、７７は書込みベリファイ信号／ＰＧＭ・ＶＥＲＩＦＹによりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ、７８は消去ベリファイ信号／ＥＲＡＳＥ・ＶＥＲＩＦＹによりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタである。
【００７７】
また、７９はリファレンス・セル２１と同様の構成とされたベリファイ電圧制御用セルであり、このベリファイ電圧制御用セル７９は、第２の発明を構成するベリファイ電圧制御用の不揮発性メモリ・セルの一例をなすものである。
【００７８】
また、８０は書込み信号ＰＧＭによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ、８１は消去信号ＥＲＡＳＥによりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタであり、ｐＭＯＳトランジスタ８１は、第２の発明を構成するスイッチ素子の一例をなすものである。
【００７９】
また、８２はベリファイ信号ＶＥＲＩＦＹによりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ、８３はベリファイ信号ＶＥＲＩＦＹによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【００８０】
このリファレンス・セル用ベリファイ電圧発生回路７２は、ノードＮ５にリファレンス・セル用の消去ベリファイ電圧ＶＥＢ２１を得、ノードＮ６にリファレンス・セル用の書込みベリファイ電圧ＶＷＢ２１を得るとするものである。
【００８１】
なお、抵抗７４、７５、７６と、ベリファイ電圧制御用セル７９と、ｐＭＯＳトランジスタ８１とで、第２の発明を構成するベリファイ電圧生成回路の一例が構成されている。
【００８２】
また、ｐＭＯＳトランジスタ７７、７８で、第２の発明を構成する第３のベリファイ電圧供給回路の一例が構成されている。
【００８３】
ここに、本発明の不揮発性半導体記憶装置の実施の第１形態においては、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１の設定は、図１８に示す従来のフラッシュ・メモリの場合と同様に、リファレンス・セル２１に対して消去及び書込みを行うことにより行われる。
【００８４】
この場合、図４及び図６に示すように、べリファイ信号ＶＥＲＩＦＹ＝Ｌレベル、ｐＭＯＳトランジスタ８２＝ＯＮ状態、ｎＭＯＳトランジスタ８３＝ＯＦＦ状態とされる。
【００８５】
そして、消去時には、図３及び図４に示すように、書込み信号／ＰＧＭ＝Ｈレベル、書込み信号ＰＧＭ＝Ｌレベル、消去信号ＥＲＡＳＥ＝Ｈレベル、消去信号／ＥＲＡＳＥ＝Ｌレベルとされると共に、消去用負電圧発生回路１１から消去用負電圧Ｖｍが出力される。
【００８６】
この結果、スレッショルド電圧設定回路７０においては、ｐＭＯＳトランジスタ５１＝ＯＦＦ状態、ｎＭＯＳトランジスタ５２＝ＯＮ状態、ｐＭＯＳトランジスタ５３＝ＯＦＦ状態、ｐＭＯＳトランジスタ５４＝ＯＦＦ状態、ｐＭＯＳトランジスタ５５＝ＯＮ状態、ｎＭＯＳトランジスタ５６＝ＯＦＦ状態となる。
【００８７】
また、リファレンス・セル用ベリファイ電圧発生回路７２においては、ｎＭＯＳトランジスタ８０＝ＯＦＦ状態、ｐＭＯＳトランジスタ８１＝ＯＦＦ状態となる。
【００８８】
この結果、リファレンス・セル２１は、ドレインを開放状態とされ、ｐＭＯＳトランジスタ５５を介してソースに電源電圧ＶＣＣが印加されると共に、ベリファイ電圧制御用セル７９は、ソースを開放状態にされ、抵抗７４〜７６を介してドレインに電源電圧ＶＣＣが印加される。
【００８９】
そして、消去用負電圧発生回路１１から出力される消去用負電圧Ｖｍは、ｎＭＯＳトランジスタ５２及びステート・デコーダ２２を介してリファレンス・セル２１のコントロール・ゲートに印加されると共に、ｎＭＯＳトランジスタ５２及びｐＭＯＳトランジスタ８２を介してベリファイ電圧制御用セル７９のコントロール・ゲートに印加される。
【００９０】
この結果、リファレンス・セル２１の消去時には、同一の電圧条件によりベリファイ電圧制御用セル７９についても、消去が行われる。なお、この場合、ベリファイ電圧制御用セル７９は、フローティング・ゲートの電子をドレインに引き抜くことにより消去が行われる。
【００９１】
そして、書込み時には、図５及び図６に示すように、書込み信号／ＰＧＭ＝Ｌレベル、書込み信号ＰＧＭ＝Ｈレベル、消去信号ＥＲＡＳＥ＝Ｌレベル、消去信号／ＥＲＡＳＥ＝Ｈレベルとされると共に、消去用負電圧発生回路１１の消去用負電圧出力端１１Ａの電圧は接地電圧ＶＳＳとされる。
【００９２】
この結果、スレッショルド電圧設定回路７０においては、ｐＭＯＳトランジスタ５１＝ＯＮ状態、ｎＭＯＳトランジスタ５２＝ＯＦＦ状態、ｐＭＯＳトランジスタ５３＝ＯＮ状態、ｐＭＯＳトランジスタ５４＝ＯＮ状態、ｐＭＯＳトランジスタ５５＝ＯＦＦ状態、ｎＭＯＳトランジスタ５６＝ＯＮ状態となる。
【００９３】
また、リファレンス・セル用ベリファイ電圧発生回路７２においては、ｎＭＯＳトランジスタ８０＝ＯＮ状態、ｐＭＯＳトランジスタ８１＝ＯＮ状態となる。
【００９４】
この結果、リファレンス・セル２１は、ｐＭＯＳトランジスタ５４を介してドレインに電源電圧ＶＣＣが印加され、ｎＭＯＳトランジスタ５６を介してソースに接地電圧ＶＳＳが印加されると共に、ベリファイ電圧制御用セル７９は、ｎＭＯＳトランジスタ８０を介してドレインに電源電圧ＶＣＣが印加され、ｐＭＯＳトランジスタ８１を介してソースに接地電圧ＶＳＳが印加される。
【００９５】
そして、書込み用電圧発生回路１０から出力される書込み用電圧ＶＰＰは、ｐＭＯＳトランジスタ５１及びステート・デコーダ２２を介してリファレンス・セル２１のコントロール・ゲートに印加されると共に、ｐＭＯＳトランジスタ５１及びｐＭＯＳトランジスタ８２を介してベリファイ電圧制御用セル７９のコントロール・ゲートに印加される。
【００９６】
この結果、リファレンス・セル２１に対する書込み時には、同一の電圧条件によりベリファイ電圧制御用セル７９についても、書込みが行われる。
【００９７】
そして、リアル・セル２０の消去ベリファイ時には、図７に示すように、書込みベリファイ信号／ＰＧＭ・ＶＥＲＩＦＹ＝Ｈレベル、消去／ＥＲＡＳＥ・ＶＥＲＩＦＹ＝Ｌレベル、書込み信号ＰＧＭ＝Ｌレベル、消去信号ＥＲＡＳＥ＝Ｌレベル、ベリファイ信号ＶＥＲＩＦＹ＝Ｈレベルとされる。
【００９８】
したがって、リファレンス・セル用ベリファイ電圧発生回路７２においては、ｐＭＯＳトランジスタ７７＝ＯＦＦ状態、ｐＭＯＳトランジスタ７８＝ＯＮ状態、ｎＭＯＳトランジスタ８０＝ＯＦＦ状態、ｐＭＯＳトランジスタ８１＝ＯＮ状態、ｐＭＯＳトランジスタ８２＝ＯＦＦ状態、ｎＭＯＳトランジスタ８３＝ＯＮ状態となり、ベリファイ電圧制御用セル７９は、コントロール・ゲートに電源電圧ＶＣＣが印加され、ソースに接地電圧ＶＳＳが印加されることになる。
【００９９】
この結果、抵抗７４、７５、７６と、ベリファイ電圧制御用セル７９と、ｐＭＯＳトランジスタ８１とからなる分圧回路で分圧されてなるノードＮ５に得られるリファレンス・セル用の消去ベリファイ電圧ＶＥＢ２１がｐＭＯＳトランジスタ７８及びステート・デコーダ２２を介してリファレンス・セル２１のコントロール・ゲートに印加される。
【０１００】
なお、この場合、リアル・セル２０のコントロール・ゲートに対しては、図１８に示す従来のフラッシュ・メモリの場合と同様に、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１が目標値Ｖ３にあるものとしたリアル・セル用の消去ベリファイ電圧ＶＥＢ２０が印加される。
【０１０１】
また、リアル・セル２０の書込みベリファイ時には、図８に示すように、書込みベリファイ信号／ＰＧＭ・ＶＥＲＩＦＹ＝Ｌレベル、消去／ＥＲＡＳＥ・ＶＥＲＩＦＹ＝Ｈレベル、書込み信号ＰＧＭ＝Ｈレベル、消去信号ＥＲＡＳＥ＝Ｌレベル、ベリファイ信号ＶＥＲＩＦＹ＝Ｈレベルとされる。
【０１０２】
したがって、リファレンス・セル用ベリファイ電圧発生回路７２においては、ｐＭＯＳトランジスタ７７＝ＯＮ状態、ｐＭＯＳトランジスタ７８＝ＯＦＦ状態、ｎＭＯＳトランジスタ８０＝ＯＦＦ状態、ｐＭＯＳトランジスタ８１＝ＯＮ状態、ｐＭＯＳトランジスタ８２＝ＯＦＦ状態、ｎＭＯＳトランジスタ８３＝ＯＮ状態となり、ベリファイ電圧制御用セル７９は、コントロール・ゲートに電源電圧ＶＣＣが印加され、ソースに接地電圧ＶＳＳが印加されることになる。
【０１０３】
この結果、抵抗７４、７５、７６と、ベリファイ電圧制御用セル７９と、ｐＭＯＳトランジスタ８１とからなる分圧回路で分圧されてなるノードＮ６に得られるリファレンス・セル用の書込みベリファイ電圧ＶＷＢ２１がｐＭＯＳトランジスタ７７及びステート・デコーダ２２を介してリファレンス・セル２１のコントロール・ゲートに印加される。
【０１０４】
なお、この場合、リアル・セル２０のコントロール・ゲートに対しては、図１８に示す従来のフラッシュ・メモリの場合と同様に、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１が目標値Ｖ３にあるものとしたリアル・セル用の書込みベリファイ電圧ＶＷＢ２０が印加される。
【０１０５】
このように、本発明の不揮発性半導体記憶装置の実施の第１形態においては、ベリファイ電圧制御用セル７９は、リファレンス・セル２１と同一の電圧条件により消去及び書込みが行われることにより、そのスレッショルド電圧ＶＴＨ７９が設定される。
【０１０６】
したがって、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１が目標値Ｖ３に設定される場合には、ベリファイ電圧制御用セル７９のスレッショルド電圧ＶＴＨ７９も目標値に設定され、ベリファイ電圧制御用セル７９のＯＮ抵抗は目標値となる。
【０１０７】
また、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１が目標値Ｖ３よりも低電圧に設定されてしまった場合には、ベリファイ電圧制御用セル７９のスレッショルド電圧ＶＴＨ７９も目標値よりも低電圧に設定され、ベリファイ電圧制御用セル７９のＯＮ抵抗は目標値よりも小さくなる。
【０１０８】
また、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１が目標値Ｖ３よりも高電圧に設定されてしまった場合には、ベリファイ電圧制御用セル７９のスレッショルド電圧ＶＴＨ７９も目標値よりも高電圧に設定され、ベリファイ電圧制御用セル７９のＯＮ抵抗は目標値よりも大きくなる。
【０１０９】
このように、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１が目標値Ｖ３に設定された場合には、ベリファイ電圧制御用セル７９のＯＮ抵抗は目標値となるので、ベリファイ時、ノードＮ５に得られるリファレンス・セル用の消去ベリファイ電圧ＶＥＢ２１及びノードＮ６に得られるリファレンス・セル用の書込みベリファイ電圧ＶＷＢ２１をリファレンス・セル２１のスレッショルド電圧ＶＴＨ２１が目標値Ｖ３に設定されている場合に必要とされる電圧値とすることができる。
【０１１０】
また、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１が目標値Ｖ３よりも低電圧に設定されてしまった場合には、ベリファイ電圧制御用セル７９のＯＮ抵抗は目標値よりも小さくなるので、ベリファイ時、ノードＮ５に得られるリファレンス・セル用の消去ベリファイ電圧ＶＥＢ２１及びノードＮ６に得られるリファレンス・セル用の書込みベリファイ電圧ＶＷＢ２１を目標値よりも低電圧とし、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１の現実値を反映させたベリファイ可能な電圧値に設定することができる。
【０１１１】
また、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１が目標値Ｖ３よりも高電圧に設定されてしまった場合には、ベリファイ電圧制御用セル７９のＯＮ抵抗は目標値よりも大きくなるので、ベリファイ時、ノードＮ５に得られるリファレンス・セル用の消去ベリファイ電圧ＶＥＢ２１及びノードＮ６に得られるリファレンス・セル用の書込みベリファイ電圧ＶＷＢ２１を目標値よりも高電圧とし、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１の現実値を反映させたベリファイ可能な電圧値に設定することができる。
【０１１２】
このように、本発明の不揮発性半導体記憶装置の実施の第１形態においては、リアル・セル２０のコントロール・ゲートに対して、消去ベリファイ時には、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１が目標値にあるものとしたリアル・セル用の消去ベリファイ電圧ＶＥＢ２０を供給し、書込みベリファイ時には、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１が目標値にあるものとしたリアル・セル用の書込みベリファイ電圧ＶＷＢ２０を供給するとしている。
【０１１３】
しかし、リファレンス・セル２１のコントロール・ゲートに対して、消去ベリファイ時には、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１の現実値を反映させた消去ベリファイ可能なリファレンス・セル用の消去ベリファイ電圧ＶＥＢ２１を供給し、書込みベリファイ時には、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１の現実値を反映させた書込みベリファイ可能なリファレンス・セル用の書込みベリファイ電圧ＶＷＢ２１を供給するとしている。
【０１１４】
即ち、リアル・セル２０及びリファレンス・セル２１のコントロール・ゲートに対して、消去ベリファイ時には、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１の現実値に応じた消去ベリファイ電圧ＶＥＢ２０、ＶＥＢ２１を供給し、書込みベリファイ時には、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１の現実値に応じた書込みベリファイ電圧ＶＷＢ２０、ＶＷＢ２１を供給するようにしている。
【０１１５】
この結果、図９に示すように、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１が目標値Ｖ３から外れた電圧値に設定されてしまった場合であっても、リファレンス・セル用の消去ベリファイ電圧ＶＥＢ２１及びリファレンス・セル用の書込みベリファイ電圧ＶＷＢ２１をリファレンス・セル２１のスレッショルド電圧ＶＴＨ２１の変動に応じてシフトさせ、消去ベリファイ及び書込みベリファイを可能とする電圧値に設定することができる。
【０１１６】
したがって、本発明の不揮発性半導体記憶装置の実施の第１形態によれば、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１が目標値Ｖ３から外れた電圧値に設定されてしまった場合であっても、正確な消去ベリファイ及び書込みベリファイを行うことができる。
【０１１７】
（第２形態・・図１０〜図１７）
図１０は本発明の不揮発性半導体記憶装置の実施の第２形態の要部を示す回路図である。図１０中、８５はリファレンス・セル２１のスレッショルド電圧ＶＴＨ２１を設定するためのスレッショルド電圧設定回路である。
【０１１８】
また、８６はリアル・セル用のベリファイ電圧を発生するリアル・セル用ベリファイ電圧発生回路、８７はリファレンス・セル用のベリファイ電圧を発生するリファレンス・セル用ベリファイ電圧発生回路である。
【０１１９】
ここに、リファレンス・セル用ベリファイ電圧発生回路８７は、図１８に示す従来のフラッシュ・メモリが備える図２４に示すリファレンス・セル用ベリファイ電圧発生回路と同様に構成されている。
【０１２０】
即ち、本発明の不揮発性半導体記憶装置の実施の第２形態は、図１８に示す従来のフラッシュ・メモリが備えている図２２に示すスレッショルド電圧設定回路及び図２３に示すリアル・セル用ベリファイ電圧発生回路の代わりに、これらとは回路構成の異なるスレッショルド電圧設定回路８５及びリアル・セル用ベリファイ電圧発生回路８６を設け、その他については、図１８に示す従来のフラッシュ・メモリと同様に構成したものである。
【０１２１】
ここに、スレッショルド電圧設定回路８５は、消去用負電圧発生回路１１が出力する消去用負電圧Ｖｍ及び書込み用電圧発生回路１０が出力する書込み用電圧ＶＰＰを選択的にリアル・セル用ベリファイ電圧発生回路８６に供給するように構成されている点を除き、図２２に示すスレッショルド電圧設定回路と同様に構成されている。
【０１２２】
また、リアル・セル用ベリファイ電圧発生回路８６は、図１１に示すように構成されており、８８、８９、９０は抵抗であり、抵抗８８、８９、９０は、それぞれ、第４の発明を構成する第１、第２、第３の抵抗素子の一例をなすものである。
【０１２３】
また、９１は書込みベリファイ信号／ＰＧＭ・ＶＥＲＩＦＹによりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ、９２は消去ベリファイ信号／ＥＲＡＳＥ・ＶＥＲＩＦＹによりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタである。
【０１２４】
また、９３はリファレンス・セル２１と同様の構成とされたベリファイ電圧制御用セルであり、このベリファイ電圧制御用セル９３は、第４の発明を構成するベリファイ電圧制御用の不揮発性メモリ・セルの一例をなすものである。
【０１２５】
また、９４は書込み信号ＰＧＭによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ、９５は消去信号ＥＲＡＳＥによりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタであり、ｐＭＯＳトランジスタ９５は、第４の発明を構成するスイッチ素子の一例をなすものである。
【０１２６】
また、９６はベリファイ信号ＶＥＲＩＦＹによりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ、９７はベリファイ信号ＶＥＲＩＦＹによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【０１２７】
このリアル・セル用ベリファイ電圧発生回路８６は、ノードＮ７にリアル・セル用の消去ベリファイ電圧ＶＥＢ２０を得、ノードＮ８にリアル・セル用の書込みベリファイ電圧ＶＷＢ２０を得るとするものである。
【０１２８】
なお、ベリファイ電圧制御用セル９３と、ｐＭＯＳトランジスタ９５と、抵抗８８、８９、９０とで、第４の発明を構成するベリファイ電圧生成回路の一例が構成されている。
【０１２９】
また、ｐＭＯＳトランジスタ９１、９２で、第４の発明を構成する第３のベリファイ電圧供給回路の一例が構成されている。
【０１３０】
本発明の不揮発性半導体記憶装置の実施の第２形態においては、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１の設定は、図１８に示す従来のフラッシュ・メモリの場合と同様に、リファレンス・セル２１に対して消去及び書込みを行うことにより行われる。
【０１３１】
この場合、図１３及び図１５に示すように、べリファイ信号ＶＥＲＩＦＹ＝Ｌレベル、ｐＭＯＳトランジスタ９６＝ＯＮ状態、ｎＭＯＳトランジスタ９７＝ＯＦＦ状態とされる。
【０１３２】
そして、消去時には、図１２及び図１３に示すように、書込み信号／ＰＧＭ＝Ｈレベル、書込み信号ＰＧＭ＝Ｌレベル、消去信号ＥＲＡＳＥ＝Ｈレベル、消去信号／ＥＲＡＳＥ＝Ｌレベルとされると共に、消去用負電圧発生回路１１から消去用負電圧Ｖｍが出力される。
【０１３３】
この結果、スレッショルド電圧設定回路８５においては、ｐＭＯＳトランジスタ５１＝ＯＦＦ状態、ｎＭＯＳトランジスタ５２＝ＯＮ状態、ｐＭＯＳトランジスタ５３＝ＯＦＦ状態、ｐＭＯＳトランジスタ５４＝ＯＦＦ状態、ｐＭＯＳトランジスタ５５＝ＯＮ状態、ｎＭＯＳトランジスタ５６＝ＯＦＦ状態となる。
【０１３４】
また、リアル・セル用ベリファイ電圧発生回路８６においては、ｎＭＯＳトランジスタ９４＝ＯＦＦ状態、ｐＭＯＳトランジスタ９５＝ＯＦＦ状態となる。
【０１３５】
この結果、リファレンス・セル２１は、ドレインを開放状態にされ、ｐＭＯＳトランジスタ５５を介してソースに電源電圧ＶＣＣが印加されると共に、ベリファイ電圧制御用セル９３は、ソースを開放状態にされ、ドレインに電源電圧ＶＣＣが印加される。
【０１３６】
そして、消去用負電圧発生回路１１から出力される消去用負電圧Ｖｍは、ｎＭＯＳトランジスタ５２及びステート・デコーダ２２を介してリファレンス・セル２１のコントロール・ゲートに印加されると共に、ｎＭＯＳトランジスタ５２及びｐＭＯＳトランジスタ９６を介してベリファイ電圧制御用セル９３のコントロール・ゲートに印加される。
【０１３７】
この結果、リファレンス・セル２１の消去時には、同一の電圧条件によりベリファイ電圧制御用セル９３についても、消去が行われる。なお、この場合、ベリファイ電圧制御用セル９３は、フローティング・ゲートの電子をドレインに引き抜くことにより消去が行われる。
【０１３８】
そして、書込み時には、図１４及び図１５に示すように、書込み信号／ＰＧＭ＝Ｌレベル、書込み信号ＰＧＭ＝Ｈレベル、消去信号ＥＲＡＳＥ＝Ｌレベル、消去信号／ＥＲＡＳＥ＝Ｈレベルとされると共に、消去用負電圧発生回路１１の消去用負電圧出力端１１Ａの電圧は接地電圧ＶＳＳとされる。
【０１３９】
この結果、スレッショルド電圧設定回路８５においては、ｐＭＯＳトランジスタ５１＝ＯＮ状態、ｎＭＯＳトランジスタ５２＝ＯＦＦ状態、ｐＭＯＳトランジスタ５３＝ＯＮ状態、ｐＭＯＳトランジスタ５４＝ＯＮ状態、ｐＭＯＳトランジスタ５５＝ＯＦＦ状態、ｎＭＯＳトランジスタ５６＝ＯＮ状態となる。
【０１４０】
また、リアル・セル用ベリファイ電圧発生回路８６においては、ｎＭＯＳトランジスタ９４＝ＯＮ状態、ｐＭＯＳトランジスタ９５＝ＯＮ状態となる。
【０１４１】
この結果、リファレンス・セル２１は、ｐＭＯＳトランジスタ５４を介してドレインに電源電圧ＶＣＣが印加され、ｎＭＯＳトランジスタ５６を介してソースに接地電圧ＶＳＳが印加されると共に、ベリファイ電圧制御用セル９３は、ドレインに電源電圧ＶＣＣが印加され、ｎＭＯＳトランジスタ９４を介してソースに接地電圧ＶＳＳが印加される。
【０１４２】
そして、書込み用電圧発生回路１０から出力される書込み用電圧ＶＰＰは、ｐＭＯＳトランジスタ５１及びステート・デコーダ２２を介してリファレンス・セル２１のコントロール・ゲートに印加されると共に、ｐＭＯＳトランジスタ５１及びｐＭＯＳトランジスタ９６を介してベリファイ電圧制御用セル９３のコントロール・ゲートに印加される。
【０１４３】
この結果、リファレンス・セル２１に対する書込み時には、同一の電圧条件によりベリファイ電圧制御用セル９３についても、書込みが行われる。
【０１４４】
そして、リアル・セル２０の消去ベリファイ時には、図１６に示すように、書込みベリファイ信号／ＰＧＭ・ＶＥＲＩＦＹ＝Ｈレベル、消去ベリファイ信号／ＥＲＡＳＥ・ＶＥＲＩＦＹ＝Ｌレベル、書込み信号ＰＧＭ＝Ｌレベル、消去信号ＥＲＡＳＥ＝Ｌレベル、ベリファイ信号ＶＥＲＩＦＹ＝Ｈレベルとされる。
【０１４５】
この結果、リアル・セル用ベリファイ電圧発生回路８６においては、ｐＭＯＳトランジスタ９１＝ＯＦＦ状態、ｐＭＯＳトランジスタ９２＝ＯＮ状態、ｎＭＯＳトランジスタ９４＝ＯＦＦ状態、ｐＭＯＳトランジスタ９５＝ＯＮ状態、ｐＭＯＳトランジスタ９６＝ＯＦＦ状態、ｎＭＯＳトランジスタ９７＝ＯＮ状態となり、ベリファイ電圧制御用セル９３は、コントロール・ゲートに電源電圧ＶＣＣが印加される。
【０１４６】
したがって、ベリファイ電圧制御用セル９３と、ｐＭＯＳトランジスタ９５と、抵抗８８、８９、９０とからなる分圧回路で分圧されてなるノードＮ７に得られるリアル・セル用の消去ベリファイ電圧ＶＥＢ２０がＸデコーダ３を介してリアル・セル２０のコントロール・ゲートに印加される。
【０１４７】
なお、この場合、リファレンス・セル２１のコントロール・ゲートに対しては、図１８に示す従来のフラッシュ・メモリの場合と同様に、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１が目標値Ｖ３にあるものとしたリファレンス・セル用の消去ベリファイ電圧ＶＥＢ２１が印加される。
【０１４８】
また、リアル・セル２０の書込みベリファイ時には、図１７に示すように、消去／ＥＲＡＳＥ・ＶＥＲＩＦＹ＝Ｈレベル、書込みベリファイ信号／ＰＧＭ・ＶＥＲＩＦＹ＝Ｌレベル、書込み信号ＰＧＭ＝Ｌレベル、消去信号ＥＲＡＳＥ＝Ｌレベル、ベリファイ信号ＶＥＲＩＦＹ＝Ｈレベルとされる。
【０１４９】
この結果、リアル・セル用ベリファイ電圧発生回路８６においては、ｐＭＯＳトランジスタ９１＝ＯＮ状態、ｐＭＯＳトランジスタ９２＝ＯＦＦ、ｎＭＯＳトランジスタ９４＝ＯＦＦ状態、ｐＭＯＳトランジスタ９５＝ＯＮ、ｐＭＯＳトランジスタ９６＝ＯＦＦ状態、ｎＭＯＳトランジスタ９７＝ＯＮ状態となり、ベリファイ電圧制御用セル９３は、コントロール・ゲートに電源電圧ＶＣＣが印加される。
【０１５０】
したがって、ベリファイ電圧制御用セル９３と、ｐＭＯＳトランジスタ９５と、抵抗８８、８９、９０とからなる分圧回路で分圧されてなるノードＮ８に得られるリアル・セル用書込みベリファイ電圧ＶＷＢ２０がＸデコーダ３を介してリアル・セル２０のコントロール・ゲートに印加される。
【０１５１】
なお、この場合、リファレンス・セル２１のコントロール・ゲートに対しては、図１８に示す従来のフラッシュ・メモリの場合と同様に、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１が目標値Ｖ３にあるものとしたリファレンス・セル用の書込みベリファイ電圧ＶＷＢ２１が印加される。
【０１５２】
ここに、本発明の不揮発性半導体記憶装置の実施の第２形態においては、ベリファイ電圧制御用セル９３は、リファレンス・セル２１と同一の電圧条件により消去及び書込みが行われることにより、そのスレッショルド電圧ＶＴＨ９３が設定される。
【０１５３】
したがって、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１が目標値Ｖ３に設定される場合には、ベリファイ電圧制御用セル９３のスレッショルド電圧ＶＴＨ９３も目標値に設定され、ベリファイ電圧制御用セル９３のＯＮ抵抗は目標値となる。
【０１５４】
また、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１が目標値Ｖ３よりも低電圧に設定されてしまった場合には、ベリファイ電圧制御用セル９３のスレッショルド電圧ＶＴＨ９３も目標値よりも低電圧に設定され、ベリファイ電圧制御用セル９３のＯＮ抵抗は目標値よりも小さくなる。
【０１５５】
また、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１が目標値Ｖ３よりも高電圧に設定されてしまった場合には、ベリファイ電圧制御用セル９３のスレッショルド電圧ＶＴＨ９３も目標値よりも高電圧に設定され、ベリファイ電圧制御用セル９３のＯＮ抵抗は目標値よりも大きくなる。
【０１５６】
このように、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１が目標値Ｖ３に設定された場合には、ベリファイ電圧制御用セル９３のＯＮ抵抗は目標値となるので、ベリファイ時、ノードＮ７に得られるリアル・セル用の消去ベリファイ電圧ＶＥＢ２０及びノードＮ８に得られるリアル・セル用の書込みベリファイ電圧ＶＷＢ２０をリファレンス・セル２１のスレッショルド電圧ＶＴＨ２１が目標値Ｖ３に設定されている場合に必要とされる電圧値とすることができる。
【０１５７】
また、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１が目標値Ｖ３よりも低電圧に設定されてしまった場合には、ベリファイ電圧制御用セル９３のＯＮ抵抗は目標値よりも小さくなるので、ベリファイ時、ノードＮ７に得られるリアル・セル用の消去ベリファイ電圧ＶＥＢ２０及びノードＮ８に得られるリアル・セル用の書込みベリファイ電圧ＶＷＢ２０を、目標値よりも高電圧とし、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１の現実値を反映させたベリファイ可能な電圧値とすることができる。
【０１５８】
また、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１が目標値Ｖ３よりも高電圧に設定されてしまった場合には、ベリファイ電圧制御用セル９３のＯＮ抵抗は目標値よりも大きくなるので、ベリファイ時、ノードＮ７に得られるリファレンス・セル用の消去ベリファイ電圧ＶＥＢ２１及びノードＮ８に得られるリアル・セル用の書込みベリファイ電圧ＶＷＢ２０を、目標値よりも低電圧とし、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１の現実値を反映させたベリファイ可能な電圧値とすることができる。
【０１５９】
このように、本発明の不揮発性半導体記憶装置の実施の第２形態においては、リファレンス・セル２１のコントロール・ゲートに対して、消去ベリファイ時には、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１が目標値Ｖ３にあるものとしたリファレンス・セル用の消去ベリファイ電圧ＶＥＢ２１を供給し、書込みベリファイ時には、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１が目標値Ｖ３にあるものとしたリファレンス・セル用の書込みベリファイ電圧ＶＷＢ２１を供給するとしている。
【０１６０】
しかし、リアル・セル２０のコントロール・ゲートに対して、消去ベリファイ時には、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１の現実値を反映させて消去ベリファイを可能としたリアル・セル用の消去ベリファイ電圧ＶＥＢ２０を供給し、書込みベリファイ時には、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１の現実値を反映させた書込みベリファイ可能なリアル・セル用の書込みベリファイ電圧ＶＷＢ２０を供給するとしている。
【０１６１】
即ち、リアル・セル２０及びリファレンス・セル２１のコントロール・ゲートに対して、消去ベリファイ時には、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１の現実値に応じた消去ベリファイ電圧ＶＥＢ２０、ＶＥＢ２１を供給し、書込みベリファイ時には、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１の現実値に応じた書込みベリファイ電圧ＶＷＢ２０、ＶＷＢ２１を供給するようにしている。
【０１６２】
したがって、本発明の不揮発性半導体記憶装置の実施の第２形態によれば、リファレンス・セル２１のスレッショルド電圧ＶＴＨ２１が目標値Ｖ３から外れた電圧値に設定されてしまった場合であっても、正確な消去ベリファイ及び書込みベリファイを行うことができる。
【０１６３】
【発明の効果】
以上のように、本発明によれば、リファレンス用の不揮発性メモリ・セルのスレッショルド電圧が目標値から外れた電圧値に設定されてしまった場合であっても、正確な消去ベリファイ及び書込みベリファイを行うことができる。
【図面の簡単な説明】
【図１】  本発明の不揮発性半導体記憶装置の実施の第１形態の要部を示す回路図である。
【図２】  本発明の不揮発性半導体記憶装置の実施の第１形態が備えるスレッショルド電圧設定回路の一部分及びリファレンス・セル用ベリファイ電圧発生回路の構成を示す回路図である。
【図３】  本発明の不揮発性半導体記憶装置の実施の第１形態の動作を説明するための回路図（リファレンス・セルのスレッショルド電圧設定時におけるリファレンス・セルの消去時の動作を説明するための回路図）である。
【図４】  本発明の不揮発性半導体記憶装置の実施の第１形態の動作を説明するための回路図（リファレンス・セルのスレッショルド電圧設定時におけるリファレンス・セルの消去時の動作を説明するための回路図）である。
【図５】  本発明の不揮発性半導体記憶装置の実施の第１形態の動作を説明するための回路図（リファレンス・セルのスレッショルド電圧設定時におけるリファレンス・セルに対する書込み時の動作を説明するための回路図）である。
【図６】  本発明の不揮発性半導体記憶装置の実施の第１形態の動作を説明するための回路図（リファレンス・セルのスレッショルド電圧設定時におけるリファレンス・セルに対する書込み時の動作を説明するための回路図）である。
【図７】  本発明の不揮発性半導体記憶装置の実施の第１形態の動作を説明するための回路図（リアル・セルの消去ベリファイ時の動作を説明するための回路図）である。
【図８】  本発明の不揮発性半導体記憶装置の実施の第１形態の動作を説明するための回路図（リアル・セルの書込みベリファイ時の動作を説明するための回路図）である。
【図９】  本発明の不揮発性半導体記憶装置の実施の第１形態の効果を説明するための図（リファレンス・セルのコントロール・ゲート電圧対ドレイン電流特性を示す図）である。
【図１０】  本発明の不揮発性半導体記憶装置の実施の第２形態の要部を示す回路図である。
【図１１】  本発明の不揮発性半導体記憶装置の実施の第２形態が備えるスレッショルド電圧設定回路の一部分及びリアル・セル用ベリファイ電圧発生回路の構成を示す回路図である。
【図１２】  本発明の不揮発性半導体記憶装置の実施の第２形態の動作を説明するための回路図（リファレンス・セルのスレッショルド電圧設定時におけるリファレンス・セルの消去時の動作を説明するための回路図）である。
【図１３】  本発明の不揮発性半導体記憶装置の実施の第２形態の動作を説明するための回路図（リファレンス・セルのスレッショルド電圧設定時におけるリファレンス・セルの消去時の動作を説明するための回路図）である。
【図１４】  本発明の不揮発性半導体記憶装置の実施の第２形態の動作を説明するための回路図（リファレンス・セルのスレッショルド電圧設定時におけるリファレンス・セルに対する書込み時の動作を説明するための回路図）である。
【図１５】  本発明の不揮発性半導体記憶装置の実施の第２形態の動作を説明するための回路図（リファレンス・セルのスレッショルド電圧設定時におけるリファレンス・セルに対する書込み時の動作を説明するための回路図）である。
【図１６】  本発明の不揮発性半導体記憶装置の実施の第２形態の動作を説明するための回路図（リアル・セルの消去ベリファイ時の動作を説明するための回路図）である。
【図１７】  本発明の不揮発性半導体記憶装置の実施の第２形態の動作を説明するための回路図（リアル・セルの書込みベリファイ時の動作を説明するための回路図）である。
【図１８】  従来のフラッシュ・メモリの一例の要部を示す回路図である。
【図１９】  図１８に示す従来のフラッシュ・メモリが備えるメモリ・セルの断面構造を示す概略的断面図である。
【図２０】  図１８に示す従来のフラッシュ・メモリが備えるセンス・アンプ等の構成を概念的に示す回路図である。
【図２１】  図１８に示す従来のフラッシュ・メモリが備えるリファレンス・セルのコントロール・ゲート電圧対ドレイン電流特性を示す図である。
【図２２】  図１８に示す従来のフラッシュ・メモリが備えるリファレンス・セルのスレッショルド電圧を設定するためのスレッショルド電圧設定回路の構成を示す回路図である。
【図２３】  図１８に示す従来のフラッシュ・メモリが備えるリアル・セル用ベリファイ電圧発生回路の構成を示す回路図である。
【図２４】  図１８に示す従来のフラッシュ・メモリが備えるリファレンス・セル用ベリファイ電圧発生回路の構成を示す回路図である。
【符号の説明】
ＰＧＭ、／ＰＧＭ  書込み信号
ＥＲＡＳＥ、／ＥＲＡＳＥ  消去信号
ＶＥＲＩＦＹ  ベリファイ信号
／ＰＧＭ・ＶＥＲＩＦＡＹ  書込みベリファイ信号
／ＥＲＡＳＥ・ＶＥＲＩＦＹ  消去ベリファイ信号
ＶＰＰ  書込み用電圧
Ｖｍ  消去用負電圧
ＶＷＢ２０  リアル・セル用の書込みベリファイ電圧
ＶＥＢ２０  リアル・セル用の消去ベリファイ電圧
ＶＷＢ２１  リファレンス・セル用の書込みベリファイ電圧
ＶＥＢ２１  リファレンス・セル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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