(57)【特許請求の範囲】
【請求項１】
信号を送信し受信するためのアンテナと、
前記アンテナに結合された送信回路および受信回路を含み、前記アンテナに結合されたアナログ部分と、
前記受信回路は中間周波数ダウンコンバータ、デジタル同相出力、デジタル直交位相出力を含み、
前記デジタル同相出力および前記デジタル直交位相出力に結合され、Ｉ出力およびＱ出力を含むＩ／Ｑデローテータと、デローテートされたＩ出力とＱ出力と関連した大きさ出力を含む大きさ回路と前記大きさ出力に結合された閾値比較回路を含むウエークアップ検出器とを含むデジタル部分と、
前記閾値比較回路は、前記大きさ出力とウエークアップ信号受信条件を示す閾値を比較する、
前記デジタル部分に結合され、低電力消費、スリープモードからウェイクアップされた後に無権鍵モート・エントリシステムと関連する機構の動作を制御するために受信データに応答する、マイクロプロセッサと、を含み、
前記デジタル部分はさらに、前記大きさ出力が前記閾値を超えることを前記閾値比較回路が決定することに応答して前記低電力消費、スリープモードから前記マイクロプロセッサをウエイクアップする状態マシーンを含む、
車両の無鍵リモート・エントリシステム用の通信装置。
【請求項２】
前記ウエークアップ検出器は前記大きさ出力および前記閾値比較回路に結合されたアキュムレータをさらに含むことを特徴とする、請求項１に記載の通信装置。
【請求項３】
前記ウエークアップ検出器は前記アキュムレータと前記閾値比較回路との間に移動平均回路をさらに含むことを特徴とする、請求項２に記載の通信装置。
【請求項４】
前記デジタル部分は、
前記Ｉ出力と前記Ｑ出力に結合された内積回路および外積回路と、
前記内積/外積回路と前記大きさ回路との間に結合されたＩアキュムレータと、
前記内積/外積回路と前記大きさ回路との間に結合されたQアキュムレータと、
をさらに含む、請求項１に記載の通信装置。
【請求項５】
前記デジタル部分は、
前記Ｉ出力および前記Q出力に結合された内積/外積回路と、
前記内積/外積回路と前記大きさ回路の間に結合された外相関器と、
前記大きさ回路に結合された絶対値回路に結合された内相関器と、
をさらに含む、請求項１に記載の通信装置。
【請求項６】
前記内積、外積回路と前記外相関器との間に結合されたＩアキュムレータと、前記内積、外積回路と前記内相関器との間に結合されたＱアキュムレータをさらに含む、請求項５に記載の通信装置。
【請求項７】
前記大きさ出力が２つの入力値のうちのより大きい値と、前記２つの入力値のうちのより小さな値の半分の加算を示す値を表すことを特徴とする、請求項１に記載の通信装置。
【請求項８】
前記アナログ部分はさらに、前記中間周波数ダウンコンバータと前記デジタル同相出力に結合された同相アナログ/デジタルコンバータと、前記中間周波数ダウンコンバータと前記デジタル直交位相出力に結合された直交位相アナログ/デジタルコンバータを含むことを特徴とする、請求項１に記載の通信装置。
【請求項９】
前記アンテナに結合された送信増幅器と、
前記送信増幅器に結合され、I入力とQ入力とを含むアップコンバータと、
前記Ｉ入力と前記Q入力に結合された周波数シンセサイザと、
前記周波数シンセサイザに結合された数値制御発振器と、
を含むことを特徴とする、請求項１に記載の通信装置。
【請求項１０】
前記マイクロプロセッサは送信増幅器に結合され、且つ送信増幅器の電力レベルコードを含むメモリに結合されている、
請求項９に記載の通信装置。
【請求項１１】
前記マイクロプロセッサは送信増幅器に結合され、且つ前記数値制御発振器のための周波数シフトコードを含むメモリに結合されている、
請求項９に記載の通信装置。
【請求項１２】
前記メモリが前記数値制御発振器のための周波数訂正コードをさらに含むことを特徴とする、請求項１１に記載の通信装置。
【請求項１３】
受信信号を発生させるためにアンテナで入力信号を受信するステップと、
デジタルＩ出力とデジタルＱ出力と発生させるために前記受信信号をダウンコンバートするステップと、
デローテートされたＩ出力とQ出力を発生させるために前記デジタルＩ出力と前記デジタルQ出力をデローテートするステップと、
前記デローテートされたＩ出力とQ出力と関連した大きさ出力を発生させるステップと、
累積された大きさを形成するために、前に発生された大きさ出力により前記大きさ出力を累積するステップと、
累積された前記大きさが、ウエークアップ信号受信条件を示す所定の閾値を越える時を決定するステップと、
前記マイクロプロセッサが無鍵リモート・エントリシステムと関連する機構の動作を制御する受信データに応答するように、前記低電力消費、スリープモードから前記マイクロプロセッサをウエイクアップするステップと、
を含む無鍵リモート・エントリシステムを作動する方法。
【請求項１４】
大きさ出力を発生させるステップは、二つの入力値のうちのより大きな値と二つの前記入力値のうちの小さな値の半分の加算に相当する大きさ出力を発生させるステップを含むことを特徴とする、請求項１３に記載の方法。
【請求項１５】
前記発生させるステップの前に、前記デローテートされたＩとＱ出力を累算するステップをさらに含む、請求項1３に記載の方法。
【請求項１６】
前記デロテートするステップの後に前記デローテートされたＩとＱ出力の外積および内積を形成するステップとをさらに含み、前記大きさ出力を発生させるステップが前記内積と外積のうちのより大きな値と、前記内積と外積の値のより小さな値の半分の加算に相当する大きさ出力を発生させるステップを含むことを特徴とする、請求項１３に記載の方法。
【請求項１７】
前記デロテートするステップの後に、前記デローテートされたＩとＱ出力の内積と外積を形成するステップと、
前記発生させるステップの前に相関された内積と相関された外積を発生させるステップと、
をさらに含む、請求項１３に記載の方法。
【請求項１８】
前記発生させるステップの前に、前記相関された内積の絶対値を形成するステップをさらに含むことを特徴とする、請求項１７に記載の方法。
【発明の詳細な説明】
【０００１】
［マイクロフィッシュの付録］
この明細書は1マイクロフィッシュが全５４のフレーム数からなるマイクロフィッシュ付録を含む。
【０００２】
【発明の属する技術分野】
本発明は通信装置に関する。特に本発明は例えば車、トラックおよび他の車両用の、無鍵リモート・エントリ・システムにおいて、低電力で比較的長距離にわたり通信するために使用され得る双方向通信の実現に関する。
【０００３】
【従来の技術】
自動車産業は長年、無鍵リモート・エントリ装置「ＲＫＥ」のために、ＴＲＷの自動車電子グループを含む電子設計者の技術に変わった。毎日の体験に共通のＲＫＥは、ＲＫＥから車両へコマンド信号を送信するためのエレクトロニクスを組み込んでいる小さなプラスチックの格納装置（ポケット中または、キーチェーン上で適合するのに充分に小さい）としてしばしば設計されている。ＲＫＥは、一組の制御ボタンを含み、該ボタンは作動時にＲＫＥがコマンド信号を車両に送信させる。ＲＫＥが送るコマンド信号は押される制御ボタンに依存し、例えばドアのロックからアラームの起動にまで及ぶタスクを実行するために車両に指示を与え得る。しかし過去においては、ＲＫＥはいくつかの重要な方法において制限されていた。
【０００４】
第１の重要な制限は以前のＲＫＥが単方向のみに動作することであった。換言すると、過去のＲＫＥはＲＫＥから車両への送信のみ可能であったので車両から何らのフィードバックを得ることが出来なかった。例として、ＲＫＥは以前に送信されたＲＫＥ制御信号に応答してドアがロックされたと指示する車両からの送信を受信することは出来なかった。従って過去においては、ＲＫＥの使用者は、ドア・ロックのコマンド信号に応答して車両が実際にドアをロックしたか否かを決定するため、典型的には不完全な聴覚に頼らざるをえなかった。雑音のある環境または可聴の機械的なロック音の聞き取りが可能な範囲を越えている場合においてＲＫＥを作動させることは、ＲＫＥの使用者は車両が実際にドアをロックしたかを確信することが出来なかったことを意味した。
【０００５】
さらに双方向通信の欠如は、以前のＲＫＥは、ユーザが車両にその状態を問い合わせるためにＲＫＥを作動できるメカニズムを提供することが出来なかったことを意味した。結果として、例えば車両が壊されたかを決定するために車両の状態をチェックすることが出来なかった（例えば窓がうち砕かれたかを決定するためのセンサをチェックすることによって）。さらなる例として、ＲＫＥはドアがロックされ、トランクがロックされ、または内部のライトが点灯されているかを決定するために車両に問い合わせることが出来なかった。
【０００６】
以前のＲＫＥの第２の重要な制限は、それらの比較的短い範囲にある。従って、RKEによって送られたコマンド信号が車両によって受信されるであろう特定の範囲を越えてRKEは何ら確実に使用出来なかった。よって、例えば聴覚の不完全さと組み合わさって、ドア・ロックのコマンド信号に反応して車がドアをロックしたかを決定することがいつも可能ではなかった。さらに以前のRKEが車両の状態を問い合わせることが可能であったとしても、RKEに固有である範囲の制限が多くの例において問い合わせの有効性を制限した。
【０００７】
例えば、車が壊されたかを決定するために車の状態を問い合わせることは、好適には車両から出来る限り離れた所から達成されるであろう。実際の侵入者がまだ車の中にいるか否かを決定するための関連した問い合わせは、同じように車両から出来る限り離れた所から達成されるであろう。別の例として、いくつかの場合においては、以前のＲＫＥによって提供された比較的短い範囲より遠い距離から車両のエンジン制御または環境制御がなされることが好適であるであろう。それからより遠い作動範囲はユーザが車両に到着する前に、エンジンを暖めることを可能にしまたは、車両に快適な環境セッティングを達成することを可能とする。
【０００８】
産業界においては、無鍵リモート・エントリを含む応用を有する、手持ちサイズの遠距離双方向通信装置に対する必要性が長く存在している。
【０００９】
【発明が解決しようとする課題】
双方向通信装置を提供することが本発明の目的である。
拡張範囲を有する双方向通信装置を提供することは本発明の別の目的である。
【００１０】
ウエークアップ検出器を含む双方向通信装置を提供することは本発明のさらなる目的である。
必要とされるまでマイクロプロセッサをスリープモードに維持し得ることによって、双方向通信装置を含む通信システムを実現するために要求される電力を減少させることは本発明の別の目的である。
【００１１】
本発明の別の目的は、更なる処理のために信号サンプルを記憶するためのスナップショット・レコーダを含む双方向通信装置を提供することである。
本発明の別の目的は、周波数、位相、時間分解能をベースとしたマイクロプロセッサを有する双方向通信装置を含む通信システムを提供することである。
【００１２】
双方向通信装置を使用した通信システムにおいて、復調、ビット検出、解読をベースとしたマイクロプロセッサを提供することは本発明のさらなる目的である。
【００１３】
【課題を解決するための手段】
上述した一つまたはそれ以上の目的は本通信装置により全体に又は一部に満たされる。装置は信号を送信および受信するためのアンテナ、アンテナに結合されたアナログ部分、アナログ部分に結合されたデジタル部分を含む。特に、アナログ部分は中間周波数ダウンコンバータ、デジタル同相出力、デジタル直交位相出力を含む。デジタル部分は、Ｉ出力とＱ出力を発生させるＩ／Ｑデローテータ（derotater)、大きさ出力を含むウエークアップ検出器、大きさ出力に結合された閾値比較回路を含む。閾値比較回路は、大きさ出力に反映されるようなウエークアップ信号受信条件を示す閾値を記憶する。
【００１４】
さらにウエークアップ検出器は、例えば大きさ出力と閾値比較回路の間にアキュムレータと移動平均回路を使用し得る。大きさ出力は、二つの入力のうちの大きな方と二つの入力のうちの小さい方の半分との加算により形成された大きさ近似を好適に出力する大きさ回路を使用することによって典型的には生成される。二つの入力は、例えば、デローテートされたＩ／Ｑデータ、Ｉ／Ｑデータの内積／外積、又は相関された内積／外積であり得る。通信装置の一つ実現において、デジタル部分はＩ出力およびＱ出力に結合された内積／外積回路、内積／外積のためのＩとＱのアキュムレータを含む。内積および外積のための相関器が、さらに含まれ得る（特に変調されたウエークアップ信号が望まれる場合）。
【００１５】
好適にはスナップショット・メモリが提供され、ＩアキュムレータおよびＱアキュムレータに結合される。以下でより詳細に説明されるように、入力ウエークアップ信号の周波数は記憶されたサンプルの後続処理によって決定され得る。より大きなスナップショット・レコーダがさらに含まれ、デローテータによって生成されたＩ出力およびＱ出力を記憶するために使用される。それから記憶されたＩとＱ出力は周波数および情報内容を決定するために続いて処理され得る。
【００１６】
アナログ部分は典型的にはデジタル同相出力を発生させるために中間周波数ダウンコンバータに結合された同相アナログ／デジタル変換器を使用する。同様に、直交位相アナログ／デジタル変換器は中間周波数ダウンコンバータに結合され、デジタル直交位相出力を生成する。アナログ／デジタル変換器は好適には１ビットのアナログ／デジタル変換器である。
【００１７】
【発明の実施の形態】
ここで図１について言及すると、図示されるように単一の特定用途向け集積回路（ＡＳＩＣ）において実現される長距離双方向通信装置１０２（「ＢＣＤ１０２」）、水晶発振器１０４、ＤＣ／ＤＣコンバータ１０６およびマイクロプロセッサ１０８を含む通信システム１００を示している。水晶発振器１０４は、アナログ信号を処理しデジタル制御のための内部クロックを発生させるためにＢＣＤ１０２により使用されるクロック周波数を提供する。ＢＣＤ１０２は、一つの実施形態においては＋１２ＶのＤＣ入力を＋３ＶのＤＣ出力へ減少させるＤＣ／ＤＣコンバータ１０６から電力を受け取る。
【００１８】
マイクロプロセッサ１０８は、以下で詳細に説明されるであろう処理のために、ＢＣＤ１０２に結合されている。マイクロプロセッサ１０８は、例えばコーディング／デコーディング・チップ１１０を含む、サポート回路にさらに結合され得る。コーディング／デコーディング・チップ１１０は信号エラーのコーディングとデコーディング、暗号化と解読およびそれと同様のような、計算上の集中オペレーションを実行し得る。代替的にコーディング／デコーディング・チップ１１０を省くことができ、必要な機能はメモリ１２２に記憶されたソフトウエアにおいて実現され、マイクロプロセッサ１０８によって実行される。マイクロプロセッサ１０８は外部メモリ、Ｉ／Ｏ装置および同様のものと通信するために使用され得る汎用目的データバス１１２をサポートする。最後に送信および受信アンテナ１１４が含まれ、ＢＣＤ１０２に結合される。
【００１９】
ＢＣＤ１０２は例えば単一の特定用途向け集積回路（ＡＳＩＣ）において実現され得る。代替的にはアナログ部分とデジタル部分（以下で述べられる）は別々のＡＳＩＣに分離されることが出来、または両部分は別々の回路とともに実現されることができる。以下でより詳細に述べるように、ＢＣＤ１０２は入力通信が検出された時にマイクロプロセッサ１０８に知らせ得る。
【００２０】
図１において示される通信システム１００は例えば、車両内へ集積され得る。データバス１１２は、ドア・ロック、トランク・ロック、セキュリティ・システム、および同様のものを含む車両内のエレクトロニクスの周りにルートされた汎用目的データバスに結合され得る。同様に関連したＲＫＥは、信号を車両へ送信し、車両から信号を受信するためにその独自の通信システム１００を組み込むことが出来る。ＲＫＥ内のデータバス１１２は、例えば、ドアのロック／アンロック作動、アラームの作動、エンジンのスタートを含む様々なタスクを実行するために車両に指示を与えるための実現可能なボタンを提供するスイッチ・マトリクスに結合され得る。
【００２１】
再び図１について言及すると、ＢＣＤ１０２は多くの個別信号処理ブロック（以下で詳細に述べられている）を含む。信号処理ブロックは一般的にＲＦ／ＩＦ（アナログ）処理ファンクション１１６、１１８とデジタル処理ファンクション１２０との間で一般的に区分される。送信方向用ＲＦ／ＩＦ処理ファンクション１１８中には、Ｉ／Ｑアップコンバージョンおよび送信機ゲインが含まれる。受信方向用ＲＦ／ＩＦ処理ファンクション１１６は受信機ゲイン、Ｉ／Ｑダウンコンバージョン、ベースバンド・ゲイン、アナログ／デジタル変換を含む。デジタル処理ファンクション１２０は数値制御発振器（ＮＣＯ）駆動のデジタルＩ／Ｑデローテータ、ウエークアップ・ディテクタ、スナップショット・レコーダを含む。
【００２２】
ここで図２について言及すると、図はアナログ部分におけるＲＦ／ＩＦ処理ファンクション１１６、１１８の詳細な図２００を示す。図２においてＲＦ／ＩＦ処理ファンクションは６個のブロック：送信／受信ブロック２０２、アナログＩ／Ｑダウンコンバータ・ブロック２０４、アナログＩ／Ｑアップコンバータ・ブロック２０６、Ｉアナログ／デジタル・コンバータ・ブロック２０８、Ｑアナログ／デジタル・コンバータ・ブロック２１０、周波数ソース・ブロック２１２に分割される。各ブロックは以下で詳細に述べられる。
【００２３】
送信／受信ブロック２０２はアンテナ１１４、送信／受信スイッチ２１４、受信増幅器２１６、送信増幅器２１８を含む。アンテナ１１４はＢＣＤ１０２によって発生されまたは処理される電磁信号を捕らえまたは送信する。典型的な送信および受信周波数は３００―５００ＭＨｚの範囲にある。送信／受信スイッチ２１４はＢＣＤ１０２がアンテナ１１４を駆動するか、アンテナ１１４によって捕らえられた信号を読み取るかを制御する。送信／受信スイッチ２１４は例えば、アナログ・マルチプレクサまたは他のスイッチング素子（例えば、リレー）として実現され得る。代替的に、出力ディセーブル制御を有するバッファが送信パスを受信パスから隔離するために使用され得る。受信増幅器２１６は、アンテナ１１４によって捕らえられた信号をアナログＩ／Ｑダウンコンバータ・ブロック２０４における更なる処理のためにブーストするために作動し、一方で送信増幅器２１８はＩ／Ｑアップコンバータ・ブロック２０６によって発生されアンテナ１１４に提供される信号をブーストするために作動する。
【００２４】
送信増幅器２１８は製造公差、ＦＣＣ制限および同様のものに基づき、その出力を変化するためにマイクロプロセッサ１０８によってインテリジェントに制御され得る。例えば、製造の間、通信装置１００のサンプル・ロットはテスト可能であり、適切な電力レベルコードがマイクロプロセッサ１０８に結合されたメモリ１２２に供給される。それから各通信装置１００は好適なレベルで送信増幅器２１８を動作し得る。
【００２５】
Ｉ／Ｑダウンコンバータ・ブロック２０４は信号スプリッタ２２０と、ダウンコンバータＩミキサ発信器入力２２４とダウンコンバータＩミキサ信号入力２２６とアナログダウンコンバートされたＩ出力２２８を有するダウン・コンバータＩミキサ２２２を有する。Ｉ／Ｑダウンコンバータ・ブロック２０４はさらにダウンコンバータＱミキサ発振器入力２３２とダウンコンバータＱミキサ信号入力２３４とアナログダウンコンバートされたＱ出力２３６を有するダウンコンバータＱミキサ２３０をさらに含む。発振器の位相シフタ２３８はさらに提供される。
【００２６】
Ｉ／Ｑアップコンバータ・ブロック２０６の構造は、Ｉ／Ｑダウンコンバータ・ブロック２０４の構造と同じである。アップコンバータ・ブロック２０６は信号加算器２４０、アップコンバータＩミキサ発振器入力２４４とアップコンバータＩミキサ信号入力２４６とアナログアップコンバートされたＩ出力２４８を有するアップコンバータＩミキサ２４２を有する。Ｉ／Ｑアップコンバータ・ブロック２０６はさらにアップコンバータＱミキサ発振器入力２５２とアップコンバータＱミキサ信号入力２５４とアナログ・アップコンバートされたＱ出力２５６を有するアップコンバータＱミキサ２５０をさらに含んでいる。発振器の位相シフタ２５８はさらに提供される。
【００２７】
アナログＩローパス・フィルタ２７０は、アナログ・ダウンコンバートされたＩ出力をＩアナログ／デジタル・コンバータ・ブロック２０８に接続する。Ｉアナログ／デジタル・コンバータ・ブロック２０８はそれ自身加算器２７２、増幅器２７４、デジタルＩ出力２７８を発生させるＩアナログ／デジタル・コンバータ２７６を含む。同様に、アナログＱローパス・フィルタ２８０はアナログ・ダウンコンバートされたＱ出力をＱアナログ／デジタル・コンバータ・ブロック２１０に接続する。Ｑアナログ／デジタル・コンバータ・ブロック２１０は加算器２８２、増幅器２８４、デジタルＱ出力２８８を発生させるアナログ／デジタル・コンバータ２８６を含む。
【００２８】
周波数ソース・ブロック２１２は、水晶発振器１０４、周波数マルチプレクサを含んでいる。周波数マルチプレクサは、位相検出器２９０、増幅器２９２、電圧制御発振器（ＶＣＯ）２９４を含んでいる位相ロックループを使用する。分周器２９６はＶＣＯ２９４と位相検出器２９０との間のループを閉じる。動作においては、水晶発振器１０４は、例えば１２．５ＭＨｚなどの比較的低い周波数の出力信号を発生させる。位相検出器２９０は、水晶発振器１０４の出力と分周器２９６によって選択される分周されたＶＣＯ２９４のダウン出力との周波数差または位相差を表す差信号を発生する。この例として、除算は３２にセットされているが、他の整数および非整数値をさらに使用し得る。差信号は増幅されてＶＣＯへ印加されその出力を制御する。周波数ソース・ブロック２１２において図示された周波数マルチプレクサは、水晶発振器１０４より３２倍大きな周波数（即ち４００ＭＨｚ）を有する出力信号を発生させる。
【００２９】
次に、図２に示されたＲＦ／ＩＦ処理の構成要素の動作は送信方向および受信方向について以下で詳細に述べられるであろう。受信方向においては、送信／受信スイッチ２１４はアンテナ１１４によって捕らえられた受信信号が増幅器２１６を通って流れ、スプリッタ２２０に到達することを可能とする。スプリッタ２２０は受信された信号の同一コピーをダウンコンバータＩミキサ２２２およびダウンコンバータＱミキサ２３０に結合する。ダウンコンバータＩミキサ発振器入力は、ＶＣＯ２９４の出力を受信し、一方でダウンコンバータＱミキサ発振器入力は（発振器位相シフタ２３８によって）９０度シフトされたＶＣＯ２９４の出力を受信する。
【００３０】
従って受信信号の周波数内容は、ミキサ２２２と２３０によって差周波数（受信信号の周波数―ＶＣＯ２９４周波数）および和周波数（受信信号の周波数とＶＣＯ２９４周波数の加算の周波数）にシフトされる。このようにミキサ２２２および２３０は受信信号のＩ、Ｑ成分を生成し、Ｉ、Ｑのローパス・フィルタ２７０、２８０によってフィルタされた時、中間周波数でアナログ・ダウンコンバートされたＩ、Ｑの信号を発生させる。例えば受信信号の周波数内容が３９９．９ＭＨｚ周辺に中心を有し、ＶＣＯ２９４の出力が４００ＭＨｚの場合には、差周波数は１００ＫＨｚ（中間周波数）であり、和周波数は７９９．９ＭＨｚである。Ｉ、Ｑローパス・フィルタ２７０、２８０は和周波数を取り除く。処理の構成要素におけるＤＣオフセットをダウンコンバートされた受信信号と干渉することを防止するために、中間周波数は好適にはＤＣから少しの量だけ（例えば１００―２００ＫＨｚまたはそれ以上）オフセットされる。ＩとＱのローパス・フィルタ２７０、２８０は随意に、パスバンドが中間周波数周辺に中心を有し、送信信号と受信信号の帯域幅に対応した帯域幅を有するバンドパス・フィルタに置き換えることが可能である。バンドパス・フィルタを使用することは信号内のＤＣオフセットを直ちに除去する利点を提供する。
【００３１】
ＩとＱのローパス・フィルタ２７０、２８０のダウンコンバートされたＩとＱの出力は、ＤＣオフセットを除去するために、加算器２７２および２８２によって調整され（以下に、図３に関連してより詳細に説明される）、増幅器２７４、２８４によって増幅され、ＩとＱのアナログ／デジタル・コンバータ２７６、２８６によってデジタルＩとＱ出力２７８、２８８上にデジタル表現へ変換される。ＩとＱアナログ／デジタル・コンバータは好適には１ビットのアナログ／デジタル・コンバータであるが、マルチビットのコンバータもまた適している（以下で述べるように）。
【００３２】
送信方向においては、ＢＣＤ１０２は、例えばＢＰＳＫまたはＱＰＳＫのような、マイクロプロセッサ１０８によって使用される変調スキームに従って、発生されたＩとＱ成分上で動作する。アップコンバータＩとＱのミキサ２４２、２５０は送信されるべき信号の二つの成分を生成する。アップコンバータＩミキサ信号入力は（第１にアナログ形式へに変換された）Ｉ成分を受け取り、（アップコンバータＩ発振器入力２４４に結合された）ＶＣＯ２９４出力と結合して、送信されるべき信号の一つの成分を生成する。アップコンバータＱミキサ信号入力は、（第１にアナログ形式へに変換された）Ｑ成分を受け取り、シフタ２５８によって９０度シフトされ且つアップコンバータＱ発振器入力２５２に結合されたＶＣＯ２９４出力と結合して、送信されるべき信号の第二の成分を生成する。二つの成分は加算器２４０によって加算され、増幅器２１８によってブーストされ、アンテナ１１４を通って駆動される。
【００３３】
周波数シンセサイザー３７０（以下で述べられる）とＶＣＯ２９４出力の組み合わせは、受信のために使用される周波数とは異なる送信のために使用される周波数を生成するように調整され得る。例として、ＶＣＯ２９４の周波数は、受信の間、期待された受信信号の中心周波数（例えば３９９．９ＭＨｚであり得る）より約１００ＫＨｚ大きな値に設定され得る。送信の間、ＶＣＯ２９４および周波数シンセサイザー３７０は、代わりに３９９．９ＭＨｚの中心周波数を生成するように設定され得る。それから４００ＭＨｚの発振器を使用している受信器は送信信号から１００ＫＨｚの中間周波数を生成し得る。
【００３４】
ここで、図３について言及すると、ＢＣＤ１０２のデジタル部分１２０の詳細なブロック図３００が示されている。デジタル部分１２０はＩとＱのオフセット補正器３０２、３０４、デジタルＩ／Ｑダウンコンバータ３０６、ＩとＱのデジタル・アキュムレータ３０８、３１０を含む。デジタル部分１２０はさらに、ウエークアップ検出器３１２、スナップショット・レコーダ３１４、状態マシーン３１６を含む。さらにデジタル周波数シンセサイザー３７０が示されている。
【００３５】
ＩとＱオフセット補正器３０２、３０４はデジタルのＩとＱの出力２７８、２８８におけるＤＣ成分（図２に示された任意の回路によって生成された）を除去するように設計されている。Ｉオフセット補正器３０２はレジスタ３１８、加算器３２０、デジタル／アナログ・コンバータ３２２で構成されたアキュムレータを使用する。レジスタ３１８は、例えば、Ｉアナログ／デジタル・コンバータ２７６が１の値を生成した場合にカウント・アップし、Ｉアナログ／デジタル・コンバータ２７６が０の値を生成した場合にカウント・ダウンすることが出来る。受信信号のＩとＱ成分が現実に周期的であることが期待されているので（即ちサインおよびコサイン成分）、デジタルＩ出力２７８はＤＣオフセットが何ら存在しない時、０へ累算することが期待されている（即ち等しい数の１と０の値）。このように任意のＤＣオフセットはレジスタ３１８において累算し、デジタル／アナログ・コンバータ３２２によってアナログ・オフセット補正へ変換され、加算器２７２（図２）によってローパス・フィルタ２７０のダウンコンバートされたＩ出力から減算される。
【００３６】
Ｑオフセット補正器３０４はレジスタ３２４、加算器３２６、デジタル／アナログ・コンバータ３２８を含む。Ｑオフセット補正器はＩオフセット補正器３０２に関する上記と実質的に同じ方法で動作する。このようにＱオフセット補正器３０４は加算器２８２を使用しているローパス・フィルタ２８０のダウンコンバートされたＱ出力からＤＣオフセットを除去する。レジスタ３１８、３２４は例えば１０ビット幅であり得る。
【００３７】
代替的な実施形態においては、ＩとＱオフセット補正器３０２、３０４はＩとＱデジタル出力２７８、２８８に結合されたデジタル／アナログ・コンバータに置き換え出来る。それからデジタル／アナログ・コンバータの出力はアナログ積分器（例えばオペアンプから形成される）に接続され得る。アナログ積分器の出力は、ＩとＱ信号におけるＤＣオフセットを除去するために加算器２７２、２８２に順に接続される。
【００３８】
上述したように、ＩとＱのアナログ／デジタル・コンバータ２７６、２７８は好適には１ビットのコンバータである。以下の議論は好適な実現に関連して進行するが、例えばマルチビットのアナログ／デジタル・コンバータを使用するために変更可能である。マルチビット・コンバータが使用された場合には、入力信号がコンバータにとって適切な範囲に維持されるように、好適には自動ゲイン制御回路が含まれる。受信プロセスの次のステップにおいては、デジタルＩ／Ｑダウンコンバータ３０６はデジタルＩ、Ｑ出力２７８、２８８から中間周波数を除去する。デジタルＩ／Ｑダウンコンバータ３０６は１６×２のルックアップ・テーブル３３０と、レジスタ３３２（例えば２０ビットの幅であり得る）と加算器３３４で構成される数値制御発振器（ＮＣＯ）を含む。ダウンコンバータ３０６はデジタルＩ出力２７８とＱ出力２８８が特定の中間周波数（例えば１００ＫＨｚ）で運ばれるという想定のもとで動作する。特定の中間周波数は時の経過、温度、信号パスの条件で変化し得るので、マイクロプロセッサ１０８は、実際の中間周波数を決定するアルゴリズムに応答して累算値を調整することによってＮＣＯを同調する。
【００３９】
レジスタ３３２の二つの最上位ビットは１６×２のルックアップ・テーブル３３０への入力として提供される。レジスタ３３２は一定の周波数でクロックされるので、それは一定の周波数で（加算器３３４を使用して）値を累積しおよびロールオーバする。値に加えられる各クロックパルスを変化させることによって、レジスタ３３２はより頻繁に、または頻繁でなくロールオーバするために同調されることが出来る。従ってレジスタ３３２の最上位ビット（ＭＳＢ）はプログラム可能な周波数出力を提供し、最上位ｎビットは周波数出力の位相角表現を提供する。
【００４０】
１６×２のルックアップテーブルに提供される二つのＭＳＢは選択された中間周波数のために、４個の可能位相角範囲（象限）の一つを提供する。従って二つのＭＳＢは、各4個の象限の通ってデジタルＩとＱの値を搬送する所望中間周波数に従う。１６×２のルックアップテーブル３３０はＭＳＢによって指示された象限とサンプルされたＩとＱの信号値（使用される変調技術に従って、各ビットパターンのための各象限において一定の既知の値を取るであろう）に従って索引されることが可能である。
【００４１】
例えば直交位相偏移キーイング（ＱＰＳＫ）においては、ＩＱ値はペアのビットを表現するために割り当てられる。従って、００は４５度の位相角を使用し、０１は−４５度の位相角を使用し、１０は１３５度の位相角を使用し、１１は−１３５度の位相角を使用し得る。例えば送信された００信号値は、ほぼ０．７×Ａ  Ｃｏｓ（ｗｔ）−０．７×Ａ  Ｓｉｎ（ｗｔ）またはＩ  Ｃｏｓ（ｗｔ）−Ｑ  Ｓｉｎ（ｗｔ）の形をとり、ここでＡは一定値で、ｗｔは搬送周波数である。従って、例え００が常に送信されても、ＩとＱの値はＳｉｎとＣｏｓの項が各４象限を通るに従い正および負の値に変化するであろう。ＮＣＯはＳｉｎとＣｏｓの項を原因とする変化を補償するために中間周波数ｗｔに合わせられる。
【００４２】
以下のテーブル１はルックアップ・テーブル３３０の好適な内容を提供する。
【００４３】
【表１】
0003703733.tif 000002
【００４４】
デジタルＩとＱのアキュムレータ３０８と３１０は１６×２のルックアップテーブル３３０に従う。デジタルＩアキュムレータ３０８はレジスタ３３６と加算器３３８を含む。従ってレジスタ３３６は１６×２ルックアップテーブル３３０によって生成されたＩの値を累算する。同じように、デジタルＱアキュムレータ３１０はレジスタ３４０、加算器３４２を含み、Ｑの値を累算する。例としてデジタルＩとＱアキュムレータ３０８、３１０はそれぞれ４５の値を累算でき、従って受信信号に存在するＩ値とＱ値を平均またはローパス・フィルタリングする。４５の値が累算された後、レジスタ３３６と３４０のＩ値とＱ値はウエークアップ検出器３１２へ引き渡される。
【００４５】
ウエークアップ検出器３１２はＩとＱの絶対値回路３４４および３４６、大きさ近似回路３４８、アキュムレータ（レジスタ３５０と加算器３５２により形成される）を含む。さらに、閾値レジスタ３５４および加算器３５６が提供される。ＩとＱの絶対値回路３４４および３４６は、正のＩ、Ｑレジスタ３３６、３４０の大きさ（以下では便宜上ＲＩおよびＲＱとして言及される）のみが大きさ近似回路３４８へ引き渡されることを確かにする。
【００４６】
代替的に、ＩとＱの絶対値回路３４４、３４６は省くことが出来、内積兼外積計算回路３５８、内積と外積値のアキュムレータ３６０、３６２と置き換えが可能である。計算回路３５８は連続的なＩおよびＱのサンプルの内積（Ａ）をＡ＝Ｉ（ｎ）×Ｉ（ｎ−１）＋Ｑ（ｎ）×Ｑ（ｎ−１）として計算し、外積（Ｂ）をＢ＝Ｉ（ｎ）×Ｑ（ｎ−１）−Ｉ（ｎ−１）×Ｑ（ｎ）として計算する。ＡおよびＢの値はアキュムレータ３６０、３６２内にそれぞれ累算され、スナップショットＲＡＭ３６４にさらに保存される。スナップショットＲＡＭ３６４に保存されたＡおよびＢの値のさらなる処理は例えば受信された信号搬送波の周波数の決定を含み得る。周波数はＮ個のＡおよびＢ値にわたってＡＴＡＮ２（Ａ，Ｂ）をを加算し、加算値をＮで割ることにより近似され得る。
【００４７】
大きさ近似回路３４８はＲＩとＲＱの大きさ（Ｍ）（絶対値回路３４４および３４６が使用された場合）またはＡおよびＢの大きさ（内積兼外積計算回路３５８が使用された場合）に対する近似を計算する。古典的な大きさの公式はＭ＝ＳＱＲＴ（ＲＩ×ＲＩ＋ＲＱ×ＲＱ）（またはＭ＝ＳＱＲＴ（Ａ×Ａ＋Ｂ×Ｂ））である。好適な近似はＭ＝ＬＡＲＧＥＲ（ＲＩ，ＲＱ）＋１／２（ＳＭＡＬＬＥＲ（ＲＩ，ＲＱ））または（Ｍ＝ＬＡＲＧＥＲ（Ａ，Ｂ）＋１／２（ＳＭＡＬＬＥＲ（Ａ，Ｂ））である。従って、ＲＩがＲＱより大きい（またはＡがＢより大きい場合）場合には、Ｍ＝ＲＩ＋１／２×ＲＱ（またはＭ＝Ａ＋１／２×Ｂ）となる。
【００４８】
Ｍの値は加算器３５２を使用してレジスタ３５０に累積される。レジスタ３５０の値が閾値レジスタ３５４に記憶された値を越えた場合（加算器３５６によって決定される場合）、意味のある信号が受信されている（「検出閾値」を越えている）という有意の可能性が存在する。従って状態マシーン３１６は閾値を越えていると知らされ、マイクロプロセッサ１０８はスリープ・モードにある場合にはウエークアップされ得る。好適には、送信機は任意の変調された情報の前にまず純粋なサイン波またはコサイン波の搬送波をＢＣＤ１０２へ送る。純粋な搬送波はレジスタ３５０の値が累算されて検出器の閾値を越えるであろう可能性を増加させる。検出閾値それ自身は、任意の特別応用のために誤り検出および紛失メッセージの許容率を提供するためにレジスタ３５４を使って設定される。
【００４９】
好適な実施形態においては、大きさ近似回路３４８の出力はアキュムレータ３６６に結合され、該アキュムレータは順に移動平均計算器３６８に結合される。アキュムレータ３６６は好適には実行している全１００の値を保持し、全１００個の累算値のトータルを移動平均計算器３６８に引き渡す。移動平均計算器３６８は好適にはアキュムレータ３６６によって引き渡された最後の１０個の累算値の移動平均を決定する。移動平均計算器３６８の出力はいつ検出閾値を越えたかを決定するために比較される。
【００５０】
デジタルＩとＱのアキュムレータ３０８、３１０における議論で上述したように、関連したレジスタ３３６、３４０は好適には、レジスタの値を後続処理に渡す前に４５のサンプルを累算する。さらに、二つの二次のデジタルＩおよびＱアキュムレータ（図示されていない）はアキュムレータ３０８、３１０と同じ構造（すなわちレジスタおよび加算器）を使用して提供され得る。好適には、二次のデジタルＩおよびＱアキュムレータは０にリセットされる前に１５のサンプルを累算する。ＩとＱサンプルの各１５のサンプル累算の後に、累積された値はスナップショット・レコーダ３１４に記憶される。
【００５１】
本発明の一つの実施形態において、ＩとＱのアナログ／デジタル・コンバータ２７６、２８６は１．５ＭＨｚでサンプルし、スナップショット・レコーダは２０００のＩと２０００のＱの値を記憶する。従ってスナップショット・レコーダ３１４は１００ＫＨｚレート（１、５００、００／１５）でＩに対する新たな値およびＱに対する新たな値を記憶し、２０ｍｓに値する受信信号を記憶する（累積されたＩとＱのサンプルによって表現されるように）。送信された信号バースト（一つの実施形態において）は約１０ｍｓ長と予想されるので、スナップショット・レコーダ３１４は、受信信号がその初めまたは終わりに検出されたかに関係なくマイクロプロセッサ１０８に受信信号を回復することを可能とするに充分なデータを記憶する。さらにデジタルＩ／Ｑ復調器３０６内のＮＣＯは同様に１．５ＭＨｚでクロックされ、デジタルＩ／Ｑダウンコンバータ・レジスタ３３２の二つのＭＳＢは１００ＫＨｚ周波数信号の四つの象限位相角を表現する。
【００５２】
代替的な実施形態においては、通信装置１００を作動することから純トーン妨害を防止するためにＦＭまたはＦＳＫ信号がウエークアップ信号として使用され得る（上記のように仮定された持続波（ＣＷ）ウエークアップ信号とは対照的に）。例えば、特定の周波数に中心を有するＦＳＫ信号はウエークアップ信号を提供するためにプラスまたはマイナス６ＫＨｚで変化され得る。ＦＳＫウエークアップ信号（二つの周波数間で交番している）と共に、ウエークアップ信号を検出するために図４に示されたような相関器が使用され得る。図４に示された相関器４００は−−０＋＋−−０＋＋パターンに割り当てられる１０個のタップ４０２を使用し（好適にはそれぞれ１ミリ秒のサンプル時間を表現する）、ここで−はＦＳＫ信号の第１の周波数を示し、＋は第２の周波数を示し、０は遷移中のノイズからの寄与を除去するために零にされた二つ周波数の間の遷移を示す。
【００５３】
図４に示されたように、内積と外積用に別々の相関器が使用可能である。外相関器４０４は、アキュムレータ４０６（好適には１ミリ秒のサンプルを提供するしている）に続く。それから外相関器４０４の出力４０８は大きさ近似回路３４８に接続され得る。同様に内相関器４１０はアキュムレータ４１２に続き得る。それから内相関器４１０の出力４１４（絶対値回路４１６によって動作された後）は、大きさ近似回路３４８へ提供され得る。
【００５４】
さらにＦＳＫウエークアップ信号検出の別の代替として、計算回路３５８の外積出力は発振のために調べられ得る。適切な検出器は図５に示されており、ＮＣＯ５０２、ミキサ５０４、５０６、アキュムレータ５０８、５１０を含む。さらに移動平均回路５１２、５１４、絶対値回路５２０，５２２、Ｉ／Ｑ大きさ回路５１６、閾値検出回路５１８が示されている。動作においては、計算回路３５８の外積出力は二つのミキサ５０４、５０６に提供される。ＮＣＯ５０２はウエークアップ信号のＦＳＫ変調を原因とする出力積信号の期待周波数変化に合致するようにセットされる。
【００５５】
アキュムレータ５０８、５１０および移動平均回路５１２，５１４は結果として生じたＩおよびＱの要素を累積および平均し、その絶対値（絶対値回路５２０、５２２を使用して）を大きさ回路５１６に提供する。大きさ回路５１６は大きさ近似回路３５８に関して上述したように動作する。大きさ回路５１６の出力は、実際に受信信号がウエークアップ閾値を越えているかを決定するために閾値検出器５１８によって閾値と比較される。
【００５６】
上述したように、一度受信信号が検出閾値を越えた場合には、マイクロプロセッサ１０８はスナップショット・レコーダ３１４に記憶されたＩとＱの累積値を処理するためにウエークアップされ得る。最初に、マイクロプロセッサ１０８はスナップショット・レコーダ３１４に記憶された信号の周波数を決定する（例えば、上述されたようにＡＴＡＮ２（Ａ，Ｂ）を計算しおよび平均をとることによって）。それからマイクロプロセッサは次のバースト（予め規定された信号環境において、固定された時間、例えば９０ｍｓの後に起きる）を捕らえるためにスナップショット・レコーダ３１４を制御する。
【００５７】
また図３について言及すると、ルックアップ・テーブル３７２、デジタル／アナログ・コンバータ３７４、３７６、ローパス・フィルタ３７８、３８０を含む周波数シンセサイザ３７０が示されている。動作においては、ルックアップ・テーブル３７２は（例えば）ＮＣＯ３３２から８ビットを受け取り、応答してデジタル化されたサインとコサインの値を例えば６ビットの分解能で出力する。サインとコサインの値はアナログに変換され、ローパス・フィルタされる。結果として生じた信号はアップコンバージョンおよびデータ送信処理の部分としてミキサ入力２４６、２５４へ提供される。従って、パラメータ（例えば周波数シフトコード、周波数訂正コード）をメモリ１２２に記憶することによって、送信周波数を所望値にシフトし、随意に公称水晶１０４のエラー（つまり製造公差およびそれと同様なもの）を補償するために、ＮＣＯ３３２は使用されうる。
【００５８】
さらに通信装置１００は異なる速度で通信するための能力を随意に含み得る。このように、例えば、通信装置１００は、受信機から高速度の応答を得るために実質的な情報により後続される相対的に高速ウエークアップ信号（例えば毎秒１０キロバイト）を最初に送信する。高速度で信頼性ある通信にとって、通信装置１００が受信機からあまりに離れている場合、受信機は送信信号を正確にデコードせず一般的には応答を送らないであろう。それから通信装置１００は相対的により低速度で再び送信する（例えば毎秒１キロバイト）。典型的には、通信装置１００における信号サンプリングはデータ速度のいくつかの倍数で起きる（例えばデータ速度の１０倍）。従って双方の送信速度のためにスナップショット・レコーダ３１４を適応する場合、メモリの大きさは増加することが出来、また同じメモリの大きさを維持しつつデータ速度の倍数を減少することが出来る。代替的には同じメモリの大きさを維持しつつ、サンプルあたり記憶ビット数は減少し得る。
【００５９】
ここで図６について述べると、図は上述されたウエークアップ検出を網羅している高レベルの流れ図６００を説明している。ステップ６０２で、通信装置は入力信号を受信する。ステップ６０４で結果として受信された信号はダウンコンバートされ、ステップ６０６でデローテートされる。ステップ６０８で、ウエークアップ状態決定の用意のためにデローテートされたＩ／Ｑ値が累積される。
【００６０】
ステップ６１０で、例えば、デローテートされたＩ／Ｑの値の内積と外積が形成される。図３において上述したように内積と外積は持続波ウエークアップ信号を検出するために使用可能で、または内積と外積の相関（ステップ６１２）に関連して変調されたウエークアップ信号を検出するために使用可能である。ステップ６１４では、ウエークアップ信号の存在を示す大きさ出力が生成される。大きさ出力は、例えばデローテートされたＩ／Ｑの値、内積および外積、または相関された内積および外積の値から形成され得る。大きさの累積（ステップ６１６）と大きさの移動平均の随意的形成（ステップ６１８）の後に、通信装置は所定閾値に対して比較をし、ウエークアップ信号が実際に受け取られたかを決定し得る。
【００６１】
ソース・コード付録に提示された以下のアルゴリズムは、プロセッサ１０８によって引き受けられた信号処理の実現を提供する。アルゴリズムは情報ビットの復調および検出（ランダムＢＰＳＫビットを含んでいるバーストのため）と同様に、周波数および到達時間の推定（ＣＷバーストまたはＢＰＳＫタイミング参照パターンを含んでいるバーストのために）を含む。
【００６２】
アルゴリズムはマスキャド（Ｍａｔｈｃａｄ）・プログラム言語（ファイル名が．ｍｃｄで終わっている）およびＣ（ファイル名が．ｃで終わっている）で書かれたソフトウエア・ルーチンとして提示される。ルーチンは以下のように名前が付けられ記述される。
【００６３】
【表２】
0003703733.tif 000003
【００６４】
このように本双方向通信装置は、高性能ウエークアップ検出器を有する長範囲、低電力通信装置を提供する。ウエークアップ検出器は通信装置が電力を節約することを可能としさらに、ウエークアップ信号それ自身と同様、ウエークアップ信号送信後の実質的な通信信号を信頼性よく受信し、デコードし、処理する。スナップショット・メモリは特定の実施形態においては、実質的な通信信号と同様、ウエークアップ信号のための記憶装置を提供する。関連したマイクロプロセッサはスナップショット・メモリの内容を調べ、例えば、粗いまたは細密な周波数の推定を実行し、または有用なデータをデコードし、引き出すことができる。
【００６５】
本発明の特定の構成要素、実施形態、応用は示され、記述されているが、一方で、特に前述の教示の観点において、当業者によって変更がなされ得るので本発明はそれには限定されないということが理解される。従ってそれらの変更をカバーし、本発明の趣旨および範囲にある特性を組み込むことは、添付された請求項によって熟考される。
【図面の簡単な説明】
【図１】長範囲双方向通信装置のブロック図を示している。
【図２】受信機と送信機の信号処理を含む、長範囲双方向通信装置の無線周波数と中間周波数部分の概略表示を説明している。
【図３】長範囲双方向通信装置のデジタル処理部分を示すブロック図を示している。
【図４】ＦＳＫウエークアップ信号を検出するために使用される相関器回路の例を示している。
【図５】ＦＳＫウエークアップ信号検出器の別の例を示している。
【図６】通信装置をウエークアップするための方法の高レベル流れ図を示している。
【符号の説明】
１００  長範囲低電力通信装置
１０２    長範囲双方向通信装置（ＢＣＤ）
１０６  ＤＣ／ＤＣコンバータ
１０８  マイクロプロセッサ
１１０  コーディング／デコーディング・チップ
１１４  送受信用アンテナ
１１６  ＲＦ／ＩＦ処理ファンクション
１１８  ＲＦ／ＩＦ処理ファンクション
１２０  デジタル処理ファンクション
１２２  メモリ
２００  アナログ部分
２０２  送受信ブロック
２０４  アナログＩ／Ｑダウンコンバータ・ブロック
２０６  アナログＩ／Ｑアップコンバータ・ブロック
２０８  Ｉアナログ／デジタル・コンバータ・ブロック
２１０  Ｑアナログ／デジタル・コンバータ・ブロック
２１２  周波数ソースブロック
２１４  送信／受信スイッチ
２２０  信号スプリッタ
２２２  ダウンコンバータＩミキサ
２３０  ダウンコンバータＱミキサ
２３８  発振器位相シフタ
２５８  発振器位相シフタ
２７６  Ｉアナログ／デジタルコンバータ
２７８  Ｑアナログ／デジタルコンバータ
２８６  アナログ／デジタル・コンバータ
２９０  位相検出器
２９４  電圧制御発振器（ＶＣＯ）
２９６  除算器
３００  デジタル部分
３０２  ＩとＱのオフセット補正器
３０４  ＩとＱのオフセット補正器
３０６  デジタルＩ／Ｑダウンコンバータ
３０８  デジタルＩアキュムレータ
３１０  デジタルＱアキュムレータ
３１２  ウエークアップ検出器
３１４  スナップショット・レコーダ
３１６  状態マシーン
３３０  １６×２ルックアップ・テーブル
３４４  Ｉ絶対値回路
３４６  Ｑ絶対値回路
３４８  大きさ近似回路
３５４  閾値レジスタ
３５８  内積兼外積計算回路
３６０  内積用アキュームレータ
３６２  外積用アキュームレータ
３６４  スナップショットＲＡＭ
３６６  アキュムレータ
３６８  移動平均計算器
３７０  周波数シンセサイザー
３７２  ルックアップ・テーブル
４００  相関器
４０４  外相関器
４０６  アキュムレータ
４１０  内相関器
４１２  アキュムレータ
４１６  絶対値回路
５０８  アキュムレータ
５１０  アキュムレータ
５１２  移動平均回路
５１４  移動平均回路
５１６  Ｉ／Ｑ大きさ回路
５１８  閾値検出回路
【図１】
0003703733.tif 000004
【図２】
0003703733.tif 000005
【図３】
0003703733.tif 000006
【図４】
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【図５】
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【図６】
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