(57)【特許請求の範囲】
【請求項１】
２つのスイッチング素子を直列接続した直列回路を直流電源と並列に２組接続するとともに、各々の直列回路のスイッチング素子の接続点間に少なくともＬＣ共振回路と負荷からなる共振負荷回路を接続したフルブリッジ構成のインバータ回路からなる電源装置において、全ての前記スイッチング素子を略等しいスイッチング周波数で動作させるとともに、各々の前記直列回路のスイッチング素子を交互にオンオフさせ、一方の前記直列回路のスイッチング素子の内、前記直流電源の低電位側に接続されるスイッチング素子のオンするタイミングと、他方の前記直列回路のスイッチング素子の内、前記直流電源の高電位側に接続されるスイッチング素子のオンするタイミングとを略等しくし、前記オンするタイミングを略等しくしたスイッチング素子の少なくとも一方のオンデューティー比を小さくして負荷出力を低下させ、前記オンデューティー比で動作するスイッチング素子のオフするタイミングの電流が正となる範囲で前記オンデューティー比を制御することを特徴とする電源装置。
【請求項２】
２つのスイッチング素子を直列接続した直列回路を平滑用コンデンサと並列に２組接続するとともに、各々の直列回路のスイッチング素子の接続点間に少なくともＬＣ共振回路と負荷からなる共振負荷回路を接続し、前記任意の１つのスイッチング素子の両端に並列に、商用電源を整流する整流回路とインダクタンスとの直列回路を接続することによりチョッパー回路動作を可能とするスイッチング動作を行うチョッパー兼用スイッチング素子として当該スイッチング素子を用い、該チョッパー兼用スイッチング素子と直列に接続するスイッチング素子に逆並列にチョッパーダイオードを接続した電源装置において、全ての前記スイッチング素子を略等しいスイッチング周波数で動作させるとともに、各々の前記直列回路のスイッチング素子を交互にオンオフさせ、一方の前記直列回路のスイッチング素子の内、前記直流電源の低電位側に接続されるスイッチング素子のオンするタイミングと、他方の前記直列回路のスイッチング素子の内、前記直流電源の高電位側に接続されるスイッチング素子のオンするタイミングとを略等しくし、前記オンするタイミングを略等しくしたスイッチング素子の少なくとも一方のオンデューティー比を小さくして負荷出力を低下させ、前記オンデューティー比で動作するスイッチング素子のオフするタイミングの電流が正となる範囲で前記オンデューティー比を制御することを特徴とする電源装置。
【請求項３】
２つのスイッチング素子を直列接続した直列回路を平滑用コンデンサと並列に２組接続するとともに、各々の直列回路のスイッチング素子の接続点間に少なくともＬＣ共振回路と負荷からなる共振負荷回路を接続し、前記平滑用コンデンサの両端間に２つの整流ダイオードを直列接続した回路を並列に接続し、この２つの整流ダイオードの接続点と、一方の前記直列回路のスイッチング素子の接続点との間に、少なくとも商用電源とインダクタの直列回路を接続することより一方の前記直列回路のスイッチング素子を、商用周波数の半周期毎に交互にチョッパー回路動作を行うチョッパー兼用スイッチング素子として動作させる電源装置において、全ての前記スイッチング素子を略等しいスイッチング周波数で動作させるとともに、各々の前記直列回路のスイッチング素子を交互にオンオフさせ、一方の前記直列回路の、直流電源の低電位側に接続されるスイッチング素子のオンするタイミングと、他方の前記直列回路の、直流電源の高電位側に接続されるスイッチング素子のオンするタイミングとを略等しくし、前記オンするタイミングを略等しくしたスイッチング素子の少なくとも一方のオンデューティー比を小さくすることにより負荷出力を低下させ、前記オンデューティー比で動作するスイッチング素子のオフするタイミングの電流が正となる範囲で前記オンデューティー比を制御するることを特徴とする電源装置。
【請求項４】
前記チョッパー兼用のスイッチング素子のオンするタイミングと、前記直流電源の同一電位に接続されていない他方の前記直列回路のスイッチング素子のオンするタイミングとを略等しくしたことを特徴とする請求項２又は３記載の電源装置。
【請求項５】
前記チョッパー兼用のスイッチング素子のオンデューティー比を、整流後の商用電源電圧の脈流山部より脈流谷部で小さくすることを特徴とする請求項２〜４の何れか記載の電源装置。
【請求項６】
前記スイッチング素子のスイッチング周波数を、商用電源電圧の絶対値の谷部より山部で高くすることを特徴とする請求項５記載の電源装置。
【請求項７】
一方の前記直列回路の、前記直流電源の低電位側に接続されるスイッチング素子のオンするタイミングと、他方の前記直列回路の、前記直流電源の高電位側に接続されるスイッチング素子のオンするタイミングとを略等しくし、これらスイッチング素子の内、チョッパー兼用でないスイッチング素子のオンデューティー比を、前記ＬＣ共振回路のインダクタとコンデンサのインピーダンスの積が大きい時は大きく、小さい時は小さくすることを特徴とする請求項１〜３の何れか記載の電源装置。
【請求項８】
前記チョッパー兼用のスイッチング素子のオンデューティー比を、商用電源の電圧の絶対値が小さい時は小さく、大きい時は大きくすることを特徴とする請求項２又は３記載の電源装置。
【請求項９】
前記負荷が放電灯であることを特徴とする請求項１〜３の何れか記載の電源装置。
【請求項１０】
前記放電灯が、定格ランプ電圧が略９７Ｗ、定格ランプ電流が略０．４３Ａ、ランプ電圧が略２２９Ｖの環形蛍光灯であることを特徴とする請求項９記載の電源装置。
【請求項１１】
前記放電灯が、定格ランプ電圧が略６８Ｗ、定格ランプ電流が略０．４３Ａ、ランプ電圧が略１６０Ｖの環形蛍光灯であることを特徴とする請求項９記載の電源装置。
【請求項１２】
前記放電灯が、光路長が略１４００〜２５００ｍｍ、管径が略１８〜２９ｍｍであることを特徴とする請求項９記載の電源装置。
【請求項１３】
ＬＣ共振回路のインダクタの一端と前記放電灯の第１のフィラメント電極の一端を接続し、前記第１のフィラメント電極の他端を予熱用のコンデンサの一端に接続し、前記予熱用のコンデンサの他端を前記放電灯の第２のフィラメント電極の他端に接続してなる回路が、前記ＬＣ共振回路に含まれることを特徴とする請求項１０記載の電源装置。
【請求項１４】
前記チョッパー兼用のスイッチング素子のオンデューティー比を小さくして、より低いスイッチング周波数で調光点灯を行ない、常時予熱電流を上限値以下に抑えたことを特徴とする請求項１３記載の電源装置。
【請求項１５】
一方の前記直列回路の、前記直流電源の低電位側に接続されるスイッチング素子のオンするタイミングと、他方の前記直列回路の、前記直流電源の高電位側に接続されるスイッチング素子のオンするタイミングとを略等しくし、これらスイッチング素子の内、チョッパー兼用でないスイッチング素子のオンデューティー比を小さくして、より低いスイッチング周波数で調光点灯を行なうことを特徴とする請求項１３記載の電源装置。
【請求項１６】
上記スイッチング素子がパワーＭＯＳＦＥＴで構成して、該パワーＭＯＳＦＥＴの寄生ダイオードをチョッパーダイオードとしたことを特徴とする請求項２記載の電源装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は商用電源から負荷に高周波電力を供給する電源装置に関するものである。
【０００２】
【従来の技術】
従来、放電灯点灯装置などに用いるこの種の電源装置として、図３２に示すような回路がある。図示するインバータ回路ＩＮＶは、寄生ダイオードからなるダイオードＤ１〜Ｄ４が逆並列接続されたパワーＭＯＳＦＥＴからなるスイッチング素子Ｑ１〜Ｑ４を具備し、スイッチング素子Ｑ１，Ｑ２の直列回路と、スイッチング素子Ｑ３，Ｑ４の直列回路との中間点にインダクタＬ１、コンデンサＣ１からなるＬＣ共振回路、放電灯Ｌおよび直流カット用コンデンサＣｃよりなる共振負荷回路Ｚが接続されており、いわゆるフルブリッジ型インバータが形成されている。但し、制御回路（図示しない）は、図３３（ａ）〜（ｄ）に示すような制御信号により、スイッチング素子Ｑ１〜Ｑ４のゲートにオンオフ信号を出力し、スイッチング素子Ｑ１，Ｑ２及びＱ３，Ｑ４を交互にオン・オフするようになっており、スイッチング素子Ｑ１，Ｑ３は互いに逆相でスイッチングするようになっている。
【０００３】
以下、インバータ回路ＩＮＶの動作について高周波的動作を示す図３３のタイミングチャートにより説明する。
【０００４】
スイッチング素子Ｑ１〜Ｑ４は図３３（ａ）〜（ｄ）に示すように周期Ｔでスイッチング動作し、時刻ｔ０で、スイッチング素子Ｑ１，Ｑ４はオフし、スイッチング素子２，Ｑ３はオンする。これより、インダクタＬ１に蓄積された磁気エネルギにより、インダクタＬ１，コンデンサＣｃ，ダイオードＤ３，直流電源ＶDC，ダイオードＤ２，放電灯ＬもしくはコンデンサＣ１を介して電流が流れ、インダクタＬ１に蓄積された磁気エネルギがゼロとなると、直流電源ＶDCからスイッチング素子Ｑ３，コンデンサＣｃ，インダクタＬ１，放電灯ＬもしくはコンデンサＣ１，スイッチング素子Ｑ２を介して共振負荷回路Ｚに図３３（ｅ）に素示すように負荷電流Ｉｚを供給する。
【０００５】
次に、時刻ｔ１で、スイッチング素子Ｑ１，Ｑ４はオンし、スイッチング素子Ｑ２，Ｑ３はオフする。これより、インダクタＬ１に蓄積された磁気エネルギにより、インダクタＬ１，放電灯ＬもしくはコンデンサＣ１，ダイオードＤ１，直流電源ＶDC，ダイオードＤ４，コンデンサＣｃを介して電流が流れ、インダクタＬ１に蓄積された磁気エネルギがゼロとなると、直流電源ＶDCからスイッチング素子Ｑ１，放電灯ＬもしくはコンデンサＣ１，インダクタＬ１，コンデンサＣｃ，スイッチング素子Ｑ４を介して共振負荷回路Ｚに負荷電流Ｉｚを供給子、時刻ｔ２に至る。
【０００６】
また、図３４は負荷出力を低減する方法の１つとして、図３２の回路構成において、スイッチング素子Ｑ１〜Ｑ４のスイッチング周期を短くした（Ｔ’＜Ｔ）時の動作状態を示しており、同図（ａ）〜（ｄ）はスイッチング素子Ｑ１〜Ｑ４の動作状態を、また同図（ｅ）は負荷電流Ｉｚを示す。
【０００７】
ここで基本的な回路動作において、図３３における時刻ｔ０〜ｔ２の動作と図３４における時刻ｔ３〜ｔ５の動作は同様な動作をする。
【０００８】
ただ、図３４で示す場合にはスイッチング周波数が高くなることにより、共振負荷回路Ｚへの供給エネルギが小さくなり、その結果、負荷出力を制御可能となる。
【０００９】
以上のように、本従来例にあっては。インバータ回路ＩＮＶのスイッチング素子Ｑ１〜Ｑ４のスイッチング周波数を変化させることにより、負荷出力が可変可能となっている。
【００１０】
また、放電灯点灯装置などに用いるこの種の電源装置として、図３５に示す特公平５−８８０６７号のような回路がある。この従来例のインバータ回路ＩＮＶはバイポーラ型のパワートランジスタからなるスイッチング素子Ｑ１〜Ｑ４に逆並列接続されたダイオードＤ１〜Ｄ４と、スイッチング素子Ｑ１〜Ｑ４を制御する無安定マルチバイブレータよりなる制御回路ＣＴＲとで構成され、スイッチング素子Ｑ１，Ｑ２の直列回路と、スイッチング素子Ｑ３、Ｑ４の直列回路との中間点にインダクタＬ１、コンデンサＣ１及び放電灯Ｌよりなる共振負荷回路Ｚが接続されており、いわゆるフルブリッジ型インバータが形成されている。但し、制御回路ＣＴＲは図３６に示すようにトランジスタＴｒ１〜Ｔｒ４と、パルストランスＰＴ１，ＰＴ２を用いて形成され、ａ，ｂは電源端子、ｃ，ｃ’、ｄ，ｄ’、ｅ，ｅ’、ｆ，ｆ’は各スイッチング素子Ｑ１〜Ｑ４の制御信号を出力する制御端子であり、制御回路ＣＴＲから出力される制御信号によってスイッチング素子Ｑ１，Ｑ２及びスイッチング素子Ｑ３、Ｑ４が交互にオンオフされるようになっており、スイッチング素子Ｑ１，Ｑ３は互いに逆相でスイッチングするようになっている。
【００１１】
一方、ＡＣフィルタＦＬと、整流回路ＤＢと、インダクタＬ０と、インバータ回路ＩＮＶのスイッチング素子Ｑ１と、ダイオードＤ２と、平滑用コンデンサＣ０とでチョッパー回路ＣＰが構成され、整流回路ＤＢ出力をインダクタＬ０を介してスイッチング素子Ｑ１に印加し、スイッチング素子Ｑ１のオン時にインダクタＬ０に蓄積された電磁エネルギでスイッチング素子Ｑ１のオフ時にダイオードＤ２を介して平滑用コンデンサＣ０を充電し、この平滑用コンデンサＣ０の両端電圧がインバータ回路ＩＮＶの入力端ＩＮ１，ＩＮ２に印加されるようになっている。
【００１２】
以下、この従来例の動作について説明する。
【００１３】
図３７は高周波的動作を示す動作波形図であり、同図（ａ）はスイッチング素子Ｑ１のコレクタ・エミッタ電圧ＶCE、同図（ｂ）はスイッチング素子Ｑ１のコレクタ電流ＩC1、同図（ｃ）はダイオードＤ１の順方向電流ＩD1、同図（ｄ）はスイッチング素子Ｑ２のコレクタ電流ＩC2、同図（ｅ）はダイオードＤ２の順方向電流ＩD2、同図（ｆ）はインダクタＬ０に流れる電流すなわち整流回路ＤＢの出力電流ＩDC、同図（ｇ）は負荷電流Ｉｚである。
【００１４】
図３８は商用周波的動作を示す動作波形図であり、同図（ａ）は商用電源Ｖｓの電源電圧ＶAC、同図（ｂ）は整流回路ＤＢの出力電流ＩDC、同図（ｃ）は商用電源Ｖｓからの入力電流ＩAC、同図（ｄ）は平滑用コンデンサＣ０の両端電圧ＶC、同図（ｅ）はインバータ回路ＩＮＶから出力される高周波電圧ＶRFを示すものである。
【００１５】
今、商用電源ＶｓがＡＣフィルタＦＬを介して整流回路ＤＢに入力されると、整流回路ＤＢからダイオードブリッジにて全波整流された直流電圧（脈流電圧）が出力され、この直流電圧にて平滑用コンデンサＣ０がインダクタＬ０およダイオードＤ２を介して充電される。平滑用コンデンサＣ０が充電され、スイッチング素子Ｑ１，Ｑ４或いはスイッチング素子Ｑ２，Ｑ３の組のいずれか一方がオンし、他方がオフする。図３７における期間ｔ１はスイッチング素子Ｑ２，Ｑ３がオンし、スイッチング素子Ｑ１，Ｑ４がオフしている期間を示し、期間ｔ２はスイッチング素子Ｑ１，Ｑ４がオンし、スイッチング素子Ｑ２，Ｑ３がオフしている期間を示している。ここに、前記共振負荷回路ＺのＬＣ共振回路に振動電流が流れて、負荷電流Ｉｚが流れると、この負荷電流Ｉｚはスイッチング素子Ｑ１，Ｑ２、ダイオードＤ１、Ｄ２に分流して流れる。
【００１６】
なお、図は、ＬＣ共振回路の固有振動周波数よりもスイッチング素子Ｑ１，Ｑ２のスイッチング周波数を高く設定した場合の動作波形を示しており、負荷電流Ｉｚは遅れ位相となっている。
【００１７】
ところで、スイッチング素子Ｑ１がオンする期間ｔ２においては、スイッチング素子Ｑ１に、負荷電流Ｉｚの分流電流ＩC1’と、整流回路ＤＢからインダクタＬ０を通して流れる電流ＩDCとの合成電流ＩC1が流れる。この時、インダクタＬ０には電流ＩDCが流れることによる磁気エネルギが蓄積される。次に、期間ｔ２においてスイッチング素子Ｑ１がオフすると、スイッチング素子Ｑ１のオン時にインダクタＬ０に蓄積されていた磁気エネルギがチョッパーダイオードであるダイオードＤ２及び整流回路ＤＢのダイオードブリッジを介して平滑用コンデンサＣ０に放出され、平滑用コンデンサＣ０は上記磁気エネルギにて充電される。この場合、ダイオードＤ２に流れる電流ＩD2は負荷電流Ｉｚの分流電流ＩD2’と整流回路ＤＢの出力電流ＩDCとの合成電流となる。但し、図３７（ｂ），（ｅ），（ｆ）におけ２点鎖線部分は、低周波半サイクル中の変動（低周波リップルによる変動）を図示したものである。
【００１８】
以上のように、本従来例にあっては、インバータ回路ＩＮＶのスイッチング素子Ｑ１を共用する形で、ダイオードＤ２、インダクタＬ０等でチョッパー回路ＣＰが構成されている。このようにインバータ回路ＩＮＶのスイッチ素子Ｑ１およびその制御回路ＣＴＲ、ダイオードＤ２を流用して入力力率を改善するためのチョッパー回路ＣＰを構成しているので、上記の平滑回路の回路構成が簡単になるとともに安価な電源装置を提供することができるようになっている。
【００１９】
更に他の従来例として特許第２６９００４５号（米国特許第５，０６３，４９０号明細書）に示される図３９のような回路がある。本従来例は図３２に示す従来例と同様にパワーＭＯＳＦＥＴからなるスイッチング素子Ｑ１〜Ｑ４及びそれぞれののドレイン・ソース間に寄生するダイオードＤ１〜Ｄ４によりフルブリッジのインバータ回路ＩＮＶを構成し、スイッチング素子Ｑ１，Ｑ２の接続点とスイッチングＱ３，Ｑ４の接続点の間にインダクタＬ１、コンデンサＣ１、放電灯Ｌ１１よりなる共振負荷回路Ｚが接続されている。スイッチング素子Ｑ１のドレインはダイオードＤ３のカソードに接続され、ダイオードＤ３のアノードはダイオードＤ４のカソードに接続され、ダイオードＤ４のアノードはスイッチング素子Ｑ２のソースに接続されている。スイッチング素子Ｑ１，Ｑ２の接続点は商用電源Ｖｓの一端に接続されている。商用電源Ｖｓの他端は、インダクタＬ２，Ｌ０を介してダイオードＤ５，Ｄ６の接続点に接続されている。インダクタＬ２，Ｌ０の接続点と、商用電源Ｖｓの一端との間にはコンデンサＣ２が接続され、該コンデンサＣ２と， インダクタＬ２とでＡＣフィルタＦＬを構成している。
【００２０】
スイッチング素子Ｑ１のゲート・ソース間には、図４０（ｃ）に示す矩形波の駆動信号Ｓ１が入力しており、スイッチング素子Ｑ２のゲート・ソース間には図４０（ｄ）に示す矩形波の駆動信号Ｓ２が入力されている。これによりスイッチング素子Ｑ１，Ｑ２は交互にオン・オフされる。更にスイッチング素子Ｑ３の駆動信号Ｓ３はスイッチング素子Ｑ２の駆動信号Ｓ２と同じであり、スイッチング素子Ｑ４の駆動信号Ｓ４はスイッチング素子Ｑ１の駆動信号Ｓ１と同じで、スイッチング素子Ｑ３をスイッチング素子Ｑ２と同時にオン・オフし、スイッチング素子Ｑ４をスイッチング素子Ｑ１と同時にオン・オフするようになっている。
【００２１】
図４０（ａ）に示す商用電源Ｖｓの電圧ＶACが正の半サイクルのときに、スイッチング素子Ｑ１，Ｑ４がオンすると、インダクタＬ０、ダイオードＤ５、スイッチング素子Ｑ１を通る経路で商用電源ＶｓからインダクタＬ０に電流ＩＬ０が流れ、その電流値は図４０（ａ）に示す入力電圧ＶACの瞬時値に比例した傾きで図４０（ｂ）に示すように増加していく。このとき、スイッチング素子Ｑ１はインバータ用のスイッチング素子としても機能し、平滑用コンデンサＣ０からスイッチング素子Ｑ１，Ｑ４を介して共振負荷回路Ｚに電流を流す。
【００２２】
次にスイッチング素子Ｑ１がオフすると、インダクタＬ０、ダイオードＤ５、平滑用コンデンサＣ０、ダイオードＤ２、商用電源Ｖｓを通る経路で、インダクタＬ０のエネルギが放出され、平滑用コンデンサＣ０を充電する。このとき、スイッチング素子Ｑ２，Ｑ３がオンしており、平滑用コンデンサＣ０からスイッチング素子Ｑ３、共振負荷回路Ｚ、スイッチング素子Ｑ２を通る経路で、上記とは逆方向に共振負荷回路Ｚに電流を流す。
【００２３】
このように、商用電源Ｖｓの電圧ＶACが正の半サイクルでは、スイッチング素子Ｑ１がチョッパー用のスイッチング素子とインバータ用のスイッチング素子を兼ね、他のスイッチング素子Ｑ２〜Ｑ４はインバータ用のスイッチング素子としてだけ機能する。
【００２４】
次に、商用電源Ｖｓの電圧ＶACが負の半サイクルのときに、スイッチング素子Ｑ２，Ｑ３がオンすると、商用電源Ｖｓ、スイッチング素子Ｑ２、ダイオードＤ６、インダクタＬ０を通る経路で、インダクタＬ０に電流ＩＬ０が流れ、その電流値は入力する電圧ＶACの瞬時値に比例した傾きで増加して行く。このとき、スイッチング素子Ｑ２はインバータ用のスイッチング素子としても機能し、平滑用コンデンサＣ０からスイッチング素子Ｑ３、共振負荷回路Ｚ、スイッチング素子Ｑ２を通る経路で共振負荷回路Ｚに電流を流す。図４０（ｅ）は共振負荷回路Ｚ内の放電灯Ｌに流れるランプ電流Ｉｌａを示す。
【００２５】
次に、スイッチング素子Ｑ２がオフすると、商用電源Ｖｓ、ダイオードＤ１、平滑用コンデンサＣ０、ダイオードＤ２、インダクタＬ０を通る経路で、インダクタＬ０のエネルギが放出され、平滑用コンデンサＣ０を充電する。このとき、スイッチング素子Ｑ１，Ｑ４がオンしており、平滑用コンデンサＣ０からスイッチング素子Ｑ１，Ｑ４を介して、上記とは逆方向に共振負荷回路Ｚに電流を流す。このように、商用電源Ｖｓの電圧ＶACが負の半サイクルでは、スイッチング素子Ｑ２がチョッパー用のスイッチング素子とインバータ用のスイッチング素子の働きを兼ね、スイッチング素子Ｑ１，Ｑ３，Ｑ４はインバータ用のスイッチング素子としてだけ機能する。
【００２６】
したがって、上記従来例回路にあっては、インバータ用のスイッチング素子Ｑ１，Ｑ２がチョッパー回路ＣＰのスイッチング素子を兼ね、且つ少ない素子数で構成されいるｔめ、電力損失が少なく、回路構成も簡単になるという利点がある。また、上記従来例回路にあっては、商用電源Ｖｓの電圧ＶACの半サイクル毎に各スイッチング素子Ｑ１，Ｑ２が交互にチョッパー回路ＣＰ用及びインバータ回路ＩＮＶ用のスイッチング素子として働くので、スイッチング素子Ｑ１個当たりのストレスが軽減されるという利点があり、またスイッチング素子Ｑ１，Ｑ２の電力損失のバランスが取れているので、例えば放熱構造は同じで良い。さらにスイッチング素子Ｑ１，Ｑ２はチョッパー回路ＣＰ用及びインバータ回路ＩＮＶ用のスイッチング素子として動作しているから、別個にチョッパー駆動回路を設ける必要がなく、また駆動回路の構成も簡単化される。なお、商用電源ＶｓとインダクタＬ０の間に、インダクタＬ２とコンデンサＣ３よりなるＡＣフィルタＦＬを挿入して入力電流Ｉinを連続的にすることにより、入力電流歪率を低減することができ、また入力電流Ｉinを入力電圧ＶACと同相の正弦波にできるので、入力力率はほぼ１となる。
【００２７】
また、特許第２６９００４５号（米国特許第５，０６３，４９０号明細書）において、電源極性検出手段により検出された電源極性に対応して、入力制御可能なスイッチング素子を間欠的に停止させる方式が提案されている。具体的には、図４０に示すように、商用電源Ｖｓの電源極性が正（ＶAC＞０）のときには、スイッチング素子Ｑ１の動作を間欠的に停止させる。反対に、商用電源Ｖｓの電源極性が負（ＶAC＜０）のときには、スイッチング素子Ｑ２の動作を間欠的に停止させる。このように、入力制御可能なスイッチング素子Ｑ１，Ｑ２の動作を間欠的に停止させることにより、商用電源Ｖｓからの電力供給を自由に減少させることができ、電力供給の過剰により平滑用のコンデンサＣ０の電圧ＶDCが上昇するのを防止できる。
【００２８】
【発明が解決しようとする課題】
図３２に示す従来例は、フルブリッジ構成のインバータ回路ＩＮＶにより構成される電力変換回路であり、インバータ回路ＩＮＶのスイッチング周波数を可変することにより、負荷出力を制御可能とする。
【００２９】
ところが、図３２の直流電源ＶDCを商用電源を整流平滑して作成する場合において、このスイッチング周波数を変化させると、商用電源側に高周波が漏れる問題がある。そこで、商用電源を整流するダイオードブリッジの入力端などに高周波成分が商用電源側に漏れることを防止するフィルタが設けられる。
【００３０】
しかしながら、負荷出力の幅広い制御のためにはスイッチング素子のスイッチング周波数を幅広く制御することが必要となり、このような高周波成分を除去する上記フィルタの設計が複雑になるという問題がある。
【００３１】
更に近年、省資源、省エネルギの観点から管径が１８〜２９ｍｍ程度と細く、光路長が１４００〜２５００ｍｍと長い高出力の放電灯が開発されている。例えば図４１（ａ）、（ｂ）に示すような一端部にフィラメント電極２を有し、他端部に閉塞部３を有する複数本の環形発光管１が同心円状に配置され、これら複数の環形発光管１の閉塞部３の近傍がブリッジ接合部４によって接合されて、内部に一本の放電路が形成されると共に、上記閉塞部３に最冷点箇所イが形成され、且つ環形発光管１の両端部を包囲する口金５を具備してなる環形蛍光灯がある。
【００３２】
この種の放電灯はランプ効率を上げるため、細管化しており、従来の各種蛍光灯と比べて相対的にランプ電流が小さく、ランプ電圧が高くなっている。また、この種の高効率放電灯は、管径が従来の放電灯と比べて細いため、フィラメント電極２を設置する空間的余裕が少ないので、フィラメント電極２が小型化しており、断線防止のため予熱電流を精度良く制御する必要があり、点灯時の常時に流す予熱電流（常時予熱電流と言う）に関しても制限が設けられている。ところで放電灯の一対のフィラメント電極の夫々の非電源端間に予熱用コンデンサを接続するＣ予熱方式にて設計する場合、予熱用コンデンサの容量を一定とすると、常時予熱電流は、ランプ電圧が大きくなるほど、また予熱電流の周波数すなわちスイッチング素子のスイッチング周波数が高くなるほど大きくなる。放電灯負荷において、調光を深くしていけばランプ電圧は上昇していくので、常時予熱電流を抑えるためにはスイッチング周波数をあまり高くすることができず、スイッチング周波数のみで負荷出力を調整できる範囲は限られてしまうという課題がある。
【００３３】
スイッチング周波数を変えずに出力調整をするためには、スイッチング素子のオン時間を変化させて行なう方法が考えられる。しかしながら、負荷出力を幅広く調整するためには、オン時間を大きく変化させる必要があり、このときスイッチング素子がオンしたときに正の電流から始まる、所謂ハードスイッチング動作（寄生容量の影響でスパイク電流が流れてしまうようなスイッチング）となると、スイッチング素子のオンの瞬間に貫通電流が流れ、ストレスやノイズが大きくなる。
【００３４】
全てのスイッチング素子についてこのようなハードスイッチング動作とならないように制御しつつ、負荷出力を幅広く調整することが困難である。これに加えて、図３５や図３９に示す従来例は、いずれもフルブリッジ構成のインバータ回路ＩＮＶのスイッチング素子の一部がチョッパー回路のスイッチング素子の一部を兼ねており、電源投入後フルブリッジ回路動作により負荷に電力を供給しながら平滑用コンデンサＣ０に電荷を供給する回路構成となっている。
【００３５】
そのため負荷出力と直流電源電圧を独立に制御することが困難であり、放電灯の調光点灯など、出力調整に応じて平滑用コンデンサＣ０の電源電圧を制御することが困難である。
【００３６】
また、図３９の従来例において、放電灯の調光時、対角に位置する２つのスイッチング素子を同時に間欠動作することにより負荷出力を制御可能であるが、負荷回路には連続的な共振電流を供給することが困難となるという課題がある。
【００３７】
本発明は上記の点に鑑みて為されたもので、その目的とするところはフルブリッジ構成のインバータ回路を用いた電源装置において、スイッチング周波数の変化幅を小さくして、かつ全てのスイッチング素子がハードスイッチング勲作とならずに幅広い負荷出力調整を可能とした電源装置を提供することを目的とする。
【００３８】
更にチョッパー回路のスイッチング素子とインバータ回路の一部のスイッチング素子とを兼用している回路構成において、上記目的に加え、負荷出力調整時にも平滑用コンデンサの電圧の制御が可能である電源装置を提供することを目的とする。
【００３９】
【課題を解決するための手段】
請求項１の発明では、２つのスイッチング素子を直列接続した直列回路を直流電源と並列に２組接続するとともに、各々の直列回路のスイッチング素子の接続点間に少なくともＬＣ共振回路と負荷からなる共振負荷回路を接続したフルブリッジ構成のインバータ回路からなる電源装置において、全ての前記スイッチング素子を略等しいスイッチング周波数で動作させるとともに、各々の前記直列回路のスイッチング素子を交互にオンオフさせ、一方の前記直列回路のスイッチング素子の内、前記直流電源の低電位側に接続されるスイッチング素子のオンするタイミングと、他方の前記直列回路のスイッチング素子の内、前記直流電源の高電位側に接続されるスイッチング素子のオンするタイミングとを略等しくし、前記オンするタイミングを略等しくしたスイッチング素子の少なくとも一方のオンデューティー比を小さくして負荷出力を低下させ、前記オンデューティー比で動作するスイッチング素子のオフするタイミングの電流が正となる範囲で前記オンデューティー比を制御することを特徴とする。
【００４０】
請求項２の発明では、２つのスイッチング素子を直列接続した直列回路を平滑用コンデンサと並列に２組接続するとともに、各々の直列回路のスイッチング素子の接続点間に少なくともＬＣ共振回路と負荷からなる共振負荷回路を接続し、前記任意の１つのスイッチング素子の両端に並列に、商用電源を整流する整流回路とインダクタンスとの直列回路を接続することによりチョッパー回路動作を可能とするスイッチング動作を行うチョッパー兼用スイッチング素子として当該スイッチング素子を用い、該チョッパー兼用スイッチング素子と直列に接続するスイッチング素子に逆並列にチョッパーダイオードを接続した電源装置において、全ての前記スイッチング素子を略等しいスイッチング周波数で動作させるとともに、各々の前記直列回路のスイッチング素子を交互にオンオフさせ、一方の前記直列回路のスイッチング素子の内、前記直流電源の低電位側に接続されるスイッチング素子のオンするタイミングと、他方の前記直列回路のスイッチング素子の内、前記直流電源の高電位側に接続されるスイッチング素子のオンするタイミングとを略等しくし、前記オンするタイミングを略等しくしたスイッチング素子の少なくとも一方のオンデューティー比を小さくして負荷出力を低下させ、前記オンデューティー比で動作するスイッチング素子のオフするタイミングの電流が正となる範囲で前記オンデューティー比を制御することを特徴とする。
【００４１】
請求項３の発明では、２つのスイッチング素子を直列接続した直列回路を平滑用コンデンサと並列に２組接続するとともに、各々の直列回路のスイッチング素子の接続点間に少なくともＬＣ共振回路と負荷からなる共振負荷回路を接続し、前記平滑用コンデンサの両端間に２つの整流ダイオードを直列接続した回路を並列に接続し、この２つの整流ダイオードの接続点と、一方の前記直列回路のスイッチング素子の接続点との間に、少なくとも商用電源とインダクタの直列回路を接続することより一方の前記直列回路のスイッチング素子を、商用周波数の半周期毎に交互にチョッパー回路動作を行うチョッパー兼用スイッチング素子として動作させる電源装置において、全ての前記スイッチング素子を略等しいスイッチング周波数で動作させるとともに、各々の前記直列回路のスイッチング素子を交互にオンオフさせ、一方の前記直列回路の、直流電源の低電位側に接続されるスイッチング素子のオンするタイミングと、他方の前記直列回路の、直流電源の高電位側に接続されるスイッチング素子のオンするタイミングとを略等しくし、前記オンするタイミングを略等しくしたスイッチング素子の少なくとも一方のオンデューティー比を小さくすることにより負荷出力を低下させ、前記オンデューティー比で動作するスイッチング素子のオフするタイミングの電流が正となる範囲で前記オンデューティー比を制御することを特徴とする。
【００４２】
請求項４の発明では、請求項２又は３の発明において、前記チョッパー兼用のスイッチング素子のオンするタイミングと、前記直流電源の同一電位に接続されていない他方の前記直列回路のスイッチング素子のオンするタイミングとを略等しくしたことを特徴とする。
【００４３】
請求項５の発明では、請求項２〜４の何れかの発明において、前記チョッパー兼用のスイッチング素子のオンデューティー比を、整流後の商用電源電圧の脈流山部より脈流谷部で小さくすることを特徴とする。
【００４４】
請求項６の発明では、請求項５の発明において、前記スイッチング素子のスイッチング周波数を、商用電源電圧の絶対値の谷部より山部で高くすることを特徴とする。
【００４５】
請求項７の発明では、請求項１〜３の何れかの発明において、一方の前記直列回路の、前記直流電源の低電位側に接続されるスイッチング素子のオンするタイミングと、他方の前記直列回路の、前記直流電源の高電位側に接続されるスイッチング素子のオンするタイミングとを略等しくし、これらスイッチング素子の内、チョッパー兼用でないスイッチング素子のオンデューティー比を、前記ＬＣ共振回路のインダクタとコンデンサのインピーダンスの積が大きい時は大きく、小さい時は小さくすることを特徴とする。
【００４６】
請求項８の発明では、請求項２又は３の発明において、前記チョッパー兼用のスイッチング素子のオンデューティー比を、商用電源の電圧の絶対値が小さい時は小さく、大きい時は大きくすることを特徴とする。
【００４７】
請求項９の発明では、請求項１〜３の何れかの発明において、前記負荷が放電灯であることを特徴とする。
【００４８】
請求項１０の発明では、請求項９の発明において、前記放電灯が、定格ランプ電圧が略９７Ｗ、定格ランプ電流が略０．４３Ａ、ランプ電圧が略２２９Ｖの環形蛍光灯であることを特徴とする。
【００４９】
請求項１１の発明では、請求項９の発明において、前記放電灯が、定格ランプ電圧が略６８Ｗ、定格ランプ電流が略０．４３Ａ、ランプ電圧が略１６０Ｖの環形蛍光灯であることを特徴とする。
【００５０】
請求項１２の発明では、請求項９の発明において、前記放電灯が、光路長が略１４００〜２５００ｍｍ、管径が略１８〜２９ｍｍであることを特徴とする。
【００５１】
請求項１３の発明では、請求項１０の発明において、ＬＣ共振回路のインダクタの一端と前記放電灯の第１のフィラメント電極の一端を接続し、前記第１のフィラメント電極の他端を予熱用のコンデンサの一端に接続し、前記予熱用のコンデンサの他端を前記放電灯の第２のフィラメント電極の他端に接続してなる回路が、前記ＬＣ共振回路に含まれることを特徴とする。
【００５２】
請求項１４の発明では、請求項１３の発明において、前記チョッパー兼用のスイッチング素子のオンデューティー比を小さくして、より低いスイッチング周波数で調光点灯を行ない、常時予熱電流を上限値以下に抑えたことを特徴とする。
【００５３】
請求項１５の発明では、請求項１３の発明において、一方の前記直列回路の、前記直流電源の低電位側に接続されるスイッチング素子のオンするタイミングと、他方の前記直列回路の、前記直流電源の高電位側に接続されるスイッチング素子のオンするタイミングとを略等しくし、これらスイッチング素子の内、チョッパー兼用でないスイッチング素子のオンデューティー比を小さくして、より低いスイッチング周波数で調光点灯を行なうことを特徴とする。
【００５４】
請求項１６の発明では、請求項２の発明において、上記スイッチング素子がパワーＭＯＳＦＥＴで構成して、該パワーＭＯＳＦＥＴの寄生ダイオードをチョッパーダイオードとしたことを特徴とする請求項２記載の電源装置。
【００５５】
【発明の実施の形態】
（実施形態１）
本実施形態は、図１に示す回路を主回路構成とするものであり、この回路は図３２の従来例の回路構成と同じであるので、同じ記号、番号を付して構成の説明は省略する。尚ＣＴＲはスイッチング素子Ｑ１〜Ｑ４の駆動信号を発生してスイッチング素子Ｑ１〜Ｑ４を制御する制御回路である。
【００５６】
図２は本実施形態の動作を説明するためのタイミングチャートであり、この図２を用いて本実施形態において特徴的な動作を説明する。
【００５７】
図２（ａ）〜（ｄ）に示すように、スイッチング素子Ｑ１とＱ２，スイッチング素子Ｑ３とＱ４は交互にオン・オフする。ここでスイッチング素子Ｑ１〜Ｑ４のスイッチング周波数は、インダクタＬ１、コンデンサＣ１からなるＬＣ共振回路、放電灯Ｌ及び直流カット用コンデンサＣｃからなる共振負荷回路Ｚの共振周波数よりも高いものである。
【００５８】
本実施形態では、負荷出力を低下させる場合、スイッチング素子Ｑ２のオンのタイミングと、スイッチング素子Ｑ２の対角位置にあるスイッチング素子Ｑ３のオンのタイミングを略等しくし、スイッチング素子Ｑ３のオン時間を短くすることで行なうものである。言い換えれば、スイッチング素子Ｑ１のオフするタイミングと、スイッチング素子Ｑ１の対角位置にあるスイッチング素子Ｑ４とのオフのタイミングを略等しくし、スイッチング素子Ｑ４のオン時間を長くすることと等価である。
【００５９】
フルブリッジ構成のインバータ回路ＩＮＶにおいて、スイッチング素子Ｑ１とＱ２，スイッチング素子Ｑ３とＱ４を交互にオン・オフさせ、制御回路ＣＴＲから出力されるスイッチング素子Ｑ１とＱ４，スイッチング素子Ｑ２とＱ３の駆動信号を等しく、そのオンデューテイ比を５０%としたとき、負荷に最大出力が得られる。この状態から、スイッチング素子Ｑ２のオンのタイミングとスイッチング素子Ｑ３のオンのタイミングとを略等しくしたまま、制御回路ＣＲＴの制御の下で、スイッチング素子Ｑ３のオンデューティー比を図２（ｃ）で矢印により示すように変化させると、大きくしても小さくしても負荷出力は低下する方向に向かう。
【００６０】
これは、共振負荷回路Ｚに印加される矩形波電圧Ｖ１が、例えば図２（ｅ）に示すようになって、その基本波成分が小さくなるためで、これによって、スイッチング素子Ｑ３のオン時間を変化させることで、スイッチング素子のスイッチング周波数を変化させることなく、負荷出力の調整を行なうことが可能となる。
【００６１】
ところが、スイッチング素子Ｑ２のオンのタイミングとスイッチング素子Ｑ３のオンのタイミングを略等しくしたまま、スイッチング素子Ｑ３のオンデューティー比を変化させた場合、図２（ｆ）に示す共振負荷回路Ｚに流れる電流Ｉｚの位相はほとんど変わらない。このため、図３（ａ）に示すように、スイッチング素子Ｑ３のデューティー比をｄ２より大きくして負荷出力を低下させようとした場合、スイッチング素子Ｑ３のオフ時のスイッチング素子Ｑ３に流れる電流ＩＱ３は図３（ｂ）のように負であるので、ハードスイッチング動作となってしまう。これに対し、スイッチング素子Ｑ３のデューティー比を小さくする場合は、ｄ１まで小さくしてもハードスイッチング動作にならないので、ストレスやノイズを増やすことなく負荷出力を調整できる範囲が広くとれるということになる。
【００６２】
尚図２（ｇ）〜（ｊ）はスイッチング素子Ｑ１〜Ｑ４に流れる電流ＩＱ１〜ＩＱ４を示す。
【００６３】
このように本実施形態はフルブリッジ構成の電源装置において、スイッチング周波数を変化させることなく、かつ全てのスイッチング素子Ｑ１〜Ｑ４をハードスイッチング動作することなしに幅広い負荷出力調整を行なうことができる効果がある。
（実施形態２）
本実施形態は実施形態１と同じ回路構成を用いるものであるから、回路構成は図１を参照する。図４は本実施形態の動作を説明するためのタイミングチャートを示す。
【００６４】
而して本実施形態は図４（ａ）〜（ｄ）に示すようにスイッチング素子Ｑ１とＱ２、スイッチング素子Ｑ３とＱ４は交互にオン・オフし、負荷出力を低下させる場合、スイッチング素子Ｑ２のオンのタイミングと、スイッチング素子Ｑ２の対角位置にあるスイッチング素子Ｑ３のオンのタイミングとを略等しくしたものであるが、実施形態１と違う点は、図４（ｂ）で矢印により示すようにスイッチング素子Ｑ２のオン時間を短く（オンデューティを小さく）することで行なうものである。
【００６５】
本実施形態も実施形態１と同様に、フルブリッジ構成のインバータ回路ＩＮＶにおいて、全てのスイッチング素子Ｑ１〜Ｑ４をハードスイッチング動作することなしに幅広い負荷出力調整を行なうことができる効果がある。
【００６６】
尚図４（ｅ）は共振負荷回路Ｚに印加される電圧Ｖ１を示す。
（実施形態３）
本実施形態は実施形態１と同じ回路構成を用いるものであるから、回路構成は図１を参照する。図５は本実施形態の動作を説明するためのタイミングチャートを示す。
【００６７】
而して本実施形態も実施形態１と同様に、図５（ａ）〜（ｄ）に示すようにスイッチング素子Ｑ１とＱ２、スイッチング素子Ｑ３とＱ４は交互にオンオフし、負荷出力を低下させる場合、スイッチング素子Ｑ１のオンのタイミングと、スイッチング素子Ｑ１の対角位置にあるスイッチング素子Ｑ４のオンのタイミングとを略等しくしたものであり、図５（ａ）で矢印により示すようにスイッチング素子Ｑ１のオン時間を短く（オンデューティを小さく）することで行なうものである。
【００６８】
本実施形態も上記の各実施形態１，２と同様に、フルブリッジ構成のインバータ回路ＩＮＶにおいて、全てのスイッチング素子Ｑ１〜Ｑ４をハードスイッチング動作することなしに幅広い負荷出力調整を行なうことができる効果がある。
【００６９】
尚図５（ｅ）は共振負荷回路Ｚに印加される矩形波電圧Ｖ１を示す。
（実施形態４）
本実施形態は実施形態１と同じ回路構成を用いるものであるから、回路構成は図１を参照する。図６は本実施形態の動作を説明するためのタイミングチャートを示す。
【００７０】
而して本実施形態も実施形態３と同様に、図６（ａ）〜（ｄ）に示すようにスイッチング素子Ｑ１とＱ２、スイッチング素子Ｑ３とＱ４は交互にオンオフし、負荷出力を低下させる場合、スイッチング素子Ｑ１のオンのタイミングと、スイッチング素子Ｑ１の対角位置にあるスイッチング素子Ｑ４のオンのタイミングとを略等しくしたものであるが、実施形態３と違う点は、図６（ｄ）に示すようにスイッチング素子Ｑ４のオン時間を短く（オンデューティを小さく）することで行なうものである。
【００７１】
本実施形態も上記の実施形態１〜３と同様に、フルブリッジ構成のインバータ回路ＩＮＶにおいて、全てのスイッチング素子をハードスイッチング動作することなしに幅広い負荷出力調整を行なうことができる効果がある。
【００７２】
尚図６（ｅ）は共振負荷回路Ｚに印加される矩形波電圧Ｖ１を示す。
（実施形態５）
本実施形態は実施形態１と同じ回路構成を用いるものであるから、回路構成は図１を参照する。図７は本実施形態の動作を説明するためのタイミングチャートを示す。
【００７３】
而して本実施形態も実施形態１と同様に、図７（ａ）〜（ｄ）に示すようにスイッチング素子Ｑ１とＱ２、スイッチング素子Ｑ３とＱ４は交互にオンオフし、負荷出力を低下させる場合、スイッチング素子Ｑ２のオンのタイミングと、スイッチング素子Ｑ２の対角位置にあるスイッチング素子Ｑ３のオンのタイミングとを略等しくしたものであるが、実施形態１と違う点は図７（ｂ）（ｃ）で矢印により示すようにスイッチング素子Ｑ２，Ｑ３のオン時間を短く（オンデューティを小さく）することで行なうものである。この場合、両スイッチング素子Ｑ２，Ｑ３のオン時間が短くなると、共振負荷回路Ｚに印加される矩形波電圧Ｖ１は図７（ｅ）に示すように基本波成分が更に小さくなるため、実施形態１，２よりも更に負荷出力を絞ることが可能になる。
【００７４】
本実施形態も実施形態１〜４と同様に、フルブリッジ構成のインバータ回路ＩＮＶにおいて、全てのスイッチング素子Ｑ１〜Ｑ４をハードスイッチング動作することなしに幅広い負荷出力調整を行なうことができる効果があり、特に実施形態１，２よりも更に幅広く負荷出力調整を行なうことが可能となる。
【００７５】
尚本実施形態と同様に、実施形態３においてスイッチング素子Ｑ１，Ｑ４の両方のオン時間を短くすることでも良いことは言うまでもない。
（実施形態６）
本実施形態は図８に示す回路を主回路構成とするものであって、図３５に示す従来例と同様に、スイッチング素子Ｑ１〜Ｑ４をブリッジ接続してフルブリッジ構成としたインバータ回路ＩＮＶのスイッチング素子の１個（図８ではスイッチング素子Ｑ２）がチョッパー回路ＣＰのスイッチング素子を兼ねており、チョッパー回路ＣＰにより入力電流の高調波歪を抑制しつつ、フルブリッジ回路のインバータ回路ＩＮＶにより共振負荷回路Ｚに高周波電力を供給するものである。
【００７６】
本実施形態は実施形態１〜実施形態５と同様の制御により負荷出力を低下させるものであるが、チョッパー回路ＣＰのスイッチング素子と兼用するインバータ回路ＩＮＶのスイッチング素子Ｑ２のオンのタイミングと、スイッチング素子Ｑ２の対角位置のスイッチング素子Ｑ３のオンのタイミングとを略等しくし、スイッチング素子Ｑ３のオン時間を短くすることを特徴とする。インバータ回路ＩＮＶの構成は実施形態１の回路構成と同じフルブリッジ構成であるが、チョッパー回路ＣＰではスイッチング素子Ｑ２のドレイン・ソース間にインダクタＬ０を介してダイオードブリッジＤＢの出力端間を接続し、このダイオードＤ７〜Ｄ１０からなるダイオードブリッジＤＢの入力端間にＡＣフィルタＦＬを介して商用電源Ｖｓを接続してある。またインバータ回路ＩＮＶの構成は、実施形態１の図１で示すインバータ回路ＩＮＶと同じ構成であるが、制御回路の図示は省略してある。またチョッパー回路ＣＰの動作は図３５の従来例と同じ動作を為すものであるから、ここでは説明は省略する。尚図では平滑用コンデンサＣ０をインバータ回路ＩＮＶの枠内に入れて図示しているが、チョッパー回路ＣＰに含まれるものである（後述する同様な実施形態でも同じように図示している）。
【００７７】
而して制御回路（図示せず）の制御の下で、スイッチング素子Ｑ１〜Ｑ４が図９（ａ）〜（ｄ）に示すタイミングでオン・オフするとき、遅相の共振電流たる負荷電流Ｉｚ及びチョッパー電流ＩＬ０が図９（ｅ）、（ｆ）に示すように流れる。個々のスイッチング素子Ｑ１〜Ｑ４に流れる電流に着目すると、チョッパー回路ＣＰと共用されるスイッチング素子Ｑ２のオン時には、遅相電流である負荷電流ＩｚとインダクタＬ０に流れるチョッパー電流ＩＬ０の合成電流ＩＱ２が図９（ｈ）に示すように流れる。同様にスイッチング素子Ｑ１には負荷電流Ｉｚと、チョッパー電流ＩＬ０のマイナス電流とが図９（ｇ）に示すように流れる。またスイッチング素子Ｑ３，Ｑ４には負荷電流Ｉｚのみが図９（ｉ）、（ｊ）に示すよう流れる。
【００７８】
本実施形態では制御回路（図示せず）の制御の下でスイッチング素子Ｑ２のオンデューティ比により入力電力を制御する。スイッチング素子Ｑ２のオンデューティ比を大きくすると商用電源Ｖｓから引き込まれる電力が大きくなり、反対にスイッチング素子Ｑ２のオンデューティ比を小さくすると、商用電源Ｖｓから引き込まれる電力が小さくなる。このときスイッチング素子Ｑ１はスイッチング素子Ｑ２と相補的にオン・オフする。
【００７９】
負荷出力制御は、実施形態１と同様にスイッチング素子Ｑ２のオンするタイミングと、スイッチング素子Ｑ２のと対角位置にあるスイッチング素子Ｑ３のオンするタイミングとを等しくし、スイッチング素子Ｑ３のオンデューティ比を５０%から小さくなる方向に制御することにより行なう。
【００８０】
このときスイッチング素子Ｑ４はスイッチング素子Ｑ３と相補的にオン・オフする。スイッチング素子Ｑ３のオンデューティ比が略５０%の時に最大出力となり、スイッチング素子Ｑ３のオンデューティ比を図９（ｃ）で矢印で示すように最大出力のときから小さくしていくことにより出力を調整する。
【００８１】
またスイッチング素子Ｑ２とＱ３のオンするタイミングを合わせることにより、スイッチング素子Ｑ３をハードスイッチングさせることなく出力制御することができる。一方実施形態２と同様にスイッチング素子Ｑ２のオンデューティ比を小さくすることにより、入力電力を制御することが可能となる。
【００８２】
つまり、本実施形態ではスイッチング素子Ｑ２のオンデューティ比により入力電力の制御を行い、スイッチング素子Ｑ３のオンデューテイ比により出力の制御を行なう。
【００８３】
以上のように本実施形態は図３５の従来例と同様に簡単な主回路構成により入力高調波歪を抑制できると同時に、入力電力と出力電力を独立して制御することにより幅広い出力制御を可能とする。
【００８４】
また、図１０に示すようにインダクタＬ０をダイオードブリッジＤＢの負の出力端と、スイッチング素子Ｑ２のソースとの間に挿入した回路構成でも同様な制御により同様の効果がある。図１０のその他の回路構成は図８の回路構成と同じである。
（実施形態７）
本実施形態は、図１１に示すようにチョッパー回路ＣＰのスイッチング素子をインバータ回路ＩＮＶのスイッチング素子Ｑ１で兼用した点において、実施形態６と相違する。チョッパー回路ＣＰでは商用電源ＶｓをＡＣフィルタＦＬを介して入力端に接続したダイオードブリッジＤＢの出力端間にインダクタＬ０を介してスイッチング素子Ｑ１のドレイン・ソース間に接続してある。尚図８の回路の構成要素と同じ構成要素には同じ記号を付し、またスイッチング素子Ｑ１〜Ｑ４の制御回路は図面上省略してある。
【００８５】
而して本実施形態の場合実施形態３と同様に制御回路（図示せず）の制御の下でスイッチング素子Ｑ１のオンのタイミングと、スイッチング素子Ｑ１の対角位置にあるスイッチング素子Ｑ４のオンのタイミングとを略等しくし、スイッチング素子Ｑ４のオン時間を短くすることにより負荷出力の調整を行なうのである。
【００８６】
また、実施形態６と同様にチョッパー回路ＣＰのスイッチング素子と兼用するスイッチング素子Ｑ１のオンデューティ比を小さくすることにより、入力電力の制御を行なうことができる。
【００８７】
以上のように構成される本実施形態も実施形態６と同様の効果がある。
（実施形態８）
本実施形態は、図１２に示す回路を主回路構成とするもので、図３９に示す従来例と同様に、フルブリッジ構成のインバータ回路ＩＮＶを用い、このインバータ回路ＩＮＶのスイッチング素子の２個（図１２ではスイッチング素子Ｑ１，Ｑ２）がチョッパー回路ＣＰのスイッチング素子を兼ねて、スイッチング素子Ｑ１の寄生ダイオードＤ１、スイッチング素子Ｑ２の寄生ダイオードＤ２及び、ダイオードＤ５、Ｄ６によりダイオードブリッジを構成し、チョッパー回路ＣＰにより入力電流の高調波歪を抑制しつつ、フルブリッジのインバータ回路ＩＮＶにより共振負荷回路Ｚに高周波電力を供給するものである。尚チョッパー回路ＣＰにおいて商用電源Ｖｓを入力端にＡＣフィルタＦＬを介して接続したダイオードブリッジＤＢの出力端の一方をスイッチング素子Ｑ１，Ｑ２の接続点にインダクタＬ０を介して接続し、他方をダイオードＤ５，Ｄ６の接続点に接続してある。インバータ回路ＩＮＶの構成は図８の構成と同じであって、制御回路の図示は省略してある。
【００８８】
而して本実施形態において商用電源Ｖｓの電圧ＶACが正のとき（ダイオードＤ５，Ｄ６の接続点側の電圧がスイッチング素子Ｑ１，Ｑ２の接続点側よりも高くなるとき）、スイッチング素子Ｑ１をチョッパー回路ＣＰと共用するスイッチング素子として動作させて、実施形態７と同様の制御を行なう。つまり、制御回路（図示せず）の制御の下で、スイッチング素子Ｑ１のオンデューティ比を小さくすることにより、入力電力の制御を行ない、スイッチング素子Ｑ１のオンのタイミングと、スイッチング素子Ｑ１の対角位置にあるスイッチング素子Ｑ４のオンのタイミングとを略等しくし、スイッチング素子Ｑ４のオン時間を短くすることにより負荷出力の調整を行なう。
【００８９】
一方商用電源Ｖｓの電圧ＶACが負のとき（スイッチング素子Ｑ１，Ｑ２の接続点側の電圧がダイオードＤ５，Ｄ６の接続点側よりも高くなるとき）、スイッチング素子Ｑ２をチョッパー回路ＣＰと共用するスイッチング素子として動作させて、実施形態６と同様の制御を行なう。つまり、スイッチング素子Ｑ２のオンデューテイ比を小さくすることにより、入力電力の制御を行ない、スイッチング素子Ｑ２のオンするタイミングと、スイッチング素子Ｑ２の対角位置にあるスイッチング素子Ｑ３のオンのタイミングとを略等しくし、スイッチング素子Ｑ３のオン時間を短くすることにより負荷出力の調整を行なう。
【００９０】
以上のように本実施形態は図３９に示す従来例と同様に簡単な主回路構成により入力高調波歪を抑制できると同時に、入力電力と出力電力を独立して制御することにより幅広い出力制御を可能とする。
（実施形態９）
本実施形態の回路構成は図８に示す実施形態６と同じ回路構成であるため、図８を参照する。尚図１３に本実施形態の動作説明用のタイミングチャートを示す。
【００９１】
本実施形態は図３５に示す従来例と同様に、フルブリッジ構成のインバータ回路ＩＮＶのスイッチング素子の１個（図８でのスイッチング素子Ｑ２）がチョッパー回路ＣＰのスイッチング素子を兼ねており、チョッパー回路ＣＰにより入力電流の高調波歪を抑制しつつ、フルブリッジのインバータ回路ＩＮＶにより共振負荷回路Ｚに高周波電力を供給するものである。
【００９２】
本実施形態は実施形態１〜実施形態５と同様の制御により負荷出力を低下させるものであるが、チョッパー回路ＣＰのスイッチング素子と兼用するスイッチング素子Ｑ２のオンのタイミングと、スイッチング素子Ｑ２の対角位置にあるスイッチング素子Ｑ３のオンのタイミングとを略等しくし、スイッチング素子Ｑ３だけ、オン時間を短くすることを特徴とする。
【００９３】
スイッチング素子Ｑ１〜Ｑ４が図１３（ａ）〜（ｄ）に示すタイミングでオンーオフするとき、遅相の負荷電流Ｉｚ及びチョッパー電流ＩＬ０が図１３（ｅ）及び（ｆ）に示すように流れる。個々のスイッチング素子Ｑ１〜Ｑ４に流れる電流に着目すると、チョッパー回路ＣＰのスイッチング素子と兼用するスイッチング素子Ｑ２のオン時には、遅相電流である負荷電流ＩｚとインダクタＬ０に流れるチョッパー電流ＩＬ０の合成電流ＩＱ２が図１３（ｈ）に示すように流れ、同様にスイッチング素子Ｑ１には負荷電流Ｉｚと、チョッパー電流ＩＬ０のマイナス電流とを合成した電流ＩＱ１が図１３（ｇ）に示すように流れる。スイッチング素子Ｑ３，スイッチング素子Ｑ４には負荷電流ＩｚのみがＩＱ３，ＩＱ４として図１３（ｉ）、（ｊ）に示すように流れる。
【００９４】
そして本実施形態において、負荷出力制御は、実施形態１と同様にスイッチング素子Ｑ２の対角位置にあるスイッチング素子Ｑ３のオンするタイミングをスイッチング素子Ｑ２と等しくし、スイッチング素子Ｑ３のオンデューテイ比を図１３（ｃ）で矢印により示すように５０%から小さくなる方向に制御することにより行なう。このときスイッチング素子Ｑ４について特に制約条件はない。スイッチング素子Ｑ３のオンデューティ比が略５０%の時に最大出力となり、スイッチング素子Ｑ３のオンデューティ比を最大出力のときから小さくしていくことにより出力を調整する。
【００９５】
またスイッチング素子Ｑ２のオンするタイミングとスイッチング素子Ｑ３のオンするタイミングを合わせることにより、スイッチング素子Ｑ３をハードスイッチングさせることなく出力制御することができる。つまり、スイッチング素子Ｑ３のオンデューティ比のみ変化させることにより、出力の制御を行なう。
【００９６】
以上のように構成された本実施形態は図３５に示す従来例と同様に簡単な主回路構成により入力高調波歪勧卯制できると同時に、出力制御を可能とする。
【００９７】
尚また図１０に示すような回路構成でも同様な制御により同様の効果がある。（実施形態１０）
本実施形態は図１１に示す実施形態６と同じ回路構成を使用するものであるから図１１を参照する。
【００９８】
上記の実施形態９ではインバータ回路ＩＮＶのスイッチング素子Ｑ２をチョッパー回路ＣＰと共用しているが、本実施形態ではインバータ回路ＩＮＶのスイッチング素子Ｑ１をチョッパー回路ＣＰと共用している。
【００９９】
つまり本実施形態の場合、実施形態３と同様にスイッチング素子Ｑ１のオンのタイミングと、スイッチング素子Ｑ１の対角位置にあるスイッチング素子Ｑ４のオンのタイミングとを略等しくし、スイッチング素子Ｑ４のオン時間を短くすることにより負荷出力の調整を行なうものである。
【０１００】
尚その他の回路構成及び動作は、実施形態９及び３の説明及び図面を参照することとして、ここでは省略する。
【０１０１】
本実施形態は後述する実施形態１１と同様の効果がある。
（実施形態１１）
本実施形態は図１２に示す実施形態８の回路構成と同じものを使用するので図１２を参照する。
【０１０２】
本実施形態は図３９に示す従来例や、実施形態８と同様に、フルブリッジ構成のスイッチング素子の２個（図１２ではスイッチング素子Ｑ１，Ｑ２）がチョッパー回路ＣＰのスイッチング素子を兼ねる２石兼用フルブリッジ構成のインバータ回路ＩＮＶを用いている。
【０１０３】
而して本実施形態において商用電源Ｖｓの電圧ＶACが正のとき、スイッチング素子Ｑ１をチョッパー回路ＣＰのスイッチング素子として兼用するものとして動作させて、実施形態１０と同様の制御を行なう。
【０１０４】
つまり、スイッチング素子Ｑ１のオンのタイミングと、スイッチング素子Ｑ１の対角位置にあるスイッチング素子Ｑ４のオンのタイミングとを略等しくし、スイッチング素子Ｑ４のオン時間を短くすることにより負荷出力の調整を行なう。
【０１０５】
一方商用電源Ｖｓの電圧ＶACが負のとき、スイッチング素子Ｑ２をチョッパー回路ＣＰのスイッチング素子と兼用するものとして動作させて、実施形態９と同様の制御を行なう。
【０１０６】
つまり、スイッチング素子Ｑ２のオンするタイミングと、スイッチング素子Ｑ２の対角位置のスイッチング素子Ｑ３のオンのタイミングとを略等しくし、スイッチング素子Ｑ３のオン時間を短くすることにより負荷出力の調整を行なう。
【０１０７】
本実施形態は図３９に示す従来例と同様に簡単な主回路構成により入力高調波歪を抑制できると同時に、出力制御を可能とする。
【０１０８】
（実施形態１２）
本実施形態は図８に示す実施形態６と同じ回路構成を用いたものであるから、回路構成の図示及び説明は実施形態６の説明を参照するものとする。本実施形態は図３５に示す従来例及び実施形態９と同様に、フルブリッジ構成のインバータ回路ＩＮＶのスイッチング素子の１個（図８ではスイッチング素子Ｑ２）がチョッパー回路ＣＰのスイッチング素子を兼ねており、チョッパー回路ＣＰにより入力電流の高調波歪を抑制しつつ、フルブリッジ構成のインバータ回路ＩＮＶにより共振負荷回路Ｚに高周波電力を供給するものである。
【０１０９】
本実施形態は実施形態１〜実施形態５と同様の制御により負荷出力を低下させるものであるが、チョッパー回路ＣＰと共用するスイッチング素子Ｑ２と、スイッチング素子Ｑ２の対角位置にあるスイッチング素子Ｑ３のオンのタイミングとを略等しくし、スイッチング素子Ｑ２とＱ３だけオン時間を短くすることを特徴とする。
【０１１０】
而して本実施形態ではスイッチング素子Ｑ１〜Ｑ４を図１４（ａ）〜（ｄ）に示すタイミングでオン・オフするとき、遅相の負荷電流Ｉｚ及びチョッパー電流ＩＬ０が図１４（ｅ）及び（ｆ）に示すように流れる。個々のスイッチング素子Ｑ１〜Ｑ４に流れる電流に着目すると、チョッパー回路ＣＰと共用するスイッチング素子Ｑ２のオン時には、遅相電流である負荷電流ＩｚとインダクタＬ０に流れるチョッパー電流ＩＬ０の合成電流ＩＱ２が図１４（ｈ）に示すように流れる。同様にスイッチング素子Ｑ１には負荷電流Ｉｚと、チョッパー電流ＩＬ０のマイナス電流が図１４（ｇ）に示すように電流ＩＱ１として流れる。スイッチング素子Ｑ３，スイッチング素子Ｑ４には負荷電流ＩｚのみがＩＱ３，ＩＱ４として図１４（ｉ）、（ｊ）に示すように流れる。
【０１１１】
本実施形態ではスイッチング素子Ｑ２のオンデューティ比により入力電力を制御する。そしてスイッチング素子Ｑ２のオンデューティ比を大きくすると商用電源Ｖｓから引き込まれる電力が大きくなり、反対にスイッチング素子Ｑ２のオンデューティ比を小さくすることにより商用電源Ｖｓから引き込まれる電力が小さくなる。このときスイッチング素子Ｑ１はスイッチング素子Ｑ２に依存することなくオン・オフする。負荷出力制御は、実施形態１と同様にスイッチング素子Ｑ２と対角に位置するスイッチング素子Ｑ３のオンするタイミングをスイッチング素子Ｑ２と等しくし、スイッチング素子Ｑ３のオンデューティ比を５０%から小さくなる方向に制御することにより行なう。このときスイッチング素子Ｑ４は、スイッチング素子Ｑ３に依存することなくオン・オフする。そしてスイッチング素子Ｑ３のオンデューティ比が略５０%の時に最大出力となり、スイッチング素子Ｑ３のオンデューティ比を最大出力のときから小さくしていくことにより出力を調整する。従ってスイッチング素子Ｑ２とＱ３のオンするタイミングを合わせることにより、スイッチング素子Ｑ３をハードスイッチングさせることなく出力制御することができる。一方実施形態２と同様にスイッチング素子Ｑ２のオンデューティ比を小さくすることにより、入力電力を制御することが可能となる。
【０１１２】
つまり、本実施形態ではスイッチング素子Ｑ２のオンデューティ比により入力電力の制御、スイッチング素子Ｑ３のオンデューテイ比により出力の制御を行なう。
【０１１３】
以上のように本実施形態は図３５に示す従来例と同様に簡単な主回路構成により入力高調波歪を抑制できると同時に、入力電力と出力電力を独立して制御することにより幅広い出力制御が可能とする。
【０１１４】
尚図１０に示すような回路構成でも同様な制御により同様の効果がある。
（実施形態１３）
本実施形態は図１０に示す回路を主回路構成とするものであり、スイッチング素子Ｑ１をチョッパー回路ＣＰと共用するものである。
【０１１５】
この場合上記の実施形態１２と同様にスイッチング素子Ｑ１のオンのタイミングと、スイッチング素子Ｑ１の対角位置にあるスイッチング素子Ｑ４のオンのタイミングとを略等しくし、スイッチング素子Ｑ４のオン時間を短くすることにより負荷出力の調整を行なうものである。
【０１１６】
また、実施形態１２と同様にチョッパー回路ＣＰと共用するスイッチング素子Ｑ１のオンデューティ比を小さくすることにより、入力電力の制御を行なうことができる。
【０１１７】
尚回路構成は図１０を参照として、ここでは省略する。また動作説明は実施形態１２の動作説明を参照し、ここでは省略する。
【０１１８】
而して本実施形態も実施形態１２と同様の効果がある。
（実施形態１４）
本実施形態の回路構成は図１２に示す実施形態８の回路構成と同じ構成であるから、図１２を参照してここでは図示しない。
【０１１９】
本実施形態の回路構成では、図３９に示す従来例、実施形態８、実施形態１１と同様に、フルブリッジ構成のインバータ回路ＩＮＶのスイッチング素子の２個（図１２ではスイッチング素子Ｑ１，Ｑ２）がチョッパー回路ＣＰのスイッチング素子を兼ねる。
【０１２０】
本実施形態において商用電源Ｖｓの電圧ＶACが正のとき、スイッチング素子Ｑ１をチョッパー回路ＣＰと共用するスイッチング素子として動作させて、実施形態１２と同様の制御を行なう。
【０１２１】
つまり、スイッチング素子Ｑ１のオンデューティ比を小さくすることにより、入力電力の制御を行ない、スイッチング素子Ｑ１のオンのタイミングと、スイッチング素子Ｑ１の対角位置にあるスイッチング素子Ｑ４のオンのタイミングとを略等しくし、スイッチング素子Ｑ４のオン時間を短くすることにより負荷出力の調整を行なう。
【０１２２】
一方商用電源Ｖｓの電圧ＶACが負のとき、スイッチング素子Ｑ２をチョッパー回路ＣＰと共用するスイッチング素子として動作させて、実施形態１３と同様の制御を行なう。
【０１２３】
つまり、スイッチング素子Ｑ２のオンデューティ比を小さくすることにより、入力電力の制御を行ない、スイッチング素子Ｑ２のオンのタイミングと、スイッチング素子Ｑ２の対角位置にあるスイッチング素子Ｑ３のオンのタイミングとを略等しくし、スイッチング素子Ｑ３のオン時間を短くすることにより負荷出力の調整を行なう。
【０１２４】
本実施形態は図３９に示す従来例と同様に簡単な主回路構成により入力高調波歪を抑制できると同時に、入力電力と出力電力を独立して制御することにより幅広い出力制御が可能とする。
【０１２５】
（実施形態１５）
本実施形態の主回路構成は図１５に示す回路からなり、本実施形態の回路構成は図８の回路構成においてインダクタＬ０と、スイッチング素子Ｑ１，Ｑ２の接続点との間にダイオードＤ０を挿入した点と、共振負荷回路Ｚに流れる電流Ｉｚの向きを除いて図８の回路と略同じ構成であり、チョッパー回路ＣＰのスイッチング素子としてフルブリッジ構成のインバータ回路ＩＮＶのスイッチング素子Ｑ２を兼用させている。尚図１５の回路構成要素には図８の回路構成要素と同じ記号を付して、構成の説明は省略する。
【０１２６】
而してスイッチング素子Ｑ１乃至Ｑ４の周波数やオンデューティを図１６（ａ）〜（ｄ）に示すように一定で駆動したときの｜ＶAC｜の山部と谷部でのスイッチング素子Ｑ２に流れる電流ＩＱ２は図１６（ｇ）に示すような波形となる。この電流ＩＱ２はチョッパー電流ＩＬ０と図１６（ｅ）に示す共振負荷回路Ｚに流れる遅相の負荷電流Ｉｚとの合成電流である。
【０１２７】
一方、図１６（ｆ）に示すチョッパー電流ＩＬ０は｜ＶAC｜ に比例するので｜ＶAC｜の山部で大きく、谷部で小さくなる。
【０１２８】
従って、電流ＩＱ２の負の期間は｜ＶAC｜の谷部で長く（期間Ｔ１１）、｜ＶAC｜の山部で短くなる（期間Ｔ１２）。ところで、スイッチング素子Ｑ１とＱ２，スイッチング素子Ｑ３とＱ４は交互にオンするが、同時オンを防止するためデッドオフ期間を図１６（ａ）〜（ｄ）に示すように有する。従ってスイッチング素子Ｑ２が零電流でターンオンする為には期間Ｔ１１とＴ２１をデッドオフ期間より長くする必要がある。
【０１２９】
負荷出力を低下させて負荷電流Ｉｚが小さくなると｜ＶAC｜の谷部の期間Ｔ１１と｜ＶAC｜の山部の期間Ｔ２１とも短くなるが、期間Ｔ１１より期間Ｔ２１が短い。従ってスイッチング素子Ｑ２が零電流でターンオンできる調光下限は、｜ＶAC｜の谷部では期間Ｔ１１＞デッドオフ期間で更に負荷出力を低下させる余地があるにも関わらず、｜ＶAC｜の山部の期間Ｔ２１で決まる。そこで、更に負荷出力を低下させるために、図１７（ｂ）のように、｜ＶAC｜の谷部で｜ＶAC｜の山部よりスイッチング素子Ｑ２のオン期間を短くして負荷電流Ｉｚを図１７（ｅ）に示すように減少させ｜ＶAC｜の山部より更に負荷出力を低下させる。
【０１３０】
図１７（ｇ）に示す電流ＩＱ２が負の期間（Ｔ１２とＴ２２）と、図１６の（Ｔ１１とＴ２１）を比較すると、｜ＶAC｜の山部ではオンデューティーが等しいので期間Ｔ２１=期間Ｔ２２となり図１６の場合と同様零電流ターンオンとなる。
【０１３１】
また｜ＶAC｜の谷部では期間Ｔ１２≦期間Ｔ１１だが、前述のように更に負荷出力を低下させる余裕があったので、期間Ｔ１２＜期間Ｔ１１でも零電流ターンオンすることができる。図１８に負荷電流Ｉｚを示す。この図で示されるように｜ＶAC｜の谷部で負荷電流Ｉｚを小さくするので｜ＶAC｜の１周期の平均出力電力を小さくできる。故に、チョッパー回路ＣＰとインバータ回路ＩＮＶと共用するスイッチング素子は常に零電流ターンオンし、かつ、オンデュティーが略一定のときより、商用電源電圧絶対値の１周期の平均出力電力を小さくして、負荷出力下限を低くする事ができる。なお、本実施形態は実施形態６の図８の回路構成を基に説明したが、他の実施形態にも適用できることは言うまでもない。
【０１３２】
尚図１７（ａ）〜図１７（ｄ）はスイッチング素子Ｑ１〜Ｑ４のスイッチング動作を示し、図１７（ｆ）はチョッパー電流ＩＬ０を示す。
（実施形態１６）
本実施形態の回路構成は上記実施形態１５と同じ構成を用いるものであるので図１５を参照し、ここでは特に図示しない。
【０１３３】
上記の実施形態１５の動作ではスイッチング素子Ｑ２の零電流スイッチングを行いながら負荷出力下限を低くできるが、負荷電流Ｉｚに｜ＶAC｜の周期でリップルが生じる。
【０１３４】
そこで、本実施形態では図１９（ａ）〜（ｄ）に示すように、スイッチング素子Ｑ１乃至Ｑ４の駆動周波数を｜ＶAC｜の山部で｜ＶAC｜の谷部より高くすることで、実施形態５でのリップル発生を抑制する。
【０１３５】
つまり駆動周波数を高くすると共振周波数から離れるので図１９（ｅ）に示すように負荷電流Ｉｚは小さくなる。従って、負荷電流Ｉｚに｜ＶAC｜の周期で生じるリップルを小さくできる。
【０１３６】
また負荷電流Ｉｚは小さくなるもののスイッチング素子Ｑ２の駆動信号に対して更に遅相動作となるので、図１９（ｇ）に示す電流ＩＱ２の負の期間Ｔ２３は負荷電流Ｉｚが小さくなってもデットタイム期間以上を確保できる。尚図１９（ｆ）はチョッパー電流ＩＬ０を示し、また図１９（ｇ）に示す期間Ｔ１３は図１６（ｇ）の期間Ｔ１１に対応する。
【０１３７】
また図２０に負荷電流Ｉｚの波形例を示し、、この図から分かるように負荷出力下限を低くでき、しかも、負荷電流Ｉｚのリップルが減少する。
【０１３８】
従って、本実施形態では、スイッチング素子Ｑ２の零電流ターンオン動作を維持し、且つ一層負荷出力下限を低くしたときの負荷電流Ｉｚのリップルを抑制し、出力電力を絞っても安定した電力を供給できる効果を有する。特に共振負荷回路Ｚ内の負荷を放電灯Ｌとしたときはチラツキなどを低減できる。
（実施形態１７）
本実施形態の主回路構成は、図１に示す実施形態１（或いは図３２の従来例）の回路構成と同じ回路構成を用いるものであるので、図１の回路を参照する。
【０１３９】
次に本実施形態の特徴を図２１及び図２２を用いて説明する。
【０１４０】
まず図１の回路において、直流電源ＶDCの電圧が一定で、共振周波数のズレを補正したとしても、共振負荷回路ＺのインダクタＬ１、コンデンサＣ１のインピーダンス積のバラツキによって負荷出力が変わってしまう。本実施形態はこのような負荷出力のバラツキを抑えるようにしたものである。
【０１４１】
つまり本実施形態では、実施形態１と同様に、図２１（ａ）〜（ｄ）に示すようにスイッチング素子Ｑ１とＱ２，スイッチング素子Ｑ３とＱ４を交互にオン・オフし、スイッチング素子Ｑ２のオンのタイミングと、スイッチング素子Ｑ２の対角位置にあるスイッチング素子Ｑ３のオンのタイミングとを略等しくなるように制御する。ここで、スイッチング素子Ｑ２のオンデューティー比をｄ１（＝Ｔ１／Ｔ）、スイッチング素子Ｑ３のオンデューティー比をｄ２（＝Ｔ２／Ｔ）とする。
【０１４２】
図２２は、直流電源ＶDCの電圧を一定、オンデュティー比ｄ１を一定としたときの、オンデューティ比ｄ２に対する共振負荷回路Ｚに印加される高周波電圧（図２１（ｅ）に示す）の絶対値｜Ｖ１｜の特性を示す。今、センター値のインダクタＬ１，コンデンサＣ１を用いたときのオンデューティ比ｄ２をｄ２０、そのときの絶対値｜Ｖ１｜を｜Ｖ１０｜とする。
【０１４３】
そしてＬ１／Ｃ１がセンター値のそれよりも小さい場合には、負荷出力は大きくなる。そこで、｜Ｖ１０｜を｜Ｖ１１｜にというように高周波電圧の絶対値を小さくすることで負荷出力をセンター値のインダクタＬ１，コンデンサＣ１のときと同じようにすることができる。
【０１４４】
すなわち、オンデューティ比ｄ２０をオンデューティ比ｄ２１というようにスイッチング素子Ｑ３のオンデューティー比を小さくすることで負荷出力のバラツキを抑えることができる。
【０１４５】
また、逆にＬ１／Ｃ１がセンター値のそれよりも大きい場合には、負荷出力は小さくなるので、高周波電圧の絶対値を｜Ｖ１０｜を｜Ｖ１２｜というように大きくする。すなわち、スイッチング素子Ｑ３のオンデューティー比ｄ２をオンデューティ比ｄ２２といように大きくすることで負荷出力のバラツキを抑えることができる。
【０１４６】
更にまた、本実施形態ではスイッチング素子Ｑ３のオンデューティー比ｄ２の調整で説明しているが、スイッチング素子Ｑ３のオンデューティー比ｄ２を一定としてスイッチング素子Ｑ２のオンデューティー比ｄ１を調整しても良いことは言うまでもなし。
【０１４７】
さらに、実施形態３と同様に、スイッチング素子Ｑ１のオンのタイミングと、スイッチング素子Ｑ１の対角位置にあるスイッチング素子Ｑ４のオンのタイミングとを略等しくした場合については、スイッチング素子Ｑ１，スイッチング素子Ｑ４の一方のオンデューティー比を一定として、他方のオンデューティー比を調整しても良いことは明らかである。
【０１４８】
以上のように本実施形態はフルブリッジ構成のインバータ回路ＩＮＶにおいて、全てのスイッチング素子Ｑ１〜Ｑ４をハードスイッチング動作することなしに幅広い負荷出力調整を行なうことができる効果とともに、共振負荷回路ＺのインダクタＬ１、コンデンサＣ１のインピーダンス積のバラツキによる負荷出力のバラツキを、オンのタイミングを略等しくした対角位置のスイッチング素子の一方のスイッチング素子のオンデューティー比の調整によって抑えることが可能である。
（実施形態１８）
本実施形態は図２３に示す回路から構成される。本実施形態は、例えば図８に示す実施形態６のように、フルブリッジ構成のインバータ回路ＩＮＶのスイッチング素子の少なくとも１つ、例えばスイッチング素子Ｑ２がチョッパー回路ＣＰのスイッチング素子を兼ねる回路において、実施形態１７と同様に共振負荷回路ＺのインダクタＬ１、コンデンサＣ１のインピーダンス積のバラツキによる負荷出力のバラツキを抑えるようにしたものである。基本的には実施形態１７と同様に、オンのタイミングを略等しくした対角位置のスイッチング素子の一方のスイッチング素子のオンデューティー比の調整によって負荷出力を抑えるようにしたものであるが、フルブリッジ構成のインバータ回路ＩＮＶのスイッチング素子Ｑ２がチョッパー回路ＣＰのスイッチング素子を兼ねているため、共振負荷回路ＺのインダクタＬ１、コンデンサＣ１のインピーダンス積のバラツキによって、負荷出力だけでなく、平滑用コンデンサＣ０の電圧Ｖｄｃもばらつくことになる。例えば、Ｌ１／Ｃ１がセンター値のそれよりも小さい場合は負荷出力は大きくなるので電圧Ｖｄｃは低下し、逆にＬ１／Ｃ１がセンター値のそれよりも大きい場合は負荷出力は小さくなるので電圧Ｖｄｃは上昇する。
【０１４９】
そこで本実施形態では、電圧Ｖｄｃを検出する電圧検出回路１と、電圧検出回路１の検出に基づいて等価的にインピーダンス積のバラツキを検出し、この検出結果に基づいて電圧Ｖｄｃが低いときは負荷出力を下げるために、オンのタイミングを略等しくした対角位置のスイッチング素子のうちの兼用されていない側のスイッチング素子（ここではスイッチング素子Ｑ３）のオンデューティー比を小さくし、 電圧Ｖｄｃが高いときは負荷出力を上げるためにスイッチング素子Ｑ３のオンデューティー比を大きくするように、制御パルス発生回路３からのパルス信号の制御を行うデューティ比制御回路２と、スイッチング素子Ｑ３，Ｑ４のゲートに、デューティ比制御回路２を通じて入力するパルス信号を駆動信号として出力する駆動回路４とを制御回路ＣＴＲに設けてある。また制御回路ＣＴＲには制御パルス発生回路３からのパルス信号を入力してそのままスイッチング素子Ｑ１，Ｑ２のゲートに駆動信号として出力する駆動回路５を設けてある。
【０１５０】
尚チョッパー回路ＣＰ及びインバータ回路ＩＮＶの構成は図８に示す実施形態６の回路と同じ構成であるため、同じ構成要素に同じ記号、番号を付し説明は省略する。
【０１５１】
而して電圧検出回路１の検出結果に基づいてデューティ比制御回路２は負荷出力を下げる場合には、スイッチング素子Ｑ３のオンデューティ比が小さくなるように、また負荷出力を上げる場合には、そのオンデューティ比が大きくなるように制御パルス発生回路３からのパルス信号を制御し、駆動回路４を通じて駆動信号としてスイッチング素子Ｑ３に与える。そのため、共振負荷回路ＺのインダクタＬ１、コンデンサＣ１のインピーダンス積のバラツキによる負荷出力のバラツキを抑えることができるのである。
【０１５２】
以上のように本実施形態は、フルブリッジ構成のインバータ回路ＩＮＶのスイッチング素子Ｑ１〜Ｑ４の少なくとも１つをチョッパー回路ＣＰで共用させた電源装置においても、実施形態１７と同様の効果を有し、平滑用コンデンサＣ０の電圧Ｖｄｃを検出してオンのタイミングを略等しくした対角位置のスイッチング素子のうちの兼用されていない側のスイッチング素子のオンデューティー比を決定することで達成できるものである。
（実施形態１９）
本実施形態は図２４に示す回路により構成される。本実施形態はインバータ回路ＩＮＶ及びチョッパー回路ＣＰの構成は図８に示す実施形態６の回路と同じ回路構成を有するものであるが、本実施形態の特徴は入力電圧の変動に対する負荷出力の変動を抑えるようにした点に特徴がある。尚図２４中図８の回路と同じ構成要素には同じ記号、番号を付す。
【０１５３】
まずチョッパー回路ＣＰの動作として、入力電圧が低下すれば入力電流も減少するので、入力電力は下がり、そのため平滑用コンデンサＣ０の電圧Ｖｄｃは低下し、負荷出力も減少することになる。一方入力電圧が上昇すればこれとは逆に負荷出力は増加する。これによって、入力電圧の変動によって負荷出力は大きくばらつくことになる。
【０１５４】
そこで、本実施形態では、整流後の入力電圧を検出する電圧検出回路１０と、該電圧検出回路１０が検出する入力電圧が低い場合には、デューティ比制御回路３によりスイッチング素子Ｑ２のオンデューティー比を大きくして入力電力を増加させ、入力電圧が高い場合には、スイッチング素子Ｑ２のオンデューティー比を小さくして入力電力を減少させるように、制御パルス発生回路３からのパルス信号の制御を行うデューティ比制御回路２０と、スイッチング素子Ｑ１，Ｑ２のゲートに、デューティ比制御回路２０を通じて入力するパルス信号を駆動信号として出力する駆動回路５とを制御回路ＣＴＲに設けてある。また制御回路ＣＴＲには制御パルス発生回路３からのパルス信号を入力してそのままスイッチング素子Ｑ１，Ｑ２のゲートに駆動信号として出力する駆動回路４を設けてある。
【０１５５】
而して電圧検出回路１０の検出結果に基づいてデューティ比制御回路２０は入力電圧が低い場合には、スイッチング素子Ｑ２のオンデューティー比が大きくなるように、入力電圧が高い場合には、スイッチング素子Ｑ２のオンデューティー比が小さくなるように、制御パルス発生回路３からのパルス信号を制御して、駆動回路５を通じて駆動信号としてスイッチング素子Ｑ２に与える。そのため入力電圧が低い場合には、入力電力を増加させ、逆に入力電力が高い場合には、入力電力を減少させることができ、その結果平滑用コンデンサＣ０の電圧Ｖｄｃの変動を小さくして負荷出力の変動を抑制することができるのある。
【０１５６】
以上のように本実施形態は、実施形態６と同様の効果を有し、かつ入力電圧変動による負荷出力の変動を抑えることが可能となる。尚本実施形態の構成は、他の実施形態についても適用できることは明らかである。
（実施形態２０）
本実施形態は図２５に示す回路から構成され、実施形態１９と同様に、入力電圧の変動に対する負荷出力の変動を抑えるようにしたものであるが、実施形態１９では入力電圧を検出していたのに対し、本実施形態では平滑用コンデンサＣ０の電圧Ｖｄｃを検出する電圧検出回路１０’を設け、該電圧検出回路１０’で検出される電圧Ｖｄｃが低い場合には、スイッチング素子Ｑ２のオンデューティー比を大きくして入力電力を増加させ、入力電圧が高い場合には、スイッチング素子Ｑ２のオンデューティー比を小さくして入力電力を減少させるようにオンデューティ比制御回路２０が制御パルス発生回路３からのパルス信号を制御し、駆動回路５を通じてスイッチング素子Ｑ２に駆動信号として与えるようにしたものであり、平滑用コンデンサＣ０の電圧Ｖｄｃの変動を抑えることで負荷出力の変動を抑制する点で実施形態１９と相違する。
【０１５７】
本実施形態も実施形態１９と同様に、入力電圧変動による負荷出力の変動を抑えることが可能となる。
【０１５８】
尚その他の構成は実施形態１９と同じであるので、その他の構成の説明は省略する。
（実施形態２１）
本実施形態は図２６に示すように、実施形態１８と実施形態１９の回路構成を組合せたものである。
【０１５９】
つまり入力電圧の変動に対する負荷出力の変動をチョッパー回路ＣＰで共用されているスイッチング素子Ｑ２のオンデューティー比で抑え、共振負荷回路ＺのインダクタＬ１、コンデンサＣ１のインピーダンス積のバラツキによる負荷出力のバラツキを、兼用されていない方のスイッチング素子Ｑ３のオンデューティー比で抑えるようにしたものである。
【０１６０】
本実施形態も実施形態１９と同様に、入力電圧変動による負荷出力の変動を抑えることが可能となり、かつ共振負荷回路ＺのインダクタＬ１、コンデンサＣ１のインピーダンス積のバラツキによる負荷出力のバラツキを抑えることが可能である。
【０１６１】
尚図２６中、図２３，図２４の構成要素と同じ構成要素には同じ記号、番号を付し説明は省略する。
（実施形態２２）
本実施形態は図２７に示す回路から構成されるもので、基本的な構成及び制御は図１に示す実施形態１と同じであるが、特に共振負荷回路Ｚ内の負荷として細径の放電灯Ｌを用い、フィラメント電極２１，２２の予熱を上述したＣ予熱方式で行なう点に特徴を有するものである。つまり放電灯Ｌとして、定格ランプ電圧が略９７Ｗ、定格ランプ電流が略０．４３Ａ、ランプ電圧が略２２９Ｖの環形蛍光灯や、定格ランプ電圧が略６８Ｗ、定格ランプ電流が略０．４３Ａ、ランプ電圧が略１６０Ｖの環形蛍光灯で、光路長が略１４００〜２５００ｍｍ、管径が略１８〜２９ｍｍである細径のものを用いたもので、放電灯Ｌの第１のフィラメント電極２１の一端をインダクタＬ１の一端に接続し、他端をコンデンサＣ１の一端に接続し、第２のフィラメント電極２２の一端をコンデンサＣ１の他端に接続してこれら回路をＬＣ共振回路に含ましたもので、第２のフィラメント電極２２の他端をコンデンサＣｃの一端に接続してある。尚その他の構成は図１の実施形態１と同じであるので同じ構成要素には同じ記号、番号を付す。また図２７では制御回路ＣＴＲは図示せず、省略してある。
【０１６２】
上述したように、近年、照明器具を小型化、放電灯Ｌの高効率化、省資源化を目的とし．て放電灯Ｌを細径化する傾向にある。このため、放電灯Ｌのフイラメント電極のコイル線は細径の放電灯内で十分な長さを得るために更に細くなる傾向にあり、故にフィラメント電極のコイル線の寿命すなわち放電灯Ｌの寿命を確保するために、このような放電灯Ｌには点灯時の常時予熱電流に関しても制限が設けられている。そのため、Ｃ予熱方式で設計を行なうためには、調光点灯時のスイッチング周波数をなるべく低くする必要がある。
【０１６３】
そこで本実施形態では、調光点灯時にはスイッチング素子Ｑ３のオンデューティー比ｄ２を小さくして共振負荷回路Ｚに印加する電圧Ｖ１の基本波成分を小さくすることで、同じ負荷出力を得るのになるべく低い周波数で点灯させるようにした点に特徴を有するものである。
【０１６４】
具体的には、調光点灯時において、図２８（ａ）に示すように、オンデューティー比ｄ２を小さくする前に周波数fｄ２で点灯していたものを、オンデューティー比ｄ２を小さくして絶対値｜Ｖ１｜を下げ、図２８（ｂ）に示すようにランプ電流Ｉｌａが等しく（図においてα）、同図（ｂ）に示すようにフィラメント電流Ｉｆが点灯時の上限値β以下となる周波数fｄ１に周波数を下げて調光点灯を行なう。
【０１６５】
ここで、図２８（ａ）はフィラメント電流Ｉｆ、同図（ｂ）はランプ電流Ｉｌａの周波数特性を表し、破線で描かれたものはオンデューティ比ｄ２を小さくする前、実線で描かれたものはオンデューティー比ｄ２を小さくした後の特性である。
【０１６６】
このように本実施形態では、上述の実施形態と同様の効果に加えて、負荷に細径の予熱形の放電灯Ｌを用いた場合でも、Ｃ予熱方式によって予熱条件を満足しつつ放電灯Ｌの点灯が行なえるという効果がある。また、常時予熱電流を低減できるので、回路効率が向上するという効果もある。
（実施形態２３）
本実施形態は図２９に示す回路から構成されるもので、基本的な構成及び制御は実施形態１と同じであるが、特に共振負荷回路Ｚ内の負荷として細径の放電灯Ｌを用い、フィラメント電極２１，２２の予熱を上述したＣ予熱方式で行なう点に特徴を有するものである。つまり予熱形の放電灯Ｌのフィラメント電極２１、２２の非電極端間にコンデンサＣ１を接続してある。その他の構成は図８の実施形態６と同じであるので、同じ構成要素には同じ記号、番号を付す。
【０１６７】
さて上記の実施形態２２でも述べたように、このような細径の放電灯ＬをＣ予熱方式で設計を行なうためには、調光点灯時のスイッチング周波数をなるべく低くする必要がある。そこで本実施形態では、チョッパー回路ＣＰと共用するスイッチング素子Ｑ２のオンデューティー比ｄ１を小さくすることで、図３０に示すように平滑用コンデンサＣ０の電圧Ｖｄｃを、調光時には定格点灯時の電圧Ｖｄ１から電圧Ｖｄｃ２に下げて、図３１（ａ）（ｂ）に示すように、同じ負荷出力を得るためになるべく低い周波数で点灯させるようにしたものである。
【０１６８】
ここで、図３１（ａ）フィラメント電流Ｉｆ、同図（ｂ）はランプ電流Ｉｌａの周波数特性を表し、破線で描かれたものは電圧Ｖｄｃ１のとき、実線で描かれたものは電圧Ｖｄｃ２のときの特性であり、βは点灯時の周波数Ｉｆの上限値を、またαは調光時のランプ電流Ｉｌａを示す。
【０１６９】
また、チョッパー回路ＣＰとスイッチング素子を共用するフルブリッジ構成のインバータ回路ＩＮＶを用いた他の実施形態でも同様に適用できることは明らかである。
【０１７０】
【発明の効果】
請求項１の発明は、２つのスイッチング素子を直列接続した直列回路を直流電源と並列に２組接続するとともに、各々の直列回路のスイッチング素子の接続点間に少なくともＬＣ共振回路と負荷からなる共振負荷回路を接続したフルブリッジ構成のインバータ回路からなる電源装置において、全ての前記スイッチング素子を略等しいスイッチング周波数で動作させるとともに、各々の前記直列回路のスイッチング素子を交互にオンオフさせ、一方の前記直列回路のスイッチング素子の内、前記直流電源の低電位側に接続されるスイッチング素子のオンするタイミングと、他方の前記直列回路のスイッチング素子の内、前記直流電源の高電位側に接続されるスイッチング素子のオンするタイミングとを略等しくし、前記オンするタイミングを略等しくしたスイッチング素子の少なくとも一方のオンデューティー比を小さくして負荷出力を低下させ、前記オンデューティー比で動作するスイッチング素子のオフするタイミングの電流が正となる範囲で前記オンデューティー比を制御するので、フルブリッジ構成のインバータ回路を用いた電源装置において、スイッチング周波数を変化させることなく、且つ全てのスイッチング素子をハードスイツテング動作することなしに幅広い負荷出力調整を行なうことが可能となるという効果がある。
【０１７１】
請求項２の発明は、２つのスイッチング素子を直列接続した直列回路を平滑用コンデンサと並列に２組接続するとともに、各々の直列回路のスイッチング素子の接続点間に少なくともＬＣ共振回路と負荷からなる共振負荷回路を接続し、前記任意の１つのスイッチング素子の両端に並列に、商用電源を整流する整流回路とインダクタンスとの直列回路を接続することによりチョッパー回路動作を可能とするスイッチング動作を行うチョッパー兼用スイッチング素子として当該スイッチング素子を用い、該チョッパー兼用スイッチング素子と直列に接続するスイッチング素子に逆並列にチョッパーダイオードを接続した電源装置において、全ての前記スイッチング素子を略等しいスイッチング周波数で動作させるとともに、各々の前記直列回路のスイッチング素子を交互にオンオフさせ、一方の前記直列回路のスイッチング素子の内、前記直流電源の低電位側に接続されるスイッチング素子のオンするタイミングと、他方の前記直列回路のスイッチング素子の内、前記直流電源の高電位側に接続されるスイッチング素子のオンするタイミングとを略等しくし、前記オンするタイミングを略等しくしたスイッチング素子の少なくとも一方のオンデューティー比を小さくして負荷出力を低下させ、前記オンデューティー比で動作するスイッチング素子のオフするタイミングの電流が正となる範囲で前記オンデューティー比を制御するので、また請求項３の発明は、２つのスイッチング素子を直列接続した直列回路を平滑用コンデンサと並列に２組接続するとともに、各々の直列回路のスイッチング素子の接続点間に少なくともＬＣ共振回路と負荷からなる共振負荷回路を接続し、前記平滑用コンデンサの両端間に２つの整流ダイオードを直列接続した回路を並列に接続し、この２つの整流ダイオードの接続点と、一方の前記直列回路のスイッチング素子の接続点との間に、少なくとも商用電源とインダクタの直列回路を接続することより一方の前記直列回路のスイッチング素子を、商用周波数の半周期毎に交互にチョッパー回路動作を行うチョッパー兼用スイッチング素子として動作させる電源装置において、全ての前記スイッチング素子を略等しいスイッチング周波数で動作させるとともに、各々の前記直列回路のスイッチング素子を交互にオンオフさせ、一方の前記直列回路の、直流電源の低電位側に接続されるスイッチング素子のオンするタイミングと、他方の前記直列回路の、直流電源の高電位側に接続されるスイッチング素子のオンするタイミングとを略等しくし、前記オンするタイミングを略等しくしたスイッチング素子の少なくとも一方のオンデューティー比を小さくすることにより負荷出力を低下させ、前記オンデューティー比で動作するスイッチング素子のオフするタイミングの電流が正となる範囲で前記オンデューティー比を制御するので、更に請求項４の発明は、請求項２又は３の発明において、前記チョッパー兼用のスイッチング素子のオンするタイミングと、前記直流電源の同一電位に接続されていない他方の前記直列回路のスイッチング素子のオンするタイミングとを略等しくしたので、フルブリッジ構成で、且つ、そのスイッチング素子の少なくとも１つをチョッパー回路のスイッチング素子と兼用したインバータ回路を用いた電源装置において、上記請求項１の発明の効果を有するとともに、入力高調波歪を抑制できると同時に、入力電力と出力電力を独立して制御することにより幅広い出力制御が可能となるいう効果がある。
【０１７２】
請求項５の発明は、請求項２〜４の何れかの発明において、前記チョッパー兼用のスイッチング素子のオンデューティー比を、整流後の商用電源電圧の脈流山部より脈流谷部で小さくするので、前記のチョッパー兼用のスイッチング素子が常に零電流ターンオンし、且つ商用電源の電圧の絶対値の１周期でオンデューティー比が略一定のときより、整流後の商用電源電圧の１周期の平均出力電力を小さくし、負荷出力下限を低くすることができるという効果がある。。
【０１７３】
請求項６の発明は、請求項５の発明において、前記スイッチング素子のスイッチング周波数を、商用電源電圧の絶対値の谷部より山部で高くするので、チョッパー兼用のスイッチング素子のオンデューティー比を変化させた時に生ずる出力電力のリップルを抑制し、出力電力を絞っても安定した電力を供給でき、特に負荷を放電灯としたときはチラツキなどを低減できる効果がある。
【０１７４】
請求項７の発明は、請求項１〜３の何れかの発明において、一方の前記直列回路の、前記直流電源の低電位側に接続されるスイッチング素子のオンするタイミングと、他方の前記直列回路の、前記直流電源の高電位側に接続されるスイッチング素子のオンするタイミングとを略等しくし、これらスイッチング素子の内、チョッパー兼用でないスイッチング素子のオンデューティー比を、前記ＬＣ共振回路のインダクタとコンデンサのインピーダンスの積が大きい時は大きく、小さい時は小さくするので、ＬＣ共振回路のインダクタ、コンデンサのインピーダンス積のバラツキによる負荷出力のバラツキを抑えることを可能とするという効果がある。
【０１７５】
請求項８の発明では、請求項２又は３の発明において、前記チョッパー兼用のスイッチング素子のオンデューティー比を、商用電源の電圧の絶対値が小さい時は小さく、大きい時は大きくするので、入力電圧変動による負荷出力の変動を抑えることを可能とするという効果がある。
【０１７６】
請求項９の発明は、請求項１〜３の何れかの発明において、前記負荷が放電灯であるので、また請求項１０の発明は、請求項９の発明において、前記放電灯が、定格ランプ電圧が略９７Ｗ、定格ランプ電流が略０．４３Ａ、ランプ電圧が略２２９Ｖの環形蛍光灯であるので、更に請求項１１の発明は、請求項９の発明において、前記放電灯が、定格ランプ電圧が略６８Ｗ、定格ランプ電流が略０．４３Ａ、ランプ電圧が略１６０Ｖの環形蛍光灯であるので、また更に請求項１２の発明は、請求項９の発明において、前記放電灯が、光路長が略１４００〜２５００ｍｍ、管径が略１８〜２９ｍｍであるので、このようなランプ電圧の高い細径ランプなどを用いたときでも、幅広い調光点灯を可能とするという効果がある。
【０１７７】
請求項１３の発明は、請求項１０の発明において、ＬＣ共振回路のインダクタの一端と前記放電灯の第１のフィラメント電極の一端を接続し、前記第１のフィラメント電極の他端を予熱用のコンデンサの一端に接続し、前記予熱用のコンデンサの他端を前記放電灯の第２のフィラメント電極の他端に接続してなる回路が、前記ＬＣ共振回路に含まれるので、また請求項１４の発明は、請求項１３の発明において、前記チョッパー兼用のスイッチング素子のオンデューティー比を小さくして、より低いスイッチング周波数で調光点灯を行ない、常時予熱電流を上限値以下に抑えたので、請求項１５の発明は、請求項１３の発明において、一方の前記直列回路の、前記直流電源の低電位側に接続されるスイッチング素子のオンするタイミングと、他方の前記直列回路の、前記直流電源の高電位側に接続されるスイッチング素子のオンするタイミングとを略等しくし、これらスイッチング素子の内、チョッパー兼用でないスイッチング素子のオンデューティー比を小さくして、より低いスイッチング周波数で調光点灯を行なうので、所謂Ｃ予熱方式での設計を可能とし、そのためコスト低減が図れ、また調光点灯時の常時予熱電流の低減によって回路効率が向上する効果もある。
【０１７８】
請求項１６の発明は、請求項２の発明において、上記スイッチング素子がパワーＭＯＳＦＥＴで構成して、該パワーＭＯＳＦＥＴの寄生ダイオードをチョッパーダイオードとしたことを特徴とするので、チョッパーダイオードを別に設ける必要がないという効果がある。
【図面の簡単な説明】
【図１】本発明の実施形態１の回路図である。
【図２】同上の動作説明用タイミングチャートである。
【図３】同上の動作説明用タイミングチャートである。
【図４】本発明の実施形態２の動作説明用タイミングチャートである。
【図５】本発明の実施形態３の動作説明用タイミングチャートである。
【図６】本発明の実施形態4の動作説明用タイミングチャートである。
【図７】本発明の実施形態5の動作説明用タイミングチャートである。
【図８】本発明の実施形態６の回路構成図である。
【図９】同上の動作説明用タイミングチャートである。
【図１０】同上の他の例の回路構成図である。
【図１１】本発明の実施形態７の回路構成図である。
【図１２】本発明の実施形態８の回路構成図である。
【図１３】本発明の実施形態９の動作説明用タイミングチャートである。
【図１４】本発明の実施形態１２の動作説明用タイミングチャートである。
【図１５】本発明の実施形態１５の回路構成図である。
【図１６】同上の動作説明用タイミングチャートである。
【図１７】同上の動作説明用タイミングチャートである。
【図１８】同上の負荷電流Ｉｚの波形図である。
【図１９】本発明の実施形態１６の動作説明用タイミングチャートである。
【図２０】同上の負荷電流Ｉｚの波形図である。
【図２１】本発明の実施形態１７の動作説明用タイミングチャートである。
【図２２】同上の動作説明図である。
【図２３】本発明の実施形態１８の回路構成図である。
【図２４】本発明の実施形態１９の回路構成図である。
【図２５】本発明の実施形態２０の回路構成図である。
【図２６】本発明の実施形態２１の回路構成図である。
【図２７】本発明の実施形態２２の回路構成図である。
【図２８】同上の動作説明用特性図である。
【図２９】本発明の実施形態２３の回路構成図である。
【図３０】同上の動作説明図である。
【図３１】同上の動作説明用特性図である。
【図３２】従来例の回路構成図である。
【図３３】同上の動作説明用タイミングチャートである。
【図３４】同上の動作説明用タイミングチャートである。
【図３５】別の従来例の回路構成図である。
【図３６】同上に用いる制御回路の具体回路図である。
【図３７】同上の動作説明用タイミングチャートである。
【図３８】同上の動作説明用タイミングチャートである。
【図３９】他の従来例の回路構成図である。
【図４０】同上の動作説明用タイミングチャートである。
【図４１】（ａ）は同上に用いる放電灯の平面図である。
（ｂ）は同上に用いる放電灯の要部説明図である。
【符号の説明】
ＩＮＶ  インバータ回路
Ｑ１〜Ｑ４  スイッチング素子
Ｄ１〜Ｄ４  ダイオード
Ｚ      共振負荷回路
Ｌ      放電灯
Ｃ１    コンデンサ
Ｃｃ    コンデンサ
ＶDC    直流電源
ＣＴＲ  制御回路
Ｖ１    電圧
ＩＱ１〜ＩＱ４  電流
【図１】
0003654089.tif 000002
【図２】
0003654089.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
0003654089.tif 000036
【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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