(57)【特許請求の範囲】
【請求項１】
基板に形成されたアクティブ領域にゲート電極を形成するための露光方法であって、
透過する光の位相が反転するように光路長が異なり、ゲート電極のゲート長の線幅方向に配設され、前記ゲート電極の長手方向にゲート幅を越えてアクティブ領域の外側まで延びる長さの寸法を持ち、前記アクティブ領域の外側の対向する隅部に切り欠きが形成されている、第１および第２のレベンソン位相シフトマスクを有する第１のマスクを用いてフォトレジストに露光を行う第１露光ステップと、
前記第１露光ステップの前または後に、前記第１のマスクとは異なる第２のマスクを用いて、前記第１露光ステップで、前記ゲート電極のゲート長の線幅方向に配設され、前記ゲート電極の長手方向に前記ゲート幅を越えて前記アクティブ領域の外側まで延びる長さの寸法としたことによるフォトレジストパターン端部の形状変化を覆い隠すように露光を行う第２露光ステップと
を有する、ゲート電極を形成するための露光方法。
【請求項２】
前記第２のマスクとして、バイナリマスクまたはハーフトーン型位相シフトマスクを用いる、
請求項１に記載の露光方法。
【請求項３】
基板に形成されたアクティブ領域にゲート電極を形成して、前記ゲート電極を有する半導体装置を製造する方法であって、
透過する光の位相が反転するように光路長が異なり、ゲート電極のゲート長の線幅方向に配設され、前記ゲート電極の長手方向にゲート幅を越えてアクティブ領域の外側まで延びる長さの寸法を持ち、前記アクティブ領域の外側の対向する隅部に切り欠きが形成されている、第１および第２のレベンソン位相シフトマスクを有する第１のマスクを用いてフォトレジストに露光を行う第１露光ステップと、
前記第１露光ステップの前または後に、前記第１のマスクとは異なる第２のマスクを用いて、前記第１露光ステップで、前記ゲート電極のゲート長の線幅方向に配設され、前記ゲート電極の長手方向に前記ゲート幅を越えて前記アクティブ領域の外側まで延びる長さの寸法としたことによるフォトレジストパターン端部の形状変化を覆い隠すように露光を行う第２露光ステップと、
前記第１および第２露光ステップにおいて露光された部分を含む前記フォトレジストを現像する現像ステップと、
前記現像により得られたフォトレジストをマスクとして、前記基板のアクティブ領域に前記ゲート電極のパターンを形成するステップと
を有する、半導体装置の製造方法。
【請求項４】
前記第２のマスクとして、バイナリマスクまたはハーフトーン型位相シフトマスクを用いる、
請求項３に記載の半導体装置の製造方法。
【請求項５】
基板に微細な幅を持つ長手状のフォトレジストパターンを形成するための露光方法であって、
透過する光の位相が反転するように光路長が異なり、前記フォトレジストパターンの幅方向に配設され、前記フォトレジストパターンの長手方向の長さを越えて所定の領域の外側まで延びる寸法を持ち、前記所定の領域の外側の対向する隅部に切り欠きが形成されている、第１および第２のレベンソン位相シフトマスクを有する第１のマスクを用いてフォトレジストに露光を行う第１露光ステップと、
前記第１露光ステップの前または後に、前記第１のマスクとは異なる第２のマスクを用いて、前記第１露光ステップで、前記フォトレジストパターンの幅方向に配設され、前記フォトレジストパターンの長手方向の長さを越えて所定の領域の外側まで延びる寸法としたことによるフォトレジストパターン端部の形状変化を覆い隠すように露光を行う第２露光ステップと
を有する、露光方法。
【請求項６】
前記第２のマスクとして、バイナリマスクまたはハーフトーン型位相シフトマスクを用いる、
請求項５に記載の露光方法。
【請求項７】
基板に微細な幅を持つ長手状のフォトレジストパターンを形成するステップを有する半導体装置を製造する方法であって、
透過する光の位相が反転するように光路長が異なり、前記フォトレジストパターンの幅方向に配設され、前記フォトレジストパターンの長手方向の長さを越えて所定の領域の外側まで延びる寸法を持ち、前記所定の領域の外側の対向する隅部に切り欠きが形成されている、第１および第２のレベンソン位相シフトマスクを有する第１のマスクを用いてフォトレジストに露光を行う第１露光ステップと、
前記第１露光ステップの前または後に、前記第１のマスクとは異なる第２のマスクを用いて、前記第１露光ステップで、前記フォトレジストパターンの幅方向に配設され、前記フォトレジストパターンの長手方向の長さを越えて所定の領域の外側まで延びる寸法としたことによるフォトレジストパターン端部の形状変化を覆い隠すように露光を行う第２露光ステップと、
前記第１および第２露光ステップにおいて露光された部分を含む前記フォトレジストを現像する現像ステップと、
前記現像により得られたフォトレジストをマスクとして、前記基板に微細な幅を持つ長手状のパターンを形成するパターン形成ステップと
を有する、半導体装置の製造方法。
【請求項８】
前記第２のマスクとして、バイナリマスクまたはハーフトーン型位相シフトマスクを用いる、
請求項７に記載の半導体装置の製造方法。
【請求項９】
基板に微細な幅を持つ長手状のフォトレジストパターンを形成するための露光方法であって、
透過する光の位相が反転するように光路長が異なり、前記フォトレジストパターンの幅方向に配設され、前記フォトレジストパターンの長手方向の長さを越えて所定の領域の外側まで延びる寸法を持ち、前記所定の領域の外側の対向する隅部に切り欠きが形成されている、第１および第２のレベンソン位相シフトマスクを用いてフォトレジストに露光を行うことを特徴とする、露光方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置等に微細パターンを形成するためのフォトリソグラフィ工程に用いられる位相シフトマスクを用いた露光方法および半導体装置の製造方法に関し、特に、微細パターンの線幅を均一にできる露光方法および半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体デバイスの高性能化に伴い、半導体製造プロセスには微細化・高密度化が要求されている。したがって、フォトリソグラフィによるレジストパターンの形成についても、光の波長および光学系から決定される解像限界を超えた微細パターンの作製が要求されている。
【０００３】
近年、露光波長以下の微細パターンを作製する方法として、レベンソン位相シフトマスクを用いた多重露光法が採用されている。この露光方法は、レベンソン位相シフトマスクを用いた露光と、レベンソン位相シフトマスク以外のマスクを用いた露光とを含む。
【０００４】
レベンソン位相シフト以外のマスクとしては、通常、遮光膜に光が透過するアパーチャーが形成されたバイナリマスクが用いられる。但し、一定の透過率を有する材料を遮光膜に用いたハーフトーン型位相シフトマスク等をレベンソン位相シフトマスクと組み合わせて多重露光を行うことも可能である。
【０００５】
レベンソン位相シフトマスクを用いた露光を行うと、光の波長および光学系から決定される解像限界を超えた微細パターンを転写することができるが、位相が互いに反転する領域の中間で、光強度が小さくなることにより不要なパターンが発生する。この不要なパターンを除去し、かつレベンソン位相シフトマスクほど高解像度が要求されないパターンを形成するため、少なくとも２回の露光が行われる。
【０００６】
レベンソン位相シフトマスクを用いた多重露光法は、高速ＬＳＩまたはＵＬＳＩのゲートレイヤーの作製等において既に実用化されている。ＵＬＳＩのゲートレイヤーは、ゲート電極となるパターン部分において高い線幅制御性が要求されるため、パターン形成部分に位相シフタを配列した位相シフトマスクが用いられる。
【０００７】
図１３（ａ）は、ＵＬＳＩのゲートレイヤーの一例を示す図である。図１３（ａ）に示すように、基板にＰＭＯＳのアクティブ領域２０１とＮＭＯＳのアクティブ領域２０２がそれぞれ形成され、基板上にゲートレイヤー２０３が形成されている。ゲートレイヤー２０３は例えばポリシリコンからなる。アクティブ領域２０１、２０２上の微細パターン部分はゲート電極２０３ａ、２０３ｂであり、これらの直下にチャネルが形成される。
【０００８】
アクティブ領域２０１、２０２以外の部分のゲートレイヤー２０３には、ゲートコンタクトが形成される。また、配線抵抗を低減し、かつパターンの作製等を容易とするため、ゲート電極２０３ａ、２０３ｂ以外の部分ではゲートレイヤー２０３は相対的に太い線幅で加工される。アクティブ領域２０１、２０２およびゲートレイヤー２０３以外の部分は素子分離領域となっている。
【０００９】
図１３（ｂ）は、図１３（ａ）のゲートレイヤー２０３を加工するためのレジストパターンを、多重露光により形成する場合のマスクパターンを表す。ここでは、レベンソン位相シフトマスクとバイナリマスクを用いて多重露光を行う例を示す。また、レジストはポジ型レジストとする。
【００１０】
図１３（ｂ）の実線はレベンソン位相シフトマスクのパターンを表し、斜線部分はレベンソン位相シフトマスクの遮光部２０４である。遮光部２０４以外の位相シフタ２０５ａ、２０５ｂ、２０６ａ、２０６ｂを光が透過する。位相シフタ２０５ａ、２０５ｂの厚さ（あるいは光路長）は互いに異なり、これにより、位相シフタ２０５ａ、２０５ｂを透過する光の位相が反転する。位相シフタ２０５ａ、２０５ｂの間では光強度が小さくなり、レジストが細い線幅で残る。
【００１１】
同様に、位相シフタ２０６ａ、２０６ｂの光路長は互いに異なり、これにより、位相シフタ２０６ａ、２０６ｂの間にレジストが細い線幅で残る。
一方、図１３（ｂ）の点線はバイナリマスクのパターンを表し、図１３（ａ）のゲート電極２０３ａ、２０３ｂ以外の部分では、図１３（ａ）のゲートレイヤー２０３のパターンに対応する。
【００１２】
図１３（ｂ）のレベンソン位相シフトマスクを用いた露光と、バイナリマスクを用いた露光は、どちらを先に行ってもよい。多重露光を行った後、レジストを現像することにより、レジストパターンが形成される。このレジストパターンをマスクとして、例えばポリシリコン層にドライエッチングを行うことにより、図１３（ａ）に示すゲートレイヤー２０３が得られる。
【００１３】
【発明が解決しようとする課題】
しかしながら、上記の従来のレベンソン位相シフトマスクを用いてレジストに露光を行うと、ゲート電極の微細パターン部分でレジストの線幅を一定にすることができない。図１４（ａ）に示すゲートレイヤー２０３のうち、円で囲まれた部分を加工するためのレジストを、図１４（ｂ）に拡大して示す。
【００１４】
図１４（ｂ）に示すように、ゲート電極の長手方向（ゲート幅方向）における中央部から端部にかけて、レジスト２０７の線幅は細くなる。一方、ゲート電極のゲート幅方向における端部では、レジスト２０７の線幅が急激に太くなる。このようなレジスト２０７をマスクとしてゲート電極２０３ａ（図１４（ａ）参照）を加工すると、ゲート電極２０３ａが端部近傍で局所的に細くなる。
【００１５】
同様に、ゲート電極２０３ａの他方の端部や、図１４（ａ）のゲート電極２０３ｂの両端部でもレジストの線幅が変動する。したがって、図１４（ａ）に示すようなアクティブ領域２０１上で線幅が一様に狭くなっているゲート電極２０３ａが得られない。また、アクティブ領域２０２上のゲート電極２０３ｂも一様な線幅とならない。
例えば、図１４（ａ）に示すＣＭＯＳ回路の場合には、ゲート電極２０３ａ、２０３ｂが局所的に細くなることにより、リーク等が起こりやすくなり、ＣＭＯＳとして作動しなくなる。
【００１６】
特許第２８９２０１４号（特開平２−３９１５２号）公報には、隣接したスリット状パターンをフォトリソグラフィにより形成する際に線幅均一性を向上させることができる露光方法が開示されている。この露光方法によれば、図１５に示すように、支持体２１１上に矩形のマスクパターン２１２、２１３を有するマスク２１４を用いて露光を行う。マスクパターン２１２、２１３の角部には切り欠き部２１４、２１５が設けられる。
【００１７】
マスクパターン２１２、２１３に切り欠き部２１４、２１５を形成しない場合、図１５の点線で囲まれた部分の光強度分布は、図１６（ａ）のようになる。図１６（ａ）に矢印で示すように、パターンの角部近傍で光強度が局所的に大きくなり、この部分でレジストの線幅が局所的に変動する。
一方、図１５に示すように、マスクパターン２１２、２１３に切り欠き部２１４、２１５を設けることにより、図１６（ｂ）に示すように、転写されるパターンの間隔を一定にすることが可能となる。
【００１８】
しかしながら、上記のマスクはバイナリマスクであり、光の波長および光学系から決定される解像限界を超える微細パターンの形成に適用することはできない。また、上記の露光方法の場合、図１６（ｂ）に示すようにパターン間隔が一定となるのに伴い、パターン端部のラウンド形状はより顕著となる。したがって、パターンを微細化すると、高精度にパターンを形成する上で、逆に不利となる場合もある。
【００１９】
本発明は上記の問題点に鑑みてなされたものであり、したがって本発明は、位相シフタ間の光強度分布を補正して、微細パターンの線幅の変動を抑制できる位相シフトマスクを提供することを目的とする。
また本発明は、レベンソン位相シフトマスクを用いた露光を含む微細パターンの作製において、線幅の変動を抑制できる露光方法を提供することを目的とする。
さらに本発明は、リソグラフィ工程において、微細パターンを一様な線幅で形成できる半導体装置の製造方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】
上記の目的を達成するため、本発明の露光方法は、基板に形成されたアクティブ領域にゲート電極を形成するための露光方法であって、透過する光の位相が反転するように光路長が異なり、ゲート電極のゲート長の線幅方向に配設され、前記ゲート電極の長手方向にゲート幅を越えてアクティブ領域の外側まで延びる長さの寸法を持ち、前記アクティブ領域の外側の対向する隅部に切り欠きが形成されている、第１および第２のレベンソン位相シフトマスクを有する第１のマスクを用いてフォトレジストに露光を行う第１露光ステップと、前記第１露光ステップの前または後に、前記第１のマスクとは異なる第２のマスクを用いて、前記第１露光ステップで、前記ゲート電極のゲート長の線幅方向に配設され、前記ゲート電極の長手方向に前記ゲート幅を越えて前記アクティブ領域の外側まで延びる長さの寸法としたことによるフォトレジストパターン端部の形状変化を覆い隠すように露光を行う第２露光ステップとを有し、ゲート電極を形成するために露光する。
【００２１】
上記の本発明の露光方法によれば、レベンソン位相シフトマスクを用いた露光による微細パターンの作製において、線幅の変動を抑制することが可能となる。具体的には、位相シフタの長手方向における中央部から端部にかけて、線幅が狭くなるのを抑制できる。あるいは、位相シフタの長手方向における端部近傍で、線幅が急激に太くなるのを防止することも可能となる。
さらに、位相シフトマスクを用いた露光以外に第２の露光を行うことで、位相シフタの形状を長手方向に長くしたことによるフォトレジストパターン端部の形状変化を覆い隠すことが可能である。
【００２２】
また、上記の目的を達成するため、本発明の半導体装置の製造方法は、基板に形成されたアクティブ領域にゲート電極を形成して、前記ゲート電極を有する半導体装置を製造する方法であって、透過する光の位相が反転するように光路長が異なり、ゲート電極のゲート長の線幅方向に配設され、前記ゲート電極の長手方向にゲート幅を越えてアクティブ領域の外側まで延びる長さの寸法を持ち、前記アクティブ領域の外側の対向する隅部に切り欠きが形成されている、第１および第２のレベンソン位相シフトマスクを有する第１のマスクを用いてフォトレジストに露光を行う第１露光ステップと、前記第１露光ステップの前または後に、前記第１のマスクとは異なる第２のマスクを用いて、前記第１露光ステップで、前記ゲート電極のゲート長の線幅方向に配設され、前記ゲート電極の長手方向に前記ゲート幅を越えて前記アクティブ領域の外側まで延びる長さの寸法としたことによるフォトレジストパターン端部の形状変化を覆い隠すように露光を行う第２露光ステップと、前記第１および第２露光ステップにおいて露光された部分を含む前記フォトレジストを現像する現像ステップと、前記現像により得られたフォトレジストをマスクとして、前記基板のアクティブ領域に前記ゲート電極のパターンを形成するステップとを有する。
【００２３】
上記の本発明の半導体装置の製造方法によれば、半導体装置の製造において、レベンソン位相シフトマスクを用いた露光による微細パターンの作製において、線幅の変動を抑制することが可能となる。具体的には、位相シフタの長手方向における中央部から端部にかけて、線幅が狭くなるのを抑制できる。あるいは、位相シフタの長手方向における端部近傍で、線幅が急激に太くなるのを防止することも可能となる。
さらに、位相シフトマスクを用いた露光以外に第２の露光を行うことで、位相シフタの形状を長手方向に長くしたことによるフォトレジストパターン端部の形状変化を覆い隠すことが可能である。
【００２４】
また、上記の目的を達成するため、本発明の露光方法は、基板に微細な幅を持つ長手状のフォトレジストパターンを形成するための露光方法であって、透過する光の位相が反転するように光路長が異なり、前記フォトレジストパターンの幅方向に配設され、前記フォトレジストパターンの長手方向の長さを越えて所定の領域の外側まで延びる寸法を持ち、前記所定の領域の外側の対向する隅部に切り欠きが形成されている、第１および第２のレベンソン位相シフトマスクを有する第１のマスクを用いてフォトレジストに露光を行う第１露光ステップと、前記第１露光ステップの前または後に、前記第１のマスクとは異なる第２のマスクを用いて、前記第１露光ステップで、前記フォトレジストパターンの幅方向に配設され、前記フォトレジストパターンの長手方向の長さを越えて所定の領域の外側まで延びる寸法としたことによるフォトレジストパターン端部の形状変化を覆い隠すように露光を行う第２露光ステップとを有する。
【００２５】
上記の本発明の露光方法によれば、レベンソン位相シフトマスクを用いた露光による微細パターンの作製において、線幅の変動を抑制することが可能となる。具体的には、位相シフタの長手方向における中央部から端部にかけて、線幅が狭くなるのを抑制できる。あるいは、位相シフタの長手方向における端部近傍で、線幅が急激に太くなるのを防止することも可能となる。
さらに、位相シフトマスクを用いた露光以外に第２の露光を行うことで、位相シフタの形状を長手方向に長くしたことによるフォトレジストパターン端部の形状変化を覆い隠すことが可能である。
【００２６】
また、上記の目的を達成するため、本発明の半導体装置の製造方法は、基板に微細な幅を持つ長手状のフォトレジストパターンを形成するステップを有する半導体装置を製造する方法であって、透過する光の位相が反転するように光路長が異なり、前記フォトレジストパターンの幅方向に配設され、前記フォトレジストパターンの長手方向の長さを越えて所定の領域の外側まで延びる寸法を持ち、前記所定の領域の外側の対向する隅部に切り欠きが形成されている、第１および第２のレベンソン位相シフトマスクを有する第１のマスクを用いてフォトレジストに露光を行う第１露光ステップと、前記第１露光ステップの前または後に、前記第１のマスクとは異なる第２のマスクを用いて、前記第１露光ステップで、前記フォトレジストパターンの幅方向に配設され、前記フォトレジストパターンの長手方向の長さを越えて所定の領域の外側まで延びる寸法としたことによるフォトレジストパターン端部の形状変化を覆い隠すように露光を行う第２露光ステップと、前記第１および第２露光ステップにおいて露光された部分を含む前記フォトレジストを現像する現像ステップと、前記現像により得られたフォトレジストをマスクとして、前記基板に微細な幅を持つ長手状のパターンを形成するパターン形成ステップとを有する。
【００２７】
上記の本発明の半導体装置の製造方法によれば、半導体装置の製造において、レベンソン位相シフトマスクを用いた露光による微細パターンの作製において、線幅の変動を抑制することが可能となる。具体的には、位相シフタの長手方向における中央部から端部にかけて、線幅が狭くなるのを抑制できる。あるいは、位相シフタの長手方向における端部近傍で、線幅が急激に太くなるのを防止することも可能となる。
さらに、位相シフトマスクを用いた露光以外に第２の露光を行うことで、位相シフタの形状を長手方向に長くしたことによるフォトレジストパターン端部の形状変化を覆い隠すことが可能である。
【００２８】
また、上記の目的を達成するため、本発明の露光方法は、基板に微細な幅を持つ長手状のフォトレジストパターンを形成するための露光方法であって、透過する光の位相が反転するように光路長が異なり、前記フォトレジストパターンの幅方向に配設され、前記フォトレジストパターンの長手方向の長さを越えて所定の領域の外側まで延びる寸法を持ち、前記所定の領域の外側の対向する隅部に切り欠きが形成されている、第１および第２のレベンソン位相シフトマスクを用いてフォトレジストに露光を行うことを特徴とする。
【００２９】
上記の本発明の露光方法によれば、レベンソン位相シフトマスクを用いた露光による微細パターンの作製において、線幅の変動を抑制することが可能となる。具体的には、位相シフタの長手方向における中央部から端部にかけて、線幅が狭くなるのを抑制できる。あるいは、位相シフタの長手方向における端部近傍で、線幅が急激に太くなるのを防止することも可能となる。
【００３０】
【発明の実施の形態】
以下に、本発明の位相シフトマスク、露光方法および半導体装置の製造方法の実施の形態について、図面を参照して説明する。
レベンソン位相シフトマスクを用いた多重露光法は、一般に、ＵＬＳＩのゲートレヤー等のライン系パターンの作製に適用される。以下の実施形態は、本発明を０．１３μｍ世代のロジック検討用パターンに適用した例を示す。０．１３μｍ世代ロジックを代表するパターンとして２パターンを抽出し、それぞれ実施形態１および２とした。
【００３１】
（実施形態１）
図１（ａ）は本実施形態の検討用パターンのレイアウトを示す図である。図１（ａ）に示すパターンは、周辺部に他のゲートが存在しない孤立パターンを想定している。
図１（ａ）に示すように、基板にアクティブ領域１０１が形成され、基板上にゲートレイヤー１０２が形成されている。ゲートレイヤー１０２は例えばポリシリコンからなる。アクティブ領域１０１上の微細パターン部分はゲート電極１０２ａであり、この直下にチャネルが形成される。図１（ａ）に示すパターンにおいて、ゲート長ＬＧ  は０．１０μｍ、ゲート幅ＷＧ  は１．０μｍとする。
【００３２】
図１（ｂ）は図１（ａ）の検討用パターンを作製するための位相シフタを示す図である。位相シフタ１０３ａと位相シフタ１０３ｂの光路長は互いに異なり、これにより、位相シフタ１０３ａ、１０３ｂを透過する光の位相が反転する。図１（ｂ）に示すように、位相シフタ１０３ａ、１０３ｂは長手方向の両端を図１（ａ）のゲート幅ＷＧ  よりもそれぞれ１６０ｎｍずつ長くする。したがって、位相シフタ１０３ａ、１０３ｂの長さは１．３２μｍである。また、位相シフタ１０３ａ、１０３ｂの幅は１６０ｎｍである。位相シフタ１０３ａと位相シフタ１０３ｂとの間隔は１００ｎｍである。
【００３３】
図１（ｂ）に示すように、位相シフタ１０３ａ、１０３ｂは長手方向の両端部に切り欠き部１０４ａ、１０４ｂ、１０４ｃ、１０４ｄを有し、切り欠き部は互いに対向するように配置される。後述する光強度シミュレーションにより最適化した結果から、切り欠き部は長さ１００ｎｍ、幅４０ｎｍとなるように形成される。
【００３４】
図２は、図１（ｂ）の位相シフタ１０３ａ、１０３ｂを透過する光の光強度シミュレーションを行った結果を示す。シミュレーション条件は光源波長を２４８ｎｍ、開口数ＮＡを０．６０、コヒーレンスファクターσを０．５３とした。コヒーレンスファクターσは露光装置の光干渉性を示す。
【００３５】
位相シフタの長さを長くしたことと、位相シフタの端部に切り欠き部を設けたことにより、図２に示すように、線幅のばらつきが抑制される。また、位相シフタの長手方向における端部では、転写イメージのコーナー部が丸みを帯びるが、このようなラウンド部分はアクティブ領域の外側となる。したがって、ラウンド部分が線幅に及ぼす影響を低減できる。
【００３６】
また、この部分には、通常、ゲート電極の長手方向と直交するように配線の一部が形成される。したがって、レベンソン位相シフトマスクの転写イメージの端部は、例えばバイナリマスクやハーフトーン型位相シフトマスクを用いた露光をさらに行うことにより、覆い隠すことが可能である。
【００３７】
図３は、図２の光強度シミュレーションの結果から、位相シフタ中央部の線幅が１００ｎｍとなるようなパターンを抽出したものである。図３に示すように、中央部の線幅が１００ｎｍとなるような光強度の閾値で線幅を決定した場合、線幅は最小で９７ｎｍである。
以上のように、本実施形態のレベンソン位相シフトマスクの位相シフタパターンによれば、アクティブ領域上の微細なゲート電極をほぼ一定の線幅で形成することが可能である。
【００３８】
図４（ａ）は図１（ａ）と同一の検討用パターンであり、図４（ｂ）に図４（ａ）の検討用パターンを作製するための従来の位相シフタを、比較のため示した。位相シフタ１０５ａと位相シフタ１０５ｂの光路長は互いに異なり、これにより、位相シフタ１０５ａ、１０５ｂを透過する光の位相が反転する。位相シフタ１０５ａ、１０５ｂはそれぞれ長さ１．０μｍ、幅１６０ｎｍの矩形であり、位相シフタ１０５ａと位相シフタ１０５ｂとの間隔は１００ｎｍである。
【００３９】
図５は図４（ｂ）の位相シフタについて、上記と同様の条件で光強度シミュレーションを行った結果を示す。図５に示すように、位相シフタの長手方向における中央部では、長手方向における端部に比較して、位相シフタ１０５ａと位相シフタ１０５ｂとの間の光強度が小さくなる。また、長手方向における端部では、光強度の分布が丸みを帯びるため、コーナー部の光強度が小さくなる。以上のように、図５においては落花生状の光強度分布が見られる。
【００４０】
図６は、図５の光強度シミュレーションの結果から、位相シフタ中央部の線幅が１００ｎｍとなるようなパターンを抽出したものである。図６に示すように、中央部の線幅が１００ｎｍとなるような光強度の閾値で線幅を決定すると、長手方向の端部にかけて線幅が細くなり、線幅は最小で９４ｎｍとなる。
図６を図３と比較すると、本実施形態のレベンソン位相シフトマスクにより、アクティブ領域上の微細パターンの線幅均一性が向上することがわかる。
【００４１】
本実施形態の露光方法および半導体装置の製造方法は、上記の本実施形態の位相シフタが形成されたレベンソン位相シフトマスクを用いてフォトリソグラフィを行う工程を含む。これにより、光の波長および光学系から決定される解像限界を超えた微細パターンを、均一な線幅で形成することが可能となる。
【００４２】
（実施形態２）
図７（ａ）は本実施形態の検討用パターンのレイアウトを示す図である。図７（ａ）に示すパターンは０．１０μｍ世代の最小ゲートピッチ０．２６μｍでゲートが隣接する場合を想定している。
図７（ａ）に示すように、基板にアクティブ領域１１１が形成され、基板上にゲートレイヤー１１２が形成されている。ゲートレイヤー１１２は図１（ａ）のゲートレイヤー１０２と同様に、例えばポリシリコンからなる。
【００４３】
アクティブ領域１１１上の微細パターン部分はゲート電極１１２ａ、１１２ｂであり、これらの直下にチャネルが形成される。図７（ａ）に示すパターンにおいて、ゲート長ＬＧ  は０．１０μｍ、ゲート幅ＷＧ  は１．０μｍとする。また、ゲート電極１１２ａ、１１２ｂの間隔Ｓは０．１６μｍである。
【００４４】
図７（ｂ）は図７（ａ）の検討用パターンを作製するための位相シフタを示す図である。位相シフタ１１３ａと位相シフタ１１３ｂの光路長は互いに異なり、これにより、位相シフタ１１３ａ、１１３ｂを透過する光の位相が反転する。一方、位相シフタ１１３ｃの光路長は位相シフタ１１３ａの光路長と等しく、これにより、位相シフタ１１３ｂ、１１３ｃを透過する光の位相が反転する。
【００４５】
位相シフタ１１３ａ、１１３ｂ、１１３ｃは長手方向の両端を図７（ａ）のゲート幅ＷＧ  よりもそれぞれ０．１６μｍずつ長くする。したがって、位相シフタ１０３ａ、１０３ｂ、１０３ｃの長さは１．３２μｍである。また、位相シフタ１０３ａ、１０３ｂ、１０３ｃの幅は１６０ｎｍである。隣接する位相シフタの間隔は１００ｎｍである。
【００４６】
図７（ｂ）に示すように、位相シフタ１０３ａ、１０３ｂ、１１３ｃは長手方向の両端部に切り欠き部１１４ａ、１１４ｂ、１１４ｃ、１１４ｄ、１１４ｅ、１１４ｆ、１１４ｇ、１１４ｈを有し、切り欠き部は互いに対向するように配置される。後述する光強度シミュレーションにより最適化した結果から、切り欠き部は長さ１００ｎｍ、幅４０ｎｍとなるように形成される。
【００４７】
図８は、図７（ｂ）の位相シフタ１１３ａ、１１３ｂ、１１３ｃを透過する光の光強度シミュレーションを行った結果を示す。シミュレーション条件は実施形態１の光強度シミュレーションと同様にした。
位相シフタの長さを長くしたことと、位相シフタの端部に切り欠き部を設けたことにより、図８に示すように、線幅のばらつきが抑制される。また、位相シフタの長手方向における端部では、転写イメージのコーナー部が丸みを帯びるが、このようなラウンド部分はアクティブ領域の外側となる。したがって、ラウンド部分が線幅に及ぼす影響を低減できる。
【００４８】
また、この部分には、通常、ゲート電極の長手方向と直交するように配線の一部が形成される。したがって、レベンソン位相シフトマスクの転写イメージの端部は、例えばバイナリマスクやハーフトーン型位相シフトマスクを用いた露光をさらに行うことにより、覆い隠すことが可能である。
【００４９】
図９は、図８の光強度シミュレーションの結果から、位相シフタ中央部の線幅が１００ｎｍとなるようなパターンを抽出したものである。図９に示すように、中央部の線幅が１００ｎｍとなるような光強度の閾値で線幅を決定した場合、線幅は最小で９７ｎｍである。
以上のように、本実施形態のレベンソン位相シフトマスクの位相シフタパターンによれば、アクティブ領域上の微細なゲート電極をほぼ一定の線幅で形成することが可能である。
【００５０】
図１０（ａ）は図７（ａ）と同一の検討用パターンであり、図１０（ｂ）に図１０（ａ）の検討用パターンを作製するための従来の位相シフタを、比較のため示した。位相シフタ１１５ａと位相シフタ１１５ｂの光路長は互いに異なり、これにより、位相シフタ１１５ａ、１１５ｂを透過する光の位相が反転する。
【００５１】
一方、位相シフタ１１５ｃの光路長は位相シフタ１１５ａの光路長と等しく、これにより、位相シフタ１１５ｂ、１１５ｃを透過する光の位相が反転する。位相シフタ１１５ａ、１１５ｂ、１１５ｃはそれぞれ長さ１．０μｍ、幅１６０ｎｍの矩形であり、隣接する位相シフタの間隔は１００ｎｍである。
【００５２】
図１１は図１０（ｂ）の位相シフタについて、上記と同様の条件で光強度シミュレーションを行った結果を示す。図１１に示すように、位相シフタの長手方向における中央部では、長手方向における端部に比較して、隣接する位相シフタ間の光強度が小さくなる。また、長手方向における端部では、光強度の分布が丸みを帯びるため、コーナー部の光強度が小さくなる。以上のように、図１１においては落花生状の光強度分布が見られる。
【００５３】
図１２は、図１１の光強度シミュレーションの結果から、位相シフタ中央部の線幅が１００ｎｍとなるようなパターンを抽出したものである。図１２に示すように、中央部の線幅が１００ｎｍとなるような光強度の閾値で線幅を決定すると、長手方向の端部にかけて線幅が細くなり、線幅は最小で９４ｎｍとなる。
図１２を図９と比較すると、本実施形態のレベンソン位相シフトマスクにより、アクティブ領域上の微細パターンの線幅均一性が向上することがわかる。
【００５４】
本実施形態の露光方法および半導体装置の製造方法は、上記の本実施形態の位相シフタが形成されたレベンソン位相シフトマスクを用いてフォトリソグラフィを行う工程を含む。これにより、光の波長および光学系から決定される解像限界を超えた微細パターンを、均一な線幅で形成することが可能となる。
【００５５】
上記の本発明の実施形態の位相シフトマスク、露光方法および半導体装置の製造方法によれば、微細パターンを均一な線幅で形成できる。
本発明の位相シフトマスク、露光方法および半導体装置の製造方法の実施形態は、上記の説明に限定されない。例えば、光強度シミュレーションの結果に応じて、補正パターンの形状や大きさは任意に変更することが可能である。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００５６】
【発明の効果】
本発明の露光方法によれば、レベンソン位相シフトマスクを用いた露光を含む微細パターンの作製において、線幅の変動を抑制することが可能となる。
本発明の半導体装置の製造方法によれば、リソグラフィ工程において、微細パターンを一様な線幅で形成できる。
【図面の簡単な説明】
【図１】図１（ａ）は本発明の実施形態１に係るゲートレイヤーのレイアウトを示し、図１（ｂ）は図１（ａ）のパターンを形成するための位相シフタを示す図である。
【図２】図２は図１（ｂ）の位相シフタについて光強度シミュレーションを行った結果を示す。
【図３】図３は図２から、位相シフタ中央部の線幅が１００ｎｍとなるときの光強度分布を抽出したものである。
【図４】図４（ａ）は本発明の実施形態１に係るゲートレイヤーのレイアウトを示し、図４（ｂ）は図４（ａ）のパターンを形成するための比較例の位相シフタを示す図である。
【図５】図５は図４（ｂ）の位相シフタについて光強度シミュレーションを行った結果を示す。
【図６】図６は図５から、位相シフタ中央部の線幅が１００ｎｍとなるときの光強度分布を抽出したものである。
【図７】図７（ａ）は本発明の実施形態２に係るゲートレイヤーのレイアウトを示し、図７（ｂ）は図７（ａ）のパターンを形成するための位相シフタを示す図である。
【図８】図８は図７（ｂ）の位相シフタについて光強度シミュレーションを行った結果を示す。
【図９】図９は図８から、位相シフタ中央部の線幅が１００ｎｍとなるときの光強度分布を抽出したものである。
【図１０】図１０（ａ）は本発明の実施形態２に係るゲートレイヤーのレイアウトを示し、図１０（ｂ）は図１０（ａ）のパターンを形成するための比較例の位相シフタを示す図である。
【図１１】図１１は図１０（ｂ）の位相シフタについて光強度シミュレーションを行った結果を示す。
【図１２】図１２は図１１から、位相シフタ中央部の線幅が１００ｎｍとなるときの光強度分布を抽出したものである。
【図１３】図１３（ａ）はゲートレイヤーのレイアウトの一例を示し、図１３（ｂ）は図１３（ａ）のパターンを形成するための多重露光に用いられるマスクパターンを示す図である。
【図１４】図１４（ａ）はゲートレイヤーのレイアウトの一例を示し、図１４（ｂ）は図１４（ａ）の点線で囲まれた部分のゲートレイヤーを加工するためのレジストを表す図である。
【図１５】図１５は補正パターンを有する従来のマスクを示す図である。
【図１６】図１６は図１５の点線で囲まれた部分について光強度シミュレーションを行った結果を示し、（ａ）は補正パターンがない場合、（ｂ）は補正パターン（切り欠き部）がある場合をそれぞれ示す。
【符号の説明】
１０１、１１１、２０１、２０２…アクティブ領域、１０２、１１２、２０３…ゲートレイヤー、１０２ａ、１１２ａ、１１２ｂ、２０３ａ、２０３ｂ…ゲート電極、１０３ａ、１０３ｂ、１０５ａ、１０５ｂ、１１３ａ、１１３ｂ、１１３ｃ、１１５ａ、１１５ｂ、１１５ｃ、２０５ａ、２０５ｂ、２０６ａ、２０６ｂ…位相シフタ、１０４ａ、１０４ｂ、１０４ｃ、１０４ｄ、１１４ａ、１１４ｂ、１１４ｃ、１１４ｄ、１１４ｅ、１１４ｆ、１１４ｇ、１１４ｈ、２１５、２１６…切り欠き部、２０４…遮光部、２０７…レジスト、２１１…支持体、２１２、２１３…マスクパターン、２１４…マスク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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