(57)【特許請求の範囲】
【請求項１】
バーチャルコンカチネーションの１ないし複数のグループを構成する物理チャネルを含むＳＴＭペイロード信号のデータ部分を、前記物理チャネル毎にＭＦＩ値別に位相調整メモリに記憶し、前記グループ毎の全ての物理チャネルにおいて所定の制限時間内で比較用ＭＦＩ値に等しいＭＦＩ値の受信に基づいて前記位相調整メモリに記憶した前記データ部分の読み出しを開始することにより物理チャネル間の遅延差を吸収するバーチャルコンカチネーションＭＦＩ位相調整方法であって、
前記グループ毎に全ての物理チャネルで、前記制限時間内に受信されるＭＦＩ値の最大値に所定の加算値を加算した最大ＭＦＩ値を次の前記制限時間内における前記比較用ＭＦＩとすることを特徴とするバーチャルコンカチネーションＭＦＩ位相調整方法。
【請求項２】
前記位相調整メモリに記憶した前記データ部分の読み出しの開始は、前記比較用ＭＦＩ値に等しいＭＦＩ値の受信時に、ＭＦＩ値の連続性が満たされていることを条件とすることを特徴とする請求項１記載のバーチャルコンカチネーションＭＦＩ位相調整方法。
【請求項３】
前記比較用ＭＦＩ値の初期値は、物理チャネルの先頭のＭＦＩ値とすることを特徴とする請求項１又は２記載のバーチャルコンカチネーションＭＦＩ位相調整方法。
【請求項４】
バーチャルコンカチネーションの１ないし複数のグループを構成する物理チャネルを含むＳＴＭペイロード信号のデータ部分を前記物理チャネル毎にＭＦＩ値別に記憶する位相調整メモリを用いて物理チャネル間の遅延差を吸収するバーチャルコンカチネーションＭＦＩ位相調整回路であって、
バーチャルコンカチネーションのグループ毎に全ての物理チャネルで、先頭の物理チャネルを受信してから所定の制限時間以内に比較用ＭＦＩ値と等しいＭＦＩ値を持つＶＣ−３フレーム又はＶＣ−４フレームの到着を検出したとき、バーチャルコンカチネーションの当該グループを構成する全物理チャネルについて位相調整メモリからデータの出力許可信号を出力するグループ毎の同期処理部と、
前記グループ毎の同期処理部から出力される出力許可信号により前記位相調整メモリから当該物理チャネルの前記ＭＦＩ値別の領域からデータを読み出す読み出し制御回路と、
前記グループ毎の全ての物理チャネルのＭＦＩ値中の最大ＭＦＩ値を選択する最大ＭＦＩ判定回路と、
該最大ＭＦＩ値に予め設定した加算パラメータ値を加算したＭＦＩ値又は前記グループのいずれかで先頭のＭＦＩ値を受信したならばＭＦＩ値の初期値を基準ＭＦＩ値として出力する加算器と、
を有し、
前記同期処理部では、制限時間毎に前記基準ＭＦＩ値をラッチして、該基準ＭＦＩ値をＭＦＩ位相一致の判定に用いる前記比較用ＭＦＩ値とすることを特徴とするバーチャルコンカチネーションＭＦＩ位相調整回路。
【請求項５】
物理チャネル毎にＭＦＩ値の連続性をチェックするＭＦＩ同期判定回路を備え、前記同期処理部は、前記比較用ＭＦＩ値に等しいＭＦＩ値の受信時に、ＭＦＩ値の連続性が満たされていることを条件として出力許可信号を出力することを特徴とする請求項４記載のバーチャルコンカチネーションＭＦＩ位相調整回路。
【請求項６】
前記比較用ＭＦＩ値の初期値は、物理チャネルの先頭のＭＦＩ値とすることを特徴とする請求項４又は５記載のバーチャルコンカチネーションＭＦＩ位相調整回路。
【請求項７】
バーチャルコンカチネーションの１ないし複数のグループを構成する物理チャネルを含むＳＴＭペイロード信号のデータ部分を前記物理チャネル毎にＭＦＩ値別に記憶する位相調整メモリを用いて物理チャネル間の遅延差を吸収するバーチャルコンカチネーションＭＦＩ位相調整回路であって、
物理チャネル毎に、受信されたＭＦＩ値の連続性をチェックするとともに最新のＭＦＩ値を出力するＭＦＩ同期判定回路と、
バーチャルコンカチネーションのグループ毎に全ての物理チャネルで、先頭の物理チャネルを受信してから所定の制限時間以内に比較用ＭＦＩ値と等しいＭＦＩ値を持つＶＣ−３フレーム又はＶＣ−４フレームの到着を検出したとき、位相一致検出信号を出力するＭＦＩ位相一致判定回路と、
前記ＭＦＩ同期判定回路によりバーチャルコンカチネーションのグループ毎に該グループに属する全物理チャネルのＭＦＩ値の連続性が検出され、前記ＭＦＩ位相一致判定回路の前記到着検出信号を受信したならば該グループを構成する全物理チャネルについての前記連続性の検出に用いたＭＦＩ値と等しいＭＦＩ値の領域に格納されたデータの出力許可信号を出力する同期管理部と、
前記同期管理部から出力される前記出力許可信号により前記位相調整メモリから当該物理チャネルの前記ＭＦＩ値別の領域からデータを読み出す読み出し制御回路と、
前記ＭＦＩ同期判定回路から出力されるＭＦＩ値中の最大ＭＦＩ値を選択する最大ＭＦＩ判定回路と、
該最大ＭＦＩ値に予め設定した加算パラメータ値を加算したＭＦＩ値又は前記ＭＦＩ同期判定回路のいずれかで先頭のＭＦＩ値を受信したならばＭＦＩ値の初期値を基準ＭＦＩ値として出力する加算器と、
を有し、
ＭＦＩ位相一致判定回路では、前記制限時間毎に基準ＭＦＩ値をラッチして、該基準ＭＦＩ値をＭＦＩ位相一致判定に用いる前記比較用ＭＦＩ値とすることを特徴とするバーチャルコンカチネーションＭＦＩ位相調整回路。
【請求項８】
ＳＴＭペイロード信号からＰＯＨ領域のＨ４バイトにあるＭＦＩ値を抽出して出力するＭＦＩ抽出回路と、
ＳＴＭペイロード信号のデータ部を記憶し、物理チャネル毎にバンク分けされ、また、ＭＦＩ番号毎に領域を区切った位相調整メモリと、
ＳＴＭペイロード信号のデータ部分を位相調整メモリの該当する領域に書き込む書き込み制御回路と、
物理チャネル毎にＭＦＩ値の連続性をチェックするＭＦＩ同期判定回路と、
物理チャネル毎に属するバーチャルコンカチネーションのグループ番号を記憶するチャネル制御メモリと、
チャネル制御メモリに設定されたグループ毎に全ての物理チャネルで、指定ＭＦＩ値と等しいＭＦＩ値を持つＶＣ−３フレーム又はＶＣ−４フレームが先頭の物理チャネルを受信してから制限時間以内に到着することを検出し、前記制限時間以内に全物理チャネルで到着したならば位相一致検出信号を出力するＭＦＩ位相一致判定回路と、
バーチャルコンカチネーションのグループ毎に属する全物理チャネルのＭＦＩ同期判定回路のＭＦＩ同期判定の結果が同期確立の場合、位相一致検出信号を受信したならばそのグループを構成する全物理チャネルの、ＭＦＩ位相一致判定回路で検出に用いたＭＦＩ値と等しいＭＦＩ値の領域に格納されたデータの出力を許可する制御信号を生成する同期管理部と、
同期管理部から入力される制御信号にしたがって、位相調整メモリから、出力を許可された物理チャネルのＭＦＩ番号毎の領域からデータを読み出す読み出し制御回路と、
ＭＦＩ同期判定回路より、最新の受信ＭＦＩ値を出力し、その受信ＭＦＩ値中の最大ＭＦＩ値を選択する最大ＭＦＩ判定回路と、
該最大ＭＦＩ値に予め設定した１２ビットの加算パラメータ値を加算してその下位１２ビットを基準ＭＦＩ値として出力するとともに、ＭＦＩ同期判定回路のいずれかでＭＦＩ値の初期値を受信したならば基準ＭＦＩ値を前記初期値にリセットする加算器と、
を有し、
ＭＦＩ位相一致判定回路では、前記制限時間毎に基準ＭＦＩ値をラッチして、該基準ＭＦＩ値をＭＦＩ位相一致判定の比較用ＭＦＩ値として用いることを特徴とするバーチャルコンカチネーションＭＦＩ位相調整回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、バーチャルコンカチネーション技術によってＳＴＭ（Synchronous Transfer Mode）フレームのペイロードに格納されたデータフレームの転送遅延によって生じる遅延差を吸収し、もとのデータに復元しやすくするためのバーチャルコンカチネーションＭＦＩ位相調整方法及びＭＦＩ位相調整回路に関する。
【０００２】
【従来の技術】
ＳＤＨフレーム（Synchronous Digital Hierarchy）フレームやＳＴＭ（Synchronous Transfer Mode）フレームに、データトラヒックを効率良く格納する技術にバーチャルコンカチネーション技術がある。２．４８８Ｍｂｐｓで転送されるＳＴＭ−１６フレームは、９×１６列のＳＯＨ（Section Over Head）領域と２６１×１６列のペイロード領域が合計９行で構成されており、ペイロード領域には５１．８４Ｍｂｐｓ相当のデータフレームであるＶＣ（Virtual Container）−３が最大４８チャネル分、１５５．５２Ｍｂｐｓ相当のデータフレームであるＶＣ−４が最大１６チャネル分、格納される。
【０００３】
なお、従来のＳＴＭフレームのペイロードにおいてＶＣ−３やＶＣ−４などの単位フレームが順番に格納される処理単位をチャネル（ＣＨ）と呼んでいるが、本発明ではそれを物理チャネル（物理ＣＨ）という。ＳＴＭ−１６フレームのペイロードでは、ＶＣ−３ならば先頭より順に物理ＣＨ１〜物理ＣＨ４８、ＶＣ−４ならば先頭より物理ＣＨ１〜物理ＣＨ１６という。
【０００４】
バーチャルコンカチネーションは、送信側で複数の物理ＣＨのＶＣ−３（またはＶＣ−４）のグループを一つのデータフレームと見なし、連続するデータをこれらの順番に格納し、受信側ではそれらのＶＣ−３（またはＶＣ−４）より順番にデータを取りだし、データを再生するものである。例えば、４５０Ｍｂｐｓのトラヒックを６２２．０８Ｍｂｐｓ相当のＶＣ−４−４ｃで転送すると、１５０Ｍｂｐｓ以上が無駄になる。そこで、３個のＶＣ−４でバーチャルコンカチネーションのグループを構成すれば４６６．５６Ｍｂｐｓ（３×１５５．５２Ｍｂｐｓ）の帯域となり、帯域の無駄は約１６Ｍｂｐｓに縮まる。Ｘ本の物理ＣＨのＶＣ−３（またはＶＣ−４）でバーチャルコンカチネーションのグループを構成することをＶＣ−３−Ｘｖ（またはＶＣ−４−Ｘｖ）という。同一のグループを構成するＶＣ−３（またはＶＣ−４）は、常に決まった物理チャネルで転送される。例えばあるバーチャルコンカチネーションのグループ１（ＶＣ−３−７ｖ）は物理ＣＨ１〜物理ＣＨ７で、また他のグループ２（ＶＣ−３−７ｖ）は物理ＣＨ９〜物理ＣＨ１５で転送するようにする。その決め方は自由であり、予め設定しておく。
【０００５】
図５はＳＴＭ−１６フレームの例を示す図である。物理ＣＨ１〜４８のうち、物理ＣＨ１〜物理ＣＨ７でＶＣ−３−７ｖのバーチャルコンカチネーションのグループ１を構成する場合を示している。グループ１内のデータ格納順序は自由に設定することができるが、一例として物理ＣＨ１→物理ＣＨ２→物理ＣＨ３→物理ＣＨ４→物理ＣＨ５→物理ＣＨ６→物理ＣＨ７→物理ＣＨ１と若番順序で格納する方法がある。
【０００６】
バーチャルコンカチネーションでは、受信側で遅延差（ＭＦＩ位相差）の調整処理（ＭＦＩ位相調整ともいう。）を行うことが必要なことが多い。個々のＶＣ−３（またはＶＣ−４）は独立した物理チャネルで転送されるため、同一のバーチャルコンカチネーションのグループでも異なる経路で転送される可能性がある。これは、転送途中のスイッチ（ＳＷ）やクロスコネクト（ＸＣ）段数やその内部処理遅延が経路により異なるためである。
【０００７】
図６は、前述のような遅延差が生じる様子を説明する図である。ノードＡからデータをＶＣ−３−３ｖに格納してノードＢに転送する例を示している。ノード５３においてバーチャルコンカチネーション生成回路５１からＸＣ装置５２を通ったあと、２本のＶＣ−３はＸＣ装置５４を通り、残りのＶＣ−３はＸＣ装置５５を経由してノード５８に到達する場合がある。ノードＢ内ではＸＣ装置５６によってまとめられ、バーチャルコンカチネーション終端回路５７でデータを復元する。ＸＣ装置５４の経路とＸＣ装置５５の経路では伝播遅延や装置内遅延など様々な遅延差を生じる要素がある。
【０００８】
そこで、バーチャルコンカチネーションに用いる物理チャネルのＶＣ−３（またはＶＣ−４）では、そのＰＯＨ(Path Over Head)のＨ４バイト領域に、フレーム番号をあらわすマルチプル・フレーム・インジケータＭＦＩ（Multiple Frame
Indicator）値を付加して、ＭＦＩ位相調整に利用する。
【０００９】
図７はＴ１Ｘ１．５／２００１−０２９で定義されるＨ４バイトを示す図である。Ｈ４バイトは各物理ＣＨ毎のＶＣ−３（またはＶＣ−４）のＰＯＨ毎に、サイクリックに付加する。
【００１０】
ＭＦＩ値は４ビットのＭＦＩ１領域と８ビットのＭＦＩ２領域で構成され、生成側では、ＭＦＩ１は同一物理ＣＨ内でＶＣ−３（またはＶＣ−４）の１フレーム毎（１２５μｓｅｃ毎）に１ずつインクリメントする。ＭＦＩ２も同一物理ＣＨの１６フレーム毎（２ｍｓｅｃ毎）に１ずつインクリメントする。ＭＦＩ１とＭＦＩ２をあわせた１２ビットでは５１２ｍｓｅｃ周期となる。生成側では、同一のバーチャルコンカチネーションを構成するＶＣ−３（またはＶＣ−４）のＰＯＨ領域のＨ４バイトに同じ１２ビットのＭＦＩ値を付加する。
【００１１】
受信側では、受信したＶＣ−３（またはＶＣ−４）のＭＦＩ値を参照するとともに、そのデータを位相調整メモリに一旦格納し、同一のバーチャルコンカチネーションのグループを構成するＶＣ−３（またはＶＣ−４）のＭＦＩ値が揃ったならば、そのＭＦＩ値のＶＣ−３（またはＶＣ−４）で転送されてきたデータを前記位相調整メモリから出力することによりＭＦＩ位相調整を行う。ＭＦＩを用いれば、最大でＭＦＩ周期の半分（２５６ｍｓｅｃ）までのＭＦＩ位相調整が可能である。
【００１２】
次に、従来のバーチャルコンカチネーションのＭＦＩ位相調整回路の構成及び動作を説明する。
図８は、従来例のＭＦＩ位相調整回路の構成を示す図である。ＭＦＩ位相処理回路は、ＳＴＭペイロードからＭＦＩ値を抽出するとともに、前記ペイロードを出力するＭＦＩ抽出回路４と、出力されたペイロードを位相調整メモリ１２に書き込む書き込み制御部１０と、位相調整メモリ１２からペイロードを読み出す読み出し制御部１１と、を備える。また、前記位相調整メモリ１２の制御に関し、１４−ｎ（ｎ＝１〜Ｎ、Ｎは４８以下の整数）はＭＦＩ位相一致判定回路、３−ｎは同期管理部、１３−ｈ（ｈ＝１〜４８）はＭＦＩ同期判定回路、８はチャネル制御メモリ、９−ｎはタイマ回路、１５−ｎは１４−ｎと３−ｎおよび９−ｎをあわせた処理部である。
【００１３】
図９、図１０、図１１は、図８のＭＦＩ位相調整の動作を説明する処理フローを示す図であり、図９は物理チャネル毎の位相調整メモリへの書き込み及びＭＦＩ値の連続性のチェック、図１０はＭＦＩ値による位相一致の判定、図１１は位相調整メモリの読み出しのそれぞれ動作フローを示す図である。
受信データＶＣ−３（またはＶＣ−４）が入力されると、書き込み制御回路１０はそのペイロード（ＰＯＨは除き、データ部のみ）を物理ＣＨ別、ＭＦＩ値別に領域を区切った位相調整メモリ１２に格納する（図９のＡ７１）。同時に、ＭＦＩ抽出回路４により受信した物理ＣＨ  ｈ（ｈは１以上４８以下）のＭＦＩ値をＨ４バイトより抽出し（図９のＡ７２）、ＭＦＩ同期判定回路１３−ｈは、１フレーム毎に各物理ＣＨ毎に、ＭＦＩ値がインクリメントされているか否かをチェックして（図９のＡ７３）、ＭＦＩ値の連続性のチェックを行う。ＭＦＩ値のインクリメントが正しく行われていれば物理ＣＨ  ｈのＭＦＩ同期が確立しているとみなし、ＭＦＩ同期判定回路１３−ｈの出力を信号ＭＦＩＳＹＮＣ（ｈ）＝１に設定する（図９のＡ７５）。一方、Ａ７３でＭＦＩ値のインクリメントが正しくないと判断した場合には、物理ＣＨ  ｈのＭＦＩ同期は確立していないとみなし、信号ＭＦＩＳＹＮＣ（ｈ）＝０に設定する（図９のＡ７５−２）。これらの処理は常時行う（この処理をＭＦＩ同期判定、ＭＦＩ同期の確立を同期確立ともいう）。
【００１４】
以上の動作と同時にＭＦＩ値による位相一致の判定の動作を行う。バーチャルコンカチネーショングループｎ（以下、グループｎ）で、ＭＦＩ位相一致判定回路１４−ｎは出力をフラグ値Ｆ（ｎ）＝０にセットする（図１０のＡ８１）。そして、グループｎ内の任意の物理ＣＨでＭＦＩ値＝０００（ｈ）を受信したら（図１０のＡ８２）、タイマ回路９−ｎに対してカウント開始トリガ信号を送出してタイマ回路９−ｎのカウントを開始する（図１０のＡ８３）。このときフラグ値Ｆ（ｎ）＝０のままとする（図１０のＡ８４）。タイマ回路９−ｎがカウントアップしタイマ最大時間Ｔｍａｘ以内にグループｎの全物理ＣＨでＭＦＩ値＝０００（ｈ）を受信すると（図１０のＡ８５のＹ）、フラグ値Ｆ（ｎ）＝１に設定し、受信しなければ（図１０のＡ８５のＮ）、Ｆ（ｎ）＝０のままとする。フラグ値Ｆ（ｎ）＝１のときはＭＦＩ値が揃い、遅延量を揃えることができる状態とみなす（この処理をＭＦＩ位相一致判定、ＭＦＩ位相の一致をＭＦＩ位相一致ともいう）。
【００１５】
同期管理部３−ｎは、位相調整メモリの読み出しの動作を管理しており、グループｎの物理ＣＨのＭＦＩ同期が確立し（図１１のＡ６１−１→Ａ６１）かつＭＦＩ位相が一致した場合（図１１のＡ６２）、制御信号Ｃ（ｎ）＝１を出力することで、グループｎの全物理ＣＨに対してＭＦＩ値＝０００（ｈ）の領域に格納したデータの読み出し許可を与え（図１１のＡ６３）、読み出し制御回路１１はそのデータを位相調整メモリ１２より読み出して出力する。そして１フレーム時間が経過して（図１１のＡ６４）、次のＶＣ−３（またはＶＣ−４）を受信したとき、グループｎの全物理ＣＨでＭＦＩ同期が確立されてれば（図１１のＡ６５のＹ）、グループｎの全物理ＣＨに対しＭＦＩ値の領域のデータ読み出し許可を与える。そして、この許可により位相調整メモリ１２からデータを読み出すことにより位相調整されたデータとする。ＭＦＩ同期が確立されていなければ（図１１のＡ６５のＮ）、Ａ６１−１に戻る。なお、ＭＦＩ位相一致判定の処理は、立上げ後のＭＦＩ位相調整の開始時およびＭＦＩ同期がはずれたときのみでよく、常時動作させる必要はない。
【００１６】
図１２は従来例のＭＦＩ位相一致判定の動作を説明する図である。物理ＣＨ１〜物理ＣＨ３でＶＣ−３−３ｖを構成する場合を示している。はじめ何等かの理由で物理ＣＨ３のＭＦＩ値＝０００（ｈ）が到着しない。この後、物理ＣＨ１にＭＦＩ値＝０００（ｈ）のＶＣ−３が到着するとタイマで制限時間Ｔｍａｘ（ここでは２５６ｍｓｅｃとする）をカウントし始め、制限時間Ｔｍａｘ内で物理ＣＨ２のＭＦＩ値＝０００（ｈ）も受信されるが、物理ＣＨ３のＭＦＩ値＝０００（ｈ）は未到着のためＭＦＩ位相一致とはみなされず、タイマの制限時間Ｔｍａｘは終了する。４０９６フレーム（５１２ｍｓｅｃ）後に物理ＣＨ３にＭＦＩ値＝０００（ｈ）のＶＣ−３が到着し、そこから再度タイマで２５６ｍｓｅｃカウントをはじめる。この後、２５６ｍｓｅｃ以内に物理ＣＨ１〜物理ＣＨ３のＭＦＩ値＝０００（ｈ）が揃って受信されているので、ＭＦＩ位相一致とみなす。ＭＦＩ位相一致となると、そのＭＦＩ値を有するＶＣ−３で転送されてきたデータを位相調整メモリから読み出しを開始する。
【００１７】
このように従来のＭＦＩ位相調整回路の動作では、ＭＦＩ位相一致判定処理をＭＦＩ＝０００（ｈ）のフレームを用いて行うため、ＭＦＩ位相一致判定の処理間隔は約５１２ｍｓｅｃ毎になる。
【００１８】
図１３はデータを格納しておく位相調整メモリの一例を示す図である。図１３（ａ）に示すように物理ＣＨ毎にバンク分けをする。また、図１３（ｂ）に示すように物理ＣＨ内でもＭＦＩ値毎にバンク分けを行う。各物理ＣＨとも最大で４０９６フレーム（５１２ｍｓｅｃ相当）のメモリとなる。ハードウェア規模の制約で５１２ｍｓｅｃ相当の位相調整メモリ空間が得られず、Ｔｍａｘ時間相当の位相調整が可能なメモリ空間の場合は、タイマもＴｍａｘまでのカウントとし、ＭＦＩ位相一致判定の処理も、Ｔｍａｘ時間内にＭＦＩ値＝０００（ｈ）が揃うか否かを判定する。このときのＭＦＩ位相調整範囲はＴｍａｘ時間である。
【００１９】
【発明が解決しようとする課題】
従来のＭＦＩ位相調整回路は、前述の例で示すように、はじめのＭＦＩ値＝０００（ｈ）の検出動作の開始から、次のＭＦＩ値＝０００（ｈ）の検出動作まで４０９６フレーム（５１２ｍｓｅｃ）の期間を要し、その間の動作は停止していることになるから、かかるバーチャルコンカチネーション終端回路のＭＦＩ位相調整回路では、ＭＦＩ位相一致判定に処理時間がかかる点で問題がある。
【００２０】
以上のように、異なる経路を経由する同一のバーチャルコンカチネーションを構成する物理チャネルを受信するＳＴＭ装置においては、転送遅延差を吸収して各物理ＣＨから正しくデータを取り出すために、遅延差の吸収処理を行う必要があるが、従来のＭＦＩ位相調整回路では、特に、立ち上げ時やプロテクションやビット誤りによってＭＦＩ位相が一致しなくなった場合の復旧処理に時間がかかり、データ瞬断が長引く可能性がある。
（発明の目的）
本発明の目的は、以上のような問題点を解決するものであり、バーチャルコンカチネーション終端回路等においてＳＴＭフレームのペイロードに格納されたデータフレームの転送の遅延時間差を吸収する位相調整時間を短縮することを可能とするバーチャルコンカチネーションＭＦＩ位相調整方法及びＭＦＩ位相調整回路を提供することにある。
【００２１】
本発明の他の目的は、バーチャルコンカチネーション終端回路等において立ち上げ時やプロテクションやビット誤りによってＭＦＩ位相が一致しなくなった場合の復旧処理の時間及びデータ瞬断を短縮することを可能とするバーチャルコンカチネーションＭＦＩ位相調整方法及びＭＦＩ位相調整回路を提供することにある。
【００２２】
【課題を解決するための手段】
本発明は、バーチャルコンカチネーションの１ないし複数のグループを構成する物理チャネルを含むＳＴＭペイロード信号のデータ部分を、前記物理チャネル毎にＭＦＩ値別に位相調整メモリに記憶し、前記グループ毎の全ての物理チャネルにおいて所定の制限時間内で比較用ＭＦＩ値に等しいＭＦＩ値の受信に基づいて前記位相調整メモリに記憶した前記データ部分の読み出しを開始することにより物理チャネル間の遅延差を吸収するバーチャルコンカチネーションＭＦＩ位相調整に関し、前記グループ毎に全ての物理チャネルで、前記制限時間内に受信されるＭＦＩ値の最大値に所定の加算値を加算した最大ＭＦＩ値を次の前記制限時間内における前記比較用ＭＦＩとすることを特徴とする。
【００２３】
また、前記位相調整メモリに記憶した前記データ部分の読み出しの開始は、前記比較用ＭＦＩ値に等しいＭＦＩ値の受信時に、ＭＦＩ値の連続性が満たされていることを条件とし、前記比較用ＭＦＩ値の初期値は、物理チャネルの先頭のＭＦＩ値とすることを特徴とする。
【００２４】
より具体的には、合計Ｎ個のバーチャルコンカチネーションのグループのＭＦＩ位相調整が可能なＭＦＩ位相調整回路において、その時に受信している物理ＣＨ１〜物理ＣＨ４８（最大）の受信ＭＦＩ値の中の最大のもの（最大ＭＦＩ値という。）を検出する最大ＭＦＩ判定回路（６）と、最大ＭＦＩ値に加算パラメータ（ＡＶＡＬ）を加算してその下位１２ビットを基準ＭＦＩ値として出力する加算器（７）と、基準ＭＦＩ値を比較用ＭＦＩ値としてラッチして、グループｎ（１≦ｎ≦Ｎ）の全物理ＣＨについて、比較用ＭＦＩ値と一致するＭＦＩ値をタイマ最大値Ｔｍａｘ以内に受信できたかを判定するＭＦＩ位相一致判定回路（２−ｎ、ｎ＝１〜Ｎ）を配置する。
【００２５】
なお、加算器（７）の出力である基準ＭＦＩ値は、ＭＦＩ同期判定回路（５−１〜５−４８）のいずれかで先頭のＭＦＩ値（＝０００（ｈ））を受信したら基準ＭＦＩ値を当該先頭のＭＦＩ値（＝０００（ｈ））にリセットする構成とする。（図１）
【００２６】
バーチャルコンカチネーション終端回路のＭＦＩ位相調整回路において、ＭＦＩ位相一致判定の実施を先頭のＭＦＩ値＝０００（ｈ）のときに限定せず、時限時間Ｔｍａｘのカウント終了時に物理ＣＨ１〜物理ＣＨ４８で受信している最も大きなＭＦＩ値（最大ＭＦＩ値）に、例えば１２ビットの加算パラメータＡＶＡＬを加算した値の下位１２ビットを基準ＭＦＩ値として、ＭＦＩ位相一致判定においてはタイマが最大値までカウントアップしてＭＦＩ位相一致判定結果がＭＦＩ位相の不一致（ＮＧ）となった直後に、基準ＭＦＩ値を比較用ＭＦＩ値としてラッチし、この比較用ＭＦＩ値と等しいＭＦＩ値をあるバーチャルコンカチネーションを構成する全物理ＣＨでＴｍａｘ時間内に受信できたか判定することで、ＭＦＩ位相一致判定のＮＧ判定時から次のＭＦＩ位相一致判定動作までの待ち時間を少なくし、ＭＦＩ位相調整時間を短縮する。
【００２７】
より詳細には、本発明のバーチャルコンカチネーションＭＦＩ位相調整回路は、
ＳＴＭペイロード信号からＰＯＨ領域のＨ４バイトにあるＭＦＩ値を抽出して出力するＭＦＩ抽出回路（例えば図１の４）と、
ＳＴＭペイロード信号のデータ部を記憶し、物理チャネル毎にバンク分けされ、また、ＭＦＩ番号毎に領域を区切った位相調整メモリ（例えば図１の１２）と、ＳＴＭペイロード信号のデータ部分を位相調整メモリの該当する領域に書き込む書き込み制御回路（例えば図１の１０）と、
物理チャネル毎にＭＦＩ値の連続性をチェックするＭＦＩ同期判定回路（例えば図１の５−１〜５−４８）と、
物理チャネル毎に属するバーチャルコンカチネーションのグループ番号を記憶するチャネル制御メモリ（例えば図１の８）と、
チャネル制御メモリに設定されたあるグループ（ｎ）の全ての物理チャネルで、指定ＭＦＩ値と等しいＭＦＩ値を持つＶＣ−３フレーム又はＶＣ−４フレームが先頭の物理チャネルを受信してから制限時間（例えば図２のＴｍａｘ）以内に到着することを検出し、制限時間Ｔｍａｘ以内に全物理チャネルで到着したならば位相一致検出信号（例えば図１のＦ（ｎ）＝１）を出力する、ＭＦＩ位相一致判定回路（２−ｎ、ｎ＝１〜Ｎ：Ｎは最大バーチャルコンカチネーションのグループ数）と、
バーチャルコンカチネーションのグループ（ｎ）に属する全物理チャネルのＭＦＩ同期判定回路（例えば図１の５−１〜５−４８）のＭＦＩ同期判定の結果が同期確立の場合、位相一致検出信号（例えば図１のＦ（ｎ）＝１）を受信したならばそのグループを構成する全物理チャネルの、ＭＦＩ位相一致判定回路（例えば図１の２−ｎ）で検出に用いたＭＦＩ値と等しいＭＦＩ値の領域に格納されたデータの出力を許可する制御信号（例えば図１のＣ（ｎ）＝１）を生成する同期管理部（例えば図１の３−ｎ、ｎ＝１〜Ｎ）と、
同期管理部から入力される制御信号（例えば図１のＣ（ｎ）＝１）にしたがって、位相調整メモリから、出力を許可された物理チャネルのＭＦＩ番号毎の領域からデータを読み出す読み出し制御回路（例えば図１の１１）と、
ＭＦＩ同期判定回路（例えば図１の５−１〜５−４８）より、最新の受信ＭＦＩ値を出力し、その受信ＭＦＩ値中の最大ＭＦＩ値を選択する最大ＭＦＩ判定回路（例えば図１の６）と、
該最大ＭＦＩ値に予め設定した１２ビットの加算パラメータ値（例えば図１のＡＶＡＬ）を加算してその下位１２ビットを基準ＭＦＩ値として出力するとともに、ＭＦＩ同期判定回路（５−１〜５−４８）のいずれかでＭＦＩ値の初期値（例えば図２、４の０００（ｈ））を受信したならば基準ＭＦＩ値を前記初期値（例えば図２、４の０００（ｈ））にリセットする加算器（例えば図１の７）と、
を有し、
ＭＦＩ位相一致判定回路では、制限時間（例えば図２のＴｍａｘ）毎に基準ＭＦＩ値をラッチして、該基準ＭＦＩ値をＭＦＩ位相一致判定の比較用ＭＦＩ値として用いることを特徴とする。
【００２８】
以上によりＭＦＩ位相一致判定間隔が例えば４０９６フレーム（５１２ｍｓｅｃ）おきではなく、それよりも短い周期でＭＦＩ位相一致判定動作を行うので、ＭＦＩ位相調整処理時間を早めることが可能である。したがって、初期の立ち上げ時にＭＦＩ位相調整を早期に確立できるとともに、伝送路切り換え（プロテクション）やビット誤りでＭＦＩ位相が一致しなくなったときに早期に復旧することが可能となる。
【００２９】
【発明の実施の形態】
次に、本発明のバーチャルコンカチネーションＭＦＩ位相調整方法及びバーチャルコンカチネーションＭＦＩ位相調整回路の一実施の形態について、図面を参照して詳細に説明する。
【００３０】
（構成の説明）
図１は、ＳＴＭ−１６フレームで転送されてきたバーチャルコンカチネーションの物理ＣＨ間の遅延差の吸収（ＭＦＩ位相調整）を行う、データ通信装置に用いられる本実施の形態のＭＦＩ位相調整回路を示すブロック図である。処理するバーチャルコンカチネーションのグループ数は最大でＮ（Ｎは１以上、４８以下の正の整数）である。
【００３１】
本実施の形態のＭＦＩ位相調整回路の構成は、
入力されたＳＴＭ−１６フレームから各物理ＣＨ（物理ＣＨ１〜物理ＣＨ４８）のペイロード部を抽出するとともに、その中の各物理ＣＨのＨ４バイトからＭＦＩ１領域（４ビット）とＭＦＩ２領域（８ビット）を取り出して１２ビットのＭＦＩ値（受信ＭＦＩ値）として出力するＭＦＩ抽出回路４と、
物理ＣＨ毎に受信したＭＦＩ値がＶＣ−３（またはＶＣ−４）毎にインクリメントされているか否かを検査して同期確立を判定し、ＭＦＩＳＹＮＣ（ｈ）信号を出力するＭＦＩ同期判定回路５−ｈ（ｈ＝１〜４８）と、
各物理ＣＨで受信した最新のＭＦＩ値のうち最大のもの（最大ＭＦＩ値）を選択出力する最大ＭＦＩ判定回路６と、
最大ＭＦＩ値に１２ビットの加算パラメータ値ＡＶＡＬを加算してその下位１２ビットを基準ＭＦＩ値として出力するとともに、ＭＦＩ同期判定回路５−１〜５−４８のいずれかでＭＦＩ値＝０００（ｈ）を受信したならば、基準ＭＦＩ値＝０００（ｈ）（初期値）にリセット機能する機能を持つ加算器７と、
各物理ＣＨ１〜ＣＨ４８のバーチャルコンカチネーションのグループ登録情報（バーチャルコンカチネーショングループのいずれかに属するか否かを示す属有効・無効設定及びそのグループ番号）を保持するチャネル制御メモリ８と、
カウント開始トリガ信号を受信したならば、１フレーム（１２５μｓｅｃ）毎に１ずつカウントアップし、最大Ｔｍａｘ時間までカウントし、カウント値をタイマ値として出力するタイマ回路９−ｎ、
チャネル制御メモリ８からのグループ番号情報に応じて、ＭＦＩ抽出回路４から入力されるＭＦＩ値より自バーチャルコンカチネーショングループに属する全物理ＣＨのものを選び、また、加算器７より入力される基準ＭＦＩ値を前記タイマ回路９−ｎから出力されるタイマ値の最大値であるタイマ最大値Ｔｍａｘ毎にラッチしてこれを比較用ＭＦＩ値として、その全物理ＣＨについてＴｍａｘ時間以内にラッチした比較用ＭＦＩ値に等しいＭＦＩ値を受信しているか否かによりＭＦＩ位相一致判定を行いフラグ信号Ｆ（ｎ）を出力するとともに、タイマ回路９−ｎの停止状態でグループｎを構成する物理ＣＨの中で、ＭＦＩ値が予め設定された比較用ＭＦＩ値と一致するものを受信したならば、前記カウント開始トリガ信号をタイマ回路９−ｎに出力するＭＦＩ位相一致判定回路２−ｎ、及び、
ＭＦＩ位相一致判定回路２−ｎより出力するフラグ信号Ｆ（ｎ）からグループｎのＭＦＩ位相一致の状態を判定し、また、ＭＦＩ同期判定回路５−ｈ（ｈ＝１〜４８）が出力する４８ＣＨ分のＭＦＩＳＹＮＣ（ｈ）信号のうち、自グループｎの全物理ＣＨが全て同期確立の状態であることを判定し、ＭＦＩ位相一致かつ同期確立のときには制御信号Ｃ（ｎ）＝１を出力し、ＭＦＩ位相一致か同期確立のいずれかでも満たさない（ＮＧ）ならば制御信号Ｃ（ｎ）＝０を出力する同期管理部３−ｎ、
からなるグループｎの同期処理部１−ｎ（ｎ＝１〜Ｎ）と、
最大Ｔｍａｘ時間分のＭＦＩ位相調整が可能な、物理ＣＨ毎に領域を区切ったデータ格納用の位相調整メモリ１２と、
到着したＶＣ−３（またはＶＣ−４）のデータ部を物理ＣＨ毎にＭＦＩ値別に位相調整メモリ１２に書き込む書き込み制御回路１０と、
同期管理部３−ｎ（ｎ＝１〜Ｎ）から出力される制御信号Ｃ（ｎ）に応じて、物理ＣＨのＭＦＩ位相が揃ったＶＣ−３（またはＶＣ−４）に格納されていたデータを出力する読み出し制御回路１１と、
から構成される。
【００３２】
（動作の説明）
次に、本発明の実施の形態の動作を図１〜図４を参照して説明する。
ＭＦＩ抽出回路４にＳＴＭ−１６のペイロード信号が入力される。ＭＦＩ抽出回路４は、ＳＯＨとＡＵポインタのタイミングは０にマスクし、ペイロード部のみを出力するとともに、各物理ＣＨのＰＯＨ領域のＨ４バイトよりＭＦＩ１値とＭＦＩ２値を抽出し、１２ビットのＭＦＩ値（受信ＭＦＩ値）にして物理ＣＨ毎に出力する。この受信ＭＦＩ値は、ＭＦＩ位相一致判定回路２−ｎ（ｎ＝１〜Ｎ）と、ＭＦＩ同期判定回路５−ｈ（ｈ＝１〜４８）に入力される。
【００３３】
ＭＦＩ同期判定回路５−ｈは、受信ＭＦＩ値が１フレーム（１２５μｓｅｃ）毎に１ずつインクリメントされているか否かのチェックを行い、その結果はＭＦＩＳＹＮＣ（ｈ）信号として出力する。ＭＦＩＳＹＮＣ（ｈ）信号は各グループｎの同期管理部３−ｎに入力される。ＭＦＩ同期判定回路５−ｈは、ＭＦＩ同期が確立しているときに最新のＭＦＩ値を出力する。
【００３４】
最大ＭＦＩ判定回路６は、ＭＦＩ同期判定回路５−１〜５−４８から出力される各受信ＭＦＩ値の最大のものを選択して出力する。加算器７は最大ＭＦＩ値に加算パラメータＡＶＡＬを加算してその下位１２ビットを基準ＭＦＩ値として出力するとともに、ＭＦＩ同期判定回路５−１〜５−４８のいずれかで０００（ｈ）を受信したときには基準ＭＦＩ値を０００（ｈ）にリセットする機能を有する。１２ビットの加算パラメータ値ＡＶＡＬは任意に設定可能とする。一例としてＡＶＡＬ＝０００００００１００００（ｂ）とする。基準ＭＦＩ値は各グループｎのＭＦＩ位相一致判定回路２−ｎに入力される。
【００３５】
図２は、ＭＦＩ位相一致判定回路２−ｎの動作を説明する処理フローを示す図である。初期状態として基準ＭＦＩ値＝０００（ｈ）、比較用ＭＦＩ値＝０００（ｈ）、フラグ値Ｆ（ｎ）＝０とする（図２のＡ１）。グループｎ内の任意の物理ＣＨで比較用ＭＦＩ値に一致するＭＦＩ値を受信したら（Ａ２）、タイマ回路９−ｎに対してカウント開始トリガ信号を出力し、タイマ回路９−ｎのカウントアップを開始する（Ａ３）。タイマ回路９−ｎの最大値Ｔｍａｘ時間以内にチャネル制御メモリに設定されたグループｎの全物理ＣＨで、比較用ＭＦＩ値と等しいＭＦＩ値を受信できたならば（Ａ５のＹ）、位相一致検出信号としてフラグ値Ｆ（ｎ）＝１を設定する（Ａ７）。受信できなければ（Ａ５のＮ）フラグ値Ｆ（ｎ）＝０を出力するとともに（Ａ６）、最新の基準ＭＦＩ値をラッチし比較用ＭＦＩ値として保持する（Ａ８）。
【００３６】
図３はチャネル制御メモリ８の一例を示す図である。これは従来と同じ構成である。物理ＣＨ１〜物理ＣＨ４８に領域を区切り、それぞれに対するグループ番号を設定する。図３では、物理ＣＨ１〜物理ＣＨ７でグループ１を構成し、物理ＣＨ９〜物理ＣＨ１５でグループ２を構成する例を示している。グループ番号は最大値が４８のため６ビットずつで良い。また、それぞれバーチャルコンカチネーションの有効／無効を示す１ビット（０、１）を設け、いずれのグループにも属さない物理ＣＨと区別する。
【００３７】
同期管理部３−ｎは、ＭＦＩ同期判定回路５−１〜５−４８が出力するＭＦＩＳＹＮＣ（ｈ）信号とＭＦＩ位相一致判定回路２−ｎが出力するフラグ値Ｆ（ｎ）を入力し、グループｎを構成する全物理ＣＨのＭＦＩ同期判定の結果が同期確立ならば、ＭＦＩ位相一致判定回路２−ｎが出力するフラグ値Ｆ（ｎ）が１であるか０であるかを調べる。フラグ値が０ならば、制御信号Ｃ（ｎ）＝０を出力し、一方１ならば制御信号Ｃ（ｎ）＝１を出力する。
読み出し制御部１１は、同期管理部３−ｎが出力する制御信号Ｃ（ｎ）に基づいて位相調整メモリ１２に書き込んだデータの読み出し開始を制御する。制御信号Ｃ（ｎ）＝０ならば読み出しを見合わせ、制御信号Ｃ（ｎ）＝１で読み出しを開始する。
【００３８】
上述のＭＦＩ位相調整処理の動作をタイミングチャートを用いて説明する。図４は、物理ＣＨ１〜３までのＶＣ−３×３本で、ＶＣ−３−３ｖのバーチャルコンカチネーショングループ１を構成する場合のタイミングチャートを示す図である。初期状態では基準ＭＦＩ値＝０００（ｈ）、比較用ＭＦＩ値＝０００（ｈ）である。初期状態では物理ＣＨ１が最も早く到着し、これをトリガにタイマ回路９−ｎのカウントアップを開始する。２フレーム後に物理ＣＨ２を受信するが、物理ＣＨ３がＴｍａｘ時間以内に到着しないため、一回目の位相調整処理ではＭＦＩ位相は揃わない。タイマがＴｍａｘに到達してカウントアップが終了したとき、受信している最大ＭＦＩ値＝８０１（ｈ）である。加算パラメータＡＶＡＬ＝１０（ｈ）とすると、基準ＭＦＩ値＝８１１（ｈ）となる。ＭＦＩ位相一致判定回路２−１では該８１１（ｈ）を比較用ＭＦＩ値としてラッチして保持する。
【００３９】
そして、ＭＦＩ値＝８１１（ｈ）のフレームが到着した時点から、再度ＭＦＩ位相一致判定処理を行う。図４では、物理ＣＨ３が最も早くＭＦＩ＝８１１（ｈ）となり、その時点からタイマ回路９−ｎのカウントアップを開始する。そして、順次物理ＣＨ１、物理ＣＨ２で８１１（ｈ）のＭＦＩ値のフレームが到着する。これらはタイマ値が最大値Ｔｍａｘになる以前に到着が完了するので、物理ＣＨ２が到着したときにＭＦＩ位相一致判定回路２−１ではグループ１のＭＦＩ位相が一致したものと判定する。
【００４０】
このときＭＦＩ位相一致判定回路２−１から信号Ｆ（１）＝１を同期管理部３−１に出力する。また、同時にＭＦＩ同期判定回路５−１〜５−３からもＭＦＩＳＹＮＣ（１）〜（３）＝１が出力されているならば、同期管理部３−１はＭＦＩ同期が確立したものと判定し、信号Ｃ（１）＝１を出力する。
【００４１】
図１に示す読み出し制御回路１１は、グループｎの同期管理部３−ｎから制御信号Ｃ（ｎ）＝１を受け取ると位相調整メモリ１２の該当する物理ＣＨのメモリ領域の中の指定されたＭＦＩ領域に書かれているデータを読み出して出力する。以上の動作により、ノード間における転送遅延が生じているとしてもその遅延が揃ってＭＦＩ位相調整がなされたデータを出力することができる。
【００４２】
以上の実施の形態においては、加算パラメータ値ＡＶＡＬ＝０００００００１００００（ｂ）、時限時間Ｔｍａｘ＝２５６ｍｓｅｃとしてＭＦＩ位相一致判定を行う例を説明したが、これらの設定は、伝送システム等の特性により適宜変更することが可能である。また、受信ＭＦＩ値によるＭＦＩ同期判定の処理は、生成側のＭＦＩ値の正しいインクリメントに基づくことができるシステムにおいては、物理ＣＨ毎のＭＦＩ同期判定回路５−１〜５−４８におけるＭＦＩ同期判定の機能は省略可能である。この場合、同期管理部３−１〜３−Ｎ又は同期処理部１−１〜１−ＮはＭＦＩ位相一致判定回路２−１〜２−Ｎの出力に基づいて読み出し制御回路１１を制御することとなる。
【発明の効果】
本発明によれば、異なる経路で転送される同一バーチャルコンカチネーションの物理ＣＨのデータを受信したときに、ＭＦＩ位相調整処理を早く行うことが可能である。これによって、伝送路切り換え（プロテクション）やビット誤りによって、ＭＦＩ位相一致にならずにデータが瞬断しても、早期の復旧が可能であるという顕著な効果を奏する。
【００４３】
その理由は、初期立ち上げ時やプロテクション時に、ビット誤りによって物理ＣＨ間のＭＦＩ位相が一致しないときにおいても、バーチャルコンカチネーションのグループ毎に行うＭＦＩ位相一致の判定（確認）を、時限時間毎に前時限時間の最終時点の最大ＭＦＩ値に所定の加算値（加算パラメータ）を加算した基準ＭＦＩ値により繰り返し行うことにより、ＭＦＩ最大周期の例えば４０９６フレーム毎（５１２ｍｓｅｃ毎）よりも短い間隔でＭＦＩ位相一致の判定を行い、ＭＦＩ位相の一致時に位相調整メモリからの読み出し開始タイミングを生成するようにしているためである。
【００４４】
例えば、加算パラメータＡＶＡＬ＝０００００００１００００（ｂ）とする。これはＭＦＩ値の５ビット目、ＭＦＩ２領域のＬＳＢに１を加算することに等しい。ＭＦＩ２領域のＬＳＢは２ｍｓｅｃ毎にカウントアップされるので、加算パラメータＡＶＡＬ＝０００００００１００００（ｂ）とすると、最大ＭＦＩ値から２ｍｓｅｃ後に基準ＭＦＩ値を設定することになる。これは、タイマが時限時間Ｔｍａｘとなりタイムアウトになってから最短で２ｍｓｅｃ後より、再び新たな基準ＭＦＩ値でＭＦＩ位相一致の判定の処理を開始することを意味する。時限時間Ｔｍａｘ＝２５６ｍｓｅｃのとき、加算パラメータＡＶＡＬ＝７ＦＦ（ｈ）（２５６ｍｓｅｃに相当）以下ならば、ＭＦＩ位相一致の判定の処理間隔は５１２ｍｓｅｃ（４０９６フレーム）以下になる。このように、加算パラメータＡＶＡＬを適切に設定することで、グループ毎のＭＦＩ位相一致の判定をＭＦＩ最大周期の４０９６フレーム毎よりも短い間隔で行うことが可能である。
【図面の簡単な説明】
【図１】  本発明に係る一実施の形態を説明する図である。
【図２】  本発明に係るＭＦＩ位相一致判定回路２−ｎの動作を説明する図である。
【図３】  本発明に係るチャネル制御メモリの構成の一例を説明する図である。
【図４】  本発明に係るＭＦＩ位相調整の位相一致の判定の動作を説明する図である。
【図５】  従来例におけるＳＴＭ−１６フレーム構成を説明する図である。
【図６】  従来例における経路差を説明する図である。
【図７】  従来例におけるＨ４バイトを説明する図である。
【図８】  従来例におけるＭＦＩ位相調整回路の構成を示す図である。
【図９】  従来例におけるＭＦＩ位相調整の動作のうち、位相調整メモリへの書き込み及びＭＦＩ値の連続性のチェックの動作の処理フローを示す図である。
【図１０】  従来例におけるＭＦＩ位相調整の動作のうち、ＭＦＩ値による位相一致判定の動作の処理フローを示す図である。
【図１１】  従来例におけるＭＦＩ位相調整の動作のうち、位相調整メモリの読み出しの動作の処理フローを示す図である。
【図１２】  従来例におけるＭＦＩ位相調整の位相一致の判定の動作を説明する図である。
【図１３】  位相調整メモリの一例を示す図である。
【符号の説明】
１−１〜１−Ｎ    バーチャルコンカチネーショングループ毎の同期処理部
２―ｎ            グループｎのＭＦＩ位相一致判定回路
３−１〜３−Ｎ    同期管理部
４                ＭＦＩ抽出回路
５−１〜５−４８  物理ＣＨ毎のＭＦＩ同期判定回路
６                最大ＭＦＩ判定回路
７                加算器
８                チャネル制御メモリ
９                タイマ回路
１０              書き込み制御回路
１１              読み出し制御回路
１２              位相調整メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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