(57)【特許請求の範囲】
【請求項１】
順次カスケード接続され得る複数の連想メモリ、および
前記複数の連想メモリが複数に分類されてなる各分類毎に、選択的に、前記複数の連想メモリの中の所望の分類に属する連想メモリをチップイネーブル状態にするチップイネーブル信号を生成して各連想メモリに分配する分類選択部と、
各連想メモリから検索により一致が検出されたか否かを表わす一致信号を入力し、各連想メモリよりも上位の連想メモリのいずれかで一致が検出されたか否かを表わす一致外部信号を生成して各連想メモリに分配する一致外部信号生成部と、
各連想メモリから空きのメモリ領域が存在するか否かを表わす空き信号を入力し、各連想メモリよりも上位の連想メモリで空きのメモリ領域が存在するか否かを表わす空き外部信号を生成して各連想メモリに分配する空き外部信号生成部とを備えた連想メモリ制御装置とを有し、
前記複数の連想メモリそれぞれが、前記連想メモリ制御装置からの、チップイネーブル状態を表わすチップイネーブル信号と、自分よりも上位の連想メモリで一致が存在しないことを表わす一致外部信号あるいは自分よりも上位の連想メモリに空きメモリ領域が存在しないことを表わす空き外部信号とが入力され、さらに自分自身に一致あるいは空きのメモリ領域が存在する場合に、自分に対する読出しあるいは書込みのアクセスを許可する内部チップイネーブル信号を生成する内部チップイネーブル信号生成部を備えたことを特徴とする連想メモリシステム。
【請求項２】
順次カスケード接続され得る複数の連想メモリ、および
前記複数の連想メモリが複数に分類されてなる各分類毎に、選択的に、前記複数の連想メモリの中の所望の分類に属する連想メモリをチップイネーブル状態にするチップイネーブル信号を生成して各連想メモリに分配する連想メモリ制御回路を有し、
前記複数の連想メモリそれぞれが、
検索により自分より上位のいずれかの連想メモリで一致が検出されたか否かを表わす一致外部信号を入力し、自分が１つの分類の最上位の連想メモリでないときは、自分より上位の連想メモリおよび自分自身のいずれかで一致が検出されたか否かを表わす一致信号を生成して次段の連想メモリに一致外部信号として伝達するとともに、自分が１つの分類の最上位の連想メモリであるときは、自分に入力された一致外部信号の如何にかかわらず自分自身で一致が検出されたか否かを表わす一致信号を生成して次段の連想メモリに一致外部信号として伝達する一致伝達部と、
自分より上位のいずれかの連想メモリに空きのメモリ領域が存在するか否かを表わす空き外部信号を入力し、自分が１つの分類の最上位の連想メモリでないときは、自分より上位の連想メモリおよび自分自身のいずれかに空きのメモリ領域が存在するか否かを表わす空き信号を次段の連想メモリに空き外部信号として伝達するとともに、自分が１つの分類の最上位の連想メモリであるときは、自分に入力された空き外部信号の如何にかかわらず自分自身に空きのメモリ領域が存在するか否かを表わす空き信号を次段の連想メモリに空き外部信号として伝達する空き伝達部と、
前記連想メモリ制御装置からのチップイネーブル状態を表わすチップイネーブル信号と、自分の前段の連想メモリからの自分よりも上位の連想メモリで一致が存在しないことを表わす一致外部信号あるいは自分よりも上位の連想メモリに空きメモリ領域が存在しないことを表わす空き外部信号とが入力され、さらに自分自身に一致あるいは空きのメモリ領域が存在する場合に、自分に対する読出しあるいは書込みのアクセスを許可する内部チップイネーブル信号を生成する内部チップイネーブル信号生成部を備えたことを特徴とする連想メモリシステム。
【発明の詳細な説明】
【０００１】
【差産業上の利用分野】
本発明は、連想メモリを複数個用いた連想メモリシステムに関する。
【０００２】
【従来の技術】
近年、連想メモリが、例えば通信の分野等、高速検索を行なう必要のある分野に広く用いられている。
図１０は連想メモリの一例を表わした回路ブロック図である。
この連想メモリ１００には、図の横方向に並ぶ複数のメモリセルからなるメモリ領域１１１ａ，１１１ｂ，…，１１１ｋが多数備えられている。またこの連想メモリ１００は、検索データが入力されラッチされる検索レジスタ１１２を備え、検索レジスタ１１２にラッチされた検索データの全部もしくは所定の一部のビットパターンと、各メモリ領域１１１ａ，１１１ｂ，…，１１１ｋに記載されたデータのうち、上記ビットパターンと対応する部分のビットパターンとの一致不一致が比較され、各メモリ領域１１１ａ，１１１ｂ，…，１１１ｋのそれぞれに対応して備えられた一致線１１４ａ，１１４ｂ，…，１１４ｋのうちビットパターンが一致したメモリ領域１１１ａ，１１１ｂ，…，１１１ｋに対応する一致線１１４ａ，１１４ｂ，…，１１４ｋに論理‘１’の一致信号が出力され、それ以外の一致線１１４ａ，１１４ｂ，…，１１４ｋに論理‘０’の不一致信号が出力される。
【０００３】
ここでは各フラグ線１１４ａ，１１４ｂ，…，１１４ｋにそれぞれ‘０’，‘１’，‘０’，‘０’，‘１’，…，‘０’の信号が出力されたものとする。この信号はプライオリティエンコーダ１１５に入力され、このプライオリティエンコーダ１１５からは論理‘１’の一致信号が出力された一致線（ここでは一致線１１４ｂと一致線１１４ｅの２本）のうちの優先度の最も高い最優先の一致線に対応するアドレス信号ＡＤが出力される。ここでは、添字のアルファベットが若いほど優先順位が高いものとし、従ってここでは一致線１１４ｂが最優先の一致線となる。このプライオリティエンコーダ１１５から出力された、最優先の一致線１１４ｂに対応するアドレス信号ＡＤは、必要に応じて、アドレスレコーダ１１６に入力される。アドレスレコーダ１１６ではこの入力されたアドレス信号ＡＤをデコードして各メモリ領域１１１ａ，１１１ｂ，…，１１１ｋのそれぞれに対応して備えられたワード線１１７ａ，１１７ｂ，…，１１７ｋのうちの入力されたアドレス信号ＡＤに対応するいずれか１本のワード線（ここではワード線１１７ｂ）にアクセス信号（ここでは論理‘１’の信号）を出力する。これによりアクセス信号の出力されたワード線１１７ｂに対応するメモリワード１１１ｂに記憶されているデータが出力レジスタ１１８に読み出される。
【０００４】
上記のように連想メモリ１００は、検索データを用いて多数のメモリ領域１１１ａ，１１１ｂ，…，１１１ｋに記憶された内容（データ）を検索し、一致するデータが記憶されたメモリ領域のアドレスを得てそのメモリ領域に記憶されたデータ全体を読出すことができるメモリである。
上記のような連想メモリを用いたシステムにおいて、１個の連想メモリではメモリ容量が不足する場合、複数個の連想メモリを用いることになる。
【０００５】
複数の連想メモリを用いるシステムに関し、特公平３−５２１６０号公報には、複数の連想メモリをカスケード接続することにより、複数の連想メモリをあたかも、メモリ容量の大きな１つの連想メモリであるかのように取り扱う技術が提案されている。
また特開平６−２５１５８９号公報には、並列して複数の連想メモリを設けておき、データに応じて、そのデータを記憶させる連想メモリをあらかじめ選別することによってデータの検索および記憶の対象となる連想メモリを特定し、これによって検索および記憶に要する時間を短縮する技術が開示されている。
【０００６】
【発明が解決しようとする課題】
ところで、複数の連想メモリを用いたシステムにおいて、そのシステムに用いられた複数の連想メモリを複数に分類し、各分類毎にアクセスしたい場合がある。
ところが、上述の特公平３−５２１６０号公報に開示された方式は、カスケード接続された複数の連想メモリをあたかもメモリ容量の大きな１つの連想メモリであるかのように取り扱うには適しているものの、それら複数の連想メモリを各分類毎にアクセスすることはできない。
【０００７】
また、上述の特公平６−２５１５８９号公報に提案された技術では、複数備えられた連想メモリを独立にアクセスすることはできるが、アクセスされる連想メモリの指定はデータに依存しているために所望の連想メモリを自由にアクセスすることができるものではない。
本発明は、上記事情に鑑み、複数の連想メモリを備えた場合において、それら複数の連想メモリを複数に分類しておき、それら複数の連想メモリを、各分類毎に自由にアクセスすることのできる連想メモリシステムを提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成する本発明の連想メモリシステムは、順次カスケード接続され得る複数の連想メモリと、それら複数の連想メモリが複数に分類されてなる各分類毎に、選択的に、それら複数の連想メモリの中の所望の分類に属する連想メモリをチップイネーブル状態にする連想メモリ制御装置とを有することを特徴とする。
【０００９】
ここで、上記本発明の連想メモリシステムにおいて、上記連想メモリ制御装置が、上記連想メモリから、それらの連想メモリがカスケード接続された場合の後段の連想メモリに伝播させる信号を入力し、該信号を、上記分類毎に切り離された、後段の連想メモリに伝播させる信号に変換して上記連想メモリに向けて出力する伝播信号変換部を備えたものであることが好ましい。
【００１０】
あるいは、上記連想メモリにおいて、上記連想メモリが、カスケード接続されたときに後段の連想メモリに伝播させる信号を上記各分類毎に論理的に切り離す分類分離回路を有し、上記連想メモリが順次カスケード接続されてなるものであってもよい。
【００１１】
【作用】
本発明の連想メモリシステムは、複数の連想メモリの中の所望の分類に属する連想メモリをチップイネーブル状態にする連想メモリ制御装置を備えたものであるため、それら複数の連想メモリを分類毎に自由にアクセスすることができる。
ここで、本発明の連想メモリシステムに用いられる連想メモリは、順次カスケード接続され得る構成を備えているものであるが、カスケードには接続せず、その代わりに連想メモリ制御装置が上記伝播信号変換部を備えた場合、連想メモリ自体は、従来の、順次カスケード接続することのできる連想メモリをそのまま用い、しかも分類毎にアクセスすることのできる連想メモリシステムが構築される。
【００１２】
また、本発明の連想メモリシステムに用いられる連想メモリが、上記の分類分離回路を内蔵したものである場合、連想メモリ制御装置側には上記の伝播信号変換部を備えることなく、分類毎にアクセスすることのできる連想メモリシステムが構築される。
【００１３】
【実施例】
以下、本発明の実施例について説明する。
図１，図２は本発明の連想メモリシステムの第１実施例における、それぞれ、連想メモリ制御装置、連想メモリのブロック図である。
ここに示す連想メモリシステムには、図２に示すようにｎ個の連想メモリ２０ １〜２０ ｎが用いられており、ｍ１個の連想メモリ２０ １〜２０ ｍ１が分類Ａ、ｍ２個の連想メモリ２０ ｍ１＋１〜２０ ｍ１＋ｍ２が分類Ｂ、それ以降の連想メモリ２０ ｍ１＋ｍ２＋１〜２０ ｎが分類Ｃに分類されているものとする。
【００１４】
各連想メモリ２０ １〜２０ ｎには、各連想メモリをアクティブの状態に置くためのチップイネーブル信号ＣＥ１〜ＣＥｎ、各連想メモリに検索を行なうことを指令するサーチ信号ＳＥＡＲＣＨ、各連想メモリへのデータの書込みおよび各連想メモリからのデータの読出しを行なわせるためのリード／ライト信号Ｒ／Ｗ＿およびアウトプットイネーブル信号ＯＥ＿、各連想メモリ内部のアドレスを指定するアドレス信号ＡＤＤＲＥＳＳが入力される。また、各連想メモリからは、検索によりその連想メモリで一致が検出されることを示す一致信号１〜ｎ、その連想メモリに、有効なデータが格納されていない空きのメモリ領域が存在することを表わす空き信号１〜ｎが出力される。また各連想メモリからは、読み出されたデータＤＡＴＡが出力され、および各連想メモリには、書き込むべきデータＤＡＴＡが入力される。さらには、各連想メモリには、これらの連想メモリをカスケードに接続した場合に、上段側に接続されたいずれかの連想メモリに一致が検出されたか否かを示す一致外部信号１〜ｎおよび上段側に接続されたいずれかの連想メモリのメモリ領域に空きがあるか否かを示す空き外部信号１〜ｎが入力される。カスケード接続した場合、一致信号は、上段側に接続されたいずれかの連想メモリあるいは自分自身の連想メモリで一致が検出されたか、あるいは自分自身を含め、自分よりも上段側の連想メモリのいずれでも一致が検出されなかったかを示す信号となり、空き信号も同様に、上段側に接続されたいずれかの連想メモリあるいは自分自身の連想メモリに空きがあるか、あるいは自分自身を含め、自分よりも上段側の連想メモリのいずれにも空きがないかを示す信号となる。
【００１５】
図１に示す連想メモリ制御装置１０には、一致信号用連想メモリ選択テーブル１１、空き信号用連想メモリ選択テーブル１２および分類デコーダ１３が備えられている。
一致信号用連想メモリ選択テーブル１１には、図２に示すｎ個の連想メモリの各一致信号１〜ｎが入力され、一致外部信号１〜ｎおよび一致オア信号が出力される。
【００１６】
図３は、図１にブロックで示す一致信号用連想メモリ選択テーブル１１の内容を示す図である。ここにはｍ１個の連想メモリからなる分類Ａの内容が示されている。
一致信号１〜ｍ１のいずれもが、一致のなかったことを示す‘Ｌ’レベルにあった場合、一致信号用連想メモリ選択テーブル１１では、全て‘Ｌ’レベルの一致外部信号１〜ｍ１を生成して出力するとともに、連想メモリ２０ １〜２０ ｍ１のいずれにおいても一致が検出されなかったことを示す‘Ｌ’レベルの一致オア信号を出力する。
【００１７】
また、一致信号１〜ｍ１のうちいずれかが一致があったことを示す‘Ｈ’レベルにあった場合、図３に示すように、自分よりも上段側で一致がなかった場合に‘Ｌ’レベル、自分よりも上段側で一致があった場合に‘Ｈ’レベルの一致外部信号が出力され、またこれとともに、いずれかで一致があったことを示す‘Ｈ’レベルの一致オア信号が出力される。
【００１８】
このようにして一致信号用連想メモリ選択テーブル１１で生成された一致外部信号１〜ｍ１は、それぞれ、図２に示す分類Ａに属する各連想メモリ２０ １〜２０ ｍ１に伝達される。
分類Ｂ、Ｃについても同様である。
図１に示す空き信号用連想メモリ選択テーブル１２も同様であり、この空き信号用連想メモリ選択テーブル１２には、図２に示すｎ個の連想メモリの各空き信号１〜ｎが入力され、それらの空き信号１〜ｎの論理（‘Ｈ’レベル：空き有り、‘Ｌ’レベル：空き無し）に応じて、図３に示す一致信号用連想メモリ選択テーブル１１と同一の論理の信号を出力する。この空き信号用連想メモリ選択テーブル１２で生成された空き外部信号１〜ｎは、それぞれ、図２に示す各連想メモリ２０＿１〜２０＿ｎに伝達される。
【００１９】
図１に示す分類デコーダ３は、チップイネーブル信号ＣＥ、分類選択信号および連想メモリ番号選択信号を入力し、各連想メモリ毎のチップイネーブル信号ＣＥ１〜ＣＥｎを生成するものである。
チップイネーブル信号ＣＥは、分類選択信号、連想メモリ番号選択信号で指定される１つもしくは複数の連想メモリへのデータ書込みもしくはそれらからのデータ読出しを行なおうとするときに入力される信号である。
【００２０】
分類選択信号は、ここでは２ビットで構成されており、‘００’，‘０１’，‘１０’により、それぞれ、分類Ａ、分類Ｂおよび分類Ｃが指定される。
この分類選択信号が‘１１’のときには、連想メモリ番号選択信号が有効となる。連想メモリ番号選択信号は、ここでは４ビットで構成されており、‘００００’，‘０００１’，…，‘１１１０’に応じて、連想メモリ２０＿１，連想メモリ２０＿２，…，連想メモリ２０＿１５が指定される。ただし、ここでは図２に示す連想メモリの個数ｎは１５以下とする。連想メモリ番号選択信号が‘１１１１’のときは、全ての連想メモリが指定される。
【００２１】
例を挙げると、分類選択信号が‘００’の場合、連想メモリ番号選択信号の如何にかかわらず分類Ａに属するｍ１個の連想メモリ２０＿１〜２０＿ｍ１が指定され、分類選択信号が‘１１’であって、かつ連想メモリ番号選択信号が‘００００’の場合、連想メモリ２０＿１のみが指定され、分類選択信号が‘１１’であって、かつ連想メモリ番号選択信号が‘１１１１’の場合、全ての連想メモリ２０＿１〜２０＿ｎが指定される。
【００２２】
図１に示す分類デコーダでは、イネーブル信号ＣＥの立ち上がりのタイミングで上記の論理に基づいて、連想メモリのチップイネーブル信号（チップイネーブル信号ＣＥ１〜ＣＥｎのうちの１つもしくは複数）を、チップイネーブルを表わす‘Ｈ’レベルに立ち上げる。このチップイネーブル信号ＣＥ１〜ＣＥｎは図２に示す各連想メモリ２０＿１〜２０＿ｎにそれぞれ入力され、チップイネーブル信号として‘Ｈ’レベルの信号が入力された連想メモリがアクティブの状態になる。
【００２３】
図４は、図２に示す各連想メモリの内部構成を示す模式回路図である。尚、ここには以下の説明に必要な部分のみ図示されており、回路全体は示されていない。
この図４に示す連想メモリ２０における連想メモリセルアレイ２１は、各アドレスに対応して各データを格納しておき、データの読み書きおよびデータ検索を行なうことができるよう構成されている。またセレクタ２２は、ゲート３１，３２からの制御信号に応じて、連想メモリセルアレイからデータを読み出して外部に出力し、あるいは外部から入力されたデータを連想メモリセルアレイ２１に書き込む。
【００２４】
全体一致検出回路２３は、この連想メモリ２０のいずれかのメモリ領域において一致が検出されたか（‘Ｈ’レベル）、それともこの連想メモリ２０では、一致が検出されなかったか（‘Ｌ’レベル）を出力する回路であり、図１０に示す各一致線１１４ａ，１１４ｂ，…，１１４ｋの一致信号のオア演算により生成される。
【００２５】
また、全体空き検出回路２４は、この連想メモリ２０のいずれかのメモリ領域が、有効なデータが格納されていない空きの状態にあるか（‘Ｈ’レベル）、それとも、この連想メモリ２０の全てのメモリ領域に有効なデータが格納されているか（‘Ｌ’レベル）を出力する回路である。
全体一致検出回路２３において一致が検出されると、その一致を表わす‘Ｈ’レベルの信号が、ゲート回路２５を経由して図１に示す連想メモリ制御装置に向けて出力される。また、全体一致検出回路２３から、この連想メモリ２０で一致が検出されなかったことを示す‘Ｌ’レベルの信号が出力されても、一致外部信号が、上段側の連想メモリで一致が検出されたことを示す‘Ｈ’レベルにあるとき、ゲート２５からは、やはり‘Ｈ’レベルの一致信号が出力される。すなわち、ゲート２５から‘Ｈ’レベルの信号が出力されていることは、自分自身および上段側のいずれかの連想メモリで一致が検出されたこと、ゲート２５から‘Ｌ’レベルの信号が出力されていることは、自分自身および上段側のいずれの連想メモリでも一致が検出されなかったことを意味する。
【００２６】
また、連想メモリ２０には、チップイネーブル信号ＣＥが入力されるが、チップイネーブルを表わす‘Ｈ’レベルのチップイネーブル信号ＣＥは、ゲート回路２７〜２９により、一致外部信号が‘Ｌ’レベル（上段側のいずれの連想メモリでも一致が検出されていない）であって、かつ、自分自身の連想メモリ２０の全体一致検出回路２３から、自分自身の連想メモリ２０で一致が検出されたことを示す‘Ｈ’レベルの信号が出力された場合に内部チップイネーブル（内部ＣＥ）が‘Ｈ’レベルとなる。あるいは、内部ＣＥは、ゲート回路２８，２９，３０により、空き外部信号が‘Ｌ’レベル（上段側のいずれの連想メモリにも空きが無い）であって、かつ、自分自身の連想メモリ２０の全体空き検出回路２４から、自分自身の連想メモリ２０に空きがあることを示す‘Ｈ’レベルの信号が出力された場合に‘Ｈ’レベルとなる。すなわち、内部ＣＥは、チップイネーブル信号ＣＥが‘Ｈ’レベルになったことを受けて、自分自身に‘一致’の優先権が存在する場合、もしくは‘空き’の優先権が存在する場合に‘Ｈ’レベルとなる。
【００２７】
ゲート回路３１は、内部ＣＥが‘Ｈ’レベルにあり、さらにアウトプットイネーブル信号ＯＥ＿が‘Ｈ’レベルにあるときに、リード／ライト信号Ｒ／Ｗ＿が‘Ｌ’レベルに変化すると、セレクタ２２に対し書込みを指示する‘Ｈ’レベルの制御信号を出力する。
また、ゲート回路３２は、内部ＣＥが‘Ｈ’レベルにあり、さらにリード／ライト信号Ｒ／Ｗ＿が‘Ｈ’レベルにあるときに、アウトプットイネーブル信号が‘Ｌ’レベルに変化すると、セレクタ２２に対し、読出しを指示する‘Ｈ’レベルの信号を出力する。
【００２８】
図５は、図１〜図４を参照して説明した連想メモリシステムの読出しのタイミングチャートである。
ここでは、先ず図１に示す連想メモリ制御装置１０に分類選択信号‘００’が入力され、かつ‘Ｈ’レベルのチップイネーブル信号ＣＥが入力される。すると、分類Ａ（図２参照）に属するｍ１個の連想メモリ２０＿１，２０＿２，…，２０＿ｍ１に向けてチップイネーブル信号ＣＥ１〜ＣＥｍ１が出力される。その後、各連想メモリ２０＿１〜２０＿ｎにサーチ信号ＳＥＡＲＣＨが入力される。すると、分類Ａに属するｍ１個の連想メモリ２０＿１，２０＿２，…，２０＿ｍ１について検索が行なわれる。ここでは、この検索により、分類Ａに属するｍ１個の連想メモリ２０＿１，２０＿２，…，２０＿ｍ１のうちの上段側２つの連想メモリ２０＿１，２０＿２で一致が１つずつ検出されたものとする。
【００２９】
図２に示す分類Ａに属するｍ１個の連想メモリ２０＿１，２０＿２，…，２０＿ｍ１の各一致信号‘Ｈ，Ｈ，Ｌ，…，Ｌ’は、図１に示す連想メモリ制御装置１０の一致信号用連想メモリ選択テーブル１１に入力され、これにより、‘Ｌ，Ｈ，…，Ｈ’の一致外部信号１〜ｍ１が生成され、分類Ａの各連想メモリ２０＿１，２０＿２，…，２０＿ｍ１に入力される。図５には、上段側２つの連想メモリ２０＿１，２０＿２についての一致信号１，２および一致外部信号１，２が示されている。
【００３０】
その状態で、リード／ライト信号Ｒ／Ｗ＿を‘Ｈ’レベルに保ったまま、アウトプットイネーブル信号ＯＥ＿を‘Ｌ’レベルに変化させると、一致信号が‘Ｈ’レベル、一致外部信号が‘Ｌ’レベルにある最上段の連想メモリ２０＿１について読出しが行なわれる。この読出しにより、連想メモリ２０＿１には、一致が検出されたメモリ領域であって読み出されていないメモリ領域がなくなると、連想メモリ２０＿１の一致信号が‘Ｌ’レベルに変化する。それを受けて、連想メモリ２０＿２に対応する一致外部信号２が‘Ｌ’レベルに変化し、その連想メモリ２０＿２の一致信号２は‘Ｈ’レベルにあるため、アウトプットイネーブル信号ＯＥ＿が次に‘Ｌ’レベルに変化すると、今度は連想メモリ２０＿２からデータが読み出される。
【００３１】
図６は、図１〜図４を参照して説明した連想メモリシステムのデータ書込みのタイミングチャートである。
図５を参照して説明した読出しと同じシーケンスで検索を行なうと、空きのある連想メモリで空き信号が生成されて出力される。ここでは、図５の場合と同様に、分類Ａに属するｍ１個の連想メモリ２０＿１，２０＿２，…，２０＿ｍ１のうちの上段側の２つの連想メモリ２０＿１，２０＿２で空きが１つずつ検出されたものとする。
【００３２】
図２に示す分類Ａに属するｍ１個の連想メモリ２０＿１，２０＿２，…，２０＿ｍ１の各空き信号‘Ｈ，Ｈ，Ｌ，…，Ｌ’は、図１に示す連想メモリ制御装置１０の空き信号用連想メモリ選択テーブル１２に入力され、これにより、‘Ｌ，Ｈ，…，Ｈ’の空き外部信号１〜ｍ１が生成され、分類Ａの各連想メモリ２０＿１，２０＿２，…，２０＿ｍ１に入力される。図６には上段側２つの連想メモリ２０＿１，２０＿２についての空き信号１，２および空き外部信号１，２が示されている。
【００３３】
その状態でアウトプットイネーブル信号ＯＥ＿を‘Ｈ’レベルに保ったまま、リード／ライト信号Ｒ／Ｗ＿を‘Ｌ’レベルに変化させると、空き信号が‘Ｈ’レベル、空き外部信号が‘Ｌ’レベルにある最上段の連想メモリ２０＿１についてデータ書込みが行なわれる。このデータ書込みにより、連想メモリ２０＿１に空き領域がなくなり連想メモリ２０＿１の一致信号が‘Ｌ’レベルに変化すると、それを受けて連想メモリ２０＿２に対応する空き外部信号２が‘Ｌ’レベルに変化し、その連想メモリ２０＿２の空き信号２は‘Ｈ’レベルにあるため、リード／ライト信号Ｒ／Ｗ＿が次に‘Ｌ’レベルに変化すると今度は連想メモリ２０＿２にデータが書き込まれる。
【００３４】
図７、図８は本発明の連想メモリシステムの第２実施例における、それぞれ、連想メモリ制御装置、連想メモリのブロック図である。それら５個の連想メモリ５０＿１，５０＿２，…，５０＿５が図７に示す連想メモリ制御装置４０は、図１に示す連想メモリ制御装置１０の分類デコーダＢに対応する部分のみ備えられている。ただし、図７に示す連想メモリ制御装置４０は、図１に示す連想メモリ選択番号は入力されるようには構成されていない。すなわち、図７に示す連想メモリ制御装置４０は、分類選択信号を入力し、その分類選択信号に応じた分類に属する連想メモリに向けて‘Ｈ’レベルのチップイネーブル信号ＣＥが出力される単機能のものである。
【００３５】
また、この第２実施例は、図８に示すように、５個の連想メモリ５０＿１，５０＿２，…，５０＿５が備えられており、順次カスケード接続されている。ここでは、これら５個の連想メモリ５０＿１，５０＿２，…，５０＿５のうち上段側２つが分類Ａ、次の２つが分類Ｂ、最下段の１つが分類Ｃに分けられているものとする。
【００３６】
図９は、図８の各連想メモリの内部構成を示す模式回路図である。図４に示す第１実施例における連想メモリとの相違点について説明する。
図９に示す連想メモリ５０には、図４に示す連想メモリ２０に、分類先頭レジスタ３３、ゲート回路３４，３５が付加されている。
分類先頭レジスタ３３には、自分自身が分類の先頭（図８に示す連想メモリ５０＿１，５０＿３，５０＿５）の場合‘Ｈ’レベルのフラグ、自分自身が分類の先頭ではない（図８に示す連想メモリ５０＿２，５０＿４）の場合、‘Ｌ’レベルのフラグが格納される。したがってこの連想メモリ５０が分類の先頭にある場合、上段側で一致があったことを示す‘Ｈ’レベルの一致外部信号はゲート回路３４で阻止され、上段側では一致がなかったものとして扱われる。また空き外部信号についても同様であり、上段側に空きがあることを示す‘Ｈ’レベルの空き外部信号はゲート回路３５で阻止され、上段側では空きがなかったものとして扱われる。すなわち、カスケード接続された後段の連想メモリに伝播させる一致信号、空き信号が、分類毎に論理的に切り離される。
【００３７】
このように論理的に切り離しておいて、図７に示す連想メモリ制御装置４０により、所望の分類に属する連想メモリのみチップイネーブルとすることにより、分類毎に独立したアクセスが可能となる。
【００３８】
【発明の効果】
以上説明したように、本発明によれば、複数の連想メモリを備えた連想メモリシステムにおいて、それら複数の連想メモリを複数に分類しておき、それら複数の連想メモリを、各分類毎に自由にアクセスすることができる。
【図面の簡単な説明】
【図１】本発明の連想メモリシステムの第１実施例における連想メモリ制御装置のブロック図である。
【図２】本発明の連想メモリシステムの第１実施例における連想メモリのブロック図である。
【図３】一致信号用連想メモリ選択テーブルの内容を示す図である。
【図４】連想メモリの内部構成を示す模式回路図である。
【図５】連想メモリシステムの読出しのタイミングチャートである。
【図６】連想メモリシステムのデータ書込みのタイミングチャートである。
【図７】本発明の連想メモリシステムの第２実施例における連想メモリ制御装置のブロック図である。
【図８】本発明の連想メモリシステムの第２実施例における連想メモリのブロック図である。
【図９】図８の各連想メモリの内部構成を示す模式回路図である。
【図１０】連想メモリの一例を表わした回路ブロック図である。
【符号の説明】
１０，４０  連想メモリ制御装置
１１，１２  連想メモリ選択テーブル
１３  分類デコーダ
２０，２０＿１，…，２０＿ｍ１，…，２０＿ｎ，５０，５０＿１，５０＿２，…，５０＿５  連想メモリ
【図１】
0003703518.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
0003703518.tif 000006
【図６】
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【図７】
0003703518.tif 000008
【図８】
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【図９】
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【図１０】
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