(57)【特許請求の範囲】
【請求項１】
２進データを記憶するためのセルを第１の個数だけ組み合わせてセルの組を構成し、このセルの組を複数組み合わせて構成したセルの集合体を備える多重レベル記憶装置に対し、前記セルに記憶された前記２進データに対するエラー検出及び又はエラー補正を行うためのエラー検出／補正方法であって、
前記２進データに対するエラー検出及び又はエラー補正を行うための複数のデータから構成されるエラー検出／補正ワードを、前記第１の個数に等しい第２の個数だけ前記多重レベル記憶装置に設け、
前記エラー検出／補正ワードの各々を、前記複数のセルの組の各々から１つずつ抽出された２進データの組み合わせに対応付け、
前記エラー検出／補正ワードの各々の内容を、当該エラー検出／補正ワードに対応付けられた前記２進データの組み合わせに基づく所定の演算にて決定したこと、
を特徴とする多重レベル記憶装置のエラー検出／補正方法。
【請求項２】
前記２進データの組み合わせが、１つ以上のセルの複数の２進データにより構成されていることを特徴とする請求項１に記載の多重レベル記憶装置のエラー検出／補正方法。
【請求項３】
前記エラー検出／補正ワードが、前記２進データの組み合わせにおける単一エラーの検出／補正を可能にするアルゴリズムを用いて、関連する組み合わせから演算されることを特徴とする請求項１に記載の多重レベル記憶装置のエラー検出／補正方法。
【請求項４】
前記エラー検出／補正ワードが、前記第１の個数の２進データを記憶するのに適するタイプの他のセルの集合体に記憶されることを特徴とする請求項１に記載の多重レベル記憶装置のエラー検出／補正方法。
【請求項５】
前記エラー検出／補正ワードが、第３の個数の２進データにより構成され、前記他のセルの集合体は、前記第３の個数に等しい第４の個数のセルにより構成され、各ワードの各２進データは、前記他のセルの集合体における異なるセルに記憶されることを特徴とする請求項４に記載の多重レベル記憶装置のエラー検出／補正方法。
【請求項６】
前記多重レベル記憶装置が、横列および縦列に配列された第１のマトリックスのセルにより構成され、各横列および／または縦列毎に前記第２の個数のエラー検出／補正ワードが与えられ、各横列および／または縦列は異なるセルの集合体を構成することを特徴とする請求項１に記載の多重レベル記憶装置のエラー検出／補正方法。
【請求項７】
前記エラー検出／補正ワードが、前記第１のマトリックスと同数の横列および縦列を持つセルを有する第２のマトリックスに記憶されることを特徴とする請求項６に記載の多重レベル記憶装置のエラー検出／補正方法。
【請求項８】
２進データを記憶するためのセルを第１の個数だけ組み合わせてセルの組を構成し、このセルの組を複数組み合わせて構成された第１のセルの集合体と、
前記２進データに対するエラー検出及び又はエラー補正を行うための複数のデータから構成されるエラー検出／補正ワードを、前記第１の個数に等しい第２の個数だけ記憶する第２のセルの集合体とを備え、
前記エラー検出／補正ワードの各々を、前記複数のセルの組の各々から１つずつ抽出された２進データの組み合わせに対応付け、
前記エラー検出／補正ワードの各々の内容を、当該エラー検出／補正ワードに対応付けられた前記２進データの組み合わせに基づく所定の演算にて決定したこと、
を特徴とする多重レベル記憶装置。
【請求項９】
前記請求項８において、
少なくとも、前記第１のセルの集合体と対応する前記第２のセルの集合体とからなる複数の記憶部により構成され、さらに、
前記複数の記憶部内における、アドレス指定された記憶部の第１のセルの集合体を選択してそれを読み出す第１のデコーダー手段と、
前記アドレス指定された記憶部の第２のセルの集合体を選択してそれを読み出す第２のデコーダー手段と、
前記第１と第２のデコーダー手段の出力端子に接続され、アドレス指定された第１のセルの集合体におけるセルの内容に現われたエラーを、アドレス指定された第２のセルの集合体の内容を用いて検出／補正し、補正された情報を作成するエラー検出／補正手段と、
アドレスに基づいて、前記補正情報の一部を選択して、それを記憶装置の出力部に供給する第３のデコーダー手段と、
を具備することを特徴とする多重レベル記憶装置。
【請求項１０】
前記第２のセルの集合体におけるセルが、第１の個数の２進データを記憶するのに適していることを特徴とする請求項８に記載の多重レベル記憶装置。
【請求項１１】
縦横に配列されたセルの第１のマトリックスにより構成され、各横列および／または縦列はそれぞれ異なる第１のセルの集合体を構成しており、対応する第２のセルの集合体が、各横列および／または縦列毎に配置されていることを特徴とする請求項８に記載の多重レベル記憶装置。
【請求項１２】
さらに、前記第１のマトリックスと同数の縦列および横列を持つセルの第２のマトリックスを有し、前記エラー検出／補正ワードを記憶するのに適していることを特徴とする請求項１１に記載の多重レベル記憶装置。
【請求項１３】
前記請求項８〜１２の一つに記載された多重レベル記憶装置における補正情報の読み出し方法において、
読み出しアドレスを前記多重レベル記憶装置に送る第１のステップと、
前記アドレスに基づいて、第１のセルの集合体のセルを選択して、それを読み出す第２のステップと、
前記アドレスに基づいて、第２のセルの集合体のセルを選択して、それを読み出す第３のステップと、
前記第１のセルの集合体におけるセルの内容に現われたエラーを、前記第２のセルの集合体におけるセルの内容を用いて検出／補正する第４のステップと、
補正された情報を作成する第５のステップと、
前記アドレスに基づいて、前記多重レベル記憶装置の出力部に供給するための前記補正情報の一部を選択する第６のステップと、
を含むことを特徴とする多重レベル記憶装置における補正情報の読み出し方法。
【請求項１４】
前記請求項８〜１２の一つに記載された多重レベル記憶装置に記憶されるべき補正可能な情報の書き込み方法において、
記憶すべき情報を前記多重レベル記憶装置へ送る第１のステップと、
書き込みアドレスを前記多重レベル記憶装置へ送る第２のステップと、
前記情報を、前記アドレスにより特定された場所の、前記アドレスにより特定された第１のセルの集合体に記憶する第３のステップと、
前記特定された第１のセルの集合体の内容から、エラー検出／補正ワードを演算する第４のステップと、
前記演算されたワードを、前記アドレスにより特定された第２のセルの集合体に書き込む第５のステップと、
を含むことを特徴とする多重レベル記憶装置における補正可能な情報の書き込み方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，多重レベル記憶装置およびそのエラー検出／補正方法，並びに，多重レベル記憶装置における補正情報の読み出し方法および補正可能な情報の書き込み方法に関するものである。
【０００２】
【従来の技術】
従来の記憶装置におけるエラー補正の問題に関しては，これまでにもいろいろな取り組みが行われてきた。
【０００３】
例えば，米国特許Ｎｏ．４，９５８，３５２においては，ＥＣＣ（エラー検出／補正）回路を有する半導体メモリが開示されている。この半導体メモリは，基本情報のための第１のセル・マトリックスと，ＥＣＣ情報のための第２のセル・マトリックスとから構成されている。各情報ワード，例えば，８ビット・ワードに対して，エラー検出／補正ワード，例えば，４ビット・ワードが組み合わされており，この４ビット・ワードには単一エラーのみの配置と補正とが認められるようになっている（一般的にはこれで十分だとされている）。２進データの各ビットは複数のメモリ・セルの中のそれぞれ異なったセルに記憶されている。
【０００４】
分かりやすく言うと，例えば，４ビット・データを記憶することができるメモリ・セルを備えることにより，上記の例にあるように，各情報ワードを第１配列の２つのセルに，また，対応するエラー検出／補正ワードを第２配列の１つのセルに記憶することが可能となる。
【０００５】
最短の単一エラー検出／補正ワードを提供するコードとして，ハミング・コードを用いて，２M ＝Ｎ＋１＋Ｍの関係を適用する。ここで，Ｎは情報ワードのビット長，ＭはＥＣＣワードのビット長である。もちろん，他にも多数の，エラー検出および／または補正が可能な種々のコードはあるが，それらのコードはより長いエラー検出／補正ワードを必要とする。これらのコードに関しては，Ｊｉｒｉ  Ａｄａｍｅｋの“コーディングの基礎(Foundations of Coding) ”ＪｏｈｎＷｉｌｅｙ  ＆  Ｓｏｎｓ，１９９１，に詳しく紹介されている。
【０００６】
【発明が解決しようとする課題】
多重レベル・メモリについては，大容量の半導体記憶装置用，特に非揮発性メモリのものに対する需要が増加しているため，現在，集中的な研究が行われている。この種の記憶装置においては，書き込みおよび／または読み出しエラーは高い確率で発生しやすく，この種のエラー防止，または少なくともその低減のために，何らかの手段が講じられなければならない。
【０００７】
多重レベル・メモリ，特に，ＥＥＰＲＯＭやフラッシュＥＰＲＯＭの研究においては，１つのセルが誤ってプログラムされると，そのセルの２つ以上のデータ・ビットがエラーとなることがわかってきている。
【０００８】
もちろん，多数のエラー検出および補正を可能にするコードを用いることもできるが，エラー補正配列が非実用的な大きさになってしまい，情報マトリックスの次元を大きく超えてしまうという問題点があった。
【０００９】
本発明は，上記に鑑みてなされたものであって，多重レベル記憶装置におけるエラーの検出，補正を可能とし，上記記憶装置にエラー・モデルを適合させ，１つのチップに集積し，エラー補正機能を持つ従来の記憶装置と比べて寸法を大きくすることなく，エラー許容度を十分持った多重レベル記憶装置およびそのエラー検出／補正方法，並びに，多重レベル記憶装置における補正情報の読み出し方法および書き込み方法を得ることを目的とする。
【００１０】
【課題を解決するための手段】
上記の目的を達成するために、請求項１に係る多重レベル記憶装置のエラー検出／補正方法は、２進データ（Ｂ０・・・Ｂ７）を記憶するためのセルを第１の個数だけ組み合わせてセルの組を構成し、このセルの組を複数組み合わせて構成したセルの集合体（ＣＰ）を備える多重レベル記憶装置に対し、前記セルに記憶された前記２進データに対するエラー検出及び又はエラー補正を行うためのエラー検出／補正方法であって、前記２進データに対するエラー検出及び又はエラー補正を行うための複数のデータから構成されるエラー検出／補正ワード（Ｗ−０・・・Ｗ−７）を、前記第１の個数に等しい第２の個数だけ前記多重レベル記憶装置に設け、前記エラー検出／補正ワード（Ｗ−０・・・Ｗ−７）の各々を、前記複数のセルの組の各々から１つずつ抽出された２進データの組み合わせに対応付け、  前記エラー検出／補正ワードの各々の内容を、当該エラー検出／補正ワードに対応付けられた前記２進データの組み合わせに基づく所定の演算にて決定したことたことを特徴とする。
【００１１】
また，請求項２に係る多重レベル記憶装置のエラー検出／補正方法にあっては，前記組み合わせが，１つ以上のセルの複数の２進データにより構成されているものである。
【００１２】
また，請求項３に係る多重レベル記憶装置のエラー検出／補正方法にあっては，前記エラー検出／補正ワード（Ｗ−０・・・Ｗ−７）が，前記組み合わせにおける単一エラーの検出／補正を可能にするアルゴリズムを用いて関連する組み合わせから演算されるものである。
【００１３】
また，請求項４に係る多重レベル記憶装置のエラー検出／補正方法にあっては，前記エラー検出／補正ワード（Ｗ−０・・・Ｗ−７）が，前記第１の個数の２進データを記憶するのに適するタイプの他のセルの集合体に記憶されることを特徴と
【００１４】
また，請求項５に係る多重レベル記憶装置のエラー検出／補正方法にあっては，前記エラー検出／補正ワード（Ｗ−０・・・Ｗ−７）が，第３の個数の２進データ（Ｂ０・・・Ｂ６）により構成され，前記他のセルの集合体（ＷＰ）は，前記第３の個数に等しい第４の個数のセルにより構成され，各ワードの各２進データは，前記他のセルの集合体（ＷＰ）における異なるセルに記憶されるものである。
【００１５】
また，請求項６に係る多重レベル記憶装置のエラー検出／補正方法にあっては，前記多重レベル記憶装置が，横列および縦列に配列された第１のマトリックス（ＤＳ１）のセルにより構成され，各横列および／または縦列毎に前記第２の個数のエラー検出／補正ワードが与えられ，各横列および／または縦列は異なるセルの集合体（ＣＰ）を構成するものである。
【００１６】
また，請求項７に係る多重レベル記憶装置のエラー検出／補正方法にあっては，前記エラー検出／補正ワードが，前記第１のマトリックス（ＤＳ１）と同数の横列および縦列を持つセルを有する第２のマトリックス（ＥＳ１）に記憶されるものである。
【００１７】
また、請求項８に係る多重レベル記憶装置にあっては、２進データを記憶するためのセルを第１の個数だけ組み合わせてセルの組を構成し、このセルの組を複数組み合わせて構成された第１のセルの集合体（ＣＰ）と、前記２進データに対するエラー検出及び又はエラー補正を行うための複数のデータから構成されるエラー検出／補正ワードを、前記第１の個数に等しい第２の個数だけ記憶する第２のセルの集合体（ＷＰ）とを備え、前記エラー検出／補正ワードの各々を、前記複数のセルの組の各々から１つずつ抽出された２進データの組み合わせに対応付け、前記エラー検出／補正ワードの各々の内容を、当該エラー検出／補正ワードに対応付けられた前記２進データの組み合わせに基づく所定の演算にて決定したことを特徴とする。
【００１８】
また，請求項９に係る多重レベル記憶装置にあっては，少なくとも，前記第１のセルの集合体と対応する前記第２のセルの集合体とからなる複数の記憶部（ＤＳ０・・・ＤＳ３；ＥＳ０・・・ＥＳ３）により構成され，さらに，前記複数の記憶部内における，アドレス指定された記憶部の第１のセルの集合体（ＣＰ）を選択してそれを読み出す第１のデコーダー手段（ＬＤ，ＤＳＤ）と，前記アドレス指定された記憶部の第２のセルの集合体（ＷＰ）を選択してそれを読み出す第２のデコーダー手段（ＬＤ，ＥＳＤ）と，前記第１（ＤＳＤ）と第２（ＥＳＤ）のデコーダー手段の出力端子に接続され，アドレス指定された第１のセルの集合体（ＣＰ）におけるセルの内容に現われたエラーを，アドレス指定された第２のセルの集合体（ＷＰ）の内容を用いて検出／補正し，補正された情報を作成するエラー検出／補正手段（ＥＣＣ）と，アドレスに基づいて，前記補正情報の一部を選択して，それを記憶装置の出力部（Ｕ）に供給する第３のデコーダー手段（ＲＤ）と，を具備するものである。
【００１９】
また，請求項１０に係る多重レベル記憶装置にあっては，前記第２のセルの集合体（ＷＰ）におけるセルが，第１の個数の２進データを記憶するのに適しているものである。
【００２０】
また，請求項１１に係る多重レベル記憶装置にあっては，縦横に配列されたセルの第１のマトリックス（ＤＳ１）により構成され，各横列および／または縦列はそれぞれ異なる第１のセルの集合体（ＣＰ）を構成しており，対応する第２のセルの集合体（ＷＰ）が，各横列および／または縦列毎に配置されているものである。
【００２１】
また，請求項１２に係る多重レベル記憶装置にあっては，さらに，前記第１のマトリックス（ＤＳ１）と同数の縦列および横列を持つセルの第２のマトリックス（ＥＳ１）を有し，前記エラー検出／補正ワードを記憶するのに適しているものである。
【００２２】
また，請求項１３に係る多重レベル記憶装置における補正情報の読み出し方法にあっては，読み出しアドレス（ＬＡ，ＳＡ，ＲＡ）を前記多重レベル記憶装置に送る第１のステップと，前記アドレス（ＬＡ，ＳＡ）に基づいて，第１のセルの集合体（ＣＰ）のセルを選択して，それを読み出す第２のステップと，前記アドレス（ＬＡ，ＳＡ）に基づいて，第２のセルの集合体（ＷＰ）のセルを選択して，それを読み出す第３のステップと，前記第１のセルの集合体（ＣＰ）におけるセルの内容に現われたエラーを，前記第２のセルの集合体（ＷＰ）におけるセルの内容を用いて検出／補正する第４のステップと，補正された情報を作成する第５のステップと，前記アドレス（ＲＡ）に基づいて，前記多重レベル記憶装置の出力部（Ｕ）に供給するための前記補正情報の一部を選択する第６のステップと，を含むものである。
【００２３】
また，請求項１４に係る多重レベル記憶装置に記憶されるべき補正可能な情報の書き込み方法にあっては，記憶すべき情報を前記多重レベル記憶装置へ送る第１のステップと，書き込みアドレス（ＬＡ，ＳＡ，ＲＡ）を前記多重レベル記憶装置へ送る第２のステップと，前記情報を，前記アドレス（ＲＡ）により特定された場所の，前記アドレス（ＬＡ，ＳＡ）により特定された第１のセルの集合体（ＣＰ）に記憶する第３のステップと，前記特定された第１のセルの集合体（ＣＰ）の内容から，エラー検出／補正ワードを演算する第４のステップと，前記演算されたワードを，前記アドレス（ＬＡ，ＳＡ）により特定された第２のセルの集合体（ＷＰ）に書き込む第５のステップと，を含むものである。
【００２４】
すなわち，それぞれ，２進データ（Ｂ０・・・Ｂ７）の同一の第１数を記憶するのに適する少なくとも１つの，セルの集合体から構成され，第１数が２以上の値である多重レベル記憶装置において，それぞれのセルの集合体に対して，少なくとも，上記第１数と等しい第２数のエラー検出／補正ワードが与えられ，該ワードが，それぞれセルの集合体の各セルに対応する１つの２進データによって構成される２進データの組合せに対応づけられた場合，２進メモリで提供されるものと同等の結果を得るため，公知のエラー補正アルゴリズムの多くを直接適用することができる。
【００２５】
さらに，多重レベル・セルをエラー検出／補正ワードを記憶するために用いた場合，装置の大きさに及ぼす効果も得ることができる。
【００２６】
【発明の実施の形態】
本発明に係る多重レベル記憶装置およびそのエラー検出／補正方法，並びに，多重レベル記憶装置における補正情報の読み出し方法および補正可能な情報の書き込み方法の実施例について以下に，添付の図面を参照して詳細に説明する。
【００２７】
本発明に係る方法を，図１を参照して説明する。この方法は，少なくとも１つのセルの集合体ＣＰの，それぞれ，同一の第１数（すなわち，第１の個数であり，図１においては８つ）のデータ・ビットＢ０・・・Ｂ７を記憶するのに適合したセルＣ０・・・Ｃ（Ｎ−１）により構成されるタイプの多重レベル記憶装置における，エラー検出／補正能力を提供するものである。
【００２８】
この方法にあっては，各セルの集合体ＣＰに対して，少なくとも第２数（すなわち，第２の個数であり，図１においては８）のエラー検出／補正ワードＷ−０・・・Ｗ−７が提供される。この第２数は第１数と同じであり，ワードＷ−０・・・Ｗ−７はそれぞれ，各セルの集合体ＣＰからの１つのデータ・ビットＢ０−Ｂ７を含むデータ・ビットの組み合わせと対応づけられている。
【００２９】
この各組み合わせに含まれる２進情報の選択には，複数の可能性があることがわかる。他の方式を選択する特別な理由がなければ，このような組み合わせはそれぞれ別個の組み合わせとなる。もちろん，これらの組み合わせは，１つ以上のセルのデータ・ビットを数ビット含んでいる場合もある。
【００３０】
最も簡単な選択は，組み合わせ“０”に１つのセルの集合体ＣＰにおけるセルＣ０・・・Ｃ（Ｎ−１）の２進データＢ０を含め，組み合わせ“１”に，２進データＢ１・・・，組み合わせ“７”に２進データはＢ７を含める方式である。
【００３１】
エラー検出／補正ワードＷ−０・・・Ｗ−７は，上記組み合わせにおけるエラー検出／補正を可能にするアルゴリズムによって，対応づけられた組み合わせから演算される。上記したように，この演算を行うコードは数種類ある。１つのセルの集合体ＣＰの数Ｎが適切に選択されるならば，１つのエラーが起こる確率は妥当なものとなる。すなわち，この場合に，最適なコード（最短のＥＣＣワードを必要とするコード）はハミング・コードである。Ｎを１２０としたとき，エラー検出／補正ワードＷ−０・・・Ｗ−７の長さは７ビットとなる。
【００３２】
エラー検出／補正ワードは，上記の第１数（８）のデータ・ビットを記憶するのに適したタイプの，他のセルの集合体ＷＰに記憶することができ，この場合には，エラー補正によって付加的に必要となるチップ・エリアが，従来における装置に比べて極端に，例えば，図１においては，１／８に削減される。
【００３３】
これらエラー検出／補正ワードＷ−０・・・Ｗ−７は，それぞれ，第３数（すなわち，第３の個数であり，図１においては７）の２進データ・ビットＥ０・・・Ｅ６を含み，他のセルの集合体ＷＰは上記第３数に等しい第４数（すなわち，第４の個数であり，図１においては７）により構成してもよい。その場合にあっては，各エラー検出／補正ワードＷ−０〜Ｗ−７の２進データ・ビットは，それぞれ，他のセルの集合体ＷＰの異なるセルに記憶するのが都合がよい。一番単純な選択は，図１に示されているように，エラー検出／補正ワードＷ−０・・・Ｗ−７のすべての２進データ・ビットＥ０を，他のセルの集合体ＷＰの第１のセルに記憶し，第２のセルには２進データ・ビットＥ１・・・を，というようにし，そして，第７のセルと最後のセルには２進データ・ビットＥ６を記憶する方法である。分かりやすく言えば，他にも実行可能な選択がいくつもあるということである。
【００３４】
エラー検出／補正ワードＷ−０・・・Ｗ−７は，８つの異る多重レベル・メモリ・セルに，それぞれ記憶することも可能である。図１に示す例にあっては，その容量が８ビットの２進データ・ビットであるにもかかわらず，７番目の２進データ・ビットに対応する情報しか記憶されないという意味で，そうしたセルは十分には活用されていない。なぜならば，それを８番目の２進データ・ビットに対応するエラー検出／補正ワードの記憶に用いることも可能だからである。
【００３５】
図１において，２つのセルの集合体ＣＰとＷＰは，１つのメモリ配列のワード・ラインＷＬに属し，各セルＣ０・・・Ｃ（Ｎ−１）はビット・ラインＢＬ−０・・・ＢＬ−Ｎに対応し，上記エラー検出／補正ワードＷ−０・・・Ｗ−７はこの例ではワードの長さおよびそれらを保存するために必要なセルの数に等しい７ラインで形成されたエラー・バスに対応するようになっている。
【００３６】
また，図２においては，記憶装置は，縦横に配列された少なくとも第１配列ＩＡのセルにより構成されており，（図２に示されているように）その横列あるいは縦列毎に，少なくとも上記第２数のエラー検出／補正ワードが与えられ，そして，（図２に示されているように）各横列あるいは縦列は異るセルの集合体を形成している。
【００３７】
これらのエラー検出／補正ワードは，次に，第１の配列ＩＡと同じ数の（図２に示されているように）横列あるいは縦列を有する第２の配列ＥＡに記憶されてもよい。
【００３８】
次に，本発明に係る記憶装置について，図２を参照して説明する。この記憶装置は，基本的には，
第１に，それぞれ，２以上の数である同じ第１数の２進データ・ビットを記憶するのに適した，少なくとも第１のセルの集合体ＣＰと，
第２に，それぞれ，第１数に等しい第２の数のエラー検出／補正ワードを記憶するのに適したセルの，少なくとも対応する第２のセルの集合体ＷＰと，
により構成されており，この場合，そのワードはそれぞれ２進データ・ビットの組み合わせと対応づけられており，各組み合わせは第１のセルの集合体ＣＰにおける各セルからの１つの２進データ・ビットにより構成されている。
【００３９】
この説明の考え方は，２進データ・ビットの組み合わせについてもあてはまるものである。
【００４０】
図２に示した装置は，複数の記憶部（ここでは４つ）により構成され，この記憶部は，情報記憶部ＤＳ０，ＤＳ１，ＤＳ２，ＤＳ３と，エラー記憶部ＥＳ０，ＥＳ１，ＥＳ２，ＥＳ３とに分かれている。各情報記憶部は第１のセルの集合体ＣＰの３２個のセルにより構成され，各エラー記憶部は対応する第２のセルの集合体ＷＰの３２個のセルで構成されており，さらに，
第１に，ライン・アドレスＬＡが入力され，ライン・シグナルＬ−０・・・Ｌ−３１を出力するライン・デコーダーＬＤと，
第２に，情報記憶部ＤＳ０，ＤＳ１，ＤＳ２，ＤＳ３から，４グループの１２０ビット・ラインとセクション・アドレスＳＡが入力され，４グループのビット・ラインのうちの一つのグループを出力する情報部デコーダーＤＳＤと，
第３に，エラー部ＥＳ０，ＥＳ１，ＥＳ２，ＥＳ３から４グループの７ビット・ラインとセクション・アドレスＳＡを入力し，４グループのビット・ラインのうちの一つのグループを出力するエラー部デコーダーＥＳＤと，
第４に，２番目にアドレスされたセルの集合体におけるセルの内容を用いて，最初にアドレスされたセルの集合体の内容に現れるエラーを検出／補正して，補正された情報を発生するように動作する，デコーダーＤＳＤおよびＥＳＤの出力端子に接続されたＥＣＣ手段と，
第５に，補正された情報とコラム・アドレスＲＡが入力され，このアドレスに基づいて上記装置の出力部Ｕに供給するために，補正された情報のうちのいくつかを選択するのに適したコラム・デコーダーＲＤと，
から構成されている。
【００４１】
情報記憶部ＤＳ０，ＤＳ１，ＤＳ２，ＤＳ３のセルは共同で情報配列ＩＡを形成し，またエラー記憶部ＥＳ０，ＥＳ１，ＥＳ２，ＥＳ３のセルはエラー配列ＥＡを形成している。
【００４２】
好適に，上記配列ＩＡとＥＡのセルはすべて，同じ数のデータ・ビット，すなわち，図１および図２の場合は８を記憶するのに適している。
【００４３】
図２に示した回路においては，各情報記憶部ＤＳは情報配列ＩＡのサブ配列を示し，各横列は他の第１のセルの集合体ＣＰを構成し，また，各エラー記憶部ＥＳはエラー配列ＥＡのサブ配列を示し，各横列は他の第２のセルの集合体ＷＰを構成し，各サブ配列ＤＳ内の各横列毎に，すなわち，各第１のセルの集合体ＣＰ毎に，対応する第２のセルの集合体ＷＰがあり，この両ブロックの一義的な関係が図２において，両配列ＩＡとＥＡの両ブロックを結ぶ，両方に矢印のついた弧状の点線により例示されている。
【００４４】
分かりやすく言えば，この種の記憶装置の読み出し／書き込みを行うためには，その構成に依存した特別の方法が必要となる。
【００４５】
こうした多重レベル記憶装置において補正情報を読み出すための本発明に係る方法は，基本的には次のようなステップを含むものである。すなわち，
第１に，リード・アドレスを，図２におけるライン・アドレスＬＡと，セクション・アドレスＳＡと，コラム・アドレスＲＡとから構成された前記記憶装置に入力する第１のステップと，
第２に，ライン・アドレスＬＡとセクション・アドレスＳＡによって，第１のセルの集合体ＣＰを選択し，それを読み出す第２のステップと，
第３に，ライン・アドレスＬＡとセクション・アドレスＳＡによって，第２のセルの集合体ＷＰを選択し，それを読み出す第３のステップと，
第４に，第１のセルの集合体ＣＰの内容に現われたエラーを，第２のセルの集合体ＷＰの内容を用いて検出／補正する第４のステップと，
第５に，補正情報を作成する第５のステップと，
第６に，コラム・アドレスＲＡによって，記憶装置の出力部Ｕへ供給するための補正情報を選択する第６のステップと，
を含むものである。
【００４６】
また，こうした多重レベル記憶装置に記憶されるべき情報から補正可能な情報を書き込むための本発明に係る方法は，基本的には，以下のステップを含むものである。すなわち，
第１に，記憶されるべき情報を記憶装置に入力する第１のステップと，
第２に，図２において，ライン・アドレスＬＡ，セクション・アドレスＳＡおよびコラム・アドレスＲＡにより構成されている書き込みアドレスを記憶装置に入力する第２のステップ，
第３に，書き込みアドレス，特に，図２にあっては，コラム・アドレスＲＡによって指定される位置でセクション・アドレスＳＡと組み合わせられた書き込みアドレス，特に，図２にあっては，ライン・アドレスＬＡによりで示される第一のセルの集合体ＣＰにそのような情報を記憶する第３のステップと，
第４に，指定されたセルの集合体ＣＰ内におけるセルの内容からエラー検出／補正ワードを演算する第４のステップと，
第５に，書き込みアドレス，特に，図２にあっては，セクション・アドレスＳＡと組み合わせられたライン・アドレスＬＡによって示される第２のセルの集合体ＷＰのセルに演算されたワードを記憶する第５のステップと，
を含むものである。
【００４７】
この記憶装置を実現させるためには，従来における記憶装置をインプリメントするいくつかのアーキテクチャがあり，その結果，こうしたエラー検出／補正セルの集合体の配置，寸法，構成およびアドレス方式にもいろいろな方式があり，そのような方式のすべてにより本発明に係る方法をインプリメントすることが可能であって，したがって，各技術者は基本的な記憶アーキテクチャに最適な方式を選択することができる。
【００４８】
上記のように本発明に係る具体的な実施例を，説明の目的で示したが，本発明の真意および範囲を逸脱せずに，種々の修正が可能であることは明らかである。例えば，Ｎ＝１２８そしてＭ＝８の多重レベル記憶装置の形成も可能である。これによって，情報記憶部ＤＳ０，ＤＳ１，ＤＳ２およびＤＳ３は１６通りの８ビット・バイトのデータを保存する１２８ビットを含むことが可能になる。この場合，それぞれ８ビットＥ０−Ｅ７を含む，エラー検出／補正ワードＷ−０，Ｗ−７を保存するために追加の記憶セルが必要になる。このように，本発明は特許請求の範囲以外には，技術範囲の解釈において何らの制約も受けないものである。
【図面の簡単な説明】
【図１】本発明に係る複数の多重レベル・セルと，対応するＥＣＣワードの数を示す説明図である。
【図２】本発明に係る記憶装置の構成を示すブロック図である。
【符号の説明】
ＣＰ  セルの集合体                      ＷＰ  セルの集合体
ＷＬ  ワード・ライン                    Ｃ０〜Ｃ（Ｎ−１）  セル
ＢＬ−０〜ＢＬ−Ｎ  ビット・ライン
Ｂ０〜Ｂ７  ２進データ
Ｗ−０〜Ｗ−７  エラー検出／補正ワード
Ｅ０〜Ｅ６  ２進データ・ビット          ＬＡ  ライン・アドレス
ＲＡ  コラム・アドレス                  ＳＡ  セクション・アドレス
ＩＡ  第１の配列                        ＥＡ  第２の配列
Ｕ  出力部                              ＥＣＣ  エラー検出／補正手段
ＲＤ  第３のデコーダー手段              ＤＳＤ  情報部デコーダー
ＥＳＤ  エラー部デコーダー              ＬＤ  ライン・デコーダー
Ｌ−０〜Ｌ−３１  ライン・シグナル      ＤＳ０〜ＤＳ３  情報記憶部
ＥＳ０〜ＥＳ３  エラー記憶部
【図１】
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【図２】
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