(57)【特許請求の範囲】
【請求項１】
第１と第２のトランジスタは、それぞれのコレクタにそれぞれ第１と第２の抵抗が接続され、該第１と第２抵抗の他端は、第１の接続点を介して少なくとも第１と第２のトランジスタの共通の負荷となる第１の共通の回路に接続され、
第１と第２と第３のトランジスタのそれぞれのエミッタが定電流源に接続され、
第１と第２のトランジスタのベースが中間周波数の差動入力端子を構成し、第３のトランジスタのベースが第１の基準電圧源回路に接続されている電界強度検出回路。
【請求項２】
前記第１の共通の回路が積分回路である請求項１記載の電界強度検出回路。
【請求項３】
第１と、第２と、第３のトランジスタと、第１と第２の抵抗と、第１の基準電圧源回路と、定電流源とを含むユニットを有し、
前記ユニットにおける前記第１と第２のトランジスタは、それぞれのコレクタにそれぞれ前記第１と第２の抵抗が接続され、該第１と第２抵抗の他端は、共通する第１の接続点に接続され、
前記第１と第２と第３のトランジスタのそれぞれのエミッタが前記定電流源に接続され、
前記第１と第２のトランジスタのベースが中間周波数の差動入力端子を構成し、前記第３のトランジスタのベースが前記第１の基準電圧源回路に接続されていることを特徴とし、
前記ユニットを基本単位とする複数のユニットが直列接続し、その間の接続を先行する第１ユニットの第１のトランジスタのコレクタと、それに後続する第２ユニットの第１のトランジスタのベース間とを接続し、第１ユニットの第２のトランジスタのコレクタと第２ユニットの第２のトランジスタのベース間とを接続し、第１ユニットと第２ユニットが第１の接続点を介して積分回路の入力端に接続される構成を有し、以下同様に先行するユニットとそれに後続するユニット間を接続しぞれぞれのユニットの第１の接続点を前記積分回路の入力端に接続することによって多段接続される電界強度検出回路。
【請求項４】
前記積分回路を前記第１の接続点に接続することに代えて、前記第１の接続点にカレントミラー回路の入力端を接続し、積分回路を前記カレントミラー回路の出力端に接続した請求項３記載の電界強度検出回路。
【請求項５】
前記積分回路が抵抗とコンデンサとの並行接続回路である請求項２乃至４のいずれか一項に記載の電界強度検出回路。
【請求項６】
前記積分回路を前記第１の接続点に接続することに代えて、前記第１の接続点に加算回路を接続し、前記加算回路は、前記各ユニットの出力電流を加算し、該加算結果を積分回路に出力にする請求項３記載の電界強度検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電界強度検出回路に関し、特に移動体通信における電波の電界強度検出回路に関する。
【０００２】
【従来の技術】
従来の電界強度検出回路は図１８に示されるように、中間周波増幅（ＩＦａｍｐ）ブロックと整流回路ブロックを数段組み合わせて構成される。通常は、整流回路ブロックをＲＳＳＩ回路と呼ぶことが多いが、本来のＲＳＳＩは電界強度検出機能を意味し、ＲＳＳＩ回路動作として機能するためには、図１８全体の回路構成が必要となる。
【０００３】
図１８の従来の電界強度検出回路の単位の回路である、中間周波増幅ブロックと整流回路ブロックとからなる電界強度検出回路の基本ブロックを、より具体的に表現した回路図を図１９に示す。点線部分が中間周波増幅ブロック（ＩＦａｍｐで差動増幅回路構成を有する）、１点鎖線部分が整流回路（半波整流回路）を示している。従来のＲＳＳＩ回路は、図１９を基本ブロックとして図１８の方法で数段シリーズ接続して構成される（図２０は２段接続の例を示している）。
【０００４】
移動体通信は、固定の基地局から発信された一定レベルの電波を、移動する端末が受信するために、受信レベル（電界強度）は大きく変動する。この変動する原因としては、移動機の移動速度、外来ノイズの影響、建物などの反射の影響等があり、フェージングと言われ、その変動量を予測することは不可能である。
【０００５】
従って、一般的な移動端末では、受信した電波の電界レベルを常に検出し、どのような状態であるか判断する必要がある。移動体通信においてこの技術は必要不可欠な機能である。
【０００６】
これは、受信入力レベル変化に対して比例した出力特性（ＲＳＳＩ特性）が得られれば電波の電界レベルとして常に検出することが可能である。
【０００７】
【発明が解決しようとする課題】
上記のように、従来のＲＳＳＩ回路は中間周波増幅器（ＩＦａｍｐ）と、整流回路とからなるユニットを複数直列に接続して使用するためユニット構成が複雑であり、回路の構成に多大の部品とそのための経費が嵩み、かつ自己発振発生の恐れがあるという問題があった。
【０００８】
本発明はこれらの問題を解決して、部品が少なく、かつ自己発振のおそれのない電界強度検出回路を提供するものである。
【０００９】
【課題を解決するための手段】
本発明の電界強度検出回路は、第１と第２と第３のトランジスタを有する。第１と第２のトランジスタは、それぞれのコレクタにそれぞれ第１と第２の抵抗が接続され、該第１と第２抵抗の他端は、第１の接続点を介して少なくとも第１と第２のトランジスタの共通の負荷となる第１の共通の回路に接続される。また、第１と第２と第３のトランジスタのそれぞれのエミッタが定電流源に接続され、第１と第２のトランジスタのベースが中間周波数の差動入力端子を構成し、第３のトランジスタのベースが第１の基準電圧源回路に接続されている。
【００１０】
本発明において、第１の共通の回路が積分回路である。
【００１１】
また、本発明の電界強度検出回路は、第１と、第２と、第３のトランジスタと、第１と第２の抵抗と、第１の基準電圧源回路と、定電流源とを含むユニットを有し、前記ユニットにおける前記第１と第２のトランジスタは、それぞれのコレクタにそれぞれ前記第１と第２の抵抗が接続され、該第１と第２抵抗の他端は、共通する第１の接続点に接続され、前記第１と第２と第３のトランジスタのそれぞれのエミッタが前記定電流源に接続され、前記第１と第２のトランジスタのベースが中間周波数の差動入力端子を構成し、前記第３のトランジスタのベースが前記第１の基準電圧源回路に接続されていることを特徴とする。また、前記ユニットを基本単位とする複数のユニットが直列接続し、その間の接続を先行する第１ユニットの第１のトランジスタのコレクタと、それに後続する第２ユニットの第１のトランジスタのベース間とを接続し、第１ユニットの第２のトランジスタのコレクタと第２ユニットの第２のトランジスタのベース間とを接続し、第１ユニットと第２ユニットが第１の接続点を介して積分回路の入力端に接続される構成を有し、以下同様に先行するユニットとそれに後続するユニット間を接続しぞれぞれのユニットの第１の接続点を前記積分回路の入力端に接続することによって多段接続される。
【００１２】
（削除）
【００１３】
（削除）
【００１４】
（削除）
【００１５】
【発明の実施の形態】
次に、本発明の実施の形態について説明する前に、比較のための参考例について図面を参照して説明する。
【００１６】
図１（ａ）は電界強度検出回路(以下ＲＳＳＩ回路と称す)の参考例における基本回路を示す回路図である。すなわち、第１と、第２と第３のトランジスタＱ１，Ｑ２、Ｑ３がそれぞれ第１、第２、第３の負荷をコレクタに接続され、エミッタが定電流源Ｉ１に接続され、トランジスタＱ１とＱ２のベースにＩＦ周波数が入力し、トランジスタＱ３のベースが基準電圧源に接続され、かつ、積分回路が第１、第２、第３の負荷のいずれかに接続されたものである。
【００１７】
参考例のＲＳＳＩ回路の基本ユニットブロック（以下基本ブロックと称する）は図１（ａ）に示す構成でその最も代表的な第１の例として図１（ｃ）に示す構成を提示して参考例について説明する。
【００１８】
図１（ｃ）において、トランジスタＱ１、Ｑ２、抵抗Ｒ１，Ｒ２、および定電流源Ｉ１のブロックで差動アンプを構成し、トランジスタＱ１、Ｑ２、Ｑ３、定電流源Ｉ１、基準電圧源Ｖｒｅｆのブロックで整流回路を構成する。トランジスタＱ４、Ｑ５はカレントミラー回路であり、トランジスタＱ３に流れるコレクタ電流を積分回路に入力する。積分回路では、交流電流成分を積分し平滑化させ直流成分に変換する。
【００１９】
また、図１（ｂ）に示す回路を図１（ａ）に示す第３の負荷に使用する第２の例も考えられ、この場合は、出力の再反転を図る使用目的に該当する。
【００２０】
また、第３の例として図１の（ｃ）の基本ブロックを数段多段接続して、実用的なＲＳＳＩ回路を構成する。
【００２１】
この場合の接続は図２（ａ）に示す様に行う。図２（ａ）は２段接続の例で、第２段のトランジスタＱ６、Ｑ７、Ｑ８のコレクタから後段のユニットへ伸びている接続線を通じて多段接続する。
【００２２】
また、図２（ｂ）として、図２（ａ）に示すトランジスタＱ４、とＱ５カレントミラー接続による回路の代わりに直接積分回路をトランジスタＱ３およびＱ８の共通の負荷とした部分を示したがこれは第４の例であり、この回路はトランジスタＱ３およびＱ８のコレクタ電流の和のフェーズの変換を考慮しないものとした場合である。
【００２３】
参考例のＲＳＳＩ回路の基本ブロックの動作について図面を参照して説明する。図３は参考例のＲＳＳＩ回路の基本ブロックの動作を説明する回路図である。図３において、トランジスタＱ１，Ｑ２，Ｑ３のコレクタ電流をそれぞれＩＣ１，ＩＣ２，ＩＣ３とし、トランジスタＱ１，Ｑ２のベース電圧をそれぞれＶＢＥ１，ＶＢＥ２、トランジスタＱ３のベース電圧をＶｒｅｆ（基準電圧源）、定電流源をＩｏとすると、ＶＢＥ１とＶｒｅｆを変数としたＩＣ１とＩＣ３の関係式（１）、（２）、および、ＶＢＥ２とＶｒｅｆを変数としたＩＣ２とＩＣ３の関係式（３）、（４）は、周知の通り下記式が成立する。
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【００２４】
ここで、ＶＴ＝ＫＴ／ｑであり（ｑ：電子電荷、Ｋ：ボルツマン定数、Ｔ：絶対温度）２５℃において、ＶＴ≒２６ｍＶになることが知られている。式（１）〜（４）までの関係をグラフ化すると図４（ａ）のように表される。
【００２５】
図４（ａ）の横軸は、トランジスタＱ１の場合はＶＢＥ１−Ｖｒｅｆ、トランジスタＱ２の場合はＶＢＥ２−Ｖｒｅｆであり、横軸目盛り単位はＶＴである。縦軸は、コレクタ電流であり、縦軸目盛り単位はＩｏである。図４（ａ）から明らかなように、領域Ａは、ＶＢＥ１に比べてＶｒｅｆが充分高い状態の時であり、トランジスタＱ３のみが動作する（定電流源のＩｏは、ほとんどＩＣ３となる）。領域Ｃは、ＶＢＥ１に比べてＶｒｅｆが充分低い状態の時であり、トランジスタＱ１，Ｑ２のみが動作し、定電流源のＩｏは、ほとんどＩＣ１，ＩＣ２となる。この領域では、トランジスタＱ１，Ｑ２を差動入力とする単純な差動増幅器としても使用可能である。領域Ｂにおいては、トランジスタＱ１，Ｑ２，Ｑ３共に動作する。
【００２６】
このＢ領域に関して、図４（ｂ）、図４（ｃ）を用いて説明する。説明を分かり易くするため、トランジスタＱ２に関しては無視して考えることにする。図４（ｂ）に示すように、トランジスタＱ１のベースに正弦波（実線）が入力された場合に（グラフの横軸に関して）、トランジスタＱ３のベース電圧Ｖｒｅｆを固定とすると、トランジスタＱ３のベース電圧はトランジスタＱ１のベース電圧を基準として相対的に破線のように変化する。これらの電圧変化を電流変化に換算した特性を図４（ｃ）に示す（グラフの縦軸に関して）。トランジスタＱ１の入力電圧変化を受けて、コレクタ電流ＩＣ１は実線の様に変化する。これに対応してコレクタ電流ＩＣ３は一点鎖線の様に変化する。上記説明は、Ｑ２に関して無視したが、実際はＱ１，Ｑ２共に動作する。
【００２７】
トランジスタＱ１，Ｑ２を差動入力にした場合は、コレクタ電流は（ｄ）のような変化になる。コレクタ電流ＩＣ１(同相入力)が実線のように変化した場合、コレクタ電流ＩＣ２(反転入力)は破線の様に変化する。これに対応するコレクタ電流ＩＣ３の変化は、右側のようになる。図４（ｃ）において、コレクタ電流ＩＣ１、ＩＣ２が独立して変化したと考えれば明らかである。
【００２８】
図４（ｄ）に関してさらに詳しく説明する。図５は、回路図３に関する、トランジスタＱ１，Ｑ２の入力電圧レベル対出力電流（コレクタ電流ＩＣ１，ＩＣ２，ＩＣ３）関係を示している。図５において、横軸は図５（ａ），図５（ｂ）共に、トランジスタＱ１，Ｑ２の入力電圧レベル(差動入力レベル)を示している。一番左側のグラフが入力レベル＝０(無信号時)を示し、右側にシフトするにつれて、差動入力レベルが大きくなっていることを示している。縦軸は、出力電流を示し、図５（ａ）はトランジスタＱ１およびＱ２の出力電流、図５（ｂ）はトランジスタＱ３の出力電流を示している。図５（ａ）において、トランジスタＱ１，Ｑ２の差動入力レベルが大きくなると、左から右へと出力電流が変化し、図４で示したように、基準電流源Ｉｏ以上は電流が流れないため、トランジスタＱ１およびＱ２のコレクタ電流は、図５（ａ）の最右図のように飽和してしまう。これに対応するコレクタ電流ＩＣ３の変化は図５（ｂ）のようになり、トランジスタＱ１，Ｑ２の入力レベルの増加と共に、コレクタ電流ＩＣ３は小さくなっていく。
【００２９】
図６は、トランジスタＱ１，Ｑ２の差動入力レベル対、図５（ｂ）のコレクタ電流ＩＣ３の積分値特性を示している。図６に示すように、入力レベルの増加に対して、積分出力は減少する。
【００３０】
次に、参考例のＲＳＳＩ回路基本ブロックを図７のように接続した場合について考える。段間の接続方法（例えば１段目と２段目接続）は図２のように実施する。図２において、トランジスタＱ１，Ｑ２に信号入力された場合（図７のＶｉｎ）、トランジスタＱ１，Ｑ２のコレクタ電流は、信号が増幅されて出力される。この回路においては、トランジスタＱ１が逆相出力、トランジスタＱ２が同相出力となる。この増幅された信号が、２段目の差動入力(トランジスタＱ６、Ｑ７のベース)に入力され、トランジスタＱ６，Ｑ７のコレクタからは更に信号が増幅されて出力される。
【００３１】
図７において、１段目の入力信号Ｖｉｎは、後段になるに従って振幅が大きくなる。しかし、信号出力レベルが電源電圧を超えることはないために、入力信号のある一定レベル以上は増幅せずに飽和してしまう。
【００３２】
図８は、図７における、入力信号Ｖｉｎの入力レベル対各段の出力(電流出力)特性を示している。図６で説明したように、入力レベル増加に対して出力レベルは減少する。図８において、５段目入力レベルは、他の段に比べて最も大きいため、低入力レベルで一番早く飽和する。１段目入力レベルは、他の段に比べて最も小さいため、高入力レベルまで入力しないと飽和しない。この各段の出力電流を、加算回路で加算し、積分回路で整流することで図８に示す実線（細線)のような特性を得ることができる。
【００３３】
次に、本発明の実施の形態について説明する。
図９（ａ）は、本発明のＲＳＳＩ回路の実施の形態を代表する第１の実施例の基本回路図である。図１（ａ）に示す参考例の第１の例と異なる点は、トランジスタＱ３のコレクタが直接Ｖｃｃに接続されていることと、トランジスタＱ１、Ｑ２はそれぞれ抵抗Ｒ３、Ｒ４を介して、抵抗Ｒ３と、Ｒ４の他方の端の接続点とＶｃｃとの間に加算用のトランジスタＱ４を接続したことであり、基本的な動作原理は図１（ｃ）と同じである。この回路の動作について、図１０、図１１と、参考例で説明した図面を併用して説明する。
【００３４】
図１０は、本発明の実施の形態の動作原理を説明するための回路図である。図１０において、トランジスタＱ１，Ｑ２，Ｑ３のコレクタ電流をそれぞれＩＣ１，ＩＣ２，ＩＣ３とし、トランジスタＱ１，Ｑ２のベース電圧をそれぞれＶＢＥ１，ＶＢＥ２とし、トランジスタＱ３のベース電圧をＶｒｅｆ(基準電圧源)、定電流源をＩｏとすると、ＶＢＥ１とＶｒｅｆを変数としたＩＣ１とＩＣ３の関係および、ＶＢＥ２とＶｒｅｆを変数としたＩＣ２とＩＣ３の関係は、参考例で説明した式（１）〜（４）と同じなので省略する。また、この式に関するＶ−Ｉ特性グラフも、図４と同様になるので省略する。
【００３５】
参考例（図３）と異なる点は、ＩＣ１＋ＩＣ２＝ＩＣ４であるため、この点に関して別の図面を用いて説明する。
【００３６】
図１１は、回路図１０に関する、トランジスタＱ１，Ｑ２の入力電圧レベル対出力電流（コレクタ電流ＩＣ１，ＩＣ２，ＩＣ４）関係を示している。参考例で説明した図５（ａ），（ｂ）と同じ点に関しては説明を省略するが、トランジスタＱ１，Ｑ２が図１１（ａ）に示すように変化した場合、ＩＣ４＝ＩＣ１＋ＩＣ２の関係があるため、ＩＣ４は図１１（ｂ）の様に変化する。
【００３７】
図１２は、図１１（ｂ）のトランジスタＱ１，Ｑ２入力レベル対ＩＣ４出力電流積分特性である。参考例とは異なり、入力レベル増加に比例して、出力電流積分値も増加する。
【００３８】
また、図９（ｂ）は図９（ａ）に示す基本回路のＱ４、とＱ５とのカレントミラー接続の代わりに直接積分回路を接続した回路であるが、実質的に図９（ａ）と同様であり、フェーズの反転が無いもので第２の実施例とする。
【００３９】
次に、図９（ａ）に示す第１の実施例の基本回路を参考例の図７と同様な多段接続した場合の特性について説明する。本発明の実施の形態の第１の実施例の回路の接続は、図１３に示すように行う。
【００４０】
図１３は、図９（ａ）に示した基本ユニットの２段接続の例で第３の実施例である。
【００４１】
図１４は、各ブロックの負荷が、Ｒ３とＲ４との接続点を一つの積分回路に接続したもので第４の実施例である。
【００４２】
図１５は、図７のように多段接続した場合における、入力信号Ｖｉｎの入力レベル対各段の出力(電流出力)特性を示している。図１２で説明したように、入力レベル増加に対して出力レベルは増加する。図１５において、５段目入力レベルは、他の段に比べて最も大きいため、低入力レベルで一番早く飽和する。１段目入力レベルは、他の段に比べて最も小さいため、高入力レベルまで入力しないと飽和しない。この各段の出力電流を、加算回路で加算し、積分回路で整流する事で図１５に示す実線(細線)のような特性を得ることができる。
【００４３】
また、図１６（ａ）は図２（ａ）に示す参考例の第３の例のユニット間接続の第１および第２トランジスタのコレクタから後続するトランジスタのベースへの接続に少なくともコンデンサを含むバイアス回路を挿入した第５の実施例の回路であり、この構成は異常発振抑制の効果が期待される回路である。しかしながら、ユニット間接続がコンデンサ接続のため集積回路には向かない。
【００４４】
また、第６の実施例として図１６の（ｂ）に示すボルテージフォロワ回路の挿入もあり、高周波数における回路の安定化に効果がある構成である。しかしながら、ユニット間接続がコンデンサ接続のため集積回路には向かない。
【００４５】
また、図１７（ａ）は図１４に示す第３の実施例のユニット間接続の第１および第２トランジスタのコレクタから後続するトランジスタのベースへの接続に少なくともコンデンサを含むバイアス回路を挿入した第７の実施例の回路であり、この構成は異常発振抑制の効果が期待される回路である。しかしながら、ユニット間接続がコンデンサ接続のため集積回路には向かない。
【００４６】
また、第８の実施例として図１７の（ｂ）に示すボルテージフォロワ回路の挿入もあり、高周波数における回路の安定化に効果がある構成である。しかしながら、ユニット間接続がコンデンサ接続のため集積回路には向かない。
【００４７】
【発明の効果】
以上説明した本発明の構造による第１の効果は、従来回路構成に比べて発振の可能性が著しく低下することである。その理由は、一般の中間周波増幅器は、合計の利得が１００ｄＢ以上の高利得であるため、入出力配線の取り回しや、アイソレーション等に細心の注意を払って配線しないと、容易に発振してしまう。つまり、各段の増幅ブロック間の接続、整流回路へのインタフェース部分が複雑な構成になるほど発振し易すくなる。本発明は、構成素子が著しく少なくなり、インタフェース部分等が簡易化されているため、従来回路に比べて発振の可能性は著しく低下する。
【００４８】
第２の効果は、従来回路より高集積化が可能である。その理由は、素子数が著しく少なくなり、簡易化されているからである。
【００４９】
第３の効果は、従来回路より低消費電力化が可能である。その理由は、回路構成が簡略化されているからである。
【図面の簡単な説明】
【図１】（ａ）は電界強度検出回路の参考例の基本回路の説明図、（ｂ）は基本ブロックとしての第１の例を示す図、（ｃ）は第３の負荷に２つのカレントミラー接続を使用した第２の例を示す図である。
【図２】（ａ）は図１（ｃ）に示す基本ブロックの２段接続の構成を有する第３の例の回路図、（ｂ）は図２（ａ）のトランジスタＱ４とＱ５のカレントミラー接続の代わりに積分回路を使用した第４の例の回路図の負荷部分を示す図である。
【図３】図１に示す基本ブロックの原理の説明図である。
【図４】（ａ）は図１に示す基本ブロックのコレクタ別コレクタ電流対差動入力の関係を示す図、（ｂ）は正弦波入力に対するトランジスタＱ１とＱ３とのベース電圧変化を示す図、（ｃ）その電圧変化を電流変化に換算した特性を示す図、（ｄ）はトランジスタＱ１とＱ２との差動入力した場合のＩＣ３の変化を示す図である。
【図５】（ａ）はトランジスタＱ１、Ｑ２のベースにおける入力レベル対コレクタにおける出力電流特性を示す図、（ｂ）はその時のトランジスタＱ３のコレクタにおける出力電流の特性を示す図である。
【図６】図５に示すトランジスタＱ１、Ｑ２の入力レベル対トランジスタＱ３の出力電流特性図である。
【図７】参考例の基本ユニットによる多段接続の段階別出力加算接続を示す説明図である。
【図８】図７に示す多段接続の場合の加算回路の積分出力を示す電流特性図である。
【図９】（ａ）は本発明の電界強度検出回路の実施の形態の基本ブロックとしての第１の実施例の回路図、（ｂ）は図９（ａ）のトランジスタＱ４とＱ５とのカレントミラー接続の代わりに直接積分回路を接続した第２の実施例の部分を示す図である。
【図１０】図９（ａ）、（ｂ）に示す実施の形態の基本ブロックの説明図である。
【図１１】（ａ）は図９（ａ）に示す第２の基本ブロックのトランジスタＱ１、Ｑ２の入力レベル対出力電流特性を示す図、（ｂ）はその時の合成出力電流ＩＣ４の出力電流特性を示す図である。
【図１２】図９（ａ）に示す基本ブロックのトランジスタＱ１、Ｑ２の入力レベル対ＩＣ４の出力電流特性を示す図である。
【図１３】図９（ａ）に示す基本ブロックの２段接続を示す第３の実施例の回路図である。
【図１４】図１３に示す２段接続のＱ４、Ｑ５のカレントミラー接続の代わりに積分回路が直接接続された第４の実施例の回路図である。
【図１５】図９（ａ）に示す基本ブロックの５段接続の段別加算接続における加算回路の積分出力を示す説明図である。
【図１６】（ａ）は図２に示す第３の例の第１と第２のトランジスタのブロック間接続に挿入回路としてコンデンサとバイアス回路を挿入した第５の実施例の回路図、（ｂ）は挿入回路がボルテージフォロワ回路である第６の実施例の回路図である。
【図１７】（ａ）は図１４に示す第３の実施例の第１と第２のトランジスタのブロック間接続に挿入回路としてコンデンサとバイアス回路を挿入した第７の実施例の回路図、（ｂ）は挿入回路がボルテージフォロワ回路である第８の実施例の回路図である。
【図１８】従来の電界強度検出回路を示すブロック図である。
【図１９】図１８に示す電界強度検出回路の基本ユニットの回路図である。
【図２０】図１９に示す基本ブロックの２段接続の回路図である。
【図１】
0003616494.tif 000003
【図２】
0003616494.tif 000004
【図３】
0003616494.tif 000005
【図４】
0003616494.tif 000006
【図５】
0003616494.tif 000007
【図６】
0003616494.tif 000008
【図７】
0003616494.tif 000009
【図８】
0003616494.tif 000010
【図９】
0003616494.tif 000011
【図１０】
0003616494.tif 000012
【図１１】
0003616494.tif 000013
【図１２】
0003616494.tif 000014
【図１３】
0003616494.tif 000015
【図１４】
0003616494.tif 000016
【図１５】
0003616494.tif 000017
【図１６】
0003616494.tif 000018
【図１７】
0003616494.tif 000019
【図１８】
0003616494.tif 000020
【図１９】
0003616494.tif 000021
【図２０】
0003616494.tif 000022