(57)【特許請求の範囲】
【請求項１】
以下の（ａ）から（ｅ）を設け、ヘリカル・スキャン書込み技術を用いて、データを前記テープを横切って書き込まれる予め定められたフォーマットで記録するデータ記録装置：
（ａ）前記テープにデータをトラックの形態で書き込み読み出すためのヘッドを搭載する回転ヘッドドラムを有するテープデッキ；
（ｂ）データ構成手段：前記データ構成手段は、記録すべきデータを受け取って、２本の前記トラックに収容できる量のデータ１に夫々が対応するフレーム単位に前記受け取ったデータを構成するように動作し、前記データ構成手段は前記フレーム単位を保持するバッファメモリを含む；
（ｃ）フォーマット手段：前記フォーマット手段は、前記バッファメモリから転送されてくるデータを受信して、前記受信したデータを、前記ヘッドによってトラックの形態でテープに書き込まれる前に、処理を加えて前記トラックフォーマットにするように動作し、フレーム単位の各々からの構成データ要素は２本の前記トラックに渡ってインターリーブされており、前記バッファメモリ中のデータはインターリーブされていない形態で保持されている；
（ｄ）前記バッファメモリから前記フォーマット手段へデータを転送する転送手段であって、データ記録の間、実行可能であり、前記バッファメモリからの転送のために、テープ上に記録されている１本のトラックに関連するすべての構成データ要素を選択し、次のトラックに関連するすべての構成データ要素を転送のために選択し、これによって前記バッファメモリと前記フォーマット手段の間でのデータ転送はトラック毎に行われ、１本の前記トラックについての前記データ転送は前記次のトラックについての前記データ転送が開始される前に完了する転送手段；。
（ｅ）前記データ記録装置の動作を制御し協調させるシステムコントローラ。
【請求項２】
前記フォーマット手段は前記トラックフォーマットからあるいは前記トラックフォーマットへ変換されるデータを記憶するトラックメモリ手段を含み、
前記転送手段は前記データ構成手段の前記バッファメモリに保持されているインターリーブされていないデータにアクセスして当該データを前記トラックメモリ手段に転送してそこへインターリーブされた形態で記憶させるように動作すること
を特徴とする請求項１記載のデータ記録装置。
【請求項３】
前記転送手段は第１及び第２のアドレス生成部を含み、
前記第１及び第２のアドレス生成部はそれぞれ前記１本のトラックに関連するデータの転送の間に前記バッファメモリ及び前記トラックメモリ手段にアクセスするためのアドレスを生成し、
前記第１及び第２のアドレス生成部は前記１本のトラックに関連する構成データ要素が前記転送手段によって、インターリーブされていない形態で考えた場合に前記構成データ要素が対応するフレーム単位中で生起する順序で、逐次的に転送されるように動作すること
を特徴とする請求項２記載のデータ記録装置。
【請求項４】
前記構成データ要素は８ビットのバイトであり、
前記バイトは同一バイト内のビットは並列にまたバイト間では直列に、前記データ構成手段と前記フォーマット手段の間で転送されること
を特徴とする請求項１記載のデータ記録装置。
【請求項５】
前記構成データ要素は、ＩＳＯ／ＩＥＣ規格１０７７７：１９９１で規定されたＤＤＳフォーマットに従ってインターリーブされること
を特徴とする請求項１記載のデータ記録装置。
【請求項６】
前記構成データ要素は、ＩＳＯ／ＩＥＣ規格１０７７７：１９９１で規定されたＤＤＳフォーマットに従ってインターリーブされ、
前記第１のアドレス生成部は、それぞれ異なるビット重みを持つ複数のカウンタ出力を有する２進カウンタと、
前記カウンタ出力を再構成して、前記第１のアドレス生成部によって生成されたアドレスを２進形態で提供する生成部出力に変換する再構成手段を設け、
前記再構成手段は以下の（Ａ）に示すように動作すること
を特徴とする請求項３記載のデータ記録装置：
（Ａ）２の０乗の重みを有する前記カウンタ出力を、これに対応して重み付けされた生成部出力に渡し、２の１乗の重みを有する前記カウンタ出力を、２の１乗及び２の２乗の重みを有する前記生成部出力に再構成し、前記２の１乗の重みを有するカウンタ出力は、前記フレーム単位に関連付けられた各トラックの対の何れの側のトラックが前記転送手段によって転送されているかに基づいて反転されあるいは反転されず、他の全てのカウンタ出力を、１段階大きな重みを有する前記生成部出力に再構成する。
【請求項７】
データを記録している間は、前記構成データ要素は夫々のランダム化要素の組み合わせによるランダム化処理を受け、
前記ランダム化要素は集合体として、予め定められたシーケンスを形成し、
前記シーケンスはインターリーブが解除されたフレーム単位に渡る前記構成データ要素の順序に対応して進行し、
前記転送手段は、１本の前記トラックに関連するデータの転送の間、前記ランダム化を行うように動作するランダム化手段を含み、
前記ランダム化手段は、前記予め定められたシーケンスから適切な前記ランダム化要素を提供するに当たって、対応するフレーム単位に渡る前記１本のトラックの構成データ要素の分布を考慮に入れること
を特徴とする請求項１記載のデータ記録装置。
【請求項８】
前記ランダム化手段はデータに対するバイト幅のランダム化を行うとともに以下の（ｇ）から（ｉ）を有すること
を特徴とする請求項７記載のデータ記録装置：
（ｇ）前記予め定められたシーケンスのサブシーケンスを保持するとともに、複数の出力を有するサブシーケンスレジスタ：前記サブシーケンスレジスタの前記出力の状態は前記サブシーケンスによって定まり、また少なくとも１つのランダム化バイトを定義するために使用される；
（ｈ）前記転送手段によって転送されるデータバイトと前記ランダム化バイトの両方を受け取るように接続されるとともに、受け取った前記双方のバイトを組み合わせて、ランダム化されたデータバイトを導出する第１の組合せ論理回路；
（ｉ）前記レジスタの出力の状態に応答して前記レジスタにロードするために新たな前記サブシーケンスを生成する第２の組合せ論理回路：前記新たなサブシーケンスは以前の前記サブシーケンスを前記少なくとも１バイトに対応する量だけシフトしたものに対応する。
【請求項９】
前記ランダム化手段は以下の（ｊ）及び（ｋ）を設けたこと
を特徴とする請求項８記載のデータ記録装置：
（ｊ）前記レジスタ出力の状態に応答して、前記予め定められた順次に編成された複数の前記ランダム化バイトを提供するバイト出力手段：前記バイト出力手段は前記レジスタ出力によって表されていない前記ランダム化バイトのビットを予測する組合せ論理回路を含む；
（ｋ）前記複数のランダム化バイトからの選択を行うバイト選択手段：前記ランダム化バイトは前記第１の組合せ論理回路によって前記データバイトと組み合わせられ、前記バイト選択手段は、前記フレーム単位に関連付けられているトラック対の各々のどちらのトラックが前記転送手段によって転送されているかに少なくとも依存してその選択動作を行う。
【請求項１０】
前記バイト出力手段は４つのランダム化バイトを提供するように構成され、
前記第２の組合せ論理回路によって生成される前記新たなサブシーケンスは、前記予め定められたシーケンス内で３２ビットだけシフトされた前記以前のサブシーケンスに対応すること
を特徴とする請求項９記載のデータ記録装置。
【請求項１１】
前記予め定められたシーケンスはＩＳＯ／ＩＥＣ規格１０７７７：１９９１で規定されたＤＤＳフォーマットに従っており、
前記サブシーケンスは１５ビット長であることを特徴とする請求項８、９、１０の何れかに記載のデータ記録装置。
【請求項１２】
以下の（ａ）から（ｄ）のステップを設け、ヘリカル・スキャン書込み技術を使用してテープにデータを記録し、テープを横切って書き込まれた予め定められたフォーマットのトラックにデータが書き込まれるデータ記録方法：
（ａ）前記テープに対してトラックの形態でにデータを書き込む；
（ｂ）記録すべきデータを受け取って、前記受け取ったデータを、２本の前記トラックに収容できるだけの量に対応するフレーム単位に従って編成する：前記フレーム単位はバッファメモリ中に保持されている；
（ｃ）前記バッファメモリから転送されてくるデータを受け取って処理することにより、前記受け取ったデータを、テープ上にトラックの形態で書き込む前に、前記トラックフォーマットに変換し、各々のフレーム単位からの構成データ要素は２本のトラックに渡って互いにインターリーブされ、前記バッファメモリ中のデータはインターリーブされていない形態でそこに保持されている；
（ｄ）データを前記バッファメモリから転送する：前記バッファメモリからの前記転送はトラック毎に行われ、１本の前記トラックについての転送は次の前記トラックについての転送が開始される前に終了する。
【請求項１３】
前記トラックフォーマットへの変換処理が行われるデータはトラックメモリ手段に記憶されるとともに、以下のステップ（Ａ）を含むこと
を特徴とする請求項１２記載の方法：
（Ａ）前記バッファメモリに保持されているインターリーブされていないデータにアクセスして当該データを前記トラックメモリ手段に転送してそこにインターリーブされた形態で記憶する。
【請求項１４】
１本の前記トラックに関するデータを転送している間にそれぞれ前記バッファメモリ及び前記トラックメモリ手段にアクセスするためのアドレスを生成するステップを含み、
前記１本のトラックに関する構成データ要素は、インターリーブされていない形態で考えたとき対応するフレーム単位中で前記構成データ要素が生起する順序で逐次的に転送される
ことを特徴とする請求項１３記載の方法。
【請求項１５】
前記構成データ要素は、同一構成データ要素内では並列にまた構成データ要素間では直列に転送される８ビットのバイトであること
を特徴とする請求項１２記載の方法。
【請求項１６】
前記構成データ要素は、ＩＳＯ／ＩＥＣ規格１０７７７：１９９１で規定されたＤＤＳフォーマットに従ってインターリーブされ、
前記バッファメモリにアクセスするためのアドレスはそれぞれ異なるビット重みを持つ複数のカウンタ出力を有する２進カウンタによって生成され、
前記カウンタ出力は再構成して２進数値形態の前記アドレスに変換され、
前記再構成は以下のステップ（ア）から（ウ）を含むこと
を特徴とする請求項１４記載の方法：
（ア）２の０乗の重みを有する前記カウンタ出力を、アドレスのうちのこれに対応して重み付けされた２進桁として与える；
（イ）２の１乗の重みを有する前記カウンタ出力を、アドレスのうちの２の１乗及び２の２乗の重みを有する２進桁として再構成する：アドレスのうちの前記２の１乗の重みを有する２進桁は、前記フレーム単位に関連付けられた各トラックの対の何れの側のトラックが前記転送手段によって転送されているかに基づいて反転されあるいは反転されない；
（ウ）他の全てのカウンタ出力を、アドレスのうちの１段階だけ大きな重みを有する２進桁として再構成する。
【請求項１７】
データを記録している間は、前記構成データ要素は、夫々のランダム化要素との組み合わせによってランダム化処理を受け、
前記ランダム化要素は集合体として予め定められたシーケンスを形成し、
前記シーケンスはインターリーブされていないフレーム単位に渡っての前記構成データ要素の順序に対応して進行し、
前記ランダム化の処理は１本の前記トラックに関するデータ転送の間に行われるとともに、前記予め定められたシーケンスから適切な前記ランダム化要素を提供するに当たって、対応するフレーム単位に渡る前記１本のトラックの前記構成データ要素の分布を考慮に入れること
を特徴とする請求項１２記載の方法。
【請求項１８】
データのランダム化はバイト幅の態様で行われるとともに、以下のステップ（あ）及び（い）を含むこと
を特徴とする請求項１７記載の方法：
（あ）前記予め定められたシーケンスのサブシーケンスを記憶する：前記サブシーケンスは少なくとも１つのランダム化バイトを定義する；
（い）転送されたデータのバイトと前記ランダム化バイトを組み合わせて、ランダム化されたデータバイトを導出し、以前のサブシーケンスを前記少なくとも１つのバイトに対応する量だけシフトしたものに対応する新たな前記サブシーケンスを生成する。
【請求項１９】
前記ランダム化は、
前記予め定められたシーケンスの形態に順次に編成された複数の前記ランダム化バイトを提供し、
前記複数のランダム化バイトから前記データバイトと組み合わせるべき前記ランダム化バイトを選択し、前記選択は少なくとも前記フレーム単位に関連付けられたトラック対の各々のどちらのトラックが転送されているかに基づいて行われること
を特徴とする請求項１８記載の方法。
【請求項２０】
４つのランダム化バイトが提供され、
前記新たなサブシーケンスは、前記以前のサブシーケンスを前記予め定められたシーケンス内で３２ビットだけシフトしたものに対応すること
を特徴とする請求項１９記載の方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、ヘリカル・スキャン読み書き技法を利用してデータをテープに格納し、読み出す装置であって、データがテープを横断して書かれた予め定められたフォーマットのトラックに格納されるデータ記憶装置に関する。
【０００２】
【従来技術及びその問題点】
ヘリカル・スキャン記録法を利用してコンピュータ・データをテープに記憶させることは周知のことである。
従って、例えばＤＡＴ（ディジタル・オーディオ・テープ）技術を利用して、本願出願人とソニー株式会社により協同開発されたＤＤＳ（ディジタル・データ記憶）フォーマットに従ってコンピュータデータを格納することが知られている。ＤＤＳフォーマットはＩＳＯ／ＩＥＣ規格１０７７７：１９９１Ｅに規定されている。
【０００３】
ＤＡＴ技術を利用するデータ記憶装置には一般に、
−  テープの予め定められたフォーマットのトラックに対してデータを読み書きするヘッドを装着する回転ヘッド・ドラムを有するテープ・デッキと、
−  （ｉ）データの格納中には、格納すべきデータを受信し、これを各々が２トラック分のデータに対応するフレーム単位で、少なくとも概念的に組織し、
（ｉｉ）データの読み出し中には、前記装置から出力するためフレーム単位からデータを分解する、ように動作する手段であって、前記フレーム単位を保持するバッファ・メモリを備えているデータ組織化手段と、
−  （ｉ）データの格納中には、バッファ・メモリから転送されてくるデータを受信し、これを前記ヘッドによりテープのトラックに書き込む前に処理して前記トラック・フォーマットにして、各フレーム単位からの構成データ要素を２トラックに渡って互いにインターリーブさせ、
（ｉｉ）データの読み出し中には、ヘッドによりテープから読み出されたデータを受信し、これを処理して前記トラック・フォーマットを解除し、バッファ・メモリに移出できる状態にするように動作する手段であって、バッファ・メモリ内のデータはインターリーブされていない形態で保持されており、前記バッファ・メモリ中のデータはインターリーブされていない形態で保持されているフォーマット手段と、
−データ格納の期間中データをバッファ・メモリからフォーマット手段に転送し、データ読み出しの期間中データをフォーマット手段からバッファ・メモリに転送する転送手段と、
−装置の動作を制御し統合するシステム・コントローラを設けている。
【０００４】
前述のＤＤＳフォーマットを実現するデータ記憶装置では、データを記憶する際には、データ組織化手段が、転送されて来るデータをＧ１サブグループとして知られている２２個のフレームから成るグループに組織し、グループ中の最終フレーム単位にこのグループ内のデータに関するレコード及びファイルの境界のインデクスが入っているようにする。（データのグループへの組織化は、バッファ・メモリ内のデータを実際に物理的に組織することによるかまたはグループ境界を区画するポインタを適切に設定することによるかして行うことができることが理解されよう。更に、フレーム単位それ自身はグループ内で具体的に識別することはできないかもしれないが、グループの大きさ及びデータ組織化手段内でのその処理の仕方はデータのフレーム単位の概念に基づいている。この理由で、データ組織化手段は、少なくとも概念的には、フレーム単位に基づいてデータの組織化を行うと言うことができる。）
一旦データがグループに組立てられると、グループのフレーム単位はフォーマット手段に転送され、この転送の途中でランダム化され、インターリーブされる。
フォーマット手段はその後、データからエラー訂正コードを発生すること、データをエラー訂正コードと及び補助コードと組合わせること、それからトラック信号を発生すること、及びトラック信号をヘッド・ドラムに送ってテープに書き込むこと、を含む多数の機能を行う。
【０００５】
データ読み出しの際には、フォーマット手段はテープから読み出されたトラック信号を受信し、データを処理して前記フォーマットを解除している間にエラー検出／訂正を行う。
読み戻されたデータは次にデータ組織化手段に転送され、この転送の過程でインターリーブ及びランダム化が解除される。
データ組織化手段はその後データを２２フレーム単位グループから分解し、読み出されたデータを出力する。
【０００６】
ヨーロッパ特許明細書ＥＰ−Ａ２−０，４３７，７７９（Ａｒｃｈｉｖｅ  Ｃｏｒｐｏｒａｔｉｏｎ）は一般的な言葉でＤＤＳ基準のデータ記憶装置の一形態を例示している。
この例では、各々が自分自身のローカルＲＡＭメモリを備えた別々の読み込みオーディオＤＡＴフォーマッタ・ブロックと書き込みオーディオＤＡＴフォーマッタ・ブロックが設けられている。
【０００７】
一般にＤＡＴに基づいた記憶装置に関しては、フォーマット手段によって行われる処理が複雑なため、フォーマット手段によるかなりな処理遅延が存在する。
その結果、データを幾つかのトラックに関して、データを異なる処理段階にある異なるトラックに関連させてフォーマット手段により一度に処理することが必要になる。
従って、ＥＰ−Ａ２−０，４３７，７７９の図４のタイミング図を検討すれば、前述の記憶装置のフォーマット手段には読み書きに対してヘッド・ドラムがトラックを読み書きするのにかかる時間の少なくとも１０倍の処理伝播遅延があることがわかる。
処理伝播遅延が大きい結果、フォーマット手段には現在処理されているデータをすべて保持するのにかなりな量のメモリが必要である。
従って、ＥＰ−Ａ２−０，４３７，７７９に図示されている装置については各ローカルＲＡＭメモリにより６トラック分のデータを格納しなければならない。
【０００８】
【目的】
フォーマット手段による処理伝播遅延を減らすことができるようにすることが本発明の目的である。
【０００９】
【概要】
上に既に記したように、ＤＡＴに基づいたデータ記憶装置はデータをフレーム単位で処理し、フレーム単位の構成データ要素を２トラックに渡ってインターリーブさせる。
インターリーブは一般にフレーム単位の構成データ要素をフォーマット手段にインターリーブされていないフレーム単位中に現れる順序で送り、次いでデータ要素を所定のインターリーブ・パターンに従ってフォーマット手段のメモリに格納することにより行われる。
【００１０】
ＤＤＳフォーマットを実現するデータ記憶装置に関して、フレーム単位の構成データ要素をインターリーブされていないフレーム単位中に現れる順序でフォーマット手段に転送する他の理由は、フォーマット手段に転送されているデータについて行われるランダム化プロセスが、インターリーブされていない順序で行われるときフレーム単位全体に渡って進行するランダム化シーケンスを使用して行われるからである。
【００１１】
フレーム単位の構成データ要素をインターリーブされていないフレーム単位中で現れる順序でフォーマット手段に転送する結果、対応する２本のトラックの何れについてもそれに関するデータの転送を完了するためにはフレーム単位全体を転送しなければならない。
これにより処理伝播遅延及びフォーマット手段のメモリ所要量が共に増大する。
【００１２】
本発明によれば、データ組織化手段とフォーマット手段との間のデータの転送はトラック毎に行われ、ここで１本のトラックに関するデータの転送を次のトラックに関するデータの転送を始める前に完了する。
これを行うには、フレームの構成データ要素の内の現在転送中のトラックに関連するものを選択するために転送手段を複雑化する必要がある。
しかし、これにより処理伝播遅延及びフォーマット手段のメモリ所要量が減少するという利益が得られる。
【００１３】
もっと形式的に述べると、本発明によれば、テープを横切って書き込まれている予め定められたフォーマットのトラック中にデータが記憶されるヘリカル・スキャン書き込み／読み出し技術を使用してテープ上にデータを記憶し読み出すデータ記憶装置において、テープにとラックの形態でデータを書き込み読み出すヘッドをマウントした回転ヘッド・ドラムを有するテープ・デッキと、データを記憶する際には記憶すべきデータを受信し、このデータを少なくとも概念的には各々が２トラック分のデータに対応するフレーム単位で組織化し、データを読み出す際にはこのデータ記憶装置からの出力のためにフレーム単位を分解してデータを取り出す手段であって、前記フレーム単位を保持するデータ組織化手段と、データを記憶する際には前記バッファ・メモリから転送されてくるデータを受信し、前記ヘッドによってテープにトラックの形態で書き込まれる前にこのデータを処理して、各フレーム単位からの構成データ要素は２つのトラックにわたって互いにインターリーブされる前記トラック・フォーマットに変換し、データを読み出す際には前記ヘッドによりテープから読み出されたデータを受信し、このデータを処理して前記トラック・フォーマットを解除し前記バッファ・メモリから外へ転送する準備ができているものにするフォーマット手段と、データを記憶する際には前記バッファ・メモリから前記フォーマット手段にデータを転送し、デーを読み出す際には前記フォーマット手段から前記バッファ・メモリへデータを転送する転送手段と、このデータ転送装置の動作を制御し統合するシステム・コントローラを設け、前記転送手段は前記バッファ・メモリと前記フォーマット手段の間でデータをトラック毎に転送し、１本の前記トラックについてのデータの転送は次の前記トラックについての転送の前に完了することを特徴とするデータ転送装置が与えられる。
【００１４】
好適には、前記フォーマット手段はフォーマット手段により前記トラック・フォーマットに変換されまたはトラック・フォーマットを解除されるように処理されるデータを格納するトラックメモリ手段を備えており、前記転送手段は、（ｉ）データを記憶する際には、データ組織化手段のバッファ・メモリに保持されているインターリーブされていないデータにアクセスし、そのデータをインターリーブされた形態で格納する前記トラックメモリに転送し、（ｉｉ）データを読み出す際には、前記トラックメモリ手段にインターリーブされた形態で保持されているデータにアクセスし、これをインターリーブされていない形態で格納する前記バッファ・メモリに転送する、ように動作する。
【００１５】
前記転送手段は、前記１トラックに関するデータの転送中、前記バッファ・メモリ手段及び前記トラックメモリ手段にそれぞれアクセスするアドレスを発生する第１及び第２のアドレス発生器を備えており、第１及び第２のアドレス発生器は前記１トラックに関する構成データ要素が、インターリーブされていない形態として見たとき対応するフレーム単位中で現れている順序で転送手段により順次転送されるように動作すれば有益である。
【００１６】
好適には、前記構成データ要素は、データ組織化手段とフォーマット手段との間でビット並列、バイト直列で前記転送手段により転送される８ビットバイトである。
【００１７】
構成データ要素は、例えば前述のＤＤＳフォーマットに従ってインターリーブされる。
この場合、第１のアドレス発生器を、互いに異なる２進重みを有する複数のカウンタ出力を有する２進カウンタと、前記カウンタ出力を第１の発生器手段により発生された前記アドレスを発生器出力に再構成し前記第１の発生器手段によって生成されたアドレスを２進形態で供給する再構成手段を有する特定の単純な形態で実現することができる。
前記再構成手段は、
−  ２の０乗の重みのカウンタ出力を対応する重みの付いた発生器出力に伝え、
−  ２の１乗の重みのカウンタ出力を２の１乗及び２の２乗の重みの発生器出力に再構成し、２の１乗の重みの発生器出力が、前記フレーム単位に対応付けられている各トラック対のうちのどのトラックが前記転送手段により転送されているかに応答して反転されるか反転されないようにし、
−  他のすべてのカウンタ出力を１つ大きい重みの発生器出力に再構成する、ように動作する。
【００１８】
前記構成データ要素が、インターリーブされていないフレーム単位に渡る前記構成データ要素の順序に対応して進行する予め定められたシーケンスを共に形成するそれぞれのランダム化要素との組合わせによりランダム化プロセスを受ける場合、（このランダム化プロセスはデータ読み出し中のこれと双対のランダム化解除プロセスにより逆転される）転送手段は好適には、１本のトラックについてのデータの転送中に前記ランダム化／ランダム化解除プロセスを行うよう動作するランダム化手段を備えており、このランダム化手段は前記予め定められたシーケンスから適切な前記ランダム化要素を供給するに当たって、対応するフレーム単位に渡る前記１本のトラックの構成データ要素の分布を考慮に入れる。
【００１９】
ランダム化手段はデータの１バイト幅ランダム化／ランダム化解除を行うよう動作して下記のものを設ければ有益である：−  前記予め定められたシーケンスのサブシーケンスを保持し、且つその状態が前記サブシーケンスによって決まり且つ少なくとも１つのランダム化／ランダム化解除バイトを定義するよう働く複数の出力を有するサブシーケンスレジスタ、−  転送手段により転送されるデータのバイト及びランダム化／ランダム化解除バイトの双方を受信し、これらのバイトを組合わせてランダム化／ランダム化解除データ・バイトを得るように接続されている第１の組合わせ論理、及び−  前記レジスタ出力の状態に応答して新しいサブ・シーケンスを発生してレジスタにロードし、前記新しいサブ・シーケンスは前記少なくとも１つのバイトに相当する量だけ前のサブ・シーケンスをシフトしたものである第２の組合わせ論理。
【００２０】
好適には、ランダム化手段は更に、−  前記レジスタ出力の状態に応答して前記予め定められたシーケンスで順番に配列されている複数のランダム化／ランダム化解除バイトを発生する手段であって、前記レジスタ出力で表されていない前記ランダム化／ランダム化解除バイトのビットを予測する組合わせ論理を含むバイト出力手段と、−  前記複数のランダム化／ランダム化解除バイトから、第１の組合わせ論理により前記データのバイトと組合わせるべきランダム化／ランダム化解除バイトを選択する手段であって、フレーム単位に対応付けられている各トラック対のどのトラックが転送手段により転送されているかに基づいてその選択を行うバイト選択手段を設けている。
【００２１】
前述のバイト出力手段は、例えば４個のランダム化／ランダム化解除バイトを発生するように構成されており、第２の組合わせ論理により発生される新しいサブ・シーケンスは前のサブ・シーケンスを前記予め定められたシーケンス内で３２ビットだけシフトしたものに対応している。
【００２２】
データ記憶装置がＤＤＳフォーマットを実現する場合、前記予め定められたシーケンスはランダム化機能を指定する前述のＤＤＳ規格に使用されている線形帰還シフト・レジスタの出力に対応している。
この場合には、前部サブ・シーケンスの長さは１５ビットである。
【００２３】
【発明の実施の形態】
本発明について、本願出願人とソニー株式会社によって協同開発されたＤＤＳ  （Ｄｉｇｉｔａｌ  Ｄａｔａ  Ｓｔｏｒａｇｅ）フォーマットに一般的に従って、テープにホスト・コンピュータ・データを記録しまた読み出すテープ記憶装置に関連して以下で説明する。
ＤＤＳフォーマットの詳細な仕様はＩＳＯ／ＩＥＣ規格１０７７７：１９９１Ｅに示されている。
コンピュータ・データを格納するＤＤＳフォーマットはＰＣＭオーディオ・データを格納するのに使用されるＤＡＴ（ディジタル・オーディオ・テープ）フォーマットの４８ｋＨｚモードを利用し、これに従って構成されている。
ＤＡＴフォーマット及び、従ってＤＤＳフォーマットは共に、テープ記憶媒体を回転ヘッド・ドラム上を９０゜の巻付け角で斜めに移動させるヘリカル・スキャン記録法を使用している。
ドラムには、ドラムの回転毎に共に、フレームとして知られている、オーバーラップした互いに反対のアジマスの一対のトラックを読み出し書き込むように動作する少なくとも２つのヘッドが乗っている。
【００２４】
ＤＤＳフォーマットを実現するテープ記憶装置は、特に、本願出願人から入手することができ、一般的にＤＤＳドライブと言われている。
【００２５】
本発明を理解しやすくするため、ＤＤＳフォーマットの主な特徴を次に簡単に概観し、続いてＤＤＳドライブの主な機能要素について説明する。
【００２６】
［ＤＤＳフォーマットの概観］
テープ１０に対して情報を読み書きする基本的な単位はフレームである。図１は、既に述べたように、互いに反対のアジマスを持つ２本のトラック２０、２１から作られているフレームのフォーマットを示す。図１で、矢印Ｔはテープ移動の方向を示す。各トラックは２つの周縁領域２２、２つの副領域２３、２つのＡＴＦ（自動トラック追尾）領域２４、及び主領域２５から構成されている。ＡＴＦ領域２４はヘッド・ドラム（図示せず）のヘッドを既知の仕方でトラックを正確に追尾することができるようにする信号を発生する。主領域２５はホスト・コンピュータによりテープ装置に供給されるデータ（ホスト・データ）を格納するのに使用される（ホスト・データはホスト・コンピュータによりレコードとして供給されるユーザ・データ及びユーザ・データの論理的分離を示す分離マークから構成されている）。副領域２３は、例えばある記録パラメータ（どのフォーマットであるか、テープパラメータ等）やテープ使用履歴に関する、サブ・コードとして知られている補助情報を格納するために使用される。データは主領域の１２８ブロックに、及び各副領域２３の８ブロックに格納される。各ブロックは同期化バイトで始まり、３バイトのヘッダ、及びそれに続く３２バイトのデータ領域を備えている。
【００２７】
ブロックのヘッダは２つの情報バイトＷ１、Ｗ２を含む。
その１つは現在のトラック内部のブロックを一義的に識別するブロック・アドレス・バイトである。
ヘッダはまたパリティバイトも含んでいる。
【００２８】
テープに沿うフレームの一般的構成（すなわち、テープのレイアウト）を図２（Ａ）に図解してある。
この図からわかる通り、テープは３つの主領域、すなわち導入領域３６、データ領域３７、及びデータ終了（ＥＯＤ）領域３８に組織されている。
テープの終わりをＢＯＭ（媒体の始端）及びＥＯＭ（媒体の終端）と言う。ホスト・データはデータ領域３７中に書き込まれているフレームの主領域に記録される。
導入領域３６には、記録開始（ＢＯＲ）マークとデータ領域３７との間に、システム情報を記憶するシステムログ領域を含んでいる。
各フレームの副領域２３に格納されているテープ領域ＩＤサブ・コードにより、システムログ領域、データ領域３７、及びＥＯＤ領域３８を互いに区別することができるようになっている。
【００２９】
図２（Ｂ）に示す通り、データ領域のフレーム４８は、それぞれ２２個の有効フレーム（及びそのグループについてのエラー訂正コードを格納するオプション・フレーム４３（Ｃ３  ＥＣＣフレーム））を含む記録されたデータ・グループ３９に構成されている。
【００３０】
グループ内部では、ユーザ・データ及び分離マークは別々に格納され、ユーザ・データはレコードマーカなしで一連のフレームの主領域に渡る連続的なバイト列として格納されるが、ユーザ・データをレコードと分離マークに分割することに関する情報はグループの最後のフレームの主領域の終わりから前方に延びるインデクス４０に保持される。（実際には、インデクスはこのインデクスを形成した後で記録中に行われるバイト・インターリーブ・プロセスのため、最後のフレームの内部で物理的に分散されていることに注目すること。）
【００３１】
これらの記録されたデータ・グループは、その主領域がランダム化された全ゼロのパターンで埋められておくことのできる１つまたは複数のアンブル・フレーム４４により互いに分離されている。
アンブルはデータ領域３７においてのみ許容される。
【００３２】
［ＤＤＳドライブ］
図３はＤＤＳドライブの機能ブロック図である。この装置は、
−  ドライブとホスト・コンピュータ（図示せず）をバス５１を介して接続するインターフェース・ユニット５０と、
−  ユーザ・データ・レコード及び分離マークを処理してインデクスされたグループ内に入れるあるいは外に出すグループ・プロセッサ５２と、
−  一般にＤＡＴ規格に指定されているように、ただしＤＤＳフォーマットに指定されているようなある修正を行って低レベル信号処理を行うもので、この低レベル処理はグループ・プロセッサ５２により供給されるバイトを記録の準備ができているトラック信号に変換したり、トラック信号を逆にグループ・プロセッサ用バイトに再変換したりするフレーム・プロセッサ５３と、
−  テープ媒体に書き込み、またはテープ媒体から読み出すためのヘリカル・スキャン・テープ・デッキ５４と、
−  ホストからインターフェース・ユニット５０を経由して受信したコマンドに応答してドライブの他の要素の動作を制御するシステム・コントローラ５５と、を設けている。
【００３３】
このドライブは、ホスト・コンピュータからのコマンドに応答してテープをロード／アンロードし、データ・レコードまたは分離マークを格納し、選択された分離マークまたはレコードを探し、次のレコードを読み戻すように構成されている。
【００３４】
インターフェース・ユニット５０は、コンピュータからコマンドを受信し、データ・レコード及び分離マークのテープ記憶装置とコンピュータとの間での転送を管理するように構成されている。
コンピュータからコマンドを受信すると、ユニット５０はそれをシステム・コントローラ５５に送り、コントローラ５５は、適当な時に、元のコマンドに従うかそうでないかを示す応答をユニット５０を介してコンピュータに送り返す。
ドライブが、データを格納せよまたは読み出せというコンピュータからのコマンドに応答してシステム・コントローラ５５により設定されると、インターフェース・ユニット５０はまたコンピュータとグループ・プロセッサ５２との間のレコード及び分離マークの伝達も制御する。
【００３５】
ＤＤＳドライブで行われる処理の理解が本発明の理解にかなり役立つので、図３のドライブの機能の全般的説明を図３から図１２を参照して以下で行う。
しかし、この説明は、ＤＤＳフォーマットの実際の機能を良く知っている人々は省略してよい。
【００３６】
図３のＤＤＳドライブ及び以下の関連する説明は、テープに書き込まれ、またはテープから読み出されたデータがＤＤＳドライブによる処理時に受けなければならない一連の機能的な変換を開示しているが、各機能的な変換を判然と別になっているステップで行う必要はなく、データがドライブを通過するにつれて受ける機能的な変換の全体が、図３を参照して例示し説明した個々の変換の組合わせに対応すればよいということに注目すべきである。
従って、図３に示した機能ブロックはＤＤＳドライブの特定の実施例に直接相当するものを持っていないかもしれないが、同等な機能はどこかで提供される。
【００３７】
［図３のドライブの機能の一般的な説明］
次に、テープに対するデータの書き込みに関連してＤＤＳドライブの一般的な動作について説明する。データの読み出し時におけるＤＤＳドライブの動作は当業者には明らかであろう。なぜなら、単にプロセスを逆にするか、あるいは読み出しプロセスを助けるために書き込みに組立てられたデータを、読み出し時に適宜機能させる（例えば、書き込み時に計算されたエラー訂正コードを、読み出し時にエラー訂正のために用いる）からである。
【００３８】
グループ・プロセッサ５２のグループ化ユニット５６は、データ記憶時に、ユーザ・データ・レコード及び分離マークの形で与えられるデータを「基本グループ」と称するデータパッケージに編成するように構成されている。
グループ化ユニット５６はまた、各基本グループ毎にインデクスを作成するように構成されている。
グループ化ユニット５６は、グループ記憶装置５７内で各基本グループを組立てる。
基本グループの形態が図４に示されている。
図から判るように、各基本グループは全体で１２６６３２バイトからなり、ユーザ・データ（レコードマークなし）と、基本グループの終端から成長するインデクス４０に分割される。
インデクス４０自体は２つのメイン・データ構造、すなわち基本グループに関する一般情報（レコード、分離マーク等の数）を記憶するグループ情報テーブル４１、及びグループの内容に関するもっと特定的なデータ（ユーザ・データのレコードへの分割及び分離マークの論理位置に関する情報を含む）を納めたブロック・アクセス・テーブル４２から構成される。
グループ情報テーブル４１はグループの終端の固定ロケーションに記憶されており、基本グループの内容に関係なく同じサイズである（３２バイト）。
これとは対照的に、ブロック・アクセス・テーブル４２はグループの内容に従ってサイズが変動し、グループ情報テーブルからグループのフレーム内のユーザ・データ領域の残りの部分に向かって逆方向に伸びる。
項目は、ブロック・アクセス・テーブル内で、グループ情報テーブルから逆方向にユーザ・データとの境界まで作成される。
【００３９】
データ書き込み時に、ホスト・コンピュータがデータ・レコードを渡す準備ができると、インターフェース・ユニット５０はグループ化ユニット５６に対してそのレコードを受信する用意が整っているか否かを質問する。
グループ化ユニット５６は、当初は「待機」応答を送るかもしれないが、そのうち、ホスト・コンピュータからグループ記憶装置へのデータ・レコードの転送ができるようにする。
【００４０】
普通は、ホスト・コンピュータは一度に１つずつレコードを転送するが、レコードが比較的短ければ複数のレコードの転送も可能である。
【００４１】
レコードは、それが一部を形成することになる、基本グループ内におけるレコードユーザ・データの最終的な位置に対応するグループ記憶装置ロケーションに転送される。
【００４２】
ホストからのひとつの転送が全て基本グループ内に収まり切らないときは、グループの境界を「またぐ」という。
この転送の最初の部分は基本グループの１つに収まり、残りの部分は後続の１つまたは複数の基本グループに入る。
またがない場合にはグループインデクスが更新され、グループ化ユニットは別の書き込みコマンドを待つ。
またぐ場合には、現在の基本グループのインデクスが更新され、そのグループはテープへの書き込みができる。
次のグループが開始され、ホストからのデータが新しい基本グループの始端に直接入り込む。
ホストが分離マークを送ると、グループ化ユニット５６はそれに応答して現在の基本グループのインデクスを更新する。
【００４３】
グループ化ユニット５６は、また最初のグループから数え上げた受信した分離マークやレコードの数といった、現在の基本グループに関連した幾つかのサブ・コードも発生する。
【００４４】
データを書き込む際には、各基本グループは、グループ記憶装置から、夫々Ｇ１サブ・グループ（図５参照）として知られる５７５６バイトから成る２２個のブロックの形態で転送される。
こうした各サブ・グループは、最終的に、夫々の記録されたフレームのデータ内容を形成する。
各Ｇ１サブ・グループには、グループ化ユニット５６がヘッダに組み込む、論理フレーム識別番号（ＬＦーＩＤ）として知られる識別番号が割り当てられる。
次に、このヘッダは対応するＧ１サブ・グループと共にメイン・データ・ストリーム中に組み入れられる（下記参照）。
【００４５】
オプションとして、グループ化ユニットは、各基本グループ毎にエラー訂正コード（Ｃ３コード）ブロックを計算することもできる。
このＣ３コードは、グループ化ユニットから外へ転送されるサブ・グループのストリームに２３番目のサブ・グループとして付加される、それ自身のＧ１サブ・グループを形成する。
【００４６】
データがテープから読み出されているとき、グループ化ユニット５６はＧ１サブ・グループを受信して、基本グループを構築するような方法で、それらをグループ記憶装置５６に書き込む。
グループ化ユニット５６は、次にグループインデクスにアクセスして、グループ内のユーザ・データの論理構成に関する情報（レコード／エンティティ構造、分離マーク）を復元することができる。
この情報を利用して、グループ・プロセッサ５２は要求されたレコードまたは分離マークを、インターフェース・ユニット５０を介してホストに渡すことができる。
Ｇ１サブ・グループを組立てて基本グループに戻す操作は、グループ化ユニットに対し、読み出しプロセスのもっと早い段階でサブ・グループからはぎ取ったヘッダに入った形でグループ化ユニット５６に与えられたところの、対応する論理フレームＩＤによって容易になる。
【００４７】
ここでデータ書き込みプロセスの説明に戻ると、グループ化ユニット５６から出力されるＧ１サブ・グループは、フレーム内のデータ・パターンには無関係に読み出し信号に一様なＲＦエンベロープを与えるため、ランダム化ブロック５８の出力は一連のＧ２サブ・グループである（図６参照）。
【００４８】
ランダム化ブロック５８に送られるＧ１サブ・グループの各グループの終端には、オプションとして、１つまたは複数のアンブル・サブ・グループを追加してもよい。
アンブルの追加の制御は、グループ・プロセッサ５２のアンブル制御機能ユニット４５によって実行される。
これらのアンブル・サブ・グループは、アンブル・フレームとしてテープに書き込まれる。
アンブル・サブ・グループの内容は、処理（ランダム化ブロック５８におけるランダム化を含む）の後、対応するアンブル・フレームの主領域２５の内容を形成するゼロのバイトによって構成される。
これらの主領域における唯一のデータは、各アンブルに対応するヘッダである。
アンブルサブ・グループを追加する主要な目的は、デッキに書き込むための後続する次のグループを与えるのが何らかの理由で遅れた場合に、デッキ５４が中断しないで書き込みを行えるようにすることにある。
従って、例えば、次の基本グループを完成するためのホスト・データをプロセッサ５２に与えるのが遅れた場合、アンブル制御機能ユニット４５は、プロセッサ５２が次の基本グループを完成することができるときまで（または時間切れに達して、連続書き込みが終了するときまで；この終了時には、次のグループをテープに書き込む前に、再位置決め操作を行わなければならない）、１つあるいはもっと多くのアンブルサブ・グループの挿入を監督する。
テープの記録されたデータ・グループの後には、アンブル・フレームをいくつでも書き込んでよい。
【００４９】
アンブル制御ユニット４５が、アンブルサブ・グループを挿入すべきであると判定すると、グループ化ユニット５６によって各アンブルサブ・グループに対応したヘッダが生成される。
ヘッダの論理フレームＩＤは、サブ・グループがアンブルサブ・グループであることを示すためゼロに設定されるので、読み出し時にサブ・グループがグループ・プロセッサ５２に渡される際には無視することができる。
アンブル・フレームの副領域に記録すべきサブ・コードもグループ化ユニット５６によって与えられ、サブ・コードは実際には先行するグループの最後のものに関係するサブ・コードから構成される。
【００５０】
ランダム化ブロック５８の次に、マルチプレクサ／デマルチプレクサ５９は、各Ｇ２サブ・グループに、そのヘッダ、及び各サブ・グループのサイズをＤＡＴフォーマットのオーディオ・データ・フレームのサイズに一致させるのに必要の全てゼロの幾つかのパディングバイト数を組み合わせる。
マルチプレクサ／デマルチプレクサ５９の出力は、夫々が移転的には図７に示す様に配列された５８２４バイトからなる一連のＧ３サブ・グループによって構成される（この配列及び用語は、ＤＡＴのフォーマットのそれに一致する）。
もっと具体的に言えば、それらのバイトは、２つの２バイトワードの形を取る４バイトの行をなすように配列され、各ワードは、チャネルＡワードまたはチャネルＢワード（ＤＡＴフォーマットのオーディオとの関連を反映する）とラベル付けされる。最初の行（０番が付けられる）の２つのワードはサブ・グループのヘッダで構成され、行１ないし４３９のワードは対応するＧ２サブ・グループから導出され、行１４４０ないし１４５５のワードは全てゼロのパディング・バイトである。
【００５１】
上述のように、各サブ・グループのヘッダはグループ化ユニット５６によって生成され、対応するＧ１サブ・グループの出力と協調して作成される。
各サブ・グループのヘッダの構造は図７から知ることができる。
やはり、すでに述べたように、ヘッダには論理フレームＩＤ（ＬＦ−ＩＤ）が含まれている。
このＩＤは両チャネルＡ及びＢの上位バイト位置に記憶された１バイト・コードである。
ＬＦ−ＩＤの最初の６ビットはグループ内における各サブ・グループの一連番号（１ないし２３；オプションのＣ３フレームはフレーム２３である）を表示するか、あるいはアンブル・フレームについてはゼロにセットされる。
ＬＦ−ＩＤのビット７は、グループの最後のサブ・グループ（Ｃ３サブ・グループを含めて）を表示するため１にセットされる。
ＬＦ−ＩＤのビット８は、Ｃ３サブ・グループだけについて１にセットされる。ＬＦ−ＩＤ以外に、ヘッダには、ＤＤＳフォーマットについては００００にセットされる４ビットのデータフォーマットＩＤ（両チャネルＡ及びＢの下位バイト位置に記憶される）が含まれている。
【００５２】
Ｇ３サブ・グループが、ＤＡＴ電子回路５３のメイン・データプロセッサ６０に送られ、概ねＤＡＴフォーマットの４８ｋＨｚモードに従って処理される。もっと具体的に言えば、各Ｇ３サブ・グループのバイトは、メイン・データプロセッサ６０のインターリーブ記憶装置６１に送り込まれると、インターリーブ処理を受けて、双子アレイを形成する。このインターリーブによって、ある種の媒体の欠陥による影響が最小限に留められる。次に２組のエラー訂正コード（Ｃ１及びＣ２）が生成され、インターリーブ記憶装置６１に保持された双子アレイに挿入される。
図８には、共にＧ４サブ・グループを構成するこれらの双子アレイの一方に関する概念上の形態が示されている。図８から明らかなように、Ｇ４サブ・グループの各アレイは、各々３２バイトからなる１２８個の列によって形成される。
ＤＡＴ電子回路５３において更に処理が施された後、Ｇ４サブ・グループの２つのアレイは、フレームの夫々のトラックの主領域の内容を形成する。
【００５３】
次に、Ｇ４サブ・グループの各アレイが、ブロック・マルチプレクサ／デマルチプレクサ６２において、３２バイトの各アレイの列を３バイトのメインＩＤに組み合わせることによって、各々３５バイトから成る１２８個のメイン・データ・ブロック（図９参照）に形成される。
メインＩＤバイトは、メインＩＤユニット６３によって与えられ、２つのバイトＷ１、Ｗ２とパリティ・バイトによって構成される。
バイトＷ１にはフォーマットＩＤ及びフレーム番号情報が含まれており、バイトＷ２には各Ｇ４サブ・グループアレイから導き出される１２８個のブロックの集合内で現在のメイン・データ・ブロックを識別するブロック番号を識別するブロック番号が含まれている。
【００５４】
以上のプロセスによって、各基本グループは、２２対の１２８個のメイン・データ・ブロック（すなわち、５６３２個のメイン・データ・ブロック）と、もしあれば、Ｃ３及び各アンブルサブ・グループに関するもう１対の１２８ブロックに変換される。
【００５５】
メイン・データ・ブロックの生成と並行して、グループ・プロセッサ５２及びシステム・コントローラ５５からＤＡＴ電子回路５３に供給されるサブ・コードを含む、３５バイトのサブ・データ・ブロックも生成される。
処理される各Ｇ４サブ・グループ毎に３２バイトのサブ・データ・ブロックが生成される（すなわち、Ｇ４サブ・グループが書き込まれることになる２つの副領域２３のそれぞれについて８ブロック）。
【００５６】
図１０にはサブ・データ・ブロックの構造が示されている。
各サブ・データ・ブロックは３バイトの「サブＩＤ」セクション３３と３２バイトの「サブ・データ」セクションから構成される。
【００５７】
サブＩＤはサブＩＤユニット６４によって生成され、情報を含む２つのバイトＳＷ１，ＳＷ２とパリティとから構成される。
バイトＳＷ２は現在のサブ・データ・ブロックに関連した全体としての情報（タイプ及びアドレス）とサブ・データセクションの構成を記憶するために用いられる。バイトＳＷ１はサブ・コード及び、とりわけ現在のデープ領域を表示する領域ＩＤ（このサブ・コードはシステム・コントローラ５５によって供給される）を記憶するために用いられる。
【００５８】
各サブ・データ・ブロックのサブ・データセクションはユニット６５で生成され、４つの８バイト「パック」に編成された３２バイトから構成される。
各パックはパック項目の記憶に用いられ、各々が特定のサブ・コードの集合を保持する幾つかの異なるタイプのパック項目が存在する。
パック項目のサブ・データパックへのマッピングは、現在のテープ領域によるものであり、任意の所与のテープ領域に全てのパック項目が存在するわけではない。
サブ・データパックに保持されているパック項目が何であるかは、パックに記憶された各パック項目の最初の半バイトを占めるパック項目コードによって表示される。
４番目のパックについては、このパックは全ての偶数ブロックについてゼロにセットされるか、あるいは３番目のパックと同じパック項目を含み、一方全ての奇数ブロックに対しては現在のブロックの最初の３つのパック及び先行する偶数番号のサブ・データ・ブロックの４つのパック全てに関するＣ１パリティバイトを含んでいる。  各サブ・データ・ブロックのサブ・データセクションはユニット６５で生成され、４つの８バイト「パック」に編成された３２バイトから構成される。
【００５９】
例えば、１及び２とコード化されたパック項目は、グループ、分離子、及びレコードカウントを含み、一方パック項目３及び４は両方とも領域ＩＤ、絶対フレーム番号、ＬＦ−ＩＤ、及びサム・チェック・データを含んでいる。
全ての奇数サブ・データ・ブロックのパック３はパック項目３を含んでおり、一方全ての偶数サブ・データ・ブロックのパック３はパック項目４を含んでいる。
【００６０】
パックに記憶されているサブ・コード・データの幾つかは、ＢＯＲから読み出された（グループ数のような）事象の累積合計である。
これは、各テープ利用セッションの終了時にこうした事象の記録データをシステムログ領域のパックに記憶し、次に新しいセッションの開始時にこのデータを取出すことによって可能になる。
【００６１】
サブ・データセクションのサブＩＤバイト及びパックが、サブ・データ・ブロックマルチプレクサ／デマルチプレクサ６６によって、サブ・データ・ブロックに組立てられる。
【００６２】
書き込みプロセスの最終ステップは、メイン・データ・ブロック及びサブ・データ・ブロックを含むトラック信号を発生することである。
望ましくない磁束反転を避けるため、メイン・データ及びサブ・データ・ブロックの各８ビットのバイトが適切な１０ビットのパターンに変換される。
この結果生じるビットは、「チャネルビット」と呼ばれる。この変換は、図３に示す８−１０変換ユニット６７によって行われる。
【００６３】
この変換後、変換された各メイン・データ・ブロック及びサブ・データ・ブロックの先頭に予め定められた１０チャネルビット同期フィールドが付加され、それによって、各々「記録されるメイン・データ・ブロック」及び「記録されるサブ・データ・ブロック」と称する３６０チャネル・ビット・ブロックが形成される。
この操作は、マルチプレクサ／デマルチプレクサ６８によって行われる。
【００６４】
最後に、記録されるデータ・ブロックと他のタイプの３６０チャネル・ビットの記録されたブロック（後述）がマルチプレクサ／デマルチプレクサ６９において組み合わせられ、デッキ５４のヘッド・ドラム７０のヘッドＨＡ及びＨＢに交互に送られるトラック信号が形成される。
【００６５】
もちろん、記録されるブロックのシーケンスによって、各トラックのフォーマットが決まる（このフォーマットについては、図１を参照し、一般的な用語で既に説明した）。
記録されるブロックに関した各トラックの構成の更に詳細な内訳については図１１に示されている。
見て判るように、各トラックには１９６の記録されるブロックが含まれており、Ｇ４サブ・グループのアレイの１つに対応する１２８の記録されるメイン・データ・ブロックが、８つの記録されるサブ・データ・ブロックの２つのグループ間に記録される。
これらの記録されるメイン・データ・ブロックと記録されるサブ・データ・ブロック以外に、以下のタイプの記録されるブロックが存在する：
−  マージン・ブロック、プリアンブルブロック、及びポストアンブルブロック（繰り返しチャネル・ビット・パターン”１１１”）
−  スペーサブロック（繰り返しチャネル・ビット・パターン”１００”）
−  ＡＴＦブロック（予め定められた周波数パターン）
【００６６】
ヘリカル・スキャンテープ・デッキ５４は、ＤＡＴ規格に従った標準的な形式であり、ここでは詳述しない。
デッキの低レベル制御は、それ自体がシステム・コントローラ５５の制御を受けるサーボ・ユニット７１によって行われる。
サーボ・ユニット７１は、コントローラ５５に対して媒体の始端（ＢＯＭ）及び媒体の終端（ＥＯＭ）という状態も表示する。
サーボ・ユニット７１には書き込み時に自動トラック追従（ＡＴＦ）ブロックを生成し、読み出し時にはヘッドＨＡ、ＨＢによって与えられるＡＴＦ信号を利用して、ヘッドとテープに記録されたトラックの間の適正なアラインメントを保証するＡＴＦ回路が含まれている。
【００６７】
デッキ５４は、ヘッド・ドラム７０が１回転する毎に１回パルス出力を発生するように構成されたパルス発生器７２も持っている。
このパルス出力は、各ドラム回転が１フレームの読み出し／書き込みに相当するので、フレームタイミング信号（ＦＴＳ）を構成する。
ＦＴＳ信号は、各フレームの初めを表示するようにいそうを合わせられており、ＤＡＴ電子回路の動作及びグループ化ユニット５６への／そこからのデータ転送動作をデッキ５４の動作に同期させるために用いられる。
【００６８】
図３のドライブに関する前述の説明は、この機能の特定的な実施形態に焦点を合わせたものであるというよりは、ドライブの機能コンポーネントに焦点を合わせたものであることがわかるだろう。
実際には、グループ・プロセッサ５２及びＤＡＴ電子回路５３のプロセスは、対応するアプリケーション固有の回路が接続されている夫々の制御用マイクロプロセッサによって実現することができる。
【００６９】
データ読み出し時におけるドライブの機能は上述の書き込み操作とほぼ逆になるが、書き込み時に組立てられる補助的なデータの幾つか（例えば、エラー訂正コード、ブロック・アドレス、論理的フレームＩＤ）を、読み出しプロセスを支援するために利用する。
【００７０】
更に、このドライブには、通常速度の書き込み及び読み出しだけでなく、一般に、時折フレームの副領域を読み出して所望のレコードの位置を突き止めることを伴う高速サーチ能力が与えられている。
【００７１】
［フレーム・プロセッサ機能の実現］
ＤＤＳドライブにより提供される一般的機能について説明したが、フレーム・プロセッサの好適実施例について図１２のブロック図を参照して次に考察することにする。
【００７２】
図１２のフレーム・プロセッサは、システム・コントローラ５５により転送を行うよう指令されると、データのフレームをグループ・プロセッサ５２からヘッド・ドラム７０にまたはその逆に転送するよう自律的に動作する。
本実施例では、システム・コントローラは図１２に示すようにマイクロプロセッサで構成されている。
データのフレームの転送に当り、図１２のフレーム・プロセッサはデータを、グループ・プロセッサ５２（図３）のグループ記憶装置５７と１バイト幅バス７９を経由して、１トラックずつ交換するよう構成されている。
これは、データがフレーム・プロセッサに対してビット直列にまた１フレームずつ転送される今までに知られている構成と対照的である。
【００７３】
更に、図１２のフレーム・プロセッサはテープに書かれたデータの書き込み後読み出しチェックを行うことを意図しており、従って、４個のヘッド、すなわち２個の書き込みヘッドＨＡＷ及びＨＢＷ、及び２個の読み出しヘッドＨＡＲ及びＨＢＲ、を備えたヘッド・ドラム７０を使って動作させることを企図している。
各ヘッドはヘッド・ドラム７０の回転の１／４だけテープを走査し、ヘッド・ドラムが図１２に矢印で示してあるその意図する方向に回転するとき、書き込みヘッドＨＡＷの次にはそれに対応する読み出しヘッドＨＡＲが続き、書き込みヘッドＨＢＷの次には読み出しヘッドＨＢＲが続く。
ヘッド・ドラムの寸法・形状は、書き込みヘッドＨＡＷ／ＨＢＷにより書かれたトラックが１／４回転後に対応する読み出しヘッドＨＡＲ／ＨＢＲにより読み出されるように決められている。
【００７４】
図１２のフレーム・プロセッサは全体として図３のインターリーブ記憶装置６１に対応するトラックＲＡＭメモリ８０を有している。
トラックＲＡＭメモリ８０は、各々がそれぞれのトラックに関連するデータを保持する５つのトラック・スロットＳ１〜Ｓ５に分割されているメモリ領域８１と、マイクロプロセッサ５５に対するスクラッチパッド領域として働くメモリ領域８２含んでいる。
その他に、トラックＲＡＭメモリ８０はアドレス制御ユニット８３を有している。
【００７５】
トラックＲＡＭメモリ８０は、データ及びサブ・コードがフレーム・プロセッサ１２により処理されて前述のトラック・フォーマットに変換されるかまたはこのフォーマットを解除される間、データ及びサブ・コードを保持する役目をする。
トラックＲＡＭメモリ８０へのアクセスは、どの１つの時点においても、アクセスを５つのチャネルの内の１つに割り当てるＤＭＡ制御ユニット８４により制御される。
ここでのアクセスの割当は、チャネル１はマイクロプロセッサ５５に対応付けられ、チャネル２〜５はフレーム・プロセッサのそれぞれの機能ブロックに対応付けられる。
【００７６】
図１２のフレーム・プロセッサの主要な機能ブロックは次の通りである。
【００７７】
先ず、転送回路８５及び転送制御ユニット８６を設けた転送機能ブロックは、１バイト幅のバス７９を介してグループ・プロセッサ５２とデータを交換するように動作するもので、転送機能ブロックの内部バス８７はＤＭＡ制御ユニット８４のチャネル２に接続されている。
【００７８】
図１２のフレーム・プロセッサの第２の機能ブロックはエラー処理機能を行うもので、ＥＰＵ回路８８及びＥＰＵ制御ユニット８９を設けており、この機能ブロックのデータバス９０はＤＭＡ制御ユニット８４のチャネル３に接続されている。
【００７９】
図１２のフレーム・プロセッサの第３の機能ブロックは書き込み回路９１及び書き込み制御ユニット９２により構成された書き込みチェーンにより形成されており、この書き込みチェーンの書き込みデータバス９３はＤＭＡ制御ユニット８４のチャネル４に接続されている。
【００８０】
図１２のフレーム・プロセッサの第４の機能ブロックは読み出し回路９４及び読み出し制御ユニット９５により構成された読み出しチェーンを形成しており、この機能ブロックの読み出しバス９６はＤＭＡ制御ユニット８４のチャネル５に接続されている。
【００８１】
図１２のフレーム・プロセッサの第５の機能ブロックはＲＡＷ回路９７及びＲＡＷ制御ユニット９８により構成されている書き込み後読み出し（ＲＡＷ）機能ブロックを形成している。
この機能ブロックはユニット８４のＤＭＡチャネルに直接接続されてはいないが、以下で更に完全に説明するように、書き込みチェーンを通してトラックＲＡＭメモリ８０に入っているデータにアクセスし、読み出しチェーンを通してトラックＲＡＭメモリ８０にデータを書き込むように構成されている。
【００８２】
図１２のフレーム・プロセッサの機能ブロックの制御ユニット８６、８９、９２、９５、及び９８は本実施例では制御用ステート・マシンにより構成されているコーディネータ１０１により順次動作を行い且つ制御される。
コーディネータ１０１と制御ユニットはいっしょになって制御ブロック１０２を形成している。
コーディネータ１０１それ自身はマイクロプロセッサ５５により制御されており、マイクロプロセッサ５５はコーディネータ１０１にデータのフレームをグループ・プロセッサにまたはグループ・プロセッサから転送するよう指令する。
このようにして、最上位レベルにはマイクロプロセッサ５５が、次のレベルにはコーディネータ１０１が、また最下位レベルには制御ユニット８６、８９、９２、９５、及び９８があるという制御の階層構造をここに見ることができる。
【００８３】
一般的に言えば、データ格納の期間中、マイクロプロセッサ５５はコーディネータ１０１にグループ・プロセッサ５２からヘッド・ドラム７０への１フレーム分のデータの転送を監督するよう指令する。
コーディネータ１０１は図１２のプロセッサの各種機能ブロックを、その対応する制御ユニットを介して、統轄して要求された転送を行うのに適切な作業を実行する。
これらの作業には、データをグループ・プロセッサ５２から１トラックずつ転送して取り込むこと（転送機能ブロック８５、８６により行われる）、各トラック分のデータについてエラー訂正コードを発生すること（ＥＰＵ機能ブロック８８、８９により行われる）、及びサブ・コード、ブロック・ヘッダ、及び他の信号と共に各トラック分のデータをフォーマットしてヘッド・ドラム７０に伝えるトラック信号を形成すること（書き込みチェーン９１、９２により行われる）がある。
テープに書き込まれたデータの書き込み後読み出しチェックを行う場合には、コーディネータ１０１は、トラックＲＡＭメモリ８０に保持されていて今や書き込みチェーンを経由してＲＡＷ回路９７に伝えられる元のデータと比較のためＲＡＷ回路９７への供給元となる読み出し回路９４を通してテープに書かれたデータを読み戻すことも監督する。
ＲＡＷチェックの結果は読み出し回路９４を通してトラックＲＡＭメモリ８０に伝えられる。
【００８４】
マイクロプロセッサ５５はトラックＲＡＭメモリ８０にアクセスできるから、テープに書き込むためにメイン・データと組合わせるのに必要なＧ３サブ・グループヘッダ情報（図７を参照）及び各種サブ・コードをトラックＲＡＭに書き込むことができる。
更に、トラックＲＡＭメモリ８０はＲＡＷチェックの結果をＲＡＷ機能ブロックからマイクロプロセッサ５５に連絡するのに使用することもできる。
【００８５】
データ読み出しの期間中、マイクロプロセッサ５５はコーディネータ１０１にテープからグループ・プロセッサ５２へのデータのフレームの転送を監視するよう指令する。
コーディネータ１０１はこの機能を、読み出しチェーン９４、９５を通して２トラックのデータをトラックＲＡＭメモリ８０に読込むこと、データをトラックＲＡＭメモリ８０からＥＰＵ機能ブロック８８、８９を通して読み出し、データをトラックＲＡＭメモリ８０に戻すことによりエラー・チェック及びエラー訂正を行うこと、及び最後にデータをトラックＲＡＭメモリ８０からグループ・プロセッサ５２に転送機能ブロック８５、８６を通して転送すること、のようなフレーム・プロセッサの各種機能ブロックを、その制御ユニットを通して、制御することにより行う。
【００８６】
データ格納／読み出しの期間中、特定のトラックに関係するデータはフレーム・プロセッサによるそのトラックの処理全体を通じて同じ関連するトラック・スロットに格納されている。
トラックのトラック・スロットへの割当はアドレス制御ユニット８３により循環式に行われる。
各機能ブロックがフレームの四分周期Ｑの間アクセスできるようになるトラック・スロットがどれであるかということはコーディネータ・ステート・マシン１０１の現在の状態及びアクセス機能ブロックがどれであるかということに応答して制御ユニット８３により制御され、トラックデータが適切に順番に機能ブロックにより処理されるようになっている。
各トラック・スロット内部で、アドレスされるメモリロケーションはアクセス機能ブロックにより示されるスロットオフセットアドレスにより設定される。
フレーム・プロセッサの好適実施例では、メイン・ゾーン・データ及びサブ・ゾーン・データはＣ１処理中ＥＰＵ機能ブロック８８、８９に対するデータの転送を促進する順序で各トラック・スロットに格納されているが、これはトラックＲＡＭとＥＰＵ機能ブロックとの間で単一バイトではなくワード転送（すなわち、２つの隣接するバイト）を容易にするようにバイトを順序付けしていることにより達成されることに注目すべきである。
この順序付けは、深さ２のインターリーブがＣ１  ＥＣＣ処理のためにＤＤＳフォーマットにおいて指定されているという事実により、トラックのメイン・ゾーン及びサブ・ゾーンのブロック中でのデータ・バイトの順序付けとは異なっている。
例を挙げれば、図１３はトラックのメイン・ゾーンの最初の２ブロックに関連するデータに対するトラック・スロット内のデータ・バイトの配置を示している。
ここで、データ・バイトＤａ，ｂに使用してある下付き添字は、ａはメイン・ゾーン内のブロック番号を表し、ｂは現行ブロックのデータ域内のバイト番号を表している。
見てわかる通り、データ・バイトＤ０，０とＤ０，２、Ｄ０，４とＤ０，６、Ｄ０，８とＤ０，１０などはすべて隣接ロケーションに格納されており、従って、これらのバイト対を次々に処理するＣ１  ＥＣＣ処理の期間中ＥＰＵ機能ブロック８８、８９によりワード転送によりアクセスし得る。
転送機能ブロック及びマイクロプロセッサ５５は図１３の順序付けに従ってトラックＲＡＭに対してあるいはそこからメイン・データ及びサブ・データを読み書きするよう動作すること、及び読み出しチェーン及び書き込みチェーンはデータをトラックＲＡＭとテープとの間で転送するに当たってデータ・バイトの順序付けを適切に調節することが判るであろう。
【００８７】
図示したテープ記憶装置に適用されるように、本発明はグループ・プロセッサ５２と図１２のフレーム・プロセッサとの間のデータの転送に関係しており、この転送は図１２のフレーム・プロセッサに関して転送機能ブロック８５、８６により行われる。
従って、フレーム・プロセッサの他の機能ブロックについてもその動作の統轄についても詳しい説明を行わないことにする。
これらの事項は転送機能ブロックの動作には影響しないからである。
しかし、これら他の機能ブロックのこれ以上の説明は本願出願人により本願と同日に出願された「データ記憶装置」という名称の特許出願を参照されたい。
【００８８】
転送機能ブロック８５、８６について更に詳細な説明を行う前に、まず図１２のフレーム・プロセッサの動作を制御するのに使用され、また転送機能ブロックのコーディネータ１０１及び制御ユニット８６に適切に利用し得るようになる更に重要なタイミング信号について考察することにする。
【００８９】
もっと具体的に言えば、タイミング信号の第１のグループはヘッド・ドラムの回転から得られ、フレーム・プロセッサをヘッド・ドラムと同期させるのに使用される。
これらの信号を図１４に示してある。
図１４（ａ）はヘッド・ドラムからセンサ７２（図３）を経由して発生されたフレームタイミング信号ＦＴＳを示している。
タイミングパルスはドラムの１回転ごとに１回、書き込みヘッドＨＡＷによるテープの走査の開始近くで発生される。
フレーム・タイミング信号の周期をｔＦと言うが、これは１フレーム（２トラック）をテープに対して読み書きするのに必要な周期である。
ＦＴＳの発生とヘッドＨＡＷが最初にテープを走査し始めるときとの時間差はドライブの校正中に測定され、タイミング回路（図示せず）により信号ＦＴＳからヘッド切換信号ＳＷＰ（図１４（ｂ）を参照）を発生するのに使用される。
この信号ＳＷＰは書き込みヘッド及び読み出しヘッドＨＡＷ及びＨＡＲがテープ上にあるとき高レベルを取り、書き込みヘッド及び読み出しヘッドＨＢＷ及びＨＢＲがテープ上にあるとき低レベルを取る。
ＳＷＰの周期もｔＦである。
図示の通り、各ヘッドはフレーム周期ｔＦの１／４だけテープ上にある。
各ヘッドがテープ上にあるこの四分周期ｔＦ／４を今後一般に持続時間Ｑと言う。
【００９０】
タイミング回路は図１４（ｃ）に示す信号ＱＣＬＫを発生するのにも使用される。
信号ＱＣＬＫはコーディネータ１０１をヘッド・ドラム７０と同期させるのに使用される周期Ｑのクロック信号であり、各クロック信号ＱＣＬＫはコーディネータ・ステート・マシンにその現在の状態を変化させる。
【００９１】
フレーム・プロセッサ電子回路をヘッド・ドラム合わせて調整するように動作する前述のタイミング信号の他に、内部システム・クロック信号ＳＹＳＣＬＫが一般にフレーム・プロセッサの機能素子の処理速度を決定する。（ただし読み出し及び書き込みチェーンの処理速度はそれぞれの書き込みクロック及び読み出しクロックによって決まり、書き込みクロックは書き込みチェーンの意図するデータレートに設定された内部クロックであり、読み出しクロックはテープから読み出された信号にロックされた位相ロックループである。）
【００９２】
図１２のフレーム・プロセッサに使用される他の３つの重要な制御信号はアジマス信号ＡＺ、四分周期状態信号ＱＰＳ、及び処理開始信号ＩＳである。
これらは皆コーディネータ１０１により発生される。
アジマス信号ＡＺは、マイクロプロセッサ５５がコーディネータ１０１にフレームの処理を監督するよう指令したのに続く最初の２四半周期中に１つの状態に設定され、それに続く２四半周期中に他の状態に設定されるバイナリ信号である。
アジマス信号の各状態の意味はそれを受信する機能ブロックによって変わり、正アジマス・トラックがあるブロックにより処理されるべきことを示し、また他方では他のブロックに負アジマスブロックを処理すべきことを示すことができる。
従ってアジマス信号ＡＺは同期化の役目を果たす。
【００９３】
信号ＱＰＳはフレーム・プロセッサの機能ブロックにステート・マシンの現在の状態を提示するのに使用されるという点で、同期化及び動作順序制御の役割を果たす。
この信号はコーディネータステート・マシンが新しい状態に入るごとに各四分周期の開始時にコーディネータによって発生され、そのコーディネータ状態で活性となるべき各機能ブロックに供給され、そのブロックによる処理を開始する。
信号ＱＰＳ及びＩＳの機能は他の方法で、例えば各ブロックにより行われることになっている各種の動作毎にそれぞれの開始信号であって、コーディネータがそれに相当する状態に入ったときに活性化される開始信号によって提供できることが判るだろう。
【００９４】
［転送機能ブロック］
グループ・プロセッサに対する１トラック分のデータの転送は２Ｑに等しい期間（すなわちフレーム周期ｔＦの半分）にわたり行われるように構成されており、これはもちろんトラックがテープに対して読み書きされる速さに対応する。
【００９５】
マイクロプロセッサ５５がフレーム・プロセッサに１フレームのデータをグループ記憶装置に対してあるいはそこから転送するよう指令するとき、これはコーディネータ１０１に、グループ記憶装置５７内部の適切なグループがどれであるかということを送る。
この情報は転送機能ブロック８５、８６から利用できるようにされ、この機能ブロックがグループ・プロセッサ５２のグループ記憶装置内の適切なグループにアクセスできるようになる。
もちろん、転送機能ブロック８５、８６は、グループ記憶装置５７に適切にアクセスするためには処理されているフレームの論理的フレーム番号も知っている必要がある。
論理的フレーム番号は、適切なトラックＲＡＭスロットの適切なバイト記憶ロケーションに書き込まれることにより転送機能ブロックから利用できるようになる（論理的フレーム番号ＬＦ−ＩＤは各Ｇ３サブ・グループのヘッダの一部を形成している）。
データ記録の際には、ＬＦ−ＩＤを適切なトラック・スロットに書き込むのはマイクロプロセッサ５５であるが、データ読み出しの際には、ＬＦ−ＩＤはテープから読み戻されるときに読み出しチェーンによって適切なトラック・スロットに書き込まれる。
転送機能ブロック８５、８６はその動作の各サイクルの開始時に適切なトラック・スロットの適切なロケーションへのＤＭＡアクセスによりＬＦ−ＩＤにアクセスする。
【００９６】
既に示した通り、データはグループ・プロセッサのグループ記憶装置に対して１バイト幅バス７９を通して１トラックずつ転送される。
すなわち１トラックに関するデータの転送は次のトラックに関するデータの転送が始まる前に完了する。
この構成はデータ転送が１フレームずつ行われる現存のＤＡＴに基づいた記憶装置とは対照的である。
ＤＡＴフォーマット仕様によれば、直列に供給されるデータは、テープ欠陥の影響を可能な限り少なくするため、フレームを構成している２つのトラックの間でインターリーブされ、１トラックのデータエラーは多くの場合同じフレームの他のトラックにあるデータに基づいて修復できる。
図１５は正アジマスと負アジマスとの間のＧ１サブ・グループのデータ・バイト（昇順に順次Ｄ０、Ｄ１の番号が付けてある）の割当てを示す。
更に、データがフレーム全体に渡ってインターリーブされているばかりでなく、図３のランダム化ブロック５８により行われるランダム化機能もフレーム毎に行われる。
このランダム化に当たっては、ＤＤＳフォーマット規格は各フレームの開始時（すなわち、各Ｇ１サブ・グループがグループ記憶装置５２に対してあるいはそこから転送される前に）再初期設定される線形帰還シフト・レジスタによるランダム化機能を指定しており、このシフト・レジスタの出力はグループ記憶装置に対してあるいはそこから順番に転送されるデータと組み合わせられる。
【００９７】
フレームに渡るデータのこのランダム化及びインターリーブのため、データを１フレーム毎に転送する方が明らかに直接的である。
というのはこれは単に、ＤＤＳに対して指定されている標準機能に従ってランダム化及びインターリーブを行ってグループ記憶装置５７に保持されているデータに厳密に順番にアクセスするだけでよいからである。
しかし、データを１フレーム毎に転送するとフレーム・プロセッサの遅延時間が増大するという効果を生じ、このためフレーム・プロセッサが必要とする記憶容量が大きくなる。
【００９８】
この理由で、図１２のフレーム・プロセッサの転送機能ブロック８５、８６はグループ・プロセッサのグループ記憶装置５７に対して１トラック毎にデータを転送するよう構成されている。
そうするために、適切な回路を設けて１トラックずつの転送に必要な適切な順序でグループ記憶装置及びＲＡＭ８０にアクセスしなければならず、また転送データのランダム化（及びランダム化解除）をＤＤＳフォーマット規格に従って確実に行うための特殊な対策も必要である。
【００９９】
ランダム化ブロック５８の機能を図３に、実際的な実施例によりグループ・プロセッサ５２の一部として図示してあるが、ランダム化機能をフレーム・プロセッサの転送ブロック中に設けるのが一層便利であることに注目すべきである。（更に、グループ・プロセッサの一部として示してある図３のマルチプレクサ／デマルチプレクサ５９の機能も、各Ｇ３サブ・グループのヘッダ及びパッドバイトは、マイクロプロセッサ５５が促すことによってトラックＲＡＭメモリ８０の適切なスロットに直接に書き込み、バス７９を通してユーザ・データと共にグループ・プロセッサから転送しないという点で、図１２のフレーム・プロセッサに効果的に組込まれることも注目される。）
【０１００】
図１６に示す転送機能ブロック８５、８６は、転送回路８５を形成する１バイト幅の排他的ＯＲ回路を有している。
この回路はグループ記憶装置５７に接続されている１バイト幅バス７９とＤＭＡコントローラのチャネル２に対応する内部バス８７との間に挿入されている。
この１バイト幅の排他的ＯＲ回路８５は、ランダム化器バイトの対応するビットがランダム化発生器１２５から供給される状態でバス７９／８７により供給されるデータ・バイトの各ビットについて排他的ＯＲ動作を行い、これにより得られた修正済みのバイトはバス８７／７９の他方により出力される。
もっと具体的に言えば、データ書き込みの際、バス７９から伝えられるデータは回路８５によりランダム化され、次いでバス８７により出力されるが、データ読み出しの際には、ランダム化バイトはバス８７により供給され、回路８５によってランダム化を解除され、バス７９で出力される。
排他的ＯＲ回路８５は転送ブロック中でデータそれ自身に関する修正を行う唯一の回路であり、転送ブロックの他の回路はすべてアドレス制御またはランダム化器バイトの発生に関連するものである。
【０１０１】
転送制御ユニット８６には３つの主要機能制御要素、すなわちグループ・プロセッサ５２のグループ記憶装置５７への次のアクセスに対する適切なアドレスを発生するトラックバイト・アドレス発生器１２４、トラックＲＡＭメモリ８０への次のアクセスに対するスロット内のアドレス（スロット・オフセット）を発生するインターリーブ・アドレス発生器１２６、及び排他的ＯＲ回路８５にランダム化バイトを供給するランダム化発生器１２５が設けられている。
これらの発生器１２４、１２５、及び１２６はそれに対応付けられた転送クロック回路１２２を備えているステート・マシン１２３により制御される。データを転送しようとするとき四分周期の開始時にコーディネータ１０１から信号ＩＳによりトリガされると、ステート・マシン１２３は最初にトラックＲＡＭへのＤＭＡアクセスを開始して転送しようとするトラックの論理的フレーム番号ＩＦ−ＩＤを読み出し、その後、ステート・マシン１２３は処理されている特定のトラックに対応しているＧ１サブ・グループからのデータ・バイトの転送を監督する。この転送はグループ記憶装置５７とトラックＲＡＭメモリ８０との間で、コーディネータ１０１からの信号ＱＰＳ（またはデータが格納されているところなのかそれとも読み出されているところなのかを示す適切な信号）により示される方向に行われる。
バイト転送中のステート・マシン１２３の基本任務は、グループ記憶装置５７からトラックＲＡＭメモリ８０に対してあるいはその逆に（ＤＭＡチャネル２を経由して）データを転送するのに必要な各種ハンドシェーク手順を統轄することであり、ステート・マシンは転送されるバイトの１つ毎に一回り、必要な各種ハンドシェーク制御動作を循環させる。
各バイト転送が完了すると、ステート・マシン１２３は転送クロック回路１２２に基本カウンタ１３９をインクリメントさせ、現在の転送四半期内にこれまで転送されたバイト数の記録を確保し、また転送クロックパルスＸＦＥＲＣＬＫを、及び１バイト転送おきに、クロックパルスＸＦＥＲＣＬＫ２を出力する。
これらのクロックパルスは、下に一層完全に説明するように発生器１２４、１２５、及び１２６のタイミングを制御するのに使用される。
【０１０２】
ステート・マシン１２３は、その状態を循環して動作し、基本カウンタ１３９が２８７８バイト（すなわち、１トラックに関連するバイトＤ０〜Ｄ５７５５のバイトの総数）が転送され終わったことを示すまで、グループ記憶装置５７とトラックＲＡＭメモリ８０との間で適切な方向に各バイトの転送を制御する。
これらのバイトが転送され終わると、そのバイト転送動作を止め、信号ＲＳＴを出力して発生器１２４、１２５、及び１２６をリセットし、コーディネータ１０１からの次のトリガを待つアイドル状態に戻る。
【０１０３】
グループ記憶装置５７及びトラックＲＡＭメモリ８０に対するバイト転送を行うハンドシェーク制御に関するステート・マシン１２３の詳細な動作については、適切な実施例が当業者には明らかであるから、ここでは詳細には説明しない。
【０１０４】
転送された各バイトについて、トラックバイト発生器１２４はグループ記憶装置５７にアクセスするために適切なフレーム内アドレスを発生し（グループ及びフレームの識別は、マイクロプロセッサ５５から供給される情報によりコーディネータ１０１及びトラックＲＡＭから付加される）、ランダム化器１２５は転送されるデータ・バイトをランダム化／ランダム化解除する適切なバイトを発生し、スロット・インターリーブ・アドレス発生器１２６はトラックＲＡＭメモリ８０にアクセスするための適切なスロットオフセットを発生する。
これらの発生器１２４、１２５、及び１２６の各々について次に更に詳細に説明することにする。
【０１０５】
最初にトラックバイト・アドレス発生器１２４を考えると、この発生器はグループ記憶装置５７にアクセスするためのアドレスのシーケンスを発生するが、このシーケンスはＧ１サブ・グループ内の正アジマス・トラックまたは負アジマス・トラックについてのバイト・アドレスのシーケンスに対応する。
この順序を図１５に示してある。
図１７の回路は適切なアドレス順序を発生する特に簡単な方法を示している。
２進カウンタ１２７は転送クロック信号ＸＦＥＲＣＬＫによりクロックされ、各トラック転送動作の終わりに信号ＲＳＴにより０にリセットされる。
カウンタ１２７はビット出力ｂ０ないしｂ１１を有する１２ビットのカウンタであり、出力ｂ０は最下位ビットである。
図１８の表の左の欄は、カウンタが１６個のクロックパルスに対するそのリセット状態からクロックされたときのｂ０ないしｂ５に対する出力ビット値を示しており、また２進出力の１０進相当値を図１８の表中のその隣の欄に示してある。
トラックバイト・アドレスの適切なシーケンスを発生するためには、ｂ１からの出力を使用してトラック・バイト・アドレスの２の１乗及び２の２乗の重みを発生し、また出力ｂ２ないしｂ１１の各々の位を１だけ大きくするだけでよい。
トラックバイト・アドレスの２の１乗ビットを発生する際、関係しているトラックのアジマスに応じて、出力ｂ１をそのまま使うかまたは（インバータ１２８により）反転させる。
ｂ１の適切な形態はコーディネータ１０１から供給されるアジマス信号ＡＺにより制御されるマルチプレクサ１２９で選択する。
ここで、ｂ１の反転形は正アジマス・トラックの場合に選択される。
【０１０６】
図１８は得られたトラックバイト・アドレスについてのビット重みづけのこの修正の効果を、正及び負の両アジマス・トラックについて示している。
得られたアドレスは各トラックについて適切なデータ・バイトを選択するのに図１５が必要とする態様に対応する態様で進んだことがわかる。
次に、トラックバイト・アドレスをコーディネータ１０１から供給されるグループ及びフレームがどれであるかという情報と組合わせ、グループ記憶装置５７にアクセスするのに使用する。
【０１０７】
インターリーブ・アドレス発生器１２６を図１９に示してある。
このアドレス発生器の目的は、トラック・データ・バイトがＤＡＴ規格に従ってインターリーブ／インターリーブ解除を行う順序で適切なトラック・スロットに対して確実に挿入／抽出されるようにすることにある。
これに加えて、インターリーブ・アドレスを発生する際に、インターリーブ・アドレス発生器１２６が、図１３に関して上に説明したバイト順序付けの必要性を考慮して、ＣＬＥＣＣ処理中にＥＰＵ機能ブロックとトラックＲＡＭとの間のワード転送を容易にすることである。
ＤＡＴ規格のインターリーブ公式は５２及び２８の値に基づいており、従って図１９の回路には０から５１までカウントするセグメント・カウンタ１３０及び０から２７までカウントするオフセット・カウンタ１３１が設けられている。
両カウンタは図１６のステート・マシン１２３により発生されるリセット信号ＲＳＴにより０にリセットされる。
一般的に言えば、セグメント・カウンタ１３０はクロック信号ＸＦＥＲＣＬＫの半分のレートの信号「ＳＥＧＣＬＫ」でクロックされ、一方オフセット・カウンタ１３１はセグメント・カウンタ１３０がカウンタ値５１に達するごとに歩進する。
カウンタ１３０及び１３１に対するクロック信号の発生は、論理ゲート１３３、１３５、１３６、１３８、及びＤ形フリップ・フロップ１３４により制御され、フリップ・フロップ１３４は信号ＸＦＥＲＣＬＫによりクロックされる。
【０１０８】
インターリーブ・アドレスは、信号ｏｕｔ［０］ないしｏｕｔ［５］を形成する論理回路１３２で変形された後のセグメント・カウンタ１３０の出力ｉｎ［０］ないしｉｎ［５］、インバータ１３７による反転後のオフセット・カウンタ１３１の出力ｏｆｆ［０］ないしｏｆｆ［４］、及びＤ形フリップ・フロップ１３４の出力から発生される。
インターリーブ・アドレスを構成する信号の順序は図１９に示す通りである。
論理回路１３２はセグメント・カウンタ１３０の出力がカウンタ値５１を示す（この状態は図１９にｉｎ［５：０］＝５１で示してある）ときを判定するのにも使用される。
【０１０９】
論理回路１３２により行われる信号ｉｎ［］から信号ｏｕｔ［］への変換は次の論理式に従う。
【０１１０】
【数１】
0003633923.tif 000002
【０１１１】
ランダム化発生器１２５を図２０に示す。
ＤＤＳフォーマット規格に示されているランダム化発生器は、出力ビットと先行ビットを排他的ＯＲしてシフト・レジスタの入力端に帰還する１５ビットの線形帰還シフト・レジスタを有している。
このシフト・レジスタには、最下位ビット以外の全ビットが０である１５ビットストリングが種として与えられている。
図２０のランダム化発生器では、線形帰還シフト・レジスタの代わりに、リセットされたときこの線形帰還シフト・レジスタと同じシーケンスで初期化されるように構成されている１５ビット・シフト・レジスタ１４０（その１５個のレジスタセル出力にＸ０からＸ１４までのラベルを付してある）が使用されている。
シフト・レジスタ１４０はクロック信号ＸＦＥＲＣＬＫ／２でクロックされ、このシフト・レジスタをクロックする毎に、シフト・レジスタ１４０に保持されている前の１５ビット値を３２ビットだけシフトしたものに対応する新しい１５ビットの設定値を並列に転送して取り込むように構成されている（すなわち、前の設定値がＤＤＳフォーマット規格に従って線形帰還シフト・レジスタに保持されていたとすれば、新しい設定値は３２ビットだけシフトしてからシフト・レジスタに保持していた値に対応している）。
３２ビットだけシフトすることにより得られるビット値は３２ビット・シフト論理回路１４５によって決まり、新しいビット値Ｘ３２ないしＸ４６はマルチプレクサ１４８を経てレジスタ１４０の入力に帰還される（マルチプレクサ１４８には最初のビットシーケンスも供給されるが、このビットシーケンスはリセット時にのみ選択される）。
３２ビットだけシフトした後のシフト・レジスタ１４０の新しい値は図２０のそのブロック内に示した排他的ＯＲの式に従って論理回路１４５により決定される。
見てわかる通り、この決定はレジスタ１４０に保持されている現存値だけに依存している。
【０１１２】
シフト・レジスタ１４０の各状態で、図２０の発生器はそれぞれ０ビット、８ビット、１６ビット、及び２４ビットだけシフトした下位８ビットＸ０ないしＸ７に対応する４個のランダム化バイトＲＢ１、ＲＢ２、ＲＢ３、及びＲＢ４を発生するように構成されている（ここでシフトとは、ＤＤＳフォーマット規格で言及している線形帰還シフト・レジスタのクロック動作により生ずる変化を言う）。
【０１１３】
バイトＲＢ１は、図２０の０ビット・シフト論理回路１４１により発生される。
この論理回路１４１での変換は図中のこの回路のブロック内に示されている。
この０ビット・シフトの動作は、もちろん、シフト・レジスタ１４０から出力Ｘ０ないしＸ７を受け取り、これをバイトＲＢ１として直接次段に渡すだけでよい。
【０１１４】
バイトＲＢ２は図２０の８ビット・シフト論理回路１４２により発生される。
この論理回路１４２によって行われる変換は図中のこの回路のブロック内に示されている。
バイトＲＢ２の最初の７ビットＸ８ないしＸ１４はシフト・レジスタ１４０の対応する出力ビットをそのまま使用する。
ＲＢ２の最後のビットであるビットＸ１５はビットＸ０及びＸ１についての排他的ＯＲ操作により形成される。
【０１１５】
バイトＲＢ３は図２０の１６ビット・シフト論理回路１４３により発生される。
この論理回路１４３によって行われる変換は図中のこの回路のブロック中に示されている。
８個のビットＸ１６ないしＸ２３はシフト・レジスタ１４０から出力されるビットＸ１ないしＸ９から得られる。
【０１１６】
バイトＲＢ４は図２０の２４ビット・シフト論理回路１４４により発生される。
この論理回路１４４によって行われる変換は図中のこの回路のブロック中に示されている。
バイトＲＢ４の８個のビットＸ２４ないしＸ３１はシフト・レジスタ１４０から出力されるビットＸ０ないしＸ３及びＸ９ないしＸ１４から発生される。
【０１１７】
バイトＲＢ１からＲＢ４まではマルチプレクサ１４６に送られ、ここでこれらのバイトのうちの適切な１つがマルチプレクサ制御ユニット１４７の出力に応答して選択され、選択されたバイトは１バイト幅の排他的ＯＲ回路８５に送られる。
【０１１８】
マルチプレクサ制御回路１４７は、処理中のトラックのアジマスに及びトラック内のバイトの順序に処理されているバイトの位置に基づいて、適切なバイトＲＢ２ないしＲＢ４を選択する。
図１５を参照すると、正アジマス・トラックに必要なＧ１サブ・グループからの最初の２つのデータ・バイトはＤ２及びＤ３であり、これらのバイトはＧ１サブ・グループのシーケンスの３番目及び４番目であり、従って、図２０のランダム化発生器の出力をデータ・バイトＤ２、Ｄ３に合わせるには、ランダム化バイトＲＢ３及びＲＢ４を取る必要があることがわかる。
その後、次の２つのデータ・バイトＤ４及びＤ５をそれぞれ３２ビット及び４０ビットのシフトに対応するランダム化バイトに合わせなければならない。
これには、もちろんシフト・レジスタ１４０の次の状態を、レジスタの基本的内容が最初の内容から３２ビットだけシフトしている状態に入れる必要があり、シフト・レジスタ１４０のこの新しい状態で、データ・バイトＤ４及びＤ５と合うランダム化バイトはバイトＲＢ１及びＲＢ２になる。
その後、正アジマス・トラックについて、データ・バイトＤ１０及びＤ１１を処理し、このときランダム化バイトを合わせるために、シフト・レジスタ１４０の状態を更に３２ビットだけ再び前進させ、バイトＲＢ３及びＲＢ４を選択しなければならない。
前述の考察から、必要なバイト選択の順序は次の通りであることがわかる。
トラックの正アジマス  −  ＲＢ３、ＲＢ４、ＲＢ１、ＲＢ２、ＲＢ３、ＲＢ４、ＲＢ１、ＲＢ２・・・・・
トラックの負アジマス  −  ＲＢ１、ＲＢ２、ＲＢ３、ＲＢ４、ＲＢ１、ＲＢ２、ＲＢ３、ＲＢ４・・・・・
（シフト・レジスタ１４０の内容を２バイト毎に３２ビットだけシフトさせた状態で）
上述の選択シーケンスは、転送クロックＸＦＥＲＣＬＫによりクロックされる０〜３カウンタを設け、またトラックの正アジマスについて３２バイトのオフセットを導入するのにアジマス信号ＡＺを使用して、容易に実現することができる。
【０１１９】
［別の形態］
データをグループ・プロセッサ５２とフレーム・プロセッサ５３との間で転送する手段を上ではフレーム・プロセッサ自身の一部（転送機能ブロック８５、８６）として実現するように記してきたが、これは単に実現の細目であり、またこれは転送手段の制御をフレーム・プロセッサの他の機能ブロックと密接に一体化することにより、転送手段とフレーム・プロセッサの動作との調整を容易にするために行われていることが判るであろう。もちろん、転送手段をグループ・プロセッサまたはフレーム・プロセッサとは別個のユニットとして実現し、適切な調整信号を両プロセッサと交換するようにすることも可能であろう。
転送手段をグループ・プロセッサに組込むことも可能である。しかし、このようにしても通常は得るところが少ない。
その理由は、単に、フレーム・プロセッサがヘッド・ドラムの回転に結びついているのでフレーム・プロセッサのタイミングの方が重要であることである。
概念的には、もちろん、転送手段により行われる転送機能はグループ・プロセッサにより行われる高レベルデータ構成及びフレーム・プロセッサにより行われる低レベルトラックフォーマティングとは明確に異なる。
【０１２０】
【発明の効果】
以上詳細に説明したように、本発明によれば、テープへの記憶に関して、フォーマットをかけ、あるいはフォーマットを解除する際の処理伝播遅延が少なくなる。
【図面の簡単な説明】
【図１】ＤＡＴフォーマット仕様に基づいてテープに書き込まれるフレームのフォーマットを示す図。
【図２】ＤＤＳフォーマットに基づいて書き込まれるテープのレイアウトを示す図。
【図３】ＤＤＳフォーマットを実現するように構成されたテープ記憶装置のブロック図。
【図４】図３の記憶装置のグループ・プロセッサによって作られる基本グループを説明する図。
【図５】図３の記憶装置のグループ・プロセッサによって作られるＧ１サブ・グループを説明する図。
【図６】図３の記憶装置のグループ・プロセッサによって作られるＧ２サブ・グループを説明する図。
【図７】図３の記憶装置のグループ・プロセッサとＤＡＴ電子回路の間で転送されるＧ３サブ・グループの構成を説明する図。
【図８】図３のＤＡＴ電子回路によって作られるＧ４サブ・グループを形成する双子のアレイを説明する図。
【図９】図３の記憶装置のＤＡＴ電子回路によって作られるメイン・データ・ブロックの構成を示す図。
【図１０】図３の記憶装置のＤＡＴ電子回路によって作られるサブ・データ・ブロックの構成を説明する図。
【図１１】図３の記憶装置のＤＡＴ電子回路とＤＡＴデッキの間で転送されるトラック信号のフォーマットを示す図。
【図１２】図３の記憶装置のフレーム・プロセッサ機能の好ましい実施例のブロック図。
【図１３】データ・バイトの図１２のフレーム・プロセッサのトラックＲＡＭ内でのアドレスロケーションへの割当のテーブルを示す図。
【図１４】図１２のフレーム・プロセッサによって使用されるメイン・タイミング信号を示す図。
【図１５】正アジマスとラックと負アジマスとラックの間のデータ・バイトの割当の表を示す図。
【図１６】図１２のフレーム・プロセッサの転送機能ブロックのブロック図。
【図１７】図１６の転送機能ブロックのトラックバイト・アドレス発生器を示す図。
【図１８】図１７のアドレス発生器によって発生されたアドレスのシーケンスを示す図。
【図１９】図１６の転送機能ブロックのスロットインターリーブ・アドレス発生器のブロック図。
【図２０】図１６の転送機能ブロックのランダム化発生器のブロック図を示す図。
【符号の説明】
１０：テープ
２０、２１：トラック
２２：周縁領域
２３：副領域
２４：ＡＴＦ領域
２５：主領域
３６：導入領域
３７：ホスト・データ領域
３８：ＥＯＤ領域
３９：データ・グループ
４０：インデクス
４１：グループ情報テーブル
４２：ブロック・アクセス・テーブル
４４：アンブル・フレーム
５０：インターフェース・ユニット
５１：バス
５２：グループ・プロセッサ
５３：フレーム・プロセッサ
５４：ヘリカル・スキャンテープ・デッキ
５５：システム・コントローラ
５６：グループ化ユニット
５７：グループ記憶装置
５８：ランダム化ブロック
５９：マルチプレクサ／デマルチプレクサ
６０：メイン・データプロセッサ
６１：インターリーブ記憶装置
６２、６６、６８、６９：マルチプレクサ／デマルチプレクサ
６３：メインＩＤユニット
６４：サブＩＤユニット
６５：パックユニット
６７：８−１０変換ユニット
７０：ヘッド・ドラム
７１：サーボ・ユニット
７２：パルス発生器
７９、８７、９０、９３、９６：バス
８０：トラックＲＡＭメモリ
８１、８２：メモリ領域
８３：アドレス制御ユニット
８４：ＤＭＡ制御ユニット
８５：転送回路
８６：転送制御ユニット
８８：ＥＰＵ回路
８９：ＥＰＵ制御ユニット
９１：書き込み回路
９２：書き込み制御ユニット
９４：読み出し回路
９５：読み出し制御ユニット
９７：ＲＡＷ回路
９８：ＲＡＷ制御ユニット
１０１：コーディネータ
１０２：制御ブロック
１２２：転送クロック回路
１２３：ステート・マシン
１２４：トラックバイト・アドレス発生器
１２５：ランダム化発生器
１２６：インターリーブ・アドレス発生器
１２７：２進カウンタ
１２９、１４６：マルチプレクサ
１３０：セグメント・カウンタ
１３１：オフセット・カウンタ
１３２：論理回路
１３９：基本カウンタ
１４０：シフト・レジスタ
１４１：０ビット・シフト論理回路
１４２：８ビット・シフト論理回路
１４３：１６ビット・シフト論理回路
１４４：２４ビット・シフト論理回路
１４５：３２ビット・シフト論理回路
１４７：マルチプレクサ制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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