(57)【特許請求の範囲】
【請求項１】
第１の信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第１の位相調整回路と、
該第１の位相調整回路から位相の調整された該第１の信号を受け取り、該立ち上がりエッジと該立ち下がりエッジとの相対的な位相関係が所定の位相関係になるように該第１の位相調整回路を制御するタイミング検出回路
を含み、
前記第１の信号はクロック信号であり、前記タイミング検出回路は、前記第１の信号がＨＩＧＨレベルである期間とＬＯＷレベルである期間とが略同一となるよう前記第１の位相調整回路を制御し、
前記第１の位相調整回路は、前記クロック信号とそれと位相が１８０度ずれた相補クロック信号を入力とし、前記タイミング検出回路は、該クロック信号と該相補クロック信号の一方の信号を第３の信号とし、もう一方の信号の反転信号を第４の信号とし、該第３の信号と該第４の信号とが同位相となるように該第１の位相調整回路を制御することを特徴とする回路。
【請求項２】
前記タイミング検出回路は、前記第３の信号と前記第４の信号とを分周する分周器と、分周された信号間でエッジの前後関係を判定する回路を含むことを特徴とする請求項１記載の回路。
【請求項３】
前記第１の位相調整回路は、前記立ち上がりエッジの位相を変化させると共に前記立ち下がりエッジの位相を変化させるエッジ調整回路と、該エッジ調整回路の位相変化量を決定するパラメータを保持し、前記エッジの前後関係に基づいて該パラメータを逐次更新する位相変化量保持回路を含むことを特徴とする請求項２記載の回路。
【請求項４】
前記位相変化量保持回路はシフトレジスタであることを特徴とする請求項３記載の回路。
【請求項５】
前記エッジ調整回路は、前記第１の信号を入力として、前記立ち上がりエッジに対応して出力を第１の遷移時間で変化させると共に前記立ち下がりエッジに対応して出力を第２の遷移時間で変化させ、該第１の遷移時間と該第２の遷移時間とを調整可能であることを特徴とする請求項３記載の回路。
【請求項６】
前記エッジ調整回路は、出力信号を駆動する駆動力を変化させることによって、前記第１の遷移時間及び前記第２の遷移時間を変化させることを特徴とする請求項５記載の回路。
【請求項７】
前記エッジ調整回路は、少なくとも一つのＰＭＯＳトランジスタと少なくとも一つのＮＭＯＳトランジスタを含むインバータと、該少なくとも一つのＰＭＯＳトランジスタと電源電圧との間に挿入される複数の第１のトランジスタと、該少なくとも一つのＮＭＯＳトランジスタとグランド電圧との間に挿入される複数の第２のトランジスタを含み、該第１のトランジスタのうちで導通させるトランジスタ数と該第２のトランジスタのうちで導通させるトランジスタ数を変化させることで、前記立ち上がりエッジの位相を変化させると共に前記立ち下がりエッジの位相を変化させることを特徴とする請求項６記載の回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般にインターフェース回路に関し、詳しくは半導体装置の入出力インターフェース回路に関する。
【０００２】
【従来の技術】
半導体装置に於ては、高い周波数の信号を用いてデータを入出力することで、高速な動作を実現することが望まれる。しかしながら、より高速な動作を目指してデータ入出力信号の周波数をより高くしようすると、信号周波数を律速する要因が顕在化してくるために、これらの要因を排除していく必要がある。
【０００３】
【発明が解決しようとする課題】
データ入出力信号の周波数を律速する大きな要因として、信号のスキュー即ち信号のタイミングのずれが挙げられる。例えば同期用の入力クロック信号にスキューが存在すると、クロック信号のタイミングを用いて他の信号を取り込む際に、タイミングのずれにより誤った信号の取り込みが行われる可能性がある。この可能性は信号周波数が高くなるほど大きくなるので、信号にスキューが存在する場合には、信号の周波数を高くして動作速度を上げることが困難になる。
【０００４】
スキューには幾つかの種類があるが、従来有効な対策が取られていなかったタイプのスキューとして、信号の立ち上がりと立ち下がりのスキューが挙げられる。これは信号の立ち上がりのタイミング及び立ち下がりのタイミングが、所望のタイミングからずれることを意味する。
図１６（Ａ）及び図１６（Ｂ）は、クロック信号に於ける立ち上がり／立ち下がりスキューを説明する図である。図１６（Ａ）は、立ち上がり／立ち下がりスキューが存在しない場合を示し、図１６（Ｂ）は、立ち上がり／立ち下がりスキューが存在する場合を示す。図１６（Ａ）及び図１６（Ｂ）に於て、受信用入力バッファが比較に用いる参照基準電圧Ｖｒｅｆを、クロック信号と共に示す。またクロック信号と参照基準電圧Ｖｒｅｆとの比較によって、クロック信号がＨＩＧＨレベルとして認識される期間をＴｈｉｇｈ、ＬＯＷレベルとして認識される期間をＴｌｏｗとして示す。
【０００５】
図１６（Ｂ）は、クロック信号にスキューが存在し、立ち上がりの遷移時間が短時間（立ち上がりが急峻）であり、立ち下がりの遷移時間が長時間（立ち下がりが緩慢）な場合を示す。この場合、期間Ｔｈｉｇｈ及び期間Ｔｌｏｗの各々が、図１６（Ａ）に示す期間とはずれてしまうことになる。これは各期間の長さが正常な長さからずれると共に、立ち上がり／立ち下がりのタイミングが正常なタイミングからずれることを意味する。
【０００６】
同期用クロック信号に於て立ち上がり／立ち下がりのタイミングがずれると、他の信号を取り込む際に誤って信号を読み込んでしまう可能性がある。またデータ信号等の信号に立ち上がり／立ち下がりスキューが存在すると、データが有効であると見做せる有効期間が、期間Ｔｈｉｇｈ及びＴｌｏｗの短いほうの時間内に制限されてしまう。これらの理由から、立ち上がり／立ち下がりスキューが存在する場合には、入出力信号の周波数を高くして動作速度を上げることが困難になる。
【０００７】
このような立ち上がり／立ち下がりスキューには、幾つかの原因がある。まず出力側の信号出力回路に於て、回路特性の違いから立ち上がり／立ち下がりの遷移時間が互いに異なるために、信号出力の時点で既に立ち上がり／立ち下がりスキューが含まれる。また入力側の入力バッファに於て、信号入力と比較する参照基準電圧Ｖｒｅｆが何等かの要因で変動すると、期間Ｔｈｉｇｈ及び期間Ｔｌｏｗが変化することになる。更には、入力バッファに於て回路特性の違いにより立ち上がり／立ち下がりの遷移時間が互いに異なることも、立ち上がり／立ち下がりスキューの原因となる。
【０００８】
これらの立ち上がり／立ち下がりスキューの要因は、一般に、各信号に対して同一の影響をもたらすと考えられる。これは各信号には、一般に同一設計の出力バッファ及び入力バッファが用いられ、また参照基準電圧Ｖｒｅｆは共通に使用されるからである。従って立ち上がり／立ち下がりスキューは、各信号に共通のスキューであると言える。
【０００９】
従来は、使用される信号周波数がそれ程高くなかったこともあり、立ち上がり／立ち下がりスキューに対する対策としては、立ち上がり／立ち下がりスキューが小さくなるように回路を設計する程度であった。しかしそのような対策では不十分であり、特に信号周波数を高くして更なる高速動作を実現するためには、立ち上がり／立ち下がりスキューを低減することが必要である。
【００１０】
従って本発明は、立ち上がり／立ち下がりスキューを低減する回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
請求項１の発明に於ては、第１の信号の立ち上がりエッジと立ち下がりエッジに関して位相を調整する第１の位相調整回路と、該第１の位相調整回路から位相の調整された該第１の信号を受け取り、該立ち上がりエッジと該立ち下がりエッジとの相対的な位相関係が所定の位相関係になるように該第１の位相調整回路を制御するタイミング検出回路を含み、前記第１の信号はクロック信号であり、前記タイミング検出回路は、前記第１の信号がＨＩＧＨレベルである期間とＬＯＷレベルである期間とが略同一となるよう前記第１の位相調整回路を制御し、前記第１の位相調整回路は、前記クロック信号とそれと位相が１８０度ずれた相補クロック信号を入力とし、前記タイミング検出回路は、該クロック信号と該相補クロック信号の一方の信号を第３の信号とし、もう一方の信号の反転信号を第４の信号とし、該第３の信号と該第４の信号とが同位相となるように該第１の位相調整回路を制御することを特徴とする。
【００１５】
請求項２の発明に於ては、請求項１記載の回路に於て、前記タイミング検出回路は、前記第３の信号と前記第４の信号とを分周する分周器と、分周された信号間でエッジの前後関係を判定する回路を含むことを特徴とする。請求項３の発明に於ては、請求項２記載の回路に於て、前記第１の位相調整回路は、前記立ち上がりエッジの位相を変化させると共に前記立ち下がりエッジの位相を変化させるエッジ調整回路と、該エッジ調整回路の位相変化量を決定するパラメータを保持し、前記エッジの前後関係に基づいて該パラメータを逐次更新する位相変化量保持回路を含むことを特徴とする。
【００１６】
請求項４発明に於ては、請求項３記載の回路に於て、前記位相変化量保持回路はシフトレジスタであることを特徴とする。請求項５の発明に於ては、請求項３記載の回路に於て、前記エッジ調整回路は、前記第１の信号を入力として、前記立ち上がりエッジに対応して出力を第１の遷移時間で変化させると共に前記立ち下がりエッジに対応して出力を第２の遷移時間で変化させ、該第１の遷移時間と該第２の遷移時間とを調整可能であることを特徴とする。
【００１７】
請求項６の発明に於ては、請求項５記載の回路に於て、前記エッジ調整回路は、出力信号を駆動する駆動力を変化させることによって、前記第１の遷移時間及び前記第２の遷移時間を変化させることを特徴とする。請求項７の発明に於ては、請求項６記載の回路に於て、前記エッジ調整回路は、少なくとも一つのＰＭＯＳトランジスタと少なくとも一つのＮＭＯＳトランジスタを含むインバータと、該少なくとも一つのＰＭＯＳトランジスタと電源電圧との間に挿入される複数の第１のトランジスタと、該少なくとも一つのＮＭＯＳトランジスタとグランド電圧との間に挿入される複数の第２のトランジスタを含み、該第１のトランジスタのうちで導通させるトランジスタ数と該第２のトランジスタのうちで導通させるトランジスタ数を変化させることで、前記立ち上がりエッジの位相を変化させると共に前記立ち下がりエッジの位相を変化させることを特徴とする。
【００２２】
上記請求項１乃至７の発明に於ては、クロック信号がＨＩＧＨレベルである期間とＬＯＷレベルである期間とが同一になるように、クロック信号の立ち上がりエッジ及び立ち下がりエッジの位相を調整することで、クロック信号の立ち上がり／立ち下がりスキューを低減することが出来る。またクロック信号に適用する位相調整と同一の位相調整を他の信号に適用することで、他の信号に於ける立ち上がり／立ち下がりスキューを低減することが出来る。立ち上がりエッジ及び立ち下がりエッジの位相調整は、各エッジの遷移時間を調整することで容易に実現可能であり、信号駆動力を変化させることで遷移時間を調整すれば良いので、比較的単純な構成の回路で位相調整機能を実現することが出来る。
【００２５】
【発明の実施の形態】
以下に本発明の原理及び実施例を添付の図面を用いて説明する。
図１は、本発明の原理によるスキュー低減回路の構成を示す。図１のスキュー低減回路１０は、位相調整回路１１とタイミング検出回路１２を含む。位相調整回路１１はクロック信号情報を受け取り、クロック信号情報の位相を調整することで、位相が調整されたクロック信号を出力する。位相が調整されたクロック信号は、タイミング検出回路１２に入力される。タイミング検出回路１２は、位相が調整されたクロック信号の立ち上がりエッジ及び立ち下がりエッジの相対的なタイミングを検出し、立ち上がりエッジ及び立ち下がりエッジ間で所定の位相関係が満たされるように位相調整回路１１を制御する。具体的には、タイミング検出回路１２が位相調整回路１１を制御することによって、位相調整回路１１から出力されるクロック信号のＨＩＧＨ期間Ｔｈｉｇｈ及びＬＯＷ期間Ｔｌｏｗが等しくなるように調整される。
【００２６】
位相調整回路１１は、クロック信号の立ち上がりのタイミング及び立ち下がりのタイミングを各々別方向に調整できるような機能を有する。即ち、立ち上がりのタイミングを相対的に進ませる或いは遅らせる制御と、立ち下がりのタイミングを相対的に進ませる或いは遅らせる制御とを、立ち上がりと立ち下がりとの間で互いに別方向に行うことが出来る。例えば、立ち上がりのタイミングを相対的に遅らせながら、立ち下がりのタイミングを相対的に進ませること等が可能である。このような調整によって、クロック信号のＨＩＧＨ期間Ｔｈｉｇｈ及びＬＯＷ期間Ｔｌｏｗが等しくなるように調整することが出来る。
【００２７】
タイミング検出回路１２は、上述のように、位相が調整されたクロック信号の立ち上がりエッジ及び立ち下がりエッジの相対的なタイミングを検出して、それに基づいて位相調整回路１１を制御する。例えば、立ち上がりエッジ及び立ち下がりエッジの相対的なタイミングに基づいて、ＨＩＧＨ期間ＴｈｉｇｈとＬＯＷ期間Ｔｌｏｗとで何れの期間の方が長いかを判定し、これに基づいて位相調整回路１１を制御すればよい。
【００２８】
図２は、本発明の原理によるスキュー低減回路１０をクロック信号以外の他の信号のスキュー低減に適用した構成を示す。図２に於て、タイミング検出回路１２からの制御信号は、クロック信号情報を入力とする位相調整回路１１だけではなく、別の信号を入力とする別の位相調整回路１１Ａにも供給される。位相調整回路１１Ａは、位相調整回路１１と同一の位相調整を入力信号に対して行う。
【００２９】
前述のように、立ち上がり／立ち下がりスキューの要因は一般に各信号に対して同一であり、立ち上がり／立ち下がりスキューは各信号に於て共通である。従って図２の構成のように、クロック信号の立ち上がり／立ち下がりスキューを低減するための位相調整を、クロック信号以外の信号に対しても適用すれば、この信号に対しても立ち上がり／立ち下がりスキューを低減することが出来る。このようにして、クロック信号情報に基づいて、他の信号の立ち上がり／立ち下がりスキューを低減することが出来る。
【００３０】
このように本発明に於ては、スキュー低減回路は、クロック信号の位相を調整する位相調整回路と、立ち上がり及び立ち下がりの相対的なタイミングに基づいて位相調整回路を制御するタイミング検出回路とを備えることによって、クロック信号のＨＩＧＨ期間Ｔｈｉｇｈ及びＬＯＷ期間Ｔｌｏｗが互いに等しくなるようにクロック信号を調節可能であり、クロック信号の立ち上がり／立ち下がりスキューを低減することが出来る。また更に、立ち上がり／立ち下がりスキューが各信号に対して共通であることを利用して、クロック信号情報に基づいて、他の信号の立ち上がり／立ち下がりスキューを低減することが出来る。
【００３１】
以下に本発明の実施例を、添付の図面を用いて説明する。
図３は、本発明によるスキュー低減回路の実施例を示す。図４は、図３に示される信号Ｓ０乃至Ｓ９を示すタイミングチャートである。図４に於て、図左半分は調整が終了する前の信号間の位相関係を示し、図右半分は調整終了後の信号間の位相関係を示す。
【００３２】
図３のスキュー低減回路は、クロック信号ＣＬＫ、反転クロック信号／ＣＬＫ（クロック信号ＣＬＫの相補信号）、入力信号Ｓ０の３つの入力を受け、入力信号Ｓ０の立ち上がり／立ち下がりスキューを低減した信号Ｓ９、クロック信号ＣＬＫの立ち上がり／立ち下がりスキューを低減した信号Ｓ５を出力する。
図３のスキュー低減回路は、図２の位相調整回路１１及び１１Ａを統合した位相調整回路１１Ｂ、タイミング検出回路１２、及び複数の入力バッファ１３−１乃至１３−３を含む。複数の入力バッファ１３−１乃至１３−３は、入力信号Ｓ０、クロック信号ＣＬＫ、及び反転クロック信号／ＣＬＫの各々に対して設けられ、各信号に対応して信号Ｓ３、信号Ｓ１、及び信号Ｓ２を出力する。図４に示されるように、クロック信号ＣＬＫ、反転クロック信号／ＣＬＫ、及び入力信号Ｓ０は、立ち上がり／立ち下がりの遷移時間が異なる信号であり、これを入力バッファで検出した信号Ｓ１乃至Ｓ３は、期間Ｔｈｉｇｈ及びＴｌｏｗが互いに異なる信号となる。これらの信号Ｓ１乃至Ｓ３は、位相調整回路１１Ｂに入力される。
【００３３】
位相調整回路１１Ｂは、複数の位相調整回路２１−１乃至２１−３と、位相調整回路２１−１乃至２１−３を制御するシフトレジスタ２２を含む。位相調整回路２１−１乃至２１−３は各々、入力される信号Ｓ３、Ｓ１、及びＳ２の位相を調整して、位相の調整された信号Ｓ９、Ｓ５、及びＳ７を出力する。即ち、信号Ｓ９は入力信号Ｓ０の位相調整後の信号、信号Ｓ５はクロック信号ＣＬＫの位相調整後の信号、及び信号Ｓ７は反転クロック信号／ＣＬＫの位相調整後の信号である。ここで位相調整回路２１−１乃至２１−３は、出力として互いに反転した相補信号を出力する構成となっており、信号Ｓ９の反転信号Ｓ８、信号Ｓ５の反転信号Ｓ４、及び信号Ｓ７の反転信号Ｓ６を出力する。
【００３４】
位相調整回路１１Ｂから出力されるクロック信号ＣＬＫの位相調節後の信号Ｓ５と、反転クロック信号／ＣＬＫの位相調節後の信号の反転信号Ｓ６とが、タイミング検出回路１２に入力される。
タイミング検出回路１２は、分周器２３、位相比較回路２５、バイナリカウンタ２４、ＮＡＮＤ回路３１乃至３４、及びインバータ３５乃至３８を含む。タイミング検出回路１２の動作は、後ほど詳細に説明する。概略的に、タイミング検出回路１２は、図４に示されるように信号Ｓ５と信号Ｓ６の立ち上がりエッジ同士のタイミング関係を検出して、信号Ｓ５の立ち上がりエッジが信号Ｓ６の立ち上がりエッジよりも進んでいるか遅れているかを判定する。この判定結果を示すタイミング検出回路１２からの出力は、位相調整回路１１Ｂのシフトレジスタ２２に入力される。
【００３５】
シフトレジスタ２２は、信号Ｓ５の立ち上がりエッジが信号Ｓ６の立ち上がりエッジより進んでいる場合には、信号Ｓ５の立ち上がりエッジが遅れて立ち下がりエッジが進むように位相調整回路２１−１乃至２１−３を制御する。逆に図４に示される場合のように、信号Ｓ５の立ち上がりエッジが信号Ｓ６の立ち上がりエッジより遅れている場合には、信号Ｓ５の立ち上がりエッジが進み立ち下がりエッジが遅れるように位相調整回路２１−１乃至２１−３を制御する。
【００３６】
図５は、この位相調整を説明するための図である。図５は図４と同様に、信号Ｓ５の立ち上がりエッジが信号Ｓ６の立ち上がりエッジより遅れている場合を示す。信号Ｓ５は、クロック信号ＣＬＫに対応する信号であり、信号Ｓ６は反転クロック信号／ＣＬＫに対応する信号Ｓ７を反転した信号である。従って、クロック信号ＣＬＫに立ち上がり／立ち下がりスキューが存在しない場合には、信号Ｓ５と信号Ｓ６とは同一の信号になる筈である。図５に示されるように、信号Ｓ５の立ち上がりエッジが信号Ｓ６の立ち上がりエッジより遅れている場合には、信号Ｓ５の期間Ｔｈｉｇｈが正しい期間（１／２サイクル）より短く、一方期間Ｔｌｏｗが正しい期間（１／２サイクル）より長いことを示している。従って、信号Ｓ５の立ち上がりエッジが進み立ち下がりエッジが遅れるように調整する。このとき信号Ｓ４乃至９のうちで、反転でない信号Ｓ５、Ｓ７、及びＳ９は同様に調整されるので、反転信号Ｓ４、Ｓ６、及びＳ８に於ては、逆に立ち上がりエッジは遅れ立ち下がりエッジが進むように調整されることになる。従って、信号Ｓ５と信号Ｓ６とで立ち上がりエッジが揃うように調整されたとき、正しい期間Ｔｈｉｇｈ及びＴｌｏｗが得られることになる。
【００３７】
この制御によって、図４の右半分に示されるように、信号Ｓ５と信号Ｓ６の立ち上がりエッジが揃い、Ｓ４乃至Ｓ９の各々に於て、期間Ｔｈｉｇｈ及びＴｌｏｗが等しくなるように調整される。
以下、図３のスキュー低減回路の各構成要素について説明する。
図６は、入力バッファ１３−１乃至１３−３に対応する入力バッファ１３の回路構成を示す。即ち図６の入力バッファ１３が、入力バッファ１３−１乃至１３−３の各々として用いられる。
【００３８】
入力バッファ１３は、ＰＭＯＳトランジスタ７１及び７２、ＮＭＯＳトランジスタ７３乃至７７、及びインバータ７８を含み、信号入力の電圧を参照基準電圧Ｖｒｅｆと比較して、信号入力電圧の方が大きい場合には信号出力をＨＩＧＨとし、信号入力電圧の方が小さい場合には信号出力をＬＯＷとする。入力バッファ１３は、通常良く用いられるカレントミラーバッファであり従来技術のものであるので、詳細な説明は省略する。
【００３９】
図７は、図３のタイミング検出回路１２の分周器２３の構成を示す。分周器２３は、入力周波数を１／２に分周する同一の分周器２６を２つ含む。分周器２６は、ＮＡＮＤ回路８１乃至８８と、インバータ８９及び９０を含む。一方の分周器２６が、信号Ｓ５を受け取り、周波数が１／２に分周された信号を出力する。他方の分周器２６は、信号Ｓ６を受け取り、周波数が１／２に分周された信号を出力する。分周器２３は、タイミング検出回路１２への信号入力である信号Ｓ５及び信号Ｓ６を分周することによって、両者の立ち上がりエッジのタイミング比較を容易にするためのものである。即ち、分周することで各信号の周期が長くなるので、信号Ｓ５とＳ６との間でエッジを誤って対応付けることがなくなり、正しく対応するエッジ同士で確実にタイミング比較が出来るようになる。なお１／２分周器２６は、従来技術の範囲内であるので、その動作の詳細な説明は省略する。
【００４０】
図３を再び参照し、タイミング検出回路１２の動作を以下に説明する。図８は、図３に示されるタイミング検出回路１２内のノードＮ１乃至Ｎ９の信号変化を示すタイミングチャートである。
タイミング検出回路１２に入力された信号Ｓ５及びＳ６（図８のＮ１及びＮ２）は、分周器２３によって１／２に分周され、図８のＮ３及びＮ４に示される信号になる。図８に示されるように、分周器２３の出力に於ては比較するエッジは、立ち下がりエッジである。Ｎ３及びＮ４の信号は、位相比較回路２５に入力される。
【００４１】
位相比較回路２５は、ＮＡＮＤ回路４１乃至４５と、インバータ４６乃至４９を含む。ＮＡＮＤ回路４４及び４５はラッチを構成し、図３に示されるように初期状態では２つの入力がＬＯＷであり、２つの出力はＨＩＧＨである。図８に示されるように、比較対象の立ち下がりエッジはＮ４の信号の方が早いので、ＮＡＮＤ回路４３の出力の方がＮＡＮＤ回路４２の出力よりも先にＨＩＧＨになる。従って、ＮＡＮＤ回路４５の出力がＬＯＷになり、ＮＡＮＤ回路４４の出力はＨＩＧＨのままである。この状態はラッチされるので、Ｎ３の信号の立ち下がりエッジによってＮＡＮＤ回路４２の出力がＨＩＧＨになっても状態は変化しない。従って、位相比較回路２５の出力であるＮ５の信号はＬＯＷを保ち、Ｎ６の信号はＬＯＷからＨＩＧＨに変化する。仮に比較対象の立ち下がりエッジがＮ３の方が早い場合には、逆にＮ５の信号の方がＨＩＧＨに変化し、Ｎ６の信号はＬＯＷのままである。
【００４２】
従って、Ｎ５の信号とＮ６の信号のどちらがＨＩＧＨになるかで、位相検出器への入力信号Ｓ５及びＳ６のどちらの立ち上がりエッジが先行しているのかを判断することが出来る。Ｎ５の信号がＨＩＧＨになる場合は、信号Ｓ５の立ち上がりエッジが先行していることを示し、Ｎ６の信号がＨＩＧＨになる場合は、信号Ｓ６の立ち上がりエッジが先行していることを示す。言葉を変えると、Ｎ５の信号がＨＩＧＨになる場合は、信号Ｓ５の立ち上がりエッジを遅らせる必要があり、Ｎ６の信号がＨＩＧＨになる場合は、信号Ｓ５の立ち上がりエッジを進ませる必要がある。
【００４３】
ここでインバータ４６からの信号は、適切なタイミングでＮＡＮＤ回路４２及び４３の出力を同時にＬＯＷにすることで、ラッチの状態を初期状態に戻す役目を果たす。このような構成にしないと、ＮＡＮＤ回路４２及び４３の出力がＨＩＧＨになった後、Ｎ４の信号がＮ３の信号より先にＨＩＧＨに戻ることでラッチの状態が逆転され、Ｎ５の信号がＨＩＧＨになってしまう。これを避けるために、ＮＡＮＤ回路４２及び４３の出力を同時にＬＯＷにすることが行われる。
【００４４】
Ｎ７の信号は、図８に示されるように、Ｎ３の信号とＮ４の信号とのＮＡＮＤである（図では遅延は無視してある）。このＮ７の信号が、バイナリカウンタ２４に供給される。Ｎ８及びＮ９は、バイナリカウンタ２４の出力であり、Ｎ７の信号を１／２に分周した信号とその反転信号とが現われることになる。
バイナリカウンタ２４は、ＮＡＮＤ回路５１乃至５８と、インバータ５９乃至６１を含む。その動作は従来技術の範囲内であるので、説明を省略する。バイナリカウンタ２４の出力は、図８のＮ８及びＮ９に示される。
【００４５】
Ｎ５の信号はＮＡＮＤ回路３１及び３２に供給され、Ｎ６の信号はＮＡＮＤ回路３３及び３４に供給される。ＮＡＮＤ回路３１及び３３のもう一方の入力には、バイナリカウンタ２４の出力であるＮ８の信号が供給され、ＮＡＮＤ回路３２及び３４のもう一方の入力には、バイナリカウンタ２４の出力であるＮ９の信号が供給される。
【００４６】
従って図８の場合のように、Ｎ６の信号がＨＩＧＨになる場合には、ＮＡＮＤ回路３３及び３４の出力を反転するインバータ３７及び３８からは、Ｎ６のＨＩＧＨパルスが交互に出力されることになる。即ち、図８に示されるパルスＰ１は、Ｎ８の信号によって開かれるＮＡＮＤ回路３３及びインバータ３７を通過して出力され、パルスＰ２は、Ｎ９の信号によって開かれるＮＡＮＤ回路３４及びインバータ３８を通過して出力される。Ｎ５の信号がＨＩＧＨになる場合も同様であり、ＨＩＧＨパルスがインバータ３５及び３６から交互に出力される。
【００４７】
従って、信号Ｓ５の立ち上がりエッジを遅らせる必要がある場合には、インバータ３５及び３６からＨＩＧＨパルスが交互に出力され、信号Ｓ５の立ち上がりエッジを進ませる必要がある場合には、インバータ３７及び３８からＨＩＧＨパルスが交互に出力される。これらのパルス信号が、図３のシフトレジスタ２２に供給される。
【００４８】
図９は、シフトレジスタ２２の回路図を示す。シフトレジスタ２２は、インバータ１０１−１乃至１０１−８、インバータ１０２−１乃至１０２−８、ＮＡＮＤ回路１０３−１乃至１０３−８、ＮＭＯＳトランジスタ１０４−１乃至１０４−８、ＮＭＯＳトランジスタ１０５−１乃至１０５−８、ＮＭＯＳトランジスタ１０６−１乃至１０６−８、及びＮＭＯＳトランジスタ１０７−１乃至１０７−８を含む。リセット信号ＲＥＳＥＴがＬＯＷにされると、シフトレジスタ２２はリセットされる。即ち、リセット信号ＲＥＳＥＴがＬＯＷになると、ＮＡＮＤ回路１０３−１乃至１０３−８の出力がＨＩＧＨになり、インバータ１０２−１乃至１０２−８の出力がＬＯＷになる。ＮＡＮＤ回路１０３−１乃至１０３−８とインバータ１０２−１乃至１０２−８との各ペアは、互いの出力を互いの入力とすることでラッチを形成する。従って、上記リセット信号ＲＥＳＥＴで設定された初期状態は、リセット信号ＲＥＳＥＴがＨＩＧＨに戻っても保持される。
【００４９】
この初期状態では、図９に示されるように、インバータ１０１−１乃至１０１−４の出力Ｑ１乃至Ｑ４はＨＩＧＨであり、インバータ１０１−５乃至１０１−８の出力Ｑ５乃至Ｑ８はＬＯＷである。
信号Ｓ５の立ち上がりエッジを遅らせる必要がある場合には、信号線Ａ及びＢに交互にＨＩＧＨパルスを供給する。まず信号線ＢにＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ１０４−５がオンになる。このときＮＭＯＳトランジスタ１０６−５がオンであるので、ＮＡＮＤ回路１０３−５の出力がグランドに接続されて、強制的にＨＩＧＨからＬＯＷに変化させられる。従ってインバータ１０２−５の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路１０３−５とインバータ１０２−５からなるラッチに保持される。またこの時出力Ｑ５は、ＬＯＷからＨＩＧＨに変化する。従ってこの状態では、出力Ｑ１乃至Ｑ５がＨＩＧＨで、出力Ｑ６乃至Ｑ８がＬＯＷになる。
【００５０】
次に信号線ＡにＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ１０４−６がオンになる。このときＮＭＯＳトランジスタ１０６−６がオンになっているので、ＮＡＮＤ回路１０３−６の出力がグランドに接続されて、強制的にＨＩＧＨからＬＯＷに変化させられる。従ってインバータ１０２−６の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路１０３−６とインバータ１０２−６からなるラッチに保持される。またこの時出力Ｑ６は、ＬＯＷからＨＩＧＨに変化する。従ってこの状態では、出力Ｑ１乃至Ｑ６がＨＩＧＨで、出力Ｑ７及びＱ８がＬＯＷになる。
【００５１】
このように信号線Ａ及びＢに交互にＨＩＧＨパルスを供給することで、出力Ｑ１乃至Ｑ８のうちでＨＩＧＨである出力の数を一つずつ増やしていくことが出来る。なお出力Ｑ１乃至Ｑ８のうちでＨＩＧＨである出力は左側に、ＬＯＷである出力は右側に纏まっている。
信号Ｓ５の立ち上がりエッジを進ませる必要がある場合には、信号線Ｃ及びＤに交互にＨＩＧＨパルスを供給する。まず図９に示される初期状態に於て、信号線ＣにＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ１０５−４がオンになる。このときＮＭＯＳトランジスタ１０７−４がオンであるので、ＮＡＮＤ回路１０３−４の出力がグランドに接続されて、強制的にＨＩＧＨからＬＯＷに変化させられる。従ってインバータ１０２−４の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路１０３−４とインバータ１０２−４からなるラッチに保持される。またこの時出力Ｑ４は、ＨＩＧＨからＬＯＷに変化する。従ってこの状態では、出力Ｑ１乃至Ｑ３がＨＩＧＨで、出力Ｑ４乃至Ｑ８がＬＯＷになる。
【００５２】
次に信号線ＤにＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ１０５−３がオンになる。このときＮＭＯＳトランジスタ１０７−３がオンになっているので、ＮＡＮＤ回路１０３−３の出力がグランドに接続されて、強制的にＨＩＧＨからＬＯＷに変化させられる。従ってインバータ１０２−３の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路１０３−３とインバータ１０２−３からなるラッチに保持される。またこの時出力Ｑ３は、ＨＩＧＨからＬＯＷに変化する。従ってこの状態では、出力Ｑ１乃至Ｑ２がＨＩＧＨで、出力Ｑ３及びＱ８がＬＯＷになる。
【００５３】
このように信号線Ｃ及びＤに交互にＨＩＧＨパルスを供給することで、出力Ｑ１乃至Ｑ８のうちでＬＯＷである出力の数を一つずつ増やしていくことが出来る。なお出力Ｑ１乃至Ｑ８のうちでＨＩＧＨである出力は左側に、ＬＯＷである出力は右側に纏まっている。
これらの出力信号Ｑ１乃至Ｑ８を位相調整回路２１−１乃至２１−３に供給することで、信号の位相を調整する。
【００５４】
図１０は、位相調整回路２１−１乃至２１−３に対応する位相調整回路２１を示す。即ち位相調整回路２１が、位相調整回路２１−１乃至２１−３の各々として用いられる。
位相調整回路２１は、ＰＭＯＳトランジスタ１１１−１乃至１１１−８、ＰＭＯＳトランジスタ１１２−０乃至１１２−８、ＮＭＯＳトランジスタ１１３−０乃至１１３−８、ＮＭＯＳトランジスタ１１４−１乃至１１４−８、及びインバータ１１５乃至１２０を含む。
【００５５】
シフトレジスタ２２からの信号Ｑ１乃至Ｑ８が夫々、ＰＭＯＳトランジスタ１１１−１乃至１１１−８とＮＭＯＳトランジスタ１１４−１乃至１１４−８のゲートに入力される。ＰＭＯＳトランジスタ１１２−０乃至１１２−８とＮＭＯＳトランジスタ１１３−０乃至１１３−８は、入力信号をゲート入力として全体で一つのインバータを形成する。従って出力信号／ＯＵＴとして、入力信号と位相関係が反転した信号が出力され、出力信号ＯＵＴとして、入力信号と同位相関係の信号が出力される。
【００５６】
信号Ｑ１乃至Ｑ４がＨＩＧＨで信号Ｑ５乃至Ｑ８がＬＯＷである初期状態に於ては、電源電圧側はＰＭＯＳトランジスタ１１１−１乃至１１１−４がオンであり、グランド電圧側はＮＭＯＳトランジスタ１１４−５乃至１１４−８がオンである。従って入力信号がＨＩＧＨになるとき、これにより駆動されるＮＭＯＳトランジスタは１１３−０乃至１１３−４で計５つである。また入力信号がＬＯＷになるとき、これにより駆動されるＰＭＯＳトランジスタは１１２−０及び１１２−５乃至１１２−８で計５つである。従って入力信号の立ち上がりエッジに対応する駆動力と、立ち下がりエッジに対応する駆動力が等しい。
【００５７】
ここで信号Ｑ１乃至Ｑ８のうちでＨＩＧＨである信号の数が多くなると、駆動されるＮＭＯＳトランジスタの数が多くなり、入力信号の立ち上がりエッジに対応する駆動力が大きくなると共に、駆動されるＰＭＯＳトランジスタの数が少なくなり、入力信号の立ち下がりエッジに対応する駆動力が小さくなる。従って入力信号の立ち上がりエッジの遷移時間が短くなり、結果として立ち上がりエッジが進むことになる。また入力信号の立ち下がりエッジの遷移時間は長くなるので、結果として立ち下がりエッジが遅れることになる。
【００５８】
逆に信号Ｑ１乃至Ｑ８のうちでＨＩＧＨである信号の数が少なくなると、駆動されるＮＭＯＳトランジスタの数が少なくなり、入力信号の立ち上がりエッジに対応する駆動力が小さくなると共に、駆動されるＰＭＯＳトランジスタの数が多くなり、入力信号の立ち下がりエッジに対応する駆動力が大きくなる。従って入力信号の立ち上がりエッジの遷移時間が長くなり、結果として立ち上がりエッジが遅れることになる。また入力信号の立ち下がりエッジの遷移時間は短くなるので、結果として立ち下がりエッジが進むことになる。
【００５９】
以上のように、タイミング検出回路１２で信号Ｓ５と信号Ｓ６とでどちらの立ち上がりエッジが先行するのかを判断し、この判断の結果に基づいて、シフトレジスタ２２の出力信号Ｑ１乃至Ｑ８のうちでＨＩＧＨである信号の数を調整する。信号Ｑ１乃至Ｑ８のうちでＨＩＧＨである信号の数に応じて、位相調整回路２１−１乃至２１−３に於て、信号の立ち上がりに対する駆動力と立ち下がりに対する駆動力を変化させる。これによってクロック信号ＣＬＫの期間Ｔｈｉｇｈと期間Ｔｌｏｗとが等しくなるように、各信号の立ち上がりエッジ及び立ち下がりエッジのタイミングを調整することが出来る。
【００６０】
図１１は、位相調整回路２１の変形例を示す。図１１に於て、図１０と同一の構成要素は同一の番号で参照される。図１１の位相調整回路２１Ａに於ては、ＰＭＯＳトランジスタ１１２−０及び１１２−１とＮＭＯＳトランジスタ１１３−０及び１１３−１が、一つのインバータを形成する。
信号Ｑ１乃至Ｑ８のうちでＨＩＧＨである信号の数が多くなると、ＰＭＯＳトランジスタ１１１−１乃至１１１−８のうちで導通されるトランジスタの数が少なくなるので、インバータの電源電圧側に介在する抵抗値が大きくなり、入力信号の立ち下がりが緩慢になる。またＮＭＯＳトランジスタ１１４−１乃至１１４−８のうちで導通されるトランジスタの数が多くなるので、インバータのグランド側に介在する抵抗値が小さくなり、入力信号の立ち上がりが急峻になる。結果として立ち上がりエッジが進み、立ち下がりエッジが遅れることになる。
【００６１】
逆に信号Ｑ１乃至Ｑ８のうちでＨＩＧＨである信号の数が少なくなると、信号の立ち上がりエッジが遅れ、立ち下がりエッジが進むことになる。
図１２は、位相調整回路２１の更なる変形例を示す。図１２に於て、図１０及び図１１と同一の構成要素は同一の番号で参照される。図１２の位相調整回路２１Ｂに於ては、ＰＭＯＳトランジスタ１１２−０及びＮＭＯＳトランジスタ１１３−０が、一つのインバータを形成する。
【００６２】
信号Ｑ１乃至Ｑ８のうちでＨＩＧＨである信号の数が多くなると、ＰＭＯＳトランジスタ１１１−０乃至１１１−８のうちで導通されるトランジスタの数が少なくなるので、インバータの電源電圧側に介在する抵抗値が大きくなり、入力信号の立ち下がりが緩慢になる。またＮＭＯＳトランジスタ１１４−０乃至１１４−８のうちで導通されるトランジスタの数が多くなるので、インバータのグランド側に介在する抵抗値が小さくなり、入力信号の立ち上がりが急峻になる。結果として立ち上がりエッジが進み、立ち下がりエッジが遅れることになる。
【００６３】
逆に信号Ｑ１乃至Ｑ８のうちでＨＩＧＨである信号の数が少なくなると、信号の立ち上がりエッジが遅れ、立ち下がりエッジが進むことになる。
なお図１２に於て、ＰＭＯＳトランジスタ１１１−０及びＮＭＯＳトランジスタ１１４−０は、常に導通状態にある。従って、信号Ｑ１乃至Ｑ８の全てがＬＯＷ或いは全てがＨＩＧＨになっても、ＰＭＯＳトランジスタ１１２−０及びＮＭＯＳトランジスタ１１３−０で構成されるインバータの動作が停止されることはない。
【００６４】
以上の実施例は、本発明によるスキュー低減回路を信号入力用の入力インターフェースとして用いる例を示したが、本発明によるスキュー低減回路は信号出力用の出力インターフェースとして用いてもよい。
図１３は、本発明によるスキュー低減回路を半導体装置に適用する例を示す。図１３の半導体装置２００は、入力回路２０１、コア回路２０２、及び出力回路２０３を含む。入力回路２０１は外部から入力信号を受信し、受信した入力信号をコア回路２０２に供給する。またコア回路２０２からの出力信号は、出力回路２０３を介して半導体装置２００外部に出力される。上述の実施例は、本発明によるスキュー低減回路を例えば入力回路２０１に用いる構成を示した。しかしながら本発明によるスキュー低減回路は、例えば出力回路２０３のような信号出力用の出力インターフェースとして用いてもよい。
【００６５】
図１４は、本発明によるスキュー低減回路を信号出力用の出力インターフェースとして用いた実施例を示す。図１４に於て、図３と同一の構成要素は同一の番号で参照され、その説明は省略される。
図１４のスキュー低減回路は、装置内部で用いられるクロック信号ＣＬＫ、反転クロック信号／ＣＬＫ、及び内部信号を供給される。前述の実施例同様に、クロック信号ＣＬＫ及び反転クロック信号／ＣＬＫに含まれる情報に基づいて、クロック信号ＣＬＫ、反転クロック信号／ＣＬＫ、及び内部信号に含まれる立ち上がり／立ち下がりスキューを低減する。立ち上がり／立ち下がりスキューが低減された内部信号は、位相調整回路２１−１から出力バッファ１４−１を介して、出力信号として装置外部に出力される。
【００６６】
図１５は、本発明によるスキュー低減回路を出力インターフェースとして用いた実施例の変形例を示す。図１５に於て、図１４と同一の構成要素は同一の番号で参照され、その説明は省略される。
図１５のスキュー低減回路は、装置内部で用いられるクロック信号ＣＬＫ、反転クロック信号／ＣＬＫ、及び内部信号を供給される。図１４の実施例同様に、クロック信号ＣＬＫ及び反転クロック信号／ＣＬＫに含まれる情報に基づいて、クロック信号ＣＬＫ、反転クロック信号／ＣＬＫ、及び内部信号に含まれる立ち上がり／立ち下がりスキューを低減する。立ち上がり／立ち下がりスキューが低減された内部信号は、位相調整回路２１−１から出力バッファ１４−１を介して、出力信号として装置外部に出力される。また出力バッファ１４−１と同一の出力バッファ１４−２及び１４−３が、クロック信号ＣＬＫを位相調整する位相調整回路２１−２及び反転クロック信号／ＣＬＫを位相調整する位相調整回路２１−３に接続されている。出力バッファ１４−２及び１４−３からの出力は、入力バッファ１３を介して、タイミング検出回路１２の分周器２３に入力される。
【００６７】
図１５の構成は、出力バッファ１４−１が原因となり出力信号に立ち上がり／立ち下がりスキューが含まれることを防ぐために、出力バッファ１４−１と同一の出力バッファ１４−２及び１４−３を、位相調整のためのフィードバックループに含めてある。即ち図１５の構成は、出力バッファ１４−２及び１４−３を通過した後のクロック信号ＣＬＫ及び反転クロック信号／ＣＬＫに対して、立ち上がり／立ち下がりスキューを低減する。これにより出力バッファ１４−１を通過後の出力信号に於て、立ち上がり／立ち下がりスキューを低減することが出来る。なお図１５の構成に於ては、入力バッファ１３に於て生成される立ち上がり／立ち下がりスキューは、無視できる程度のものであると仮定している。
【００６８】
以上、本発明は実施例に基づいて説明されたが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形・変更が可能である。
【００６９】
【発明の効果】
請求項１乃至７の発明に於ては、クロック信号がＨＩＧＨレベルである期間とＬＯＷレベルである期間とが同一になるように、クロック信号の立ち上がりエッジ及び立ち下がりエッジの位相を調整することで、クロック信号の立ち上がり／立ち下がりスキューを低減することが出来る。またクロック信号に適用する位相調整と同一の位相調整を他の信号に適用することで、他の信号に於ける立ち上がり／立ち下がりスキューを低減することが出来る。立ち上がりエッジ及び立ち下がりエッジの位相調整は、各エッジの遷移時間を調整することで容易に実現可能であり、信号駆動力を変化させることで遷移時間を調整すれば良いので、比較的単純な構成の回路で位相調整機能を実現することが出来る。
【図面の簡単な説明】
【図１】本発明の原理によるスキュー低減回路の構成図である。
【図２】本発明の原理によるスキュー低減回路をクロック信号以外の他の信号のスキュー低減に適用した場合の構成図である。
【図３】本発明によるスキュー低減回路の実施例の構成図である。
【図４】図３に示される信号Ｓ０乃至Ｓ９を示すタイミングチャートである。
【図５】図３の位相調整回路に於ける位相調整を説明するための図である。
【図６】図３の入力バッファの回路構成を示す。
【図７】図３のタイミング検出回路の分周器の構成を示す回路図である。
【図８】図３に示されるタイミング検出回路内のノードＮ１乃至Ｎ９の信号変化を示すタイミングチャートである。
【図９】図３のシフトレジスタの回路図である。
【図１０】図３の位相調整回路の回路図である。
【図１１】位相調整回路の変形例を示す回路図である。
【図１２】位相調整回路の更なる変形例を示す回路図である。
【図１３】本発明によるスキュー低減回路を半導体装置に適用する場合の構成を説明するための図である。
【図１４】本発明によるスキュー低減回路を信号出力用の出力インターフェースとして用いた場合の構成図である。
【図１５】本発明によるスキュー低減回路を出力インターフェースとして用いた場合の変形例を示す構成図である。
【図１６】（Ａ）及び（Ｂ）は、クロック信号に於ける立ち上がり／立ち下がりスキューを説明するための図である。
【符号の説明】
１１、１１Ａ、１１Ｂ  位相調整回路
１２  タイミング検出回路
１３、１３−１、１３−２、１３−３  入力バッファ
１４−１、１４−２、１４−３  出力バッファ
２１、２１−１、２１−２、２１−３  位相調整回路
２２  シフトレジスタ
２３  分周器
２４  バイナリカウンタ
２５  位相比較回路
２００  半導体装置
２０１  入力回路
２０２  コア回路
２０３  出力回路
【図１】
0003708284.tif 000002
【図２】
0003708284.tif 000003
【図３】
0003708284.tif 000004
【図４】
0003708284.tif 000005
【図５】
0003708284.tif 000006
【図６】
0003708284.tif 000007
【図７】
0003708284.tif 000008
【図８】
0003708284.tif 000009
【図９】
0003708284.tif 000010
【図１０】
0003708284.tif 000011
【図１１】
0003708284.tif 000012
【図１２】
0003708284.tif 000013
【図１３】
0003708284.tif 000014
【図１４】
0003708284.tif 000015
【図１５】
0003708284.tif 000016
【図１６】
0003708284.tif 000017