(57)【特許請求の範囲】
【請求項１】
所望のシミュレーション期間の間強誘電性コンデンサ（２０）の挙動のシミュレーションを行なう間に、ヒストリ・データの格納を含めて、強誘電性コンデンサをモデリングする方法であって：
経時的に複数のデータ点をヒストリ・データ・ファイル（５４２）に格納する段階（１１６）であって、前記複数のデータ点は電圧値および対応する電荷蓄積値を含む最大電圧／電荷（Ｖ，Ｑ）データ点と、電圧値および対応する電荷蓄積値を含む最小電圧／電荷（Ｖ，Ｑ）データ点との双方を含み、前記最大データ点および最小データ点は常に前記強誘電性コンデンサの外部ヒステリシス・ループの上にまたはその内部に存在する折り返し点に対応する、段階；および
前記所望のシミュレーション期間の一部の間、ある１つのヒステリシスサイクルの始めから同じヒステリシスサイクルの終りまで、経時的に前記強誘電性コンデンサ両端にかかる電圧を変化させる段階（１１０）であって、前記経時的に電圧を変化させる段階は、
（Ａ）前記電圧を前記１つのヒステリシスサイクルの始めにおける初期電圧点から高い電圧点へと立ち上げ、かつ次に低い電圧点に低下させ、かつ次に前記１つのヒステリシスサイクルの終りにおける前記初期電圧点に戻して、前記強誘電性コンデンサの完全なヒステリシス・サイクルを形成する段階と、
（Ｂ）前記ヒストリ・データ・ファイルにおける（ｉ）データ・ヒストリ点および（ｉｉ）前記完全なヒステリシスサイクルの経時的な前記高いおよび低い電圧点を使用することにより曲線当てはめ（１１２）オペレーションを実行して前記強誘電性コンデンサをモデル化する段階とを含み、前記曲線当てはめオペレーションを実行する段階はさらに前記ヒストリ・データ・ファイルにおける折り返し点を使用して計算されたパラメータを含めて、指数項
［数３］
0003662090.tif 000054

ただし、
Ｖは、電圧／電荷点からの電圧であり、
Ｖｃは、メモリからの初期保磁電圧（initial coercive voltage）パラメータであり、Ｖが増加するとき、正であり、Ｖが低下するとき、負であり、
Ｑ０は、メモリからの初期飽和強誘電性電荷パラメータであり、
Ｃｌは、メモリからの初期非強誘電性コンデンサ容量パラメータであり、
ａは、メモリから読み出した曲線整形パラメータであり、
αは、０と１との間の値であり、
βは、０と１との間の値であり、
パラメータαおよびβは前記ヒストリ・データ・ファイルにおける折り返し点を使用して、
［数４］
α＝（ｂ２Ａ−ａ２Ｂ）／（ａ１ｂ２−ａ２ｂ１）
［数５］
β＝（ｂ１Ａ−ａ１Ｂ）／（ａ１ｂ２−ａ２ｂ１）
によって計算され、ここで
［数６］
ａ１＝Ｑ０ｅｘｐ（ａ（Ｖ１−Ｖｃ））
［数７］
ａ２＝Ｑ０ｅｘｐ（−ａ（Ｖ１−Ｖｃ））
［数８］
ｂ１＝Ｑ０ｅｘｐ（ａ（Ｖ２−Ｖｃ））
［数９］
ｂ２＝Ｑ０ｅｘｐ（−ａ（Ｖ２−Ｖｃ））
［数１０］
Ａ＝（Ｑ１−ＣｌＶ１）（ｅｘｐ（ａ（Ｖ１−Ｖｃ））＋ｅｘｐ（−ａ（Ｖ１−Ｖｃ）））
［数１１］
Ｂ＝（Ｑ２−ＣｌＶ２）（ｅｘｐ（ａ（Ｖ２−Ｖｃ））＋ｅｘｐ（−ａ（Ｖ２−Ｖｃ）））
である前記指数項、
を備えたハイブリッド双曲線正接関数を使用して、前記所望のシミュレーション期間の一部の間、ある１つのヒステリシスサイクルの始めから同じヒステリシスサイクルの終りまで、前記電圧が経時的に変化するに応じて前記強誘電性コンデンサに蓄積される電荷を判定する段階を含み、
前記強誘電性コンデンサの挙動のシミュレーションを行なう間に前記ヒストリ・データを格納する段階はさらに：
（ａ）コンピュータ読出可能なメモリ（５３８）において前記強誘電性コンデンサのモデル（５４４）を準備する段階；
（ｂ）前記強誘電性コンデンサの前記モデルに電圧を与える段階であって、前記電圧を与える段階は経時的に前記電圧を変える段階を含む、段階（１１０）；
（ｃ）前記電圧が経時的に変化するにつれて、前記電圧の新たな局所的な折り返し点を識別する段階（１１４）；
（ｄ）前記新たな局所的な折り返し点および前記データ・ヒストリ・ファイルからのデータ点を削除するための基準を利用して、古い局所的な折り返し点を前記ヒストリ・データから削除すべきかどうかを判定し（１１８）かつ前記古い局所的な折り返し点が前記基準に従って削除可能と識別されたことに応じて前記古い局所的な折り返し点を削除する段階；
（ｅ）前記ヒストリ・データに前記新たな局所的な折り返し点を追加する段階（１１６）；および
（ｆ）前記強誘電性コンデンサの前記所望のシミュレーション期間において前記段階（ｃ）ないし（ｅ）を繰り返す段階（１２０）；
を具備することを特徴とする強誘電性コンデンサをモデリングする方法。
【請求項２】
強誘電性コンデンサのシミュレーションを行なう方法であって：
少なくとも１つの最大ヒストリ・データ電圧／電荷点と、少なくとも１つの最小ヒストリ・データ電圧／電荷点とをヒストリ・データ・ファイルに設ける段階であって、前記少なくとも１つの最大ヒストリ・データ電圧／電荷点および前記少なくとも１つの最小ヒストリ・データ電圧／電荷点の双方は、前記強誘電性コンデンサ両端にかかる電圧の時間に対する導関数がゼロであるデータ点であり、前記少なくとも１つの最大ヒストリ・データ電圧／電荷点および前記少なくとも１つの最小ヒストリ・データ電圧／電荷点は常に前記強誘電性コンデンサの外部ヒステリシス・ループの上にまたはその内部にある折り返し点に対応する、前記段階；
動作中である前記強誘電性コンデンサのカレント電圧／電荷点を識別する段階（１１４）；および
所望のシミュレーション期間の一部の間、ある１つのヒステリシスサイクルの始めから同じヒステリシスサイクルの終りまで、前記強誘電性コンデンサ両端にかかる電圧をインクリメントする段階であって、前記電圧をインクリメントする段階は前記電圧を前記１つのヒステリシスサイクルの始めにおける初期電圧点から高い電圧点へと立ち上げ、かつ次に低い電圧点へと低下させ、かつ次に前記１つのヒステリシスサイクルの終りにおける前記初期電圧点に戻して、前記強誘電性コンデンサの完全なヒステリシス・サイクルを形成する段階、および前記カレント電圧／電荷点と選択された少なくとも１つの最大ヒストリ・データ点との間で曲線モデリングを行なうことにより、前記強誘電性コンデンサに蓄積された電荷を判定する段階を含み、前記曲線モデリングを行なう段階は、前記ヒストリ・データの前記折り返し点を使用して計算されたパラメータを含めて、指数関数項
［数３］
0003662090.tif 000055

ただし、
Ｖは、電圧／電荷点からの電圧であり、
Ｖｃは、メモリからの初期保磁電圧（initial coercive voltage）パラメータであり、Ｖが増加するとき、正であり、Ｖが低下するとき、負であり、
Ｑ０は、メモリからの初期飽和強誘電性電荷パラメータであり、
Ｃｌは、メモリからの初期非強誘電性コンデンサ容量パラメータであり、
ａは、メモリから読み出した曲線整形パラメータであり、
αは、０と１との間の値であり、
βは、０と１との間の値であり、
パラメータαおよびβは前記ヒストリ・データ・ファイルにおける折り返し点を使用して、
［数４］
α＝（ｂ２Ａ−ａ２Ｂ）／（ａ１ｂ２−ａ２ｂ１）
［数５］
β＝（ｂ１Ａ−ａ１Ｂ）／（ａ１ｂ２−ａ２ｂ１）
によって計算され、ここで
［数６］
ａ１＝Ｑ０ｅｘｐ（ａ（Ｖ１−Ｖｃ））
［数７］
ａ２＝Ｑ０ｅｘｐ（−ａ（Ｖ１−Ｖｃ））
［数８］
ｂ１＝Ｑ０ｅｘｐ（ａ（Ｖ２−Ｖｃ））
［数９］
ｂ２＝Ｑ０ｅｘｐ（−ａ（Ｖ２−Ｖｃ））
［数１０］
Ａ＝（Ｑ１−ＣｌＶ１）（ｅｘｐ（ａ（Ｖ１−Ｖｃ））＋ｅｘｐ（−ａ（Ｖ１−Ｖｃ）））
［数１１］
Ｂ＝（Ｑ２−ＣｌＶ２）（ｅｘｐ（ａ（Ｖ２−Ｖｃ））＋ｅｘｐ（−ａ（Ｖ２−Ｖｃ）））
である前記指数項、
を含むハイブリッド双曲線正接関数を使用して、前記所望のシミュレーション期間の一部の間、ある１つのヒステリシスサイクルの始めから同じヒステリシスサイクルの終りまで、前記電圧が時間的に変化するに応じて前記強誘電性コンデンサに蓄積された電荷を判定する段階を含む、段階；
を具備することを特徴とする強誘電性コンデンサのシミュレーションを行なう方法。
【請求項３】
強誘電性コンデンサ・モデルに従ってある回路において強誘電性コンデンサのシミュレーションを行なうよう構成された強誘電性回路シミュレータ装置であって：
複数の要素モデルを利用して、強誘電性電子回路の挙動のシミュレーションを行なう複数のコンピュータ命令（５４０）；および
前記複数の要素モデルの１つとしての強誘電性コンデンサ・モデル（５４４）であって、前記強誘電性コンデンサ・モデルは：
メモリに格納された飽和強誘電性電荷パラメータＱ０と；
メモリに格納された非強誘電性コンデンサ容量パラメータＣ１と；
メモリに格納された保磁電圧パラメータＶｃと；
を備え、かつ前記Ｑ０，Ｃ１およびＶｃパラメータのそれぞれは、前記強誘電性回路シミュレータがある温度範囲で強誘電性電子回路のシミュレーションを正確に行なうことができるように温度に対して調整される前記強誘電性コンデンサ・モデル（５４４）；
を具備し、前記コンデンサ・モデルは：
経時的に複数のデータ点をヒストリ・データ・ファイル（５４２）に格納する段階（１１６）であって、前記複数のデータ点は電圧値および対応する電荷蓄積値を含む最大電圧／電荷（Ｖ，Ｑ）データ点と、電圧値および対応する電荷蓄積値を含む最小電圧／電荷（Ｖ，Ｑ）データ点との双方を含み、前記最大データ点および最小データ点は常に前記強誘電性コンデンサの外部ヒステリシス・ループの上にまたはその内部に存在する折り返し点に対応する、段階；および
所望のシミュレーション期間の一部の間、ある１つのヒステリシスサイクルの始めから同じヒステリシスサイクルの終りまで、経時的に前記強誘電性コンデンサ両端にかかる電圧を変化させる段階（１１０）であって、前記経時的に電圧を変化させる段階は、
（Ａ）前記電圧を前記１つのヒステリシスサイクルの始めにおける初期電圧点から高い電圧点へと立ち上げ、かつ次に低い電圧点に低下させ、かつ次に前記１つのヒステリシスサイクルの終りにおける前記初期電圧点に戻して、前記強誘電性コンデンサの完全なヒステリシス・サイクルを形成する段階と、
（Ｂ）前記ヒストリ・データ・ファイルにおける（ｉ）データ・ヒストリ点および（ｉｉ）前記完全なヒステリシスサイクルの経時的な前記高いおよび低い電圧点を使用することにより曲線当てはめ（１１２）オペレーションを実行して前記強誘電性コンデンサをモデル化する段階とを含み、前記曲線当てはめオペレーションを実行する段階はさらに前記ヒストリ・データ・ファイルにおける折り返し点を使用して計算されたパラメータを含めて、指数項
［数３］
0003662090.tif 000056

ただし、
Ｖは、電圧／電荷点からの電圧であり、
Ｖｃは、メモリからの初期保磁電圧（initial coercive voltage）パラメータであり、Ｖが増加するとき、正であり、Ｖが低下するとき、負であり、
Ｑ０は、メモリからの初期飽和強誘電性電荷パラメータであり、
Ｃｌは、メモリからの初期非強誘電性コンデンサ容量パラメータであり、
ａは、メモリから読み出した曲線整形パラメータであり、
αは、０と１との間の値であり、
βは、０と１との間の値であり、
パラメータαおよびβは前記ヒストリ・データ・ファイルにおける折り返し点を使用して、
［数４］
α＝（ｂ２Ａ−ａ２Ｂ）／（ａ１ｂ２−ａ２ｂ１）
［数５］
β＝（ｂ１Ａ−ａ１Ｂ）／（ａ１ｂ２−ａ２ｂ１）
によって計算され、ここで
［数６］
ａ１＝Ｑ０ｅｘｐ（ａ（Ｖ１−Ｖｃ））
［数７］
ａ２＝Ｑ０ｅｘｐ（−ａ（Ｖ１−Ｖｃ））
［数８］
ｂ１＝Ｑ０ｅｘｐ（ａ（Ｖ２−Ｖｃ））
［数９］
ｂ２＝Ｑ０ｅｘｐ（−ａ（Ｖ２−Ｖｃ））
［数１０］
Ａ＝（Ｑ１−ＣｌＶ１）（ｅｘｐ（ａ（Ｖ１−Ｖｃ））＋ｅｘｐ（−ａ（Ｖ１−Ｖｃ）））
［数１１］
Ｂ＝（Ｑ２−ＣｌＶ２）（ｅｘｐ（ａ（Ｖ２−Ｖｃ））＋ｅｘｐ（−ａ（Ｖ２−Ｖｃ）））
である前記指数項、
を備えたハイブリッド双曲線正接関数を使用して、前記所望のシミュレーション期間の一部の間、ある１つのヒステリシスサイクルの始めから同じヒステリシスサイクルの終りまで、前記電圧が経時的に変化するに応じて前記強誘電性コンデンサに蓄積される電荷を判定する段階を含む、段階；
によって導出される前記コンデンサ・モデル；
を具備することを特徴とする強誘電性回路シミュレータ装置。
【請求項４】
強誘電性コンデンサ・モデルに従って強誘電性コンデンサのシミュレーションを行なう方法であって：
第１導電コンデンサ電極（４０）と、第２導電コンデンサ電極（４４）と、前記第１導電コンデンサ電極と前記第２導電コンデンサ電極との間の強誘電性レベル間誘電体（４２）とを有する強誘電性コンデンサを設ける段階であって、前記第１導電コンデンサ電極、前記第２導電コンデンサ電極および前記強誘電性レベル間誘電体の幾何学的形状はコンピュータ設計ファイル（５４４）に格納される、段階；
複数のディフォルト温度シミュレーション値（５４０）をメモリに格納する段階；
前記強誘電性コンデンサのシミュレーションが行なわれる温度を与える段階（１０２）；
前記温度に応じて、前記複数のディフォルト温度シミュレーション値を、複数の温度補正されたシミュレーション値に修正する段階（１０４）；および
前記複数の温度補正されたシミュレーション値を利用して、コンピュータにより前記強誘電性コンデンサの動作のシミュレーションを行なう段階（１１０〜１２０）であって、前記強誘電性コンデンサ・モデルは：
経時的に複数のデータ点をヒストリ・データ・ファイル（５４２）に格納する段階（１１６）であって、前記複数のデータ点は電圧値および対応する電荷蓄積値を含む最大電圧／電荷（Ｖ，Ｑ）データ点と、電圧値および対応する電荷蓄積値を含む最小電圧／電荷（Ｖ，Ｑ）データ点との双方を含み、前記最大データ点および最小データ点は常に前記強誘電性コンデンサの外部ヒステリシス・ループの上にまたはその内部に存在する折り返し点に対応する、段階；および
所望のシミュレーション期間の一部の間、ある１つのヒステリシスサイクルの始めから同じヒステリシスサイクルの終りまで、経時的に前記強誘電性コンデンサ両端にかかる電圧を変化させる段階（１１０）であって、前記経時的に電圧を変化させる段階は、
（Ａ）前記電圧を前記１つのヒステリシスサイクルの始めにおける初期電圧点から高い電圧点へと立ち上げ、かつ次に低い電圧点に低下させ、かつ次に前記１つのヒステリシスサイクルの終りにおける前記初期電圧点に戻して、前記強誘電性コンデンサの完全なヒステリシス・サイクルを形成する段階と、
（Ｂ）前記ヒストリ・データ・ファイルにおける（ｉ）データ・ヒストリ点および（ｉｉ）前記完全なヒステリシスサイクルの経時的な前記高いおよび低い電圧点を使用することにより曲線当てはめ（１１２）オペレーションを実行して前記強誘電性コンデンサをモデル化する段階とを含み、前記曲線当てはめオペレーションを実行する段階はさらに前記ヒストリ・データ・ファイルにおける折り返し点を使用して計算されたパラメータを含めて、指数項
［数３］
0003662090.tif 000057

ただし、
Ｖは、電圧／電荷点からの電圧であり、
Ｖｃは、メモリからの初期保磁電圧（initial coercive voltage）パラメータであり、Ｖが増加するとき、正であり、Ｖが低下するとき、負であり、
Ｑ０は、メモリからの初期飽和強誘電性電荷パラメータであり、
Ｃｌは、メモリからの初期非強誘電性コンデンサ容量パラメータであり、
ａは、メモリから読み出した曲線整形パラメータであり、
αは、０と１との間の値であり、
βは、０と１との間の値であり、
パラメータαおよびβは前記ヒストリ・データ・ファイルにおける折り返し点を使用して、
［数４］
α＝（ｂ２Ａ−ａ２Ｂ）／（ａ１ｂ２−ａ２ｂ１）
［数５］
β＝（ｂ１Ａ−ａ１Ｂ）／（ａ１ｂ２−ａ２ｂ１）
によって計算され、ここで
［数６］
ａ１＝Ｑ０ｅｘｐ（ａ（Ｖ１−Ｖｃ））
［数７］
ａ２＝Ｑ０ｅｘｐ（−ａ（Ｖ１−Ｖｃ））
［数８］
ｂ１＝Ｑ０ｅｘｐ（ａ（Ｖ２−Ｖｃ））
［数９］
ｂ２＝Ｑ０ｅｘｐ（−ａ（Ｖ２−Ｖｃ））
［数１０］
Ａ＝（Ｑ１−ＣｌＶ１）（ｅｘｐ（ａ（Ｖ１−Ｖｃ））＋ｅｘｐ（−ａ（Ｖ１−Ｖｃ）））
［数１１］
Ｂ＝（Ｑ２−ＣｌＶ２）（ｅｘｐ（ａ（Ｖ２−Ｖｃ））＋ｅｘｐ（−ａ（Ｖ２−Ｖｃ）））
である前記指数項、
を備えたハイブリッド双曲線正接関数を使用して、前記所望のシミュレーション期間の一部の間、ある１つのヒステリシスサイクルの始めから同じヒステリシスサイクルの終りまで、前記電圧が経時的に変化するに応じて前記強誘電性コンデンサに蓄積される電荷を判定する段階を含む、段階；
によって導出される、前記強誘電性コンデンサの動作のシミュレーションを行なう段階；
を具備することを特徴とする強誘電性コンデンサのシミュレーションを行なう方法。
【請求項５】
強誘電性コンデンサ（２０）をモデリングする方法であって：
経時的に複数のデータ点（１１６）をヒストリ・データ・ファイル（５４２）に格納する段階であって、前記複数のデータ点は、電圧値および対応する電荷蓄積値を含む最大電圧／電荷（Ｖ，Ｑ）データ点と、電圧値および対応する電荷蓄積値を含む最小電圧／電荷（Ｖ，Ｑ）データ点の双方を含み、前記最大データ点および前記最小データ点は前記強誘電性コンデンサの外部ヒステリシス・ループの上またはその内部に常に存在する折り返し点に対応する、段階；および
所望のシミュレーション期間の一部の間、ある１つのヒステリシスサイクルの始めから同じヒステリシスサイクルの終りまで、経時的に前記強誘電性コンデンサ両端にかかる電圧を変化させる段階（１１０）であって、前記経時的に電圧を変化させる段階は、
（Ａ）前記電圧を前記１つのヒステリシスサイクルの始めにおける初期電圧点から高い電圧点へと立ち上げ、かつ次に低い電圧点に低下させ、かつ次に前記１つのヒステリシスサイクルの終りにおける前記初期電圧点に戻して、前記強誘電性コンデンサの完全なヒステリシス・サイクルを形成する段階と、
（Ｂ）前記ヒストリ・データ・ファイルにおける（ｉ）データ・ヒストリ点および（ｉｉ）前記完全なヒステリシスサイクルの経時的な前記高いおよび低い電圧点を使用することにより曲線当てはめ（１１２）オペレーションを実行して前記強誘電性コンデンサをモデル化する段階とを含み、前記曲線当てはめオペレーションを実行する段階はさらに前記ヒストリ・データ・ファイルにおける折り返し点を使用して計算されたパラメータを含めて、指数項
［数３］
0003662090.tif 000058

ただし、
Ｖは、電圧／電荷点からの電圧であり、
Ｖｃは、メモリからの初期保磁電圧（initial coercive voltage）パラメータであり、Ｖが増加するとき、正であり、Ｖが低下するとき、負であり、
Ｑ０は、メモリからの初期飽和強誘電性電荷パラメータであり、
Ｃｌは、メモリからの初期非強誘電性コンデンサ容量パラメータであり、
ａは、メモリから読み出した曲線整形パラメータであり、
αは、０と１との間の値であり、
βは、０と１との間の値であり、
パラメータαおよびβは前記ヒストリ・データ・ファイルにおける折り返し点を使用して、
［数４］
α＝（ｂ２Ａ−ａ２Ｂ）／（ａ１ｂ２−ａ２ｂ１）
［数５］
β＝（ｂ１Ａ−ａ１Ｂ）／（ａ１ｂ２−ａ２ｂ１）
によって計算され、ここで
［数６］
ａ１＝Ｑ０ｅｘｐ（ａ（Ｖ１−Ｖｃ））
［数７］
ａ２＝Ｑ０ｅｘｐ（−ａ（Ｖ１−Ｖｃ））
［数８］
ｂ１＝Ｑ０ｅｘｐ（ａ（Ｖ２−Ｖｃ））
［数９］
ｂ２＝Ｑ０ｅｘｐ（−ａ（Ｖ２−Ｖｃ））
［数１０］
Ａ＝（Ｑ１−ＣｌＶ１）（ｅｘｐ（ａ（Ｖ１−Ｖｃ））＋ｅｘｐ（−ａ（Ｖ１−Ｖｃ）））
［数１１］
Ｂ＝（Ｑ２−ＣｌＶ２）（ｅｘｐ（ａ（Ｖ２−Ｖｃ））＋ｅｘｐ（−ａ（Ｖ２−Ｖｃ）））
である前記指数項、
を備えたハイブリッド双曲線正接関数を使用して、前記所望のシミュレーション期間の一部の間、ある１つのヒステリシスサイクルの始めから同じヒステリシスサイクルの終りまで、前記電圧が時間的に変化するに応じて前記強誘電性コンデンサに蓄積される電荷を判定する段階を含む、段階；
を具備することを特徴とする強誘電性コンデンサ（２０）をモデリングする方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、一般に集積回路製造に関し、さらに詳しくは、集積回路用の強誘電性メモリ・デバイスのシミュレーションおよび製造に関する。
【０００２】
【従来の技術】
コンピュータが機能するためには、集積回路業界は、データをを格納できるようにメモリ集積回路や、メモリ・セルを内蔵する集積回路を製造しなければならない。この格納されたデータは、中央処理ユニット（ＣＰＵ）ＩＣによって処理され、有用なオペレーションを実行する。コンピュータ業界用に集積回路業界によって製造される一種のメモリ・セルに、強誘電性メモリ・セル(ferroelectric memory cell) 呼ばれるものがある。
【０００３】
強誘電性メモリ・セルは、図１に示すようなヒステリシス・ループ(hysteresis loop) によって特徴づけられる。図１は、−５ボルトから５ボルトまで延びるヒステリシス・ループである点線を示す。強誘電性コンデンサの２つのコンデンサ電極が＋５ボルトの差動電圧にバイアスされると、正電荷がコンデンサに蓄積される。この電圧が５ボルトから０ボルトになると、コンデンサは、電圧がゼロのとき、図１の上部に示すように正電荷または正極性を保持する。強誘電性コンデンサ両端の電圧が−５ボルトにされ、次に０ボルトに開放されると、強誘電性デバイスに蓄積された電荷は、電圧がゼロのとき、図１の極性軸の下の部分を介して示されるように、負になる。従って、２つの導電コンデンサ電極間の強誘電性誘電体は、以前印加した電圧（＋５ｖまたは−５ｖ）に応じて、２つの状態（論理０および論理１）のうち一方にプログラムできる。
【０００４】
これらの強誘電性メモリ・セルは、ＤＲＡＭと同様に小さいセル表面積を有し、ＤＲＡＭのようにリフレッシュ用回路を必要とせず、不揮発性であり、ＤＲＡＭのようにパワーをオフしても電荷またはデータを失わず、またＤＲＡＭに比べてラジエーション・ハード(radiation hard)であり、ソフト・エラー・レートが低く、ＤＲＡＭセルや他の同様なメモリ・セル構造に対して他の利点を有するため、強誘電性メモリ・セルは有利である。しかし、強誘電性セルは、これらの強誘電性回路のシミュレーションおよび設計が不十分であり、また実施するのが困難なため、既存の集積回路設計や既存のコンピュータ設計内に広く取り入れられなかった。強誘電性セルは設計段階で適切にモデリングできない場合、回路設計者は、強誘電性コンデンサをプロセス・フローおよび集積回路レイアウト内に設計できない。
【０００５】
図１は、Millerモデルと呼ばれるヒステリシス・ループをモデリングする従来の方法を示す。Millerモデルは、図１において点線によって示される大ヒステリシス・ループと、図１において式Ｐ＝Ｐ0 ｔａｎｈ（Ｆ（Ｖ））＋Ｃ0 ｘＶを用いて示されるすべての小内部ヒステリシス・ループとをモデルの当てはめ(model fitting) を行い、ここでＰは分極であり、Ｐ0 は最大分極であり、Ｆ（Ｖ）は電圧のある関数であり、Ｃ0 は容量であり、Ｖはモデルの動作電圧である。図１は、この双曲線正接モデルを利用した場合、ループ歩行(loop walking)１０が生じることがあり、ここでループ歩行は実際の物理的動作に対して極めて不正確であることを示す。ループ歩行現象を説明するため、図１のヒステリシス曲線を生じるコンデンサが５ボルトに充電されることを想定する。５ボルトに露出された後、電圧は０まで低下し、次に電圧は、図１に示すように、−．３ボルトと＋．３ボルトとの間で実質的に振動する。小さな正弦曲線の−．３ボルトから＋．３ボルトの振動について電荷を保持するモデルの代わりに、Millerモデルを利用すると、Millerモデルは電荷を減衰させ、あるいは図１に示すように小ヒステリシス・ループをゼロ分極に向けて歩行させる。これは、強誘電性セルは、分極が経時的にゼロに低下せずに、小さなヒステリシス・ループを現在の分極の付近に維持すべきなので、物理的に正しくない。さらに、曲線１０は、小ヒステリシス・ループの形でもなく、これはこのモデルの致命的な欠陥である。
【０００６】
従って、経時的に強誘電性コンデンサに印加される複雑な電圧関数はMillerモデルによってモデリングできない。Millerモデルによって生じるこのループ歩行および小ループ形状のひずみの結果、Millerモデルは強誘電性回路設計に対して効果的でなくなる。実際に、Millerモデルを利用する設計サイクルは時間的に非効率的かつ非効果的であり、設計プロセスを何度も繰り返さないと、適切に生産できない部品が製造されることになりかねない。
【０００７】
図２は、図１に示すヒステリシス曲線と同様な別のヒステレシス曲線を示す。図２は、強誘電性コンデンサのヒステレシス曲線をモデリングするために、線形補間(linear interpolation)または線形近似(linear approximation)が回路設計者によって用いられることを示す。曲率(curvature) および形状ならびにヒステリシス曲線を緊密に追従するのではなく、この線形モデルは、ヒステリシス曲線の右上の最大電圧／電荷ポイントと、分極に応じてバイナリ０値またはバイナリ１値のいずれかとなるゼロ電圧プログラム・ポイントとの間に直線が存在することを想定する。このモデルにより、強誘電性コンデンサの機能を大まかに推測することはできるが、強誘電性回路を高い歩留りで、時間効率的に製造できるように、複雑な強誘電性回路および正確な強誘電性モデルを形成するためには不十分である。一般に、非線形電気デバイスをモデリングするための線形手法は、簡単で計算しやすいが、一般に常に不十分で、集積回路デバイスの誤った製造や誤動作を生じる。従って、線形モデルを利用して設計・製造された非線型デバイスは、最初の製造時には動作しない可能性が高く、実世界の条件のために設計を最適化するためには、何度も繰り返し製造する必要があり、時間と費用が浪費される。
【０００８】
従来技術で利用される別の方法に、Zurcher らによって開発されたガウス表面積分モデル(Gaussian surface integral model) がある。このモデルを図３に示す。図３は、集積回路に設計した場合の強誘電性コンデンサは、強誘電性コンデンサ部分と、ロード／ビット・ライン・コンデンサ部分とによって構成されることを示す。これらのコンデンサ部分は、複数の無限小ガウス表面(infinitesimal Gaussian surface)または薄ガウス表面(thin Gaussian surface) に分離でき、それぞれは、誘電率，Ｅフィールド，層の厚さ，保磁電界(coercive field)および自発分極(spontaneous polarization)などの複数のパラメータによって特徴づけられる。このモデルは演算集約的であり、モデルのパラメータ化は極めて難しい。このモデルは、大きな行列を何度も（１０００〜３０００回）解く必要があり、任意の時間に格納された多数（５０〜１００個）のパラメータを必要とする。回路のシミュレーションを行う際に、強誘電性モデルの両端の電圧は頻繁に変化し、コンデンサの両端の各インクリメント電圧は、モデルを補正して、電圧変化に応答してコンデンサの適正電荷を与えるためには、Zurcher モデルが数千とはいわないまでも数百の演算を計算する必要がある。このように演算集約的な動作のため、Zurcher モデルを実際の回路シミュレータ内で時間効率的に利用することは不可能である。なぜならば、Zurcher モデルを利用することにより、回路設計者がこの時間を要するシミュレーション・モデルを利用して多数の設計を反復し、問題を解くことが実際にできないところまで、シミュレーション時間が大幅に増加するためである。Zurcher モデルの時間のかかる演算を要するという性質は、わずか７つのガウス表面について以下のZurcher 式を解かなければならないことにより容易に理解されよう：
0003662090.tif 000002
【０００９】
【発明が解決しようとする課題】
強誘電性回路の設計で利用されるか、強誘電性回路の設計における利用が検討されているMillerモデル，線形モデルおよびZurcher モデルは、時間効率的かつコスト効率的な方法で強誘電性デバイスを設計することに不適切なことが明白である。Millerモデルのようにループ歩行したり、形状不正確さがなく、従来利用された線形近似よりも正確で、Zurcher モデルよりも演算集約的でなく、しかも演算的に御しやすく、正確で、時間／コスト効果的な、改善された強誘電性モデルが必要とされる。
【００１０】
【実施例】
図示を簡単かつ明確にするため、図面に示す要素は必ずしも縮尺どおりではない。例えば、一部の要素の寸法は分かりやすいように他の要素に比べて誇張されている。さらに、適切と思われるところでは、対応する要素または同様な要素を表すため、図面を通じて参照番号を繰り返し用いている。
【００１１】
図４は、電圧であるＸ軸と、分極または蓄積電荷であるＹ軸のヒステリシス曲線を示す。強誘電性セルについて、強誘電性セルは３ボルトの最大電圧および−３ボルトの最小電圧を受ける。強誘電性コンデンサが３ボルト差に露出され、次にこの３ボルト差が０ボルトに降下すると、静止点(quiescent point) １２は、強誘電性コンデンサを生じさせる電荷となる。コンデンサ両端の電圧が−３ボルトに駆動されると、０ボルトに低下された強誘電性コンデンサは静止動作点１４に達し、図４に示すように負電荷を蓄積する。ほとんどの場合、点１２は論理０を表し、点１４は論理１を表す。ただし、点１２が論理１で、点１４が論理０となるように、回路設計者は強誘電性メモリ・セルを設計してもかまわない。論理１と論理０の選択は、アクティブ・ハイとアクティブ・ローのうちの一方であり、設計上の選択である。
【００１２】
図５は、半導体基板上に形成したときの４ビット・セルとその回路構成を示す。図５は、特定のビット・セル１６を示す。ビット・セル１６は、トランジスタ１８を収容する。トランジスタ１８は、ワード・ラインに結合されたゲート電極と、ビット・ラインに結合されたドレイン電極とを有するＭＯＳトランジスタである。トランジスタ１８のソース／ドレイン電極は、図５の強誘電性コンデンサ２０に結合される。強誘電性コンデンサ２０の第２端子は、図５に示すように駆動ラインに結合される。データ値は、ビット・ラインを介してビット・セル１６に対して読み込まれ、また読み出され、一方ワード・ラインは、強誘電性コンデンサ２０に蓄積された電荷に対するアクセスを制御する。通常ＤＲＡＭ構成において接地される駆動ラインは、駆動回路に結合され、この回路により駆動ラインは３ボルトまたは０ボルトのいずれかでバイアスできる。この駆動ラインのバイアス動作は、ビット・ラインをローに設定し、駆動ラインを３ボルトに設定して、強誘電性コンデンサの両端で３ボルト電位に達するため、またビット・ラインをハイ（＋３ボルト）に設定し、駆動ラインをロー（０ボルト）に設定して、強誘電性コンデンサの両端で負電位に達するために必要となる。コンデンサ２０の両端で３ボルトおよび−３ボルトの両方を得るために、ある設計で可能なように駆動ラインが接地されると、ビットラインを３ボルトおよび＋３ボルトの両方に駆動できなければならない。従って、この場合のビット・ラインはバイポーラ駆動回路によって構成しなければならない。このバイポーラ駆動回路を避け、３ボルト電源および接地電源のみを利用するためには、駆動ラインは、コンデンサ２０の両端で負または正の電位を発生すべく接地または３ボルトに駆動できるように設計される。上記の例は＋／−３ボルトを利用するが、任意の電圧方式も利用できる。
【００１３】
図６は、タイミング図を示し、ここでこのタイミング図の最初の三分の一は、ライト・オペレーションを示し、ここで論理０が図５のコンデンサ２０に書き込まれる。図６の中央部分は、図５のコンデンサ２０に論理１を書き込むために用いられるプロセスを示す。図６の右側は、コンデンサ２０に蓄積された論理値を読み出すために実行されるリード・オペレーションを示す。
【００１４】
論理０を書き込むため、ワード・ラインは論理１（すなわち３ボルト）に設定される。さらに、駆動ラインは３ボルトまたは論理１に駆動され、論理０に落とされる。ビット・ラインは、０ボルトに接地されたままである。駆動ラインが３ボルトで、ビット・ラインが０ボルトのとき、図５のコンデンサ２０の両端は＋３ボルト電位となり、強誘電性コンデンサは図４の点１３にバイアスされる。電圧が除去され、ワード・ライン，駆動ラインおよびビット・ラインがすべて０ボルトになると、コンデンサ２０は図４の静止点１２に達し、論理０を蓄積する。図６の中央部分を介して論理１を書き込むためには、ワード・ラインは３ボルトに駆動され、駆動ラインは３ボルトに駆動され、次に接地に駆動され、ビット・ラインは３ボルトまたは論理１に駆動される。ビット・ラインおよび駆動ラインがともに３ボルトのとき、強誘電性コンデンサ両端の電位差は０ボルトに維持される。しかし、ビット・ラインが３ボルトのままで、駆動ラインが０ボルトに低下すると、図５の強誘電性コンデンサ２０の両端に−３ボルト電位が生じ、その結果、強誘電性コンデンサは図４の点１５に駆動される。ビット・ラインが接地電位に戻ると、図５の強誘電性コンデンサ２０は図４の静止点１４に達し、それにより論理１値を蓄積する。
【００１５】
図５の強誘電性コンデンサから蓄積された値を読み出す場合、ワード・ラインは３ボルトに駆動され、駆動ラインは短い時間期間の間３ボルトに駆動される。駆動ラインが３ボルトに駆動されると、もしコンデンサが静止点１２の場合、電荷の点で点１３と点１２との間の差は小さいので、少量の電流がビット・ラインに流れる。しかし、コンデンサ２０の動作点が図４の点１４の場合、点１３と点１４との間の差は、点１３と点１２との間の差よりも大きいので、大電流がビット・ライン上で検出される。従って、ビット・ライン上の電流または電圧差を電流の関数として検出することにより、ビット・ラインに結合された検出回路は、強誘電性コンデンサ２０に論理０または論理１が蓄積されたかを判定できる。ただし、この読み出す段階は、強誘電性コンデンサ２０に蓄積された論理知を本質的に破壊する。従って、各リード・オペレーションの次にリライト・オペレーションを行わなければならず、ここで強誘電性コンデンサ２０に以前蓄積された値は、図６に示すように強誘電性コンデンサに再度書き込まれる。リードの直後のこのリライトは、コンデンサ２０の電荷を、リード・オペレーションが生じる前に維持していた状態に復元するために必要となる。この種のリライト・オペレーションは、ＤＲＡＭ回路で実行されるリライトと同様である。
【００１６】
図７は、図５に示す強誘電性ビット・セルの断面図を示す。図７は、図５のトランジスタ１８と、図５のビット・セル・コンデンサ２０とを示す。図７において、Ｐ−型シリコン基板２２が設けられる。窒化物マスク層を利用して、バード・ビーク効果(birds-beak effects)を除去し、熱酸化物を約４，０００オングストロームから８，０００オングストロームの二酸化シリコン厚に成長させることにより、厚いフィールド分離層３４が形成される。注意すべき点は、トレンチ分離，シリコンのポリシリコン緩衝ローカル酸化（ＰＢＬ：polysilicon buffered local oxidation）など、他の分離方式も利用できることである。ゲート誘電層２８が形成され、ここでこのゲート誘電層は一般に３０オングストロームから１２０オングストロームの厚さで、熱成長された二酸化シリコンまたは被着されたＴＥＯＳ(tetraethylorthosilicate) と、任意の窒化物界面または弗化物界面を有する熱酸化物部分とによって構成される合成誘電体のいずれかである。
【００１７】
ポリシリコン層は被着され、パターニングされて、図７に示すようにポリシリコン・ゲート電極３０を形成する。自己整合されたＬＤＤ(lightly doped drain) 注入２６が施され、ここで領域２６は低濃度にドーピングされたＮ−領域であり、ポリシリコン層３０の側壁に対して自己整合(self-aligned)される。次に、誘電層が被着され、ＲＩＥエッチングが施され、誘電スペーサ３２を形成し、この誘電スペーサ３２は通常窒化シリコンまたは二酸化シリコンのいずれかである。次に、このスペーサ３２を用いて、Ｎ＋注入２４を自己整合させ、トランジスタ１８のソースおよびドレインの形成を完成する。Ｎ＋領域２４を形成するために用いられるイオン注入工程の次に、各被着工程が行われ、ここでＴＥＯＳ層が誘電層３６ａとして被着される。このＴＥＯＳ層３６ａは、一般に１００ナノメートルの厚さである。このＴＥＯＳ層３６ａは任意である。次に、薄い窒化シリコン層３６ｂが被着される。この窒化シリコン層３６ｂは、一般に４５ナノメートル厚で、この層３６ｂはＴＥＯＳ層３６ａの上に被着される。この窒化シリコン層の上に、厚いＢＰＳＧ(borophosphosilicate glass) 層３６ｃが形成される。このＢＰＳＧ層は、一般に６００ナノメートル厚で、熱処理または高速熱処理（ＲＴＰ：rapid thermal processing) 方法を介して任意にリフローしてもよい。次に、図示のように、一般に１５ナノメートルの薄いＴＥＯＳの層がＴＥＯＳ誘電層３６ｄとしてＢＰＳＧの上に被着される。
【００１８】
誘電層３６ａ〜３６ｄの形成後に、導電層が被着され、パターニングされて、図７において電極４０として表される強誘電性コンデンサの第１電極を形成する。電極４０は、一般に、プラチナ，ルテニウム，酸化ルテニウムまたは強誘電性材料に悪影響を及ぼさない同様な導電層からなる。電極を形成する際に、酸化チタンまたはチタンなどの接着層(glue layer)を利用してもよい。次に、強誘電性材料が被着され、その後、電極４０を形成する際に用いた材料と同様な材料の第２導電層が被着される。強誘電性材料およびその上の導電材料は、同時工程を介してパターニングおよびエッチングされ、電極４４として記された自己整合第２電極と、自己整合強誘電性コンデンサ誘電領域４２とを形成する。一般に、強誘電性領域は、ジルコン酸チタン酸鉛（ＰＺＴ：lead zironate titanate），ジルコン酸チタン酸鉛ニオビウム，ジルコン酸チタン酸鉛ニオビウム・ランタン，チタン酸バリウム，チタン酸カルシウム，チタン酸ビスマス，チタン酸ストロンチウム，ジルコン酸鉛，ジルコン酸チタン酸鉛鉛ランタン，酸化ストロンチウム・ビスマス・タンタル（Ｙ１），ニオブ酸ストロンチウム・ビスマス，ニオブ酸タンタル酸ストロンチウム・ビスマスおよび／またはチタン酸鉛の一つまたはそれ以上の層の単独または組み合わせからなる。第２コンデンサ電極４４は、電極４０と材料は同様である。
【００１９】
分離誘電層３８は、電極４０，４４および誘電体４２からなる強誘電性コンデンサの上に被着される。次に、誘電層３８および誘電層３６ａ〜３６ｄを介して、開口部がエッチングされ、図７に示すように、ソースおよびドレイン２４，電極４４および電極４０のコンタクト部分を露出する。一般にアルミニウム・シリコン・銅の９８％−１％−１％混合物である導電金属層が被着され、パターニングされて、コンタクト４６を形成する。チタン／ＴｉＮ障壁は、拡散障壁層として、アルミニウム相互接続４６の下に一般に形成される。トップ・レベル・パッシベーション層４８は、層４６のアルミニウムの上に被着され、回路全体のパッシベーションを行う。従って、図７は、断面から見た、強誘電性セル全体の形成を示す。
図８は、図７に示すものと同様な強誘電性セルを示す。ただし、図８は、図７に示すような合成誘電体ではなく、層間誘電体３６を示す。さらに、図８において、強誘電性材料４２は、層４４のパターニングおよびエッチングとは別のフォトリソグラフィ／エッチング工程を介してパターニングおよびエッチングが施される。従って、図８に示す強誘電性蓄積セルは、一般に三層構造（「ウェディング・ケーキ」）強誘電性構造と呼ばれる。ウェディング・ケーキ構造は、上部電極４４と強誘電体４２とが互いに自己整合せず、フォトリソグラフィ・パターニングおよびエッチングの個別の工程によって形成される場合である。
【００２０】
強誘電性コンデンサの挙動は目的の現在時間以前の全ヒストリに依存するので、強誘電性コンデンサを回路素子してモデリングすることは困難である。以下の図面および説明において、図４〜図８の強誘電性特性，強誘電性回路および強誘電性デバイスのシミュレーションを行うシミュレーション方法について教示し、ここでこのシミュレーション方法は、図１〜図３に示すシミュレーション方法よりも優れている。以下のシミュレーション強誘電性モデルにおいて、このモデルは、電圧の局所極値と時間の関係を検出したときに、メモリのデータ・ファイルに電荷電圧点を格納することにより、強誘電性コンデンサの過去のヒストリを記録する。すなわち、経時的に電圧関数によってモデルを実行したときに、強誘電性モデルのヒステリシス・ループのＮ個の折り返し点または遷移点（Ｎは正の有限整数）を格納するメモリにヒストリ・テーブルが保持される。例えば、図１１〜図１７は、メモリに格納される折り返し点を示す。
【００２１】
高速かつ効率的な小さなヒストリ・データベースを維持するため、不必要な電圧／電荷（Ｖ，Ｑ）データ点はヒストリ・テーブルから削除される。従って、以下で教示するモデルは、演算的に高速で、リアルタイム・シミュレーションが可能で、しかも極めて正確である。以下で教示するモデルの強誘電性パラメータは、任意の動作温度で強誘電性デバイスのシミュレーションができるように、動作温度に従って調整される。好適に用いられる温度調整は多項式調整であり、所定の温度（好ましくは室温）にてディフォルトで与えられる強誘電性モデルの温度臨界パラメータ（Ｘ）は、次式によって変更される：
【００２２】
【数１】
Ｘ（Ｔ）＝Ｘ0 （１＋ｃ1 （△Ｔ）＋ｃ2 （△Ｔ）2 ）
ただし、
Ｘ0 は、ディフォルト室温パラメータであり、
ｃ1 は、メモリからの多項式定数であり、
ｃ2 は、メモリからの多項式定数である。
注意すべき点は、上記の多項式方法の代わりに、指数関数などの他の温度調整関数も利用できることである。
【００２３】
良好な強誘電性コンデンサ・モデルは、製造された強誘電性コンデンサにおいて多く観察されるいくつかの物理的条件を満たすべきである。第１の物理的条件は、コンデンサの以前のヒストリに拘わらず、分極およびＥフィールドは、強誘電性デバイスの飽和分極ループまたは外部ヒステリシス・ループの上またはその内部になければならない。さらに、任意のＥフィールドおよび分極における分極の導関数の大きさ（ｄＰ／ｄＥ）は、飽和ループより大きくてはならない。ここで教示するモデルでは、コンデンサの強誘電性ヒステリシスは非ローカル・メモリを有することを想定する。従って、強誘電性コンデンサは、特定の入力電圧において多くの可能な静止状態（Ｑ状態）を有することがあり、このＱ状態は、シミュレーションにおける以前の時間に経験した電気シミュレーションに依存する。例えば、強誘電性コンデンサの両端の電圧が０ボルトのとき、図４の点１２と点１４との間の複数の電荷点のうちの任意の一つの結果、以前のシミュレーション時間における強誘電性コンデンサ両端の電圧励起の過去のヒストリに依存する強誘電性コンデンサが得られる。強誘電性コンデンサの実験考察から、強誘電性コンデンサは非ローカル・メモリを内蔵し、図１を介して教示したMillerモデルではなく、本明細書で教示するモデルによってモデリングすべきであることがわかる。
【００２４】
Millerモデルなどのモデルでは、強誘電性コンデンサの飽和ループまたは大ヒステリシス・ループの曲線の当てはめ(curve fitting) を行うために、双曲線正接関数が用いられる。この式を以下に示す：
【００２５】
【数２】
Ｑ＝Ｑ0 ・ｔａｎｈ（ａ（Ｖ−Ｖc ））＋Ｃ1 Ｖ
ただし、
Ｖは、電圧／電荷点からの電圧であり、
Ｖc は、メモリからの初期保磁電圧(initial coercive voltage)パラメータであり、Ｖが増加するとき、Ｖc は正であり、Ｖが低下するとき、Ｖc は負であり、
Ｑ0 は、メモリからの初期飽和強誘電性電荷パラメータであり、
Ｃ1 は、メモリからの初期非強誘電性コンデンサ電荷パラメータであり、
ａは、メモリから読み出した曲線整形(curve shaping) パラメータである。
数２のこの双曲線正接関数は、強誘電性デバイスの大ループまたは外側ループを適度に当てはめるが、ヒストリのないMillerモデルについて明らかなように、ヒステリシス曲線の内側ループまたは小ループのシミュレーションを行うために適切に機能しない。以下で教示するモデルでは、小ループは、次式の指数項からなるハイブリッド双曲線正接関数を利用して、数学的に曲線の当てはめが行われる：
【００２６】
【数３】
0003662090.tif 000003
ただし、
Ｖは、電圧／電荷点からの電圧であり、
Ｖc は、メモリからの初期保磁電圧(initial coercive voltage)パラメータであり、Ｖが増加するとき、正であり、Ｖが低下するとき、負であり、
Ｑ0 は、メモリからの初期飽和強誘電性電荷パラメータであり、
Ｃ1 は、メモリからの初期非強誘電性コンデンサ容量パラメータであり、
ａは、メモリから読み出した曲線整形パラメータであり、
αは、０と１との間の値であり、
βは、０と１との間の値である。
数３は、電圧が変化したときの強誘電性コンデンサ両端の電荷を計算するために用いられる。パラメータαおよびβは、以下の式によりヒストリ・データにおける折り返し点を利用して計算される：
【００２７】
【数４】
α＝（ｂ2 Ａ−ａ2 Ｂ）／（ａ1 ｂ2 −ａ2 ｂ1 ）
【００２８】
【数５】
β＝（ｂ1 Ａ−ａ1 Ｂ）／（ａ1 ｂ2 −ａ2 ｂ1 ）
ただし、
【００２９】
【数６】
ａ1 ＝Ｑ0 ｅｘｐ（ａ（Ｖ1 −Ｖc ））
【００３０】
【数７】
ａ 2＝Ｑ0 ｅｘｐ（−ａ（Ｖ1 −Ｖc ））
【００３１】
【数８】
ｂ1 ＝Ｑ0 ｅｘｐ（ａ（Ｖ2 −Ｖc ））
【００３２】
【数９】
ｂ2 ＝Ｑ0 ｅｘｐ（−ａ（Ｖ2 −Ｖc ））
【００３３】
【数１０】
Ａ＝（Ｑ1 −Ｃ1 Ｖ1 ）（ｅｘｐ（ａ（Ｖ1 −Ｖc ））＋ｅｘｐ（−ａ（Ｖ1 −Ｖc ）））
【００３４】
【数１１】
Ｂ＝（Ｑ2 −Ｃ1 Ｖ2 ）（ｅｘｐ（ａ（Ｖ2 −Ｖc ））＋ｅｘｐ（−ａ（Ｖ2 −Ｖc ）））
上記の式において、データ・ヒストリ・ファイルからの２つのヒストリ折り返し点が用いられる。これら２つの折り返し点は、電圧／電荷点（Ｖ1 ，Ｑ1 ）と、（Ｖ2 ，Ｑ2 ）である。上記の式における折り返し点（Ｖ1 ，Ｑ1 ）は、ヒストリ・データ・ファイルにおいて最も最近格納された折り返し点である。（Ｖ1 ，Ｑ1 ）が正の折り返し点として参照される局所電圧最大値である場合、（Ｖ2 ，Ｑ2 ）は、ヒストリ・データ・ファイルにおいて（Ｖ1 ，Ｑ1 ）に対して隣接した局所電圧最小値で、負の折り返し点として参照される。同様に、（Ｖ1 ，Ｑ1 ）が負の折り返し点ならば、（Ｖ2 ，Ｑ2 ）はヒストリ・データ・ファイルにおいて（Ｖ1 ，Ｑ1 ）に対して隣接する正の折り返し点である。注意すべき点は、特定の条件において、正の折り返し点は負の電圧値を収容することがあり、また負の折り返し点は正の電圧値を収容することがあることである。ある状況では、モデル電圧が折り返し点（Ｖ2 ，Ｑ2 ）を超えるとき、（Ｖ2 ，Ｑ2 ）は（Ｖ1 ，Ｑ1 ）になり、ヒストリにおいて古い（Ｖ2 ，Ｑ 2 ）点よりも古い、古い（Ｖ2 ，Ｑ2 ）点に隣接する次の折り返し点は、新しい（Ｖ2 ，Ｑ2 ）点になり、ここで古いおよび新しい（Ｖ2 ，Ｑ2 ）点はともに正の折り返し点か、あるいはともに負の折り返し点のいずれかである。点（Ｖ2 ，Ｑ2 ）および（Ｖ1 ，Ｑ1 ）が何らかの理由で変化すると、αおよびβは上で教示したように再計算される。上記の式における折り返し点に関するさらに詳細な説明については、図１１〜図１７の例を参照されたい。さらに、Ｖcaパラメータは、Ｖc を（Ｖc ＋／−Ｖca）で置換することにより、上記の式に組み込むことができる。Ｖcaパラメータは、電圧軸に対して、ヒステリシスにおけるシフトに対処する。
【００３５】
図９は、本明細書で説明する強誘電性モデリングを実行するデータ処理システムを示す。図９は、データ・プロセッサ５０１を示す。データ・プロセッサ５０１は、複数の命令キュー(instruction queues)５０２を収容する命令ユニット５００を有する。命令ユニット５００は、図９のメモリ５３８からコンピュータ命令を受けて、これらの命令を命令キュー５０２に格納する。次に、命令は、発行論理(issue logic) ５０４を介して命令キュー５０２から選択される。これらの命令は、データ・プロセッサ５０１の特定のアーキテクチャに応じて、順番に、あるいはプログラムされた順番に関係なく選択してもよい。次に、発行論理５０４は、キュー５０２からの命令フェッチが分岐命令であるのか、整数命令であるのか、それとも浮動小数点命令であるのかを判定する。発行論理５０４によって検出された命令の種類に応じて、命令は整数ユニット５１０，分岐予測ユニット(branch prediction unit)５０６または浮動小数点ユニット５０８のうちの一つにディスパッチされる。従って、プロセッサ５０１は、最大３つのオペレーションを一度に並列処理できるスーパスカラ・アーキテクチャ(superscalar architecture)である。
【００３６】
整数ユニット５１０は、整数演算オペレーションを実行するために用いられ、加算，乗算，減算および除算オペレーションを論理５１４を介して実行する回路を有する。汎用整数レジスタ・ファイル５１８は、整数ユニット５１０によって用いるため一時的にデータ値を格納するために整数ユニット５１０内に配置される。分岐予測ユニット５０６は、分岐の方向（例えば、分岐をとるか、あるいは分岐をとらないか）を予測するために用いられ、コンピュータ命令実行の実行の流れを順番に制御する。浮動小数点ユニット５０８は、演算回路５１２を介して浮動小数点演算オペレーションを実行するために用いられる。浮動小数点ユニット５０８は、効率的なアクセスおよび利用のために過渡期間中に浮動小数点値を収容する浮動小数点汎用レジスタ・ファイル５１６を有する。
【００３７】
データ・プロセッサ５０１は、外部メモリ５３８から受け取ったタグおよびデータ／命令情報を格納する一体型命令およびデータ・キャッシュ５２２を有する。別のアーキテクチャでは、図９の一体型データ・キャッシュ５２２の代わりに、分離した命令およびデータ・キャッシュを代用してもよい。キャッシュ５２２は、キャッシュに格納されたデータのさまざまな特性を識別するために用いられるタグ・ビットが格納されることを示す。データ・プロセッサ５０１は、演算ユニット５１０，５０６，５０８からアドレス指定情報を受け取るために用いられるメモリ管理ユニット５２０を有する。これらの論理アドレスを受け取ると、ＭＭＵ５２０は論理アドレスから物理アドレスへの変換を実行し、この物理アドレスをキャッシュ５２２およびメモリ・ユニット５２４の両方に与える。ＭＭＵ５２０によって変換されたメモリ番地がキャッシュ内で見つかると、キャッシュ５２２はアクセスされ、データを機能ユニット５１０，５０６，５０８に与える。データ値がキャッシュ５２２にないと、メモリ・ユニット５２４は、外部メモリ５３８に対しシステム・インタフェース５３０を介してリード・オペレーションまたはライト・オペレーションを実行して、ユニット５１０，５０６，５０８によって必要とされるデータ値にアクセスする。従って、データ・プロセッサ５０１は、本明細書で教示されるように強誘電性コンデンサのシミュレーションを行うために、コンピュータ命令を実行するために用いられる一種のデータ・プロセッサである。
【００３８】
データ・プロセッサ５０１は、６４ビット・データ・バス５３２，３２ビット・アドレス・バス５３４および制御バス５３６を介して外部メモリにインタフェースする。これらのバスを介して、データ・プロセッサ５０１は、外部メモリ５３８に格納された強誘電性シミュレータ５４０にアクセスおよび実行できる。好適な実施例では、シミュレータ５４０は、ＳＡＢＥＲ回路シミュレータである。図９は、強誘電性モデル５４４も外部メモリに格納されることを示す。
【００３９】
本明細書の最後に、コード・セグメント２を記載する。コード・セグメント２は、データ・プロセッサ５０１が本明細書で教示されるように強誘電性コンデンサのシミュレーションができるようにするためＳＡＢＥＲシミュレータに内蔵される実際のコードである。また、本明細書は、シミュレーション中にコード・セグメント２によって用いられる、本明細書で教示される強誘電性モデルを定義する実際のＣコードであるコード・セグメント１も記載する。従って、コード・セグメント１は、図９の強誘電性モデル５４４に含まれるコードであり、コード・セグメント２は、図９のシミュレータ５４０の少なくとも一部である。ヒストリ・データ点またはヒストリ折り返し点は、強誘電性モデル５４４およびシミュレータ５４０によって用いられるべくヒストリ・ファイル５４２に格納される。このヒストリ・ファイル５４２は、電荷／電圧データ点を与えるために必要であり、強誘電性コンデンサの両端の電圧がシミュレーション中に変化したときに、この強誘電性コンデンサに蓄積される電荷を正確に判定するために、この電荷／電圧データ点の間で、曲線モデリング・アルゴリズム（数３ないし数１１による）を実行できる。ヒストリ・データ・ファイルおよびその内容については、図１１〜図１６においてさらに詳しく説明する。
【００４０】
図１０は、図９のシステムを利用して強誘電性コンデンサのシミュレーションを行うために用いられる方法を示す。図１０は、ステップ１００から開始する。ステップ１００において、複数の初期強誘電性コンデンサ・パラメータがメモリから与えられる。以下のコード・セグメント１および２において強誘電体のシミュレーションのために用いられるパラメータは次の通りである：
モデル・パラメータ
コード・セグメント１および２で用いられる材料およびコンデンサ・パラメータは、以下の通りである。
ｐｏ    強誘電性コンデンサ（Ｑｏ）の最大分極
ｖｃ    強誘電性コンデンサの保磁電圧（Ｖ軸で測定されるヒステレシスの幅を決定する）
ｖｃａ    Ｖｃの非対称パラメータ（コンデンサに永久にトラップされる電荷などを補償するために、Ｖ軸でヒステレシス曲線をシフトさせる）
ａ    ヒステリシス曲線の勾配の整形パラメータ
ｃｌ    線形容量（非強誘電性Ｑ蓄積能力）
ｉｃ    強誘電性コンデンサ上の初期状態（ヒストリ開始点）
ｅｓｒ    強誘電性コンデンサの等価直列抵抗
ｒｌｅａｋ    強誘電性コンデンサの並列漏れ抵抗
ｌ    コンデンサ長（容量性領域を判定するために用いられる）
ｗ    コンデンサ幅（容量性領域を判定するために用いられる）
コード・セグメント１および２で用いられる温度パラメータ：
ｔｃｐｏ１    ｐｏパラメータについて数１の温度係数ｃ１
ｔｃｐｏ２    ｐｏパラメータについて数１の温度係数ｃ２
ｔｃｖｃ１    ｖｃパラメータについて数１の温度係数ｃ１
ｔｃｖｃ２    ｖｃパラメータについて数１の温度係数ｃ２
ｔｃａ１    整形パラメータａについて数１の温度係数ｃ１
ｔｃａ２    整形パラメータａについて数１の温度係数ｃ２
ｔｃｃｌ１    ｃｌパラメータについて数１の温度係数ｃ１
ｔｃｃｌ２    ｃｌパラメータについて数１の温度係数ｃ２
ｔｎｏｍ    パラメータ抽出温度（一般に室温）
コード・セグメント１および２で用いられる実行(Run) パラメータ：
ｄｐｖｂ    減極コンデンサ(Depolarized Capacitor) を生成するためのＶスタート
ｄｐｖｓ    減極コンデンサを生成するためのＶステップ
ｄｖｔｈ    分極を変更するために必要な最小Ｖシフト
ｖｄｏｔ    電圧の初期方向（正方向または負方向）
コード・セグメント１および２で用いられる後処理情報(Post-Processing Information)
ｖ    コンデンサ両端の電圧
ｖｅｓｒ    等価直列抵抗両端の電圧
ｖｃａｐ    強誘電性コンデンサおよび並列漏れ抵抗両端の電圧
ｈ    非線型強誘電性成分からのコンデンサ上の単位面積当たりの電荷
ｑｆ    非線型強誘電性成分からのコンデンサ上の電荷
ｑｌ    線形成分からのコンデンサ上の電荷
ｑｔ    コンデンサ上の全電荷
ｉｅｓｒ    直列抵抗における電流
ｉｌｅａｋ    漏れ抵抗における電流
物理パラメータｐｏ（Ｑｏ），ｖｃ（Ｖｃ），ｖｃａ（Ｖｃａ）ｃｌ（Ｃｌ）およびａは、製造された強誘電性デバイスを飽和まで測定し、またαおよびβをともに１に設定した数３を利用してこれらの実験結果の曲線当てはめを行うことにより、まず判定される。
【００４１】
上記のパラメータは、ステップ１００において一般に室温であるディフォルト温度（ｔｎｏｍ）で与えられる。注意すべき点は、本明細書で教示される上記以外の多くの他のパラメータ方式も利用でき、また本明細書に記載されるコード・セグメントにおいて用いられることである。上で与えられた温度係数は、本明細書で規定される多項式である数１で用いられ、任意の温度における動作のために強誘電性モデルを調整する。従って、強誘電性モデルは、２００℃またはコンピュータ・ユーザによって要求される任意の他の温度においてシミュレーションを行うことができる。この入力シミュレーション温度は、ステップ１０２において入力される。
【００４２】
ステップ１０４において、各温度臨界パラメータについて数１が用いられ、室温ディフォルト・パラメータをステップ１０２で入力した動作温度に調整する。シミュレーションが室温で行われる場合、ステップ１０４において温度調整は必要ない。
【００４３】
ステップ１０６において、ディフォルト・データ・ヒストリ・ファイルが作成される。一形態では、図９のディフォルト初期化データ・ヒストリ・ファイル５４２は、外側ヒステリシス・ループの終点（例えば、図４の点１３および点１５）を含むことができる。すなわち、データ・ヒストリ・テーブルは、２つの理論的な開始点を含むように初期化でき、ここで第１の点は−Ｖｓａｔボルト（本モデルで用いられる負飽和電圧）で含まれる電荷であり、第２の点は＋Ｖｓａｔボルト（本モデルで用いられる正飽和電圧）で含まれる電荷である。−Ｖｓａｔは、本モデルにおいて印加される最負(most-negative) 電圧よりも小さいか等しくなければならない。＋Ｖｓａｔは、本モデルにおいて印加される最正(most-positive) 電圧よりも大きいか等しくなければならない。別の実施例では、ディフォルト折り返し点はヒストリ・データ・ファイルに入れられず、その代わり、折り返し点によって区切られない領域で動作するときに、αおよびβに関する仮定が行われる。この場合、電圧Ｖが負方向の場合、βは１に設定され、数３のＶおよびＱを最後の折り返し点に設定して、数３はαについて解かれる。電圧Ｖが負方向の場合、αは１に設定され、ＶおよびＱを最後の折り返し点に設定して、数３はβについて解かれる。ヒストリ・データ・ファイルを初期化するこれら２つの方法は同等であり、交換可能である。以下の説明では、モデルが有意なヒストリ・データを得る前に、数３ないし数１１を介して初期Ｑ／Ｖ曲線モデリングを行うため、概してステップ１０６は、強誘電性コンデンサのヒステレシス特性内の２つのディフォルト・データ点を与えるものと想定する。ステップ１０８において、強誘電性コンデンサの初期状態は、本明細書で教示される各パラメータを利用して、以下で教示されるコードを実行することによって設定される。一般に、この初期状態は、図４に示すプログラム論理０データ点１２または図４のデータ点１４に示される論理１データ点のいずれかに設定される。上記の方法を利用して、開始点が飽和ループ上にあるように開始点が選択される。ただし、作成時にデータ・ヒストリ・ファイルに追加ヒストリが与えられる場合、ゼロ電圧およびゼロ電荷（図４の点１１）などの任意の開始点をステップ１０８の開始点として選択してもよい。従って、ステップ１０８は、特定の初期電圧についてコンデンサ上の初期電荷を設定する。
【００４４】
シミュレーションはステップ１１０から開始し、ここで強誘電性コンデンサ両端の電圧は、図９のシミュレータ５４０によって変更される。図１０をさらに詳しく説明するため、ここで図１１〜図１７に含まれる例を参照して図１０を説明する。図１０のステップ１１０において説明されるように経時的に変化される電圧は、第１時間期間について図１１に示される。図１１は、電圧が最初に高電圧点１に増加(ramp up) され、次に低電圧点２に低下され、次に０ボルトに戻されて、強誘電性コンデンサの完全なヒステリシス・サイクルを形成することを示す。図１１に示すこの変化する電圧に応答して強誘電性コンデンサに蓄積される電荷を判定するため、ステップ１１２が用いられる。図１０のステップ１１２において、ステップ１０６において作成されたディフォルト・ヒストリ・テーブルからのヒストリ・データがアクセスされ、数３〜数１１において示されるようにデータ・ヒストリ点間で曲線モデリングが行われる。従って、ｄｖｔｈ閾値より上の電圧の各小さな変化について、対応する電荷の変化が判定され、強誘電性コンデンサに蓄積される全電荷Ｑが数３〜数１１を介して正確に維持される。図１１において、電圧点１が得られると、ステップ１１４において、電圧が局所最大値または局所最小値に達したことを注目し、ここで局所最大値および局所最小値は極値(extrema) という。極値点すなわち局所最大値または局所最小値は、図１１における時間に対する電圧の導関数がゼロになるときを判定することにより図１１において求めることができる。図１１の点１における電圧は正電圧方向から負電圧方向に遷移しているので、点１における電圧導関数はゼロに近づき、ゼロに交差する。従って、点１は局所最大値であり、図９のヒストリ・データ・ファイル５４２に格納される正の折り返し点である。すなわち、点１の局所最大値が図１１において判定されると、図１０のステップ１１６は、図１１の電圧１に達したときの強誘電性コンデンサに存在する電荷をメモリに格納し、また図１１に示す最大点１においてコンデンサ両端の電圧を蓄積する。従って、一般的なヒストリ・ファイルは以下を含む：
【００４５】
【表１】
0003662090.tif 000004
ここで、（＋Ｖｓａｔ，Ｑ（＋Ｖｓａｔ））および（−Ｖｓａｔ，Ｑ（−Ｖｓａｔ））は、ステップ１０６においてディフォルト・ヒストリ・ファイルによって与えられる電圧および電荷の二次元の点である。表現（Ｖ（１），Ｑ（１））は、図１１において点１に遭遇する時点のコンデンサ上の電圧および電荷である。従って、図１１の点１における強誘電性コンデンサ両端のこの電荷／電圧点１は、上記のように図９のデータ・ヒストリ・ファイル５４２に格納される。次に、アルゴリズム１１８が実行され、効率的かつコンパクトなヒストリ・データ・ファイル５４２を維持するためにヒストリ・ファイル５４２から古いヒストリ・データ点を削除できるかどうかを判定する。古いヒストリ・データ点を選択的に削除するための条件については、図１１〜図１４の処理により削除は行われないので、図１５を参照してさらに詳しく説明する。データ・ヒストリ・テーブルについて、図１１のステップ１１６を介して更新されると、図１１における点１の存在のため、ステップ１１８においてデータ点を削除する必要はない。ステップ１２０を介してシミュレーションが終了になると、アルゴリズムは終了し、もしくは強誘電性コンデンサ両端の電圧が連続的に変更できるようにステップ１１０がループ方式で再実行される。
【００４６】
上記のように図１１の局所最大データ点１を格納した後、ステップ１１０〜１２０は、図１１における点２に対応する電荷電圧点を格納し、また電圧の降下に伴い、数３〜数１１を利用してコンデンサ上の電荷を連続的に更新するために繰り返される。点２は局所最小（局所極値）であり、データ・ヒストリ・ファイルの負の折り返し点部分に格納される。データ・ヒストリ・ファイル５４２は、負の折り返し点および正の折り返し点が遭遇した順序および時間を記憶し、そのためヒストリ・データ・ファイル５４２は点２が図１１の点１の直後に生じることを理解する：
【００４７】
【表２】
0003662090.tif 000005
図１２は、図１１の電圧と時間の波形について、電圧の関数としての強誘電性コンデンサに蓄積された電荷を示す。従って、図１２は、図１１に示す電圧励起から生じるヒステリシス・ループを示す。図１１からの点１および点２は、図１２のヒステリシス曲線に示される。
【００４８】
図１１においてゼロ・ボルトに戻った後、図１０のステップ１１０を介する電圧関数は図１３の電圧３まで増加され、次に、図１３の電圧４まで低下される。電圧４に達した後、強誘電性コンデンサ両端の電圧は図１３に示すようにゼロに戻る。図１０のステップ１１０〜１２０は、図１３の局所最大点３および極所最小点４を識別・格納して、本明細書で教示されるように数３を介して適切な曲線モデリングを行う。ステップ１１８において、図１５および図１６において以下で教示するように、データ・ヒストリ・ファイルのデータ点は削除できないと判断される。従って、データ・ヒストリ・ファイル５４２は、強誘電性コンデンサが図１３に示すように電圧励起された後、２つの局所最大点１，３および２つの局所最小点２，４を収容する：
【００４９】
【表３】
0003662090.tif 000006
図１４は、電圧点３，４を利用する強誘電性コンデンサの励起が図１２に示す外側ヒステリシス・ループ内にある小ヒステリシス・ループを生成することを示す。電圧点３，４が得られた後、図１０のステップ１１０〜１２０は継続し、ここで図１５に示されるように、電圧点５および電圧点６に達する。局所最大データ点５を格納した後、図１０のステップ１１８はヒストリ・データ・ファイルから点３，点４を選択的に削除する：
【００５０】
【表４】
0003662090.tif 000007
（Ｖ（５），Ｑ（５））
次に、図１０のステップ１１５に示されるように、局所データ点６はヒストリ・データ・ファイルに格納される。従って、図１５の終点においてゼロ・ボルトに達した後、データ・ヒストリ・ファイルは負の折り返し点２，６および正の折り返し点１，５のみを収容する：
【００５１】
【表５】
0003662090.tif 000008
従って、データ・ヒストリ・ファイルからデータ点を削除するための条件は次の通りである。上記の局所最大点５のような局所極値が求められると、すべての以前のデータ点は、点５において判定される電圧と比較され、ヒストリ・データ・ファイルに格納された局所最大値の電圧のいずれかが点５における電圧よりも小さいかどうかを判定する。局所最大点３は局所最大点５の電圧値よりも電圧が小さいことが図１５から明白である。従って、局所最大点３は、点５よりも小さい電圧を含むので、図９のヒストリ・ファイル５４２から削除できる。一般に、ファイル５４２における古い局所最大データ点が新しい局所最大データ点よりも小さいと判定されると、古い局所最大データ点は、それに続く局所最小値とともにファイル５４２から削除される。また、ファイル５４２における古い局所最小データ点が新しい局所最小データ点よりも大きいと判定されると、この古い局所最小データ点はそれに続く局所最大値とともにファイル５４２から削除される。従って、折り返し点５における電圧が折り返し点３における電圧よりも大きい場合、電荷／電圧点３（（Ｖ（３），Ｑ（３））として表される）は、時間的に点３の直後に生じる図１５における対応する局所最小点４とともにヒストリ・ファイル５４２から削除される。データ点１，２は、局所最大点１が局所最大値５よりも大きいので、図１５における点５に達した後も削除されない。このアルゴリズムはヒストリ・データ・ファイルにおいて遭遇し、格納される各折り返し点について反復されるので、アルゴリズムは、点１よりも戻ってヒストリ・ファイルを探す必要はない。なぜならば、点１より小さい全ての点は、点１が以前に遭遇し、格納されたときに削除されているはずであるためである。
【００５２】
注意すべき点は、この同じ削除法則は絶対値を利用して局所最小値についても同様に適用されることである。この局所最小値の削除方法については以下で説明し、ここで局所最大値の削除は図１５を利用して説明済みである。
【００５３】
図１６は、図１５からの電圧５，６の励起について横断される局所ヒステリシス曲線を示す。
【００５４】
図１７は、強誘電性コンデンサが電圧最大値７に駆動され、次に電圧最小値８に駆動されることを示す。局所最大値７は局所最大値５よりも小さく、かつ局所最大値１よりも小さいので、図１０のステップ１１８は、データ点５，６またはデータ点１，２をヒストリ・データベース５４２から削除しない：
【００５５】
【表６】
0003662090.tif 000009
（Ｖ（７），Ｑ（７））ただし、局所最小値についても同様に調べられる。従って、図１０のステップ１１８は、ヒストリ・データ・ファイル５４２内に残っている唯一２つの負の折り返し点である局所最小点２，６と点８を比較する。データ点６は絶対値としてデータ点８よりも小さいので（すなわち、点６は点８よりも負でないか、あるいは点６は点８よりもＶ軸に近い）、点６および対応する以降の局所最大点７は図９のデータベース５４２から削除される。従って、図１７の終点において０ボルトに達した後、局所最大値として格納されたデータ点は点１，５であり、局所最小値として格納されたデータ点は点２，８である：
【００５６】
【表７】
0003662090.tif 000010
従って、一般に、図１０のステップ１１８は、上記の条件について、局所最大値および最小値の対が絶対値として以降の極値よりも小さいと判定されると、これらの対を削除するために用いられる。注意すべき点は、どの点をデータベースから削除すべきかを判定する際に、データベースに追加される現在の電圧電荷の最大値または最小値と、全ての点を比較する必要はないことである。
【００５７】
コード・セグメント１，２を介して教示されるソフトウェアは、ソフトウェア要素５４０，５４４を含むように製造される製造品を介して強誘電性シミュレーションを可能にすべく設けることができる。これらの製造品は、ＥＰＲＯＭ，ＥＥＰＲＯＭ，ＲＯＭ，ＤＲＡＭ，ＳＲＡＭ，磁気記憶装置，テープ記憶装置，光記憶装置，コンパクトディスク（ＣＤ），フラッシュ・メモリ記憶装置，ネットワーク記憶装置またはコンピュータ実行可能なコードまたはコンピュータ・データ用の同様な記憶装置のうち一つまたはそれ以上を含むことができる。
【００５８】
以下のＣコードは、ＳＡＢＥＲ回路シミュレータと利用されるように設計されたコード・セグメントであり、このコード・セグメントは、本明細書で教示される強誘電性モデルをより明らかにするものである。
0003662090.tif 000011
0003662090.tif 000012
0003662090.tif 000013
0003662090.tif 000014
0003662090.tif 000015
0003662090.tif 000016
0003662090.tif 000017
0003662090.tif 000018
0003662090.tif 000019
【００５９】
0003662090.tif 000020
0003662090.tif 000021
0003662090.tif 000022
0003662090.tif 000023
【００６０】
0003662090.tif 000024
0003662090.tif 000025
0003662090.tif 000026
0003662090.tif 000027
0003662090.tif 000028
0003662090.tif 000029
【００６１】
0003662090.tif 000030
0003662090.tif 000031
0003662090.tif 000032
0003662090.tif 000033
0003662090.tif 000034
0003662090.tif 000035
0003662090.tif 000036
0003662090.tif 000037
0003662090.tif 000038
0003662090.tif 000039
以下は、上記のＣ強誘電性モデルを利用して、強誘電性コンデンサのシミュレーションを行い、強誘電性コンデンサを内蔵する集積回路のコスト効果的かつ効率的な製造を可能にするために用いられるＳＡＢＥＲコード・セグメントである：
0003662090.tif 000040
0003662090.tif 000041
【００６２】
0003662090.tif 000042
【００６３】
0003662090.tif 000043
0003662090.tif 000044
0003662090.tif 000045
0003662090.tif 000046
0003662090.tif 000047
0003662090.tif 000048
0003662090.tif 000049
【００６４】
0003662090.tif 000050
【００６５】
0003662090.tif 000051
0003662090.tif 000052
0003662090.tif 000053
本発明について特定の実施例を参照して図説してきたが、更なる修正および改善は当業者に想起される。例えば、本明細書で用いられる複数とは、２から無限大までの任意の数値を意味するものとし、特定の定数またはサブレンジに制限されない。本明細書で教示される強誘電性デバイスのシミュレーションを行うため、図９に示す以外の他のマイクロプロセッサ・システムも利用できる。図７および図８のデバイス以外の任意の強誘電性デバイスは、本明細書に教示されるようにシミュレーションを行うことができる。
【図面の簡単な説明】
【図１】ループ歩行問題と、小ヒステリシス・ループ形状不正確さを有する第１の従来の強誘電性モデリング方法を示すＸ−Ｙプロットである。
【図２】基本的に不正確な第２の従来の強誘電性モデリング方法を示すＸ−Ｙプロットである。
【図３】実際のシミュレーション用では演算負担の多い第３の従来の強誘電性モデリング方法を示すコンデンサ断面図である。
【図４】本発明により設計された強誘電性コンデンサのヒステリシス・ループを示すＸ−Ｙプロットである。
【図５】本発明により設計された強誘電性メモリ・アレイの一部を示す回路図である。
【図６】図５のメモリ・セルのライト論理０動作，ライト論理１動作およびメモリ・リード動作を示すタイミング図である。
【図７】本発明による強誘電性コンデンサを示す断面図である。
【図８】本発明による強誘電性コンデンサを示す断面図である。
【図９】本発明により強誘電性デバイスのシミュレーションを行うために用いられるデータ処理システムを示すブロック図である。
【図１０】本発明により強誘電性デバイスのシミュレーションを行う方法を示すフローチャートである。
【図１１】本発明によりヒストリ・データをヒストリ・データ・ファイルに保存し、このヒストリ・データを強誘電性シミュレーションのために利用する例を示すＸ−Ｙプロットである。
【図１２】本発明によりヒストリ・データをヒストリ・データ・ファイルに保存し、このヒストリ・データを強誘電性シミュレーションのために利用する例を示すＸ−Ｙプロットである。
【図１３】本発明によりヒストリ・データをヒストリ・データ・ファイルに保存し、このヒストリ・データを強誘電性シミュレーションのために利用する例を示すＸ−Ｙプロットである。
【図１４】本発明によりヒストリ・データをヒストリ・データ・ファイルに保存し、このヒストリ・データを強誘電性シミュレーションのために利用する例を示すＸ−Ｙプロットである。
【図１５】本発明によりヒストリ・データをヒストリ・データ・ファイルに保存し、このヒストリ・データを強誘電性シミュレーションのために利用する例を示すＸ−Ｙプロットである。
【図１６】本発明によりヒストリ・データをヒストリ・データ・ファイルに保存し、このヒストリ・データを強誘電性シミュレーションのために利用する例を示すＸ−Ｙプロットである。
【図１７】本発明によりヒストリ・データをヒストリ・データ・ファイルに保存し、このヒストリ・データを強誘電性シミュレーションのために利用する例を示すＸ−Ｙプロットである。
【符号の説明】
１２  静止点
１４  静止動作点
１６  ビット・セル
１８  トランジスタ
２０  強誘電性コンデンサ
２２  Ｐ型シリコン基板
２４  Ｎ＋注入
２６  ＬＤＤ領域
２８  ゲート誘電層
３０  ポリシリコン・ゲート電極
３２  誘電スペーサ
３４  厚いフィールド分離層
３６ａ  誘電層（ＴＥＯＳ層）
３６ｂ  窒化シリコン層
３６ｃ  ＢＰＳＧ層
３６ｄ  誘電層（ＴＥＯＳ層）
３８  分離誘電層
４０  第１電極
４２  誘電領域
４４  第２電極
４６  コンタクト（相互接続）
４８  パッシベーション層
５００  命令ユニット
５０１  データ・プロセッサ
５０２  命令キュー
５０４  発行論理
５０６  分岐予測ユニット
５０８  浮動小数点ユニット
５１０  整数ユニット
５１２  演算回路
５１４  論理
５１６  汎用レジスタ・ファイル
５１８  汎用整数レジスタ・ファイル
５２０  メモリ管理ユニット
５２２  一体型命令およびデータ・キャッシュ
５２４  メモリ・ユニット
５３０  システム・インタフェース
５３２  ６４ビット・データ・バス
５３４  ３２ビット・アドレス・バス
５３６  制御バス
５３８  外部メモリ
５４０  強誘電性シミュレータ
５４２  ヒストリ・ファイル
【図１】
0003662090.tif 000059
【図２】
0003662090.tif 000060
【図３】
0003662090.tif 000061
【図４】
0003662090.tif 000062
【図５】
0003662090.tif 000063
【図６】
0003662090.tif 000064
【図７】
0003662090.tif 000065
【図８】
0003662090.tif 000066
【図９】
0003662090.tif 000067
【図１０】
0003662090.tif 000068
【図１１】
0003662090.tif 000069
【図１２】
0003662090.tif 000070
【図１３】
0003662090.tif 000071
【図１４】
0003662090.tif 000072
【図１５】
0003662090.tif 000073
【図１６】
0003662090.tif 000074
【図１７】
0003662090.tif 000075