(57)【特許請求の範囲】
【請求項１】
複数のデータ処理回路が入出力回路を介して共通のバスに接続されたバスシステムで構成された情報処理装置において、
前記バスにそれぞれ接続した共通の入力回路及び出力回路と、
ＣＰＵコアと該ＣＰＵコアの後述する選択器に接続されない下位側に接続したキャッシュメモリとからなるＣＭＯＳで形成された演算処理回路からなるデータ処理回路を、複数個、半導体集積回路基板上に配置して形成した半導体チップと、
前記半導体チップ上に形成され、前記共通の入力回路と前記それぞれのＣＰＵコアの入力側を接続する局所バスと、
前記半導体チップ上に形成され、他の局所バスを介して前記共通の出力回路と前記何れか一つのＣＰＵコアの出力側とを選択的に接続する選択器を備え、
バスアービタからのバス使用許可信号をもとに前記選択器を操作して、共通の出力回路と前記何れか一つのＣＰＵコアの出力側間のみを選択的に切り換え接続することを特徴とする情報処理装置。
【請求項２】
請求項１の記載において、複数のデータ処理回路の中の少なくとも１つの回路は描画装置、画像音声入出力装置等の周辺機器の接続が可能で該周辺機器とのデータの遣り取りの制御を行うバス変換器の回路機能を有したことを特徴とする情報処理装置。
【請求項３】
請求項１の記載において、バス変換器の回路機能を有するデータ処理回路は局所バスを介して周辺機器に接続されたことを特徴とする情報処理装置。
【請求項４】
請求項１の記載において、入出力回路を共有するデータ処理回路の１つの回路が故障した時または不用になった時、切換手段が故障した、または不用になった前記データ処理回路を入出力回路に接続しないような選択入力信号を入力させるようにしたことを特徴とする情報処理装置。
【請求項５】
請求項１の記載において、全てのデータ処理回路をそれぞれ共通の半導体集積回路基板を含む複数の半導体集積回路基板上に形成することにより、データ処理回路の総数より前記半導体集積回路基板の総数を少なくし、前記半導体集積回路基板をさらに印刷回路基板上に搭載したことを特徴とする情報処理装置。
【請求項６】
請求項１または２の記載において、バス上に出力されたデータを監視して、データの出力が可能になった時、データ処理回路にデータの出力を許可するデータ出力許可信号を出力するデータ出力調停手段を有したことを特徴とする情報処理装置。
【請求項７】
請求項６の記載において、データ処理回路はバス上に出力されたアドレスデータに基づいて、当該データ処理回路に関係する処理が要求されているか否かを判定することを特徴とする情報処理装置。
【請求項８】
請求項３または５の記載において、バスまたは局所バスとデータ処理回路を接続する接続手段を有したことを特徴とする情報処理装置。
【請求項９】
請求項８の記載において、接続手段は半導体集積回路基板と印刷回路基板の端子をそれぞれ導電接続するコネクタであることを特徴とする情報処理装置。
【請求項１０】
請求項１記載において、半導体集積回路基板上に形成された複数のデータ処理回路は共にバス変換器の回路機能を有し、該データ処理回路には入出力回路を介してそれぞれ局所バスが接続されたことを特徴とする情報処理装置。
【請求項１１】
請求項１０の記載において、少なくとも１つの局所バスには、入出力回路を共有して共にバス変換器の回路機能を有し、それぞれに入出力回路を介して他の局所バスが接続される複数のデータ処理回路が接続されたことを特徴とする情報処理装置。
【請求項１２】
請求項１０または１１の記載において、バス変換器の回路機能を有するデータ処理回路によりそれぞれ入出力回路を介して接続される２つのバスまたは局所バスの動作周波数は互いに一致することを特徴とする情報処理装置。
【請求項１３】
請求項１０または１１の記載において、バス変換器の回路機能を有するデータ処理回路によりそれぞれ入出力回路を介して接続される２つのバスまたは局所バスの転送手順は互いに一致することを特徴とする情報処理装置。
【請求項１４】
請求項６の記載において、データ出力調停手段は共通の半導体集積回路基板上に形成された複数のデータ処理回路にそれぞれ付随して設けられたデータ出力調停回路であることを特徴とする情報処理装置。
【請求項１５】
請求項１４の記載において、複数のデータ出力調停回路の出力信号を監視し、該複数のデータ出力調停回路がそれぞれ付随して設けられたデータ処理回路の中の１つの回路だけが共通の入出力回路を介して共通のバスにデータの出力を可能にするデータ出力調停監視手段を有したことを特徴とする情報処理装置。
【請求項１６】
請求項１５の記載において、複数のデータ処理回路が形成される共通の半導体集積回路基板上に前記データ処理回路の出力信号を一時的に格納するデータ格納手段を有し、データ出力調停監視手段は１つだけ共通のバスにデータの出力を可能にしたデータ処理回路から前記共通のバスにデータが出力されている間に、他のデータ処理回路に付随して設けられたデータ出力調停回路が前記共通のバスにデータの出力を許可したことにより、付随する前記データ処理回路から出力されるデータを前記データ格納手段に格納させるようにしたことを特徴とする情報処理装置。
【請求項１７】
請求項１０または１１の記載において、バス変換器の回路機能を有するデータ処理回路によりそれぞれ入出力回路を介して接続される２つのバスまたは局所バスの動作周波数は互いに異なっており、前記バスまたは前記局所バスとの間でデータが転送される時には、前記データ処理回路は該回路内でデータの同期化処理を行うことを特徴とする情報処理装置。
【請求項１８】
請求項６または１５の記載において、共通の半導体集積回路基板上に形成された複数のデータ処理回路間を直接連絡する連絡回路と、前記データ処理回路と入出力回路および前記連絡回路の間に接続され、データ出力調停手段またはデータ出力調停回路から出力されるデータ出力許可信号に基づいて前記データ処理回路から出力されるデータの出力先を切り換える切換手段を有したことを特徴とする情報処理装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は演算処理回路、メモリコントローラ、バス変換器、通信アダプタ等の複数のデータ処理回路が入出力回路を介して共通のバスに接続されたバスシステムで構成される情報処理装置に関する。
【０００２】
【従来の技術】
情報処理装置に用いられるバスシステムに接続されるＣＰＵや周辺装置の数は年々増大しているため、接続されるＬＳＩの数も増加している。また、周辺装置の高速化の要請に伴い、バスシステムの布線長の短縮が求められている。これらバスシステムに接続されるＬＳＩの増加やバスシステムの布線長の短縮の要請に呼応して、マルチチップモジュール（ＭＣＭ）や印刷回路基板を用いてバスシステムを構成することにより、接続すべきＬＳＩを集約化して回路動作の高速化を図る等の工夫が成されている。
【０００３】
図１１は独立に機能するＬＳＩが実装されたバスシステムの従来例の構成を示す構成図、図１２および図１３はそれぞれＭＣＭおよび印刷回路基板を用いてＬＳＩの増加やバスシステムの布線長の短縮を図ったバスシステムを構成した従来例の構成を示す構成図である。
図１１に示すバスシステムにおいては、外部バス１に接続されるＬＳＩ３が外部バス１に接続される図示しない他のＬＳＩまたは入出力装置と信号、データの授受を行い、演算、データの加工や変換等の処理を行う。ＬＳＩ３内には半導体チップ（半導体集積回路基板）３０が封入されており、半導体チップ３０上にはＣＰＵコア３５、一次キャッシュメモリ３８、シーケンサ３６から成る演算処理回路４１、演算処理回路４１の周辺に形成された４つの入出力回路３１ａ〜３１ｄが写真蝕刻法等の周知の半導体製造技術により形成されている。演算処理回路４１内のシーケンサ３６は入出力回路３１ｂを介してバスアービタ２と接続されていて、外部バス１に接続される図示しない他のＬＳＩ等にＣＰＵコア３５がデータを出力する場合は、シーケンサ３６がバスアービタ２にバス権要求信号ＢＲＱを出力し、バスアービタ２は外部バス１のデータ専有状態を監視して、外部バス１にデータ出力が可能な状態になると、シーケンサ３６にバス使用許可信号ＢＧＲＡＮＴを出力する。
【０００４】
かかる情報処理回路の機能を拡張するには演算処理回路４１をより充実させなければならない。そのためには演算処理回路４１の形成領域、従って、半導体チップ３０の面積が大きくなるばかりでなく、回路設計に要する膨大な手間と時間が必要になるためレベルアップのための費用が掛かり過ぎてしまう。そこで、あまり多くの費用を掛けずに情報処理回路の機能を拡張するための工夫が成されてきた。ＭＣＭや印刷回路基板上への半導体チップの集約化はかかる工夫の例である。
図１２に示すバスシステムにおいては、情報処理装置を構成するＭＣＭ９上に２つの半導体チップ３０ｇ，３０ｈが搭載されており、半導体チップ３０ｇ，３０ｈは外部バス１から分岐された分岐外部バス１１と入出力回路３１ｅ，３１ｗを介してそれぞれ接続されている。半導体チップ３０ｇ，３０ｈ上には図示しないバス変換器とキャッシュコントローラの回路がそれぞれ形成されている。そして、バス変換器４３には入出力回路３１ｇとＩ／Ｏバス８０を介して入出力装置８１ａ〜８１ｄが接続され、キャッシュコントローラには入出力回路３１ｘとキャッシュバス８２を介して二次キャッシュメモリ８３が接続されている。
図１３に示すバスシステムにおいては、印刷回路基板９３上に基板バス１２と２つの論理機能ＬＳＩ３ｊ，３ｋが搭載され、基板バス１２が外部バス１とＬＳＩ構成された外部バッファ回路５５′を介して接続され、ＬＳＩ３ｊ，３ｋ上に形成されたバス変換器とキャッシュコントローラの内部のシーケンサから出力されたバス権要求信号ＢＲＱに応答して、バスアービタ２から出力されるバス使用許可信号ＢＧＲＡＮＴの有無に応じて、ＳＳＩ（Ｓｍａｌｌ  ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ  ）構成された選択回路５４′からバス接続切換え信号が出力され、基板バス１２に接続された外部バッファ回路５５′が切り換え動作を行い、外部バス１と基板バス１２に接続されるバス変換器とキャッシュコントローラを通信接続または通信分離させている。
【０００５】
これらの演算処理等の各種機能を果たすＬＳＩを搭載した情報処理装置において、図１１に示すバスシステムの場合は、外部バス１に接続されたＬＳＩ３の入出力回路３１ａは、例えば、演算処理回路４１がＣＭＯＳを含む回路要素で形成されている場合には、ＬＳＩ３が接続される外部バス１に対して容量素子として振る舞う。そのため、外部バス１に接続される図示しない他のＬＳＩまたは入出力装置から外部バス１に出力されるデータはパルス信号の形で出力されるので、入出力回路が多数になると、外部バス１に出力される高い周波数のパルス信号が積分されてパルス波形が失われてしまう。このように、外部バス１に接続される演算処理回路の数を増やして機能の向上を図ろうとすると、演算処理回路に接続される入出力回路の数も増えるから、そのためにバスシステムの動作周波数が制限される。
さらに、図１１に示すような半導体チップを複数個組み合わせて複合機能を有した情報処理回路を構成する場合には、ＬＳＩの外枠の１辺とＬＳＩに実装される半導体チップの１辺の比は例えば、２〜６になる。そのため、複数の集積回路が形成された複数の半導体チップを搭載並置されて構成されるバスシステムにおいてはバス線の総延長は長大になり、バスの動作周波数が一層制限される。
一方、バスに接続される磁気ディスク等の回転手段を有する情報保存読出装置や描画装置の数を増やして情報処理装置の機能を拡張したい場合がある。上述の理由により、動作周波数の低下を招かない範囲でバスに接続可能な入出力装置（Ｉ／Ｏ）の数は限られるから、このような場合にはＣＰＵが接続されるプロセサバスにバス変換器で構成されるバスブリッジを介してＩ／Ｏバスを接続することにより機能の拡張が図られている。
【０００６】
図１４は２つのＣＰＵ、大容量のメモリ、ハードディスク駆動装置（ＨＤＤ）等の装置が接続された複数のバスがバスブリッジを介して接続されたバスシステム構成の従来例を示したものである。この従来例では図１４に示すように、演算処理回路４１と主メモリ装置、キャッシュメモリおよび主メモリ制御回路から成る主記憶装置４９はプロセサバス１０に接続され、さらに、バスブリッジ３ｉを介してＩ／Ｏバス８０ｈが接続される。そして、Ｉ／Ｏバス８０ｈには情報処理装置として必要な入出力回路として、フロッピーディスク等の入出力回路を接続するためのバス変換器８１ｌ、ＨＤＤ入出力装置８１ｏ、グラフィックアダプタ８１ｎ、ＬＡＮアダプタ８１ｍが接続される。
ところで、１個当りのＨＤＤ入出力装置が管理できるＨＤＤの数は限られるから、ＨＤＤの記憶容量の拡張を図る場合はＩ／Ｏバス８０ｈに接続されるＨＤＤ入出力装置を増設して対応する。ＬＡＮアダプタ等の接続においても同様である。しかし、先に詳述したように、Ｉ／Ｏバス８０ｈに接続可能な入出力装置の数は動作周波数を確保するため制限されるので、この従来例ではＨＤＤ入出力装置を増設するためのＩ／Ｏバス８０ｉをバスブリッジ３ｊを介してＩ／Ｏバス８０ｈに接続して、入出力装置の増設を図っている。このように、Ｉ／Ｏバス８０ｈの下位階層にＩ／Ｏバス８０ｉを設けることで、より多くのＨＤＤ入出力装置８１ｑ〜８１ｕの接続を可能にしている。
【０００７】
【発明が解決しようとする課題】
図１２に示すように、ＭＣＭ９へ半導体チップ３０ｇ，３０ｈの集約を行って動作周波数の改善を図る等の工夫が成されているが、この場合でも、バスシステムの動作周波数の改善の度合いは低い。また、ＭＣＭ９に複数の半導体チップを集約することで、バス線の総延長は短くできるが、バスはＭＣＭ９内の分岐バス１１と外側の外部バス１とで性質が異なってしまう。即ち、容量負荷がＭＣＭ９の内部に引き込まれた分岐バス１１上に集中し、ＬＳＩ内外のバス線上を伝搬する信号の伝搬波形は容量負荷の反射波により歪み、信号の伝搬遅延は大きくなる。この伝搬遅延の抑制には電流駆動能力の高い大電力の入出力回路３１ｅ，３１ｗが必要となるが、ＬＳＩの消費電力も増大してしまうため、電流駆動能力の高い入出力回路３１ｅ，３１ｗのＭＣＭ９への実装が困難となる。従って、この情報処理装置においても同様に動作周波数が制限される。
また、上述のように入出力回路３１ｅ，３１ｗが外部バス１に対して容量素子として振る舞う場合には、ＭＣＭ９に複数の半導体チップを集約しても半導体チップ上に形成される入出力回路の数は削減できないため、この点でもバスシステムの動作周波数の改善効果が得られない。さらに、ＭＣＭ９内部の半導体チップ３０ｇ，３０ｈが故障した場合に、最悪の場合、故障した半導体チップ３０ｇ，３０ｈによる外部バス１線上への誤データ出力は避けられない。そのため、バスシステムに接続されたＭＣＭや他のＬＳＩの半導体チップを破壊しかねない。
【０００８】
さらに、図１３に示すように、印刷配線基板９３上に形成された外部バッファ回路５５′を用いて印刷回路基板９３内の論理機能ＬＳＩ３ｊ，３ｋに接続される基板バス１２を外部バス１に接続、分離または方向制御させるものにあっては、論理機能ＬＳＩ３ｊ，３ｋ、選択回路５４′、外部バッファ回路５５′はそれぞれ別々の半導体製造工程を経て製造されるため、不可避的な不純物拡散量のばらつきにより、各々の集積回路中を伝播するクロック信号の同期タイミングがばらついてしまう。
従って、このバスシステムが誤動作しないようするためには上記各々の集積回路のクロック信号の同期タイミングの製造過程におけるばらつきを調べて統計的な安全率を見込んだ動作周波数を設定しなければならない。かかる制約のために、プリント基板９３上に搭載されるＬＳＩの実装密度を上げたところで、バスシステムの動作周波数の改善の度合いは左程変わらないものになる。
【０００９】
また、図１４に示すバスシステム構成において、ＣＰＵ（演算処理回路）４１がＩ／Ｏバス８１ｉに接続されたＨＤＤ入出力装置８１ｑ〜８１ｕからの情報読出を行おうとする時に、ＨＤＤ入出力装置８１ｑ〜８１ｕはビジー（読出または書込み動作中）状態の時、ＣＰＵ１からの読出要求を拒否し、ＣＰＵ１に対して読出要求の時間を置いた再実行を要求する。ＣＰＵ４１がＩ／Ｏバス８０ｉに接続されたＨＤＤ入出力装置８１ｑ〜８１ｕから読出要求の再実行を要求されると、ＣＰＵ４１は既に獲得していたＩ／Ｏバス８０ｈ，８０ｉのバス権を手放す。外の動作が並行して行われている場合には当該動作が優先して実行されるので、ＣＰＵ４１がバス権を手放した後、ＨＤＤ入出力装置８１ｑ〜８１ｕに対する読出要求の再実行を行うために再度バス権を獲得するまでの時間間隔は増大し、ＣＰＵ１の演算処理実行性能を下げるばかりか、ＨＤＤ入出力装置８１ｑ〜８１ｕのデータの取りこぼしや、割り込み信号の延着が発生する。
本発明は従来技術におけるかかる事情に鑑みて成されたものであり、バスシステムの動作周波数を制限すること無く、能動的または受動的なデータ処理回路の数を増やして機能の充実や拡張を図ることができる情報処理装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決するために本発明は、複数のデータ処理回路の中、少なくとも２つの回路はバスに接続される入出力回路を共有して、該入出力回路を介して独立してバスにデータを入出力し、前記バスに接続された他のデータ処理回路との間で互いにデータを遣り取りするようにしたものである。さらに好ましくは、入出力回路を共有する複数のデータ処理回路は共通の半導体集積回路基板上に形成され、外部からの選択入力信号により動作し、入出力回路と該入出力回路を共有する複数のデータ処理回路を切り換え接続する切換手段を具えたものである。
【００１１】
【作用】
バスに接続される入出力回路を共有する複数のデータ処理回路は前記入出力回路を介して独立してバスにデータを入出力し、前記バスに接続された他のデータ処理回路との間で互いにデータを遣り取りする。好ましい手段においては、切換手段は外部からの選択入力信号により動作し、入出力回路と該入出力回路を共有する複数のデータ処理回路を切り換える。
【００１２】
【実施例】
以下に本発明の実施例を説明する。
図１は本発明の第１の実施例の回路構成を示す構成図である。なお、従来例と同一または同一と見做せる箇所には同一の符号を付し、その重複する説明を省略する。また、アルファベットのみが異なる、あるいは、付加された符号はその箇所が同一の機能を有していることを示す。同図において、３２（ａ〜ｄ）は出力回路、３３（ａ〜ｄ）は入力回路、３４（ａ〜ｄ）はリージョンバッファ、４２は演算処理回路、５１は選択器である。なお、ＢＧＲＡＮＴ１，ＢＧＲＡＮＴ２はバス使用許可信号、ＢＲＥＱ１，ＢＲＥＱ２はバス権要求信号である。
同図に示すように、本実施例では半導体チップ３０ａは互いに近接配置されると共に各々独立に動作する演算処理回路４１，４２が形成されている。演算処理動作を行う演算処理回路４１，４２はそれぞれシーケンサ３６ａ，３６ｂ、ＡＬＵやレジスタから成るＣＰＵコア３５ａ，３５ｂおよび一次キャッシュメモリ３８ａ，３８ｂで構成されている。
ＬＳＩ３の内部では、外部バス１側の入出力回路３１ａは左右に並設された演算処理回路４１，４２により共有されている。入出力回路３１ａの入力回路３３ａから入力されたプログラムの命令やデータは、左右に並設された演算処理回路４１，４２の各々のＣＰＵコア３５ａ，３５ｂに送られる。ＣＰＵコア３５ａ，３５ｂでは受け取ったプログラムの命令やデータを判別し、それらがＣＰＵコア３５ａ，３５ｂ自身が読み出したものであった場合は取り込み、一次キャッシュメモリ３８ａ，３８ｂのコヒーレンシ（主メモリと一次キャッシュメモリの整合性を取る制御）の情報であった場合は一次キャッシュメモリ３８ａ，３８ｂに存在する古いデータと入れ替える。
【００１３】
ＣＰＵコア３５ａ，３５ｂが外部バス１を介して接続された入出力装置や主記憶装置にデータの読み書きを行う時、読み書きを行う側の演算処理回路４１，４２内のシーケンサ３６ａ，３６ｂがバス権要求信号ＢＲＥＱ１，ＢＲＥＱ２をバスアービタ２ａに出力し、バス使用許可信号ＢＧＲＡＮＴ１，ＢＧＲＡＮＴ２を待つ。バスアービタ２ａからバス使用許可信号ＢＧＲＡＮＴ１，ＢＧＲＡＮＴ２を受け取る時、バス使用許可信号ＢＧＲＡＮＴ１，ＢＧＲＡＮＴ２はシーケンサ３６ａ，３６ｂの外に選択器５１にも入力される。選択器５１では左右の演算処理回路４１，４２の各々のバス使用許可信号ＢＧＲＡＮＴ１，ＢＧＲＡＮＴ２を監視しており、バス使用許可信号ＢＧＲＡＮＴ１，ＢＧＲＡＮＴ２が先着した側の演算処理回路（４１，４２）と、外部バス１側の入出力回路３１ａの出力回路３２ａとの接続を行う。
バス使用許可信号が先着した側の演算処理回路（４１，４２）は出力回路３２ａと接続され次第、データの存在場所を示すアドレスデータを書き込むべきデータがあれば、そのデータと共に外部バス１に出力し、外部バス１を介して接続された入出力装置や主記憶装置への読み書きを行う。なお、図１ではＣＰＵコア３５ａ，３５ｂから入出力回路３１ａへ、あるいは、一次キャッシュメモリ３８ａ，３８ｂへのデータ転送経路を１本の線で示しているが、多バイトの束線であっても良い。
【００１４】
本実施例においては、１つの半導体チップ３０ａ上に２個形成される演算処理回路４１，４２は、それぞれがシーケンサ３６ａ，３６ｂを内蔵しており、かつ、互いに独立に機能する。同一半導体チップ３０ａ上の演算処理回路４１，４２間のデータ転送も外部バス１を介した他のＬＳＩに搭載された半導体チップの処理回路へのデータ転送と同様に、演算処理回路（４１，４２）の一方から入出力回路３１ａ中の出力回路３２ａを介して外部バス１上にデータが出力される。データの外部バス１上への出力と同時に、入出力回路３１ａ中の入力回路３３ａは外部バス１に出力されたデータを取り込み、半導体チップ３０ａに搭載された演算処理回路（４１，４２）にデータを割り付ける。
演算処理回路（４１，４２）は割り付けられたデータについて、外部バス１に接続される他のＬＳＩに搭載された半導体チップの処理回路と同様に、転送先の判別を行い、判別結果に従ってデータの転送を行う。このように、本実施例の基本的動作は従来のＬＳＩを搭載したバスシステムと同様であるから、従来のＬＳＩの演算処理回路をそのままＬＳＩ３ａ上に載せ変える、即ち、従来のＬＳＩのフォトマスクを複写するだけで本実施例を殆ど実現することができ、ＬＳＩの回路設計に要する時間と費用を大幅に削減できる。また、本実施例では２つの演算処理回路４１，４２が半導体チップ３０ａ上に形成された例を示したが、もちろん、もっと多くの演算処理回路が形成されていても良い。
【００１５】
また、演算処理回路４１，４２毎に独立に動作するので、演算処理回路４１，４２の故障時には、選択器５１が当該演算処理回路（４１，４２）のバス使用許可信号ＢＧＲＡＮＴの受信を否認し、当該演算処理回路（４１，４２）を外部バス１から切離す。これにより、同一もしくは他のＬＳＩに搭載された半導体チップ上の正常に動作している他の回路への影響を回避することができる。上述のように、本実施例では２つの演算処理回路４１，４２に対してデータの入出力処理を行う入出力回路３１ａは共通であるから、演算処理回路４１，４２がＣＭＯＳで形成されていた場合に、外部バス１に対する入出力回路３１ａの容量寄与を半減させることができるから、その分だけ外部バス１の動作周波数を高めることができる。
半導体チップ上に形成される回路は演算処理回路に限らず、他の機能を有した情報処理回路に対しても同様に適用できる。図２は本発明の第２の実施例の回路構成を示す構成図である。なお、第１の実施例と同一または同一と見做せる箇所には同一の符号を付し、その重複する説明を省略する。また、アルファベットのみが異なる符号は同一機能の回路を表す。以下の実施例の説明においても同様とする。同図において、３７（ａ，ｂ）はデータバッファ、３９はキャッシュコントローラ、４３はバス変換器、４４はキャッシュ制御回路、５２は選択器、８０ａはＩ／Ｏバス、８１（ａ〜ｄ）はＩ／Ｏアダプタを具えた入出力装置、８２は二次キャッシュバス、８３は二次キャッシュメモリである。
【００１６】
本実施例では、ＬＳＩ３ｂは外部バス１と入出力（Ｉ／Ｏ）バス８０ａを接続するバス変換器４３と、二次キャッシュメモリ８３を外部バス１に接続するキャッシュ制御回路４４を搭載している。バス変換器４３では外部バス１からＩ／Ｏバス８０ａを介した入出力装置８１への通信接続を行っている。バス変換器４３について外部バス１側からＩ／Ｏバス８０ａへのデータの流れを説明すると、データは外部バス１側の入出力回路３１ｅの入力回路３３ｅからリージョンバッファ３４ｆを介してデータバッファ３７ｂに蓄えられる。データバッファ３７ｂでは、蓄えられたデータがＩ／Ｏバス８０ａに接続された何の入出力装置８１ａ〜ｄへ転送されるデータかを判断し、転送先が決まれば、リージョンバッファ３４ｇを介してＩ／Ｏバス８０ａ側の入出力回路３１ｇの出力バッファ３２ｇからデータバッファ３７ｂの出力データとしてＩ／Ｏバス８０ａへ出力される。
入出力装置８１（ａ〜ｄ）から外部バス１へのデータの流れも、同様にして入出力装置８１（ａ〜ｄ）から出力されたデータがＩ／Ｏバス８０ａから外部バス１へ転送される。Ｉ／Ｏバス８０ａから外部バス１へデータが転送される際には、データバッファ３７ａにデータが蓄えられた時、シーケンサ３６ｃがバスアービタ２ｂに対してバス権要求信号ＢＲＥＱ３を出力する。バスアービタ２ｂではデータの判定が行われ、外部バス１へデータの転送が可能ならばバス使用許可信号ＢＧＲＡＮＴ３を出力する。選択器５２はバス使用許可信号ＢＧＲＡＮＴ３を受信すると、出力回路３３ｅに対する接続先をバス変換器４３側に切り換える。シーケンサ３６ｃはバスアービタ２ｂからバス使用許可信号ＢＧＲＡＮＴ３を受け取ると、データバッファ３７ａに蓄えられたデータを出力回路３３ｅを介して外部バス１に出力する。
【００１７】
キャッシュ制御回路４４は外部バス１に接続された主記憶装置に対するデータの読み取りや書き込み転送と、リージョンバッファ３４ｈを介して二次キャッシュメモリ８３のコヒーレンシ転送データの取り込みを行う。キャッシュコントローラ３９はコヒーレンシ転送の指令データを受信すると、書き込みデータと同じアドレスのデータが二次キャッシュメモリ８３に記憶されていれば、そのデータの更新を行う。一方、二次キャッシュメモリ８３からのデータの読み出し時には、転送されたアドレスのデータが二次キャッシュメモリ８３に記憶されていれば、二次キャッシュメモリ８３に記憶されたデータを読み出す。同時に、シーケンサ３６ｄはバスアービタ２ｂにバス権要求信号ＢＲＥＱ４を出力する。二次キャッシュメモリ８３からデータが読み出され、バスアービタ２ｂからのバス使用許可信号ＢＧＲＡＮＴ４が出力されると、選択器５２はキャッシュコントローラ３９とリージョンバッファ３４ｇを通信接続し、二次キャッシュメモリ８３から読み出されたデータの外部バス１への出力が開始される。
このように、バス変換器４３およびキャッシュ制御回路４４のシーケンサ３６ｃ，３６ｄは互いに独立に動作しているので、バス変換器４３が外部バス１からデータを取り込んでＩ／Ｏバス８０ａへ出力する一方、キャッシュ制御回路４４が二次キャッシュメモリ８３のデータを読み出す動作が独立してできるようになっている。
【００１８】
次に、本発明の第１および第２の実施例に係るＬＳＩ３ａ，３ｂと共に主記憶装置や描画装置等の各種周辺装置が接続されたバスシステムで構成された情報処理装置を成す本発明の第３の実施例を説明する。図３および図４は本発明の第３の実施例である情報処理装置の構成と動作をそれぞれ示す構成図およびタイミングチャートである。図３において、４５，４６はバス変換器、４７は主メモリ制御回路、８４は主メモリバス、８５は主メモリ装置、８６は描画装置、８７は画像音声入力装置、８８はローカルエリアネットワーク（ＬＡＮ）である。
本実施例のバスシステムには外部バス１上に図３で上から順に、本発明の第１の実施例で説明したＣＰＵコア３５ａ，３５ｂを搭載したＬＳＩ３ａ、バス変換器４６と主メモリ制御回路４７を包含したＬＳＩ３ｃ、従来のバス変換器４５を搭載したＬＳＩ３ｄ、本発明の第２の実施例で説明したバス変換器４３とキャッシュ制御回路４４を包含したＬＳＩ３ｂが接続されている。バス変換器４３とキャッシュ制御回路４４の外部バス１と反対側にはＩ／Ｏバス８０ａを介してＩ／Ｏアダプタを具えた入出力装置８１（ａ〜ｄ）と、キャッシュバス８２を介して二次キャッシュメモリ８３がそれぞれ接続される。同様に、バス変換器４６とメモリコントローラ４７を包含したＬＳＩ３ｃにはバス変換器４６の外部バス１と反対側にＩ／Ｏバス８０ｂを介してＩ／Ｏアダプタを具えた入出力装置８１（ｅ〜ｈ）と、主メモリ制御回路４７の外部バス１と反対側に主メモリバス８４を介して主メモリ装置８５が接続されている。また、バス変換器４５の外部バス１と反対側にはＩ／Ｏバス８０ｃを介してＩ／Ｏアダプタを具えた入出力装置８１（ｉ〜ｋ）が接続される。
さらに、Ｉ／Ｏバス８０ｂにはスピーカーを具えた描画処理装置８６、画像音声入力装置８７およびＬＡＮ８８が接続されている。Ｉ／Ｏバス８０ａ，８０ｃにはファイル入出力装置であるハードディスク駆動装置（ＨＤＤ）が接続可能となっているが、光磁気ディスクやデジタルオーディオテープ（ＤＡＴ）、８ｍｍＶＴＲと云ったテープ媒体記憶装置も接続可能である。また、Ｉ／Ｏバス８０ｂはインターロック（応答確認）転送方式の同期バスであり、Ｉ／Ｏバス８０ａ，８０ｃは外部バス１とスプリット（要求応答分離）転送方式の同期バスとなっている。
【００１９】
図４は本実施例の動作の具体例として、ＬＳＩ３ａ上の演算処理回路４１，４２からＬＳＩ３ｃ上のバス変換器４６と主メモリ制御回路４７およびＬＳＩ３ｄ上の従来のバス変換器４５を介してのデータの読み出しのタイミングを示したものである。まず、第１の実施例の説明で述べた要領で、演算処理回路４１からアドレスデータＤＡ１が外部バス１に出力され、外部バス１およびバス変換器４６を介してＩ／Ｏバス８０ｂに転送される。この時、ＬＳＩ３ｃ上のバス変換器４６はＩ／Ｏバス８０ｂに接続された入出力装置８１（ｅ〜ｈ）と応答確認し、アドレスデータＤＡ１が特定の入出力装置８１（ｅ〜ｈ）に関係するか否かを判断する。関係していると判断した時はアドレスデータＤＡ１に対応するデータＤ１を特定の入出力装置８１（ｅ〜ｈ）から読み出す。Ｉ／Ｏバス８０ｂに接続された特定の入出力装置８１（ｅ〜ｈ）に接続された周辺装置のアドレスＡ１から読み出されたデータＤ１がバス変換器４６に到達すると、バス権要求信号ＢＲＥＱをＬＳＩ３ｃ上に設けられたバスアービタに出力し、バス使用許可信号ＢＧＲＡＮＴを受信するとデータＤ１を外部バス１を介して演算処理回路４１に転送する。
なお、外部バス１はスプリット転送方式の同期バスとなっているので、アドレスデータＤＡ１が外部バス１上に出力されるまでの間、外部バス１は開放されている。主メモリ制御回路４７、ＬＳＩ３ｄ上のバス変換器４５およびＬＳＩ３ｂ上のバス変換器４３とキャッシュ制御回路４４はアドレスデータＤＡ１がそれぞれの外部バス１と反対側に接続されたバスを介して接続された入出力装置に関係していないと判断するので、アドレスデータＤＡ１を無視する。
【００２０】
次に、他方の演算処理回路４２から従来のバス変換器４５に関係したアドレスデータＤＡ２が外部バス１上に出力されると、アドレスデータＤＡ２は同様にしてＬＳＩ３ｄ上の従来のバス変換器４５を介してＩ／Ｏバス８０ｃに転送される。Ｉ／Ｏバス８０ｃはスプリット転送方式で動作しており、従来のバス変換器４５はアドレスデータＤＡ２を出力した後、Ｉ／Ｏバス８０ｃを開放する。アドレスデータＤＡ２に応答して入出力装置８１（ｉ〜ｌ）からデータＤ２が読み出され、Ｉ／Ｏバス８０ｃおよびバス変換器４５を介して外部バス１上に出力される。そして、このデータＤ２は入出力回路３１ａを介して演算処理回路４２に取り込まれる。なお、図４に示す例では、Ｉ／Ｏバス８０ｃにおいてはアドレスデータＤＡ２とデータＤ２の間に他の転送データは存在していない。
データＤ１が外部バス１上に出力されるまでの間に、先のアドレスデータＤＡ２の出力に続いて、演算処理回路４１から外部バス１上に主メモリ制御回路４７に関係したアドレスデータＤＡ３が出力され、ＬＳＩ３ｃ上の主メモリ制御回路４７を介して主メモリバス８４に転送される。Ｉ／Ｏバス８０ｂはスプリット転送方式で動作しており、主メモリバス８４上にアドレスデータＤＡ３が出力された後、データＤ３が出力されるまで主メモリバス８４は開放されている。ＬＳＩ３ｃ上のバス変換器４６と主メモリ制御回路４７はＬＳＩ３ｃ上に設けられた上述のアービタと選択器の働きにより独立して動作するので、主メモリバス８４でのデータの転送にＩ／Ｏバス８０ｂ側のバス変換器４６は影響を及ぼさない。
データＤ１，２と同様にして、データＤ３−１〜４が主メモリバス８４および主メモリ制御回路４７を経て順次、演算処理回路４１に転送される。このように、ＬＳＩ３ｂに搭載されたバス変換器４３とキャッシュ制御回路４４、ＬＳＩ３ｃに搭載されたバス変換器４６と主メモリ制御回路４７およびＬＳＩ３ａに搭載された演算処理回路４１，４２を包含したバスシステムは、ＬＳＩ３ｄに搭載された従来のバス変換器４５と共存可能であり、従来のバス変換器と同様に動作することが分かる。つまり、本発明に係るバスシステムのデータ処理回路は従来のバスシステムのデータ処理回路と任意互換性を有している。例えば、複数のＣＰＵコア３５ａ，３５ｂを搭載するＬＳＩ３ａを従来のＣＰＵを搭載するＬＳＩと交換することで単一のＣＰＵ構成にもできれば、ＬＳＩ３ａのＣＰＵコアの数を増やしたＬＳＩに交換することで演算処理性能を向上させることもできる。
【００２１】
次に、ＬＳＩ上に４つの半導体チップを搭載して成る最小構成の情報処理装置を実現した本発明の第４の実施例を説明する。図５は本発明の第４の実施例に係るバスシステム構成を示したものである。同図において、３９は通信インタフェース回路、５３は選択器、９１は外部バスコネクタ、９２は外部バス負荷容量である。同図に示すように、ＬＳＩ３ｅには演算処理回路４１、バス変換器４３、主メモリ制御回路４７、通信アダプタ４８、選択器５３および入出力回路３１（ｑ〜ｕ）からなる半導体チップ３０ｅが搭載されている。
演算処理回路４１、バス変換器４３、主メモリ制御回路４７、通信アダプタ４８はバス権要求信号ＢＲＥＱ５，ＢＲＥＱ６，ＢＲＥＱ７，ＢＲＥＱ８とバス使用許可信号ＢＧＲＡＮＴ５，ＢＧＲＡＮＴ６，ＢＧＲＡＮＴ７，ＢＧＲＡＮＴ８を入出力回路３１（ｑ〜ｔ）を介してバスアービタ２ｅまたは外部バス１に出力している。バスシステム構成を説明すると、バス変換器４３の下位側にはＩ／Ｏバス８０ａおよび入出力装置８１ｃ，８１ｄを介して、描画装置８６、画像音声入力装置８７が接続されている。主メモリ制御回路４７の下位側には主メモリバス８４を介して主メモリ装置８５が接続され、通信アダプタ４８の下位側には通信インタフェース回路３９を介してＬＡＮ８８ｃが接続されている。外部バス１にはＬＳＩ３ｅの外に、外部バスコネクタ９１と外部バス負荷容量９２が接続されている。
なお、半導体チップ３０ｅ上にバス変換器４３と通信アダプタ４８を実装する際には回路配置をフォトマスク上で左右反転させることにより、バス権要求信号ＢＲＥＱ７，ＢＲＥＱ８とバス使用許可信号ＢＧＲＡＮＴ７，ＢＧＲＡＮＴ８が導かれる配線の配線長が短くなるようにしている。
【００２２】
外部バスコネクタ９１には他の情報処理装置が接続されるようになっていて、接続される情報処理機器の数を増大できると共に、他の情報処理装置が接続されることにより、バスシステムの情報処理能力を向上できるようになっている。また、本実施例においては外部バス負荷容量９２はＬＳＩ３ｅが実装される印刷回路基板の印刷配線により容量形成されているが、これにより負荷容量の調整が行われる。
外部バスコネクタ９１に他の情報処理装置が接続されない場合には、即ち、最小のバスシステム構成においては外部バス負荷容量９２がＬＳＩ３ｅの唯一の駆動すべき負荷となる。この最小のバスシステム構成において、ＬＳＩ３ｅ上の演算処理回路４１は入出力回路３１ｑを介して外部バス１を駆動することでデータを出力し、外部バス１上の信号を出力した論理レベルに確定する。この信号は駆動した入出力回路３１ｑを介して一旦、外部バス１上に出力され、再度入出力回路３１ｑを介してバス変換器４３、主メモリ制御回路４７および通信アダプタ４８に入力される。
外部バス１で確定された信号がアドレス信号であり、バス変換器４３、主メモリ制御回路４７、通信アダプタ４８の何れか、あるいは、Ｉ／Ｏバス８０ａに接続された入出力装置８１ａ〜８１ｄに該当するアドレスがあれば、これらの回路中の該当する回路が動作し、演算処理回路４１とデータの交換を行う。なお、上述の動作は外部バス１上に他のＬＳＩが接続された場合も同様であり、外部バスコネクタ９１に他の情報処理装置が接続された場合には、他の情報処理装置のＬＳＩとの間でもデータ転送が行われる。
【００２３】
次に、第１の実施例および第４の実施例に用いられた２つのＬＳＩａ，ｆを搭載し、バスシステムの構成に自由度を持たせた本発明の第５の実施例を説明する。図６は本発明の第５の実施例に係る情報処理装置の構成を示す構成図、図７はこの情報処理装置の組上がりを示す斜視図である。これらの図において、９６はスピーカー、８９は座標入力器、９０は制御卓、９１ａ〜９１ｃはコネクタ、９３，９３ａ，９３ｂは印刷回路基板、９４ａ〜９４ｆはソケットである。
図７に示すように、本実施例の情報処理装置は３つの印刷回路基板９３，９３ａ，９３ｂで組み立てられており、外部バス１がこれらの間を接続している。印刷回路基板９３ａ上には第１の実施例のＣＰＵ機能を具えた演算処理回路４１，４２Ｕを搭載するＬＳＩ３ａがソケット９４ａを介して組み込まれ、印刷回路基板９３ｂ上には第４の実施例のバス変換器４３、主メモリ制御回路４７、通信アダプタ４８を搭載したＬＳＩ３ｆと、主メモリ装置８５がそれぞれソケット９４ｂ，９４ｃを介して組み込まれている。外部バスコネクタ９１、バスアービタ２ｅ、入出力装置８１（ａ〜ｃ）が取り付けられた印刷回路基板９３に上述の各印刷回路基板９３ａ，９３ｂを組み込んで印刷回路基板９３上の外部バス１に接続すると共に、印刷回路基板９３ｂ上のコネクタ９１ｂと印刷回路基板９３上のコネクタ９１ｃをＩ／Ｏバス８０ａで接続することにより、本実施例の情報処理装置が組み上がる。
また、バス変換器４３、主メモリ制御回路４７、通信アダプタ４８を搭載したＬＳＩ３ｆにおいて、搭載される回路の機能を適宜選択することによって、印刷回路基板９３ｂに組み込まれるＬＳＩの機能を変更でき、情報処理装置の構成に自由度を持たせることができる。
【００２４】
本実施例においては入出力装置８１（ａ〜ｃ）に描画装置８６、画像音声入力装置８７、座標入力装置８９、制御卓９０、スピーカー９６が接続されている。なお、印刷回路基板９３ａ，９３ｂを印刷回路基板９３上に固設せずに、例えば、ＩＣカード（ＰＣＭＣＩＡ）のようにコネクタを介して印刷回路基板９３に挿抜可能な形態として、必要に応じて主演算装置との間でデータの遣り取りを行えるようにしても良い。座標入力装置８９としてはマウス、感圧式の表示板やペン入力装置を用いることができ、制御卓９０としてはキーボード、遠赤外線発光ダイオード等の光デバイスや電磁波を用いた無線式若しくは有線式の遠隔操作装置（リモコン）を用いることができる。ＬＡＮ８８は通常のコンピュータの間のデータ転送手段としての狭域通信網の機能を有すると共に、ＣＡＴＶ（ケーブルテレビジョン）の動画や音声情報の伝送手段としても機能している。
【００２５】
次に、多くのＨＤＤやＬＡＮ、描画装置等を接続して情報処理能力を大幅に拡張できるようにしたバスシステムで構成された本発明の第６の実施例を説明する。図８は本発明の第６の実施例の構成を示すブロック図である。同図において、３ｇ，３ｈは高い動作周波数で駆動されるプロセサバス１０とＩ／Ｏバス８０ｄ，８０ｅおよびＩ／Ｏバス８０ｅとＩ／Ｏバス８０ｆ，８０ｇをそれぞれ通信接続する２つのバス変換器を具えたＬＳＩから成るバスブリッジ、４１ａ，４１ｂは２つのＣＰＵ、８１ｖ〜８１ｘはＨＤＤ入出力装置、９１ｅ〜９１ｈはコネクタである。
なお、本実施例ではプロセサバス１０に接続されるＣＰＵ４１ａ，４１ｂは個別の２個のＣＰＵから成るマルチＣＰＵ構成を取っているが、ＣＰＵの数は１個でも３個以上でも構わないし、ＣＰＵ４１ａ，４１ｂの代わりに本発明の第１の実施例に示したような半導体チップ上に２個のＣＰＵが形成されたマルチＣＰＵ構成としても良い。さらに、バスブリッジ３ｇはプロセサバス１０とＩ／Ｏバス８０ｄ，８０ｅの間を通信接続するように構成されているが、主メモリ制御回路をバスブリッジ３ｇの内部に取り込んで４叉路構成としても良い。
【００２６】
本実施例ではＩ／Ｏバス８０ｄは業界の標準的なバスシステムとなっているＳＣＳＩバスで構成されている。Ｉ／Ｏバス８０ｄに対してＨＤＤ入出力装置８１ｏ，８１ｐと標準バス変換器８１ｌが接続されており、さらに、コネクタ９１ｄ，９１ｅを介してＬＡＮアダプタ８１ｍやグラフィックアダプタ８１ｎが選択自在に接続できるようになっている。標準バス変換器８１ｌには配下に標準バスを介して標準バス用の入出力装置が接続可能である。
Ｉ／Ｏバス８０ｄは所謂、マザーボード（親基板）と呼ばれる印刷回路基板上に布線され、この印刷回路基板上に取り付けられた雌型コネクタに接続される。一方、コネクタ９１ｄ，９１ｅを介して接続されるＬＡＮアダプタ８１ｍやグラフィックアダプタ８１ｎは所謂、ドータカード（子基板）と呼ばれる、一端に雄型コネクタが形成された個別の印刷回路基板上に搭載される。各アダプタ８１ｍ，８１ｎからの配線はこの子基板上で雄型コネクタに接続される。各アダプタ８１ｍ，８１ｎを搭載した子基板が親基板に対してコネクタ９１ｄ，９１ｅを介して連結されることで各アダプタ８１ｍ，８１ｎとＩ／Ｏバス８０ｄとが電気的に接続される。
ＳＣＳＩバスはＨＤＤが接続される標準的なバスシステムなので、ＨＤＤをＩ／Ｏバス８０ｄへ直付けした構成とすることもできる。なお、本実施例では、Ｉ／Ｏバス８０ｄはＳＣＳＩバスとしたが、他の業界標準であるＩＤＥ方式を採用しても同様のバスシステムを構築できる。また、ＬＡＮアダプタ８１ｍや標準バス変換器８１ｌには配下に一本のバスが接続されるようになっているが、前述の実施例で述べたＬＳＩの構成を採用すれば配下に接続されるバスは１本に限らず、複数本とすることができる。
【００２７】
Ｉ／Ｏバス８０ｅはＩ／Ｏバス８０ｄと同様に構成されているが、Ｉ／Ｏバス８０ｅに接続されるＨＤＤ入出力装置８１ｑ，８１ｒおよびバスブリッジ３ｈは全てコネクタ９１ｆ〜９１ｈを介して接続される構成を採用している。このように、Ｉ／Ｏバス８０ｅに接続される入出力装置は全てコネクタ９１ｆ〜９１ｈを介して接続されるようになっているので、任意の入出力装置を選択して接続できる利便性と様々な用途の入出力装置を接続して情報処理装置の機能の拡張を図る拡張性の高いシステム構成となっている。
また、子基板に搭載される入出力装置は全てコネクタ９１ｆ〜９１ｈを介してＩ／Ｏバス８０ｅに接続されるので、Ｉ／Ｏバス８０ｅに寄生する負荷容量が大きくなってしまう。このため、前述のように、動作周波数による制限から本実施例ではＩ／Ｏバス８０ｅの入出力装置の接続数が３つに限られている。
【００２８】
プロセサバス１にバスブリッジ３ｇを介して接続されるＩ／Ｏバス８０ｄとＩ／Ｏバス８０ｅはプロセサバス１から見たデータ転送のレイテンシー（遅延度）では同一階層となり、この同一階層のＩ／Ｏバス８０ｄ，８０ｅに４つのＨＤＤ入出力装置８１ｏ〜８１ｒとＬＡＮアダプタ８１ｍ、標準バス変換器８１ｌやグラフィックアダプタ８１ｎが接続される。このように、プロセサバス１から見た同一階層のＩ／Ｏバス当たりの入出力装置の接続数を従来例に較べて増やすことができる。これにより、動作周波数を低下させずに所定数で多数の入出力装置が接続されたバスシステムを構築する場合に、最上位のバスに接続された入出力装置から最下位にあるバスに接続された入出力装置転送されるデータの遅延度を低減できる。
【００２９】
図８に示すように、バスブリッジ３ｇ，３ｈ，…によりプロセサバス１に接続されるＩ／Ｏバス８０ｄ，８０ｅ，８０ｆ，８０ｇ，…を次々に分岐接続した階層構造にすることで、動作周波数の低下を招かない範囲でプロセサバス１に接続できるＩ／Ｏバスの本数、従って、接続できる入出力装置の数を２の階乗の規模で増やすことができるコンピュータシステムを実現している。もちろん、バスブリッジに分岐接続されるＩ／Ｏバスの本数を増やせば、さらに大規模に接続できる入出力装置の数を増加させることができる。
例えば、バスブリッジ３ｈが搭載された子基板をＩ／Ｏバス８０ｅのコネクタ９１ｆに実装接続することにより、コネクタ９１ｆを介してＩ／Ｏバス８０ｅに接続される入出力装置の数を変えずに、Ｉ／Ｏバス８０ｅの配下に接続されるＩ／Ｏバス８０ｆ，８０ｇの数を２本に増やすことができる。本実施例ではＩ／Ｏバス８０ｅとＩ／Ｏバス８０ｆ，８０ｇはその信号線、動作周波数やバスプロトコルが同一のもので構成されていて、ＣＰＵ４１ａ，４１ｂはＩ／Ｏバス８０ｆ，８０ｇに接続されるＨＤＤ入出力装置８１ｓ〜８１ｘとＩ／Ｏバス８０ｅに接続されるＨＤＤ入出力装置８１ｑ，８１ｒを同等のものとして扱うことができる。Ｉ／Ｏバス８０ｆ，８０ｇに接続される入出力装置は本実施例のように、データ転送速度の優先度が低い、あるいはそれが問題にならない、データ記録用のＨＤＤ、デジタルオーディオテープ（ＤＡＴ）等の大容量のストレージ（データ保存用）Ｉ／Ｏを接続するようにすれば、本発明における分岐接続可能なバスブリッジによる階層構成の接続可能な入出力装置の数の大規模化という利点のみを享受することができる。
【００３０】
図９はバスブリッジ３ｇの内部構成の概略を示す構成図である。
同図に示すように、ＬＳＩ３ｇはプロセサバス１０とＩ／Ｏバス８０ｄを接続するバス変換器４３ａと、プロセサバス１０とＩ／Ｏバス８０ｅを接続するバス変換器４３ｂを搭載している。バス変換器４３ａ，４３ｂは共通のフォトマスクを用いた周知の写真食刻法により同一の回路が形成される。そして、第２の実施例と同様に、バス変換器４３ａ，４３ｂのシーケンサ３６ｃ，３６ｄは互いに独立に動作しているので、バス変換器４３ａがプロセサバス１０からデータを取り込んでＩ／Ｏバス８０ｄへ出力する一方で、バス変換器４３ｂがＩ／Ｏバス８０ｅに接続されたＨＤＤ入出力装置８１ｑ，８１ｒからデータを読み出してプロセサバス１０に出力する動作が独立してできるようになっている。
本実施例では、プロセサバス１０とバスブリッジ３ｇで接続されるＩ／Ｏバス８０ｄはプロセサバス１０と同じ周波数で、Ｉ／Ｏバス８０ｅはプロセサバス１０の動作周波数の１／２の周波数で動作している。Ｉ／Ｏバス８０ｄがプロセサバス１０と同じ周波数で動作することから、Ｉ／Ｏバス８０ｄにはＬＡＮアダプタ８１ｍやグラフィックアダプタ８１ｎのような高速の転送速度が要求されをする入出力装置が接続されている。
【００３１】
このように、本実施例ではプロセサバス１０とＩ／Ｏバス８０ｅの動作周波数が異なっているので、バス変換器４３ａ，４３ｂのリージョンバッファ３４ｅ，３４ｆ，３４ｉ，３４ｊとシーケンサ３６ｃ，３６ｄとリージョンバッファ３４ｇ，３４ｈはプロセサバス１０と同一の周波数で動作し、Ｉ／Ｏバス８０ｄも同様に同一の周波数で動作する。一方、バス変換器４３ｂのリージョンバッファ３４ｋ，３４ｌはＩ／Ｏバス８０ｅと同一の周波数で動作する。
なお、プロセサバス１０とＩ／Ｏバス８０ｄ，８０ｅの動作周波数は全て同一であっても、異なっていても構わない。一般に、プロセサバス１０とＩ／Ｏバス８０ｄ，８０ｅの動作周波数が異なる場合には、プロセサバス１０とＩ／Ｏバス８０ｄの動作周波数の差はデータバッファ３７ａ，３７ｂでの同期化により吸収され、プロセサバス１０とＩ／Ｏバス８０ｅの動作周波数の差はデータバッファ３７ｃ，３７ｄでの同期化により吸収されるが、本実施例のように、プロセサバス１０とＩ／Ｏバス８０ｄ，８０ｅの動作周波数比を整数比に設定することにより、バス変換器４３ａ，４３ｂのデータバッファ３７ａ〜３７ｄでの同期化を省略あるいは簡略化することができる。
【００３２】
次に、バスブリッジ３ｇの動作について説明する。
バス変換器４３ａはＩ／Ｏバス８０ｄから受信したデータをデータバッファ３７ａに蓄える。データが蓄えられると、シーケンサ３６ｃはバスアービタ２ｇに対してバス権要求信号ＢＲＱ１０を出力する。バスアービタ２ｇはプロセサバス１０へのデータ転送の可不可のバス権の判定を行い、データ転送が可能ならばバス使用許可信号ＢＧＲＡＮＴ１０を出力する。選択器５２はバス使用許可信号ＢＧＲＡＮＴ１０を受信すると、出力回路３２ｅに対する接続先をバス変換器４３ａ側に切り換える。シーケンサ３６ｃはバスアービタ２ｇからバス使用許可信号ＢＧＲＡＮＴ１０を受け取ると、データバッファ３７ａに蓄えられたデータを出力回路３２ｅを介してプロセサバス１０に出力する。
ここでは、Ｉ／Ｏバス８０ｄからＩ／Ｏバス８０ｅへのデータ転送が行われる場合について説明する。プロセサバス１０に出力されたデータはプロセサバス１０側の入出力回路３１ｅの入力回路３３ｅからリージョンバッファ３４ｊを介してデータバッファ３７ｄに蓄えられる。データバッファ３７ｄは蓄えられたデータがＩ／Ｏバス８０ｅに接続された何のＨＤＤ入出力装置８１ｑ，８１ｒまたはバスブリッジ３ｈへ転送されるデータかを判断し、転送先が決まれば、データバッファ３７ｄの出力データとして、リージョンバッファ３４ｌを介してＩ／Ｏバス８０ｅ側の入出力回路３１ｇの出力バッファ３２ｉからＩ／Ｏバス８０ｅへ出力させる。
【００３３】
上述の実施例においては、外部バス１あるいはプロセサバス１０に対するデータ転送の可否を判定する機能を具えていない演算処理回路４１〜４３が形成されたＬＳＩ３（ａ〜ｇ）を用いたバスシステム構成となっていたが、内部にデータ転送の可否を判定する機能を具えた演算処理回路が形成されたＬＳＩを用いたバスシステム構成とすることもできる。以下に、かかるバスシステム構成とした本発明の第７の実施例について説明する。図１０は本発明の第７の実施例に係るバスブリッジ３ｉの内部構成の概略を示す構成図である。
同図において、２１ａ，２１ｂはバス変換器４３ｃ，４３ｄのデータバッファ３７ａ，３７ｃから出力される転送データの調停を行うアービトレイトシーケンサ、５０はデータバッファ３７ａ，３７ｃから出力される転送データを一時的に格納するデータ退避バッファ、５４，５５は選択器、５６は選択器５４，５５の切替え動作を制御してデータバッファ３７ａ，３７ｃからの転送データの出力先を決定するバスアービトレーション監視回路である。なお、図中、アービトレイトシーケンサ２１ａと下位のＩ／Ｏバス８０ｅとの間で遣り取りされるバス権要求信号ＢＲＱａとバス権許可信号ＢＧＲＮＴａの信号線は簡便のため１本の線で示しているが、実際は入出力装置８１ｌ〜８１ｐ毎に結ばれる個別の信号線となっている。また、バス権要求信号ＢＲＱａ及びバス権許可信号ＢＧＲＮＴａの信号線を多ビットの信号線とし、各々の信号のビットパターンの形状からバス権の要求元、バス権の付与先が何れのバス変換器４３ｃ，４３ｄ、入出力装置８１ｌ〜８１ｐであるかを認識する構成にすることもできる。
【００３４】
本実施例では、ＬＳＩ３ｉが搭載するバス変換器４３ｃ，４３ｄはその内部にそれぞれアービトレイトシーケンサ２１ａ，２１ｂを具えており、アービトレイトシーケンサ２１ａ，２１ｂはそれぞれ上位のプロセサバス１０と下位のＩ／Ｏバス８０ｅ，８０ｄのバスの使用権利（バス権）の調停を行う。具体的には、上位のプロセサバス１０に接続されたＣＰＵ４１から出力されたバス権要求信号ＢＲＱ１１が入力すると、アービトレイトシーケンサ２１ａ，２１ｂはそれぞれ下位のＩ／Ｏバス８０ｅ，８０ｄへのデータ転送の可否を判定して、データ転送が可能ならばバス使用許可信号ＢＧＲＮＴ１１を出力してＣＰＵ４１にバス権を与える。
本実施例では上述のように、バス変換器４３ｃ，４３ｄは内部にアービトレイトシーケンサ２１ａ，２１ｂを具えているから、ＬＳＩｇが単体でプロセサバス１０に実装されても動作する論理回路であり、バス権要求信号ＲＥＱｓ，ＲＥＱａ，ＲＥＱｂ、バス使用許可信号ＧＲＮＴｓ，ＧＲＮＴａ，ＧＲＮＴｂの信号線はバス変換器４３ｃ，４３ｄが本来具備するアービトレーション信号の端子に接続されている。従って、バス変換器４３ｃ，４３ｄに新たな信号線を付加する必要がないという利点がある。
バス変換器４３ｃの下位のＩ／Ｏバス８０ｅに接続される標準バス変換器８１ｌ、ＬＡＮアダプタ８１ｍ、グラフィックアダプタ８１ｎ、ＨＤＤ入出力装置８１ｏ，８１ｐについても同様に、これらの入出力装置８１ｌ〜８１ｐからバス権要求信号ＢＲＱａが入力すると、アービトレイトシーケンサ２１ａは上位のプロセサバス１０へのデータ転送の可否を判定して、データ転送が可能ならばバス権許可信号ＢＧＲＮＴａを出力して入出力装置８１ｌ〜８１ｐにバス権を与える。バス変換器４３ｄのアービトレイトシーケンサ２１ｂの下位のＩ／Ｏバス８０ｅの入出力装置３ｈ，８１ｑ，８１ｒとの間のバス権の調停の具体的な動作はバス変換器４３ｃのアービトレイトシーケンサ２１ａ動作と同様である。
【００３５】
バスアービトレーション監視回路５６はバス変換器４３ｃ，４３ｄのアービトレイトシーケンサ２１ａ，２１ｂの出力信号であるバス使用許可信号ＢＧＲＮＴ１１を監視し、アービトレイトシーケンサ２１ａ，２１ｂの出力信号が一致した場合のみＣＰＵ４１へのバス使用許可信号ＢＧＲＮＴ１１の出力を許可し、プロセサバス１０のバス権を調停する２つのアービトレイトシーケンサ２１ａ，２１ｂが存在することによるプロセサバス１０のバスマスタが複数発生することを防止している。また、バスアービトレーション監視回路５６はアービトレイトシーケンサ２１ａ，２１ｂへ入力されるバス権要求信号ＢＲＱ１１を監視していて、例えば、ＣＰＵ４１からバス権要求信号ＢＲＱ１１が出力された時に、バス変換器４３ｃ，４３ｄの何れか、もしくはバス変換器４３ｃ，４３ｄが同時にプロセサバス１０のバス権を獲得した場合には、アービトレイトシーケンサ２１ａ，２１ｂでバス権が調停されたにも関わらず、バス使用許可信号ＢＧＲＮＴ１１を出力させない。バスアービトレーション監視回路５６がこの状態を検知すると制御線ＣＮＴに制御信号を出力して、選択器５６，５７およびデータ退避バッファ５８の切替え動作および記憶動作それぞれを制御する。
即ち、バス変換器４３ｃ，４３ｄが同時にプロセサバス１０のバス権を獲得した場合は、バスアービトレーション監視回路５６は選択器５６，５７を切替えさせてバス変換器４３ｃ，４３ｄの一方のデータのみをプロセサバス１０へ出力させ、他方のデータはデータ退避バッファ５８に格納させると共に、バス変換器４３ｃ，４３ｄのアービトレイトシーケンサ２１ａ，２１ｂにバス権要求信号ＲＥＱｓを出力し、プロセサバス１０のバス権を要求させる。データバッファ３７ａ，３７ｄからのプロセサバス１０への一方のデータ転送が終了し、バス使用許可信号ＧＲＮＴｓが出力されてバス変換器４３ｃ，４３ｄの他方がプロセサバス１０のバス権を獲得した時点で、バスアービトレーション監視回路５６は先程データを格納させたデータ退避バッファ５８からプロセサバス１０へのデータを出力させ、一連のデータ転送を終了させる。
【００３６】
バス変換器４３ｃ，４３ｄのアービトレイトシーケンサ２１ａ，２１ｂはそれぞれの下位のＩ／Ｏバス８０ｅ，８０ｄのシステム構成情報を保持している。そこで、例えば、ＣＰＵ４１がＩ／Ｏバス８０ｅに接続されたＨＤＤ入出力装置８１ｑに対して、Ｉ／Ｏバス８０ｄの配下のＬＡＮアダプタ８１ｍに接続されるＬＡＮへのデータ転送を命令する場合を考える。Ｉ／Ｏバス８０ｅのＨＤＤ入出力装置８１ｑが転送データを準備してバス変換器４３ｄに転送すると、バス変換器４３ｄのアービトレイトシーケンサ２１ｂは転送データから転送先を判別し、バス変換器４３ｃのアービトレイトシーケンサ２１ａに対してバス権要求信号ＲＥＱｂを出力してバス権を要求する。
バス変換器４３ｃのアービトレイトシーケンサ２１ａからバス使用許可信号ＧＲＮＴｂが出力されてバス変換器４３ｄがバス権を得ると、バス使用許可信号ＧＲＮＴｂを監視していたバスアービトレーション監視回路５６は選択器５６，５７を内部循環経路側に接続させ、バス変換器４３ｄのデータバッファ３７ｄからバス変換器４３ｃのデータバッファ３７ｂへのデータ転送経路を確保し、バス変換器４３ｄのデータバッファ３７ｄからバス変換器４３ｃのデータバッファ３７ｂへのデータ転送が実行される。この時、転送データは出力回路３２ｋを経てプロセサバス１０には出力されることなく、選択器５６，５７を介して直接、内部循環経路を伝搬する。
【００３７】
本実施例では、プロセサバス１０に接続されるＣＰＵはＣＰＵ４１のみであるが、プロセサバス１０に複数のＣＰＵが接続されるマルチＣＰＵ構成に拡張した場合には、プロセサバス１０に転送データが出力されないことは格別の意義を持つ。即ち、一般にマルチＣＰＵ構成では、ＣＰＵは個別にキャッシュメモリを持っており、メモリに格納されている情報の中、必要な個所の情報を読み出してキャッシュメモリに保持している。従って、１つのＣＰＵがメモリ中の情報を更新する制御を行う場合に、メモリ中のデータを更新すると共に、他のＣＰＵのキャッシュメモリ中のデータとの整合性を取る必要がある。
このような場合には、プロセサバス１０には通常のデータ転送ためのデータの外に、メモリ中の整合性を確保するための転送データが存在するため、プロセサバス１０のデータ転送量が多くなる。しかし、上述のようにプロセサバス１０を介さない入出力装置間のデータ転送が実現できると、プロセサバス１０のデータ転送はＣＰＵによるメモリ中の情報更新に関係するデータ転送と、メモリ中の整合性を確保するためのデータ転送に限定できる。従って、プロセサバス１０の使用率を大幅に抑制でき、プロセサバス１０を効率よく使用することができる。  なお、バス変換器４３ｃ，４３ｄのアービトレイトシーケンサ２１ａ，２１ｂがプロセサバス１０のバス権の調停のみを行う場合も、バスアービトレーション監視回路５６とデータ退避バッファ５８の一連の動作に変わりはなく、プロセサバス１０上でバスマスタが複数個発生することを防いでいる。
【００３８】
本実施例では、バス変換器４３ｃ，４３ｄのアービトレイトシーケンサ２１ａ，２１ｂはプロセサバス１０及びＩ／Ｏバス８０ｄ，８０ｅのバス権の調停を司っているが、プロセサバス１０及びＩ／Ｏバス８０ｄ，８０ｅにおけるバス権の調停は集中型に限らず、分散型のバス権調停でも構わない。分散アービトレーションの場合には、プロセサバス１０及びＩ／Ｏバス８０ｄ，８０ｅのアービトレーションバスにＬＳＩ３ｉのアービトレイトシーケンサ２１ａ，２１ｂが接続され、これらのアービトレイトシーケンサがプロセサバス１０及びＩ／Ｏバス８０ｄ，８０ｅに接続された入出力装置間のバス権の調停を行う。バスアービトレーション監視回路５６はプロセサバス１０のバス権調停に割り当てられるアービトレーションバスのバス権の推移を監視し、ＬＳＩ３ｉの中のバス変換器４３ｃ，４３ｄにバス権が移った時点で、制御信号線ＣＮＴにより選択器５６，５７を制御し、バス権の移ったバス変換器のデータをプロセサバス１０またはＩ／Ｏバス８０ｄ，８０ｅに出力する。
なお、プロセサバス１０には別途集中型のアービタが存在し、バス変換器４３ｃ，４３ｄのアービトレイトシーケンサ２１ａ，２１ｂはプロセサバス１０またはプロセサバス１０とＩ／Ｏバス８０ｄ，８０ｅのバス権調停を行わないような構成の場合には、プロセサバス１０のバス権の調停を行うアービタは１つに限定されるので、ＬＳＩ３ｉの中のバスアービトレーション監視回路５６とデータ退避バッファ５８は省略できる。
【００３９】
【発明の効果】
以上説明したように請求項１記載の発明によれば、複数のデータ処理回路の中、少なくとも２つの回路は入出力回路を共有して、該入出力回路を介して独立してバスにデータを入出力し、前記バスに接続された他のデータ処理回路との間で互いにデータを遣り取りするようにしたので、データ処理回路をＬＳＩで構成した時のバス線上の容量を減らすことができるから、データ処理回路の数を増やして機能の充実や拡張を図ってもバスシステムの動作周波数を制限することのない情報処理装置を提供することができる。
また、入出力回路を共有する複数のデータ処理回路を共通の半導体集積回路基板上に形成したので、データ処理回路をＬＳＩで構成した時のバス線の総延長の延びを抑制できるから、情報処理装置を小型化できると共に上限動作周波数を引き上げることができる。
また、外部からの選択入力信号により動作し、入出力回路と該入出力回路を共有する複数のデータ処理回路を切り換え接続する切換手段を具えたので、入出力回路を共有する複数のデータ処理回路のバスへの独立した入出力動作を容易に実現できる。
また、入出力回路を共有する複数のデータ処理回路の中の少なくとも２つの回路は同一の回路構成を有するようにしたので、データ処理回路の並列動作を実現することができると共に前記２つの回路を半導体集積回路基板上に形成してより機能の充実したデータ処理回路とする際に、一方の回路を他方の回路が形成される位置に複写するだけで済むから、より機能の充実したデータ処理回路を設計する手間と時間を大幅に縮小できる。
【００４０】
請求項２記載の発明によれば、複数のデータ処理回路の中の少なくとも１つの回路は周辺機器とのデータの遣り取りの制御を行うバス変換器としたので、周辺機器を含むバスシステムの動作周波数を向上させることができる。
また、複数のデータ処理回路の中の少なくとも１つの回路は各種演算処理を行う演算処理回路または下位側に記憶装置が接続可能でデータの読み出し、書き込みの制御を行う記憶制御回路としたので、大型の記憶装置を含むバスシステムの動作周波数を向上させることができる。
請求項３記載の発明によれば、バス変換器の回路機能を有するデータ処理回路を局所バスを介して周辺機器に接続したので、多くの周辺機器を接続することにより、バスシステムの機能を拡張することができる。
請求項４記載の発明によれば、入出力回路を共有するデータ処理回路の１つの回路が故障した時または不用になった時、切換手段が故障した、または不用になったデータ処理回路を入出力回路に接続しないような選択入力信号を入力させるようにしたので、故障した、または不用になったデータ処理回路による他の正常に動作しているデータ処理回路への影響を回避できる。
【００４１】
請求項５記載の発明によれば、全てのデータ処理回路をそれぞれ共通の半導体集積回路基板を含む複数の半導体集積回路基板上に形成することにより、データ処理回路の総数より半導体集積回路基板の総数を少なくし、半導体集積回路基板をさらに印刷回路基板上に搭載したので、情報処理装置の処理能力の向上を図りながら小型にでき、しかも、印刷回路基板実装技術を用いて製造することができる。
請求項６記載の発明によれば、バス上に出力されたデータを監視して、データの出力が可能になった時、データ処理回路にデータの出力を許可するデータ出力許可信号を出力するようにしたので、インターロック転送方式の同期バスとスプリット転送方式の同期バスが混在したバスシステムへの適用を容易にできる。
また、切換手段を切り換えさせる選択入力信号はデータ出力許可信号としたので、選択入力信号の生成手段を省くことができる。
請求項７記載の発明によれば、データ処理回路はバス上に出力されたアドレスデータに基づいて、当該データ処理回路に関係する処理が要求されているか否かを判定するようにしたので、汎用の計算機におけるデータ授受方式を適用できる。
請求項８記載の発明によれば、バスまたは局所バスとデータ処理回路を接続する接続手段を有したので、他の周辺装置との互換性を容易にできる。
【００４２】
請求項９記載の発明によれば、半導体集積回路基板と印刷回路基板の端子をそれぞれ導電接続するコネクタを接続手段としたので、データ処理回路を機能の異なるデータ処理回路や能力の異なるデータ処理回路に容易に付け替えることができる。
請求項１０記載の発明によれば、半導体集積回路基板上に形成された複数のデータ処理回路は共にバス変換器の回路機能を有し、該データ処理回路にはそれぞれ局所バスが接続されるようにしたので、バスに対してバス変換器として機能するデータ処理回路を介して接続される局所バスは独立して動作するから、バスシステムの動作周波数に制限を受けずに局所バスに接続される回路装置の数を局所バスの数だけ増やすことができる。
請求項１１記載の発明によれば、少なくとも１つの局所バスには、共にバス変換器の回路機能を有し、それぞれに他の局所バスが接続される複数のデータ処理回路を接続するようにしたので、１つの局所バスにバス変換器の回路機能を有するデータ処理回路を介して複数の局所バスが接続できるから、バスシステムの動作周波数に制限を受けずに局所バスに接続される回路装置の数をバス変換器の回路機能を有するデータ処理回路の数の冪乗の規模で増やすことができる。
請求項１２記載の発明によれば、バス変換器の回路機能を有するデータ処理回路によりそれぞれ接続される２つのバスまたは局所バスの動作周波数が互いに一致するようにしたので、データ処データ処理回路におけるバスと局所バスとの間での同期化のための回路を省くことができるから、データ処理回路の構成を簡素化できると共にデータ転送時の転送遅れ時間を低減できる。
請求項１３記載の発明によれば、バス変換器の回路機能を有するデータ処理回路によりそれぞれ接続される２つのバスまたは局所バスの転送手順が互いに一致するようにしたので、データ処データ処理回路におけるバスと局所バスとの間でのバス転送手順変換のための回路を省いて直付けしたのと同等にすることができるから、データ処理回路の構成を簡素化できると共にデータ転送時の転送遅れ時間を低減できる。
【００４３】
請求項１４記載の発明によれば、共通の半導体集積回路基板上に形成された複数のデータ処理回路にそれぞれ付随してデータ出力調停回路を設けたので、データ出力調停回路が付随して設けられたデータ処理回路のマスクを用いて、半導体集積回路基板上に単に転写するだけで情報処理回路を形成できるから、新たにデータ出力調停回路を含むマスクを作る手間が省け、その分製造費用を低減することができる。
請求項１５記載の発明によれば、複数のデータ出力調停回路の出力信号を監視し、該複数のデータ出力調停回路がそれぞれ付随して設けられたデータ処理回路の中の１つの回路だけが共通の入出力回路を介して共通のバスにデータを出力できるようにするデータ出力調停監視手段を有したので、共通の半導体集積回路基板上に形成された複数のデータ処理回路から同時に複数のデータがバス上に出力されるのを防止して、バス上でのデータの衝突と衝突に起因する部品の故障、破壊等の事故の発生を回避することができる。
請求項１６記載の発明によれば、データ出力調停監視手段が１つだけデータの出力を可能にしたデータ処理回路から共通のバスにデータが出力されている間に、他のデータ処理回路から出力されるデータを共通の半導体集積回路基板上に形成されたデータ格納手段に格納させるようにしたので、他のデータ処理回路から出力されるデータを無駄にすることなく、先のデータ処理回路からの共通のバスへのデータ転送が終了した時点で直ちに他のデータ処理回路からの共通のバスへのデータ転送を開始することができるから、複数の局所バスから転送されるデータの転送処理時間を短縮できると共に転送処理効率を向上させることができる。
請求項１７記載の発明によれば、データ処理回路によりそれぞれ入出力回路を介して接続される動作周波数が互いに異なる２つのバスまたは局所バスとの間でデータが転送される時には、バス変換器の回路機能を有するデータ処理回路は該回路内でデータの同期化処理を行うようにしたので、バスシステムの動作周波数に制限を受けずに動作周波数の低い局所バスに接続される回路装置の数を増やすことができる。
請求項１８記載の発明によれば、共通の半導体集積回路基板上に形成された複数のデータ処理回路間を直接連絡する連絡回路を設け、データ出力調停手段またはデータ出力調停回路から出力されるデータ出力許可信号に基づいてデータ処理回路から出力されるデータの出力先を切り換えるようにしたので、局所バス同士の間でデータが転送される時には共通のバスを介さずデータ転送させることができるから、共通のバスを効率よく使用でき、バスシステム全体の動作効率を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の回路構成を示す構成図である。
【図２】本発明の第２の実施例の回路構成を示す構成図である。
【図３】本発明の第３の実施例の回路構成を示す構成図である。
【図４】同じく、その動作を示すタイミングチャートである。
【図５】本発明の第４の実施例に係るバスシステムの構成を示す構成図である。
【図６】本発明の第５の実施例に係るバスシステムの構成を示す構成図である。
【図７】同じく、その組上がり状態を示す斜視図である。
【図８】本発明の第６の実施例に係る情報処理装置の構成を示す構成図である。
【図９】同じく、そのバスブリッジの内部回路構成の概略を示す構成図である。
【図１０】本発明の第７の実施例のバスブリッジの内部回路構成の概略を示す構成図である。
【図１１】ＬＳＩを用いた従来のバスシステムを示す構成図である。
【図１２】ＭＣＭを用いて構成された従来のバスシステムの構成を示す構成図である。
【図１３】印刷回路基板に実装された従来のバスシステムの構成を示す構成図である。
【図１４】バスブリッジを介してバスが接続された従来のバスシステムを示す構成図である。
【符号の説明】
１，１ａ  外部バス（ＣＰＵバス）
２（ａ〜ｇ）  アービタ
１０  プロセサバス
２１（ａ，ｂ）  アービトレイトシーケンサ
３（ａ〜ｉ）  ＬＳＩ
３０（ａ〜ｈ）  半導体チップ
３１（ａ〜ｘ）  入出力回路
３２（ａ〜ｏ）  出力回路
３３（ａ〜ｏ）  入力回路
３４（ａ〜ｌ）  リージョンバッファ
３５（ａ，ｂ）  ＣＰＵコア
３６（ａ〜ｉ）  シーケンサ
３７（ａ〜ｊ）  データバッファ
３８（ａ，ｂ）  一次キャッシュメモリ
３９  キャッシュコントローラ
４１（ａ，ｂ），４２  演算処理回路（ＣＰＵ）
４３（ａ，ｂ），４５，４６  バス変換器
４４  キャッシュ制御回路
４７  主メモリ制御回路
４８  通信アダプタ
５０  データ退避バッファ
５１〜５５  選択器
５６  バスアービトレーション監視回路
８０（ａ〜ｉ）  Ｉ／Ｏバス
８１（ａ〜ｕ）  入出力装置
８３  二次キャッシュメモリ
８５  主メモリ装置
４９  主記憶装置
８８（ａ〜ｃ）  ＬＡＮ
９１（ａ〜ｈ）  コネクタ
９４（ａ〜ｄ）  ソケット
９３（ａ，ｂ）  印刷回路基板
【図１】
0003615264.tif 000002
【図２】
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【図３】
0003615264.tif 000004
【図４】
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【図５】
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【図６】
0003615264.tif 000007
【図７】
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【図８】
0003615264.tif 000009
【図９】
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【図１０】
0003615264.tif 000011
【図１１】
0003615264.tif 000012
【図１２】
0003615264.tif 000013
【図１３】
0003615264.tif 000014
【図１４】
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