(57)【特許請求の範囲】
【請求項１】
入力電圧を差動増幅する差動回路と、この差動回路の出力を受けて前記入力電圧に対応した電圧信号を出力する差動型のカスコード回路を備えたカスコード増幅器において、
前記カスコード回路は、前記差動回路の出力を差動増幅する差動型の増幅素子と、前記差動回路の出力を差動増幅する差動増幅回路を備え、この差動増幅回路の出力により前記差動型の増幅素子を制御するように構成された
ことを特徴とするカスコード増幅器。
【請求項２】
前記カスコード回路は、前記差動回路の出力に接続された正入力端子と負入力端子、カスコード電圧が印加されるカスコード電圧入力端子、出力信号を出力する正および負の出力端子を備え、
前記差動型の増幅素子は、前記正入力端子と正出力端子とにソースとドレインがそれぞれ接続された第１のＦＥＴと、前記負入力端子と負出力端子とにソースとドレインがそれぞれ接続された第２のＦＥＴからなり、
前記差動増幅回路は、ソースに定電流が供給されゲートが前記正入力端子に接続されドレインが前記第１のＦＥＴのゲートに接続された第３のＦＥＴと、ソースが前記第１のＦＥＴのゲートに接続されゲートが前記カスコード電圧入力端子に接続されドレインに電源電圧が印加された第５のＦＥＴと、ソースが前記第３のＦＥＴのソースに接続されゲートが前記負入力端子に接続されドレインが前記第２のＦＥＴのゲートに接続された第４のＦＥＴと、ソースが前記第２のＦＥＴのゲートに接続されゲートが前記カスコード電圧入力端子に接続されドレインに電源電圧が印加された第６のＦＥＴから構成された
ことを特徴とする請求項１記載のカスコード増幅器。
【請求項３】
前記第３ないし第６のＦＥＴの相互コンダクタンスを等しくしたことを特徴とする請求項２記載のカスコード増幅器。
【請求項４】
前記第５および第６のＦＥＴの相互コンダクタンスが前記第３および第４のＦＥＴの相互コンダクタンスよりも小さいことを特徴とする請求項２記載のカスコード増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、カスコード増幅器に関するものであり、特に低入力インピーダンスで且つ高出力インピーダンスを生成することができる差動型カスコード回路に関するものであり、カスコード電位を制御して等価的に入力インピーダンスを低くして、より高速な回路を実現するカスコード増幅器に関する。
【０００２】
【従来の技術】
従来技術におけるカスコード増幅器は、図２に示すように、カスコード回路を用いた差動増幅器であり、正電源ＶＤＤと負電源ＶＳＳとの間に、正負に分かれた並列回路を構成している。負電源ＶＳＳは、信号源ＶＳ1から正の差動電流ｉｄ１１及び負の差動電流ｉｄ１２を生成する差動回路１０に接続され、この差動回路１０はカスコード回路２００に接続され、このカスコード回路２００の出力側は正側の抵抗Ｒ11及び負側の抵抗Ｒ１２を介して正電源ＶＤＤに接続されている。又、カスコード回路２００と抵抗Ｒ１１及びＲ１２との間には正の電圧出力端子１３及び負の電圧出力端子１４を備えた構成となっている。
【０００３】
差動回路１０は、正側の増幅素子であるＭＯＳーＦＥＴ（Ｍ１１）と、負側の増幅素子であるＭＯＳーＦＥＴ（Ｍ１２）と、これらＭ１１及びＭ１２のソースＳに接続した定電流源ｉｓｓ１１とから構成されている。そして、Ｍ１１のゲートＧには信号源ＶＳ1の一方の端子が接続され、Ｍ１２のゲートＧには信号源ＶＳ１の他方の端子が接続されている。また、Ｍ１１のドレインＤ側は正の差動電流ｉｄ１１を入力し、Ｍ１２のドレインＤ側は負の差動電流ｉｄ１２を入力するように接続されている。
【０００４】
カスコード回路２００は、正の入力端子１と正の出力端子３、及び負の入力端子２と負の出力端子４とを有し、正の入力端子１と正の出力端子３との間に増幅素子であるＭＯＳーＦＥＴ（Ｍ1；第１のＦＥＴ）を備え、負の入力端子２と負の出力端子４との間に増幅素子であるＭＯＳーＦＥＴ（Ｍ２；第２のＦＥＴ）を備えた構成となっている。また、外部の直流定電圧源ＶＣを入力するためのカスコード電位入力端子５を備えた構成となっている。
【０００５】
これらＭ1のドレインＤは正の出力端子３に接続し、ソースＳは正の入力端子１に接続し、ゲートＧはカスコード電位入力端子５に接続されている。Ｍ２のドレインＤは負の出力端子４に接続し、ソースＳは負の入力端子２に接続し、ゲートＧはカスコード電位入力端子５に接続されている。
【０００６】
このような構成からなるカスコード増幅器の動作について説明すると、先ず、信号源ＶＳ１は差動回路１０を構成するＭ１１、Ｍ１２、及び定電流源ｉｓｓ１１によって正負の差動電流ｉｄ１１、ｉｄ１２に変換される。これがカスコード回路２００の正負の入力電流ｉ１、ｉ２となる。カスコード回路２００は、入力をそのまま出力に伝え、正負の出力電流ｉ３、ｉ４となる。
【０００７】
したがって、入力電流ｉ１、ｉ２と出力電流ｉ３、ｉ４の間には次式が成立する。
正の出力電流ｉ３＝正の入力電流ｉ１
負の出力電流ｉ４＝負の入力電流ｉ２          ……（１）
【０００８】
これらは、抵抗Ｒ１１、Ｒ１２に流れる電流ｉｒ１１、ｉｒ１２となるので、シングルモードゲインＧｓ１、Ｇｓ２は、
0003661182.tif 000002
となる。
【０００９】
また、差動モードで考えると、ゲインＧｄは、
0003661182.tif 000003
となり１倍のゲインとなっている。
【００１０】
しかしながら、上述したカスコード回路２００においては寄生容量が存在する。例えば、上述の図２において、差動回路１０とカスコード回路２００との間の正負の線上の寄生容量Ｃｐ１、Ｃｐ２、及びカスコード回路２００と正負の電圧出力端子１３、１４との間の正負の線上の寄生容量Ｃｐ３、Ｃｐ４の合計四つの寄生容量が存在する。これら寄生容量が存在する場合には、高周波におけるゲインＧＳ１１、ＧＳ１２、Ｇｄは１よりも小さくなる。
【００１１】
ここで、ＭＯＳーＦＥＴのＭ１、Ｍ２の相互コンダクタンスｇｍ１、ｇｍ２が等しく、
ｇｍ１＝ｇｍ２＝ｇｍｆ                        ……（４）
であり、抵抗Ｒ１１、Ｒ１２の値も等しく、
Ｒ１１＝Ｒ１２＝ＲＬ                        ……（５）
であると仮定する。
【００１２】
又、同様に寄生容量についても、
Ｃｐ３＝Ｃｐ４＝ＣＬ                          ……（６）
Ｃｐ１＝Ｃｐ２＝Ｃｐ                          ……（７）
と仮定する。
【００１３】
ここでまず、カスコード回路２００の入力側寄生容量Ｃｐ１、Ｃｐ２によるゲインの低下を説明する。
入力側ゲインＧｐを
Ｇｐ１＝ｉ１／ｉｄ１１、Ｇｐ２＝ｉ２／ｉｄ１２      ……（８）
Ｇｐｄ＝（ｉ２−ｉ１）／（ｉｄ１２−ｉｄ１１）      ……（９）
と定義する。
【００１４】
信号源ＶＳ１の周波数をｆとすると、各ゲインは次のようになる。
0003661182.tif 000004
【００１５】
同様にして、出力側ゲインＧＬを下記のように定義する。
ＧＬ１＝ｉｒ１１／ｉ３、ＧＬ２＝ｉｒ１２／ｉ４      ……（１１）
ＧＬｄ＝（ｉｒ１２−ｉｒ１１）／（ｉ４−ｉ３）      ……（１２）
【００１６】
信号源ＶＳ１の周波数をｆとすると、各ゲインは、
0003661182.tif 000005
と表わされる。
【００１７】
ここで、入力側ゲインＧｐ１＝Ｇｐ２＝Ｇｐｄが−３ｄＢになる周波数をｆｃｐとすると、
ｆｃｐ＝１／（２π・（Ｃｐ／ｇｍｆ））              ……（１４）
【００１８】
これを用いて、上記式（１０）を書き直せば、
0003661182.tif 000006
となる。
【００１９】
同様に、出力側ゲインＧＬ１＝ＧＬ２＝ＧＬｄが−３ｄＢになる周波数をｆｃＬとすると、
ｆｃＬ＝１／（２π・ＣＬ・ＲＬ）                  ……（１６）
となる。
【００２０】
したがって、出力側ゲインと−３ｄＢとの関係は、
0003661182.tif 000007
となる。
【００２１】
一般に、カスコード回路２００の主目的の一つは回路の高速化であるが、この場合Ｃｐ＞ＣＬ、即ち、出力側寄生容量よりも入力側寄生容量の方が大きいことが多い。
【００２２】
一方で、トータルでのゲインＧｄ（Ｇｓ１＝Ｇｓ２）は、
Ｇｄ＝Ｇｐｄ・ＧＬｄ                              ……（１８）
となる。
【００２３】
ここで、設計においては、トータルゲインＧｄの−３ｄＢ周波数をできるだけ高くしたい場合、ｆｃｐをｆｃＬの１〜３倍になるように設計する。ここでは、一例としてｆｃＬ＝ｆｃｐにする場合について考えれば式（１４）、式（１６）より、
0003661182.tif 000008
となる。
【００２４】
したがって、
ＣＬ・ＲＬ＝Ｃｐ／ｇｍｆ                                ……（２０）
となる。
【００２５】
Ｃｐ＞ＣＬという制約がある場合は、上式より、
ＲＬ＞（１／ｇｍｆ）                            ……（２１）
でなければならなくなる。抵抗ＲＬは大きくは変更できない場合が多いので、結局Ｍ1、Ｍ２の相互コンダクタンスｇｍｆを下げられるかどうかがトータル−３ｄＢ周波数を広げられるかどうかにつながる。
【００２６】
【発明が解決するための課題】
しかしながら、従来のカスコード回路は、Ｍ１、Ｍ２の相互コンダクタンスｇｍｆを下げるためには、ＭＯＳーＦＥＴのＭ１、Ｍ２のゲート幅を大きくするか、定電流源ｉｓｓ１１の電流値を大きくするかの２つしか解決方法がなかった。前者は同時に出力側寄生容量ＣＬの増加を招くので結局トータルの−３ｄＢ周波数はあまり上げられない。又、後者は、抵抗Ｒ１１、Ｒ１２の直流電圧効果やＭ１、Ｍ２、Ｍ１１、Ｍ１２のＶｇｓの増大を招き電源電圧の制約から限界があるという問題がある。
【００２７】
したがって、カスコード回路において、Ｍ１、Ｍ２の相互コンダクタンスｇｍｆを下げることができる手法に解決しなければならないという課題を有している。
【００２８】
本発明の目的は、このような課題を解決するもので、カスコード回路に差動増幅回路を設け、その出力でカスコード回路内にある本来の増幅素子を制御することにより容易に周波数帯域幅が拡大でき、もって高速化を図り得るようなカスコード増幅器を提供することにある。
【００２９】
【課題を解決するための手段】
上記課題を解決するために、請求項１の発明は、
入力電圧を差動増幅する差動回路と、この差動回路の出力を受けて前記入力電圧に対応した電圧信号を出力する差動型のカスコード回路を備えたカスコード増幅器において、前記カスコード回路は、前記差動回路の出力を差動増幅する差動型の増幅素子と、前記差動回路の出力を差動増幅する差動増幅回路を備え、この差動増幅回路の出力により前記差動型の増幅素子を制御するように構成されたことを特徴とする。
【００３０】
このような構成によれば、カスコード回路のカスコード電位を制御して等価的に入力インピーダンスを低くして、より高速な回路を実現することができる。
【００３１】
この場合、請求項２のように、差動型の増幅素子と差動増幅回路をＦＥＴで構成することができる。そして、これらＦＥＴについてその相互コンダクタンスが請求項３あるいは４のようなものを選ぶと、それ以外の回路定数を変えることなく容易に周波数帯域幅を拡大することができる。
【００３２】
【発明の実施の形態】
次に、本発明に係るカスコード増幅器の実施の形態について図面を参照して説明する。尚、従来技術で説明したものと同じものには同じ符号を付与して説明する。
【００３３】
本発明に係るカスコード増幅器は、カスコード回路が従来技術におけるカスコード増幅器と唯一相違するものである。即ち、図１に示すように、カスコード回路１００を用いた差動増幅器であり、正電源ＶＤＤと負電源ＶＳＳとの間に、正負に分かれた並列回路を構成している。
【００３４】
負電源ＶＳＳは、信号源ＶＳ1から正側の差動電流ｉｄ１１及び負側の差動電流ｉｄ１２を生成する差動回路２０に接続されている。この差動回路２０はカスコード回路１００に接続され、このカスコード回路１００の出力側は正側の抵抗Ｒ11及び負側の抵抗Ｒ１２を介して正電源ＶＤＤに接続されている。
【００３５】
又、カスコード回路１００と抵抗Ｒ１１及びＲ１２との間には正の電圧出力端子１３及び負の電圧出力端子１４を備えた構成となっている。
【００３６】
差動回路２０は、正側のＭＯＳーＦＥＴ（Ｍ１１）と、負側のＭＯＳーＦＥＴ（Ｍ１２）と、これらＭ１１及びＭ１２のソースＳ側に接続した定電流源ｉｓｓ１１とから構成されている。そして、Ｍ１１のゲートＧには信号源ＶＳ1の一方の端子が接続され、Ｍ１２のゲートＧには信号源ＶＳ１の他方の端子が接続されている。また、Ｍ１１のドレインＤ側は正の差動電流ｉｄ１１を入力し、Ｍ１２のドレインＤ側は負の差動電流ｉｄ１２を入力するように接続されている。
【００３７】
カスコード回路１００は、正の入力端子１と正の出力端子３、及び負の入力端子２と負の出力端子４とを有し、正の入力端子１と正の出力端子３との間に増幅素子であるＭＯＳーＦＥＴ（Ｍ1）を備え、負の入力端子２と負の出力端子４との間に増幅素子であるＭＯＳーＦＥＴ（Ｍ２）を備えた構成となっている。
【００３８】
これらＭ１、Ｍ２のゲートＧは第１及び第２の増幅素子であるＭＯＳーＦＥＴ（Ｍ５、Ｍ３）及び（Ｍ６、Ｍ４）によって制御される構成となっている。尚、この増幅素子Ｍ３，Ｍ５，Ｍ４，Ｍ６からなる部分は、差動増幅回路である。この差動増幅回路は、機能および作用効果が同じであれば必ずしも実施例のようなＭＯＳーＦＥＴＭ３，Ｍ５，Ｍ４，Ｍ６からなる構成に限定されるものではない。
【００３９】
尚、実施例において、ＭＯＳーＦＥＴ（Ｍ１〜Ｍ６）の相互コンダクタンスは全て等しく、その値をｇｍｆで表すようになっているが、これに限定されることなくそれぞれの相互インダクタンスは変えることができることは勿論のことである。
【００４０】
Ｍ１（第１のＦＥＴ）のドレインＤは正の出力端子３に接続され、ソースＳは正の入力端子１に接続され、ゲートＧはＭ５（第５のＦＥＴ）とＭ３（第３のＦＥＴ）との間の共通接続点にそれぞれ接続されている。
【００４１】
直列に接続されているＭ５とＭ３とにおいて、Ｍ５のドレインＤは正電源ＶＤＤに接続され、ソースＳはＭ３のドレインＤに接続され、ゲートＧは直流定電圧源ＶＣを供給するカスコード電位入力端子５にそれぞれ接続されている。
【００４２】
Ｍ３のドレインＤはＭ５のソースＳに接続され、ソースＳは直流定電流源ｉｓｓ１に接続され、ゲートＧはＭ１の導通状態である正の入力端子１（正の電圧ｖ１）にそれぞれ接続されている。Ｍ５のソースＳとＭ３のドレインＤとの共通接続点はＭ１のゲートＧに接続され、ゲート電圧ｖｇ１となる。
【００４３】
Ｍ２（第２のＦＥＴ）のドレインＤは負の出力端子４に接続され、ソースＳは負の入力端子２に接続され、ゲートＧはＭ６（第６のＦＥＴ）とＭ４（第４のＦＥＴ）との間に接続されている。
【００４４】
直列に接続されているＭ６とＭ４とにおいて、Ｍ６のドレインＤは正電源ＶＤＤに接続され、ソースＳはＭ４のドレインＤに接続され、ゲートＧは直流定電圧源ＶＣを供給するカスコード電位入力端子５に接続されている。
【００４５】
Ｍ４のドレインＤはＭ６のソースＳに接続され、ソースＳはＭ３のソースと共通で直流定電流源ｉｓｓ１に接続され、ゲートＧはＭ２の導通状態である負の入力端子２（負の電圧ｖ２）に接続されている。Ｍ６のソースＳとＭ４のドレインＤとの共通接続点はＭ２のゲートＧに接続され、ゲート電圧ｖｇ２となる。
【００４６】
このような構成において、上述したように、正の入力端子１の正の電圧ｖ１、負の入力端子２の負の電圧ｖ２、Ｍ１のゲート電圧ｖｇ１、Ｍ２のゲート電圧ｖｇ２との関係は、
ｖ２−ｖ１＝−（ｖｇ２−ｖｇ１）                ……（２２）
である。
【００４７】
この式の意味するところは、Ｍ１〜Ｍ６と定電流源ｉｓｓ１１はゲインがマイナス１倍の差動増幅器として動作していることである。今、入力電流ｉ１、ｉ２に対してＭ１、Ｍ２のゲートＧ／ソースＳ間電圧ｖｇｓ１、ｖｇｓ２との関係は次の式で表すことができる。
ｖｇｓ２−ｖｇｓ１＝（１／ｇｍｆ）・（ｉ２−ｉ１）    ……（２３）
【００４８】
一方、ｖｇｓ１、ｖｇｓ２は次の式で表すことができる。
ｖｇｓ１＝ｖｇ１−ｖ１、ｖｇｓ２＝ｖｇ２−ｖ２        ……（２４）
【００４９】
したがって、
ｖｇｓ２−ｖｇｓ１＝ｖｇ２−ｖｇ１−ｖ２＋ｖ１        ……（２５）
【００５０】
又、式（２２）より、
ｖｇｓ２−ｖｇｓ１＝−２（ｖ２−ｖ１）                ……（２６）
−２（ｖ２−ｖ１）＝（１／ｇｍｆ）・（ｉ２−ｉ１）    ……（２７）
である。
【００５１】
この式を変形して入力端子の差動モード電圧（ｖ２−ｖ１）と、差動モード電流（ｉ２−ｉ１）の比をとると、この値は見かけ上の入力コンダクタンスＧＭとなる。
0003661182.tif 000009
【００５２】
これは、従来のカスコード回路２００（図２参照）の入力コンダクタンスと比べると２倍の入力コンダクタンスを得ることができることを意味する。この結果、入力側ゲインＧｐの−３ｄＢ周波数ｆｃｐは、
0003661182.tif 000010
となる。
【００５３】
このようにして、従来に比べ１オクターブもｆｃｐを上げることができる。この結果、従来技術におけるカスコード回路２００（図２参照）の部分以外の定数を変えることなく、従来よりもトータル−３ｄＢ周波数を上げることができる。
【００５４】
又、以上の実施例においては、ＭＯＳーＦＥＴ（Ｍ３〜Ｍ６）の相互コンダクタンスを等しいｇｍｆとしたが、必ずしもその必要はなく、特に、Ｍ５〜Ｍ６の相互コンダクタンスをＭ３〜Ｍ４のｇｍｆに比べて小さくとることにより、本発明のカスコード回路の等価入力コンダクタンスを更に大きくすることが可能である。
【００５５】
尚、実施例では増幅素子Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ１１，Ｍ１２としてＭＯＳーＦＥＴを用いた場合を示したが、必ずしもＭＯＳーＦＥＴを用いる必要はない。本発明ではバイポーラトランジスタを始め他の増幅素子を適用することも可能である。
【００５６】
又、増幅素子Ｍ３，Ｍ５，Ｍ４，Ｍ６としては、ＰチャネルのＭＯＳーＦＥＴあるいはＪＦＥＴを用いることもできる。
【００５７】
【発明の効果】
以上説明したように、請求項１乃至４の本発明に係るカスコード増幅器は、カスコード回路において、帯域幅（合計−３ｄＢ周波数）を高くすることができるため、カスコード回路以外の定数を変更することなく簡単なカスコード回路の変更で大幅な特性を向上させることができるという効果がある。
【図面の簡単な説明】
【図１】本願発明に係るカスコード増幅器の回路図である。
【図２】従来技術におけるカスコード増幅器の回路図である。
【符号の説明】
１  正の入力端子
２  負の入力端子
３  正の出力端子
４  負の出力端子
５  カスコード電圧入力端子
１３  正の電圧出力端子
１４  負の電圧出力端子
１００  カスコード回路
２００  カスコード回路
ＶＤＤ  正電源
ＶＳＳ  負電源
ＶＣ  直流定電圧源
ＶＳ１  信号源
ｉｓｓ１１  定電流源
ｉｄ１１  正の差動電流
ｉｄ１２  負の差動電流
ｉ１  正の入力電流
ｉ２  負の入力電流
ｉ３  正の出力電流
ｉ４  負の出力電流
Ｍ１  ＭＯＳーＦＥＴ（第１のＦＥＴ）
Ｍ２  ＭＯＳーＦＥＴ（第２のＦＥＴ）
Ｍ３  ＭＯＳーＦＥＴ（第３のＦＥＴ）
Ｍ４  ＭＯＳーＦＥＴ（第４のＦＥＴ）
Ｍ５  ＭＯＳーＦＥＴ（第５のＦＥＴ）
Ｍ６  ＭＯＳーＦＥＴ（第６のＦＥＴ）
Ｍ１１，Ｍ１２  ＭＯＳーＦＥＴ
Ｒ１１，Ｒ１２  抵抗
Ｃｐ１，Ｃｐ２，Ｃｐ３，Ｃｐ４  寄生容量
【図１】
0003661182.tif 000011
【図２】
0003661182.tif 000012