(57)【特許請求の範囲】
【請求項１】
複数のブロックに分割されたメモリセルアレイを有する半導体装置のリフレッシュ方法であって、
アドレス信号により指定されたあるアドレスをもとにして、パルスによりアドレスを発生させることにより、前記複数のブロックのうち外部アクセスすべきブロックに対して、データを連続して読み出しまたは書き込む、外部アクセスステップと、
前記パルスよりも周期が長く、かつ、前記アドレス信号の変化を検出した信号である検出信号を発生する、検出信号発生ステップと、
前記検出信号にもとづいて、前記複数のブロックのうち、外部アクセスすべきブロック以外のブロックに対してリフレッシュをする、リフレッシュステップと、
を備え、
前記リフレッシュステップは、
前記複数のブロックの各々に対応して設けられた複数のリフレッシュ要求信号発生回路が、前記検出信号にもとづいて、前記複数のブロックの各々に対してリフレッシュ要求信号を発生するステップと、
前記複数のブロックの各々に対応して設けられた複数のブロックコントロールのうち、前記外部アクセスすべきブロック以外のブロックに対応しているブロックコントロールが、前記リフレッシュ要求信号にもとづいて、リフレッシュ実施信号を発生するステップと、
を備え、
前記外部アクセスステップは、
前記複数のブロックコントロールのうち、前記外部アクセスすべきブロックに対応しているブロックコントロールが、前記外部アクセスすべきブロック対して外部アクセス実施信号を発生するステップを備える、半導体装置のリフレッシュ方法。
【請求項２】
請求項１において、
前記検出信号発生から次の検出信号発生までの期間中に、前記リフレッシュ実施ステップは終了する、半導体装置のリフレッシュ方法。
【請求項３】
複数のブロックに分割されたメモリセルアレイと、
パルスを発生する回路と、
前記パルスよりも周期が長く、かつ、アドレス信号の変化を検出した信号である検出信号を発生する回路と、
前記複数のブロックのうち、外部アクセスすべきブロックに対してデータを連続して読み出しまたは書き込むバーストモードの実施のために、前記アドレス信号により指定されたあるアドレスをもとにして、パルスによりアドレスを発生させるアドレス発生回路と、
前記検出信号にもとづいて、前記複数のブロックのうち、外部アクセスすべきブロック以外のブロックに対して、前記バーストモードで書き込まれたデータのリフレッシュを行うリフレッシュ回路と、
を備え、
前記リフレッシュ回路は、
前記複数のブロックの各々に対応して設けられ、前記検出信号にもとづいて、前記複数のブロックの各々に対してリフレッシュ要求信号を発生する、複数のリフレッシュ要求信号発生回路と、
前記複数のブロックの各々に対応して設けられた複数のブロックコントロールと、
を備え、
前記複数のブロックコントロールのうち、前記外部アクセスすべきブロックに対応しているブロックコントロールは、前記外部アクセスすべきブロック対して外部アクセス実施信号を発生し、
前記複数のブロックコントロールのうち、前記外部アクセスすべきブロック以外のブロックに対応しているブロックコントロールは、前記リフレッシュ要求信号にもとづいて、リフレッシュ実施信号を発生する、半導体装置。
【請求項４】
請求項３において、
前記アドレス発生回路は、前記アドレス信号のうちカラムアドレス信号が入力し、前記カラムアドレス信号をもとにして前記パルスによりカラムアドレスを発生させる、カラムアドレス発生回路を含む、半導体装置。
【請求項５】
請求項３または４に記載の前記半導体装置を備える、メモリシステム。
【請求項６】
請求項３または４に記載の前記半導体装置を備える、電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、リフレッシュによりデータを保持する半導体装置、そのリフレッシュ方法、メモリシステムおよび電子機器に関する。
【０００２】
【背景技術】
半導体メモリの一つに、ＶＳＲＡＭ（Ｖｉｒｔｕａｌｌｙ  Ｓｔａｔｉｃ  ＲＡＭ）がある。ＶＳＲＡＭのメモリセルは、ＤＲＡＭのメモリセルと同じであるが、ＶＳＲＡＭは、列アドレスと行アドレスとをマルチプレックスする必要がない。また、ユーザは、リフレッシュを考慮せずに、ＶＳＲＡＭを使用できる（リフレッシュの透過性）。
【０００３】
【発明が解決しようとする課題】
本発明の目的は、リフレッシュによりデータを保持する半導体装置、そのリフレッシュ方法、メモリシステムおよび電子機器を提供することである。
【０００４】
【課題を解決するための手段】
（１）本発明に係る半導体装置のリフレッシュ方法は、
複数のブロックに分割されたメモリセルアレイを有する半導体装置のリフレッシュ方法であって、
アドレス信号により指定されたあるアドレスをもとにして、パルスによりアドレスを発生させることにより、前記複数のブロックのうち外部アクセスすべきブロックに対して、データを連続して読み出しまたは書き込む、外部アクセスステップと、
前記パルスよりも周期が長く、かつ、前記アドレス信号の変化を検出した信号である検出信号を発生する、検出信号発生ステップと、
前記検出信号にもとづいて、前記複数のブロックのうち、外部アクセスすべきブロック以外のブロックに対してリフレッシュをする、リフレッシュステップと、
を備え、
前記リフレッシュステップは、
前記複数のブロックの各々に対応して設けられた複数のリフレッシュ要求信号発生回路が、前記検出信号にもとづいて、前記複数のブロックの各々に対してリフレッシュ要求信号を発生するステップと、
前記複数のブロックの各々に対応して設けられた複数のブロックコントロールのうち、前記外部アクセスすべきブロック以外のブロックに対応しているブロックコントロールが、前記リフレッシュ要求信号にもとづいて、リフレッシュ実施信号を発生するステップと、
を備え、
前記外部アクセスステップは、
前記複数のブロックコントロールのうち、前記外部アクセスすべきブロックに対応しているブロックコントロールが、前記外部アクセスすべきブロック対して外部アクセス実施信号を発生するステップを備える。
【０００５】
本発明の外部アクセスステップは、例えば、バーストモードにおいて、第１アドレス指定、第１アドレスデータの読み出し、第２、第３、第４アドレスデータの読み出し、のことである。本発明の外部アクセスステップは、高速でデータの読み出しまたは書き込みをするためパルスの周期が非常に短くなり、リフレッシュが実施される期間より短くなる。このため、外部アクセスおよびリフレッシュの基準をこのパルス信号にすると、あるブロックに対して外部アクセスするとき、そのブロックではリフレッシュ中ということが起き、外部アクセスの遅れが生じる。本発明は、このパルス信号よりも周期が長い上記検出信号を基準に、外部アクセスおよびリフレッシュをするので、外部アクセスが遅れるのを防ぐことが可能となる。
【０００６】
また、本発明によれば、外部アクセスすべきブロックに対する外部アクセス中に、リフレッシュすべきブロックに対してリフレッシュをするので、半導体装置を効率的に動作させることができる。
【０００７】
アドレス信号により指定されたあるアドレスをもとにして、パルスによりアドレスを発生させるとは、例えば、あるアドレスの列アドレスをもとにして、クロック信号により列アドレスを発生させる、がある。この場合、行アドレスは同じである。
【０００８】
検出信号には、例えば、ＡＴＤ（Ａｄｄｒｅｓｓ  Ｔｒａｎｓｉｔｉｏｎ  Ｄｅｔｅｃｔｏｒ：アドレス遷移検出）信号がある。
【０００９】
パルスには、例えば、クロック信号、クロック信号を半導体装置の内部で逓倍した信号がある。
【００１０】
アドレス信号とは、例えば、半導体装置に入力される外部からのアドレス信号をそのまま、アドレス信号として用いてもよい。また、この外部からのアドレス信号をブロックアドレス信号、列アドレス信号、行アドレス信号に換え、これらの信号をアドレス信号にしてもよい。
【００１１】
外部アクセスすべきブロックの数は、一つ、または、それより多くすることができる。外部アクセスすべきブロックの数は、半導体装置の設計において任意に決めることができる。
【００１２】
ブロックに対してリフレッシュをするとは、例えば、ブロックのある行のメモリセルに対するリフレッシュを意味する。行は１行でもよいし、複数行でもよい。これらは、半導体装置の設計において任意に決めることができる。
【００１３】
外部アクセスとは、例えば、メモリセルへのデータの読み出しまたは書き込みを意味する。
【００１６】
（２）本発明に係る半導体装置のリフレッシュ方法は、以下のようにすることができる。
【００１７】
前記検出信号発生から次の検出信号発生までの期間中に、前記リフレッシュ実施ステップは終了する。
【００１８】
これによれば、あるブロックに対して外部アクセスをしようとするとき、そのブロックではリフレッシュ中ということはなく、外部アクセスが遅れることはない。
【００１９】
（３）本発明に係る半導体装置は、
複数のブロックに分割されたメモリセルアレイと、
パルスを発生する回路と、
前記パルスよりも周期が長く、かつ、アドレス信号の変化を検出した信号である検出信号を発生する回路と、
前記複数のブロックのうち、外部アクセスすべきブロックに対してデータを連続して読み出しまたは書き込むバーストモードの実施のために、前記アドレス信号により指定されたあるアドレスをもとにして、前記パルスによりアドレスを発生させるアドレス発生回路と、
前記検出信号にもとづいて、前記複数のブロックのうち、外部アクセスすべきブロック以外のブロックに対して、前記バーストモードで書き込まれたデータのリフレッシュを行うリフレッシュ回路と、
を備え、
前記リフレッシュ回路は、
前記複数のブロックの各々に対応して設けられ、前記検出信号にもとづいて、前記複数のブロックの各々に対してリフレッシュ要求信号を発生する、複数のリフレッシュ要求信号発生回路と、
前記複数のブロックの各々に対応して設けられた複数のブロックコントロールと、
を備え、
前記複数のブロックコントロールのうち、前記外部アクセスすべきブロックに対応しているブロックコントロールは、前記外部アクセスすべきブロック対して外部アクセス実施信号を発生し、
前記複数のブロックコントロールのうち、前記外部アクセスすべきブロック以外のブロックに対応しているブロックコントロールは、前記リフレッシュ要求信号にもとづいて、リフレッシュ実施信号を発生する。
【００２０】
本発明によれば、（１）で説明したことと同様のことが言える。
【００２１】
（４）本発明に係る半導体装置において、
前記アドレス発生回路は、前記アドレス信号のうちカラムアドレス信号が入力し、前記カラムアドレス信号をもとにして前記パルスによりカラムアドレスを発生させる、カラムアドレス発生回路を含む。
【００２３】
（５）本発明に係るメモリシステムは、
上記（３）または（４）に記載の前記半導体装置を備える。
【００２４】
（６）本発明に係る電子機器は、
上記（３）または（４）の半導体装置を備える。
【００２５】
【発明の実施の形態】
以下、本発明の好適な実施形態について、図面を用いて具体的に説明する。本実施形態は、ＶＳＲＡＭに本発明を適用したものである。
【００２６】
［半導体装置の構成］
まず、本実施形態の構成を説明する。図１は、本実施形態に係る半導体装置１の回路ブロック図である。以下、各ブロックについて説明する。
【００２７】
（Ａ）データ入出力バッファ１０には、１６ビットのデータ（Ｉ／Ｏ０〜Ｉ／Ｏ１５）が入出力される。
【００２８】
（Ｂ）メモリセルアレイ２０には、複数のメモリセルがアレイ状に配置されている。メモリセルは、ｎ型ＭＯＳトランジスタであるアクセストランジスタと、データを保持するキャパシタと、を含む。メモリセルアレイ２０は、四つのブロック、つまり、ブロックＡ、ブロックＢ、ブロックＣ、ブロックＤ、に分けられている。メモリセルアレイ２０が、例えば、１６Ｍビットとすると、各ブロックは、それぞれ、例えば、４Ｍビットとなる。なお、本発明においては、メモリセルアレイ２０は二以上のブロックに分割されていればよい。ブロックの個数は、奇数個、偶数個、いずれでもよい。
【００２９】
各ブロックは、それぞれ、複数のワード線と、これらのワード線と交差する複数のビット線対と、これらのワード線とこれらのビット線対との交点に対応して設けられた上記メモリセルと、を備える。ワード線は、それぞれ、ブロックの各行にあるメモリセルと対応している。つまり、あるワード線を選択することにより、そのワード線と対応する行のメモリセルが選択される。
【００３０】
各ブロックＡ〜Ｄは、それぞれに対応する、行デコーダ２４Ａ〜２４Ｄおよび列デコーダ２６Ａ〜２６Ｄを備える。行デコーダにより、上記ワード線が選択される。列デコーダにより、上記ビット線対が選択される。
【００３１】
（Ｃ）アドレスバッファ６０には、外部アクセス（例えば、読み出しまたは書き込み）のためのアドレス信号Ａ′０〜Ａ′１９が外部から入力される。アドレス信号Ａ′０、Ａ′１は、ブロックアドレス信号Ａ０、Ａ１に割り当てられる。つまり、ブロックアドレス信号Ａ０は、最下位のアドレス信号Ａ′０が割り当てられる。ブロックアドレス信号Ａ１は、最下位より一つ上のアドレス信号Ａ′１が割り当てられる。ブロックアドレス信号Ａ０、Ａ１をもとにして、ブロックＡ〜Ｄのうち、外部アクセスされるメモリセルが配置されているブロックが選択される。
【００３２】
アドレス信号Ａ′２〜Ａ′７は、列アドレス信号Ａ２〜Ａ７に割り当てられる。列アドレス信号Ａ２〜Ａ７は、後で説明する列アドレス発生回路１２０を介して、列デコーダ２６Ａ〜２６Ｄに入力する。列アドレス信号Ａ２〜Ａ７をもとにして、ブロックＡ〜Ｄの各々の列アドレスが選択される。
【００３３】
アドレス信号Ａ′８〜Ａ′１９は、行アドレス信号Ａ８〜Ａ１９に割り当てられる。行アドレス信号Ａ８〜Ａ１９は、後で説明する行プリデコーダ３０Ａ〜３０Ｄに入力する。行アドレス信号Ａ８〜Ａ１９をもとにして、ブロックＡ〜Ｄの各々の行アドレスが選択される。なお、ブロックアドレス信号、列アドレス信号、行アドレス信号の順番で、アドレス信号Ａ′０〜Ａ′１９が割り当てられているが、これと異なる順番でもよい。
【００３４】
（Ｄ）ＡＴＤ（Ａｄｄｒｅｓｓ  Ｔｒａｎｓｉｔｉｏｎ  Ｄｅｔｅｃｔｏｒ：アドレス遷移検出）信号発生回路１５０には、アドレスバッファ６０から出力した、ブロックアドレス信号Ａ０、Ａ１、列アドレス信号Ａ２〜Ａ７、行アドレス信号Ａ８〜Ａ１９が入力する。ＡＴＤ信号発生回路１５０は、信号Ａ０〜Ａ１９の変化毎に、パルス状のＡＴＤ信号を発生する回路である。アドレス信号があるアドレスを指定している間、ＡＴＤ信号は発生しない。ＡＴＤ信号は、メモリセルに外部アクセス（例えば、読み出しまたは書き込み）をする際の一連の動作、つまり、ワード線の選択、ビット線対の選択、データの読み出しまたは書き込み制御のトリガーとなる。なお、ＡＴＤ信号発生回路１５０については、［ＡＴＤ信号発生回路］の欄で詳細に説明する。
【００３５】
（Ｅ）列アドレス発生回路１２０は、バーストモードのために使われる回路である。列アドレス発生回路１２０には、アドレスバッファ６０からの列アドレス信号Ａ２〜Ａ７、モードコントロール１１０からの／ＡＤＶ信号、および、クロック１３０からのクロック信号が入力する。バーストモードとは、信号（ブロックアドレス信号、列アドレス信号、行アドレス信号）Ａ０〜Ａ１９により、あるアドレスが指定されると、行アドレスを固定した状態でクロック信号を基準として半導体装置１の内部で列アドレスのインクリメントを繰り返すだけで、このアドレスを先頭にして連続する所定数のアドレスに、データの読み出しまたは書き込みを行う処理のことである。クロック信号の周期を短くすることにより、データの読み出しまたは書き込みを高速に行うことができる。列アドレス発生回路１２０はバーストアドレスカウンタを含む。バーストアドレスカウンタに入力した列アドレス信号をもとにして、クロック信号により、列アドレスのインクリメントが繰り返されることにより、列アドレスが連続的に発生する。なお、バーストモードについては［バーストモード］の欄で詳細に説明する。
【００３６】
（Ｆ）半導体装置１は、クロック１３０を備える。クロック１３０から出力されるクロック信号が、バーストモードにおいて列アドレスを連続的に発生させるときの基準信号となる。本実施形態の特徴の一つとして、このクロック信号にもとづいて、リフレッシュを行わず、上記ＡＴＤ信号にもとづいて、リフレッシュを行っている。この詳細は［半導体装置のリフレッシュ動作］の欄で説明している。
【００３７】
（Ｇ）半導体装置１は、モードコントロール１１０を備える。モードコントロール１１０の説明の前に、オペレーション状態およびスタンバイ状態について説明する。半導体装置１には、オペレーション状態とスタンバイ状態とがある。オペレーション状態のときは、外部アクセスが可能となる。スタンバイ状態のときは、外部アクセスが不可能となる。スタンバイ状態でもリフレッシュは行われる。
【００３８】
スタンバイ状態には、待機状態とパワーダウン状態とがある。待機状態とは、例えば、半導体装置１を含むシステムは動作中であるが、半導体装置１はチップセレクト信号／ＣＳにより選択されていない状態をいう。パワーダウン状態とは、例えば、半導体装置１を含むシステムが待機中である状態をいう。
【００３９】
モードコントロール１１０には、外部からチップセレクト信号／ＣＳ′、スヌーズ信号／ＺＺ′、ライトイネーブル信号／ＷＥ′、アウトプットイネーブル信号／ＯＥ′、アドレスバリッド信号／ＡＤＶ′が入力される。そして、モードコントロール１１０からは、チップセレクト信号／ＣＳ、スヌーズ信号／ＺＺ、ライトイネーブル信号／ＷＥ、アウトプットイネーブル信号／ＯＥ、アドレスバリッド信号／ＡＤＶが出力される。
【００４０】
チップセレクト信号／ＣＳがＬレベルで、スヌーズ信号／ＺＺがＨレベルのとき、オペレーション状態となる。チップセレクト信号／ＣＳがＨレベルで、スヌーズ信号／ＺＺがＨレベルのとき、待機状態となる。チップセレクト信号／ＣＳがＨレベルで、スヌーズ信号／ＺＺがＬレベルのとき、パワーダウン状態となる。パワーダウン状態では、半導体装置１の消費電流が最少の状態となる。
【００４１】
アドレスバリッド信号／ＡＤＶ′は、バーストモードが開始されるための条件となる。本実施形態では、アドレスバリッド信号／ＡＤＶがＬレベルのとき、クロック信号の立ち上がりに同期して、外部からのアドレス信号Ａ′０〜Ａ′１９が半導体装置の内部に取り込まれ、クロック信号の４サイクル目よりデータが出力される。
【００４２】
（Ｈ）ブロック選択信号発生回路８０には、ブロックアドレス信号Ａ０、Ａ１が入力される。ブロック選択信号発生回路８０からは、ブロックＡ〜Ｄ選択信号が出力される。
【００４３】
ブロックアドレス信号（Ａ０、Ａ１）が、（Ｌレベル、Ｌレベル）のとき、ブロック選択信号発生回路８０から、Ｈレベル（アクティブ）のブロックＡ選択信号、および、ＬレベルのブロックＢ、Ｃ、Ｄ選択信号が出力される。ＨレベルのブロックＡ選択信号をもとに、ブロックＡが選択される。
【００４４】
ブロックアドレス信号（Ａ０、Ａ１）が、（Ｈレベル、Ｌレベル）のとき、ブロック選択信号発生回路８０から、Ｈレベル（アクティブ）のブロックＢ選択信号、および、ＬレベルのブロックＡ、Ｃ、Ｄ選択信号が出力される。ＨレベルのブロックＢ選択信号をもとに、ブロックＢが選択される。
【００４５】
ブロックアドレス信号（Ａ０、Ａ１）が、（Ｌレベル、Ｈレベル）のとき、ブロック選択信号発生回路８０から、Ｈレベル（アクティブ）のブロックＣ選択信号、および、ＬレベルのブロックＡ、Ｂ、Ｄ選択信号が出力される。ＨレベルのブロックＣ選択信号をもとに、ブロックＣが選択される。
【００４６】
ブロックアドレス信号（Ａ０、Ａ１）が、（Ｈレベル、Ｈレベル）のとき、ブロック選択信号発生回路８０から、Ｈレベル（アクティブ）のブロックＤ選択信号、および、ＬレベルのブロックＡ、Ｂ、Ｃ選択信号が出力される。ＨレベルのブロックＤ選択信号をもとに、ブロックＤが選択される。なお、ブロック選択信号発生回路８０については、［ブロック選択信号発生回路］の欄で詳細に説明する。
【００４７】
（Ｉ）ＲＦ（リフレッシュ）タイミング信号発生回路７０は、リング発振回路を含み、ＲＦ（リフレッシュ）タイミング信号を発生する。ＲＦタイミング信号発生回路７０は、定期的にＲＦタイミング信号をＨレベル（アクティブ）にする。ＲＦタイミング信号のＨレベルへの立ち上がりにもとづいて、次に述べるＲＦ（リフレッシュ）要求信号Ａ〜ＤがＨレベル（アクティブ）にされる。
【００４８】
（Ｊ）ＲＦ要求信号Ａ発生回路５０Ａ〜ＲＦ要求信号Ｄ発生回路５０Ｄは、それぞれ、ブロックＡ〜Ｄに対応して設けられ、ＲＦタイミング信号発生回路７０からのＲＦタイミング信号が入力する。ＲＦ要求信号Ａ発生回路５０Ａ〜ＲＦ要求信号Ｄ発生回路５０Ｄからは、それぞれ、ＲＦ要求信号Ａ〜Ｄが出力される。なお、ＲＦ要求信号発生回路については、［ＲＦ要求信号発生回路］の欄で詳細に説明する。
【００４９】
（Ｋ）ブロックＡコントロール４０Ａ〜ブロックＤコントロール４０Ｄは、それぞれ、ブロックＡ〜Ｄに対応して設けられている。ブロックＡコントロール４０Ａ〜ブロックＤコントロール４０Ｄには、それぞれに対応するＲＦ要求信号Ａ〜ＤおよびブロックＡ〜Ｄ選択信号が入力される。
【００５０】
ブロックＡコントロール４０Ａ〜ブロックＤコントロール４０Ｄは、それぞれに対応するブロックＡ〜Ｄにおいて、外部アクセス実施またはリフレッシュ実施のコントロールをするものである。つまり、あるタイミングで、各ブロックコントロールには、それぞれに対応する、Ｈレベル（アクティブ）のＲＦ要求信号Ａ〜Ｄが入力される。そして、アクティブ（Ｈレベル）のブロック選択信号が入力された、いずれか一のブロックコントロール（例えば、ブロックＡコントロール４０Ａ）からは、Ｈレベル（アクティブ）の外部アクセス実施信号Ａが出力される。この外部アクセス実施信号をもとに、上記一のブロックコントロールと対応するブロック（例えば、ブロックＡ）において、該当するメモリセルで外部アクセスが行われる。
【００５１】
一方、残り全ての他のブロックコントロール（例えば、ブロックＢコントロール４０Ｂ、ブロックＣコントロール４０Ｃ、ブロックＤコントロール４０Ｄ）には、Ｌレベル（ノンアクティブ）のブロック選択信号が入力されているので、これらのブロックコントロールからは、Ｈレベル（アクティブ）のリフレッシュ実施信号が出力される。これらのリフレッシュ実施信号をもとに、上記残り全ての他のブロックコントロールと対応するブロック（例えば、ブロックＢ、ブロックＣ、ブロックＤ）において、該当する行のメモリセルのリフレッシュが行われる。なお、ブロックコントロールについては、［ブロックコントロール］の欄で詳細に説明する。
【００５２】
（Ｌ）ＲＦカウンタコントロール９０には、ＲＦ要求信号Ａ発生回路５０Ａ〜ＲＦ要求信号Ｄ発生回路５０ＤからのＲＦ要求信号Ａ〜Ｄが入力される。ＲＦカウンタコントロール９０は、カウントアップ信号を出力する。カウントアップ信号はＲＦカウンタ１００に入力する。なお、ＲＦカウンタコントロール９０については、［ＲＦカウンタコントロール］の欄で詳細に説明する。
【００５３】
（Ｍ）ＲＦカウンタ１００は、通常のカウンタと同様の構成をしている。ＲＦカウンタ１００から、リフレッシュアドレス信号ＲＦＡ８〜ＲＦＡ１９が出力される。リフレッシュアドレス信号ＲＦＡ８〜ＲＦＡ１９は、行プリデコーダ３０Ａ〜３０Ｄに入力する。リフレッシュアドレス信号ＲＦＡ８〜ＲＦＡ１９をもとにして、ブロックＡ〜Ｄの各々に位置するリフレッシュすべき行にある複数のメモリセルが選択される。
【００５４】
（Ｎ）行プリデコーダ３０Ａ〜３０Ｄは、それぞれに対応する行デコーダ２４Ａ〜２４Ｄに、ワード線を駆動するための信号を供給するものであり、以下のような動作をする。行プリデコーダ３０Ａ〜３０Ｄには、ＲＦカウンタ１００からのリフレッシュアドレス信号ＲＦＡ８〜ＲＦＡ１９およびアドレスバッファ６０からの行アドレス信号Ａ８〜Ａ１９が入力されている。例えば、ブロックＡが外部アクセスすべきブロックのとき、行プリデコーダ３０Ａには、Ｈレベル（アクティブ）の外部アクセス実施信号Ａが入力し、行プリデコーダ３０Ｂ〜３０Ｄには、それぞれ、Ｈレベル（アクティブ）のＲＦ実施信号Ｂ、Ｃ、Ｄが入力される。これにより、行プリデコーダ３０Ａは、外部アクセスするメモリセルを選択するワード線を駆動するための信号を、行デコーダ２４Ａに供給する。一方、行プリデコーダ３０Ｂ〜３０Ｄは、リフレッシュする行のメモリセルを選択するワード線を駆動するための信号を、それぞれ、行デコーダ２４Ｂ〜２４Ｄに供給する。なお、行プリデコーダ３０Ａ〜３０Ｄについては、［行プリデコーダ］の欄で詳細に説明する。
【００５５】
［半導体装置のリフレッシュ動作］
図１および図２を用いて、半導体装置１のリフレッシュ動作について、オペレーション状態を例として説明する。図２は、半導体装置１のオペレーション状態を説明するためのタイミングチャートである。チップセレクト信号／ＣＳはＬレベルであり、かつ、スヌーズ信号／ＺＺはＨレベルであるので、オペレーション状態となっている。
【００５６】
アドレスとは、外部アクセスされるメモリセルのアドレスである。アドレスは、ブロックアドレス信号Ａ０、Ａ１、列アドレス信号Ａ２〜Ａ７、行アドレス信号Ａ８〜Ａ１９により特定される。アドレスの変化毎に、ＡＴＤ信号発生回路１５０は、パルス状のＡＴＤ信号を発生する。
【００５７】
ブロックアドレスとは、選択されるブロック（つまり、外部アクセスされるメモリセルが属するブロック）のアドレスである。例えば、アドレスａ１はブロックＢにあり、アドレスａ２、ａ３はブロックＡにあり、アドレスａ４はブロックＣにある。
【００５８】
さて、時刻ｔ０で、ＲＦタイミング信号がＨレベル（アクティブ）となる。その後、最初のＡＴＤ信号（ｓ１）にもとづいて、ＲＦ要求信号Ａ〜ＤがＨレベル（アクティブ）となる（時刻ｔ１）。この仕組みは、［ＲＦ要求信号発生回路］の欄で説明している。
【００５９】
時刻ｔ１では、ブロックＡが選択されている。ＡＴＤ信号（ｓ１）およびブロックＡの選択にもとづいて、ブロックＡコントロール４０Ａから、Ｈレベル（アクティブ）の外部アクセス実施信号Ａが出力される。一方、残りのブロックコントロールから、ＡＴＤ信号（ｓ１）およびＲＦ要求信号Ｂ、Ｃ、Ｄにもとづいて、ＲＦ実施信号Ｂ、Ｃ、Ｄが出力される。これらの仕組みは、［ブロックコントロール］の欄で説明している。
【００６０】
時刻ｔ１後、外部アクセスすべきメモリセル（このメモリセルはブロックＡに位置する）では、外部アクセス実施信号Ａにより、外部アクセスがなされる。本実施形態では、外部アクセスはバーストモードにより行われる。一方、残りのブロックでは、ＲＦ実施信号Ｂ、Ｃ、Ｄにより、リフレッシュすべき行（例えば、第ｎ行）のメモリセルにおいて、リフレッシュがなされる。これらの仕組みは、［行プリデコーダ］の欄で説明している。
【００６１】
リフレッシュに必要な期間経過後、ＲＦ要求信号Ｂ、Ｃ、ＤがＬレベル（ノンアクティブ）となる。これにより、ＲＦ実施信号Ｂ、Ｃ、ＤがＬレベル（ノンアクティブ）となるので、リフレッシュが終了する（時刻ｔ２）。この仕組みは、［ブロックコントロール］の欄で説明している。
【００６２】
ブロックアドレスがブロックＡの選択期間中、ブロックＡのリフレッシュすべき第ｎ行のメモリセルでは、リフレッシュが延期される。ブロックアドレスが、ブロックＡから他のブロックに変わったとき、ブロックＡのリフレッシュすべき第ｎ行のメモリセルでは、リフレッシュが行われる。これを詳細に説明する。時刻ｔ３（ＡＴＤ信号（ｓ２）発生）において、ブロックアドレスが、ブロックＡからブロックＣに変わる。ＲＦ要求信号Ａは、Ｈレベル（アクティブ）状態なので、ＡＴＤ信号（ｓ２）およびＨレベルのＲＦ要求信号Ａにもとづいて、ブロックＡコントロール４０Ａから、ＨレベルのＲＦ実施信号Ａが出力される。これにより、ブロックＡでは、ブロックＡの選択期間に他の各ブロックでリフレッシュされた行と同じ行（第ｎ行）のメモリセルがリフレッシュされる。そして、リフレッシュに必要な期間経過後、ＲＦ要求信号ＡがＬレベルとなる。これにより、ＲＦ実施信号ＡがＬレベルとなるので、リフレッシュが終了する（時刻ｔ４）。
【００６３】
以上により、オペレーション状態中における、ブロックＡ〜Ｄの第ｎ行のワード線により選択されるメモリセルに対するリフレッシュが終了する。
【００６４】
なお、ブロックＡ〜Ｄの第ｎ行のワード線には、次の二つの意味があるが、本実施形態ではいずれでもよい。第１の意味は、ブロックＡ〜Ｄにおいて、幾何学的位置が同じ位置にあるワード線である。第２の意味は、ブロックＡ〜Ｄにおいて、アドレス空間上の同じ行、つまり、ブロックコントロールからみて同じ行にあるワード線である。第２の意味の場合、ブロックＡ〜Ｄの第ｎ行のワード線は、必ずしも、幾何学的位置が同じではない。
【００６５】
以上が半導体装置１のリフレッシュ動作である。本実施形態では、リフレッシュ可能期間内（本実施形態において、リフレッシュ可能期間とは、あるリフレッシュ要求信号の立ち上げから始まり、次のリフレッシュ要求信号の立ち上げまでの期間である。リフレッシュ可能期間内でリフレッシュが行われる。図１０参照）に、ブロックＡ〜Ｄの第ｎ行のワード線で選択されるメモリセルにおいて、リフレッシュが行われ、次のリフレッシュ可能期間内に、ブロックＡ〜Ｄの第ｎ＋１行のワード線で選択されるメモリセルにおいて、リフレッシュが行われる。そして、最後の行（本実施形態では、第４０９５行）のワード線で選択されるメモリセルにおいて、リフレッシュが行われると、最初の行（第０行）のワード線で選択されるメモリセルにおいて、リフレッシュが行われる。以上の一連の動作が繰り返される。
【００６６】
ここで、本実施形態の主な効果を説明する。図２に示すように、本実施形態では、オペレーション状態中、ある一のブロック（例えば、ブロックＡ）で外部アクセス中に、そのブロック以外、残り全ての他のブロック（例えば、ブロックＢ、Ｃ、Ｄ）のリフレッシュすべき行のメモリセルのリフレッシュをするので、半導体装置１を効率的に動作させることができる。
【００６７】
また、本実施形態では、あるＡＴＤ信号から次のＡＴＤ信号までの期間中（例えば、図２に示すＡＴＤ信号ｓ２発生からＡＴＤ信号ｓ３発生までの期間中）に、リフレッシュが開始されたブロック（図２で言えば、ブロックＡ）については、この期間内にリフレッシュすべき行のメモリセルのリフレッシュを終えている。このため、外部アクセスすべきメモリセルのアドレスの選択期間（図２で言えば、ａ４の選択期間）が終わって、次の、外部アクセスすべきメモリセルのアドレスの選択期間（図２で言えば、ａ５の選択期間）になったとき、次の、外部アクセスすべきメモリセルでは、リフレッシュ中ということはなく、外部アクセスが遅れることはない。なお、この効果を達成するためには、外部からのアドレス信号Ａ′０〜Ａ′１９の周期（例えば、５０ｎｓ〜１００ｎｓ）をリフレッシュ実施信号がＨレベルの期間（例えば、２０ｎｓ〜４０ｎｓ）より長くすればよい。すなわち、リフレッシュの開始から終了までの期間は、ほぼ、リフレッシュ実施信号がＨレベルの期間と等しい。一方、外部からのアドレス信号は、所定の周期で半導体装置１に入力される。アドレス信号が変化しない場合（つまり、ある周期のアドレス信号と次の周期のアドレス信号とが同じ）、アドレスは変化しないので、ＡＴＤ信号が発生しない。このように、ＡＴＤ信号は、外部からのアドレス信号の周期に依存するので、外部からのアドレス信号の周期をリフレッシュ実施信号の発生期間より長くすればよい。
【００６８】
また、本実施形態では、ブロックＡ〜Ｄの選択は、ブロックアドレス信号Ａ０、Ａ１によりなされる。つまり、外部からのアドレス信号Ａ′０〜Ａ′１９のうち、下位を、ブロックアドレス信号に割り当てている。アドレス信号は下位になるほど、頻繁に変わるので、外部アクセスされるブロックは絶えず変わりやすい。したがって、このように、ブロックアドレス信号を割り当てると、あるブロックにおいて、リフレッシュが延期され続けるのを防ぐことが可能となる。よって、全てのブロックでのリフレッシュの確実性を高めることができる。
【００６９】
［バーストモード］
本実施形態では、外部アクセスがバーストモードなので、アドレス信号による一つのアドレスの指定をもとにして、所定数（本実施形態では、４）の連続したアドレスにおいてデータの読み出しまたは書き込みがされる。これを、図３で説明する。図３は、本実施形態のバーストモードを説明するためのタイミングチャートであり、図２に示すＡＴＤ信号ｓ１発生前後の期間を示している。
【００７０】
例えば、アドレスａ１の指定期間中を例に説明する。アドレスバリッド信号／ＡＤＶがＬレベルのとき（ｓ１１）、クロック信号の立ち上がりに同期して、外部からのアドレス信号Ａ′０〜Ａ′１９がアドレスバッファ６０を介して半導体装置の内部に取り込まれる。そして、アドレスａ１を指定するアドレス信号の列アドレス信号Ａ２〜Ａ７が列アドレス発生回路１２０のバーストアドレスカウンタに入力する。この列アドレス信号をもとにして、４サイクル分のクロック信号により、四つの列アドレスが連続的に発生する。そして、クロック信号の４サイクル目より、４個のアドレスのデータがＩ／Ｏ０〜Ｉ／Ｏ１５を介して順番に入出力される。この４個のアドレスとは、アドレスａ１を先頭として含む、連続した４個のアドレスである。この４個のアドレスは、行アドレスを共通にしているので、同じワード線により選択される。
【００７１】
バーストモードでは、クロック信号の周期を短くすることにより、連続したアドレスのデータを高速で読み出しまたは書き込むことができる。クロック信号の周期は、例えば、１０ｎｓ〜２０ｎｓとなる。これは、リフレッシュの開始から終了までの期間である、リフレッシュ実施信号がＨレベルの期間（例えば、２０ｎｓ〜４０ｎｓ）より短い。このため、このクロック信号を基準に外部アクセス実施信号とＲＦ実施信号とを同期させると、あるアドレスに外部アクセスしようとするとき、そのアドレスではリフレッシュ中ということが生じる。このようなことが生じると、そのアドレスでの外部アクセスが遅れる。本実施形態では、このクロック信号ではなく、ＡＴＤ信号を基準としているので、このような問題が生じない。
【００７２】
なお、本実施形態ではバースト長を４としているが、例えば、８やフルページ（６４）でもよい。
【００７３】
［ＡＴＤ信号発生回路］
次に、ＡＴＤ信号発生回路１５０について説明する。図４は、ＡＴＤ信号発生回路１５０の回路ブロック図である。図４に示すように、ＡＴＤ信号発生回路１５０は、ＮＯＲゲート１５２、および、信号（ブロックアドレス信号、列アドレス信号、行アドレス信号）Ａ０〜Ａ１９に対応した数、つまり、２０個の信号変化検出部１５２−０〜１５２−１９を備える。信号変化検出部１５２−０〜１５２−１９には、それぞれに対応する、信号Ａ０〜Ａ１９がアドレスバッファ６０（図１）から入力される。信号Ａ０〜Ａ１９のうち、少なくともいずれか一つがＬレベルからＨレベル、または、その逆になったとき（つまり、アドレスの変化）、ＡＴＤ信号発生回路１５０から、パルス状のＡＴＤ信号が出力される。
【００７４】
信号変化検出部１５２−０〜１５２−１９の回路構成について、信号変化検出部１５２−０を用いて説明する。信号変化検出部１５２−０に入力される信号Ａ０が、ＨレベルからＬレベルに変化したり、ＬレベルからＨレベルに変化すると、信号変化検出部１５２−０は、パルス状のＡＴＤＡ０信号を出力する。信号Ａ０が、例えば、Ｈレベルを初期状態とし、信号Ａ０がＨレベルからＬレベルに変化したとする。
【００７５】
信号変化検出部１５２−０には、Ｈレベルの信号Ａ０が入力している。このＨレベルの信号Ａ０は、ＮＡＮＤゲート１５１の入力端子１５１ａに入力される。また、このＨレベルの信号Ａ０は、遅延回路１５７を通り、インバータ１５９により反転され、Ｌレベルの信号となり、ＮＡＮＤゲート１５１の入力端子１５１ｂに入力される。これらにより、ＮＡＮＤゲート１５１から出力されたＨレベルの信号は、ＮＡＮＤゲート１５５の入力端子１５５ａに入力される。
【００７６】
一方、上記Ｈレベルの信号Ａ０は、インバータ１５４により反転され、Ｌレベルの信号となり、ＮＡＮＤゲート１５３の入力端子１５３ａに入力される。また、上記Ｈレベルの信号Ａ０は、インバータ１５４により反転され、Ｌレベルの信号となり、遅延回路１５６を通り、インバータ１５８により反転され、Ｈレベルの信号となり、ＮＡＮＤゲート１５３の入力端子１５３ｂに入力される。これらにより、ＮＡＮＤゲート１５３から出力されたＨレベルの信号は、ＮＡＮＤゲート１５５の入力端子１５５ｂに入力される。
【００７７】
以上により、ＮＡＮＤゲート１５５から出力される信号は、Ｌレベルとなり、ＡＴＤＡ０信号は発生しない。
【００７８】
上記状態において、信号Ａ０が、例えば、ＨレベルからＬレベルに変化したとする。Ｌレベルの信号Ａ０により、入力端子１５１ａに入力する信号は、ＨレベルからＬレベルに変化する。よって、ＮＡＮＤゲート１５１から出力される信号はＨレベルのままである。
【００７９】
一方、上記Ｌレベルの信号Ａ０により、入力端子１５３ａに入力する信号は、ＬレベルからＨレベルに変化する。入力端子１５３ｂには遅延回路１５６が接続されているので、入力端子１５３ｂに入力されている信号は、まだ、Ｈレベルである。これらにより、ＮＡＮＤゲート１５３からは出力される信号はＨレベルからＬレベルに変化する。従って、ＮＡＮＤゲート１５５からは、ＡＴＤＡ０信号（Ｈレベル）が出力される。
【００８０】
入力端子１５３ｂに入力している信号は、一定期間経過後、ＨレベルからＬレベルになる。なぜなら、上記ＬレベルのＡ０信号は、インバータ１５４で反転され、遅延回路１５６を通り、インバータ１５８で反転され、入力端子１５３ｂに入力するからである。入力端子１５３ｂに入力している信号が、ＨレベルからＬレベルに変化することにより、ＮＡＮＤゲート１５３から出力される信号は、ＬレベルからＨレベルとなる。よって、一定期間経過後、ＡＴＤＡ０信号（Ｈレベル）の出力が停止する。
【００８１】
信号変化検出部１５２−１〜１５２−１９の回路構成も信号変化検出部１５２−０の回路構成と同じであり、それぞれに入力される信号Ａ１〜Ａ１９が、ＨレベルからＬレベルに変化したり、ＬレベルからＨレベルに変化すると、信号変化検出部１５２−１〜１５２−１９は、それぞれ、パルス状のＡＴＤＡ１〜ＡＴＤＡ１９信号を出力する。
【００８２】
パルス状のＡＴＤＡ０〜ＡＴＤＡ１９信号のうち、少なくともいずれか一つが発生したとき、ＮＯＲゲート１５２からパルス状の信号が出力される。この信号がＡＴＤ信号発生回路１５０の出力されるパルス状のＡＴＤ信号となる。
【００８３】
［ブロック選択信号発生回路］
次に、ブロック選択信号発生回路８０について、図５を用いて詳細に説明する。図５は、ブロック選択信号発生回路８０の回路ブロック図である。ブロック選択信号発生回路８０には、チップセレクト信号／ＣＳ、ブロックアドレス信号Ａ０、Ａ１が入力される。ブロック選択信号発生回路８０からは、ブロックＡ〜Ｄ選択信号が出力される。ブロック選択信号発生回路８０は、次の（Ａ）〜（Ｅ）になるように、その論理回路が構成されている。
【００８４】
（Ａ）チップセレクト信号／ＣＳがＬレベル、ブロックアドレス信号（Ａ０、Ａ１）が、（Ｌレベル、Ｌレベル）のとき、ブロック選択信号発生回路８０から、Ｈレベル（アクティブ）のブロックＡ選択信号が出力され、かつ、Ｌレベル（ノンアクティブ）のブロックＢ選択信号、ブロックＣ選択信号、ブロックＤ選択信号が出力される。
【００８５】
（Ｂ）チップセレクト信号／ＣＳがＬレベル、ブロックアドレス信号（Ａ０、Ａ１）が、（Ｈレベル、Ｌレベル）のとき、ブロック選択信号発生回路８０から、Ｈレベル（アクティブ）のブロックＢ選択信号が出力され、かつ、Ｌレベル（ノンアクティブ）のブロックＡ選択信号、ブロックＣ選択信号、ブロックＤ選択信号が出力される。
【００８６】
（Ｃ）チップセレクト信号／ＣＳがＬレベル、ブロックアドレス信号（Ａ０、Ａ１）が、（Ｌレベル、Ｈレベル）のとき、ブロック選択信号発生回路８０から、Ｈレベル（アクティブ）のブロックＣ選択信号が出力され、かつ、Ｌレベル（ノンアクティブ）のブロックＡ選択信号、ブロックＢ選択信号、ブロックＤ選択信号が出力される。
【００８７】
（Ｄ）チップセレクト信号／ＣＳがＬレベル、ブロックアドレス信号（Ａ０、Ａ１）が、（Ｈレベル、Ｈレベル）のとき、ブロック選択信号発生回路８０から、Ｈレベル（アクティブ）のブロックＤ選択信号が出力され、かつ、Ｌレベル（ノンアクティブ）のブロックＡ選択信号、ブロックＢ選択信号、ブロックＣ選択信号が出力される。
【００８８】
（Ｅ）チップセレクト信号／ＣＳがＨレベルのとき、ブロック選択信号発生回路８０から、Ｌレベル（ノンアクティブ）のブロックＡ選択信号、ブロックＢ選択信号、ブロックＣ選択信号、ブロックＤ選択信号が出力される。
【００８９】
［ブロックコントロール］
次に、ブロックコントロールについて、ブロックＡコントロール４０Ａを例として詳細に説明する。図６は、ブロックＡコントロール４０Ａおよびこれに関連する回路の回路ブロック図である。ブロックＡコントロール４０Ａは、外部アクセス実施信号Ａ発生回路４２、ＲＦ実施信号Ａ発生回路４４、遅延回路４６、ＡＮＤゲート４８およびインバータ４９を備える。
【００９０】
ブロックＡが選択される（外部アクセスされる）場合の動作を説明する。この場合、Ｈレベル（アクテッブ）のブロックＡ選択信号、および、Ｈレベル（アクテッブ）のＲＦ要求信号Ａが、ブロックＡコントロール４０Ａに入力される。
【００９１】
これにより、ＡＮＤゲート４８には、ＨレベルのブロックＡ選択信号およびＨレベルのＲＦ要求信号Ａが入力される。これにより、ＡＮＤゲート４８からは、Ｌレベルの信号が出力され、このＬレベルの信号はＲＦ実施信号Ａ発生回路４４に入力される。
【００９２】
一方、外部アクセス実施信号Ａ発生回路４２には、ＨレベルのブロックＡ選択信号が入力される。
【００９３】
ＡＴＤ信号発生回路１５０からのＡＴＤ信号は、外部アクセス実施信号Ａ発生回路４２およびＲＦ実施信号Ａ発生回路４４に入力する。外部アクセス実施信号Ａ発生回路４２には、ＨレベルのブロックＡ選択信号が入力されているので、ＡＴＤ信号にもとづいて、外部アクセス実施信号Ａ発生回路４２からＨレベル（アクティブ）の外部アクセス実施信号Ａが出力される。なお、ＲＦ実施信号Ａ発生回路４４には、ＡＮＤゲート４８からのＬレベルの信号が入力されているので、ＲＦ実施信号Ａ発生回路４４からは、Ｌレベル（ノンアクティブ）のＲＦ実施信号Ａが出力される。Ｈレベルの外部アクセス実施信号Ａが、ブロックＡコントロール４０Ａの出力信号となる。
【００９４】
次に、ブロックＡが選択されない（外部アクセスされない）場合の動作を説明する。Ｌレベル（ノンアクテッブ）のブロックＡ選択信号、および、Ｈレベル（アクテッブ）のＲＦ要求信号Ａが、ブロックＡコントロール４０Ａに入力される。
【００９５】
これにより、ＡＮＤゲート４８には、ＬレベルのブロックＡ選択信号およびＨレベルのＲＦ要求信号Ａが入力される。これにより、ＡＮＤゲート４８からはＨレベルの信号が出力され、このＨレベルの信号はＲＦ実施信号Ａ発生回路４４に入力される。
【００９６】
一方、外部アクセス実施信号Ａ発生回路４２には、ＬレベルのブロックＡ選択信号が入力される。
【００９７】
ＡＴＤ信号は、外部アクセス実施信号Ａ発生回路４２およびＲＦ実施信号Ａ発生回路４４に入力する。ＲＦ実施信号Ａ発生回路４４には、ＡＮＤゲート４８からのＨレベルの信号が入力されているので、ＡＴＤ信号にもとづいて、ＲＦ実施信号Ａ発生回路４４からＨレベル（アクティブ）のＲＦ実施信号Ａが出力される。なお、外部アクセス実施信号Ａ発生回路４２には、ＬレベルのブロックＡ選択信号が入力されているので、外部アクセス実施信号Ａ発生回路４２からは、Ｌレベル（ノンアクティブ）の外部アクセス実施信号Ａが出力される。Ｈレベル（アクティブ）のＲＦ実施信号Ａが、ブロックＡコントロール４０Ａの出力信号となる。
【００９８】
なお、ＲＦ実施信号Ａは、遅延回路４６にも入力されている。よって、ＨレベルのＲＦ実施信号Ａは、遅延回路４６に入力される。遅延回路４６は、リフレッシュに必要な時間（例えば、２０ｎｓ〜４０ｎｓ）後、Ｈレベルのリセット信号Ａを出力する。このリセット信号Ａはインバータ４９で反転され、Ｌレベルのリセット信号Ａとなり、ＲＦ要求信号Ａ発生回路５０Ａのリセット（／Ｒ）に入力される。この結果、ＲＦ要求信号ＡがＬレベル（ノンアクティブ）となる。これにより、ＲＦ実施信号ＡがＬレベル（ノンアクティブ）となるので、リフレッシュが終了する。
【００９９】
他のブロックコントロールも、ブロックＡコントロール４０Ａと同様の構成をし、同様の動作をする。以上のように、本実施形態では、オペレーション状態中、ＡＴＤ信号にもとづいて、あるブロックコントロールからの外部アクセス実施信号の発生（Ｈレベル）と、残り全ての他のブロックコントロールからのＲＦ実施信号の発生（Ｈレベル）と、を同期させている。
【０１００】
［ＲＦ要求信号発生回路］
ＲＦ要求信号発生回路について、ＲＦ要求信号Ａ発生回路５０Ａを用いて説明する。図７は、ＲＦ要求信号Ａ発生回路５０Ａの回路ブロック図である。ＲＦ要求信号Ａ発生回路５０Ａには、ＡＴＤ信号発生回路１５０からのＡＴＤ信号、モードコントロール１１０からのスヌーズ信号／ＺＺ、ＲＦタイミング信号発生回路７０からのＲＦタイミング信号、ブロックＡコントロール４０Ａからのリセット信号Ａが、それぞれ、入力される。そして、ＲＦ要求信号Ａ発生回路５０Ａからは、ＲＦ要求信号Ａが出力される。オペレーション状態のときのＲＦ要求信号Ａ発生回路５０Ａの具体的動作について説明する。
【０１０１】
ＲＦタイミング信号の立ち上がり部分がパルス化回路５２に入力すると、Ｈレベルのパルスが発生する。このパルスがフリップフロップ５６の入力Ｓに加わると、フリップフロップ５６の出力ＱからＨレベルの信号が出力され、ＮＡＮＤゲート５３の入力端子５３ｂに入力される。
【０１０２】
一方、半導体装置１のオペレーション状態中では、Ｈレベルのスヌーズ信号／ＺＺがＮＡＮＤゲート５５の入力端子５５ｂに入力している。そして、ＲＦ要求信号発生回路５０にＡＴＤ信号（Ｈレベル）が入力すると、ＡＴＤ信号（Ｈレベル）がインバータ５７により反転され、Ｌレベルとなり、このＬレベル信号がＮＡＮＤゲート５５の入力端子５５ａに入力する。これにより、ＮＡＮＤゲート５５から出力されたＨレベルの信号が、ＮＡＮＤゲート５３の入力端子５３ａに入力する。
【０１０３】
入力端子５３ａ、５３ｂには、Ｈレベルの信号が入力されているので、ＮＡＮＤゲート５３からはＬレベルの信号が出力され、このＬレベル信号は、フリップフロップ５１の入力／Ｓに加わる。これにより、フリップフロップ５１がセットされ、その出力ＱからＨレベルの信号が出力される。この信号がＨレベル（アクティブ）のＲＦ要求信号Ａとなる。
【０１０４】
なお、ＮＡＮＤゲート５３からのＬレベルの信号は遅延回路５４を介してフリップフロップ５６の入力／Ｒにも加わるので、フリップフロップ５６の出力ＱはＬレベルになる。このようにしないと、フリップフロップ５１がリセット信号Ａによりリセットされることにより、ＲＦ要求信号ＡがＬレベル（ノンアクティブ）になっても、ＡＴＤ信号（Ｈレベル）が入力されると、ＲＦタイミング信号の立ち上がり部分が入力していないのにかかわらず、ＲＦ要求信号ＡがＨレベル（アクティブ）となるからである。
【０１０５】
［行プリデコーダ］
次に、行プリデコーダ３０Ａ〜３０Ｄについて、行プリデコーダ３０Ａを例として詳細に説明する。図８は、行プリデコーダ３０Ａおよびこれに関連する回路の回路ブロック図である。行プリデコーダ３０Ａは、行アドレス信号Ａ８〜Ａ１９に対応した数、つまり、１２個の選択部３２−１〜３２−１２を備える。選択部３２−１〜３２−１２は、それぞれ、行アドレス信号またはリフレッシュアドレス信号の選択をする。
【０１０６】
選択部３２−１〜３２−１２は、それぞれ、スイッチ＆ラッチ回路３４、３６および判定回路３８を備える。スイッチ＆ラッチ回路３４には、行アドレス信号（選択部３２−１でいうと行アドレス信号Ａ８）が入力する。スイッチ＆ラッチ回路３６には、ＲＦカウンタ１００からのリフレッシュアドレス信号（選択部３２−１でいうとリフレッシュアドレス信号ＲＦＡ８）が入力する。
【０１０７】
判定回路３８には、ブロックＡコントロール４０Ａ（図１）からの信号、つまり、Ｈレベルの外部アクセス実施信号Ａ、または、ＨレベルのＲＦ実施信号Ａのいずれかが入力される。判定回路３８に、Ｈレベルの外部アクセス実施信号Ａが入力したことを、判定回路３８が判定したとき、判定回路３８は、行アドレスラッチ信号を出力する。行アドレスラッチ信号は、スイッチ＆ラッチ回路３４に入力するので、スイッチ＆ラッチ回路３４には、行アドレス信号がラッチされ、出力される。これにより、行プリデコーダ３０Ａは、行アドレス信号Ａ８〜Ａ１９を出力する。これは、外部アクセスすべきメモリセルを選択するワード線を駆動するための信号である。この駆動信号は、行デコーダ２４Ａに入力される。この駆動信号をもとに、行デコーダ２４Ａは、外部アクセスすべきメモリセルが属する行のワード線を選択する。
【０１０８】
一方、判定回路３８に、ＨレベルのＲＦ実施信号Ａが入力したことを、判定回路３８が判定したとき、判定回路３８は、ＲＦアドレスラッチ信号を出力する。ＲＦアドレスラッチ信号は、スイッチ＆ラッチ回路３６に入力するので、スイッチ＆ラッチ回路３６には、リフレッシュアドレス信号がラッチされ、出力される。これにより、行プリデコーダ３０Ａは、リフレッシュアドレス信号ＲＦＡ８〜ＲＦＡ１９を出力する。これは、リフレッシュすべき行のメモリセルを選択するワード線を駆動するための信号である。この駆動信号は、行デコーダ２４Ａに入力される。この駆動信号をもとに、行デコーダ２４Ａは、リフレッシュすべき行のワード線を選択する。
【０１０９】
行プリデコーダ３０Ｂ〜３０Ｄも、行プリデコーダ３０Ａと同様の構成をし、同様の動作をする。
【０１１０】
［ＲＦカウンタコントロール］
［半導体装置のリフレッシュ動作］で説明したように、本実施形態において、外部からアクセスされているブロックではリフレッシュが延期される。本実施形態は、全てのブロックＡ〜Ｄでのリフレッシュを確実にするため、図１に示すように、ＲＦカウンタコントロール９０を設けている。
【０１１１】
ＲＦカウンタコントロール９０は、全てのブロックＡ〜Ｄにおいて、第ｎ行のワード線により選択されるメモリセルのリフレッシュ終了後、カウントアップ信号を発生する。これにより、ＲＦカウンタ１００の計数値が一つ増加し、ＲＦカウンタ１００は、それに対応するリフレッシュアドレス信号ＲＦＡ８〜ＲＦＡ１９を出力する。ＲＦカウンタ１００からのこの出力により、行プリデコーダ３０Ａ〜３０Ｄは、第ｎ＋１行のワード線を駆動するための信号を供給する。
【０１１２】
図９は、ＲＦカウンタコントロール９０の回路ブロック図である。ＲＦカウンタコントロール９０は、ＮＯＲゲート９２と、ＮＡＮＤゲート９４と、遅延回路９６と、インバータ９８と、を備える。
【０１１３】
ＮＯＲゲート９２には、ＲＦ要求信号Ａ〜Ｄが入力される。ＮＯＲゲート９２の出力信号は、ＮＡＮＤゲート９４に入力される。これには、二つの経路がある。一つは、ＮＯＲゲート９２の出力端子からＮＡＮＤゲート９４の入力端子９４ａへ直接つながる経路である。他の一つは、遅延回路９６、インバータ９８を介して、ＮＯＲゲート９２の出力端子からＮＡＮＤゲート９４の入力端子９４ｂへつながる経路である。ＮＡＮＤゲート９４からは、アクティブロウのカウントアップ信号が出力される。
【０１１４】
ＲＦカウンタコントロール９０がカウントアップ信号を出力する仕組みを、図１、図９および図１０を用いて説明する。図１０は、半導体装置１の、ある期間におけるオペレーション状態のタイミングチャートである。チップセレクト信号／ＣＳはＬレベルであり、オペレーション状態となっている。
【０１１５】
時刻ｔ０〜時刻ｔ２までの半導体装置１の動作は、図２に示すタイミングチャートの時刻ｔ０〜時刻ｔ２までのそれの動作と同じである。つまり、ブロックＢ、ブロックＣ、ブロックＤにおいて、第ｎ行のワード線により選択されるメモリセルのリフレッシュが行われる。
【０１１６】
次のＲＦタイミング信号がＨレベルとなった（時刻ｔ５）後、最初のＡＴＤ信号（ｓ４）の発生にもとづいて、ＲＦ要求信号Ｂ〜ＤがＨレベルとなる（時刻ｔ６）。
【０１１７】
時刻ｔ１から始まり時刻ｔ６で終わる期間は、リフレッシュ可能期間である。この期間中、各ブロックＡ〜Ｄにおいて、一回のリフレッシュが可能となる。このリフレッシュ可能期間中、ブロックＡが選択され続けているので、ブロックＡでは、第ｎ行のワード線により選択されるメモリセルのリフレッシュが行われない（あるリフレッシュ可能期間でのリフレッシュの延期）。このため、このリフレッシュ可能期間では、ＲＦ要求信号ＡがＨレベルのままであるので、ＮＯＲゲート９２はＬレベルの信号を出力する。よって、このリフレッシュ可能期間では、ＮＡＮＤゲート９４がＨレベルの信号を出力するので、カウントアップ信号は発生しない。
【０１１８】
よって、次のリフレッシュ可能期間においても、各ブロックＡ〜Ｄで、同じ行、つまり、第ｎ行のワード線で選択されるメモリセルのリフレッシュが行われる。詳しく説明すると、時刻ｔ６で、ブロックＢが選択されるので、外部アクセス実施信号Ｂ、ＲＦ実施信号Ａ、Ｃ、Ｄが、Ｈレベルとなる。これにより、ブロックＡ、Ｃ、Ｄにおいて、第ｎ行のワード線で選択されるメモリセルのリフレッシュが行われる。
【０１１９】
時刻ｔ７において、ブロックアドレスが、ブロックＢからブロックＣに変わる。ＲＦ要求信号Ｂは、Ｈレベルの状態なので、ＲＦ実施信号ＢがＨレベルとなる。このＲＦ実施信号Ｂにより、ブロックＢでは、第ｎ行のワード線で選択されるメモリセルにおいて、リフレッシュが行われる。そして、所定時間経過後、ＲＦ要求信号ＢがＬレベルとなる。これにより、ＲＦ実施信号ＢがＬレベルとなり、リフレッシュが終了する（時刻ｔ８）。以上により、ブロックＡ〜Ｄの第ｎ行のワード線で選択されるメモリセルに対するリフレッシュが終了する。
【０１２０】
時刻ｔ８において、全てのＲＦ要求信号Ａ〜ＤがＬレベルとなるので、ＮＯＲゲート９２からは、Ｈレベルの信号が出力される。ＮＡＮＤゲート９４の入力端子９４ａには、直ちに、Ｈレベルの信号が入力される。入力端子９４ｂには、Ｈレベルの信号が入力され続けているので、ＮＡＮＤゲート９４からは、アクティブロウ（Ｌレベル）のカウントアップ信号が出力される（時刻ｔ９）。なお、ＮＯＲゲート９２から出力されるＨレベルの信号は、遅延回路９６を通り、インバータ９８でＬレベルの信号となり、入力端子９４ｂに入力されるので、ＮＡＮＤゲート９４から出力される信号は、直ちにＨレベルとなる。
【０１２１】
カウントアップ信号によりＲＦカウンタ１００の計数値が一つ増加し、ＲＦカウンタ１００は、それに対応するリフレッシュアドレス信号、つまり、次のリフレッシュされるべき行に対応するアドレス信号を出力する。ＲＦカウンタ１００からのこの出力により、リフレッシュ実施信号が入力された行プリデコーダ３０Ａ〜３０Ｄからは、次のリフレッシュすべき行である第ｎ＋１行のワード線で選択されるメモリセルのリフレッシュをするための信号が供給される。
【０１２２】
以上のように、本実施形態では、あるリフレッシュ可能期間に、ブロックＡ〜Ｄの全てにおいて、第ｎ行のワード線で選択されるメモリセルのリフレッシュが行われるまで、第ｎ＋１行のワード線で選択されるメモリセルにおいて、リフレッシュが行われない。このため、全ての行のメモリセルにおいて、リフレッシュを確実にすることができる。
【０１２３】
ところで、ＲＦカウンタコントロール９０を設ける場合、リフレッシュの実力値（メモリセルがデータを保持できる時間）と、リフレッシュサイクル数（各ブロックＡ〜Ｄの行の数、つまり、ワード線数。本実施形態では、４０９６）を考慮して、リフレッシュ可能期間（リフレッシュ可能期間は、ＲＦタイミング信号で決まり、リフレッシュ可能期間の長さは、ＲＦタイミング信号の周期と等しい。）を決めなければならない。つまり、例えば、リフレッシュの実力値が２００ｍｓ、リフレッシュサイクル数が約４０００回（行数が４０９６だから）の条件下で、ＲＦタイミング信号の周期（リフレッシュ可能期間）を５０μｓとする。
【０１２４】
５０μｓ×４０００＝２００ｍｓ
この条件では、一回でもリフレッシュが延期されると、データを保持できなくなる。このため、例えば、ＲＦタイミング信号の周期（リフレッシュ可能期間）を４５μｓとする。
【０１２５】
４５μｓ×４０００＝１８０ｍｓ
（２００ｍｓ−１８０ｍｓ）÷４５μｓ≒４４４回
ＲＦタイミング信号の周期（リフレッシュ可能期間）を４５μｓとすれば、４４４回までリフレッシュの延期をしても、データを保持できる。
【０１２６】
なお、図１０に示すように、リフレッシュ可能期間（時刻ｔ１〜時刻ｔ６）において、ブロックＡの第ｎ行のワード線と接続されたメモリセルでは、まだ、リフレッシュが行われていない。本実施形態では、次のリフレッシュ可能期間（時刻ｔ６〜）において、第ｎ行（同じ行）のワード線と接続されたメモリセルのリフレッシュを行っている。しかしながら、本発明はこれに限定されず、第ｎ＋１行のワード線と接続されたメモリセルのリフレッシュをしてもよい。
【０１２７】
［半導体装置の電子機器への応用例］
半導体装置１は、例えば、携帯機器のような電子機器に応用することができる。図１１は、携帯電話機のシステムの一部のブロック図である。ＶＳＲＡＭが半導体装置１である。ＣＰＵ、ＶＳＲＡＭ、フラッシュメモリ（ｆｌａｓｈ  ｍｅｍｏｒｙ）は、アドレス信号Ａ′０〜Ａ′１９のバスラインにより、相互に接続されている。また、ＣＰＵ、ＶＳＲＡＭ、フラッシュメモリは、データ信号Ｉ／Ｏ０〜Ｉ／Ｏ１５のバスラインにより、相互に接続されている。さらに、ＣＰＵは、バスラインにより、キーボードおよびＬＣＤドライバと接続されている。ＬＣＤドライバは、バスラインにより、液晶表示部と接続されている。ＣＰＵ、ＶＳＲＡＭおよびフラッシュメモリでメモリシステムを構成している。
【０１２８】
図１２は、図１１に示す携帯電話機のシステムを備える携帯電話機６００の斜視図である。携帯電話機６００は、キーボード６１２、液晶表示部６１４、受話部６１６およびアンテナ部６１８を含む本体部６１０と、送話部６２２を含む蓋部６２０と、を備える。
【図面の簡単な説明】
【図１】本実施形態に係る半導体装置の回路ブロック図である。
【図２】本実施形態に係る半導体装置のオペレーション状態を説明するためのタイミングチャートである。
【図３】本実施形態に係る半導体装置のバーストモードを説明するためのタイミングチャートである。
【図４】本実施形態に係る半導体装置に備えられたＡＴＤ信号発生回路の回路ブロック図である。
【図５】本実施形態に係る半導体装置に備えられたブロック選択信号発生回路の回路ブロック図である。
【図６】本実施形態に係る半導体装置に備えられたブロックコントロールおよびこれに関連する回路の回路ブロック図である。
【図７】本実施形態に係る半導体装置に備えられたＲＦ要求信号発生回路の回路ブロック図である。
【図８】本実施形態に係る半導体装置に備えられた行プリデコーダおよびこれに関連する回路の回路ブロック図である。
【図９】本実施形態に係る半導体装置に備えられたＲＦカウンタコントロールの回路ブロック図である。
【図１０】本実施形態に係る半導体装置の、ある期間におけるオペレーション状態のタイミングチャートである。
【図１１】本実施形態に係る半導体装置を備えた、携帯電話機のシステムの一部のブロック図である。
【図１２】図１１に示す携帯電話機のシステムを備える携帯電話機の斜視図である。
【符号の説明】
１  半導体装置
１０  データ入出力バッファ
２０  メモリセルアレイ
２４Ａ〜２４Ｄ  行デコーダ
２６Ａ〜２６Ｄ  列デコーダ
３０Ａ〜３０Ｄ  行プリデコーダ
３２−１〜３２−１２  選択部
３４  スイッチ＆ラッチ回路
３６  スイッチ＆ラッチ回路
３８  判定回路
４０Ａ  ブロックＡコントロール
４０Ｂ  ブロックＢコントロール
４０Ｃ  ブロックＣコントロール
４０Ｄ  ブロックＤコントロール
４２  外部アクセス実施信号Ａ発生回路
４４  ＲＦ実施信号Ａ発生回路
４６  遅延回路
４８  ＡＮＤゲート
４９  インバータ
５０Ａ  ＲＦ要求信号Ａ発生回路
５０Ｂ  ＲＦ要求信号Ｂ発生回路
５０Ｃ  ＲＦ要求信号Ｃ発生回路
５０Ｄ  ＲＦ要求信号Ｄ発生回路
５１  フリップフロップ
５２  パルス化回路
５３  ＮＡＮＤゲート
５３ａ、５３ｂ  入力端子
５４  遅延回路
５５  ＮＡＮＤゲート
５５ａ、５５ｂ  入力端子
５６  フリップフロップ
５７  インバータ
６０  アドレスバッファ
７０  ＲＦタイミング信号発生回路
８０  ブロック選択信号発生回路
９０  ＲＦカウンタコントロール
９２  ＮＯＲゲート
９４  ＮＡＮＤゲート
９４ａ、９４ｂ  入力端子
９６  遅延回路
９８  インバータ
１００  ＲＦカウンタ
１１０  モードコントロール
１２０  列アドレス発生回路
１３０  クロック
１５０  ＡＴＤ信号発生回路
１５１  ＮＡＮＤゲート
１５１ａ、１５１ｂ  入力端子
１５２  ＮＯＲゲート
１５２−０〜１５２−１９  信号変化検出部
１５３  ＮＡＮＤゲート
１５３ａ、１５３ｂ  入力端子
１５４  インバータ
１５５  ＮＡＮＤゲート
１５５ａ、１５５ｂ  入力端子
１５６  遅延回路
１５７  遅延回路
１５８  インバータ
１５９  インバータ
【図１】
0003624849.tif 000002
【図２】
0003624849.tif 000003
【図３】
0003624849.tif 000004
【図４】
0003624849.tif 000005
【図５】
0003624849.tif 000006
【図６】
0003624849.tif 000007
【図７】
0003624849.tif 000008
【図８】
0003624849.tif 000009
【図９】
0003624849.tif 000010
【図１０】
0003624849.tif 000011
【図１１】
0003624849.tif 000012
【図１２】
0003624849.tif 000013