(57)【特許請求の範囲】
【請求項１】
ａ）クロック周波数が周波数制御入力端を介して制御可能である、周波数同期されたクロック信号（ＴＯ）を形成する発振器（ＶＣＸＯ）と、
ｂ）第１基準クロック信号（ＲＴ１）を入力するための第１入力側（Ｅ１）と、該発振器（ＶＣＸＯ）のクロック信号（ＴＯ）が入力される第２入力側（Ｅ２）と、該発振器（ＶＣＸＯ）の周波数制御入力端に接続されている出力側を有する第１位相比較装置（ＰＶ１）と、
ｃ）第２基準クロック信号（ＲＴ２）を入力するための第１入力側（Ｅ１）と、スイッチング素子（Ｓ１）を介して動作モードに依存して発振器（ＶＣＸＯ）の周波数制御入力端に接続可能である出力側を有する第２位相比較装置（ＰＶ２）と、
ｄ）クロック位相を追加及び削除するための位相調整素子（ＰＳ）であって、該位相調整素子（ＰＳ）を介して発振器（ＶＣＸＯ）のクロック信号（ＴＯ）が第２位相比較装置（ＰＶ２）の第２入力側（Ｅ２）に送出され、クロック位相の追加及び削除が、該位相調整素子（ＰＳ）の制御入力端を介して制御可能である位相調整素子（ＰＳ）と、
ｅ）スイッチング素子（Ｓ１）を介して動作モードに依存して第２位相比較装置（ＰＶ２）の出力側に接続可能であり、その出力信号に依存して位相修正情報（ＺＳ）を形成し、また、該位相調整素子（ＰＳ）の制御入力端に接続されており、該形成された位相修正情報（ＺＳ）に依存して、クロック位相の追加及び削除を制御する制御装置（ＲＥ）とを有することを特徴とする、基準クロック信号（ＲＴ１、ＲＴ２）に周波数同期されたクロック信号（ＴＯ）を生成する回路装置。
【請求項２】
上記第１位相比較装置（ＰＶ１）の出力側が、上記発振器（ＶＣＸＯ）の周波数制御入力端にスイッチング素子（Ｓ２）を介して接続されており、このスイッチング素子により該第１位相比較装置（ＰＶ１）の出力側と該発振器（ＶＣＸＯ）の周波数制御入力端とが、動作モードに依存して接続及び切断可能である、請求項１記載の回路装置。
【請求項３】
上記発振器（ＶＣＸＯ）の周波数制御入力端の前に接続された、該発振器（ＶＣＸＯ）により導出された周波数制御用の信号を積分するためのフィルタ（Ｆ）を有する、請求項１又は２記載の回路装置。
【請求項４】
上記位相修正情報（ＺＳ）を動作モードに依存して記憶するメモリを有する、請求項１〜３のいずれか１項記載の回路装置。
【請求項５】
少なくとも１つの位相比較装置（ＰＶ１、ＰＶ２）の少なくとも１つの入力側（Ｅ１、Ｅ２）に、分周器（Ｔ１、Ｔ２、Ｔ３）が前置接続されている、請求項１〜４のいずれか１項記載の回路装置。
【請求項６】
検出装置の、第１基準クロック信号（ＲＴ１）の存在を表示する出力側が、動作モード制御用のスイッチング素子（Ｓ１、Ｓ２）と接続されている、請求項１〜５のいずれか１項記載の回路装置。
【請求項７】
検出装置の、第２基準クロック信号（ＲＴ２）の存在を表示する出力側が、第２基準クロック信号（ＲＴ２）が存在しなかった際にアラーム信号を作動させる警報器と接続されている、請求項１〜６のいずれか１項記載の回路装置。
【請求項８】
検出装置の、上記発振器（ＶＣＸＯ）のクロック信号（ＴＯ）の存在を表示する出力側が、該クロック信号（ＴＯ）が存在しなかった際にアラーム信号を作動させる警報器と接続されている、請求項１〜７のいずれか１項記載の回路装置。
【請求項９】
上記制御装置（ＲＥ）がアップ・ダウンカウンタ（ＵＤＣ）を有しており、該アップ・ダウンカウンタ（ＵＤＣ）の計数方向は、第２位相比較装置（ＰＶ２）の出力信号に依存しており、該アップ・ダウンカウンタ（ＵＤＣ）の計数状態（ＺＳ）は、上記位相修正情報を表している、請求項１〜８のいずれか１項記載の回路装置。
【請求項１０】
上記制御装置（ＲＥ）は、位相調整素子制御装置（ＰＳＳ）を有しており、該位相調整素子制御装置（ＰＳＳ）は、上記アップ・ダウンカウンタ（ＵＤＣ）の計数状態（ＺＳ）によりカウント設定値としてロードされるカウントレジスタ（ＬＯＧ、ＬＩＮ）を有しており、該カウントレジスタ（ＬＯＧ、ＬＩＮ）は、所定のカウントマークに達すると、位相調整素子（ＰＳ）中のクロック位相の追加又は削除を行わせる、請求項９記載の回路装置。
【請求項１１】
上記カウントレジスタは、上位ビット用の第１レジスタ部（ＬＯＧ）と、下位ビット用の第２レジスタ部（ＬＩＮ）とに分割されており、該第２レジスタ部（ＬＩＮ）がカウントされるカウント周波数は、該第１レジスタ部（ＬＯＧ）の内容により決定されている、請求項１０記載の回路装置。
【請求項１２】
上記第２基準クロック信号（ＲＴ２）からもう１つの周波数同期されたクロック信号を導出するための、上記制御装置（ＲＥ）により制御されるもう１つの位相調整素子を有する、請求項１〜１１のいずれか１項記載の回路装置。
【発明の詳細な説明】
【０００１】
ディジタル通信システムにおいて、各通信システムコンポーネントは、通信データ交換の同期を取るための正確なシステムクロックを必要とする。このため従来は、各通信システムコンポーネントに、きわめて正確な基準クロック信号が、例えば公共のネットワークを介して供給される。通常、これらの供給された基準クロック信号は、直接通信システムコンポーネントのクロック制御を行うのではなく、位相制御回路へ送信される。この位相制御回路にてシステムクロック信号が形成され、各構成群に伝送される。
【０００２】
外部からの基準クロック信号のスムーズな伝送は、いつでも保証され得るものではないため、通信システムコンポーネントにはしばしば固有の、安定性の高い基準クロック源が設けられている。この基準クロック源は、外部の基準クロックが欠落した際に、そのクロック発生器を安定化させるために第２の位相制御回路を介して使用される。
【０００３】
このような回路装置は、例えばヨーロッパ特許出願第２６２４８１号から公知である。この回路装置は、外部の基準クロック信号を受信するための基準受信部を有しており、この基準受信部は第１位相比較装置の第１入力側に接続されている。この第１位相比較装置の出力側は、積分装置及びフィルタを介して接続されており、このフィルタの出力側は、ある回路素子を用いて後続する電圧制御発振器に接続可能である。この電圧制御発振器にて形成された、周波数同期されたクロック信号は、この電圧制御発振器の出力側を介してこの回路装置の出力側と第１位相比較装置の第２入力側に送出される。
【０００４】
さらにこの公知の回路装置は、安定性の高い基準クロック源を有しており、その出力側は第２位相比較装置の第１入力側に接続されている。この第２位相比較装置の第２入力側は、同様にこの電圧制御発振器の出力側に接続されている。この第２位相比較装置の出力側は、別の回路素子を用いて付属フィルタか減算素子の被減数出力側に接続可能である。この減算素子の減数入力側には付属フィルタの出力側が接続されており、この減算素子の出力側は、別のフィルタを介してこの回路素子のもう１つの入力側に接続されている。
【０００５】
このようにこの公知の回路装置は、２つの位相制御回路を有しており、第１位相制御回路は外部の基準クロック信号により、また第２位相制御回路は安定性の高い基準クロック源の基準クロック信号により制御される。従来この電圧制御発振器は、供給された外部の基準クロック信号に同期される。この外部の基準クロック信号が欠落又は所定の位相差を超えた時に、この安定性の高い基準クロック源に切り換えられる。付属フィルタでは、外部の基準クロック信号により同期が取られている間、周波数同期されたクロック信号の、安定性の高い基準クロック源の基準クロック信号に対する偏差を集め、修正調整情報を形成する。これらの情報を、安定性の高い基準クロック源へ切り換えた後、上記の減算素子を用いて電圧制御発振器用の調整情報の形成に使用する。
【０００６】
しかしこのような回路装置の欠点は、長過ぎる制御遅れを回避するために、安定性の高い基準クロック源の周波数をかなり高くしなければならないという点である。高いクロック周波数はかなり大きな電流消費の原因となるため、このような回路装置はバッテリ作動にはあまり適していない。またこのような回路装置には、第２位相比較装置において周期的に生じる位相オーバーフローを検知するための回路手段が設けられている。ここでは３６０°の位相差の超過を位相オーバーフローとする。このような位相オーバーフローは、上記の基準クロック源の周波数と、外部の基準クロック信号に同期された電圧制御発振器の周波数が、場合によっては分周器を通過する度に互いに系統的に偏差する場合に、周期的に生じる。
【０００７】
本発明の課題は、特にかなり低いクロック周波数を有する基準クロック信号を供給する際に改良された制御特性を有する、基準クロック信号に周波数同期したクロック信号を生成するための回路装置を提供することである。
【０００８】
上記課題は、本発明の請求項１記載の構成を有する回路装置により解決される。
【０００９】
本発明の回路装置は発振器を有しており、この発振器のクロック周波数はこの回路装置の第１動作モードにより、第１位相比較装置を有する第１位相制御回路を用いて、供給された第１基準クロック信号と同期される。さらに位相調整素子と第２位相比較装置が設けられており、これらを用いて第１動作モードにより、供給された第２基準クロック信号の、この発振器の周波数同期されたクロック信号に対する偏差を検出し、位相修正情報を形成する。この回路装置の第２動作モードにより、例えば第１基準クロック信号の欠落時には、この発振器はもはや第１基準クロック信号ではなく、第２の基準クロック信号に基づいて同期が取られる。このような第２の動作モードは、しばしば「ホールドオーバー・モード」とも呼ばれる。この場合その位相制御に、第１の動作モードにより形成された位相修正情報が使用される。これは、発振器のクロック信号に対し、第２基準クロック信号との位相比較の前に、クロック位相をこの位相修正情報に依存して位相調整素子により追加又は削除することにより行われる。
【００１０】
このように、第２基準クロック信号と位相比較する前に発振器位相若しくは発振器周波数を修正することにより、第１基準クロック信号に周波数同期された発振器クロック信号の、第２基準クロック信号に対する系統的な偏差において周期的に生じる位相オーバーフローを、この位相比較の際に簡単に回避できる。
【００１１】
本発明の回路装置の利点は、きわめて良好な制御特性と、特にかなり低周波の第２基準クロック信号においても保証されている、短い制御時定数にある。一般に低周波の基準クロック信号の生成に要する電力は、高周波の基準クロック信号の生成の際よりも少ないので、低周波の基準クロック信号発生器に接続された本発明の回路装置は、バッテリ作動にも適している。この良好な制御特性は、位相調整素子による位相修正が、発振器のクロック信号に適用されることにより得られるものである。この発振器のクロック信号は、たいていの場合第２基準クロック信号よりもはるかに高周波であるので、各クロック位相を発振器のクロック信号に追加又は削除するすることにより、このクロック信号の周波数を位相比較の前に非常に精密に制御することができる。これにより特に、位相やパルスのジッタが非常に少なくなる。
【００１２】
本発明の回路装置のその他の利点は、この装置の実現によりプロセッサが不要になることである。その代わりにこの回路装置は、例えば安価なＡＳＩＣ装置（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）により実現可能である。
【００１３】
本発明の有利な実施態様及びその他の構成は、従属請求項に記載の通りである。
【００１４】
この第１位相比較装置の出力側は、例えばトランジスタ、論理ゲート又はマルチプレクサ等のスイッチング素子を介して、発振器の周波数制御入力端に接続することができる。このスイッチング素子は、この回路装置の第１動作モードでは閉じ、第２動作モードでは開くように制御することができる。
【００１５】
さらにこの発振器の周波数制御入力端の前には、発振器から導出される周波数制御用信号を積分するための、例えば簡単なローパスフィルタ又はいわゆるＰフィルタ、ＰＩフィルタ又はＰＩＤフィルタ等のフィルタを接続できる。しばしばこの発振器自体の周波数制御入力端も、このようなフィルタ機能を果たすことができる。
【００１６】
さらに、この回路装置が第２動作モードで動作している間第１動作モードにて形成される位相修正情報が記憶されているメモリを設けることができる。この時第２動作モードにおいては、位相調整素子でのクロック位相の追加及び除外が、この記憶された位相修正情報に依存して制御される。
【００１７】
２つの異なるクロック信号を位相比較装置により比較できるようにするためには、通常は、この比較すべきクロック信号が同じ目標周波数を有していなくてはならない。異なる目標周波数のクロック信号を比較するために、これらのクロック信号は、それぞれこの位相比較装置の分周器を介して供給することができる。この時それぞれの分周器の分周率は、この位相比較装置の入力側に与えられた分周された目標周波数が同一となるように選定されなくてはならない。
【００１８】
本発明の別の有利な構成によれば、検出装置が設けられており、これにより第１基準クロック信号が存在するか否かを検知できる。この検出装置の出力側は、動作モードを制御及び／又は切り換えるための１つ又は複数のスイッチング素子に接続できる。本発明のその他の有利な構成によれば、検出装置の第２基準クロック信号の存在を表示する出力側を、第２基準クロック信号が存在しなかった際にアラーム信号を作動させる警報器と接続できる。また、上記発振器のクロック信号の存在を表示する出力側を、このクロック信号が存在しなかった際にアラーム信号を作動させる警報器と接続することもできる。
【００１９】
本発明の有利な実施形態によれば、この制御装置はアップ・ダウンカウンタを有している。この計数方向は、第２位相比較装置の出力信号に依存している。このアップ・ダウンカウンタは、例えばその計数状態が、第２基準クロック信号の側縁が正又は負の場合等の所定の時点で、検出された位相差が正か負かによりインクリメント又はデクリメントするように調整されている。位相が同じ場合、この計数状態は同一のままとなる。
【００２０】
さらに、カウントレジスタを有する位相調整素子制御装置を設けることができる。これはアップ・ダウンカウンタの計数状態をカウント設定値としてロードすることができる。その場合このカウントレジスタは、クロック信号により前もって与えられたタイミングにより、このカウント設定値から引き続きカウントすることができる。これにより、所定のカウントマークに達した際に、位相調整素子にてクロック位相の追加又は削除が行われる。
【００２１】
さらにこのカウントレジスタは、上位ビット用の第１レジスタ部と、下位ビット用の第２レジスタ部に分割できる。この時、第２レジスタ部が引き続きカウントされる場合のカウント周波数は、この第１レジスタ部の内容により設定される。このようにレジスタ部を機能上分離することにより、カウントレジスタ若しくはアップ・ダウンカウンタの長さが短くても、非常に大きな制御領域を得ることができる。この時この制御は、このカウント設定値の、カウント周波数を決定する上位ビットの値が小さければ小さいほど、即ち、第２位相比較装置により比較されるクロック信号が互いに偏差すればするほど正確に行われる。
【００２２】
本発明の別の有利な構成によれば、第２基準クロック信号からもう１つの周波数同期されたクロック信号を導出するために、制御装置により制御されるもう１つの位相調整素子を設けることができる。このようにすれば、例えば周波数同期されたクロック信号を、時計の使用に適用することができる。
【００２３】
以下、本発明の実施例を図面に基づき詳細に説明する。図１は本発明の回路装置の概略図、図２はクロック信号の位相関係のグラフを示す。
【００２４】
図１は、供給された基準クロック信号ＲＴ１及びＲＴ２に対し周波数同期されたクロック信号ＴＯを生成する回路装置を概略的に示す図である。この回路装置は第１位相制御回路を有しており、この第１位相制御回路は第１位相比較装置ＰＶ１、フィルタＦ及び電圧制御発振器、いわゆるＶＣＸＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｘ−ｔａｌ Ｏｓｃｉｌｌａｔｏｒ）を有している。この位相比較装置ＰＶ１の出力側は、スイッチング素子Ｓ２を介してこの回路装置の第１動作モードにおいてはフィルタＦと、またこのフィルタを介して同期を取るべきクロック信号ＴＯを形成する発振器ＶＣＸＯの周波数制御入力端に接続されている。このフィルタＦは、発振器ＶＣＸＯから供給された周波数制御信号を積分するために用いられ、例えばローパスフィルタ又はいわゆるＰフィルタ、ＰＩフィルタ又はＰＩＤフィルタとして構成できる。
【００２５】
第１動作モードにおいて、クロック信号ＴＯは第１基準クロック信号ＲＴ１と同期を取ることができる。このような第１基準クロック信号ＲＴ１は、通信装置の同期のため、しばしばネットワーククロック信号、公共の通信ネットワークにより伝送される信号、又は無線で時間情報送信器により受信される信号から導出される。この第１基準クロック信号ＲＴ１は、分周器Ｔ１を介して第１位相比較装置ＰＶ１の入力側Ｅ１に供給される。同様に、この発振器ＶＣＸＯのクロック信号ＴＯは、分周器Ｔ２を介して第１位相比較装置ＰＶ１の第２入力側Ｅ２に送出される。この時これらの分周器Ｔ１及びＴ２の分周率は、クロック信号ＴＯと第１基準クロック信号ＲＴ１の分周された各目標周波数がそれぞれ同一であるように選定されている。
【００２６】
その他の機能コンポーネントとして、この回路装置はクロック位相をクロック信号ＴＯに追加及び削除するための位相調整素子ＰＳ、第２位相比較装置ＰＶ２及び制御装置ＲＥを有している。上記の機能コンポーネントは、この回路装置の第１動作モードにおいて、第１基準クロック信号ＲＴ１に対し周波数同期されたクロック信号ＴＯの第２基準クロック信号ＲＴ２からの偏差を検出するために用いられる。そのために第２基準クロック信号ＲＴ２は、第２位相比較装置ＰＶ２の第１入力側Ｅ１に供給される。第２基準クロック信号ＲＴ２は、ここでは例えば温度補償された発振器、いわゆるＴＣＸＯ（Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏｍｐｅｎｓａｔｅｄ Ｘ−ｔａｌ Ｏｓｃｉｌｌａｔｏｒ）により生成される。本実施例においては、この第２基準クロック信号ＲＴ２が使用上典型的な３２７６８Ｈｚの周波数を有しているものとする。このようなかなり低い周波数の使用の利点は、この第２基準クロック信号ＲＴ２の生成のために、数マイクロアンペアしか電流を消費しない、市販のＴＣＸＯを使用できるという点である。これにより、かなり低周波のＴＣＸＯと接続された本発明の回路装置は、第２基準クロック源としてバッテリー作動にも適している。
【００２７】
第２基準クロック信号ＲＴ２と位相比較するためには、発振器ＶＣＸＯのクロック信号ＴＯを、発振器目標周波数を基準クロック信号ＲＴ２の周波数に整合させるための位相調整素子ＰＳと分周器Ｔ３とを介して第２位相比較装置ＰＶ２の第２入力側Ｅ２に送出する。例えば１６．３８４Ｍｈｚという典型的な発振器目標周波数においては、第２基準クロック信号ＲＴ２の３２７６８Ｈｚという周波数に整合させるために分周率５００を有する分周器Ｔ３を設けることができる。このような高い発振器周波数は、クロック位相の追加及び削除により特に精密な制御を可能にする。
【００２８】
この第２位相比較装置ＰＶ２の出力信号は、スイッチング素子Ｓ１を介して第１動作モードにより制御装置ＲＥのアップ・ダウンカウンタＵＤＣに送出され、その計数方向を決定する。このアップ・ダウンカウンタＵＤＣのカウント周波数は、同様にこれに送出される第２基準クロック信号ＲＴ２により前もって与えられる。例えばこの第２基準クロック信号ＲＴ２の、分周されたクロック信号ＴＯの相応する位相側縁に先行するどんな位相側縁においても、アップ・ダウンカウンタＵＤＣをインクリメントでき、位相遅れの際は相応してデクリメントすることができる。位相が等しくなりそうになると、アップ・ダウンカウンタＵＤＣは停止する。位相が等しくなりそうな場合とは、それぞれ測定した位相差が所定の時間間隔内となる場合である。このアップ・ダウンカウンタＵＤＣの各計数状態ＺＳは、累算された位相修正情報を表しており、これは第１基準クロック信号ＲＴ１に周波数同期されたクロック信号ＴＯの、第２基準クロック信号ＲＴ２に対する偏差と共に、第１及び第２基準クロック信号間の偏差を示している。
【００２９】
またこの制御装置ＲＥは、カウントレジスタを有する位相調整素子制御装置ＰＳＳを有しており、これは上位ビット用の第１レジスタ部ＬＯＧと、下位ビット用の第２レジスタ部ＬＩＮに分割されている。さらにこの位相調整素子制御装置ＰＳＳは分周器Ｔ４を有しており、この分周器Ｔ４には発振器ＶＣＸＯのクロック信号ＴＯが、位相調整素子ＰＳが動作する前に供給される。この分周器Ｔ４の分周率ＴＦは、カウントレジスタのレジスタ部ＬＯＧの内容により決定される。これにより、この分周器Ｔ４の分周された出力周波数は、例えば典型的には４Ｈｚ〜４０９６Ｈｚの間の広い範囲で変えても良い。この分周器Ｔ４により分周されたクロック信号ＴＯは、カウントクロックＺＴを前もって与え、これによりカウントレジスタのレジスタ部ＬＩＮがさらにカウントされる。
【００３０】
この位相調整素子ＰＳの制御範囲において、アップ・ダウンカウンタＵＤＣの計数状態ＺＳは、カウント設定値として位相調整素子制御装置ＰＳＳのカウントレジスタに送信される。このレジスタ部ＬＯＧに送信されたカウンタの計数状態ＺＳの上位ビットは、これにより現在の分周率ＴＦを確定し、一方、レジスタ部ＬＩＮに伝送された、カウンタの計数状態ＺＳの下位ビットにより、カウントのための新しいスタート値が設定される。この計数状態ＺＳの伝送後、レジスタ部ＬＩＮは、カウントクロックＺＴのタイミングで所定のカウントマークまで引き続きカウントする。このカウントマークに達すると、位相調整素子制御装置ＰＳＳにより制御信号ＳＳが形成される。この制御信号ＳＳは位相調整素子ＰＳに送出され、そこで発振器ＶＣＸＯのクロック信号ＴＯに対しクロック位相を削除又は追加する。この時カウンタの計数状態ＺＳの符号ビットに依存して、クロック位相を追加する制御信号を形成するか、又はクロック位相を削除する制御信号を形成するかを決定する。さらに、この所定のカウントマークに達すると、このカウントレジスタの内容がアップ・ダウンカウンタＵＤＣによる現在の計数状態ＺＳのリロードにより更新され、これにより再びカウンタレジスタのカウントプロセスが開始される。
【００３１】
例えば第１基準クロック信号ＲＴ１の欠落の際に自動的に切り替え可能な、本発明の回路装置の第２動作モードにおいては、クロック信号ＴＯが第２基準クロック信号ＲＴ２に基づいて、第１動作モードにおいて形成された位相修正情報ＺＳを取り込みながら同期される。この時もはや使用されない、第１基準クロック信号ＲＴ１に対する同期性は、できる限り正確に保持されなくてはならない。
【００３２】
第２動作モードには、スイッチング素子Ｓ１及びＳ２の切り換えによって切り換える。このためには第２位相比較装置ＰＶ２の出力側が、アップ・ダウンカウンタＵＤＣから分離されて、その代わり点線で示唆したスイッチング素子Ｓ２の入力側との接続を介してスイッチング素子Ｓ１に接続される。この入力側は、スイッチング素子Ｓ２の切り換えにより、フィルタＦを介して発振器ＶＣＸＯの周波数制御入力端に接続される。このスイッチング素子Ｓ２の切り換えにより、位相比較装置ＰＶ１の出力側とフィルタＦとの間のそれまでの接続は中断される。このスイッチング素子Ｓ１及びＳ２の上記の切り換えにより、発振器ＶＣＸＯ、位相調整素子ＰＳ、第２位相比較装置ＰＶ２及びフィルタＦを有する第２位相制御回路が形成される。これによりクロック信号ＴＯは、第２基準クロック信号ＲＴ２に基づき同期される。
【００３３】
第２位相比較装置ＰＶ２をアップ・ダウンカウンタＵＤＣから分離した後、このカウンタは停止される。この時の最後の計数状態ＺＳは、位相修正情報として記憶されており、第１動作モードにおける場合と同様に位相調整素子制御装置ＰＳＳのカウントレジスタのリロードに用いられる。従ってクロック位相の追加若しくは削除は、位相調整素子制御装置ＰＳＳにより、アップ・ダウンカウンタＵＤＣの第２動作モードにおける一定の、最後の計数状態ＺＳに従って継続される。これによりこの第２動作モードによる位相制御は、最後に確定された第２基準クロック信号ＲＴ２の第１基準クロック信号ＲＴ１に対する偏差分だけ修正されるので、このクロック信号ＴＯはきわめて正確に、もはや存在しない第１基準クロック信号ＲＴ１に同期されている。
【００３４】
図２は、位相調整素子によるクロック位相の追加及び削除に依存するクロック信号ＴＯの時間経過の変化を示す。ここで一番上の波形は、位相調整素子ＰＳによって変化されていないクロック信号の時間経過を示しており、中間の波形は取り出されたクロック位相を有するクロック信号を、また一番下の波形は追加されたクロック位相を有するクロック信号を示している。
【００３５】
本実施例において、この位相調整素子ＰＳは、２ビットカウンタを用いて特に簡単に実現されている。このカウンタは、クロック信号ＴＯの１クロック周期の間、計数段階０、１、２、３をカウントする。この位相調整素子ＰＳの出力信号は、２ビットカウンタの上位ビットの状態から導出される。即ち、計数段階０、１の間、この出力信号はゼロに、計数段階が２、３の間は１となる。このカウンタの各計数段階は、それぞれ記載されたクロック信号波形の下に記載されている。
【００３６】
クロック位相の削除は、２ビットカウンタの計数段階が制御信号ＳＳの指示に従ってスキップすることにより行われる。このようにして、後続するクロックの位相が９０度先へスキップする。これと同様にクロック位相の追加は、２ビットカウンタを引き続きカウントするよう促すはずであったカウントパルスが抑制されることにより行われる。その結果この２ビットカウンタは、次のカウントパルスになってようやく再び、引き続きカウントされる。後続するクロックの位相は、これにより９０度後方向へスキップする。
【図面の簡単な説明】
【図１】本発明の回路装置の概略図を示す図である。
【図２】クロック信号の位相関係を示すグラフである。
【図１】
0003615734.tif 000002
【図２】
0003615734.tif 000003