(57)【特許請求の範囲】
【請求項１】
入力データと略同一のパルス幅を有し、１データ周期毎に論理レベルＨとＬとが交番する信号であるクロックと前記入力データとを入力とする第１の２入力排他的論理和回路と、
この第１の２入力排他的論理和回路の出力を入力とし、入力パルスの中からパルス幅が所定のパルス幅以上のパルスは通過させ出力するが、パルス幅が前記所定のパルス幅未満のパルスは遮断し出力させないパルス幅フィルタと、
このパルス幅フィルタの出力と前記クロックとを入力とし、出力データを発生させる第２の２入力排他的論理和回路と
からなるデータ同期化回路。
【請求項２】
前記パルス幅フィルタは、パルス幅が所定のパルス幅以上のパルスを一定時間遅延させて出力し、その遅延時間と同一の時間だけ前記クロックの位相を先行させる遅延同期ループを介して前記クロックが前記第１の２入力排他的論理和回路の入力に供給されることを特徴とする請求項１に記載のデータ同期化回路。
【請求項３】
前記パルス幅フィルタは、
入力パルスを所定の時間遅延させる遅延部と、
この遅延部の出力と前記入力パルスを入力とする第１の２入力ナンドゲートと、
同様に前記遅延部の出力と前記入力パルスを入力とする２入力オアゲートと、
前記第１の２入力ナンドゲートの出力が一方の入力に接続される第２の２入力ナンドゲートと、
前記２入力オアゲートの出力が一方の入力に接続される第３の２入力ナンドゲートからなり、
第２、第３の２入力ナンドゲートの出力は互いに反対側の２入力ナンドゲートの他方の入力に接続され、かつ第２の２入力ナンドゲートの出力がパルス幅フィルタの出力となる
ことを特徴とする請求項１または２に記載のデータ同期化回路。
【請求項４】
前記遅延部はインバータチェーンで構成されることを特徴とする請求項３に記載のデータ同期化回路。
【請求項５】
前記所定のパルス幅は、クロック周期の１／４であることを特徴とする請求項１ないし４のいずれかに記載のデータ同期化回路。
【請求項６】
入力データと略同一のパルス幅を有し、１データ周期毎に論理レベルＨとＬとが交番する信号である入力クロックをクロック周期の１／４時間遅延させる位相遅延部と、
前記入力クロックを遅延させて出力し、遅延時間は制御電圧によりクロック周期の１／４時間に制御される可変遅延部と、
この可変遅延部出力のクロックと前記位相遅延部出力のクロックとの位相差を検出する位相検出器と、
この位相検出器の出力状態に応じた前記制御電圧を出力するチャージポンプと、
前記入力クロックと入力データとを入力とする第１の２入力排他的論理和回路と、
この第１の２入力排他的論理和回路の出力を入力とし、入力パルスの中からパルス幅が所定のパルス幅以上のパルスは遅延させて出力するが、パルス幅が前記所定のパルス幅未満のパルスは遮断し出力させず、かつ出力するパルスを遅延させる遅延時間は前記制御電圧によりクロック周期の１／４時間に制御されるパルス幅フィルタと、
このパルス幅フィルタの出力と前記可変遅延部出力のクロックとを入力とし、出力データを発生させる第２の２入力排他的論理和回路と
からなるデータ同期化回路。
【請求項７】
入力クロックはクロックバッファを介して位相遅延部および可変遅延部に供給され、
入力データは入力バッファを介して第１の２入力排他的論理和回路に供給される
ことを特徴とする請求項６に記載のデータ同期化回路。
【請求項８】
前記位相検出器はＤフリップフロップからなり、入力の位相差に応じてハイレベル、ローレベルの出力を導出することを特徴とする請求項６または７に記載のデータ同期化回路。
【請求項９】
前記チャージポンプは積分器からなり、前記位相検出器の出力がハイレベルのとき、出力される制御電圧の電圧が上昇し、前記位相検出器の出力がローレベルのとき、出力される制御電圧の電圧が下降することを特徴とする請求項８に記載のデータ同期化回路。
【請求項１０】
前記可変遅延部の遅延時間は、前記制御電圧の電圧が上昇すると遅延時間が長くなり、制御電圧が下降すると遅延時間が短くなることを特徴とする請求項６ないし９のいずれかに記載のデータ同期化回路。
【請求項１１】
前記パルス幅フィルタの遅延時間は、前記制御電圧の電圧が上昇すると遅延時間が短くなり、前記制御電圧が下降すると遅延時間が長くなることを特徴とする請求項６ないし１０のいずれかに記載のデータ同期化回路。
【請求項１２】
データバスと、
このデータバスに電気的に接続されるメモリコントローラと、
同様に前記データバスに電気的に接続される複数のメモリバンクとを具備し、
前記複数のメモリバンクは各々データ同期化回路を具備し、
そのデータ同期化回路は、
入力データと略同一のパルス幅を有し、１データ周期毎に論理レベルＨとＬとが交番する信号であるクロックと前記入力データとを入力とする第１の２入力排他的論理和回路と、
この第１の２入力排他的論理和回路の出力を入力とし、入力パルスの中からパルス幅が所定のパルス幅以上のパルスは通過させ出力するが、パルス幅が前記所定のパルス幅未満のパルスは遮断し出力させないパルス幅フィルタと、
このパルス幅フィルタの出力と前記クロックとを入力とし、出力データを発生させる第２の２入力排他的論理和回路とからなる
ことを特徴とするマルチバンクメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に係り、特にクロックに対し先立ったり遅れたりして入力されるデータをクロックに同期させるデータ同期化回路及びこれを含むマルチバンクメモリ装置に関する。
【０００２】
【従来の技術】
最近広く使われている同期式ＤＲＡＭは、クロックに同期してメモリセルにデータを入力したり、メモリセルデータを有効データ区間に出力する。このような同期式ＤＲＡＭはクロック周波数が高まるにつれてデータの有効区間が減る反面、クロックとデータ間の時間差または位相差と呼ばれるスキュが生じる区間は減らない。
【０００３】
このようなスキュは同期式ＤＲＡＭ内部の遅延や、同期式ＤＲＡＭが装着される回路基板（ＰＣＢ）での信号伝送時間、またはメモリコントローラと同期式ＤＲＡＭにて用いられるクロック信号の相対的な時間差により生じる。そこで、スキュの発生は減るデータ有効区間に比べて相対的に大きい比重であらわれる。
【０００４】
クロック信号は一つのピンで入力されてデバイス全体に分配される。入力ピンから比較的遠く離れた部分に到達するクロック信号は入力ピンに直ちに隣接した部分のクロック信号に対しかなり遅延される。このような遅延は同期式ＤＲＡＭ内部の各部分間の同期を維持しがたくする。
【０００５】
このような同期を維持するための一つの方法として、回路基板上にデータラインの接続構造と同一にクロック信号の接続構造を具現し、データラインのスキュぐらいにクロック信号もスキュを持つようにする方法がある。この方法はデータラインの伝送方向と同じ方向にクロック信号が伝送されねばならないという条件を前提とするために、二つのクロック信号、すなわち伝送クロック（Ｔｃｌｋ）と受信クロック（Ｒｃｌｋ）とを具備する。しかし、このような方法はメモリ装置の読出し／書込み命令に用いられる主クロックとＴｃｌｋ及びＲｃｌｋ間のタイミング調節が難しく、これを解決するための付加的な回路を必要としてデバイス単価を上げるようになる問題点を内包する。
【０００６】
さらに、同期を維持するための他の方法としては、両方向データストローブ方式があり、ＩＥＥＥジャーナル（ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ、ＶＯＬ３３．ＮＯ．１１．ＮＯＶＥＭＢＥＲ １９９８）に開示されている。この両方向データストローブ方式はデータストローブ信号という付加的な信号を各デバイスごとに具備してデータの伝送方向と同一にデータストローブ信号を送る方法である。しかし、この方法も主クロックとデータストローブ信号とのタイミング調節が難しい問題点を持つ。
【０００７】
【発明が解決しようとする課題】
従って、Ｔｃｌｋ及びＲｃｌｋそしてデータストローブ信号を必要としないで、クロック信号とデータ間の同期を合わせることができるデータ同期化回路が必須的に要求される。
【０００８】
本発明の目的は、上記の要求を満足できるデータ同期化回路及びこれを含むマルチバンクメモリ装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明のデータ同期化回路は、第１クロック信号及びこの第１クロック信号に対しずれた位相の入力データに応答して不均一な幅のパルスを有する第１パルストレインとしてフィルタ入力信号を生じさせるモジュレータと、前記フィルタ入力信号に応答して第２パルストレインとしてフィルタ出力信号を生じさせるパルス幅フィルタと、前記フィルタ出力信号及び第２クロック信号に応答して前記入力データそのままあるいは前記入力データの反転信号として出力データ信号を生じさせるデモジュレータとを具備する。
【００１０】
本発明のマルチバンクメモリ装置は、データバスと、このデータバスに電気的に接続されるメモリコントローラと、前記データバス上の第１点に電気的に接続される第１メモリバンクと、前記データバスの第２点に電気的に接続される第２メモリバンクとを具備し、前記第１メモリバンクはグローバルクロック信号に応答するデータ同期化回路を具備する。このデータ同期化回路は、前記グローバルクロック信号から派生された第１クロック信号と前記データバスに供給されて前記グローバルクロック信号と第１位相値程度にずれた位相を有する第１入力データに応答して不均一な幅のパルスを有する第１パルストレインとして第１フィルタ入力信号を生じさせるモジュレータと、前記第１フィルタ入力信号に応答して第２パルストレインとして第１フィルタ出力信号を生じさせるパルス幅フィルタと、前記第１フィルタ出力信号及び第２クロック信号に応答して前記第１入力データそのままあるいは前記第１入力データの反転信号として出力データ信号を生じさせるデモジュレータとを具備する。前記第２メモリバンクは前記グローバルクロック信号に応答するデータ同期化回路を具備し、このデータ同期化回路は、前記グローバルクロック信号から派生された第３クロック信号と前記データバスに供給されて前記グローバルクロック信号と第２位相値程度にずれた位相を有する第２入力データに応答して不均一な幅のパルスを有する第１パルストレインとして第２フィルタ入力信号を生じさせるモジュレータと、前記第２フィルタ入力信号に応答して第２パルストレインとして第２フィルタ出力信号を生じさせるパルス幅フィルタと、前記第２フィルタ出力信号及び第４クロック信号に応答して前記第２入力データそのままあるいは前記第２入力データの反転信号として出力データ信号を生じさせるデモジュレータとを具備する。
【００１１】
このような本発明のデータ同期化回路は従来のデータストローブ方式とは違い、データストローブ信号及びＴｃｌｋ及びＲｃｌｋを必要とせずにクロック信号に同期するデータを出力する。さらに、クロック信号エッジに出力データの有効ウインド区間の中間地点がマッチングされるために出力データのデータセットアップ／ホールド時間を確保するようになる。
【００１２】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施の形態を説明することにより、本発明を詳細に説明する。各図面において、同じ参照符号は同じ部材であることを示す。本明細書では同期式ＤＲＡＭが例として記述されるが、クロックに同期し動作する同期式半導体メモリ装置、たとえばＲＡＭバスＤＲＡＭなどにも本発明を適用できることはもちろんである。このように本発明は多様な変形及び均等な他の実施の形態が可能である。従って、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決められねばならない。
【００１３】
第１実施形態
図１は本発明の第１実施形態によるデータ同期化回路を示す図面である。図１のデータ同期化回路１０はクロック（ＣＬＫ）に対し先立ったり遅れたりして受信される入力データ（ＤＩ）を前記ＣＬＫに同期させその結果を出力データ（ＤＯ）として出力する回路である。このデータ同期化回路１０にはパルス幅フィルタ１２が具備されるのであるが、このパルス幅フィルタ１２は図２に具体的に図示されている。
【００１４】
図２のパルス幅フィルタ１２は受信されるパルスの中から所定のパルス幅以上のパルスは通過させ出力として送り出すが、それ以下のパルス幅は無視して遮断する動作を行う。具体的に、パルス幅フィルタ１２は、入力信号を所定の遅延時間Ｔｄ１だけ遅延させる遅延端１５、入力信号と遅延端１５の出力のノードＮＤを入力とする２入力ナンドゲートＧ２及び２入力オアゲートＧ４、そして、２入力ナンドゲートＧ２の出力のノードＮＳ及び２入力オアゲートＧ４の出力のノードＮＲを各々一方の入力とする２入力ナンドゲートＧ６、Ｇ８を有し、この２入力ナンドゲートＧ６、Ｇ８の出力は互いに交差して２入力ナンドゲートＧ６、Ｇ８の他方の入力に帰還され、２入力ナンドゲートＧ６の出力が出力信号になるよう構成される。
【００１５】
入力信号に対し遅延端１５の遅延時間Ｔｄ１だけ遅延されノードＮＤの出力があらわれる。遅延端１５は一般的にインバータチェーンから構成され遅延時間Ｔｄ１が固定される。入力信号及びノードＮＤの論理状態によるパルス幅フィルタ１２の各ノードの論理状態を表に示せば次の通りである。
【表１】
0003669917.tif 000002
【００１６】
この表と関連して、パルス幅フィルタ１２の動作を示せば図３のようである。図３の動作タイミング図には入力信号のうち所定のパルス幅以下のパルスＰ１、Ｐ２、Ｐ３が出力信号にあらわれないことが分かる。一方、受信されるパルスの中から所定のパルス幅以上のパルスは通過させ、遅延端１５の遅延時間Ｔｄ１だけ遅延され出力としてあらわれる。従って、パルス幅フィルタ１２は受信されるパルスの中から所定のパルス幅以上のパルスは通過させ出力として送り出すが、それ以下のパルス幅は無視して遮断する。
【００１７】
再び、図１を参照すれば、データ同期化回路１０はＤＩとＣＬＫを入力する２入力排他的論理和ＸＯＲ１から構成されるモジュレータ１３、２入力排他的論理和ＸＯＲ１の出力であるノードＡを入力とするパルス幅フィルタ１２、そしてパルス幅フィルタ１２の出力であるノードＢとＣＬＫを入力する２入力排他的論理和ＸＯＲ２から構成されるデモジュレータ１４を含む。データ同期化回路１０の動作は図４を参照して説明する。
【００１８】
図４の動作タイミング図にてＤＩはＣＬＫに先立ち、「０００１００１１」と入力されている（ａ）。このＤＩとＣＬＫの排他的論理和ＸＯＲ１の結果であるノードＡは多様なパルス幅を有するパルスとしてあらわれる。このノードＡを入力するパルス幅フィルタ１２は前述したように所定のパルス幅以上のパルスに対しては通過させるが、所定のパルス幅以下のパルスＰ１、Ｐ２、Ｐ３に対しては無視して遮断するために、その結果、出力はノードＢのようにあらわれる。ここで、ノードＢはパルス幅フィルタ１２自体の遅延時間Ｔｄ１を考慮しない出力を示している。
【００１９】
次に、ノードＢとＣＬＫの排他的論理和ＸＯＲ２の結果であるＤＯはＣＬＫに同期される「０００１００１１」としてあらわれる（ｂ）。従って、データ同期化回路１０はＣＬＫに対し先立ち受信されるＤＩをＣＬＫに同期させその結果をＤＯとして出力する。
【００２０】
本実施形態のデータ同期化回路１０がＣＬＫに対し遅れて受信されるＤＩもＣＬＫに同期させ、その結果をＤＯとして出力するということは当業者に容易に理解できるので、これについての説明は省略する。
【００２１】
一方、データ同期化回路１０のパルス幅フィルタ１２自体の遅延時間Ｔｄ１を考慮するようになれば、ノードＢは遅延時間Ｔｄ１だけ遅延されたＢ＊としてあらわれる。Ｂ＊とＣＬＫの排他的論理和ＸＯＲ２の結果の出力データＤＯ＊はＣＬＫに同期する「０００１００１１」としてあらわれるが（ｃ）、連続する「０」データの間にてグリッチＧ１、Ｇ２、Ｇ３があらわれる問題点を内包する。このような問題点は次の図５にて解決する。
【００２２】
第２実施形態
図５は本発明の第２実施形態によるデータ同期化回路２０を示す。図５のデータ同期化回路２０は図１のデータ同期化回路１０に遅延同期ループ（ＤＬＬ）２２をさらに具備する。
【００２３】
ＤＬＬ２２は、一般的にＣＬＫに対し一定時間Ｔｄ２だけ前にシフトされ、ＣＬＫより位相が先立つ先行クロック信号を提供する。パルス幅フィルタ１２の遅延時間Ｔｄ１を補償するためにＣＬＫはＤＬＬ２２に入力され、前記遅延時間Ｔｄ１だけ位相が先立つクロック信号、すなわちノードＦを生じるのであるが、ＤＬＬ２２の位相遅延時間Ｔｄ２はパルス幅フィルタ１２の遅延時間Ｔｄ１と同一になるように設定される。ノードＦは図１のＣＬＫのように排他的論理和ＸＯＲ１に受信される。本実施形態のデータ同期化回路２０の動作は図６に図示されている。
【００２４】
図６の動作タイミング図はＤＩがＣＬＫに先立ち「０００１００１１」として入力されている（ｄ）。ＣＬＫはＤＬＬ２２に入力されて遅延時間Ｔｄ２だけ位相が先立つノードＦを生じる（ｅ）。ＤＩとノードＦの排他的論理和ＸＯＲ１の結果であるノードＤは多様なパルス幅を有するパルスとしてあらわれる。ノードＤはパルス幅フィルタ１２を通過するのであるが、前述したように所定のパルス幅以上のパルスに対しては通過させるが、所定のパルス幅以下のパルスＰ１、Ｐ２、Ｐ３に対しては遮断しつつパルス幅フィルタ１２自体の遅延時間Ｔｄ１だけ遅延されたノードＥを生じる（ｆ）。この後、ノードＥとＣＬＫの排他的論理和ＸＯＲ２の結果であるＤＯはＣＬＫに同期する「０００１００１１」としてあらわれる（ｇ）。
【００２５】
従って、本実施形態のデータ同期化回路２０はＣＬＫに対し先立ち受信されるＤＩをＣＬＫに同期させその結果をＤＯとして出力し、第１実施形態のデータ同期化回路１０にてあらわれたグリッチが発生しない。
【００２６】
第３実施形態
図７は本発明の第３実施形態によるデータ同期化回路３０を示す図面である。図７のデータ同期化回路３０は、図５のパルス幅フィルタ１２の通過幅がたとえばＣＬＫ幅の１／２（＝ＣＬＫ周期の１／４）である場合に、ＣＬＫに対し先立ったり遅れたりする位相、すなわち遅延時間がパルス幅フィルタ１２の通過幅より延びれば、この通過幅を超えられない正常なＤＩが無視されるので、このような問題点を補うために構成される。従って、可変遅延端を具備して遅延時間を全てＣＬＫ周期の１／４の同一に合わせるように設定される。
【００２７】
図７を参照すれば、データ同期化回路３０は、ＤＩを受信する入力バッファ３１、ＣＬＫを受信するクロックバッファ３２、入力バッファ３１とクロックバッファ３２の出力のノードＧとノードＨを入力する２入力排他的論理和ＸＯＲ１、ノードＨを後で説明されるチャージポンプ３６の出力ＶＣＯＮにより調整される遅延時間Ｔｄ３だけ遅延させる可変遅延端３３、ノードＨをπ／２、すなわちＣＬＫ周期の１／４だけ（Ｔｃｌｋ／４）遅延させる位相遅延端３４、可変遅延端３３と位相遅延端３４の出力のノードＩ及びノードＪを入力とする位相検出器３５、この位相検出器３５の出力のノードＫを受信するチャージポンプ３６、排他的論理和ＸＯＲ１の出力ノードＬを受信し、かつチャージポンプ３６の出力ＶＣＯＮにより遅延させるパルス幅フィルタ３７、そしてこのパルス幅フィルタ３７の出力ノードＭ及びノードＩを入力する２入力排他的論理和ＸＯＲ２から構成される。本実施形態のデータ同期化回路３０の動作を図８のタイミング図と関連して説明する。
【００２８】
図８にて、ＣＬＫはクロックバッファ３２を通過してノードＨにあらわれる。ノードＨは可変遅延端３３を通過して、後述するチャージポンプ３６の出力ＶＣＯＮにより制御される遅延時間Ｔｄ３だけ遅延されるノードＩを発生（ｈ）するとともに、位相遅延端３４を通過してＣＬＫ周期の１／４だけ（Ｔｃｌｋ／４）遅延されるノードＪを生じる（ｉ）。ノードＩ及びノードＪは位相検出器３５に入力されるが、この位相検出器３５は図９に図示されている。図９の位相検出器３５はＤフリップフロップから構成される例である。従って、位相検出器３５の出力は図８のノードＫにあらわれる。
【００２９】
そして、ノードＫは図９の積分器から構成されるチャージポンプ３６に供給される。一般的に、チャージポンプ３６はキャパシタ（図示せず）を内蔵して入力信号、すなわちノードＫによりキャパシタ（図示せず）を充放電させその結果を出力電圧にあらわす。「ハイレベル」のノードＫによりチャージポンプ３６内のキャパシタ（図示せず）を充電させて積分器３６の出力電圧ＶＣＯＮを上昇させ、「ローレベル」のノードＫによりポンプ３６内のキャパシタ（図示せず）を放電させ積分器３６の出力電圧ＶＣＯＮを下降させる。このようなチャージポンプ３６の出力電圧ＶＣＯＮは図８に図示されている。
【００３０】
再び図７及び図８を参照すれば、可変遅延端３３は、すなわちノードＨ（ＣＬＫ）に対し出力のノードＩは、上昇するチャージポンプ３６の出力電圧ＶＣＯＮに応答しては遅延時間Ｔｄ３がますます延び、下降するチャージポンプ３６の出力電圧ＶＣＯＮに応答しては遅延時間Ｔｄ３がますます短くなる。そうして、可変遅延端３３の遅延時間をＣＬＫ周期の１／４（Ｔｃｌｋ／４）に合わせる。
【００３１】
この後、受信されるＤＩは入力バッファ３１を通じてノードＧにあらわれるのであるが、ＣＬＫに対し遅れて「１１０１０１１０」として受信される。排他的論理和ゲートＸＯＲ１はノードＧ及びノードＨを受信してその結果をノードＬにあらわす。パルス幅フィルタ３７はノードＬを入力信号とし、かつチャージポンプ３６の出力電圧ＶＣＯＮを制御信号として遅延時間Ｔｄ４が調節される（ｊ）。
【００３２】
前述した図２のパルス幅フィルタ１２は遅延端１５の遅延時間Ｔｄ１が固定されるのに比べ、図７のパルス幅フィルタ３７はチャージポンプ３６の出力電圧ＶＣＯＮで制御されて遅延時間Ｔｄ４が変化する。パルス幅フィルタ３７の遅延時間Ｔｄ４を調節する方法は図１０に図示されている。
【００３３】
図１０は図２のパルス幅フィルタ１２内の遅延端１５の代わりに用いられる可変遅延端１１４を示す。これを参照すれば、可変遅延端１１４は上昇するチャージポンプ３６の出力電圧ＶＣＯＮに応答するトランジスタＴＮ１の導通電流が多く流れて入力信号、すなわち図７のノードＬがノードＮＤに速く伝えられ、下降するチャージポンプ３６の出力電圧ＶＣＯＮに応答してはトランジスタＴＮ１の導通電流が少なく流れてノードＬがノードＮＤにゆっくり伝えられる。これをグラフであらわせば、チャージポンプ３６の出力電圧ＶＣＯＮが高まれば遅延時間Ｔｄ４が短くなり、チャージポンプ３６の出力電圧ＶＣＯＮが低くなれば遅延時間Ｔｄ４が長くなる。このようにして、パルス幅フィルタ３７の遅延時間Ｔｄ４もＣＬＫ周期の１／４（Ｔｃｌｋ／４）に合わせられる。
【００３４】
従って、図７のパルス幅フィルタ３７はノードＬの所定のパルス幅以上のパルスに対しては通過させるが、所定のパルス幅以下のパルスＰ１、Ｐ２、Ｐ３に対しては無視して遮断しつつ、チャージポンプ３６の出力電圧ＶＣＯＮで制御される可変された遅延時間Ｔｄ４、すなわちＣＬＫ周期の１／４（Ｔｃｌｋ／４）に遅延させる。
【００３５】
この後、ノードＭ及びノードＩを入力とする排他的論理和ＸＯＲ２の出力であるＤＯはＣＬＫのエッジにデータウインド区間の中間地点がマッチングされる「１１０１０１１０」としてあらわれる（ｋ）。従って、本実施形態のデータ同期化回路３０はＣＬＫに対し遅れて受信されるＤＩをＣＬＫエッジにデータウインド区間の中間地点がマッチングされるＤＯを出力する。従って、本実施形態のデータ同期化回路３０を通じてＤＯはＣＬＫエッジを基準にしてデータセットアップ／ホールド時間を確保するようになる。
【００３６】
応用例
図１１は本発明のデータ同期化回路を具備するメモリ装置のメモリインタフェース方式を示す。メモリインタフェース４０には、多数のメモリ装置たとえば同期式ＤＲＡＭ４１、４２、４３と、この同期式ＤＲＡＭを制御するメモリコントローラ４４を具備する。同期式ＤＲＡＭ４１、４２、４３及びメモリコントローラ４４はデータ同期化回路が具備され、クロック発生器４６から出力されるＣＬＫに同期するデータをＤＱラインを通じて送受信する。
【００３７】
メモリコントローラ４４と、これに最も近い同期式ＤＲＡＭ４３との距離をＬ１としてこれに該当する信号伝送時間をＴF1とするとともに、メモリコントローラ４４と、これに最も遠い同期式ＤＲＡＭ４１との距離をＬ１＋Ｌ２としてこれに該当する信号伝送時間をＴF1＋ＴF2とした時、メモリコントローラ４４から各同期式ＤＲＡＭに出力されるデータはＣＬＫからＴF1ないしＴF1＋ＴF2の時間後に同期式ＤＲＡＭ４１、４２、４３に到達する。
【００３８】
このようなデータ同期化回路を具備するメモリ装置のメモリインタフェース方式の動作は図１２のように示される。図１２を参照すれば、クロック発生器４６からメモリコントローラ４４に出力されるクロックＣＬＫ＿ＭＣと各同期式ＤＲＡＭ４１、４２、４３に出力されるクロックＣＬＫ＿Ｍの位相が遅延なく同一であると仮定するなら、メモリコントローラ４４から出力されてＤＱライン上にあらわれるデータＤＱ＿ＭＣはデータ有効区間の中間地点がクロックＣＬＫ＿ＭＣのエッジにマッチングする。しかし、このデータＤＱ＿ＭＣが各同期式ＤＲＡＭ４１、４２、４３に到達するようになれば、各同期式ＤＲＡＭ４１、４２、４３と接続するＤＱライン上のデータＤＱ＿ＭはデータＤＱ＿ＭＣの開始点がＴF1ないしＴF1＋ＴF2に遅延されあらわれる。
【００３９】
このように遅延されたＤＱライン上のデータＤＱ＿Ｍは各同期式ＤＲＡＭ４１、４２、４３に内蔵されたデータ同期化回路を通じてクロックＣＬＫ＿Ｍに同期するが、クロックＣＬＫ＿Ｍのエッジにデータ有効区間の中間地点がマッチングされ、各同期式ＤＲＡＭ４１、４２、４３内部のＤＱラインＩＤＱに供給される。従って、本発明のデータ同期化回路はメモリインタフェース方式でもクロックＣＬＫ＿ＭＣ、ＣＬＫ＿Ｍに同期する各同期式ＤＲＡＭ４１、４２、４３の内部ＤＱラインＩＤＱが具現可能である。
【００４０】
【発明の効果】
従って、本発明によれば、データ同期化回路は従来のデータストローブ方式とは違い、データストローブ信号及びＴｃｌｋ及びＲｃｌｋを必要とせずにクロック信号に同期するデータを出力できる。さらにクロック信号エッジに出力データの有効ウインド区間の中間地点をマッチングさせることができるため、出力データのデータセットアップ／ホールド時間を確保することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態によるデータ同期化回路を示す図である。
【図２】図１のパルス幅フィルタを具体的に示す図である。
【図３】図２のパルス幅フィルタの動作タイミング図を示す図である。
【図４】図１のデータ同期化回路の動作タイミング図を示す図である。
【図５】本発明の第２実施形態によるデータ同期化回路を示す図である。
【図６】図５のデータ同期化回路の動作タイミング図を示す図である。
【図７】本発明の第３実施形態によるデータ同期化回路を示す図である。
【図８】図７のデータ同期化回路の動作タイミング図を示す図である。
【図９】図７の位相検出器及びチャージポンプを示す図である。
【図１０】図７のパルス幅フィルタの遅延時間を可変させる方法を示す図である。
【図１１】本発明のデータ同期化回路を具備する半導体集積回路の回路基板上の応用例を示す図である。
【図１２】図１１の応用例での動作タイミング図を示す図である。
【符号の説明】
１０    データ同期化回路
１２    パルス幅フィルタ
１３    モジュレータ
１４    デモジュレータ
【図１】
0003669917.tif 000003
【図２】
0003669917.tif 000004
【図３】
0003669917.tif 000005
【図４】
0003669917.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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