(57)【特許請求の範囲】
【請求項１】
複数の論理ゲートセルが連設され、かつ前記論理ゲートセルに電源を供給するための電源供給用セルを備えたセル列が配線領域を介在して複数並べて配置された設計モジュールと、
前記設計モジュールにおけるセル列を通過させて論理ゲートセルを接続するため、あるいは各セル列が任意の単位長になるように調整するために、各セル列中に挿入されるスルーセルと、
隣接する前記セル列の前記電源供給用セルを接続するメタル配線からなる電源供給用配線と、
前記配線領域の空きトラックに前記セル列と並行して配置され、前記電源供給用配線に接続されたメタル配線からなる電源補強用配線と、
前記各セル列の未使用スルーセル上に配置され、当該未使用スルーセルが配置されたセル列を挟むように配置された配線領域の前記電源補強用配線にそれぞれ接続されたメタル配線とを具備すること
を特徴とする半導体集積回路装置。
【請求項２】
前記電源補強用配線と前記メタル配線の接続を選択的に変更すること
を特徴とする請求項１記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置のパターンレイアウトの改善に係り、特にコンピュータ等を用いたパターンレイアウトの自動設計に好適する半導体集積回路装置に関する。
【０００２】
【従来の技術】
従来の半導体集積回路装置において、例えば、図２に示すようなスタンダードセル方式の配置されたランダムゲートブロックの電源供給は、所定領域に配線を形成して行っていた。
【０００３】
この構成においては、ブロック１の周辺領域に設けられた複数のＩ／Ｏバッファセル２と、基本ゲート（例えば、２入力ＮＡＮＤ回路）を構築する論理セル３や未使用のスルーセル４や使用済みスルーセル５を含み複数段（行）に配列されたセル列（Ｒｏｗ）６と、前記セル列６の左右の端部及び後述する単位長の間隔で配置される複数の電源供給用セル７と、前記電源供給用セル７間を接続するための電源供給用のメタル配線８と、前記電源供給用セル７の配列間に設けられたスペース領域９とで構成される。
【０００４】
前記基本ゲートは標準負荷を駆動しているものと仮定し、ブロック全体の消費電流を算出する。次に１セル列当りの消費電流を求め、さらに１セル列の単位長当りの消費電流を求める。このセル列単位長と電源供給用のメタル配線の電流許容量とを使って、電源供給用セルの挿入間隔を決定していた。この際に消費電流値は、      ｉ＝ｆｃｖ
の式を利用して算出している。ここで、ｆ；ランダムゲートブロックの平均動作周波数、ｃ；標準負荷容量、ｖ；動作電圧とする。
【０００５】
前記スルーセル４は、セル列６中に配線領域を確保するため、及び自動設計により配線領域の決定を容易に行えるように、各セル列６の長さを合わせるために挿入されている。通常、前記セル列６間のスペース領域９及び、前記スルーセル４には、配線が形成されていない。
【０００６】
【発明が解決しようとする課題】
しかし、前述した従来の配線構成では、以下のような問題がある。
第１に、前述した手法では、電源供給用セルの挿入数決定に当り、基準となる算出された電流がランダムゲートブロック全体の平均値であり、平均値で設計すると、セル列内で局所的に高周波数動作する箇所（素子）や、セルの出力に接続される負荷容量に関して対処することが難しい。また、設計時に想定した平均周波数の設定を誤ると、電源供給用セルの過不足が発生し、チップサイズの増大や信頼性の低下等の問題が発生する。
【０００７】
第２に、配線領域の決定の容易化、若しくは配線確保の目的でセル列６中に挿入されるスルーセル４上の領域が何等利用されないこともあり、その場合には実質的に未使用の無駄な領域を形成することになる。
【０００８】
第３に、第２において形成された未使用のスルーセル４及び論理ゲート上の多層配線トラックの全ては配線により有効利用されず、何ら素子が形成されない空き領域が生じる。空き領域が偏って存在した場合には、通常配線データに粗密が生じることもあり、密となる領域の程度によって、プロセス歩留まりの低下を招く恐れがある。
【０００９】
そこで本発明は、素子が形成されない空き領域を配線領域に利用して電源供給を補強し、且つパターンレイアウトの自動設計に好適する半導体集積回路装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の一態様によれば、複数の論理ゲートセルが連設され、かつ前記論理ゲートセルに電源を供給するための電源供給用セルを備えたセル列が配線領域を介在して複数並べて配置された設計モジュールと、前記設計モジュールにおけるセル列を通過させて論理ゲートセルを接続するため、あるいは各セル列が任意の単位長になるように調整するために、各セル列中に挿入されるスルーセルと、隣接する前記セル列の前記電源供給用セルを接続するメタル配線からなる電源供給用配線と、前記配線領域の空きトラックに前記セル列と並行して配置され、前記電源供給用配線に接続されたメタル配線からなる電源補強用配線と、前記各セル列の未使用スルーセル上に配置され、当該未使用スルーセルが配置されたセル列を挟むように配置された配線領域の前記電源補強用配線にそれぞれ接続されたメタル配線とを具備する半導体集積回路装置を提供できる。
【００１１】
以上のような構成の半導体集積回路装置は、設計時でコンパクションの前に、回路を形成するための素子形成とそれらに信号用配線や電源を供給するための配線を形成した後、１セル列の領域内の未使用な領域及び論理セル上層の空き配線トラック及び回路素子が形成されない空き領域を検索し、これらの領域上に電源供給用配線から任意の論理ゲートセルに個々に電源供給する電源線及び接地線を形成し、電源供給を補強する。
【００１２】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態について詳細に説明する。
図１には、本発明による実施形態の半導体集積回路装置の設計時の構成例として、図２で示したスタンダードセル方式の構成例に本発明の実施形態を適用した例を示す。
【００１３】
この構成を設計する場合に、ＣＰＵやメモリやコンピュータペリフェラル等の既設計モジュールと、複数の論理ゲートセルをセル列を複数並べた形式に配置された設計モジュールとによりレイアウトされている。
【００１４】
前記設計モジュールは、後述するように自動設計を容易にするために、セル列の長さを合わせるようにスルー領域を挿入して任意長（単位長）に揃え、それらのセル列を複数並べた形式に配置されているものである。図２に示す構成と同様に、ブロック（半導体集積回路）１１の周辺領域に設けられた複数のＩ／Ｏバッファセル１２と、基本ゲート（ＮＤ２）を構成する論理セル１３，未使用のスルーセル１４及び使用済みスルーセル１５を含み複数段（行）に配列されたセル列（Ｒｏｗ；列）１６と、前記セル列１６の左右の端部及び後述する単位長の間隔で配置される複数の電源供給用セル１７と、前記電源供給用セル１７間を接続するためにセル列１６を電源供給用のメタル配線１８と、前記電源供給用セル１７の配列間に設けられたスペース領域（配線トラック）１９とを含み、さらに本発明の特徴となる一般的に使用する信号用配線（図示せず）と同様な幅で、前記メタル配線１８から前記論理セル１３に電源を供給するための電源補強用配線（接地線）２０とで構成される。
【００１５】
この電源補強用配線２０の形成は、設計時でコンパクションの前に、回路を形成するための素子形成とそれらに信号用配線や電源を供給するための配線を形成した後、１セル列に含まれる未使用セル及び配線されていないスペース領域１９若しくは論理ゲート上の多層配線トラックを検索する。このスペース領域１９内でセル列１６と平行して、前記メタル配線１８間を接続するようにメタル配線によって結線する。さらに、平行する電源補強用配線２０間、例えば、電源補強用配線２０ａと電源補強用配線２０ｂ間で、未使用のスルーセル１４を電気的に導通させて、若しくは、該スルーセル１４上を通過するスルー配線２１を形成して、接続する。
【００１６】
この実施形態では、１セル列に含まれる未使用セル及び論理セル上の空き配線トラックを検索し、それらの電源端子をメタル配線によって結線しているが、配線の優先度は、通常の配線のほうを高くし、残りの空き領域に電源補強用の配線を形成することによって、本来の配線データへ影響しないようにしている。
【００１７】
以上のような構成により、本実施形態では、各セル列内の未使用スルーセルや、各配線領域（チャネル）内の空きトラックを活用し、且つ、各セル列の論理ゲート上の空きトラックの活用を図り、追加形成したメタル配線のみで実現される。  よって電源補強により、半導体集積回路の動作が安定し、高い信頼性が得られる。また、局所的な電流集中が緩和されて、半導体集積回路にかかる負荷が軽減でき、その結果、半導体集積回路装置の寿命が長くできる。
【００１８】
そして電源供給用セルの配置数を減らすことができ、チップコストの低減及びチップサイズの縮小化が実現される。メタル配線の疎密化の平均化ができ、歩留まりが上がる。また、配線工程後、直ちに、被覆等の平均化ができ、作業フローのＴＡＴ（trun around time）が短縮できる。
さらに、基本的に本実施形態は、メタル配線工程以降で対応するため、システム変更（論理接続変更）対応を可能にする。
【００１９】
【発明の効果】
以上詳述したように本発明によれば、素子が形成されない空き領域を配線領域に利用して電源供給を補強し、パターンレイアウトの自動設計に好適する半導体集積回路装置を提供することができる。
【図面の簡単な説明】
【図１】本発明による実施形態の半導体集積回路装置としてのスタンダードセル方式の構成例を示す図である。
【図２】従来の半導体集積回路装置としてのスタンダードセル方式の構成例を示す図である。
【符号の説明】
１，１１…ブロック（半導体集積回路）
２，１２…Ｉ／Ｏバッファセル
３，１３…論理セル
４，１４…未使用のスルーセル
５，１５…使用済みスルーセル
６，１６…セル列（Ｒｏｗ）
７，１７…電源供給用セル
８，１８…メタル配線
９，１９…スペース領域（配線トラック）
２０…電源補強用配線（接地線）
２１…スルー配線
【図１】
0003637125.tif 000002
【図２】
0003637125.tif 000003