(57)【特許請求の範囲】
【請求項１】
半導体集積回路に内蔵されたマクロセルを備え、前記マクロセルは、入力ポートと、前記入力ポートより入力されたデータの書込みと前記データの読出しとを独立に行えるメモリセルと、通常動作時には、前記メモリセルより読出された前記データを出力する出力ポートと、テストモード時には、前記入力ポートを前記メモリセルを介在させずに前記出力ポートに接続して前記入力ポートより入力された前記データをそのまま前記出力ポートに送信するバイパス手段とを備えており、前記バイパス手段は、前記テストモード時には、前記メモリセルより読出された前記データが前記出力ポートに送信されるのを遮断して、前記入力ポートを直接に前記出力ポートに接続する、
半導体記憶装置において、
前記マクロセルは、
前記入力ポートに接続されたドライバと、
前記ドライバの出力端と前記メモリセルの入力端とに接続された書込みビット線と、
センスアンプと、
前記メモリセルの出力端と前記センスアンプの入力端とに接続された読出しビット線とを更に備え、
前記バイパス手段は、
前記入力ポートにその一端が直接に接続されたバイパス経路と、
その入力端の一方と他方とがそれぞれ前記センスアンプの出力端と前記バイパス経路の他端とに接続され、且つその出力端が前記出力ポートに接続されており、通常動作時には前記センスアンプの出力端を前記出力ポートに接続し、前記テストモード時には前記バイパス経路の他端を前記出力ポートに接続するセレクタとを、
備えた半導体記憶装置。
【請求項２】
半導体集積回路に内蔵されたマクロセルを備え、前記マクロセルは、入力ポートと、前記入力ポートより入力されたデータの書込みと前記データの読出しとを独立に行えるメモリセルと、通常動作時には、前記メモリセルより読出された前記データを出力する出力ポートと、テストモード時には、前記入力ポートを前記メモリセルを介在させずに前記出力ポートに接続して前記入力ポートより入力された前記データをそのまま前記出力ポートに送信するバイパス手段とを備えており、前記バイパス手段は、前記テストモード時には、前記メモリセルより読出された前記データが前記出力ポートに送信されるのを遮断して、前記入力ポートを直接に前記出力ポートに接続する、半導体記憶装置において、
前記入力ポートと前記出力ポートとは前記マクロセル内でその短辺方向両側にそれぞれ配設されており、前記入力ポートと前記出力ポート間に前記バイパス手段が設けられている、
半導体記憶装置。
【請求項３】
半導体集積回路に内蔵されたマクロセルを備え、前記マクロセルは、入力ポートと、前記入力ポートより入力されたデータの書込みと前記データの読出しとを独立に行えるメモリセルと、通常動作時には、前記メモリセルより読出された前記データを出力する出力ポートと、テストモード時には、前記入力ポートを前記メモリセルを介在させずに前記出力ポートに接続して前記入力ポートより入力された前記データをそのまま前記出力ポートに送信するバイパス手段とを備えた、半導体記憶装置において、
前記マクロセルは、
前記入力ポートより入力された前記データを前記メモリセルの入力端に送信する書込みビット線と、
前記メモリセルの出力端より読み出された前記データを前記出力ポートに送信する読出しビット線とを、
更に備え、
前記バイパス手段は、前記テストモード時には、前記書込みビット線と前記読出しビット線とを直接に接続すると共に、
前記メモリセルは、前記テストモード時には、前記データの読出しを実行しないように制御されている、
半導体記憶装置。
【請求項４】
請求項３記載の半導体記憶装置において、
前記マクロセルは、
前記入力ポートに接続されたドライバと、
センスアンプと、
前記メモリセルに書込みアドレス信号を送信する書込みワード線と、
前記メモリセルに読出しアドレス信号を送信する読出しワード線と、
電源電位にその一方の半導体領域が接続されたプリチャージトランジスタとを更に備え、
前記書込みビット線は前記ドライバの出力端と前記メモリセルの入力端とに接続され、
前記読出しビット線は前記プリチャージトランジスタの他方の半導体領域と前記メモリセルの出力端と前記センスアンプの入力端とに接続されており、
前記バイパス手段は、
その一端と他端とがそれぞれ前記ドライバの出力端と前記センスアンプの入力端とに接続されたバイパス経路を備え、
前記バイパス経路は、
前記テストモード時にのみ前記ドライバの出力端を前記センスアンプの入力端に接続するセレクタを備え、
前記テストモード時には、前記読出しアドレス信号は前記読出しワード線が立ち上がらないようなレベルのアドレス信号として供給され且つ前記プリチャージトランジスタはオフ状態に制御される、
半導体記憶装置。
【請求項５】
メモリセルを有するマクロセルの内部に、テストモード時には、入力ポートより入力したデータを前記メモリセルを経由することなく直接出力ポートより出力するバイパス手段を設けた、半導体記憶装置であって、
前記入力ポートと前記出力ポートとは、マクロセル内で、その短辺方向両側にそれぞれ配設され、
前記バイパス手段は、前記テストモード時には前記入力ポートに接続されたバイパス経路を前記出力ポートに接続し、前記テストモード時にないときには前記メモリセルの読出しビット線を前記出力ポートに接続することを特徴とする、
半導体記憶装置。
【請求項６】
メモリセルを有するマクロセルの内部に、テストモード時には、入力ポートより入力したデータを前記メモリセルを経由することなく直接出力ポートより出力するバイパス手段を設けた、半導体記憶装置であって、
前記バイパス手段は、前記テストモード時には、前記入力ポートと繋がった前記メモリセルの書込みビット線と、前記出力ポートに繋がった前記メモリセルの読出しビット線とを接続する手段であり、
前記テストモード時には、読出し動作をしないように前記メモリセルを制御したことを特徴とする、
半導体記憶装置。
【請求項７】
半導体集積回路に内蔵されたマクロセルを備え、
前記マクロセルは、
入力ポートと、
前記入力ポートより入力されたデータの書込みと前記データの読出しとを独立に行える複数のメモリセルと、
前記複数のメモリセルの各々より読出された前記データを出力する出力ポートとを備え、
テストモード時には、前記複数のメモリセルの内の任意の一つは前記データの書込みとその読出しとを同時に実行できるように制御されており、その他は全て前記データの読出しを行えないように制御されている、
半導体記憶装置。
【請求項８】
請求項７に記載の半導体記憶装置において、
前記複数のメモリセルのそれぞれは、
書込みアドレス信号を入力する書込みワード線と、
読出しアドレス信号を入力する読出しワード線とを備えており、
前記テストモード時には、
前記任意の一つのメモリセルの前記書込みワード線及び前記読出しワード線には立上げ可能なレベルの信号が同時に印加されており、前記その他のメモリセルの前記読出しワード線には立上げ不可能なレベルの前記読出しアドレス信号が供給されている、
半導体記憶装置。
【請求項９】
請求項８に記載の半導体記憶装置において、
前記任意の一つのメモリセルの前記書込みワード線は、
前記テストモード時には前記書込みアドレス信号の供給を断って前記立上げ可能なレベルの信号を当該書込みワード線に印加し、前記テストモード時にないときには前記書込みアドレス信号を当該メモリセルに供給する、書込みワード線立上げ用セレクタを備え、
前記任意の一つのメモリセルの前記読出しワード線は、
前記テストモード時には前記読出しアドレス信号の供給を断って前記立上げ可能なレベルの信号を当該読出しワード線に印加し、前記テストモード時にないときには前記読出しアドレス信号を当該メモリセルに供給する、読出しワード線立上げ用セレクタを備えている、
半導体記憶装置。
【請求項１０】
テストモード時には、マクロセルの内部に設けられた複数のメモリセルの内の任意のメモリセルに対してのみ、その書込みワード線とその読出しワード線とを同時に立上げさせる、半導体記憶装置。
【請求項１１】
テストモード時には、マクロセルの内部に設けられた複数のメモリセルの全てに対して、その書込みワード線とその読出しワード線とを同時に立上げさせる、半導体記憶装置。
【請求項１２】
半導体集積回路に内蔵されたマクロセルを備え、
前記マクロセルは、
入力ポートと、
書込みワード線と読出しワード線とを備え、前記入力ポートより入力されたデータの書込みと前記データの読出しとを独立に行える複数のメモリセルと、
前記複数のメモリセルの各々より読出された前記データを出力する出力ポートと、
テストモード時には、前記複数のメモリセルの全てについて、その書込みワード線とその読出しワード線とを同時に立上げる制御手段とを備えた、
半導体記憶装置。
【請求項１３】
請求項１２に記載の半導体記憶装置において、
前記制御手段は、
前記テストモード時には、書込み起動信号を受けて、前記複数のメモリセルの各々の前記書込みワード線に対して、対応する書込みアドレス信号を立上げ可能なレベルで供給する書込みアドレス信号生成手段と、
前記テストモード時には、前記書込み起動信号に同期して、前記複数のメモリセルの各々の前記読出しワード線に対して、対応する読出しアドレス信号を立上げ可能なレベルで供給する読出しアドレス信号生成手段とを備えた、
半導体記憶装置。
【請求項１４】
請求項１３に記載の半導体記憶装置において、
前記読出しアドレス信号生成手段は、
前記テストモード時には前記書込み起動信号を選択して入力し、前記テストモード時にないときには読出し起動信号を選択して入力するセレクタを備えている、
半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、入力データのモニターを可能にするための半導体記憶装置に関するものである。
【０００２】
【従来の技術】
図１１は、３トランジスタ型のデュアルポートダイナミックメモリセルを用いた、従来のＦＩＦＯメモリ１Ｐの構成を示す図である。本装置１Ｐは、書き込みと読み出しとが独立に行える３トランジスタ型のメモリセルＭＣと、データの書き込み用の書き込みドライバＷＤと、起動信号ＷＳを受けて各ライトワード線毎に順次にクロックを出力して、そのライトワード線を立ち上げるためのライトポインタＷＰと、起動信号ＲＳを受けて各リードワード線毎に順次にクロックを出力して、そのリードワード線を立ち上げるためのリードポインタＲＰと、読み出しビット線ＲＢを常に“Ｈ”レベルにプルアップしておくためのプリチャージトランジスタＰＣＴと、読み出しビット線の電位を増幅するためのセンスアンプＳ・Ａと、入力ポートＤＩＰと、出力ポートＤＯＰとで、構成される。
【０００３】
ライトポインタＷＰは、起動信号ＷＳが当該ライトポインタＷＰにアクティベートされると、それに応じて出力する各クロックによって、順次にライトワード線ＷＬ１〜ＷＬＸの各々を立ち上げる動作を行う。
【０００４】
同様に、リードポインタＲＰも、例えばシフトレジスタからなり、起動信号ＲＳが当該リードポインタＲＰにアクティベートされると、それに応じて出力する各クロックによって、順次にリードワード線ＲＬ１〜ＲＬＸの各々を立ち上げる動作を行う。
【０００５】
【発明が解決しようとする課題】
以上の様に、従来のＦＩＦＯメモリでは、ポインタ起動信号ＷＳ，ＲＳを入力し、常に入力データを一度メモリセルＭＣに書き込んだ上、読み出すという、構成及び動作を採用している。そのため、もしメモリセル等に不良が存在すると、出力ポートＤＯＰより出力されるデータの値は不確かなものとなる。
【０００６】
そこで、半導体集積回路中、ＦＩＦＯメモリの出力ポートにつながっている他のマクロセル（論理回路等）の良否をテスト・評価するために、図１２に示すように、同一チップ内で、ＦＩＦＯメモリ１Ｐの外部において、バイパス経路４３とＦＩＦＯメモリ１Ｐの出力とバイパス経路４３の出力とを選別するためのセレクタ４１とを設けることが、行われている（例えば、特開平４−２８７９４２号公報参照）。同図において、符号４０は、テスト・クロックジェネレータを示し、符号４２は他のマクロセルとしての加算回路を示す。
【０００７】
しかし、このようなＦＩＦＯメモリの外部にテスト回路を設ける構成では、レイアウト上、ＦＩＦＯメモリとその周辺部とが大面積となり、小面積化を図る上で障害となる。又、評価テストを行うための前準備も複雑化し、その準備に要する時間も長くなるという問題点がある。
【０００８】
このような問題点は、ＦＩＦＯメモリに限られたものではなく、ランダムアクセスメモリをマクロセルとして用いる場合にも生ずるものであり、半導体記憶装置に一般的に生ずる問題点であるといえる。
【０００９】
この発明は上記の問題点を解消すべくなされたものであり、その主目的は、▲１▼チップレベルでレイアウトの小面積化を図ること、▲２▼マクロセルのテスト・評価を容易化すること、▲３▼チップレベルでの低消費電力化を図ること、▲４▼入力データの遅延時間の改善を図り、電気的特性の改善を図ることにある。
【００１２】
【課題を解決するための手段】
請求項１の発明では、半導体集積回路に内蔵されたマクロセルを備え、前記マクロセルは、入力ポートと、前記入力ポートより入力されたデータの書込みと前記データの読出しとを独立に行えるメモリセルと、通常動作時には、前記メモリセルより読出された前記データを出力する出力ポートと、テストモード時には、前記入力ポートを前記メモリセルを介在させずに前記出力ポートに接続して前記入力ポートより入力された前記データをそのまま前記出力ポートに送信するバイパス手段とを備えており、前記バイパス手段は、前記テストモード時には、前記メモリセルより読出された前記データが前記出力ポートに送信されるのを遮断して、前記入力ポートを直接に前記出力ポートに接続する、半導体記憶装置において、前記マクロセルは、前記入力ポートに接続されたドライバと、前記ドライバの出力端と前記メモリセルの入力端とに接続された書込みビット線と、センスアンプと、前記メモリセルの出力端と前記センスアンプの入力端とに接続された読出しビット線とを更に備えており、前記バイパス手段は、前記入力ポートにその一端が直接に接続されたバイパス経路と、その入力端の一方と他方とがそれぞれ前記センスアンプの出力端と前記バイパス経路の他端とに接続され、且つその出力端が前記出力ポートに接続されており、通常動作時には前記センスアンプの出力端を前記出力ポートに接続し、前記テストモード時には前記バイパス経路の他端を前記出力ポートに接続するセレクタとを備えている。
【００１３】
請求項２の発明では、半導体集積回路に内蔵されたマクロセルを備え、前記マクロセルは、入力ポートと、前記入力ポートより入力されたデータの書込みと前記データの読出しとを独立に行えるメモリセルと、通常動作時には、前記メモリセルより読出された前記データを出力する出力ポートと、テストモード時には、前記入力ポートを前記メモリセルを介在させずに前記出力ポートに接続して前記入力ポートより入力された前記データをそのまま前記出力ポートに送信するバイパス手段とを備えており、前記バイパス手段は、前記テストモード時には、前記メモリセルより読出された前記データが前記出力ポートに送信されるのを遮断して、前記入力ポートを直接に前記出力ポートに接続する、半導体記憶装置において、前記入力ポートと前記出力ポートとは前記マクロセル内でその短辺方向両側にそれぞれ配設されており、前記入力ポートと前記出力ポート間に前記バイパス手段が設けられている。
【００１４】
請求項３の発明では、半導体集積回路に内蔵されたマクロセルを備え、前記マクロセルは、入力ポートと、前記入力ポートより入力されたデータの書込みと前記データの読出しとを独立に行えるメモリセルと、通常動作時には、前記メモリセルより読出された前記データを出力する出力ポートと、テストモード時には、前記入力ポートを前記メモリセルを介在させずに前記出力ポートに接続して前記入力ポートより入力された前記データをそのまま前記出力ポートに送信するバイパス手段とを備えた、半導体記憶装置において、前記マクロセルは、前記入力ポートより入力された前記データを前記メモリセルの入力端に送信する書込みビット線と、前記メモリセルの出力端より読み出された前記データを前記出力ポートに送信する読出しビット線とを更に備え、前記バイパス手段は、前記テストモード時には、前記書込みビット線と前記読出しビット線とを直接に接続すると共に、前記メモリセルは、前記テストモード時には、前記データの読出しを実行しないように制御されている。
【００１５】
請求項４の発明では、請求項３記載の半導体記憶装置において、前記マクロセルは、前記入力ポートに接続されたドライバと、センスアンプと、前記メモリセルに書込みアドレス信号を送信する書込みワード線と、前記メモリセルに読出しアドレス信号を送信する読出しワード線と、電源電位にその一方の半導体領域が接続されたプリチャージトランジスタとを更に備え、前記書込みビット線は前記ドライバの出力端と前記メモリセルの入力端とに接続され、前記読出しビット線は前記プリチャージトランジスタの他方の半導体領域と前記メモリセルの出力端と前記センスアンプの入力端とに接続されており、前記バイパス手段は、その一端と他端とがそれぞれ前記ドライバの出力端と前記センスアンプの入力端とに接続されたバイパス経路を備え、前記バイパス経路は、前記テストモード時にのみ前記ドライバの出力端を前記センスアンプの入力端に接続するセレクタを備え、前記テストモード時には、前記読出しアドレス信号は前記読出しワード線が立ち上がらないようなレベルのアドレス信号として供給され且つ前記プリチャージトランジスタはオフ状態に制御される。
【００１７】
請求項５の発明では、メモリセルを有するマクロセルの内部に、テストモード時には、入力ポートより入力したデータを前記メモリセルを経由することなく直接出力ポートより出力するバイパス手段を設けた、半導体記憶装置であって、前記入力ポートと前記出力ポートとは、マクロセル内で、その短辺方向両側にそれぞれ配設され、前記バイパス手段は、前記テストモード時には前記入力ポートに接続されたバイパス経路を前記出力ポートに接続し、前記テストモード時にないときには前記メモリセルの読出しビット線を前記出力ポートに接続する。
【００１８】
請求項６の発明では、メモリセルを有するマクロセルの内部に、テストモード時には、入力ポートより入力したデータを前記メモリセルを経由することなく直接出力ポートより出力するバイパス手段を設けた、半導体記憶装置であって、前記バイパス手段は、前記テストモード時には、前記入力ポートと繋がった前記メモリセルの書込みビット線と、前記出力ポートに繋がった前記メモリセルの読出しビット線とを接続する手段であり、前記テストモード時には、読出し動作をしないように前記メモリセルを制御している。
【００１９】
請求項７の発明に係る半導体記憶装置は、半導体集積回路に内蔵されたマクロセルを備え、前記マクロセルは、入力ポートと、前記入力ポートより入力されたデータの書込みと前記データの読出しとを独立に行える複数のメモリセルと、前記複数のメモリセルの各々より読出された前記データを出力する出力ポートとを備え、テストモード時には、前記複数のメモリセルの内の任意の一つは前記データの書込みとその読出しとを同時に実行できるように制御されており、その他は全て前記データの読出しを行えないように制御されている。
【００２０】
請求項８の発明では、請求項７に記載の半導体記憶装置において、前記複数のメモリセルのそれぞれは、書込みアドレス信号を入力する書込みワード線と、読出しアドレス信号を入力する読出しワード線とを備えており、前記テストモード時には、前記任意の一つのメモリセルの前記書込みワード線及び前記読出しワード線には立上げ可能なレベルの信号が同時に印加されており、前記その他のメモリセルの前記読出しワード線には立上げ不可能なレベルの前記読出しアドレス信号が供給されている。
【００２１】
請求項９の発明では、請求項８に記載の半導体記憶装置において、前記任意の一つのメモリセルの前記書込みワード線は、前記テストモード時には前記書込みアドレス信号の供給を断って前記立上げ可能なレベルの信号を当該書込みワード線に印加し、前記テストモード時にないときには前記書込みアドレス信号を当該メモリセルに供給する、書込みワード線立上げ用セレクタを備え、前記任意の一つのメモリセルの前記読出しワード線は、前記テストモード時には前記読出しアドレス信号の供給を断って前記立上げ可能なレベルの信号を当該読出しワード線に印加し、前記テストモード時にないときには前記読出しアドレス信号を当該メモリセルに供給する、読出しワード線立上げ用セレクタを備えている。
【００２２】
請求項１０の発明に係る半導体記憶装置は、テストモード時には、マクロセルの内部に設けられた複数のメモリセルの内の任意のメモリセルに対してのみ、その書込みワード線とその読出しワード線とを同時に立上げさせることとしている。
【００２３】
請求項１１の発明に係る半導体記憶装置は、テストモード時には、マクロセルの内部に設けられた複数のメモリセルの全てに対して、その書込みワード線とその読出しワード線とを同時に立上げさせることとしている。
【００２４】
請求項１２の発明に係る半導体記憶装置は、半導体集積回路に内蔵されたマクロセルを備え、前記マクロセルは、入力ポートと、書込みワード線と読出しワード線とを備え、前記入力ポートより入力されたデータの書込みと前記データの読出しとを独立に行える複数のメモリセルと、前記複数のメモリセルの各々より読出された前記データを出力する出力ポートと、テストモード時には、前記複数のメモリセルの全てについて、その書込みワード線とその読出しワード線とを同時に立上げる制御手段とを備えている。
【００２５】
請求項１３の発明では、請求項１２に記載の半導体記憶装置において、前記制御手段は、前記テストモード時には、書込み起動信号を受けて、前記複数のメモリセルの各々の前記書込みワード線に対して、対応する書込みアドレス信号を立上げ可能なレベルで供給する書込みアドレス信号生成手段と、前記テストモード時には、前記書込み起動信号に同期して、前記複数のメモリセルの各々の前記読出しワード線に対して、対応する読出しアドレス信号を立上げ可能なレベルで供給する読出しアドレス信号生成手段とを備えている。
【００２６】
請求項１４の発明では、請求項１３に記載の半導体記憶装置において、前記読出しアドレス信号生成手段は、前記テストモード時には前記書込み起動信号を選択して入力し、前記テストモード時にないときには読出し起動信号を選択して入力するセレクタを備えている。
【００２７】
【発明の実施の形態】
本実施の形態では、半導体記憶装置をなすマクロセルの外部にテスト回路を設けることを不要とするために、大別して二つの技術的思想に基づいた構成が創出されている。その第一は、入力データをメモリセルを経由することなく直接に出力ポートより出力させる構成である。又、その第二は、メモリセルを経由して入力データを出力ポートより出力させる構成である。以下に、本発明に基づく各実施の形態の詳細を示すこととする。
【００２８】
（実施の形態１）
ここでは、１チップの半導体集積回路内にマクロセルの一つとして内蔵された半導体記憶装置の一例として、ＦＩＦＯメモリないしシーケンシャルアクセスメモリ（ＳＡＭ）について述べる。尚、マクロセルとは、加算器やメモリ等の、１チップ上の個々の機能ブロックを言う。
【００２９】
ＦＩＦＯメモリ１の実施の形態を、図１に示す。
【００３０】
本図において、各符号ないし各記号は、それぞれ次のものを意味する。即ち、１はマクロセルとしてのＦＩＦＯメモリを、２は、そのゲート電極がそのドレイン領域と共に電源電位Ｖｄｄに接続され、そのソース領域が読出しビット線Ｒ・ＢＬの一端に接続された、ｎチャネルのプリチャージトランジスタを、３はシフトレジスタ等からなるライトポインタを、４はシフトレジスタ等からなるリードポインタを、５は入力データを増幅するライトドライバを、６はバイパス経路を、７は読出しビット線Ｒ・ＢＬの電位を増幅するための、反転機能付きのセンスアンプを、８はｐチャネルＭＯＳトランジスタ９，１１とｎチャネルＭＯＳトランジスタ１０，１２とより成るデータバイパス用セレクタを、ＭＣ１，ＭＣ２，…，ＭＣＸは共にメモリセルを、Ｗ・ＷＬ１，Ｗ・ＷＬ２，…Ｗ・ＷＬＸは共に書込みワード線を、Ｒ・ＷＬ１，Ｒ・ＷＬ２，…Ｒ・ＷＬＸは共に読出しワード線を、Ｗ・ＢＬは書込みビット線を、ＷＳはライトポインタ用の起動信号を、ＲＳはリードポインタ用の起動信号を、Ｓは正相の第１セレクタ制御信号を、バーＳは逆相の第２セレクタ制御信号を、ＤＩはデータをＦＩＦＯメモリ１内に入力するための入力ポートを、ＤＯはメモリセルより読出されたデータを出力するための出力ポートを、それぞれ示す。両ポートＤＩ，ＤＯは、レイアウト上、比較的近接して配設されている。そして、両ポートＤＩ，ＤＯ間に、データバイパス用セレクタ８の一方の相補型トランジスタ１１，１２を介して、前述のバイパス経路６が配設されている。
【００３１】
ライトポインタ３は、書込みアドレス信号としてのクロックを順次に出力する毎に、各書込みワード線Ｗ・ＷＬ１〜Ｗ・ＷＬＸを順次に立上げる。又、リードポインタ４も、読出しアドレス信号としてのクロックを順次に出力する毎に、各読出しワード線Ｒ・ＷＬ１〜Ｒ・ＷＬＸを順次に立上げる。
【００３２】
一方、プリチャージトランジスタ２は、読出しビット線Ｒ・ＢＬを常に“Ｈ”レベルにプルアップする。
【００３３】
以下では、説明の便宜上、各メモリセルＭＣ１，…，ＭＣＸを総称して「メモリセルＭＣ」とも呼称することとし、又、各書込みワード線Ｗ・ＷＬ１，…，Ｗ・ＷＬＸ及び各読出しワード線Ｒ・Ｗ１，…，Ｒ・ＷＬＸを、それぞれ「書込みワード線Ｗ・ＷＬ」及び「読出しワード線Ｒ・ＷＬ」とも総称することとする。
【００３４】
本装置におけるメモリセルＭＣは、入力ポートＤＩより入力されたデータの書込みとそのデータの読出しとを独立に行える、３トランジスタ型のデュアルポート・ダイナミック・メモリセルである。このメモリセルＭＣの構成例を、図２に示す。同図に示すように、メモリセルＭＣは全てがｎチャネルＭＯＳトランジスタで構成された３つのトランジスタ、即ちライトトランジスタＴ１，リードパストランジスタＴ２及びリードアクセストランジスタＴ３と、電荷をダイナミックに保持するストレージ容量Ｃとを含む。同図中、Ｎはストレージノードを示す。
【００３５】
本実施の形態の特徴点は、出力ポートＤＯの直前の位置にデータバイパス用セレクタ８を設け、入力ポートＤＩと上記セレクタ８の一方の入力端とを直接バイパス経路６によって結び、更に上記セレクタ８の他方の入力端をセンスアンプ７の出力端と接続し、上記セレクタ８を制御する第１及び第２セレクタ制御信号Ｓ，バーＳによって、メモリセルＭＣから読み出されたデータと入力データとの選択を行うこととした点にある。
【００３６】
以下では、通常動作時とテストモード時とにわけて、ＦＩＦＯメモリ１の動作について説明する。
【００３７】
先ず、通常のメモリ動作を行う場合には、第１セレクタ制御信号Ｓを“Ｈ”レベルに、第２セレクタ制御信号バーＳを“Ｌ”レベルに、各々設定する。これにより、トランジスタ９，１０がオンし、トランジスタ１１，１２がオフするので、データバイパス用セレクタ８は、センスアンプ７の出力端を出力ポートＤＯに接続する。
【００３８】
次に、図３と図４と図５とに示すように、メモリセルＭＣへのデータの書き込み、及び読み出しが実行される。図３は、ライトポインタ３（リードポインタ４）の動作を示すタイミングチャートである。
【００３９】
図４は、メモリセルＭＣの初期保持電位が“Ｌ”レベルであった場合において、“Ｈ”レベルのデータを書き込む例を示したものである。入力ポートＤＩに入力される“Ｈ”レベルのデータは、ライトドライバ５によってドライブされ、その結果、書込みビット線Ｗ・ＢＬは“Ｈ”レベルとなる。次に、ライトポインタ３が書込みワード線Ｗ・ＷＬ（図４の場合では、書込みワード線Ｗ・ＷＬ１にあたる。）に書込みアドレス信号を供給して（図３参照）、当該書込みワード線Ｗ・ＷＬを立ち上げ、これによって図２のメモリセルＭＣ中のライトトランジスタＴ１が活性化され、その結果、ストレージノードＮに接続されているストレージ容量Ｃに“Ｈ”レベルの電荷が保持される。
【００４０】
図５は、メモリセルＭＣ内に保持された“Ｈ”レベルの電位を読み出す場合のシーケンスを示す。読み出しを行う以前に、予め読出しビット線Ｒ・ＢＬが、プリチャージトランジスタ２によって“Ｈ”レベルにプルアップされている。このとき、リードポインタ４が読出しワード線Ｒ・ＷＬ（図５の場合には、読出しワード線Ｒ・ＷＬ１にあたる。）に読出しアドレス信号を供給して（図３参照）、当該読出しワード線Ｒ・ＷＬを立ち上げる。これによって、図２のメモリセルＭＣ内のリードパストランジスタＴ２とリードアクセストランジスタＴ３とが活性化される。この動作により、プルアップされていた読出しビット線Ｒ・ＢＬの電位が強制的に“Ｌ”レベルに引き抜かれる。そして、この“Ｌ”レベルの電位は、反転機能を有するセンスアンプ７によって増幅され、トランジスタ９，１０を介して出力ポートＤＯより“Ｈ”レベルのデータが出力される。
【００４１】
次に、テストモード時では、メモリセルの書き込み動作と読み出し動作とは無関係に、第１セレクタ制御信号Ｓを“Ｌ”レベルに、第２セレクタ制御信号バーＳを“Ｈ”レベルに、それぞれ設定する。これにより、トランジスタ９，１０はオフし、トランジスタ１１，１２がオンするので、データバイパス用セレクタ８は、バイパス経路６の他端を出力ポートＤＯに接続して、入力ポートＤＩから入力したデータ信号をそのまま出力ポートＤＯにバイパスさせる。
【００４２】
尚、データバイパス用セレクタ８の構成は任意であり、図１の例では当該セレクタ８を相補型のトランジスタ（９，１０），（１１，１２）を用いて構成しているが、これに代えて、片チャネル型の構成とすることも可能である。但し、相補型構成は安定性の点で片チャネル型よりも優るので、最近の低電圧化の傾向に対処するためには振幅を十分にしておく必要があるので、この点では相補型構成の方が良いと言える。
【００４３】
以上のように、本実施の形態では、バイパス経路６とデータバイパス用セレクタ８とが「バイパス手段」を構成しており、このバイパス手段は、テストモード時にのみ、メモリセルＭＣから読出されたデータの出力を遮断して、入力ポートを直接に出力ポートに接続する。
【００４４】
また本実施の形態では、半導体記憶装置の構成としてＦＩＦＯメモリ（ＳＡＭないしはラインメモリ）の場合を示しているが、これに代えて、ランダムアクセスメモリ（ＲＡＭ）にも上記バイパス手段を適用することは可能である。その一例を、図６に示す。同図中、符号６Ａは上記バイパス経路６に、８Ａは上記データバイパス用セレクタ８に該当している。
【００４５】
更に、メモリセルＭＣもダイナミック型で説明しているが、これに代えて、メモリセルＭＣをスタティック型に構成しても、上記バイパス手段を適用することは可能である。
【００４６】
以上のように、本実施の形態によれば、マクロセル内部にバイパス手段を実現することが可能となったので、レイアウト的にみて従来技術よりも有利であり、エリアペナルティが改善される結果、チップレベルでのレイアウトの小面積化を推進できる効果がある。
【００４７】
特に、レイアウト設計に際して、入力ポートＤＩと出力ポートＤＯとを比較的近接して配置しており、この近接し合った両ポートＤＩ，ＤＯ間にバイパス経路を設けているので、構造上、バイパス経路長を短くすることが可能となり、バイパス経路の存在に伴う遅延時間の発生を最小限度に抑えることができる利点がある。このため、従来技術よりも入力データの遅延時間を改善できるので、電気的特性の改善も図ることができる。
【００４８】
又、単に第１及び第２セレクタ制御信号Ｓ，バーＳを用いて制御すれば良く、テストモード時の評価作業が容易化されるという利点もある。
【００４９】
（実施の形態２）
本実施の形態におけるＦＩＦＯメモリ１Ａの構成例を、図７に示す。
【００５０】
本図においては、バイパス経路１３と、ビット線結合用セレクタ１４と、プリチャージトランジスタ２Ａと、テストモード時のメモリセルＭＣ及びプリチャージトランジスタ２Ａの制御方法とを除き、他の構成要素は図１に示したものと同じである。又、通常動作時における、ライトポインタ３とリードポインタ４の動作及び、書き込み及び読み出しの両シーケンスも、図３〜図５に示した動作・シーケンスと同じである。
【００５１】
本実施の形態では、書込みビット線Ｗ・ＢＬと読出しビット線Ｒ・ＢＬとの間にビット線結合用セレクタ１４を含むバイパス経路１３を設け、入力ポートＤＩより入力したデータのバイパスを実施する。即ち、その一端と他端とがワードドライバ５の出力端とセンスアンプ７の入力端とに接続されたバイパス経路１３を設け、そのバイパス経路１３の途中にビット線結合用セレクタ１４を設ける。同セレクタ１４は、インバータ１５と、相補型のＭＯＳトランジスタ（１６，１７）とから構成される。読み出しが負論理であるために、ビット線結合用セレクタ１４内に上記のインバータ１５を設けている。一方のｐチャネルＭＯＳトランジスタ１６のゲート電極には、正相の第１セレクタ制御信号Ｓが入力され、他方のｎチャネルＭＯＳトランジスタ１７のゲート電極には、逆相の第２セレクタ制御信号バーＳが入力される。
【００５２】
又、プリチャージトランジスタ２Ａのドレイン領域は電源電位Ｖｄｄに設定されており、そのソース領域は出力端として読出しビット線Ｒ・ＢＬの一端に接続され、そのゲート電極には第１セレクタ制御信号Ｓが印加されている。
【００５３】
本実施の形態では、テストモード時には、第１セレクタ制御信号Ｓを“Ｌ”レベルに、第２セレクタ制御信号バーＳを“Ｈ”レベルに各々制御することで、書込みビット線Ｗ・ＢＬの電位をそのまま読出しビット線Ｒ・ＢＬにバイパスさせる。
【００５４】
その際、プルアップ信号と入力データの衝突を避けるために、読出しビット線Ｒ・ＢＬのプルアップ用のプリチャージトランジスタ２Ａのゲートを、“Ｌ”レベルにある第１セレクタ制御信号Ｓによって制御し、当該プリチャージトランジスタ２ＡをＯＦＦ状態にする。この場合、読出しビット線Ｒ・ＢＬに負荷される浮遊容量にプリチャージ電位が保持された状態となっているが、このプリチャージ電位よりもビット線結合用セレクタ１４の電位の方が高くなるように、両トランジスタ１６，１７が設定されているので、上記プリチャージ電位との衝突は生じない。
【００５５】
また、データバイパス時、つまりテストモード時には、メモリセルＭＣに書込まれたデータを読出しビット線Ｒ・ＢＬに出力させないように制御する必要がある。そこで、テストモード時には、読み出し側のリードポインタ４を起動させなくするために、起動信号ＲＳを入力しないこととしている。これにより、各読出しワード線Ｒ・ＷＬには、当該ワード線を立上げないようなレベルのアドレス信号が読出しアドレス信号として供給されたのと等価な状態が実現され、各メモリセルＭＣからデータが読出されなくなる。
【００５６】
尚、通常のメモリ動作を行う場合には、第１セレクタ制御信号Ｓを“Ｈ”レベルに、第２セレクタ制御信号バーＳを“Ｌ”レベルに、それぞれ設定する。
【００５７】
又、ビット線結合用セレクタ１４の構成は任意であり、図７の同セレクタ１４は相補型のトランジスタを用いて構成されているが、これを片チャネル型で構成することは可能である。
【００５８】
以上のように、本実施の形態では、セレクタ１４を含むバイパス経路１３が、テストモード時には、メモリセルＭＣを介在させずに入力ポートを出力ポートと接続して入力データをそのまま出力ポートに送信する「バイパス手段」として機能する。特にこの場合には、バイパス経路１３は、テストモード時に書込みビット線Ｗ・ＢＬと読出しビット線Ｒ・ＢＬとを直接に接続することで、上記機能を実現している。
【００５９】
また本実施の形態では、半導体記憶装置をＦＩＦＯメモリ１Ａで構成しているが、これに代えて、図８に示すように、ランダムアクセスメモリ１ＡＭに対しても上述した技術的思想を適用することは可能である。同図では、テストモード時に、リードアドレスジェネレータ２１に対してクロックＣＬＫを与えて、リードアドレスデコーダ２０から各読出しワード線Ｒ・ＷＬに対して、当該読出しワード線を立ち上げないようなレベルのアドレス信号を読出しアドレス信号として供給する。これにより、テストモード時には、各メモリセルＭＣからのデータの読出しが実行されなくなる。符号１３Ｂ，１４Ｂは、それぞれ図７の符号１３，１４に相当する。
【００６０】
更に、メモリセルＭＣをダイナミック型で構成した場合について説明しているが、これに代えて、各メモリセルＭＣをスタティック型に構成したときでも、本実施の形態で述べた技術的思想を適用することは勿論可能である。
【００６１】
以上のとおり、本実施の形態では、テストモード時において、メモリセルＭＣの書込みモードのみを起動しておき、メモリセルＭＣの読出しモードを非起動に制御した状態で、入力データのバイパスをマクロセル内で実現している。この状態は、ＦＩＦＯメモリ１Ａが起動していない状態であるとみることもできる。従って、この実施の形態によれば、メモリセルＭＣへのデータの書込みを行いながら、同時に他のマクロセルの良否テストとその評価とを行うことが可能となる。
【００６２】
勿論、この実施の形態でも、第１及び第２セレクタ制御信号Ｓ，バーＳの制御処理によって入力データを直接出力ポートから出力することができるので、上記テスト・評価を容易化することができる効果もある。
【００６３】
又、バイパス手段をマクロセル内部に実現しているので、実施の形態１と同様に、チップレベルでのレイアウトの小面積化を図ることもできる。
【００６４】
特に本実施の形態２では、入力ポートＤＩ側の書込みビット線Ｗ・ＢＬと出力ポートＤＯ側の読出しビット線Ｒ・ＢＬとは、実装上、近接して配設されており、そのような近接配置された両ビット線間を短絡するようにバイパス経路１３を配設すれば良いので、そのバイパス経路長は実施の形態１の場合よりもより一層短くてすみ、レイアウト的には、本実施の形態は実施の形態１よりも有利であると言える。従って、エリアペナルティがより一層に改善される。ということは、バイパス経路に伴う遅延時間もより一層短くなり、電気的特性の改善という点でも、本実施の形態は実施の形態１よりも有利であるといえる。
【００６５】
又、既述した通り、テストモード時には、各メモリセルＭＣのデータ読出しは実行されていないので、この点でも、テストモード時においても各メモリセルＭＣがデータの書込みとデータの読出しとを共に行っている実施の形態１と比較して、有利であると言える。即ち、本実施の形態２によれば、チップレベルでの消費電力を低減化することが可能となる。
【００６６】
（実施の形態３）
本実施の形態では、バイパス経路をマクロセル内に新たに配設せずに、複数のメモリセル内の任意の一つのメモリセルのみが、その書込みワード線と読出しワード線とを同時に立上げて活性化して、バイパス経路を自ら作り出し、これにより半導体記憶装置のマクロセルが自らテスト機能を実現するという構成を採用している。本実施の形態において、ＦＩＦＯメモリ１Ｂに適用した場合の構成例を、図９に示す。
【００６７】
本図において、任意の一つのメモリセルＭＣ（ここではメモリセルＭＣ１に該当）の書込みワード線Ｗ・ＷＬとその読出しワード線Ｒ・ＷＬの各々を、テストモード時には、共に立上げ可能なレベルの信号、即ち“Ｈ”レベルに設定するワード線立ち上げ用セレクタ２２，２６を設けている点を除き、その他の構成要素は全て図１の対応するものと同じであり、ライトポインタ３及びリードポインタ４の動作及び、書き込みと読み出しの各シーケンスも、図３〜図５に示した動作・シーケンスと同じである。
【００６８】
本実施の形態では、任意の一つのメモリセルの書込みワード線と読出しワード線とに上記セレクタ２２，２６を設け、他のメモリセルには上記セレクタ２２，２６を設けないことで、上記任意の一つのメモリセルＭＣ内の３つのトランジスタ（図２参照）を全て同時に活性化させ、入力データのバイパスを当該任意の一つのメモリセルを経由して実施することとしている。
【００６９】
書込みワード線立ち上げ用セレクタ２２は、相補型としての２つのＭＯＳトランジスタ２４（ｐチャネル），２５（ｎチャネル）と、ソース領域が電源電位Ｖｄｄに、そのドレイン領域が書込みワード線Ｗ・ＷＬ１と接続されたｐチャネルＭＯＳトランジスタ２３とを有する。各トランジスタ２３〜２５のゲートには、第１，第２及び第１セレクタ制御信号Ｓ，バーＳ，Ｓがそれぞれ印加される。
【００７０】
又、読出しワード線立上げ用セレクタ２６は、ＭＯＳトランジスタ２３〜２５にそれぞれ対応した３つのＭＯＳトランジスタ２７〜２９を有する。
【００７１】
本実施の形態では、通常のメモリ動作を行う場合には、第１セレクタ制御信号Ｓを“Ｈ”レベルに、第２セレクタ制御信号バーＳを“Ｌ”レベルに各々設定し、テストモード時には、第１セレクタ制御信号Ｓを“Ｌ”レベルに、第２セレクタ制御信号バーＳを“Ｈ”レベルに各々設定する。これにより、書込みワード線立上げ用セレクタ２２は、通常動作時には、書込みアドレス信号を書込みワード線Ｗ・ＷＬ１及びメモリセルＭＣ１に供給し、テストモード時には、書込みアドレス信号の供給を断って、立上げ可能な“Ｈ”レベルの信号を書込みワード線Ｗ・ＷＬ１に印加する。読出しワード線立上げ用セレクタ２６も、同様に機能する。
【００７２】
このため、テストモード時には、任意のメモリセルＭＣ、従ってメモリセルＭＣ１の３つのトランジスタ（図２）が全て活性化し、当該メモリセルＭＣ１はデータの書込みとその読出しとを同時に実行する。この時、他のメモリセルＭＣ２〜ＭＣＸのデータを読み出さないように制御するために、テストモード時には、読み出し用の起動信号ＲＳをリードポインタ４に入力しない。その結果、読出しワード線Ｒ・ＷＬ２〜Ｒ・ＷＬＸには、立上げ不可能なレベルの読出しアドレス信号が供給されたのと等価な状態となり、テストモード中は、他のメモリセルＭＣ２〜ＭＣＸは、データの書込みを行うが、データの読出しを行えないこととなり、これらのメモリセルＭＣ２〜ＭＣＸは、入力したデータのバイパス経路を自ら作出する事はない。その結果、入力ポートＤＩより入力したデータは、テストモード時には、書込みビット線Ｗ・ＢＬ、メモリセルＭＣ１、読出しビット線Ｒ・ＢＬより形成されるバイパス経路を経由して、出力ポートＤＯより出力される。他のメモリセルＭＣ２〜ＭＣＸは、上記データを書込むのみである。
【００７３】
尚、上記セレクタ２２，２６の構成は任意であり、図９に示した如く、上記のセレクタ２２，２６を相補型のトランジスタ（２４，２５），（２８，２９）を用いて構成しても良く、又、上記トランジスタ（２４，２５），（２８，２９）を片チャネル型で構成して上記セレクタ２２，２６を構成することも可能である。
【００７４】
また、図９の例では、半導体記憶装置の構成をＦＩＦＯメモリ１Ｂで構成しているが、これに代えて、ランダムアクセスメモリにも本実施の形態の技術的思想を適用することは可能である。この場合には、上記セレクタ２２，２６に対応するものを、それぞれライトアドレスデコーダと任意のメモリセル間、任意のメモリセルとリードアドレスデコーダ間に設ければ良い。
【００７５】
更に、メモリセルＭＣをダイナミック型で構成した例を説明しているが、スタティック型の構成とした場合にも、本発明は適用可能である。
【００７６】
以上の通り、この実施の形態３によれば、任意の一つのメモリセルのみを活性化し、他のメモリセルを全て非活性化（ただし、書込みモードのみは起動させている）して、入力データのバイパス作用をマクロセル内で実現しているので、他の実施の形態１〜２と同様に、テスト・評価の容易化、チップレベルでのレイアウトの小面積化、入力データの遅延時間の改善という効果が得られる。
【００７７】
又、実施の形態２と同じく、データの書込みを行いながら入力データのバイパスを行うことが可能となり、任意のメモリセル以外はデータの読出しを行っていない点で、低消費電力化という効果も実現される。
【００７８】
特に、この実施の形態３によれば、既述した実施の形態１，２と違ってバイパス経路を新たに設ける必要がないので、書込みビット線や読出しビット線に不要な容量成分が新たに生じることがない。そのため、通常動作時には、より遅延時間の少ない良好な電気的特性が得られるという利点がある。
【００７９】
又、実施の形態２のように書込みビット線と読出しビット線間にバイパス経路を設けた場合には、この部分に生じた容量によって電力が消費されやすくなるというデメリットがあるが、本実施の形態ではそのようなバイパス経路が一切ないので、不必要な電力の消費が生じなく、この点で、低消費電力化に一層貢献しうる利点がある。
【００８０】
（実施の形態４）
ここでは、バイパス経路自体をマクロセル内に設けることなく、テストモード時には、マクロセル内のメモリセルの全てについて、その書込みワード線とその読出しワード線とを同時に立上げてデータの書込みとデータの読出しとを同時に行わせることにより、ＦＩＦＯメモリ等のマクロセル自体にデータのバイパス動作をさせるという構成を採用している。従って、ＦＩＦＯメモリ等のマクロセルは、通常動作時は勿論、テストモード時にも通常動作と同じ動作を行う。
【００８１】
本実施の形態において、ＦＩＦＯメモリ１Ｃとして適用した例を、図１０に示す。
【００８２】
本図において、ライトポインタ３の書込み起動信号ＷＳとリードポインタ４の読出し起動信号ＲＳとを選択して、選択したものをリードポインタ４に接続するためのポインタ同期用セレクタ３０を設けた点を除き、その他の構成要素は図１の対応するものと同じであり、両ポインタ３，４の動作及び、書き込みと読み出しの両シーケンスも図３〜図５に示す動作と同じである。
【００８３】
本実施の形態では、テストモード時に、ライトポインタ３の起動入力とリードポインタ４の起動入力とを共通にする上記セレクタ３０を設けることで、書込みワード線Ｗ・ＷＬと読出しワード線Ｒ・ＷＬとを同時刻に立ち上げ、各メモリセルＭＣ内の３つトランジスタ（図２）を全て活性化させ、入力データのバイパスをメモリセルＭＣを経由して実現している。同セレクタ３０は、相補型のＭＯＳトランジスタ３１（ｐチャネル），３２（ｎチャネル）と、同じく相補型のＭＯＳトランジスタ３３（ｐチャネル）、３４（ｎチャネル）とより構成される。そして、書込み起動信号ＷＳを送信するライン３５が、両トランジスタ（３１，３２）を介して、読出し起動信号をリードポインタ４に送信するライン３６に接続される。
【００８４】
通常のメモリ動作を行う場合には、第１セレクタ制御信号Ｓを“Ｈ”レベルに、第２セレクタ制御信号バーＳを“Ｌ”レベルに、それぞれ設定する。このときは、上記セレクタ３０は、読出し起動信号ＲＳを選択してリードポインタ４に入力する。
【００８５】
他方、テストモード時には、第１セレクタ制御信号Ｓを“Ｌ”レベルに、第２セレクタ制御信号バーＳを“Ｈ”レベルに、それぞれ設定する。これにより、上記セレクタ３０は、書込み起動信号ＷＳを選択し、その結果、ライトポインタ３の書込み起動信号ＷＳで以てリードポインタ４の起動入力が行われる。（この例とは逆に、読出し起動信号ＲＳ側によって書込み起動信号ＷＳを制御する事も可能である。この場合には、上記セレクタ３０に該当するものを、ライトポインタ３側に設ける。）この動作により、書込み起動信号ＷＳの入力に同期して、ライトポインタ３とリードポインタ４とは同時刻にそれぞれの動作を始め、１つのメモリセルＭＣに対して、同時刻にその書込みワード線Ｗ・ＷＬとその読出しワード線Ｒ・ＷＬとを立ち上げ、これにより入力データのバイパスが実施される。
【００８６】
尚、上記セレクタ３０の構成は任意であり、図１０の例のように上記セレクタ３０を相補型のトランジスタを用いて構成しても良く、又、片チャンネル型を用いて構成しても可能である。
【００８７】
また、図１０の例では、メモリの構成をＦＩＦＯメモリ１Ｃで示しているが、これに代えて、ランダムアクセスメモリにも本発明を適用することは可能である。この場合には、リードアドレスデコーダ側又はライトアドレスデコーダ側に、上記セレクタ３０に相当するものを設けることとなる。
【００８８】
更に、メモリセルもダイナミック型で説明しているが、同様にスタティック型にも適用可能である。
【００８９】
以上の通り、各起動信号ＷＳ，ＲＳ、ワード線立上げ用セレクタ３０、ライトポインタ３及びリードポインタ４が、テストモード時に全メモリセルの書込みワード線と読出しワード線とを同時に立上げる「制御手段」を構成している。そして、図１０の例では、ライトポインタ３が「書込みアドレス生成手段」に該当し、リードポインタ４とワード線立上げ用セレクタ３０とが「読出しアドレス生成手段」に該当している。
【００９０】
この実施の形態４によれば、実施の形態３で述べたのと同一の効果が得られると共に、それと比較して更に有利な、次のような効果もある。即ち、書込み起動信号ＷＳと読出し起動信号ＲＳとをセレクトして一方の起動信号によって各メモリセルの動作を制御しているので、そのための手段の配線が各メモリセルＭＣの外部に設けられることとなる。従って、メモリセルＭＣ自体に新たに負荷される浮遊容量成分がなくなるので、電気的特性は更に良好なものとなる。
【００９１】
（実施の形態の効果のまとめ）
ＦＩＦＯメモリやＲＡＭ等のマクロセル内に入力データをバイパスさせる経路を設けることによって、メモリセルに入力される入力データのモニターが可能となり、可観測性が向上し、評価及びテスト時間の短縮が可能となる。特に実施の形態１と２では、メモリセルの良否に係わらず、上記効果が得られる。
【００９２】
また、チップ内部でデータをバイパスさせるため、メモリの外部にテスト回路を設けた場合と比べてデータの遅延時間を最小に抑えることができ、レイアウト上もエリアペナルティを改善することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１の一例を示す図である。
【図２】  ３トランジスタ型デュアルポートダイナミックセルとしてのメモリセルの構成を示す図である。
【図３】  ライトポインタ及びリードポインタの動作を示す図である。
【図４】  メモリセルへのデータの書き込み動作を示す図である。
【図５】  メモリセルからのデータの読み出し動作を示す図である。
【図６】  本発明の実施の形態１の他の例を示す図である。
【図７】  本発明の実施の形態２の一例を示す図である。
【図８】  本発明の実施の形態２の他の例を示す図である。
【図９】  本発明の実施の形態３の一例を示す図である。
【図１０】  本発明の実施の形態４の一例を示す図である。
【図１１】  ＦＩＦＯメモリにおける従来例を示す図である。
【図１２】  従来技術におけるテスト・評価方法を示す図である。
【符号の説明】
２  プリチャージトランジスタ、１  ＦＩＦＯメモリ、３  ライトポインタ、４  リードポインタ、６  バイパス経路、７  センスアンプ、８  データバイパス用セレクタ、Ｗ・ＢＬ  書込みビット線、Ｒ・ＢＬ  読出しビット線、ＭＣ１，ＭＣ２，…，ＭＣＸ  メモリセル、ＤＩ  入力ポート、ＤＯ  出力ポート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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