(57)【特許請求の範囲】
【請求項１】
受信信号のシンボル位相を検出するシンボルタイミング検出回路であって、
シンボルクロックの異なる初期位相を持つ複数の引込み回路と、
複数の前記引込み回路の出力するクロックから所定の条件に適合するクロックを選択して出力する選択回路を備えることを特徴とするシンボルタイミング検出回路。
【請求項２】
請求項１に記載の引込み回路において、
シンボルクロックの初期位相を遅延する位相遅延回路を備えることを特徴とするシンボルタイミング検出回路。
【請求項３】
請求項１に記載の複数の引込み回路において、
異なる初期位相を有するシンボルクロックの周波数は同一であることを特徴とするシンボルタイミング検出回路。
【請求項４】
受信信号のシンボル位相を検出するシンボルタイミング検出回路であって、
シンボルクロックの異なる初期位相を持つ複数の引込み回路と、
複数の前記引込み回路の出力するクロックの位相を比較し、少なくとも２つのクロックの位相が同相となったことを検出し、引込み動作完了と判定する位相比較回路と、
前記位相比較回路の検出結果にしたがって、複数の前記引込み回路の出力するクロックの１つを選択して出力する選択回路と、
を備えることを特徴とするシンボルタイミング検出回路。
【請求項５】
請求項４に記載のシンボルタイミング検出回路であって、
複数の前記引込み回路の位相補正極性の積算値を計数する計数回路と、
前記計数回路の出力する積算値を比較する比較回路を設け、
前記計数回路の計数する積算値が最低の前記引込み回路の出力するクロックを選択して出力することを特徴とするシンボルタイミング検出回路。
【請求項６】
請求項５に記載のシンボルタイミング検出回路であって、
複数の前記引込み回路の引込み開始から、所定の時間の経過を計時するタイマを設け、
前記タイマが所定の時間経過を計時したとき、前記計数回路の計数する積算値が最低の前記引込み回路を判定し、該引込み回路の出力するクロックを選択して出力することを特徴とするシンボルタイミング検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＱＰＳＫ(Quadri Phase Shift Keying) 変調を使用する無線通信機で使用する検波回路、特にシンボル位相を検出する高速引込み回路に関する。
【０００２】
ＱＰＳＫ変調ディジタル無線通信におけるＱＰＳＫ信号を受信して復調するための検波回路は、安定した復調動作を行うために、精度の高いシンボル位相を持つシンボルクロックを得ることが必要である。しかし、精度の高いシンボルク位相を持つシンボルクロックを得るには、長い時間、引込み回路を動作させる必要があり、この時間が不足するとシンボルクロックのシンボル位相の精度が低下する。
【０００３】
そこで、シンボルクロックのシンボル位相を高い精度を維持しながら、引込み動作時間を短縮できる回路構成が要求される。また、低消費電力、受信動作時間の短縮の面からも高速で引込みを行うことができる高速引込み回路が要求されている。
【０００４】
【従来の技術】
図１２は従来の技術を説明する図を示す。図は、ＱＰＳＫ変調ディジタル無線通信で使用するシンボルタイミング検出回路を示す。従来の技術で説明するＱＰＳＫの復調回路においては、受信信号をダウンコンバートした中間周波数として４５０ＫＨｚを使用しており、この中間周波数をフリップフロップ回路（以下ＦＦ回路と称する）Ｆ２１でラッチした後、その位相を１４．４８４ＭＨｚの基準クロックを入力とする５ビットカウンタＣ２１とＦＦ回路Ｆ２２とで検出する。
【０００５】
検出した位相のカウント値（０〜３１）は、２２段シフトレジスタＳＲ２１へ入力し、差動論理回路Ｄ２１で現在の位相のカウント値と１周期前の位相カウント値との差をとり、その出力を変化点検出回路２００に入力して、位相の変化点を検出する。
【０００６】
一方、シンボル用クロックとしては、１．３４４ＭＨｚのクロックを使用しており、ＦＦ回路Ｆ２３で２分周した正転信号とその反転信号をセレクタＳＬ２１に入力し、変化点検出回路２００の出力により、正転信号とその反転信号のいずれかを選択して出力する。ゲート回路Ｇ２１はセレクタＳＬ２１の出力を１クロック、マスクするものであり、セレクタＳＬ２１では正転信号、反転信号を選択することにより１クロック挿入し、ゲート回路Ｇ２１では１クロック削除することにより位相を制御する。ゲート回路Ｇ２１の出力を分周カウンタＣ２２で分周して２１ＫＨｚの信号として出力し、この信号と変化点検出回路２００の出力の位相を位相比較回路ＰＣ２１で比較し、その結果によりゲートＧ２１のマスク動作を制御する。移相器ＰＳ２１は分周カウンタＣ２２の出力の位相を調整して出力するものである。
【０００７】
かかる回路構成により、受信変調波の再生データの変化点に収束するディジタル位相同期発振器により、シンボルクロックを再生している。
【０００８】
【発明が解決しようとする課題】
上述の従来の技術においては、図１２で説明したように、再生データの変化点に収束するディジタル位相同期発振器を使用しているので、引込み回路の初期位相と理想シンボルクロック位相が逆相の場合には長い引込み時間が必要となり、受信機動作時間を短縮の妨げとなる。
【０００９】
本発明は、初期位相の異なる複数の高速引込み回路を使用することにより、シンボルクロックのシンボル位相の高い精度を維持しながら、引込み動作時間を短縮できるシンボルクロック検出回路を実現することを目的とする。
【００１０】
【課題を解決するための手段】
図１は本発明の第１の原理を説明する図である。図は、位相２πを量子化する検波回路を有するＱＰＳＫ復調回路のシンボルクロックの位相を高速で検出するシンボルタイミング検出回路を示す。
【００１１】
図中の１００は位相量子化クロックを参照して入力信号の位相を量子化する遅延検波回路であり、２００は遅延検波回路１００の出力のデータの変化点を検出する変化点検出回路である。
【００１２】
４０１〜４０ｎはシンボルクロックの初期位相を１／ｎ、２／ｎ〜ｎ−１／ｎ遅延させた初期位相を持つ複数の高速引込み回路である。
【００１３】
５００は選択回路であり、複数の前記高速引込み回路４０１〜４０ｎの出力するクロックの中の理想位相に近いクロックを選択して出力する。
【００１４】
かかる構成により、複数の異なる初期位相をもつ高速引込み回路４０１〜４０ｎが変化点検出回路２００の出力する位相にそれぞれ同期引込み動作を行い、いずれかの高速引込み回路４０１〜４０ｎが引込み動作を完了した時点で、引込み動作を完了した高速引込み回路４０ｉ（ｉ＝１〜ｎ）の出力を選択回路５００で選択して出力するので引込み動作完了までの時間を短縮することが可能となる。
【００１５】
例えば、その初期位相が１８０°異なる２つの高速引込み回路４０１、４０２を使用した場合には、引込み動作が完了した位相（以下理想位相と称する）と初期位相の差は最悪時でも±９０°以下となり、何れかの高速引込み回路４０１、４０２が理想位相に引込みを完了する時間は、従来の技術による引込み時間の１／２以下となる。
図２は本発明の第２の原理を説明する図である。図は、複数の異なる初期位相をもつ高速引込み回路４０１〜４０ｎの出力の位相比較を行い、少なくとも２つのクロックの位相が同相となったことを検出したとき理想位相に引込み完了と判定するものである。
【００１６】
図中の遅延検波回路１００、変化点検出回路２００、高速引込み回路４０１〜４０ｎ、選択回路５００は図１で説明したと同じ構成の回路である。
【００１７】
また、６００は高速引込み回路４０１〜４０ｎの出力の位相の比較を行う位相比較回路である。
【００１８】
かかる構成により、複数の異なる初期位相をもつ高速引込み回路４０１〜４０ｎが変化点検出回路２００の出力する位相にそれぞれ同期引込み動作を行う。位相比較器６００は高速引込み回路４０１〜４０ｎの出力の位相の比較を行い、少なくとも２つの出力の位相が同相となったことを検出したとき理想位相に引込み完了と判定し、位相が同相となった該高速引込み回路４０ｉ、ｊ（ｊ＝１〜ｎ）の出力の一方を選択してシンボルクロックとして出力する。
図３は本発明の第３の原理を説明する図である。図は、複数の異なる初期位相をもつ高速引込み回路４０１〜４０ｎが引込み動作を行うときの位相補正方向の積算値を計数し、その積算値が最小の高速引込み回路４０ｉの出力をシンボルクロックとして出力するものである。
【００１９】
図中の遅延検波回路１００、変化点検出回路２００、高速引込み回路４０１〜４０ｎおよび選択回路５００は図２で説明したと同じ構成の回路である。
【００２０】
また、７０１〜７０ｎは複数の高速引込み回路                            ４０１〜４０ｎが引込み動作を行うときの補正極性の積算値を計数する計数回路であり、６１０は計数回路７０１〜７０ｎの出力する積算値を比較する比較回路である。
【００２１】
かかる構成により、複数の前記高速引込み回路４０１〜４０ｎが引込み動作を行う時の位相補正方向の積算値を計数回路７０１〜７０ｎで計数し、比較回路６１０で計数回路７０１〜７０ｎの積算値を比較し、積算値が最低の前記高速引込み回路４０ｉの出力するクロックを選択しシンボルクロックとして出力する。
図４は本発明の第４の原理を説明する図である。図は、複数の異なる初期位相をもつ高速引込み回路４０１〜４０ｎが引込み動作を行うときの位相補正方向の積算値を計数し、所定の時間が経過したときの積算値が最小の高速引込み回路４０ｉの出力を選択し、シンボルクロックとして出力するものである。
【００２２】
図中の遅延検波回路１００、変化点検出回路２００、高速引込み回路４０１〜４０ｎ、選択回路５００、比較回路６１０および計数回路７０１〜７０ｎは図３で説明したと同じ構成の回路である。
【００２３】
また、８００は計数回路７０１〜７０ｎが計数した位相補正方向の積算値の比較を行うタイミングを設定するタイマである。
【００２４】
かかる構成により、複数の高速引込み回路４０１〜４０ｎが引込み動作を行う時の位相補正方向の積算値を計数する動作をタイマ８００で制御し、タイマ８００が所定の時間経過を計時したとき、計数回路７０１〜７０ｎの計数する積算値が最小の高速引込み回路４０ｉを決定しその出力するクロックを選択しシンボルクロックとして出力する。
【００２５】
【実施の形態】
図５は高速引込み回路の構成を説明する図である。図１で説明した高速引込み回路４０１はシンボルクロック２１ＫＨｚの初期位相をそのままロードして引込み動作を行いクロックを発生する位相同期発振器４１１で構成し、高速引込み回路４０２〜４０ｎはシンボルクロック２１ＫＨｚの初期位相を１／ｎ、２／ｎ・・・ｎ−１／ｎ遅延させる１／ｎ遅延回路３０２、２／ｎ遅延回路３０３（図示省略）・・・ｎ−１／ｎ遅延回路３０ｎと、初期位相を１／ｎ、  ２／ｎ・・・ｎ−１／ｎ遅延させた位相を初期値としてロードして引込み動作を行いクロックを発生する位相同期発振器４１２〜４１ｎで構成している。
【００２６】
図６、７は本発明の第１の実施の形態を説明する図（その１、２）である。図はディジタル無線通信装置におけるシンボルクロック検出回路であり、請求項１、２対応の実施の形態を示す。
【００２７】
遅延検波回路１００および変化点検出回路２００は図１で説明したと同じ構成の回路である。
【００２８】
また、高速引込み回路４０１〜４０ｎとして、位相同期発振器４１１〜４１４から構成している。図は、ｎ＝４の例であり、初期位相を４分割している。また、１／４遅延回路３１２、２／４遅延回路３１３、３／４遅延回路３１４は図示省略しており、その出力００ｈ（ｈ＝１６進数を示す）、１０ｈ、２０ｈ、３０ｈのみを示し、この値を位相同期発振器４１１〜４１４のロード値として引込み動作を開始する。
【００２９】
さらに位相比較回路６００として、位相同期発振器４１１〜４１４のキャリィアウトを入力とする論理積回路（図中ＡＮＤと示す）Ａ１〜Ａ６から構成し、選択回路５００として論理和回路（図中ＯＲと示す）Ｏ１〜Ｏ３、ＦＦ回路Ｆ１〜Ｆ３、ＡＮＤ回路Ａ７〜Ａ９およびＯＲ回路Ｏ４から構成している。
【００３０】
図８〜１０は本発明の実施の形態（１）の動作を説明する図（その１〜その３）である。以下、図６、７の動作を説明を図７〜９により行う。
【００３１】
（１）〜（７）は遅延検波回路１００の動作を示す。
【００３２】
（１）は位相量子化クロック（図６中ＣＫ１と示す）であり、図７では１４．４８４ＭＨｚを使用している。この位相量子化クロックで位相量子化カウンタ（図示省略）をカウントアップする。
（２）は位相量子化カウンタのカウント値であり、５ビットのカウンタを使用しているので、カウント値は０〜３１である。（３）は（２）の時間軸を変えて表示したものである。
【００３３】
（４）は受信変調波（図６中ＩＦと示す）であり、ここでは４５０ＫＨｚを使用しており、この受信変調波が位相変調を受けている。
【００３４】
（５）は受信変調波を復調するために、４５０ＫＨｚの信号の立ち上がりの位相を、位相量子化カウンタ値を参照して量子化したサンプリング位相である。
【００３５】
（６）は（５）のサンプリング位相を２２段遅延させた１周期前のサンプリング位相（図においては、ｘとして示しているが、０〜３１の値をとる）である。
【００３６】
（７）は（５）の現在のサンプリング位相と（６）の２２段遅延位相データとの差をとった差動結果である。図においては、順次「１」だけ値が増加してゆくが、これはあくまでも差動結果の１例であり、入力信号の位相のゆらぎ等により、不連続で変化することがあるのはもちもんである。
【００３７】
（８）〜（９）は変化点検出回路２００の動作を示す。
【００３８】
（８）は変化点信号である。ここでは、ＱＰＳＫを使用しているので、量子化位相データは０〜７、８〜１５、１６〜２３、２４〜３１の範囲がＱＰＳＫを復調するときのデータ「０、０」、「０、１」、「１、０」、「１、１」を示す信号となる。さらに、遅延検波の差動結果は、５ビットを使用しているので、シンボル点では、０、８、１６、２４であり、２進数で示すとそれぞれ「０００００」、「０１０００」「１００００」、「１１０００」であり、上位２ビットをの変化を監視することにより、シンボル位相を予測できる。
【００３９】
（９）は（８）の変化点信号のエッジを変化点エッジ信号としている。
【００４０】
（１０）〜（１３）は位相同期発振器４１ｉの動作を示す。
【００４１】
（１０）はシンボルタイミングクロックであり、ここでは１６８ＫＨｚを使用している。
【００４２】
（１１）は（９）で示した変化点エッジ信号である。
【００４３】
（１２）は内部で発生している２１ＫＨｚを示す。
【００４４】
（１３）は位相比較タイミングを示す。
【００４５】
（１０）〜（１３）において、（ａ）点では内部２１ＫＨｚの立ち上がりタイミングが変化点位相に対して進んでいるので、内部２１ＫＨｚ生成カウンタにクロックを挿入して位相を遅らせる。（ｂ）点では（ａ）点と同様に、（ａ）点で位相を遅らせたが、まだ、位相が進んだ状態であるので、同様にクロックを挿入して位相を遅らせる。（ｃ）点では、（ｂ）点で位相調整を行った結果、内部２１ＫＨｚの立ち上がりタイミングが変化点位相に対して遅れたので、内部２１ＫＨｚ生成カウンタのクロックを削除して位相を進ませる。このような動作を繰り返しながら位相同期発振器４１ｉは同期引込みを行う。
【００４６】
（１４）〜（１８）は位相同期発振器４１１〜４１４が引込み動作を行わない状態を示す。
【００４７】
（１４）は（１３）で示した変化点エッジ信号である。
【００４８】
（１５）〜（１８）は位相同期発振器４１１〜４１４の出力を示し、初期位相に対してπ／２、２π／２、３π／２異なった初期位相をもつので、出力はそれぞれπ／２ずつ異なっている。
【００４９】
（１９）〜（２３）は（１５）〜（１８）と同じ信号を示す。
【００５０】
（２４）〜（２８）は位相同期発振器４１１〜４１４の引込み動作を示す。
【００５１】
（２４）は（１９）に示した変化点エッジ信号である。
【００５２】
（２５）〜（２８）は位相同期発振器４１１〜４１４の引込み動作を示し、図中の矢印は位相の調整方向を示す。また、＊印は引込み動作が完了し理想位相に一致していたが、周波数のゆらぎ等により位相が遅れたので、次の周期では位相を進める。
【００５３】
このような動作により初期位相が理想位相に近い位相同期発振器４１ｉから順次収束状態となる。さらに引込み動作を継続すると、初期位相が理想位相に次に近い位相同期発振器４１ｊが収束状態となり、最終的には全ての位相同期発振器４１１〜４１４が同じ位相となり、引込み動作が完了する。
【００５４】
図６のＡＮＤ回路Ａ１〜Ａ６は上述の引込み動作を行う位相同期発振器４１１〜４１４の２組のキャリィアウトを入力している。ＡＮＤ回路Ａ１〜Ａ６の何れかの出力が「ハイ」（以下「１」と称する）なると、「１」を出力したＡＮＤ回路Ａｉにキャリィアウトを入力した位相同期発振器４１ｉ、４１ｊが同位相となったことを示す。
【００５５】
また、ＯＲ回路Ｏ１にはＡＮＤ回路Ａ１〜Ａ３の出力を入力しており、ＯＲ回路Ｏ１が「１」を出力したときは、位相同期発振器４１１が位相同期発振器４１２〜４１４の中の１つと同位相になったことを示す。同様に、ＯＲ回路Ｏ３にはＡＮＤ回路Ａ４、Ａ５の出力を入力し、ＯＲ回路Ｏ３が「１」を出力したときは、位相同期発振器４１２が位相同期発振器４１３、４１４の何れかと同位相になったことを示す。ＡＮＤ回路Ａ６の出力「１」は位相同期発振器４１３、４１４が同位相になったことを示す。図６の▲１▼〜▲８▼はそれぞれ図７の▲１▼〜▲８▼に接続される。位相同期発振器４１ｉの出力はＰＬＬｉ出力と示す。
【００５６】
ＯＲ回路Ｏ１、ＯＲ回路Ｏ３、ＡＮＤ回路Ａ６の出力をそれぞれＦＦ回路Ｆ１〜Ｆ３でラッチし、ＡＮＤ回路Ａ７〜Ａ９を介して位相同期発振器４１１〜４１３の出力のいずれかをＯＲ回路Ｏ４をとおして出力する。
【００５７】
図１１は本発明の第２の実施の形態を説明する図である。図は請求項３、４に対応する実施の形態を示し、図中の遅延検波回路１００、変化点検出回路２００、選択回路５００、比較回路６１０、タイマ８００は図４で説明したと同じ回路であり、位相同期発振器４１１〜４１４は図５で説明したと同じ回路である。
【００５８】
また、図３で説明した計数回路７０１〜７０４として補正極性カウンタ７１１〜７１４から構成している。
【００５９】
図において、位相量子化クロックを参照して、遅延検波回路１００で再生されたデータの変化点を変化点検出回路２００で検出する。一方、２１ＫＨｚの初期位相信号と２１ＫＨｚの初期位相をπ／２遅延回路３１２、２π／２遅延回路３１３、３π／２遅延回路３１４でπ／２、２π／２、３π／２させた信号を位相同期発振器４１１〜４１４に入力し、変化点位相に引込み動作を行わせる。
【００６０】
この位相同期発振器４１１〜４１４が引込み動作を行うときの補正極性を補正極性カウンタ７１１〜７１４でカウントする。タイマ８００で補正極性カウンタ７１１〜７１４のスタート／ストップ制御を行い、指定の時間、補正極性のアップ／ダウンカウントを行う。指定の時間経過後のカウント値をＦＦ回路Ｆ１１〜Ｆ１４でラッチして比較回路６１０に入力し、比較回路６１０でカウント値が最低値の補正極性カウンタ７１ｉに対応する位相同期発振器４１ｉの信号をシンボルクロックとして出力する。
【００６１】
【発明の効果】
本発明によれば、初期の異なる複数の位相同期発振器をシンボル位相の変化点に対して引込み動作を行わせることにより、引込み時間を短縮することが可能となる。
【００６２】
また、従来の技術では、引込み回路の引込み時間を指定の時間に設定し、指定の時間を経過すると引込み回路の動作を停止させているが、本発明では、確実に引込み完了まで引込み回路を動作させることができる。
【００６３】
さらに、位相同期発振器の引込み動作における補正極性の積算値を計数し、最低の計数値を示す位相同期発振器を引込み完了と判定できるので高速引込みのシンボルクロックの精度を保持したまま引込み時間の短縮が可能となる。
【００６４】
そして、いずれの位相同期発振器も引込み動作中の場合、引込み完了の位相同期発振器を特定できないが、タイマを使用して指定の時間経過した時点で、補正極性の積算値を比較し、最低の積算値を示す位相同期発振器を同期引込みと判定することで同期判定精度が向上する。
【図面の簡単な説明】
【図１】  本発明の第１の原理を説明する図
【図２】  本発明の第２の原理を説明する図
【図３】  本発明の第３の原理を説明する図
【図４】  本発明の第４の原理を説明する図
【図５】  本発明の高速引込み回路の構成を説明する図
【図６】  本発明の第１の実施の形態を説明する図（その１）
【図７】  本発明の第１の実施の形態を説明する図（その２）
【図８】  本発明の第１の実施の形態の動作を説明する図（その１）
【図９】  本発明の第１の実施の形態の動作を説明する図（その２）
【図１０】  本発明の第１の実施の形態の動作を説明する図（その３）
【図１１】  本発明の第２の実施の形態を説明する図
【図１２】  従来の技術を説明する図
【符号の説明】
１００  遅延検波回路
２００  変化点検出回路
３０２  １／ｎ遅延回路
３０ｎ  ｎ−１／ｎ遅延回路
３１２  π／２遅延回路
３１４  ３π／２遅延回路
４０１〜４０ｎ  高速引込み回路
４１１〜４１ｎ  位相同期発振器
５００  選択回路
６００、ＰＣ２１  位相比較回路
６１０  比較回路
７０１〜７０ｎ  計数回路
７１１〜７１４  補正極性カウンタ
８００  タイマ
Ａ１〜Ａ９  ＡＮＤ回路
Ｏ１〜Ｏ４  ＯＲ回路
Ｆ１〜Ｆ３、Ｆ１１〜Ｆ１４、Ｆ２１〜Ｆ２３  ＦＦ回路
Ｃ２１  ５ビットカウンタ
Ｃ２２  分周カウンタ
ＳＲ２１  ２２段シフトレジスタ
Ｄ２１  差動論理回路
ＳＬ２１  セレクタ
Ｇ２１  ゲート回路
ＰＳ２１  位相器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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