(57)【特許請求の範囲】
【請求項１】
データプロセッサ（１０）からアドレス信号およびデータ信号を提供する方法であって、該データプロセッサ（１０）は第１のバス（６０）および第２のバス（６２）を有し、前記方法は、
前記データプロセッサ（１０）が第１のモードにあれば、前記アドレス信号を前記第１のバス（６０）によって提供しかつデータ信号を前記第２のバス（６２）によって提供する段階、そして
前記データプロセッサ（１０）が第２のモードにあれば、前記第１のバス（６０）によってデータ信号を提供しかつ前記第２のバス（６２）によってアドレス信号を提供する段階、
を具備することを特徴とするデータプロセッサ（１０）からアドレス信号およびデータ信号を提供する方法。
【請求項２】
データプロセッサ（１０）であって、
アドレス値を提供するためのアドレスバス（１１０）、
データ値を提供するためのデータバス（１１２）、
第１の複数のバスターミナル（１２４）、
第２の複数のバスターミナル（１２６）、
第１のモードの制御値を記憶するための第１の制御レジスタ部（９０）、そして
前記アドレスバス（１１０）に、前記データバス（１１２）に、前記第１の複数のバスターミナル（１２４）に、前記第２の複数のバスターミナル（１２６）に、および前記第１の制御レジスタ部（９０）に結合されたバス結合回路（１００）であって、該バス結合回路（１００）は前記第１のモード制御値が第１の値であれば前記アドレスバス（１１０）を前記第１の複数のバスターミナル（１２４）に結合しかつ前記アドレス値を前記第１の複数のバスターミナル（１２４）に提供しかつ前記データバス（１１２）を前記第２の複数のバスターミナル（１２６）に結合しかつ前記データ値を前記第２の複数のバスターミナル（１２６）に提供し、かつ前記第１のモード制御値が第２の値であれば、前記バス結合回路（１００）は前記データバス（１１２）を前記第１の複数のバスターミナル（１２４）に結合しかつ前記データ値を前記第１の複数のバスターミナル（１２４）に提供し、かつ前記アドレスバス（１１０）を前記第２の複数のバスターミナル（１２６）に結合しかつ前記アドレス値を前記第２の複数のバスターミナル（１２６）に提供するもの、
を具備することを特徴とするデータプロセッサ（１０）。
【請求項３】
第１のバス（６０）および第２のバス（６２）を有するデータ処理システム（１０，１１）におけるアドレス値およびデータ値を提供する方法であって、
第１のアドレス範囲（１５０）に対応する第１のレジスタ制御フィールド（９０）を提供する段階、
第２のアドレス範囲（１５１）に対応する第２のレジスタ制御フィールド（９１）を提供する段階、
前記アドレス値の内の第１のものが前記第１のアドレス範囲（１５０）内にあれば、前記第１のレジスタ制御フィールド（９０）によって前記データ処理システム（１０，１１）のバスモードを選択する段階、
前記アドレス値の内の前記第１のものが前記第２のアドレス範囲（１５１）内にあれば、前記第２のレジスタ制御フィールド（９１）によってデータ処理システム（１０，１１）のバスモードを選択する段階、
前記バスモードが第１のモードとなるよう選択された場合に、前記第１のバス（６０）によって前記アドレス値の内の前記最初の１つを提供しかつ前記第２のバス（６２）によって前記データ値の内の最初の１つを提供する段階、
前記バスモードが第２のモードとなるよう選択された場合に、前記データ値の内の最初の１つを前記第１のバス（６０）によって提供しかつ前記アドレス値の内の最初の１つを前記第２のバス（６２）によって提供する段階、
前記バスモードが第３のモードとなるよう選択された場合に、前記アドレス値の内の前記第１の１つおよび前記データ値の内の前記第１の１つの双方を前記第１のバス（６０）によって提供する段階、そして
前記バスモードが第４のモードとなるよう選択された場合に、前記アドレス値の内の最初の１つおよび前記データ値の内の最初の１つの双方を前記第２のバス（６２）によって提供する段階、
を具備することを特徴とするデータ処理システム（１０，１１）におけるアドレス値およびデータ値を提供する方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般的にはデータ処理システムに関し、かつより特定的にはデータ処理システムにおけるバス負荷（ｂｕｓ  ｌｏａｄｉｎｇ）を分配するための方法および装置に関する。
【０００２】
【関連出願の参照】
本発明は以下の米国特許出願に関連している。すなわち、
本件出願と同じ譲受人に譲渡され、１９９５年３月に出願され、代理人整理番号ＳＣ−０２７１２Ａを有する、ウイリアム・シー・モイヤー（ＷｉｌｌｉａｍＣ．Ｍｏｙｅｒ）により発明された、「データプロセッサを使用してバス反射動作を行う方法および装置（Ｍｅｔｈｏｄ  Ａｎｄ  Ａｐｐａｒａｔｕｓ  ＴｏＰｅｒｆｏｒｍ  Ｂｕｓ  Ｒｅｆｌｅｃｔｉｏｎ  Ｏｐｅｒａｔｉｏｎ  Ｕｓｉｎｇ  Ａ  Ｄａｔａ  Ｐｒｏｃｅｓｓｏｒ）」と題する出願。
【０００３】
１９９３年１１月２９日に出願され、かつ本件出願の譲受人に譲渡された、シリアル番号第０８／１５８，５８４号を有する、オデド・イシェイ（Ｏｄｅｄ  Ｙｉｓｈａｙ）他により発明された、「データ処理システムにおける多重化および非多重化バスサイクルを行うための方法および装置（Ｍｅｔｈｏｄ  Ａｎｄ  Ａｐｐａｒａｔｕｓ  Ｆｏｒ  Ｐｅｒｆｏｒｍｉｎｇ  Ｍｕｌｔｉｐｌｅｘｅｄａｎｄ  Ｎｏｎ−ｍｕｌｔｉｐｌｅｘｅｄ  Ｂｕｓ  Ｃｙｃｌｅｓ  Ｉｎ  ＡＤａｔａ  Ｐｒｏｃｅｓｓｉｎｇ  Ｓｙｓｔｅｍ）」と題する出願。
【０００４】
１９９３年１１月２９日に出願され、かつ本件出願と同じ譲受人に譲渡された、シリアル番号第０８／１５８，５７５号を有する、前記オデド・イシェイ他により発明された、「選択的にバスサイクルのアイドル時間を挿入するためのデータ処理システムにおける方法および装置（Ｍｅｔｈｏｄ  Ａｎｄ  Ａｐｐａｒａｔｕｓ  Ｉｎ  Ａ  Ｄａｔａ  Ｐｒｏｃｅｓｓｉｎｇ  Ｓｙｓｔｅｍ  Ｆｏｒ  Ｓｅｌｅｃｔｉｖｅｌｙ  Ｉｎｓｅｒｔｉｎｇ  Ｂｕｓ  Ｃｙｃｌｅ  Ｉｄｌｅ
Ｔｉｍｅ）」と題する出願。
【０００５】
１９８９年１１月６日に出願され、かつ本件出願と同じ譲受人に譲渡された、シリアル番号第０７／４３２，４２３号を有する、ジェイムズ・ビー・エイファート（Ｊａｍｅｓ  Ｂ・Ｅｉｆｅｒｔ）他により発明された、「チップ選択論理を備えた集積回路マイクロプロセッサ（Ｉｎｔｅｇｒａｔｅｄ  ＣｉｒｃｕｉｔＭｉｃｒｏｐｒｏｃｅｓｓｏｒ  Ｗｉｔｈ  Ｃｈｉｐ  Ｓｅｌｅｃｔ  Ｌｏｇｉｃ）」と題する出願。
【０００６】
１９９４年１２月２１日に出願され、シリアル番号第０８／３６３，４２３号を有する、リー（Ｌｅ）他により発明された「制御されたバーストメモリアクセスを備えたデータプロセッサおよびその方法（Ｄａｔａ  Ｐｒｏｃｅｓｓｏｒ  Ｗｉｔｈ  Ｃｏｎｔｒｏｌｌｅｄ  Ｂｕｒｓｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓｅｓ  Ａｎｄ  Ｍｅｔｈｏｄ  Ｔｈｅｒｅｏｆ）」と題する出願。
【０００７】
１９９４年８月３１日に出願され、シリアル番号第０８／２９８，８６８号を有する、前記リー他により発明された、「パイプライン化メモリアクセスを行うためのモジュール方式チップ選択制御回路および方法（Ｍｏｄｕｌａｒ  Ｃｈｉｐ  Ｓｅｌｅｃｔ  Ｃｏｎｔｒｏｌ  Ｃｉｒｃｕｉｔ  Ａｎｄ  Ｍｅｔｈｏｄ  Ｆｏｒ  Ｐｅｒｆｏｒｍｉｎｇ  Ｐｉｐｅｌｉｎｅｄ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓｅｓ）」と題する出願。
【０００８】
１９９４年８月３１日に出願され、シリアル番号第０８／２９８，８９２号を有する、前記リー他により発明された、「プログラム可能なメモリアクセスインタフェースタイプを備えた集積回路マイクロプロセッサ（ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ  Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ  Ｗｉｔｈ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ  Ｉｎｔｅｒｆａｃｅ  Ｔｙｐｅｓ）」と題する出願。
【０００９】
１９９４年１２月１２日に出願され、シリアル番号第０８／３５３，７６４号を有する、前記リー他により発明された、「同期的にメモリをアクセスする方法（Ｍｅｔｈｏｄ  ｆｏｒ  Ｓｙｎｃｈｒｏｎｏｕｓｌｙ  Ａｃｃｅｓｓｉｎｇ  Ｍｅｍｏｒｙ）」と題する出願。
【００１０】
１９９４年８月３１日に出願され、シリアル番号第０８／２９８，６３８号を有する、前記リー他により発明された、「チップ選択信号を提供するためのプログラム可能なピン構成論理回路および関連する方法（ＰｒｏｇｒａｍｍａｂｌｅＰｉｎ  Ｃｏｎｆｉｇｕｒａｔｉｏｎ  Ｌｏｇｉｃ  Ｃｉｒｃｕｉｔ  ＦｏｒＰｒｏｖｉｄｉｎｇ  Ａ  Ｃｈｉｐ  Ｓｅｌｅｃｔ  Ｓｉｇｎａｌ  Ａｎｄ  Ｒｅｌａｔｅｄ  Ｍｅｔｈｏｄ）」と題する出願。
【００１１】
１９９４年８月３１日に出願され、シリアル番号第０８／２９８，８８５号を有する、前記リー他により発明された、「同期的にメモリをアクセスする方法（Ｍｅｔｈｏｄ  ｆｏｒ  Ｓｙｎｃｈｒｏｎｏｕｓｌｙ  Ａｃｃｅｓｓｉｎｇ  Ｍｅｍｏｒｙ）」と題する出願。
【００１２】
【従来の技術】
データ処理システムにおけるバスに対する負荷（ｌｏａｄｉｎｇ）の量は該データ処理システムの性能にとって重要なものである。大部分のデータ処理システムはおのおののバスがドライブすることができかつそれでもそのバスに対する必要とされる電圧およびタイミング仕様に適合する最大バス負荷（すなわち、最大の抵抗および容量負荷）を有する。さらに、あるバスに対する負荷が前記最大の規定された値より低い場合でも、バスへの負荷がより大きくなるに応じて、バスはより低速で動作する。もしデータ処理システムにおいて複数のバスが使用されれば（例えば、別個のアドレスバスおよび別個のデータバス）、一方のバスに他方のバスよりもずっと大きな負荷を与えないことが望ましい。
【００１３】
マイクロコンピュータ集積回路のような、データプロセッサは広範囲の周辺装置、例えば、データ処理システムにおけるメモリ集積回路および応用特定集積回路（ＡＳＩＣ）とともに使用される。いくつかの周辺装置は多重化されたアドレスおよびデータバスを使用し、かついくつかの周辺装置は非多重化アドレスおよびデータバスを使用する。さらに、いくつかの周辺装置はバススレイブとしてのみ作用し、一方他の周辺装置はバススレイブまたはバスマスタとして作用することができる。
【００１４】
【発明が解決しようとする課題】
データ処理システムが、データプロセッサに結合される周辺装置の特定の構成のためふぞろいの負荷を有するバス（例えば、アドレスおよびデータバス）を持つことはまれなことではない。従って、システムに多くのコストを加えることなく、データ処理システムにおける種々のバスの間でバス負荷をより均等に分配する解決方法が必要とされる。
【００１５】
【課題を解決するための手段】
本発明によれば、データプロセッサ（１０）からアドレス信号およびデータ信号を提供する方法において、該データプロセッサ（１０）は第１のバス（６０）および第２のバス（６２）を有し、前記方法は、前記データプロセッサ（１０）が第１のモードにあれば、前記アドレス信号を前記第１のバス（６０）によって提供しかつデータ信号を前記第２のバス（６２）によって提供する段階、そして前記データプロセッサ（１０）が第２のモードにあれば、前記第１のバス（６０）によってデータ信号を提供しかつ前記第２のバス（６２）によってアドレス信号を提供する段階を具備する。
【００１６】
本発明によれば、データプロセッサ（１０）において、アドレス値を提供するためのアドレスバス（１１０）、データ値を提供するためのデータバス（１１２）、第１の複数のバスターミナル（１２４）、第２の複数のバスターミナル（１２６）、第１のモードの制御値を記憶するための第１の制御レジスタ部（９０）、そして前記アドレスバス（１１０）に、前記データバス（１１２）に、前記第１の複数のバスターミナル（１２４）に、前記第２の複数のバスターミナル（１２６）に、および前記第１の制御レジスタ部（９０）に結合されたバス結合回路（１００）であって、該バス結合回路（１００）は前記第１のモード制御値が第１の値であれば前記アドレスバス（１１０）を前記第１の複数のバスターミナル（１２４）に結合しかつ前記アドレス値を前記第１の複数のバスターミナル（１２４）に提供しかつ前記データバス（１１２）を前記第２の複数のバスターミナル（１２６）に結合しかつ前記データ値を前記第２の複数のバスターミナル（１２６）に提供し、かつ前記第１のモード制御値が第２の値であれば、前記バス結合回路（１００）は前記データバス（１１２）を前記第１の複数のバスターミナル（１２４）に結合しかつ前記データ値を前記第１の複数のバスターミナル（１２４）に提供し、かつ前記アドレスバス（１１０）を前記第２の複数のバスターミナル（１２６）に結合しかつ前記アドレス値を前記第２の複数のバスターミナル（１２６）に提供するものを設ける。
【００１７】
本発明の別の態様では、第１のバス（６０）および第２のバス（６２）を有するデータ処理システム（１０，１１）におけるアドレス値およびデータ値を提供する方法において、第１のアドレス範囲（１５０）に対応する第１のレジスタ制御フィールド（９０）を提供する段階、第２のアドレス範囲（１５１）に対応する第２のレジスタ制御フィールド（９１）を提供する段階、前記アドレス値の内の第１のものが前記第１のアドレス範囲（１５０）内にあれば、前記第１のレジスタ制御フィールド（９０）によって前記データ処理システム（１０，１１）のバスモードを選択する段階、前記アドレス値の内の前記第１のものが前記第２のアドレス範囲（１５１）内にあれば、前記第２のレジスタ制御フィールド（９１）によってデータ処理システム（１０，１１）のバスモードを選択する段階、前記バスモードが第１のモードとなるよう選択された場合に、前記第１のバス（６０）によって前記アドレス値の内の前記最初の１つを提供しかつ前記第２のバス（６２）によって前記データ値の内の最初の１つを提供する段階、前記バスモードが第２のモードとなるよう選択された場合に、前記データ値の内の最初の１つを前記第１のバス（６０）によって提供しかつ前記アドレス値の内の最初の１つを前記第２のバス（６２）によって提供する段階、前記バスモードが第３のモードとなるよう選択された場合に、前記アドレス値の内の前記第１の１つおよび前記データ値の内の前記第１の１つの双方を前記第１のバス（６０）によって提供する段階、そして前記バスモードが第４のモードとなるよう選択された場合に、前記アドレス値の内の最初の１つおよび前記データ値の内の最初の１つの双方を前記第２のバス（６２）によって提供する段階を設ける。
【００１８】
【発明の実施の形態】
本発明はデータ処理システムにおいて、該システムに多くのコストを加えることなく、種々のバスの間のバス負荷をより均等に分配できるようにする。
図４を参照すると、１つの実施形態では、本発明はバス６０および６２に対する負荷をより均等に分配できるようにするため、どのようにアドレスおよびデータがバス６０および６２によって転送されるかを決定するのにバス負荷制御レジスタビットフィールド９０を使用する。固定されたアドレスバスまたはデータバスはない。その代わりに、動的な、サイクルごとのベースで、おのおのの包括的なバス（ｇｅｎｅｒｉｃ  ｂｕｓ）６０，６２は、アドレスのみ、データのみ、アドレスおよびデータの両方を転送し、あるいはアドレスもデータも転送しないように個々にプログラムすることができる。さらに、制御レジスタ８０はいったんリセットからはずれたときにのみプログラムされればよいから、何らのソフトウエアまたはハードウエアの変更の必要なしにバック−バックバスサイクル（ｂａｃｋ  ｔｏ  ｂａｃｋ  ｂｕｓ  ｃｙｃｌｅｓ）はバス６０および６２を完全に異なる構成で使用することができる。
【００１９】
図５を参照すると、本発明の１つの実施形態では、おのおののバス負荷制御レジスタビットフィールド９０〜９３に対応するプログラム可能なアドレス範囲１５０〜１５３がある。特定のアドレス範囲へのバスアクセスのためには、対応するバス負荷制御レジスタビットフィールド（例えば、９０）が使用されてどのようにしてアドレスおよびデータがバス６０および６２にわたって転送されるかを決定する。従って、あるバス（例えば、６０または６２）は第１のバスサイクルの間にアドレス値のみを転送することができ、第２のバスサイクルの間にデータ値のみを転送することができ、かつ第３のバスサイクルの間にアドレス値およびデータ値の両方を多重化された様式で転送することができる。第１、第２および第３のバスサイクルはバック−バック方式で行われ、バスサイクルの間に何らのレジスタまたは制御ビットをプログラムする必要はないことに注意を要する。
【００２０】
さらに、本発明はデータプロセッサと周辺との間に何らかの「グルー論理（ｇｌｕｅ  ｌｏｇｉｃ）」を加える必要なしにデータプロセッサとその関連する周辺との間で必要とされる相互接続を最小化するために利用できる。
【００２１】
用語「バス」はデータ、アドレス、制御、またはステータスのような、１つまたはそれ以上の種々のタイプの情報を転送するのに利用できる複数の信号または導体に言及するために使用される。用語「肯定する」および「否定する」は信号、ステータスビット、または同様の装置を、それぞれ、その論理的に真のまたは論理的に偽の状態にすることに言及する場合に使用される。もし論理的に真の状態が論理レベル“１”であれば、論理的に偽の状態は論理レベル“０”である。また、もし論理的に真の状態が論理レベル“０”であれば、論理的に偽の状態は論理レベル“１”である。
【００２２】
ブラケットはバスの導体またはある値のビット位置を示すために使用される。例えば、“バス６０［０−７］”または“バス６０の導体［０−７］”はバス６０の８つの下位の導体を示し、かつ“アドレスビット［０−７］”または“アドレス［０−７］”はアドレス値の８つの下位ビットを示す。番号に先行する記号“＄”はその番号が１６進またはベースが１６の形式で表されていることを示す。番号に先行する記号“％”はその番号がその２進または２をベースとした形式で表されていることを示す。
【００２３】
図１は、データプロセッサ１０、メモリバンク５０、およびメモリバンク５５を有するデータ処理システム１１を示す。データプロセッサ１０はバス６０および６２によってかつチップ選択導体６４によってメモリバンク５０に結合されている。データプロセッサ１０はバス６０および６２によってかつチップ選択導体６５によってメモリバンク５５に結合されている。図１〜図４に示された本発明の実施形態はバス６０および６２が３２ビットのバスであるものとして示しているが、本発明の別の実施形態では各バスに任意の数の導体を使用できる。
【００２４】
データプロセッサ１０はバス２４によって双方向的に結合された中央処理ユニット（ＣＰＵ）回路１２およびシステム統合回路（ｓｙｓｔｅｍ  ｉｎｔｅｇｒａｔｉｏｎ  ｃｉｒｃｕｉｔｒｙ）２２を含む。メモリバンク５０はメモリ５１〜５４を含み、かつメモリバンク５５はメモリ５６〜５９を含む。本発明の１つの実施形態では、データプロセッサ１０およびメモリ５１〜５４および５６〜５９のおのおのは別個の集積回路によって構成される。本発明の別の実施形態では、データ処理システム１１のすべては１つの集積回路によって構成できる。本発明は単一集積回路内で、基板上の集積回路の間で、あるいはより遠くに分散されたシステムの間でバスの負荷をより均等に分配するために使用できる。
【００２５】
さらに図１を参照すると、メモリ５１はデータビット［０−７］を受けるためのバス６２の導体［０−７］に結合されたデータポートを有する。メモリ５１はまたバス６０の導体［０−３１］に結合されたアドレスポートを有する。さらに、メモリ５１はチップ選択信号を受信するために導体６４に結合されたチップ選択入力を有する。メモリ５２はデータビット［８−１５］を受けるためにバス６２の導体［８−１５］に結合されたデータポートを有する。メモリ５２はまたバス６０の導体［０−３１］に結合されたアドレスポートを有する。さらに、メモリ５２はチップ選択信号を受けるために導体６４に結合されたチップ選択入力を有する。メモリ５３はデータビット［１６−２３］を受けるためにバス６２の導体［１６−２３］に結合されたデータポートを有する。メモリ５３はまたバス６０の導体［０−３１］に結合されたアドレスポートを有する。さらに、メモリ５３はチップ選択信号を受けるために導体６４に結合されたチップ選択入力を有する。また、メモリ５４はデータビット［２４−３１］を受けるためにバス６２の導体［２４−３１］に結合されたデータポートを有する。メモリ５４はまたバス６０の導体［０−３１］に結合されたアドレスポートを有する。さらに、メモリ５４はチップ選択信号を受けるために導体６４に結合されたチップ選択入力を有する。
【００２６】
同様に、メモリ５６はデータビット［０−７］を受けるためにバス６２の導体［０−７］に結合されたデータポートを有する。メモリ５６はまたバス６０の導体［０−３１］に結合されたアドレスポートを有する。さらに、メモリ５６はチップ選択信号を受けるために導体６５に結合されたチップ選択入力を有する。メモリ５７はデータビット［８−１５］を受けるためにバス６２の導体［８−１５］に結合されたデータポートを有する。メモリ５７はまたバス６０の導体［０−３１］に結合されたアドレスポートを有する。さらに、メモリ５７はチップ選択信号を受けるために導体６５に結合されたチップ選択入力を有する。メモリ５８はデータビット［１６−２３］を受けるためにバス６２の導体［１６−２３］に結合されたデータポートを有する。メモリ５８はまたバス６０の導体［０−３１］に結合されたアドレスポートを有する。さらに、メモリ５８はチップ選択信号を受けるために導体６５に結合されたチップ選択入力を有する。また、メモリ５９はデータビット［２４−３１］を受けるためにバス６２の導体［２４−３１］に結合されたデータポートを有する。メモリ５９はまたバス６０の導体［０−３１］に結合されたアドレスポートを有する。さらに、メモリ５９はチップ選択信号を受けるために導体６５に結合されたチップ選択入力を有する。
【００２７】
次に図２を参照すると、図２はデータプロセッサ１０、メモリバンク５０、およびメモリバンク５５を有するデータ処理システム１３を示している。データプロセッサ１０はバス６０および６２によってかつチップ選択導体６４によってメモリバンク５０に結合されている。データプロセッサ１０はバス６０および６２によってかつチップ選択導体６５によってメモリバンク５５に結合されている。
【００２８】
データプロセッサ１０はバス２４によって双方向的に結合された中央処理ユニット（ＣＰＵ）回路１２およびシステム統合回路２２を含む。メモリバンク５０はメモリ５１〜５４を含み、かつメモリバンク５５はメモリ５６〜５９を含む。本発明の１つの実施形態では、データプロセッサ１０およびメモリ５１〜５４および５６〜５９のおのおのは別個の集積回路によって構成される。本発明の別の実施形態では、データ処理システム１３のすべては１つの集積回路によって構成できる。本発明は単一の集積回路内で、基板上の集積回路の間で、またはより遠くに分散されたシステムの間でバスの負荷をより均等に分配するために使用できる。
【００２９】
図２のメモリバンク５０は図１のメモリバンク５０と同様にバス６０および６２に結合されている。メモリ５１はデータビット［０−７］を受信するためにバス６２の導体［０−７］に結合されたデータポートを有する。メモリ５１はまたバス６０の導体［０−３１］に結合されたアドレスポートを有する。さらに、メモリ５１はチップ選択信号を受けるために導体６４に結合されたチップ選択入力を有する。メモリ５２はデータビット［８−１５］を受けるためにバス６２の導体［８−１５］に結合されたデータポートを有する。メモリ５２はまたバス６０の導体［０−３１］に結合されたアドレスポートを有する。さらに、メモリ５２はチップ選択信号を受けるために導体６４に結合されたチップ選択入力を有する。メモリ５３はデータビット［１６−２３］を受けるためにバス６２の導体［１６−２３］に結合されたデータポートを有する。メモリ５３はまたバス６０の導体［０−３１］に結合されたアドレスポートを有する。さらに、メモリ５３はチップ選択信号を受けるために導体６４に結合されたチップ選択入力を有する。また、メモリ５４はデータビット［２４−３１］を受けるためにバス６２の導体［２４−３１］に結合されたデータポートを有する。メモリ５４はまたバス６０の導体［０−３１］に結合されたアドレスポートを有する。さらに、メモリ５４はチップ選択信号を受けるために導体６４に結合されたチップ選択入力を有する。
【００３０】
図２のメモリバンク５５は図１のメモリバンク５５と異なる様式でバス６０および６２に結合されていることに注目すべきである。図１では、メモリ５６〜５９のデータポートはバス６２に結合されており、一方メモリ５６〜５９のアドレスポートはバス６０に結合されている。しかしながら、図２においては、バス６０およびバス６２の役割は逆になっている。図２では、メモリ５６〜５９のデータポートはバス６０に結合され、一方メモリ５６〜５９のアドレスポートはバス６２に結合されている。従って、データ処理システム１３においては、バス６０はアドレス値およびデータ値の双方、すなわちアドレスビット［０−３１］およびデータビット［０−３１］を転送する。
【００３１】
さらに図２を参照すると、メモリ５６はデータビット［０−７］を受けるためにバス６０の導体［０−７］に結合されたデータポートを有する。メモリ５６はまたバス６２の導体［０−３１］に結合されたアドレスポートを有する。さらに、メモリ５６はチップ選択信号を受けるために導体６５に結合されたチップ選択入力を有する。メモリ５７はデータビット［８−１５］を受けるためにバス６０の導体［８−１５］に結合されたデータポートを有する。メモリ５７はまたバス６２の導体［０−３１］に結合されたアドレスポートを有する。さらに、メモリ５７はチップ選択信号を受けるために導体６５に結合されたチップ選択入力を有する。メモリ５８はデータビット［１６−２３］を受けるためにバス６０の導体［１６−２３］に結合されたデータポートを有する。メモリ５８はまたバス６２の導体［０−３１］に結合されたアドレスポートを有する。さらに、メモリ５８はチップ選択信号を受けるために導体６５に結合されたチップ選択入力を有する。また、メモリ５９はデータビット［２４−３１］を受けるためにバス６０の導体［２４−３１］に結合されたデータポートを有する。メモリ５９はまたバス６２の導体［０−３１］に結合されたアドレスポートを有する。さらに、メモリ５９はチップ選択信号を受けるために導体６５に結合されたチップ選択入力を有する。
【００３２】
次に図３を参照すると、図３はデータプロセッサ１０、メモリバンク５０、メモリバンク５５、集積回路７０、および集積回路７２を有するデータ処理システム１５を示している。図３のメモリバンク５０および５５はバス６０および６２、およびチップ選択導体６４〜６５に図２において図示しかつ上で説明したのとまったく同様に結合されている。
【００３３】
データプロセッサ１０はバス６０および６２によりかつチップ選択導体６４によりメモリバンク５０に結合されている。データプロセッサ１０はバス６０および６２によりかつチップ選択導体６５によりメモリバンク５５に結合されている。データプロセッサ１０はバス６０によりかつチップ選択導体６６により集積回路７０に結合されている。集積回路７０の多重化されたアドレス／データポートはバス６０によってアドレスおよびデータ値の双方を通信する。集積回路７０はバス６２には結合されておらずかつバス６２によって何らのアドレスまたはデータ値をも受信しない。データプロセッサ１０はバス６２によってかつチップ選択導体６７によって集積回路７２に結合されている。集積回路７２の多重化されたアドレス／データポートはバス６２によってアドレスおよびデータ値の双方を通信する。集積回路７０はバス６０には結合されておらずかつバス６０によってアドレスまたはデータ値を受信しない。
【００３４】
データプロセッサ１０はバス２４によって双方向的に結合された中央処理ユニット（ＣＰＵ）回路１２およびシステム統合回路２２を含む。メモリバンク５０はメモリ５１〜５４を含み、かつメモリバンク５５はメモリ５６〜５９を含む。本発明の１つの実施形態では、データプロセッサ１０およびメモリ５１〜５４および５６〜５９のそれぞれを別個の集積回路によって構成する。本発明の別の実施形態では、データ処理システム１５のすべては１つの集積回路上に構成することができる。本発明は単一の集積回路内で、基板上の集積回路の間で、またはより遠くに分散されたシステムの間でバスの負荷をより均等に分配するために使用できる。
【００３５】
図１〜図３を参照すると、本発明のいくつかの実施形態においては、データプロセッサ１０は単一の集積回路上に形成される。いくつかの実施形態では、データプロセッサ１０は単一チップのマイクロコントローラである。別の実施形態では、データプロセッサ１０は任意の形式の電気回路を使用して構成できる。メモリ５１〜５４および５６〜５９は任意の形式のメモリでよい。データ処理システム１１，１３および１５の別の実施形態では、より多くの、より少ない、あるいは異なる周辺装置（５１〜５４，５６〜５９，７０および７２）を含むことができる。さらに、バス６０および６２は３２ビットのバスとして図示されているが、本発明の別の実施形態ではバス６０および６２において任意の数のビットを使用することができる。
【００３６】
次に図４を参照すると、図４は本発明の１つの実施形態に係わる図１〜図３のシステム統合回路２２の一部を示す。システム統合回路２２はレジスタ８０、バス結合回路１００、比較回路１０１、制御回路１０２、チップ選択発生回路１０４、ターミナル１２４、ターミナル１２６、およびターミナル１２８を含む。バス２４は双方向的にアドレス、データおよび制御情報を転送する。アドレスバス１１０はアドレスビット［０−３１］を提供するバス２４の部分であり、データバス１１２はデータビット［０−３１］を提供するバス２４の部分であり、かつバス２４の制御部分は制御回路１０２に与えられる。本発明のいくつかの実施形態では、制御回路１０２は１つまたはそれ以上のターミナル（図示せず）によってデータプロセッサ１０の外部に外部バスサイクル制御信号（例えば、アドレスストローブ、データストローブ、書込みイネーブル、コラムアドレスストローブ、ローアドレスストローブ、読出し／書込み、その他）を提供することができる。バス２４はＣＰＵ１２がレジスタ８０に対し読出しおよび書込みアクセスを行うためにレジスタ８０に結合されている。バス２４は制御情報を提供しかつ受信するために制御回路１０２に結合されている。バス２４はアドレスビット［０−３１］およびデータビット［０−３１］を通信するためにアドレスバス１１０およびデータバス１１２によってバス結合回路１００に結合されている。また、バス２４はアドレスビット［０−３１］の少なくとも一部を提供するために比較回路１０１に結合されている。
【００３７】
レジスタ８０はレジスタ８４を含む。レジスタ８４はバス負荷制御ビット９０、アドレス範囲ビット１５０、および他のチップ選択制御ビット９４を含む。バス負荷制御ビット９０は導体１１４によってバス結合回路１００に提供される。比較回路１０１はアドレス範囲ビット１５０、および多分他のチップ選択制御ビット９４の内の１つまたはそれ以上を受けるためにレジスタ８０に結合されている。比較回路１０１は導体１２１によって制御回路１０２に比較結果信号を提供する。制御回路１０２は導体１１６によってバス結合回路１００に制御信号を提供し、かつ制御回路１０２は導体１１８によってチップ選択発生回路１０４に制御信号を提供する。制御回路１０２はレジスタ８０に双方向的に結合されている。本発明の１つの実施形態では、制御回路１０２は他のチップ選択制御ビット９４から制御ビットを受信しかつ他のチップ選択制御ビット９４に対しステータス情報を提供し戻す。本発明の別の実施形態では、制御回路１０２およびバス結合回路１００の機能は１つの回路に結合することができる。
【００３８】
バス結合回路１００はバス６０によって双方向的にターミナル１２４に結合されている。バス結合回路１００はバス６２によって双方向的にターミナル１２６に結合されている。チップ選択発生回路１０４はチップ選択導体６４〜６７によってターミナル１２８に双方向的に結合されている。複数のターミナル１２４はデータプロセッサ１０の外部にバス６０を提供するために使用される。複数のターミナル１２６はデータプロセッサ１０の外部にバス６２を提供するために使用される。また、複数のターミナル１２８はデータプロセッサ１０の外部にチップ選択信号６４〜６７を提供するために使用される。
【００３９】
集積回路ターミナル１２４，１２６および１２８はデータプロセッサ１０にまたはデータプロセッサ１０から電気的信号が転送できるようにする任意の形式の装置とすることができる。例えば、集積回路ターミナル１２４，１２６および１２８は集積回路ピン、はんだバンプ、ワイヤ導体、その他とすることができる。
【００４０】
次に図５を参照すると、図５は本発明の１実施形態に係わる図４のレジスタ８０を示す。本発明の１実施形態では、レジスタ８０はレジスタ８４、レジスタ８５、レジスタ８６およびレジスタ８７を含む。レジスタ８４〜８７のおのおのは、それぞれ、前記チップ選択信号６４〜６７の１つに対応する。レジスタ８４はバス負荷制御ビット９０、アドレス範囲ビット１５０、および他のチップ選択制御ビット９４を含む。レジスタ８５はバス負荷制御ビット９１、アドレス範囲ビット１５１、および他のチップ選択制御ビット９５を含む。レジスタ８６はバス負荷制御ビット９２、アドレス範囲ビット１５２、および他のチップ選択制御ビット９６を含む。また、レジスタ８７はバス負荷制御ビット９３、アドレス範囲ビット１５３、および他のチップ選択制御ビット９７を含む。バス負荷制御ビット９０〜９３は導体１１４によってバス結合回路１００に提供される。比較回路１０１は前記アドレス範囲ビット１５０および多分前記他のチップ選択制御ビット９４の内の１つまたはそれ以上を受けるためにレジスタ８０に結合されている。制御回路１０２は双方向的にレジスタ８４〜８７に結合されている。本発明の１つの実施形態では、制御回路１０２は他のチップ選択制御ビット９４〜９７から制御ビットを受信しかつ他のチップ選択制御ビット９４〜９７にステータス情報を提供し戻す。
【００４１】
本発明の１つの実施形態では、レジスタ８０はおのおのが制御またはステータス値を記憶するための記憶回路を含む、いくつかのレジスタビットフィールド９０〜９３，１５０〜１５３および９４〜９７を含む。図４に示されるレジスタ８４は少なくとも３つのレジスタフィールド（９０，１５０および９４）を含むが、本発明の別の実施形態ではより多くの、より少ない、または異なるレジスタビットフィールドを使用することができ、かつおのおののレジスタビットフィールドは制御、ステータス、または制御およびステータスの両方のために使用できる。さらに、本発明の別の実施形態ではビットフィールド９０〜９３，１５０〜１５３および９４〜９７を１つまたはそれ以上の別個のレジスタに配置することができる。また、本発明の異なる実施形態では図５に示されるレジスタビットフィールド９０〜９３，１５０〜１５３および９４〜９７のおのおのに対し任意の数のビットを含むようにすることができる。本発明のいくつかの実施形態では、前記レジスタビットフィールドの内の１つまたはそれ以上の制御機能をより少ないレジスタビットフィールドに組合わせかつ符号化することができる。
【００４２】
次に、本発明の動作につき説明する。図１〜図３は、それぞれ、３つの異なるデータ処理システム１１，１３および１５を示す。データ処理システム１１，１３および１５はすべて同じデータプロセッサ１０および同じメモリバンク５０および５５を含む。データ処理システム１５（図３を参照）はまた集積回路７０および７２を含み、これらの集積回路の各々は単一の多重化されたアドレス／データバスを必要とする。図１、図２および図３の間の主な相違は周辺装置（例えば、メモリ５１〜５４および５６〜５９）がデータプロセッサ１０に結合される様式、およびバス負荷制御ビット（例えば、図４の９０を参照）によって選択されるバス負荷モードにある。レジスタ８０のビットはＣＰＵ１２からの書込みアクセスによってプログラムできる。本発明の別の実施形態では、レジスタ８０のビットは他のバスマスタ（例えば、図５の集積回路７０）によってプログラムすることもできる。
【００４３】
バス負荷制御ビット９０〜９３（図５を参照）は次のようにしてバス負荷モードを選択する。
【００４４】
0003616453.tif 000002
【００４５】
0003616453.tif 000003
【００４６】
0003616453.tif 000004
【００４７】
0003616453.tif 000005
【００４８】
説明の目的で、図１〜図３に示された各々の個別の周辺集積回路５１，５２，５３，５４，５６，５７，５８，５９，７０および７２はほぼ等しいバス負荷を表わすものとする。例えば、図３を参照すると、メモリ５４および集積回路７０は各々バス６０［０：３１］に結合され、したがってバス６０［０：３１］上の２つの負荷を表わしている。バス負荷を決定する上で、メモリ５１〜５４および５６〜５９の各々のデータポートは３２ビットのバスの内の８ビットにのみ結合されていることに注目することが重要であり、したがって一例として、図１においてメモリ５１〜５４はバス６２［０：３１］上の１つの負荷のみを表わしている。
【００４９】
バス６０および６２のバス負荷は図１〜図３に対しては次のようになる。
図１：データ処理システム１１
バス６０［０：３１］は８個の負荷を有し、
バス６２［０：３１］は２個の負荷を有する。
図２：データ処理システム１３
バス６０［０：３１］は５個の負荷を有し、
バス６２［０：３１］は５個の負荷を有する。
図３：データ処理システム１５
バス６０［０：３１］は６個の負荷を有し、
バス６２［０：３１］は６個の負荷を有する。
【００５０】
図１を参照すると、データ処理システム１１は非常にアンバランスなバス負荷を有している。バス６０［０：３１］は８個の負荷を有し、一方バス６２［０：３１］は２個の負荷のみを有する。バス６０に注目すると、メモリ５１〜５４および５６〜５９の各々の３２ビットのアドレスポートはすべてバス６０の３２ビットに結合されている。また、バス６２に注目すると、バス６２［０：３１］は２つの負荷のみを有し、それはメモリ５１〜５４および５６〜５９の内の２つの８ビットデータポートのみがバス６０の各８ビットに結合されているからである。
【００５１】
図１および図５を参照すると、メモリバンク５０はチップ選択信号６４によって選択される。チップ選択信号６４に対応する、レジスタ８４はバス負荷モード（ビット９０）、アドレス範囲（ビット１５０）およびチップ選択信号６４およびメモリバンク５０へのアクセスの他の特性（ビット９４）を決定するために使用される。メモリバンク５５はチップ選択信号６５によって選択される。チップ選択信号６５に対応する、レジスタ８５はバス負荷モード（ビット９１）、アドレス範囲（ビット１５１）およびチップ選択信号６５およびメモリバンク５５へのアクセスの他の特性（ビット９５）を決定するために使用される。
【００５２】
図１を参照すると、バス負荷モードビット９０は％００にプログラムされて、メモリバンク５０へのアクセスがアドレス値［０：３１］を転送するためのアドレスバスとしてバス６０［０：３１］を使用しかつデータ値［０：３１］を転送するためのデータバスとしてバス６２［０：３１］を使用するようにされる。バス負荷モードビット９１は％００にプログラムされて、メモリバンク５５へのアクセスがアドレス値［０：３１］を転送するためのアドレスバスとしてバス６０［０：３１］を使用しかつデータ値［０：３１］を転送するためにデータバスとしてバス６２［０：３１］を使用するようにされる。したがって、図１に示されるデータ処理システム１１については、バス６０は３２ビットのアドレス値を転送するためにのみ使用され、かつバス６２は３２ビットのデータ値を転送するためにのみ使用される。データ処理システム１１はしたがって専用のアドレスおよびデータバスを使用する従来技術のデータ処理システムと同様に機能する。しかしながら、不幸なことにバス６０を専用のアドレスバスとしてかつバス６２を専用のデータバスとして使用することにより、バス６０上のバス負荷（すなわち、８つの負荷）はバス６２上のバス負荷（すなわち、２つの負荷）よりずっと大きくなる。
【００５３】
データ処理システム１３（図２を参照）はバス６０および６２上のバス負荷をバランスさせるためにどのように本発明が使用されるかを示す。図２のデータ処理システム１３は図１におけるものと同じメモリバンク５０および５５ならびに同じデータプロセッサ１０を使用することができる。しかしながら、図２においては、本発明はバス６０および６２の機能を異なるバスサイクルについて変えることができる。
【００５４】
図２を参照すると、バス負荷モードビット９０は％００にプログラムされて、メモリバンク５０へのアクセスがアドレス値［０：３１］を転送するためにアドレスバスとしてバス６０［０：３１］を使用しかつデータ値［０：３１］を転送するためにデータバスとしてバス６２［０：３１］を使用するようにされる。バス負荷モードビット９１は％１１にプログラムされて、メモリバンク５５へのアクセスがアドレス値［０：３１］を転送するためにアドレスバスとしてバス６２［０：３１］を使用しかつデータ値［０：３１］を転送するためにデータバスとしてバス６０［０：３１］を使用するようにされる。したがって、図２に示されるデータ処理システム１３に対しては、バス６０は３２ビットのアドレス値または３２ビットのデータ値を転送するために使用でき、かつバス６２は３２ビットのアドレス値または３２ビットのデータ値を転送するために使用できる。したがって、データ処理システム１３は専用のアドレスおよびデータバスを使用しない。その結果、バス６０上のバス負荷（すなわち、５つの負荷）はバス６２上のバス負荷（すなわち、５つの負荷）と等化することができる。
【００５５】
図２を参照すると、データ処理システム１３は図１のデータ処理システム１１よりもずっと均一なバス負荷を有する。バス６０［０：３１］は５つの負荷を有し、かつバス６２［０：３１］も５つの負荷を有する。バス６０に注目すると、メモリ５１〜５４の各々の３２ビットのアドレスポートはバス６０のすべての３２ビットに結合され、かつメモリ５６〜５９の内の１つのみのデータポートがバス６０の各々の８ビットに結合されている。また、同様に、バス６２を参照すると、バス６２［０：３１］は５つの負荷を有しているが、それはメモリ５６〜５９の各々の３２ビットのアドレスポートはバス６２のすべての３２ビットに結合され、かつメモリ５１〜５４の内の１つのみのデータポートがバス６２の各々の８ビットに結合されているからである。
【００５６】
図２および図５を参照すると、メモリバンク５０はチップ選択信号６４によって選択される。チップ選択信号６４に対応する、レジスタ８４はバス負荷モード（ビット９０）、アドレス範囲（ビット１５０）およびチップ選択信号６４およびメモリバンク５０へのアクセスの他の特性（ビット９４）を決定するために使用される。メモリバンク５５はチップ選択信号６５によって選択される。チップ選択信号６５に対応する、レジスタ８５はバス負荷モード（ビット９１）、アドレス範囲（ビット１５１）およびチップ選択信号６５およびメモリバンク５５へのアクセスの他の特性（ビット９５）を決定するために使用される。
【００５７】
データ処理システム１５（図３を参照）はもし両方の非多重化周辺装置（例えば、メモリ５１〜５４および５６〜５９）が多重化された周辺装置（例えば、集積回路７０および７２）と共に使用されれば、バス６０および６２上のバス負荷をバランスさせるためにどのように本発明が使用できるかを示す。図３のデータ処理システム１５は図１と同じメモリバンク５０および５５ならびに同じデータプロセッサ１０を使用することができる。しかしながら、図３においては、本発明はバス６０および６２の機能を異なるバスサイクルに対して変更できるようにする。
【００５８】
図３を参照すると、バス負荷モードビット９０は％００にプログラムされて、メモリバンク５０へのアクセスがアドレス値［０：３１］を転送するためにアドレスバスとしてバス６０［０：３１］を使用しかつデータ値［０：３１］を転送するためにデータバスとしてバス６２［０：３１］を使用するようにされる。バス負荷モードビット９１は％１１にプログラムされて、メモリバンク５５へのアクセスがアドレス値［０：３１］を転送するためにアドレスバスとしてバス６２［０：３１］を使用しかつデータ値［０：３１］を転送するためにデータバスとしてバス６０［０：３１］を使用するようにされる。バス負荷モードビット９２は％０１にプログラムされて、集積回路７０がアドレス値［０：３１］およびデータ値［０：３１］の双方を転送するためにアドレスおよびデータバスの双方として多重化方式でバス６０［０：３１］を使用するようにされる。バス６２［０：３１］は集積回路７０へのアクセスのためには使用されない。バス負荷モードビット９３は％１０にプログラムされて、集積回路７２へのアクセスがアドレス値［０：３１］およびデータ値［０：３１］の双方を転送するためにアドレスおよびデータバスの双方として多重化方式でバス６２［０：３１］を使用するようにされる。バス６０［０：３１］は集積回路７２へのアクセスのためには使用されない。
【００５９】
したがって、図３に示されるデータ処理システム１５については、バス６０は非多重化アドレス値、非多重化データ値、多重化アドレスおよびデータ値を転送するために使用されるか、あるいは何らの値も転送しないように使用される。同様に、バス６２は非多重化アドレス値、非多重化データ値、多重化アドレスおよびデータ値を転送するために使用されるか、あるいは何らの値も転送しないようにされる。したがって、データ処理システム１５は専用のアドレスおよびデータバスを使用せず、かつ専用の非多重化または多重化バスを使用しない。その結果、バス６０上のバス負荷（すなわち、６つの負荷）はバス６２上のバス負荷（すなわち、６つの負荷）に等化することができる。
【００６０】
図３を参照すると、データ処理システム１５もまた図１のデータ処理システム１１よりもずっと均一なバス負荷を有している。バス６０［０：３１］は６つの負荷を有し、かつバス６２［０：３１］も６つの負荷を有している。メモリ５１〜５４および５６〜５９は図２のデータ処理システム１３と同様にバス６０および６２に結合される。しかしながら、図３のデータ処理システム１５は図２において達成されたバランスしたバス負荷と干渉することなく２つの多重化された周辺装置７０および７２をどのようにデータ処理システム１５に加えることができるかを示している。バス６０を参照すると、図２からの同じ５つの負荷に加えて、図３のバス６０はまた６つの負荷を有しており、それは集積回路７０の多重化されたアドレス／データポートはバス６０のすべての３２ビットに結合されているからである。同様に、バス６２を参照すると、図２からの同じ５つの負荷に加えて、図３のバス６２はまた６つの負荷を有しており、それは集積回路７２の多重化されたアドレス／データポートがバス６２の３２ビットすべてに結合されているからである。
【００６１】
図３および図５を参照すると、メモリバンク５０はチップ選択信号６４によって選択される。チップ選択信号６４に対応する、レジスタ８４はバス負荷モード（ビット９０）、アドレス範囲（ビット１５０）およびチップ選択信号６４およびメモリバンク５０へのアクセスの他の特性（ビット９４）を決定するために使用される。メモリバンク５５はチップ選択信号６５によって選択される。チップ選択信号６５に対応する、レジスタ８５はバス負荷モード（ビット９１）、アドレス範囲（ビット１５１）およびチップ選択信号６５およびメモリバンク５０へのアクセスの他の特性（ビット９５）を決定するために使用される。チップ選択信号６６に対応する、レジスタ８６はバス負荷モード（ビット９２）、アドレス範囲（ビット１５２）およびチップ選択信号６６および集積回路７０へのアクセスの他の特性（ビット９６）を決定するために使用される。チップ選択信号６７に対応する、レジスタ８７はバス負荷モード（ビット９３）、アドレス範囲（ビット１５３）、およびチップ選択信号６７および集積回路７２へのアクセスの他の特性（ビット９７）を決定するために使用される。
【００６２】
図４に示される回路の動作につき説明する。ＣＰＵ１２（図１〜図３を参照）は外部バスサイクルを開始することができる。外部バスサイクルはバス６０および６２によってデータバス１０の外部に駆動されるバスサイクルである。ＣＰＵ１２はアドレス値、対応するデータ値、および適切な制御信号をバス２４上にドライブすることによって外部バスサイクルを開始する。比較回路１０１はバス２４からのアドレス値およびレジスタ８０からのアドレス範囲ビット１５０〜１５３を受信する。比較回路１０１は次に受信したアドレス値がどのアドレス範囲に関連しているかを決定する。本発明の１つの実施形態では、比較回路１０１はバス２４からのアドレス値の少なくとも一部をレジスタ８０からの各々の組のアドレス範囲ビット１５０〜１５３と比較する。アドレス範囲ビット１５０はアドレス範囲を特定するために任意の方法および任意の数のビットフィールドを使用できる。
【００６３】
比較回路１０１は次に制御信号１２１を制御回路１０２に転送する。制御信号１２１は制御回路１０２に対しどのアドレス範囲、かつしたがってどのチップ選択およびレジスタ８０の内のどの１つが使用されるかを指示する。制御回路１０２は次に制御信号１１８を、どのチップ選択信号が肯定されるべきかを選択するために、チップ選択発生回路１０４に送る。制御回路１０２はまたレジスタ８０の内のどれが使用されるかを選択するために導体１２２によってレジスタ８０に制御信号を送る。例えば、もし受信されたアドレス値がアドレス範囲ビット１５０によって特定されるアドレス範囲内にあれば、制御回路１０２はレジスタ８４を選択しかつ導体１２２によって他のチップ選択制御ビット９４を受信することになる。さらに、バス負荷制御ビット９０が選択導体１１４によってバス結合回路１００に与えられる。制御回路１０２は導体１１６によってバス結合回路１００にタイミングまたは他の制御情報を提供することができる。
【００６４】
バス負荷制御ビット９０に基づき、バス結合回路１００はバス２４のアドレス導体１１０をバス６０に結合するかあるいはバス６２に結合するかを決定する。同様に、バス負荷制御ビット９０に基づき、バス結合回路はバス２４のデータ導体１１２をバス６０に結合するかあるいはバス６２に結合するかを決定する。さらに、バス負荷制御ビット９０はバス結合回路１００がアドレスおよびデータ値を同じバスによって（すなわち、バス６０または６２の内の１つに多重化して）あるいは異なるバスにより（すなわち、バス６０および６２の双方によって非多重化により）提供するかを決定する。
【００６５】
複数のターミナル１２４はデータプロセッサ１０の外部にバス６０を提供するために使用される。複数のターミナル１２６はデータプロセッサ１０の外部にバス６２を提供するために使用される。また、複数のターミナル１２８はデータプロセッサ１０の外部にチップ選択信号６４〜６７を提供するために使用される。
【００６６】
本発明が特定の実施形態に関して図示されかつ説明されたが、当業者にはさらに他の変更および改善を成すことができる。したがって、この発明は示された特定の形式に制限されるものではなくかつ添付の特許請求の範囲がこの発明の範囲から離れることのないすべての変更をカバーすることが理解されるべきである。
【００６７】
【発明の効果】
以上のように、本発明によれば、データ処理システムにおいて、大きなコストアップを生じることなく、バス負荷を種々のバスに均等に分配することができ、データ処理システムの性能をいっそう向上させることが可能になる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係わるデータ処理システム１１を示すブロック図である。
【図２】本発明の別の実施形態に係わるデータ処理システム１３を示すブロック図である。
【図３】本発明のさらに別の実施形態に係わるデータ処理システム１５を示すブロック図である。
【図４】図１〜図３に示される本発明に係わるデータ処理システムのシステム統合回路２２の一部を示すブロック図である。
【図５】本発明の一実施形態に係わる図４のレジスタ８０を示すブロック図である。
【符号の説明】
１０  データプロセッサ
１１，１３，１５  データ処理システム
１２  中央処理ユニット
２２  システム統合回路
２４  バス
５０，５５  メモリバンク
５１，５２，５３，５４，５６，５７，５８，５９  メモリ
６０  アドレスバス
６２  データバス
７０，７２  集積回路
８０  レジスタ
１００  バス結合回路
１０１  比較回路
１０２  制御回路
１０４  チップ選択発生回路
１２４，１２６，１２８  ターミナル
【図１】
0003616453.tif 000006
【図２】
0003616453.tif 000007
【図３】
0003616453.tif 000008
【図４】
0003616453.tif 000009
【図５】
0003616453.tif 000010