(57)【特許請求の範囲】
【請求項１】
ゲート電極が走査線に接続され、ソース電極・ドレイン電極の一方が信号線に接続されたｎ型ＭＯＳランジスタと、
入力電極が前記ｎ型ＭＯＳトランジスタのソース電極・ドレイン電極の他方に接続され、出力電極が画素電極に接続され、正負電源線の一方が前記走査線に接続されたアナログアンプ回路と、
前記アナログアンプ回路の入力電極と電圧保持容量電極との間に形成された電圧保持容量と、
前記画素電極と対向電極との間でスイッチングさせる液晶素子とで構成されているアクティブマトリクス型液晶表示装置において、
前記走査線を形成する材料の抵抗値Ｒが、
ＶｇＬ＝Ｉ×Ｒ×ｎ×（ｎ−１）／２＋Ｉ×Ｒ０×ｎ＋Ｖｇ０及びＶｇＬ−ＶｄＬ＜Ｖｔ（ただし、ｎは画素数、Ｉは走査線に流れ込む一画素当りの平均電流、Ｖｇ０は入力電極に入力される電圧、Ｒ０は入力電極から１画素目までの走査線抵抗、Ｖｔはスイッチングトランジスタの閾値、ＶｇＬは走査線信号の最小電圧、ＶｄＬはデータ信号の最小電圧）を満たすことを特徴とする液晶表示装置。
【請求項２】
ゲート電極が走査線に接続され、ソース電極・ドレイン電極の一方が信号線に接続されたｎ型ＭＯＳランジスタと、
入力電極が前記ｎ型ＭＯＳトランジスタのソース電極・ドレイン電極の他方に接続され、出力電極が画素電極に接続され、正負電源線の一方が前記走査線に接続されたアナログアンプ回路と、
前記アナログアンプ回路の入力電極と電圧保持容量電極との間に形成された電圧保持容量と、
前記画素電極と対向電極との間でスイッチングさせる液晶素子とで構成されているアクティブマトリクス型液晶表示装置において、
前記走査線を駆動するゲートドライバのローレベル側電源が負電源であり、
走査線信号の最小電圧ＶｇＬが、
ＶｇＬ＝Ｉ×Ｒ×ｎ×（ｎ−１）／２＋Ｉ×Ｒ０×ｎ＋Ｖｇ０及びＶｇＬ−ＶｄＬ＜Ｖｔ（ただし、ｎは画素数、Ｒは走査線の抵抗、Ｉは走査線に流れ込む一画素当りの平均電流、Ｖｇ０は入力電極に入力される電圧、Ｒ０は入力電極から１画素目までの走査線抵抗、Ｖｔはスイッチングトランジスタの閾値、ＶｄＬはデータ信号の最小電圧）を満たすことを特徴とする液晶表示装置。
【請求項３】
ゲート電極が走査線に接続され、ソース電極・ドレイン電極の一方が信号線に接続されたｐ型ＭＯＳランジスタと、
入力電極が前記ｐ型ＭＯＳトランジスタのソース電極・ドレイン電極の他方に接続され、出力電極が画素電極に接続され、正負電源線の一方が前記走査線に接続されたアナログアンプ回路と、
前記アナログアンプ回路の入力電極と電圧保持容量電極との間に形成された電圧保持容量と、
前記画素電極と対向電極との間でスイッチングさせる液晶素子とで構成されているアクティブマトリクス型液晶表示装置において、
前記走査線を形成する材料の抵抗値Ｒが、
ＶｇＨ＝Ｉ×Ｒ×ｎ×（ｎ−１）／２＋Ｉ×Ｒ０×ｎ＋Ｖｇ０及びＶｇＨ−ＶｄＨ＞Ｖｔ（ただし、ｎは画素数、Ｉは走査線に流れ込む一画素当りの平均電流、Ｖｇ０は入力電極に入力される電圧、Ｒ０は入力電極から１画素目までの走査線抵抗、Ｖｔはスイッチングトランジスタの閾値、ＶｇＨは走査線信号の最大電圧、ＶｄＨはデータ信号の最大電圧）を満たすことを特徴とする液晶表示装置。
【請求項４】
ゲート電極が走査線に接続され、ソース電極・ドレイン電極の一方が信号線に接続されたｐ型ＭＯＳランジスタと、
入力電極が前記ｐ型ＭＯＳトランジスタのソース電極・ドレイン電極の他方に接続され、出力電極が画素電極に接続され、正負電源線の一方が前記走査線に接続されたアナログアンプ回路と、
前記アナログアンプ回路の入力電極と電圧保持容量電極との間に形成された電圧保持容量と、
前記画素電極と対向電極との間でスイッチングさせる液晶素子とで構成されているアクティブマトリクス型液晶表示装置において、
前記走査線を駆動するゲートドライバのハイレベル側電源が、全ての画素において、データ信号電圧の最大値と前記ｐ型ＭＯＳトランジスタのしきい値との和よりもゲート走査電圧が高くなるような電圧を供給できるように、
走査線信号の最大電圧ＶｇＨが、
ＶｇＨ＝Ｉ×Ｒ×ｎ×（ｎ−１）／２＋Ｉ×Ｒ０×ｎ＋Ｖｇ０及びＶｇＨ−ＶｄＨ＞Ｖｔ（ただし、ｎは画素数、Ｒは走査線の抵抗、Ｉは走査線に流れ込む一画素当りの平均電流、Ｖｇ０は入力電極に入力される電圧、Ｒ０は入力電極から１画素目までの走査線抵抗、Ｖｔはスイッチングトランジスタの閾値、ＶｄＨはデータ信号の最大電圧）を満たすことを特徴とする液晶表示装置。
【請求項５】
前記走査線を形成する材料の抵抗値はデータ信号線数の自乗に略反比例することを特徴とする請求項１から４のいずれかに記載の液晶表示装置。
【請求項６】
前記走査線に接続される電源線を、当該画素が接続された走査線に接続するか又は当該画素が接続された走査線の隣接走査線に接続し、
前記走査線に接続されない方の電源線を、専用の配線で接続するか又は前記電圧保持容量電極若しくは前記対向電極に接続することを特徴とする請求項１から５のいずれかの項に記載の液晶表示装置。
【請求項７】
一走査線当たりのデータ信号線数がｎ本の場合、前記走査線の抵抗率が約１４０／（ｎ×ｎ）［Ω・ｃｍ］以下であることを特徴とする請求項１または３のいずれかに記載の液晶表示装置。
【請求項８】
一走査線当たりのデータ信号線数が１９２０本以上の場合、前記走査線の抵抗率が約７×１０−５［Ω・ｃｍ］以下であることを特徴とする請求項１または３のいずれかに記載の液晶表示装置。
【請求項９】
一走査線当たりのデータ信号線数が３０７２本以上の場合、前記走査線の抵抗率が約３×１０−５［Ω・ｃｍ］以下であることを特徴とする請求項１または３のいずれかに記載の液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プロジェクタ、ノートＰＣ、モニタ等に用いられるアクティブマトリクス型液晶表示装置に関するものである。
【０００２】
【従来の技術】
現在、液晶表示装置の主流は、薄膜トランジスタで駆動するアクティブマトリクス型である。図２１はツイステッドネマティック液晶（ＴＮ液晶）を用いた場合のアクティブマトリクス型液晶表示装置の一画素分の等価回路の例を示したものである。
同図に示すように、スイッチング用トランジスタ（Ｑｎ）２１０１のゲート電極にゲート走査線１４０１を、ソース電極にデータ信号線１０２を、ドレイン電極に液晶１０９の画素電極１０８を接続して、対向電極１０７との間で液晶に電圧を印加し、駆動する構成になっている。
【０００３】
また、通常、画素電極１０８と電圧保持容量電極１０５の間には電圧保持容量１０６が形成される。この時のゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、画素電極の電圧Ｖｐｉｘの一般的なタイミングチャートを図２２に示す。
ゲート走査電圧Ｖｇが水平走査期間中、ハイレベルＶｇＨとなることによって、トランジスタ（Ｑｎ）２１０１はオン状態となり、信号線に入力されているデータ信号Ｖｄがトランジスタ（Ｑｎ）２１０１を経由して画素電極１０８に転送される。水平走査期間が終了し、ゲート走査電圧Ｖｇがローレベルとなると、トランジスタ（Ｑｎ）２１０１はオフ状態となり、画素電極１０８に転送されたデータ信号は電圧保持容量１０６および液晶容量により保持される。
【０００４】
この際、画素電圧Ｖｐｉｘは、トランジスタ（Ｑｎ）２１０１がオフ状態になる時刻において、トランジスタ（Ｑｎ）２１０１のゲート・ソース間容量を経由してフィードスルー電圧と呼ばれる電圧シフトを起こす。これは図２２では、Ｖｆ１、Ｖｆ２、Ｖｆ３で示されている。この電圧シフトの量は、電圧保持容量１０６の値を大きくすることにより小さくすることができる。
【０００５】
画素電圧Ｖｐｉｘは、次の水平走査期間において、再びゲート走査電圧Ｖｇがハイレベルとなり、トランジスタ（Ｑｎ）２１０１がオン状態になるまで保持される。この際、保持期間において、画素電圧Ｖｐｉｘは、各フィールドで、それぞれΔＶ１、ΔＶ２、ΔＶ３だけ変動する。これは、液晶の応答に従って液晶の容量が変化することに起因している。通常、この変動ができるだけ小さくなるように、電圧保持容量１０６を画素容量Ｃｐｉｘに対し、２〜３倍以上の大きな値で設計される。以上説明したようにして、図２１に示した画素回路構成によりＴＮ液晶を駆動することができる。
【０００６】
しかしながら、こうした蓄積容量を用いても原理的に電荷保持機能の低下防止には限界があり、また、高集積化されたマトリクス表示装置において、電圧変動を抑制し得る程大面積の容量を画素毎に設けることは、データ信号ドライバやスイッチングトランジスタ（Ｑｎ）２１０１に対する負荷を増すとともに、画素開口率の低下という問題を生じさせる。
【０００７】
また、液晶表示装置の高性能化を図るため種々の液晶材料が研究開発されているが、その中には、偏光板を使用しないため光の透過率が高くなる高分子液晶材料、高速応答性・高視野角特性を備えた強誘電性液晶、反強誘電性液晶などの分極を有する液晶材料、ＯＣＢモード液晶材料等が存在する。ところが、例えば高分子液晶材料は比抵抗が小さく、ＴＮ液晶に比較してリーク電流が大きくなるため、保持期間中の画素電圧変動が大きくなる。分極を有する液晶材料においても同様に、分極により生じる電荷の再分配などにより、保持期間中の画素電圧変動がＴＮ液晶の場合より増大するため、従来の画素構成ではこうした液晶材料を使用した表示装置の実用化は困難である。
【０００８】
こうした問題を解決するための方法として、図２１の回路にソースフォロワ型のアンプを併用することで、保持期間中の画素電圧Ｖｐｉｘを一定に保つ構成が提案されている。しかしながら、例えば特開平２−２７２５２１号公報、特開平７−２０８２０号公報、特開平１０−１４８８４８号公報などで提案されている、ソースフォロワ型アンプ回路の正電源（ＶＤＤ）ラインと負電源（ＶＳＳ）ラインを通常のバスラインとは別に設ける構成では、回路構成が複雑となり、開口率も低下してしまう。
【０００９】
前記特開平１０−１４８８４８号公報においては、複数行で電源ラインを共有して省スペース化を図るなどしているが、配線本数の増加が必然的に生じる。他方、特開平１−２９２９７９号公報、特開平５−１７３１７５号公報、特開平１１−３２６９４６号公報などにおいては、アンプ回路の負電源線または正電源線のどちらか一方をゲート走査線に接続することで、特別なバスラインを不要にする構成が提案されている。この方法によれば、開口率をそれ程低下させない簡素な構成で、保持期間中の画素電圧Ｖｐｉｘを一定に保つことができる。
【００１０】
図２３は、このような省電源線型アナログアンプ回路付き画素回路構成の一例を示す図である。
同図に示すように、スイッチング用トランジスタ（Ｑｎ）２３０１のゲート電極に走査線１４０１を、ソース電極に信号線１０２を、アナログアンプ回路２３０２の入力電極に前記トランジスタ（Ｑｎ）２３０１のドレイン電極を、出力電極に液晶１０９の画素電極１０８を、正負電源線の一方を前記走査線１２０１に接続して、対向電極１０７との間で液晶に電圧を印加し駆動する構成になっている。
【００１１】
通常、画素電極１０８と電圧保持容量電極１０５の間には電圧保持容量１０６が形成される。アナログアンプ回路２３０２のもう一方の電源線は、別に設けたアンプ電源電極１１０に接続するか、あるいは回路構成を簡素にするため、電圧保持容量電極１０５など既存の電極に接続する。図２３には電源電極２３０３を設けた場合を示している。この回路の動作は基本的には図２１、図２２で説明した場合と同様であるが、スイッチングトランジスタがオフ状態にある時、アナログアンプ回路２３０２により液晶１０９に所定の電圧が印加され続けるため、図２２で生じている電圧変動ΔＶ１、ΔＶ２、ΔＶ３を抑制することができる。
【００１２】
【発明が解決しようとする課題】
以上説明したように、従来の画素構成にアナログアンプ回路を併用し、このアナログアンプ回路の電源線の一方をゲート走査線に接続した構成にすれば、ＴＮ液晶のみならず、高分子液晶材料のような低比抵抗材料や、強誘電液晶・反強誘電性液晶のような分極を有する液晶材料においても、簡素な回路構成で、開口率をそれ程低下させることなく、液晶画素電位の変動を抑制することが可能であるが、この画素構成で表示を行う場合、以下に述べる問題が発生する。
【００１３】
図２１に示した従来の画素構成においては、ゲート走査線に接続されているのはスイッチングトランジスタ（Ｑｎ）１０１のゲート電極のみであるが、図２３の構成においては、アナログアンプ回路２３０２を通じて、アンプの正電源側から負電源側に対して常に電流が供給されるため、スイッチングトランジスタがオフ状態にある時、ゲート走査線の電位は、ｎ型ＭＯＳではゲートドライバのローレベル側電源電圧に対してプラスに、ｐ型ＭＯＳではゲートドライバのハイレベル側電源電圧に対してマイナスに、それぞれシフトしてしまう。この電圧シフト量は画素数に対して単調に増加するため、高解像度パネルにおいては、ゲート走査電位のローレベルがスイッチングトランジスタのしきい値を越えてしまい、画素選択が正常に行われなくなるという問題が生じる。
【００１４】
従って、本発明の目的は、保持期間中の画素電圧変動を抑制するためにアナログアンプ回路が付加され、このアナログアンプ回路の電源線がゲート走査線に接続された構成の画素回路において、上述の如く生じるゲート走査電位の変動を低減し、スイッチングトランジスタのオン・オフが適正に行われるようにすることで、回路の簡素化、表示部の高開口率化を保ちつつ、画素電圧の変動を抑制し、また分極を有する液晶材料や比抵抗の小さな液晶材料を使用できる液晶表示装置を提供することである。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、本発明による第１の液晶表示装置は、ゲート電極が走査線に接続され、ソース電極・ドレイン電極の一方が信号線に接続されたＭＯＳトランジスタと、入力電極が前記ＭＯＳトランジスタのソース電極・ドレイン電極の他方に接続され、出力電極が画素電極に接続され、正負電源線の一方が前記走査線に接続されたアナログアンプ回路と、前記アナログアンプ回路の入力電極と電圧保持容量電極との間に形成された電圧保持容量と、前記画素電極と対向電極との間でスイッチングさせる液晶素子とで構成されているアクティブマトリクス型液晶表示装置において、前記走査線を形成する材料が、抵抗値の小さいメタルまたはメタルシリサイドを含んでいることを特徴とするものである。
【００１６】
本発明による第２の液晶表示装置は、ゲート電極が走査線に接続され、ソース電極・ドレイン電極の一方が信号線に接続されたｎ型ＭＯＳランジスタと、入力電極が前記ｎ型ＭＯＳトランジスタのソース電極・ドレイン電極の他方に接続され、出力電極が画素電極に接続され、正負電源線の一方が前記走査線に接続されたアナログアンプ回路と、前記アナログアンプ回路の入力電極と電圧保持容量電極との間に形成された電圧保持容量と、前記画素電極と対向電極との間でスイッチングさせる液晶素子とで構成されているアクティブマトリクス型液晶表示装置において、前記走査線を駆動するゲートドライバのローレベル側電源が負電源であることを特徴とするものである。
【００１７】
本発明による第３の液晶表示装置は、ゲート電極が走査線に接続され、ソース電極・ドレイン電極の一方が信号線に接続されたｐ型ＭＯＳランジスタと、入力電極が前記ｐ型ＭＯＳトランジスタのソース電極・ドレイン電極の他方に接続され、出力電極が画素電極に接続され、正負電源線の一方が前記走査線に接続されたアナログアンプ回路と、前記アナログアンプ回路の入力電極と電圧保持容量電極との間に形成された電圧保持容量と、前記画素電極と対向電極との間でスイッチングさせる液晶素子とで構成されているアクティブマトリクス型液晶表示装置において、前記走査線を駆動するゲートドライバのハイレベル側電源が、全ての画素において、データ信号電圧の最大値と前記ｐ型ＭＯＳトランジスタのしきい値との和よりもゲート走査電圧が高くなるような電圧を供給できることを特徴とするものである。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
先ず、本発明を原理的に説明する。
図２０は、図２３のような、アナログアンプ回路の電源線の一方をゲート走査線に接続した画素構成を持つ液晶表示装置の一走査線を、電流源を用いた等価回路で表した図である。
各画素毎にアナログアンプ回路を通じてゲート走査線に供給される電流を、電流源（Ｉ１、Ｉ２、Ｉ３・・・Ｉｎ）で置き換えている。走査線１０１のビットピッチ当たりの抵抗をＲ、ビット総数をｎ、入力電極２００１に入力される電圧をＶｇ０（ゲートドライバの電源電圧に相当し、スイッチングトランジスタがｎ型ＭＯＳの場合はローレベル側電源電圧、ｐ型ＭＯＳの場合はハイレベル側電源電圧になる）、入力電極２００１の側から数えてｋ番目の電流源Ｉｋと走査線１４０１との接続点Ｘｋでの電位をＶｋ（ｋ番目のビットにおけるゲート走査電位に相当）、入力電極２００１と最初の電流流入点Ｘ１の間の抵抗をＲ０とする。
【００１９】
ここで、電流源から供給される電流が全て一定値Ｉであると仮定しても現象の本質は変わらない。この場合、ｋ番目のビットにおけるゲート走査線電位Ｖｋは、以下の（１）式で表される。
Vk=-I*R*k2/2+I*R*(n-0.5)*k+I*R*n+I*R0*n+Vg0 ・・・（１）
【００２０】
スイッチングトランジスタがｎ型ＭＯＳの場合はＩ＞０なので、走査線電位Ｖｋはビット数ｋの増加に対し、ビット総数ｎまで単調に増加する。ｐ型ＭＯＳの場合はＩ＜０であるので、逆に単調に減少する。ｋ＝ｎの時、（１）式は以下の（２）式のようになる。
Vn=I*R*n*(n+1)/2+I*R0*n+Vg0 ・・・（２）
【００２１】
図２３において、スイッチングトランジスタ（Ｑｎ）２３０１がｎ型ＭＯＳの場合を考える。この回路が正常なスイッチング動作を行うには、ゲート走査電圧のローレベルＶｇＬ、データ信号電圧のローレベルＶｄＬ、トランジスタ２３０１のしきい値Ｖｔの間には、少なくとも以下の（３）式が成り立つ必要がある。
ＶｇＬ−ＶｄＬ＜Ｖｔ・・・（３）
【００２２】
ここで、先ほど述べたようにＶｇＬ≦Ｖｎであるから、ＶｇＬ＝Ｖｎの場合について（３）式が成立すれば、全てのビットについて（３）式が成立する。（２）式からＶｎはゲート走査線のビットピッチ当たりの抵抗Ｒに対して単調増加であるから、ゲート走査線の抵抗を下げることが有効である。またＶｇ０を小さくすることも効果がある。
【００２３】
スイッチングトランジスタ２３０１がｐ型ＭＯＳの場合、ゲート走査電位のハイレベルＶｇＨ、データ信号電圧のハイレベルＶｄＨとして、正常なスイッチング動作のためには、少なくとも以下の（４）式が成り立つ必要がある。
Ｖｔ＜ＶｇＨ−ＶｄＨ・・・（４）
【００２４】
ここで、Ｖｎ≦ＶｇＨであるから、ＶｇＨ＝Ｖｎの場合について（４）式が成立すればよい。（２）式から、走査線の配線抵抗を小さくすること、Ｖｇ０を大きくすることが有効であることが分かる。
【００２５】
本発明の実施の形態では、ゲート走査線の形成材料の一部または全部に、抵抗値の小さなメタルまたはメタルシリサイドを用いている。このため、非選択時のゲート走査電位の変動量を抑制し、正常なスイッチング動作を行うことが可能である。
【００２６】
また、スイッチングトランジスタがｎ型ＭＯＳの場合には、ゲートドライバのローレベル側電源に負電源を用いているので、ゲート走査電位のローレベルの最大値が小さくなり、やはり正常なスイッチング動作を行うことが可能である。
【００２７】
また、スイッチングトランジスタがｐ型ＭＯＳの場合には、ゲートドライバのハイレベル電源電圧を、ゲート走査電位の電圧降下を予め見込んで、高出力側にシフトさせているので、ゲート走査電位のハイレベルの最小値が大きくなり、やはり正常なスイッチング動作を行うことが可能である。
【００２８】
次に、本発明の第１〜第３の実施の形態について図面を参照して詳細に説明する。
図１は、本発明の液晶表示装置の第１の実施の形態を示す図である。
図に示すように、本実施の形態の液晶表示装置は、ゲート電極が、少なくともメタルまたはメタルシリサイドを含む材料により形成された走査線１０１に接続され、ソース電極及びドレイン電極の一方が信号線１０２に接続されたＭＯＳ型トランジスタ（Ｑｎ）１０３と、入力電極がトランジスタ（Ｑｎ）１０３のソース電極及びドレイン電極の他方に接続され、出力電極が画素電極１０８に接続され、正負電源線のどちらか一方が前記走査線１０１に接続され、電源線の他方はアンプ電源電極Ｖａｍｐ１１０に接続されたアナログアンプ回路１０４と、このアナログアンプ回路１０４の入力電極と電圧保持容量電極１０５との間に形成された電圧保持容量１０６と、画素電極１０８と対向電極１０７との間でスイッチングさせる液晶１０９とで構成されている。
【００２９】
ここで、ＭＯＳ型トランジスタ（Ｑｎ）１０３及びアナログアンプ回路１０４は、ｐ−ＳｉＴＦＴで構成されている。また、アナログアンプ回路１０４のゲインは１倍に設定されている。
【００３０】
以下、この画素構成を用いた液晶表示装置の駆動方法を、図２を用いて説明する。図２は、図１に示した画素構成により液晶を駆動した場合の、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、アンプ入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャートを示したものである。ゲートドライバの負電源電圧をＶｇＬ０、ゲート走査電圧のローレベル電圧をＶｇＬとする。
【００３１】
図２に示すように、ゲート走査電圧Ｖｇが水平走査の期間にハイレベルＶｇＨとなることによって、トランジスタ（Ｑｎ）１０３はオン状態となり、信号線に入力されているデータ信号Ｖｄがトランジスタ１０３を経由してアナログアンプ回路１０４の入力電極に転送される。水平走査期間が終了し、ゲートドライバから走査線１０１に対してローレベル電圧ＶｇＬ０が出力されると、トランジスタ（Ｑｎ）１０３はオフ状態となり、アナログアンプ回路の入力電極に転送されたデータ信号は電圧保持容量１０６により保持される。
【００３２】
この際、アンプ入力電圧Ｖａは、トランジスタ（Ｑｎ）がオフ状態になる時刻において、トランジスタ（Ｑｎ）のゲート・ソース間容量を経由してフィードスルー電圧と呼ばれる電圧シフトを起こす。これは図２では、Ｖｆ１、Ｖｆ２、Ｖｆ３で示されている。
【００３３】
アンプ入力電圧Ｖａは、次のフィールド期間において再びゲート走査電圧Ｖｇがハイレベルとなり、トランジスタ（Ｑｎ）１０３が選択されるまで保持される。アナログアンプ回路１０４は、次のフィールドでアンプ入力電圧が変化するまでの間、その保持されたアンプ入力電圧Ｖａに応じたアナログ階調電圧を出力することができる。この保持期間中、走査線１０１には、アナログアンプ回路の正電源線から負電源線を経て常に電流が流入し、ゲート走査電圧Ｖｇのローレベル出力ＶｇＬをシフトさせる。これは図２ではΔＶｇＬ１、ΔＶｇＬ２、ΔＶｇＬ３で示されている。
【００３４】
この結果、ＶｇＬは、ΔＶｇＬを正として、
ＶｇＬ＝ＶｇＬ０＋ΔＶｇＬ（１または２または３）・・・（５）
となる。ΔＶｇＬは同一走査線上においても画素毎に異なり、また同一画素においてはデータ信号電圧Ｖｄの値により変化する。本発明の第１の実施の形態においては、材料に抵抗の小さなメタル又はメタルシリサイドを用いて走査線の配線抵抗を低くしているため、ΔＶｇＬの絶対値が小さく、ＶｇＬの最大値が小さくなるので、正常なスイッチングの必要条件である、
ＶｇＬ−ＶｄＬ＜Ｖｔ・・・（３）
が成立している。
【００３５】
次に、本発明の第１の実施の形態の効果について説明する。
本実施の形態では、走査線１０１には、アナログアンプ回路１０４の正電源線から負電源線を経て常に電流が流入している。このため、ゲート走査電圧Ｖｇのローレベル出力が押し上げられてしまうこととなるが、この上昇量は走査線抵抗に応じて増加している。これに対し、本実施の形態のように、走査線を少なくともメタル又はメタルシリサイドを含む材料で形成することによって低抵抗化することにより、走査電圧Ｖｇのローレベル出力変動を小さく抑えることができ、スイッチング用ＭＯＳ型トランジスタ１０３の動作不良を防止できる。
【００３６】
これにより、水平走査期間終了後も、画素電極１０８はアナログアンプ回路１０４によって駆動されるので、従来技術で述べたような液晶の応答に伴う画素電圧Ｖｐｉｘの変動を無くすことができる。このため、高分子液晶、分極を有する強誘電液晶・反強誘電液晶、ＯＣＢ液晶等、従来技術において保持期間中に電圧変動が生じてしまう液晶材料をも使用することが可能となる。
【００３７】
更に、ＴＮ液晶等の他の液晶を駆動する場合についても、より正確な階調表示を実現し、画面のちらつきやコントラスト低下を抑制する効果が得られる。
また、アナログアンプ回路１０４の電源線の一方を走査線で兼用しているため、回路の簡素化を実現でき、画素開口率を余り低下させずに、前記の効果を得ることができる。
【００３８】
図３（ａ）は、本実施の形態の効果を示す走査線の配線抵抗と走査線ローレベル電圧の相関図である。ゲートドライバのハイレベル側電源電圧を１６Ｖ、ローレベル側電源電圧を０Ｖ、データ信号電圧のハイレベルを１１Ｖ、ローレベルを１Ｖ、一走査線当りのビット数を６４０として、配線のシート抵抗を変化させた場合の、６４０番目のビットにおける走査線ローレベル電圧の値をシミュレーションにより求めた。計算に使用したスイッチングＭＯＳ型トランジスタのしきい値Ｖｔｎは１Ｖである。
【００３９】
ゲート走査電圧のローレベルはシート抵抗の減少に伴い単調に減少しており、メタルまたはメタルシリサイドを用いることにより低抵抗の走査線を形成するという本実施の形態による有効性が示されている。また、スイッチング動作を正常に行うためには、ゲート走査電圧のローレベルが、少なくともデータ信号のローレベル電圧としきい値の和（図３の例では２Ｖ）より小さいことが必要である。図３（ａ）の例ではシート抵抗が少なくとも３Ω以下であり、これは、配線高さを５００ｎｍ〜１μｍ程度と仮定した時、１．５×１０−４〜３×１０−４〔Ω・ｃｍ〕以下の抵抗率に相当する。走査線を形成するメタルまたはメタルシリサイドは、例えば抵抗率が少なくともこの値以下であれば良い。
【００４０】
図３（ｂ）は、本実施の形態の効果を示すビット数と走査線ローレベル電圧の相関図である。シミュレーション条件は図３（ａ）の場合と同様で、加えてパネルの総配線長を一定としてビット数(データ信号線数)を変化させている。そのため、走査線のビットピッチ当りの抵抗は画素数に反比例している。ビット数が６４０の場合の配線シート抵抗を０．０６Ωと５Ωの２種類として、走査線ローレベル電圧の値をシミュレーションにより求めた。この場合、上述したようにＲ∝１／ｎであり、式（２）よりＶｎ∝Ｒ×ｎ＾２であるため、Ｖｎ∝ｎとなっているのが分かる。
【００４１】
配線高さを仮に５００ｎｍとすると、シート抵抗０．０６Ωは抵抗率３×１０−６〔Ω・ｃｍ〕に相当し、これはほぼＡｌの抵抗率に相当する。このように、本実施の形態の一例としてゲート走査線をＡｌで形成した場合、ビット数が６０００（＝２０００×ＲＧＢ）程度でも正常なスイッチングが可能となっている。
【００４２】
一方、シート抵抗が５Ωの場合は抵抗率２．５×１０−４〔Ω・ｃｍ〕に相当するが、正常なスイッチング動作が可能と思われるのはビット数がせいぜい３２０までの場合である。本実施の形態のように、走査線を形成する材料に、少なくともメタルまたはメタルシリサイドを用いることにより、ビット数が増加しても正常なスイッチングを行うことが可能である。
【００４３】
走査線の配線抵抗は、同一材料の場合でも線高・線幅等により変化するが、低抵抗化のために線高や線幅を極端に大きくすることは、断線や液晶の配向不良の原因となり、また開口率の低下を生じるため、避けた方が良く、そうした点でも本特許は有効である。
【００４４】
図４は、第１の実施の形態の変形例を示す一画素分の回路構成図である。
図に示すように、本例の液晶表示装置は、ゲート電極が、少なくともメタルまたはメタルシリサイドを含む材料により形成されたＮ番目（Ｎは２以上の整数）の走査線４０３に接続され、ソース電極及びドレイン電極の一方が信号線１０２に接続されたＭＯＳ型トランジスタ４０１と、入力電極が前記ＭＯＳ型トランジスタ４０１のソース電極及びドレイン電極の他方に接続され、正負電源線の一方が、少なくともメタルまたはメタルシリサイドを含む材料により形成された（Ｎ−１）番目の走査線４０４に接続され、電源線の他方はアンプ電源電極Ｖａｍｐ１１０に接続され、出力電極が画素電極１０８に接続されたアナログアンプ回路４０２と、このアナログアンプ回路４０２の入力電極と電圧保持容量電極１０５との間に形成された電圧保持容量１０６と、画素電極１０８と対向電極１０７との間でスイッチングさせる液晶１０９とで構成されている。
図４の変形例においても、図１の場合と同様の効果が得られる。
【００４５】
図５は、第１の実施の形態の他の変形例を示す一画素分の回路構成図である。図に示すように、本例の液晶表示装置は、ゲート電極が、少なくともメタルまたはメタルシリサイドを含む材料により形成された走査線１０１に接続され、ソース電極及びドレイン電極の一方が信号線１０２に接続されたＭＯＳ型トランジスタ（Ｑｎ）５０１と、入力電極がトランジスタ（Ｑｎ）５０１のソース電極及びドレイン電極の他方に接続され、出力電極が画素電極１０８に接続され、正負電源線のどちらか一方が前記走査線１０１に接続され、電源線の他方が電圧保持容量電極１０５に接続されたアナログアンプ回路５０２と、このアナログアンプ回路５０２の入力電極と前記電圧保持容量電極１０５との間に形成された電圧保持容量１０６と、画素電極１０８と対向電極１０７との間でスイッチングさせる液晶１０９とで構成されている。
【００４６】
この変形例においては、アナログアンプ回路５０２の正負いずれの電源線についても特別な配線が必要ないため、画素の回路構造を更に簡素にでき、開口率を高くすることができる。
【００４７】
図５の変形例においては、図１の効果に加えて、画素の回路構成を一層簡略でき、開口率を向上できるという効果も有する。
【００４８】
なお、アナログアンプ回路５０２の、走査線に接続されている電源線が、図４の変形例のように隣接する走査線に接続される形であっても良い。
【００４９】
上記図１、図４、図５の各変形例では、ＭＯＳ型トランジスタ（Ｑｎ）１０３、４０１、５０１及びアナログアンプ回路１０４、４０２、５０２は、ｐｏｌｙ−ＳｉＴＦＴで形成すると述べたが、ａ−ＳｉＴＦＴ、カドミウム・セレン薄膜トランジスタ等の他の薄膜トランジスタで形成しても良いし、単結晶シリコントランジスタで形成しても良い。
【００５０】
また、上記図１、図４、図５の各変形例では、画素の選択スイッチとして、ｎ型ＭＯＳトランジスタを採用しているが、ｐ型ＭＯＳトランジスタを採用しても良い。その場合、ゲート走査信号として、選択時にローレベル、非選択時にハイレベルとなるパルス信号を入力する。
【００５１】
また、上記図１、図４、図５の各変形例では、アナログアンプ回路１０４のゲインは１に設定されているが、画素電圧を入力電圧と異ならせるために、電圧増幅度を変化させても良い。
【００５２】
図６は、第１の実施の形態のさらに他の変形例を示す一画素分の回路構成図であり、図１のアナログアンプ回路１０４をトランジスタで構成する場合の具体的な構成例である。
図に示すように、本例の液晶表示装置は、ゲート電極が、少なくともメタルまたはメタルシリサイドを含む材料により形成された走査線１０１に接続され、ソース電極及びドレイン電極の一方が信号線１０２に接続されたｎ型ＭＯＳトランジスタ（Ｑｎ）６０１と、ゲート電極がそのｎ型トランジスタ（Ｑｎ）６０１のソース電極及びドレイン電極の他方に接続され、ソース電極及びドレイン電極の一方が走査線１０１に接続され、ソース電極及びドレイン電極の他方が画素電極１０８に接続されたｐ型ＭＯＳトランジスタ（Ｑｐ）６０２と、このｐ型ＭＯＳトランジスタ（Ｑｐ）６０２のゲート電極と電圧保持容量電極１０５との間に形成された電圧保持容量１０６と、画素電極１０８と電圧保持容量電極１０５の間に接続された抵抗（ＲＬ）６０３と、画素電極１０８と対向電極１０７との間でスイッチングさせる液晶１０９とで構成されている。
【００５３】
抵抗（ＲＬ）６０３は、半導体薄膜あるいは不純物ドーピングされた半導体薄膜で形成されている。
【００５４】
以下、図６に示した画素回路構成を用いた液晶表示装置の駆動方法について説明する。
図７は、図６に示した画素構成により液晶を駆動した場合の、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、ｐ型ＭＯＳトランジスタ（Ｑｐ）６０２のゲート電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャートを示したものである。ゲートドライバの負電源電圧をＶｇＬ０、ゲート走査電圧のローレベル電圧をＶｇＬとする。
【００５５】
図に示すように、ゲート走査電圧Ｖｇが水平走査の期間、ハイレベルＶｇＨとなることによって、ｎ型ＭＯＳトランジスタ（Ｑｎ）６０１はオン状態となり、信号線に入力されているデータ信号Ｖｄがｎ型ＭＯＳトランジスタ（Ｑｎ）６０１を経由してｐ型ＭＯＳトランジスタ（Ｑｐ）６０２のゲート電極に転送される。
【００５６】
一方、その水平走査期間において、画素電極１０８は、ｐ型ＭＯＳトランジスタ（Ｑｐ）６０２を経由してゲート走査電圧ＶｇＨが転送されることによりリセット状態となる。ここで、下記に述べるように、ｐ型ＭＯＳトランジスタ（Ｑｐ）６０２は、水平走査期間が終了した後、ソースフォロワ型のアナログアンプとして動作するが、水平走査期間において画素電圧ＶｐｉｘがＶｇＨとなることで、ｐ型ＭＯＳトランジスタ（Ｑｐ）６０２のリセットが同時に行われる。
【００５７】
水平走査期間が終了し、ゲート走査電圧Ｖｇがローレベルとなると、ｎ型ＭＯＳトランジスタ（Ｑｎ）６０１はオフ状態となり、ｐ型ＭＯＳトランジスタ（Ｑｐ）６０２のゲート電極に転送されたデータ信号は電圧保持容量１０６により保持される。この際、ｐ型ＭＯＳトランジスタ（Ｑｐ）６０２のゲート入力電圧Ｖａは、ｎ型ＭＯＳトランジスタ（Ｑｎ）６０１がオフ状態になる時刻において、ｎ型ＭＯＳトランジスタ（Ｑｎ）６０１のゲート・ソース間容量を経由してフィードスルー電圧と呼ばれる電圧シフトを起こす。これは図７では、Ｖｆ１、Ｖｆ２、Ｖｆ３で示されている。
【００５８】
ｐ型ＭＯＳトランジスタ（Ｑｐ）６０２のゲート入力電圧Ｖａは、次のフィールド期間において、再びゲート走査電圧Ｖｇがハイレベルとなり、ｎ型ＭＯＳトランジスタ（Ｑｎ）６０１が選択されるまで保持される。
【００５９】
一方、ｐ型ＭＯＳトランジスタ（Ｑｐ）６０２は、水平走査期間にリセットが完了しており、画素電極１０８をソース電極としたソースフォロワ型アナログアンプとして動作する。この際、電圧保持容量電極１０５には、ｐ型ＭＯＳトランジスタ（Ｑｐ）６０２をアナログアンプとして動作させるために、少なくとも（Ｖｄｍａｘ−Ｖｔｐ）よりも高い電圧を供給しておく。ここで、Ｖｄｍａｘはデータ信号Ｖｄの最大値、Ｖｔｐはｐ型ＭＯＳトランジスタ（Ｑｐ）６０２のしきい値電圧である。
【００６０】
ｐ型ＭＯＳトランジスタ（Ｑｐ）６０２は、次のフィールドでゲート走査電圧がＶｇＨとなってリセットが行われるまでの間、その保持されたゲート入力電圧Ｖａに応じたアナログ階調電圧を出力することができる。その出力電圧は、ｐ型ＭＯＳトランジスタのトランス・コンダクタンスｇｍｐと抵抗（ＲＬ）６０３との値によって変わるが、およそ次の式で表される。
Ｖｐｉｘ≒Ｖａ−Ｖｔｐ・・・（６）
【００６１】
ここで、Ｖｔｐは通常負の値であるので、図７に示すように、ＶｐｉｘはＶａよりもｐ型ＭＯＳトランジスタ（Ｑｐ）６０２のしきい値電圧の絶対値だけ高い電圧となる。この保持期間中、走査線１０１には、アナログアンプ回路の正電源線から負電源線を経て常に電流が流入し、ゲート走査電圧Ｖｇのローレベル出力ＶｇＬをシフトさせる。これは図７では、ΔＶｇＬ１、ΔＶｇＬ２、ΔＶｇＬ３で示されている。この結果、ＶｇＬは、ΔＶｇＬを正として、
ＶｇＬ＝ＶｇＬ０＋ΔＶｇＬ（１または２または３）・・・（５）
となる。
【００６２】
ΔＶｇＬは同一走査線上においても画素毎に異なり、また同一画素においてはデータ信号電圧Ｖｄの値により変化する。第１の実施の形態においては、材料に抵抗の小さなメタル又はメタルシリサイドを用いて走査線の配線抵抗を低くしているため、ΔＶｇＬの絶対値が小さく、ＶｇＬの最大値が小さくなるので、正常なスイッチングの必要条件である、
ＶｇＬ−ＶｄＬ＜Ｖｔ・・・（３）
が成立している。このようにして、画素電圧Ｖｐｉｘの変動なく、液晶を駆動することが可能となる。
図６の変形例においても、図１の場合と同様の効果が得られる。
【００６３】
図８は、第１の実施の形態のさらに他の変形例を示す一画素分の回路構成図であり、図１のアナログアンプ回路１０４を２つのトランジスタで実施した例である。
図に示すように、本例の液晶表示装置は、ゲート電極が、少なくともメタルまたはメタルシリサイドを含む材料により形成された走査線１０１に接続され、ソース電極及びドレイン電極の一方が信号線１０２に接続されたｎ型ＭＯＳ型トランジスタ（Ｑｎ）８０１と、ゲート電極がそのｎ型トランジスタ（Ｑｎ）８０１のソース電極及びドレイン電極の他方に接続され、ソース電極及びドレイン電極の一方が走査線１０１に接続され、ソース電極及びドレイン電極の他方が画素電極１０８に接続された第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）８０２と、この第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）８０２のゲート電極と電圧保持容量電極１０５との間に形成された電圧保持容量１０６と、ゲート電極がバイアス電源（ＶＢ）８０４に接続され、ソース電極が前記電圧保持容量電極１０５に接続され、ドレイン電極が画素電極１０８に接続された第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）８０３と、画素電極１０８と対向電極１０７との間でスイッチングさせる液晶１０９とで構成されている。
【００６４】
第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）８０３は、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）８０２をアナログアンプとして動作させる場合の、バイアス電流源として動作している。
この図８の変形例の液晶表示装置の駆動方法は、図６の液晶表示装置の駆動方法と同様である。
【００６５】
図８の変形例においても、図６の場合と同様の効果が期待できる。加えて、図８の変形例は、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）８０３のゲート電極をバイアス電源（ＶＢ）８０４、ソース電極を電圧保持容量電極１０５に接続しているため、両者の電圧を調節することで、第２のｐ型ＭＯＳトランジスタ８０３の動作領域を制御することが可能であり、図６の場合よりもアナログアンプ回路の制御性が高いという効果を有する。
【００６６】
図９は、第１の実施の形態のさらに他の変形例を示す一画素分の回路構成図であり、図１のアナログアンプ回路１０４を２つのトランジスタで実施した別の例である。
図に示すように、本例の液晶表示装置は、ゲート電極が、少なくともメタルまたはメタルシリサイドを含む材料により形成された走査線１０１に接続され、ソース電極及びドレイン電極の一方が信号線１０２に接続されたｎ型ＭＯＳ型トランジスタ（Ｑｎ）９０１と、ゲート電極がそのｎ型トランジスタ（Ｑｎ）９０１のソース電極及びドレイン電極の他方に接続され、ソース電極及びドレイン電極の一方が走査線１０１に接続され、ソース電極及びドレイン電極の他方が画素電極１０８に接続された第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）９０２と、この第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）９０２のゲート電極と電圧保持容量電極１０５との間に形成された電圧保持容量１０６と、ゲート電極が電圧保持容量電極１０５に接続され、ソース電極がソース電源（ＶＳ）９０４に接続され、ドレイン電極が画素電極１０８に接続された第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）９０３と、画素電極１０８と対向電極１０７との間でスイッチングさせる液晶１０９とで構成されている。
【００６７】
第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）９０３は、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）９０２をアナログアンプとして動作させる場合の、バイアス電流源として動作している。
この変形例の液晶表示装置の駆動方法は、図６の液晶表示装置の駆動方法と同様である。
【００６８】
図９の変形例においても、図６の場合と同様の効果が期待できる。加えて、図９の変形例は、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）９０３のゲート電極を電圧保持容量電極１０５、ソース電極をソース電源（ＶＳ）９０４に接続しているため、両者の電圧を調節することで、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）９０３の動作領域を制御することが可能であり、図６の場合よりもアナログアンプ回路の制御性が高いという効果を有する。
【００６９】
図１０は、第１の実施の形態のさらに他の変形例を示す一画素分の回路構成図であり、図１のアナログアンプ回路１０４を２つのトランジスタで実施した別の例である。
図に示すように、本例の液晶表示装置は、ゲート電極が、少なくともメタルまたはメタルシリサイドを含む材料により形成された走査線１０１に接続され、ソース電極及びドレイン電極の一方が信号線１０２に接続されたｎ型ＭＯＳ型トランジスタ（Ｑｎ）１００１と、ゲート電極がそのｎ型トランジスタ（Ｑｎ）１００１のソース電極及びドレイン電極の他方に接続され、ソース電極及びドレイン電極の一方が前記走査線１０１に接続され、ソース電極及びドレイン電極の他方が画素電極１０８に接続された第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）１００２と、この第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）１００２のゲート電極と電圧保持容量電極１０５との間に形成された電圧保持容量１０６と、ゲート電極及びソース電極が電圧保持容量電極１０５に接続され、ドレイン電極が画素電極１０８に接続された第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）１００３と、画素電極１０８と対向電極１０７との間でスイッチングさせる液晶１０９とで構成されている。
【００７０】
第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）１００３のゲート電極とソース電極はともに電圧保持容量電極１０５に接続されているため、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）１００３のゲート・ソース間電圧Ｖｇｓｐは０Ｖとなる。このバイアス条件下でアナログアンプを適正に動作させるために、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）１００３のしきい値電圧はチャネル・ドーズによりシフト制御されている。第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）１００３は、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）１００２をアナログアンプとして動作させる場合の、バイアス電流源として動作している。
この変形例の液晶表示装置の駆動方法は、図６の液晶表示装置の駆動方法と同様である。
【００７１】
図１０の変形例においても、図６の場合と同様の効果が期待できる。加えて、図１０の変形例では、図８、図９で必要であったバイアス電源（ＶＢ）８０４、ソース電源（ＶＳ）９０４が不要であり、回路の簡素化、高開口率化という効果も有する。ただし、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）１００３のしきい値制御を行うために、チャネルドーズ工程が必要となる。
【００７２】
図１１は、第１の実施の形態のさらに他の変形例を示す一画素分の回路構成図であり、図１のアナログアンプ回路１０４を２つのトランジスタで実施した別の例である。
図に示すように、本例の液晶表示装置は、ゲート電極が、少なくともメタルまたはメタルシリサイドを含む材料により形成された走査線１０１に接続され、ソース電極及びドレイン電極の一方が信号線１０２に接続された第１のｎ型ＭＯＳ型トランジスタ（Ｑｎ１）１１０１と、ゲート電極がその第１のｎ型トランジスタ（Ｑｎ１）１１０１のソース電極及びドレイン電極の他方に接続され、ソース電極及びドレイン電極の一方が走査線１０１に接続され、ソース電極及びドレイン電極の他方が画素電極１０８に接続されたｐ型ＭＯＳトランジスタ（Ｑｐ）１１０２と、このｐ型ＭＯＳトランジスタ（Ｑｐ）１１０２のゲート電極と電圧保持容量電極１０５との間に形成された電圧保持容量１０６と、ゲート電極がｐ型ＭＯＳトランジスタ（Ｑｐ）１１０２のゲート電極に接続され、ソース電極がドレイン電源（ＶＤ）１１０４に接続され、ソース電極が画素電極１０８に接続された第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）１１０３と、画素電極１０８と対向電極１０７との間でスイッチングさせる液晶１０９とで構成されている。
【００７３】
第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）１１０３は、ｐ型ＭＯＳトランジスタ（Ｑｐ）１２０１をアナログアンプとして動作させる場合の、バイアス電流源として動作している。
この変形例においても、図６の場合と同様の効果が期待できる。
【００７４】
図１２は、第１の実施の形態のさらに他の変形例を示す一画素分の回路構成図であり、図１のアナログアンプ回路１０４をトランジスタで構成した別の例である。
図に示すように、本例の液晶表示装置は、ゲート電極が、少なくともメタルまたはメタルシリサイドを含む材料により形成された走査線１０１に接続され、ソース電極及びドレイン電極の一方が信号線１０２に接続されたｐ型ＭＯＳ型トランジスタ（Ｑｐ）１２０１と、ゲート電極がそのｐ型トランジスタ（Ｑｐ）１２０１のソース電極及びドレイン電極の他方に接続され、ソース電極及びドレイン電極の一方が前記走査線１０１に接続され、ソース電極及びドレイン電極の他方が画素電極１０８に接続されたｎ型ＭＯＳトランジスタ（Ｑｎ）１２０２と、このｎ型ＭＯＳトランジスタ（Ｑｎ）１２０２のゲート電極と電圧保持容量電極１０５との間に形成された電圧保持容量１０６と、画素電極１０８と電圧保持容量電極１０５の間に接続された抵抗（ＲＬ）１２０３と、画素電極１０８と対向電極１０７との間でスイッチングさせる液晶１０９とで構成されている。
【００７５】
抵抗（ＲＬ）１２０３は、半導体薄膜あるいは不純物ドーピングされた半導体薄膜で形成されている。
【００７６】
以下、図１２の画素回路構成を用いた液晶表示装置の駆動方法について説明する。
図１３は、図１２の画素回路構成により液晶を駆動した場合の、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、ｎ型ＭＯＳトランジスタ（Ｑｎ）１２０２のゲート電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャートを示したものである。
【００７７】
図に示すように、ゲート走査電圧Ｖｇが水平走査の期間、ローレベルＶｇＬとなることによって、ｐ型ＭＯＳトランジスタ（Ｑｐ）１２０１はオン状態となり、信号線に入力されているデータ信号Ｖｄがｐ型ＭＯＳトランジスタ（Ｑｐ）１２０１を経由してｎ型ＭＯＳトランジスタ（Ｑｎ）１２０２のゲート電極に転送される。
【００７８】
一方、その水平走査期間において、画素電極１０８は、ｎ型ＭＯＳトランジスタ（Ｑｎ）１２０２を経由してゲート走査電圧ＶｇＬが転送されることによりリセット状態となる。ここで、下記に述べるように、ｎ型ＭＯＳトランジスタ（Ｑｎ）１２０２は、水平走査期間が終了した後、ソースフォロワ型のアナログアンプとして動作するが、水平走査期間において画素電圧ＶｐｉｘがＶｇＬとなることで、ｎ型ＭＯＳトランジスタ（Ｑｎ）１２０２のリセットが同時に行われる。
【００７９】
水平走査期間が終了し、ゲート走査電圧Ｖｇがハイレベルになると、ｐ型ＭＯＳトランジスタ（Ｑｐ）１２０１はオフ状態となり、ｎ型ＭＯＳトランジスタ（Ｑｎ）１２０２のゲート電極に転送されたデータ信号は電圧保持容量１０６により保持される。この際、ｎ型ＭＯＳトランジスタ（Ｑｎ）１２０２のゲート入力電圧Ｖａは、ｐ型ＭＯＳトランジスタ（Ｑｐ）１２０１がオフ状態になる時刻において、ｐ型ＭＯＳトランジスタ（Ｑｐ）１２０１のゲート・ソース間容量を経由してフィードスルー電圧と呼ばれる電圧シフトを起こす。これは図１３では、Ｖｆ１、Ｖｆ２、Ｖｆ３で示されている。
【００８０】
ｎ型ＭＯＳトランジスタ（Ｑｎ）１２０２のゲート入力電圧Ｖａは、次のフィールド期間において、再びゲート走査電圧Ｖｇがローレベルとなり、ｐ型ＭＯＳトランジスタ（Ｑｐ）１２０１が選択されるまで保持される。一方、ｎ型ＭＯＳトランジスタ（Ｑｎ）１２０２は、水平走査期間にリセットが完了しており、画素電極１０８をソース電極としたソースフォロワ型アナログアンプとして動作する。
【００８１】
この際、電圧保持容量電極１０５には、ｎ型ＭＯＳトランジスタ（Ｑｎ）１２０２をアナログアンプとして動作させるために、少なくとも（Ｖｄｍｉｎ−Ｖｔｎ）よりも低い電圧を供給しておく。ここで、Ｖｄｍｉｎはデータ信号Ｖｄの最小値、Ｖｔｎはｎ型ＭＯＳトランジスタ（Ｑｎ）１２０２のしきい値電圧である。
【００８２】
ｎ型ＭＯＳトランジスタ（Ｑｎ）１２０２は、次のフィールドでゲート走査電圧がＶｇＬとなってリセットが行われるまでの間、その保持されたゲート入力電圧Ｖａに応じたアナログ階調電圧を出力することができる。その出力電圧Ｖｐｉｘは、ｎ型ＭＯＳトランジスタのトランス・コンダクタンスｇｍｎと抵抗（ＲＬ）１２０３との値によって変わるが、およそ次の式で表される。
Ｖｐｉｘ≒Ｖａ−Ｖｔｎ・・・（７）
【００８３】
ここで、Ｖｔｎは通常正の値であるので、図１３に示すように、ＶｐｉｘはＶａよりもｎ型ＭＯＳトランジスタ（Ｑｎ）１２０２のしきい値電圧の絶対値だけ低い電圧となる。この保持期間中、走査線１０１からは、アナログアンプ回路の負電源線から正電源線を経て常に電流が流出し、ゲート走査電圧Ｖｇのハイレベル出力ＶｇＨをシフトさせる。これは図７では、ΔＶｇＨ１、ΔＶｇＨ２、ΔＶｇＨ３で示されている。
【００８４】
この結果、ＶｇＨは、ΔＶｇＨを正として、
ＶｇＨ＝ＶｇＨ０−ΔＶｇＨ（１または２または３）・・・（８）
となる。ΔＶｇＨは同一走査線上においても画素毎に異なり、また同一画素においてはデータ信号電圧Ｖｄの値により変化する。
【００８５】
第１の実施の形態においては、材料に抵抗の小さなメタル又はメタルシリサイドを用いて走査線の配線抵抗を低くしているため、ΔＶｇＨの絶対値が小さく、ＶｇＨの最小値が大きくなるので、正常なスイッチングの必要条件である、
Ｖｔ＜ＶｇＨ−ＶｄＨ・・・（４）
が成立している。このようにして、画素電圧Ｖｐｉｘの変動なく、液晶を駆動する事が可能となる。なお、上記ＶｄＨは、データ信号のハイレベルである。
図１２の変形例においても、図６場合と同様の効果が得られる。
【００８６】
なお、上記図６〜図１１の各変形例では、画素の選択スイッチとして、ｎ型ＭＯＳトランジスタを採用しているが、ｐ型ＭＯＳトランジスタを採用しても良い。その場合、ゲート走査信号として、選択時にローレベル、非選択時にハイレベルとなるパルス信号を入力し、アナログアンプ回路を構成する１つまたは２つのトランジスタは、各変形例中のｐ型はｎ型に、ｎ型はｐ型に変更する。
【００８７】
図１２は、このようにして図６におけるスイッチング用ｎ型ＭＯＳトランジスタをｐ型ＭＯＳトランジスタに、アンプ用ｐ型ＭＯＳトランジスタをｎ型ＭＯＳトランジスタに置き換えた場合の変形例である。図１２の変形例では図６の変形例と同様の効果が得られており、他の図８〜図１１の変形例についても、スイッチング用トランジスタをｐ型に変更することが可能である。
【００８８】
なお、上記図６〜図１２の各変形例では、ｎ型ＭＯＳトランジスタ（Ｑｎ、Ｑｎ１、Ｑｎ２）及びｐ型ＭＯＳトランジスタ（Ｑｐ、Ｑｐ１、Ｑｐ２）は、ｐｏｌｙ−ＳｉＴＦＴで形成すると述べたが、ａ−ＳｉＴＦＴ、カドミウム・セレン薄膜トランジスタ等の他の薄膜トランジスタで形成しても良いし、単結晶シリコントランジスタで形成しても良い。また、アナログアンプ回路１０４のゲインは１に設定されているが、画素電圧を入力電圧と異ならせるために、電圧増幅度を変化させても良い。
【００８９】
以上全ての変形例において、走査線（１０１、４０３、４０４）は、少なくともメタルまたはメタルシリサイドを含む材料で形成された低抵抗の配線で形成されており、非選択時のゲート走査電圧の電圧シフト量を低減することが可能である。
【００９０】
走査線の抵抗は、正常なスイッチング動作が行われる程度に低い値である必要がある。即ち、スイッチングトランジスタがｎ型の場合は、ゲート走査電圧のローレベルが少なくともデータ信号のローレベル電圧と閾値の和以下となる抵抗値、スイッチングトランジスタがｐ型の場合は、ゲート走査電圧のハイレベルがデータ信号のハイレベル電圧と閾値の和以上となる抵抗値である必要がある。
図３（ａ）の例で言えば、走査線のシート抵抗が少なくとも３Ω以下の場合であり、配線高さを１μｍ程度と考えると、これは、３×１０-4〔Ω・ｃｍ〕以下の抵抗率に相当する。走査線を形成するメタルまたはメタルシリサイドは、（配線高さを１μｍとした場合）抵抗率が少なくともこの値以下のものであれば良い。ただしこれは一例であって、条件により、必要とされる抵抗率の最大値は異なる。例えば、図３（ｂ）のように、画素数の増加によってゲートローレベル電圧のシフト量は増加するので、こうした場合には、メタル又はメタルシリサイドの抵抗値を、画素数の自乗にほぼ反比例した大きさとなるようにすると良い。
【００９１】
また、走査線を形成する材料は、高融点金属または高融点の金属珪化物であることがさらに望ましい。これらは、より具体的には、Ａｌ及びＡｌ合金、Ｍｏ及びＭｏ合金、Ｗ及びＷ合金、ＭｏＳｉ２、ＷＳｉ２、ＴｉＳｉ２、ＴａＳｉ２等である。Ａｌ合金は、例えば、Ｐｄ、Ｔｉ、Ｔａ、Ｎｂ、Ｃｏ、Ｃｒ、Ｍｏ、Ｖ、Ｎｉ、Ｃｕ、Ｆｅ、Ｍｎ等の遷移金属元素のうち、少なくとも１種類の遷移金属元素を含有したものである。これらの材料は、単体で使用してもよく、また二つ以上を組み合わせ多層にして使用しても良い。また、不純物ドーピングされた半導体薄膜のような高抵抗材料であっても、ここで挙げた材料と組み合わせ多層にするなどして使用を可能にすることもできる。
【００９２】
図１４は、本発明による液晶表示装置の第２の実施の形態の構成を概略的に示す図である。
図において、ゲートドライバ１４０３により順次駆動される複数の走査線１４０１と、データドライバ１４０４により順次データ信号を転送される複数の信号線１０２との各交点付近に、ＭＯＳ型トランジスタ回路１４０２が配設され、このＭＯＳ型トランジスタ回路１４０２により、画素電極１０８が駆動されるアクティブマトリクス型液晶表示装置であって、前記ゲートドライバ１４０３から走査線１０１に入力されるゲート走査電圧の最小値ＶｇＬ０は負の値である。
【００９３】
図１５は、図１４に示した液晶表示装置の一画素回路構成の一例を示す図である。
図１５に示すように、第２の実施の形態の液晶表示装置は、ゲート電極が、走査線１４０１に接続され、ソース電極及びドレイン電極の一方が信号線１０２に接続されたＭＯＳ型トランジスタ（Ｑｎ）１５０１と、入力電極がトランジスタ（Ｑｎ）１５０１のソース電極及びドレイン電極の他方に接続され、出力電極が画素電極１０８に接続され、正負電源線のどちらか一方が前記走査線１０１に接続され、電源線の他方はアンプ電源電極Ｖａｍｐ１１０に接続されたアナログアンプ回路１５０２と、前記アナログアンプ回路１５０２の入力電極と電圧保持容量電極１０５との間に形成された電圧保持容量１０６と、画素電極１０８と対向電極１０７との間でスイッチングさせる液晶１０９とで構成されている。
【００９４】
ここで、ＭＯＳ型トランジスタ（Ｑｎ）１５０１及びアナログアンプ回路１５０２は、ｐ−ＳｉＴＦＴで構成されている。また、アナログアンプ回路１５０２のゲインは１倍に設定されている。
【００９５】
以下、この画素構成を用いた液晶表示装置の駆動方法を、図１６を用いて説明する。図１６は、図１５に示した画素構成により液晶を駆動した場合の、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、アンプ入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャートを示したものである。ゲートドライバの負電源電圧をＶｇＬ０、画素部におけるゲート走査電圧のローレベル電圧をＶｇＬ、トランジスタ（Ｑｎ）１５０１のしきい値をＶｔとする。
【００９６】
図に示すように、ゲート走査電圧Ｖｇが水平走査の期間にハイレベルＶｇＨとなることによって、トランジスタ（Ｑｎ）１５０１はオン状態となり、信号線１０２に入力されているデータ信号Ｖｄがトランジスタ（Ｑｎ）１５０１を経由してアナログアンプ回路１５０２の入力電極に転送される。水平走査期間が終了し、ゲートドライバから走査線１５０１に対してローレベル電圧ＶｇＬ０が出力されると、トランジスタ（Ｑｎ）１５０１はオフ状態となり、アナログアンプ回路１５０２の入力電極に転送されたデータ信号は電圧保持容量１０６により保持される。
【００９７】
ここでＶｇＬ０は、
ＶｇＬ０＜０・・・（９）
となる電圧である。この際、アンプ入力電圧Ｖａは、トランジスタ（Ｑｎ）１５０１がオフ状態になる時刻において、トランジスタ（Ｑｎ）１５０１のゲート・ソース間容量を経由してフィードスルー電圧と呼ばれる電圧シフトを起こす。これは図１６では、Ｖｆ１、Ｖｆ２、Ｖｆ３で示されている。
【００９８】
アンプ入力電圧Ｖａは、次のフィールド期間において、再びゲート走査電圧Ｖｇがハイレベルとなり、トランジスタ（Ｑｎ）１５０１が選択されるまで保持される。アナログアンプ回路１５０２は、次のフィールドでアンプ入力電圧が変化するまでの間、その保持されたアンプ入力電圧Ｖａに応じたアナログ階調電圧を出力することができる。この保持期間中、走査線１４０１には、アナログアンプ回路の正電源線から負電源線を経て常に電流が流入し、ゲート走査電圧Ｖｇのローレベル出力ＶｇＬをΔＶｇＬだけ押し上げている。
【００９９】
この結果、ＶｇＬは、ΔＶｇＬを正として、
ＶｇＬ＝ＶｇＬ０＋ΔＶｇＬ・・・（１０）
となる。ΔＶｇＬは同一走査線上においても画素毎に異なり、また同一画素においてはデータ信号電圧Ｖｄの値により変化する。第２の実施の形態においては、ＶｇＬ０が負の値であり、ＶｇＬの最大値が小さいことから、
ＶｇＬ−ＶｄＬ＜Ｖｔ・・・（３）
が成立している。
【０１００】
次に、第２の実施の形態の効果について説明する。
図１７は、第２の実施の形態の効果を示すゲートドライバ出力の最小値と走査線ローレベル電圧の相関図である。ゲート走査電圧の入力時ハイレベルを１６Ｖ、データ信号電圧のハイレベルを１１Ｖ、ローレベル１Ｖ、一走査線当りの画素数を６４０、配線のシート抵抗を５Ωとして、ゲートドライバ出力の最小値ＶｇＬ０を変化させた場合の、６４０番目の画素における走査線ローレベル電圧の値ＶｇＬ（６４０）をシミュレーションにより求めた。計算に使用したスイッチングＭＯＳ型トランジスタのしきい値Ｖｔｎは１Ｖである。
【０１０１】
ゲート走査電圧のローレベルが、データ信号ローレベルＶｄｍｉｎとスイッチングＭＯＳトランジスタのしきい値Ｖｔの和（この場合は２Ｖ）を超えていれば、スイッチングトランジスタは正常なスイッチングを行えない。計算を行った画素回路構成においては、ゲートドライバの最小出力電圧ＶｇＬ０が、通常用いられる０Ｖの場合、ＶｇＬ（６４０）は３．２Ｖであり、スイッチングトランジスタは正常に動作しない。
【０１０２】
第２の実施の形態を用いて、ゲートドライバの最小出力電圧ＶｇＬ０を−１．５Ｖ以下に設定すれば、シート抵抗５Ωの条件下で、
ＶｇＬ（６４０）＜２Ｖ・・・（１１）
となり、スイッチング用ＭＯＳ型トランジスタの正常な動作を実現できる（マージンを考慮すればＶｇＬ０は−１．５Ｖよりも低い値が望ましい）。これは、図３（ａ）の例においては、シート抵抗が３Ω以下で実現できることであり、シート抵抗の高い材料を用いた場合でも、画素スイッチングを正常に動作させることが可能となっている。
【０１０３】
このように、第２の実施の形態は、走査線の材料にメタルまたはメタルシリサイドを用いることなく、イオンドーピングを行ったｐｏｌｙ−Ｓｉ膜などの高抵抗の配線材料を使用することが可能になるという効果を有する。ただし、アナログアンプ回路１５０２に使用するトランジスタの耐圧などの観点から、ＶｇＬ０は出来るだけ０Ｖに近い方が好ましく、せいぜいマイナス数Ｖ程度であることが望ましい。そのため、配線には低抵抗の材料を用いることが望ましく、第１の実施の形態と組み合わせて用いることが有効である。
【０１０４】
なお、第２の実施の形態では、ＭＯＳ型トランジスタ（Ｑｎ）１５０１及びアナログアンプ回路１５０２は、ｐｏｌｙ−ＳｉＴＦＴで形成すると述べたが、ａ−ＳｉＴＦＴ、カドミウム・セレン薄膜トランジスタ等の他の薄膜トランジスタで形成しても良いし、単結晶シリコントランジスタで形成しても良い。また、アナログアンプ回路１５０２のゲインは１に設定されているが、画素電圧を入力電圧と異ならせるために、電圧増幅度を変化させても良い。
【０１０５】
第２の実施の形態においては、走査線を形成する材料にメタルまたはメタルシリサイドを含まなくとも良く、ゲートドライバの最小出力電圧ＶｇＬ０の値をマイナスに規定すれば、走査線の材料を規制せずに、第１の実施の形態の各変形例の構成（図１、図４〜図６、図８〜図１１）を全て用いることが可能である。
【０１０６】
図１８は、本発明による液晶表示装置の第３の実施の形態の画素回路構成を示す図である。
図に示すように、本実施の形態の液晶表示装置は、ゲート電極が、走査線１４０１に接続され、ソース電極及びドレイン電極の一方が信号線１０２に接続されたＭＯＳ型トランジスタ（Ｑｐ）１８０１と、入力電極がトランジスタ（Ｑｐ）１８０１のソース電極及びドレイン電極の他方に接続され、出力電極が画素電極１０８に接続され、正負電源線のどちらか一方が前記走査線１０１に接続され、電源線の他方はアンプ電源電極Ｖａｍｐ１１０に接続されたアナログアンプ回路１８０２と、このアナログアンプ回路１８０２の入力電極と電圧保持容量電極１０５との間に形成された電圧保持容量１０６と、画素電極１０８と対向電極１０７との間でスイッチングさせる液晶１０９とで構成されている。
【０１０７】
ここで、ＭＯＳ型トランジスタ（Ｑｐ）１８０１及びアナログアンプ回路１８０２は、ｐ−ＳｉＴＦＴで構成されている。また、アナログアンプ回路１８０２のゲインは１倍に設定されている。
【０１０８】
以下、この画素回路構成を用いた液晶表示装置の駆動方法を、図１９を用いて説明する。図１９は、図１８の画素回路構成により液晶を駆動した場合の、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、アンプ入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャートを示したものである。ゲートドライバの正電源電圧をＶｇＨ０、画素部におけるゲート走査電圧のハイレベル電圧をＶｇＨ、トランジスタ（Ｑｐ）１８０１のしきい値をＶｔとする。
【０１０９】
図に示すように、ゲート走査電圧Ｖｇが水平走査の期間、ローレベルＶｇＬとなることによって、トランジスタ（Ｑｐ）１８０１はオン状態となり、信号線に入力されているデータ信号Ｖｄがトランジスタ（Ｑｐ）１８０１を経由してアナログアンプ回路１８０２の入力電極に転送される。水平走査期間が終了し、ゲートドライバから走査線１４０１に対してハイレベル電圧ＶｇＨ０が出力されると、トランジスタ（Ｑｐ）１８０１はオフ状態となり、アナログアンプ回路１８０２の入力電極に転送されたデータ信号は電圧保持容量１０６により保持される。
【０１１０】
この際、アンプ入力電圧Ｖａは、トランジスタ（Ｑｐ）１８０１がオフ状態になる時刻において、トランジスタ（Ｑｐ）１８０１のゲート・ソース間容量を経由してフィードスルー電圧と呼ばれる電圧シフトを起こす。これは図１６では、Ｖｆ１、Ｖｆ２、Ｖｆ３で示されている。
【０１１１】
アンプ入力電圧Ｖａは、次のフィールド期間において、再びゲート走査電圧Ｖｇがローレベルとなり、トランジスタ（Ｑｐ）１８０１が選択されるまで保持される。アナログアンプ回路１８０２は、次のフィールドでアンプ入力電圧が変化するまでの間、その保持されたアンプ入力電圧Ｖａに応じたアナログ階調電圧を出力することができる。この保持期間中、走査線１４０１からは、アナログアンプ回路の正電源線から負電源線に対して常に電流が流出し、ゲート走査電圧Ｖｇのハイレベル出力ＶｇＨを降下させる。これは図１９では、ΔＶｇＨ１、ΔＶｇＨ２、ΔＶｇＨ３で示されている。
【０１１２】
この結果ＶｇＨは、ΔＶｇＨを正として、
ＶｇＨ＝ＶｇＨ０−ΔＶｇＨ（１または２または３）・・・（１２）
となる。ΔＶｇＨは同一走査線上においても画素毎に異なり、また同一画素においてはデータ信号電圧Ｖｄにより変化する。
【０１１３】
第３の実施の形態においては、全ての画素において、少なくとも
ＶｇＨ＞ＶｄＨ＋Ｖｔ・・・（１３）
が成立するようなＶｇＨ０を供給することが可能であり、これによって正常なスイッチングを行うことが可能になる。ここで、ＶｄＨはデータ信号のハイレベルである。
第３の実施の形態を用いれば、スイッチング用ＭＯＳトランジスタがｐ型の場合について、第２の実施の形態と同様の効果が得られる。
【０１１４】
なお、第３の実施の形態では、ＭＯＳ型トランジスタ（Ｑｐ）１８０１及びアナログアンプ回路１８０２は、ｐｏｌｙ−ＳｉＴＦＴで形成すると述べたが、ａ−ＳｉＴＦＴ、カドミウム・セレン薄膜トランジスタ等の他の薄膜トランジスタで形成しても良いし、単結晶シリコントランジスタで形成しても良い。また、アナログアンプ回路１８０２のゲインは１に設定されているが、画素電圧を入力電圧と異ならせるために、電圧増幅度を変化させても良い。
【０１１５】
また、第３の実施の形態においては、走査線を形成する材料にメタルまたはメタルシリサイドを含まなくとも良く、ゲートドライバの正電源電圧ＶｇＨ０を十分に高い値に規定すれば、第１の実施の形態の構成（図１２のように、図１〜図１１でスイッチング用トランジスタをｐ型に変更した構成）を用いることが可能である。
【０１１６】
アナログアンプ回路１８０２に使用するトランジスタの耐圧などの観点から、ＶｇＨ０は出来るだけ低い方が好ましい。そのため、配線には低抵抗の材料を用いることが望ましく、第１の実施の形態と組み合わせて用いることが有効である。
【０１１７】
【発明の効果】
以上のように本発明によれば、アナログアンプ回路の出力端子を液晶素子に接続し、入力端子をスイッチングトランジスタのソース・ドレイン間を介して信号線に接続するとともに、このアナログアンプ回路の電源ラインが接続されたゲート走査線を、少なくともメタルまたはメタルシリサイドを含む材料により形成することで、ゲート走査線の非選択時電圧の変動を抑制して正常なスイッチング動作を達成し、電源線を省略した簡素な構成において、画質の劣化を防ぐと共に、比抵抗の小さい高分子液晶材料や、分極を有する強誘電・反強誘電液晶材料などを使用することができる。
【０１１８】
また、スイッチングトランジスタがｎ型の場合は、アナログアンプ回路が接続されたゲート走査線ドライバ電源のハイレベル電圧を十分に高くすることで、ｐ型の場合は、アナログアンプ回路が接続されたゲート走査線ドライバ電源のローレベル電圧をマイナスにシフトすることで、ゲート走査線の非選択時電圧のシフト量を低減し、高抵抗の配線材料においても正常なスイッチング動作を達成し、電源線を省略した簡素な構成において、画質の劣化を防ぐと共に、比抵抗の小さい高分子液晶材料や、分極を有する強誘電・反強誘電液晶材料などを使用することができる。
【図面の簡単な説明】
【図１】  本発明による液晶表示装置の第１の実施の形態を示す構成図である。
【図２】  第１の実施の形態の液晶表示装置の駆動方法を示すタイミングチャートである。
【図３】  第１の実施の形態の液晶表示装置の効果を示す特性図である。
【図４】  第１の実施の形態の液晶表示装置の変形例を示す構成図である。
【図５】  第１の実施の形態の液晶表示装置の他の変形例を示す構成図である。
【図６】  第１の実施の形態の液晶表示装置のさらに他の変形例を示す構成図である。
【図７】  図６の液晶表示装置の駆動方法を示すタイミングチャートである。
【図８】  第１の実施の形態の液晶表示装置のさらに他の変形例を示す構成図である。
【図９】  第１の実施の形態の液晶表示装置のさらに他の変形例を示す構成図である。
【図１０】  第１の実施の形態の液晶表示装置のさらに他の変形例を示す構成図である。
【図１１】  第１の実施の形態の液晶表示装置のさらに他の変形例を示す構成図である。
【図１２】  第１の実施の形態の液晶表示装置のさらに他の変形例を示す構成図である。
【図１３】  図１２の液晶表示装置の駆動方法を示すタイミングチャートである。
【図１４】  本発明による液晶表示装置の第２の実施の形態を示す構成図である。
【図１５】  第２の実施の形態の液晶表示装置の１画素分の回路構成を示す構成図である。
【図１６】  図１５の液晶表示装置の駆動方法を示すタイミングチャートである。
【図１７】  第２の液晶表示装置の効果を示す特性図である。
【図１８】  本発明による液晶表示装置の第３の実施の形態の１画素分の回路構成を示す構成図である。
【図１９】  第３の実施の形態の液晶表示装置の駆動方法を示すタイミングチャートである。
【図２０】  本発明による液晶表示装置を原理的に説明するための電流源を用いた等価回路示す構成図である。
【図２１】  従来の液晶表示装置の構成図である。
【図２２】  従来の液晶表示装置の駆動方法を示すタイミングチャートである。
【図２３】  従来のアナログアンプを付加した液晶表示装置の構成図である。
【符号の説明】
１０１、４０３、４０４  メタルまたはメタルシリサイドにより形成された走査線
１０２  信号線
１０３、４０１、５０１、２１０１、２３０１  ＭＯＳ型トランジスタ
１０４、４０２、５０２、１５０２、１８０２、２３０２  アナログアンプ回路
１０５  電圧保持容量電極
１０６  電圧保持容量
１０７  対向電極
１０８  画素電極
１０９  液晶
１１０  アンプ電源電極（Ｖａｍｐ）
６０１、８０１、９０１、１００１、１１０１、１１０３、１２０２、１５０１  ｎ型ＭＯＳトランジスタ
６０２、８０２、８０３、９０２、１００２、１００３、１１０２、１２０１、１８０１  ｐ型ＭＯＳトランジスタ
６０３、１２０３  抵抗（ＲＬ）
８０４  バイアス電源（ＶＢ）
９０４  ソース電源（ＶＳ）
１１０４  ドレイン電源（ＶＤ）
１４０１  走査線
１４０２  ＭＯＳ型トランジスタ回路
１４０３  ゲートドライバ
１４０４  データドライバ
２００１  入力電極
【図１】
0003661638.tif 000002
【図２】
0003661638.tif 000003
【図３】
0003661638.tif 000004
【図４】
0003661638.tif 000005
【図５】
0003661638.tif 000006
【図６】
0003661638.tif 000007
【図７】
0003661638.tif 000008
【図８】
0003661638.tif 000009
【図９】
0003661638.tif 000010
【図１０】
0003661638.tif 000011
【図１１】
0003661638.tif 000012
【図１２】
0003661638.tif 000013
【図１３】
0003661638.tif 000014
【図１４】
0003661638.tif 000015
【図１５】
0003661638.tif 000016
【図１６】
0003661638.tif 000017
【図１７】
0003661638.tif 000018
【図１８】
0003661638.tif 000019
【図１９】
0003661638.tif 000020
【図２０】
0003661638.tif 000021
【図２１】
0003661638.tif 000022
【図２２】
0003661638.tif 000023
【図２３】
0003661638.tif 000024