(57)【特許請求の範囲】
【請求項１】
抽出されたクロックに応じたタイミングでベースバンド信号をサンプリングしてサンプリング値を出力するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力と前記抽出されたクロックとの位相差を検出する位相比較器と、前記位相差を積分するループフィルタと、前記ループフィルタの出力に応じて発振周波数を増減させて前記クロック信号を生成するＶＣＯを備え、高域成分を除去することにより帯域制限された前記ベースバンド信号から、データを再生するためのクロックを抽出するディジタルＰＬＬ回路において、
前記位相比較器は、前記ベースバンド信号のレベルがゼロクロスのレベルを遷移したことを判定する遷移判定手段と、前記遷移判定手段が前記ゼロクロスのレベルを遷移したことを判定してから前記抽出されたクロック信号の２周期の間は、前記サンプリングの時点と前記ゼロクロスの時点との時間差に対応した値を制御信号として前記ループフィルタに出力し、前記遷移判定手段が前記ゼロクロスレベルを遷移しなかったと判定してから前記抽出されたクロックの２周期の間は０を制御信号として前記ループフィルタに出力する制御信号生成手段とを備えており、
前記位相比較器は、１クロック前のサンプリング値を２値化した値に応じて、前記時間差に対応した値の極性を、前記クロックの位相が前記ベースバンド信号の位相より遅れている時は正及び負のいずれか一方に決定し、前記クロックの位相が前記ベースバンド信号の位相より進んでいる時は正及び負の他方に決定する符号決定手段を備えることを特徴とするディジタルＰＬＬ回路。
【請求項２】
前記抽出されたクロックに応じたタイミングは、前記ベースバンド信号のシンボルレートの２倍のクロックの周期に相当しており、前記Ａ／Ｄ変換器の出力は前記２倍のクロックで前記ベースバンド信号をサンプリングして前記サンプリング値を出力するものである、請求項１記載のディジタルＰＬＬ回路。
【請求項３】
前記サンプリングの時点と前記ゼロクロスの時点との時間差に対応した値は、前記サンプリング値と前記ゼロクロスの値との差である、請求項１記載のディジタルＰＬＬ回路。
【請求項４】
抽出されたクロックに応じたタイミングでベースバンド信号をサンプリングしてサンプリング値を出力するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力と前記抽出されたクロックとの位相差を検出する位相比較器と、前記位相差を積分するループフィルタと、前記ループフィルタの出力に応じて発振周波数を増減させて前記クロック信号を生成するＶＣＯを備え、高域成分を除去することにより帯域制限された前記ベースバンド信号から、データを再生するためのクロックを抽出するディジタルＰＬＬ回路において、
前記位相比較器は、前記ベースバンド信号のレベルがゼロクロスのレベルを遷移したことを判定する遷移判定手段と、前記サンプリングの時点と前記ゼロクロスの時点との時間差に対応した値が所定の範囲内にあるかどうかを判定する位相差判定手段と、前記遷移判定手段が前記ゼロクロスのレベルを遷移したことを判定し、且つ前記位相差判定手段により前記値が前記所定の範囲内にあると判定されたとき、前記ゼロクロスのレベルを遷移したことを判定してから前記抽出されたクロック信号の２周期の間は、前記サンプリングの時点と前記ゼロクロスの時点との時間差に対応した値を制御信号として前記ループフィルタに出力し、前記遷移判定手段が前記ゼロクロスのレベルを遷移したことを判定しない時、又は前記位相差判定手段により前記値が前記所定の範囲外にあると判定されたときは、以前の値を制御信号として保持する制御信号生成手段とを備えることを特徴とするディジタルＰＬＬ回路。
【請求項５】
前記抽出されたクロックに応じたタイミングは、前記ベースバンド信号のシンボルレートの２倍のクロックの周期に相当しており、前記Ａ／Ｄ変換器の出力は前記２倍のクロックで前記ベースバンド信号をサンプリングして前記サンプリング値を出力するものである、請求項４記載のディジタルＰＬＬ回路。
【請求項６】
前記サンプリングの時点と前記ゼロクロスの時点との時間差に対応した値は、前記サンプリング値と前記ゼロクロスの値との差である、請求項４記載のディジタルＰＬＬ回路。
【請求項７】
前記位相比較器は、１クロック前のサンプリング値を２値化した値に応じて、前記時間差に対応した値の極性を、前記クロックの位相が前記ベースバンド信号の位相より遅れている時は正及び負のいずれか一方に決定し、前記クロックの位相が前記ベースバンド信号の位相より進んでいる時は正及び負の他方に決定する符号決定手段を備える、請求項４記載のディジタルＰＬＬ回路。
【請求項８】
前記位相比較器は、ＰＬＬがロックしているかどうかを判定するロック検出手段と、ロックが検出されたときには、以前の値を保持する条件下では０を出力する出力制御手段とを備える、請求項４記載のディジタルＰＬＬ回路。
【請求項９】
抽出されたクロックに応じたタイミングでベースバンド信号をサンプリングしてサンプリング値を出力するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力と前記抽出されたクロックとの位相差を検出する位相比較器と、前記位相差を積分するループフィルタと、前記ループフィルタの出力に応じて発振周波数を増減させて前記クロック信号を生成するＶＣＯを備え、高域成分を除去することにより帯域制限された前記ベースバンド信号から、データを再生するためのクロックを抽出するディジタルＰＬＬ回路において、
前記抽出されたクロックに応じたタイミングは、前記ベースバンド信号のシンボルレートの２倍のクロックの周期に相当しており、前記Ａ／Ｄ変換器の出力は前記２倍のクロックで前記ベースバンド信号をサンプリングして前記サンプリング値を出力するものであり、前記位相比較器は、前記Ａ／Ｄ変換器の出力を前記２倍のクロックの１クロック周期分遅延する第１の遅延回路と、前記第１の遅延回路の出力を前記２倍のクロックの１クロック周期分遅延する第２の遅延回路と、前記Ａ／Ｄ変換器の出力をａ、前記第１の遅延回路の出力をｂ、及び前記第２の遅延回路の出力をｃとすると、３つのサンプリング値ａ，ｂ，ｃが単調増加もしくは単調減少したときを判定する手段と、前記判定する手段が前記３つのサンプリング値ａ，ｂ，ｃが単調増加もしくは単調減少したと判定したとき、前記サンプリングの時点と前記ゼロクロスの時点の時間差に対応した値を制御信号として前記ループフィルタに出力する制御信号生成手段とを備えていることを特徴するディジタルＰＬＬ回路。
【請求項１０】
前記サンプリングの時点と前記ゼロクロスの時点との時間差に対応した値は、ｎを自然数とすると、ｎ×｛ｂ−（ａ＋ｃ）／２｝である請求項９記載のディジタルＰＬＬ回路。
【請求項１１】
前記位相比較器は、前記３つのサンプリング値ａ，ｂ，ｃが単調増加と単調減少のいずれのときでも、現在の前記時間差に対応した値の極性を、前記クロックの位相が前記ベースバンド信号の位相より遅れている時は正及び負のいずれか一方に決定し、前記クロックの位相が前記ベースバンド信号の位相より進んでいる時は正及び負の他方に決定する符号決定手段を備える、請求項９記載のディジタルＰＬＬ回路。
【請求項１２】
前記位相比較器は、
前記サンプリングの時点と前記ゼロクロスの時点との時間差に対応した値が所定の範囲内にあるかどうかを判定する位相差判定手段と、
ＰＬＬがロックしているかどうかを判定するロック検出手段と、
前記ロック検出手段がロックを検出し且つ前記位相差判定手段が前記サンプリングの時点と前記ゼロクロスの時点との時間差に対応した値が所定の範囲内にあると判定した場合には前記制御信号の値をそのまま出力し、前記ロック検出手段がロックを検出し且つ前記位相差判定手段が前記サンプリングの時点と前記ゼロクロスの時点との時間差に対応した値が所定の範囲内にないと判定した場合には０を出力し、前記ロック検出手段がロックを検出しておらず且つ前記位相差判定手段が前記サンプリングの時点と前記ゼロクロスの時点との時間差に対応した値が所定の範囲内にあると判定した場合には前記制御信号の値をそのまま出力し、前記ロック検出手段がロックを検出しておらず且つ前記位相差判定手段が前記サンプリングの時点と前記ゼロクロスの時点との時間差に対応した値が所定の範囲内にないと判定した場合には前記位相差判定手段が前記サンプリングの時点と前記ゼロクロスの時点との時間差に対応した値が所定の範囲内にあると最後に判定した前記制御信号の値を保持して出力する出力制御手段とを備える、請求項９記載のディジタルＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高周波成分を除去することにより帯域制限されたベースバンド信号から、データを再生するためのクロックを抽出するクロックリカバリ用のディジタルＰＬＬ回路に関するものである。
【０００２】
【従来の技術】
従来のクロックリカバリ用のディジタルＰＬＬ回路の一例として、例えば、特開平8-31110に開示されたものが知られている。この公報には、帯域制限されたベースバンド信号をＡ／Ｄ変換器でサンプリングし、その信号をＮ（Ｎ≧２）クロック分遅延するＮ−１段に接続された遅延回路と、上記のＡ／Ｄ 変換器出力信号と上記遅延回路の各段から得られるＮ−１個のディジタル信号との計Ｎ個のディジタル信号をそれぞれ２値判定し、判定結果として得られるＮビットのデータを用いて所定の論理演算を行う論理演算手段と、上記Ｎ個のディジタルデータのうち、２個のディジタルデータ間の差又は和を求める算術演算手段と、上記算術演算手段の出力を上記論理演算手段の出力に基づいてラッチするラッチ回路と、上記ラッチ回路の出力に応じて発振周波数が制御されその発振出力を信号処理のためのクロックとして出力する発振器とを備えた信号処理装置であって、上記論理演算手段は、上記Ｎ個のディジタルデータから上記Ａ／Ｄ変換器出力信号のゼロクロス点を判定すると共に、このゼロクロス点を通過するデータの傾きの正負を判定する演算を行い、上記算術演算手段は出力の極性を反転可能に構成され、上記ゼロクロス点の判定結果に応じて上記ラッチ回路を制御し、上記データの傾きの正負の判定結果に応じて上記極性を制御することによって、ベースバンド信号に同期したクロックを抽出する技術が開示されている。
【０００３】
図１７は上記公報に開示されたディジタルＰＬＬ回路を示すブロック図である。図１７において、１７１は図１９の（ａ）に示される２値信号のアイパターンに示すように高周波成分をカットすることにより帯域制限されたベースバンド信号をディジタル化するＡ／Ｄ変換器、１７２はＡ／Ｄ変換器出力をもとに位相差を検出して出力する位相比較器、１７３は位相比較器出力を平滑化するループフィルタ、１７４はループフィルタ出力の増減に応じて発振周波数が増減し、Ａ／Ｄ 変換器のサンプリングクロックおよび他の回路の動作クロックを供給する電圧制御発振器（ＶＣＯ) である。
【０００４】
図１８は上記位相比較器１７２の具体的な構成を示すもので、１８１〜１８４はＡ／Ｄ変換されたデータをクロック毎に遅延する遅延回路、１８５は遅延回路１８１〜１８４の出力を２値化した信号から特定のパターンを抽出する論理演算手段としてのデコーダ、１８６は遅延回路１８１の出力ｂと遅延回路１８３の出力ｄの差をとる減算器、１８７は減算器１８６の出力の符号を反転する符号反転回路、１８８は減算器１８６の出力と符号反転回路１８７の出力とをデコーダ１８５から出力される信号ｓに応じて切換えるスイッチ、１８９はスイッチ１８８の出力をデコーダ１８５から出力される信号ｈでサンプルホールドして位相比較器出力とするラッチである。
【０００５】
次に図１８の回路の動作を説明する。
Ａ／Ｄ変換されたデータは遅延回路１８１〜１８４により順次遅延される。遅延回路１８１の出力ｂと遅延回路１８３の出力ｄとの差は減算器１８６により計算されて、図１９の（ｂ）に示される３値のアイパターンが得られる。ここで、ａ，ｂ，ｃ，ｄ，ｅはそれぞれ、入力データおよび各遅延回路の最上位ビット（ＭＳＢ）である。再生データをＡ／Ｄ変換する際に再生データの平均値がＡ／Ｄ変換のレンジの中央にくるように設定されていれば、ａ，ｂ，ｃ，ｄ，ｅは２値データ列となる。このデータ列をデコーダ１８５により、特定の論理でデコードすることにより、その出力に信号ｓおよびｈを得る。信号ｓに応じてスイッチ１５８が切り替わり、減算器１８６の出力又はこの出力を符号反転回路１８７で反転した出力をラッチ１８９に入力させる。信号ｈはラッチ１８９を制御し、スイッチ１８８の出力をサンプルホールドする。
【０００６】
次に信号ｓおよびｈの選び方に関して説明する。図１９の（ｂ）は遅延回路１８１、１８３の出力信号のアイパターンで、図１９の（ａ）に示すアイパターンとそれが２シンボル分遅延されたアイパターンの差である。このアイパターンはデータ検出点で３値の値をとる。このアイパターンのゼロクロス点を見ると、ゼロクロス点を通過する信号は、データと検出点との位相差に比例した傾きを持っていることがわかる。ただし、この傾きは正負両方の値を持っている。デコーダ１８５において信号ｓがこの傾きの正負を判別し、信号ｈがゼロクロス点であることを判別するように所定の論理演算を行うことによって、ディジタル位相比較器回路の出力は、その平均レベルがデータと検出点との位相差に比例した値となる。
【０００７】
このような、ｓ、ｈを得るためには、例えば、
【０００８】
【数１】
0003669796.tif 000002
【０００９】
のような論理演算を行えばよい。この論理は、検出されたデータａ，ｂ，ｃ，ｄ，ｅに誤りがない場合に成り立つ。Ａ／Ｄ  変換器１７１への入力データとＶＣＯ１７４の出力である抽出クロックとの位相がずれるにしたがって位相比較器１７２の出力に誤りが生じるようになり、平均値は誤りが増加するにしたがって０に近づき、結果として図２０に示すような位相比較特性が得られる。
【００１０】
上述の原理により、このクロックリカバリ用のディジタルＰＬＬ回路では、入力されるアナログ信号のアイパターンのアイ開口の最大点をサンプリングするためのクロックを発生するように動作する。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記従来例では、以下に述べるような問題点がある。
（１）ＰＬＬは、周波数引き込み過程時には、入力とＶＣＯの出力の位相差が−１８０°〜１８０°の状態を繰り返すことによって徐々に周波数差を詰めていくが、上記従来例では、ラッチ回路の制御を行うかどうかを、複数のディジタルデータａ，ｂ，ｃ，ｄ，ｅを２値判定したＮビットのデータのパターンが特定の形であるかどうかによって決定しているため、位相差がある程度以上大きいとき，例えば図２０に示される例では、位相差が１００°を超えると位相検出出力は減少し始め、１８０°ではゼロとなり、−１８０°から−１００°までは再び増加することになる。即ち、位相差が１００°〜１８０°，−１８０°〜−１００°の間ではリニアな比較特性が得られない。したがって、周波数引き込み過程時の位相差が大きい状態のときは、周波数差を詰めることができないため、ロックアップタイムがその分だけ長くなる。
（２）信号がゼロクロスであるかどうかの判断とゼロクロス点を通過するデータの傾きの正負の判定を、複数のディジタルデータａ，ｂ，ｃ，ｄ，ｅを２値判定したＮビットのデータによって行っているので、なんらかの事情により、アナログ入力（帯域制限されたベースバンド信号）にオフセットが加わると上記２値判定にそのオフセットの擾乱が加わり、その結果２値判定が不正確なものとなり動作が不安定になる。
【００１２】
本発明の目的は、上記問題点に鑑み、ロックアップレンジを広くしてロックアップタイムを短縮するディジタルＰＬＬ回路を提供することにある。
本発明の他の目的は、ベースバンド信号にオフセットが加わっても、動作が安定に行われるディジタルＰＬＬ回路を提供することにある。
【００１３】
【課題を解決するための手段】
上記課題を解決するために、請求項１の発明によれば、位相比較器は、ベースバンド信号のレベルがゼロクロスレベルを遷移したことを判定してから抽出されたクロック信号の１周期の間は、サンプリングの時点とゼロクロスの時点との時間差に対応した値を制御信号としてループフィルタに出力し、ゼロクロスのレベルを遷移しなかったと判定してから抽出されたクロックの１周期の間は０を制御信号としてループフィルタに出力する制御信号生成手段とを備えていることを特徴するディジタルＰＬＬ回路が提供される。
【００１４】
ベースバンド信号がゼロクロス点を遷移したときのみ、サンプリングの時点とゼロクロス点との時間差に対応した値を出力するので、抽出されたクロックとベースバンド信号との位相差が±１８０°の範囲でサンプリングの時点とゼロクロスの時点との時間差に対応した値を出力可能になり、したがって周波数引込み時の位相差が大きい状態でも、周波数差を詰めることが出来るようになり、ロックアップタイムを従来に比べて短縮することができる。また、ベースバンド信号がゼロクロス点を遷移したときのみ、制御信号を出力するようにしているので、ベースバンド信号のすべての位相について位相差を検出する従来方式に比較して、ノイズの影響が少なく、ジッタを小さくして安定に周波数差を詰めることが出来るようになる。
【００１５】
請求項２の発明によれば、請求項１の発明において、抽出されたクロックに応じたタイミングは、ベースバンド信号のシンボルレートの２倍のクロックの周期に相当しており、Ａ／Ｄ変換器の出力は当該２倍のクロックでベースバンド信号をサンプリングしてサンプリング値を出力する。
これにより、ゼロクロス点の近傍のサンプリング値が得られるので、サンプリングの時点とゼロクロスの時点との時間差に近い値を得ることができる。
【００１６】
請求項３の発明によれば、請求項１の発明において、サンプリングの時点とゼロクロスの時点との時間差に対応した値は、サンプリング値とゼロクロス点の値との差である。
ゼロクロス点の近傍では、ベースバンド信号は時間軸に対してほぼ４５°の確度をなす直線とみなすことができるので，サンプリング値とゼロクロス点の値との差はサンプリングの時点とゼロクロスの時点との時間差に相当するとみなすことができる。
【００１７】
請求項４の発明によれば、請求項１の発明において、位相比較器は、１クロック前のサンプリング値を２値化した値に応じて、前記時間差に対応した値の極性を、クロックの位相がベースバンド信号の位相より遅れている時は正及び負のいずれか一方に決定し、クロックの位相がベースバンド信号の位相より進んでいる時は正及び負の他方に決定する。
【００１８】
これにより、抽出クロックの位相とベースバンド信号の位相との位相差を詰めることが確実化される。
請求項５の発明によれば、位相比較器は、ベースバンド信号のレベルがゼロクロスのレベルを遷移したことを判定する遷移判定手段と、サンプリングの時点とゼロクロスの時点との時間差に対応した値が所定の範囲内にあるかどうかを判定する位相差判定手段と、遷移判定手段がゼロクロスのレベルを遷移したことを判定し、且つ  位相判定手段により値が所定の範囲内にあると判定されたとき、ゼロクロスレベルを遷移したことを判定してから抽出されたクロック信号の１周期の間は、サンプリングの時点とゼロクロスの時点との時間差に対応した値をループフィルタに出力し、遷移判定手段がゼロクロスのレベルを遷移したことを判定しない時、又は位相判定手段により値が所定の範囲外にある判定されたときは、以前の値を保持することを特徴とするディジタルＰＬＬ回路が提供される。
【００１９】
これにより、ゼロクロスのレベルを遷移したことが判定され、且つ、位相差が所定の範囲内にあるときのみ、サンプリングの時点とゼロクロスの時点との時間差に対応した値が出力されるので、ノイズ等により不当に大きいサンプリング値がゼロクロス近傍に存在している場合は、位相差が所定の値を超える前の値が位相比較器の出力となり、ＰＬＬの周波数引込み過程中のほとんどの間、周波数引込みのための出力が得られる。したがって、ノイズに対して強くなり、周波数引込みのロックアップタイムが短くなる。
【００２０】
請求項６から請求項８の発明の構成及び作用は、請求項５の発明において、請求項２から請求項４の発明の構成及び作用と同様である。
請求項９の発明によれば、請求項５の発明において、位相比較器は、ＰＬＬがロックしているかどうかを判定するロック検出手段と、ロックが検出されたときには、以前の値を保持する条件下では０を出力する出力制御手段とを備える。
【００２１】
これにより、ロック時には０が出力されるので、ＰＬＬがロック状態にあるときには、入力に加わったノイズにより、瞬間的に位相差検出出力の値が大きくなってもその大きな値の代りに０が出力されるため、入力に加わったノイズによるジッタの影響を小さくすることができる。
請求項１０の発明によれば、位相比較器は、Ａ／Ｄ変換器の出力を２倍のクロックの１クロック周期分遅延する第１の遅延回路と、第１の遅延回路の出力を２倍のクロックの１クロック周期分遅延する第２の遅延回路と、Ａ／Ｄ変換器の出力をａ、第１の遅延回路の出力をｂ、及び第２の遅延回路の出力をｃとすると、３つのサンプリング値ａ，ｂ，ｃが単調増加もしくは単調減少したときを判定する手段と、この判定する手段が前記３つのサンプリング値ａ，ｂ，ｃが単調増加もしくは単調減少したと判定したとき、前記サンプリング値と前記ゼロクロス点の時間差に対応した値を制御信号として出力する制御信号生成手段とを備えていることを特徴するディジタルＰＬＬ回路が提供される。
【００２２】
サンプリング値ａ，ｂ，ｃが単調増加もしくは単調減少したと判定したとき、サンプリング値とゼロクロス点の時間差に対応した値を出力するようにしたので、請求項１の発明と同様に抽出されたクロックとベースバンド信号との位相差が±１８０°の範囲でサンプリングの時点とゼロクロス点との時間差に対応した値を出力可能になり、したがって周波数引込み時の位相差が大きい状態でも、周波数差を詰めることが出来るようになり、ロックアップタイムを従来に比べて短縮することができる。また、ベースバンド信号が比較的リニアな変化をする単調増加もしくは単調減少したときのみ、出力するようにしているので、ベースバンド信号のすべての位相について位相差を検出する従来方式に比較して、ノイズの影響が少なく、ジッタを小さくして安定に周波数差を詰めることが出来るようになる。
【００２３】
請求項１１の発明によれば、請求項１０の発明において、サンプリングの時点とゼロクロス点との時間差に対応した値は、前記第１の遅延回路の出力サンプリング値ｂと前記ゼロクロス点の値との差である。
これにより、請求項３の発明と同様に、ゼロクロス点の近傍では、ベースバンド信号は時間軸に対してほぼ４５°の角度をなす直線とみなすことができるので，サンプリング値ｂとゼロクロス点の値との差はサンプリングの時点とゼロクロスの時点との時間差に相当するとみなすことができる。
【００２４】
請求項１２の発明によれば、請求項１０の発明において、サンプリングの時点とゼロクロスの時点との時間差に対応した値は、ｎを自然数とすると、ｎ×｛ｂ−（ａ＋ｃ）／２｝である。
これにより、各サンプリング値にノイズ等によりオフセットｄが加わっても、位相差はｎ×［（ｂ＋ｄ）−｛（ａ＋ｄ）＋（ｃ＋ｄ）｝／２］＝ｎ×｛ｂ−（ａ＋ｃ）｝となり、オフセットｄは相殺されるので、ベースバンド信号にオフセットが加わっても、ＰＬＬの動作が不安定になることはない。
【００２５】
請求項１３の発明によれば、請求項１０の発明において、位相比較器は、３つのサンプリング値ａ，ｂ，ｃが単調増加と単調減少のいずれのときでも、現在の前記時間差に対応した値の極性を、前記クロックの位相が前記ベースバンド信号の位相より遅れている時は正及び負のいずれか一方に決定し、前記クロックの位相が前記ベースバンド信号の位相より進んでいる時は正及び負の他方に決定する符号決定手段を備える。
【００２６】
これにより、請求項４の発明と同様に、抽出クロックの位相とベースバンド信号の位相との位相差を詰めることが確実化される。
請求項１４の発明によれば、請求項１０の発明において、位相比較器は、ＰＬＬがロックしているかどうかを判定するロック検出手段と、ロックが検出されたときには、以前の値を保持する条件下では０を出力する出力制御手段とを備える。
【００２７】
これにより、請求項９の発明と同様に、ロック時には０が出力されるので、その間は微調整のみですみ、より安定に周波数引込み動作をすることができる。
【００２８】
【発明の実施の形態】
以下に、本発明の実施の形態を図面により説明する。
図１は以下の各実施例に共通する本発明の実施の形態によるディジタルＰＬＬ回路を示す概略的ブロック図である。図１において、Ａ／Ｄ変換器１１及びループフィルタ１３は、図１４の従来例のＡ／Ｄ変換器１４１及びループフィルタ１４３と同じであるが、図１のＶＣＯ１４の発振周波数は図１４のＶＣＯ１４４の発振周波数の２倍である点、１／２分周器１５を設けた点、および位相比較器１２の構成が異なる。
【００２９】
以下の各実施例では、位相比較器１２の構成が互いに相違するが、図１ではこれらを総称して参照番号１２で示す。また、Ａ／Ｄ変換器１１、ループフィルタ１３、ＶＣＯ１４、１／２分周器１５の構成は以下の各実施例で同じである。
【００３０】
実施例１
図２は、本発明の第１の実施例により、Ａ／Ｄ変換器１１の出力が５ビットの場合の位相比較器１２の具体的な構成例である。図２において、２１はＡ／Ｄ変換器１１の出力の値Ａを２倍して５ビットの最大値である３１を引くデコーダ、２２は入力を−１倍して出力する符号反転回路で、２３はＡ／Ｄ変換器１１の出力の最上位ビット（ＭＳＢ）を図１の１／２分周器１５の出力のシンボルレートの２倍のクロック（図１のＶＣＯ１４の出力である２倍クロック）の１クロック分遅延する遅延回路、２４はＡ／Ｄ変換器の出力と遅延回路２３の出力が入力される排他的論理和（ＥＸＯＲ）ゲート、２５は遅延回路２３の出力が入力され、遅延回路２３の出力が“１”のときＳ１側を選択し、遅延回路２３の出力が“０”のときにはＳ２側を選択するスイッチ、２６はＥＸＯＲゲート２４の出力を図１の１／２分周器１５の出力のシンボルレートの２倍のクロック（図１に示す２倍クロック）の１クロック分遅延する遅延回路、２７はＥＸＯＲゲート２４の出力と遅延回路２６の出力が入力されるＥＸＯＲゲート、２８はスイッチ２５の出力をシンボルレートの２倍のクロック（図１に示す２倍クロック）の１クロック分遅延する遅延回路、２９はＥＸＯＲゲート２７の出力が“１”のときスイッチ２５の値を出力し、ＥＸＯＲゲート２７の出力が“０”のときには０を出力する乗算器、３０はクロック（図１のクロック）で信号をラッチするＤ形フリップフロップ（Ｄ−ＦＦ）である。
【００３１】
ここで、Ａ／Ｄ変換器１１の入力をＡ／Ｄ変換する際に入力データの平均値がＡ／Ｄ変換器１１の動作レンジの中央にくるように設定しておけば、入力データのゼロクロスの値はＡ／Ｄ変換器が５ビットであれば１００００と０１１１１の中間の値となる。この中間値を１０進数で表すと１５．５となる。
次に図１及び図２の回路の動作を図３のタイムチャートにより説明する。図３はＡ／Ｄ変換器入力が２倍クロックに対して４５°だけ遅れている場合の位相比較器１２の動作を説明するタイムチャートである。
【００３２】
Ａ／Ｄ変換器１１の入力には高域成分を除去することにより帯域制限された図４の（Ｃ）に示すベースバンド信号が入力される。この帯域制限されたベースバンド信号はアナログ信号である。Ａ／Ｄ変換器１１はこの入力ベースバンド信号をＶＣＯ１４の出力である２倍クロック（図３の（Ａ））の、例えば立ち上がりでサンプリングして各サンプリング点でのサンプリング値Ａ（図３の（Ｄ））を得る。このサンプリング値Ａは位相比較器１２に入力される。位相比較器１２では、図２に示されるデコーダ２１により、上記サンプリング値Ａから上記中間値である１５．５を引いて２倍する。したがって、デコーダ２１はサンプリング値とゼロクロス点の値の差の２倍を出力することになる（図３の（Ｊ））。上記サンプリング値を上記中間値の１５．５と比較してその大小に応じて２値化した信号（ＭＳＢ）（図３の（Ｅ））は遅延回路２３に入力され、遅延回路２３は２倍クロックの１クロック分遅延させてその最上位ビット（ＭＳＢ）を出力する（図３の（Ｇ））。この遅延回路２３の出力値によってデコーダ２１の出力極性を反転するかどうかを決定している。即ち、図３の（Ｄ）に示すＡ／Ｄ変換器１１の出力が１５．５より大であれば、デコーダ２１の出力値を符号反転器２２を通して符号反転してスイッチ２５の出力とし、Ａ／Ｄ変換器１１の出力が１５．５より小であれば、デコーダ２１の出力値をそのままスイッチ２５の出力としている（図３の（Ｋ））。遅延回路２８はスイッチ２５の出力を２倍クロックの１クロック分遅延させて出力する（図３の（Ｌ））。
【００３３】
一方、Ａ／Ｄ変換器１１の出力ＭＳＢとそれを１クロック分遅延させた遅延回路２３の出力との排他的論理和であるＥＸＯＲ２４の出力（図３の（Ｇ））と、これを１クロック分遅延させた遅延回路２６の出力（図３の（Ｈ））との排他的論理和であるＥＸＯＲ２７の出力（図３の（Ｉ））がハイレベル“Ｈ”のときはベースバンド信号のレベルが上記中間値１５．５を遷移したことを示し、ローレベル“Ｌ”のときは遷移していないことを示している。ベースバンド信号が遷移しなかったときにはＥＸＯＲゲート２７の出力は０となるので、ベースバンド信号が遷移したときのみ乗算器２９の値はスイッチ２５の値を出力する（図３の（Ｍ））。そして、Ｄ−ＦＦ３０によって、乗算器２９の出力のうちの図３の（Ｂ）に示すクロックの、例えば、立上がりに応じて、そのクロックの１周期分のデータを取り込む（図３の（Ｎ））。ベースバンド信号がゼロクロスレベルである１５．５を遷移したときは、ベースバンド信号の傾きは時間軸に対してほぼ４５°をなし、且つ、ベースバンド信号はほぼリニアに変化しているとみなすことができるので、その時の乗算器２９の出力、即ち、２倍クロックの１周期前の出力であるサンプリング値とゼロクロス点の値の差の２倍は、サンプリング時点とゼロクロスの時点との時間差に対応した値となっている。
【００３４】
この結果、Ｄ−ＦＦ３０は、クロックの４５°の遅れを遅れ０°に進めるべく、＋７の値が適当な間隔で出力する。
図４はＡ／Ｄ変換器入力が２倍クロックに対して４５°だけ進んでいる場合の位相比較器１２の動作を説明するタイムチャートである。
この場合は、Ｄ−ＦＦ３０は、クロックの４５°の進みを０°に遅らせるべく、−７の値が適当な間隔で出力する。ＶＣＯの極性をフィルタの出力値が減少したとき周波数が減少するように設定しておけば、立上がりが入力信号のゼロクロス点に来るようなクロックが得られる。
【００３５】
図３及び図４では抽出クロックが４５°の遅れ及び進みの場合を示したが、抽出クロックがベースバンドの位相に対してどのような位相角で遅れ又は進んでいても、図２の回路は上記と同様の動作により、位相差を詰めるように作用する。
このときの位相比較特性は図５のようになり、図１のＶＣＯの極性をフィルタの出力値が増加したとき周波数が増加するように、フィルタの出力値が減少したとき周波数が減少するように設定しておけば、このディジタルＰＬＬ回路では、立上がりが入力ベースバンド信号のゼロクロス点に来るようなクロックが得られる。
【００３６】
実施例２
図６はＡ／Ｄ変換器１１の出力が５ビットの場合の位相比較器１２の本発明の第２の実施例による回路図である。図６において、６１、６２はＡ／Ｄ変換器出力ａをシンボルレートの２倍のクロック（図１の２倍クロック）の１クロック分遅延する遅延回路、６３は遅延回路５１の出力ｂおよび遅延回路６２の出力ｃが入力され、ｃ＞ｂのときには出力端子Ｘに“１”を出力し、ｃ≦ｂのときには出力端子Ｘに“０”を出力して、ｃ＜ｂのときには出力端子Ｙに“１”を出力し、ｃ≧ｂのときには出力端子Ｙに“０”を出力するデコーダ、６４は遅延回路６１の出力ｂおよびＡ／Ｄ変換器出力ａが入力され、ｂ＞ａのときには出力端子Ｘに“１”を出力し、ｂ≦ａのときには出力端子Ｘに“０”を出力して、ｂ＜ａのときには出力端子Ｙに“１”を出力し、ｂ≧ａのときには出力端子Ｙに“０”を出力するデコーダ、６５はデコーダ６３、６４のＸ出力が入力されるＡＮＤゲート、６６はデコーダ６３、６４のＹ出力が入力されるＡＮＤゲート、６７はＡＮＤゲート６５、６６の出力が入力されるＯＲゲート、６８はＡ／Ｄ変換器出力ａ、遅延回路６１の出力ｂおよび遅延回路６２の出力ｃが入力され、２ｂ−（ａ＋ｃ）を計算して出力するデコーダ、６９はデコーダ６８の出力の絶対値が所定値Ｗ以下のとき“１”を出力し、Ｗより大きいとき“０”を出力するデコーダ、７０はデコーダ６８の出力を−１倍する符号反転器、７１はＡＮＤゲート６５の出力値が“１”のとき符号反転器７０の値を出力し、ＡＮＤゲート６５の出力値が“０”のときデコーダ６８の値を出力するスイッチ、７２はＯＲゲート６７の出力とデコーダ６９の出力が入力されるＡＮＤゲート、７３はＡＮＤゲート７２の値が“１”のとき（図１の）クロックでスイッチ７１の値をラッチし、ＡＮＤゲート７２の値が“０”のとき出力を保持するＤ形フリップフロップである出力制御回路（Ｄ−ＦＦ）である。
【００３７】
次に図６の回路の動作を図７のタイムチャートにより説明する。図７はＡ／Ｄ変換器入力が２倍クロックに対して４５°だけ遅れている場合の図６に示した位相比較器の動作を説明するタイムチャートである。
図７の（Ａ）〜（Ｄ）は図４の（Ａ）〜（Ｄ）と同じである。ただし、図６の位相比較器を用いたディジタルＰＬＬ回路では、Ａ／Ｄ変換器１１はａを出力する初段の遅延回路の役割をしている。図７の（Ｅ）は遅延回路６１の出力ｂを示し、（Ｆ）は遅延回路６２の出力ｃを示している。この位相比較器では、ａ，ｂ，ｃがｃ＞ｂ＞ａを満たすとき（単調減少）ＡＮＤゲート６５の出力（図７の（Ｇ））が“１”となり、ａ，ｂ，ｃがｃ＜ｂ＜ａを満たすとき（単調増加）ＡＮＤゲート６６の出力（図７の（Ｈ））が“１”となる。したがって、ＯＲゲート６７の出力は図７の（Ｉ）のようになる。
【００３８】
一方、デコーダ６８は２ｂ−（ａ＋ｃ）を計算して、図７の（Ｊ）に示す値を出力する。デコーダ６９はデコーダ６８の出力値の絶対値が所定値Ｗ以下の場合、例えば、７以下の場合にのみ“１”をＡＮＤゲート６２の一方の入力に出力する（図７の（Ｋ））。
また、スイッチ７１は、ＡＮＤゲート６５の出力が“１”のとき、即ち、単調減少のときは、デコーダ６８の出力を反転して出力し、それ以外はデコーダ６８の出力をそのまま出力する（図７の（Ｌ））。また、ＡＮＤゲート７２の出力が“１”のときはａ，ｂ，ｃが単調増加もしくは単調減少でかつ位相差が所定値Ｗ以下であり（図７の（Ｍ））、この出力は出力制御回路７３のイネーブル端子Ｅに入力される。したがって、このときのみスイッチ７１の出力が出力制御回路７３においてイネーブルとなる。そして、図７の（デコーダ６９のＷをＷ＝７としたときの）タイミングチャートを見ると分かるように、イネーブルのときのスイッチ７１の出力は、ＡＮＤゲート７２の出力が立上がっているときのスイッチ７１の出力のみが出力制御回路７３にラッチされ、イネーブルでないときには前の値が保持される。
【００３９】
ベースバンド信号が単調増加又は単調減少している間は、上記サンプリング値ａ及びｃはゼロクロス点を中心にほぼ対称の位置にあるとみなすことができ、上記サンプリング値ｂはａ及びｃのほぼ中間にあると見なすことができる。したがって、デコーダ６８において計算される上記２ｂ−（ａ＋ｃ）は、ベースバンド信号が単調増加又は単調減少している間は、サンプリングの時点とゼロクロスの時点との時間差に対応した値となっているとみなすことができる。
【００４０】
さらに、上記２ｂ−（ａ＋ｃ）が所定値Ｗ以下であれば、ベースバンド信号はゼロクロス点の近傍にあると判断できるので、この値２ｂ−（ａ＋ｃ）がサンプリングの時点とゼロクロスの時点との時間差に対応した値となっていることが一層確実である。
図８はＡ／Ｄ変換器入力が２倍クロックに対して４５°だけ進んでいる場合の実施例２による位相比較器の動作を説明するタイムチャートである。
【００４１】
この場合は、Ｄ−ＦＦ７３は、クロックの４５°の進みを０°に遅らせるべく、負の値を適当な間隔で出力する。ＶＣＯの極性をフィルタの出力値が減少したとき周波数が減少するように設定しておけば、立上がりが入力信号のゼロクロス点に来るようなクロックが得られる。
図７及び図８でも抽出クロックが４５°の遅れ及び進みの場合を示したが、抽出クロックがベースバンドの位相に対してどのような位相角で遅れ又は進んでいても、図６の回路は上記と同様の動作により、位相差を詰めるように作用する。
【００４２】
このときの位相比較特性は図９のようになり、図１のＶＣＯの極性をフィルタの出力値が増加したとき周波数が増加するように、フィルタの出力値が減少したとき周波数が減少するように設定しておけば、このディジタルＰＬＬ回路では、立上がりが入力ベースバンド信号のゼロクロス点に来るようなクロックが得られる。
【００４３】
なお、図６に示した上記実施例２において、デコーダ６９及びＡＮＤゲート７２を省略して、ＯＲゲート６７の出力をＤ−ＦＦ７３のイネーブル端子に直接入力する構成にしてもよい。この場合には、上記２ｂ−（ａ＋ｃ）が所定値Ｗ以下であるという条件は判断しないことになるが、ベースバンド信号が単調増加か又は単調減少かを判定するだけでも、十分な効果が得られる。
【００４４】
実施例３
図１０は本発明の実施例３による位相比較器を示すブロック図である。図１０において、６１〜７３は図６のものと同じである。１０１はＡＮＤゲート７２の出力をクロック（図１１の（Ｂ））の立上がりでラッチするＤ形フリップフロップ、１０２は後述のロック検出部の出力となるＮＯＴゲート１１０と遅延回路１０１の出力が入力されるＯＲゲート、１０３は出力制御回路７３の出力とＯＲゲート１０２の出力が入力され、ＯＲゲート１０２の出力が“１”のときには出力制御回路６３の出力をそのまま出力し、ＯＲゲート１０２の出力が“１”のときには０を出力する乗算器、１００はロック検出部である。
【００４５】
ロック検出部１００は、一例として、出力制御回路７３の出力が入力され、入力値Ａの絶対値が所定の値Ｗ1 以上のときには“１”を出力し、Ｗ1 より小さいときには“０”を出力するデコーダ１０４と、クロック（図１１の（Ｂ））の立上がりエッジの数をカウントし、Ｒ入力によりカウント値がリセットされるカウンタ１０５と、カウンタ１０５の出力が入力され、入力値の絶対値が所定の値Ｗ2 以上のときには“１”を出力し、Ｗ2 より小さいときには“０”を出力するデコーダ１０６と、デコーダ１０４の出力が“１”である回数をカウントし、Ｒ入力によりカウント値がリセットされるカウンタ１０７と、カウンタ１０７の出力が入力され、入力が所定の値Ｗ3 以上のときには“１”を出力し、Ｗ3 より小さいときには“０”を出力するデコーダ１０８と、デコーダ１０６の出力の立上がりエッジでデコーダ１０８の出力をラッチするＤ形フリップフロップ１０９と、Ｄ形フリップフロップ１０９の出力が入力され、その値を反転するＮＯＴゲート１１０から構成される。
【００４６】
次に図１０の回路の動作を図１１に示すタイムチャートにより説明する。
図１１はＡ／Ｄ変換器入力が２倍クロックに対して４５°だけ遅れている場合の実施例３による位相比較器の動作を説明するタイムチャートである。
図１１において、（Ａ）〜（Ｆ）は図７の（Ａ）〜（Ｆ）と同じなのでここでは説明を省略する。また、図１１の（Ｇ）〜（Ｌ）は図７の（Ｋ）〜（Ｎ）と同じであり、やはり説明を省略する。
【００４７】
ロック検出部１００では、デコーダ１０４によってＤ形フリップフロップ７３の出力である位相差（図１１の（Ｌ））が所定の範囲Ｗ1 内にあるかどうかを検出し、デコーダ１０６で決められた回数Ｗ2 回のうちで、上記所定の範囲Ｗ1 内にある回数をカウンタ１０７でカウントする。そして、デコーダ１０８では、上記所定の範囲Ｗ1 内にある回数が所定の回数Ｗ3 以上であるかどうかを検出しており、カウンタ１０５の値がＷ2 回となったところでその検出結果がラッチされる。ラッチされた検出結果はＮＯＴゲート１１０で反転されるので、このロック検出部１００はＰＬＬがロック状態であるときには“０”を出力し、ロック状態でないときには“１”を出力する。
【００４８】
このロック検出部１００内のデコーダ１０４の入力は、位相比較特性が図９に示されるような実施例２の位相比較器の出力であるから、ＰＬＬがロックしているときの値は入力にノイズがない場合には常にデコーダ６９のしきい値Ｗより小さい。したがって、しきい値Ｗ1 の値はデコーダ６９のしきい値Ｗより少し小さな値を選べばよい。また、入力のノイズが小さいときには、実施例２の位相比較器の出力はほとんどがしきい値Ｗ1 の値より小さいので、しきい値Ｗ3 の値はしきい値Ｗ2 の値より少し小さな値を選べばよい。
【００４９】
図１１のタイミングチャートを見ると分かるように、遅延回路１０１の出力は、出力制御回路７３の出力のうちのサンプリングしたデータに相当する部分のみが“１”となっている信号であるため、出力制御回路７３の出力の平均値が小さく、ＰＬＬがロック状態であると判断されたときには、乗算器１０３はＤ形フリップフロップ７３の出力のうちのサンプリングしたデータに相当する部分のみすなわち、サンプリング値ａ，ｂ，ｃが単調増加もしくは単調減少し、かつ、位相差が所定の範囲にあるときの位相差のみを出力し、Ｄ形フリップフロップ７３の出力の平均値が大きく、ロック状態でないと判断されたときには、ロック検出部１００の出力“１”によって遅延回路の出力が無効となるため、乗算器１０３は実施例２の出力と同じ出力となる。
【００５０】
図１２はＡ／Ｄ変換器入力が２倍クロックに対して４５°だけ進んでいる場合の実施例３による位相比較器の動作を説明するタイムチャートである。
図１２の（Ａ）〜（Ｇ）は図８の（Ａ）〜（Ｇ）と同じであり、図１２の（Ｈ）〜（Ｌ）は図８の（Ｊ）〜（Ｎ）と同じであるので、説明を省略する。図１１と異なる点は、乗算器１０３の出力（図１２の（Ｏ））が、クロックの位相を遅らせるために負の値となっている点だけである。
【００５１】
この実施例３によれば、位相比較器の位相比較特性はＰＬＬがロック状態にあるかどうかによって異なり、ＰＬＬがロック状態でないときには図９のようになり、ＰＬＬがロック状態にあるときには図１３のようになる。
図１１及び図１２でも抽出クロックが４５°の遅れ及び進みの場合を示したが、抽出クロックがベースバンドの位相に対してどのような位相角で遅れ又は進んでいても、図１０の回路は上記と同様の動作により、位相差を詰めるように作用する。
【００５２】
このとき、図１のＶＣＯの極性をフィルタの出力値が増加したとき周波数が増加し、フィルタの出力値が減少したとき周波数が減少するように設定しておけば、このディジタルＰＬＬ回路でも、立上がりが入力信号のゼロクロス点に来るようなクロックが得られる。
【００５３】
実施例４
図１４は本発明の実施例４による位相比較器を示すブロック図である。図１４において、２１〜２８は図２のものと同じである。また、６９、７２及び７３は図６におけるものと同じである。つまり、この実施例は実施例１の位相比較器に、実施例２における位相差の絶対値の判定回路を結合させたものである。
【００５４】
図１５はＡ／Ｄ変換器入力が２倍クロックに対して４５°だけ遅れている場合の実施例４による位相比較器の動作を説明するタイムチャートである。
図１５において、（Ａ）〜（Ｌ）は図３の（Ａ）〜（Ｌ）と同じなのでここでは説明を省略する。デコーダ６９は遅延回路２８の出力が所定値Ｗ（例えば、７）以下の場合にのみ、“１”を出力し、その他の場合は“０”を出力する。また、ＥＸＯＲ２７の出力は、実施例１で述べたように、ベースバンド信号がゼロクロスレベルを遷移した後のクロックの１周期分を“１”にしている。したがって、ＡＮＤゲート７２は、サンプリング値が所定値Ｗ以下で、且つ、ベースバンド信号がゼロクロスレベルを遷移した時に、クロックの１周期分だけ、デコーダ６９の出力を通過させる。デコーダ６９の出力が“１”のときはＤ形フリップフロップ７３は遅延回路２８の出力をラッチする。こうして図１５の（Ｏ）に示されるＤ−ＦＦ７３の出力には、位相遅れを進ませるべく＋７の値が出力される。
【００５５】
図１６はＡ／Ｄ変換器入力が２倍クロックに対して４５°だけ進んでいる場合の実施例４による位相比較器の動作を説明するタイムチャートである。この場合には、図１６の（Ｏ）に示されるＤ−ＦＦ７３の出力には、位相進みを遅らせるべく−７の値が出力される。
この実施例４によれば、実施例１におけるサンプリング時点とゼロクロス点との時間差に対応した値として、所定値Ｗ以下のもののみを採用するので、実施例１よりもゼロクロス点近傍であることが一層確実な時間差データが出力される。
【００５６】
以上の各実施例においては、サンプリング値を２値化した値に応じて、時間差に対応した値の極性を、クロックの位相がベースバンド信号の位相より遅れている時は正とし、クロックの位相がベースバンド信号の位相より進んでいる時は負としたが、ＶＣＯの特性を適当に選ぶことにより、時間差に対応した値の符号を逆にしてもよい。
【００５７】
【発明の効果】
以上の説明から明らかなように、請求項１の発明によれば、ベースバンド信号がゼロクロス点を遷移したときのみ、サンプリングの時点とゼロクロスの時点との時間差に対応した値を出力するので、抽出されたクロックとベースバンド信号との位相差が±１８０°の範囲でサンプリングの時点とゼロクロスの時点との時間差に対応した値を出力可能になり、したがって周波数引込み時の位相差が大きい状態でも、周波数差を詰めることが出来るようになり、ロックアップタイムを従来に比べて短縮することができる。また、ベースバンド信号がゼロクロス点を遷移したときのみ、制御信号を出力するようにしているので、ベースバンド信号のすべての位相について位相差を検出する従来方式に比較して、ノイズの影響が少なく、ジッタを小さくして安定に周波数差を詰めることが出来るようになる。
【００５８】
請求項２の発明によれば、２倍のクロックによりゼロクロス点の近傍のサンプリング値が得られるので、サンプリングの時点とゼロクロスの時点との時間差に近い値を得ることができる。
請求項３の発明によれば、ゼロクロス点の近傍では、サンプリングの時点とゼロクロスの時点との時間差として、サンプリング値とゼロクロス点の値との差を用いることができる。
【００５９】
請求項４の発明によれば、請求項１の発明において、位相比較器は、１クロック前のサンプリング値を２値化した値に応じて、前記時間差に対応した値の極性を、適切に決定することにより、抽出クロックの位相とベースバンド信号の位相との位相差を詰めることが確実化される。
請求項５の発明によれば、ゼロクロスレベルを遷移したことが判定され、且つ、位相差が所定の範囲内にあるときのみ、サンプリングの時点とゼロクロスの時点との時間差に対応した値が出力されるので、ノイズ等により不当に大きいサンプリング値がゼロクロス近傍に存在している場合は、位相差が所定の値を超える前の値が位相比較器の出力となるので、ＰＬＬの周波数引込み過程中のほとんどの間、周波数引込みのための出力が得られる。したがって、ノイズに対して強くなり、周波数引込みのロックアップタイムが短くなる。
【００６０】
請求項６から請求項８の発明の効果は、請求項５の発明において、請求項２から請求項４の発明の効果と同様である。
請求項９の発明によれば、ＰＬＬがロック状態にあるときには、入力に加わったノイズにより、瞬間的に位相差検出出力の値が大きくなってもその大きな値は０として出力されるため、入力に加わったノイズによるジッタの影響を小さくすることができる。
【００６１】
請求項１０の発明によれば、サンプリング値ａ，ｂ，ｃが単調増加もしくは単調減少したと判定したとき、サンプリング値とゼロクロス点の時間差に対応した値を出力するようにしたので、請求項１の発明と同様に抽出されたクロックとベースバンド信号との位相差が±１８０°の範囲でサンプリングの時点とゼロクロスの時点との時間差に対応した値を出力可能になり、したがって周波数引込み時の位相差が大きい状態でも、周波数差を詰めることが出来るようになり、ロックアップタイムを従来に比べて短縮することができる。また、ベースバンド信号が比較的リニアな変化をする単調増加もしくは単調減少したときのみ、出力するようにしているので、ベースバンド信号のすべての位相について位相差を検出する従来方式に比較して、ノイズの影響が少なく、ジッタを小さくして安定に周波数差を詰めることが出来るようになる。
【００６２】
請求項１１の発明によれば、請求項３の発明と同様に、サンプリングの時点とゼロクロスの時点との時間差は、ゼロクロス点の近傍では、サンプリング値ｂとゼロクロス点の値との差に相当するとみなすことができる。
請求項１２の発明によれば、オフセットは相殺されるので、ベースバンド信号にオフセットが加わっても、ＰＬＬの動作が不安定になることはない。
【００６３】
請求項１３の発明によれば、請求項４の発明と同様に、抽出クロックの位相とベースバンド信号の位相との位相差を詰めることが確実化される。
請求項１４の発明によれば、請求項９の発明と同様に、ロック時には０が出力されるので、その間は微調整のみですみ、より安定に周波数引込み動作をすることができる。
【図面の簡単な説明】
【図１】本発明の各実施例のディジタルＰＬＬ回路の概略構成を示すブロック図である。
【図２】本発明の実施例１の位相比較器の具体的な構成例を示すブロック図である。
【図３】実施例１の位相比較器においてクロックが４５°遅れている場合の動作を説明するタイムチャートである。
【図４】実施例１の位相比較器においてクロックが４５°進んでいる場合の動作を説明するタイムチャートである。
【図５】図２の位相比較器の位相比較特性を示すグラフ図である。
【図６】本発明の実施例２の位相比較器の具体的な構成例を示すブロック図である。
【図７】実施例２の位相比較器においてクロックが４５°遅れている場合の動作を説明するタイムチャートである。
【図８】実施例２の位相比較器においてクロックが４５°進んでいる場合の動作を説明するタイムチャートである。
【図９】図６の位相比較器の位相比較特性を示すグラフ図である。
【図１０】本発明の実施例３の位相比較器の具体的な構成例を示すブロック図である。
【図１１】実施例３の位相比較器においてクロックが４５°遅れている場合の動作を説明するタイムチャートである。
【図１２】実施例３の位相比較器においてクロックが４５°進んでいる場合の動作を説明するタイムチャートである。
【図１３】図１０の位相比較器の位相比較特性を示すグラフ図である。
【図１４】本発明の実施例４の位相比較器の具体的な構成例を示すブロック図である。
【図１５】実施例４の位相比較器においてクロックが４５°遅れている場合の動作を説明するタイムチャートである。
【図１６】実施例４の位相比較器においてクロックが４５°進んでいる場合の動作を説明するタイムチャートである。
【図１７】従来のディジタルＰＬＬ回路の一例を示すブロック図である。
【図１８】図１７における位相比較器の具体的な構成を示すブロック図である。
【図１９】図１７における位相比較器におけるアイパターンを示す波形図である。
【図２０】図１８の位相比較器の位相比較特性を示すグラフである。
【符号の説明】
１１…Ａ／Ｄ変換器
１２…位相比較器
１３…ループフィルタ
１４…ＶＣＯ
２３，２４，２６，２７…遷移判定手段
２１…デコーダ
２２…符号反転回路
２５…スイッチ
２８…遅延回路
２９…乗算器
３０…Ｄ形フリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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