(57)【特許請求の範囲】
【請求項１】
電気的に書き込みおよび消去が可能なフラッシュメモリの書き込みモード／読み出しモード／消去モードの選択を行うコマンド制御回路内にあって、前記フラッシュメモリのメモリセルの内容の消去を指示する消去コマンドが複数回入力された場合に、前記消去モードを選択させるための消去用のコマンド制御信号を生成するフラッシュメモリの消去コマンドラッチ回路において、前記消去コマンドを複数回入力する際の２回目以降のコマンド入力が開始されるまでの時間が設定されて、設定された前記時間が経過するまで２回目以降のコマンド入力の受け付けを停止させる信号を生成するタイマと、１回目の前記消去コマンドの入力に基づいて、前記タイマにカウントを開始させるタイマカウント開始信号を生成するタイマカウント開始制御回路とを設けたことを特徴とするフラッシュメモリの消去コマンドラッチ回路。
【請求項２】
電気的に書き込みおよび消去が可能なフラッシュメモリの書き込みモード／読み出しモード／消去モードの選択を行うコマンド制御回路内にあって、前記フラッシュメモリのメモリセルの内容の消去を指示する消去コマンドが複数回入力された場合に、前記消去モードを選択させるための消去用のコマンド制御信号を生成するフラッシュメモリの消去コマンドラッチ回路において、前記消去コマンドを複数回入力する際の２回目以降のコマンド入力が開始されるまでの時間が設定されて、設定された前記時間が経過するまで２回目以降のコマンド入力の受け付けを停止させる信号を生成する第１タイマと、前記消去コマンドを複数回入力する際の２回目以降の前記消去コマンドの入力終了までの時間が設定されて、設定された前記時間内に前記２回目以降の消去コマンドの入力がなかった場合にオーバーフローして、以前に入力されていた前記消去コマンドを無効にする信号を生成する第２タイマと、１回目の前記消去コマンドの入力に基づいて、前記第１タイマにカウントを開始させる第１タイマカウント開始信号を生成する第１タイマカウント開始制御回路と、前記第１タイマのオーバーフローに基づいて、前記第２タイマにカウントを開始させる第２タイマカウント開始信号を生成する第２タイマカウント開始制御回路とを設けたことを特徴とするフラッシュメモリの消去コマンドラッチ回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、電気的に書き込みおよび消去が可能なフラッシュメモリにて、その書き込み／読み出し／消去の動作モードを選択するコマンド制御回路内に配置されて、消去モードを選択するための消去用のコマンド制御信号を生成しているフラッシュメモリの消去コマンドラッチ回路に関するものである。
【０００２】
【従来の技術】
従来の技術を説明するに先立って、この発明が適用されるフラッシュメモリについてまず説明しておく。図９は一般的なフラッシュメモリを示すブロック図である。図において、１および２はこのフラッシュメモリのメモリブロックの外部から入力されるアドレスを受け取るアドレス端子であり、アドレス端子１にはアドレスＡ０〜Ａ７が、アドレス端子２にはアドレスＡ８〜Ａ１５がそれぞれ入力される。３は当該メモリブロックの外部から内部へ、またメモリブロックの内部から外部へデータを入出力するデータ入出力端子である。４は当該メモリブロックの外部から入力され、このデータ入出力端子３よりメモリブロック内部にデータを書き込む等の動作を制御する信号（以下、ＷＥＢ信号と称す）である。５はこのフラッシュメモリのメモリセルであり、６はアドレス端子１から入力されたアドレスＡ０〜Ａ７を解読するデコーダ（以下、Ｘデコーダと称す）、７はアドレス端子２から入力されたアドレスＡ８〜Ａ１５を解読するデコーダ（以下、Ｙデコーダと称す）である。
【０００３】
また、８はセンスアンプおよびメモリセル５のデータ入出力バッファとなるデータレジスタである。９はデータ入出力端子３から入力されたデータ信号をデータレジスタ８と後述するコマンド制御回路に伝達したり、またデータレジスタ８から出力されたデータ信号をデータ入出力端子３に伝達する信号線（以下、データバスと称す）であり、ここでは、例えば８ビットのデータバス９が用いられている。１０は当該フラッシュメモリの書き込み／読み出し／消去を制御する前述のコマンド制御回路で、データバス９から入力されたデータにより、フラッシュメモリの書き込み／読み出し／消去を制御する信号（以下、コマンド制御信号と称す）を生成している。１１はこのコマンド制御回路１０より出力される前記コマンド制御信号であり、１２はコマンド制御回路１０の出力したコマンド制御信号１１により、メモリブロック全体を制御しているメモリ制御回路である。１３はこのメモリ制御回路１２から出力されるメモリブロック内部を制御するための信号（以下、メモリ制御信号と称す）である。
【０００４】
次にこのフラッシュメモリの動作について説明する。ここで、フラッシュメモリとは、電気的に書き込みおよび消去が可能なメモリのことで、主に、書き込み／読み出し／消去という動作モードがある。これら動作モードの選択は、コマンド制御回路１０に入力されるデータによって決まる。データ入出力端子３より入力されたデータ信号をデータバス９を介してコマンド制御回路１０に入力し、コマンド制御回路１０においてそのデータを解読して、コマンド制御信号１１が生成される。メモリ制御回路１２はそのコマンド制御信号１１により指定された動作モードになり、メモリ制御信号１３を各回路に出力する。
【０００５】
なお、この発明は消去モードに関するものであるので、以下、消去モードについてのみ説明をする。この消去モードでは、誤ってメモリセル５の内容を消去してしまうことを防止するため、消去モード用のコマンド（以下、消去コマンドと称す）をコマンド制御回路１０に複数回入力する。コマンド制御回路１０は入力されたデータが全て同じであり、なおかつそれが消去コマンドであると判断すると、消去用のコマンド制御信号（以下、消去信号と称す）をメモリ制御回路１２に出力し、メモリ制御回路１２が消去モードになる。消去モードになると、メモリ制御回路１２は消去用のメモリ制御信号１３をＸデコーダ６、Ｙデコーダ７、データレジスタ８等の各回路に出力して消去の処理を開始し、それによってメモリセル５の内容は消去される。ここで、この消去信号はコマンド制御回路１０内の消去コマンドラッチ回路にて生成されている。
【０００６】
以下図１０および図１１を参照しながら、そのような従来のフラッシュメモリの消去コマンドラッチ回路について説明する。図１０は従来の消去コマンドラッチ回路の構成を示すブロック図であり、図１１はその動作を説明するためのタイミング図である。図１０において、２１はデータバス９で送られてきたデータを解読する解読器（以下、デコーダと称す）である。２２はデコーダ２１から出力される信号をラッチするラッチ回路部であり、このラッチ回路部２２は複数個のラッチ回路によって構成されている。２３はこのラッチ回路部２２を構成しているラッチ１回路、２４は同じくラッチ２回路であり、それぞれフリップフロップ回路で構成されている。なお、このラッチ１回路２３およびラッチ２回路２４を構成しているフリップフロップ回路において、Ｄはデータが入力される端子、Ｑはデータが出力される端子であり、Ｔは端子Ｄの入力のＯＮ、ＯＦＦを制御する信号が入力される端子、Ｒはフリップフロップ回路をリセットする信号が入力される端子である。２５はデータバス９から入力されたデータを解読したときにデコーダ２１より出力されて、ラッチ回路部２２でラッチされる信号（以下、コマンド信号と称す）であり、データバス９の内容が消去コマンドのときハイレベル（以下、Ｈレベルと称す）になる。
【０００７】
２６はラッチ回路部２２を制御するための信号を生成するラッチ制御回路であり、２７はこのラッチ制御回路２６より出力される、ラッチ１回路２３を制御するための信号（以下、ラッチ１制御信号と称す）、２８は同じくラッチ２回路２４を制御するための信号（以下、ラッチ２制御信号と称す）である。２９はラッチ１回路２３から出力された信号（以下、ラッチ１信号と称す）、３０はラッチ２回路２４から出力された信号（以下、ラッチ２信号と称す）であり、３１はこのラッチ１信号２９とラッチ２信号３０とを比較する比較回路である。この比較回路３１はＡＮＤ回路で構成されており、入力された信号すべてがＨレベルのときＨレベルを出力する。ここでは、ラッチ１信号２９はＷＥＢ信号４の立ち下がりでＨレベル信号を出力しているが、実使用ではＷＥＢ信号４の立ち上がりでＨレベル信号を出力してもよく、また、ラッチ２信号３０もＷＥＢ信号４の立ち下がりでＨレベル信号を出力しているが、ラッチ１信号２９と同様、実使用ではＷＥＢ信号４の立ち上がりでＨレベル信号を出力してもよい。なお、このことは後述するこの発明の実施例においても同様である。３２はこの比較回路３１より出力される消去信号である。
【０００８】
また、前記ラッチ制御回路２６内において、３３はＷＥＢ信号４を２分周している２分周回路であり、３４はこの２分周回路３３の出力を極性反転させるインバータ、３５はＷＥＢ信号４を極性反転させるインバータである。３６はこのインバータ３４の出力とインバータ３５の出力の論理積をとってラッチ１制御信号２７を生成するＡＮＤ回路であり、３７は２分周回路３３の出力とインバータ３４の出力の論理積をとってラッチ２制御信号２８を生成するＡＮＤ回路である。なお、３８はこの消去コマンドラッチ回路およびフラッシュメモリ内を初期化するための信号（以下、メモリリセット信号と称す）である。
【０００９】
このように、この消去コマンドラッチ回路は、デコーダ２１、ラッチ回路部２２、ラッチ制御回路２６、および比較回路３１の４つのブロックから構成されている。なお、ラッチ回路部２２のラッチ回路の数は複数個であればよいが、ここではラッチ１回路２３とラッチ２回路２４の２個のラッチ回路を持ったラッチ回路部２２による消去コマンドラッチ回路について説明する。以下のこの発明の実施例でも同様に２個のラッチ回路をもった消去コマンドラッチ回路について説明をする。
【００１０】
また、図１１において、Ｔ１は１回目のコマンド入力時の期間、Ｔ２は２回目のコマンド入力時の期間をそれぞれ示しており、３９はこれら１回目のコマンド入力時Ｔ１、あるいは２回目のコマンド入力時Ｔ２において入力された前述の消去コマンドを表している。
【００１１】
次に、消去コマンドラッチ回路の動作について説明する。消去モードは誤消去防止のため、消去コマンド３９を連続して複数回（この場合には２回）入力する。１回目のコマンド入力時Ｔ１で、ＷＥＢ信号４がローレベル（以下、Ｌレベルという）のときにデータバス９の内容がデコーダ２１に入力され、それが消去コマンド３９である場合にはコマンド信号２５をＨレベルにして、ラッチ回路部２２にコマンド信号２５のＨレベル信号を出力する。１回目のコマンド入力時Ｔ１にはラッチ１制御信号２７がＨレベルとなり、コマンド信号２５はラッチ１回路２３にラッチされてラッチ１信号２９がＨレベルになる。
【００１２】
２回目のコマンド入力時Ｔ２でＷＥＢ信号４がＬレベルのときにデコーダ２１に入力されたコマンドが消去コマンド３９であれば、コマンド信号２５をＨレベルにしてラッチ回路部２２にコマンド信号２５を出力する。２回目のコマンド入力時Ｔ２にはラッチ２制御信号２８がＨレベルとなり、コマンド信号２５はラッチ２回路２４にラッチされてラッチ２信号３０がＨレベルになる。これらラッチ１信号２９とラッチ２信号３０とを比較回路３１で比較し、その双方がＨレベルになると消去信号３２がＨレベルになる。このように消去信号３２がＨレベルになってはじめて、フラッシュメモリの消去が実行される。メモリセル５の内容の消去が終了すると、メモリリセット信号３８がＨレベルになり、消去コマンドラッチ回路およびフラッシュメモリ内が初期化される。
【００１３】
【発明が解決しようとする課題】
従来のフラッシュメモリの消去コマンドラッチ回路は以上のように構成されているので、フラッシュメモリの消去時には消去コマンド３９を複数回入力し、その内容の全てが同じかどうかを確認することで、誤消去を防止しようとしているが、２回目以降のコマンド入力の入力時間に対して規定しているものがなく、入力ミスで消去コマンド３９と認識されたデータが１回入力されると、次に消去コマンド３９が入力されてメモリセル５の消去が実行されるまで、またはメモリリセット信号３８が外部から入力されるまでその状態を保持しているため、実際に消去を実行しようとしたとき、消去コマンド３９を１回入力しただけで消去が実行されてしまったり、また、同じような入力ミスや誤認などで消去コマンド３９と認識されたデータがもう一度入力されたときに、メモリセル５の消去が実行されてしまうなどの問題点があった。
【００１４】
この発明は上記のような課題を解消するためになされたもので、入力ミスや誤認等によって、誤ってメモリセルの内容が消去されることのないフラッシュメモリの消去コマンドラッチ回路を得ることを目的とする。
【００１５】
【課題を解決するための手段】
この発明に係るフラッシュメモリの消去コマンドラッチ回路は、タイマに２回目以降のコマンド入力開始時間を設定しておき、タイマカウント開始制御回路が１回目の消去コマンドの入力に基づいて発生するタイマカウント開始信号によってそのカウントを開始させ、このタイマがオーバーフローするまで２回目以降のコマンド入力の受け付けを停止させる信号を出力するようにしたものである。
【００１６】
また、この発明に係るフラッシュメモリの消去コマンドラッチ回路は、第１タイマに２回目以降のコマンド入力開始時間を設定しておき、第１タイマカウント開始制御回路が１回目の消去コマンドの入力に基づいて発生する第１タイマカウント開始信号によってそのカウントを開始させ、それがオーバーフローするまで２回目以降のコマンド入力の受け付けを停止させる信号を出力するとともに、第２タイマに２回目以降の消去コマンド入力終了時間を設定しておき、第２タイマカウント開始制御回路が第１タイマのオーバーフローに基づいて発生する第２タイマカウント開始信号によってそのカウントを開始させ、それがオーバーフローするまでに２回目以降の消去コマンドが入力されなければ、それ以前に入力されていた消去コマンドを無効にする信号を出力するようにしたものである。
【００１７】
【作用】
この発明におけるタイマは、１回目の消去コマンドが入力されるとカウントを開始して、設定されている２回目以降の消去コマンド入力開始時間が経過してオーバーフローするまでの間、２回目以降のコマンド入力の受け付けを停止させる信号を出力することにより、１回目の消去コマンドが入力されてから次のコマンド入力までの間にノイズ等が入っても、それを消去コマンド入力と誤認してしまうことのないフラッシュメモリの消去コマンドラッチ回路を実現する。
【００１８】
また、この発明における第１タイマは、１回目の消去コマンドの入力に基づいてカウントを開始して、設定されている２回目以降の消去コマンド入力開始時間が経過してオーバーフローするまでの間、２回目以降のコマンド入力の受け付けを停止させる信号を出力し、また第２タイマは前記第１タイマのオーバーフローに基づいてカウントを開始して、設定されている２回目以降の消去コマンド入力終了時間が経過しても２回目以降の消去コマンドの入力がなかった場合にオーバーフローし、以前に入力されていた消去コマンドを無効にする信号を出力することにより、入力ミスや誤認等に起因するメモリセルの誤消去をより確実に防止することができるフラッシュメモリの消去コマンドラッチ回路を実現する。
【００１９】
【実施例】
参考例１．
図１はこの発明の実施例ではないが、この発明に関連する参考例１に係るフラッシュメモリの消去コマンドラッチ回路を示すブロック図である。図において、４はＷＥＢ信号、９はデータバス、２１はデコーダ、２２はラッチ回路部、２３はラッチ１回路、２４はラッチ２回路、２５はコマンド信号、２６はラッチ制御回路、２７はラッチ１制御信号、２８はラッチ２制御信号、２９はラッチ１信号、３０はラッチ２信号、３１は比較回路、３２は消去信号、３３は２分周回路、３４、３５はインバータ、３６、３７はＡＮＤ回路、３８はメモリリセット信号であり、図１０に同一符号を付した従来のそれらと同一、もしくは相当部分であるためその説明は省略する。
【００２０】
また、４１は後述するタイマのカウントの開始を制御しているタイマカウント開始制御回路であり、４２はこのタイマカウント開始制御回路４１が出力しているタイマカウント開始信号である。タイマカウント開始制御回路４１は第１および第２の２つのフリップフロップ回路によって構成されており、ＷＥＢ信号４の１回目の立ち上がりで出力しているタイマカウント開始信号４２をＨレベルにする。４３はこのタイマカウント開始信号４２がＨレベルになるとカウントを開始する前述のタイマであり、４４はこのタイマ４３がオーバーフローしたときに出力するタイマオーバーフロー信号である。４５は当該消去コマンドラッチ回路を初期化する信号（以下、消去コマンドラッチ回路リセット信号と称す）を生成するＯＲ回路であり、４６はこのＯＲ回路４５によって生成された前記消去コマンドラッチ回路リセット信号である。なお、このＯＲ回路４５はタイマオーバーフロー信号４４がＨレベルのとき、あるいはメモリリセット信号３８がＨレベルのときに消去コマンドラッチ回路リセット信号４６をＨレベルにする。
【００２１】
４７はタイマカウント開始制御回路４１を初期化するための信号（以下、タイマカウント開始制御回路リセット信号と称す）を生成するＯＲ回路であり、４８はこのＯＲ回路４７によって生成された前記タイマカウント開始制御回路リセット信号である。ＯＲ回路４７は消去信号３２がＨレベルになったときと、消去コマンドラッチ回路リセット信号４６がＨレベルのときにのみ、タイマカウント開始制御回路リセット信号４８をＨレベルにする。タイマカウント開始制御回路４１はこのタイマカウント開始制御回路リセット信号４８がＨレベルになると初期化される。
【００２２】
次に動作について説明する。ここで、図２、図３はこの参考例１によるフラッシュメモリの消去コマンドラッチ回路の動作を説明するためのタイミング図であり、図２は２回目の消去コマンド３９の入力があった場合、図３は２回目の消去コマンド３９の入力がなかった場合についてそれぞれ示している。なお、この図３における４９は、データバス９より入力された消去コマンド３９以外のデータを表している。なお、この参考例１においてもフラッシュメモリ動作の基本原理は従来のものと同様であるため、以下ではこの参考例１に特徴的な動作についてのみ説明する。
【００２３】
まず、図２において、２回目の消去コマンド入力があった場合の消去コマンドラッチ回路の動作について説明する。１回目のコマンド入力時Ｔ１で、ＷＥＢ信号４がＬレベルのときにデータバス９の内容がデコーダ２１に入力され、その内容が消去コマンド３９であった場合には、デコーダ２１は出力しているコマンド信号２５をＨレベルにする。この１回目のコマンド入力時Ｔ１ではラッチ１制御信号２７がＨレベルであるため、ラッチ１回路２３とタイマカウント開始制御回路４１の第１のフリップフロップ回路はデータ入力状態になり、ラッチ１回路２３にはコマンド信号２５のＨレベル信号が、タイマカウント開始制御回路４１の第１のフリップフロップ回路にはラッチ１回路２３から出力されるラッチ１信号２９のＨレベル信号がそれぞれ入力される。ここで、ＷＥＢ信号４が立ち上がると、タイマカウント開始制御回路４１の第２のフリップフロップ回路にＨレベルが入力され、タイマカウント開始信号４２がＨレベルになってタイマ４３はカウントを開始する。
【００２４】
次に、２回目のコマンド入力時Ｔ２で、ＷＥＢ信号４がＬレベルのときにデータバス９の内容がデコーダ２１に入力され、その内容が消去コマンド３９であればコマンド信号２５はＨレベルになる。２回目のコマンド入力時Ｔ２ではラッチ２制御信号２８がＨレベルのため、ラッチ２回路２４はデータ入力状態となって、ラッチ２回路２４にコマンド信号２５のＨレベルの信号が入力され、ラッチ２信号３０はＨレベルになる。このように、ラッチ１信号２９とラッチ２信号３０の双方がともにＨレベルになると、消去信号３２がＨレベルになってメモリセル５の内容の消去が開始される。
【００２５】
一方、消去信号３２がＨレベルになるとタイマカウント開始制御回路リセット信号４８がＨレベルになり、タイマカウント開始制御回路４１は初期化されてタイマ４３はカウントを停止する。メモリセル５を消去中にタイマ４３が動作しないように、消去が終了するまでタイマカウント開始制御回路リセット信号４８はＨレベルになっている。消去が終了すると、メモリリセット信号３８がＨレベルになってフラッシュメモリ内が初期化される。また、メモリリセット信号３８がＨレベルになることで消去コマンドラッチ回路リセット信号４６がＨレベルになり、消去コマンドラッチ回路が初期化されて消去モードを終了する。
【００２６】
次に、図３において、２回目のコマンド入力が消去コマンド３９以外のときの消去コマンドラッチ回路の動作について説明する。１回目のコマンド入力時Ｔ１で、ＷＥＢ信号４がＬレベルのときデコーダ２１に入力されたデータバス９の内容が消去コマンド３９であれば、コマンド信号２５はＨレベルになる。この１回目のコマンド入力時Ｔ１ではラッチ制御１信号２７がＨレベルになるため、ラッチ１回路２３とタイマカウント開始制御回路４１の第１のフリップフロップ回路はデータ入力状態となり、ラッチ１回路２３にコマンド信号２５のＨレベル信号が、タイマカウント開始制御回路４１の第１のフリップフロップ回路にラッチ１回路２３から出力されるラッチ１信号２９のＨレベル信号がそれぞれ入力される。ＷＥＢ信号４が立ち上がると、タイマカウント開始制御回路４１の第２のフリップフロップ回路にＨレベルが入力され、タイマカウント開始信号４２はＨレベルになってタイマ４３がカウントを開始する。なお、ここまでの動作は、前述の２回目の消去コマンド入力があった場合の動作と同様である。
【００２７】
次の２回目のコマンド入力時Ｔ２において、データが何も入力されなかったとき、または消去コマンド３９以外のデータ４９が入力されたときには、コマンド信号２５はＬレベルのままなので、タイマ４３はオーバーフローするまでカウントを続ける。タイマ４３がオーバーフローするとタイマオーバーフロー信号４４がＨレベルになるため、消去コマンドラッチ回路リセット信号４６がＨレベルになる。消去コマンドラッチ回路リセット信号４６がＨレベルになとタイマカウント開始制御回路リセット信号４８がＨレベルになり、タイマカウント開始制御回路４１は初期化されてタイマ４３はカウントを停止する。また、この消去コマンドラッチ回路リセット信号４６がＨレベルになることでラッチ回路部２２のラッチ１回路２３のラッチが解除され、当該消去コマンドラッチ回路は初期化されて消去モードを終了する。
【００２８】
以上のように、この参考例１によれば、消去コマンド３９を複数回入力する際に、２回目以降のコマンド入力終了時間を設定したタイマ４３がオーバーフローするまでに、２回目以降の消去コマンド３９の入力がなかった場合、当該消去コマンドラッチ回路を初期化して１回目の消去コマンド３９を無効にすることによって、確実に誤消去を防止している。
【００２９】
実施例１．
以下、この発明の実施例１を図について説明する。図４はこの発明の実施例１によるフラッシュメモリの消去コマンドラッチ回路を示すブロック図であり、相当部分には図１０と同一符号を付してその説明を省略する。図において、５１は後述するタイマのカウントの開始を制御しているタイマカウント開始制御回路であり、５２はこのタイマカウント開始制御回路５１が出力しているタイマカウント開始信号である。このタイマカウント開始制御回路５１は上記参考例１におけるタイマカウント開始制御回路４１と同様に２つのフリップフロップによって構成され、ＷＥＢ信号４の１回目の立ち上がりでタイマカウント開始信号５２をＨレベルにするものであるが、メモリリセット信号３８でリセットされる点でそれとは異なっている。
【００３０】
５３はこのタイマカウント開始信号５２がＨレベルになるとカウントを開始する前述のタイマであり、５４はこのタイマ５３がオーバーフローしたときに出力するタイマオーバーフロー信号である。５５はこのタイマオーバーフロー信号５４とタイマカウント開始信号５２の論理和をとるＯＲ回路、５６はこのＯＲ回路５５の出力とＷＥＢ信号４の論理和をとることにより、タイマカウント開始信号５２がＬレベルで、タイマオーバーフロー信号５４がＬレベルのときのみ、ＷＥＢ信号４の内容を有効にするＯＲ回路であり、５７はこのＯＲ回路５６よりラッチ制御回路２６に出力される信号（以下、ＷＥＢＢ信号と称す）である。
【００３１】
次に動作について説明する。ここで、図５はこの実施例１によるフラッシュメモリの消去コマンドラッチ回路の動作を説明するためのタイミング図である。この図５において、Ｔ３はデータを何も受け付けない期間を示しており、Ｔ１、Ｔ２は図２、図３のそれと同様である。また、ｔ１はこのデータを何も受け付けない期間Ｔ３の開始時刻、すなわち１回目のコマンド入力の終了時刻を表しており、ｔ２はデータを何も受け付けない期間Ｔ３の終了時刻、すなわち２回目のコマンド入力の受付開始時刻を表している。
【００３２】
１回目のコマンド入力時Ｔ１で、ＷＥＢＢ信号５７がＬレベルのときにデータバス９の内容がデコーダ２１に入力され、その内容が消去コマンド３９であればコマンド信号２５はＨレベルになる。この１回目のコマンド入力時Ｔ１ではラッチ１制御信号２７がＨレベルになるため、ラッチ１回路２３とタイマカウント開始制御回路５１の第１のフリップフロップ回路はデータ入力状態になり、ラッチ１回路２３にコマンド信号２５のＨレベル信号が、タイマカウント開始制御回路５１の第１のフリップフロップ回路にラッチ１回路２３から出力されるラッチ１信号２９のＨレベル信号がそれぞれ入力される。ＷＥＢ信号４が立ち上がるとタイマカウント開始制御回路５１の第２のフリップフロップ回路にＨレベルが入力され、それによってタイマカウント開始信号５２がＨレベルになり、タイマ５３はカウントを開始する。
【００３３】
ＯＲ回路５６は、タイマカウント開始制御回路５１からのタイマカウント開始信号５２がＬレベルで、タイマ５３のタイマオーバーフロー信号５４がＬレベルのときのみ、ＷＥＢ信号４の内容を有効にするものであり、それ以外のときはＷＥＢ信号４を無効にする。従って、タイマ５３がカウントを開始すると、それがカウントを終了して、タイマオーバーフロー信号５４が立ち下がるまでの期間Ｔ３においては、ＷＥＢ信号４が無効となってデータを何も受け付けない状態になる。タイマ５３がカウントを終了してそのタイマオーバーフロー信号５４が立ち下がると、ＷＥＢ信号４の内容が有効になり、時刻ｔ２からは２回目のコマンド入力の受け付けを再開する。その後は、２回目に入力されるコマンドが消去コマンド３９のとき、上記参考例１と同様にしてメモリセル５の内容の消去を開始し、消去が終了するとメモリリセット信号３８がＨレベルになって、フラッシュメモリ内を初期化する。
【００３４】
フラッシュメモリの消去コマンドラッチ回路では、消去コマンド３９を複数回入力する際に、１回目の消去コマンド３９が入力されてから２回目以降の消去コマンド３９の入力までの間にノイズなどが入った場合に、それを消去コマンドと誤認してしまうと、入力すべき回数だけ消去コマンド３９の入力操作を行う前にフラッシュメモリの内容が消去されてしまう危険性があったが、この実施例１によれば、消去コマンド３９を複数回入力する際に、２回目以降のコマンド入力の受付開始時刻を設定したタイマ５３がオーバーフローするまでの間、２回目以降の消去コマンド３９の入力を停止させているので、確実に誤消去を防止することができる。
【００３５】
実施例２．
以下、この発明の実施例２を図について説明する。図６はこの発明の実施例２によるフラッシュメモリの消去コマンドラッチ回路を示すブロック図であり、相当部分には図１０と同一符号を付してその説明を省略する。図において、６１は後述する第１タイマのカウントの開始を制御している第１タイマカウント開始制御回路であり、６２はこの第１タイマカウント開始制御回路６１が出力している第１タイマカウント開始信号である。この第１タイマカウント開始制御回路６１は上記参考例１におけるタイマカウント開始制御回路４１と同等に構成されており、ＷＥＢ信号４の１回目の立ち上がりで第１タイマカウント開始信号６２をＨレベルにするものである。
【００３６】
６３は後述する第２タイマのカウントの開始を制御している第２タイマカウント開始制御回路であり、６４はこの第２タイマカウント開始制御回路６３が出力している第２タイマカウント開始信号である。この第２タイマカウント開始制御回路６３はラッチ１回路２３およびラッチ２回路２４と同じフリップフロップ回路で構成されており、端子Ｄはデータが入力される端子、端子Ｑはデータが出力される端子で、端子Ｔには端子Ｄのデータ入力を制御する信号、端子Ｒにはフリップフロップ回路をリセットする信号が入力される。この第２タイマカウント開始制御回路６３には、第１タイマ６５がオーバーフローしたときにラッチ１信号２９が入力される。
【００３７】
６５はこの第１タイマカウント開始信号６２がＨレベルになるとカウントを開始する前述の第１タイマであり、６６はこの第１タイマ６５がオーバーフローしたときに出力する第１タイマオーバーフロー信号である。６７はこの第１タイマオーバーフロー信号６６と第１タイマカウント開始信号６２の論理和をとるＯＲ回路、６８はこのＯＲ回路６７の出力とＷＥＢ信号４の論理和をとって、第１タイマオーバーフロー信号６６がＬレベル、第１タイマカウント開始信号６２がＬレベルのときに、ＷＥＢ信号４の内容を有効にするＯＲ回路であり、６９はこのＯＲ回路６８よりラッチ制御回路２６に出力される信号（以下、ＷＥＢＤ信号と称す）である。
【００３８】
７０は前記第２タイマカウント開始信号６４がＨレベルになるとカウントを開始する前述の第２タイマであり、７１はこの第２タイマ７０がオーバーフローしたときに出力する第２タイマオーバーフロー信号である。７２は当該消去コマンドラッチ回路を初期化するための消去コマンドラッチ回路リセット信号を生成するＯＲ回路であり、７３はこのＯＲ回路７２より出力される消去コマンドラッチ回路リセット信号である。このＯＲ回路７２は第２タイマオーバーフロー信号７１がＨレベルのとき、あるいはメモリリセット信号３８がＨレベルのときに消去コマンドラッチ回路リセット信号７３をＨレベルにする。７４は第２タイマカウント開始制御回路６３をリセットする第２タイマカウント開始制御回路リセット信号を生成するＯＲ回路であり、７５はその第２タイマカウント開始制御回路リセット信号である。このＯＲ回路７４は消去開始信号６２がＨレベルのとき、あるいは消去コマンドラッチ回路リセット信号７３がＨレベルのときに第２タイマカウント開始制御回路リセット信号７５をＨレベルにする。
【００３９】
次に動作について説明する。ここで、図７、図８はこの実施例２によるフラッシュメモリの消去コマンドラッチ回路の動作を説明するためのタイミング図であり、図７は２回目の消去コマンド入力があった場合、図８は２回目の消去コマンド入力がなかった場合についてそれぞれ示している。図７および図８において、Ｔ１は第１回目のコマンド入力時の期間、Ｔ２は第２回目のコマンド入力時の期間、Ｔ３はデータを何も受け付けない期間、ｔ１は１回目のコマンド入力の終了時刻、ｔ２は２回目のコマンド入力の受付開始時刻を表しており、図５のそれらと同様である。
【００４０】
まず、図７において、第２回目の消去コマンド入力があった場合の消去コマンドラッチ回路の動作について説明する。第１回目のコマンド入力時Ｔ１で、ＷＥＢＤ信号６９がＬレベルのときに、データバス９の内容はデコーダ２１に入力され、その内容が消去コマンド３９である場合にはコマンド信号２５がＨレベルになる。１回目のコマンド入力時Ｔ１ではラッチ１制御信号２７はＨレベルになるため、ラッチ１回路２３と第１タイマカウント開始制御回路６１の第１のフリップフロップ回路はデータ入力状態になり、ラッチ１回路２３にはコマンド信号２５のＨレベル信号が入力され、第１タイマカウント開始制御回路６１の第１のフリップフロップ回路にはラッチ１回路２３から出力されるラッチ１信号２９のＨレベル信号が入力される。ＷＥＢ信号４が立ち上がると第１タイマカウント開始制御回路６１の第２のフリップフロップ回路にＨレベルが入力され、第１タイマカウント開始信号６２がＨレベルになって第１タイマ６５はカウントを開始する。
【００４１】
ＯＲ回路６８は第１タイマカウント開始信号６２がＬレベルで、第１タイマオーバーフロー信号６６がＬレベルのときのみＷＥＢ信号４を有効にし、それ以外のときにはＷＥＢ信号４を無効にする。従って、第１タイマ６５がカウントを開始すると、カウント終了時に発生する第１タイマオーバーフロー信号６６が立ち下がるまでの期間Ｔ３においては、ＷＥＢ信号４が無効となってデータを何も受け付けない状態になる。第１タイマ６５がカウントを終了して第１タイマオーバーフロー信号６６がＨレベルになると、第２タイマカウント開始制御回路６３は第２タイマカウント開始信号６４をＨレベルにし、それによって第２カウンタ７０がカウントを開始する。
【００４２】
次に、この第１タイマオーバーフロー信号６６が立ち下がると、ＷＥＢ信号４の内容が有効になり、時刻ｔ２からは２回目のコマンド入力の受け付けを再開する。２回目のコマンド入力時Ｔ２で、ＷＥＢＤ信号６９がＬレベルのときにデータバス９の内容はデコーダ２１に入力され、その内容が消去コマンド３９のときにはコマンド信号２５がＨレベルになる。２回目のコマンド入力時Ｔ２ではラッチ２回路２４はラッチ２制御信号２８がＨレベルになるためデータ入力状態になり、ラッチ２回路２４にコマンド信号２５のＨレベルの信号が入力されてラッチ２信号３０はＨレベルになる。ラッチ１信号２９とラッチ２信号３０がどちらもＨレベルになると、消去信号３２がＨレベルになってメモリセル５の消去が開始される。
【００４３】
消去信号３２がＨレベルになると第２タイマカウント開始制御回路リセット信号７５がＨレベルになり、第２タイマカウント開始制御回路６３が初期化されて第２タイマ７０はカウントを停止する。ここで、メモリセルの内容を消去中に第２タイマ７０が動作しないように、消去が終了するまでタイマカウント開始制御回路リセット信号７５はＨレベルになっている。消去が終了すると、メモリリセット信号３８がＨレベルになってフラッシュメモリ内を初期化し、またこのメモリリセット信号３８がＨレベルになることで消去コマンドラッチ回路リセット信号７３もＨレベルになるため、当該消去コマンドラッチ回路が初期化されて消去モードを終了する。
【００４４】
次に、図８において、２回目の消去コマンド入力がなかった場合の消去コマンドラッチ回路の動作について説明する。なお、１回目のコマンド入力時Ｔ１から第１タイマオーバーフロー信号６６の立ち下がりまでは、前述の図７を用いて説明した消去コマンドラッチ回路の動作と同じなのでその説明省略する。２回目のコマンド入力時Ｔ２にデータ４９が何も入力されなかったとき、または入力されたデータ４９が消去コマンド３９以外のものであったときには、コマンド信号２５はＬレベルのままである。従って、第１タイマ６５のオーバーフローによってカウントを開始した第２タイマ７０は、オーバーフローするまでそのカウントを継続し、オーバーフローすると第２タイマオーバーフロー信号７１がＨレベルになる。第２タイマオーバーフロー信号７１がＨレベルになると消去コマンドラッチ回路リセット信号７３はＨレベルになってラッチ回路部２２のラッチ１回路２３のラッチが解除され、当該消去コマンドラッチ回路が初期化されて消去モードを終了する。
【００４５】
以上のように、この実施例２によれば、消去コマンド３９を複数回入力する際に、２回目以降のコマンド入力の受付開始時刻が設定されて、１回目の消去コマンド入力によってカウントを開始する第１タイマ６５がオーバーフローするまでの間、２回目以降の消去コマンド３９の入力を停止させるとともに、２回目以降のコマンド入力終了時間が設定されて、第１タイマのオーバーフローによってカウントを開始する第２タイマ７０がオーバーフローするまでに、２回目以降の消去コマンド３９の入力がなかった場合、消去コマンドラッチ回路を初期化して１回目の消去コマンド３９を無効にすることでコマンド入力の確実性を高め、より確実に誤消去を防止している。
【００４６】
【発明の効果】
この発明によれば、２回目以降の消去コマンド入力開始時間をタイマに設定しておき、１回目の消去コマンド入力に基づいてそのタイマのカウントを開始させて、当該タイマがオーバーフローするまでの間、２回目以降のコマンド入力の受け付けを停止させるように構成したので、１回目の消去コマンドが入力されてから２回目以降の消去コマンドの入力までの間にノイズなどが入った場合に、それを消去コマンドと誤認して、入力すべき回数だけ消去コマンドの入力操作を行う前にメモリセルの内容が消去されてしまうような危険性を排除し、誤消去を確実に防止できるフラッシュメモリの消去コマンドラッチ回路が得られる効果がある。
【００４７】
また、この発明によれば、２回目以降の消去コマンド入力開始時間を第１タイマに設定して、そのカウントを１回目の消去コマンド入力に基づいて開始させ、当該第１タイマがオーバーフローするまでの間、２回目以降のコマンド入力の受け付けを停止させるとともに、２回目以降の消去コマンド入力終了時間を第２タイマに設定して、そのカウントを第１タイマのオーバーフローに基づいて開始させ、当該第２タイマがオーバーフローするまでの間に２回目以降の消去コマンドの入力がなかった場合に、以前に入力されていた消去コマンドを無効にするための信号を出力して当該消去コマンドラッチ回路内を初期化するように構成したので、入力ミスや誤認等に起因するメモリセルの誤消去を、より確実に防止することができるフラッシュメモリの消去コマンドラッチ回路が得られる効果がある。
【図面の簡単な説明】
【図１】この発明の参考例１によるフラッシュメモリの消去コマンドラッチ回路を示すブロック図である。
【図２】上記参考例１における２回目の消去コマンド入力があった場合の動作を説明するためのタイミング図である。
【図３】上記参考例１における２回目の消去コマンド入力がなかった場合の動作を説明するためのタイミング図である。
【図４】この発明の実施例１によるフラッシュメモリの消去コマンドラッチ回路を示すブロック図である。
【図５】上記実施例１の動作を説明するためのタイミング図である。
【図６】この発明の実施例２によるフラッシュメモリの消去コマンドラッチ回路を示すブロック図である。
【図７】上記実施例２における２回目の消去コマンド入力があった場合の動作を説明するためのタイミング図である。
【図８】上記実施例２における２回目の消去コマンド入力がなかった場合の動作を説明するためのタイミング図である。
【図９】この発明が適用される一般的なフラッシュメモリを示すブロック図である。
【図１０】従来のフラッシュメモリの消去コマンドラッチ回路を示すブロック図である。
【図１１】その動作を説明するためのタイミング図である。
【符号の説明】
５  メモリセル、１０  コマンド制御回路、４１，５１  タイマカウント開始制御回路、４３，５３  タイマ、６１  第１タイマカウント開始制御回路、６３  第２タイマカウント開始制御回路、６５  第１タイマ、７０  第２タイマ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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