(57)【特許請求の範囲】
【請求項１】
主データＤｔと、ヘッダ部分を示すＳＹＮＣパターンと前記主データＤｔの設定情報を示すビットパターンを有するＴＭＣＣとから構成される信号構成の伝送信号を送信装置で送信し、受信装置で受信し再生する伝送装置において、前記ヘッダ部分を示すＳＹＮＣパターンと次のフレームのヘッダ部分を示すＳＹＮＣパターンとの間に、副ＳＹＮＣパターンを配置する手段を送信装置に備え、受信装置は受信した前記伝送信号より前記主データを復調し且つ前記ＴＭＣＣより前記副ＳＹＮＣパターンを抽出し、抽出した該副ＳＹＮＣパターンを基に該副ＳＹＮＣパターンより後に配置の前記ＳＹＮＣパターンをゲートさせる手段を備えたことを特徴とする伝送装置。
【請求項２】
主データＤｔと、ヘッダ部分を示すＳＹＮＣパターンと前記主データＤｔの設定情報を示すビットパターンを有するＴＭＣＣとから構成され、前記ヘッダ部分を示すＳＹＮＣパターンと次のフレームのヘッダ部分を示すＳＹＮＣパターンとの間に、副ＳＹＮＣパターンが配置された信号構成の伝送信号を受信し、受信した前記伝送信号より前記主データを復調し且つ前記ＴＭＣＣより前記副ＳＹＮＣパターンを抽出し、抽出した該副ＳＹＮＣパターンを基に該副ＳＹＮＣパターンより後に配置の前記ＳＹＮＣパターンをゲートさせる手段を備えたことを特徴とする受信装置。
【請求項３】
主データＤｔと、ヘッダ部分を示すＳＹＮＣパターンと前記主データＤｔの設定情報を示すビットパターンを有するＴＭＣＣとから構成される信号構成の伝送信号を送信する信号伝送方法であって、前記ヘッダ部分を示すＳＹＮＣパターンと次のフレームのヘッダ部分を示すＳＹＮＣパターンとの間に、副ＳＹＮＣパターンと該副ＳＹＮＣパターンのＩＤ情報を配置して送信することを特徴とする信号伝送方法。
【請求項４】
主データＤｔと、ヘッダ部分を示すＳＹＮＣパターンと前記主データＤｔの設定情報を示すビットパターンを有するＴＭＣＣとから構成される信号構成の伝送信号を送信する送信装置において、前記ヘッダ部分を示すＳＹＮＣパターンと次のフレームのヘッダ部分を示すＳＹＮＣパターンとの間に、副ＳＹＮＣパターンと該副ＳＹＮＣパターンのＩＤ情報を配置する手段を備えたことを特徴とする送信装置。
【請求項５】
主データＤｔと、ヘッダ部分を示すＳＹＮＣパターンと前記主データＤｔの設定情報を示すビットパターンを有するＴＭＣＣとから構成される信号構成の伝送信号を送信装置で送信し、受信装置で受信し再生する伝送装置において、前記ヘッダ部分を示すＳＹＮＣパターンと次のフレームのヘッダ部分を示すＳＹＮＣパターンとの間に、副ＳＹＮＣパターンと該副ＳＹＮＣパターンのＩＤ情報を配置する手段を送信装置に備え、受信装置は受信した前記伝送信号より前記主データを復調し且つ前記ＴＭＣＣより前記副ＳＹＮＣパターンおよびＩＤ情報を抽出し、抽出した該副ＳＹＮＣパターンおよびＩＤ情報を基に前記復調した主データの逆スクランブル処理をする手段を備えたことを特徴とする伝送装置。
【請求項６】
主データＤｔと、ヘッダ部分を示すＳＹＮＣパターンと前記主データＤｔの設定情報を示すビットパターンを有するＴＭＣＣとから構成され、前記ヘッダ部分を示すＳＹＮＣパターンと次のフレームのヘッダ部分を示すＳＹＮＣパターンとの間に、副ＳＹＮＣパターンと該副ＳＹＮＣパターンのＩＤ情報が配置された信号構成の伝送信号を受信し、受信した前記伝送信号より前記主データを復調し且つ前記ＴＭＣＣより前記副ＳＹＮＣパターンおよびＩＤ情報を抽出し、抽出した該副ＳＹＮＣパターンおよびＩＤ情報を基に前記復調した主データの逆スクランブル処理をする手段を備えたことを特徴とする受信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、主データＤｔと、ヘッダ部分を示すＳＹＮＣパターンと前記主データＤｔの設定情報を示すビットパターンを有するＴＭＣＣとから構成される信号構成の伝送信号を送信する送信装置および伝送装置および受信装置および信号構成に関する。
【０００２】
【従来の技術】
近年、デジタル伝送の変調方式としてＯＦＤＭ変調が用いられ始めている。ＯＦＤＭ変調は、多数のキャリアを用いた伝送であり、主データの他に補助データを送るＴＭＣＣと呼ばれるキャリアを持つ。
【０００３】
主データとは、映像や音声信号であり、主データをＭＰＥＧ処理で圧縮したトランスポートストリーム（以後ＴＳと呼ぶ）のことである。数年前はアナログＦＭによる方法で映像や音声を伝送していた。アナログＦＭは、受信電界レベルによって映像や音声のＳＮが変化する。電界レベルの変化が激しいマラソン等の移動伝送においては、中継された映像は、ノイズや乱れの多い品位の低い信号となり易かった。ＯＦＤＭ等のデジタル伝送は、情報をデジタル化し、かつ、エラー訂正処理を併用する。そのため、受信電界レベルが変化する状態でも、エラー訂正が働く範囲であれば、同一品位の映像を中継伝送できる。
【０００４】
電界レベルが限界値を下回る状態にまで低下するとエラー訂正不能となり、画像伝送も不可能となる。
この限界値は、伝送するデータ量と相反する関係にある。
伝送量６０Ｍｂｐｓと多い、６４ＱＡＭ、畳み込み訂正５／６モードであれば、限界ＣＮは２２ｄＢ程度であり、受信電界の限界は約−７５ｄＢｍ以上が必要になる。伝送量１２Ｍｂｐｓと小さい、ＱＰＳＫ、畳み込み訂正１／２モードであれば、限界ＣＮは６ｄＢ程度であり、受信電界の限界は約−８９ｄＢｍ以上で映像を伝送できる。なお、伝送レートが低い場合は、ＭＰＥＧ処理にて圧縮率を高める結果、画質が低下する現象も生じる。
【０００５】
映像伝送する環境は、伝送距離や移動もしくは固定であるかによって、様々に変化する。使用ユーザは、伝送する環境に応じて、伝送量を重視したり、伝送限界を重視するかを決心し、設定モードを決定する。
【０００６】
デジタルＦＰＵ（フィールド  ピックアップ  ユニット）は、このような要求に応じるため、例えば、６４ＱＡＭ、３２ＱＡＭ、１６ＱＡＭ、ＱＰＳＫと４種の変調設定を持つ。また、エラー訂正の強さに関連する畳み込み比率も、例えば、なし、５／６、３／４、２／３、１／２等の５種の訂正設定を持つ。
【０００７】
このモードは、送信側と受信側とで、同一に設定する必要がある。
なお、これらの送信側設定は、受信側に送れば、受信側の自動設定も可能となり、復調のモードを逐一設定する操作が不要となる。
この設定を手動でなく自動設定させるための、補助データをＴＭＣＣキャリアと呼ぶキャリアを用いて伝送する。
全てにおいて、基本となるモードに関する情報であるため、伝送耐力の高いＢＰＳＫ変調されて伝送される。
受信側はＴＭＣＣキャリアの復調を行い、主データの設定モードを求め、主データ受信部の設定モードを設定する。この機能を用いれば、送信側の設定を変更すればそれのみで、受信側のモード状態を自動的に変更設定できる。
【０００８】
なお、上記６４ＱＡＭ〜ＱＰＳＫ、エラー訂正等の概要を記載した参照資料としては、映像情報メディア学会誌（Ｖｏｌ.５２  Ｎｏ１１  １９８８）のＰ３２〜３６等がある。
【０００９】
また、エネルギー拡散をしたり、伝送内容を第３者に秘匿するため、スクランブル（以下ＳＣＬという）処理が必要なケースがある。ＳＣＬは送信側と受信側とで、同一なＳＣＬパターンでデータを正反転させて行う。受信側は、送信側でのＳＣＬパターン開始点と、同タイミングでＳＣＬパターンを発生させ反正転を行いオリジナルのデータに戻す。
【００１０】
送信側で、この開始点の目印として１３０５６ビット毎にＢ８ｈ等と定めた特定ワードを入れておく。
受信側は、この目印を、１３０５６ビット周期で現れるＢ８ｈを捜すことで、把握できる。
【００１１】
しかしながら、伝送路が一旦断すると、受信側はＳＣＬの目印Ｂ８ｈを見失う。その後、伝送路が正常に戻りＳＣＬされたデータＤｒｓが正常に出力されても、１３０５６ビット毎にある目印であるＢ８ｈを検出できるまで、正常な逆ＳＣＬは行えない。
【００１２】
また、Ｂ８ｈはデータストリーム中において、唯一なコードではない。従って、ＡＢｈ、８０ｈ等のコードが偶然並ぶと、その偶然並んだＡ「Ｂ８」０ｈを誤認する。
【００１３】
さらに、伝送路が完璧であれば上記リトライを繰り返すうちに正しいＢ８ｈを再発見できる。しかし、伝送路の状態が完璧でなくデータ中にエラーが残留している場合、目印であるＢ８ｈのコード値が１ビット違いのＢ９ｈ等となるケースもしばしば現れる。この場合、１３０５６ビット周期で存在しないため、ＳＣＬの目印と判断せず目印検出が大幅に遅れるケースもある。
【００１４】
図２２に、従来の映像信号の伝送を行う伝送装置の構成を示す。
送信側の送信装置において、映像信号入力は、ＭＰＥＧ−ＥＮＣ７Ｍに入力され圧縮データとなる。この圧縮データが主データとなる。変調モード等の伝送状態情報が補助データとなる。主データであるＤａｔａは、ＳＣＬ器７によりスクランブルされたデータＤｔｓとなる。
【００１５】
ＳＣＬ器７は、Ｄａｔａの２０４Ｗ（ワード）周期に存在するコード４７ｈを４７−ＤＥＴで検出し、１／８器７−２で、４７ｈの８回目を検出し、この位置を基準としたパルスをＰＮ発生器７−４に送ってリセットし、ＳＣＬ用特定のパターンを発生させ、このＳＣＬ用特定のパターンで入力Ｄａｔａを反転するスクランブル処理を行い、Ｂ８ｈ置換器７−５で、１／８器７−２の出力により、８回目の４７ｈをＢ８ｈに置換した出力データＤｔｓを作る。１Ｗは８ビットであるから、１３０５６ビット毎にＢ８ｈが存在することになる。
【００１６】
データＤｔｓは、主データ変調器１に入力され、例えば所定データ毎にマッピングされ伝送データＤｔとなる。
伝送データＤｔを作成する条件である設定データは、主データ変調器１のモード設定端子とＴＭＣＣ発生器２へ入力される。主データ変調器１は、ＴＭＣＣ発生器２からのフレームパルスに応じて変調動作を行う。主データ変調器１で変調された出力ＤｔとＴＭＣＣ発生器２で変調された出力ＴＭＣＣｔは、フレームパルスを基準に動作する統合器３によって合成された後にＯＦＤＭ変調され、１３０ＭＨｚを中心とした帯域約１７ＭＨｚのマルチキャリアからなるＩＦｔ信号となる。
【００１７】
統合器３で生成されたＩＦｔ信号は、送信高周波器１１ｔに送られて、マイクロ波の信号に周波数変換され、そして電力増幅される。アンテナ１２ｔは、該変調波を電波として送信する。
【００１８】
そして空間である伝送路を経由して、受信側の受信装置の受信アンテナ１２ｒに到達した電波は、受信高周波器１１ｒに入力される。そして、受信高周波器１１ｒは、微弱な信号を増幅し、１３０ＭＨｚ帯の中間周波信号ＩＦｒに変換する。このＩＦｒは分離器４に入力される。
【００１９】
このＩＦｒ信号は、分離器４によって、主データの成分Ｄｒと補助データの成分ＴＭＣＣｒとに分離復調される。それぞれの信号は、主データ復調器５とＴＭＣＣ再生器６に入力される。ＴＭＣＣ再生器６は入力データから抽出した情報を基に再生したフレームパルスを主データ復調器５に送る。
分離器４、主データ復調器５は、フレームパルスを基準として復調を行う。
【００２０】
さらに、ＴＭＣＣ再生器６が抽出した各種設定情報は、主データ復調器５のモード設定端子に入力され、Ｄｒｓを作成する条件を決定する。主データ復調器５の出力Ｄｒｓは、逆ＳＣＬ器８に入力される。この逆ＳＣＬ器８は、例えば１３０５６ビット周期に存在するＢ８ｈのコードを８ＴＳ−ＤＥＴ器８−１で検出し、この位置を基準に発生したパルスをリセット付ＰＮ発生器８−４に送り、逆ＳＣＬパターン信号を発生させる。この逆ＳＣＬパターン信号は逆ＳＣＬ演算器８−３において、Ｄｒｓ信号の反正転を行い、４７ｈ置換器８−５で、送信側と逆のＢ８ｈを４７ｈに置き換え、スクランブル前のＤａｔａを復元する。そして、ＭＰＥＧ−ＤＥＣ８Ｍで伸長して元のデータを復元する。
【００２１】
なお、リセット付ＰＮ発生器７−４、８−４は、リセットが入力されたら発生するＰＮパターンを初期化する。なおリセットが入力されない場合、１３０５６クロック後に自動的に前記初期化を行う。
【００２２】
図２３に、図２２の主データ変調器１の構成を示す。
設定データは、時間軸変換器１−１、エラー訂正符号付加器１−２、符号化器１−３に入力され、各部の動作モードを決定する。
【００２３】
時間軸変換器１−１は、入力されたＤａｔａ信号に、後段処理において作成されるパリティ情報、追加されるＴＭＣＣ情報、ＣＰ情報（同期用連続パイロット信号）を挿入するための時間スペースを空ける時間軸変換を行う。本動作は、フレーム信号を基準として、クロック発振器１−４からのクロック信号に従い行われる。空き時間スペース確保のため、入力の速度よりも部分的に早い速度で動作する。
【００２４】
エラー訂正符号付加器１−２は、入力されたデータから演算を行いパリティ信号を作成し付加する。
本動作は、フレーム信号を基準として、クロック発振器１−４からのクロック信号に従い行われる。パリティ信号は、前段で空けた時間スペースに付加される。
なお、前段の時間軸変換処理の処理遅延時間分を考慮し、フレーム信号入力後所定時間経過後処理を開始する。以降の処理も前段での処理遅延を考慮の上フレーム信号を基準として動作を開始する。
【００２５】
符号化器１−３は、設定データで指示された変調モードに応じ、入力データビットをまとめ、Ｉ軸とＱ軸にマッピングする。６４ＱＡＭモードであれば、入力された６ビットをひとまとめとし、８×８の６４点の何れかに相当する信号に変換する。この６ビットのまとめ処理も、フレーム信号を基準として行う。
１６ＱＡＭモードが指定されていたら、４ビットを一まとめにして４×４の１６点の何れかに相当する信号に変換する。
クロック発振器１−４は、前述の各処理器に動作用の一定周波数ＣＫを与える。
【００２６】
図２４に、フレーム信号とＴＭＣＣ信号ｔ、Ｄｔの例を示す。時刻ｔ００に１６ビット程度のＳＹＮＣ用特定パターンのビットを並べ、その後のｔ０１から設定用データを配置する。
ここで、フレームは、２０４シンボルから構成されるものとして説明する。
次のフレームが開始されるｔ１０には再度ＳＹＮＣ用の特定パターンのビットを並べ、その後のｔ１１からは設定用情報を並べる。以後は設定情報が変わらない限りこの繰り返しとなる。ちなみに、受信側はＳＹＮＣ用の特定コードビットが定期的に現れる性質を利用して探し出し、その後に続く設定情報を取り出す。
【００２７】
図２５に、図２２のＴＭＣＣ発生器２の構成を示す。
外部からの設定モード信号は、設定情報発生器２−２に入力される。フレーム発生器２−５からのフレーム信号は、ＭＵＸ２−６に接続される。ＭＵＸ２−６には、ＳＹＮＣ発生器２−１、設定情報発生器２−２からの出力が、入力される。
ＭＵＸ２−６は、入力されるフレーム信号に従い、入力されているＳＹＮＣコード、設定情報を順次切り替えて、ＴＭＣＣｔを出力していく。
【００２８】
図２６に、図２２の統合器３の構成を示す。
ＳＥＬ／ＣＰ挿入器３−１は、フレーム信号を基準として、入力であるＤｔ信号、もうひとつの入力であるＴＭＣＣｔ信号、自己で発生する基準パイロットであるＣＰ信号とを、フレーム信号を基準タイミングとして選択する。
【００２９】
その動作を図２７に示す。主データ変換器１からのＤｔ信号は、ＴＭＣＣｔ、ＣＰ信号の時間スペースを空けてあるため、その空き期間にＴＭＣＣｔ信号とＣＰ信号を選択し、挿入する。次段のＩＦＦＴ器３−２に入力される信号は、例えば８データ毎にＣＰ信号が挿入され、ＴＭＣＣｔ信号も予め指定した空き時間スペースに割り当てられる。
【００３０】
図２６に戻り、引き続き各部の動作を説明する。
ＩＦＦＴ器３−２は、例えば１０２４ヶのデータを周波数成分とみなして、約５０μｓ時間分の波形を作成することで、マルチキャリア変調を行う。最初に入力されたデータは、最も低いキャリアの変調を決定し、次に入力されたデータは２番目に低い周波数のキャリアの変調を決定する。以後これを１０２４回続ける。この結果、１シンボルと呼ぶ約５０μｓ時間分の波形が作成出力される。
なお、この動作もフレーム信号を基準に開始される。
【００３１】
ガード付加器３−３は、入力信号の１シンボルの終了部分の１／１６シンボル期間相当の波形をシンボル信号の時間空きスペースに配置し、１７／１６シンボル期間の波形を作成する。１シンボルの信号の一部分１／１６期間は、２回出力されることになる。なおこの期間をガードインターバルと呼ぶ。なお、この動作もフレーム信号を基準に開始される。
【００３２】
直交変調器３−４は、入力信号をＤＡ変換によりベースバンドのアナログ信号に変換し、ローカル発振器８３からのローカル周波数相当分に周波数変換する。
【００３３】
図２８に、図２２の統合器３の出力である、ＯＦＤＭ変調波の概念図を示す。全キャリアのイメージを図の上方に示す。
多数の搬送波のマルチキャリアから構成される。
搬送波の内訳は、その大多数が白で示す、データキャリアであり、Ｄａｔａ情報を元に変調されている。符号化が６４ＱＡＭの場合、ある１キャリアは６ビットの情報で決定される。
また網かけで示す、発振器８３の周波数ズレ及び位相振幅のズレを測定するためのＣＰキャリアが、一定間隔毎に挿入される。通常は一定値で変調されている。
さらに斜縞で示す、ＴＭＣＣ情報を送るためのＴＭＣＣキャリアが存在する。これは１ビットの情報がＢＰＳＫで符号化される。
この搬送波は、１シンボル期間毎に次の情報に変更される。
なお、これらの周波数配置は時間によらず一定である。
【００３４】
ここで、ＣＰキャリアは一定振幅かつ位相で変調されているため、その振幅＆位相のズレを所定の一定値に戻す位相振幅の逆補正を全キャリアに対して後述の図２９の補正部４−７でデータキャリアを含め送信時の状態に近い振幅と位相とする。
【００３５】
なお、データキャリアは符号化された６ビットの組み合わせによって、振幅位相ともに変化するため、伝送路の歪み補正に用いることは困難であり、一定情報で変調されているＣＰキャリアが不可欠である。
【００３６】
図２９に、図２２の分離器４の構成を示す。
受信高周波部の出力は、直交復調器４−１に入力され、ベースバンド帯域に周波数変換された後、デジタル信号となる。この出力はＦＦＴ器４−２に入力され、周波数成分の信号に変換され、低い周波数の成分から順番に出力される。なお、フレーム信号を基に作成したＦＳＴｒｃパルスと、ＣＫrcを基準に変換が行われる。
【００３７】
同期再生部４−３は、フレーム信号と自己発生しているＦＳＴrcの位相差に基づいて、ＣＫｒｃの周波数を制御する。また、各部へ動作の基準とするＦＳＴｒｃを供給する。
【００３８】
補正器４−７は、入力されたＣＰの位相と振幅から、伝送路で生じた歪みを全帯域の信号に対し補正する。また、直交復調器４−１内の発振器９３の周波数と位相を制御して、歪みを除去する。
なお、これらの動作は、フレーム信号を基に作成したＦＳＴｒｃパルスと、ＣＫrcを基準に行われる。
【００３９】
補正器４−７の出力は、Ｄｒ選択器４−５とＴＭＣＣｒ選択器４−６に入力される。Ｄｒ選択器４−５は、フレーム信号を基に作成したＦＳＴｒｃパルスと、ＣＫrcを基準に、データＤｒに相当する部分のみをゲートして出力する。
ＴＭＣＣｒ選択器４−６も、フレーム信号を基に作成したＦＳＴｒｃパルスと、ＣＫrcを基準に動作し、ＴＭＣＣｒに相当する部分のみをゲートして出力する。
【００４０】
図３０に、図２２の主データ復調器５の構成を示す。
設定データは、復号化器５−１、エラー訂正器５−２、時間軸変換器５−３に入力され、各部の動作モードを決定する。
【００４１】
復号化器５−１は、入力されたデータＤｒのマッピング点を基に、送られたデータ値を識別する。対象とする信号の有無については、フレーム信号を基に作成したＦＳＴｒｃパルスと、ＣＫrcを基準に処理のタイミングが決定される。
【００４２】
エラー訂正器５−２は、識別された信号のパリティ情報を基に、エラー訂正を行う。なお、この変換も、フレーム信号を基に作成したＦＳＴｒｃパルスと、ＣＫrcを基準に行われる。
【００４３】
時間軸変換器５−３は、エラー訂正され間欠的に存在する信号を連続データに変換する。なお、この変換も、フレーム信号を基に作成したＦＳＴｒｃパルスと、ＣＫrcを基準に行われる。
【００４４】
図３１に、ＴＭＣＣｒ信号、Ｄｒを示す。
時刻ｔ００からｔ０１までに１６ビット程度のＳＹＮＣ用特定パターンのビットを並べるため、特定パターンと一致したか否かは、時刻ｔ０１に到達するまでを要す。すなわちＳＹＮＣの存在を示すＳＹＮＣ抽出信号は、ｔ０１前後で生じる。
Ｄｔ（ｎ）データの切れ目は、時刻ｔ００に存在し、時刻ｔ０１では既に過去のものとなっている。従って、ｔ０１に生じたＳＹＮＣ抽出信号をｔ１０の時刻にまで遅延させ、Ｄｔ（ｎ＋１）を開始点として利用する。結局、ＴＭＣＣｒから検出した切れ目は、おおよそ１フレーム期間遅れて次フレームの開始時点を特定するために利用される。従って、ｔ００の寸前の時刻に、伝送状態が正常化しても、結局Ｄｔ（ｎ）のデータは正常に復調できず利用されない。
【００４５】
図３２に、図２２のＴＭＣＣ再生器６の構成を示す。
入力されたＴＭＣＣｒは、ＳＹＮＣ検出器６−３、直列・並列変換器６−１に入力される。ＳＹＮＣ検出器６−３の出力は、フレームカウンタ６−４のリセット端子、遅延器６−１４に入力される。フレームカウンタ６−４からは、所定のタイミングで並列化された情報を捕捉するためのラッチ信号が出力される。送信側から送られた設定情報は、ラッチ６−２で捕捉され、出力される。
遅延器６−１４はＳＹＮＣ抽出信号を時間ｔ１０−ｔ０１（おおよそ１フレーム期間）遅延させ、フレーム信号として出力する。
【００４６】
図３３に、処理の経過を示す例を示す。
時刻ｔ０２まで、見通し外の伝送となり、受信電界レベルが低過ぎた場合を想定する。Ｄｔ（ｎ）の開始点を示す時刻ｔ００〜ｔ０１に存在するＳＹＮＣは、電界レベルが低く検出されない。
電界レベルが正常に戻った時刻ｔ１０のＳＹＮＣは抽出される。しかし、再生フレーム信号は、おおよそ１フレーム遅延された後出力されるため、時刻ｔ２０でようやく主データ復調器５に正しいフレーム信号が供給される。時刻ｔ２０以降、主データ復調器５の出力Ｄｒｓは、正常となる。しかし、逆ＳＣＬは未だ正常ではない。逆ＳＣＬ器８は、Ｄｔ（ｎ＋２）を復号して得たデータ列の中から、基準とすべきＢ８ｈのコードを検出し、その位置を基準に逆スクランブルを行う。この結果、例えばようやくＢ８ｈが現れる時刻ｔ２０時点から逆ＳＣＬが正常に実施されるため、時刻ｔ２０＋ｔｄ後から正常な処理となる。
【００４７】
データキャリアは、１６ＱＡＭや６４ＱＡＭでマッピングされており、伝送状態が悪い状態であると、正しいマッピング点の特定が困難となり、送信側が割り当てた値を正確に伝送できない状態となる。この場合、基準とすべき情報Ｂ８ｈがＢ９ｈ等の他の値に化けるため、基準を正しく抽出できる確率が低下する。
ＴＭＣＣ情報の伝送は、エラー耐性の高いＢＰＳＫもしくはＤＢＰＳＫと呼ばれるモードで変調されている。また通常は複数のキャリアに同一情報を割り当てるため、これらを多数決で判定することで、主データの伝送と比べて、非常に高い信頼性を持っている。
【００４８】
【発明が解決しようとする課題】
前述のように、エネルギー拡散をしたり、伝送内容を第３者に秘匿するため、スクランブル処理が必要なケースがある。ＳＣＬは、ＳＣＬパターン開始の位置を１３０５６ビット毎とし、その目印として送信側の受信装置と受信側の受信装置とでＢ８ｈ等の特定ワードに定めておく。
そして、受信側は、この特定ワードを検出し、逆スクランブルを行う。
【００４９】
しかし、受信側は伝送路が一旦断してＳＣＬされたデータＤｒｓが異常になると、ＳＣＬの目印も見失い誤った逆ＳＣＬ処理を行う。その後、伝送路が正常に戻りＳＣＬされたデータＤｒｓが正常になっても、目印であるＢ８ｈを検出できるまで、正しい逆スクランブルは行えない。
【００５０】
さらに、伝送路の状態が完璧でなくＤｒｓデータにエラーが残留している場合、目印であるＢ８ｈの検出確率が低下し、正しい逆ＳＣＬ処理が長らく行えないケースもある。
【００５１】
また、上記ＳＣＬ処理等も含めた復調処理の基準タイミングはＴＭＣＣ信号の切れ目位置から得る。この切れ目は、ＴＭＣＣ信号中の３５ＥＥｈ等の特定情報（主ＳＹＮＣ）を検出し、その存在位置を基準として決定される。
【００５２】
そのため伝送路断の状態が復帰回復した時点が、ＴＭＣＣ信号の切れ目直後であると、おおよそ１フレーム時間も後にならないと、特定情報の検出が行われず、切れ目を捜せない。結果として１フレーム時間後にならないと正規なデータを出力できず、復帰も遅い。
【００５３】
さらに、エネルギー拡散をしたり、伝送内容を第３者に秘匿するため、スクランブル処理をする場合、ＳＣＬ用パターンは一定周期でのリセットを送信側及び受信側で行う。しかし、受信側は伝送の断した後に復調が正常に戻っても、リセットの周期を示す信号によって、逆スクランブル処理の基準が判明するまで、正常な復号が行えない。伝送断からの復帰に時間を必要とする課題がある。
【００５４】
本発明の目的は、ＴＭＣＣの復調時に復調結果から一意に逆ＳＣＬを行うための目印位置を目印であるＢ８ｈ等特定ビットを捜すことなく特定することが可能な送信装置および伝送装置および受信装置を提供することにある。
【００５５】
本発明の他の目的は、ＴＭＣＣの復調時にＴＭＣＣ開始点の検出を容易にする信号構成および送信装置および伝送装置および受信装置を提供することにある。
【００５６】
本発明のさらに他の目的は、フレーム途中からの逆スクランブル処理を可能にする信号構成および送信装置および伝送装置および受信装置を提供することにある。
【００５７】
本発明の別の目的は、次のフレームの切れ目を待たずに素早い処理が実行可能な送信装置および伝送装置および受信装置を提供することにある。
【００５８】
本発明のさらに別の目的は、伝送断から復帰した場合の逆スクランブル処理を早期に再開可能とする信号構成および送信装置および伝送装置および受信装置を提供することにある。
【００５９】
【課題を解決するための手段】
本発明は、主データＤｔと、ヘッダ部分を示すＳＹＮＣパターンと前記主データＤｔの設定情報を示すビットパターンを有するＴＭＣＣとから構成される信号構成の伝送信号を送信する送信装置において、入力データのスクランブル処理を開始する基準タイミングと、スクランブル処理されたデータを変調処理して前記主データＤｔを作成する変調処理のタイミングとを実質一致させ且つ該変調処理のタイミングを前記ＴＭＣＣを作成するタイミングと実質一致させて前記ＴＭＣＣを作成する手段を備えたことを特徴とする送信装置である。
【００６０】
本発明は、主データＤｔと、ヘッダ部分を示すＳＹＮＣパターンと前記主データＤｔの設定情報を示すビットパターンを有するＴＭＣＣとから構成される信号構成の伝送信号を送信装置で送信し、受信装置で受信し再生する伝送装置において、入力データのスクランブル処理を開始する基準タイミングと、スクランブル処理されたデータを変調処理して前記主データＤｔを作成する変調処理のタイミングとを実質一致させ且つ該変調処理のタイミングを前記ＴＭＣＣを作成するタイミングと実質一致させて前記ＴＭＣＣを作成する手段を送信装置に備え、受信装置は受信した前記伝送信号より前記主データを復調し且つ前記ＴＭＣＣより前記ヘッダ部分を示すＳＹＮＣパターンを抽出し、抽出した該ＳＹＮＣパターンを基準として前記主データの逆スクランブル処理をすることを特徴とする伝送装置である。
【００６１】
本発明は、主データＤｔと、ヘッダ部分を示すＳＹＮＣパターンと前記主データＤｔの設定情報を示すビットパターンを有するＴＭＣＣとから構成され、入力データのスクランブル処理を開始する基準タイミングと、スクランブル処理されたデータを変調処理して前記主データＤｔを作成する変調処理のタイミングとを実質一致させ且つ該変調処理のタイミングを前記ＴＭＣＣを作成するタイミングと実質一致させて前記ＴＭＣＣを作成した信号構成の伝送信号を受信し、受信した該伝送信号より前記主データを復調し且つ前記ＴＭＣＣより前記ヘッダ部分を示すＳＹＮＣパターンを抽出し、抽出した該ＳＹＮＣパターンを基準として前記主データの逆スクランブル処理をすることを特徴とする受信装置である。
【００６２】
本発明は、主データＤｔと、ヘッダ部分を示すＳＹＮＣパターンと前記主データＤｔの設定情報を示すビットパターンを有するＴＭＣＣとから構成される信号構成において、前記ヘッダ部分を示すＳＹＮＣパターンと次のフレームのヘッダ部分を示すＳＹＮＣパターンとの間に、副ＳＹＮＣパターンを配置したことを特徴とする信号構成である。
【００６３】
本発明は、主データＤｔと、ヘッダ部分を示すＳＹＮＣパターンと前記主データＤｔの設定情報を示すビットパターンを有するＴＭＣＣとから構成される信号構成の伝送信号を送信する送信装置において、前記ヘッダ部分を示すＳＹＮＣパターンと次のフレームのヘッダ部分を示すＳＹＮＣパターンとの間に、副ＳＹＮＣパターンを配置する手段を備えたことを特徴とする送信装置である。
【００６４】
本発明は、主データＤｔと、ヘッダ部分を示すＳＹＮＣパターンと前記主データＤｔの設定情報を示すビットパターンを有するＴＭＣＣとから構成される信号構成の伝送信号を送信装置で送信し、受信装置で受信し再生する伝送装置において、前記ヘッダ部分を示すＳＹＮＣパターンと次のフレームのヘッダ部分を示すＳＹＮＣパターンとの間に、副ＳＹＮＣパターンを配置する手段を送信装置に備え、受信装置は受信した前記伝送信号より前記主データを復調し且つ前記ＴＭＣＣより前記副ＳＹＮＣパターンを抽出し、抽出した該副ＳＹＮＣパターンを基に該副ＳＹＮＣパターンより後に配置の前記ＳＹＮＣパターンをゲートさせる手段を備えたことを特徴とする伝送装置である。
【００６５】
本発明は、主データＤｔと、ヘッダ部分を示すＳＹＮＣパターンと前記主データＤｔの設定情報を示すビットパターンを有するＴＭＣＣとから構成され、前記ヘッダ部分を示すＳＹＮＣパターンと次のフレームのヘッダ部分を示すＳＹＮＣパターンとの間に、副ＳＹＮＣパターンが配置された信号構成の伝送信号を受信し、受信した前記伝送信号より前記主データを復調し且つ前記ＴＭＣＣより前記副ＳＹＮＣパターンを抽出し、抽出した該副ＳＹＮＣパターンを基に該副ＳＹＮＣパターンより後に配置の前記ＳＹＮＣパターンをゲートさせる手段を備えたことを特徴とする受信装置である。
【００６６】
本発明は、主データＤｔと、ヘッダ部分を示すＳＹＮＣパターンと前記主データＤｔの設定情報を示すビットパターンを有するＴＭＣＣとから構成される信号構成において、前記ヘッダ部分を示すＳＹＮＣパターンと次のフレームのヘッダ部分を示すＳＹＮＣパターンとの間に、副ＳＹＮＣパターンと該副ＳＹＮＣパターンのＩＤ情報を配置したことを特徴とする信号構成である。
【００６７】
本発明は、主データＤｔと、ヘッダ部分を示すＳＹＮＣパターンと前記主データＤｔの設定情報を示すビットパターンを有するＴＭＣＣとから構成される信号構成の伝送信号を送信する送信装置において、前記ヘッダ部分を示すＳＹＮＣパターンと次のフレームのヘッダ部分を示すＳＹＮＣパターンとの間に、副ＳＹＮＣパターンと該副ＳＹＮＣパターンのＩＤ情報を配置する手段を備えたことを特徴とする送信装置である。
【００６８】
本発明は、主データＤｔと、ヘッダ部分を示すＳＹＮＣパターンと前記主データＤｔの設定情報を示すビットパターンを有するＴＭＣＣとから構成される信号構成の伝送信号を送信装置で送信し、受信装置で受信し再生する伝送装置において、前記ヘッダ部分を示すＳＹＮＣパターンと次のフレームのヘッダ部分を示すＳＹＮＣパターンとの間に、副ＳＹＮＣパターンと該副ＳＹＮＣパターンのＩＤ情報を配置する手段を送信装置に備え、受信装置は受信した前記伝送信号より前記主データを復調し且つ前記ＴＭＣＣより前記副ＳＹＮＣパターンおよびＩＤ情報を抽出し、抽出した該副ＳＹＮＣパターンおよびＩＤ情報を基に前記復調した主データの逆スクランブル処理をする手段を備えたことを特徴とする伝送装置である。
【００６９】
本発明は、主データＤｔと、ヘッダ部分を示すＳＹＮＣパターンと前記主データＤｔの設定情報を示すビットパターンを有するＴＭＣＣとから構成され、前記ヘッダ部分を示すＳＹＮＣパターンと次のフレームのヘッダ部分を示すＳＹＮＣパターンとの間に、副ＳＹＮＣパターンと該副ＳＹＮＣパターンのＩＤ情報が配置された信号構成の伝送信号を受信し、受信した前記伝送信号より前記主データを復調し且つ前記ＴＭＣＣより前記副ＳＹＮＣパターンおよびＩＤ情報を抽出し、抽出した該副ＳＹＮＣパターンおよびＩＤ情報を基に前記復調した主データの逆スクランブル処理をする手段を備えたことを特徴とする受信装置である。
【００７０】
本発明は、主データＤｔと、ヘッダ部分を示すＳＹＮＣパターンと前記主データＤｔの設定情報を示すビットパターンを有するＴＭＣＣとから構成される信号構成の伝送信号を送信する送信装置において、前記ＳＹＮＣパターンの後にＳＹＮＣパターンのＩＤ情報を配置し且つ主データＤｔに対して前記ＴＭＣＣの前記ＳＹＮＣパターンおよび該ＳＹＮＣパターンのＩＤ情報を時間的に先行させて発生させる手段を備えたことを特徴とする送信装置である。
【００７１】
本発明は、主データＤｔと、ヘッダ部分を示すＳＹＮＣパターンと前記主データＤｔの設定情報を示すビットパターンを有するＴＭＣＣとから構成される信号構成の伝送信号を送信し、受信装置で受信し再生する伝送装置において、前記ＳＹＮＣパターンの後にＳＹＮＣパターンのＩＤ情報を配置し且つ主データＤｔに対して前記ＴＭＣＣの前記ＳＹＮＣパターンおよび該ＳＹＮＣパターンのＩＤ情報を時間的に先行させて発生させる手段を送信装置に備え、受信装置は受信した前記伝送信号より前記ＴＭＣＣ中の前記ＳＹＮＣパターンおよび該ＳＹＮＣパターンのＩＤ情報を抽出し、抽出した該ＳＹＮＣパターンで前記主データを復調する手段を備えたことを特徴とする伝送装置である。
【００７２】
本発明は、主データＤｔと、ヘッダ部分を示すＳＹＮＣパターンと前記主データＤｔの設定情報を示すビットパターンを有するＴＭＣＣとから構成され、前記ＳＹＮＣパターンの後にＳＹＮＣパターンのＩＤ情報を配置し且つ主データＤｔに対して前記ＴＭＣＣの前記ＳＹＮＣパターンおよび該ＳＹＮＣパターンのＩＤ情報を時間的に先行した信号構成の伝送信号を受信し、受信した前記伝送信号より前記ＴＭＣＣ中の前記ＳＹＮＣパターンおよび該ＳＹＮＣパターンのＩＤ情報を抽出し、抽出した該ＳＹＮＣパターンで前記主データを復調する手段を備えたことを特徴とする受信装置である。
【００７３】
本発明は、主データＤｔと、ヘッダ部分を示すＳＹＮＣパターンと前記主データＤｔの設定情報を示すビットパターンを有するＴＭＣＣとから構成される信号構成において、前記ヘッダ部分を示すＳＹＮＣパターンに引き続き、スーパーフレーム情報と、スクランブル用パターンを配置したことを特徴とする信号構成である。
【００７４】
本発明は、主データＤｔと、ヘッダ部分を示すＳＹＮＣパターンと前記主データＤｔの設定情報を示すビットパターンを有するＴＭＣＣとから構成される信号構成の伝送信号を送信する送信装置において、前記ヘッダ部分を示すＳＹＮＣパターンに引き続き、スーパーフレーム情報と、スクランブル用パターンを配置する手段を備えたことを特徴とする送信装置である。
【００７５】
本発明は、主データＤｔと、ヘッダ部分を示すＳＹＮＣパターンと前記主データＤｔの設定情報を示すビットパターンを有するＴＭＣＣとから構成される信号構成の伝送信号を送信装置で送信し、受信装置で受信し再生する伝送装置において、前記ヘッダ部分を示すＳＹＮＣパターンに引き続き、スーパーフレーム情報と、スクランブル用パターンを配置する手段を送信装置に備え、受信装置は受信した前記伝送信号より前記主データを復調し且つ前記ＴＭＣＣより前記スーパーフレーム情報およびスクランブル用パターンを抽出し、抽出した該スーパーフレーム情報およびスクランブル用パターンを基に復調した前記主データの逆スクランブル処理をする手段を備えたことを特徴とする伝送装置である。
【００７６】
本発明は、主データＤｔと、ヘッダ部分を示すＳＹＮＣパターンと前記主データＤｔの設定情報を示すビットパターンを有するＴＭＣＣとから構成され、前記ヘッダ部分を示すＳＹＮＣパターンに引き続き、スーパーフレーム情報と、スクランブル用パターンを配置した信号構成の伝送信号を受信し、受信した前記伝送信号より前記主データを復調し且つ前記ＴＭＣＣより前記スーパーフレーム情報およびスクランブル用パターンを抽出し、抽出した該スーパーフレーム情報およびスクランブル用パターンを基に復調した前記主データの逆スクランブル処理をする手段を備えたことを特徴とする受信装置である。
【００７７】
【発明の実施の形態】
図１に、本発明の伝送装置の第１の実施の形態の全体構成を示す。
図１において、従来の図２２と同一個所には同一符号を付けてある。送信側の送信装置において、ＳＣＬ基準同期型フレーム発生器９を付加し、ＴＭＣＣ発生器２を２ｃとし、受信側の受信装置において、フレーム基準同期型８ＴＳ発生器１０を付加し、逆ＳＣＬ器８を８ｅとし、かつ回路接続を変えた。
【００７８】
ＳＣＬ器７のＰＮリセット信号は、ＳＣＬ基準同期型フレーム発生器９に入力される。設定データは、ＳＣＬ基準同期型フレーム発生器９と主データ変調部１とＴＭＣＣ発生器２ｃに接続される。
【００７９】
ＳＣＬ基準同期型フレーム発生器９は、設定データ基づいて、入力Ｄａｔａと主データの伝送容量とから、発生するフレーム信号の条件を求める。
すなわち、ＳＣＬ基準同期型フレーム発生器９は、Ｄａｔａの２０４ワード周期に存在するコード４７ｈを４７−ＤＥＴ７−１で検出し、１／８器７−２で４７ｈの８回目を検出すると、この位置を基準としたパルスをＮ分周することにより、ＳＣＬ器７のＰＮリセット信号に同期したフレームパルスを発生する。
【００８０】
以下に、代表的な設定モードにおけるＳＣＬ基準同期型フレーム発生器９の分周値Ｎの具体例を示す。
変調方式：６４ＱＡＭ、畳み込み訂正：５／６の場合、Ｎ＝４２０
変調方式：１６ＱＡＭ、畳み込み訂正：３／４の場合、Ｎ＝２５２
変調方式：ＱＰＳＫ、畳み込み訂正：１／２の場合、Ｎ＝８４
ここで、６４ＱＡＭ、畳み込み訂正５／６の伝送ビットレート５９．６４８Ｍｂｐｓ、１６ＱＡＭ、畳み込み訂正３／４の伝送ビットレート３５．７８９Ｍｂｐｓ、ＱＰＳＫ、畳み込み訂正１／２の伝送ビットレート１１．９３０Ｍｂｐｓとすると、６４ＱＡＭは１キャリアで６ビット、１６ＱＡＭは４ビット、ＱＰＳＫは２ビットの情報を送ることができる。
【００８１】
従って、ＱＰＳＫに比べて、６４ＱＡＭなら３倍のデータを伝送でき、畳み込み訂正なしの場合は、上記の変調方式(６４ＱＡＭ〜ＱＰＳＫ)で決まるビットとデータキャリアの数等で決定されるビットレートを伝送できる。畳み込み訂正５／６の場合は、上記の変調方式(６４ＱＡＭ〜ＱＰＳＫ)で決まるビットに５／６を乗じたビットとデータキャリア数で決定されるビットレートを伝送できる。畳み込み訂正１／２の場合は、上記の変調(６４ＱＡＭ〜ＱＰＳＫ)で決まるビットに１／２に乗じたビットとデータキャリアの数等で決定されるビットレートを伝送できる。
【００８２】
すなわち、フレームパルスは、伝送ビットレートを、変調方式で決まるビット×エラー訂正方式×Ｋ／１３０５６  することで求められる。なお、Ｋは、ＯＦＤＭのキャリア本数やサンプリングクロック等で決まる定数である。
【００８３】
このようにして発生したＳＣＬ基準同期型フレーム発生器９からのフレーム信号は、主データ変調器１とＴＭＣＣ発生器２ｃに接続される。
【００８４】
フレーム信号に同期して、ＴＭＣＣ発生器２ｃは、図２に示したようなＴＭＣＣｔ信号を発生する。
【００８５】
図３に、図１のＴＭＣＣ発生器２ｃの構成を示す。従来の図２５のフレーム発生器２−５に代わり、フレームリセット機能付のタイミング発生器２ｃ−５を装備する。フレームリセット機能付のタイミング発生器２ｃ−５は、入力されるフレーム信号に同期してタイミングパルスを出力する。この信号に応じて、ＭＵＸ２ｃ−６は、入力されているＳＹＮＣコード、設定情報をフレーム信号のタイミングに応じて出力する。
【００８６】
図１に戻り、フレーム信号に同期して、主データ変調器１は、入力されたＳＣＬ済みのデータＤｔｓの目印であるＢ８ｈを、変調処理して出力Ｄｔの第１シンボルかつ第１キャリアに割り当てるように動作する。統合器３を経由し、変調処理された出力Ｄｔの第１シンボルと、ＴＭＣＣｔ信号の切れ目を一致させ（図２）、一致させた変調波となる。
【００８７】
統合器３で生成されたＩＦｔ信号は、送信高周波器１１ｔに送られて、マイクロ波の信号に周波数変換され、そして電力増幅されてアンテナ１２ｔから電波となり送信される。
【００８８】
そして伝送路を経由して受信側の受信装置の受信アンテナ１２ｒに到達した電波は、受信高周波器１１ｒに入力され、１３０ＭＨｚ帯の中間周波信号ＩＦｒに変換される。このＩＦｒは分離器４に入力される。
【００８９】
分離器４、主データ復調器５およびＴＭＣＣ再生器６は従来の図２３と同じである。
【００９０】
ＴＭＣＣ再生器６の出力であるフレーム信号はフレーム基準同期型８ＴＳ発生器１０に入力される。フレーム基準同期型８ＴＳ発生器１０からの８ＴＳ-ＳＴ信号は、逆ＳＣＬ器８ｅ内の、リセット付ＰＮ発生器８−４と４７置換器８−５に入力される。
【００９１】
フレーム基準同期型８ＴＳ発生器１０は、フレーム信号を基準として、設定データから８ＴＳパルスの生成周期を求め、８ＴＳ−ＳＴパルスをフレーム信号のタイミングに同期して出力する。
【００９２】
リセット付ＰＮ発生器８−４は、８ＴＳ−ＳＴパルスに従い、発生するＰＮパターンの初期化を行うことで、送信側のＳＣＬ器７で施した処理の逆を行う。４７置換器８−５は、やはり８ＴＳ−ＳＴパルスに従い、目印として置換したＢ８ｈを元の４７ｈに戻し、送信側のＳＣＬ器７に入力されたオリジナルデータに戻す。
【００９３】
図４に、本発明の伝送装置の第２の実施の形態の全体構成を示す。
図４において、図１と同一個所には同一符号を付けてある。図１のＴＭＣＣ発生器を、副ＳＹＮＣ挿入機能を装備したＴＭＣＣ発生器２ｄとし、ＴＭＣＣ復調器を副ＳＹＮＣに対応する機能を持つＴＭＣＣ復調器６ｅとした。
【００９４】
図５に、副ＳＹＮＣ挿入したＴＭＣＣｔ等を示す。
図５において、１フレームのはじめの主ＳＹＮＣのほかに、副ＳＹＮＣおよびＩＤをペアとするふたつの信号が設定データの間に挿入してなる。
時刻ｔ００からｔ１０を１フレーム期間とする。例えば３５ＥＥｈの１６ビットコードからなる主ＳＹＮＣをｔ００から開始する。時刻ｔ０１近辺に、第１の副ＳＹＮＣを配置し、第１番目であることを示すＩＤ情報を続ける。また時刻ｔ０２近辺に、第２の副ＳＹＮＣを配置し、第２番目であることを示すＩＤ情報を続ける。
【００９５】
図６に、図４の副ＳＹＮＣ挿入機能を装備しているＴＭＣＣ発生器２ｄの構成を示す。
第１の副ＳＹＮＣとＩＤ１を発生する副ＳＹＮＣ＆ＩＤ１（２ｄ−１０）、第２のＳＹＮＣとＩＤを発生する副ＳＹＮＣ＆ＩＤ２（２ｄ−１１）を設け、選択入力数を増加したＭＵＸ２ｄ−６に、その出力を入力する。ＭＵＸ２ｄ−６は、タイミング発生器２−５からの制御信号に従い、時刻ｔ００には主ＳＹＮＣ、設定情報、副ＳＹＮＣ、時刻ｔ０１にはＩＤ１、情報、副ＳＹＮＣ、時刻ｔ０２にはＩＤ２、情報の順に選択し出力する。
【００９６】
図７に、図４の副ＳＹＮＣに対応する機能を持つＴＭＣＣ再生器６ｅの構成を示す。入力信号のＴＭＣＣｒは、直列・並列変換器６−１、ゲート６−１５、副ＳＹＮＣ検出器６−１０、ラッチ６−１１に入力される。ゲート６−１５の出力は、主ＳＹＮＣ検出器６―３に入力される。副ＳＹＮＣ検出器６−１０の出力はラッチ６−１１の制御端子とゲート発生器６−１３のＴｒｉｇ端子に入力される。ラッチ６−１１の出力は算出器６−１２ｅに入力される。算出器６−１２ｅの出力は、ゲート発生器６−１３のＩＤ端子に入力される。ゲート発生器６−１３の出力はゲート６−１５の制御端子に入力される。
【００９７】
次に、動作について、図７を用いて説明する。
ゲート６−１５は、制御端子がＬの場合、入力信号を通過させる。制御端子がＨの場合、入力信号を遮断する。
ラッチ６−１１は、副ＳＹＮＣ検出器６−１０の出力により、副ＳＹＮＣ後に続くＩＤ情報を取り込む。
【００９８】
ゲート発生器６−１３関連の動作について図５と図７を用いて説明する。
副ＳＹＮＣが検出されていない時刻ｔ０１以前では、ゲート発生器６−１３の出力はレベルＬとなり、ゲート６−１５は入力を全て通過させる。時刻ｔ０１において副ＳＹＮＣ１が検出された出力によって、ゲート発生器６−１３の出力はレベルＨに切り替わる。また同時にラッチ６−１１がＩＤを取り込む。算出器６−１２ｅは、ＩＤ値に応じて、主ＳＹＮＣが存在するであろう予想時間を出力する。時刻ｔ０１に副ＳＹＮＣ１を検出した場合、２／３フレーム時間（約ｔ１０−ｔ０１）を出力する。その結果、ゲート発生器６−１３の出力は、時刻ｔ０１から２／３フレーム時間後の時刻ｔ１０寸前からレベルＬとなる。
【００９９】
なお、副ＳＹＮＣ１を見逃し、副ＳＹＮＣ２を検出した場合は、算出器６−１２ｅはＩＤ値から１／３フレーム期間の時間（約ｔ１０−ｔ０２）を出力する。その結果、ゲート発生器６−１３の出力は、時刻ｔ０２から１／３フレーム時間後の時刻ｔ１０寸前からレベルＬとなる。
【０１００】
図８に、本発明の伝送装置の第３の実施の形態の全体構成を示す。
図８において、図４と同一個所には同一符号を付けてある。副ＳＹＮＣに対応する機能を持つＴＭＣＣ再生器６ｅを６ｄとした。
フレーム信号に同期して、ＴＭＣＣ発生器２ｄは、図１０に示すようなＴＭＣＣｔ信号を発生する。
受信側の受信装置はＴＭＣＣ再生器６ｄのフレーム信号出力を主データ復調器５に入力する。ＴＭＣＣ再生器６ｄの８ＴＳ-ＳＴ信号出力は、逆ＳＣＬ器８ｅ内の、リセット付ＰＮ発生器８−４と４７置換器８−５に入力される。
【０１０１】
図９に、図８の副ＳＹＮＣに対応する機能を持つＴＭＣＣ再生器６ｄの構成を示す。入力信号のＴＭＣＣｒは、直列・並列変換器６−１、副ＳＹＮＣ検出器６−１０、ラッチ６−１１に接続される。副ＳＹＮＣ検出器６−１０の出力はラッチ６−１１の制御端子と８ＴＳ発生器６−１６のＬＯＡＤ端子に入力される。主ＳＹＮＣ抽出信号は、遅延器６−１４を経由し、８ＴＳ発生器６−１６のＲＳＴ端子に入力される。ラッチ６−１１の出力は算出器６−１２ｄに入力される。算出器６−１２ｄの出力は、８ＴＳ発生器６−１６のＬＤ端子に入力される。８ＴＳ発生器６−１６の出力は、８ＴＳ−ＳＴ信号となる。
【０１０２】
次に、動作について、説明する。
ラッチ６−１１は、副ＳＹＮＣ検出器６−１０の出力により、副ＳＹＮＣ後に続くＩＤデータを取り込む。
８ＴＳ発生器６−１６は、ＲＳＴ端子がレベルＨになると、そのエッジタイミングに同期してカウンタ値を初期化し、１３０５６ビット毎に８ＴＳ−ＳＴ信号を繰り返し出力する。
８ＴＳ発生器６−１６は、ＬＯＡＤ端子がレベルＨになると、ＬＤ端子に印加されていた値にカウンタ値を合わせた後、１３０５６ビット毎に８ＴＳ−ＳＴ信号を繰り返し出力する。
【０１０３】
図８の８ＴＳ発生器６−１６関連の動作について図１０を用いて説明する。
時刻ｔ０１近辺で伝送路の状態が正常に戻ったと仮定する。
時刻ｔ０２に、副ＳＹＮＣが検出されて、抽出信号が現れる。算出器６−１２の値に応じて、８ＴＳ発生器６−１６には時刻ｔ０２＋αの時点で８ＴＳ−ＳＴ信号が出力される状態にセットされる。そして、時刻ｔ０２＋αに達したら、８ＴＳ−ＳＴ信号が出力される。この結果、逆ＳＣＬ器８ｅにおいて、ＰＮ発生器８−４が初期化され、時刻ｔ０２＋αにおいてＤａｔａは正常に戻る。
【０１０４】
図１１に、本発明の伝送装置の第４の実施の形態の全体構成を示す。
図１１において、図８と同一個所には同一符号を付けてある。ＴＭＣＣ発生器２ｄを２ｆとし、ＴＭＣＣ再生器６ｅを６ｆとした。
【０１０５】
図１２に、図１１での信号の処理を示す。
ＴＭＣＣｔ信号を、Ｄｔ信号よりも進めておく。具体的には、ＳＹＮＣワードの終了点と、Ｄｔ信号の開始点を一致させる。
時刻ｔ０１において、回線の状態が戻ったとする。Ｄｔ（ｎ）に対応するＳＹＮＣは当然検出できていない。時刻ｔ０３からＤｔ（ｎ＋１）に対応するＳＹＮＣが現れる。時刻ｔ１０時点で主ＳＹＮＣ抽出信号が生じる。この抽出信号をそのまま再生フレーム信号として使用する。すなわち、主ＳＹＮＣ抽出信号が生じた時点に、Ｄｔ信号の先頭をセットしているため、次のフレームが始まる時刻ｔ２０を待たずに、直ちに主データ復調器５は、正常動作に入れる。
【０１０６】
図１３に、図１１のＴＭＣＣ発生器２ｆの構成を示す。この構成は図６の構成と同じであるが、動作タイミングが異なり、上記のように、ＳＹＮＣワードの終了点を、Ｄｔ信号の開始点と一致させている。
【０１０７】
図１４に、図１１のＴＭＣＣ再生器６ｆの構成を示す。主ＳＹＮＣ検出器６−３の抽出出力は、そのままフレーム信号として出力される。また、８ＴＳ発生器６−１６のＲＳＴ端子に入力される。算出器６−１２には、進相した分を補正した値を書き込んでおく。
【０１０８】
図１５に、実際の副ＳＹＮＣを含むＴＭＣＣ信号の１フレームを示す。
主ＳＹＮＣの後に、ＩＤ，フレームＩＤ，システムが挿入され、設定データを表すＱＡＭ共通〜ＯＦＤＭ拡張コードが続く。第１副ＳＹＮＣと第２副ＳＹＮＣの後には、ＩＤ，フレームＩＤ，リザーブコードが挿入される。最後にパリテイコードが挿入される。
【０１０９】
図１６に、本発明の伝送装置の第５の実施の形態の全体構成を示す。
図１６において、図１と同一個所には同一符号を付けてある。ＴＭＣＣ発生器２ｃを２ｇとし、ＴＭＣＣ再生器６を６ｇとした。
【０１１０】
図１７に、図１６のＴＭＣＣ発生器２ｇの構成を示す。
外部からの設定モード信号は、設定情報発生器２−２に入力される。フレーム発生器２−５からのフレーム信号は、スーパーフレーム発生器２−７とＭＵＸ２ｇ−６に入力される。ＭＵＸ２ｇ−６に、ＳＹＮＣ発生器２−１、設定情報発生器２−２、ＳＣＬラッチ２−８、スーパーフレーム信号からの出力が、入力される。ＳＣＬ情報はＳＣＬパターンラッチ２−８に入力される。
【０１１１】
ＭＵＸ２ｇ−６は、入力されるフレーム信号に従い、入力されているＳＹＮＣコード、スーパーフレーム情報、ＳＣＬパターン、設定情報を順次切り替えて出力していく。
【０１１２】
図１８に、図１７のＴＭＣＣ発生器２ｇが作成するＴＭＣＣパターンを示す。ＳＹＮＣコードの次にスーパーフレーム情報、次にＳＣＬパターン、次に設定情報が配置される。
【０１１３】
図１９に、図１６のＴＭＣＣ再生器６ｇの構成を示す。
入力信号であるＴＭＣＣｒが、ＳＹＮＣ検出器６−３、直列・並列変換器６−１に入力される。ＳＹＮＣ検出器６−３の出力は、フレームカウンタ６−４ｇのリセット端子に入力される。フレームカウンタ６−４ｇからは、所定のタイミングでパラレル化された情報を捕促するためのラッチ信号、スーパーフレーム信号、プリセット時期を示すプリセット信号が出力される。
【０１１４】
ＳＹＮＣ検出器６−３は、ＳＹＮＣのビットパターンを検出し、フレームカウンタ６−４ｇをリセットする。このタイミングからフレームカウンタ６−４ｇはカウントを始め、ＴＭＣＣｒ中の各種情報を抽出する。
【０１１５】
送信側の送信装置から送られた設定情報は、ラッチ６−２で、スーパーフレームを示すビットはラッチ６−５で、ＳＣＬプリセット情報はラッチ６−６で捕捉され、出力される。
【０１１６】
図２０に、ＴＭＣＣｒ信号、スーパーフレーム情報を捕捉するための抽出信号、ＳＣＬプリセット情報を捕捉するための抽出信号の関係を示す。
【０１１７】
図２１に、図１６のプリセット付きＰＮパターン発生器８−４の構成を示す。図２１において、８−４１は排他的論理和、８−４２は選択器、８−４３はD−フリップフロップである。
【０１１８】
スーパーフレームのパルスが各D−フリップフロップ８−４３のリセット端子に入力されると、全D−フリップフロップ８−４３の出力はLになり、出力ＰＮパターンはリセットされ、初期化される。
【０１１９】
ＳＣＬとプリセットが入力されると、プリセット信号により選択器８−４２はプリセット情報を選択する。これらのリセット情報は、D−フリップフロップ８−４３のD端子に印加され、D−フリップフロップ８−４３はプリセットされる。
【０１２０】
８フレーム毎に、スーパーフレームが生じる。従来は、そのため伝送断の状態から、復帰した際のフレーム数が、２フレーム目であっても、逆ＳＣＬの正常化は、次のスーパーフレームが現れるまで不可能であった。
【０１２１】
しかしながら、本実施の形態では、送信側の送信装置で各フレームのＴＭＣＣに挿入したＳＣＬパターンを、受信側の受信装置で得ることができるので、次のスーパーフレームの到来を待たずに、正しい逆ＳＣＬを開始でき、素早い伝送復帰が可能となる。
【０１２２】
【発明の効果】
本発明によれば、ＴＭＣＣの復調時に復調結果から一意にＳＣＬを行うための目印位置を目印であるＢ８ｈ等特定ビットを捜すことなく特定することが可能な送信装置および伝送装置および受信装置を得ることができる。また本発明によれば、ＴＭＣＣの復調時にＴＭＣＣ開始点の検出を容易にする信号構成および送信装置および伝送装置および受信装置を得ることができる。また本発明によれば、フレーム途中からの逆スクランブル処理を可能にする信号構成および送信装置および伝送装置および受信装置を得ることができる。また本発明によれば、次のフレームの切れ目を待たずに素早い処理が実行可能な送信装置および伝送装置および受信装置を得ることができる。また本発明によれば、伝送断から復帰した場合の逆スクランブル処理を早期に再開可能とする信号構成および送信装置および伝送装置および受信装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の伝送装置の第１の実施の形態の全体構成を示す図である。
【図２】フレーム信号とＴＭＣＣｔ信号とＤｔ信号を示す図である。
【図３】図１のＴＭＣＣ発生器の構成を示す図である。
【図４】本発明の伝送装置の第２の実施の形態の全体構成を示す図である。
【図５】副ＳＹＮＣ挿入したＴＭＣＣｔ等を示す図である。
【図６】図４の副ＳＹＮＣ挿入機能を装備しているＴＭＣＣ発生器の構成を示す図である。
【図７】図４の副ＳＹＮＣに対応する機能を持つＴＭＣＣ再生器の構成を示す図である。
【図８】本発明の伝送装置の第３の実施の形態の全体構成を示す図である。
【図９】図８の副ＳＹＮＣに対応する機能を持つＴＭＣＣ再生器の構成を示す図である。
【図１０】図８の８ＴＳ発生器関連の動作を示す図である。
【図１１】本発明の伝送装置の第４の実施の形態の全体構成を示す図である。
【図１２】図１１での信号の処理を示す図である。
【図１３】図１１のＴＭＣＣ発生器の構成を示す図である。
【図１４】図１１のＴＭＣＣ再生器の構成を示す図である。
【図１５】実際の副ＳＹＮＣを含むＴＭＣＣ信号の１フレームを示す図である。
【図１６】本発明の伝送装置の第５の実施の形態の全体構成を示す図である。
【図１７】図１５のＴＭＣＣ発生器の構成を示す図である。
【図１８】図１７のＴＭＣＣ発生器が作成するＴＭＣＣパターンを示す図である。
【図１９】図１６のＴＭＣＣ再生器の構成を示す図である。
【図２０】ＴＭＣＣｒ信号、スーパーフレーム情報を捕捉するための抽出信号、ＳＣＬプリセット情報を捕捉するための抽出信号の関係を示す図である。
【図２１】図１６のプリセット付きＰＮパターン発生器の構成を示す図である。
【図２２】従来の映像信号の伝送を行う伝送装置の構成を示す図である。
【図２３】図２２の主データ変調器の構成を示す図である。
【図２４】フレーム信号とＴＭＣＣ信号ｔ、Ｄｔの例を示す図である。
【図２５】図２２のＴＭＣＣ発生器の構成を示す図である。
【図２６】図２２の統合器の構成を示す図である。
【図２７】図２６等の動作を示すデータ図である。
【図２８】図２２の統合器の出力である、ＯＦＤＭ変調波の概念図を示す図である。
【図２９】図２２の分離器の構成を示す図である。
【図３０】図２２の主データ復調器の構成を示す図である。
【図３１】ＴＭＣＣｒ信号、Ｄｒを示す図である。
【図３２】図２２のＴＭＣＣ再生器の構成を示す図である。
【図３３】処理の経過を示す例を示す図である。
【符号の説明】
１：主データ変調器、２：ＴＭＣＣ発生器、３：統合器、４：分離器、５：主データ復調器、６：ＴＭＣＣ再生器、７：ＳＣＬ器、７Ｍ：ＭＰＥＧ−２エンコーダ、８：逆ＳＣＬ器、８Ｍ：ＭＰＥＧ−２デコーダ、９：ＳＣＬ基準同期型フレーム発生器、１０：フレーム基準同期型８ＴＳ発生器、１１ｔ：送信高周波器、１２ｔ：送信アンテナ、１１ｒ：受信高周波器、１２ｒ：受信アンテナ、１−１：時間軸変換器、１−２：エラー訂正符号付加器、１−３：符号化器、１−４：ＣＫ発振器、２−１：ＳＹＮＣ発生器、２−２：設定情報発生器、２−５：フレーム発生器、２−６：ＭＵＸ、２―７：スーパーフレーム発生器、２−８：ＳＣＬパターンラッチ、２−１０：副ＳＹＮＣ＆ＩＤ１、２−１１：副ＳＹＮＣ＆ＩＤ２、３−１：ＳＥＬ／ＣＰ挿入器、３−２：ＩＦＦＴ器、３−３：ガード付加器、３−４：直交変調処理器、４−１：直交復調器、４−２：ＦＦＴ器、４−３：同期再生器、４−４：電圧制御ＣＫｒ発生器、４−５：Ｄｒ選択器、４−６：ＴＭＣＣｒ選択器、４−７：補正器、５−１：復号化器、５−２：エラー訂正器、５−３：時間軸変換器、６−１：ＳＰ変換器、６−２：ラッチ、６−３：ＳＹＮＣ検出器、６−４：フレームカウンタ、６−６：フレームカウンタ、６−１０：副ＳＹＮＣ検出器、６−１１：ラッチ、６−１２：算出器、６−１３：ゲート発生器、６−１４：遅延器、６−１５：ゲート、６−１６：８ＴＳ発生器、７−１：４７ｈ検出器、７−２：８分周器、７−３：ＳＣＬ演算器、７−４：リセット付ＰＮ発生器、７−５：Ｂ８ｈ置換器、８−１：Ｂ８ｈ検出器、８−３：逆ＳＣＬ演算器、８−４：リセット付ＰＮ発生器、８−５：４７ｈ置換器、８１：ＤＡコンバータ、８２：ミキサー、８３：ローカル発振器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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