(57)【特許請求の範囲】
【請求項１】
既存セルの組合せで構成される目標セルの遅延ライブラリを作成する遅延ライブラリ作成システムにおいて、
前記既存セルの遅延情報を予め２次元テーブル化して格納する既存セル遅延情報記憶手段と、
前記目標セルを構成する既存セルを抽出する要素抽出手段と、
前記要素抽出手段によって抽出された既存セルのレイアウト情報を用いて前記目標セルのレイアウト情報を作成する目標セルレイアウト作成手段と、
前記目標セルの遅延情報の合成方法が記述された合成指示情報に基づいて前記目標セルのレイアウト情報と前記既存セル遅延情報記憶手段より前記既存セルの２次元テーブル化された遅延情報を参照し参照した値を加算及び減算処理の少なくとも一方の演算を行い、前記目標セルの遅延ライブラリ要素情報を求める演算手段と、
前記演算手段によって求められた前記目標セルの遅延ライブラリ要素情報に基づいて前記目標セルの遅延ライブラリを生成するライブラリ生成手段と、を有することを特徴とする遅延ライブラリ作成システム。
【請求項２】
前記演算手段は、
前記既存セルの遅延情報に含まれる遅延については加算処理を行ない、前記既存セルの遅延情報に含まれるセットアップタイミングについては前段セルの遅延情報の加算処理を行ない、前記既存セルの遅延情報に含まれるホールドタイミングについては前段セルの遅延情報の減算処理を行なうことを特徴とする請求項１に記載の遅延ライブラリ作成システム。
【請求項３】
コンピュータに、
複数の既存セルの遅延情報を予め２次元テーブル化して作成する２次元テーブル作成ステップ、
目標セルを構成する複数の既存セルを抽出する要素抽出ステップ、
前記要素抽出ステップで抽出された既存セルのレイアウト情報を用いて前記目標セルのレイアウト情報を作成する目標セルレイアウト作成ステップ、
前記目標セルの遅延情報の合成方法が記述された合成指示情報に基づいて前記目標セルのレイアウト情報と前記２次元テーブル作成ステップで作成された前記既存セルの２次元テーブル化された遅延情報を参照し参照した値を加算及び減算処理の少なくとも一方の演算を行い、前記目標セルの遅延ライブラリ要素情報を求める演算処理ステップ、および
前記演算処理ステップで求められた前記目標セルの遅延情報に基づいて前記目標セルの遅延ライブラリを生成するライブラリ生成ステップ、を実行させて、既存セルの組合せで構成される目標セルの遅延ライブラリを作成するためのプログラムを記録したコンピュータ読み取り可能な記録媒体。
【請求項４】
前記コンピュータ読み取り可能な記録媒体に記録されるプログラムは、
前記演算ステップとして、
前記既存セルの遅延情報に含まれる遅延については加算処理、前記既存セルの遅延情報に含まれるセットアップタイミングについては前段セルの遅延情報の加算処理、前記既存セルの遅延情報に含まれるホールドタイミングについては前段セルの遅延情報の減算処理を行なって、前記ライブラリ作成ステップを実行させるためのプログラムを含むことを特徴とする請求項３に記載のコンピュータ読み取り可能な記録媒体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩ（大規模集積回路）の設計等に利用される回路セルのセルライブラリの作成に関し、特に遅延要素に係る遅延ライブラリ作成システムおよびそのプログラムを記録したコンピュータ読み取り可能な記録媒体に関する。
【０００２】
【従来の技術】
近年、ＬＳＩに収容し得る回路規模が増大しており、しかも要求される仕様もますます多様化する傾向にある。このような収容し得る回路規模の増大および多様な要求仕様に耐え得るようにするために、ＬＳＩ設計に提供すべきセルライブラリが激増している。また、半導体回路の微細化および高速化に伴い、遅延計算の高精度化を目的とした遅延ライブラリの二次元化により、遅延ライブラリの作成時間がライブラリ開発期間の相対的な長期化を招いている。特に、遅延ライブラリの作成には、過渡解析法を適用した回路シミュレーションが用いられており、このシミュレーション回数の増大が、遅延ライブラリの作成時間の長期化の支配的な要因となっている。
【０００３】
図６に、従来の遅延ライブラリ作成方法に従った遅延ライブラリの作成のフローチャートを示す。この方法では、次のステップに従って処理を進める。既存の回路情報１０６に基づいて、複合的な回路構成を決定（ステップ１０１）する。次に、そのステップ１０１で決定された回路構成に基づき、既存レイアウト情報１０７から、レイアウトセルを結合し、セル間の配線も結線する（ステップ１０２）。
【０００４】
次に、当該セルのレイアウト情報に基づいて、寄生容量抵抗抽出処理（ステップ２０１）を実施する。このステップ２０１の寄生容量抵抗抽出処理の結果得られる寄生容量抵抗情報２０４を用い、シミュレーション条件定義２０６で定義された全条件で、回路情報２０５に基づく回路シミュレーションによる過渡解析実行処理（ステップ２０２）を必要回数繰り返す（ステップ２０３）。各回路シミュレーション結果を目標セル遅延情報データベース１０８に蓄え、ステップ２０３にて全条件終了を判断した後に、ライブラリ生成処理（ステップ１０５）により、所望の遅延ライブラリ１０９を得る。
【０００５】
上述したように、図６のフローチャートに示す処理においては、寄生容量抵抗抽出処理（ステップ２０１）、回路シミュレーションによる過渡解析実行処理（ステップ２０２）、およびシミュレーション条件定義（２０６）で定義された全条件での回路シミュレーションの判断処理（ステップ２０３）を備えている。
【０００６】
【発明が解決しようとする課題】
しかしながら、このような従来の方法では、遅延ライブラリ作成に多大な時間がかかる。すなわち、図６に従った従来の方法の各ステップのうち、ステップ２０１の寄生容量抵抗抽出処理と、ステップ２０２の回路シミュレーションによる過渡解析実行処理とには、多くの数学的処理を要する。そのため、これらステップ２０１およびステップ２０２には、多大な処理時間がかかる。特に、ステップ２０２の回路シミュレーションによる過渡解析実行処理は、ステップ２０３によって全条件について繰り返すため、全体の処理時間に与える影響が大きい。
【０００７】
例えば、回路モジュール等の生成における処理時間の短縮に係る技術としては、特開平１１−３５３３３５号公報および特開平４−３６５１７４号公報に示された技術がある。特開平１１−３５３３３５号公報には、メモリセルのジェネレーションにおいて、遅延量等の情報を計算式でなくビット数やワード数によるデータ補間により抽出する技術が開示されている。この特開平１１−３５３３３５号公報では、パラメータを入力して決定したビット数およびカラム数をもとにデータ補間を行ない、遅延情報等を求める。すなわち、情報抽出の方法として、計算式ではなくデータ補間の手法を用いている。しかしながら、求めた遅延情報を、生成するモジュールにどのようにして展開するかなどについては、具体的な記述はなく、コンパイル処理部に任されている。
【０００８】
また、特開平４−３６５１７４号公報には、遅延計算を行なう上での処理時間を短縮する技術が開示されている。この特開平４−３６５１７４号公報は、セルの遅延ライブラリは既に存在するものとして、チップやマクロにおける回路上の遅延計算の方法を提供する。この場合、論理回路情報をもとに任意の２点間の遅延時間を計算する場合に、経路情報を参照することにより、対象とする経路以外の経路に対する計算処理およびトレース処理がなされることなく遅延時間の計算処理の高速化を図っている。
【０００９】
このように、これら特開平１１−３５３３３５号公報および特開平４−３６５１７４号公報のいずれにおいても、遅延ライブラリを作成する上で、回路シミュレーションによる長大な時間を必要とすることについては、何ら解決策を与えていない。すなわち、これら特開平１１−３５３３３５号公報および特開平４−３６５１７４号公報の技術では、遅延ライブラリを作成するための処理時間を短縮することはできない。
【００１０】
本発明は、上述した事情に鑑みてなされたもので、複合的な回路構成のセルライブラリを作成するために、単純な演算処理により短時間で目標セルの遅延ライブラリを作成することを可能とする遅延ライブラリの作成システムおよびそのプログラムを記録したコンピュータ読み取り可能な記録媒体を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点に係る遅延ライブラリ作成システムは、
既存セルの組合せで構成される目標セルの遅延ライブラリを作成する遅延ライブラリ作成システムにおいて、
前記既存セルの遅延情報を予め２次元テーブル化して格納する既存セル遅延情報記憶手段と、
前記目標セルを構成する既存セルを抽出する要素抽出手段と、
前記要素抽出手段によって抽出された既存セルのレイアウト情報を用いて前記目標セルのレイアウト情報を作成する目標セルレイアウト作成手段と、
前記目標セルの遅延情報の合成方法が記述された合成指示情報に基づいて前記目標セルのレイアウト情報と前記既存セル遅延情報記憶手段より前記既存セルの２次元テーブル化された遅延情報を参照し参照した値を加算及び減算処理の少なくとも一方の演算を行い、前記目標セルの遅延ライブラリ要素情報を求める演算手段と、
前記演算手段によって求められた前記目標セルの遅延ライブラリ要素情報に基づいて前記目標セルの遅延ライブラリを生成するライブラリ生成手段と、
を有する。
【００１２】
前記演算手段は、
前記既存セルの遅延情報に含まれる遅延については加算処理を行い、前記既存セルの遅延情報に含まれるセットアップタイミングについては前段セルの遅延情報の加算処理を行い、前記既存セルの遅延情報に含まれるホールドタイミングについては前段セルの遅延情報の減算処理を行なってもよい。
【００１３】
本発明の第１の観点に係る遅延ライブラリ作成システムにおいては、既存セルの組合せで構成される目標セルの遅延ライブラリの作成にあたり、既存セルの既存情報を予め２次元テーブル化して既存セル遅延情報記憶手段に格納しておき、目標セルを構成する既存セルを抽出し、抽出された既存セルのレイアウト情報を用いて前記目標セルのレイアウト情報を作成し、前記目標セルの遅延情報の合成方法が記述された合成指示情報に基づいて前記目標セルのレイアウト情報と前記既存セル遅延情報記憶手段より前記既存セルの２次元テーブル化された遅延情報を参照し参照した値を加算及び減算処理の少なくとも一方の演算を行い、前記目標セルの遅延ライブラリ要素情報を求め、求められた前記目標セルの遅延ライブラリ要素情報に基づいて前記目標セルの遅延ライブラリを作成する。したがって、複合的な回路構成のセルライブラリを作成するために、２次元テーブル化した既存セルの遅延情報を用いて、単純な加算処理及び減算処理の少なくとも一方の演算処理により短時間で目標セルの遅延ライブラリを作成することが可能となる。
【００１４】
また、本発明の第２の観点に係るコンピュータ読み取り可能な記録媒体は、
コンピュータに、
複数の既存セルの遅延情報を予め２次元テーブル化して作成する２次元テーブル作成ステップ、
目標セルを構成する複数の既存セルを抽出する要素抽出ステップ、
前記要素抽出ステップで抽出された既存セルのレイアウト情報を用いて前記目標セルのレイアウト情報を作成する目標セルレイアウト作成ステップ、
前記目標セルの遅延情報の合成方法が記述された合成指示情報に基づいて前記目標セルのレイアウト情報と前記２次元テーブル作成ステップで作成された前記既存セルの２次元テーブル化された遅延情報を参照し参照した値を加算及び減算処理の少なくとも一方の演算を行い、前記目標セルの遅延ライブラリ要素情報を求める演算処理ステップ、および
前記演算処理ステップで求められた前記目標セルの遅延ライブラリ要素情報に基づいて前記目標セルの遅延ライブラリを生成するライブラリ生成ステップ、
を実行させて、既存セルの組合せで構成される目標セルの遅延ライブラリを作成するためのプログラムを記録している。
【００１５】
前記コンピュータ読み取り可能な記録媒体に記録されるプログラムは、
前記演算ステップとして、
前記既存セルの遅延情報に含まれる遅延については加算処理、前記既存セルの遅延情報に含まれるセットアップタイミングについては前段セルの遅延情報の加算処理、前記既存セルの遅延情報に含まれるホールドタイミングについては前段セルの遅延情報の減算処理を行なって、前記ライブラリ作成ステップを実行させるためのプログラムを含んでいてもよい。
【００１６】
本発明の第２の観点に係るコンピュータ読み取り可能な記録媒体においては、
既存セルの組合せで構成される目標セルの遅延ライブラリの作成にあたり、既存セルの既存情報を予め２次元テーブル化して格納しておき、目標セルを構成する既存セルを抽出し、抽出された既存セルのレイアウト情報を用いて前記目標セルのレイアウト情報を作成し、前記目標セルの遅延情報の合成方法が記述された合成指示情報に基づいて前記目標セルのレイアウト情報と前記既存セルの２次元テーブル化された遅延情報を参照し参照した値を加算及び減算処理の少なくとも一方の演算を行い、前記目標セルの遅延ライブラリ要素情報を求め、求められた前記目標セルの遅延ライブラリ要素情報に基づいて前記目標セルの遅延ライブラリを作成するプログラムを記録している。したがって、このプログラムを実行すれば、複合的な回路構成のセルライブラリを作成するために、２次元テーブル化した既存セルの遅延情報を用いて、単純な加算処理及び減算処理の少なくとも一方の演算処理により短時間で目標セルの遅延ライブラリを作成することが可能となる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図１〜図５を参照して本発明による遅延ライブラリ作成システムの実施の形態を説明する。
【００１８】
図１は、本発明の実施の形態に係る遅延ライブラリ作成システムの構成を示している。図１に示す遅延ライブラリ作成システムは、処理装置１および記憶装置２を具備しており、これらは、例えばネットワークを介して結合されたシステムとして構成されている。処理装置１は、回路構成決定部１１、レイアウトセル結合／セル間配線部１２、２次元テーブル参照部１３、参照値演算部１４、およびライブラリ生成処理部１５を備えている。これら各部は、処理装置１内におけるソフトウェアプログラムの実行による機能により実現されるが、その一部または全てを個々の機能を達成するハードウェアにより構成することもできる。記憶装置２には、既存回路情報２１、既存レイアウト情報２２、既存セル遅延情報データベース２３、合成指示情報２４、目標セル遅延情報データベース２５、および遅延ライブラリ２６を格納する。なお、既存回路情報２１、既存レイアウト情報２２、目標セル遅延情報データベース２５、および遅延ライブラリ２６については、それぞれ図６に示した既存回路情報１０６、既存レイアウト情報１０７、目標セル遅延情報データベース１０８、および遅延ライブラリ１０９とほぼ同様である。
【００１９】
図１に示す遅延ライブラリ作成システムの図６で説明した従来の遅延ライブラリ作成システムとの相違は、図１の遅延ライブラリ作成システムにおいては、処理装置１に、２次元テーブル参照部１３および参照値演算部１４を設けていること、およびこれらの制御のために記憶装置２に既存セル遅延情報データベース２３および合成指示情報２４を格納する必要があることである。
【００２０】
すなわち、この遅延ライブラリ作成システムでは、既存セルの組合せで構成される目標セルの遅延ライブラリ作成にあたり、既存セルの遅延情報を予め２次元テーブル化して記憶装置２に既存セル遅延情報データベース２３として格納しておく。処理装置１の回路構成決定部１１は、目標セルを構成する既存セルを、既存回路情報２１から抽出する。レイアウトセル結合／セル間配線部１２は、抽出された既存セルの既存レイアウト情報２２を用いて前記目標セルのレイアウト情報を作成する。２次元テーブル参照部１３は、合成指示情報に基づき前記目標セルのレイアウト情報と前記既存セルの２次元テーブル化された遅延情報を参照する。参照値演算部１４は、合成指示情報に基づき加算および減算処理の少なくとも一方の演算により前記目標セルの遅延ライブラリ要素情報を求める。そして、ライブラリ生成処理部１５は、求められた遅延ライブラリ要素情報に基づいて前記目標セルの遅延ライブラリを生成する。
【００２１】
次に、図２に示すフローチャートを参照してこの実施の形態に係る遅延ライブラリ作成システムの全体の動作について詳細に説明する。
【００２２】
まず、処理装置１の回路構成決定部１１は、記憶装置２に格納された既存回路情報２１から複合的な回路構成を決定し（ステップＳ１１）、次にその回路構成に基づき、レイアウトセル結合／セル間配線部１２が、既存レイアウト情報２２を用いてレイアウトセルを結合し、さらにセル間の配線を結線する（ステップＳ１２）。
【００２３】
次に、当該回路に期待される回路動作に基づいて、合成指示情報２４を作成する。この合成指示情報２４の一例の内容を図３に示している。図３は、図４に示すＡセル、ＢセルおよびＣセルの３つのセルを合成して目標セル（ＴＡＲＧＥＴ−ＣＥＬＬ）の遅延情報を作成するための合成指示情報である。図３における各行の先頭の「ｎ：」（ｎ＝１、２，…）  は行番号を示している。
【００２４】
図３において、「＃ＢＬＯＣＫ」で目標セルのセル名「ＴＡＲＧＥＴ−ＣＥＬＬ」と合成に必要なセル名「Ａ」、「Ｂ」および「Ｃ」を記述している。「＃ＰＩＮ」で目標セルの端子情報をどのセルの端子情報から取得するかを記述している。「ＩＮ」は入力端子をあらわし、「ＯＵＴ」は出力端子をあらわしている。例えば、「＃ＰＩＮ  ＩＮ  Ｈ０１：Ａ  Ｈ０１；」  を説明すると、目標セルの入力端子Ｈ０１は、ＡセルのＨ０１端子から情報を取得することを意味している。
【００２５】
「＃ＤＥＬＡＹ」で目標セルの遅延情報の合成方法を記述する。目標セルの入力端子Ｈ０２の立ち上がり（Ｒｉｓｅ）から出力端子Ｎ０１の立ち上がり（Ｒｉｓｅ）までの遅延については、Ａセルの入力端子Ｈ０２の立ち上がり（Ｒｉｓｅ）から出力端子Ｎ０１の立ち上がり（Ｒｉｓｅ）までの遅延情報と、Ｂセルの入力端子Ｈ０１の立ち上がり（Ｒｉｓｅ）から出力端子Ｎ０１の立ち上がり（Ｒｉｓｅ）までの遅延情報と、Ｃセルの入力端子Ｈ０１の立ち上がり（Ｒｉｓｅ）から出力端子Ｎ０１の立ち上がり（Ｒｉｓｅ）までの遅延情報を加算することを意味している。「ＮＥＴ−ＣＡＰ」は、セル間の配線容量を記述する。「Ａ」の後の「ＮＥＴ−ＣＡＰ」は、ＡセルとＢセル間の配線容量のことを意味している。
【００２６】
このような合成指示情報に基づいて、２次元テーブル参照部１３は、既存セルの遅延情報データベース２３の２次元テーブルを参照し（ステップＳ１３）、参照値演算部１４が、参照された値を例えば加算および減算の少なくとも一方により演算していくことにより（ステップＳ１４）、当該セルの目標セル遅延情報データベース２５を作成し、記憶装置２に格納する。
【００２７】
合成指示情報２４に基づく２次元テーブル参照の一例を図４に示しており、また、この場合の参照した値の演算の一例を図５に示す。
【００２８】
図４において、既存セルは、複数の入力波形なまりｔｒｆと負荷容量ｃｌｏａｄにより遅延及びタイミング情報を２次元テーブル形式で保持している。一方、目標セルは、複数の既存セルを接続した形式で形成されている。この目標セルの遅延及びタイミング情報を既存セルの２次元情報のテーブルの情報から、それぞれのセルの入力波形なまりｔｒｆと負荷容量ｃｌｏａｄを算出し、遅延及びタイミング情報を抽出し、最終的に合成（参照値演算）を行うものである。
【００２９】
図４においては、例えば、フリップフロップ回路であるＡセル（既存セル）と、例えばバッファ回路であるＢセル（既存セル）およびＣセル（既存セル）とを順次接続して目標セルを作成する場合の２次元テーブルの参照の一例の概念を示している。まず、Ａセルの２次元テーブルの遅延情報▲１▼から、ＡセルとＢセル間の配線容量であるｎｅｔ−ｃａｐ１と配線の接続先であるＢセルの入力端子容量をもとにして負荷容量ｃｌｏａｄを固定とした１次元テーブルを作成する。また、Ａセルの２次元テーブルの出力波形なまり情報▲２▼についても同様に負荷容量を固定とした１次元テーブルを作成する。
【００３０】
次に、Ｂセルの２次元テーブルの遅延情報▲３▼から、ＢセルとＣセル間の配線容量であるｎｅｔ−ｃａｐ２と配線の接続先であるＣセルの入力端子容量をもとにして負荷容量ｃｌｏａｄを固定とした１次元テーブルを作成する。この作成した１次元テーブルに対して、Ａセルの▲２▼で作成した情報をＢセルの入力波形なまりｔｒｆとして例えば直線補間等の補正処理を行なう（以下同様の補正処理を行なう）。Ｂセルの２次元テーブルの出力波形なまり情報▲４▼についても同様に負荷容量を固定とした１次元テーブルを作成する。
【００３１】
そして、Ｃセルの２次元テーブルの遅延情報▲５▼から、入力波形なまりｔｒｆを固定とした１次元テーブルを作成する。このＣセルの入力波形なまりは、Ｂセルの負荷容量固定の１次元テーブルの出力波形なまりからＢセルの複数の入力波形なまりのうち任意の１つの値、すなわち「Ａセルの出力波形なまり情報２」に対応する値である。Ａセルの遅延情報▲１▼、Ｂセルの遅延情報▲３▼、およびＣセルの遅延情報▲５▼を得たら、これらの情報をもとに目標セルの遅延情報▲７▼を作成する。
【００３２】
図５には、図４で説明したテーブル参照に対するテーブル内の値の加算処理の一例を示している。図５における▲１▼〜▲７▼は、図４における▲１▼〜▲７▼にそれぞれ対応している。図５の▲１▼はＡセルの２次元の遅延情報テーブルである。ｃ１およびｃ２は負荷容量ｃｌｏａｄの値であり、ｔ１およびｔ２は入力波形なまりｔｒｆの値であり、ｖ１１，ｖ１２，ｖ２１，およびｖ２２は遅延値である。また、図５において、ａ１，ａ２，ｂ１，ｂ２，ｄ１，ｅ１，ｅ２，ｂ１′，ｂ２′，ｅ１′，およびｅ２′は、補正した値を示しており、ａ３は、合成指示情報のＴＲＦ値またはＡセルの出力波形なまり２の値を示している。この例では、２×２の２次元テーブルをあらわしている。この▲１▼のテーブルから負荷容量ｃ２に対応する１次元テーブルを作成する。
【００３３】
図５の▲２▼はＡセルの２次元の出力波形なまり情報のテーブルである。この▲２▼のテーブルから負荷容量ｃ２に対応する１次元テーブルを作成し、このテーブルの入力波形なまりの情報を▲１▼の遅延情報テーブルの入力波形なまり情報ｔ１およびｔ２に合わせるため補正処理を行う。図５の▲３▼はＢセルの２次元の遅延情報テーブルである。この▲３▼のテーブルから負荷容量ｃ３に対応する１次元テーブルを作成し、このテーブルの入力波形なまりの情報を▲２▼で作成したＡセルの出力波形なまり値ａ１およびａ２に合わせるため補正処理を行う。
【００３４】
図５の▲４▼はＢセルの２次元の出力波形なまり情報のテーブルである。この▲４▼のテーブルから負荷容量ｃ３に対応する１次元テーブルを作成する。図５の▲５▼はＣセルの２次元の遅延情報テーブルである。この▲５▼のテーブルから入力波形なまりｔｒｆを固定とした１次元テーブルを作成する。この入力波形なまりは、図５の▲６▼に示すＡセルの出力波形なまり情報２を、▲４▼で作成した１次元テーブルの入力波形なまり値ａ３として得た出力波形なまり値ｄ１である。図５の▲７▼は  上述した▲１▼、▲３▼、および▲５▼で作成した各セルの遅延情報テーブルをもとに加算処理を行なって、目標セルの遅延情報テーブルを作成する。
【００３５】
これらステップＳ１３およびＳ１４の処理は、２次元テーブル参照部１３および参照値演算部１４で実行される。作成された目標セルの遅延情報は、目標セル遅延情報データベース２５に設定される。このようにして作成した当該セルの目標セル遅延情報データベース２５から、ライブラリ生成処理部１５によって、例えばＥＡＤツール１ライブラリ、およびＥＡＤツール２ライブラリなどの所望の遅延ライブラリ２６を得る（ステップＳ１５）。
【００３６】
このようにして、所望の遅延ライブラリの作成時間を大幅に低減することができる。何故ならば、目標セルの遅延情報を算出する際に、多くの処理時間を要し、且つ繰り返しの多い回路シミュレーションツールによる過渡解析を不要としたためである。
【００３７】
また、合成指示情報２４による制御のみで、既存セルの遅延情報データベース２３を参照し、単純な加算および減算の少なくとも一方を含む演算処理のみによって、目標セルの遅延情報を作成することができる。例えば、Ｉ／Ｏバッファ回路とフリップフロップ回路を結合したセルを処理する場合は、従来の回路シミュレーションによる方法で作成した場合、１セルで２時間程度要する。これに対して、上述した本発明の方法によって、目標セルの遅延情報を作成した場合には、２〜３分程度で作成することが可能となる。
【００３８】
なお、遅延ライブラリは、遅延情報と、セットアップおよびホールドのタイミング情報とを含んでいる。これらの情報に対して参照値演算部１４は、次のように演算処理する。遅延情報の合成処理は、単純な加算処理となる。セットアップタイミングの合成処理は、前段セルの遅延情報の加算処理となる。そして、ホールドタイミングの合成処理は、前段セルの遅延情報の減算処理となる。
【００３９】
なお、この発明の遅延ライブラリ作成システムは、専用のシステムとして構成することなく、通常のコンピュータシステムを用いて実現することができる。例えば、コンピュータシステムに上述の動作を実行するためのプログラムを格納した媒体（フロッピーディスク、ＣＤ−ＲＯＭ等）から該プログラムをインストールすることにより、上述の処理を実行する遅延ライブラリ作成システムを構築することができる。インストールによって、当該プログラムは、コンピュータシステム内のハードディスク等の媒体に格納されて、遅延ライブラリ作成システムを構成し、実行に供される。
【００４０】
また、インターネット等の通信ネットワーク上に設けたＦＴＰ（File Transfer Protocol）サーバに当該プログラムを登録し、ＦＴＰクライアントにネットワークを介して配信してもよく、通信ネットワークの電子掲示板（ＢＢＳ：Bulletin Board System）等に該プログラムを登録し、これをネットワークを介して配信してもよい。そして、このプログラムを起動し、ＯＳ（Operating System）の制御下において実行することにより、上述の処理を達成することができる。さらに、通信ネットワークを介してプログラムを転送しながら起動実行することによっても、上述の処理を達成することができる。
【００４１】
【発明の効果】
以上説明したように、本発明によれば、複合的な回路構成のセルライブラリを作成するために、単純な演算処理により短時間で目標セルの遅延ライブラリを作成することを可能とする遅延ライブラリ作成システムおよびそのプログラムを記録したコンピュータ読み取り可能な記録媒体を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る遅延ライブラリ作成システムの構成を示すブロック図である。
【図２】図１の遅延ライブラリ作成システムの動作を示すフローチャートである。
【図３】図１の遅延ライブラリ作成システムの動作を説明するための合成情報指示ファイルの内容を示す図である。
【図４】図１の遅延ライブラリ作成システムの２次元テーブル参照に係る動作を説明するための模式図である。
【図５】図１の遅延ライブラリ作成システムの演算処理に係る動作を説明するための模式図である。
【図６】従来の一般的な遅延ライブラリ作成システムの動作を示すフローチャートである。
【符号の説明】
１    処理装置
２    記憶装置
１１    回路構成決定部
１２    レイアウトセル結合／セル間配線部
１３    ２次元テーブル参照部
１４    参照値演算部
１５    ライブラリ生成処理部
２１    既存回路情報
２２    既存レイアウト情報
２３    既存セル遅延情報データベース
２４    合成指示情報
２５    目標セル遅延情報データベース
２６    遅延ライブラリ
【図１】
0003664954.tif 000002
【図２】
0003664954.tif 000003
【図３】
0003664954.tif 000004
【図４】
0003664954.tif 000005
【図５】
0003664954.tif 000006
【図６】
0003664954.tif 000007