(57)【特許請求の範囲】
【請求項１】
第１及び第２の主面を有する第１半導体層と、
前記第１半導体層の第１の主面上に形成された第１導電型の第２半導体層と、
前記第２半導体層上に形成された第２導電型の第３半導体層と、
前記第３半導体層の表面に形成された第１導電型の第４半導体層と、
前記第４半導体層の表面から前記第２半導体層に達する深さで幅が１μｍ以下に形成されたトレンチにゲート絶縁膜を介して埋め込まれて上端部が前記トレンチ幅より広い幅をもってトレンチ上端開口より上方に突出する多結晶シリコン層及び、この多結晶シリコン層の前記上端部の上面及び側面に形成された金属シリサイド膜を有するゲート電極と、
前記第４半導体層及び第３半導体層にコンタクトする第１の主電極と、
前記第１半導体層の第２の主面に形成された第２の主電極と、
を有することを特徴とするトレンチゲート型半導体装置。
【請求項２】
第１及び第２の主面を有する第１半導体層と、
前記第１半導体層の第１の主面上に形成された第１導電型の第２半導体層と、
前記第２半導体層上に形成された第２導電型の第３半導体層と、
前記第３半導体層の表面に形成された第１導電型の第４半導体層と、
前記第４半導体層の表面から前記第２半導体層に達する深さに形成されたトレンチにゲート絶縁膜を介して埋め込まれて上端部が前記トレンチ幅より広い幅をもってトレンチ上端開口より上方に突出する多結晶シリコン層及び、この多結晶シリコン層の前記上端部の上面及び側面に形成された金属シリサイド膜を有するゲート電極と、
前記第４半導体層及び第３半導体層にコンタクトする第１の主電極と、
前記第１半導体層の第２の主面に形成された第２の主電極と
を有し、
前記ゲート電極は、ある幅とピッチをもって配列された複数本のストライプ部とこれらのストライプ部を連結する連結部を有する
ことを特徴とするトレンチゲート型半導体装置。
【請求項３】
第１及び第２の主面を有する第１半導体層と、
前記第１半導体層の第１の主面上に形成された第１導電型の第２半導体層と、
前記第２半導体層上に形成された第２導電型の第３半導体層と、
前記第３半導体層の表面に形成された第１導電型の第４半導体層と、
前記第４半導体層の表面から前記第２半導体層に達する深さに形成されたトレンチにゲート絶縁膜を介して埋め込まれて上端部が前記トレンチ幅より広い幅をもってトレンチ上端開口より上方に突出する多結晶シリコン層及び、この多結晶シリコン層の前記上端部の上面及び側面に形成された金属シリサイド膜を有するゲート電極と、
前記第４半導体層及び第３半導体層にコンタクトする第１の主電極と、
前記第１半導体層の第２の主面に形成された第２の主電極と
を有し、
前記多結晶シリコン層は、不純物ドープ層とアンドープ層の積層構造として堆積され、アンドープ層は完全シリサイド化されている
ことを特徴とするトレンチゲート型半導体装置。
【請求項４】
前記ゲート電極が形成されるトレンチによって挟まれる領域に前記第４半導体層の表面から前記第３半導体層に達する溝が形成され、
前記第１の主電極は各溝で前記第３半導体層及び第４半導体層にコンタクトする
ことを特徴とする請求項１〜３のいずれか１項記載のトレンチゲート型半導体装置。
【請求項５】
前記半導体装置は、前記第１半導体層を第１導電型の低抵抗ドレイン層、第２半導体層を高抵抗ドレイン層、第３半導体層をベース層、第４半導体層をソース層とするＭＯＳトランジスタである
ことを特徴とする請求項１〜４のいずれか１項記載のトレンチゲート型半導体装置。
【請求項６】
前記半導体装置は、前記第１半導体層を第２導電型のコレクタ層、第２半導体層を第１ベース層、第３半導体層を第２ベース層、第４半導体層をエミッタ層とする絶縁ゲート型バイポーラトランジスタである
ことを特徴とする請求項１〜４のいずれか１項記載のトレンチゲート型半導体装置。
【請求項７】
前記トレンチ幅は１μｍ以下である
ことを特徴とする請求項２又は３記載のトレンチゲート型半導体装置。
【請求項８】
前記金属シリサイド膜は、Ｔｉシリサイドである
ことを特徴とする請求項１〜７のいずれか１項記載のトレンチゲート型半導体装置。
【請求項９】
第１及び第２の主面を有する第１半導体層の第１の主面上に第１導電型の第２半導体層を形成する工程と、
前記第２半導体層の表面に不純物をドープして第２導電型の第３半導体層を形成する工程と、
前記第３半導体層の表面に不純物をドープして第１導電型の第４半導体層を形成する工程と、
前記第４半導体層の表面から前記第３半導体層を貫通して前記第２半導体層に達する深さで幅が１μｍ以下のトレンチを形成する工程と、
前記トレンチの内面にゲート絶縁膜を形成した後、前記第４半導体層上に、前記トレンチを完全に埋め込むように多結晶シリコン層を堆積する工程と、
前記多結晶シリコン層をエッチングして、主要部が前記トレンチに埋め込まれ、上端部が前記トレンチの幅よりも広い幅をもってトレンチ上端開口より上方に突出するゲート電極を形成する工程と、
前記ゲート電極の前記上端部の上面及び側面に金属シリサイド膜を形成する工程と、
前記第４半導体層及び第３半導体層にコンタクトする第１の主電極、及び前記第１半導体層の第２の主面にコンタクトする第２の主電極をそれぞれ形成する工程と、
を有することを特徴とするトレンチゲート型半導体装置の製造方法。
【請求項１０】
第１及び第２の主面を有する第１半導体層の第１の主面上に第１導電型の第２半導体層を形成する工程と、
前記第２半導体層の表面に不純物をドープして第２導電型の第３半導体層を形成する工程と、
前記第３半導体層の表面に不純物をドープして第１導電型の第４半導体層を形成する工程と、
前記第４半導体層の表面から前記第３半導体層を貫通して前記第２半導体層に達する深さのトレンチを形成する工程と、
前記トレンチの内面にゲート絶縁膜を形成した後、前記第４半導体層上に、前記トレンチを完全に埋め込むように多結晶シリコン層を堆積する工程と、
前記多結晶シリコン層をエッチングして、主要部が前記トレンチに埋め込まれ、上端部が前記トレンチの幅より広い幅をもってトレンチ上端開口より上方に突出するゲート電極を形成する工程と、
前記ゲート電極の前記上端部の上面及び側面に金属シリサイド膜を形成する工程と、
前記第４半導体層及び第３半導体層にコンタクトする第１の主電極、及び前記第１半導体層の第２の主面にコンタクトする第２の主電極をそれぞれ形成する工程と、
を有し、
前記ゲート電極は、ある幅とピッチをもって配列された複数本のストライプ部とこれらのストライプ部を連結する連結部をもつように形成される
ことを特徴とするトレンチゲート型半導体装置の製造方法。
【請求項１１】
第１及び第２の主面を有する第１半導体層の第１の主面上に第１導電型の第２半導体層を形成する工程と、
前記第２半導体層の表面に不純物をドープして第２導電型の第３半導体層を形成する工程と、
前記第３半導体層の表面に不純物をドープして第１導電型の第４半導体層を形成する工程と、
前記第４半導体層の表面から前記第３半導体層を貫通して前記第２半導体層に達する深さのトレンチを形成する工程と、
前記トレンチの内面にゲート絶縁膜を形成した後、前記第４半導体層上に、前記トレンチを完全に埋め込むように多結晶シリコン層を堆積する工程と、
前記多結晶シリコン層をエッチングして、主要部が前記トレンチに埋め込まれ、上端部が前記トレンチの幅より広い幅をもってトレンチ上端開口より上方に突出するゲート電極を形成する工程と、
前記ゲート電極の前記上端部の上面及び側面に金属シリサイド膜を形成する工程と、
前記第４半導体層及び第３半導体層にコンタクトする第１の主電極、及び前記第１半導体層の第２の主面にコンタクトする第２の主電極をそれぞれ形成する工程と、
を有し、
前記多結晶シリコン層は、不純物ドープ層とアンドープ層の積層構造として堆積され、アンドープ層は完全シリサイド化される
ことを特徴とするトレンチゲート型半導体装置の製造方法。
【請求項１２】
前記第１の主電極の形成前に、前記ゲート電極が形成されるトレンチによって挟まれる領域に前記第４半導体層の表面から前記第３半導体層に達する溝を形成する工程を有する
ことを特徴とする請求項９〜１１のいずれか１項記載のトレンチゲート型半導体装置の製造方法。
【請求項１３】
前記半導体装置は、前記第１半導体層を第１導電型の低抵抗ドレイン層、第２半導体層を高抵抗ドレイン層、第３半導体層をベース層、第４半導体層をソース層とするＭＯＳトランジスタである
ことを特徴とする請求項９〜１２のいずれか１項記載のトレンチゲート型半導体装置の製造方法。
【請求項１４】
前記半導体装置は、前記第１半導体層を第２導電型のコレクタ層、第２半導体層を第１ベース層、第３半導体層を第２ベース層、第４半導体層をエミッタ層とする絶縁ゲート型バイポーラトランジスタである
ことを特徴とする請求項９〜１２のいずれか１項記載のトレンチゲート型半導体装置の製造方法。
【請求項１５】
前記トレンチ幅を１μｍ以下に形成する
ことを特徴とする請求項１０又は１１記載のトレンチゲート型半導体装置の製造方法。
【請求項１６】
前記金属シリサイド膜は、Ｔｉシリサイドである
ことを特徴とする請求項９〜１５のいずれか１項記載のトレンチゲート型半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、トレンチゲート型半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
低いオン抵抗と高速スイッチングを実現できるパワー素子として、トレンチゲート型のＭＯＳトランジスタや絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）が知られている。図１４は、トレンチゲート型ＭＯＳトランジスタの一例を示している（特許文献１参照）。このＭＯＳトランジスタは、ｎ+型ソース層からその下のｐ型ベース層を貫通するようにストライプ状（又はメッシュ状）のトレンチが形成され、このトレンチにより複数領域に分割されている。各分割領域は、トレンチ側面に露出するベース層にゲート電極が形成されたユニットセルとなる。即ち各ユニットセルは、ｎ+型ドレイン層を共有する縦型ＭＯＳトランジスタを構成している。
【０００３】
トレンチに埋め込まれるゲート電極には、不純物がドープされた多結晶シリコンが用いられる。しかし多結晶シリコンゲートは、リン又は砒素を高濃度にドープしても、低抵抗化には限界がある。高速スイッチング動作を実現するためには、ゲート電極の一層の低抵抗化が必要である。そこで図１４の素子では、ゲート電極の低抵抗化のために、埋め込み多結晶シリコンゲートの表面にシリサイド膜を形成している。
【０００４】
多結晶シリコンゲートの低抵抗化のためのシリサイド膜は、多結晶シリコン膜の表面にＴｉ，Ｃｏ，Ｎｉ等の金属膜を形成し、熱処理して金属膜と多結晶シリコンを反応させることにより形成される。このシリサイドプロセスでは、ゲート配線をある程度以上細線化した場合にシート抵抗が上昇する現象が見られ、問題とされている。例えば、リンをドープした多結晶シリコンゲートにＴｉシリサイド（ＴｉＳｉ2）膜を形成すると、ゲート配線幅が１μｍ以下でシート抵抗が急激に上昇する、いわゆる細線効果が確認されている（非特許文献１参照）。
【特許文献１】
特開２０００−１８３３３７公報
【非特許文献１】
ロジックＬＳＩ技術の革新  （株）サイエンスフォーラム発行
【０００５】
【発明が解決しようとする課題】
上述した細線効果は、図１４に示すトレンチゲート型半導体装置においても、トレンチゲートの微細化が進むと問題になり、シリサイドプロセスの有効性が減殺される。トレンチゲート幅を１μｍ以上確保すれば、細線効果は防止される。しかし、トレンチゲートは、ベース層に対向する側面のみが有効であり、トレンチ幅を大きくすることは、無用なゲート容量とゲート面積の増大をもたらす。これは、スイッチング性能の低下につながり、またチップ内の相対的なソース面積の減少によるオン抵抗の上昇をもたらす。
従ってトレンチゲート型半導体装置では、シリサイドプロセスの有効性を減殺することなく、トレンチゲートの微細化を行うことが望まれる。
【０００６】
この発明は、トレンチゲートの微細化による高性能化を図ったトレンチゲート型半導体装置とその製造方法を提供することを目的としている。
【０００７】
【課題を解決するための手段】
この発明に係るトレンチゲート型半導体装置は、第１及び第２の主面を有する第１半導体層と、前記第１半導体層の第１の主面上に形成された第１導電型の第２半導体層と、前記第２半導体層上に形成された第２導電型の第３半導体層と、前記第３半導体層の表面に形成された第１導電型の第４半導体層と、前記第４半導体層の表面から前記第２半導体層に達する深さで幅が１μｍ以下に形成されたトレンチにゲート絶縁膜を介して埋め込まれて上端部が前記トレンチ幅よりも広い幅をもってトレンチ上端開口より上方に突出する多結晶シリコン層及び、この多結晶シリコン層の前記上端部の上面及び側面に形成された金属シリサイド膜を有するゲート電極と、前記第４半導体層及び第３半導体層にコンタクトする第１の主電極と、前記第１半導体層の第２の主面に形成された第２の主電極とを有する。
【０００８】
本発明に係るトレンチゲート型半導体装置の製造方法は、第１及び第２の主面を有する第１半導体層の第１の主面上に第１導電型の第２半導体層を形成する工程と、前記第２半導体層の表面に不純物をドープして第２導電型の第３半導体層を形成する工程と、前記第３半導体層の表面に不純物をドープして第１導電型の第４半導体層を形成する工程と、前記第４半導体層の表面から前記第３半導体層を貫通して前記第２半導体層に達する深さで幅が１μｍ以下のトレンチを形成する工程と、前記トレンチの内面にゲート絶縁膜を形成した後、前記第４半導体層上に、前記トレンチを完全に埋め込むように多結晶シリコン層を堆積する工程と、前記多結晶シリコン層をエッチングして、主要部が前記トレンチに埋め込まれ、上端部が前記トレンチの幅より広い幅をもってトレンチ上端開口より上方に突出するゲート電極を形成する工程と、前記ゲート電極の前記上端部の上面及び側面に金属シリサイド膜を形成する工程と、前記第４半導体層及び第３半導体層にコンタクトする第１の主電極、及び前記第１半導体層の第２の主面にコンタクトする第２の主電極をそれぞれ形成する工程とを有する。
【０００９】
この発明によると、トレンチに埋め込まれるゲート電極は、トレンチ幅より広い幅を持つ上端部をトレンチ開口上方に突出させて形成され、その上端部の上面と側面に金属シリサイド膜が形成される。従って、トレンチゲートを細線化した場合にもトレンチゲートのシート抵抗の上昇がなく、高性能のトレンチゲート型半導体装置が得られる。
【００１０】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１Ａ及び図１Ｂは、一実施の形態によるパワーＭＯＳトランジスタ１００の平面図とその一部Ｐの拡大平面図である。図２は、図１ＢのＩ−Ｉ’断面図を示している。ここでは、第１，第２導電型がそれぞれｎ型，ｐ型の例として、ｐ型ベース層を持つｎチャネルＭＯＳトランジスタを示している。ｎ+型シリコン基板１は、低抵抗ドレイン層である。この基板１上に、高抵抗ドレイン層となるｎ-型層２と、ベース層となるｐ型層３が形成されている。ｐ型ベース層３の表面部に、ｎ+型ソース層４が拡散形成されている。
【００１１】
ソース層４からｐ型ベース層３を貫通して、ｎ−型ドレイン層２に達する深さのトレンチ５が形成され、このトレンチ５にゲート絶縁膜６を介してゲート電極７が埋め込み形成されている。ゲート電極７は、トレンチ５に埋め込まれた、リン又は砒素を高濃度にドープした多結晶シリコン層７１と、この多結晶シリコン層７１の表面に形成された金属シリサイド膜７３とから構成される。多結晶シリコン層７１の上端部７２は、トレンチ５の幅Ｄ１より広い幅Ｄ３をもってソース層４より上方に突出している。この上端部７２に金属シリサイド膜７３が形成されている。金属シリサイド膜７３は、この実施の形態の場合、ＴｉＳｉ２であるが、他のシリサイドも用い得る。
【００１２】
図１Ｂに示すように、ゲート電極７は、一定ピッチＤ２で配列される複数本のストライプ部７ａと、これらのストライプ部７ａを連結する連結部７ｂを有する。図１Ｂでは、ストライプ部７ａと連結部７ｂによってメッシュを構成しており、このメッシュにより閉じられた複数の分割領域がそれぞれユニットセルを構成しているが、ストライプ部７ａの一端は、他とは連結されない開放端であってもよい。この場合も、隣接するストライプ部７ａにより挟まれた領域がユニットセルとなる。即ちこのＭＯＳトランジスタ１００は、低抵抗ドレインである基板１を共有して、トレンチ５により区画された複数ユニットセルにより構成されている。
【００１３】
具体的にこの実施の形態では、トレンチゲート形成に０．３５μｍルールが用いられ、トレンチ５の幅Ｄ１は１μｍ以下となる。トレンチ５の配列ピッチＤ２は、数μｍである。一方、埋め込み多結晶シリコン層７１は、その上端部７２がソース層４より上方に１μｍ以上の幅Ｄ３をもって突出しており、この上端部７２の上面及び側面に金属シリサイド膜７３が形成されている。従って、金属シリサイド膜７３がＴｉＳｉ２であっても、細線効果によるシート抵抗の上昇はなく、低抵抗のゲート電極が得られる。
【００１４】
ゲート電極７は、層間絶縁膜８により覆われ、この層間絶縁膜８上にソース電極１１が形成されている。また基板１の裏面にドレイン電極１２が形成されている。ソース電極１１は、層間絶縁膜８の各ゲート電極７の間隙部に開けられた開口を介してソース層４にコンタクトする。ソース電極１１は、ソース層４と同時にｐ型ベース層３にもコンタクトさせている。具体的に説明すれば、ゲート電極７に挟まれた各ユニットセル領域には、ソース層４からｐ型ベース層３に達する溝９が形成され、この溝９にｐ+型層１０が形成されている。ソース電極１１は、この溝９に埋め込まれることによって、ソース層４とｐ型ベース層３にコンタクトする。
【００１５】
この様に、ソース電極１１を、ソース層４の上面と側面にコンタクトさせることによって、低抵抗コンタクトが得られる。これは、低いオン電圧を得る上で好ましい構造である。また、ソース電極１１をｐ型ベース層３にもコンタクトさせることによって、ターンオフ時、ｐ型ベース層３の電荷はソース電極１１に速やかに排出される。これにより、高速のスイッチングが可能になり、またオフ時のｐ型ベース層３の電位安定化が図られている。
【００１６】
この実施の形態のＭＯＳトランジスタ１００の製造工程を、図２の断面を用いて、図３〜図１２を参照して説明する。ｎ+型シリコン基板１の主面に、図３に示すように、ｎ-型層２をエピタキシャル成長させる。このｎ-型層２の表面にボロン等のｐ型不純物をイオン注入して熱拡散させて、ｐ型ベース層３を形成する。更に、図４に示すように、ｐ型ベース層３の表面に砒素等のｎ型不純物を高濃度にイオン注入して熱拡散させ、ｎ+型ソース層４を形成する。
【００１７】
次に、図５に示すように、ソース層４の表面にシリコン酸化膜１０１を形成し、この上にリソグラフィにより、トレンチ形成のためのレジストマスク１０２をパターン形成する。このレジストマスク１０２を用いて、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法によりシリコン酸化膜１０１をエッチングする。そして、パターン形成されたシリコン酸化膜１０１をマスクとして、ＲＩＥ法によりシリコンエッチングを行って、図６に示すように、ソース層４からｎ-型層２に達する深さのトレンチ５を形成する。
【００１８】
具体的にトレンチ５は、図１Ｂに示すゲート電極７の複数本のストライプ部７ａとこれらを連結する連結部７ｂに対応するパターンをもって形成する。このとき、図６に示すように、ストライプ部７ａの配列方向（短手方向）のトレンチ幅Ｄ１は１μｍ以下、ピッチＤ２は数μｍとする。
【００１９】
続いて、熱酸化を行って、図７に示すようにトレンチ５の底面から側面及び上面にゲート絶縁膜６を形成する。その後、ソース層４上に、トレンチ５を完全に埋め込み且つ表面が実質的に平坦になるように、多結晶シリコン層７１を所定の厚み堆積する。多結晶シリコン層７１は、リン又は砒素等の不純物が高濃度にドープされたものとする。この多結晶シリコン層７１の上には好ましくは、アンドープの多結晶シリコン層７５を薄く堆積する。このアンドープ多結晶シリコン層７５は、この後のシリサイド工程で低抵抗のシリサイドを形成するために用いられるものである。
【００２０】
次に、多結晶シリコン層７１，７５を、トレンチ幅Ｄ１より大きい幅Ｄ３のマスク部を持つエッチングマスクを用いてエッチングする。これにより、多結晶シリコン層７１，７５は、図８に示すように、１μｍより小さい幅Ｄ１のトレンチ５に埋め込まれた主要部分と、１μｍより大きい幅Ｄ３をもってトレンチ上端開口より突出する上端部７２とを有するゲート電極７としてパターン形成される。
【００２１】
この後、図９に示すように、Ｔｉ／ＴｉＮ膜１０３をスパッタ法により堆積する。そして、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）により熱処理することによって、Ｔｉ／ＴｉＮ膜１０３のなかのＴｉ膜と多結晶シリコンを反応させることにより、図１０に示すように、ゲート電極７の上端部７２の上面及び側面にＴｉシリサイド膜７３を形成する。このとき、Ｔｉと多結晶シリコンの反応は、アンドープ多結晶シリコン層７５が完全にシリサイド化される熱処理条件下で行う。
【００２２】
不純物を高濃度に含む多結晶シリコンをシリサイド化した場合には、不純物に起因して、シリサイドの低抵抗化が阻害される。これに対してこの実施の形態のように、不純物ドープの多結晶シリコン層７１の表面にアンドープ多結晶シリコン層７５を形成しておき、このアンドープ多結晶シリコン層７５を完全にシリサイド化することによって、シリサイド膜７３のより低抵抗化が図られる。シリサイド膜７３の形成後、未反応のＴｉ／ＴｉＮ膜１０３はエッチング除去する。これにより、ゲート電極７が完成する。
【００２３】
次に、図１１に示すように、ゲート電極７を覆う層間絶縁膜８をＣＶＤ法により堆積する。続いて層間絶縁膜８には、ゲート電極７により挟まれたソース領域にコンタクト開口１０４を形成する。このコンタクト開口１０４には更に、図１２に示すように、ソース層４を貫通してｐ型ベース層３に達する溝９を形成し、この溝９の底部に露出したｐ型ベース３にｐ＋型層１０を拡散形成する。
【００２４】
最後に、図２に示すように、表裏面にそれぞれソース電極１１とドレイン電極１２を形成して、ＭＯＳトランジスタ１００が完成する。ソース電極１１は、ゲート電極７の開口を介して、各ユニットセルのソース層４とｐ型ベース層３にコンタクトする。
【００２５】
以上のようにこの実施の形態によると、１μｍ以下の幅で形成されるトレンチに埋め込まれる多結晶シリコンゲート電極が、トレンチ開口上部に突出する上端部を有し且つ、この上端部の幅をトレンチ幅より大きく、１μｍ以上としている。従って、この多結晶シリコンゲート電極の表面をシリサイド化した場合、特にシリサイド膜がＴｉＳｉ2膜である場合に、細線効果が防止され、低抵抗のトレンチゲートが得られる。これにより、高速スイッチングが可能なパワーＭＯＳトランジスタが得られる。
【００２６】
上記実施の形態では、ｎチャネルＭＯＳトランジスタを示したが、各部の導電型を逆にしたｐチャネルＭＯＳトランジスタにも同様にこの発明を適用することができる。また、上記実施の形態のｎ+型シリコン基板１をｐ+型シリコン基板とすれば、その他の部分を同じ構造として、ＩＧＢＴとなる。図１３は、その様なＩＧＢＴ２００の構造を、図２に対応させて示している。ｐ+型シリコン基板１ａがコレクタ層となり、ｎ-型層２、ｐ型層３をそれぞれ、第１ベース、第２ベースとし、ｎ+型層５をエミッタ層として、ｐｎｐｎ構造が形成される。エミッタ電極１１は、ｎ+型エミッタ層４とｐ型ベース層３に同時にコンタクトさせることにより、ラッチアップが防止される。上記実施の形態のＭＯＳトランジスタと同様のトレンチゲートを形成することにより、低いオン電圧が得られる。またトレンチゲートの細線効果が防止されて、高速スイッチングが可能になる。
【００２７】
【発明の効果】
以上述べたようにこの発明によれば、トレンチゲートの細線化による高性能化を図ったトレンチゲート型半導体装置が得られる。
【図面の簡単な説明】
【図１Ａ】この発明の一実施の形態によるＭＯＳトランジスタの平面図である。
【図１Ｂ】図１Ａの一部Ｐを拡大した平面図である。
【図２】図１ＢのＩ−Ｉ’断面図である。
【図３】同ＭＯＳトランジスタのｐ型ベース層形成までの工程を示す断面図である。
【図４】同ＭＯＳトランジスタのｎ+型ソース層形成の工程を示す断面図である。
【図５】同ＭＯＳトランジスタのトレンチ形成のための酸化膜マスク形成工程を示す断面図である。
【図６】同ＭＯＳトランジスタのトレンチ形成工程を示す断面図である。
【図７】同ＭＯＳトランジスタのゲート多結晶シリコン堆積の工程を示す断面図である。
【図８】同ＭＯＳトランジスタの多結晶シリコンパターニング工程を示す断面図である。
【図９】同ＭＯＳトランジスタの多結晶シリコンゲートのサリサイド工程のための金属膜堆積工程を示す断面図である。
【図１０】同ＭＯＳトランジスタの多結晶シリコンゲートのシリサイド膜形成工程を示す断面図である。
【図１１】同ＭＯＳトランジスタの層間絶縁膜形成工程を示す断面図である。
【図１２】  同ＭＯＳトランジスタの溝形成工程を示す断面図である。
【図１３】この発明の他の実施の形態によるＩＧＢＴの断面図である。
【図１４】従来のＭＯＳトランジスタを示す断面図である。
【符号の説明】
１…ｎ＋型シリコン基板（低抵抗ドレイン層）、２…ｎ−型層（高抵抗ドレイン層，ｎ型ベース層）、３…ｐ型層（ｐ型ベース層）、４…ｎ＋型ソース層（エミッタ層）、５…トレンチ、６…ゲート絶縁膜、７…ゲート電極、７１…多結晶シリコン、７２…上端部（突出部）、７３…Ｔｉシリサイド膜、８…層間絶縁膜、９…溝、１０…ｐ＋型層、１１…ソース電極、１２…ドレイン電極、１ａ…ｐ＋型シリコン基板（コレクタ層）、１００…ＭＯＳトランジスタ、２００…ＩＧＢＴ。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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