(57)【特許請求の範囲】
【請求項１】
半導体基板上にキャパシタコンタクトホールを有する層間絶縁膜を形成する段階と、
前記コンタクトホールを含む前記層間絶縁膜の上に金属層と平坦化用絶縁膜を形成し、キャパシタ形成領域にのみ残るように前記金属層と平坦化用絶縁膜を選択的に除去する段階と、
前記平坦化用絶縁膜の側面に前記金属層と接続される非晶質シリコン層の側壁を形成する段階と、
前記非晶質シリコン側壁の側面にポリシリコンの側壁を形成する段階と、
前記平坦化用絶縁膜を除去する段階と、
前記非晶質シリコン側壁の内側表面にＨＳＧ−Ｓｉを形成する段階と
を備えることを特徴とするキャパシタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭのキャパシタに関し、特にノード間のブリッジ（Bridge)現象が抑えられるキャパシタの下部電極の構造及び製造方法に関する。
【０００２】
【従来の技術】
一般に、メガ級の半導体メモリ素子からギガ級の半導体メモリ素子への発展に伴い半導体メモリ素子を高集積化するに際して、セル内の限られた領域でキャパシタの有効面積を増大させるために次のような方法を用いている。
【０００３】
１．  トレンチ型やシリンダ型等のように貯蔵電極を３次元化してキャパシタの有効面積を増加させる方法。
２．  キャパシタの下部電極として使われる貯蔵電極の表面を平坦構造（Smooth Morphology)とするのではなく凹凸表面構造を有するようにして、キャパシタの有効面積を増加させる、いわばＨＳＧ−Ｓｉ(Hemispherical Grain-Silicon)を利用した下部電極の形成方法。
【０００４】
３．  メモリ素子を更に集積化するに際して、下部電極の３次元化とＨＳＧ−Ｓｉとを結合した技術を用いて極めて制限されたセル領域内でキャパシタの有効面積を増加させる方法。
【０００５】
以下、第３の方法を用いた従来のキャパシタ製造方法を、添付の図面を参照して説明する。
図１ａ、図１ｂ、図２ａ、図２ｂは従来のシリンダ形の構造にＨＳＧ−Ｓｉを結合したキャパシタの下部電極を示す断面図である。
【０００６】
図１ａに示すように、不純物領域２の形成された半導体基板１上に層間絶縁膜３を蒸着により形成し、不純物領域２の上側の層間絶縁膜３の一部を選択的に除去してキャパシタ貯蔵電極のコンタクトホールを形成する。そして、基板の全面に非晶質シリコン層４を蒸着により形成する。この時、非晶質シリコン層４は、リン（P)の約２.０Ｅ２０ atoms/cm2程度ドーピングされた非晶質シリコンを利用する。
【０００７】
図１ｂに示すように、基板の全面に酸化膜５を蒸着により形成し、写真食刻工程でコンタクトホールの周辺部分にのみ残るように酸化膜５の一部を選択的に除去し、パターニングされた酸化膜５をマスクとして利用して非晶質シリコン層４の一部を選択的に除去する。そして、基板の全面に再び非晶質シリコン層を蒸着により形成し、異方性食刻して、酸化膜５の側面に側壁非晶質シリコン層６を形成する。この時、側壁非晶質シリコン層６と非晶質シリコン層４とは電気的に接続される。
【０００８】
図２ａに示すように、酸化膜５を全て除去してシリンダ構造のキャパシタの下部電極７を形成する。
次に、図２ｂに示すように、ＨＳＧ−Ｓｉの形成装置で約５７０〜６２０℃でシーディングガス（Seeding Gas)(Si2H6  又は SiH4）を使って下部電極７の表面にシリコンシード（Silicon Seed)を形成した後、アニーリング過程を経て凹凸な表面構造を有するＨＳＧーＳｉ１８を形成する。これによって、その表面に茸状のＨＳＧ−Ｓｉが形成されたシリンダ状のキャパシタの下部電極が形成される。その後、図示はしないが、下部電極７上に誘電体膜と上部電極を順次形成してキャパシタを完成する。
【０００９】
【発明が解決しようとする課題】
以上説明したような従来のＤＲＡＭのキャパシタの製造方法及び構造においては次のような問題点があった。
【００１０】
半導体メモリ素子の高集積化により、メモリキャパシタの貯蔵電極（下部電極及び上部電極）間の空間が約０.２μm 以下と小さくなり、シリンダ構造のように３次元的構造にＨＳＧ−Ｓｉが形成された場合、付着力の弱い部分でＨＳＧ−Ｓｉが離脱し、この離脱したＨＳＧ−Ｓｉが以後工程の洗浄工程でも除去されず、キャパシタの貯蔵電極の間に挟まるので、ノード間を電気的にショートさせるブリッジ現象を招く。その最も大きな原因は、下部電極の頂点部（シリンダ状の下部電極のほぼ先端部）に形成されたＨＳＧ−Ｓｉが離脱して、隣接のセルキャパシタを連結するからである。
【００１１】
つまり、下部電極の頂点部は、相対的に非晶質シリコンの厚さが非常に小さいため、ＨＳＧ−Ｓｉの形成に必要な非晶質シリコンの量が足りない。このため、頂点部では茸状のＨＳＧ−Ｓｉのネック部分が弱く連結されているので、以後の洗浄工程や高温工程により相対的に弱く連結されているノードの頂点部のＨＳＧ−Ｓｉが離脱されたり垂下して、隣接のノード間にブリッジ現象を招いた。そして、下部電極の外面にあるＨＳＧ−Ｓｉも以後の洗浄工程や高温工程によって離脱あるいは垂下して、隣接のノード間にブリッジ現象を招いた。
【００１２】
本発明は、このような問題点を解決するために成されたものであり、その目的はノード間のブリッジ現象を抑えることが可能なキャパシタの構造及び製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
上記の目的を達成するため請求項１に記載のキャパシタの製造方法は、半導体基板上にキャパシタコンタクトホールを有する層間絶縁膜を形成する段階と、前記コンタクトホールを含む前記層間絶縁膜の上に導電層と平坦化用絶縁膜を形成し、キャパシタ形成領域にのみ残るように前記導電層と平坦化用絶縁膜を選択的に除去する段階と、前記平坦化用絶縁膜の側面に前記導電層と接続される非晶質シリコン層の側壁を形成する段階と、前記非晶質シリコン側壁の側面にポリシリコンの側壁を形成する段階と、前記平坦化用絶縁膜を除去する段階と、前記非晶質シリコン側壁の内側表面にＨＳＧ−Ｓｉを形成する段階とを備えることを要旨とする。
【００２１】
【発明の実施の形態】
以下、本発明の第１実施形態のキャパシタの構造及び製造方法を添付図面を参照してより詳しく説明する。
【００２２】
図３ａ、図３ｂ、図３ｃ、図４ａ、図４ｂ及び図４ｃは本発明の第１実施形態のキャパシタの下部電極の形成工程断面図である。
図３ａに示すように、不純物領域１２の形成された半導体基板１１上に酸化膜等の第１層間絶縁膜１３を蒸着により形成し、不純物領域１２の上側の第１層間絶縁膜１３の一部を選択的に除去してキャパシタ貯蔵電極のコンタクトホールを形成する。そして、基板の全面にポリシリコン又は金属層を蒸着により形成し、第１層間絶縁膜１３の表面を露出させるようにしてポリシリコン又は金属層をエッチバックして、コンタクトホール内にプラグ１４を形成する。
【００２３】
図３ｂに示すように、基板の全面に窒化膜１９と第２層間絶縁膜（酸化膜）１５を形成し、その窒化膜１９と第２層間絶縁膜１５にキャパシタ形成領域を定義し、キャパシタ形成領域の窒化膜１９及び第２層間絶縁膜１５を選択的に除去する。ここで、窒化膜１９及び第２層間絶縁膜１５の厚さは、キャパシタの容量に関連するので、充分な厚さに形成する。
【００２４】
図３ｃに示すように、基板の全面に５６０℃以上の温度でポリシリコン層２０を蒸着により薄く形成した後、連続的に５３０℃以下の温度で非晶質シリコン層１６を蒸着により薄く形成する。そして、非晶質シリコン層１６上にＳＯＧ(Silicon on Glass)などの平坦化用絶縁膜１７を蒸着により形成する。この時、非晶質シリコン層１６は、リン（P)が約２.０Ｅ２０ atoms/cm2以下にドーピングされた非晶質シリコンを用いる。
【００２５】
図４ａに示すように、第２層間絶縁膜１５の表面が露出するまで平坦化用絶縁１７及び非晶質シリコン層１６及びポリシリコン層２０をエッチバックする。
続いて、図４ｂに示すように、平坦化用絶縁膜１７及び第２層間絶縁膜１５を湿式食刻方法を利用して全て除去してキャパシタの下部電極を形成する。
【００２６】
図４ｃに示すように、ＨＳＧ−Ｓｉの形成装置で約５７０〜６２０℃でシーディングガス（Si2H6又はSiH4)を使って下部電極中の非晶質シリコン層１６の表面にシリコンシードを形成した後、アニーリング過程を経て凹凸な表面構造を有するＨＳＧ−Ｓｉ１８を形成する。この時、下部電極の外面のポリシリコン層２０にはＨＳＧ−Ｓｉ１８が形成されず、そのポリシリコン層２０以外の部分にのみで形成される。そして、図示はしないが、下部電極上に誘電体膜と上部電極を順次形成してキャパシタを完成する。
【００２７】
上記したように第１実施形態では、下部電極の外壁にはＨＳＧ−Ｓｉが形成されないので、その外壁からＨＳＧ−Ｓｉが離脱することがなく、隣接のノード間にブリッジが引き起こされるのを回避することができる。従って、ＤＲＡＭセルの収率を向上させることができる。。
【００２８】
次に、本発明の第２実施形態のキャパシタの製造方法について説明する。
図５ａ、図５ｂ、図５ｃ、図６ａ、図６ｂ、図６ｃは、本発明の第２実施形態のキャパシタ下部電極の形成工程断面図である。
【００２９】
図５ａに示すように、不純物領域１２の形成された半導体基板１１上に第１層間絶縁膜１３を蒸着により形成し、不純物領域１２の上側の第１層間絶縁膜１３の一部を選択的に除去してキャパシタ貯蔵電極のコンタクトホールを形成する。そして、基板の全面にポリシリコン又は金属層を蒸着により形成し、第１層間絶縁膜１３の表面を露出させるようにポリシリコン又は金属層をエッチバックして、コンタクトホール内にプラグ１４を形成する。
【００３０】
図５ｂに示すように、基板の全面に窒化膜１９と第２層間絶縁膜（酸化膜）１５を形成し、窒化膜１９と第２層間絶縁膜（酸化膜）１５にキャパシタ形成領域を定義し、そのキャパシタ形成領域の窒化膜１９及び第２層間絶縁膜１５を選択的に除去する。ここで、窒化膜１９及び第２層間絶縁膜１５の厚さはキャパシタの容量に関連するので、充分な厚さに形成する。
【００３１】
図５ｃに示すように、基板の全面にリン(Ｐ）が２.０Ｅ２０ atoms/cm2上で高濃度ドーピングされた非晶質シリコン層２１を蒸着により薄く形成した後、連続的にリン(Ｐ）が２.０Ｅ２０ atoms/cm2下で低濃度ドーピングされた非晶質シリコン層２２を蒸着により薄く形成する。そして、低濃度ドーピングの非晶質シリコン層２２上にＳＯＧ(Silicon on Glass)などの平坦化用絶縁膜１７を蒸着により形成する。
【００３２】
図６ａに示すように、第２層間絶縁膜１５の表面が露出されるまで、平坦化用絶縁膜１７、低濃度ドーピングの非晶質シリコン層２２、高濃度ドーピングの非晶質シリコン層２１をエッチバックにより除去する。
【００３３】
図６ｂに示すように、平坦化用絶縁膜１７及び第２層間絶縁膜１５を湿式食刻方法を利用して全て除去してキャパシタの下部電極を形成する。
図６ｃに示すように、ＨＳＧ−Ｓｉの形成装置で約５７０〜６２０℃でシーディングガスを使用して下部電極の表面にシリコンシードを形成した後、アニーリング過程を経て下部電極内壁に凹凸な表面構造を有するＨＳＧ−Ｓｉ１８を形成する。この時、下部電極内壁を形成する低濃度ドーピングの非晶質シリコン層２２の表面にはＨＳＧ−Ｓｉ１８が良好に形成され、下部電極外壁を形成する高濃度ドーピングの非晶質シリコン層２１の表面には、内壁に比べてＨＳＧ−Ｓｉ１８が良好に形成されない。従って、下部電極内壁の低濃度ドーピングの非晶質シリコン層２２の表面では、ＨＳＧ−Ｓｉ１８の形成量が多く、下部電極外壁の高濃度ドーピングの非晶質シリコン層２１の表面には、ＨＳＧ−Ｓｉ１８が内壁に比べて少なく形成される。外壁に形成されたＨＳＧ−Ｓｉ１８は相対的に離脱しにくいので、ブリッジの現象が防止できる。そして、図示はしてないが、下部電極上に誘電体膜と上部電極を順次形成してキャパシタを完成する。
【００３４】
上記したように第２実施形態によれば、下部電極の外壁には内壁よりも少量のＨＳＧ−Ｓｉが形成されるので、その外壁から離脱するＨＳＧ−Ｓｉが少なくなり、隣接のノード間にブリッジが引き起こされるのを回避することができる。従って、ＤＲＡＭセルの収率を向上させることができる。
【００３５】
次に、本発明の第３実施形態のキャパシタ下部電極の製造方法について説明する。
図７ａ、図７ｂ、図８ａ、図８ｂは本発明の第３実施形態のキャパシタ下部電極の形成工程断面図である。
【００３６】
図７ａに示すように、不純物領域１２の形成された半導体基板１１上に第１層間絶縁膜１３を蒸着により形成し、不純物領域１２の上側の第１層間絶縁膜１３の一部を選択的に除去してキャパシタ貯蔵電極のコンタクトホールを形成する。そして、基板の全面にポリシリコン又は金属層２４を蒸着により形成し、そのポリシリコン又は金属層２４上にＰＳＧなどのキャップ層２５を蒸着により形成した後、写真石版術でキャパシタ形成領域を定義して、キャパシタ形成領域にのみ残るようにキャップ層２５及びポリシリコン又は金属層２４を選択的に除去する。
【００３７】
図７ｂに示すように、第１層間絶縁膜１３及びキャップ層２５を含む基板の全面に非晶質シリコンを蒸着により形成し、その非非晶質シリコンを異方性食刻してキャップ層２４の側面に非晶質シリコン側壁２６を形成する。この時、非晶質シリコン側壁２６は、リン（Ｐ）が２.０Ｅ２０ atoms/cm2下で低濃度ドーピングされた非晶質シリコンを用いる。
【００３８】
図８ａに示すように、基板の全面にポリシリコン層を蒸着により形成し、そのポリシリコン層を異方性食刻して非晶質シリコン側壁２６の側面にポリシリコン側壁２７を形成して、ポリシリコン又は金属層２４、非晶質シリコン側壁２６及びポリシリコン側壁２７から構成されるキャパシタの下部電極を形成する。ここで、ポリシリコンの代わりに、リン(Ｐ）が２.０Ｅ２０ atoms/cm2上にドーピングされた高濃度の非晶質シリコンを利用してもよい。
【００３９】
図８ｂに示すように、キャップ２５を全て除去し、ＨＳＧ−Ｓｉの形成装置で約５７０〜６２０℃でシーディングガスを使用して、下部電極の表面にシリコンシードを形成した後、アニーリング過程を経て凹凸表面構造を有するＨＳＧ−Ｓｉ１８を形成する。この時、下部電極内壁の低濃度ドーピングの非晶質シリコン側壁２６にはＨＳＧ−Ｓｉ１８が良好に形成され、下部電極外壁のポリシリコン２７にはＨＳＧ−Ｓｉ１８が形成されない。そして、図示はしないが、下部電極上に誘電体膜、上部電極を順次形成してキャパシタを完成する。
【００４０】
上記したように第３実施形態によれば、下部電極の外壁にはＨＳＧ−Ｓｉが形成されないので、その外壁からＨＳＧ−Ｓｉが離脱することがなく、隣接のノード間にブリッジが引き起こされるのを回避することができる。従って、ＤＲＡＭセルの収率を向上させることができる。
【００４１】
このように製造される本発明のキャパシタの構造は次のようである。
図９は、本発明の第１実施形態のキャパシタの下部電極の構造断面図であり、図１０は、本発明の第２実施形態のキャパシタの下部電極の構造断面図である。
【００４２】
本発明の第１実施形態のキャパシタの下部電極の構造は、図９に示すように、不純物領域１２の形成された半導体基板１１の上に、不純物領域１２に対応するコンタクトホールを有する層間絶縁膜１３が形成され、コンタクトホール内にはプラグ１４が形成される。プラグ１４に電気的に接続されるようにプラグ１４を含む層間絶縁膜１３上に第１下部電極２３ａが形成され、第１下部電極２３ａの両側に第１下部電極２３ａに電気的に接続され、第１下部電極２３ａよりも高い第２下部電極２３ｂ、２３ｃが形成される。そして、第１下部電極２３ａの上面及び第２下部電極２３ｂ、２３ｃの内壁にＨＳＧ−Ｓｉ１８が形成される。
【００４３】
本発明の第２実施形態のキャパシタの製造方法によるキャパシタの下部電極の構造は、図１０に示すように、不純物領域１２の形成された半導体基板１１の上に、不純物領域１２に対応するコンタクトホールを有する層間絶縁膜１３が形成され、コンタクトホール内にはプラグ１４が形成される。プラグ１４に電気的に接続されるように、プラグ１４を含む層間絶縁膜１３上に第１下部電極２３ａが形成され、第１下部電極２３ａの両側に第１下部電極２３ａに電気的に接続され、第１下部電極２３ａよりも高い第２下部電極２３ｂ、２３ｃが形成される。そして、第１下部電極２３ａの上面及び第２下部電極２３ｂ，２３ｃの内壁に第１ＨＳＧ−Ｓｉ１８ａが形成され、第２下部電極２３ｂ、２３ｃの外壁には第１ＨＳＧ−Ｓｉ１８ａよりも少量の第２ＨＳＧ−Ｓｉ１８ｂが形成される。
【００４４】
本発明の第３実施形態によるキャパシタの下部電極の構造は、本発明の第１実施形態によるキャパシタの下部電極の構造と同様である。ここで、図７ａ、図７ｂ、図８ａ、図８ｂには図示してないが、図４ｃ及び図５ｃに示すように、第１下部電極２３ａはポリシリコン層/非晶質シリコン層の積層構造であるか、高濃度ドーピングの非晶質シリコン層/低濃度ドーピングの非晶質シリコン層の積層構造である。そして、第２下部電極２３ｂ、２３ｃは、内壁が非晶質シリコン層で外壁がポリシリコン層であるか、内壁が低濃度ドーピングの非晶質シリコン層で外壁が高濃度ドーピングの非晶質シリコン層である。
【００４５】
【発明の効果】
上述した本発明のキャパシタの製造方法においては次のような効果がある。
【００４６】
シリンダー構造の下部電極において、外壁にはＨＳＧ−Ｓｉが形成されないか、或いは内壁に形成されるＨＳＧ−Ｓｉよりも少量のＨＳＧ−Ｓｉが形成されるので、ＨＳＧ−Ｓｉの離脱によりノードの間にブリッジが形成されるのを防止することができる。従って、ＤＲＡＭセルの収率を向上させることができる。
【図面の簡単な説明】
【図１】  ａ、ｂは従来のキャパシタの下部電極の工程断面図。
【図２】  ｃ、ｄは従来のキャパシタの下部電極の工程断面図。
【図３】  ａ、ｂ、ｃは本発明の第１実施形態のキャパシタの下部電極の工程断面図。
【図４】  ａ、ｂ、ｃは本発明の第１実施形態のキャパシタの下部電極の工程断面図。
【図５】  ａ、ｂ、ｃは本発明の第２実施形態のキャパシタの下部電極の工程断面図。
【図６】  ａ、ｂ、ｃは本発明の第２実施形態のキャパシタの下部電極の工程断面図。
【図７】  ａ、ｂは本発明の第３実施形態のキャパシタの下部電極の工程断面図。
【図８】  ａ、ｂは本発明の第３実施形態のキャパシタの下部電極の工程断面図。
【図９】  本発明の第１実施形態のキャパシタの下部電極の構造断面図。
【図１０】  本発明の第２実施形態のキャパシタの下部電極の構造断面図。
【符号の説明】
１１：半導体基板
１２：不純物領域
１３、１５：層間絶縁膜
１４：プラグ
１６：非晶質シリコン層
１７：平坦化用絶縁膜
１８：ＨＳＧ−Ｓｉ
１９：窒化膜
２０：ポリシリコン層
２１：高濃度ドーピングの非晶質シリコン層
２２：低濃度ドーピングの非晶質シリコン層
２４：ポリシリコン又は金属
２５：絶縁膜
２６：非晶質シリコン側壁
２７：ポリシリコン側壁
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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