(57)【特許請求の範囲】
【請求項１】
制御ゲートとドレインとソースを有し、かつ電気的に情報の書き込みおよび消去が可能な浮遊ゲート電界効果トランジスタがメモリセルアレイを形成するように行列状に配置され、各行中のメモリセルの制御ゲートに接続された複数のワード線と、各列中のメモリセルのドレインに接続された複数のビット線を有し、上記メモリセルアレイは複数行複数列のメモリセルをそれぞれ含む複数のブロックに分割され、各ブロックは行方向に関して複数のセグメントに分割され、各ブロック内で上記ビット線は主ビット線から選択トランジスタを介して複数の副ビット線に分岐され、これらの副ビット線がそれぞれ対応するセグメントに含まれたメモリセルのドレインに接続され、各ブロック内で各メモリセルのソースは共通に接続され、かつ各ブロック内のメモリセルは互いにＮＯＲ型に接続されてなる不揮発性半導体メモリ装置の消去動作を上記各ブロック単位で行う消去方法であって、
或るブロックの複数のセグメントに関して並行して、かつ或るセグメントを通る複数のワード線について１ワード線ずつ順次、そのワード線につながるメモリセルに対して、情報を消去するための消去パルス印加と、この消去パルス印加によるしきい値電圧のシフトを確認する第１のベリファイ動作と、上記消去パルス印加によって過剰消去が発生したか否かを確認する第２のベリファイ動作とを行い、さらに、過剰消去になったメモリセルが上記第２のベリファイ動作によって発見されたときそのメモリセルに対してソフトプログラム動作を行うことを特徴とする不揮発性半導体メモリ装置の消去方法。
【請求項２】
請求項１に記載の不揮発性半導体メモリ装置の消去方法において、
上記各メモリセルの消去状態におけるしきい値電圧の目標範囲は書き込み状態におけるしきい値電圧の下限値よりも低く設定されており、
上記第１のベリファイ動作によって上記ワード線につながるメモリセルのしきい値電圧が上記目標範囲の上限値よりも低いことを確認し、
上記第２のベリファイ動作によって上記ワード線につながるメモリセルのしきい値電圧が上記目標範囲の下限値よりも高いことを確認することを特徴とする不揮発性半導体メモリ装置の消去方法。
【請求項３】
請求項１に記載の不揮発性半導体メモリ装置の消去方法において、
上記第１のベリファイ動作、第２のベリファイ動作を、選択された１ワード線が通るセグメントに対応する副ビット線のための選択トランジスタをオン、残りのセグメントに対応する副ビット線のための選択トランジスタをオフして行うことを特徴とする不揮発性半導体メモリ装置の消去方法。
【請求項４】
請求項１に記載の不揮発性半導体メモリ装置の消去方法において、
上記ソフトプログラム動作を、チャネルホットエレクトロンを用いて行うことを特徴とする不揮発性半導体メモリ装置の消去方法。
【請求項５】
請求項１に記載の不揮発性半導体メモリ装置の消去方法において、
上記ソフトプログラム動作で上記メモリセルの制御ゲートに印加する電圧は、書き込み動作で上記メモリセルの制御ゲートに印加する電圧と符号が同じでその電圧よりも値が小さく、
上記ソフトプログラム動作で上記メモリセルのドレインに印加する電圧は、上記書き込み動作でメモリセルのドレインに印加する電圧と実質的に同じであることを特徴とする不揮発性半導体メモリ装置の消去方法。
【請求項６】
請求項１に記載の不揮発性半導体メモリ装置の消去方法において、
上記消去パルス印加は、或るブロックのソースに第１電圧を印加し、そのブロックを通る複数のワード線のうち選択された１ワード線に第２の電圧、非選択ワード線に第３の電圧をそれぞれ印加して、上記１ワード線につながるメモリセルの浮遊ゲートから上記ソースへ電子を引き抜くことを特徴とする不揮発性半導体メモリ装置の消去方法。
【請求項７】
請求項６に記載の不揮発性半導体メモリ装置の消去方法において、
それぞれ上記第１の電圧が正の電圧、上記第２の電圧が負の電圧、上記第３の電圧が基準電圧であることを特徴とする不揮発性半導体メモリ装置の消去方法。
【請求項８】
請求項１に記載の不揮発性半導体メモリ装置の消去方法において、
上記浮遊ゲート電界効果トランジスタからなる各メモリセルは、Ｐ型半導体基板上にＮウエル領域を介して、チャネル領域をなすＰウエルが形成されたトリプルウエル構造を有し、
上記消去パルス印加は、或るブロックのソースおよびＰウエルに第１の電圧を印加し、そのブロックを通る複数のワード線のうち選択された１ワード線に第２の電圧、非選択ワード線に第３の電圧をそれぞれ印加して、上記１ワード線につながるメモリセルの浮遊ゲートから上記チャネル領域へ電子を引き抜くことを特徴とする不揮発性半導体メモリ装置の消去方法。
【請求項９】
請求項８に記載の不揮発性半導体メモリ装置の消去方法において、
それぞれ上記第１の電圧が正の電圧、上記第２の電圧が負の電圧、上記第３の電圧が基準電圧または上記第１の電圧よりも低い正の電圧であることを特徴とする不揮発性半導体メモリ装置の消去方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体メモリ装置の消去方法に関する。典型的には、消去後のメモリセルのしきい値電圧分布を書き込み状態のメモリセルのしきい値電圧分布より低い状態とする不揮発性半導体メモリ装置の消去方法に関する。
【０００２】
【従来の技術】
最も一般的に用いられているフラッシュメモリとしては、図１１に示すようなＥＴＯＸ（Ｉｎｔｅｌの登録商標）が挙げられる。この基本的構造のメモリセルは、基板（ウエル）１１の表面に形成されたソース１２と、ドレイン１３を有している。これらのソース・ドレイン間のチャネル領域１４上に、トンネル酸化膜１５を介して浮遊ゲートＦＧが形成され、さらに層間絶縁膜１６を介して制御ゲートＣＧが形成されている。
【０００３】
このＥＴＯＸタイプのフラッシュメモリの動作原理について述べる。表１中に示すように、書き込み（プログラム）動作では、制御ゲートＣＧにＶｐｐ（例えば１０Ｖ）を印加し、ソース１２に基準電圧Ｖｓｓ（例えば０Ｖ）、ドレイン１３に６Ｖの電圧を印加する。なお、ドレイン印加電圧「６Ｖ／０Ｖ」とは、選択されたメモリセルのドレインに６Ｖを印加し、非選択メモリセルのドレインに０Ｖを印加するという意味である。これにより、図１２に示すように、チャネル領域１４では、多くの電流がながれ、ドレインサイドの電界が高い部分で、チャネルホットエレクトロン（ＣＨＥ）が発生し、浮遊ゲートＦＧに、電子が注入され、メモリセルのしきい値電圧が上昇する。図１０中に例示するように、書き込み状態のしきい値電圧分布は、平均値が５．０Ｖ、下限が４．５Ｖとなる。
【０００４】
【表１】
0003709126.tif 000002
【０００５】
また、表１中に示すように、消去（イレース）動作では、制御ゲートＣＧにＶｎｎ（例えば−９Ｖ）、ソース１２にＶｐｅ（例えば４Ｖ）を印加する。そして、図１３に示すように、ドレイン１３をオープンにして、ソースサイドで電子を引き抜き、メモリセルのしきい値を低下させる（ソースサイド消去）。図１０中に例示するように、消去状態のしきい値電圧分布は、上限が２．５Ｖ、下限が０．５Ｖとなる。この消去動作では、バンド間トンネル（ＢＴＢＴ（Ｂａｎｄ  Ｔｏ  Ｂａｎｄ  Ｔｕｎｎｅｌｉｎｇ））電流がながれ、同時にホットホールと、ホットエレクトロンが発生する。このうち、ホットエレクトロンはドレイン１３に流れてしまうが、一方、ホットホールは、トンネル酸化膜側へ引かれ、トンネル酸化膜内にトラップされる。この現象が一般的に、信頼性を悪化させると言われている。
【０００６】
また、表１中に示すように、読み出し（リードアウト）動作では、ドレイン１３に１Ｖを印加し、制御ゲートＣＧに５Ｖを印加する。メモリセルが消去状態にあり、しきい値電圧が低い場合、メモリセルに電流が流れて、“１”と判定される。一方、メモリセルが書き込み状態にあり、しきい値電圧が高い場合、メモリセルに電流がながれず、“０”と判定される。
【０００７】
このような動作方法の問題点は、上述のように、ソースサイド消去動作で発生するバンド間トンネル電流により、メモリセルの信頼性が劣化する点にある。これを解決する手段の１つとして、消去動作において、バンド間トンネル電流が発生しない「チャネル消去」を行う手法がある。このチャネル消去を行うためには、図１６に示すような、Ｐウエルの外側にｎウエルを配したトリプルウエル構造のメモリセルが用いられる。このトリプルウエル構造のメモリセルでは、Ｐ型基板２１の表面にＮウエル２２が形成され、このＮウエル２２内にＰウエル２３が形成されている。さらに、Ｐウエル２３の表面にソース２４と、ドレイン２５が形成されている。これらのソース・ドレイン間のチャネル領域２６上に、トンネル酸化膜（図示せず）を介して浮遊ゲートＦＧが形成され、さらに層間絶縁膜（図示せず）を介して制御ゲートＣＧが形成されている。
【０００８】
このトリプルウエル構造のメモリセルの場合の書き込み動作と読み出し動作は、表２中に示すように、上記基本的構造のメモリセル（図１１）の場合と同じ電圧印加条件で同様に行う。なお、チャネルホットエレクトロンによる書き込み動作を図１７に示す。この場合、図１２の電圧印加状態に対して、さらにＮウエル２２に３Ｖを、基板２１とＰウエル２３には０Ｖを印加している。
【０００９】
【表２】
0003709126.tif 000003
【００１０】
このトリプルウエル構造のメモリセルでチャネル消去を行う場合、図１８に示すように、制御ゲートＣＧ（ワード線）にＶｎｎ（例えば−９Ｖ）、ソース２４とＮウエル２２にはＶｅｓｃ（例えば＋７Ｖ）を印加する。これにより、チャネル領域２６と浮遊ゲートＦＧ間のトンネル酸化膜に強い電界が印加され、ファウラーノーデハイムトンネル現象により、浮遊ゲートＦＧからチャネル領域２６へ電子が引き抜かれて、しきい値電圧が低下する。このとき、ソース２４の電位とＰウエル２３の電位とは等しいので、ソース２４とＰウエル２３との間の境界部では、電界が集中せず、バンド間トンネル電流は発生しない。結果として、ホットホール発生しないためトラップされず、メモリセルの信頼性は向上する。
【００１１】
一方、図１４は、このようなメモリセルを用いたフラッシュメモリのアレイ構成を例示している。図から判る様に、このタイプのアレイ構成はＮＯＲ型のアレイ構成である。このようなアレイ構成において、図１０に示したようなしきい値電圧分布になった場合、以下に示す問題点がある。
【００１２】
このチャネル消去後のしきい値電圧分布は、基本的に、図１０中に示す消去状態のような分布になる。ここで、消去と書き込みを繰り返した後に、特性が変化した場合を考えてみる。例えば、図１４中の○印を付したメモリセルＭ００のしきい値電圧が例えば過剰消去されて負のしきい値電圧（例えば−０．３Ｖ）をもち、△印を付したメモリセルＭ０１が書き込み状態（例えば、しきい値電圧が４．５Ｖ）になったとする。この場合に、△印を付したメモリセルＭ０１のデータを読み出すとき、△印を付したメモリセルＭ０１は、しきい値電圧が４．５Ｖ以上と非常に高いので、電流が流れない。しかしながら、○印を付したメモリセルＭ００は、しきい値電圧が負の値なので、非選択状態、つまりワード線ＷＬ１２７が０Ｖであっても、電流が流れる。したがって、ビット線ＢＬ０に１Ｖを印加してビット線ＢＬ０を流れる電流を検出すると、結果的に、△印を付したメモリセルＭ０１のデータが“１”（しきい値電圧が低い状態）と判断され、誤読み出しが生じる。このことから判る様に、ＮＯＲ（否定論理和）型のフラッシュメモリでは、アレイ内で負のしきい値電圧を持つことが許されない。
【００１３】
この点を解決する手法として、フラッシュメモリでは、通常、図１５に示すような消去アルゴリズムが用いられている（特開平５−１８２４８１号公報）。この消去アルゴリズムでは、消去動作をブロック単位で一括して行う。具体的には、或るブロックに対する消去動作がスタートすると、最初に、そのブロック内の全てのメモリセルに対して書き込み動作を行う（消去前書き込み。Ｓ５０１）。これにより、そのブロック内のメモリセルのしきい値電圧は全て高いしきい値電圧（例えば４．５Ｖ以上）となる。続けて、そのブロック内の全てのメモリセルに対して消去パルスを印加する（Ｓ５０２）。消去パルス印加は、上記ソースサイド消去もしくは、チャネル消去のどちらかの方法で行う。この消去パルス印加は、ベリファイ動作によってしきい値電圧を検証しながら、全てのメモリセルが所定の値（例えば２．５Ｖ）以下になるまで続けられる（Ｓ５０３〜Ｓ５０６）。次に、そのブロック内に、負のしきい値電圧をもつメモリセルが存在していないことを確認する。現実的には、０．５Ｖ以下のしきい値電圧がないことを確認する（Ｓ５０７）。もしアレイ内に負のしきい値電圧をもつメモリセルが存在すれば、そのメモリセルつながるビット線上の全てのメモリセルに対して、ソフトプログラム動作（軽度の書き込み）が実行される（Ｓ５０８）。ソフトプログラム動作の電圧印加条件は、例えば図１９に示すような基本的構造のメモリセルでは、制御ゲートＣＧ（ワード線）に６Ｖ、ドレイン１３（ビット線）に６Ｖ、ソース１２（ソース線）に０Ｖを印加する。図２０に示すようなトリプルウエル構造のメモリセルでは、制御ゲートＣＧ（ワード線）に６Ｖ、ドレイン２５（ビット線）に６Ｖ、ソース２４（ソース線）に０Ｖ、Ｐウエル２３に０Ｖ、Ｎウエル２２に３Ｖを印加する。これにより、チャネルホットエレクトロンにより浮遊ゲートＦＧに電子を注入して、しきい値電圧を若干高める。ソフトプログラム動作とベリファイ動作は、そのブロックに負のしきい値電圧をもつメモリセルがなくなり、全て正のしきい値電圧（現実的には０．５Ｖ以上）となるまで繰り返される（図１５中のＳ５０９〜Ｓ５１１）。このようにして、そのブロック内に負のしきい値電圧をもつメモリセルがないようにする。
【００１４】
一方、プロセスの微細化とメモリセルの縮小化が進行し、さらに、チャネル消去が用いられることにより、消去状態のしきい値電圧分布のバラツキは大きくなると予想される。このようなバラツキが大きくなった場合、上記消去アルゴリズムにも問題点が生ずる。
【００１５】
例えば、図１４に示したようなＮＯＲ型メモリセルアレイにおいて、△印を付したメモリセルＭ０１のしきい値電圧が負のしきい値電圧（例えば、−２Ｖ）を持っていると仮定する。ただし、例えば図８に示すように、メモリセルのしきい値電圧の大半は正に分布しているものとする。例えば、図１４中に示す□印を付したメモリセルＭ００のベリファイ動作を行うため、ワード線ＷＬ０を選択し、ビット線ＢＬ０に接続されているセンス増幅回路（図示せず）によって、流れる電流をセンス増幅する。このとき、ワード線ＷＬ１は非選択であるから０Ｖが印加されているが、△印を付したメモリセルＭ０１のしきい値電圧が負であるためメモリセルＭ０１にはメモリセル電流が流れてしまう。このため、□印を付したメモリセルＭ００のしきい値電圧の値に関係なく、メモリセルＭ００は負のしきい値電圧であると検出されてしまう。この後、順次メモリセルが選択されてベリファイ動作が行われると、ビット線ＢＬ０にドレインが接続されているメモリセル全てについて、同様な判断がなされるはずである。従って、ビット線ＢＬ０にドレインが接続されているメモリセルにはソフトプログラム動作が行われる。ここで、□印を付したメモリセルＭ００のしきい値電圧が実際は２．５Ｖであったとしても、メモリセルＭ０１のしきい値電圧が負にある限り、ベリファイ動作によって誤検出されるため、ソフトプログラム動作が繰り返し行われる。この動作はメモリセルＭ０１のしきい値電圧が正になるまで続けられる（実際には０．５Ｖ以上となるまで行われる。）。
【００１６】
ここで、△印を付したメモリセルＭ０１のしきい値電圧は、非常に低く−２Ｖであるから、例えば１μｓ×５回のソフトプログラムのパルスが印加されるとすると、□印を付したメモリセルＭ００にも同じく５回のパルスが印加される。その結果、□印を付したメモリセルＭ００は、パルス印加前のしきい値電圧が２．５Ｖであるから、ソフトプログラムパルス印加により、しきい値電圧が上昇して、確実に２．５Ｖ以上となる。最悪の場合、本来しきい値電圧の低いデータ“１”と判断されるべきであるがデータ“０”（しきい値電圧が高い）と読み出される可能性がある。
【００１７】
また、例えば図９に示すように、或るブロック内に過剰消去（オーバーイレース）状態のメモリセルの割合が多く、或るビット線にドレインがつながるメモリセルの大半が負のしきい値電圧を持つ場合を想定する。そして、そのビット線にドレインがつながるメモリセルに対して、ソフトプログラム動作を行おうとすると、次のような状態が発生して書き込みができなくなる。すなわち、１つのビット線に接続されているメモリセルが、例えば、１２８ビット（１２８個）で、そのうち、６０ビット（６０個）のメモリセルが負のしきい値電圧を持っているとすると、ソフトプログラムを行うために、ビット線に印加した電圧（例えば、６Ｖ）により流れる電流は６０個のメモリセルに並列に分散する。この大きい電流のため、ビット線抵抗等でビット線電圧が降下してしまい、ソフトプログラムができなくなってしまう。
【００１８】
以上をまとめると、消去すべきブロック内のメモリセルのしきい値電圧分布がばらついた場合、次の２つの問題が発生する。
（１）そのブロック内に負のしきい値電圧を持つメモリセルが存在すると、他のメモリセルのベリファイ動作で誤検出が発生する。このため、ソフトプログラム動作が誤って行われ、または継続されることで、本来“１”のデータが書き込まれているメモリセルのしきい値電圧が上昇してしまい、データ“０”であるとの誤読み出しが発生してしまう。
（２）同じビット線に接続されるメモリセルの中で、負のしきい値電圧を持つメモリセルが多く存在すると、ビット線電圧降下によりソフトプログラムができなくなる。
【００１９】
このように、ブロック内一括消去を行う不揮発性半導体メモリにおいては、ブロック内のメモリセルのしきい値電圧分布のひろがりは大きな問題を引き起こす。先に説明したソースサイド消去でのホットホールのトンネル酸化膜中のトラップによる信頼性劣化に起因したしきい値電圧分布のひろがりは勿論、問題となる。さらに、チャネル消去を用いた場合でも、今後、さらに今後不揮発性半導体メモリの高集積化、大容量化が進むとプロセスの微細化によるメモリセルの面積の縮小化が必須となるから、メモリセルのしきい値電圧分布のひろがりが問題を引き起こす。
【００２０】
【発明が解決しようとする課題】
ところで、消去単位を小さくすることによって、このような問題を回避する手法が、特開平６−２９４９９号公報、特開平６−１１９７８９号公報にそれぞれ示されている。
【００２１】
上記特開平６−２９４９９号公報に記載の技術では、図２１に示すように、１つのワード線（例えばＷＬ０とする）につながるメモリセルごとに１本のソース（ＳＬ０が対応する）が接続されており、そのソースＳＬ０は、他のワード線ＷＬ１，…，ＷＬ１２７につながるソースＳＬ１，…，ＳＬ１２７とは分離されている。そして、この１つのワード線ＷＬ０につながるブロックＭ００，Ｍ１０，…が１つの消去単位として構成される。この方式の場合、ブロック内一括消去を行っても同一ブロックＭ００，Ｍ１０，…内には１つのビット線につながるメモリセルが１つしかないため、上記２つの問題は生じない。
【００２２】
しかしながら、この場合、消去単位が小さくなり、ワード線負荷容量、負荷抵抗等を考慮すると１ＫＢつまり８ｋｂｉｔ程度の単位になってしまう。多くのメモリセルを消去したい場合、何度もコマンドを発行する必要が生じ、システム側の負担が増大してしまう。なお、デジタルスチルカメラ等では、１枚の写真等に必要なデータ量は増加する傾向にあり、このような場合、消去単位が大きいほうが望ましい。
【００２３】
一方、上記特開平６‐１１９７８９号公報に記載の技術では、図２２に示すように、ワード線ＷＬ０につながるメモリセルとワード線ＷＬ１につながるメモリセルのソースは共通ソースでソース０であり、これが１ブロックとして消去単位となる。この場合、消去動作が始まると、ワード線ＷＬ０につながるメモリセルに消去パルスが印加される。つまり、ワード線ＷＬ０は例えば−９Ｖ、ソース線０は例えば５Ｖ、ビット線はオープン状態とされる。このとき、ワード線ＷＬ１は例えば０Ｖであり、基本的には、消去パルスは印加されない。次に、ワード線ＷＬ０を０Ｖとして消去パルスは印加せず、一方、ワード線ＷＬ１には、例えば−９Ｖを印加し、ソース線０には例えば５Ｖ、ビット線は、オープン状態として消去パルスを印加する。つまり、この方法では、ワード線ＷＬ０につながるメモリセルに独立して消去パルスを印加することで、しきい値電圧分布の広がりを狭くする。しかしながら、この手法には以下の問題点がある。
（１′）消去パルス印加後にソフトプログラムを用いていないため、しきい値電圧がもし負のしきい値電圧をもつ場合、誤読み出しが生じる。これは先の従来技術で説明したのと同様である。仮に、ソフトプログラムを用いたとしても、消去単位が１つのビット線に２つのメモリセルがつながっているので、例えば、１つのメモリセルが−２Ｖで、もう１つのメモリセルのしきい値電圧が２．５Ｖであるとする。この場合、消去パルス印加後、ソフトプログラムを行った場合、上記２．５Ｖのしきい値電圧を持っていたメモリセルのしきい値電圧が確実に２．５Ｖ以上となり、最終的に、誤読み出しが生じることになる。
（２′）消去単位がワード線２本分であり、例えば２ＫＢ程度（図２１のものと比較して２倍になるだけである。）と非常に小さくなる。このため、上記大容量の消去を行う場合、何度も消去コマンドを入れる必要があり、システムの負担が増大する。
【００２４】
以上のことから、この発明の目的は、不揮発性半導体メモリ装置の消去動作をブロック単位で行う場合に、一般的なメモリセルアレイの構成を変更することなく、
（１″）ブロック内のメモリセルのしきい値電圧分布がばらついたとしても、正常に消去動作を完了でき、誤読み出しが生じないようにする。
（２″）同じビット線に接続されるメモリセルで負のしきい値電圧をもつメモリセルが多くても、ソフトプログラムが正常に行われるようにする。
以上の二点である。
【００２５】
【課題を解決するための手段】
上記課題を解決するため、この発明は、制御ゲートとドレインとソースを有し、かつ電気的に情報の書き込みおよび消去が可能な浮遊ゲート電界効果トランジスタがメモリセルアレイを形成するように行列状に配置され、各行中のメモリセルの制御ゲートに接続された複数のワード線と、各列中のメモリセルのドレインに接続された複数のビット線を有し、上記メモリセルアレイは複数行複数列のメモリセルをそれぞれ含む複数のブロックに分割され、各ブロックは行方向に関して複数のセグメントに分割され、各ブロック内で上記ビット線は主ビット線から選択トランジスタを介して複数の副ビット線に分岐され、これらの副ビット線がそれぞれ対応するセグメントに含まれたメモリセルのドレインに接続され、各ブロック内で各メモリセルのソースは共通に接続され、かつ各ブロック内のメモリセルは互いにＮＯＲ型に接続されてなる不揮発性半導体メモリ装置の消去動作を上記各ブロック単位で行う消去方法であって、或るブロックの複数のセグメントに関して並行して、かつ或るセグメントを通る複数のワード線について１ワード線ずつ順次、そのワード線につながるメモリセルに対して、情報を消去するための消去パルス印加と、この消去パルス印加によるしきい値電圧のシフトを確認する第１のベリファイ動作と、上記消去パルス印加によって過剰消去が発生したか否かを確認する第２のベリファイ動作とを行い、さらに、過剰消去になったメモリセルが上記第２のベリファイ動作によって発見されたときそのメモリセルに対してソフトプログラム動作を行うことを特徴とする。
【００２６】
なお、ソフトプログラム動作とは、メモリセルに対してその動作を行ったことにより生じるしきい値電圧シフトが、本来の書き込み動作を行ったことにより生じるしきい値電圧シフトに比して少ないような、軽度の書き込みを行う動作を意味している。
【００２７】
この発明の不揮発性半導体メモリ装置の消去方法では、或るセグメントを通る１ワード線につながるメモリセルに対して、情報を消去するための消去パルス印加と、この消去パルス印加によるしきい値電圧のシフトを確認する第１のベリファイ動作と、上記消去パルス印加によって過剰消去が発生していないことを確認する第２のベリファイ動作とを行う。さらに、消去パルス印加によってブロック内のメモリセルのしきい値電圧分布がばらついた結果、過剰消去になったメモリセルが上記第２のベリファイ動作によって発見されたとき、そのメモリセルに対してソフトプログラム動作を行う。ここで、上記第２のベリファイ動作は１ワード線ごとに行われているから、過剰消去になったメモリセルは、副ビット線ごとに１つに特定される。したがって、その過剰消去になったメモリセルに対してのみソフトプログラム動作を行うことができ、過剰消去になっていないメモリセルに対してはソフトプログラム動作を行わないことができる。したがって、同じビット線に接続されるメモリセルで負のしきい値電圧をもつメモリセルが多くても、ソフトプログラムが正常に行われる。この結果、過剰消去になったメモリセルのしきい値電圧を目標範囲（消去状態のメモリセルのしきい値電圧について予め定められた許容範囲）内にシフトできるとともに、過剰消去になっていないメモリセルのしきい値電圧はそのままの値に維持できる。これらの消去パルス印加、第１のベリファイ動作、第２のベリファイ動作、ソフトプログラム動作という一連の動作を、或るブロックの複数のセグメントに関して並行して、かつ或るセグメントを通る複数のワード線について１ワード線ずつ順次行うことによって、ブロック内のメモリセルのしきい値電圧分布を目標範囲内に収めることができる。したがって、ブロック内のメモリセルのしきい値電圧分布がばらついたとしても、正常に消去動作を完了できる。したがって、消去動作後に誤読み出しが生じない。
【００２８】
一実施形態の不揮発性半導体メモリ装置の消去方法は、上記各メモリセルの消去状態におけるしきい値電圧の目標範囲は書き込み状態におけるしきい値電圧の下限値よりも低く設定されており、上記第１のベリファイ動作によって上記ワード線につながるメモリセルのしきい値電圧が上記目標範囲の上限値よりも低いことを確認し、上記第２のベリファイ動作によって上記ワード線につながるメモリセルのしきい値電圧が上記目標範囲の下限値よりも高いことを確認することを特徴とする。
【００２９】
この一実施形態の不揮発性半導体メモリ装置の消去方法では、上記各メモリセルの消去状態におけるしきい値電圧の目標範囲は書き込み状態におけるしきい値電圧の下限値よりも低く設定されていることを前提とする。これに応じて、消去パルス印加後、上記第１のベリファイ動作によって上記ワード線につながるメモリセルのしきい値電圧が上記目標範囲の上限値よりも低いことを確認し、上記第２のベリファイ動作によって上記ワード線につながるメモリセルのしきい値電圧が上記目標範囲の下限値よりも高いことを確認する。さらに、消去パルス印加によってブロック内のメモリセルのしきい値電圧分布がばらついた結果、上記第２のベリファイ動作によって過剰消去、すなわちしきい値電圧が上記目標範囲の下限値よりも低くなったメモリセルを発見したとき、そのメモリセルに対してソフトプログラム動作を行う。この結果、過剰消去になったメモリセルのしきい値電圧を目標範囲内に、つまり上記目標範囲の下限値よりも高くシフトできる。なお、既に述べたように、過剰消去になっていないメモリセルのしきい値電圧はそのままの値に維持される。
【００３０】
一実施形態の不揮発性半導体メモリ装置の消去方法は、上記第１のベリファイ動作、第２のベリファイ動作を、選択された１ワード線が通るセグメントに対応する副ビット線のための選択トランジスタをオン、残りのセグメントに対応する副ビット線のための選択トランジスタをオフして行うことを特徴とする。
【００３１】
一実施形態の不揮発性半導体メモリ装置の消去方法は、上記ソフトプログラム動作を、チャネルホットエレクトロンを用いて行うことを特徴とする。
【００３２】
この一実施形態の不揮発性半導体メモリ装置の消去方法によれば、各ブロック内のメモリセルは互いにＮＯＲ型に接続されていても、ソフトプログラム動作が１ビット単位で首尾良く行われる。
【００３３】
一実施形態の不揮発性半導体メモリ装置の消去方法は、上記ソフトプログラム動作で上記メモリセルの制御ゲートに印加する電圧は、書き込み動作で上記メモリセルの制御ゲートに印加する電圧と符号が同じでその電圧よりも値が小さく、上記ソフトプログラム動作で上記メモリセルのドレインに印加する電圧は、上記書き込み動作でメモリセルのドレインに印加する電圧と実質的に同じであることを特徴とする。
【００３４】
この一実施形態の不揮発性半導体メモリ装置の消去方法によれば、上記ソフトプログラム動作によって、メモリセルに生じるしきい値電圧シフトが本来の書き込み動作を行ったことにより生じるしきい値電圧シフトに比して少ないような、軽度の書き込みが行われる。
【００３５】
一実施形態の不揮発性半導体メモリ装置の消去方法は、上記消去パルス印加は、或るブロックのソースに第１電圧を印加し、そのブロックを通る複数のワード線のうち選択された１ワード線に第２の電圧、非選択ワード線に第３の電圧をそれぞれ印加して、上記１ワード線につながるメモリセルの浮遊ゲートから上記ソースへ電子を引き抜くことを特徴とする。
【００３６】
一実施形態の不揮発性半導体メモリ装置の消去方法は、それぞれ上記第１の電圧が正の電圧、上記第２の電圧が負の電圧、上記第３の電圧が基準電圧であることを特徴とする。
【００３７】
一実施形態の不揮発性半導体メモリ装置の消去方法は、上記浮遊ゲート電界効果トランジスタからなる各メモリセルは、Ｐ型半導体基板上にＮウエル領域を介して、チャネル領域をなすＰウエルが形成されたトリプルウエル構造を有し、上記消去パルス印加は、或るブロックのソースおよびＰウエルに第１の電圧を印加し、そのブロックを通る複数のワード線のうち選択された１ワード線に第２の電圧、非選択ワード線に第３の電圧をそれぞれ印加して、上記１ワード線につながるメモリセルの浮遊ゲートから上記チャネル領域へ電子を引き抜くことを特徴とする。
【００３８】
一実施形態の不揮発性半導体メモリ装置の消去方法は、それぞれ上記第１の電圧が正の電圧、上記第２の電圧が負の電圧、上記第３の電圧が基準電圧または上記第１の電圧よりも低い正の電圧であることを特徴とする。
【００３９】
【発明の実施の形態】
以下、この発明の不揮発性半導体メモリ装置の消去方法を実施の形態により詳細に説明する。
【００４０】
（第１参考例）
図４は、この発明の基礎となる第１参考例の消去方法を適用すべき不揮発性半導体メモリ装置としてのフラッシュメモリのアレイ構成（１ブロック分）を示している。このフラッシュメモリの各ブロックは、行列状に配置された浮遊ゲート電界効果トランジスタからなるメモリセルＭ００，Ｍ０１，…，Ｍ０６３，Ｍ１０，Ｍ１１，…を備えている。各行中のメモリセルの制御ゲートＣＧにそれぞれワード線ＷＬ０，ＷＬ１，…，ＷＬ６３が接続され、各列中のメモリセルのドレインにそれぞれビット線ＢＬ０，ＢＬ１，…，ＢＬ８１９１が接続されている。また、各ブロック内で各メモリセルのソースは共通ソース線ＳＬ０に接続され、かつ各ブロック内のメモリセルは互いにＮＯＲ型に接続されている。このワード線６４本、ビット線が８１９２本から構成される６４ＫＢ（５１２ｋｂｉｔ）のブロックが消去単位となる。なお、図１４に示したようなワード線１２８本、ビット線４０９６本から構成される６４ＫＢのブロックを消去単位としても良い。
【００４１】
各メモリセルＭ００，Ｍ０１，…は、この例では図１１に示したものと同様の基本的構造を有するタイプのものであり、基板（ウエル）１１の表面に形成されたソース１２と、ドレイン１３を有している。これらのソース・ドレイン間のチャネル領域１４上に、トンネル酸化膜１５を介して浮遊ゲートＦＧが形成され、さらに層間絶縁膜１６を介して制御ゲートＣＧが形成されている。
【００４２】
この基本的構造を持つ個々のメモリセルに対する書き込み動作、消去動作、読み出し動作は、従来技術で示したものと同様の動作原理で、表３中に示した電圧印加条件を用いて行う。メモリセルの消去は、表３中の「消去」の項で、ソースに４Ｖ、Ｐウエルに０Ｖを印加していることから分かるように、ソースサイド消去である。また、この基本的構造を持つメモリセルに対するソフトプログラム動作は、図１９に示したのと同様に、選択されたメモリセルの制御ゲートＣＧ（ワード線）に６Ｖ、ドレイン１３（ビット線）に６Ｖ、ソース１２（共通ソース線）に０Ｖを印加して、そのメモリセルの浮遊ゲートＦＧにチャネルホットエレクトロン（ＣＨＥ）を注入し、しきい値電圧を高める。なお、非選択（ソフトプログラムを行わない）のメモリセルのドレイン１３（ビット線）には０Ｖが印加される。
【００４３】
【表３】
0003709126.tif 000004
【００４４】
さて、図１は第１参考例の消去動作のアルゴリズムを示している。
【００４５】
このフラッシュメモリでは、ワード線アドレスｎを表すカウンタが設置されており、このカウンタ値ｎによりワード線を順次選択する。ここでは、まずワード線ＷＬ０を選択し、次に述べる一連の消去動作が完了すると、アドレスカウンタ値ｎをインクリメントしてワード線ＷＬ１について同様の消去動作を行う。以後アドレスカウンタ値をインクリメントしてワード線ＷＬ６３まで同様の動作を行っていく。
【００４６】
消去動作がスタートすると、最初にワード線ＷＬ０につながるメモリセルに対してのみ消去パルスを印加する（Ｓ１）。このときの条件は、ワード線ＷＬ０には例えば−９Ｖ、共通ソース線ＳＬ０には４Ｖを印加する。また、他のワード線ＷＬ１，…，ＷＬ６３には、基準電圧（例えば０Ｖ）を印加する。結果として、ワード線ＷＬ０につながるメモリセルのしきい値電圧が低下する。一方、ワード線ＷＬ１，…，ＷＬ６３につながるメモリセルは、共通ソース線ＳＬ０に４Ｖが印加されているが、それらのワード線ＷＬ１，…，ＷＬ６３は基準電圧（例えば０Ｖ）にあるので、しきい値電圧が低下しない。なお、従来の方法では、消去前書き込みが行われているが、この実施形態では行わない（しかし、この実施形態で消去前書き込みを行っても、もちろん良い）。
【００４７】
次に、第１のベリファイ動作を行って、ワード線ＷＬ０につながるメモリセルのしきい値電圧が全て２．５Ｖ以下になるかどうか検証する（Ｓ２）。もし、１ビットでも２．５Ｖより高いしきい値電圧をもつメモリセルが存在すると、ワード線ＷＬ０に再度消去パルス（Ｓ１）を印加する。そして、ワード線ＷＬ０につながる全てのメモリセルのしきい値電圧が２．５Ｖ以下になるまで、この消去パルス印加と第１のベリファイ動作を繰り返す。ここで、上記第１のベリファイ動作は１ワード線ごとに行われているから、消去不足のメモリセルは、ビット線ＢＬ０，ＢＬ１，…，ＢＬ８１９１ごとに１つに特定される。したがって、ワード線ＷＬ０につながる全てのメモリセルのしきい値電圧を確実に２．５Ｖ以下にすることができる。
【００４８】
次に、第２のベリファイ動作を行って、ワード線ＷＬ０につながるメモリセルがのしきい値電圧が全て０．５Ｖ以上であるかどうかを検証する（Ｓ３）。この第２のベリファイ動作を行う理由は、従来例でも説明したように、ＮＯＲ型のアレイ内では、負のしきい値電圧をもつメモリセルが存在することを許されないからである。０．５Ｖという値は、アレイ内でのノイズ等が発生してＶｓｓが上昇した場合でも問題のないように、マージンをもたせるために必要な値である。
【００４９】
ここで、例えば図６（ａ）に示すように、ワード線ＷＬ０につながるメモリセルのしきい値電圧が０．５Ｖ以下のものを含むような分布であるとする。この場合、０．５Ｖ以下のしきい値電圧をもつメモリセルが発見された時点で、そのメモリセルに対してソフトプログラム動作を実行する（Ｓ４）。そして、そのメモリセルのしきい値電圧が０．５Ｖ以上となることを確認する。なお、このベリファイ動作とソフトプログラム動作は、しきい値電圧が０．５Ｖ以上となるまで繰り返す。ここで、上記第２のベリファイ動作は１ワード線ごとに行われているから、過剰消去になったメモリセルは、ビット線ＢＬ０，ＢＬ１，…，ＢＬ８１９１ごとに１つに特定される（従来例では、このことは可能でなかった。）。したがって、その過剰消去になったメモリセルに対してのみソフトプログラム動作を行うことができ、過剰消去になっていないメモリセルに対してはソフトプログラム動作を行わないことができる。また、同じビット線に接続されるメモリセルで負のしきい値電圧をもつメモリセルが多くても、ソフトプログラム動作を正常に行うことができる。この結果、図６（ｂ）に示すように、過剰消去になったメモリセルのしきい値電圧を目標範囲（消去状態のメモリセルのしきい値電圧について予め定められた許容範囲）０．５Ｖ〜２．５Ｖ内にシフトできる。一方、過剰消去になっていないメモリセルのしきい値電圧はそのままの値に維持できる。
【００５０】
次に、アドレスカウンタｎをインクリメントして、次のワード線ＷＬ１に処理を移行する（Ｓ５，Ｓ６）。そして、次のワード線ＷＬ１についても上記と同じ処理を繰り返す（Ｓ１〜Ｓ４）。すなわち、最初に、ワード線ＷＬ１のみ消去パルスを印加する（Ｓ１）。つまり、ワード線ＷＬ１に−９Ｖの電圧、ソース線には４Ｖの電圧を印加して、ワード線ＷＬ１につながるメモリセルのしきい値電圧を低下させる。一方、ワード線ＷＬ０とワード線ＷＬ２，…，ＷＬ６３には基準電圧（例えば０Ｖ）を印加する。続いて、ワード線ＷＬ０について行ったのと同様に、ワード線ＷＬ１につながるメモリセルに対して、その消去パルス印加によりしきい値電圧が２．５Ｖ以下にシフトしたことを確認する第１のベリファイ動作（Ｓ２）と、その消去パルス印加によってしきい値電圧が０．５Ｖ以下になる過剰消去が発生したか否かを確認する第２のベリファイ動作（Ｓ３）とを行い、さらに、過剰消去になったメモリセルが第２のベリファイ動作によって発見されたときそのメモリセルに対してソフトプログラム動作（Ｓ４）を行う。そして、そのメモリセルのしきい値電圧が０．５Ｖ以上となることを確認する。なお、このベリファイ動作とソフトプログラム動作は、しきい値電圧が０．５Ｖ以上となるまで繰り返す。このようにして、ワード線ＷＬ１につながるメモリセルのしきい値電圧を０．５Ｖ〜２．５Ｖの範囲になるようにする。
【００５１】
ワード線ＷＬ１についての処理が終了すると、アドレスカウンタｎをさらに１つインクリメントする（Ｓ５）。１ワード線ずつ順次処理を進めてゆき（Ｓ６）、最終アドレスのワード線ＷＬ６３まで上記と同じ処理を繰り返す（Ｓ７〜Ｓ１０）。この結果、このブロック内の全てのメモリセルのしきい値電圧を目標範囲０．５Ｖ〜２．５Ｖ内に収めることができる（消去動作終了）。したがって、ブロック内のメモリセルのしきい値電圧分布がばらついたとしても、正常に消去動作を完了できる。したがって、消去動作後に誤読み出しが生じない。
【００５２】
なお、この第１参考例の消去動作は、メモリセルアレイがトリプルウエル構造を持つメモリセルからなる場合にも適用できる。ただし、このトリプルウエル構造を持つ個々のメモリセルに対するソフトプログラム動作は、図２０に示したのと同様に、制御ゲートＣＧ（ワード線）に６Ｖ、ドレイン２５（ビット線）に６Ｖ、ソース２４（共通ソース線）に０Ｖ、Ｐウエル２３に０Ｖ、Ｎウエル２２に３Ｖを印加する。これにより、チャネルホットエレクトロンにより浮遊ゲートＦＧに電子を注入して、しきい値電圧を若干高める。なお、非選択（ソフトプログラムを行わない）のメモリセルのドレイン２５（ビット線）には０Ｖが印加される。
【００５３】
（第２参考例）
第１参考例では、図６（b)に示したように、消去状態のしきい値電圧を目標範囲０．５Ｖ〜２．５Ｖ内に収めることができた。しかしながら、不揮発性半導体メモリの低電圧化が進むにつれて、消去状態のメモリセルのしきい値電圧も低電圧化が要求されている。また、第１参考例では、主にソースサイド消去について述べたが、メモリセルの面積の縮小化に伴うプロセスの微細化が進むにつれて、チャネル消去への要求が高まっている。そこで、この発明の基礎となる第２参考例では、消去状態のしきい値電圧の目標範囲を０．５Ｖ〜１．５Ｖにするとともにチャネル消去を用いた場合の例について述べる。
【００５４】
この第２参考例の消去方法を適用すべき不揮発性半導体メモリ装置としてのフラッシュメモリは、図４に示したアレイ構成を持ち、かつ各メモリセルＭ００，Ｍ０１，…が図１６に示したものと同様のトリプルウエル構造を有するタイプのものとする。このトリプルウエル構造のメモリセルでは、Ｐ型基板２１の表面にＮウエル２２が形成され、このＮウエル２２内にＰウエル２３が形成されている。さらに、Ｐウエル２３の表面にソース２４と、ドレイン２５が形成されている。これらのソース・ドレイン間のチャネル領域２６上に、トンネル酸化膜（図示せず）を介して浮遊ゲートＦＧが形成され、さらに層間絶縁膜（図示せず）を介して制御ゲートＣＧが形成されている。
【００５５】
このトリプルウエル構造を持つ個々のメモリセルに対する書き込み動作や、読み出し動作は、従来技術と同様の動作原理で行う。また、消去動作における、このトリプルウエル構造を持つメモリセルに対する消去パルス印加（チャネル消去）は、図１８に示したのと同様に、表４中に示した電圧印加条件を用いて行う。すなわち、制御ゲートＣＧ（ワード線）にＶｎｎ（例えば−９Ｖ）、ソース２４とＮウエル２２にはＶｅｓｃ（例えば＋７Ｖ）を印加する。これにより、チャネル領域２６と浮遊ゲートＦＧ間のトンネル酸化膜に強い電界が印加され、ファウラーノーデハイムトンネル現象により、浮遊ゲートＦＧからチャネル領域２６へ電子が引き抜かれて、しきい値電圧が低下する。このとき、ソース２４の電位とＰウエル２３の電位とは等しいので、ソース２４とＰウエル２３との間の境界部では、電界が集中せず、バンド間トンネル電流は発生しない。結果として、ホットホール発生しないためトラップされず、メモリセルの信頼性は向上する。なお、非選択（消去されない）メモリセルの制御ゲートＣＧ（ワード線）には、基準電圧として例えば０Ｖ（もしくはソース、Ｐウエルへの印加電圧以下の正の電圧）が印加される。また、この動作の際に、図１８中のＮウエル２２には、Ｐウエル２３の電圧が基板へ流れ込まないように、Ｖｅｓｃ（例えば＋７Ｖ）以上の電圧が印加される。
【００５６】
【表４】
0003709126.tif 000005
【００５７】
また、消去動作における、このトリプルウエル構造を持つメモリセルに対するソフトプログラム動作は、図２０に示したのと同様に、制御ゲートＣＧ（ワード線）に６Ｖ、ドレイン２５（ビット線）に６Ｖ、ソース２４（共通ソース線）に０Ｖ、Ｐウエル２３に０Ｖ、Ｎウエル２２に３Ｖを印加する。これにより、チャネルホットエレクトロンにより浮遊ゲートＦＧに電子を注入して、しきい値電圧を若干高める。なお、非選択（ソフトプログラムを行わない）のメモリセルのドレイン２５（ビット線）には０Ｖが印加される。
【００５８】
さて、図２は第２参考例の消去動作のアルゴリズムを示している。
【００５９】
この第２参考例でも、ワード線アドレスｎを表すカウンタが設置されており、このカウンタ値ｎによりワード線を順次選択する。
【００６０】
消去動作がスタートすると、最初にワード線ＷＬ０につながるメモリセルに対してのみ消去パルスを印加する（Ｓ１０１）。このときの条件は、ワード線ＷＬ０には例えば−９Ｖ、共通ソース線ＳＬ０，Ｐウエル２３，Ｎウエル２２には７Ｖを印加する。また、他のワード線ＷＬ１，…，ＷＬ６３には、基準電圧（例えば０Ｖ）を印加する。結果として、ワード線ＷＬ０につながるメモリセルのしきい値電圧が低下する。一方、ワード線ＷＬ１，…，ＷＬ６３につながるメモリセルは、共通ソース線ＳＬ０に４Ｖが印加されているが、それらのワード線ＷＬ１，…，ＷＬ６３は基準電圧（例えば０Ｖ）にあるので、しきい値電圧が低下しない。なお、従来の方法では、消去前書き込みが行われているが、この実施形態では行わない（しかし、この実施形態で消去前書き込みを行っても、もちろん良い）。
【００６１】
次に、第１のベリファイ動作を行って、ワード線ＷＬ０につながるメモリセルのしきい値電圧が全て１．５Ｖ以下になるかどうか検証する（Ｓ１０２）。もし、１ビットでも１．５Ｖより高いしきい値電圧をもつメモリセルが存在すると、ワード線ＷＬ０に再度消去パルス（Ｓ１０１）を印加する。そして、ワード線ＷＬ０につながる全てのメモリセルのしきい値電圧が１．５Ｖ以下になるまで、この消去パルス印加と第１のベリファイ動作を繰り返す。ここで、上記第１のベリファイ動作は１ワード線ごとに行われているから、消去不足のメモリセルは、ビット線ＢＬ０，ＢＬ１，…，ＢＬ８１９１ごとに１つに特定される。したがって、ワード線ＷＬ０につながる全てのメモリセルのしきい値電圧を確実に１．５Ｖ以下にすることができる。
【００６２】
次に、第２のベリファイ動作を行って、ワード線ＷＬ０につながるメモリセルのしきい値電圧が全て０．５Ｖ以上であるかどうかを検証する（Ｓ１０３）。この第２のベリファイ動作を行う理由は、従来例でも説明したように、ＮＯＲ型のアレイ内では、負のしきい値電圧をもつメモリセルが存在することを許されないからである。０．５Ｖという値は、アレイ内でのノイズ等が発生してＶｓｓが上昇した場合でも問題のないように、マージンをもたせるために必要な値である。
【００６３】
ここで、例えば図７（ａ）に示すように、ワード線ＷＬ０につながるメモリセルのしきい値電圧が０．５Ｖ以下のものを含むような分布であるとする。この場合、０．５Ｖ以下のしきい値電圧をもつメモリセルが発見された時点で、そのメモリセルに対してソフトプログラム動作を実行する（Ｓ１０４）。そして、そのメモリセルのしきい値電圧が０．５Ｖ以上となることを確認する。なお、このベリファイ動作とソフトプログラム動作は、しきい値電圧が０．５Ｖ以上となるまで繰り返す。ここで、上記第２のベリファイ動作は１ワード線ごとに行われているから、過剰消去になったメモリセルは、ビット線ＢＬ０，ＢＬ１，…，ＢＬ８１９１ごとに１つに特定される（従来例では、このことは可能でなかった。）。したがって、その過剰消去になったメモリセルに対してのみソフトプログラム動作を行うことができ、過剰消去になっていないメモリセルに対してはソフトプログラム動作を行わないことができる。また、同じビット線に接続されるメモリセルで負のしきい値電圧をもつメモリセルが多くても、ソフトプログラム動作を正常に行うことができる。この結果、図７（ｂ）に示すように、過剰消去になったメモリセルのしきい値電圧を目標範囲（消去状態のメモリセルのしきい値電圧について予め定められた許容範囲）０．５Ｖ〜１．５Ｖ内にシフトできる。一方、過剰消去になっていないメモリセルのしきい値電圧はそのままの値に維持できる。
【００６４】
次に、アドレスカウンタｎをインクリメントして、次のワード線ＷＬ１に処理を移行する（Ｓ１０５，Ｓ１０６）。そして、次のワード線ＷＬ１についても上記と同じ処理を繰り返す（Ｓ１０１〜Ｓ１０４）。すなわち、最初に、ワード線ＷＬ１のみ消去パルスを印加する（Ｓ１０１）。つまり、ワード線ＷＬ１に−９Ｖの電圧、ソース線，Ｐウエル２３，Ｎウエル２２には７Ｖの電圧を印加して、ワード線ＷＬ１につながるメモリセルのしきい値電圧を低下させる。一方、ワード線ＷＬ０とワード線ＷＬ２，…，ＷＬ６３には基準電圧（例えば０Ｖ）を印加する。続いて、ワード線ＷＬ０について行ったのと同様に、ワード線ＷＬ１につながるメモリセルに対して、その消去パルス印加によりしきい値電圧が１．５Ｖ以下にシフトしたことを確認する第１のベリファイ動作（Ｓ１０２）と、その消去パルス印加によってしきい値電圧が０．５Ｖ以下になる過剰消去が発生したか否かを確認する第２のベリファイ動作（Ｓ１０３）とを行い、さらに、過剰消去になったメモリセルが第２のベリファイ動作によって発見されたときそのメモリセルに対してソフトプログラム動作（Ｓ１０４）を行う。そして、そのメモリセルのしきい値電圧が０．５Ｖ以上となることを確認する。なお、このベリファイ動作とソフトプログラム動作は、しきい値電圧が０．５Ｖ以上となるまで繰り返す。このようにして、ワード線ＷＬ１につながるメモリセルのしきい値電圧を０．５Ｖ〜１．５Ｖの範囲になるようにする。
【００６５】
ワード線ＷＬ１についての処理が終了すると、アドレスカウンタｎをさらに１つインクリメントする（Ｓ１０５）。１ワード線ずつ順次処理を進めてゆき（Ｓ１０６）、最終アドレスのワード線ＷＬ６３まで上記と同じ処理を繰り返す（Ｓ１０７〜Ｓ１１０）。この結果、このブロック内の全てのメモリセルのしきい値電圧を目標範囲０．５Ｖ〜１．５Ｖ内に収めることができる（消去動作終了）。したがって、ブロック内のメモリセルのしきい値電圧分布がばらついたとしても、正常に消去動作を完了できる。したがって、消去動作後に誤読み出しが生じない。
【００６６】
（一実施形態）
図５は、この発明の一実施形態の消去方法を適用すべき不揮発性半導体メモリ装置としてのフラッシュメモリのアレイ構成（１ブロック分）を示している。このフラッシュメモリの各ブロックは、行列状に配置された浮遊ゲート電界効果トランジスタからなるメモリセルＭ００，Ｍ０１，…，Ｍ０６３，Ｍ１０，Ｍ１１，…を備えている。各行中のメモリセルの制御ゲートＣＧにそれぞれワード線ＷＬ０，ＷＬ１，…，ＷＬ６３が接続され、各列中のメモリセルのドレインにそれぞれビット線ＢＬ０，ＢＬ１，…，ＢＬ８１９１が接続されている。また、各ブロック内で各メモリセルのソースは共通ソース線ＳＬ０に接続され、かつ各ブロック内のメモリセルは互いにＮＯＲ型に接続されている。このワード線６４本、ビット線が８１９２本から構成される６４ＫＢ（５１２ｋｂｉｔ）のブロックが消去単位となる。
【００６７】
このフラッシュメモリの構成が図４に示したものと異なる点は、各ブロックは行方向に関して２つのセグメントＳＤ０，ＳＤ１に大別され、ブロック内で上記ビット線（例えばＢＬ０）は主ビット線ＢＬ０から選択トランジスタＴｒ００，Ｔｒ１０を介して２本の副ビット線ＢＬ００，ＢＬ１０に分岐されている点にある。副ビット線ＢＬ００はそれに対応するセグメントＳＤ０に含まれたメモリセルＭ００，…，Ｍ０３１のドレインに接続される一方、副ビット線ＢＬ１０はそれに対応するセグメントＳＤ１に含まれたメモリセルＭ０３２，…，Ｍ０６３のドレインに接続されている。他のビット線に関しても同様に、主ビット線ＢＬ１，…，ＢＬ８１９１から選択トランジスタＴｒ０１，Ｔｒ１１；…；Ｔｒ０８１９１，Ｔｒ１８１９１を介して複数の副ビット線ＢＬ０１，ＢＬ１１；…；ＢＬ０８１９１０，ＢＬ１８１９１に分岐され、これらの副ビット線ＢＬ０１，ＢＬ１１；…；ＢＬ０８１９１０，ＢＬ１８１９がそれぞれ対応するセグメントに含まれたメモリセルのドレインに接続されている。
【００６８】
各メモリセルＭ００，Ｍ０１，…は、この例では第１参考例で主に説明したのと同様に、図１１に示したものと同様の基本的構造を有するタイプのものとする。この基本的構造を持つ個々のメモリセルに対する書き込み動作、消去動作、読み出し動作は、第１参考例と同様の動作原理で、表３中に示した電圧印加条件を用いて行う。
【００６９】
さて、図３はこの一実施形態の消去動作のアルゴリズムを示している。
【００７０】
この一実施形態でも、ワード線アドレスｎを表すカウンタが設置されており、このカウンタ値ｎによりワード線を順次選択する。ただし、第１参考例及び第２参考例では１ワード線ずつ選択していたのに対し、この一実施形態では、消去スピードを高めるために、２つのワード線を同時に選択する。
【００７１】
消去動作がスタートすると、最初に２本のワード線ＷＬ０，ＷＬ３２につながるメモリセルに対してのみ消去パルスを印加する（Ｓ２０１）。このときの条件は、ワード線ＷＬ０，ＷＬ３２には例えば−９Ｖ、共通ソース線ＳＬ０には４Ｖを印加する。なお、消去動作ではメモリセルのドレインはオープン状態（ソースサイド消去でもチャネル消去でも）にするため選択トランジスタＴｒ００，Ｔｒ１０；Ｔｒ０１，Ｔｒ１１；…；Ｔｒ０８１９１，Ｔｒ１８１９１はオフ状態で良い。また、他のワード線ＷＬ１，…，ＷＬ３１，ＷＬ３３，…，ＷＬ６３には、基準電圧（例えば０Ｖ）を印加する。結果として、ワード線ＷＬ０，ＷＬ３２につながるメモリセルのしきい値電圧が低下する。一方、ワード線ＷＬ１，…，ＷＬ３１，ＷＬ３３，…，ＷＬ６３につながるメモリセルは、共通ソース線ＳＬ０に４Ｖが印加されているが、それらのワード線ＷＬ１，…，ＷＬ３１，ＷＬ３３，…，ＷＬ６３は基準電圧（例えば０Ｖ）にあるので、しきい値電圧が低下しない。なお、従来の方法では、消去前書き込みが行われているが、この実施形態では行わない（しかし、この実施形態で消去前書き込みを行っても、もちろん良い）。
【００７２】
次に、第１のベリファイ動作を行って、ワード線ＷＬ０，ＷＬ３２につながるメモリセルのしきい値電圧が全て２．５Ｖ以下になるかどうか検証する（Ｓ２０２）。具体的には、最初に、セグメントＳＤ０側の選択線ＳＧ０を３Ｖにして選択トランジスタＴｒ００，Ｔｒ０１…Ｔｒ０８１９１をオンする一方、セグメントＳＤ１側の選択線ＳＧ１を０Ｖにして選択トランジスタＴｒ１０，Ｔｒ１１，…Ｔｒ１８１９１をオフする。これにより、ワード線ＷＬ０につながるメモリセルについて検証を行う。続いて、セグメントＳＤ０側の選択線ＳＧ０を０Ｖにして選択トランジスタＴｒ００，Ｔｒ０１…Ｔｒ０８１９１をオフする一方、セグメントＳＤ１側の選択線ＳＧ１を３Ｖにして選択トランジスタＴｒ１０，Ｔｒ１１，…Ｔｒ１８１９１をオンする。これにより、ワード線ＷＬ３２につながるメモリセルについて検証を行う。もし、１ビットでも２．５Ｖより高いしきい値電圧をもつメモリセルが存在すると、ワード線ＷＬ０，ＷＬ３２に再度消去パルス（Ｓ２０１）を印加する。そして、ワード線ＷＬ０，ＷＬ３２につながる全てのメモリセルのしきい値電圧が２．５Ｖ以下になるまで、この消去パルス印加と第１のベリファイ動作を繰り返す。ここで、この一実施形態では消去パルス印加は２本のワード線ＷＬ０，ＷＬ３２に対して行っているけれども、上記第２のベリファイ動作は１ワード線ごとに行われているから、消去不足のメモリセルは、ビット線ごとに１つに特定される。したがって、ワード線ＷＬ０，ＷＬ３２につながる全てのメモリセルのしきい値電圧を確実に２．５Ｖ以下にすることができる。
【００７３】
次に、第２のベリファイ動作を行って、ワード線ＷＬ０，ＷＬ３２につながるメモリセルのしきい値電圧が全て０．５Ｖ以上であるかどうかを検証する（Ｓ２０３）。この第２のベリファイ動作を行う理由は、従来例でも説明したように、ＮＯＲ型のアレイ内では、負のしきい値電圧をもつメモリセルが存在することを許されないからである。０．５Ｖという値は、アレイ内でのノイズ等が発生してＶｓｓが上昇した場合でも問題のないように、マージンをもたせるために必要な値である。具体的には、第１のベリファイ動作と同様に、最初に、セグメントＳＤ０側の選択線ＳＧ０を３Ｖにして選択トランジスタＴｒ００，Ｔｒ０１…Ｔｒ０８１９１をオンする一方、セグメントＳＤ１側の選択線ＳＧ１を０Ｖにして選択トランジスタＴｒ１０，Ｔｒ１１，…Ｔｒ１８１９１をオフする。これにより、ワード線ＷＬ０につながるメモリセルについて検証を行う。続いて、セグメントＳＤ０側の選択線ＳＧ０を０Ｖにして選択トランジスタＴｒ００，Ｔｒ０１…Ｔｒ０８１９１をオフする一方、セグメントＳＤ１側の選択線ＳＧ１を３Ｖにして選択トランジスタＴｒ１０，Ｔｒ１１，…Ｔｒ１８１９１をオンする。これにより、ワード線ＷＬ３２につながるメモリセルについて検証を行う。
【００７４】
ここで、例えば図６（ａ）に示すように、ワード線ＷＬ０またはＷＬ３２につながるメモリセルのしきい値電圧が０．５Ｖ以下のものを含むような分布であるとする。この場合、０．５Ｖ以下のしきい値電圧をもつメモリセルが発見された時点で、そのメモリセルに対してソフトプログラム動作を実行する（Ｓ２０４）。そして、そのメモリセルのしきい値電圧が０．５Ｖ以上となることを確認する。なお、このベリファイ動作とソフトプログラム動作は、しきい値電圧が０．５Ｖ以上となるまで繰り返す。
【００７５】
具体的には、例えばセグメントＳＤ０側のワード線ＷＬ０に接続されているメモリセルの中に過剰消去メモリセルが存在し、この過剰消去メモリセル（Ｍ００とする）に対してソフトプログラムを行う場合は、セグメントＳＤ０側の選択線ＳＧ０を７Ｖにして選択トランジスタＴｒ００，Ｔｒ０１…Ｔｒ０８１９１をオンする一方、セグメントＳＤ１側の選択線ＳＧ１を０Ｖにして選択トランジスタＴｒ１０，Ｔｒ１１，…Ｔｒ１８１９１をオフする。そして、ワード線ＷＬ０には６Ｖを、共通ソース線には０Ｖを、そして、メインビット線ＢＬ０には６Ｖを印加する。このとき、セレクトゲートトランジスタＴＲ００がオンしているため、メモリセルＭ００はソフトプログラムされることになる。このようにして、ワード線ＷＬ０につながるメモリセルについてソフトプログラム動作を行う。
【００７６】
ここで、この一実施形態では消去パルス印加は２本のワード線ＷＬ０，ＷＬ３２に対して行っているけれども、上記第２のベリファイ動作は１ワード線ごとに行われているから、過剰消去になったメモリセルは、主ビット線ＢＬ０，ＢＬ１，…，ＢＬ８１９１ごとに１つに特定される（従来例では、このことは可能でなかった。）。したがって、その過剰消去になったメモリセルに対してのみソフトプログラム動作を行うことができ、過剰消去になっていないメモリセルに対してはソフトプログラム動作を行わないことができる。また、同じビット線に接続されるメモリセルで負のしきい値電圧をもつメモリセルが多くても、ソフトプログラム動作を正常に行うことができる。この結果、図６（ｂ）に示すように、過剰消去になったメモリセルのしきい値電圧を目標範囲（消去状態のメモリセルのしきい値電圧について予め定められた許容範囲）０．５Ｖ〜２．５Ｖ内にシフトできる。一方、過剰消去になっていないメモリセルのしきい値電圧はそのままの値に維持できる。
【００７７】
次に、アドレスカウンタｎをインクリメントして、次の２本のワード線ＷＬ１，ＷＬ３３に処理を移行する（Ｓ２０５，Ｓ２０６）。そして、次の２本のワード線ＷＬ１，ＷＬ３３についても上記と同じ処理を繰り返す（Ｓ２０１〜Ｓ２０４）。すなわち、最初に、２本のワード線ＷＬ１，ＷＬ３３のみ消去パルスを印加する（Ｓ２０１）。つまり、ワード線ＷＬ１，ＷＬ３３に−９Ｖの電圧、ソース線には４Ｖの電圧を印加して、ワード線ＷＬ１，ＷＬ３２につながるメモリセルのしきい値電圧を低下させる。一方、ワード線ＷＬ０，ＷＬ２，…，ＷＬ３１，ＷＬ３２，ＷＬ３４，…，ＷＬ６３には基準電圧（例えば０Ｖ）を印加する。続いて、ワード線ＷＬ０，ＷＬ３２について行ったのと同様に、ワード線ＷＬ１，ＷＬ３３につながるメモリセルに対して、その消去パルス印加によりしきい値電圧が２．５Ｖ以下にシフトしたことを確認する第１のベリファイ動作（Ｓ２０２）と、その消去パルス印加によってしきい値電圧が０．５Ｖ以下になる過剰消去が発生したか否かを確認する第２のベリファイ動作（Ｓ２０３）とを行い、さらに、過剰消去になったメモリセルが第２のベリファイ動作によって発見されたときそのメモリセルに対してソフトプログラム動作（Ｓ２０４）を行う。そして、そのメモリセルのしきい値電圧が０．５Ｖ以上となることを確認する。なお、このベリファイ動作とソフトプログラム動作は、しきい値電圧が０．５Ｖ以上となるまで繰り返す。このようにして、ワード線ＷＬ１，ＷＬ３３につながるメモリセルのしきい値電圧を０．５Ｖ〜２．５Ｖの範囲になるようにする。
【００７８】
ワード線ＷＬ１，ＷＬ３３についての処理が終了すると、アドレスカウンタｎをさらに１つインクリメントする（Ｓ２０５）。１ワード線ずつ順次処理を進めてゆき（Ｓ２０６）、最終アドレスのワード線ＷＬ３１，ＷＬ６３まで上記と同じ処理を繰り返す（Ｓ２０７〜Ｓ２１０）。この結果、このブロック内の全てのメモリセルのしきい値電圧を目標範囲０．５Ｖ〜２．５Ｖ内に収めることができる（消去動作終了）。したがって、ブロック内のメモリセルのしきい値電圧分布がばらついたとしても、正常に消去動作を完了できる。したがって、消去動作後に誤読み出しが生じない。しかも、２ワード線ごとに消去パルスを印加するので第１参考例と第２参考例に比較して、消去動作を高速化できる。
【００７９】
なお、この一実施形態では２ワード線毎の消去動作について説明したが、各ブロックをｍ個のセグメントに分けて、それぞれのセグメントに主ビット線から選択トランジスタを介して分岐した副ビット線を設けることによって、ｍワード線毎の消去動作を行うこともできる。このようにした場合、消去動作をさらに高速化できる。
【００８０】
当然ながら、この一実施形態の消去方法は、第２参考例で説明したのと同様のトリプルウエル構造を持つメモリセル及びチャネル消去を行うメモリセルに適用することもできる。
【００８１】
【発明の効果】
以上より明らかなように、この発明によれば、ブロック内のメモリセルのしきい値電圧分布がばらついたとしても、正常に消去動作を完了でき、誤読み出しが生じないようにすることができる。また、同じビット線に接続されるメモリセルで負のしきい値電圧をもつメモリセルが多くても、ソフトプログラムを正常に行うことができる。
【図面の簡単な説明】
【図１】  本発明の基礎となる第１参考例の消去動作のアルゴリズムを示す図である。
【図２】  本発明の基礎となる第２参考例の消去動作のアルゴリズムを示す図である。
【図３】  本発明の一実施形態の消去動作のアルゴリズムを示す図である。
【図４】  上記第１参考例、第２参考例の消去動作を適用すべきフラッシュメモリのアレイ構成を示す図である。
【図５】  本発明の一実施形態の消去動作を適用すべきフラッシュメモリのアレイ構成を示す図である。
【図６】  ソフトプログラム動作によるしきい値電圧分布の変化を示す図である。
【図７】  ソフトプログラム動作によるしきい値電圧分布の変化を示す図である。
【図８】  極端にしきい値電圧の低いメモリセルが存在する場合のフラッシュメモリのしきい値電圧分布を示す図である。
【図９】  大半のメモリセルが負のしきい値電圧をもつ場合のフラッシュメモリのしきい値電圧分布を示す図である。
【図１０】  フラッシュメモリにおける書き込み状態、消去状態の一般的なしきい値電圧分布を示す図である。
【図１１】  フラッシュメモリを構成するメモリセルの基本的構造を示す図である。
【図１２】  上記基本的構造を持つメモリセルにおける書き込み動作を示す図である。
【図１３】  上記基本的構造を持つメモリセルにおけるソースサイド消去の動作を示す図である。
【図１４】  一般的なフラッシュメモリのアレイ構成を示す図である。
【図１５】  従来の消去動作のアルゴリズムを示す図である。
【図１６】  フラッシュメモリを構成するメモリセルのトリプルウエル構造を示す図である。
【図１７】  上記トリプルウエル構造を持つメモリセルにおける書き込み動作を示す図である。
【図１８】  上記トリプルウエル構造を持つメモリセルにおけるチャネル消去の動作を示す図である。
【図１９】  上記基本的構造を持つメモリセルにおけるソフトプログラム動作を示す図である。
【図２０】  上記トリプルウエル構造を持つメモリセルにおけるソフトプログラム動作を示す図である。
【図２１】  従来のフラッシュメモリのアレイ構成を示す図である。
【図２２】  従来のフラッシユメモリのアレイ構成を示す図である。
【符号の説明】
ＣＧ  制御ゲート
ＦＧ  浮遊ゲート
１２，２４  ソース
１３，２５  ドレイン
１１，２１  半導体基板
１４，２４  チャネル領域
２２  Ｎウエル
２３  Ｐウエル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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