(57)【特許請求の範囲】
【請求項１】
集積回路のレイアウト構造を、当該レイアウト構造における電位測定箇所に配置された複数のノードと、当該ノード間を接続するラインと、当該ライン上に配置された電位伝達速度（τ）により表わしたネットワークを作成するネットワーク作成部と、当該ネットワークを用いて前記集積回路の回路動作をコンピュータ上で模擬する回路動作模擬部とを少なくとも有する半導体不良解析装置において、前記ネットワーク作成部は、
前記集積回路の各レイヤ別のレイアウト構造に基いて、前記ノードを設定するノード設定部と、
前記レイヤ別のレイアウト構造、及び前記レイヤ間の接続順序の定義に基いて、前記ラインを設定するライン設定部と、
前記レイヤ別の電位伝達係数に基いて、当該ライン上に電位伝達速度（τ）を設定する電位伝達速度（τ）設定部と
を少なくとも具備することを特徴とする半導体不良解析装置。
【請求項２】
前記ネットワーク作成部は、
前記集積回路の各レイヤ別のレイアウト構造、及び前記レイヤ間の接続順序の定義に基いて、故障箇所となり得る部分に寄生素子情報を抽出する寄生素子情報抽出部と、
抽出された前記寄生素子情報に基いて、前記ノード間を接続する寄生ラインを設定、或いは前記電位伝達速度（τ）を変更する寄生ライン設定／τ変更部と
を更に具備することを特徴とする請求項１記載の半導体不良解析装置。
【請求項３】
前記寄生素子情報には、総ての前記ラインにおけるオープン性寄生素子情報、近接した前記ノード間におけるショート性寄生素子情報、異なるレイヤに属する前記ラインが交差する部分におけるショート性寄生素子情報が含まれることを特徴とする請求項２記載の半導体不良解析装置。
【請求項４】
集積回路のレイアウト構造を、当該レイアウト構造における電位測定箇所に配置された複数のノードと、当該ノード間を接続するラインと、当該ライン上に配置された電位伝達速度（τ）により表わしたネットワークを作成し、当該ネットワークを用いて前記集積回路の回路動作をコンピュータ上で模擬する半導体不良解析方法において、前記ネットワークを作成する方法は、
前記集積回路の各レイヤ別のレイアウト構造に基いて、当該レイアウト構造における電位測定箇所に配置されるノードを設定する第１ステップと、
前記集積回路の各レイヤ別のレイアウト構造、及び前記レイヤ間の接続順序の定義に基いて、前記ノード間を接続するラインを設定する第２ステップと、
前記各レイヤ別の電位伝達係数に基いて、当該ライン上に電位伝達速度（τ）を設定する第３ステップと
を少なくとも有することを特徴とする半導体不良解析方法。
【請求項５】
前記集積回路の各レイヤ別のレイアウト構造、及び前記レイヤ間の接続順序の定義に基いて、故障箇所となり得る部分に寄生素子情報を抽出する第４ステップと、
抽出された前記寄生素子情報に基いて、前記ノード間を接続する寄生ラインを設定、或いは前記電位伝達速度（τ）を変更する第５ステップと
を更に有することを特徴とする請求項４記載の半導体不良解析方法。
【請求項６】
集積回路のレイアウト構造を、当該レイアウト構造における電位測定箇所に配置された複数のノードと、当該ノード間を接続するラインと、当該ライン上に配置された電位伝達速度（τ）により表わしたネットワークを作成し、当該ネットワークを用いて前記集積回路の回路動作をコンピュータ上で模擬する半導体不良解析プログラムを格納した記録媒体において、前記ネットワークを作成するプログラムは、
前記集積回路の各レイヤ別のレイアウト構造に基いて、当該レイアウト構造における電位測定箇所に配置されるノードを設定する第１ステップと、
前記集積回路の各レイヤ別のレイアウト構造、及び前記レイヤ間の接続順序の定義に基いて、前記ノード間を接続するラインを設定する第２ステップと、
前記各レイヤ別の電位伝達係数に基いて、当該ライン上に電位伝達速度（τ）を設定する第３ステップと
を少なくとも有することを特徴とする半導体不良解析プログラムを格納した記録媒体。
【請求項７】
前記集積回路の各レイヤ別のレイアウト構造、及び前記レイヤ間の接続順序の定義に基いて、故障箇所となり得る部分に寄生素子情報を抽出する第４ステップと、
抽出された前記寄生素子情報に基いて、前記ノード間を接続する寄生ラインを設定、或いは前記電位伝達速度（τ）を変更する第５ステップと
を更に有することを特徴とする請求項６記載の半導体不良解析プログラムを格納した記録媒体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体不良解析装置及び半導体不良解析方法に関わり、特に、集積回路のレイアウト構造及び電位伝達速度（τ）を保持したネットワークをＬＳＩデザインデータを元に作成する半導体不良解析装置及び半導体不良解析方法に関する。
【０００２】
【従来の技術】
半導体装置の分野において、近年の微細加工技術の向上は、ＬＳＩ（大規模集積回路）を構成する半導体素子の微細化、集積度の向上、回路規模の大型化などの半導体装置の性能、機能面の向上をもたらした。しかし、その反面、回路構成が複雑になり、不良箇所特定などの半導体チップ上で発生する不良現象を解析する作業がより複雑・困難になり、歩留り・信頼性の低下などの生産面での課題をももたらし、現在、不良解析技術の向上が急務とされている。
【０００３】
従来の不良解析の方法の一つとして、ＬＳＩテスタを用いて実際に半導体チップ上の集積回路を動作させ、半導体チップからの出力信号、集積回路内の配線電位などを測定する方法がある。メモリデバイスにおけるフェイルビットマップ（Fail Bit Map：ＦＢＭ）などのビットごとの不良データは、この方法により得られる。また、ロジックＬＳＩの場合には、ＬＳＩテスタを用いて電源電圧を印加した状態（スタンバイ状態）或いは回路動作状態での異常リーク電流を測定することで、ロジックＬＳＩのチップごとの不良データを得られる。なお、これらの測定においては、様々なテストパターンが用意され、電源電圧、基板電位などを変化させてテストされる。そして、測定されたビットごと或いはチップごとの不良データを基にして、不良を引き起こす原因となる箇所（故障箇所）、及びオープン、ショートなどの不良モードを、トランジスタレベルまで特定していく。
【０００４】
【発明が解決しようとする課題】
しかし、故障箇所或いは不良モードを特定する不良解析作業は、不良解析の専門家により試行錯誤しながら行われる作業であり、作業者の技能、経験などにより作業の効率性、不良原因究明率などが左右され、客観性のある技術として確立されていないのが現状である。
【０００５】
そこで、本願の出願人による他の特許出願（特願平１１−３６７０７５号）において、不良解析の作業負担を軽減するために電気的不良箇所を特定する不良解析支援システム（発明名称：集積回路動作模擬装置および集積回路不良解析装置）が提案されている。ここでは、集積回路のレイアウト構造とその内部での電位の伝わり易さ（電位伝達速度τ）を定めたネットワークを形成し、このネットワークの各部での電位変化をコンピュータを用いて計算して、回路動作を模擬（シミュレーション）する。ネットワーク上の出力信号をタイミングチャートとして出力する。このタイミングチャートと、実際の不良チップを動作させたときの同様なタイミングチャートと比較することで、電気的不良箇所の候補をリストアップする。
【０００６】
しかし、このネットワークを作成するには、ネットワークを構成するノード、ライン、及び電位伝達速度（τ）をそれぞれ人手で設定する必要がある。人手によるネットワーク作成においては、作成者に対して設計データに関する専門的な知識が必要とされ、通常の不良解析技術者に容易に行うことが困難であった。また、複雑な回路構成における無数の電気的不良箇所の候補をもれなく総て抽出することも通常の不良解析技術者にとって困難な作業であった。従って、ネットワークを作成し、電気的不良箇所の候補を抽出しても、結果的に不良原因を究明することができる確率が低くなってしまい、精度の高い不良解析を行うことが難しかった。
【０００７】
本発明はこのような従来技術の問題点を解決するために成されたものであり、その目的は、効率よく、精度の高い不良解析を行うことができる半導体不良解析装置、半導体不良解析方法、及び半導体不良解析プログラムを格納した記録媒体を提供することである。
【０００８】
本発明の他の目的は、不良解析において使用するネットワークを効率的に精度良く形成することができる半導体不良解析装置、半導体不良解析方法、及び半導体不良解析プログラムを格納した記録媒体を提供することである。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の特徴は、集積回路のレイアウト構造を、レイアウト構造における電位測定箇所に配置された複数のノードと、ノード間を接続するラインと、ライン上に配置された電位伝達速度（τ）により表わしたネットワークを作成するネットワーク作成部と、当該ネットワークを用いて集積回路の回路動作をコンピュータ上で模擬する回路動作模擬部とを少なくとも有する半導体不良解析装置であり、ネットワーク作成部は、集積回路の各レイヤ別のレイアウト構造に基いてノードを設定するノード設定部と、レイヤ別のレイアウト構造、及びレイヤ間の接続順序の定義に基いて、ラインを設定するライン設定部と、レイヤ別の電位伝達係数に基いて、ライン上に電位伝達速度（τ）を設定する電位伝達速度（τ）設定部とを少なくとも具備する半導体不良解析装置であることである。
【００１０】
本発明の第１の特徴によれば、人手によらず、ノード、ライン、電位伝達速度（τ）を設定してネットワークを作成することができるため、ネットワーク作成時間を短縮することができる。また、集積回路の各レイヤ別のレイアウト構造、レイヤ間の接続順序の定義、レイヤ別の電位伝達係数などからなるＬＳＩデザインデータを有効に利用して、ネットワーク形成が行われるため、操作者の設計データに関する専門的技術レベル或いは不良解析技術レベルに左右されることなく、誰にでも簡単にネットワークを形成することができる。
【００１１】
本発明の第１の特徴において、ネットワーク作成部は、集積回路の各レイヤ別のレイアウト構造、及びレイヤ間の接続順序の定義に基いて、故障箇所となり得る部分に、ネットワーク上には存在しない寄生素子情報を抽出する寄生素子情報抽出部と、抽出された寄生素子情報に基いて、ノード間を接続する寄生ラインを設定、或いは電位伝達速度（τ）を変更する寄生ライン設定／τ変更部とを更に具備することが望ましい。
【００１２】
人手によらず、寄生素子情報の抽出及び設定を行うことができるため、ネットワーク作成時間をさらに短縮することができる。また、ＬＳＩデザインデータを有効に利用して、寄生素子情報の抽出及び設定が行われるため、操作者の技術レベルに左右されることなく、誰にでも簡単にネットワークを形成し、故障箇所となり得る部分に対して寄生素子情報を漏れなく抽出することができる。
【００１３】
なお、寄生素子情報には、総てのラインにおけるオープン性寄生素子情報、近接したノード間におけるショート性寄生素子情報、異なるレイヤに属するラインが交差する部分におけるショート性寄生素子情報が含まれることが望ましい。
【００１４】
本発明の第２の特徴は、集積回路のレイアウト構造を、レイアウト構造における電位測定箇所に配置された複数のノードと、ノード間を接続するラインと、ライン上に配置された電位伝達速度（τ）により表わしたネットワークを作成し、このネットワークを用いて集積回路の回路動作をコンピュータ上で模擬する半導体不良解析方法であって、ネットワークを作成する方法は、
（１）集積回路の各レイヤ別のレイアウト構造に基いて、レイアウト構造における電位測定箇所に配置されるノードを設定する第１ステップと、
（２）集積回路の各レイヤ別のレイアウト構造、及びレイヤ間の接続順序の定義に基いて、ノード間を接続するラインを設定する第２ステップと、
（３）各レイヤ別の電位伝達係数に基いて、ライン上に電位伝達速度（τ）を設定する第３ステップと
を少なくとも有する半導体不良解析方法であることである。
【００１５】
本発明の第２の特徴によれば、第１の特徴と同様に、人手によらず、ネットワークを作成することができるため、ネットワーク作成時間を短縮することができる。また、ＬＳＩデザインデータを有効に利用して、ネットワーク形成が行われるため、操作者の技術レベルに左右されることなく、誰にでも簡単にネットワークを形成することができる。
【００１６】
本発明の第２の特徴において、集積回路の各レイヤ別のレイアウト構造、及びレイヤ間の接続順序の定義に基いて、故障箇所となり得る部分に、ネットワーク上には存在しない寄生素子情報を抽出する第４ステップと、抽出された寄生素子情報に基いて、ノード間を接続する寄生ラインを設定、或いは電位伝達速度（τ）を変更する第５ステップとを更に有することが望ましい。
【００１７】
本発明の第３の特徴は、本発明の第２の特徴に示した半導体不良解析方法をコンピュータ上で実現する為の半導体不良解析プログラムを格納した記録媒体であることである。従って、本発明の第３の特徴によれば、第２の特徴と同様な作用効果を奏することができる。
【００１８】
【発明の実施の形態】
以下図面を参照して、本発明の実施の形態を説明する。本発明の実施の形態に係る半導体不良解析装置は、ネットワーク作成部と、回路動作模擬部とから構成されている。ネットワーク作成部は、集積回路のレイアウト構造を、レイアウト構造における主要な電位測定箇所に配置された複数のノードと、ノード間を接続するラインと、ライン上に配置された電位伝達速度（τ）により表わしたネットワークを作成する手段である。回路動作模擬部は、このネットワークを用いて集積回路の回路動作をコンピュータ上で模擬する手段である。
【００１９】
図１は、ネットワーク形成部の構成を示すブロック図である。ネットワーク形成部は、ネットワーク形成に必要なＬＳＩデザインデータを格納したデータ記憶部１と、不良解析プログラムなどを格納したプログラム記憶部２と、一連の不良解析処理を実行するための機能手段を備えた処理演算部３とから少なくとも構成されている。ＬＳＩデザインデータには、レイヤ別のレイアウト構造、レイヤ別の電位伝達係数、レイヤ間の接続順序の定義等が含まれる。レイヤ別の電位伝達係とは、配線層、コンタクト層、電極層、拡散層などの各レイヤ固有の電位の伝わり易さを示す係数である。数処理演算部３は、通常のコンピュータシステムの中央処理装置（ＣＰＵ）の一部を構成している。データ記憶部１及びプログラム記憶部２はＣＰＵの内部の主記憶装置で構成しても良く、このＣＰＵに接続された半導体ＲＯＭや半導体ＲＡＭなどの半導体メモリ、或いは磁気ディスク装置などの記憶装置で構成してもよい。
【００２０】
処理演算部３は、ＬＳＩデザインデータに基いて正常ネットワークを作成する正常ネットワーク形成部４と、この正常ネットワークに寄生素子情報が付加された不良ネットワークを形成する不良ネットワーク作成部５とを備えている。正常ネットワーク形成部４及び不良ネットワーク形成部５はそれぞれ専用のハードウェアで構成しても良く、通常のコンピュータシステムのＣＰＵを用いて、ソフトウェアで実質的に等価な機能を有する機能手段としてそれぞれを構成してもよい。
【００２１】
正常ネットワーク形成部４は、ノード設定部６と、ライン設定部７と、電位伝達速度（τ）設定部８とを備えている。ノード設定部６は、各レイヤ別のレイアウト構造における電位測定箇所を点として抽出し、これらの点をノードとして設定する機能を有する。電位測定箇所としては、トランジスタのソース、ドレイン、ゲートなどの各電極、配線の始点、終点、分岐点、曲り角、或いはコンタクトなどがある。この電位測定箇所は、操作者が任意に設定することができるものである。ライン設定部７は、レイヤ別のレイアウト構造、及びレイヤ間の接続順序の定義に基いて、所定のノード間を接続するラインを設定する機能を有し、ウェハ面に対して水平方向のラインを設定する機能と、垂直方向のラインを設定する機能をそれぞれ有している。電位伝達速度（τ）設定部８は、レイヤ別の電位伝達係数に基いて、各ラインごとに電位の伝わりやすさを示す電位伝達速度（τ）を設定する機能を有する。
【００２２】
不良ネットワーク形成部５は、寄生素子情報抽出部９と、寄生ライン設定／τ変更部１０とを備えている。寄生素子情報抽出部９は、各レイヤ別のレイアウト構造、及びレイヤ間の接続順序の定義に基いて、故障箇所となり得る部分に、正常ネットワーク上には存在しない寄生素子情報を抽出する機能を有する。寄生ライン設定／τ変更部１０は、抽出された寄生素子情報に基いて、正常ネットワークに対してノード間を接続する寄生ラインを設定、或いは電位伝達速度（τ）を変更する機能を有する。寄生素子情報抽出部９が抽出する寄生素子情報には、総てのラインにおけるオープン性寄生素子情報１１、近接したノード間におけるショート性寄生素子情報１２、異なるレイヤに属するラインが交差する部分におけるショート性寄生素子情報１３などが含まれる。
【００２３】
処理演算部３には、入出力制御部１４を介して、操作者からのデータや命令などの入力を受け付ける入力装置１５、或いは不良解析結果を出力する出力装置１６がそれぞれ接続されている。入力装置１５はキーボード、マウス、ライトペンまたはフロッピーディスク装置などで構成されている。また出力装置１６はディスプレイ装置やプリンタ装置などにより構成されている。
【００２４】
図１に示した処理演算部３で実行される各処理の入力データは、データ記憶部１に格納され、プログラム命令はプログラム記憶部２に格納される。そしてこれらのデータ及びプログラム命令は必要に応じてＣＰＵに読み込まれ、ＣＰＵの内部の処理演算部３によって、処理演算が実行されるとともに、各処理で発生した数値情報などのデータはＲＡＭや磁気ディスクなどのデータ記憶部１に格納される。例えば、ノードを設定するプログラム命令に対して、データ記憶部１からレイヤ別のレイアウト構造がＣＰＵ内に読み込まれる。そして、ノード設定部６により設定されたノードの位置情報、レイヤ情報などが、データ記憶部１に格納される。
【００２５】
ここで、ネットワーク形成部で形成されるネットワークについて説明する。図８は、ネットワークの最も単純な構成を示すブロック図である。図８に示すように、ネットワークは、ノードｋ及びノードｍと、ノードｋとノードｍの間を接続するライン２１と、ライン２１上に配置された電位伝達速度（τ）により表わされている。ノードｋ及びノードｍの時間ｔにおける電位を、それぞれＶｋ（ｔ）、Ｖｍ（ｔ）で示す。電位伝達速度（τ）は、ノードｋとノードｍの間の電位の伝わり易さを示し、ライン上に配置された電位伝達速度（τ）と、ラインにより接続されるＶｋ（ｔ）、Ｖｍ（ｔ）との関係は下式を満たす。
【００２６】
ｄＶｋ／ｄｔ＝（Ｖｍ（ｔ）−Ｖｋ（ｔ））／（１＋τ）
また、ネットワークを形成するためのＬＳＩデザインデータは、例えば、ＧＤＳ（Graphic Data System）ファイル形式などの標準的なファイル形式でデータ記憶部１に格納されている。ＧＤＳファイルは、ウェハ表面に水平方向のレイアウト情報をレイヤ別に保持しているが、垂直方向のレイアウト情報は保持していない。従って、ＧＤＳファイルの他に、レイヤ間の接続順序の定義がＬＳＩデザインデータに含まれる。レイヤ間の接続順序の定義は、隣り合うレイヤを列挙したデータからなり、その一例は次のとおりである。
【００２７】
（１）ＡＡ（活性化領域：Active Area）−ＣＤ（拡散層コンタクト   ：Contact to Diffusion）
（２）ＡＡ−ＧＣ（ゲート電極：Gate Conductor）
（３）ＣＤ−Ｍ０（第０配線層：Metal0）
（４）ＧＣ−ＣＧ（ゲートコンタクト：Contact to Gate）
（５）ＣＧ−Ｍ０
（６）Ｍ０−Ｖ１（第１ヴィア：Via1）
（７）Ｖ１−Ｍ１（第１配線層：Metal1）
（８）Ｍ１−Ｖ２（第２ヴィア：Via2）
（９）Ｖ２−Ｍ２（第２配線層：Metal2）
図７は、このレイヤ間の接続順序の定義により形成される垂直方向のレイアウト構造の一例を示す。図７中の記号と数字は、上記のレイヤ間の接続順序の定義内の記号と数字にそれぞれ対応している。
【００２８】
次に、図１に示したネットワーク形成部によるネットワーク作成方法について、図２乃至図６を参照して説明する。図２は、図１に示したネットワーク形成部による不良ネットワーク形成方法を示すフローチャートである。
【００２９】
（イ）まず、ステップＳ０１において、レイヤ別のレイアウト構造に基いて、電位測定箇所にノードを設定する。図３は、ＣＭＯＳインバータのレイアウト構造、及びノード設定位置を示すレイアウト図である。ノードは、図３中の点線で囲んだ領域にのみ設定し、○印はノードを示している。また、各ノードに付されている２つ数字は、ノードの座標を示す。例えば、メントール・グラフィックス（Mentor Graphics）社製のキャリバー（Caliber）を用いることで、ノード設定位置の座標情報とレイヤ情報をＧＤＳファイルから直接抽出することが可能である。
【００３０】
ノード１及びノード３は、第１配線層（Ｍ１）の始点及び終点にそれぞれ設定されたノードである。ノード９は、第０配線層（Ｍ０）の分岐点に配置されたノードであり、ノード８は、ゲート電極（ＧＣ）の曲り角に配置されたノードである。ノード２は、第１配線層（Ｍ１）と第０配線層（Ｍ１）間の第１ヴィア（Ｖ１）に配置されたノードである。ノード５、６は、活性化領域（ＡＡ）と第０配線層（Ｍ０）間の拡散コンタクト（ＣＤ）に配置されたノードである。ノード７は、ゲート電極（ＧＣ）と第０配線層（Ｍ０）間のゲートコンタクト（ＣＧ）に配置されたノードである。ノード設定位置の座標情報、レイヤ情報、及びトランジスタフラグからなるノード情報をまとめたものを表１に示す。なお、レイヤ情報は、そのノードにパターンが存在する総てのレイヤ名からなる情報である。また、トランジスタフラグは、そのノードがトランジスタに属するか否か、またトランジスタに属する場合にゲート、ソース、ドレインのいずれの電極に属するのかを示す情報である。いずれの情報もＧＤＳファイルから直接抽出することが可能である。
【００３１】
【表１】
0003640884.tif 000002
また、各レイヤが配線、コンタクト、トランジスタのいずれの区分に属しているかを予め対応させておく。表２は、その一例を示すものである。この区分に基き、レイアウトパターンに区分ごとに異なる色或いはハッチングなどを付すことで、レイアウト構造を理解しやすくすることができる。また、配線とコンタクト、及びコンタクトとトランジスタの接続は許容し、配線同士の接続を禁止する禁止則をこの区分に基いて定義することも可能である。
【００３２】
【表２】
0003640884.tif 000003
（ロ）次に、ステップＳ０２において、レイヤ別のレイアウト構造に基いて、水平方向のノード接続情報を抽出する。例えば、第１配線層（Ｍ１）のレイアウト構造に基いて、ノード１−２、ノード２−３の間にそれぞれ接続情報が抽出され、第０配線層（Ｍ０）のレイアウト構造に基いて、ノード２−５の間の接続情報が抽出される。
【００３３】
（ハ）次に、ステップＳ０３において、このレイヤ別のノード接続情報に基いて、水平方向のラインを設定する。例えば、ノード１−２、ノード２−３、ノード２−５の間にそれぞれ水平方向のラインを設定する。
【００３４】
（ニ）次に、ステップＳ０４において、異なるレイヤに属するラインが交差する部分に接続の記述があるか否かを判定する。即ち、レイヤ間の接続順序の定義に基いて、ノードの垂直方向の接続情報の有無を確認する。例えば、表１において、ノード２（５５，５）には、第０配線層（Ｍ０）、第１ヴィア（Ｖ１）、第１配線層（Ｍ１）の３つのレイヤのパターンが存在する。そして、レイヤ間の接続順序の定義、及び表２に示した区分を参照すると、第０配線層（Ｍ０）−第１ヴィア（Ｖ１）、第１ヴィア（Ｖ１）−第１配線層（Ｍ１）の接続関係が許容されることから、異なるレイヤに属するラインが交差するノード２において、Ｍ０−Ｖ１−Ｍ１の順番で垂直方向の接続の記述があることになる。
【００３５】
接続の記述がない場合（ステップＳ０４においてＮＯ）、ステップＳ０５へ進む。接続の記述がある場合（ステップＳ０４においてＹＥＳ）、ステップＳ０７へ進む。まず、ステップＳ０５へ進んだ場合について説明する。
【００３６】
（ホ）ステップＳ０５において、交差するラインが属するレイヤが不良要因となり得る、つまり隣接したレイヤに属するラインであるか否かを判定する。不良要因となる可能性が低い、離れたレイヤに属するライン同士の交差である場合（ステップＳ０５においてＮＯ）、寄生素子情報とはならないので、この交差部分の情報は破棄する。隣接するレイヤに属するライン同士の交差である場合（ステップＳ０５においてＹＥＳ）、ステップＳ０６へ進む。ステップＳ０６において、このライン交差部分からショート性の寄生素子情報を抽出する。
【００３７】
ここで、例えば、隣接するレイヤとしては、活性化領域（ＡＡ）と第０配線層（Ｍ０）、第０配線層（Ｍ０）と第１配線層（Ｍ０）などが考えられ、離れたレイヤとしては、活性化領域（ＡＡ）と第１配線層（Ｍ１）などが考えられる。
【００３８】
（へ）次に、ステップＳ０４の判定において、交差部分に接続の記述があると判断した場合（ステップＳ０７へ進んだ場合）について説明する。ステップＳ０７において、この交差部分に垂直方向のラインを設定する。図４は、図３に示したノード２における垂直方向のラインを示す断面図である。ステップＳ０４において抽出されたＭ０−Ｖ１−Ｍ１の順番で垂直方向の接続情報に基いて、ノード２における垂直方向のレイアウト構造を抽出することが可能である。
【００３９】
図５は、活性化領域（ＡＡ）、第０配線層（Ｍ０）、第１配線層（Ｍ１）のそれぞれのパターン（ライン）が重なり、拡散層コンタクト（ＣＤ）、第１ヴィア（Ｖ１）を介して垂直方向に接続されている場合の平面図（図５（ａ））及び断面図（図５（ｂ））をそれぞれ示す。図５に示すように、各レイヤのラインが単に重なっている場合であっても、ラインが交差する場合と同様に、表１に示したノードのレイヤ情報、レイヤ間の接続順序の定義などに基いて、異なるレイヤにおいて、ノードの垂直方向の接続情報の有無を確認し、ノードに垂直方向のラインを設定する。
【００４０】
具体的には、ノードＢは、Ｍ０、Ｖ１、Ｍ１のレイヤ情報を有しているため、Ｍ０−Ｖ１−Ｍ１の順序で垂直方向の接続情報が抽出され、ノードＢにおいて、Ｍ０とＭ１間を接続する垂直方向のラインが設定される。同様に、ノードＡにおいても、ＡＡ、ＣＤ、Ｍ０のレイヤ情報からＡＡ−ＣＤ−Ｍ０の接続情報が得られ、ＡＡとＭ０を接続する垂直方向のラインが設定される。
【００４１】
（ト）次に、各レイヤ別の電位伝達係数に基いて、設定された水平方向・垂直方向の総てのラインに対して、電位伝達度（τ）を設定する。通常、電位伝達係数の値は配線抵抗係数を示し、配線抵抗係数は各レイヤ別に一定である。即ち、各レイヤを構成する配線材料の抵抗係数は、そのレイヤ内で均一である。従って、予め、この各レイヤ別の電位伝達係数を定義しておき、この電位伝達係数にラインの長さを乗じることで、ラインの電位伝達速度（τ）を設定することができる。
【００４２】
また、活性化領域（ＡＡ）に形成されたトランジスタにおいて、ソースとドレインにそれぞれ設定されたノードの間の接続するラインの電位伝達速度（τ）は、ゲート電極（ＧＣ）の電位状態、つまりトランジスタのオン／オフ状態により２通りで変化する。従って、トランジスタのしきい値電圧と、２種類の電位伝達速度（τ）を設定する。また、ソース−ドレイン間のラインの電位伝達速度（τ）は、トランジスタのレイアウト構造に基いて、チャネル幅、長さなどから算出することが可能である。各レイヤ別の電位伝達係数の定義の一例を以下に示す。
【００４３】
第０配線層（Ｍ０）      ：２
第１配線層（Ｍ１）     ：１
ゲート電極（ＧＣ）     ：１０
第１ヴィア（Ｖ１）     ：７
トランジスタ           ：ゲートしきい値、  τ１、  τ２
トランジスタ           ：５、１００００、１
表３は、水平方向のノード接続情報（ライン情報）と電位伝達速度（τ）情報を組合わせたものである。ここで、ノード５とノード６を接続するラインは、ソース−ドレイン間のラインであるため、属するレイヤは活性化領域（ＡＡ）である。また、電位伝達速度（τ）は、ノード８の電位（Ｖ（ｔ））が５の前後で、１００００と１の２種類が設定されている。
【００４４】
【表３】
0003640884.tif 000004
以上のステップを経て、ノード、水平方向・垂直方向のライン、電位伝達速度（τ）を設定することができ、正常ネットワーク１８を形成することができる。図６は、図３に示したＣＭＯＳインバータのレイアウト構造の点線で囲んだ部分の正常ネットワークを示すブロック図である。正常ネットワークにおいて、各ノードには、ノードの座標、そのノードにパターンが存在するレイヤの情報が含まれている。また、各ラインには、電位伝達速度（τ）が設定されている。図６において、ライン上に四角で囲んだ数字が電位伝達速度（τ）を示す。また、ノード８からノード５−６間ラインへ向けられている矢印は、ノード５−６間の電位伝達速度（τ）がノード８の電位（Ｖ（ｔ））により、変化することを示している。
【００４５】
（チ）次に、各レイヤ別のレイアウト構造、及びレイヤ間の接続順序の定義に基いて、故障箇所となり得る部分に、正常ネットワーク上には存在しない各種の寄生素子情報を抽出する。即ち、ステップＳ０９において、水平方向、垂直方向の全ラインに対して、オープン性の寄生素子情報を抽出する。そして、ステップＳ１０において、同一レイヤにおいて、接続関係に無いノード間の距離が所定のしきい値よりも小さい場合、これらのノードの間の絶縁部にショート性の寄生素子情報を抽出する。
【００４６】
ここで、ラインに対するオープン性寄生素子とは、配線層におけるノード間を接続する配線のオープン不良、隣接する配線層間を接続するヴィア、ゲート電極／拡散層に接続するコンタクトのオープン不良などを示す。また、ノード間の絶縁部におけるショート性寄生素子は、デザインルール（スペースルール）違反の有無に係らず、光近接効果、ダスト、パターン段差などのプロセス起因によりショートする可能性が高い近接したパターン部分におけるショート不良を示す。
【００４７】
（リ）次に、ステップＳ０６、Ｓ０９、Ｓ１０においてそれぞれ抽出された、３種類の寄生素子情報に基いて、ステップＳ１１において、正常ネットワークに対してノード間を接続する寄生ラインを設定、或いは電位伝達速度（τ）を変更する。即ち、まず、抽出された寄生素子の位置に近いノードをノードの位置情報から検索する。そして、ライン情報を参照して、先に検索したノードの接続情報を調査する。寄生素子（不良）を設定する適切なラインが見つかれば、そのラインに不良を設定（τ変更）する。適切なラインが見つからなければ、ノード間にラインを新たに設定（寄生ライン設定）する。
【００４８】
具体的には、総てのラインに対するオープン性寄生素子情報に基いて、正常ネットワークに既存のライン上の電位伝達速度（τ）の値を大きくすることで、オープン不良を寄生素子として設定する。正常ネットワーク上のラインにおける不良を設定するため、新たなラインを設定する必要はない。また、近接ノード間のショート性寄生素子情報に基いて、寄生素子の位置に近い接続関係に無いノードの間に寄生ラインを設定する。この寄生ライン上の電位伝達速度（τ）は、レイヤ別の電位伝達係数情報に従って算出される。さらに、交差ライン間のショート性寄生素子情報に基いて、ラインが交差する部分のノードに垂直方向の寄生ラインを設定する。この寄生ライン上の電位伝達速度（τ）は、レイヤ別の電位伝達係数情報に従って算出される。
【００４９】
以上のステップを経て、ＬＳＩデザインデータに基いて正常ネットワークを作成し、さらに寄生素子情報を付加した不良ネットワークを形成することができる。なお、正常ネットワーク１８は、１つのＬＳＩデザインデータに対して１つだけ形成されるが、不良ネットワーク１９は、ステップＳ０６、Ｓ０９、Ｓ１０において抽出された寄生素子情報の数だけ形成される。
【００５０】
図９は、本発明の実施の形態に係る半導体不良解析方法の全体の流れを示すフローチャートである。点線で囲んだ部分２２が図２に示したネットワーク形成方法を示す。即ち、本発明の実施の形態に係る半導体不良解析装置におけるネットワーク形成部の動作が点線で囲んだ部分２２に対応し、回路動作模擬部の動作がその他の部分に対応している。
【００５１】
（１）上述したように、まず、ステップＳ２１において、ＬＳＩデザインデータを用いて、正常な回路動作を模擬するための正常ネットワークの作成、及び寄生素子情報２３の抽出を行う。そして、この正常ネットワークに寄生素子情報２３を付加して不良ネットワーク２４を形成する。
【００５２】
（２）次に、ステップＳ２２において、予め用意されたテストパターン、テスト条件に従って、不良ネットワークを用いて集積回路の回路動作をコンピュータ上で模擬（シミュレーション）し、不良ネットワークにおける各ノードの電位変化を計算する。電位変化の計算結果はタイミングチャート２５として出力される。
【００５３】
（３）最後に、ステップＳ２３において、このタイミングチャート２５と不良チップの実際に不良条件に基いて、不良現象を引き起こす原因となる電気的不良箇所の候補２６をリストアップする。
【００５４】
本発明の実施の形態に係る半導体不良解析方法を実現するためのプログラムは、コンピュータ読み取り可能な記録媒体に格納することができる。この記録媒体は、図１に示したプログラム記憶部２として用いる、あるいはプログラム記憶部２に読み込ませ、このプログラムにより処理演算部３における種々の作業を所定の処理手順に従って実行することができる。ここで、記録媒体には、例えばＲＯＭ、ＲＡＭ等の半導体メモリ、磁気ディスク、光ディスク、磁気テープ等のプログラムを記録することできる記録媒体が含まれる。
【００５５】
図１０は、これらの記録媒体に格納されたプログラムを読み取り、そこに記述された手順に従って、半導体不良解析プログラムを実現するコンピュータシステムからなる半導体不良解析装置９０の一例を示す外観図である。この半導体不良解析装置９０の本体前面には、フロッピーディスクドライブ９１、及びＣＤ−ＲＯＭドライブ９２が設けられており、磁気ディスクとしてのフロッピーディスク９３または光ディスクとしてのＣＤ−ＲＯＭ９４を各ドライブ入り口から挿入し、所定の読み出し操作を行うことにより、これらの記録媒体に格納されたプログラムをシステム内にインストールすることができる。また、所定のドライブ装置９７を接続することにより、例えばゲームパックなどに使用されている半導体メモリとしてのＲＯＭ９５や、磁気テープとしてのカセットテープ９６を用いることもできる。
【００５６】
以上説明したように、本発明の実施の形態によれば、人手によらず、コンピュータを用いてノード、ライン、電位伝達速度（τ）を設定して正常ネットワークを作成し、寄生素子情報の抽出及び寄生素子の設定を行うことができるため、不良ネットワーク作成時間を短縮することができる。また、ＬＳＩデザインデータに含まれるレイヤ別のレイアウト構造などの情報を有効に利用して、ネットワーク形成、寄生素子情報抽出及び寄生素子設定が行われるため、操作者の設計データに関する専門的技術レベル、或いは不良解析技術レベルに左右されることなく、誰にでも簡単にネットワークを形成し、故障箇所となり得る部分に対して寄生素子情報を漏れなく抽出することができる。従って、今後、更に進む集積回路の大規模化、回路構成の複雑化、研究開発期間の短縮化などに対応することができる簡易、迅速、且つ高精度な半導体不良解析手段を提供することができる。
【００５７】
【発明の効果】
以上説明したように本発明によれば、効率よく、精度の高い不良解析を行うことができる半導体不良解析装置、半導体不良解析方法、及び半導体不良解析プログラムを格納した記録媒体を提供することができる。
【００５８】
また本発明によれば、不良解析において使用するネットワークを効率的に精度良く形成することができる半導体不良解析装置、半導体不良解析方法、及び半導体不良解析プログラムを格納した記録媒体を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体不良解析装置の一部分（ネットワーク形成部）の構成を示すブロック図である。
【図２】図１に示したネットワーク形成部による不良ネットワーク形成方法を示すフローチャートである。
【図３】ＣＭＯＳインバータを構成する各レイヤのレイアウト構造及びノード設定位置を示す平面図である。
【図４】図３に示したノードの内、ノード２に設定された垂直方向のラインを含む垂直方向のレイアウト構造及びノード設定位置を示す断面図である。
【図５】図５（ａ）は、異なるレイヤに属するパターンが重なり、ノード設定位置において各パターンが垂直方向に接続されている場合の水平方向のレイアウト構造を示す平面図である。図５（ｂ）は、垂直方向に接続されているノード設定位置における垂直方向のレイアウト構造を示す断面図である。
【図６】図３に示したＣＭＯＳインバータを構成する各レイヤのレイアウト構造の正常ネットワークを示すブロック図である。
【図７】レイヤ間の接続順序の定義により形成される垂直方向のレイアウト構造の一例を示す断面図である。
【図８】最も単純な構成を有するネットワークを示すブロック図である。
【図９】本発明の実施の形態に係る半導体不良解析方法の全体の流れを示すフローチャートである。
【図１０】本発明の実施の形態に係る半導体不良解析プログラムを格納した記録媒体に格納されたプログラムを読み取り、そこに記述された手順に従って、半導体不良解析プログラムを実現するコンピュータシステムからなる半導体不良解析装置の一例を示す外観図である。
【符号の説明】
１    データ記憶部
２    プログラム記憶部
３    処理演算部
４    正常ネットワーク形成部
５    不良ネットワーク形成部
６    ノード設定部
７    ライン設定部
８    電位伝達速度（τ）設定部
９    寄生素子情報抽出部
１０    寄生ライン設定／τ変更部
１１    全ラインにおけるオープン性寄生素子
１２    近接ノード間のショート性寄生素子
１３    交差ライン間のショート性寄生素子
１４    入出力制御部
１５    入力装置
１６    出力装置
１８    正常ネットワーク
１９、２４    不良ネットワーク
２１    ライン
２３    寄生素子情報
２５    タイミングチャート
２６    不良箇所候補のリスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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