(57)【特許請求の範囲】
【請求項１】
アナログ入力信号の正側電圧、基準電圧の負側電圧にそれぞれ一方の端子が第１、第２のスイッチを介して接続され、他方側の端子が共通に接続された第１、第２の容量と、基準電圧の正側電圧、アナログ入力信号の負側電圧にそれぞれ一方の端子が第３、第４のスイッチを介して接続され、他方側の端子が共通に接続された第３、第４の容量と、前記第１、第２の容量の共通接続端子、前記第３、第４の容量の共通接続端子にそれぞれ接続され、各々入出力端子間に第５、第６のスイッチが接続された第１、第２のインバータと、前記第１のインバータの入力端子と第２のインバータの出力端子間、前記第２のインバータの入力端子と第１のインバータの出力端子間にそれぞれ接続された第７、第８のスイッチと、前記第１の容量と第４の容量の間、前記第２の容量と第３の容量の間にそれぞれ接続された第９、第１０のスイッチとを含み、第１の動作モードにおいて前記第９、第１０のスイッチを除くすべてのスイッチをオンし、第２の動作モードにおいて前記第９、第１０のスイッチをオン、残りのスイッチをオフし、第３の動作モードにおいて前記第７乃至第１０のスイッチをオンし、前記第１乃至第６のスイッチをオフすることによって前記第１、第２のインバータの出力からアナログ入力信号と基準電圧との比較結果を出力することを特徴とする電圧比較回路。
【請求項２】
前記第７、第８のスイッチにそれぞれ直列に第５、第６の容量を接続したことを特徴とする請求項１に記載の電圧比較回路。
【請求項３】
前記第１の動作モード、第２の動作モード、第３の動作モードを繰り返し行い、その都度、前記第１、第２のインバータの出力からアナログ入力信号と基準電圧の比較結果を出力することを特徴とする請求項１又は２のいずれか１項に記載の電圧比較回路。
【請求項４】
前記第２の動作モードにおいて前記第９、第１０のスイッチをオンし、前記第１の容量と第４の容量の直列回路、前記第２の容量と第３の容量の直列回路を並列接続することによって、アナログ入力信号の同相電圧、基準電圧の同相電圧を除去することを特徴とする請求項１乃至３のいずれか１項に記載の電圧比較回路。
【請求項５】
前記第１及び第２のインバータの電源入力と電源間に定電流回路が挿入されていることを特徴とする請求項１乃至４のいずれか１項に記載の電圧比較回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速Ａ／Ｄ変換器等に用いられるチョッパ型の電圧比較回路に関するものである。
【０００２】
【従来の技術】
従来、本願発明者等は、このような電圧比較回路として、特許第３１０５８６２号公報でインバータを用いたチョッパ型の電圧比較回路を提案している。以下、図７〜図１０を参照しながら同公報の電圧比較回路について説明する。図７は同公報の電圧比較回路、図８（ａ）、（ｂ）、（ｃ）はそれぞれ図７の電圧比較回路の入力サンプリングモード、増幅モード、ラッチモードにおける動作状態を示す。また、図９は各モード時における各スイッチの動作を示すタイムチャートである。図中１０１〜１０８はスイッチ、１１０，１１１，１１４，１１５は容量、１１２，１１３はインバータである。また、Ｖｉｐはアナログ入力信号の正側電圧、Ｖｉｎはアナログ入力信号の負側電圧、Ｖｒｐは基準電圧の正側電圧、Ｖｒｎは基準電圧の負側電圧である。
【０００３】
まず、入力サンプリングモードの場合、図８（ａ）及び図９に示すようにスイッチ１０１，１０２，１０５，１０６，１０７，１０８をオンにし、スイッチ１０３，１０４をオフにする。これによってアナログ入力信号の正側電圧Ｖｉｐとインバータ１１２のロジカルスレッショルド電圧ＶＬＴ１１２の差が容量１１０に蓄積され、アナログ入力信号の負側電圧Ｖｉｎとインバータ１１３のロジカルスレッショルド電圧ＶＬＴ１１３の差が容量１１１に蓄積される。
【０００４】
増幅モードでは、図８（ｂ）及び図９に示すようにスイッチ１０３，１０４をオンにし、スイッチ１０１，１０２，１０５，１０６，１０７，１０８をオフにする。これによって、インバータ１１２はアナログ入力信号の正側電圧Ｖｉｐと基準電圧の正側電圧Ｖｒｐの差分を増幅し、インバータ１１３はアナログ入力信号の負側電圧Ｖｉｎと基準電圧の負側電圧Ｖｒｎとの差を増幅して、それぞれ出力Ｖｏ１，Ｖｏ２を発生する。
【０００５】
次に、ラッチモードになると図８（ｃ）及び図９に示すようにスイッチ１０３，１０４，１０７，１０８をオンにし、スイッチ１０１，１０２，１０５，１０６をオフにする。これによってインバータ１１２，１１３は容量１１４，１１５を介して正帰還がかけられるのでフリップフロップとして動作する。この時、アナログ入力信号の正側電圧Ｖｉｐと基準電圧の正側電圧Ｖｒｐの差と、アナログ入力信号の負側電圧Ｖｉｎと基準電圧の負側電圧Ｖｒｎの差から生じる、インバータ１１２，１１３の出力振幅のアンバランスが拡大されて、最終的に図１０に示すインバータの入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの伝達特性において、一方のインバータの出力電圧が電源電圧ＶＤＤに近いＡまで変化し、他方のインバータの出力電圧が接地電圧ＶＥに近いＣまで変化して、アナログ入力信号と基準電圧との大小が判別される。
【０００６】
ここで、容量１１０の静電容量をＣ１１０、容量１１０に蓄積される電荷をＱＣ１１０、容量１１１の静電容量をＣ１１１、容量１１１に蓄積される電荷をＱＣ１１１とすると、サンプリングモードで各々の容量に蓄積される電荷は、
ＱＣ１１０＝Ｃ１１０（Ｖｉｐ−ＶＬＴ１１２）  …（１）
ＱＣ１１１＝Ｃ１１１（Ｖｉｎ−ＶＬＴ１１３）  …（２）
となる。ＶＬＴ１１２，ＶＬＴ１１３はそれぞれインバータ１１２，１１３のロジカルスレッショルド電圧である。
【０００７】
また、インバータの１１２の入力端子の電圧をＶｇ１１２、インバータ１１３の入力端子の電圧をＶｇ１１３とすると、増幅モードの各々のインバータの入力端子の電圧は、サンプリングモードで容量に蓄積された電荷は増幅モードにおいても保存されているので、
0003616353.tif 000002
となる。
【０００８】
更に、アナログ入力信号の正側電圧Ｖｉｐ、負側電圧Ｖｉｎをアナログ入力信号の同相電圧Ｖｉｃを基準とした正負のアナログ入力信号Ｖｉで表わし、基準電圧の正側電圧Ｖｒｐ、負側電圧Ｖｒｎを基準電圧の同相電圧Ｖｒｃを基準とした正負の基準電圧Ｖｒで表わすと、
Ｖｉｐ＝Ｖｉｃ＋Ｖｉ  …（５）
Ｖｉｎ＝Ｖｉｃ−Ｖｉ  …（６）
Ｖｒｐ＝Ｖｒｃ＋Ｖｒ  …（７）
Ｖｒｎ＝Ｖｒｃ−Ｖｒ  …（８）
となる。
【０００９】
そこで、これらの（５）〜（８）式を（３）、（４）式に代入すると、
0003616353.tif 000003
となる。
【００１０】
Ｖｇ１１２とＶｇ１１３との差をとれば、アナログ入力信号の同相電圧Ｖｉｃと基準電圧の同相電圧Ｖｒｃとの差はキャンセルされるが、増幅モードでは容量１１０と容量１１１は電荷の再分配を行わないので、インバータ１１２，１１３の入力端子には、各々のインバータのロジカルスレッショルド電圧を基準としたアナログ入力信号Ｖｉと基準電圧Ｖｒとの差と、アナログ入力信号の同相電圧Ｖｉｃと基準電圧の同相電圧Ｖｒｃとの差が印加される。
【００１１】
【発明が解決しようとする課題】
このように従来の平衡型電圧比較回路では、アナログ入力信号と基準電圧との差分以外にアナログ入力信号の同相電圧と基準電圧の同相電圧との差までがインバータの入力端子に加えられるため、アナログ入力信号の同相電圧と基準電圧の同相電圧の差が大きくなると、インバータの出力が飽和してしまう。そのため、インバータ１１２，１１３の出力電圧にアンバランスが生じることができなくなり、ラッチモードでアナログ入力信号Ｖｉと基準電圧Ｖｒとの大小が判別できなくなってしまう。
【００１２】
電圧比較回路で用いられるインバータが出力振幅に制限の無い理想的なものである場合は、アナログ入力信号の同相電圧と基準電圧の同相電圧の差がインバータの入力に加えられても出力が飽和することが無いため、ラッチモードでインバータの出力差を増幅し、正常にアナログ入力信号と基準電圧との大小の判定を行うことができる。しかしながら、実際のインバータはインバータの出力振幅が有限であるため、アナログ入力信号の同相電圧と基準電圧の同相電圧との差が大きくなるとインバータの出力が飽和してしまい、インバータの出力差が無くなるため、ラッチモードで正常にアナログ入力信号と基準電圧との大小の判定を行う事ができなくなるという問題があった。
【００１３】
本発明は、上記先願発明を更に改良し、アナログ入力信号と基準電圧の同相電圧をキャンセルすることにより、正常にアナログ入力信号と基準電圧との大小判定を行うことが可能な電圧比較回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明は、上記目的を達成するため、アナログ入力信号の正側電圧、基準電圧の負側電圧にそれぞれ一方の端子が第１、第２のスイッチを介して接続され、他方側の端子が共通に接続された第１、第２の容量と、基準電圧の正側電圧、アナログ入力信号の負側電圧にそれぞれ一方の端子が第３、第４のスイッチを介して接続され、他方側の端子が共通に接続された第３、第４の容量と、前記第１、第２の容量の共通接続端子、前記第３、第４の容量の共通接続端子にそれぞれ接続され、各々入出力端子間に第５、第６のスイッチが接続された第１、第２のインバータと、前記第１のインバータの入力端子と第２のインバータの出力端子間、前記第２のインバータの入力端子と第１のインバータの出力端子間にそれぞれ接続された第７、第８のスイッチと、前記第１の容量と第４の容量の間、前記第２の容量と第３の容量の間にそれぞれ接続された第９、第１０のスイッチとを含み、第１の動作モードにおいて前記第９、第１０のスイッチを除くすべてのスイッチをオンし、第２の動作モードにおいて前記第９、第１０のスイッチをオン、残りのスイッチをオフし、第３の動作モードにおいて前記第７乃至第１０のスイッチをオンし、前記第１乃至第６のスイッチをオフすることによって前記第１、第２のインバータの出力からアナログ入力信号と基準電圧との比較結果を出力することを特徴とする。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１６】
（第１の実施形態）
図１は本発明の電圧比較回路の第１の実施形態の構成を示す回路図である。また、図２（ａ）〜（ｃ）は図１の電圧比較回路の入力サンプリングモード、増幅モード、ラッチモードにおけるスイッチの動作状態を示す図、図３は各モードにおける各スイッチの動作状態を示すタイムチャートである。図中１〜１０はそれぞれ動作モードに応じてオン、オフするスイッチ、１１〜１４はそれぞれ容量、２１，２２は一対のインバータである。また、Ｖｉｐはアナログ入力信号の正側電圧、Ｖｉｎはアナログ入力信号の負側電圧、Ｖｒｎは基準電圧の負側電圧、Ｖｒｐは基準電圧の正側電圧である。
【００１７】
スイッチ１はアナログ入力信号の正側電圧Ｖｉｐと容量１１の間、スイッチ２はアナログ入力信号の負側電圧Ｖｉｎと容量１２の間、スイッチ３は基準電圧の負側電圧Ｖｒｎと容量１３の間、スイッチ４は基準電圧の正側電圧Ｖｒｐと容量１４の間に接続されている。容量１１と容量１３、容量１４と容量１２のスイッチとは反対側端子はそれぞれ共通に接続されている。
【００１８】
スイッチ５はインバータ２１の入出力端子間、スイッチ６はインバータ２２の入出力端子間、スイッチ７はインバータ２１の入力端子とインバータ２２の出力端子間、スイッチ８はインバータ２１の出力端子とインバータ２２の入力端子間に接続されている。また、スイッチ９はスイッチ１と容量１１の接続点とスイッチ２と容量１２の接続点との間、スイッチ１０はスイッチ３と容量１３の接続点とスイッチ４と容量１４の接続点との間に接続されている。
【００１９】
次に、本実施形態の具体的な動作を図１乃至図３を参照しながら詳細に説明する。図１の電圧比較回路の動作は図２（ａ）、（ｂ）、（ｃ）に示すように入力サンプリングモード、増幅モード、ラッチモードに分けられる。以下、各モード毎に動作を説明する。
【００２０】
まず、入力サンプリングモードの場合、図２（ａ）及び図３に示すようにスイッチ１，２，３，４，５，６，７，８をオンにし、スイッチ９，１０をオフにする。これによってアナログ入力信号の正側電圧Ｖｉｐとインバータ２１のロジカルスレッショルド電圧ＶＬＴ１の差が容量１１に蓄積され、基準電圧の負側電圧Ｖｒｎとインバータ２１のロジカルスレッショルド電圧ＶＬＴ１の差が容量１３に蓄積される。また、アナログ入力信号の負側電圧Ｖｉｎとインバータ２２のロジカルスレッショルド電圧ＶＬＴ２の差が容量１２に蓄積され、基準電圧の正側電圧Ｖｒｐとインバータ２２のロジカルスレッショルド電圧ＶＬＴ２の差が容量１４に蓄積される。
【００２１】
ここで、ロジカルスレッショルド電圧は図１０に示す伝達特性において入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとが等しくなる点Ｂの電圧を示し、それぞれのインバータにおいて固有の値を持つ電圧であって、具体的にはインバータの入出力間を短絡したとき出力されるものである。
【００２２】
次に、増幅モードになると、図２（ｂ）及び図３に示すようにスイッチ９，１０をオンにし、スイッチ１，２，３，４，５，６，７，８をオフにする。これによって、容量１１と容量１２は直列に接続され、この直列回路に同じく直列に接続された容量１３，１４が並列に接続される。これによって、容量１１，１２，１３，１４の蓄積電荷が再分配され、インバータ２１，２２の入力端子間に、同相電圧の除去されたアナログ入力信号と、同相電圧の除去された基準電圧との差が現われる。この時、インバータ２１は入力端子のロジカルスレッショルド電圧ＶＬＴ１からの電位変動を増幅し、インバータ２２は入力端子のロジカルスレッショルド電圧ＶＬＴ２からの電位変動を増幅して、それぞれ出力Ｖｏ１，Ｖｏ２を発生する。
【００２３】
次いで、ラッチモードになると図２（ｃ）及び図３に示すようにスイッチ７，８，９，１０をオンにし、スイッチ１，２，３，４，５，６をオフにする。これによってインバータ２１，２２は正帰還がかけられるのでフリップフロップとして動作する。この時、アナログ入力信号の正側電圧Ｖｉｐと負側電圧Ｖｉｎの差動電圧と、基準電圧の正側電圧Ｖｒｐと負側電圧Ｖｒｎの差動電圧との違いから生じる、インバータ２１，２２の出力振幅のアンバランスが拡大されて、最終的に図１０に示すインバータの入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの伝達特性において、一方のインバータの出力電圧が電源電圧ＶＤＤに近いＡまで変化し、他方のインバータの出力電圧が接地電圧ＶＥに近いＣまで変化して、アナログ入力信号と基準電圧との大小が判別される。以下、入力サンプリングモード、増幅モード、ラッチモードを繰り返し行い、その都度、アナログ入力信号と基準電圧との大小の判別を行う。
【００２４】
ここで、本実施形態において、アナログ入力信号と基準電圧のそれぞれの同相電圧を除去し、アナログ入力信号と基準電圧との大小の判別に影響を与えない原理について式を用いて説明する。
【００２５】
まず、容量１１の静電容量をＣ１１、容量１１に蓄積される電荷をＱＣ１１、容量１２の静電容量をＣ１２、容量１２に蓄積される電荷をＱＣ１２、容量１３の静電容量をＣ１３、容量１３に蓄積される電荷をＱＣ１３、容量１４の静電容量Ｃ１４、容量１４に蓄積される電荷をＱ１４とすると、サンプリングモードで各々の容量に蓄積される電荷は、
ＱＣ１１＝Ｃ１１（Ｖｉｐ−ＶＬＴ１）  …（１１）
ＱＣ１２＝Ｃ１２（Ｖｉｎ−ＶＬＴ２）  …（１２）
ＱＣ１３＝Ｃ１３（Ｖｒｎ−ＶＬＴ１）  …（１３）
ＱＣ１４＝Ｃ１４（Ｖｒｐ−ＶＬＴ２）  …（１４）
となる。
【００２６】
インバータ２１の入力端子とインバータ２２の入力端子間の電圧差をＶｄとすると、増幅モードの電圧差Ｖｄはサンプリングモードで容量に蓄積された電荷は増幅モードにおいても保存されているので、容量１１，１２，１３，１４に蓄積された電荷の再分配を行うと、
【００２７】
【数１】
0003616353.tif 000004
となる。ここで、サンプリング容量Ｃ１１，Ｃ１２，Ｃ１３，Ｃ１４についてＣ１１＝Ｃ１２＝Ｃ１３＝Ｃ１４＝ＣＳとし、（１５）式に（１）、（２）、（３）、（４）式を代入すると、
【００２８】
【数２】
0003616353.tif 000005
【００２９】
【数３】
0003616353.tif 000006
となる。
【００３０】
インバータ２１のロジカルスレッショルド電圧ＶＬＴ１とインバータ２２のロジカルスレッショルド電圧ＶＬＴ２が等しいとすると（１６）式は、
Ｖｄ＝（Ｖｉｐ−Ｖｉｎ）−（Ｖｒｐ−Ｖｒｎ）  …（１７）
となる。
【００３１】
また、アナログ入力信号の正側電圧Ｖｉｐ、負側電圧Ｖｉｎをアナログ入力信号の同相電圧Ｖｉｃを基準とした正負のアナログ入力信号Ｖｉ、基準電圧の正側電圧Ｖｒｐ、負側電圧Ｖｒｎを基準電圧の同相電圧Ｖｒｃを基準とした正負の基準電圧Ｖｒで表わすと先にも説明したように、
Ｖｉｐ＝Ｖｉｃ＋Ｖｉ  …（５）
Ｖｉｎ＝Ｖｉｃ−Ｖｉ  …（６）
Ｖｒｐ＝Ｖｒｃ＋Ｖｒ  …（７）
Ｖｒｎ＝Ｖｒｃ−Ｖｒ  …（８）
となるので、これらの（５）、（６）、（７）、（８）式を（１７）式に代入すると、
0003616353.tif 000007
となる。
【００３２】
従って、（１８）式から明らかなようにアナログ入力信号の同相電圧Ｖｉｃ、基準電圧の同相電圧Ｖｒｃをキャンセルでき、アナログ入力信号と基準電圧の差だけがインバータ２１，２２の入力端子間に現われる。アナログ入力信号の同相電圧と基準電圧の同相電圧に差があっても増幅モードで増幅されるのは、アナログ入力信号と基準電圧の差だけなので、ラッチモードではアナログ入力信号の同相電圧と基準電圧の同相電圧に影響を受けずにアナログ入力信号Ｖｉと基準電圧Ｖｒとの大小を判別することができる。
【００３３】
また、アナログ入力信号と基準電圧を同時刻にサンプリングするため、電源電圧変動等により、インバータのロジカルスレッショルド電圧が変動した場合でもアナログ入力信号と基準電圧への影響が等しくなるので、ロジカルスレッショルド電圧の変動がアナログ入力信号と基準電圧との大小判別に与える影響を軽減できる効果もある。
【００３４】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図４は本発明の第２の実施形態を示す回路図、図５（ａ）〜（ｃ）は図４の電圧比較回路の入力サンプリングモード、増幅モード、サンプリングモードにおけるスイッチの動作状態を示す図、図６は各モードにおけるスイッチの動作状態を示すダイムチャートである。図中１〜１０はスイッチ、１１〜１６は容量、２１，２２はインバータである。本実施形態では、インバータ２１の出力とスイッチ８との間に容量１５、インバータ２２の出力とスイッチ７との間に容量１６が接続されており、スイッチ７，８によって形成される正帰還ループに容量１５，１６が挿入されている点が図１と異なっている。その他の構成は図１と同様である。
【００３５】
次に、本実施形態の動作について図４〜図６を参照しながら詳細に説明する。本実施形態では、第１の実施形態の電圧比較回路と同様の動作を行うが、スイッチ７，８によって形成される正帰還ループに容量１５，１６が挿入されているため、ラッチモードでアナログ入力信号と基準電圧との大小の判定を行うとインバータ２１，２２の出力端子は図１０に示すインバータの入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの伝達特性において、一方のインバータの出力電圧が電源電圧ＶＤＤに近いＡまで変化し、他方のインバータの出力電圧が接地電圧ＶＥに近いＣまで変化する。
【００３６】
この場合、インバータ２１の入力端子はインバータ２２の出力端子に、インバータ２２の入力端子はインバータ２１の出力端子にそれぞれスイッチと容量を介して接続されているため、インバータ２１の入力端子の電圧はインバータ２２の出力端子の電圧を容量１６とインバータ２１の入力端子の入力容量とで分圧された電圧に留まり、インバータ２２の入力端子の電圧はインバータ２１の出力端子の電圧を容量１５とインバータ２２の入力端子の入力容量とで分圧された電圧に留まる。
【００３７】
本実施形態の電圧比較回路の動作はそれぞれ図５（ａ）、（ｂ）、（ｃ）に示すように入力サンプリングモード、増幅モード、ラッチモードとに分けることができる。以下、それぞれの動作モード毎に説明する。
【００３８】
まず、入力サンプリングモードでは図５（ａ）及び図６に示すようにスイッチ１，２，３，４，５，６，７，８をオンにし、スイッチ９，１０をオフにする。これによってアナログ入力信号の正側電圧Ｖｉｐとインバータ２１のロジカルスレッショルド電圧ＶＬＴ１の差が容量１１に蓄積され、基準電圧の負側電圧Ｖｒｎとインバータ２１のロジカルスレッショルド電圧ＶＬＴ１の差が容量１３に蓄積される。また、アナログ入力信号の負側電圧Ｖｉｎとインバータ２２のロジカルスレッショルド電圧ＶＬＴ２の差が容量１２に蓄積され、基準電圧の正側電圧Ｖｒｐとインバータ２２のロジカルスレッショルド電圧ＶＬＴ２の差が容量１４に蓄積されると共に、ロジカルスレッショルド電圧ＶＬＴ１，ＶＬＴ２の差が容量１５，１６に蓄積される。
【００３９】
次に、増幅モードになると図５（ｂ）及び図６に示すようにスイッチ９，１０をオンにし、スイッチ１，２，３，４，５，６，７，８をオフにする。これによって、容量１１と容量１２が直列に接続され、この直列回路に同じく直列に接続された容量１３，１４が並列に接続される。これによって、容量１１，１２，１３，１４の蓄積電荷が再分配され、インバータ２１，２２の入力端子間に同相電圧の除去されたアナログ入力信号と、同相電圧の除去された基準電圧との差が現われる。この時、インバータ２１は入力端子のロジカルスレッショルド電圧ＶＬＴ１からの電位変動を増幅し、インバータ２２は入力端子のロジカルスレッショルド電圧ＶＬＴ２からの電位変動を増幅して、それぞれ出力Ｖｏ１，Ｖｏ２を発生する。
【００４０】
ラッチモードでは、図５（ｃ）及び図６に示すようにスイッチ７，８，９，１０をオンにし、スイッチ１，２，３，４，５，６をオフにする。これによってインバータ２１，２２は容量１５，１６を介して正帰還がかけられるのでフリップフロップとして動作する。この時、アナログ入力信号の正側電圧Ｖｉｐと負側電圧Ｖｉｎの差動電圧と、基準電圧の正側電圧Ｖｒｐと負側電圧Ｖｒｎの差動電圧との違いから生じる、インバータ２１，２２の出力振幅のアンバランスが拡大されて、最終的に図１０に示すインバータの入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの伝達特性において、一方のインバータの出力電圧が電源電圧ＶＤＤに近いＡまで変化し、他方のインバータの出力電圧が接地電圧ＶＥに近いＣまで変化して、アナログ入力信号と基準電圧との大小が判別される。
【００４１】
本実施形態においては、第１の実施形態と同様にアナログ入力信号の同相電圧と基準電圧の同相電圧に影響を受けずにアナログ入力信号Ｖｉと基準電圧Ｖｒとの大小を判別できる。また、スイッチ７，８で構成される正帰還ループに挿入された容量１５，１６の働きによりラッチモードのインバータ２１，２２の入力端子の電圧とインバータ２１，２２の各々のロジカルスレッショルド電圧との差が小さくなるため、ラッチモードからサンプリングモードに遷移する時にインバータ２１，２２の入力端子をそれぞれのインバータのロジカルスレッショルド電圧へ充放電させる時間が短くて済み、サンプリングに必要な時間を短くできるので電圧比較回路を高速動作させることができる。
【００４２】
なお、第１、第２の実施形態においてインバータ２１、２２の電源入力と電源間に定電流回路を挿入してもよい。こうすることによって、２個のインバータ２１、２２に流れる最大電流が電源電圧に拘わらずほぼ一定になり、電源電圧が変化してもインバータの消費電流の変化を小さくすることができる。
【００４３】
【発明の効果】
以上説明したように本発明によれば、アナログ入力信号の同相電圧と基準電圧の同相電圧をキャンセルすることにより、これらの同相電圧の影響を受けずにアナログ入力信号と基準電圧との大小を判別することができる。また、正帰還ループに容量を挿入することにより、サンプリングに必要な時間を短くでき、高速動作を行うことができる。
【図面の簡単な説明】
【図１】本発明の電圧比較回路の第１の実施形態を示す回路図である。
【図２】図１の実施形態の入力サンプリングモード、増幅モード、ラッチモードにおける各スイッチの動作状態を示す図である。
【図３】図１の実施形態の各動作モードにおける各スイッチの動作状態を示すタイムチャートである。
【図４】本発明の第２の実施形態を示す回路図である。
【図５】図４の実施形態の入力サンプリングモード、増幅モード、ラッチモードにおける各スイッチの動作状態を示す図である。
【図６】図４の実施形態の各動作モードにおける各スイッチの動作状態を示すタイムチャートである。
【図７】従来例の電圧比較回路を示す回路図である。
【図８】図７の電圧比較回路の入力サンプリングモード、増幅モード、ラッチモードにおける各スイッチの動作状態を示す図である。
【図９】図７の電圧比較回路の各動作モードにおける各スイッチの動作状態を示すタイムチャートである。
【図１０】インバータの伝達特性を示す図である。
【符号の説明】
１〜１０    スイッチ
１１〜１６    容量
２１，２２    インバータ
【図１】
0003616353.tif 000008
【図２】
0003616353.tif 000009
【図３】
0003616353.tif 000010
【図４】
0003616353.tif 000011
【図５】
0003616353.tif 000012
【図６】
0003616353.tif 000013
【図７】
0003616353.tif 000014
【図８】
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【図９】
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【図１０】
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