(57)【特許請求の範囲】
【請求項１】
一導電型の第１のウエル領域に形成された受光ダイオードと、該受光ダイオードの第１のウエル領域に隣接し、該受光ダイオードで発生した光発生電荷を蓄積可能に電気的に接続した一導電型の第２のウエル領域内に形成された光信号検出用絶縁ゲート型電界効果トランジスタとを備えた単位画素を有し、前記絶縁ゲート型電界効果トランジスタの部分は前記一導電型の第２のウエル領域内に設けられるとともに、前記第１のウエル領域の受光ダイオード表面に形成された反対導電型表面層に電気的に接続された反対導電型のドレイン領域及び前記ドレイン領域とチャネル領域を介して形成された反対導電型のソース領域を有し、前記光発生電荷をゲート電極下方のチャネル領域下に蓄積し、前記絶縁ゲート型電界効果トランジスタにおけるチャネル領域の閾値電圧を変調させて光信号を検出する固体撮像装置であって、
前記単位画素は、行方向にある前記絶縁ゲート型電界効果トランジスタのゲート電極が相互に接続され、かつ同一の列内にある前記絶縁ゲート型電界効果トランジスタのソース領域が相互に接続され、前記受光ダイオードが自らの単位画素の絶縁ゲート型電界効果トランジスタと、隣接する単位画素の絶縁ゲート型電界効果トランジスタとによってその周辺部を囲まれ、前記絶縁ゲート型電界効果トランジスタが自らの単位画素の受光ダイオードと、隣接する単位画素の受光ダイオードとによってその周辺部を囲まれて配置され、かつ前記単位画素は、少なくとも同じ前記行内では前記ドレイン領域に電気的に接続された反対導電型の拡散領域で隣接画素と接続されていることを特徴とする固体撮像装置。
【請求項２】
前記受光ダイオードと前記絶縁ゲート型電界効果トランジスタのゲート電極とが前記行方向及び前記列方向に交互に並んでいることを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記絶縁ゲート型電界効果トランジスタのゲート電極はリング状を有し、該ゲート電極の内周部の内側の前記一導電型の第２のウエル領域に反対導電型のソース領域が設けられ、前記ゲート電極の外周部の外側の前記一導電型の第２のウエル領域に反対導電型のドレイン領域が設けられており、前記チャネル領域下の前記一導電型の第２のウエル領域内に、前記光発生電荷を蓄積する一導電型の高濃度埋込層が設けられていることを特徴とする請求項１又は２記載の固体撮像装置。
【請求項４】
前記高濃度埋込層は前記ドレイン領域から前記ソース領域に至るチャネル長方向の一部領域であって、前記チャネル領域下にリング状に形成されていることを特徴とする請求項３記載の固体撮像装置。
【請求項５】
前記拡散領域は前記ドレイン領域と接続し、かつ前記第１及び第２のウエル領域よりも深く形成されてなることを特徴とする請求項１記載の固体撮像装置。
【請求項６】
前記単位画素は、同じ前記行内では前記ドレイン領域と電気的に接続された前記拡散領域によって繋がっており、かつ前記行毎に電気的に分離されていることを特徴とする請求項１乃至５の何れか一に記載の固体撮像装置。
【請求項７】
前記単位画素は、前記受光ダイオードの受光窓開口を除いて遮光されていることを特徴とする請求項１乃至６の何れか一に記載の固体撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、固体撮像装置に関し、より詳しくは、ビデオカメラ、電子カメラ、画像入力カメラ、スキャナ又はファクシミリ等に用いられる閾値電圧変調方式のＭＯＳ型イメージセンサを用いた固体撮像装置に関する。
【０００２】
【従来の技術】
ＣＣＤ型イメージセンサやＭＯＳ型イメージセンサなどの半導体イメージセンサは量産性に優れているため、パターンの微細化技術の進展に伴い、ほとんどの画像入力デバイス装置に適用されている。
特に、近年、ＣＣＤ型イメージセンサと比べて、消費電力が小さく、かつセンサ素子と周辺回路素子とを同じＣＭＯＳ技術によって作成できるという利点を生かして、ＭＯＳ型イメージセンサが見直されている。
【０００３】
このような世の中の動向に鑑み、本願出願人はＭＯＳ型イメージセンサの改良を行い、光信号検出用ＭＯＳトランジスタのチャネル領域下にキャリアポケット（高濃度埋込層）２５を有するセンサ素子に関する特許出願（特願平１０−１８６４５３号）を行って特許（登録番号２９３５４９２号）を得ている。
このＭＯＳ型イメージセンサにおいて、この出願の図１３及び図１４に示すように、単位画素１０１は受光ダイオード１１１と受光ダイオード１１１に隣接する光信号検出用電界効果トランジスタ１１２とから構成される。
【０００４】
ＭＯＳ型イメージセンサは、この単位画素１０１が行と列に配列されてなる。隣接する単位画素１０１は素子分離領域によって分離されている。素子分離領域は、ＬＯＣＯＳ（ＬＯＣｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法により基板表面に形成された絶縁分離領域１４と、その下の半導体基板に形成されたｐ型の拡散分離領域１３とから構成されている。
【０００５】
このＭＯＳ型イメージセンサを用いて、初期化期間に各電極に高い逆電圧を印加して空乏化させ、ホールポケット２５に残る光発生正孔を放出させる。蓄積期間に受光ダイオード１１１部にマイクロレンズにより集光された光を照射して光発生正孔を生じさせ、移動させてホールポケット２５に蓄積させ、読出期間に光発生正孔の蓄積量に比例して変調された光信号検出用電界効果トランジスタ１１２の閾値電圧を検出することにより光信号を検出する。
【０００６】
【発明が解決しようとする課題】
ところで、画素配列をさらに高密度化すべく、画素ピッチを小さくしようとする場合、受光ダイオード１１１部分に比べてゲート電極１９の周辺部の構造は複雑なので、ゲート電極１９の縮小率は受光ダイオード１１１部分の縮小率に比べて制限される。従って、現状又は近い将来においては、ゲート電極１９の幅は画素ピッチに対して１／２以上、或いは画素がさらに微細化されると画素ピッチに対して２／３以上になると考えられる。
【０００７】
このような状況を基に画素ピッチを小さくしようとする場合、図９に示すように、受光ダイオード１１１の受光部が細長い長方形状になってくる。このため、マイクロレンズにより集光された光に焦点ボケなどがあり、光スポット径が多少広がった場合、図１０（ｃ）に示すように、照射された光が受光部の短辺方向で受光部からはみ出てしまうことがある。この場合、短辺方向の両端部で入射光量が不足し、このため、均一パターンを撮影したときでもイメージセンサからの出力が不均一になるという、所謂シェーディングが生じる。
【０００８】
また、ＣＣＤ素子を用いた撮像装置では３つのＣＣＤ素子により受光する３板式等の方式により解像度を向上させるようにしているが、ＭＯＳ型イメージセンサでは低消費電力、かつ小型という特徴を生かせるように、１つの撮像素子により受光する単板式で解像度を向上させることが望まれている。
さらに、ＬＯＣＯＳによる素子分離をやめて、撮像素子全体をさらに小型化したいという要求もある。
【０００９】
本発明は、上記従来技術の問題点に鑑みて創作されたものであり、撮像素子全体を小型化するとともに、所謂シェーディングの発生を防止し、また、単板式で解像度の向上を図ることができる固体撮像装置を提供するものである。
【００１０】
【課題を解決するための手段】
上記した課題を解決するため、この発明は固体撮像装置に係り、その固体撮像装置の基本構成として、図２及び図４に示すように、一導電型の第１のウエル領域５４ａに形成された受光ダイオード１１１と、受光ダイオード１１１の第１のウエル領域５４ｂに隣接し、受光ダイオード１１１で発生した光発生電荷を蓄積可能に電気的に接続した一導電型の第２のウエル領域５４ｂ内に形成された光信号検出用絶縁ゲート型電界効果トランジスタ１１２とを備えた単位画素１０１を有している。
そして、絶縁ゲート型電界効果トランジスタ１１２のゲート電極５９は、例えば、リング状を有し、ゲート電極５９の内周部の内側にｎ型（反対導電型）のソース領域５６が設けられ、ゲート電極５９の外周部の外側にｎ型（反対導電型）のドレイン領域５７ａが設けられている。かつ、これらは、ｐ型（一導電型）の第２のウエル領域５４ｂ内に設けられている。さらに、ドレイン領域５７ａは、受光ダイオード１１１の第１のウエル領域５４ａの表面に形成されたｎ型（反対導電型）の不純物領域５７に電気的に接続されている。これにより、受光ダイオード１１１で発生した光発生電荷をゲート電極５９下方のチャネル領域５４ｃ下に蓄積し、絶縁ゲート型電界効果トランジスタ１１２におけるチャネル領域５４ｃの閾値電圧を変調させて光信号を検出することを特徴としている。
【００１１】
また、単位画素１０１は、図１、図３、図５乃至図８に示すように、行と列に配列されてなり、受光ダイオード１１１が自らの単位画素１０１の絶縁ゲート型電界効果トランジスタ１１２と、隣接する単位画素１０１の絶縁ゲート型電界効果トランジスタ１１２とによってその周辺部を囲まれ、かつ、絶縁ゲート型電界効果トランジスタ１１２が自らの単位画素１０１の受光ダイオード１１１と、隣接する単位画素１０１の受光ダイオード１１１とによってその周辺部を囲まれて配置されていることを特徴としている。
そして、単位画素１０１は、行方向にある絶縁ゲート型電界効果トランジスタ１１２のゲート電極５９が相互に接続され、かつ同一の列内にある絶縁ゲート型電界効果トランジスタ１１２のソース領域５６が相互に接続されていることを特徴としている。かつ、単位画素１０１は、少なくとも同じ行内ではドレイン領域５７ａに電気的に接続されたｎ型（反対導電型）の拡散分離領域（拡散領域）５３で隣接画素と接続されていることを特徴としている。
【００１２】
さらに、固体撮像装置内の単位画素１０１の平面配置においては、特に、図５乃至図８に示すように、行方向に沿って及び列方向に沿って受光ダイオード１１１とゲート電極５９とが交互に並んでいることを特徴としている。
この場合、例えば、図５に示すように、同一の行内の単位画素１０１の並びは行方向に沿って直線状になっており、かつ受光ダイオード１１１の並びは行方向に沿ってジグザクとなっている。また、例えば、図６乃至図８に示すように、受光ダイオード１１１の並び以外に、同一の行内の単位画素１０１の並びが、行方向に沿ってジグザクとなっている。
【００１３】
以下に、上記構成により奏される作用・効果を説明する。
本発明の固体撮像装置では、光信号検出用絶縁ゲート型電界効果トランジスタ１１２とを備えた単位画素１０１が行と列に配列されてなり、受光ダイオード１１１は自らの及び隣接する単位画素の絶縁ゲート型電界効果トランジスタ１１２によってその周辺部を囲まれ、絶縁ゲート型電界効果トランジスタ１１２は自らの及び隣接する単位画素の受光ダイオード１１１によってその周辺部を囲まれている。即ち、図１、図３、図５乃至図８に示すような画素配置となる。この場合、一つの画素１０１において、外周部の平面形状が四辺以上の辺を有する多角形状又は円形状であるようなリング状のゲート電極５９が設けられ、受光ダイオード１１１がゲート電極５９の多角形の少なくとも一辺に、又は円形状の円周の一部分に隣接して設けられている。
【００１４】
図１及び図３では、ゲート電極５９から受光ダイオード１１１に至る方向が、行方向及び列方向に対して斜め方向に一致するように、画素１０１内を配置しているので、ゲート電極５９の幅を画素ピッチに対して１／２以上、或いは２／３以上に保持しつつ、例えば四角形状の受光部の短辺と長辺との比が１に近くなるという、所謂等方的な広がりを有する受光部を備えた受光ダイオード１１１を形成することが容易になる。
【００１５】
また、図５では、ゲート電極５９から受光ダイオード１１１に至る方向が、行方向及び列方向に対して並行方向に一致するように、画素１０１内を配置している。かつ、受光ダイオード１１１の並びは行方向に沿ってジグザクとなっている。
従って、特に行方向において、ゲート電極５９の幅を画素ピッチに対して１／２以上、或いは２／３以上に保持しつつ、所謂等方的な広がりを有する受光部を備えた受光ダイオード１１１を形成することが容易になる。
【００１６】
また、図６乃至図８では、ゲート電極５９から受光ダイオード１１１に至る方向が、行方向及び列方向に対して並行方向に一致するように、画素１０１内を配置している。かつ、受光ダイオード１１１の並び、及び同一の行内の画素１０１の並びが、行方向に沿ってジグザクとなっている。即ち、行及び列方向について実質的に画素ピッチが約１／２ピッチ縮小されることになるため、ゲート電極５９の幅を画素ピッチに対して１／２以上、或いは２／３以上に保持しつつ、所謂等方的な広がりを有する受光部を備えた受光ダイオード１１１を形成することが容易になる。
ところで、何も工夫しないで画素を配置した図９のような場合、図１０（ｃ）のように、照射光スポットが受光部からはみ出てしまうことにより、画素からの光電気信号の出力が低下する。一方、この発明のような画素配列では、より等方的な広がりを有する受光部を備えた受光ダイオード１１１を得ることができるため、図１０（ａ）、（ｂ）に示すように、照射光スポットが受光部からはみ出てしまうことにより、画素からの光電気信号の出力が低下するという、所謂シェーディングの発生を防止することができる。
【００１７】
また、固体撮像装置内の画素１０１の平面配置においては、図５乃至図８に示すように、行方向に沿って及び列方向に沿って受光ダイオード１１１とゲート電極５９とが交互に並んでいる。
この場合、特に、図５に示すように、同一の行内の画素１０１の並びは行方向に沿って直線状になっており、かつ受光ダイオード１１１の並びは行方向に沿ってジグザクとなっている。また、特に、図６乃至図８に示すように、受光ダイオード１１１の並び以外に、同一の行内の画素１０１の並びが、行方向に沿ってジグザクとなっている。
【００１８】
図５乃至図８のような配列、即ち受光ダイオード１１１の中心の並びがジグザクしているような配列は、ＣＣＤ素子を用いた３板式の固体撮像装置における所謂画素ずらしと同じ効果を有する。即ち、特定の行の受光部の並びをその上又は下の行の受光部の並びに対して１／２ピッチずらすことにより、実質的に受光部の間にさらに受光部が存在することになり、画素ずらしを行なわない場合の映像に比して、受光部間の映像信号も取り込まれる。従って、単板式で解像度を向上させることができる。なお、単板式の画素ずらしは、ＣＣＤの場合、逐次出力方式を用いているので、相当難しいと考えられるが、この発明のようなＭＯＳ型素子の場合、任意の行の画素から映像信号を出力できるため、単板式の画素ずらしによる解像度の向上は容易である。
【００１９】
また、リング状のゲート電極５９が設けられ、ゲート電極５９の内側がソース領域５６となり、その外側がドレイン領域５７ａとなっている。
従って、ドレイン領域５７ａと同じ導電型で、かつドレイン領域５７ａと接続する拡散分離領域５３により素子分離領域を形成することで、ＬＯＣＯＳ法による素子分離を用いてなくてもよいので、撮像素子全体の微細化が可能となる。
【００２０】
なお、ウエル領域５４ａ，５４ｂ等が上記と逆の導電型の場合、即ち高濃度埋込層２５がｎ型の場合、高濃度埋込層２５はエレクトロンポケット（キャリアポケット）となり、光発生電子を蓄積することになる。
【００２１】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しながら説明する。
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係るＭＯＳ型イメージセンサを構成する画素のレイアウトについて示す平面図である。
【００２２】
図１に示すように、受光ダイオード１１１と、受光ダイオード１１１に隣接する光信号検出用絶縁ゲート型電界効果トランジスタ（以下、単にＭＯＳトランジスタと称する場合もある。）１１２とを備えた単位画素１０１が行と列に配列されている。ＭＯＳトランジスタ１１２としてｎチャネルＭＯＳ（ｎＭＯＳ）を用いている。単位画素１０１は拡散分離領域５３が一連なりとなっている素子分離領域によって囲まれている。また、ＭＯＳトランジスタ１１２の部分のゲート電極５９は周縁部が八角形状を有し、帯状、かつリング状を有している。
【００２３】
行方向に沿って並ぶＭＯＳトランジスタ１１２のゲート電極５９は垂直走査信号（ＶＳＣＡＮ）供給線５９ａ，５９ｂ，・・・によって相互に接続され、かつ列方向に沿って並ぶＭＯＳトランジスタ１１２のソース領域５６は垂直出力線（又はソース電極）６０ａ，６０ｂ，・・・によって相互に接続されている。垂直走査信号（ＶＳＣＡＮ）供給線５９ａ，５９ｂ，・・・と垂直出力線（又はソース電極）６０ａ，６０ｂ，・・・とは相互に交差する方向に延びている。ドレイン領域５７ａと接続された拡散分離領域５３はドレイン電圧（ＶＤＤ）供給線（又はドレイン電極）６１ａ，６１ｂ，・・・を兼ねている。
【００２４】
第１の実施の形態では、特に、以下のような特徴を有している。即ち、画素１０１内では、ＭＯＳトランジスタ１１２のゲート電極５９から受光ダイオード１１１に至る方向が行方向及び列方向に対して斜め方向に向いている。
受光ダイオード１１１は、当該画素内のＭＯＳトランジスタ１１２のゲート電極５９、及び隣接する画素のＭＯＳトランジスタ１１２のゲート電極５９によってその周辺部を囲まれている。逆に、ＭＯＳトランジスタ１１２のゲート電極５９は、当該画素内の受光ダイオード１１１、及び隣接する画素の受光ダイオード１１１によってその周辺部を囲まれている。
【００２５】
また、同じ垂直走査信号（ＶＳＣＡＮ）供給線５９ａ，５９ｂ，・・・によって相互に接続されたＭＯＳトランジスタ１１２のゲート電極５９は行方向に沿って一直線状に並び、垂直出力線（又はソース電極）６０ａ，６０ｂ，・・・によってソース領域５６が相互に接続されたＭＯＳトランジスタ１１２のゲート電極５９は列方向に沿って一直線状に並んでいる。
【００２６】
次に、図２を参照して本発明の実施の形態に係るＭＯＳ型イメージセンサの一つの単位画素１０１の断面構造について説明する。図２は、図１のII−II線に沿う断面図である。
図２に示すように、受光ダイオード１１１とＭＯＳトランジスタ１１２は、それぞれ異なるｐ型のウエル領域、即ち第１のウエル領域（一導電型の半導体層）５４ａと第２のウエル領域（一導電型の半導体層）５４ｂに形成され、それらのウエル領域５４ａ、５４ｂは互いに接続されている。受光ダイオード１１１の部分の第１のウエル領域５４ａは光照射による電荷の発生領域の一部を構成している。ＭＯＳトランジスタ１１２の部分の第２のウエル領域５４ｂはこの領域５４ｂに付与するポテンシャルによってチャネルの閾値電圧を変化させることができるゲート領域を構成している。
【００２７】
ＭＯＳトランジスタ１１２の部分の帯状、かつリング状を有するゲート電極５９の内周部の内側にｎ型のソース領域５６が設けられ、同じゲート電極５９の外周部の外側にｎ型のドレイン領域５７ａが設けられている。ソース領域５６とドレイン領域５７ａとの間の領域であって、ゲート電極５９の下の第２のウエル領域５４ｂの表層がチャネル領域となっている。ゲート電極５９はゲート絶縁膜５８を介してチャネル領域５４ｃ上に形成されている。通常の動作電圧において、そのチャネル領域を電子の蓄積状態或いはデプレーション状態に保つため、チャネル領域に適当な濃度のｎ型不純物を導入し、チャネルドープ層５４ｃを形成している。
【００２８】
さらに、ドレイン領域５７ａが延在して受光ダイオード１１１の不純物領域５７が形成されている。即ち、不純物領域５７とドレイン領域５７ａとは互いに接続した第１及び第２のウエル領域５４ａ，５４ｂの表層に大部分の領域がかかるように一体的に形成されている。さらに、不純物領域５７及びドレイン領域５７ａは画素１０１の周辺部まで延び、画素１０１を囲む拡散分離領域５３と接続されている。
【００２９】
さらに、このＭＯＳ型イメージセンサの特徴であるキャリアポケット（高濃度埋込層）５５は、ドレイン領域５７ａからソース領域５６に至るチャネル長方向の一部領域であって、ソース領域５６側に形成され、かつチャネル幅方向全域にわたって形成されている。
また、上記の構成要素はシリコン酸化膜等の絶縁膜６４によって被覆されており、受光ダイオード１１１の受光窓６３以外の領域は、その絶縁膜６４上に形成された金属層（遮光膜）６２により遮光されている。
【００３０】
次に、図１１を参照して上記の構造の単位画素を用いたＭＯＳ型イメージセンサの全体の構成について説明する。図１１は、この実施の形態におけるＭＯＳ型イメージセンサの回路構成図を示す。
図１１に示すように、このＭＯＳ型イメージセンサは、２次元アレーセンサの構成を採っており、上記した構造の画素１０１が列方向及び行方向にマトリクス状に配列されている。
【００３１】
また、垂直走査信号（ＶＳＣＡＮ）の駆動走査回路１０２及びドレイン電圧（ＶＤＤ）の駆動走査回路１０３が画素領域を挟んでその左右に配置されている。垂直走査信号供給線（ＶＳＣＡＮ供給線）５９ａ，５９ｂ，・・・は垂直走査信号の駆動走査回路１０２から行毎に一つずつでている。各垂直走査信号供給線５９ａ，５９ｂ，・・・は、行方向に並ぶ全ての単位画素１０１内のＭＯＳトランジスタ１１２のゲート電極５９に接続されている。
【００３２】
また、ドレイン電圧供給線（ＶＤＤ供給線）６１ａ，６１ｂ，・・・はドレイン電圧（ＶＤＤ）の駆動走査回路１０３から行毎に一つずつでている。各ドレイン電圧供給線６１ａ，６１ｂ，・・・は、行方向に並ぶ全ての単位画素１０１内の光信号検出用ＭＯＳトランジスタ１１２のドレイン領域５７ａに接続されている。
【００３３】
また、垂直出力線６０ａ，６０ｂ，・・・が列毎に一つずつ出ており、各垂直出力線６０ａ，６０ｂ，・・・は列方向に並ぶ全ての単位画素１０１内のＭＯＳトランジスタ１１２のソース領域５６にそれぞれ接続されている。
さらに、ＭＯＳトランジスタ１１２のソース領域５６は列毎に垂直出力線６０ａ，６０ｂ，・・・を通して信号出力回路１０５と接続している。そして、図１０に示すように、ソース領域５６は上記の信号出力回路１０５内の図示しないキャパシタからなるラインメモリと直結している。
【００３４】
垂直走査信号（ＶＳＣＡＮ）及び水平走査信号（ＨＳＣＡＮ）により、遂次、各単位画素１０１のＭＯＳトランジスタ１１２を駆動して光の入射量に比例した、残留電荷によるノイズ成分を含まない映像信号（Ｖｏｕｔ  ）が信号出力回路１０５から読み出される。
次に、上記のＭＯＳ型イメージセンサにおける光信号検出のための素子動作について図１２を参照して説明する。図１２は光信号検出のための素子動作を示すタイミングチャートである。
【００３５】
光信号検出のための素子動作においては、蓄積期間−読出期間−初期化期間（掃出期間）−雑音電圧読出期間−蓄積期間−・・というように、蓄積期間−読出期間−初期化期間（掃出期間）−雑音電圧読出期間という一連の過程が繰り返される。
【００３６】
図１２に示す蓄積期間では、光照射によりキャリアを発生させ、キャリアのうち正孔（ホール）を第１及び第２のウエル領域５４ａ，５４ｂ内を移動させてキャリアポケット５５に蓄積する。この場合、ドレイン領域５７ａに凡そ＋１．６Ｖの正の電圧を印加するとともに、ソース領域５６を高インピーダンス状態に保持する。ゲート電極５９にＭＯＳトランジスタ１１２のチャネル領域に十分な電子が蓄積されるような凡そ＋２Ｖの正の電圧を印加する。結果的にソース領域５６もドレイン領域５７ａと同じ凡そ＋１．６Ｖの正の電圧が印加されることになる。この蓄積期間は、第１及び第２のラインメモリにそれぞれ記憶させた光信号により変調した第１のソース電位と光信号がはいる前の第２のソース電位との差の電圧を出力させる期間でもある。
【００３７】
同じく読出期間では、キャリアポケット５５に蓄積された光発生電荷によるＭＯＳトランジスタ１１２の閾値電圧の変化をソース電位の変化として読み取り、第１のラインメモリに記憶させる。ＭＯＳトランジスタ１１２が飽和状態で動作するように、ドレイン領域５７ａに凡そ＋２〜３Ｖの正の電圧を印加するとともに、ゲート電極５９に凡そ＋２〜３Ｖの正の電圧を印加する。
【００３８】
同じく初期化期間では、光発生電荷（光発生キャリア）を蓄積する前に、読み出しが終わって残留する光発生電荷や、アクセプタやドナー等を中性化し、或いは表面準位に捕獲されている正孔や電子等、光信号の読み出し前の残留電荷を半導体内から排出して、キャリアポケット５５を空にする。ソース領域５６やドレイン領域５７ａやゲート電極５９に約＋５Ｖ以上の正の高電圧を印加する。
【００３９】
雑音電圧読出期間では、初期化期間と蓄積期間の間にキャリアポケット５５から光発生電荷を掃き出した状態での第２のソース電位を第２のラインメモリに記憶させる。この期間も、受光ダイオード１１１やＭＯＳトランジスタ１１２には上記読出期間と同様な電圧が印加される。
【００４０】
次に、図１及び図２に示す構成と異なる他の構成について図３及び図４を参照して説明する。
図３は、図１に示す構造と異なる他の構造を示す平面図であり、図４は図３のＩＩＩ−ＩＩＩ線に沿う断面図である。
図１に示す構造に対して、ＶＳＣＡＮ供給線５９ａ，５９ｂ，・・・と並行して延びるＶＤＤ供給線６１ａ，６１ｂ，・・・をドレイン領域５７ａ上方に新たに設け、各画素１０１のドレイン領域５７ａと接続していることを特徴としている。なお、図３、４中、図１、２に示す符号と同じものは図１、２と同じものを示す。
【００４１】
図３、４に示すような構造とすることで、画素１０１間のドレイン電圧の電位差を最小にして、固体撮像装置の動作を均一にすることができる。
以上のように、この発明の第１の実施の形態によれば、一つの画素１０１において、周縁部の平面形状が八角形状であるようなゲート電極５９を用い、受光ダイオード１１１がゲート電極５９の八角形の少なくとも一辺に隣接して設けられ、上記画素１０１が行と列に配列されてなる。
また、ゲート電極５９から受光ダイオード１１１に至る方向が、行方向及び列方向に対して斜め方向に一致するように、画素１０１内を配置している。かつ、受光ダイオード１１１は絶縁ゲート型電界効果トランジスタ１１２のゲート電極５９によってその周辺部を囲まれ、絶縁ゲート型電界効果トランジスタ１１２のゲート電極５９は受光ダイオード１１１によってその周辺部を囲まれるように配列している。
これにより、例えば四角形状の受光部の短辺と長辺との比が１に近くなるという、所謂等方的な広がりを有する受光部を備えた受光ダイオード１１１を形成することが容易になる。
ところで、ゲート電極５９の幅を画素１０１のピッチの１／２以上或いは２／３以上とした場合、図９のように何も工夫しないで画素を配置すると、受光部が細長い長方形状となるため、図１０（ｃ）のように、照射光スポットが受光部からはみ出てしまうことにより、画素からの光電気信号の出力が低下する。一方、この発明のような画素配列では、より等方的な広がりを有する受光部を備えた受光ダイオード１１１を得ることができるため、図１０（ａ）に示すように、照射光スポットが受光部からはみ出てしまうことにより、画素からの光電気信号の出力が低下するという、所謂シェーディングの発生を防止することができる。
【００４２】
（第２の実施の形態）
図５は、本発明の第２の実施の形態に係るＭＯＳ型イメージセンサ内における画素の配列について示す平面図である。
この発明の第２の実施の形態において、同一の行内の画素１０１の並びは行方向に沿って一直線状になっている点は第１の実施の形態と同じである。また、受光ダイオード１１１が、当該画素１０１内のＭＯＳトランジスタ１１２のゲート電極５９、及び隣接する画素のＭＯＳトランジスタ１１２のゲート電極５９によってその周辺部を囲まれ、逆にＭＯＳトランジスタ１１２のゲート電極５９は、当該画素内の受光ダイオード１１１、及び隣接する画素の受光ダイオード１１１によってその周辺部を囲まれているている点も第１の実施の形態と同じである。
【００４３】
一方、第１の実施の形態と異なるところは、画素１０１内では、ＭＯＳトランジスタ１１２のゲート電極５９から受光ダイオード１１１に至る方向が行方向に直交し、列方向に向いている点である。また、ＭＯＳトランジスタ１１２のゲート電極５９の並びは行方向に沿ってジグザクとなっている点である。
また、一行内ではドレイン領域５７ａと同じ導電型を有する拡散分離領域５３が一連なりとなっており、第１及び第２のウエル領域５４ａ，５４ｂより深く形成された素子分離領域５３によって画素１０１が囲まれている点は第１の実施の形態と同じであるが、行間を分離する行間分離帯６２ａが設けられている点が第１の実施の形態と異なる。行間分離帯６２ａは、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄｅ  ｏｆ  Ｓｉｌｉｃｏｎ）によるフィールド酸化膜と、フィールド酸化膜下の半導体基板の表面から基板に達するｐ型層とから構成される。
【００４４】
他の構成は、図５において、図１及び図２中の符号と同じ符号で示すものは図１及び図２と同じものを示すため、その説明を省略する。
さらに、画素１０１の断面構造も、上記行間分離帯６２ａを除いて図２に示す画素の断面構造と同じなので、説明を省略する。
この発明の第２の実施の形態の構成によっても、第１の実施の形態と同様な効果を有する。
【００４５】
さらに、第２の実施の形態では、第１の実施の形態の構成と異なる以下のような構成を有する。即ち、固体撮像装置内の画素１０１の平面配置においては、図５に示すように、行方向に沿って及び列方向に沿って受光ダイオード１１１とゲート電極５９とが交互に並んでいる。この場合、特に、同一の行内の画素１０１の並びは行方向に沿って直線状になっており、かつ受光ダイオード１１１の並びは行方向に沿ってジグザクとなっている。
【００４６】
図５のような配列、即ち受光ダイオード１１１の中心の並びがジグザクしているような配列は、ＣＣＤ素子を用いた３板式の固体撮像装置における所謂画素ずらしと同じ効果を有する。即ち、特定の行の受光部の並びをその上又は下の行の受光部の並びに対して１／２ピッチずらすことにより、実質的に受光部の間にさらに受光部が存在することになり、画素ずらしを行なわない場合の映像に比して、受光部間の映像信号も取り込まれる。従って、単板式で解像度を向上させることができる。
【００４７】
なお、単板式の画素ずらしは、ＣＣＤイメージセンサの場合、逐次出力方式を用いているので、相当難しいと考えられるが、この発明のようなＭＯＳ型イメージセンサの場合、任意の行の画素から映像信号を出力できるため、単板式の画素ずらしによる解像度の向上は容易である。
（第３の実施の形態）
図６は、本発明の第３の実施の形態に係るＭＯＳ型イメージセンサ内における画素の配列について示す平面図である。
【００４８】
この第３の実施の形態において、受光ダイオード１１１の並び、及びＭＯＳトランジスタ１１２のゲート電極５９の並びがともに行方向に沿ってジグザクとなっている点は第２の実施の形態と同様である。また、受光ダイオード１１１が、当該画素１０１内のＭＯＳトランジスタ１１２のゲート電極５９、及び隣接する画素のＭＯＳトランジスタ１１２のゲート電極５９によってその周辺部を囲まれ、逆にＭＯＳトランジスタ１１２のゲート電極５９は、当該画素内の受光ダイオード１１１、及び隣接する画素の受光ダイオード１１１によってその周辺部を囲まれているている点も第２の実施の形態と同じである。
【００４９】
一方、第２の実施の形態と異なるところは、画素１０１内では、ＭＯＳトランジスタ１１２のゲート電極５９から受光ダイオード１１１に至る方向が行方向に向いている点である。
また、一行内ではドレイン領域５７ａと同じ導電型を有する拡散分離領域５３が一連なりとなっており、第１及び第２のウエル領域５４ａ，５４ｂより深く形成された素子分離領域５３によって画素１０１が囲まれている点は第１及び第２の実施の形態と同じであるが、行間を分離する行間分離帯６２ａが設けられていない点が第２の実施の形態と異なる。
【００５０】
さらに、ゲート電極５９同士を接続するゲート相互接続部５９ｘをゲート電極５９と同じ材料で形成している点が第２の実施の形態と異なる。接続部５９ｘは、例えばパターニングによりゲート電極５９を形成する際にゲート電極５９と同じ材料をパターニングして同時に形成する。
なお、図１、図３及び図５中、点線で示した第２のウエル領域５４ｂ、不純物領域５７、及びドレイン領域５７ａは、上記図６においても、図１、図３及び図５と同様に、ゲート電極５９の周囲に存在しているが、図６においては省略している。
【００５１】
また、他の構成は、図６において、図１及び図２中の符号と同じ符号で示すものは図１及び図２と同じものを示す。説明を省略する。
また、画素１０１の断面構造は図２に示す画素の断面構造と同じなので、説明を省略する。
次に、図６に示す構成と異なる他の構成について図７を参照して説明する。図７は、図６に示す構造と異なる他の構造を示す平面図である。
【００５２】
図６に示す構造に対して、接続部５９ｘによりゲート電極５９を相互に接続する代わりに、ＶＳＣＡＮ供給線５９ａ，５９ｂ，・・・によりゲート電極５９を相互に接続していることを特徴としている。なお、図７中、図６に示す符号と同じものは図６と同じものを示す。
以上のように、この発明の第３の実施の形態は、第２の実施の形態とほぼ同様な構成を有するので、第２の実施の形態と同様な効果を有する。
【００５３】
（第４の実施の形態）
図８は、本発明の第４の実施の形態に係るＭＯＳ型イメージセンサ内における画素の配列について示す平面図である。
この第３の実施の形態において、受光ダイオード１１１の並び、及びＭＯＳトランジスタ１１２のゲート電極５９の並びが行方向に沿ってジグザクとなっている点は第２及び第３の実施の形態と同様である。また、受光ダイオード１１１が、当該画素１０１内のＭＯＳトランジスタ１１２のゲート電極５９、及び隣接する画素のＭＯＳトランジスタ１１２のゲート電極５９によってその周辺部を囲まれ、逆にＭＯＳトランジスタ１１２のゲート電極５９は、当該画素内の受光ダイオード１１１、及び隣接する画素の受光ダイオード１１１によってその周辺部を囲まれているている点も第２及び第３の実施の形態と同じである。
【００５４】
一方、第３の実施の形態と異なるところは、画素１０１内では、ＭＯＳトランジスタ１１２のゲート電極５９から受光ダイオード１１１に至る方向が列方向に向いている点である。
また、一行内ではドレイン領域５７ａと同じ導電型を有する拡散分離領域５３が一連なりとなっており、第１及び第２のウエル領域５４ａ，５４ｂより深く形成された素子分離領域５３によって画素１０１が囲まれている点は第１乃至第３の実施の形態と同じであるが、行間を分離する行間分離帯６２ａが設けられていない点が第２の実施の形態と異なる。
【００５５】
さらに、ゲート電極５９同士を接続するゲート相互接続部５９ｘをゲート電極５９と同じ材料で形成している点が第３の実施の形態と同じである。第３の実施の形態と同様に、接続部５９ｘは、例えばパターニングによりゲート電極５９を形成する際にゲート電極５９と同じ材料をパターニングして同時に形成する。
なお、図１、図３及び図５中、点線で示した第２のウエル領域５４ｂ、不純物領域５７、及びドレイン領域５７ａは、上記図８においても、図１、図３及び図５と同様に、ゲート電極５９の周囲に存在しているが、図８においては省略している。
【００５６】
また、他の構成は、図８において、図６及び図７中の符号と同じ符号で示すものは図６及び図７と同じものを示す。説明を省略する。
画素１０１の断面構造も、図２に示す画素の断面構造と同じなので、説明を省略する。
以上のように、この発明の第４の実施の形態は、第２及び第３の実施の形態とほぼ同様な構成を有するので、第２及び第３の実施の形態と同様な効果を有する。
【００５７】
（比較例）
図９は、上記実施の形態に係るＭＯＳ型イメージセンサに対する比較例のＭＯＳ型イメージセンサにおける画素の配列について示す平面図である。
画素１０１内の受光ダイオード１１１とＭＯＳトランジスタ１１２の並びが行方向と同じ方向に向くようにして画素１０１を行と列に配列している。
【００５８】
この場合、上記実施の形態と異なり、受光ダイオード１１１、及びゲート電極５９が列方向にそれぞれ一直線状に並んでいる。
一つの画素の微細化を行なって、画素１０１内のゲート電極５９の幅を画素１０１のピッチの１／２以上、或いはさらに微細化がなされて２／３以上とする場合、受光部は、図９のように、受光部が細長い長方形状となる。
このため、図１０（ｃ）のように、照射光スポットが受光部からはみ出てしまうため、画素からの光電気信号の出力が低下する。
一方、上記第１乃至第４の実施の形態のような画素配列では、より等方的な広がりを有する受光部を備えた受光ダイオード１１１を得ることができるため、図１０（ａ）、（ｂ）に示す第１及び第２の実施の形態の画素で代表するように、照射光スポットが受光部に収まるようになる。このため、照射光スポットが受光部からはみ出してしまうことにより画素１０１からの光電気信号の出力が低下するという、所謂シェーディングの発生を防止することができる。
【００５９】
以上、実施の形態によりこの発明を詳細に説明したが、この発明の範囲は上記実施の形態に具体的に示した例に限られるものではなく、この発明の要旨を逸脱しない範囲の上記実施の形態の変更はこの発明の範囲に含まれる。
例えば、上記の実施の形態では、ゲート電極５９の周縁部の平面形状が八角形状であるが、八角形状以外に、四辺以上の辺を有する多角形状又は円形状であるようなものを用いることができる。
【００６０】
さらに、この発明が適用される画素１０１の構造として種々の変形例が考えられるが、受光ダイオード１１１と光信号検出用のＭＯＳトランジスタ１１２とが隣接して一つの画素１０１を構成し、受光ダイオード１１１は絶縁ゲート型電界効果トランジスタ１１２のゲート電極５９によってその周辺部を囲まれ、絶縁ゲート型電界効果トランジスタ１１２のゲート電極５９は受光ダイオード１１１によってその周辺部を囲まれていればよい。
【００６１】
また、一つの行において、受光ダイオード１１１の並びがジクザクになるように配列され、行方向及び列方向に対して受光ダイオード１１１の並びが実質的に凡そ１／２ピッチとなるように配置されていればよい。
また、ｐ型の基板５１上のｎ型層５２ａ，５２ｂ内に第１及び第２のウエル領域５４ａ、５４ｂを形成しているが、ｎ型層５２ａ，５２ｂの代わりに、ｐ型のエピタキシャル層にｎ型不純物を導入してｎ型層を形成し、このｎ型層内に第１及び第２のウエル領域５４ａ、５４ｂを形成してもよい。
【００６２】
さらに、ｐ型の基板５１を用いているが、代わりにｎ型の基板を用いてもよい。この場合、上記実施の形態と同様な効果を得るためには、上記実施の形態等で説明した各層及び各領域の導電型をすべて逆転させればよい。この場合、キャリアポケット５５に蓄積すべきキャリアは電子及び正孔のうち電子である。
【００６３】
【発明の効果】
以上のように、本発明によれば、光信号検出用絶縁ゲート型電界効果トランジスタとを備えた画素が行と列に配列されてなり、受光ダイオードは絶縁ゲート型電界効果トランジスタのゲート電極によってその周辺部を囲まれ、絶縁ゲート型電界効果トランジスタのゲート電極は受光ダイオードによってその周辺部を囲まれている。
これにより、例えば四角形状の受光部の短辺と長辺との比が１に近くなるという、所謂等方的な広がりを有する受光部を備えた受光ダイオードを形成することが容易になる。このため、照射光スポットが受光部からはみ出てしまうことにより、画素からの光電気信号の出力が低下するという、所謂シェーディングの発生を防止することができる。
【００６４】
また、固体撮像装置内の画素の平面配置においては、行方向に沿って及び列方向に沿って受光ダイオードとゲート電極とが交互に並んでいる。
この場合、特に、同一の行内の画素の並びは行方向に沿って直線状になっており、かつ絶縁ゲート型電界効果トランジスタのゲート電極の並びは行方向に沿ってジグザクとなっている。また、特に、絶縁ゲート型電界効果トランジスタのゲート電極の並び以外に、同一の行内の画素の並びが、行方向に沿ってジグザクとなっている。
【００６５】
受光ダイオードの中心の並びがジグザクしているような配列により、実質的に受光部の間にさらに受光部が存在することになり、単板式で解像度を向上させることができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る固体撮像装置に用いられる固体撮像素子の画素内の素子レイアウトを示す平面図である。
【図２】同じく、図１のＩＩ−ＩＩ線に沿う断面図である。
【図３】この発明の第１の実施の形態に係る他の固体撮像装置に用いられる固体撮像素子の画素内の素子レイアウトを示す平面図である。
【図４】同じく、図３のＩＩＩ−ＩＩＩ線に沿う断面図である。
【図５】この発明の第２の実施の形態に係る固体撮像装置に用いられる固体撮像素子の画素内の素子レイアウトを示す平面図である。
【図６】この発明の第３の実施の形態に係る固体撮像装置に用いられる固体撮像素子の画素内の素子レイアウトを示す平面図である。
【図７】この発明の第３の実施の形態に係る他の固体撮像装置に用いられる固体撮像素子の画素内の素子レイアウトを示す平面図である。
【図８】この発明の第４の実施の形態に係る固体撮像装置に用いられる固体撮像素子の画素内の素子レイアウトを示す平面図である。
【図９】比較例に係る固体撮像装置に用いられる固体撮像素子の画素内の素子レイアウトを示す平面図である。
【図１０】（ａ）乃至（ｃ）は、比較例との比較において、この発明の効果を説明する平面図である。
【図１１】この発明の固体撮像素子を有する固体撮像装置の全体の回路構成を示す図である。
【図１２】この発明の実施の形態に係る固体撮像装置の駆動方法について示すタイミングチャートである。
【図１３】従来例に係る固体撮像装置に用いられる固体撮像素子の単位画素内の素子レイアウトを示す平面図である。
【図１４】同じく、図１３のＩ−Ｉ線に沿う断面図である。
【符号の説明】
５３  拡散分離領域（素子分離領域）
５４ａ  第１のウエル領域
５４ｂ  第２のウエル領域
５４ｃ  チャネルドープ層
５５  キャリアポケット（高濃度埋込層）
５６  ソース領域
５７  不純物領域
５７ａ  ドレイン領域
５８  ゲート絶縁膜
５９    ゲート電極
５９ａ、５９ｂ，５９ｃ    ＶＳＣＡＮ供給線
５９ｘ  ゲート相互接続部
６０ａ、６０ｂ，６０ｃ，６０ｄ    垂直出力線
６１ａ、６１ｂ    ＶＤＤ供給線
７１    水平出力線
７２ａ、７２ｂ    ＨＳＣＡＮ供給線
７３ａ、７３ｂ  昇圧電圧供給線
１０１  単位画素
１０２    ＶＳＣＡＮ駆動走査回路
１０３    ＶＤＤ駆動走査回路
１０４    ＨＳＣＡＮ入力走査回路
１０５  信号出力回路
１０７  映像信号出力端子
１０８  昇圧走査回路
１１１  受光ダイオード
１１２  光信号検出用絶縁ゲート型電界効果トランジスタ（光信号検出用ＭＯＳトランジスタ）
【図１】
0003615144.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003615144.tif 000009
【図９】
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【図１０】
0003615144.tif 000011
【図１１】
0003615144.tif 000012
【図１２】
0003615144.tif 000013
【図１３】
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【図１４】
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