(57)【特許請求の範囲】
【請求項１】
第１インダクター（２０）に接続された１つのノード（１８ｂ）を有する第１スイッチ（１８）と、
第２インダクター（２６）に接続された１つのノード（２４ｂ）を有する第２スイッチ（２４）であって、第１インダクター（２０）及び第２インダクター（２６）は共通ノード（３０）に接続されている、第２スイッチ（２４）と、
複数のスイッチング・サイクル（Ｃ１、Ｃ２、Ｃ３）の各々の期間において各スイッチを可能化するように第１スイッチ（１８）及び第２スイッチ（２４）に結合されたコントローラ（１２）とを含むスイッチ・モード電力コンバータであって、
第１スイッチ（１８）及び第２スイッチ（２４）が単一の電源に並列に接続されており、
コントローラ（１２）が、第２スイッチ（２４）にかかる電圧が第２スイッチ（２４）が可能化される前にほぼゼロに到達するように複数のサイクル（Ｃ１、Ｃ２、Ｃ３）の１つの期間において第２スイッチ（２４）を可能化する前に第１スイッチ（１８）を可能化し、第１スイッチ（１８）にかかる電圧が第１スイッチ（１８）が可能化される前にほぼゼロに到達するように複数のサイクル（Ｃ１、Ｃ２、Ｃ３）の残りの期間において第１スイッチ（１８）を可能化する前に第２スイッチ（２４）を可能化することを特徴とするスイッチ・モード電力コンバータ。
【請求項２】
コントローラ（１２）が、複数のスイッチング・サイクル（Ｃ１、Ｃ２、Ｃ３）の各々の期間において、両方のスイッチ（１８、２４）を実質的に同時に不可能化することを特徴とする請求項１に記載のコンバータ。
【請求項３】
コントローラ（１２）が、スイッチング・サイクル（Ｃ１、Ｃ２、Ｃ３）毎に、第２スイッチ（２４）を可能化する前に第１スイッチ（１８）を可能化することを特徴とする請求項１に記載のコンバータ。
【請求項４】
コントローラ（１２）が、各サイクル（Ｃ１、Ｃ２、Ｃ３）の間に各スイッチ（１８、２４）へ可能化パルスを出力し、各スイッチ（１８、２４）がそのパルスのそれぞれにより可能化又は不可能化されることを特徴とする請求項１に記載のコンバータ。
【請求項５】
各スイッチ（１８、２４）がそのパルスのそれぞれの先端により可能化され、そのパルスのそれぞれの後端により不可能化されることを特徴とする請求項４に記載のコンバータ。
【請求項６】
コントローラ（１２）が、クロック信号（４８）に結合された第１入力（７６）と、要求信号（５２）に結合された第２入力（７８）と、出力（８２）とを有する変調器（４２）を含み、変調器（４２）がクロック信号（４８）と要求信号（５２）とから導出された変調信号（８０）を出力し、可能化パルスが変調信号（８０）から導出されることを特徴とする請求項４に記載のコンバータ。
【請求項７】
コントローラ（１２）が変調信号（８０）を受け取る遅延発生器（４４）を含み、変調信号（８０）は各々が先端と後端とを有する複数のパルスを含み、遅延発生器（４４）が変調信号パルスに対応する複数のパルスを含む遅延信号（１０２）を出力し、各遅延信号パルスが、対応する変調信号パルスの先端の後に発生する先端と、対応する変調信号パルスの後端と実質的に同時に発生する後端とを有することを特徴とする請求項６に記載のコンバータ。
【請求項８】
コントローラ（１２）がクロック信号（４８）及び遅延信号（５２）を受け取るための入力（７０、１０４）を有する論理回路（４６）を含み、論理回路（４６）がクロック信号（４８）及び遅延信号（５２）から可能化パルスを導出することを特徴とする請求項７に記載のコンバータ。
【請求項９】
コントローラ（１２）が、第１スイッチ（１８）の不可能化の前に第２スイッチ（２４）を流れる電流をほぼゼロに到達させるように複数のスイッチング・サイクル（Ｃ１、Ｃ２、Ｃ３）の１つの期間において第２スイッチ（２４）を不可能化した後に第１スイッチ（１８）を不可能化し、第２スイッチ（２４）の不可能化の前に第１スイッチ（１８）を流れる電流をほぼゼロに到達させるように複数のスイッチング・サイクル（Ｃ１、Ｃ２、Ｃ３）の残りの期間において第１スイッチ（１８）を不可能化した後に第２スイッチ（２４）を不可能化することを特徴とする請求項１に記載のコンバータ。
【請求項１０】
コントローラ（１２）が第２スイッチ（２４）を可能化するのと実質的に同時に、コントローラ（１２）が、第１スイッチ（１８）のインダクタンス内のエネルギーを回復するための期間中、第１スイッチ（１８）を不可能化することを特徴とする請求項１に記載のコンバータ。
【請求項１１】
コントローラ（１２）がワン・ショツト（８４４）を含み、前記期間がワン・ショット（８４４）の時定数に等しい請求項１０に記載のコンバータ。
【請求項１２】
コントローラ（１２）が、前記期間の後に第１スイッチ（１８）を再び可能化し、第１スイッチ（１８）及び第２スイッチ（２４）の両方を実質的に同時に不可能化することを特徴とする請求項１０に記載のコンバータ。
【請求項１３】
第１スイッチ（１８）の１つのノード（１８ｂ）と別の共通ノード（３４）との間に接続された第１ダイオード（２２）と、第２スイッチ（２４）の１つのノード（２４ｂ）と他の共通ノード（３４）との間に接続された第２ダイオードとを有することを特徴とする請求項１に記載のコンバータ。
【請求項１４】
第１スイッチ（１８）が、複数のスイッチング・サイクル（Ｃ１、Ｃ２、Ｃ３）の１つの期間の間に第２ダイオード（２８）内に貯えられた順方向伝導電流を回復するように動作し、第２スイッチ（２４）が、複数のスイッチング・サイクル（Ｃ１、Ｃ２、Ｃ３）の残りの期間の間に第１ダイオード（２２）内に貯えられた順方向伝導電流を回復するように動作することを特徴とする請求項１３に記載のコンバータ。
【請求項１５】
複数のスイッチ（１８、２４、２１８、２１４）と、複数の出力（２５６、２５８、２７８、２８０）を有するコントローラ（２１２、６１２、８１２）とを含むスイッチ・モード電力コンバータであって、
各スイッチが、別個のインダクター（２０、２６、２２０、２２６）を介して共通のノード（３０）に並列に接続されており、
各出力が、別個のスイッチ（１８、２４、２１８、２２４）に結合されており、
コントローラ（２１２、６１２、８１２）が、スイッチングに起因したコンバータの電力損失を減少するためのシーケンスに従って複数のスイッチング・サイクル（Ｃ１、Ｃ２、Ｃ３）の各々の期間において複数のスイッチ（１８、２４、２１８、２２４）を可能化及び不可能化するために複数の出力（２５６、２５８、２７８、２８０）上に複数のスイッチ（１８、２４、２１８、２２４）への可能化信号を出力し、
そのシーケンスが、スイッチ（１８、２４、２１８、２２４）の第１組を残りのスイッチ（１８、２４、２１８、２２４）の活性化前に活性化し、スイッチ（１８、２４、２１８、２２４）の第２組を残りのスイッチ（１８、２４、２１８、２２４）の不活性化後に不活性化することを含む、スイッチ・モード電力コンバータ。
【請求項１６】
スイッチ（１８、２４、２１８、２２４）の第１組に含まれるスイッチ（１８、２４、２１８、２２４）がスイッチ（１８、２４、２１８、２２４）の第２組に含まれるスイッチ（１８、２４、２１８、２２４）と同じである請求項１５に記載のコンバータ。
【請求項１７】
各スイッチング・サイクル（Ｃ１、Ｃ２、Ｃ３）において、スイッチ（１８、２４、２１８、２２４）の第１組は複数のスイッチ（１８、２４、２１８、２２４）の内の１つのスイッチ（１８、２４、２１８、２２４）のみを含み、各サイクル（Ｃ１、Ｃ２、Ｃ３）の１つのスイッチ（１８、２４、２１８、２２４）が直前のサイクル（Ｃ１、Ｃ２、Ｃ３）の１つのスイッチ（１８、２４、２１８、２２４）と異なること特徴とする請求項１５に記載のコンバータ。
【請求項１８】
スイッチ（１８、２４、２１８、２２４）の第１組が、連続するスイッチング・サイクル（Ｃ１、Ｃ２、Ｃ３）の各々で交替されることを特徴する請求項１５に記載のコンバータ。
【請求項１９】
各スイッチ（１８、２４、２１８、２２４）がスイッチ（１８、２４、２１８、２２４）に対応するコントローラ出力（２５６、２５８、２７８、２８０）に与えられる可能化パルスの各々の先端により活性化され、スイッチ（１８、２４、２１８、２２４）に対応するコントローラ出力（２５６、２５８、２７８、２８０）に与えられる可能化パルスの各々の後端により不可能化されることを特徴とする請求項１５に記載のコンバータ。
【請求項２０】
コントローラ（２１２、６１２、８１２）が、遅延信号（５２）を受け取るための入力（７８）と変調パルスを含む変調信号（８０）を出力するための出力（８２）とを有する変調器（４２）を含み、コントローラ（２１２、６１２、８１２）が変調パルスから可能化パルスを生成するように構成されていることを特徴とする請求項１５に記載のコンバータ。
【請求項２１】
コントローラ（２１２、６１２、８１２）が、変調パルスを第１遅延パルスに変換するために変調器（４２）に結合された第１遅延発生器（４４）を含み、各第１遅延パルスは、対応する変調パルスの先端の後に発生する先端と、対応する変調パルスの後端と実質的に同じ時間に発生する後端とを有し、コントローラ（２１２、６１２、８１２）は第１遅延パルスから残りのスイッチ（１８、２４、２１８、２２４）を活性化するために使用される可能化パルスを導出することを特徴とする請求項２０に記載のコンバータ。
【請求項２２】
コントローラ（２１２、６１２、８１２）が、変調パルスを第２遅延パルスに変換するために変調器（４２）に結合された第２遅延発生器（６４４、８４４）を含み、各第２遅延パルスは、対応する変調パルスの後端の後に発生する後端と、対応する変調パルスの先端と実質的に同じ時間に発生する先端とを有し、コントローラ（２１２、６１２、８１２）は第２遅延パルスからスイッチ（１８、２４、２１８、２２４）の第２組を活性化するために使用される可能化パルスを導出することを特徴とする請求項２１に記載のコンバータ。
【請求項２３】
複数のダイオード（２２、２８、２２２、２２８）を有し、各ダイオード（２２、２８、２２２、２２８）が複数のスイッチ（１８、２４、２１８、２２４）の異なる１つと別の共通ノード（３４）との間に接続されていることを特徴とする請求項１５に記載のコンバータ。
【請求項２４】
スイッチ（１８、２４、２１８、２２４）の第１組が残りのスイッチ（１８、２４、２１８、２２４）に接続されたダイオード（２２、２８、２２２、２２８）内に貯えられた順方向伝導電流をスイッチ（１８、２４、２１８、２２４）の第１組の活性時に回復することを特徴とする請求項２３に記載のコンバータ。
【請求項２５】
複数のスイッチ集合体（１４、１６、２１４、２１６）とコントローラ（２１２、６１２、８１２）とを含むスイッチ・モード電力コンバータであって、
各スイッチ集合体（１４、１６、２１４、２１６）が、スイッチ集合体（１４、１６、２１４、２１６）に関連するインダクター（２０、２６、２２０、２２６）を介して共通ノード（３０）に並列に接続されており、
コントローラ（２１２、６１２、８１２）が、スイッチングに起因するコンバータの電力損失を減少するために連続するスイッチング・サイクル（Ｃ１、Ｃ２、Ｃ３）の間に複数のスイッチング集合体（１４、１６、２１４、２１６）を活性化及び不活性化し、
コントローラ（２１２、６１２、８１２）が、各スイッチング・サイクル（Ｃ１、Ｃ２、Ｃ３）の間に１回、各スイッチ集合体（１４、１６、２１４、２１６）を活性化及び不活性化し、第１スイッチング・サイクル（Ｃ１、Ｃ２、Ｃ３）の間に複数のスイッチ集合体（１４、１６、２１４、２１６）のうちの１つを残りのスイッチ集合体（１４、１６、２１４、２１６）を活性化する前に活性化することを特徴とするコンバータ。
【請求項２６】
コントローラ（２１２、６１２、８１２）が、第２スイッチング・サイクル（Ｃ１、Ｃ２、Ｃ３）の間に複数のスイッチング集合体（１４、１６、２１４、２１６）のうちの異なる１つを残りのスイッチング集合体（１４、１６、２１４、２１６）の活性化前に活性化することを特徴とする請求項２５に記載のコンバータ。
【請求項２７】
コントローラ（２１２、６１２、８１２）が、各スイッチング・サイクル（Ｃ１、Ｃ２、Ｃ３）の間に全てのスイッチ集合体（１４、１６、２１４、２１６）を同時に不活性化することを特徴とする請求項２５に記載のコンバータ。
【請求項２８】
コントローラ（２１２、６１２、８１２）が、第１スイッチング・サイクル（Ｃ１、Ｃ２、Ｃ３）の間に１つのスイッチ集合体（１４、１６、２１４、２１６）を残りのスイッチ集合体（１４、１６、２１４、２１６）を不活性化した後に不活性化することを特徴とする請求項２５に記載のコンバータ。
【請求項２９】
コントローラ（２１２、６１２、８１２）が、第２スイッチング・サイクル（Ｃ１、Ｃ２、Ｃ３）の間に複数のスイッチング集合体（１４、１６、２１４、２１６）のうちの異なる１つを残りのスイッチング集合体（１４、１６、２１４、２１６）の活性化後に不活性化することを特徴とする請求項２８に記載のコンバータ。
【請求項３０】
コントローラ（２１２、６１２、８１２）が１つのスイッチ集合体（１４、１６、２１４、２１６）のインダクタンス内のエネルギーを回復するための期間中に１つのスイッチ集合体（１４、１６、２１４、２１６）を不活性化すると同時に、コントローラ（２１２、６１２、８１２）が残りのスイッチ集合体（１４、１６、２１４、２１６）を活性化することを特徴とする請求項２５に記載のコンバータ。
【請求項３１】
コントローラ（２１２、６１２、８１２）がワン・ショット（８４４）を含み、前記期間がワン・ショット（８４４）の時定数に等しいことを特徴とする請求項３０に記載のコンバータ。
【請求項３２】
コンバータ（２１２、６１２、８１２）が前記期間の後に１つのスイッチ集合体（１４、１６、２１４、２１６）を再び活性化し、実質的に同時に複数のスイッチ集合体（１４、１６、２１４、２１６）を不活性化することを特徴とする請求項３０に記載のコンバータ。
【請求項３３】
第１スイッチ（１８）及び第２スイッチ（２４）が、複数のスイッチング・サイクル（Ｃ１、Ｃ２、Ｃ３）のそれぞれの一部において同時に可能化状態である請求項１に記載のコンバータ。
【請求項３４】
複数のスイッチ（１８、２４、２１８、２２４）のうちの少なくとも２つが、複数のスイッチング・サイクル（Ｃ１、Ｃ２、Ｃ３）のそれぞれの一部において同時に可能化状態である請求項１５に記載のコンバータ。
【請求項３５】
複数のスイッチ集合体（１４、１６、２１４、２１６）のうちの少なくとも２つが、複数のスイッチング・サイクル（Ｃ１、Ｃ２、Ｃ３）のそれぞれの一部において同時に可能化状態である請求項２５に記載のコンバータ。
【発明の詳細な説明】
【０００１】
発明の属する技術分野
本発明は、平行スイッチ集合体のソフト・スイッチングを提供する方法と装置に関し、より詳細には、スイッチ・モード電力コンバータの平行スイッチ集合体のソフト・スイッチングに関する。
【０００２】
発明の背景
従来のスイッチ・モード電力コンバータは、各々がスイッチを含んで交互にコンバータの入力と出力の間にインダクターを接続する制御可能スイッチ集合体を使用する。スイッチが閉じられたときにコンバータ電力入力及び出力間の隔離を与えるためにスイッチ集合体にダイオードが含まれている。
【０００３】
業界には良く知られているように、このようなスイッチ・モード電力コンバータのスイッチは、スイッチングのイベントの際に実質的な量の電力を損失する。例えば、モータ速度制御、グラーディエント増幅器、又は電源など、これらの電力コンバータのアプリケーションにかかわらず、スイッチが活性化された時及びその後の短い間、スイッチ端子間に高電力が存在するであろう。回路中のダイオードは典型的に、スイッチが活性化された時に即座に伝導を止めるのではなく、逆電流を阻止して逆電圧を維持する能力を「回復」する前に、一時的に逆電流を流す。
【０００４】
電力コンバータ・スイッチを製造して実現する困難さは、スイッチへの電流要求が増加するにつれて増加する。例えば、大変大きな半導体は、しばしば低い初期生産性を有し、顕著な熱を発生して特別な熱マウンテイングを必要とし、回路内の他の部品に電気的に接続することが難しい。このように、大部分の高電流スイッチは製造するのが容易なより小さなスイッチの平行な集合体から作られる。しかし、平行スイッチ集合体を使用することに付随する１つのトレード・オフは、スイッチ間での正確な電流の共有を確保する必要性である。明らかに、各スイッチの電気特性に依存して、１つのスイッチが平行に接続されている他のスイッチより前に導通（ターン・オン）し、又は他のスイッチよりも後に遮断（ターン・オフ）される状態が存在し得る。もし、１つ又は複数のスイッチが残りのスイッチと比べて異なる時点で動作し続けると、そのスイッチはより大きな電力散逸を経験し、時間が経つと、故障するかもしれない。
【０００５】
いくつかのスイッチ・モード電力コンバータは、ゼロ電圧スイッチング（ＺＶＳ）の増強された効率を達成するために補助電力スイッチを使用する。ここで、補助電力スイッチは主スイッチを横断する電圧がスイッチが導通（ターン・オン）する前にゼロに落ちることを可能にするため最初に動作される。補助スイッチは典型的に、小さなインダクターを介して主スイッチ回路へ主スイッチとスイッチ集合体ダイオードのアノードとの間の接合部において結合される。ダイオードは一般に、主スイッチがゼロ・ボルトに近づくことができる前に「逆方向が回復」されるべきように伝導されるため、補助スイッチの小さなインダクタンスはダイオードと主スイッチ回路に貯えられた電荷のエネルギーを散逸するのではなく回復できる。このような補助スイッチは一般にＺＶＳイベントの後に主スイッチ回路に回復されたエネルギーを戻すように構成されている。しかし、追加のスイッチは追加の費用を生じ、あるアプリケーションにおいては補助スイッチの使用をできなくするであろう。
【０００６】
発明の開示
本発明は、小さなインダクタンスにより共通ノードに結合されそしてスイッチ・コントローラにより個別に制御される複数のスイッチ集合体を含んだスイッチ・モード電力コンバータにおいて平行スイッチ集合体をソフト・スイッチングするための方法及び装置を提供する。インダクタンスは、伝統的な高速電流共有インピーダンスのみならず共振補助スイッチ・インダクターとしても機能する。スイッチ・コントローラは、残りのスイッチ集合体を可能化する前に各スイッチング・サイクルの際にスイッチ集合体の小組（典型的に１つ）を可能化する。最初に可能化されたスイッチ集合体はハード的にそのダイオードに貯えられたエネルギーを回復し、残りのスイッチ集合体のダイオードをソフト的に回復する。追加的に、スイッチ・コントローラは、各スイッチング・サイクルの際に残りのスイッチ集合体が不可能化された後に、スイッチ集合体の第２小組（典型的に１つ）を不可能化してもよい。このゼロ電流遮断（ＺＣＴ）技術は遮断電力損失が最後に不可能化されたスイッチ集合体において発生することを保証する。さらに、スイッチ・コントローラは各スイッチング・サイクル毎に第１及び第２小組に選ばれるスイッチ集合体を交換する。
【０００７】
スイッチ・コントローラはパルス幅変調器にクロック信号を与えるクロック回路を含む。パルス幅変調器はまた、電力コンバータ負荷の電流要求などの要求信号を受けて、要求信号の変調されたバージョンを出力する。変調信号を１つ又は複数の遅延回路を通過させて、遅延信号をクロック信号及び／又は変調信号に論理的に関係付けることにより、スイッチ・コントローラが早く可能化されるスイッチ集合体と最後に不可能化されるスイッチ集合体の選択を交換する可能化入力をスイッチ集合体の各々のスイッチに順番に与える。各スイッチング・サイクルデ最初に可能化されるべき及び最後に不可能化されるべき異なるスイッチを選択することにより、スイッチ・コントローラは、電力コンバータに含まれる全てのスイッチ集合体を横断するアテンダント・ストレス及び電力損失をより均一に分布する。
【０００８】
添付図面を参照した以下の本発明の詳細な説明により、本発明及び本発明のこれらの特徴とその他の特徴がより良く理解されるであろう。
【０００９】
発明の実施の形態の詳細な説明
ここに説明される発明の実施の形態を網羅的であったり開示された形態に本発明を限定したりする意図はない。むしろ、ここに説明された実施の形態は本発明を当業者が実施できるために選択されている。
【００１０】
図１は、スイッチ・コントローラ１２に接続された２スイッチ平行電力スイッチング集合体１０を示す。集合体１０はスイッチ集合体１４、１６を含み、より大きな電力コンバータの一部として使用される。スイッチ集合体１４は、典型的にはＭＯＳＦＥＴ又はＩＧＢＴスイッチであるスイッチ１８、インダクター２０、及びダイオード２２を含む。同様に、スイッチ集合体１６は、スイッチ２４、インダクター２６、及びダイオード２８を含む。スイッチ１８及び２４のノード１８ａ及び２４ａはそれぞれ、接地などの共通ノードに接続されている。スイッチ１８のノード１８ｂはダイオード２２のアノードとインダクターの一端に接続されている。スイッチ２４のノード２４ｂは同様にダイオード２８とインダクター２６に接続されている。インダクター２０及び２６の他端は、インダクター３２に接続された共通ノード３０に接続されている。インダクター３２は、フィルター回路の一部又はグラディエント・コイル又はモーターの巻線などの電力スイッチング集合体１０により駆動される負荷の一部のいずれかでよい。インダクター３２はまた、端子３８にも接続されている。ダイオード２２、２８のカソードは端子３６に接続された別の共通ノード３４に接続されている。バック駆動された電力コンバータにおいて、端子３６が入力電力を受取り、端子３８が減少された電圧で且つ増加された電流で電力を出力する。ブースト駆動された電力コンバータにおいて、電力が端子３８において受取られて、端子３６において増加された電圧且つ減少された電流で出力される。
【００１１】
スイッチ・コントローラ１２は、三角形発生器４０、変調器４２、遅延発生器４４及び論理回路４６を含む。正方形波形などのクロック信号４８が、スイッチ・コントローラ１２の入力５０に与えられる。例えば、エラー制御増幅器からの入力又は制御されたシステムからのフィードバック信号である要求信号５２が、スイッチ・コントローラ１２の入力５４に与えられる。スイッチ・コントローラ１２の出力５６、６８がそれぞれスイッチ１８及び２４に接続されてその動作を制御する。
【００１２】
論理回路４６はフリップ・フロップ６０、ＯＲゲート６２、６４、及びＡＮＤゲート６６、６８を含む。スイッチ・コントローラ１２の入力５０は、論理回路４６の入力７０及び三角形発生器４０の入力７２に接続されている。三角形発生器４０の出力７４は、変調器４２の入力に接続されている。変調器４２の入力７８は、スイッチ・コントローラ１２の入力５４からの要求信号５２を受取る。変調器４２は出力８２上に変調信号８０を出力する。出力８２は遅延発生器４４に入力８６、８８、９０で接続され、論理回路４６の入力８４に接続される。遅延発生器４４は、抵抗９２、ダイオード９４、キャパシタ９６、及びＡＮＤゲート９８を含む。ＡＮＤゲート９８の１つの入力は、遅延発生器入力８６に接続されている。他の入力は、ダイオード９４のアノード、抵抗９２の一端、及びキャパシタ９６の一端に接続されています。抵抗９２の他端は遅延発生器入力８８に接続されている。ダイオード９４のカソードは、遅延発生器入力９０に接続されている。キャパシタ９６の他端は接地されている。ＡＮＤゲート９８の出力は遅延発生器４４の出力１００に接続されている。出力１００は、論理回路４６の入力１０４へ遅延信号１０２を運搬する。
【００１３】
論理回路４６の入力７０は、フリップ・フロップ６０の入力１０６へ接続される。フリップ・フロップ出力１０８は、“Ｄ”入力１１０及びＯＲゲート６４の１つの入力に接続されている。フリップ・フロップ出力１１２は、ＯＲゲート６２の１つの入力に接続されている。遅延発生器４４からの入力１０４は、ＯＲゲート６２、６４の他の入力に接続されている。ＯＲゲート６２、６４の出力はそれぞれＡＮＤゲート６６、６８の入力の１つに接続されている。論理回路入力８４で受信された変調信号８０は、ＡＮＤゲート６６、６８の他の入力に配されている。
【００１４】
図２を参照すると、正方波波形のクロック信号４８が示されている。クロック信号４８は、三角形発生器４０を駆動して、要求信号５２と共に示される三角形クロック信号５３を出力する。当業者には理解されるように、非正方形クロックも三角形クロック信号５３などののこぎり歯変調波形を形成するのに使用できる。変調器４２は、一連のパルスを含む変調信号８０を出力する。各パルスは、三角形クロック信号５３が要求信号５２に対して正である時間間隔に対応する期間を有する。遅延発生器４４は、遅延信号１０２の各パルスの先端にのみ遅延を発生する。遅延信号１０２の各パルスの後端は対応する変調信号８０のパルスの後端と実質的に同時的に発生する。遅延信号１０２の先端の遅れは、遅延発生器４４の抵抗９２及びキャパシタ９６により形成される時定数に比例する。ダイオード９４は、変調信号８０が低くなる時、キャパシタ９６の素早い放電を可能にする。部品は、もし変調信号８０のパルス器官が遅延発生器４４の遅延よりも短ければ、遅延信号１０２がその特定のスイッチング・サイクルＣ１、Ｃ２、Ｃ３の間に低く留まるように選択されている。
【００１５】
クロック信号４８は、クロック信号４８の立上り端で変化するフリップ・フロップ出力１０８を発生する。出力１０８の逆転がフリップ・フロップ６０の出力１１２に発生する。ＯＲゲート６４の出力は、遅延信号１０２又はフリップ・フロップ出力１０８のいずれかが論理高である時は常に論理高である。同様に、ＯＲゲート６２の出力は、遅延信号１０２又はフリップ・フロップ出力１１２のいずれかが論理高である時は常に論理高である。ＡＮＤゲート６６がスイッチ・コントローラ出力５６に可能化信号６６を出力するために、出力６２及び変調信号８０の両方が論理高でなければならないため、可能化信号６６のパルスは変調信号８０のパルスの繰返しか若しくは遅延信号１０２のパルスかの間を各スイッチング・サイクルＣ１、Ｃ２、Ｃ３と共に交替する。逆に、ＡＮＤゲート６８からの可能化信号６８は、遅延信号１０２のパルスの繰返しか若しくは変調信号８０かの間で交替する。図２の可能化信号６８、６６を比べることにより理解されるように、各々の他のスイッチング・サイクルＣ１、Ｃ２、Ｃ３の間、１つの波形の先端は他の波形の先端に対して時間的に遅延されている。両可能化信号６８、６６の後端は実質的に同時に発生する。
【００１６】
可能化信号６８、６６の先端の間の遅延は、ＺＶＳを最高の使用可能電流の電力スイッチング集合体１０にて形成することを可能なように設定する。集合体１０により与えられる電流が大きければ大きいほど、ＺＶＳがダイオード２２、２８内の電荷を回復することを達成するために遅延発生器４４の遅延は長くなければならない。
【００１７】
当業者には容易に理解されるように、論理回路４６に含まれる部品は入力信号４８、５２を可能化信号６８、６６に論理的に変換するために多くの可能な実現の内の１つを構成する。明らかに、ネガティプ論理が容易に実現できる。そして、さまざまな論理実現のいづれも例えばプログラム論理装置により実現できる。
【００１８】
理論的には、２スイッチ電力スイッチング集合体１０は、上記の態様で動作された時、ＺＶＳ方法の実現がなければ経験するであろうターン・オン損失の半分を生ずる。しかし、実際には、補助スイッチとして使用されたスイッチ集合体１８又は２４上の追加の電流負荷が電力損失の５０％減少を阻む。それにもかかわらず、標準の非ＺＶＳ方法に付随する電力損失の１／ｎ（ここで、ｎはスイッチ集合体の数である）の限界に近づく電力損失の減少を理解すべきである。ターン・オン損失が全電力損失の主要なパーセンテイジである高周波数電力コンバータのアプリケーションにおいて、５０％よりも大きな全電力損失の減少が実現できるだろう。実際の限界はこの設計に使用されるスイッチ集合体の数（ｎ）に存在することに理解すべきである。コンバータに追加された各スイッチ集合体に対して、電力損失の減少が発生する。しかし、選択されたスイッチにより回復されるべき全電流の増加も発生する。従って、より大きな集合体に対して、複数の平行電力スイッチング集合体１０が使用でき、各々が上述した手順に従ってスイッチ・コントローラ１２の制御を受ける。複数の平行電力スイッチング集合体１０の場合、ターン・オン電力損失に対する限界はｍ／ｎである（ここで、ｍは使用される平行電力スイッチング集合体１０の数である）。
【００１９】
以上より明らかなように、本発明の原理は、２つよりも多いスイッチ集合体が平行電力スイッチング集合体１０を構成しているスイッチ集合体１４、１６の全数の内の小組を可能化するのに使用できる。例えば、もし、４つのスイッチ集合体が単一の平行電力スイッチング集合体１０に使用されると、可能化信号６６が２つのスイッチ集合体に接続でき、可能化信号６８が２つの残りのスイッチ集合体に接続できる。このように、各スイッチング・サイクルの際、スイッチ集合体の全数の小組が残りのスイッチ集合体が可能化される前に可能化される。しかし、いずれにしても、論理回路４６が、１つのスイッチング・サイクルの間にスイッチ集合体の小組の部分として選択されたスイッチ集合体が次のスイッチング・サイクルのスイッチ集合体の小組の一部としても選択されることがないことを確実にするように実現される。換言すれば、スイッチ集合体の小組は個別のスイッチ集合体が上述した原理に従い交替されるのと同じ方法で交替されるべきである。
【００２０】
図３及び図４は、４つのスイッチ集合体を有する電力コンバータへの本発明の拡張を示す。図１及び図２と共通な部品と波形は同じ参照符号を保持する。図３を参照すると、平行電力スイッチング集合体２１０は４つのスイッチ集合体１４、１６、２１４、２１６を含む。スイッチ集合体１４及び１６は図１の説明に関した詳述したものと同一である。スイッチ集合体２１４及び２１６はスイッチ集合体１４及び１６と同じであり、２００だけ増加された同じ参照符号を使用する。インダクター２２０及び２２６が共通ノード３０に接続されている。ダイオード２２２及び２２８が共通ノード３４に接続されていて、これによりスイッチング集合体１４、１６、２１４、２１６の平行構成を完成する。
【００２１】
スイッチ・コントローラ２１２は、三角形発生器４０、変調器４２、遅延発生器４４、及び修正された論理回路２４６を含む。論理回路２４６は、第１フリップ・フロップ６０（図１のフリップ・フロップ６０と同一）、第２フリップ・フロップ２３０、デコーダ２３２、ＡＮＤゲート２３４、２３６、２３８、２４０及びＯＲゲート２４２、２４４、２４８、２５０を含む。フリップ・フロップ６０の出力１０８は、フリップ・フロップ２３０の入力２５２に接続されている。フリップ・フロップ２３０の反転出力２５４は入力２６０に接続されていて、出力２６２はデコーダ２３２の入力２６４に接続されている。同様に、フリップ・フロップ６０の出力１１２はデコーダ入力２６６に接続されている。デコーダ入力２６８は接地に接続されている。デコーダ出力２７０、２７２、２７４、２７６がそれぞれＡＮＤゲート２３４、２３６、２３８、２４０の反転入力に接続されている。各ＡＮＤゲート２３４、２３６、２３８、２４０の他の入力は変調信号８０を受取る論理回路入力８４に接続されている。
【００２２】
ＡＮＤゲート２３４、２３６、２３８、２４０の出力は、それぞれＯＲゲート２４２、２４４、２４８、２５０の入力に接続されている。各ＯＲゲート２４２、２４４、２４８、２５０の他の入力は遅延信号１０２を受ける論理回路入力１０４に接続されている。ＯＲゲート２４２の出力は論理回路出力２５６及び制御スイッチ１８に接続されている。同様に、ＯＲゲート２４４、２４８、２５０の出力はそれぞれ論理回路出力２５８、２７８、２８０に接続され、それぞれ制御スイッチ２４、２１８、２２４に接続されている。
【００２３】
図３のＡＮＤゲート２３４、２３６、２３８、２４０及びＯＲゲート２４２、２４４、２４８、２５０は、図１のゲート６２、６４、６６、６８と同じ信号処理機能を実行する。図３のゲート構成は端に本発明による多くの可能な論理実現の別のものを示す。追加的に、図３の論理ゲートは容易にプログラム論理装置の従来の論理配列に置き換えることができる。
【００２４】
図４を参照すると、４つのスイッチング・サイクルＣ１、Ｃ２、Ｃ３及びＣ４が示される。図１及び図２の実施の形態の場合のように、三角形発生器４０はクロック信号４８の関数として三角形クロック信号５３を出力する。変調信号８０は、三角形クロック信号５３が要求信号５２に対して正である時は常に論理高信号として変調器４２により出力される。変調信号８０は、遅延発生器４４を通過されて、遅延信号１０２を発生する。図示されるように、遅延信号１０２の先端が変調信号８０の先端に対して時間的に遅延される。
【００２５】
クロック信号４８はまた、一連のフリップ・フロップ６０、２３０に送られて、デコーダ２３２に交替する入力を与える。デコーダ２３２は、全スイッチング・サイクルＣ１、Ｃ２、Ｃ３、Ｃ４の期間中、その出力２７０、２７２、２７４、２７６の各々に論理低を順次出力する２−４線ネガティブ真デコーダである。デコーダ出力２７０、２７２、２７４、２７６の各々はＡＮＤゲート２３４、２３６、２３８、２４０のその対応する反転入力で反転される。従って、ＡＮＤゲート２３４、２３６、２３８、２４０は対応するデコーダ出力が論理低で変調信号８０が論理高の時に論理高信号を出力する。結果は、図４に示すように各スイッチング・サイクルＣ１、Ｃ２、Ｃ３、Ｃ４について異なるＡＮＤゲート２３４、２３６、２３８、２４０により出力される変調信号８０に対応したパルスである。
【００２６】
ＯＲゲート２４２、２４４、２４８、２５０は、遅延信号１０２でもってそれぞれＡＮＤゲート出力２３４、２３６、２３８、２４０を比較する。例えば、ＡＮＤゲート出力２３４が論理高又は遅延信号１０２が論理高の時、ＯＲゲート出力２４２は論理高である。この動作の結果として、スイッチング・サイクルＣ１、Ｃ２、Ｃ３、Ｃ４の各々に対して、異なる可能化信号２４２、２４４、２４８、２５０が残りの可能化信号が論理高に遷移する前に論理高に遷移する。この場合に可能化信号２４２、２４４、２４８、２５０を交替することにより、スイッチ集合体１４、１６、２１４、２１６は本発明によるスイッチ・モード電力コンバータに関連した電力損失とストレスをより均一に分配するために交替される。
【００２７】
図５及び図６は、スイッチ・モード電力コンバータでゼロ電流ターン・オフ（ＺＣＴ）に近づけることによりターン・オフ電力損失を減少するために適用される本発明によるスイッチ交替概念の別の実施の形態を示す。この実施の形態では、１つのスイッチ集合体又はスイッチ集合体の小組がターン・オフ電力損失を減少するために残りのスイッチ集合体が不可能化された後に不可能化される。
【００２８】
図５を参照すると、２スイッチ平行電力スイッチング集合体１０は図１に示されたものと同一である。追加的に、三角形発生器４０、変調器４２、及び遅延発生器４４は、遅延発生器４４のダイオード９４が方向を逆転されていてそしてゲート９８がＡＮＤゲートの代わりにＯＲゲートであることを除いて、図１に示されたものと同じである。スイッチ・コントローラ４１２はまた、修正された論理回路４４６を含む。論理回路４４６は、フリップ・フロップ４０２、反転器４０４、ＡＮＤゲート４０６、４０８及びＯＲゲート４１０、４１４を含む。遅延発生器出力１００が、論理回路入力１０４、ＡＮＤゲート４０６、４０８の１つの入力、及び反転器４０４の入力に接続されている。反転器４０４はフリップ・フロップ４０２の入力４１６に接続されている。フリップ・フロップ４０２の反転された出力４１８はＡＮＤゲート４０８の他の入力とフリップ・フロップ４０２の入力４２０へ接続されている。フリップ・フロップ４０２の出力４２２はＡＮＤゲート４０６の他の入力に接続されている。
【００２９】
ＡＮＤゲート４０６、４０８の出力はそれぞれＯＲゲート４１０、４１４の入力に接続されている。ＯＲゲート４１０、４１４への他の入力は、論理回路入力８４を介して送られる変調信号８０により駆動される。ＯＲゲート４１０、４１４の出力は上述したようにスイッチ集合体１４を駆動する。
【００３０】
作用において、正方形波形クロック信号４８（図６）は三角形発生器４０により三角形クロック信号５３に変換される。三角形クロック信号５３及び要求信号５２は変調器４２により変調されて、変調信号８０を生ずる。変調信号８０は遅延回路４４を通過されて遅延信号１０２を生ずる。図６に示すように、遅延信号１０２の各パルスの後端は変調信号８０に対して時間的に遅延される。遅延信号１０２は、反転器４０４とフリップ・フロップ４０２を通過されてフリップ・フロップ出力４１８、４２２を発生する。これらの出力の各々は遅延信号１０２の後端において１つの状態から他へ遷移する。ＡＮＤゲート４０８の出力は遅延信号１０２とフリップ・フロップ出力４１８の両方が論理高である時は常に論理高である。同様に、ＡＮＤゲート４０６の出力は遅延信号１０２とフリップ・フロップ出力４２２の両方が論理高である時は常に論理高である。ＡＮＤゲート出力４０６、４０８はそれぞれＯＲゲート４１０、４１４に送られる。ＯＲゲート４１０、４１４への他の入力は論理回路入力８４を介して変調信号８０により提供される。従って、ＯＲゲート４１４の出力（スイッチ集合体１６に対する可能化信号）は、ＡＮＤゲート４０８の出力が論理高又は変調信号８０が論理高のいずれかの時は常に論理高である。結果は、２つの可能化信号４１０、４１４が変調信号８０に対応したパルスを出力することと遅延信号１０２に対応したパルスとの間を交替することである。このように、スイッチ集合体１４、１６は、他のスイッチ集合体１４、１６が不可能化された後まで可能化されたまま留まるか若しくは他のスイッチ集合体が不可能化される前に不可能化されるかを各スイッチング・サイクルＣ１、Ｃ２、Ｃ３、Ｃ４で交替する。
【００３１】
図７及び図８は、１つの電力スイッチング集合体２１０においてＺＶＳ及びＺＣＴ機能の両方を含んだ本発明のまた別の実施の形態を示す。スイッチング集合体２１０は図３について説明されたスイッチ集合体２１０と同一であり、同じ符号を使用する。スイッチ・コントローラ６１２は図３のスイッチ・コントローラ２１２と同様である。従って、同様な部品には同じ参照番号を付す。スイッチ・コントローラ２１２と同じく、スイッチ・コントローラ６１２は三角形発生器４０、変調器４２、及び遅延発生器４４を含む。部品間の接続は図３に示されたものと同一である。スイッチ・コントローラ６１２はさらに、ダイオード６９４が方向を逆転され、ゲート６９８がＡＮＤゲートの代わりにＯＲゲートであることを除いて、第１遅延回路４４と同一である。遅延回路４４の出力１００が論理回路６４６の入力１０４に接続されている。遅延回路６４４の出力７００が論理回路６４６の入力８４に接続されている。
【００３２】
論理回路６４６は、フリップ・フロップ６０の入力８４と入力１０６の間の追加のインバータ６０２を除いて、図３の論理回路２４６と同一である。図７の入力８４が、図３の場合の変調器４２に対して、第２遅延回路６４４に接続されていることに注意する。これに加えて、フリップ・フロップ６０へのクロック信号４８の供給の代わりに、第２遅延回路６４４の出力が反転器６０２を介して反転され、フリップ・フロップ６０へ供給されている。
【００３３】
図８において最も良く示されるように、クロック信号４８は三角形クロック信号５３へ変換される。三角形クロック信号５３は変調信号８０を変調器４２の出力８２において生成するために要求信号５２と比較される。そして変調信号８０は、遅延信号１０２を出力する遅延回路４４を通過される。図８に示されるように、遅延信号１０２の各パルスの先端は変調信号８０の対応するパルスの先端に対して時間的に遅延される。変調信号８０はまた、遅延信号７０２を出力する遅延回路６４４を通過される。遅延信号７０２の各パルスの後端は変調信号８０の対応するパルスの後端に対して時間的に遅延される。そして、遅延信号７０２は反転器６０２、フリップ・フロップ６０、２３０、及びそれぞれＡＮＤゲート２３４、２３６、２３８、２４０の反転入力へデコーダ出力２７０、２７２、２７４、２７６を与えるデコーダへと送られる。遅延信号７０２はまた、ＡＮＤゲート２３４、２３６、２３８、２４０の非反転入力へ送られる。従って、図８に示すように、遅延信号７０２が論理高であり、デコーダ出力２７０、２７２、２７４、２７６のいずれか１つが論理低である時、対応するＡＮＤゲート出力２３４、２３６、２３８、２４０は論理高である。
【００３４】
ＡＮＤゲート出力２３４、２３６、２３８、２４０は、ＯＲゲート２４２、２４４、２４８、２５０の１つの入力に送られる。ＯＲゲート２４２、２４４、２４８、２５０はまた、第２入力として遅延信号１０２を受ける。従って、例えば、ＡＮＤゲート出力２３４が論理高か又は遅延信号１０２が論理高である時、ＯＲゲート２４２の出力は論理高である。このように、可能化信号２４２、２４４、２４８、２５０の１つが、各スイッチング・サイクルＣ１、Ｃ２、Ｃ３、Ｃ４の際に残りの可能化信号の前に開始しそして後に終了する。従って、異なるスイッチ集合体１４、１６、２１４、２１６（又はスイッチ集合体の小組）が最初に可能化されてターン・オン電力損失を減少し、そして最後に不可能化されてターン・オン電力損失を減少する。選択されたスイッチ集合体１４、１６、２１４、２１６の交替は補助スイッチとして動作する熱とストレスをより均一に分配する。
【００３５】
図９及び図１０は、補助スイッチとして機能する回路のインダクタンス内のエネルギーが回復される本発明の別の実施の形態を示す。一般に、補助スイッチとして機能するスイッチのスイッチング・サイクルを修正することにより、相互接続するインダクタンス内のエネルギーが主回路に戻すことができる。このエネルギーが戻される時、スイッチ集合体が伝導フェーズにある際にその中で循環して散逸されることを防止する。通常の場合のように、平行電力スイッチング集合体のＬ／Ｒ時定数が補助スイッチとして機能するスイッチ可能化時間とほぼ等しいか又は少ない時は常に、以下に説明する実施の形態の使用により増加された効率が達成される。補助スイッチがそのインダクタンスを放電するようにスイッチが機能した後、平行電力スイッチング集合体は当然にスイッチを低（ゼロ）電圧に戻す。これが発生した後、スイッチは伝導サイクル内の他のスイッチング集合体を補助するためにターン・オンされてもよい。
【００３６】
図９を参照すると、平行電力スイッチ集合体２１０は図３及び図７のスイッチ集合体２１０と同一であり、同じ参照番号を付す。スイッチ・コントローラ８１２は図３及び図７のスイッチ・コントローラ２１２と同様である。このように、似た部品は同じ参照番号を有する。スイッチ・コントローラ８１２はスイッチ・コントローラ２１２と同じく三角形発生器４０、変調器４２、及び遅延発生器４４を含む。これら部品間の接続は図３及び図７に示されるものと同一である。スイッチ・コントローラ８１２はさらに、入力が遅延発生器４４の出力１００に接続されそして出力がＡＮＤゲート８４８の１つの入力に接続されたワン・ショット８４４を含む。ＡＮＤゲート８４８の出力は論理回路８４６の入力８４に接続されている。ワン・ショツト８４４のサイクル時間（また、補助スイッチとして動作するスイッチング集合体１４、１６、２１４、２１６の再生時間）は、キャパシタ８５０と抵抗８５２のＲＣ定数により設定される。
【００３７】
論理回路８４６は、ＡＮＤゲート２３４、２３６、２３８、２４０及びＯＲゲート２４２、２４４、２４８、２５０が４つの２−１マルチプレクサ８５４、８５６、８５８、８６０により置き換えられていることを除いて、図７の論理回路６４６と同様である。マルチプレクサ８５４はそれぞれ第１及び第２ＡＮＤゲート８６２、８６４及びＯＲゲート８６６を含む。第１ＡＮＤゲート８６２の反転入力はデコーダ出力２７０に接続されていて、デコーダはまた第２ＡＮＤゲート８６４の１つの入力に接続されている。第１ＡＮＤゲート８６２の他の入力は、論理回路８４６の入力８４に接続されていて、ＡＮＤゲート８４８からの遅延信号８０２（図１０）を受取る。第２ＡＮＤゲート８６４の他の入力は論理回路８４６の入力１０４に接続されていて、遅延回路４４からの遅延信号１０２（図１０）を受取る。第１及び第２ＡＮＤゲート８６２、８６４の出力はＯＲゲート８６６の入力に接続されている。ＯＲゲート８６６の出力は論理回路出力２５６に接続されていて、スイッチング集合体１４を制御する。
【００３８】
マルチプレクサ８５６、８５８及び８６０の接続は、上記したものと同様である。ただし、マルチプレクサ８５６、８５８及び８６０はそれぞれデコーダ出力２７２、２７４及び２７６に接続されていて、スイッチング集合体１６、２１４、２１６をそれぞれ制御することが異なる。マルチプレクサ８５４、８５６、８５８及び８６０は、遅延信号１０２又は遅延信号８０２のいずれかをスイッチング集合体１４、１６、２１４、２１６のそれぞれへ送る。デコーダ２３２により選択されたスイッチング集合体１４、１６、２１４、２１６の１つのみが各スイッチング・サイクルの際に遅延信号８０２を受取る。本発明の前に説明した実施の形態の場合のように、フリップ・フロップ６０、２３０はデータ信号１０２（反転器６０２による反転の後）の立下り端でトリガーされ、これによりスイッチング集合体１４、１６、２１４、２１６の伝導サイクルの間の再構成を防止する。もし、変調器４２が飽和した場合（すなわち、要求信号が三角形クロック５３よりも大きい）、スイッチング集合体１４、１６、２１４、２１６の交替が停止する。
【００３９】
ワン・ショット８４４は、ＺＶＳが４つのスイッチング集合体１４、１６、２１４、２１６の内の３つをターン・オンするのと同時的な遅延信号１０２の立上り端によりトリガーされる。これは、補助スイッチとして動作するスイッチ集合体１４、１６、２１４、２１６のインダクタンスのエネルギーがスイッチ集合体内で散逸をまだ開始していないため、エネルギー回復を開始するには最適な時間である。抵抗８５２とキャパシタ８５０の時定数は、全てのインダクター・エネルギーを回復するとを可能にするほど十分に長く設定されていて、スイッチング集合体１４、１６、２１４、２１６がＺＶＳ状態に達するのを可能にする。この時間は平行電力スイッチ集合体２１０の電流要求と比例する。当業者は容易にこの時間を平行電力スイッチ集合体２１０の測定電流の関数として変調できるが、エネルギー利得は再生サイクル中に回復されるエネルギーに対して小さいであろう。前述から明らかなように、当業者は容易にＺＶＳ状態の開始を検知してスイッチング集合体１４、１６、２１４、２１６がＺＶＳ状態の発生に基づいて補助スイッチとして動作することを可能にするために図９の回路を容易に修正できる。
【００４０】
図１０を参照すると、変調器４２からの変調信号８０は、三角形発生器４０からの三角形クロック５３が要求信号５２よりも大きい時に、論理高である。変調信号８０は、ＡＮＤゲート８４８の１つの入力（これの別の入力はワン・ショット８４４の反転出力から始めは論理高である）と遅延器４４（この出力は始めは論理低である）とに送られる。ＡＮＤゲート８４８の両方の入力が論理高信号であるため、出力（遅延信号８０２）は論理高である。抵抗９２とキャパシタ９６とにより決定される遅延時間後、遅延発生器４４は論理高に遷移する。これはワン・ショット８４４をトリガーして論理低を出力し、遅延信号８０２を低にする。遅延信号８０２は抵抗８５２とキャパシタ８５０のＲＣ時定数の期間の間は論理低に留まる。この時定数後、ワンショット８４４は論理高を出力し、遅延信号８０２は高くなる。変調信号８０が論理低に遷移する時、ＡＮＤゲート８４８への変調信号８０の入力は低であるため、遅延発生器４４からの遅延信号１０２は低になり、遅延信号８０２は低となる。
【００４１】
図１０に示すように、デコーダ２３２は順次にデコーダ出力信号２７０、２７２、２７４、２７６によりマルチプレクサ８５４、８５６、８５８、８６０をそれぞれ可能化する。スイッチング・サイクルＣ１の際にマルチプレクサ８５４がデコーダ出力２７０により可能化される時、ＡＮＤゲート８６２、８６４及びＯＲゲート８６６の論理配列は、例えば、遅延信号８０２と本質的に同一な出力をＯＲゲート８６６に発生する。残りのマルチプレクサのＯＲゲート８７２、８７８、８８４の出力は遅延信号１０２に対応する。マルチプレクサ８５４、８５６、８５８、８６０を順次に可能化することにより、デコーダ２３２は本発明の他の実施の形態の説明において上述したように補助スイッチとして機能するスイッチイング集合体１４、１６、２１４、２１６を交替する。
【００４２】
以上、本発明を詳細に説明したが、説明は限定する意図はなく例示として解するべきである。本発明の範囲から逸脱することなく上述された実施の形態についてさまざまな変更が可能である。
【図面の簡単な説明】
【図１】  スイッチ・モード電力コンバータの平行スイッチ集合体をソフト・スイッチングするための１つの実施の形態の装置を示す回路図。
【図２】  図１の回路図のさまざまな場所における信号を描いた波形図。
【図３】  本発明による別の実施の形態の装置を示す回路図。
【図４】  図３の実施の形態について図２に類似した波形図。
【図５】  本発明による別の実施の形態の装置を示す回路図。
【図６】  図５の実施の形態について図２に類似した波形図。
【図７】  本発明による別の実施の形態の装置を示す回路図。
【図８】  図７の実施の形態について図２に類似した波形図。
【図９】  本発明による別の実施の形態の装置を示す回路図。
【図１０】  図９の実施の形態について図２に類似した波形図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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