(57)【特許請求の範囲】
【請求項１】
入力信号に応じて発光する発光素子と、発光素子の光を受光して光起電力を発生する受光素子と、受光素子により発生された光起電力がゲートソース間に印加して電荷が充電されることによりドレインソース間が導通状態に変化する出力用ＭＯＳＦＥＴと、出力用ＭＯＳＦＥＴのゲートソース間に接続され受光素子による光起電力の発生及び消失に連動して導通状態が変化する制御用トランジスタを含み出力用ＭＯＳＦＥＴの電荷の充放電を制御する制御手段と、一端が出力用ＭＯＳＦＥＴのソースに接続された過電流検知用抵抗と、過電流検知用抵抗の両端電圧がしきい値を超えると出力用ＭＯＳＦＥＴのゲートソース間に充電された電荷が放電される状態を保持する放電保持回路と、を備え、前記放電保持回路は、エンハンスメント型の第１のＭＯＳＦＥＴ及びその第１のＭＯＳＦＥＴのドレイン側に接続された低インピーダンス要素からなり受光素子のアノードカソード間に接続されるとともに出力用ＭＯＳＦＥＴの放電回路をなした第１の直列回路と、ゲートが第１のＭＯＳＦＥＴのドレインに接続されるとともにドレインが第１のＭＯＳＦＥＴのゲートに接続されたエンハンスメント型の第２のＭＯＳＦＥＴ及びその第２のＭＯＳＦＥＴのドレイン側に接続された高インピーダンス要素からなり第１の直列回路に並列接続された第２の直列回路と、過電流検知用抵抗の両端電圧がしきい値を超えると第２のＭＯＳＦＥＴのゲートソース間に充電された電荷を放電させるトランジスタと、からなることを特徴とする半導体リレー。
【請求項２】
前記低インピーダンス要素又は前記高インピーダンス要素の少なくとも一方は、インピーダンス用ＭＯＳＦＥＴ及びそのインピーダンス用ＭＯＳＦＥＴのゲートソース間に接続されたインピーダンス用抵抗からなることを特徴とする請求項１記載の半導体リレー。
【請求項３】
入力信号に応じて発光する発光素子と、発光素子の光を受光して光起電力をアノードカソード間に発生する受光素子と、受光素子により発生された光起電力がゲートソース間に印加して電荷が充電されることによりドレインソース間が導通状態に変化する出力用ＭＯＳＦＥＴと、出力用ＭＯＳＦＥＴのソースに接続された過電流検知用抵抗と、エンハンスメント型の第１のＭＯＳＦＥＴ及びその第１のＭＯＳＦＥＴのドレイン側に接続された低インピーダンス要素からなり受光素子のアノードカソード間に接続されるとともに出力用ＭＯＳＦＥＴの放電回路をなした第１の直列回路と、ゲートが第１のＭＯＳＦＥＴのドレインに接続されるとともにドレインが第１のＭＯＳＦＥＴのゲートに接続されたエンハンスメント型の第２のＭＯＳＦＥＴ及びその第２のＭＯＳＦＥＴのドレイン側に接続された高インピーダンス要素からなり第１の直列回路に並列接続された第２の直列回路と、過電流検知用抵抗の両端電圧がしきい値を超えると第２のＭＯＳＦＥＴのゲートソース間に充電された電荷を放電させるトランジスタと、一端が受光素子のカソードに接続されるとともに他端が第２のＭＯＳＦＥＴのゲートに接続されたバイパス抵抗と、を備えたことを特徴とする半導体リレー。
【請求項４】
前記低インピーダンス要素又は前記高インピーダンス要素の少なくとも一方は、インピーダンス用ＭＯＳＦＥＴ及びそのインピーダンス用ＭＯＳＦＥＴのゲートソース間に接続されたインピーダンス用抵抗からなることを特徴とする請求項３記載の半導体リレー。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、過電流保護機能を有した半導体リレーに関するものである。
【０００２】
従来、この種の半導体リレーとして、図４に示すものが存在する。このものは、入力信号に応じて発光する発光素子A と、発光素子A の光を受光して光起電力を発生する受光素子B と、受光素子B により発生された光起電力が印加して電荷が充電されることによりドレインソース間が導通状態に変化する出力用ＭＯＳＦＥＴC と、出力用ＭＯＳＦＥＴC のゲートソース間に接続され受光素子B による光起電力の発生及び消失に連動して導通状態が変化する制御用トランジスタD1を含み出力用ＭＯＳＦＥＴC の電荷の充放電を制御する制御手段D と、出力用ＭＯＳＦＥＴC のソースに接続された過電流検知用抵抗E と、コレクタが出力用ＭＯＳＦＥＴC のゲートに接続されるとともにベースエミッタ間が過電流検知用抵抗E に並列接続されたバイポーラトランジスタF と、を備えている。
【０００３】
次に、動作を説明する。発光素子A が入力信号に応じて発光すると、受光素子B が発光素子A の光を受光して光起電力を発生する。そうすると、出力用ＭＯＳＦＥＴC は、そのゲートとソースとの間に光起電力が印加されて充電され、ドレインとソースとの間が遮断状態から導通状態に変化して、ドレイン電流が流れる。
【０００４】
このドレイン電流が所定電流を超えて流れると、出力用ＭＯＳＦＥＴC のソースに接続された過電流検知用抵抗E の両端電圧が大きくなり、その過電流検知用抵抗E にベースエミッタ間が接続されたバイポーラトランジスタF のベース電流が流れて、バイポーラトランジスタF のコレクタ電流が流れるようになる。こうして、バイポーラトランジスタF のコレクタ電流が流れると、出力用ＭＯＳＦＥＴC のゲートソース間に充電された電荷が放電されて、出力用ＭＯＳＦＥＴC のドレイン電流が所定電流に抑えられる。
【０００５】
【発明が解決しようとする課題】
上記した従来の半導体リレーにあっては、出力用ＭＯＳＦＥＴC のドレイン電流が所定電流を超えて流れると、前述したように、出力用ＭＯＳＦＥＴC のドレイン電流が所定電流に抑えられるから、出力用ＭＯＳＦＥＴC に所定電流を超えたドレイン電流が流れ続けるのを防止することができる。
【０００６】
しかしながら、所定電流に抑えられた出力用ＭＯＳＦＥＴC のドレイン電流が長時間流れ続けると、出力用ＭＯＳＦＥＴC が損傷する恐れがある。
【０００７】
本発明は、上記の点に着目してなされたもので、その目的とするところは、出力用ＭＯＳＦＥＴが損傷することのない半導体リレーを提供することにある。
【０００８】
【課題を解決するための手段】
上記した課題を解決するために、請求項１記載の発明は、入力信号に応じて発光する発光素子と、発光素子の光を受光して光起電力を発生する受光素子と、受光素子により発生された光起電力がゲートソース間に印加して電荷が充電されることによりドレインソース間が導通状態に変化する出力用ＭＯＳＦＥＴと、出力用ＭＯＳＦＥＴのゲートソース間に接続され受光素子による光起電力の発生及び消失に連動して導通状態が変化する制御用トランジスタを含み出力用ＭＯＳＦＥＴの電荷の充放電を制御する制御手段と、一端が出力用ＭＯＳＦＥＴのソースに接続された過電流検知用抵抗と、過電流検知用抵抗の両端電圧がしきい値を超えると出力用ＭＯＳＦＥＴのゲートソース間に充電された電荷が放電される状態を保持する放電保持回路と、を備え、前記放電保持回路は、エンハンスメント型の第１のＭＯＳＦＥＴ及びその第１のＭＯＳＦＥＴのドレイン側に接続された低インピーダンス要素からなり受光素子のアノードカソード間に接続されるとともに出力用ＭＯＳＦＥＴの放電回路をなした第１の直列回路と、ゲートが第１のＭＯＳＦＥＴのドレインに接続されるとともにドレインが第１のＭＯＳＦＥＴのゲートに接続されたエンハンスメント型の第２のＭＯＳＦＥＴ及びその第２のＭＯＳＦＥＴのドレイン側に接続された高インピーダンス要素からなり第１の直列回路に並列接続された第２の直列回路と、過電流検知用抵抗の両端電圧がしきい値を超えると第２のＭＯＳＦＥＴのゲートソース間に充電された電荷を放電させるトランジスタと、からなる構成にしてある。
【００１０】
請求項２記載の発明は、請求項１記載の発明において、前記低インピーダンス要素又は前記高インピーダンス要素の少なくとも一方は、インピーダンス用ＭＯＳＦＥＴ及びそのインピーダンス用ＭＯＳＦＥＴのゲートソース間に接続されたインピーダンス用抵抗からなる構成にしてある。
【００１１】
請求項３記載の発明は、入力信号に応じて発光する発光素子と、発光素子の光を受光して光起電力をアノードカソード間に発生する受光素子と、受光素子により発生された光起電力がゲートソース間に印加して電荷が充電されることによりドレインソース間が導通状態に変化する出力用ＭＯＳＦＥＴと、出力用ＭＯＳＦＥＴのソースに接続された過電流検知用抵抗と、エンハンスメント型の第１のＭＯＳＦＥＴ及びその第１のＭＯＳＦＥＴのドレイン側に接続された低インピーダンス要素からなり受光素子のアノードカソード間に接続されるとともに出力用ＭＯＳＦＥＴの放電回路をなした第１の直列回路と、ゲートが第１のＭＯＳＦＥＴのドレインに接続されるとともにドレインが第１のＭＯＳＦＥＴのゲートに接続されたエンハンスメント型の第２のＭＯＳＦＥＴ及びその第２のＭＯＳＦＥＴのドレイン側に接続された高インピーダンス要素からなり第１の直列回路に並列接続された第２の直列回路と、過電流検知用抵抗の両端電圧がしきい値を超えると第２のＭＯＳＦＥＴのゲートソース間に充電された電荷を放電させるトランジスタと、一端が受光素子のカソードに接続されるとともに他端が第２のＭＯＳＦＥＴのゲートに接続されたバイパス抵抗と、を備えた構成にしてある。
【００１２】
請求項４記載の発明は、請求項３記載の発明において、前記低インピーダンス要素又は前記高インピーダンス要素の少なくとも一方は、インピーダンス用ＭＯＳＦＥＴ及びそのインピーダンス用ＭＯＳＦＥＴのゲートソース間に接続されたインピーダンス用抵抗からなる構成にしてある。
【００１３】
【発明の実施の形態】
本発明の第１実施形態を図１に基づいて以下に説明する。この半導体リレーは、発光ダイオード（発光素子）1 、フォトダイオードアレイ（受光素子）2 、出力用ＭＯＳＦＥＴ3,3 、ＮＰＮバイポーラトランジスタ4,4 、過電流検知用抵抗5,5 、第１のＭＯＳＦＥＴ6 、第２のＭＯＳＦＥＴ7 、低抵抗（低インピーダンス要素）8 、高インピーダンス要素9 、制御用ＭＯＳＦＥＴ10、制御用抵抗11を備えて構成されている。
【００１４】
発光ダイオード（発光素子）1 は、入力端子20a,20b の間に入力される入力信号に応じて光信号を発光する。フォトダイオードアレイ（受光素子）2 は、複数個のフォトダイオード2aが直列接続されてなり、発光ダイオード1 からの光信号を受光して光起電力を発生する。
【００１５】
出力用ＭＯＳＦＥＴ3,3 は、いずれもｎチャネル・エンハンスメント型であって、それぞれのゲートがフォトダイオードアレイ2 のアノードに接続され、それぞれのドレインが交流用出力端子20c に接続され、いずれのソースも過電流検知用抵抗5 を介して直流用出力端子に接続されている。
【００１６】
ＮＰＮバイポーラトランジスタ4,4 は、それぞれのベースが過電流検知用抵抗5,5 の一端に、それぞれのエミッタが過電流検知用抵抗5,5 の他端に、それぞれのコレクタが第２のＭＯＳＦＥＴのゲートに接続されている。
【００１７】
過電流検知用抵抗5,5 は、それぞれの一端が出力用ＭＯＳＦＥＴ3,3 のソースに接続されるとともに、それぞれの他端が制御用抵抗11の一端に接続されている。
【００１８】
第１のＭＯＳＦＥＴ6 は、エンハンスメント型であって、そのドレインが低抵抗（低インピーダンス要素）8 の一端に接続されて、低抵抗8 と共に第１の直列回路をなし、ゲートが第２のＭＯＳＦＥＴ7 のドレインに接続され、ソースが過電流検知用抵抗5,5 の他端に接続されている。
第２のＭＯＳＦＥＴ7 は、エンハンスメント型であって、そのドレインが、高インピーダンス要素9 をなす高抵抗9aの一端に接続されて、高抵抗9aと共に第２の直列回路40をなし、ゲートが第１のＭＯＳＦＥＴ6 のドレインに接続されるとともにＮＰＮバイポーラトランジスタ4,4 のコレクタに接続され、ソースが第１のＭＯＳＦＥＴ6 のソースに接続されている。
【００１９】
低抵抗8 は、その他端がフォトダイオードアレイ2 に接続されることにより、第１のＭＯＳＦＥＴ6 と共になす第１の直列回路30が、フォトダイオードアレイ2 のアノードカソード間に接続されることとなる。
【００２０】
高インピーダンス要素9 は、高抵抗9aからなり、その他端が低抵抗8 の他端に接続されることにより、第２のＭＯＳＦＥＴ7 と共になす第２の直列回路40が、第１のＭＯＳＦＥＴ6 及び低抵抗8 によりなる第１の直列回路30に並列接続されている。この第２の直列回路40は、第１の直列回路30及びＮＰＮバイポーラトランジスタ4,4 と共に、過電流検知用抵抗5,5 の両端電圧がしきい値を超えると出力用ＭＯＳＦＥＴ3,3 のゲートソース間に充電された電荷が放電される状態を保持する放電保持回路50を構成している。
【００２１】
制御用ＭＯＳＦＥＴ10は、ｎチャネル・ディプレッション型であって、制御用抵抗11と共に、出力用ＭＯＳＦＥＴ3,3 の電荷の充放電を制御する制御手段60を構成する。この制御用ＭＯＳＦＥＴ10は、そのゲート及びソースが制御用抵抗11を介して接続されるとともに、ドレインが出力用ＭＯＳＦＥＴ3,3 のゲートに接続されている。
【００２２】
次に、動作を説明する。発光ダイオード1 が入力信号に応じて光信号を発光すると、フォトダイオードアレイ2 が発光ダイオード1 の光信号を受光して光起電力を発生する。この光起電力によって、出力用ＭＯＳＦＥＴ3 のゲートソース間に電荷が充電されるとともに、制御用ＭＯＳＦＥＴ10のドレインソース間に電流が流れる。こうして、制御用抵抗11に電流が流れると、制御用抵抗11の両端に電位差が発生し、その電位差によって制御用ＭＯＳＦＥＴ10のドレインとソースとの間が遮断される。
【００２３】
また、フォトダイオードアレイ2 が起電力を発生することにより、第２のＭＯＳＦＥＴ7 のゲートソース間が低抵抗8 を介して充電されてゆくとともに、第１のＭＯＳＦＥＴ6 のゲートソース間も高抵抗9aを介して充電されてゆくようになる。こうして、第１及び第２のＭＯＳＦＥＴ6,7 は、いずれもゲートソース間が充電されてゆくのであるが、低抵抗8 を介してゲートソース間が充電されてゆく第２のＭＯＳＦＥＴ7 は、高抵抗9aを介してゲートソース間が充電されてゆく第１のＭＯＳＦＥＴ6 よりも充電速度が速いので、第２のＭＯＳＦＥＴ7 が含まれる第２の直列回路40が、第１のＭＯＳＦＥＴ6 が含まれる第１の直列回路30よりも早く導通状態となる。このとき、第１のＭＯＳＦＥＴ6 は、そのゲートソース間に充電された電荷を放電するので、第１のＭＯＳＦＥＴ6 の含まれる第１の直列回路30が遮断状態となり、第２のＭＯＳＦＥＴ7 の含まれる第２の直列回路40が高インピーダンス状態となる。
【００２４】
結果として、出力用ＭＯＳＦＥＴ3 のゲートソース間に電荷が効率良く充電されるようになり、出力用ＭＯＳＦＥＴ3 のドレインソース間が、遮断状態から導通状態へと移行する。つまり、出力用ＭＯＳＦＥＴ3 のドレイン電流が流れることとなる。
【００２５】
そして、発光ダイオード1 に入力信号が入力されなくなって発光しなくなると、フォトダイオードアレイ2 が光起電力を発生しなくなる。そうすると、制御用抵抗11の両端に電位差が発生しなくなって、制御用ＭＯＳＦＥＴ10のドレインソース間が導通状態へと変化し、出力用ＭＯＳＦＥＴ3 のゲートソース間に充電された電荷が、制御用ＭＯＳＦＥＴ10のドレインソース間及び制御用抵抗11を通って速やかに放電され、出力用ＭＯＳＦＥＴ3 のドレインソース間が遮断状態へと移行する。つまり、出力用ＭＯＳＦＥＴ3 のドレイン電流が流れなくなる。
【００２６】
このとき、第２のＭＯＳＦＥＴ7 のゲートソース間に充電された電荷も、制御用ＭＯＳＦＥＴ10のドレインソース間及び制御用抵抗11を通って速やかに放電され、第２のＭＯＳＦＥＴ7 のドレインソース間が遮断状態となる。
【００２７】
また、出力用ＭＯＳＦＥＴ3 のドレイン電流が所定電流を越えて流れると、出力用ＭＯＳＦＥＴ3 のソースに接続された過電流検知用抵抗5 の両端電圧、すなわち、ＮＰＮバイポーラトランジスタ4 のベースエミッタ間の電圧が増大して、しきい値を超えるようになり、ＮＰＮバイポーラトランジスタ4 のエミッタコレクタ間にコレクタ電流が流れるようになる。こうして、ＮＰＮバイポーラトランジスタ4 のコレクタ電流が流れると、出力用ＭＯＳＦＥＴ3 のゲートソース間に充電された電荷が放電される。
【００２８】
このとき、第２のＭＯＳＦＥＴ7 のゲートソース間に充電された電荷も放電されて、第２のＭＯＳＦＥＴ7 のドレインソース間が遮断状態となり、フォトダイオードアレイ2 の起電力による電流の一部によって、第１の直列回路30に含まれる第１のＭＯＳＦＥＴ6 のゲートソース間が高抵抗9aを介して充電されて、第１のＭＯＳＦＥＴ6 のドレインソース間が導通状態となり、第１の直列回路30が低インピーダンス状態となって、出力用ＭＯＳＦＥＴ3 のゲートソース間に充電された電荷が第１の直列回路30を通ることによっても放電され、出力用ＭＯＳＦＥＴ3 のドレイン電流が完全に遮断される。さらに、フォトダイオードアレイ2 の起電力による電流の大部分が、この第１の直列回路30を通ることによって、出力用ＭＯＳＦＥＴ3 のゲートソース間に電荷が充電されなくなり、出力用ＭＯＳＦＥＴ3 は、遮断状態が保持される。
【００２９】
かかる半導体リレーにあっては、過電流検知用抵抗5 に所定電流を超えた電流が流れると、過電流検知用抵抗5 の両端電圧がしきい値を超えるので、ＮＰＮバイポーラトランジスタ4 が、第２のＭＯＳＦＥＴ7 のゲートソース間に充電された電荷を放電させて、第２のＭＯＳＦＥＴ7 のドレインソース間が遮断状態となって第２の直列回路40が遮断状態となり、第１のＭＯＳＦＥＴ6 のゲートソース間が充電されてドレインソース間が導通状態となって第１の直列回路30が導通状態となり、出力用ＭＯＳＦＥＴ3 のゲートソース間に充電された電荷を放電するので、フォトダイオードアレイ2 の起電力による大部分の電流が流れるようになって、出力用ＭＯＳＦＥＴ3 のゲートソース間に充電されなくなるから、出力用ＭＯＳＦＥＴ3 は、遮断状態のままとなって、ドレイン電流が流れなくなるので、過電流によって損傷しなくなる。
【００３０】
次に、本発明の第２実施形態を図２に基づいて以下に説明する。なお、第１実施形態と実質的に同一の機能を有する素子には同一の符号を付し、第１実施形態とは異なるところのみ記す。第１実施形態では、高インピーダンス要素9 は、高抵抗9aからなるのに対し、本実施形態では、インピーダンス用ＭＯＳＦＥＴ12及びそのインピーダンス用ＭＯＳＦＥＴ12のゲートソース間に接続されたインピーダンス用抵抗13からなる。
【００３１】
詳しくは、インピーダンス用ＭＯＳＦＥＴ12は、そのドレインが低抵抗8 の他端に接続され、ゲートが第１のＭＯＳＦＥＴ6 のゲートに接続されている。これらのインピーダンス用ＭＯＳＦＥＴ12及びインピーダンス用抵抗13は、インピーダンス用抵抗13の一端が第２のＭＯＳＦＥＴ7 のドレインに接続されることにより、第２のＭＯＳＦＥＴ7 と共に第２の直列回路40を構成している。
【００３２】
かかる半導体リレーにあっては、インピーダンス用抵抗13を電流が流れることにより発生する電位差は、インピーダンス用ＭＯＳＦＥＴ12のゲートソース間の電位差になって、インピーダンス用ＭＯＳＦＥＴ12のドレインソース間の導通状態をフィードバックするから、インピーダンス用ＭＯＳＦＥＴ12のドレインソース間に略定電流が流れるようになり、高インピーダンス要素9 そのものを高抵抗9aでなすときと同様に、第１実施形態の効果を奏することができる。
【００３３】
しかも、インピーダンス用抵抗13は、インピーダンス用ＭＯＳＦＥＴ12のしきい値を適宜設定することにより、高インピーダンス要素9 そのものをなした高抵抗9aよりも、抵抗値を小さくすることができ、ひいては、シリコン基板上に高インピーダンス要素9 を形成するときには、そのデバイスチップを小型化することができる。
【００３４】
次に、本発明の第３実施形態を図３に基づいて以下に説明する。なお、第２実施形態と実質的に同一の機能を有する素子には同一の符号を付し、第２実施形態とは異なるところのみ記す。第２実施形態では、制御手段60が設けられているのに対し、本実施形態では、バイパス抵抗14が設けられた構成となっている。
【００３５】
詳しくは、バイパス抵抗14は、その一端がフォトダイオードアレイ2 のカソードに接続されるとともに、他端が第２のＭＯＳＦＥＴ7 のゲートに接続されている。このバイパス抵抗14は、出力用ＭＯＳＦＥＴ3 のドレインソース間が導通状態になっているときに、フォトダイオードアレイ2 の起電力による電流が第１の直列回路30の低抵抗8 及びバイパス抵抗14を通って定常的に多く漏洩しないよう、また、半導体リレーとしての復帰時間が長くならないよう、第１実施形態における高抵抗9aと同程度の抵抗値を有するのが望ましい。
【００３６】
次に、動作を説明する。発光ダイオード1 が入力信号に応じて光信号を発光すると、第２実施形態と同様に、フォトダイオードアレイ2 が発光ダイオード1 の光信号を受光して光起電力を発生することにより、第２のＭＯＳＦＥＴ7 のゲートソース間が低抵抗8 を介して充電されてゆくとともに、第１のＭＯＳＦＥＴのゲートソース間も、インピーダンス用ＭＯＳＦＥＴ12及びインピーダンス用抵抗13を介して充電され、やがて、第２実施形態と同様に、第２のＭＯＳＦＥＴ7 の含まれる第２の直列回路40が、第１のＭＯＳＦＥＴ6 の含まれる第１の直列回路30よりも早く導通状態となり、その後、第２のＭＯＳＦＥＴ7 の含まれる第２の直列回路40が高インピーダンス状態となるので、フォトダイオードアレイ2 による光起電力によって、出力用ＭＯＳＦＥＴ3 のゲートソース間に電荷が効率良く充電されるようになり、出力用ＭＯＳＦＥＴ3 のドレインソース間が、遮断状態から導通状態へと移行する。つまり、出力用ＭＯＳＦＥＴ3 のドレイン電流が流れることとなる。
【００３７】
そして、発光ダイオード1 に入力信号が入力されなくなって発光しなくなると、フォトダイオードアレイ2 が光起電力を発生しなくなる。そうすると、出力用ＭＯＳＦＥＴ3 のゲートソース間に充電されていた電荷は、最初は、第２の直列回路40を通って放電されるとともに、第１の直列回路30の低抵抗8 及びバイパス抵抗14を通って放電される。そして、出力用ＭＯＳＦＥＴ3 のゲートソース間電圧が第２のＭＯＳＦＥＴ7 のしきい値程度まで低下すると、それ以降は、第１の直列回路30の低抵抗8 及びバイパス抵抗14を通ることによってのみ放電される。こうして、出力用ＭＯＳＦＥＴ3 のゲートソース間に充電された電荷が放電され、出力用ＭＯＳＦＥＴ3 のドレインソース間が遮断状態となる。つまり、出力用ＭＯＳＦＥＴ3 のドレイン電流が流れなくなる。
【００３８】
また、出力用ＭＯＳＦＥＴ3 のドレインソース間に所定電流を越えてドレイン電流が流れると、第２実施形態と同様に、出力用ＭＯＳＦＥＴ3 のドレインソース間が遮断状態となる。その後、遮断された出力用ＭＯＳＦＥＴ3 のドレインソース間を再び導通状態とするためには、入力信号の入力を中止して、第１及び第２のゲートソース間に充電された電荷を放電した後に、再度、入力信号の入力を行えばよい。
【００３９】
かかる半導体リレーにあっては、第２実施形態と同様の効果を奏することができる。
【００４０】
なお、第１乃至第３実施形態では、放電保持回路には、ＮＰＮバイポーラトランジスタ4 が設けられているが、このＮＰＮバイポーラトランジスタ4 をエンハンスメント型ＭＯＳＦＥＴに置換しても、同様の効果を奏することができる。
【００４１】
また、第１乃至第３実施形態では、出力用ＭＯＳＦＥＴ3 、ＮＰＮバイポーラトランジスタ4 及び過電流検知用抵抗5 がそれぞれ対をなして設けられているが、１つずつ設けられたものでも、同様の効果を奏することができる。
【００４２】
また、第３実施形態では、高インピーダンス要素9 は、インピーダンス用ＭＯＳＦＥＴ12及びそのインピーダンス用ＭＯＳＦＥＴ12のゲートソース間に接続されたインピーダンス用抵抗13からなるが、第１実施形態のように、高抵抗9aからなる構成にしても、出力用ＭＯＳＦＥＴ3 が過電流によって損傷しなくなるという効果を奏することができる。
【００４３】
なお、第２及び第３実施形態では、高インピーダンス要素9 のみが、インピーダンス用ＭＯＳＦＥＴ12及びそのインピーダンス用ＭＯＳＦＥＴ12のゲートソース間に接続されたインピーダンス用抵抗13からなる構成となっているが、低インピーダンス要素を、インピーダンス用ＭＯＳＦＥＴ及びそのインピーダンス用ＭＯＳＦＥＴのゲートソース間に接続されたインピーダンス用抵抗からなる構成にしてもよい。
【００４４】
【発明の効果】
請求項１記載の発明は、過電流検知用抵抗に所定電流を超えた電流が流れると、過電流検知用抵抗の両端電圧がしきい値を超えるので、放電保持回路が、出力用ＭＯＳＦＥＴのゲートソース間に充電された電荷が放電される状態を保持するようになり、出力用ＭＯＳＦＥＴは、遮断状態のままとなって、ドレイン電流が流れなくなるので、過電流によって損傷しなくなる。
【００４５】
請求項１記載の発明は、過電流検知用抵抗に所定電流を超えた電流が流れると、過電流検知用抵抗の両端電圧がしきい値を超えるので、トランジスタが、第２のＭＯＳＦＥＴのゲートソース間に充電された電荷を放電させて、第２のＭＯＳＦＥＴのドレインソース間が遮断状態となって第２の直列回路が遮断状態となり、第１のＭＯＳＦＥＴのゲートソース間が充電されてドレインソース間が導通状態となって第１の直列回路が導通状態となるので、出力用ＭＯＳＦＥＴのゲートソース間に充電された電荷を放電するとともに、受光素子の起電力による大部分の電流が流れるようになって、出力用ＭＯＳＦＥＴのゲートソース間に充電されなくなるから、出力用ＭＯＳＦＥＴは、遮断状態のままとなって、ドレイン電流が流れなくなるので、過電流によって損傷しなくなる。
【００４６】
請求項２記載の発明は、インピーダンス用抵抗を電流が流れることにより発生する電位差は、インピーダンス用ＭＯＳＦＥＴのゲートソース間の電位差になって、インピーダンス用ＭＯＳＦＥＴのドレインソース間の導通状態をフィードバックするから、インピーダンス用ＭＯＳＦＥＴのドレインソース間に略定電流が流れるようになり、低インピーダンス要素又は高インピーダンス要素そのものを抵抗でなすときと同様に、請求項１記載の効果を奏することができる。しかも、インピーダンス用抵抗は、インピーダンス用ＭＯＳＦＥＴのしきい値を適宜設定することにより、低インピーダンス要素又は高インピーダンス要素そのものをなした抵抗よりも、抵抗値を小さくすることができ、ひいては、シリコン基板上に低インピーダンス要素又は高インピーダンス要素を形成するときには、そのデバイスチップを小型化することができる。
【００４７】
請求項３記載の発明は、過電流検知用抵抗に所定電流を超えた電流が流れると、過電流検知用抵抗の両端電圧がしきい値を超えるので、トタンジスタが、第２のＭＯＳＦＥＴのゲートソース間に充電された電荷を放電させて、第２のＭＯＳＦＥＴのドレインソース間が遮断状態となって第２の直列回路が遮断状態となり、第１のＭＯＳＦＥＴのゲートソース間が充電されてドレインソース間が導通状態となって第１の直列回路が導通状態となるので、出力用ＭＯＳＦＥＴのゲートソース間に充電された電荷を放電して、受光素子の起電力による大部分の電流が流れるようになって、出力用ＭＯＳＦＥＴのゲートソース間に充電されなくなるから、出力用ＭＯＳＦＥＴは、遮断状態のままとなって、ドレイン電流が流れなくなるので、過電流によって損傷しなくなる。
【００４８】
請求項４記載の発明は、インピーダンス用抵抗を電流が流れることにより発生する電位差は、インピーダンス用ＭＯＳＦＥＴのゲートソース間の電位差になって、インピーダンス用ＭＯＳＦＥＴのドレインソース間の導通状態をフィードバックするから、インピーダンス用ＭＯＳＦＥＴのドレインソース間に略定電流が流れるようになり、低インピーダンス要素又は高インピーダンス要素そのものを抵抗でなすときと同様に、請求項３記載の効果を奏することができる。しかも、インピーダンス用抵抗は、インピーダンス用ＭＯＳＦＥＴのしきい値を適宜設定することにより、低インピーダンス要素又は高インピーダンス要素そのものをなした抵抗よりも、抵抗値を小さくすることができ、ひいては、シリコン基板上に低インピーダンス要素又は高インピーダンス要素を形成するときには、そのデバイスチップを小型化することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の回路図である。
【図２】本発明の第２実施形態の回路図である。
【図３】本発明の第３実施形態の回路図である。
【図４】従来例の回路図である。
【符号の説明】
1   発光ダイオード（発光素子）
2   受光素子（フォトダイオードアレイ）
3   出力用ＭＯＳＦＥＴ
4   ＮＰＮバイポーラトランジスタ
5   過電流検知用抵抗
6   第１のＭＯＳＦＥＴ
7   第２のＭＯＳＦＥＴ
8   低インピーダンス要素
9   高インピーダンス要素
10  制御用ＭＯＳＦＥＴ（制御用トランジスタ）
12  インピーダンス用ＭＯＳＦＥＴ
13  インピーダンス用抵抗
14  バイパス抵抗
30  第１の直列回路
40  第２の直列回路
50  放電保持回路
60  制御手段
【図１】
0003637749.tif 000002
【図２】
0003637749.tif 000003
【図３】
0003637749.tif 000004
【図４】
0003637749.tif 000005