(57)【特許請求の範囲】
【請求項１】
ゲート絶縁膜に生じる破れ孔の有無を評価する絶縁膜の評価方法であって、
上部に第１導電型の第１半導体領域を有する半導体基板の上にゲート絶縁膜を形成する第１の工程と、
ドライエッチングにより前記ゲート絶縁膜の上にゲート電極を選択的に形成し、該ゲート電極の側面及び上面に絶縁膜を形成する第２の工程と、
前記ゲート電極をマスクとして第２導電型の不純物を前記半導体基板に導入して、前記第１半導体領域の上部に第２導電型の第２半導体領域を形成することにより、前記第１半導体領域と前記第２半導体領域との界面にｐｎ接合を形成する第３の工程と、
前記ゲート絶縁膜の上に前記ゲート電極及び前記絶縁膜を覆うように測定用電極を形成する第４の工程と、
前記測定用電極と前記半導体基板との間に前記ゲート絶縁膜を介して測定電圧を印加し、前記ｐｎ接合をリークするリーク電流を測定することにより、前記ドライエッチングにおける前記ゲート絶縁膜の破れ孔を評価する第５の工程とを備えていることを特徴とする絶縁膜の評価方法。
【請求項２】
前記第５の工程において、前記リーク電流の値が所定値よりも大きい場合には前記ゲート絶縁膜を不良品と判定し、前記所定値よりも小さいか等しい場合には前記ゲート絶縁膜を良品と判定することを特徴とする請求項１に記載の絶縁膜の評価方法。
【請求項３】
前記第５の工程において、第１の測定電圧で生じる第１のリーク電流の値と、前記第１の測定電圧よりも高い第２の測定電圧で生じる第２のリーク電流の値とを比較し、前記第２のリーク電流の値が前記第１のリーク電流の値よりも大きい場合には前記ゲート絶縁膜を不良品と判定し、前記第２のリーク電流の値が前記第１のリーク電流の値よりも小さいか等しい場合には前記ゲート絶縁膜を良品と判定することを特徴とする請求項１に記載の絶縁膜の評価方法。
【請求項４】
前記第５の工程において、前記リーク電流の変化率が前記測定電圧を高くするに従って大きくなる場合には前記ゲート絶縁膜を不良品と判定し、前記リーク電流の変化率が前記測定電圧を高くしてもほとんど変化しない場合には前記ゲート絶縁膜を良品と判定することを特徴とする請求項１に記載の絶縁膜の評価方法。
【請求項５】
前記ゲート電極は、平面櫛形状を有していることを特徴とする請求項１〜４のうちのいずれか１項に記載の絶縁膜の評価方法。
【請求項６】
前記第２の工程は、前記ゲート絶縁膜の上に、前記ゲート電極と間隔をおいてダミー電極パターンを形成する工程を含むことを特徴とする請求項１〜５のうちのいずれか１項に記載の絶縁膜膜の評価方法。
【請求項７】
前記第１の工程は、前記半導体基板と構成が等しい第１の半導体基板及び第２の半導体基板とを用意する工程を含み、
前記第４の工程は、前記測定用電極を形成するよりも前に、前記第１の半導体基板におけるゲート電極の側面上に第１の側壁絶縁膜を形成する工程と、
前記第２の半導体基板におけるゲート電極の側面上に前記第１の側壁絶縁膜と厚さが異なる第２の側壁絶縁膜を形成する工程とを含み、
前記第５の工程において、前記第１の側壁絶縁膜が形成された第１の半導体基板と、前記第２の側壁絶縁膜が形成された第２の半導体基板とをそれぞれ評価することを特徴とする請求項１〜５のうちのいずれか１項に記載の絶縁膜の形成方法。
【請求項８】
前記破れ孔は、前記半導体基板の上部に対しても形成され、その底部はｐｎ接合面よりも下方に位置していることを特徴とする請求項１〜７のうちのいずれか１項に記載の絶縁膜の評価方法。
【請求項９】
ゲート絶縁膜に生じる破れ孔の有無を評価する絶縁膜の評価装置であって、
上部に第１導電型の第１半導体領域を有する半導体基板の上面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に選択的に形成されたゲート電極と、
前記第１半導体領域における前記ゲート電極の側方の領域に該第１半導体領域よりも浅い接合面を持つ第２導電型の第２半導体領域を形成することにより、前記第１半導体領域と前記第２半導体領域との界面に形成されたｐｎ接合と、
前記ゲート電極の側面及び上面に形成された絶縁膜と、
前記ゲート絶縁膜の上で且つ前記ゲート電極及び前記絶縁膜を覆うように形成された測定用電極とを備えていることを特徴とする絶縁膜の評価装置。
【請求項１０】
前記ゲート電極は、平面櫛形状を有していることを特徴とする請求項９に記載の絶縁膜の評価装置。
【請求項１１】
前記ゲート絶縁膜の上に、前記ゲート電極と間隔をおいて形成されたダミー電極パターンをさらに備えていることを特徴とする請求項９又は１０に記載の絶縁膜膜の評価装置。
【請求項１２】
前記破れ孔は、前記半導体基板の上部に対しても形成され、その底部はｐｎ接合面よりも下方に位置していることを特徴とする請求項９〜１１のうちのいずれか１項に記載の絶縁膜の評価装置。
【請求項１３】
ゲート絶縁膜に生じる破れ孔の有無を評価する絶縁膜の評価装置の製造方法であって、
上部に第１導電型の第１半導体領域を有する半導体基板の上面にゲート絶縁膜を形成する第１の工程と、
ドライエッチングにより前記ゲート絶縁膜の上にゲート電極を選択的に形成し、該ゲート電極の側面及び上面に絶縁膜を形成する第２の工程と、
前記ゲート電極をマスクとして第２導電型の不純物を前記半導体基板に導入して、前記第１半導体領域の上部に第２導電型の第２半導体領域を形成することにより、前記第１半導体領域と前記第２半導体領域との界面にｐｎ接合を形成する第３の工程と、
前記ゲート絶縁膜の上に、前記ゲート電極及び前記絶縁膜を覆うように測定用電極を形成する第４の工程とを備えていることを特徴とする絶縁膜の評価装置の製造方法。
【請求項１４】
前記第２の工程において、前記ゲート電極は平面櫛形状にパターニングすることを特徴とする請求項１３に記載の絶縁膜の評価装置の製造方法。
【請求項１５】
前記第２の工程は、前記ゲート絶縁膜の上に、前記ゲート電極と間隔をおいてダミー電極パターンを形成する工程を含むことを特徴とする請求項１３又は１４に記載の絶縁膜膜の評価装置の製造方法。
【請求項１６】
前記破れ孔は、前記半導体基板の上部に対しても形成され、その底部はｐｎ接合面よりも下方に位置していることを特徴とする請求項１３〜１５のうちのいずれか１項に記載の絶縁膜の評価装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁膜の損傷の有無を評価するための絶縁膜の評価方法、その評価装置及び該評価装置の製造方法に関する。
【０００２】
【従来の技術】
近年、ＬＳＩは高速化及び高性能化の要求に伴い、ＭＩＳ型トランジスタのゲート絶縁膜はますます薄膜化している。このため、ゲート電極をパターニングするドライエッチング工程において、該ドライエッチングによるゲート絶縁膜への損傷をいかにして抑制するかが大きな課題となっている。
【０００３】
以下、従来の多結晶シリコンからなるゲート電極の形成方法について図１１（ａ）及び図１１（ｂ）を参照しながらその概略を説明する。
【０００４】
図１１（ａ）に示すように、まず、上部にｐ型ウエル１０１ａが形成されたシリコンからなる半導体基板１０１の主面上に、厚さが約２ｎｍのゲート酸化膜１０２を形成し、続いて、多結晶シリコンからなるゲート形成膜１０３Ａを堆積する。その後、リソグラフィ法により、ゲート形成膜１０３Ａの上に、ゲートパターンを有するレジストパターン１１０を形成する。
【０００５】
次に、レジストパターン１１０をマスクとして、ゲート形成膜１０３Ａに対してドライエッチングを行なってゲート形成膜１０３Ａから、ゲート長が約０．１μｍのゲート電極１０３Ｂを形成することにより、図１１（ｂ）に示す構成を得る。ここで、ドライエッチングには、例えば誘導結合型（ＩＣＰ：Inductively Coupled Plasma）エッチャを用いる。
【０００６】
エッチング条件の一例を下記に示す。
0003719670.tif 000002
ゲートパターンのドライエッチ工程においては、ゲート形成膜１０３Ａに対して、約３０％のオーバーエッチを行なっているが、エッチング選択比が十分に高いため、ゲート酸化膜１０２でエッチングを確実に停止することができる。このため半導体基板１０１はエッチングされることがない。
【０００７】
ゲート酸化膜１０２の薄膜化に伴い、ゲート形成膜１０３Ａに必要とされるエッチング選択比も高くなりつつあるが、エッチング技術の進展により、現在では１００以上のエッチング選択比も得られるようになっている。
【０００８】
しかしながら、従来のゲート電極の形成方法は、ゲート酸化膜１０２が１０ｎｍ以下にまで薄膜化されると、ゲート酸化膜１０２にパンチスルーが発生するという問題がある。パンチスルーとは、エッチング選択比から理論的にはゲート酸化膜１０２によって十分にエッチングを停止できるはずであるにもかかわらず、ゲート酸化膜１０２におけるゲート電極１０３Ｂの側方領域に生じる破れ孔１０４をいう。図１２にゲート酸化膜１０２に生じた破れ孔（パンチスルー）１０４が発生した様子を示す。
【０００９】
以下、パンチスルーの発生原因を図１３を参照しながら説明する。
【００１０】
図１３に示すように、通常、ゲート電極１０３Ｂに対するドライエッチングは、プラズマから供給される、ハロゲンイオン及び酸素イオンを含むエッチャント（エッチング種）と、シリコンのハロゲン化物を含むデポ性ラジカル（堆積性ラジカル）とが競合的に相互作用を起こすことによりエッチングが進行すると共に、必要なエッチング選択比が実現される。
【００１１】
具体的には、エッチャントのフラックスがデポ性ラジカルのフラックスよりも大きい状態では、ゲート酸化膜１０２のエッチングが進行し、一方、エッチャントのフラックスがデポ性ラジカルのフラックスよりも小さい状態ではゲート酸化膜１０２のエッチングが抑制される。その結果、エッチャントのフラックスがデポ性ラジカルのフラックスよりも小さい状態では、ゲート形成膜１０３Ａのゲート酸化膜１０２に対するエッチング選択比が大きくなる。
【００１２】
このとき、デポ性ラジカルはプラズマから等方的に供給されるため、ゲート酸化膜１０２におけるゲート電極１０３Ｂの側方、例えばゲート電極１０３Ｂの側面から距離ｄをおいた領域には、ある程度の高さを持つゲート電極１０３Ｂが衝立（ついたて）となる、いわゆるシャドウイング効果によって、デポ性ラジカルが十分に供給されない。その上、ゲート電極１０３Ｂの側面から距離ｄをおいた領域には、ゲート電極１０３Ｂの側面で反射したエッチャントがゲート酸化膜１０２の上に集中して入射する。
【００１３】
これにより、半導体基板１０１上において、全体ではエッチャントのフラックスがデポ性ラジカルのフラックスよりも小さいためゲート酸化膜１０２に対するエッチングが進行しない状態であるにもかかわらず、ゲート電極１０３Ｂの側方の近傍領域においては局所的にエッチャントのフラックスがデポ性ラジカルのフラックスよりも大きい状態が出現することになり、図１２に示したようにゲート酸化膜１０２におけるゲート電極１０３Ｂの側方の近傍領域にパンチスルー１０４が発生する。
【００１４】
ところで、ゲート酸化膜１０２に生じるパンチスルー１０４の有無を評価するには、一般に、光学顕微鏡又は電子顕微鏡を用いてゲート酸化膜１０２の表面状態を観察することによって行なっている。
【００１５】
【発明が解決しようとする課題】
しかしながら、前記従来のゲート酸化膜の評価方法は、半導体基板１０１の全体にわたって評価及び観察ができないという問題、及び目視による観察は不安定且つ不確実であるという問題を有している。
【００１６】
本発明は、前記従来の問題に鑑み、ドライエッチ工程における絶縁膜の損傷を半導体基板の全面にわたって簡便に且つ確実に評価できるようにすることを目的とする。
【００１７】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、ｐｎ接合を有する半導体基板の主面上にドライエッチングにより露出した絶縁膜と半導体基板との間に逆バイアスとなるように電圧を印加して、ｐｎ接合におけるリーク電流量を測定することにより、絶縁膜の損傷を評価する構成とする。
【００１８】
一般に、ＭＯＳトランジスタにおけるソースやドレインである活性領域上のゲート酸化膜に生じるパンチスルーの深さは、数十〜数百ｎｍである。
【００１９】
そこで、本願発明者らは、種々の検討を重ねた結果、半導体基板の上部に接合面の位置がパンチスルーの深さよりも浅いｐｎ接合を形成し、ｐｎ接合間のリーク電流を測定すると、パンチスルーが生じていない場合と比較して、リーク電流の値が１桁以上も大きくなるという知見を得ている。さらに、ｐｎ接合面がパンチスルーよりも深い場合であっても、該ｐｎ接合面に歪みやリーク電流が生じるという知見をも得ている。
【００２０】
本発明は、この知見により得たｐｎ接合のリーク電流特性を絶縁膜の損傷の評価に適用する。
【００２１】
具体的に、本発明に係る絶縁膜の評価方法は、上部に第１導電型の第１半導体領域を有する半導体基板の上に絶縁膜を形成する第１の工程と、絶縁膜の上に電極パターンを選択的に形成する第２の工程と、電極パターンをマスクとして第２導電型の不純物を半導体基板に導入して、第１半導体領域の上部に第２導電型の第２半導体領域を形成することにより、第１半導体領域と第２半導体領域との界面にｐｎ接合を形成する第３の工程と、絶縁膜の上に電極パターンと電気的に絶縁された測定用電極を形成する第４の工程と、測定用電極と半導体基板との間に絶縁膜を介して測定電圧を印加し、ｐｎ接合をリークするリーク電流を測定することにより、絶縁膜又は半導体基板の損傷を評価する第５の工程とを備えている。
【００２２】
本発明の絶縁膜の評価方法によると、絶縁膜の上に電極パターンと電気的に絶縁された測定用電極を形成しておき、形成した測定用電極と半導体基板との間に絶縁膜を介して測定電圧を印加し、ｐｎ接合をリークするリーク電流を測定するため、半導体基板上の絶縁膜の状態を、顕微鏡等を用いた光学的な方法を用いることなく、電気的に観察することができる。その結果、ドライエッチ工程により被る絶縁膜の損傷を、半導体基板の全面にわたって簡便に且つ確実に評価できるようになる。
【００２３】
本発明の絶縁膜の評価方法は、第５の工程において、リーク電流の値が所定値よりも大きい場合には絶縁膜を不良品と判定し、所定値よりも小さいか等しい場合には絶縁膜を良品と判定することが好ましい。
【００２４】
また、本発明の絶縁膜の評価方法は、第５の工程において、第１の測定電圧で生じる第１のリーク電流の値と、第１の測定電圧よりも高い第２の測定電圧で生じる第２のリーク電流の値とを比較し、第２のリーク電流の値が第１のリーク電流の値よりも大きい場合には絶縁膜を不良品と判定し、第２のリーク電流の値が第１のリーク電流の値よりも小さいか等しい場合には絶縁膜を良品と判定することが好ましい。
【００２５】
また、本発明の絶縁膜の評価方法は、第５の工程において、リーク電流の変化率が測定電圧を高くするに従って大きくなる場合には絶縁膜を不良品と判定し、リーク電流の変化率が測定電圧を高くしてもほとんど変化しない場合には絶縁膜を良品と判定することが好ましい。
【００２６】
本発明の絶縁膜の評価方法において、電極パターンが平面櫛形状を有していることが好ましい。
【００２７】
このようにすると、絶縁膜における電極パターンの櫛状の歯、すなわち突き出し部に囲まれた領域にドライエッチングのエッチャントが集中して、絶縁膜に対する損傷が増大するため、リーク電流の測定感度を高めることができる。
【００２８】
本発明の絶縁膜の評価方法において、第２の工程は、絶縁膜の上に電極パターンと間隔をおいてダミー電極パターンを形成する工程を含むことが好ましい。
【００２９】
本発明の絶縁膜の評価方法において、第１の工程は、半導体基板と構成が等しい第１の半導体基板及び第２の半導体基板とを用意する工程を含み、第４の工程は、測定用電極を形成するよりも前に、第１の半導体基板における電極パターンの側面上に第１の側壁絶縁膜を形成する工程と、第２の半導体基板における電極パターンの側面上に第１の側壁絶縁膜と厚さが異なる第２の側壁絶縁膜を形成する工程とを含み、第５の工程において、第１の側壁絶縁膜が形成された第１の半導体基板と、第２の側壁絶縁膜が形成された第２の半導体基板とをそれぞれ評価することが好ましい。
【００３０】
このようにすると、互いに厚さが異なる側壁絶縁膜によって、絶縁膜に発生する損傷位置を特定することが可能となる。
【００３１】
本発明の絶縁膜の評価方法において、絶縁膜がゲート絶縁膜であり、電極パターンがゲート電極であることが好ましい。
【００３２】
このようにすると、ゲート電極の形成後に活性領域上に残されたゲート絶縁膜に生じた損傷の有無を評価することができるため、ゲート電極のパターニング工程におけるドライエッチのエッチング条件、及びゲート電極パターンの設計時における設計パターンの最適化を図ることができる。
【００３３】
本発明に係る絶縁膜の評価装置は、ｐｎ接合を有する半導体基板の上面に形成された第１の絶縁膜と、第１の絶縁膜の上に選択的に形成された電極パターンと、第１の絶縁膜の上で且つ電極パターンとの間に第２の絶縁膜を介在させて形成された測定用電極とを備えている。
【００３４】
本発明の絶縁膜の評価装置によると、ｐｎ接合を有する半導体基板の上面に形成された第１の絶縁膜と、第１の絶縁膜の上に選択的に形成された電極パターンと、第１の絶縁膜の上で且つ電極パターンとの間に第２の絶縁膜を介在させて形成された測定用電極とを備えているため、本発明の絶縁膜の評価方法を確実に実現することができる。
【００３５】
本発明の絶縁膜の評価装置において、電極パターンが平面櫛形状を有していることが好ましい。
【００３６】
本発明の絶縁膜の評価装置は、第１の絶縁膜の上に、電極パターンと間隔をおいて形成されたダミー電極パターンをさらに備えていることが好ましい。
【００３７】
本発明の絶縁膜の評価装置において、第１の絶縁膜がゲート絶縁膜であり、電極パターンがゲート電極であることが好ましい。
【００３８】
本発明に係る絶縁膜の評価装置の製造方法は、上部に第１導電型の第１半導体領域を有する半導体基板の上面に第１の絶縁膜を形成する第１の工程と、第１の絶縁膜の上に電極パターンを選択的に形成する第２の工程と、電極パターンをマスクとして第２導電型の不純物を半導体基板に導入して、第１半導体領域の上部に第２導電型の第２半導体領域を形成することにより、第１半導体領域と第２半導体領域との界面にｐｎ接合を形成する第３の工程と、第１の絶縁膜の上に、測定用電極を電極パターンとの間に第２の絶縁膜を介在させて形成する第４の工程とを備えている。
【００３９】
本発明の絶縁膜の評価装置の製造方法によると、上部に第１導電型の第１半導体領域を有する半導体基板の上面に第１の絶縁膜を形成し、その上に電極パターンを選択的に形成する。続いて、電極パターンをマスクとして第２導電型の不純物を半導体基板に導入して、第１半導体領域の上部に第２導電型の第２半導体領域を形成することにより、第１半導体領域と第２半導体領域との界面にｐｎ接合を形成する。さらに、第１の絶縁膜の上で且つ電極パターンとの間に第２の絶縁膜を介在させて測定用電極を形成するため、本発明の絶縁膜の評価装置を確実に得ることができる。
【００４０】
本発明の絶縁膜の評価装置の製造方法は、第２の工程において、電極パターンを平面櫛形状にパターニングすることが好ましい。
【００４１】
本発明の絶縁膜の評価装置の製造方法において、第２の工程が、絶縁膜の上に、電極パターンと間隔をおいてダミー電極パターンを形成する工程を含むことが好ましい。
【００４２】
本発明の絶縁膜の評価装置の製造方法において、第１の絶縁膜がゲート絶縁膜であり、電極パターンがゲート電極であることが好ましい。
【００４３】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００４４】
図１（ａ）及び図１（ｂ）は本発明の第１の実施形態に係るゲート絶縁膜の評価装置であって、（ａ）は平面構成を示し、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面構成を示している。ここでは、便宜上、半導体ウエハに形成された複数のトランジスタのうちの１つの活性領域上のゲート絶縁膜の損傷の有無を評価する評価装置を示している。
【００４５】
図１（ａ）及び図１（ｂ）に示すように、例えばシリコン（Ｓｉ）からなる半導体基板（ウエハ）１１には、その上部に形成された酸化シリコン（ＳｉＯ2 ）からなる素子分離領域１２と、該素子分離領域１２により囲まれてなるｐ+ 型層１３とを有している。
【００４６】
半導体基板１１の主面上には、例えば熱酸化法によるゲート絶縁膜１４が形成され、ゲート絶縁膜１４上におけるｐ+ 型層１３のほぼ中央部分には、リン（Ｐ）又はヒ素（Ａｓ）等のｎ型の不純物がドープされたポリシリコンからなるゲート電極１５が形成されている。
【００４７】
ｐ+ 型層１３におけるゲート電極１５の側方の領域には、ｐ+ 型層１３よりも浅い接合面を持ちソース又はドレインとなるｎ+ 型層（活性層）１６が形成されており、これにより、ｐ+ 型層１３とｎ+ 型層１６との界面にｐｎ接合が形成される。
【００４８】
ゲート電極１５は、その側面及び上面が酸化シリコン又は窒化シリコン（Ｓｉ3Ｎ4）等からなる絶縁膜１７により覆われており、ゲート絶縁膜１４の上には、ゲート電極１５及び絶縁膜１７を覆うように、ｎ型の不純物がドープされたポリシリコンからなる測定用電極２０が形成されている。
【００４９】
このように、本実施形態に係るゲート絶縁膜の評価装置は、ゲート電極１５を覆う絶縁膜１７により、ゲート電極１５と測定用電極２０とが電気的に絶縁されている。また、半導体基板１１には、ゲート電極１５のパターニング工程におけるドライエッチングにより、ゲート絶縁膜１４及びその下のｎ+ 型層１６に達するパンチスルー２１が生じている状態を示している。
【００５０】
なお、ｐ+ 型層１３はイオン注入法により形成してもよく、ｐ導電型を示す半導体基板１１を用いてもよい。
【００５１】
また、第１の実施形態においては、測定用電極２０をゲート電極１５の両側方に設けたが、いずれか一方でもよい。
【００５２】
−評価方法−
以下、前記のように構成された評価装置を用いたゲート絶縁膜の評価方法を説明する。
【００５３】
図１（ｂ）に示すように測定用電極２０と半導体基板１１との間に、ｐ+ 型層１３とｎ+ 型層１６とからなるｐｎ接合に対して逆バイアスとなるように測定電圧を印加して、ｐｎ接合間のリーク電流を測定する。第１の実施形態においては、測定用電極２０は、ｎ+ 型層１６と接続されているため、測定用電極２０に正の電圧を印加し、半導体基板１１には負の電圧を印加すればよい。
【００５４】
図２（ａ）及び図２（ｂ）は、第１の実施形態に係るゲート絶縁膜の評価装置を用いて測定したｐｎ接合間におけるリーク電流と印加電圧との関係（Ｉ−Ｖ特性）であって、（ａ）はゲート絶縁膜にパンチスルーが生じていない場合を表わし、（ｂ）はゲート絶縁膜にパンチスルーが生じている場合を表わしている。ここで、横軸は印加電圧を表わし、縦軸はリーク電流を表わしている。
【００５５】
図２（ａ）に示すように、ゲート絶縁膜１４にパンチスルー２１が生じていない場合には、印加電圧（測定電圧）が所定値を越えると印加電圧に比例して、リーク電流が増加する。
【００５６】
これに対し、ゲート絶縁膜１４にパンチスルー２１が生じている場合には、前述したように、パンチスルー２１は、ゲート絶縁膜１４だけでなく、半導体基板１１の上部に対しても数十ｎｍ程度の深さにまで断面凹状に形成され、その結果、その底部はｐｎ接合面よりもさらに下方に位置している。このため、図２（ｂ）に示すように、パンチスルー２１が生じていると、それが生じていない場合と比べて、ｐｎ接合からのリーク電流は低い印加電圧で発生するようになる。さらに、印加電圧を印加し始める初期状態においては、パンチスルー２１が生じていると、それが生じていない場合と比べて、リーク電流が１桁から２桁程度大きくなることを確認している。
【００５７】
図３（ａ）及び図３（ｂ）は平面櫛形状を有するゲート電極と活性領域上のゲート絶縁膜との走査型電子顕微鏡（ＳＥＭ）写真であって、（ａ）はパンチスルーがゲート絶縁膜に生じている状態を示し、（ｂ）はパンチスルーがゲート絶縁膜に生じていない状態を示している。
【００５８】
また、図３（ｃ）は、図３（ａ）に示すパンチスルーが生じている状態と、図３（ｂ）に示すパンチスルーが生じていない状態とのそれぞれのｐｎ接合間のＩ−Ｖ特性を表わしている。
【００５９】
このように、半導体装置の一部としてパターニングされたゲート電極１５とは電気的に絶縁された測定用電極２０をゲート絶縁膜１４の上に設けることにより、ゲート電極１５に電圧を印加することなく、ｎ+ 型層１６と半導体基板１１との間に形成されたｐｎ接合間のリーク電流、すなわちゲート絶縁膜１４の損傷に起因するｐｎ接合間のリーク電流を測定することができる。これにより、ゲート電極１５をパターニングする際のドライエッチング工程におけるゲート絶縁膜１４のパンチスルーの有無を電気的に評価することができるようになる。その結果、ゲート電極１５の形成後に行なうゲート絶縁膜１４に対する損傷の検査工程を電気的に行なえるようになるので、目視検査による不安定さ及び不確実さ、さらには生産性の低さをも解消することができる。
【００６０】
なお、ゲート電極１５には、不純物がドープされた多結晶シリコンを用いたが、これに代えて、不純物がドープされた非晶質シリコンでもよく、さらには、タングステン（Ｗ）又はモリブデン（Ｍｏ）等の金属や、タングステン、モリブデン又はコバルト（Ｃｏ）等の金属シリサイドを用いてもよい。
【００６１】
また、同様に、測定用電極２０には、不純物がドープされた多結晶シリコンを用いたが、これに限られず、アルミニウム（Ａｌ）、アルミニウムを含む合金又はタングステン等の金属を用いてもよい。
【００６２】
以下、ゲート絶縁膜の具体的な評価方法、すなわち良品と不良品との判定方法について図面を参照しながら説明する。
【００６３】
図４（ａ）〜図４（ｃ）は本発明の第１の実施形態に係るゲート絶縁膜の評価方法を用いたゲート絶縁膜の品質の判定方法であって、（ａ）はリーク電流に基準値を設ける第１の判定方法を示し、（ｂ）は異なる印加電圧（測定電圧）によるリーク電流の差分値を用いる第２の判定方法を示し、（ｃ）はリーク電流の増分の印加電圧の増分に対する比の値（変化率）を用いる第３の判定方法を示している。
【００６４】
−第１の判定方法−
まず、第１の判定方法は、図４（ａ）に示すように、リーク電流の値が、例えば、５．０×１０-4Ａ／ｃｍ2 以上の場合には不良品と判定し、５．０×１０-4Ａ／ｃｍ2 よりも小さい場合には良品と判定する。
【００６５】
従って、第１の方法の判定式は下記の式（１）で表わすことができる。
【００６６】
Ｉleak  −  α  ≧  ０    …  （１）
但し、Ｉleakは、評価対象である試料のリーク電流の値であり、αは基準値である。
【００６７】
−第２の判定方法−
次に、第２の判定方法は、図４（ｂ）に示すように、例えば、第１の印加電圧Ｖ1 （＝１．５Ｖ）における第１の試料のリーク電流及び第２の試料のリーク電流の差分である第１の差分値ΔＩ1 を算出し、同様に、第２の印加電圧Ｖ2 （＝２Ｖ）における第１の試料のリーク電流及び第２の試料のリーク電流の差分である第２の差分値ΔＩ2 を算出する。ここで、第２の差分値ΔＩ2 が第１の差分値ΔＩ1 よりも大きいか等しくなる試料をパンチスルーが生じているとして、該試料を不良品と判定する。また、第２の印加電圧Ｖ2 は第１の印加電圧Ｖ1 よりも大きい。
【００６８】
すなわち、判定式は、下記の式（２）で表わすことができる。
【００６９】
ΔＩ2   −  ΔＩ1 ≧０    …（２）
判定式（２）による判定結果が真である場合に、第１の試料を不良品と判定し、逆に、判定結果が偽である場合に、第１の試料を良品と判定する。
【００７０】
−第３の判定方法−
次に、第３の判定方法は、図４（ｃ）に示すように、例えば、第１の印加電圧Ｖ1 （＝１Ｖ）と第２の印加電圧Ｖ2 （＝１．５Ｖ）との間の第１の電圧区間ΔＶ1 におけるリーク電流の変化量ΔＩ1 を算出し、同様に、第２の印加電圧Ｖ2 （＝１．５Ｖ）と第３の印加電圧Ｖ3 （＝２Ｖ）との間の第２の電圧区間ΔＶ2 におけるリーク電流の変化量ΔＩ2 を算出する。但し、第１の印加電圧Ｖ1 、第２の印加電圧Ｖ2 及び第３の印加電圧Ｖ3 はこの順に大きいとする。
【００７１】
そこで、判定式は、下記の式（３）で表わすことができる。
【００７２】
ΔＩ2 ／ΔＶ2   −  ΔＩ1 ／ΔＶ1 ＞  ０    …（３）
従って、判定式（３）による判定結果が真である場合に、試料を不良品と判定し、逆に、判定結果が偽である場合に、試料を良品と判定する。
【００７３】
なお、本発明はゲート絶縁膜１４の損傷の有無を判定することにより、ゲート絶縁膜１４の良品及び不良品の判定を行なえるのみならず、ＩＣＰエッチャ等によるドライエッチングのエッチング条件の設定や、設定されたエッチング条件の経時的変化の評価に利用することができる。
【００７４】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００７５】
図５（ａ）〜図５（ｅ）は本発明の第２の実施形態に係るゲート絶縁膜の評価装置の製造方法の工程順の断面構成を示している。
【００７６】
まず、図５（ａ）に示すように、シリコンからなる半導体基板１１にの上部に、例えばシャロウトレンチ構造を有する素子分離領域１２を選択的に形成する。その後、半導体基板１１に対して、ホウ素（Ｂ）等のｐ型の不純物イオンをイオン注入することにより、ｐ型ウエルとなるｐ+ 型層１３を形成する。
【００７７】
次に、図５（ｂ）に示すように、熱酸化法等により、半導体基板１１の主面上の全面に、例えば膜厚が約２ｎｍのゲート絶縁膜１４を成膜する。続いて、ＣＶＤ法により、ｎ型の不純物がドープされた多結晶シリコンからなるゲート電極形成膜、及び酸化シリコンからなるマスク形成膜を順次堆積する。その後、リソグラフィ法及びドライエッチング法により、マスク形成膜からゲート電極パターンを有するマスク膜１８を形成する。続いて、マスク膜１８をマスクとして、ゲート電極形成膜に対して誘導結合型プラズマ法によるドライエッチングを行なって、ゲート電極形成膜から例えばゲート長が約０．１μｍのゲート電極１５を形成する。ここでは、ゲート電極１５上のマスク膜１８は除去せずに残しておく。このとき、図１３に示したメカニズムにより、ゲート絶縁膜１４におけるゲート電極１５の側部の近傍領域にパンチスルー２１が生じる場合がある。
【００７８】
次に、図５（ｃ）に示すように、ＣＶＤ法により、半導体基板１１上にゲート電極１５を含む全面にわたって、例えば窒化シリコンからなる絶縁膜を堆積し、続いて、エッチバック法により、堆積した絶縁膜からゲート電極１５及びマスク膜１８の側面を覆うサイドウォール１９を形成する。
【００７９】
次に、図５（ｄ）に示すように、マスク膜１８及びサイドウォール１９をマスクとし、半導体基板１１に対して、例えば、加速エネルギーが約３ｋｅＶ、ドーズ量が約１．５×１０15ｃｍ-2の注入条件で、ヒ素（Ａｓ）イオンをイオン注入することにより、ｐ+ 型層１３よりも浅い接合面を持ち、ソース又はドレインとなるｎ+ 型層１６を形成する。
【００８０】
次に、図５（ｅ）に示すように、ＣＶＤ法により、半導体基板１１の上に、マスク膜１８及びサイドウォール１９を含めゲート電極１５を覆うように、ｎ型の不純物がドープされた多結晶シリコンからなる導電膜を堆積する。その後、堆積した導電膜をゲート電極１５を含むようにエッチングして、導電膜から測定用電極２０を形成する。
【００８１】
このように、第２の実施形態によると、ゲート電極１５をパターニングするドライエッチング工程の後に、ゲート電極１５上に除去せずに残したマスク膜１８と、ゲート電極１５の側面上に設けたサイドウォール１９とによって、ゲート電極１５と測定用電極２０とが電気的に絶縁分離される。
【００８２】
なお、パンチスルー２１には、サイドウォール１９を形成する際に窒化シリコンが埋め込まれる場合もあるが、たとえ埋め込まれたとしても、その後のエッチバックによって埋め込まれた窒化シリコンが除去されて、再び穴状となる。さらに、その後の測定用電極２０を形成する工程において、パンチスルー２１には測定用電極２０を構成する導電性の多結晶シリコンが埋め込まれる。
【００８３】
ここで、ｐ+ 型層１３はイオン注入により形成したが、ｐ型の半導体基板１１を用いても、ゲート絶縁膜１４の損傷の有無を電気的に評価することができるという効果を得ることができる。
【００８４】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【００８５】
図６（ａ）及び図６（ｂ）は本発明の第３の実施形態に係るゲート絶縁膜の評価装置であって、（ａ）は平面構成を示し、（ｂ）はゲート電極近傍のＳＥＭ写真である。
【００８６】
第３の実施形態は、第１又は第２の実施形態に係るゲート絶縁膜の評価装置と比べて、ゲート絶縁膜の損傷の有無の検出感度が向上する構成を有している。なお、ここでも、便宜上、半導体ウエハに形成された複数のトランジスタのうちの１つの活性領域上のゲート絶縁膜の損傷の有無を評価する評価装置を示している。なお、図６（ａ）において、図１（ａ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００８７】
図６（ａ）に示すように、第３の実施形態に係るゲート電極２５は、その両側部からゲート長方向に突き出すように形成された櫛型状の突き出し部２５ａを有している。なお、図示はしていないが、ゲート電極２５の上面及び側面は、測定用電極２０との間を電気的に絶縁する絶縁膜により覆われている。
【００８８】
また、第１の実施形態と同様の方法により、半導体基板１１には、素子分離領域１２に囲まれたｐ+ 型１３及びｎ+ 型層１６によるｐｎ接合が形成されている。
【００８９】
また、図６（ａ）には、三方をゲート電極２５及びその突き出し部２５ａにより囲まれた領域を、ゲート絶縁膜にパンチスルーが最も発生しやすいパンチスルー発生領域２１Ａとして示している。
【００９０】
図６（ｂ）はパンチスルー発生領域２１Ａを拡大したＳＥＭ写真であって、実際のパンチスルー２１が写し出されている。
【００９１】
このように、三方がゲート電極２５により囲まれていると、ゲート電極２５のパターニング時に、プラズマから異方性をもって入射するイオンを主成分とするエッチャントは十分に入射するものの、等方的に入射するデポ性ラジカルは、ゲート電極２５のシャドウイング効果によって供給が不十分となる。その結果、パンチスルー発生領域２１Ａにおいては、エッチャントのフラックスがデポ性ラジカルのフラックスよりも大きい状態となりやすい。すなわち、エッチャントのフラックスが、ゲート電極２５及びその突き出し部２５ａの各側面で反射してゲート絶縁膜に集中して供給されることになる。このため、三方をゲート電極２５により囲まれる場合の方が、側面が１つの場合よりも供給量が多くなり、その結果、ゲート絶縁膜１４のエッチングが局所的に集中して進行しやすくなる。
【００９２】
このように、第３の実施形態によると、ゲート電極２５の平面形状を櫛形状とすることにより、ゲート電極２５のドライエッチング時にゲート絶縁膜に生じるパンチスルーの発生頻度を高めることができる。
【００９３】
さらに、ゲート絶縁膜のパンチスルーの発生数が増えることにより、ｐｎ接合でのリーク電流を実質的大きくすることができるため、リーク電流の測定が容易となる。
【００９４】
（第４の実施形態）
以下、本発明の第４の実施形態について図面を参照しながら説明する。
【００９５】
第４の実施形態は、ゲート電極のパターン率とゲート絶縁膜に発生するパンチスルーとの相関を評価する方法について説明する。ゲート電極のパターン率とは、ゲート電極パターンの半導体チップ上に占める面積を該半導体チップの面積で除した値をいう。
【００９６】
図７は本発明の第４の実施形態に係るゲート絶縁膜の評価装置の平面構成を示している。図７において、図６（ａ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００９７】
図７に示すように、第４の実施形態に係るゲート絶縁膜の評価装置は、ゲート絶縁膜１４の上に、ゲート電極２５の両側に沿って、該ゲート電極２５の突き出し部２５ａと間隔をおくようにダミー電極２６が形成されている。該ダミー電極２６はゲート電極２５と同一の材料からなり、ゲート電極２５のドライエッチングに同時にパターニングされて形成されている。
【００９８】
従って、ダミー電極２６の平面形状を変えることにより、ゲート電極のパターン率を任意に変更することができる。このため、ゲート電極２５のドライエッチング工程におけるパターン率と、ゲート絶縁膜１４に発生するパンチスルーとの相関を評価することができる。なお、ここでは、ダミー電極２６をゲート電極２５の両側に設けたがいずれか一方に設けてもよい。
【００９９】
図８は第４の実施形態に係るゲート絶縁膜の評価装置により得た、ゲート電極のパターン率とゲート絶縁膜に発生するパンチスルーによる不良率との関係を示している。
【０１００】
ゲート電極のパターン率によってパンチスルーによる不良の発生頻度が変化する理由は以下のように考えられる。
【０１０１】
前述したように、多結晶シリコンからなるゲート電極のドライエッチングには、そのエッチングガスとして、臭化水素（ＨＢｒ）、塩素（Ｃｌ2 ）及び酸素（Ｏ2 ）等が用いられる。このとき、デポ性ラジカルとなるのは、これらエッチャントとシリコン（Ｓｉ）との反応生成物であるＳｉＢｒxＯy（但し、ｘ，ｙは整数）である。
【０１０２】
ところで、ゲート電極のパターン率が大きくなると、多結晶シリコンに対するエッチング量が少なくなり、従って、反応生成物であるＳｉＢｒxＯyの生成量も少なくなる。その結果、エッチャントのフラックスはデポ性ラジカルのフラックスよりも大きい状態となるため、ゲート絶縁膜に発生するパンチスルーは増加する。
【０１０３】
逆に、ゲート電極のパターン率が小さくなり過ぎると、多結晶シリコンに対するエッチング量が増大して多量の反応生成物が発生する。その結果、デポ性ラジカルを生成する酸素ラジカル（Ｏ* ）のプラズマ中からの供給が不足し、エッチャントのフラックスがデポ性ラジカルのフラックスよりも大きくなるため、やはり不良率が大きくなる。
【０１０４】
以上のことから、ゲート絶縁膜のパンチスルーによる不良率を小さくすることが可能となるゲート電極のパターン率には最適な範囲があることが分かる。
【０１０５】
本実験結果によると、ゲート電極のパターン率が２０％〜４０％の間ではゲート絶縁膜のパンチスルーによる不良が０％となり、ゲート電極のパターン率が５０％以上では、ゲート絶縁膜に発生するパンチスルーが増加し、例えばパターン率が９０％の場合は不良率が約８０％となる。
【０１０６】
すなわち、ゲートパターンの設計時に、ゲート電極のパターン率を約２０％〜４０％とすれば、ゲート絶縁膜のパンチスルーによる不良を抑制することが可能となることが分かる。
【０１０７】
このように、第４の実施形態に係るゲート絶縁膜の評価装置によると、ゲート電極のパターン率とゲート絶縁膜のパンチスルーとの相関を求めることができるため、この相関を設計ルールにフィードバックすることができるので、設計時にゲート電極のパターン率を決定することによって、ゲート絶縁膜のパンチスルーによる不良の発生を防止することが可能となる。
【０１０８】
（第５の実施形態）
以下、本発明の第５の実施形態について図面を参照しながら説明する。
【０１０９】
第５の実施形態は、ゲート絶縁膜にパンチスルーが生じる位置を評価する方法について説明する。具体的には、サイドウォールの厚さが互いに異なる第１の評価装置及び第２の評価装置を作製し、両装置のリーク電流の値の相違によりパンチスルーが生じた位置を評価する。
【０１１０】
ここで、第２の評価装置は第１の評価装置と比べてサイドウォールの基板面方向の膜厚を大きくなるように設定している。
【０１１１】
−第１の評価装置の製造方法−
図９（ａ）〜図９（ｅ）は本発明の第５の実施形態に係るゲート絶縁膜の第１の評価装置の製造方法の工程順の断面構成を示している。
【０１１２】
まず、シリコンからなる半導体基板１１の上部に、第２の実施形態と同様にして、素子分離領域（図示せず）を選択的に形成する。その後、図９（ａ）に示すように、半導体基板１１に対して、ｐ型の不純物イオンをイオン注入することにより、ｐ型ウエルとなるｐ+ 型層１３を形成する。
【０１１３】
次に、図９（ｂ）に示すように、熱酸化法等により、半導体基板１１の主面上の全面に、例えば膜厚が約２ｎｍのゲート絶縁膜１４を成膜する。続いて、ＣＶＤ法により、ｎ型の不純物がドープされた多結晶シリコンからなるゲート電極形成膜、及び酸化シリコンからなるマスク形成膜を順次堆積する。その後、マスク形成膜からゲート電極パターンを有するマスク膜１８を形成し、続いて、マスク膜１８をマスクとして、ゲート電極形成膜に対して誘導結合型プラズマ法によるドライエッチングを行なって、ゲート電極形成膜から例えばゲート長が約０．１μｍのゲート電極１５を形成する。ここでも、ゲート電極１５上のマスク膜１８を除去せずに残しておく。このとき、前述したように、デポ性ラジカルの半導体基板１１上への供給量が十分でなく且つゲート絶縁膜１４の膜厚が１０ｎｍ程度よりも小さいため、ゲート絶縁膜１４におけるゲート電極１５の側面から例えば距離ｄの位置にパンチスルー２１が生じるとする。
【０１１４】
次に、図９（ｃ）に示すように、ＣＶＤ法により、半導体基板１１上にゲート電極１５を含む全面にわたって、例えば窒化シリコンからなる絶縁膜を堆積し、続いて、エッチバック法により、堆積した絶縁膜からゲート電極１５及びマスク膜１８の側面を覆うサイドウォール１９Ａを形成する。ここでは、サイドウォール１９Ａの基板面方向の厚さｘ1 は、パンチスルー２１のゲート電極１５の側面からの距離ｄよりも小さい。
【０１１５】
次に、図９（ｄ）に示すように、マスク膜１８及びサイドウォール１９Ａをマスクとし、半導体基板１１に対して、ｎ型の不純物イオンをイオン注入することにより、ｐ+ 型層１３よりも浅い接合面を持ち且つソース又はドレインとなるｎ+ 型層１６を形成する。
【０１１６】
次に、図９（ｅ）に示すように、半導体基板１１の上に、ＣＶＤ法により、マスク膜１８及びサイドウォール１９Ａを含めゲート電極１５を覆うように、ｎ型の不純物がドープされた多結晶シリコンからなる導電膜を堆積する。その後、堆積した導電膜をゲート電極１５を含むようにエッチングして、導電膜から測定用電極２０を形成する。
【０１１７】
−第２の評価装置の製造方法−
図１０（ａ）〜図１０（ｅ）は本発明の第５の実施形態に係るゲート絶縁膜の第２の評価装置の製造方法の工程順の断面構成を示している。
【０１１８】
まず、シリコンからなる半導体基板１１の上部に、第１の評価装置と同様に、素子分離領域（図示せず）を形成する。その後、図１０（ａ）に示すように、半導体基板１１に対して、ｐ型の不純物イオンをイオン注入することにより、ｐ型ウエルとなるｐ+ 型層１３を形成する。
【０１１９】
次に、図１０（ｂ）に示すように、熱酸化法等により、半導体基板１１の主面上の全面に、第１の評価装置と同等の膜厚を持つゲート絶縁膜１４を成膜する。続いて、ＣＶＤ法により、ｎ型の不純物がドープされた多結晶シリコンからなるゲート電極形成膜、及び酸化シリコンからなるマスク形成膜を順次堆積する。その後、マスク形成膜からゲート電極パターンを有するマスク膜１８を形成し、続いて、マスク膜１８をマスクとして、ゲート電極形成膜に対して誘導結合型プラズマ法によるドライエッチングを行なって、ゲート電極形成膜から、第１の評価装置と同等のゲート長を持つゲート電極１５を形成する。この場合も、デポ性ラジカルの半導体基板１１上への供給量が十分でなく且つゲート絶縁膜１４の膜厚が１０ｎｍ程度よりも小さいため、ゲート絶縁膜１４におけるゲート電極１５の側面から例えば距離ｄの位置にパンチスルー２１が生じるとする。
【０１２０】
次に、図１０（ｃ）に示すように、ＣＶＤ法により、半導体基板１１上にゲート電極１５を含む全面にわたって、例えば窒化シリコンからなる絶縁膜を堆積し、続いて、エッチバック法により、堆積した絶縁膜からゲート電極１５及びマスク膜１８の側面を覆うサイドウォール１９Ｂを形成する。第２の評価装置に係るサイドウォール１９Ｂの基板面方向の厚さｘ2 は、第１の評価装置に係るサイドウォール１９Ａの基板面方向の厚さｘ1 よりも大きくなるようにパターンニングする。ここでは、サイドウォール１９Ｂの基板面方向の厚さｘ2 は、パンチスルー２１のゲート電極１５の側面からの距離ｄよりも大きくなっている。
【０１２１】
次に、図１０（ｄ）に示すように、マスク膜１８及びサイドウォール１９Ｂをマスクとし、半導体基板１１に対して、ｎ型の不純物イオンをイオン注入することにより、ｐ+ 型層１３よりも浅い接合面を持ち且つソース又はドレインとなるｎ+ 型層１６を形成する。
【０１２２】
次に、図１０（ｅ）に示すように、半導体基板１１の上に、ＣＶＤ法により、マスク膜１８及びサイドウォール１９Ａを含めゲート電極１５を覆うように、ｎ型の不純物がドープされた多結晶シリコンからなる導電膜を堆積する。その後、堆積した導電膜をゲート電極１５を含むようにエッチングして、導電膜から測定用電極２０を形成する。
【０１２３】
−パンチスルー位置の評価方法−
以下、同一条件のドライエッチング工程によりパターニングされ且つ互いに異なる膜厚を持つサイドウォール１９Ａ、１９Ｂが形成されたゲート電極１５を有する第１の評価装置と第２の評価装置とを用いて、パンチスルー２１の発生位置を特定する方法を説明する。
【０１２４】
まず、第１の評価装置に対して、第１の実施形態と同様に、測定用電極２０と半導体基板１１との間にｐｎ接合に対して逆バイアスとなるように測定電圧を印加して、ｐｎ接合のリーク電流を測定すると、ｐｎ接合間に相対的に大きいリーク電流が観察される。
【０１２５】
これに対し、第２の評価装置の場合には、測定用電極２０と半導体基板１１との間にｐｎ接合に対して逆バイアスとなるように測定電圧を印加しても、リーク電流はほとんど観察されない。
【０１２６】
このｐｎ接合の測定結果から、パンチスルー２１のゲート電極１５の側面からの距離ｄは、目視によることなく、サイドウォール１９Ａの厚さｘ1 よりも大きく且つサイドウォール１９Ｂの厚さｘ2 よりも小さいことを確認することができる。なお、具体的なパンチスルー２１の有無の判定方法は、例えば第１の実施形態で説明した第１〜第３の判定方法のうちの１つを用いれば良い。
【０１２７】
このように第５の実施形態によると、ゲート電極１５の側面上に設けるサイドウォール１９の厚さ（サイドウォール長）を変えた複数の評価装置を用いてｐｎ接合のリーク電流を測定することにより、ゲート絶縁膜１４のパンチスルー２１のゲート電極１５の側面からの距離ｄを電気的に評価することが可能となる。
【０１２８】
前述したように、ゲート絶縁膜１４に発生するパンチスルー２１の位置は、エッチャントのゲート電極１５の側面反射に依存するため、パンチスルー２１の発生位置を評価できることにより、ゲート電極１５に対するドライエッチング工程におけるエッチャントの入射角度を決定する圧力等のエッチング条件、及びゲート電極１５の高さ寸法を最適化することができる。
【０１２９】
なお、第１〜第５の各実施形態においては、いずれもゲート電極１５、２５の導電型をｎ型としたが、これに限られず、ｐ型としても同様の効果を得られることはいうまでもない。
【０１３０】
また、第１〜第５の各実施形態においては、絶縁膜の評価対象をゲート絶縁膜としたが、これには限られず、ゲート絶縁膜以外にも、絶縁膜上に形成された半導体、絶縁体又は導電体からなる部材に対して、該部材をプラズマを用いたドライエッチによりパターニングする際に、絶縁膜の下方にｐｎ接合があって、該絶縁膜をエッチング停止層とするような場合に有効である。
【０１３１】
また、ゲート電極１５、２５のパターニングに用いるドライエッチング法は、誘導結合型プラズマエッチングに限られず、プラズマを用いるエッチング法であれば良い。
【０１３２】
【発明の効果】
本発明に係る絶縁膜の評価方法、その評価装置及びその評価装置の製造方法によると、半導体基板上の絶縁膜の状態を、目視に頼ることなく電気的に観察することができるため、ドライエッチ工程により被る絶縁膜の損傷を半導体基板の全面にわたって簡便に且つ確実に評価できるようになる。
【図面の簡単な説明】
【図１】（ａ）及び（ｂ）は本発明の第１の実施形態に係るゲート絶縁膜の評価装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面図である。
【図２】（ａ）及び（ｂ）は本発明の第１の実施形態に係るゲート絶縁膜の評価装置を用いて測定したｐｎ接合間におけるリーク電流と印加電圧との関係（Ｉ−Ｖ特性）を表わすグラフであって、（ａ）はゲート絶縁膜にパンチスルーが生じていない場合を表わし、（ｂ）はゲート絶縁膜にパンチスルーが生じている場合を表わしている。
【図３】（ａ）及び（ｂ）は平面櫛形状を有するゲート電極と活性層上のゲート絶縁膜との走査型電子顕微鏡（ＳＥＭ）写真であって、（ａ）はパンチスルーがゲート絶縁膜に生じている状態を示し、（ｂ）はパンチスルーがゲート絶縁膜に生じていない状態を示している。（ｃ）は（ａ）に示すパンチスルーが生じている状態と、（ｂ）に示すパンチスルーが生じていない状態とのそれぞれのｐｎ接合間のＩ−Ｖ特性を表わすグラフである。
【図４】（ａ）〜（ｃ）は本発明の第１の実施形態に係るゲート絶縁膜の評価方法を用いたゲート絶縁膜の品質の判定方法を示し、（ａ）はリーク電流に基準値を設ける第１の判定方法を示すグラフであり、（ｂ）は異なる印加電圧によるリーク電流の差分値を用いる第２の判定方法を示すグラフであり、（ｃ）はリーク電流の増分の印加電圧の増分に対する比の値を用いる第３の判定方法を示すグラフである。
【図５】（ａ）〜（ｅ）は本発明の第２の実施形態に係るゲート絶縁膜の評価装置の製造方法を示す工程順の構成断面図である。
【図６】（ａ）及び（ｂ）は本発明の第３の実施形態に係るゲート絶縁膜の評価装置を示し、（ａ）は平面図であり、（ｂ）はゲート電極近傍のＳＥＭ写真である。
【図７】本発明の第４の実施形態に係るゲート絶縁膜の評価装置を示す平面図である。
【図８】本発明の第４の実施形態に係るゲート絶縁膜の評価装置により得た、ゲート電極のパターン率とゲート絶縁膜に発生するパンチスルーによる不良率との関係を示すグラフである。
【図９】（ａ）〜（ｅ）は本発明の第５の実施形態に係るゲート絶縁膜の第１の評価装置の製造方法を示す工程順の構成断面図である。
【図１０】（ａ）〜（ｅ）は本発明の第５の実施形態に係るゲート絶縁膜の第２の評価装置の製造方法を示す工程順の構成断面図である。
【図１１】従来の多結晶シリコンからなるゲート電極の形成方法を示す工程順の構成断面図である。
【図１２】従来の多結晶シリコンからなるゲート電極の形成時に発生するパンチスルーを模式的に表わした構成断面図である。
【図１３】従来の多結晶シリコンからなるゲート電極に発生するパンチスルーの発生原因を説明する模式的な構成断面図である。
【符号の説明】
１１      半導体基板（ウエハ）
１２      素子分離領域
１３      ｐ+ 型層
１４      ゲート絶縁膜
１５      ゲート電極
１６      ｎ+ 型層
１７      絶縁膜
１８      マスク膜
１９      サイドウォール（側壁絶縁膜）
１９Ａ    サイドウォール（側壁絶縁膜）
１９Ｂ    サイドウォール（側壁絶縁膜）
２０      測定用電極
２１      パンチ  スルー
２５      ゲート電極
２５ａ    突き出し部
２６      ダミー電極
【図１】
0003719670.tif 000003
【図２】
0003719670.tif 000004
【図３】
0003719670.tif 000005
【図４】
0003719670.tif 000006
【図５】
0003719670.tif 000007
【図６】
0003719670.tif 000008
【図７】
0003719670.tif 000009
【図８】
0003719670.tif 000010
【図９】
0003719670.tif 000011
【図１０】
0003719670.tif 000012
【図１１】
0003719670.tif 000013
【図１２】
0003719670.tif 000014
【図１３】
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