(57)【特許請求の範囲】
【請求項１】
半導体基板上に設けられた第一の層間絶縁膜の所定箇所に凹部を形成する工程と、全面にＴａ系材料からなる第一のバリアメタル膜を形成した後、該凹部を実質的に完全に充填するように銅系金属からなる第一の導電膜を形成する工程と、化学的機械的研磨によって、該凹部以外の領域に形成された第一の導電膜を除去するとともに、該凹部に充填された第一の導電膜の上部を除去してリセスを形成する工程と、全面に第一のバリアメタルと同一材料からなる第二のバリアメタル膜を形成する工程と、該凹部以外の領域に形成された第一のバリアメタル膜および第二のバリアメタル膜を除去する工程と、全面に第二の層間絶縁膜を形成する工程と、第二の層間絶縁膜中に第二のバリアメタル膜に達する接続孔を形成する工程と、該接続孔を充填するように第二の導電膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記接続孔をドライエッチングにより形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
第一のバリアメタル膜が、Ｔａ、ＴａＮ、またはＴａＳｉＮからなることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、埋め込み配線や埋め込みプラグを備えた多層配線構造およびその製造方法に関する。
【０００２】
【従来の技術】
近年におけるＬＳＩの高密度化に伴い、３次元の配線構造を有する多層配線を形成する技術の重要性がますます高まってきている。多層配線のプロセス・フローにおいては、金属の堆積や加工、絶縁膜の堆積と平坦化、接続孔の形成と金属の埋め込み等の各工程を金属材料の耐熱温度以下で行う必要があり、また、歩留まりや信頼性も考慮した簡便なプロセスが実現されなければならない。
【０００３】
一方、素子の高速化に対する要請から、配線材料として、銅等の低抵抗材料が広く用いられるようになってきた。ところが銅を用いた場合、エッチングによるパターニングを行うことが困難であり、従来のＡｌ配線の形成とは異なる方法により配線を形成しなければならない。
【０００４】
このような背景から、銅等の新しい配線材料に対応した埋め込み型の多層配線形成プロセスについての検討が、現在、盛んに行われている。
【０００５】
以下、従来の埋め込み銅配線構造の形成方法について、図８〜１２を参照して説明する。
【０００６】
まず下層配線を以下のようにして形成する。
【０００７】
半導体基板（不図示）上に、金属膜１を形成後、その上にプラズマＳｉＯ2膜２（膜厚１００ｎｍ）、ＨＳＱ膜３（膜厚４００ｎｍ）、プラズマＳｉＯ2膜４（膜厚１００ｎｍ）、ＨＳＱ膜５（膜厚４００ｎｍ）、プラズマＳｉＯ2膜６（膜厚２００ｎｍ）をこの順で形成する（図８（ａ））。つづいてその上に所定形状にパターニングされたフォトレジスト７を形成する（図８（ｂ））。このフォトレジスト７をマスクとしてドライエッチングを行い、金属膜１に達する溝を形成する（図８（ｃ））。つづいて酸素プラズマのアッシングおよびアミン化合物を含有する剥離液を用いた洗浄により、フォトレジスト７を剥離処理する。次にこの溝の幅よりも広い開口部を有するフォトレジスト７’を設け（図８（ｄ））、このフォトレジスト７’をマスクとして再度ドライエッチングを行う。これにより断面Ｔ字状の溝を形成する（図９（ａ））。
【０００８】
フォトレジスト７’除去後（図９（ｂ））、全面にＴｉＮからなるバリアメタル膜８（膜厚５０ｎｍ）をスパッタリング法により堆積する（図９（ｃ））。さらにその上に銅めっきを行うためのシード膜（不図示）をスパッタリング法により膜厚１００ｎｍとして堆積し、その上に銅膜１０（膜厚１０００ｎｍ）をめっき成長させ、溝部を充填する（図９（ｄ））。つづいて化学的機械的研磨（Chemical Mechanical Polishing  ;CMP）により溝部以外の領域に形成された銅膜１０およびバリアメタル膜８を除去して下層配線を完成する（図１０（ａ））。
【０００９】
この下層配線の上にＣＶＤ法によりＳｉＮ膜２０を形成する（図１０（ｂ））。このＳｉＮ膜２０は、以下に述べる上層配線との接続孔形成時にエッチングストッパーとして機能する。ＳｉＮ膜２０を設けることにより、接続孔形成時の下層配線の劣化をある程度防止することができる。また、銅などの金属粒子が層間絶縁膜中を拡散することを抑え、素子に悪影響を与えることを防止することができる。ＳｉＮ膜２０の膜厚は、通常、５０ｎｍ程度とする。
【００１０】
次に下層配線形成と同様の手順により、上層配線を形成する。ＨＳＱ膜１３（膜厚４００ｎｍ）、プラズマＳｉＯ2膜１４（膜厚１００ｎｍ）、ＨＳＱ膜１５（膜厚４００ｎｍ）、プラズマＳｉＯ2膜１６（膜厚２００ｎｍ）をこの順で形成する。つづいてその上に所定形状にパターニングされたフォトレジスト１７を形成する（図１１（ａ））。
【００１１】
このフォトレジスト１７をマスクとしてドライエッチングを行う。このときＨＳＱ膜１３とＳｉＮ膜２０のエッチングレートの相違により、エッチングはＳｉＮ膜２０の上部で停止する（図１１（ａ））。次いで酸素プラズマアッシングおよび剥離液を用いた洗浄によりフォトレジスト１７を剥離するとともにエッチングにより生じた堆積物を除去する。その後、この溝の幅よりも広い開口部を有するフォトレジスト１７’を設け、このフォトレジスト１７’をマスクとして再度ドライエッチングを行い断面Ｔ字状の溝を形成する（図１１（ｂ））。次にフォトレジスト１７’およびエッチングで発生したエッチング残渣を酸素プラズマアッシングおよび剥離液を用いた洗浄により除去する。次にドライエッチングによりＳｉＮ膜２０をプラズマＳｉＯ2膜１６と同時に全面エッチバックし、銅膜１０を露出させる。その後、再び剥離液による洗浄を行い、このドライエッチングにより発生したエッチング残渣であるＳｉＮ系堆積物を除去する。
【００１２】
以上のようにして形成した溝を埋め込むように、バリアメタル膜１７（膜厚５０ｎｍ）、銅膜１８（膜厚１０００ｎｍ）をこの順で形成し、溝部を完全に充填する。その後、ＣＭＰによる平坦化を行い、図１２のような多層配線構造を形成する。
【００１３】
【発明が解決しようとする課題】
しかしながら上記従来技術は、エッチングストッパー膜および銅等の拡散防止のため、下層配線の上にＳｉＮ膜を形成しており、以下のような点で改善の余地を有していた。
【００１４】
第一に、同層配線間の寄生容量が、フリンジ効果で大きくなることがあった。図１４は、この現象を説明するための図である。同一配線層にて隣接する配線５０と配線５１との間には、ＳｉＯ2膜５４を容量膜とする寄生容量５２と、ＳｉＮ膜５５を容量膜とする寄生容量５３とが存在する。ＳｉＯ2膜の誘電率は比較的低いため寄生容量５２による影響は比較的小さい。ところがＳｉＮの誘電率はＳｉＯ2の２倍程度の値であり、寄生容量５３は大きな容量を有する。この寄生容量５３の存在により配線５０と配線５１との間にクロストークが発生しやすくなるのである。
【００１５】
第二に、ＳｉＮ膜の除去工程で、下層配線の劣化や接続孔の汚染が発生しやすいという問題があった。ＳｉＮ膜は絶縁膜であるので、接続孔内のＳｉＮ膜は除去する必要がある。ＳｉＮ膜の除去はドライエッチングにより行うが、その際に、エッチングにより発生するＳｉＮ系堆積物を除去しなければならない。ＳｉＮ系堆積物の除去は通常レジスト剥離液を用いて行うことができるが、このとき、下地の配線の劣化が起こりやすい。配線材料としては、低抵抗率の銅が一般に使用されるが、銅を劣化させずにＳｉＮ系堆積物を除去できる剥離液は現状では見い出されておらず、銅表面の劣化をもたらすことなく上記堆積物を除去することは困難である。
【００１６】
また、工程簡略化のため、ＳｉＯ２膜とＳｉＮ膜を同じ工程で一度にドライエッチングするプロセスが採用されることもある。この場合、ＳｉＮを完全に除去するためのオーバーエッチング時に下地の下層配線層もエッチングされる。これにより下層配線の表面が劣化する上、エッチング残渣がホール内壁に付着するという問題が生じる。このエッチング残渣は、下層配線層を構成する金属材料とエッチングガスとの反応生成物を主成分とし、通常の洗浄方法では除去が困難である。このようなエッチング残渣が残存すると、層間絶縁膜中にリーク電流が流れたり、層間絶縁膜の下部に形成されたトランジスタ等の素子が誤作動するといった問題を引き起こす。このようなエッチング残渣が残存すると、層間絶縁膜中にリーク電流が流れたり、層間絶縁膜の下部に形成されたトランジスタ等の素子が誤作動するといった問題を引き起こす。
【００１７】
また、接続孔にＳｉＮ系堆積物やエッチング残渣が残った場合、接続金属抵抗が著しく高くなり、電流が流れなくなることもあった。
【００１８】
以上のように、ＳｉＮ膜を設けることにより種々の問題が生じる。
【００１９】
また、ＳｉＮ等のエッチングストッパーを設けない場合は、接続孔形成時のドライエッチング、およびマスク除去工程におけるアッシングおよびウエット処理の際、下層配線が露出するため、その表面が著しく劣化してしまう。
【００２０】
本発明は上記した事情に鑑みてなされたものであり、フリンジ効果による寄生容量を生じさせることなく、下層配線の劣化や接続孔の汚染のない高品質の多層配線構造を提供することを課題とする。
【００２１】
【課題を解決するための手段】
本発明によれば、半導体基板上に設けられた金属配線と、該金属配線の上面に接続して形成された接続孔とを備え、前記金属配線の外周がバリアメタル膜で被覆されたことを特徴とする半導体装置が提供される。
【００２２】
この半導体装置の金属配線は、外周がバリアメタル膜で被覆されているため製造工程中の損傷をほとんど受けることがなく、優れた特性を示す。また、この金属配線の上部の接続孔形成時において、除去困難なエッチング残渣が発生することを有効に防止することができる。これにより層間絶縁膜中にリーク電流が流れたり、層間絶縁膜の下部に形成されたトランジスタ等の素子が誤作動するといった問題を解決できる。また接続孔にエッチング残渣が残ることによる接続金属抵抗の上昇を防止することができる。
【００２３】
ここで、金属配線の外周がバリアメタル膜で被覆された構造とは、図１のような構造をいう。図に示すように、金属配線１１１がバリアメタル膜１１０で被覆されている。本発明における「外周がバリアメタル膜で被覆された」構造とは、図のように金属配線の上部と下部および側面の四方すべてバリアメタル膜１０で被覆された構造をいう。従来の配線構造は図１３のように、金属配線３１の上面がバリアメタル膜３０で被覆されておらず、ＳｉＮ膜等のエッチングストッパー膜３２が形成されていた。このため多層配線の製造工程中に、金属配線３１の損傷やその上部に形成される接続孔の汚染が引き起こされるといった問題が生じていた。これに対し本発明は金属配線の上面もバリアメタル膜によって被覆されていため、このような問題を解決することができる。さらに、このような外周をバリアメタル膜によって被覆された構造を有しているため、銅等の金属が層間絶縁膜中を拡散することを有効に防止できる。
【００２４】
また本発明によれば、半導体基板上に積層された複数の配線層を有し、そのうちの一の配線層中に、線幅の異なる複数の金属配線と、該複数の金属配線の上面に接続して形成された接続孔とを備えた半導体装置であって、前記複数の金属配線の外周がバリアメタル膜で被覆されたことを特徴とする半導体装置が提供される。
【００２５】
多層配線構造では、通常、一の配線層中に線幅の異なる複数の金属配線が形成される（図１６）。これら複数の金属配線のそれぞれについて、外周をバリアメタル膜で被覆された構造とすることが望ましい。これにより製造工程中の金属配線の損傷を効果的に回避し、優れた特性の金属配線および接続孔を得ることができる。すなわち、線幅の異なる各金属配線の外周をバリアメタル膜で被覆することにより、前述のように、製造工程中の金属配線の損傷を回避し、接続孔の金属汚染等を防止することができる。
【００２６】
上記のように、一の配線層中に設けられた線幅の異なる複数の金属配線のそれぞれについて外周をバリアメタル膜で被覆した構造は、従来のダマシンプロセスとは異なる新規な製造プロセスによりはじめて実現される。本発明によれば、後述するリセス形成の手法を採用することにより上記のような構造が実現される。
【００２７】
なお上記半導体装置において、線幅の異なる複数の金属配線の全部または大部分についてバリアメタル膜で被覆することが望ましいが、一部のもののみがバリアメタル膜で被覆された構造であってもよい。
【００２８】
また本発明によれば、半導体基板上に設けられた第一の層間絶縁膜の所定箇所に凹部を形成する工程と、全面にＴａ系材料からなる第一のバリアメタル膜を形成した後、該凹部を実質的に完全に充填するように銅系金属からなる第一の導電膜を形成する工程と、化学的機械的研磨によって、該凹部以外の領域に形成された第一の導電膜を除去するとともに、該凹部に充填された第一の導電膜の上部を除去してリセスを形成する工程と、全面に第一のバリアメタルと同一材料からなる第二のバリアメタル膜を形成する工程と、該凹部以外の領域に形成された第一のバリアメタル膜および第二のバリアメタル膜を除去する工程と、全面に第二の層間絶縁膜を形成する工程と、第二の層間絶縁膜中に第二のバリアメタル膜に達する接続孔を形成する工程と、該接続孔を充填するように第二の導電膜を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【００２９】
この半導体装置の製造方法は、凹部に充填された第一の導電膜の上部を除去してリセスを形成し、次いで第二のバリアメタル膜を形成し、その後、凹部以外の領域に形成された第一のバリアメタル膜および第二のバリアメタル膜を除去する。このような工程を経ることにより、外周をバリアメタル膜で被覆された金属配線を好適に形成することができる。このような構造の金属配線を形成後、その上に接続孔および上部配線を形成しているため、製造工程中に金属配線が損傷を受けることはほとんどない。このため優れた特性の金属配線を得ることができる。また、この金属配線の上部に形成された接続孔も製造工程中の金属汚染等を受けにくく、高品質を実現できる。
【００３０】
本発明においては、外周をバリアメタル膜で被覆された構造の金属配線を形成するに際し、リセスを形成するという手段を採用している。すなわち、凹部を実質的に完全に充填するように第一の導電膜を形成した後、第一の導電膜の上部を除去してリセスを形成し、このリセスの部分に第二の導電膜を形成することにより、上記構造を形成している。リセスとは、図４（ａ）に示すような形状の凹み部をいい、他の領域に対し段差が形成された形態をいう。このようなリセスを形成することにより、凹部の形状によらず上記構造を確実に実現できる。また、このような方法によれば、一の配線層中に設けられた線幅の異なる複数の金属配線の外周を同一工程で同時にバリアメタル膜で被覆することができる。
【００３１】
上記のように本発明では凹部を実質的に完全に充填するように第一の導電膜を形成した後、第一の導電膜を除去することによりリセスを形成している。ここで、第一の導電膜の膜厚を薄くすることによってもリセスに類似した形状を形成することもできる。図１５はこのようなプロセスを示したものである。まず層間絶縁膜４０にＴ字状の溝を形成した後、この溝を埋め込むようにバリアメタル膜４１、導電膜４２を形成し（図１５（ａ））、ＣＭＰを行うことにより、リセスに類似したディシング部４３が形成される（図１５（ｂ））。しかし、この方法では埋め込み部の形状が凹部の形状を反映しやすく、上記のように端部が盛り上がったディシング形状となりやすい。ディシングはリセスとは異なるものであって、上面をバリアメタルで完全に覆うことができず、本発明の効果は得られない。また、上記手法では、同一配線層中に設けられた線幅の異なる複数の凹部を同一工程で同時にバリアメタル膜で被覆することはきわめて困難である。線幅の異なる複数の凹部に対して金属膜を埋め込んだ場合、リセス乃至リセス類似形状の形成される溝と、形成されない溝が生じるからである（図１７）。
【００３２】
以上のように、金属配線上面をバリアメタルで覆うためのリセス形成は、まず、凹部を実質的に完全に充填するように第一の導電膜を形成した後、第一の導電膜の上部を除去する、というステップにより行うことが望ましい。
【００３３】
【発明の実施の形態】
本発明において、金属配線の形成プロセスはシングルダマシンプロセスであってもデュアルダマシンプロセスであってもよい。したがって本発明における金属配線の断面形状は矩形状であってもＴ字形状であってもよい。図１６は異なるプロセスによって形成した配線を模式的に表したものである。配線１はシングルダマシンプロセスで形成されたものであり矩形状の断面を有する。配線２、３はデュアルダマシンプロセスで形成されたものであり、Ｔ字形状の断面を有する。
【００３４】
本発明の半導体装置において金属配線の外周は単一材料からなるバリアメタル膜で被覆されることが好ましい。また、本発明の半導体装置の製造方法において第一のバリアメタル膜と第二のバリアメタル膜とが同一材料からなることが好ましい。このような構成とすることにより、簡便な工程で良好な形状の金属配線を形成できるからである。たとえば金属配線の下部および側面に２層構造のバリアメタル膜を形成した場合、配線上面の平坦化工程で段差が生じやすく、その後の層間絶縁膜の成膜時に埋め込み不良等を引き起こしやすい。
【００３５】
本発明の半導体装置における金属配線および本発明の半導体装置の製造方法における第一、第二の導電膜は、低抵抗率の金属材料からなることが好ましい。たとえば、銅系金属膜や銀系金属膜等が好ましく用いられる。ここで、銅系金属膜とは銅または銅合金をいい、銀系金属膜とは銀または銀合金をいう。このような低抵抗率材料を用いた場合、良好な特性の配線を実現できる反面、接続孔形成工程での損傷を受けやすい。この点、本発明によれば、接続孔形成工程での損傷を効果的に解消することができるので、上記材料の優れた特性を充分に活かすことができる。なおなお、配線を銅により形成する場合、銅膜は、めっき法、ＣＶＤ法、スパッタリング法等により成膜することができる。
【００３６】
本発明におけるバリアメタル膜は、接続孔内に埋め込まれた金属の拡散を防止する機能を有する膜をいう。たとえば、Ｔｉ、ＴｉＮ、ＴｉＳｉＮ、Ｗ、ＷＮ、ＷＳｉＮ、Ｔａ、ＴａＮ、ＴａＳｉＮ等が挙げられる。このうちＴａ、ＴａＮ、またはＴａＳｉＮが好ましく用いられる。これらの材料はＣＭＰ等による研磨速度が速く、リセスを好適に形成できるからである。
【００３７】
本発明の半導体装置の製造方法において、第一のバリアメタル膜および第二のバリアメタル膜は、同一材料であり、第一のバリアメタル膜の材料は、上述した理由により、Ｔａ、ＴａＮ、またはＴａＳｉＮとすることが好ましい。
【００３８】
本発明の半導体装置の製造方法において、接続孔はたとえばドライエッチングにより形成される。ドライエッチングにより接続孔を形成した場合、従来技術では下地の配線層が露出するため、洗浄困難なドライエッチング残渣が孔の内壁に付着するという問題があった。これに対し本発明によれば、ドライエッチング時に配線層上部がバリアメタル膜で被覆されているため、かかる問題が解決される。
【００３９】
本発明の半導体装置の製造方法において、凹部以外の領域に形成された第一の導電膜の除去、およびリセスの形成は、化学的機械的研磨により行うことが好ましい。化学的機械的研磨によれば、導電膜材料として銅等を用いた場合において、平坦化を良好に行うことができる。また条件を適宜選択することによりリセスを好適に形成することができる。
【００４０】
本発明においてリセスを形成する際、導電膜とバリアメタル膜との選択比を高くし、バリアメタル膜がより研磨されやすい条件にすることが好ましい。このような条件を実現するための方法の一つとして、バリアメタル膜材料の適切な選択が挙げられる。本発明のような埋め込み型の導電膜としては、低抵抗率の銅が一般的に用いられるが、この場合、上述したＴａ系のバリアメタル膜を用いれば、導電膜である銅膜が選択的に研磨されやすくなり、容易にリセスを形成することができる。
【００４１】
また、上記のような条件を実現するための他の方法として、研磨液の組成や研磨圧力等の調整が挙げられる。バリアメタル膜の材料に応じて適宜、研磨液組成や研磨圧力等を調整すれば、選択比を高め、リセスを好適に形成することができる。
【００４２】
【実施例】
実施例１
本実施例について図２〜６を参照して説明する。本実施例は、下層配線と上層配線がいずれも埋め込み銅配線構造を有しており、いわゆるデュアルダマシンプロセスを用いた例である。
【００４３】
（下層配線の形成）
まず下層配線を以下のようにして作製した。半導体基板（不図示）上に、金属膜１を形成後、その上にプラズマＳｉＯ2膜２（膜厚１００ｎｍ）、ＨＳＱ膜３（膜厚４００ｎｍ）、プラズマＳｉＯ2膜４（膜厚１００ｎｍ）、ＨＳＱ膜５（膜厚４００ｎｍ）、プラズマＳｉＯ2膜６（膜厚１００ｎｍ）をこの順で形成した（図２（ａ））。つづいてその上に所定形状にパターニングされたフォトレジスト７を形成した（図２（ｂ））。これをマスクとして用いてドライエッチングを行い、金属膜１に達する溝を形成した（図２（ｃ））。つづいて、酸素プラズマのアッシングおよびアミン化合物を含有する剥離液を用いた洗浄により、フォトレジスト７を剥離処理した。次にこの溝の幅よりも広い開口部を有するフォトレジスト７’を設け（図２（ｄ））、このフォトレジスト７’をマスクとして再度ドライエッチングを行った。このとき、プラズマＳｉＯ2膜４の上部でエッチングが停止するようにＨＳＱ膜とプラズマＳｉＯ2膜との選択比が高くなるようなエッチングガスを用いることが好ましい。本実施例では、Ｃ4Ｆ8、Ａｒ、およびＯ2を含む混合ガスを用いた。これにより断面Ｔ字状の溝が形成された（図３（ａ））。
【００４４】
フォトレジスト７’除去後（図３（ｂ））、全面にＴａＮからなるバリアメタル膜８（膜厚５０ｎｍ）をスパッタリング法により堆積した（図３（ｃ））。さらにその上に銅めっきを行うためのシード膜（不図示）をスパッタリング法により堆積し、次いで、めっき法により銅膜１０（膜厚１０００ｎｍ）を形成し、溝部を完全に充填した（図３（ｄ））。つづいてＣＭＰにより溝部以外の領域に形成された銅膜１０を除去するとともに、溝部に充填された銅膜１０の上部を除去してリセス２５を形成した（図４（ａ））。リセスの深さは４０ｎｍ程度とした。
【００４５】
次に、スパッタリング法を用い、ＴａＮからなるバリアメタル膜１１（膜厚５０ｎｍ）を全面に堆積した（図４（ｂ））。つづいてＣＭＰにより溝部以外の領域に形成されたバリアメタル膜１１およびバリアメタル膜８を除去し、下層配線層を形成した（図４（ｃ））。
【００４６】
（上層配線の形成）
つづいて下層配線形成と同様の手順により上層配線を形成した。まず、プラズマＳｉＯ2膜１２（膜厚１００ｎｍ）、ＨＳＱ膜１３（膜厚４００ｎｍ）、プラズマＳｉＯ2膜１４（膜厚１００ｎｍ）、ＨＳＱ膜１５（膜厚４００ｎｍ）、プラズマＳｉＯ2膜１６（膜厚１００ｎｍ）をこの順で形成した（図５（ａ））。つづいてその上に所定形状にパターニングされたフォトレジスト１７を形成した（図５（ｂ））。このフォトレジスト１７をマスクとしてドライエッチングを行い、下層配線に達する溝を形成した（図６（ａ））。
【００４７】
酸素プラズマアッシングおよび剥離液を用いた洗浄によりフォトレジスト１７を剥離処理した後、この溝の幅よりも広い開口部を有するフォトレジスト１７’を設け（図６（ｂ））、このフォトレジスト１７’をマスクとして再度ドライエッチングを行い断面Ｔ字状の溝を形成した。その後、ＴａＮからなるバリアメタル膜１８（膜厚５０ｎｍ）、銅膜１９（膜厚１０００ｎｍ）をこの順で形成し、溝部を完全に充填した。ＣＭＰによる平坦化およびリセス形成の後、ＴａＮからなるバリアメタル膜２２（膜厚５０ｎｍ）を全面に堆積し、つづいてＣＭＰを行うことにより図７のような多層配線構造を形成した。図１は、この多層配線構造を模式的に表した斜視図である。金属配線１１１の外周がバリアメタル膜１１０で被覆されていることがわかる。
【００４８】
以上のようにして作製した多層配線構造は、電流リーク、接続孔の抵抗上昇、および寄生容量の問題がなく、低抵抗の優れた特性を示した。
【００４９】
なお、本実施例ではデュアルダマシンプロセスを用いた多層配線の形成方法を例に挙げて説明したが、本発明はシングルダマシンプロセス等の他のプロセスにも適用できることはいうまでもない。
【００５０】
【発明の効果】
以上説明したように本発明によれば、金属配線の外周をバリアメタル膜で被覆しているため、接続孔形成時に金属配線がほとんど損傷を受けない。また、この金属配線の上部に形成された接続孔も製造工程中の金属汚染等を受けにくい。このため優れた特性の多層配線構造を得ることができる。
【図面の簡単な説明】
【図１】本発明に係る多層配線構造の模式図である。
【図２】本発明の半導体装置の製造方法を示す工程断面図である。
【図３】本発明の半導体装置の製造方法を示す工程断面図である。
【図４】本発明の半導体装置の製造方法を示す工程断面図である。
【図５】本発明の半導体装置の製造方法を示す工程断面図である。
【図６】本発明の半導体装置の製造方法を示す工程断面図である。
【図７】本発明の半導体装置の製造方法を示す工程断面図である。
【図８】従来の半導体装置の製造方法を示す工程断面図である。
【図９】従来の半導体装置の製造方法を示す工程断面図である。
【図１０】従来の半導体装置の製造方法を示す工程断面図である。
【図１１】従来の半導体装置の製造方法を示す工程断面図である。
【図１２】従来の半導体装置の製造方法を示す工程断面図である。
【図１３】従来技術に係る多層配線構造の模式図である。
【図１４】ＳｉＮ膜を設けた配線構造の問題点を説明するための図である。
【図１５】リセス類似形状を形成するプロセスを示す工程断面図である。
【図１６】本発明の配線構造を示す断面図である。
【図１７】従来の配線形成プロセスを説明するための工程断面図である。
【符号の説明】
１  金属膜
２  プラズマＳｉＯ2膜
３  ＨＳＱ膜
４  プラズマＳｉＯ2膜
５  ＨＳＱ膜
６  プラズマＳｉＯ2膜
７、７’  フォトレジスト
８  バリアメタル膜
１０  銅膜
１１  バリアメタル膜
１２  プラズマＳｉＯ2膜
１３  ＨＳＱ膜
１４  プラズマＳｉＯ2膜
１５  ＨＳＱ膜
１６  プラズマＳｉＯ2膜
１７、１７’  フォトレジスト
１８  バリアメタル膜
１９  銅膜
２２  バリアメタル膜
３０  バリアメタル膜
３１  金属配線
３２  エッチングストッパー膜
４０  層間絶縁膜
４１  バリアメタル膜
４２  導電膜
４３  ディッシング
１１０  バリアメタル膜
１１１  金属配線
【図１】
0003708732.tif 000002
【図２】
0003708732.tif 000003
【図３】
0003708732.tif 000004
【図４】
0003708732.tif 000005
【図５】
0003708732.tif 000006
【図６】
0003708732.tif 000007
【図７】
0003708732.tif 000008
【図８】
0003708732.tif 000009
【図９】
0003708732.tif 000010
【図１０】
0003708732.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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