【手続補正書】
【提出日】令和3年7月2日(2021.7.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
中央処理装置（ＣＰＵ）、グラフィック処理装置（ＧＰＵ）、注文型集積回路（ＡＳＩＣ）、又はフィールドプログラマブルゲートアレイ（ＦＰＧＡ）の少なくとも１つを含むホストと、
積層された複数の高帯域幅メモリ（ＨＢＭ）モジュール及び前記複数のＨＢＭモジュールの下方に配置された論理ダイを有する知能型ＨＢＭスタックと、を含み、
前記論理ダイは、
前記複数のＨＢＭモジュールとインターフェースするメモリコントローラを含むＨＢＭコントローラと、
前記ホストから処理演算をオフロードするオフロード処理論理部と、を含み、
前記オフロード処理論理部は、前記オフロードされた処理演算を開始すべきことを指示する前記ホストによって設定された第１フラグを受信し、
前記オフロード処理論理部は、前記第１フラグに応答して前記ＨＢＭコントローラを使用して前記オフロードされた処理演算を実行し、
前記ＨＢＭコントローラは、前記オフロードされた処理演算が終了したことを指示する第２フラグを設定することを特徴とする知能型高帯域幅メモリシステム。
【請求項２】
前記論理ダイは、前記ホストから処理演算をオフロードすることを特徴とする請求項１に記載の知能型高帯域幅メモリシステム。
【請求項３】
前記ホスト及び前記論理ダイに連結されたインタポーザをさらに有することを特徴とする請求項１に記載の知能型高帯域幅メモリシステム。
【請求項４】
前記インタポーザに連結された基板をさらに有することを特徴とする請求項３に記載の知能型高帯域幅メモリシステム。
【請求項５】
前記複数のＨＢＭモジュールは、前記論理ダイと通信可能に連結され、前記論理ダイは、前記ホストと通信可能に連結されることを特徴とする請求項４に記載の知能型高帯域幅メモリシステム。
【請求項６】
前記知能型ＨＢＭスタックは、第１知能型ＨＢＭスタックと呼ばれ、
前記複数のＨＢＭモジュールは、第１の複数のＨＢＭモジュールと呼ばれ、
前記論理ダイは、第１論理ダイと呼ばれ、
前記知能型高帯域幅メモリシステムは、さらに、積層された第２の複数のＨＢＭモジュールと、前記第２の複数のＨＢＭモジュールの下方に配置された第２論理ダイと、を有する第２知能型ＨＢＭスタックを含むことを特徴とする請求項１に記載の知能型高帯域幅メモリシステム。
【請求項７】
前記第１論理ダイ及び前記第２論理ダイは、各々前記ホストから処理演算をオフロードし、
前記第１の複数のＨＢＭモジュールは、前記第１論理ダイに通信可能に連結され、前記第１論理ダイは、前記ホストに通信可能に連結され、
前記第２の複数のＨＢＭモジュールは、前記第２論理ダイに通信可能に連結され、前記第２論理ダイは、前記ホストに通信可能に連結され、
前記知能型高帯域幅メモリシステムは、さらに、前記ホストと前記第１論理ダイ及び前記第２論理ダイとに連結されたインタポーザと、
前記インタポーザに連結された基板と、を有することを特徴とする請求項６に記載の知能型高帯域幅メモリシステム。
【請求項８】
メモリをさらに含み、
前記論理ダイは、
インタフェース物理層（ＰＨＹ）とホストキューマネージャとを有し、前記インタフェース物理層（ＰＨＹ）を介して前記ホストとインタフェースし、前記ホストから受信した情報をキューイングするホストマネージャと、
プリフェッチエンジンとキャッシュコントローラとを有し、前記プリフェッチエンジン及び前記キャッシュコントローラを介して前記メモリとインタフェースするメモリコントローラと、をさらに含むことを特徴とする請求項１に記載の知能型高帯域幅メモリシステム。
【請求項９】
前記オフロード処理論理部は、
前記ホストマネージャを介して前記ホストから前記オフロードされた処理演算に関する情報を受信し、
前記オフロードされた処理演算に関する前記受信した情報に応じて前記オフロードされた処理演算を実行することを特徴とする請求項８に記載の知能型高帯域幅メモリシステム。
【請求項１０】
前記受信した情報は、コマンドを含むことを特徴とする請求項９に記載の知能型高帯域幅メモリシステム。
【請求項１１】
前記ホストから受信した前記コマンドを復号するコマンド復号論理部をさらに有することを特徴とする請求項１０に記載の知能型高帯域幅メモリシステム。
【請求項１２】
前記オフロード処理論理部は、前記出力されたコマンドに応答して前記オフロードされた処理演算を実行することを特徴とする請求項１１に記載の知能型高帯域幅メモリシステム。
【請求項１３】
前記オフロード処理論理部は、演算論理ユニット（ＡＬＵ）、浮動小数点ユニット（ＦＰＵ）、固定論理、又は再設定可能な論理の少なくとも１つを含むことを特徴とする請求項８に記載の知能型高帯域幅メモリシステム。
【請求項１４】
前記オフロード処理論理部は、前記複数のＨＢＭモジュールに格納されたデータに応じて前記オフロードされた処理演算を実行することを特徴とする請求項８に記載の知能型高帯域幅メモリシステム。
【請求項１５】
前記メモリコントローラは、ＳＲＡＭコントローラであり、
前記メモリは、ＳＲＡＭであることを特徴とする請求項８に記載の知能型高帯域幅メモリシステム。
【請求項１６】
インタフェース物理層（ＰＨＹ）とホストキューマネージャとを含み、前記インタフェース物理層（ＰＨＹ）を介してホストとインタフェースし、前記ホストから受信した情報をキューイングするホストマネージャと、
プリフェッチエンジンとキャッシュコントローラとを含み、前記プリフェッチエンジン及び前記キャッシュコントローラを介してメモリとインタフェースするメモリコントローラと、
高帯域幅メモリ（ＨＢＭ）モジュールスタックとインタフェースするメモリコントローラを含む高帯域幅メモリ（ＨＢＭ）コントローラと、
前記ホストから処理演算をオフロードするオフロード処理論理部と、を含み、
前記受信した情報は、処理を開始すべきことを指示する前記ホストによって設定された第１フラグを含み、
前記オフロード処理演算部は、前記第１フラグに応答して前記ＨＢＭコントローラを使用して前記処理演算を実行し、
前記ＨＢＭコントローラは、前記処理演算が終了したことを指示する第２フラグを設定することを特徴とする論理ダイ。
【請求項１７】
前記オフロード処理論理部は、
前記ホストマネージャを介して前記ホストから前記オフロードされた処理演算に関する情報を受信し、
前記オフロードされた処理演算に関する前記受信した情報に応じて前記オフロードされた処理演算を実行することを特徴とする請求項１６に記載の論理ダイ。
【請求項１８】
前記受信した情報は、コマンドを含むことを特徴とする請求項１６に記載の論理ダイ。
【請求項１９】
前記ホストから受信した前記コマンドを復号するコマンド復号論理部をさらに含むことを特徴とする請求項１８に記載の論理ダイ。
【請求項２０】
前記オフロード処理論理部は、前記出力したコマンドに応答して前記オフロードされた処理演算を実行することを特徴とする請求項１９に記載の論理ダイ。
【請求項２１】
前記オフロード処理論理部は、演算論理ユニット（ＡＬＵ）、浮動小数点ユニット（ＦＰＵ）、固定論理、又は再設定可能な論理の少なくとも１つを含むことを特徴とする請求項１９に記載の論理ダイ。
【請求項２２】
前記オフロード処理論理部は、前記ＨＢＭモジュールスタックに格納されたデータに応じて前記オフロードされた処理演算を実行することを特徴とする請求項１９に記載の論理ダイ。
【請求項２３】
前記メモリコントローラは、ＳＲＡＭコントローラであり、
前記メモリは、ＳＲＡＭであることを特徴とする請求項１６に記載の論理ダイ。