(57)【特許請求の範囲】
【請求項１】
同期信号を含むシリアルデータをクロック毎にパラレルデータに変換する変換手段と、前記パラレルデータをその構成ビット数のクロック毎に格納し、中央処理回路を有する処理装置により読み出されるバッファ装置と、予め所定ビット数からなる同期信号を示す設定値を記憶するシンクレジスタと、前記パラレルデータの所定部分をマスクするマスク手段と、前記パラレル信号のマスクされていない特定部分を検出し、該検出された特定部分と前記シンクレジスタ内の設定値とを比較することにより同期信号を検出する検出手段と、前記同期信号が検出された後、所定数のクロック数目に出力されるパラレルデータより実際のデータとして前記バッファ装置に格納するよう指示する指示手段とを備え、前記中央処理装置は前記マスク手段に対してマスクする部分を可変に設定可能であり、さらに前記指示手段に対して前記所定のクロック数を可変に設定可能であることを特徴とする直並列データ変換装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、同期信号を含むシリアルデータを発生する発生装置と、中央処理回路を有する処理装置との間に接続され、同期信号を検出してシリアルデータをパラレルデータに変換する装置に係わり、特に特有の同期信号にも対応できる直並列データ変換装置に関する。
【０００２】
【従来の技術】
ファクシミリ装置などの通信装置、および各種制御装置などの電子回路を用いる装置では、中央処理回路を含む主要回路を１つのＬＳＩ（大規模集積回路）とし、スキャナやキーボードなどの入力装置、プリンタやディスプレイなどの出力装置、ＲＡＭやＲＯＭなどの記憶装置を接続して１つの装置とする場合が多い。
【０００３】
図８はファクシミリ装置の構成を示すブロック図の一部を示す。１はシステムコントロール部で１チップ内にファクシミリ制御およびモデム制御機能を有する。２はシステムコントロール部１が実施する動作を表すプログラムを格納するＲＯＭ、３はＲＡＭであり、４はスキャナ、５はプリンタ、６は網制御装置である。７はパネルマイコンで液晶表示モジュール８、ＬＥＤ表示９、スイッチマトリックス１０の制御を行う。１１はキーボードである。パネルマイコン７よりキーボード１１までをまとめて以降入出力装置２３と称する。システムコントロール部１内において、２０はＤＳＰ（ディジタル信号処理プロセッサ）で全体の制御を行う。２１はモデム用アナログ回路、２２は入出力装置２３とシリアル通信をするシリアルインタフェース回路で、本発明はこの回路２２に関するものである。システムコントロール部１には、この外、接続される装置との各種インタフェース、メモリ、制御回路など多数の回路が設けられているが以下の説明に直接関係ないので省略する。
【０００４】
シリアルインタフェース回路２２は入出力装置２３からのシリアル信号をパラレル信号に変換するＳ／Ｐ変換部とＤＳＰ２０からのパラレル信号をシリアル信号に変換するＰ／Ｓ変換部を有している。入出力装置２３からシリアルデータをＤＳＰ２０に送信する場合、図９で示す方法が用いられる。（Ａ）は非同期方式でスタートビットの次にデータのビットを送り、最後にパリティビットと２つのストップビットを送り送信の終了を示す。（Ｂ）は同期式で８ビット（１バイト）又は１６ビット（２バイト）で表される同期信号の次に１バイト〜２バイト単位のデータが続き、最後に同期信号が続くもので、同期信号は一例として７Ｅ（１６進表示）などと決まっているものである。（Ｃ）は同期式で１〜２バイトで表示される同期信号の次に１〜２バイトのデータが続いて信号が終了し、その後再び同様の形式で信号が発生する方式である。システムコントロール部１は、このような標準的な同期又は非同期信号に対応して作成されており、このような信号を発生する入出力装置２３との接続が可能になっている。
【０００５】
【発明が解決しようとする課題】
入出力装置２３の中には上述した標準的な同期信号を出力せず、その装置特有の同期信号を出力するように製作されているものがある。例えば、８ビットの同期信号の場合５０（１６進表示）としたり、５Ｘ（１６進表示でＸを表す４ビットは何でもよい）としたりする場合である。このような場合、シリアルインタフェース回路２２をこれに合わせてＬＳＩとすると、このＬＳＩはその入出力装置２３以外の入出力装置と接続できなくなり、汎用性が著しく減少する。また、同期信号で５Ｘというように識別機能を有する特定部分が同期信号を表す全ビットより少ない場合、特定部分以外のビット（この場合Ｘのビット）は何ら役に立っていなかった。
【０００６】
本発明は上述の問題点に鑑みてなされたもので、特定の同期信号を出力する装置にも対応でき、さらに同期信号の内、特定部分で同期信号を検出できる場合は、特定部分以外のビットにデータを入れて同期信号をデータ信号として利用できる直並列データ変換装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、同期信号を含むシリアルデータをクロック毎にパラレルデータに変換する変換手段と、前記パラレルデータをその構成ビット数のクロック毎に格納し、中央処理回路を有する処理装置により読み出されるバッファ装置と、予め所定ビット数からなる同期信号を示す設定値を記憶するシンクレジスタと、前記パラレルデータの所定部分をマスクするマスク手段と、前記パラレル信号のマスクされていない特定部分を検出し、該検出された特定部分と前記シンクレジスタ内の設定値とを比較することにより同期信号を検出する検出手段と、前記同期信号が検出された後、所定数のクロック数目に出力されるパラレルデータより実際のデータとして前記バッファ装置に格納するよう指示する指示手段とを備え、前記中央処理装置は前記マスク手段に対してマスクする部分を可変に設定可能であり、さらに前記指示手段に対して前記所定のクロック数を可変に設定可能にしたものである。
【０００９】
【作用】
変換手段ではシリアルデータをクロック毎にパラレルデータに変換する。このため隣接するパラレルデータは１ビットしか異ならない。そこで変換手段から出力されるパラレルデータをパラレルデータを構成するビット数、例えば、８ビットで構成される場合は８クロック毎にバッファ装置に取り込む。これにより各パラレルデータは重複したデータを含まないデータとなる。変換手段で変換されたパラレルデータに同期信号の特定部分が含まれていると検出手段により同期信号を検出したものとし、この特定部分は中央処理回路によって接続される装置に応じた値に設定される。これにより、接続される装置に応じた特定部分をプログラムで中央処理回路に指示することにより、特定の同期信号を出力する装置を接続することができ、直並列データ変換装置および中央処理回路を有する処理装置を含むＬＳＩの汎用性が向上する。
【００１０】
また、検出手段が同期信号の特定部分を検出した後、所定のクロック数目に出力されるパラレルデータおよびこれを基準にパラレルデータを構成するビット数のクロック毎のパラレルデータをバッファに格納することにより、同期信号を構成するビットでシリアル信号において最初に出力されたビットから所定のクロック数を除いた以降のビットを構成要素とするパラレルデータをバッファに格納することができる。同期信号の特定部分以外に有効なデータを入れておき、所定のクロック数を０とすれば同期信号をパラレルデータとしてバッファに格納でき、特定部分以外のデータを利用できる。また、特定部分についてもバッファに多数のパラレルデータを格納する場合、特定部分を検出してデータの最初の位置を知ることができる。また所定のクロック数を特定部分のビット数と同じにすると、特定部分が除かれたパラレルデータが得られる。
【００１１】
【実施例】
以下、本発明の実施例について図面を参照して説明する。
【００１２】
図１は本実施例の直並列データ変換部とその関連部とを示すブロック図である。本図は図８のＤＳＰ２０とシリアルインタフェース２２および入出力装置２３を表す。シリアルインタフェース２２は、ＤＳＰ２０から出力されるパラレルデータをシリアルデータに変換するＰ／Ｓ変換部２５と、入出力装置２３から出力されるシリアルデータをパラレルデータに変換するＳ／Ｐ変換部２６、Ｐ／Ｓ変換部２５へ入力するパラレルデータ、Ｓ／Ｐ変換部２６から出力されるパラレルデータのアドレスを示すアドレスデコーダ２７、全体を制御するメインコントローラ２８、バス２９、シリアルデータ線３０、リード／ライト線、アドレス線、クロック線からなる。
【００１３】
図２は本実施例のＳ／Ｐ変換部２６の構成を示すブロック図である。Ｓ／Ｐ変換回路３１は入出力装置２３からのシリアルデータをパラレルデータに変換する回路で本実施例では１６ビットのパラレルデータに変換する。図３はＳ／Ｐ変換回路３１の動作を説明する図で、簡単のため、シリアルデータを４ビットのパラレルデータに変換する場合を示す。シリアルデータはＬＳＢファーストで最下位のビットより送られてくるものとする。シリアルデータはパラレルデータの最上位となる第３ビットより入り、１クロック毎に第２ビット、第１ビット、第０ビットに降下してゆく。最初の４ビットのシリアルデータが入ったところで１つのパラレルデータが完成し、以降１ビット入るごとに１ビットづつ下位ビットにシフトしてゆく。パラレルデータの４ビット毎に（４クロック毎で図の▲４▼と▲８▼の位置）パラレルデータを取り出せばシリアルデータの各ビットはパラレルデータの各ビットと１対１に対応したデータとなる。
【００１４】
バッファ３２はＡ，Ｂの２段で構成され、各段に１６ビットのパラレルデータが格納され、Ａ段に入ったデータはＢ段に移された後ＤＳＰ２０に読み出されてゆく。本実施例ではバッファ３２を２段としたが、段数は状況に応じ変更できる。シンクパターン検出回路３３はＳ／Ｐ変換回路３１で変換されたパラレルデータの同期信号を検出する回路で、１６ビットの同期信号を表すシンクパターンを格納するシンクレジスタ、シンクパターンのうち特定の部分のビットのみ比較し、他は比較しないようにする（マスクをかける）マスクレジスタ、および比較器から構成される。シンクレジスタへのシンクパターンの設定、マスクレジスタへのマスクの設定はＤＳＰ２０より設定される。
【００１５】
ビットシフト回路３４は、シンクパターン検出回路３３で１６ビットのシンクパターン（または、この内のマスクされていない特定部分）を検出したときから、所定のクロック数目にＳ／Ｐ変換回路３１から出力されるパラレルデータを指定する回路で、この所定のクロック数ｎを設定するｎビットシフトレジスタが設けられている。図３で説明したように１クロック毎に１ビットづつシフトしたデータがパラレルデータとして出力されるのでｎビットシフトレジスタと言う。この所定のクロック数ｎはＤＳＰ２０から設定される。
【００１６】
ビットシフト回路３４の動作を図３を用いて説明する。シンクパターンはパラレルデータを構成する４ビットよりなり、シリアルデータの最初の４ビットで構成された▲４▼のパラレルデータが同期信号（シンクパターン）を表すものとする。このシンクパターンの内、シリアルデータの最初のデータ（▲１▼の１）が特定部分を表し、これで同期信号を認識できるようにすると、これに続く▲２▼の１、▲３▼の０、▲４▼の１、▲５▼の１……を有効なデータを表す信号として利用できる。（なお、従来は同期信号はデータを表す信号として利用していなかった。）それゆえシリアルデータの最初の▲１▼の１を除いた以降のシリアルデータをパラレルデータとして用いる場合、▲４▼の時点より１クロック目に出力される▲５▼の時点のパラレルデータ、この４クロック後の▲９▼のパラレルデータ……をバッファ３２に取り入れるようにする。以上はｎ＝１の場合を説明したが、図３の場合はｎ＝０〜４まで設定できる。ｎ＝０の場合は▲４▼の時点のパラレルデータとなりｎ＝４の場合は▲８▼の時点のパラレルデータからパラレルデータをバッファ３２に取り入れることになる。実施例のパラレルデータは１６ビットを用いるのでｎ＝０〜１６となる。
【００１７】
内部コントロール回路３５はバッファ３２を制御する回路で、Ｓ／Ｐ変換回路３１より出力されるパラレルデータの内必要なパラレルデータの取り込み、Ａ段からＢ段へのパラレルデータの移動の指示、およびビットシフト回路３４からの指定によるパラレルデータの取り込み指示を行う。このようにしてバッファ３２に取り込まれたパラレルデータはＤＳＰ２０より順次読み出される。
【００１８】
次に本実施例で使用される１６ビットのパラレルデータにおける同期信号の検出、つまりシンクパターンの検出について説明する。まず、シリアルデータとこの１６進数表示について説明する。図４はシリアルデータと１６進表示との関係を示す。シリアルデータはＬＳＢファースト、すなわち最下位のビットから（図４の左端のビットから）送信されてくる。シリアルデータの４ビットは１６進数の１桁を表し、４つの桁は図のように送信順と逆に１６進表示される。
【００１９】
シンクパターンの検出にあたっては、シンクパターン検出回路３３のレジスタにＤＳＰ２０から次のような設定がなされる。
▲１▼ＤＳＰ２０より１６ビットの任意のシンクパターンをシンクレジスタに設定する。
▲２▼シンクレジスタに設定した１６ビットのシンクパターンの内どのビットをマスクするかをマスクレジスタに設定する。マスクするビットはＳ／Ｐ変換回路３１から出力されるパラレルデータの対応するビットと比較しないことを表し、マスクしてないビットを比較する。このマスクしてないビットが同期信号の特定部分である。つまり特定部分を得るためにマスクレジスタを用いる。
【００２０】
図５はシリアルデータとシンクパターンにマスクしたマスク後のシンクパターンを表す。（Ａ）はシンクレジスタに設定されたシンクパターンを５５５５（１６進数表示）とし、マスクレジスタにはＦＦＦＦを設定し、シリアルデータと比較する場合を示す。マスクレジスタの各Ｆは対応するシンクパターンの４ビットにマスクしないことを表す。つまりＦＦＦＦのマスクは、マスクせずシンクレジスタに設定された５５５５が比較の基準となるシンクパターンであることを表す。シリアルデータは５５５５となっているのでマスクされたシンクパターンと一致し、シンクパターンとして認識される。
【００２１】
（Ｂ）はマスクをＦ００Ｆとした場合である。この０はマスクをかけることを意味し、０に該当する４ビットの値はドントケア、つまり「１」でも「０」でもよいことを示し、これを「Ｘ」で表す。マスクされたシンクパターン５ＸＸ５とシリアルデータの５ＸＸ５は一致し、シンクパターンとして認識される。この場合、５ＸＸ５の前後の５の部分が特定部分を表す。
【００２２】
以上の説明はマスクとしてＦと０を用い、対応する４ビットごとのマスクの有無を表示したが、マスクとして対応する４ビットに対し、０〜Ｆまでの値を用いれば、各ビットごとのマスクができる。例えばＦの代わりにＥを用いればシリアルデータの最初から１ビット目をマスクできる。このようにしてパラレルデータの１６ビット中任意のビットを特定部分として設定することができる。設定する特定部分は（Ｂ）に示すように連続したビットでなくてもよい。なお、一般には特定部分として、１６ビットの内、シリアルデータで表して最初のビットから連続した数ビットが用いられる。
【００２３】
次にシンクパターンを検出したパラレルデータおよびそれ以降のパラレルデータのバッファ３２への取り込みについて説明する。これはシンクパターン検出回路３３のシンクレジスタ、マスクレジスタの設定と共にビットシフト回路３４のビットシフトレジスタに所定のクロック数ｎをＤＳＰ２０より設定する。
【００２４】
図６は図５（Ａ）と同じくレジスタの設定値を５５５５、マスクレジスタお設定をＦＦＦＦとし、所定のクロック数ｎ＝０、つまりシンクパターンも全てバッファに取り込むようにした場合である。シンクパターンより後のパラレルデータは、シンクパターンより１６クロック毎（１６ビット毎）に出力されるパラレルデータが取り込まれる。
【００２５】
図７はシンクレジスタの設定値を５５５Ｄとし、マスクレジスタの設定値を０００Ｆとし、特定部分をシリアルデータの最初の４ビットとしたシンクパターンを用い、所定のクロック数ｎを４、つまり特定部分のビット数とした場合である。マスクは０００Ｆなのでシンクパターンの最初の４ビット（１６数表示でＤ）のみが比較の対象となる。シリアルデータの最初の１６ビットがパラレルデータとして出力されたとき、シンクパターン検出回路３３によって特定部分Ｄが先頭にあり、マスクされたシンクパターンと一致していることが検出されると、このパラレルデータより４クロック目に出力されるパラレルデータＡ５５５、これより１６クロック目の４ＡＡＡ、以降１６クロック毎に出されるパラレルデータがバッファ３２に取り込まれる。なお、ｎ＝１６のときはシンクパターンより１６クロック目のパラレルデータから格納されることになる。図７では１点鎖線で示すＡＡＡＡのパラレルデータから取り込まれることになる。
【００２６】
このように所定のクロック数ｎを０より１６まで任意に設定することによりシンクパターンの検出後から１６クロックまでの間、任意のクロックの位置で発生するパラレルデータを取り込むことができる。このパラレルデータはシリアルデータの最初の１６ビットの内、設定したクロック数をｎとすると、最初のｎ個のビットを除いてｎ＋１個目のビットから１６個のビットごとに構成されたものである。特定部分は同期を検出した後は利用しないものとし、これ以降のビットはデータを表すものとすれば、データを表すビットのみからなるパラレルデータを得ることができる。
【００２７】
上述の実施例ではバッファ３２には１６ビットのパラレルデータとして取り込む場合を説明したが、パラレルデータの幅を８ビット、３２ビット等を用いる場合も本発明は適用できる。また同期信号から取り除くビットは特定部分として説明したが特定部分と関係なくｎをパラレルデータを構成するビット数以内で自由に選択できる。
【００２８】
【発明の効果】
以上の説明から明らかなように、本発明は、接続される装置の発生する同期信号に合わせて、これを検出する基準を設定することができるので、接続できる装置の選択範囲が広がり、本発明の変換装置を含むＬＳＩの汎用性を広げることができる。また、同期信号を構成するビットでシリアル信号において、最初に出力されたビットから所定のクロック数のビットを除いた以降のビットを構成要素とするパラレルデータを取り出すことができるので、同期信号を識別性を有する特定部分と有効なデータを記憶する部分とで構成し、有効なデータを記憶する部分をパラレルデータとして取り出すことが可能となる。
【図面の簡単な説明】
【図１】本実施例の直並列データ変換部とその関連部とを示すブロック図
【図２】本実施例の構成を示すブロック図
【図３】シリアル／パラレル変換を説明する図
【図４】シリアルデータと１６進数表示との関係を示す図
【図５】シンクパターンの特定部分より同期信号を認識する説明図
【図６】同期信号を認識した後、同期信号およびそれ以降のシリアルデータをパラレルデータに変換してバッファに取り込む場合の説明図
【図７】同期信号を認識した後、同期信号のシリアルデータで最初から４ビットを除いた以降のデータをパラレルデータとしてバッファに取り込んだ場合の説明図
【図８】ファクシミリ装置の構成の一部を示すブロック図
【図９】シリアルデータを送信する場合のデータ送信方式を示す図
【符号の説明】
２０  ＤＳＰ
２２  シリアルインタフェース回路
２３  入出力装置
２５  Ｐ／Ｓ変換部
２６  Ｓ／Ｐ変換部
３１  Ｓ／Ｐ変換回路
３２  バッファ
３３  シンクパターン検出回路
３４  ビットシフト回路
３５  内部コントロール回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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