(57)【特許請求の範囲】
【請求項１】
単一のパッケージ内に複数の半導体集積回路が設けられて成り、該複数の半導体集積回路の対応する入力、出力、または入・出力端子が、単一の共通外部端子に共通接続されて成る複合半導体集積回路装置に於いて、上記複数の半導体集積回路の、それぞれ同一の電源電位が供給される各電源端子が、それぞれ、相互に独立の個別外部電源端子に接続され、上記入力、出力、または入・出力端子と電源ラインとの間、及び上記入力、出力または入・出力端子と接地ラインとの間に、それぞれ、保護ダイオードが挿入されて成ることを特徴とする複合半導体集積回路装置の接続試験方法であって、上記各半導体集積回路の上記入力、出力、または入・出力端子と、上記共通外部端子との間の接続・非接続、並びに、上記共通外部端子と他の外部端子との間の短絡の有・無を同時に試験する接続試験方法に於いて、
接続・非接続の試験を行わない半導体集積回路の電源端子に接続される個別外部電源端子をオープン状態とし、接続・非接続の試験を行う半導体集積回路の電源端子に接続される個別外部電源端子に第１の所定電位を印加し、上記共通外部端子に所定の定電流を流し、少なくとも、上記共通外部端子に隣接する外部端子に第３の所定電位を印加して、該共通外部端子の電位を検出することによって、接続試験を行うことを特徴とする、複合半導体集積回路装置の接続試験方法。
【請求項２】
単一のパッケージ内に複数の半導体集積回路が設けられて成り、該複数の半導体集積回路の対応する入力、出力、または入・出力端子が、単一の共通外部端子に共通接続され、上記入力、出力、または入・出力端子と電源ラインとの間、及び上記入力、出力または入・出力端子と接地ラインとの間に、それぞれ、保護ダイオードが挿入されて成る複合半導体集積回路装置に於いて、上記複数の半導体集積回路の、それぞれ同一の接地電位が供給される各接地端子が、それぞれ、相互に独立の個別外部接地端子に接続されて成ることを特徴とする複合半導体集積回路装置の接続試験方法であって、上記各半導体集積回路の上記入力、出力、または入・出力端子と、上記共通外部端子との間の接続・非接続、並びに、上記共通外部端子と他の外部端子との間の短絡の有・無を同時に試験する接続試験方法に於いて、
接続・非接続の試験を行わない半導体集積回路の接地端子に接続される個別外部接地端子をオープン状態とし、接続・非接続の試験を行う半導体集積回路の接地端子に接続される個別外部接地端子に第１の所定電位を印加し、上記共通外部端子に所定の定電流を流し、少なくとも、上記共通外部端子に隣接する外部端子に第３の所定電位を印加して、該共通外部端子の電位を検出することによって、接続試験を行うことを特徴とする、複合半導体集積回路装置の接続試験方法。
【請求項３】
上記第１の所定電位及び第３の所定電位が接地電位であり、上記共通外部端子に正のクランプ電圧を有し、上記所定の定電流を流すことを特徴とする、請求項１に記載の、複合半導体集積回路装置の接続試験方法。
【請求項４】
上記第１の所定電位及び第３の所定電位が接地電位であり、上記共通外部端子に負のクランプ電圧を有し、上記所定の定電流を流すことを特徴とする、請求項２に記載の、複合半導体集積回路装置の接続試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、１つのパッケージ内に複数の半導体集積回路（半導体チップ）をアセンブリして、複合機能の半導体デバイスとしての付加価値を創造する、スタックドパッケージやマルチチップモジュール等の複合半導体集積回路装置に於けるテスト機能の改良に関するものである。
【０００２】
【従来の技術】
マルチメディア時代を迎えて、携帯機器のディジタル化・高性能化・高機能化が急速に進展するとともに、機器システムは大規模になる反面、小型・軽量化への動きが激化している。これに対して、ＬＳＩのプロセス微細化による高集積化だけでは限界があり、スタックドパッケージや、マルチチップモジュール（マルチチップ実装）といった高密度実装技術の導入が必要になってきている。
【０００３】
図４は、パッケージ構造の一つであるスタックドパッケージの概念図である。このスタックドパッケージに於いては、上部ＬＳＩチップＡと下部ＬＳＩチップＢとを上下に配置している。具体的には、リードフレームのダイパッド部の上面及び下面に、それぞれ、ＬＳＩチップＡ及びＬＳＩチップＢをダイボンディングする構造、或いは、ダイパッド部にダイボンディングされたＬＳＩチップＡの上部に、更に、ＬＳＩチップＢを積層載置する構造等がある。上部ＬＳＩチップＡ及び下部ＬＳＩチップＢは、それぞれ、ワイヤーボンディングによって、それぞれのＬＳＩチップのパッド（入力端子、出力端子、または入・出力端子）からスタックドパッケージのデバイスピン（外部端子）に接続されている。そして、この構造の全体は、エポキシ樹脂等のモールディングコンパウンドで封止されている。
【０００４】
このような構造のスタックドパッケージの場合、一般に、外部端子が共通化されているために、個々のＬＳＩチップについて個別的にテストを行うことは非常に困難である。このため、従来技術としては、（１）個々のＬＳＩの個別テスト用に、ＬＳＩ内部に複雑な分離回路を組み込む方法、或いは、（２）個々のＬＳＩチップの端子を、すべて、一対一対応の外部端子に接続する方法等が提案されている。
【０００５】
また、別の従来技術として、（３）各ＬＳＩチップの端子と外部端子間の接続・非接続のテストを、ＬＳＩ内部に形成される保護ダイオードを利用して行う手法も考案されている。この手法で利用する保護ダイオードは、入力端子（パッド）或いは入・出力端子と、入力バッファ或いは入・出力バッファ間にあり、過電圧（過大正電圧、或いは過大負電圧）に対して、バッファを含む内部回路を保護するものであり、入力端子、或いは入・出力端子と、電源および接地ライン間に、それぞれ挿入されている。電源側の保護ダイオードは、ソース−ゲート間が接続されたＰチャネルＭＯＳトランジスタであり、入力（入・出力）端子の電圧が、（ＶＤＤ＋│Ｖｔｈｐ│）より大きくなったときに、該保護ダイオードがオンとなって、入力、または入・出力端子が高電圧になるのを防止する。なお、上式に於いて、ＶＤＤは電源電圧であり、ＶｔｈｐはＰチャネルＭＯＳトランジスタのしきい値電圧である。他方、接地（ＧＮＤ）側の保護ダイオードは、ソース−ゲート間が接続されたＮチャネルＭＯＳトランジスタであり、入力（入・出力）端子の電圧が、（−Ｖｔｈｎ）より低くなったときに、該保護ダイオードがオンとなって、入力（入・出力）端子の電圧が低電圧になるのを防止する。なお、上式に於いて、ＶｔｈｎはＮチャネルＭＯＳトランジスタのしきい値電圧である。また、出力端子と、ＣＭＯＳ構造の出力バッファ間にも、同様の保護ダイオードが等価的に存在することは、よく知られていることである。
【０００６】
従来のスタックドパッケージに於いても、図５に示すように、保護ダイオード特性を測定することで接続試験を行うことができる。以下、この保護ダイオードを利用したオープン／ショート試験について説明する。ここで、オープン試験とは、各ＬＳＩチップの端子（パッド）と、対応する外部端子間が非接続（オープン）となっていないかどうかを調べる試験のことであり、また、ショート試験とは、各外部端子間で短絡が生じていないかどうかを調べる試験のことである。
【０００７】
例えば、外部入出力端子（ハ）（入力、出力または入・出力端子）のオープン／ショート試験を行う場合は、該端子（ハ）に、試験装置によって−１００μＡ程度の定電流（クランプ電位：−３Ｖ）を流し、該端子（ハ）以外の外部入出力端子（ロ）、（ニ）、（ホ）、（ヘ）には、０Ｖを与える。なお、外部電源端子（イ）には、所定の電源電位ＶＤＤを、また、外部接地端子（ト）には、接地電位ＧＮＤを与える。このとき、オープン／ショートの異常が無ければ、保護ダイオードとしてのＮチャネルＭＯＳトランジスタがオンとなり、この結果、外部入出力端子（ハ）の電位は、ＮチャネルＭＯＳトランジスタのしきい値電圧をＶｔｈｎとすると、−Ｖｔｈｎ、例えば、−０．６Ｖとなる。一方、外部入出力端子（ハ）が他の外部端子（ロ）、（ニ）等とショートしていれば、該端子（ハ）の電位は、０Ｖとなる。また、外部入出力端子（ハ）に、オープン異常（対応するパッドとの間が非接続）が生じていれば、該端子（ハ）の電位は、クランプ電位、すなわち、−３Ｖとなる。したがって、被テスト入出力端子に、試験装置より−１００μＡ程度の定電流（クランプ電位：−３Ｖ）を流し、他の端子を０Ｖとして、被テスト端子の電位を測定することにより、接続試験を行うことができるものであり、そのときの測定電位が、−０．６Ｖであれば正常、また、０Ｖであればショート、更に、−３Ｖであればオープンであると判定できるものである。このようにして、各外部端子毎に、オープン／ショートの試験を行うことができるものである。
【０００８】
しかしながら、スタックドパッケージ等のパッケージの場合、複数のＬＳＩチップを一つのパッケージに実装するため、同一の外部端子に複数のＬＳＩチップのパッド（端子）が接続されている場合が存在する。このとき、図５に於ける端子（ヘ）のように、どちらのＬＳＩにも接続されていない端子の場合、及び、どちらか一方のＬＳＩにのみ接続されている端子（ハ）、端子（ホ）の場合は、保護ダイオード特性を利用した接続試験が可能で、それぞれの端子のオープン、ショート状態の検出は可能であった。しかしながら、端子（ロ）、端子（ニ）のように両方のＬＳＩに接続されている端子の場合は、ショート状態の検出は可能であるが、オープン状態の検出については、両方とも接続されていない場合は検出可能であるが、どちらか一方のみが接続されておらず、他方は接続されている場合は、接続されている側のＬＳＩの保護ダイオードの特性が測定可能であり、したがって、どちらか一方のみがオープンとなっている状態の検出が不可能であった。そこで、特開平６−３３１７０５号公報に示される技術に於いては、この問題点を解決するために、各ＬＳＩチップの内部にスイッチングトランジスタを設けて、個々のＬＳＩを分離することで、オープン／ショート試験を可能としていた。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記各従来技術（１）乃至（３）には、それぞれ、以下に示す問題点（解決課題）があった。
【００１０】
すなわち、まず、従来技術（１）及び（３）では、何れも、ＬＳＩ内部に、何らかのテスト用回路の追加が必要であり、チップサイズが大きくなってしまうという問題点に加えて、既存のＬＳＩチップの組み合わせでマルチチップアセンブリによる、新しい機能のデバイスを創出する場合に於いて、テスト機能を飛躍的に改善した新規機能デバイスの創出は困難であった。
【００１１】
また、従来技術（２）の、全ての端子をパッケージに設ける手法では、既存のＬＳＩをそのまま利用可能であるが、パッケージに設けるデバイスピン数が著しく増大してしまうという問題点があった。
【００１２】
本発明は、上記従来技術の問題点を解決すべく為されたものであり、ＬＳＩ内部に何ら付加的回路を必要とせず、したがって、既存のＬＳＩチップを用いることが可能であるとともに、外部端子数（デバイスピン数）の増加も最小限に抑えて、テスト機能を飛躍的に向上させた複合半導体集積回路装置の接続試験方法を提供するものである。
【００１３】
【課題を解決するための手段】
本発明に係る複合半導体集積回路装置は、単一のパッケージ内に複数の半導体集積回路が設けられて成り、該複数の半導体集積回路の対応する入力、出力、または入・出力端子が、単一の共通外部端子に、共通接続されて成る複合半導体集積回路装置に於いて、上記複数の半導体集積回路の、それぞれ同一の電源電位が供給される各電源端子が、それぞれ、相互に独立の個別外部電源端子に接続されて成ることを特徴とするものである。
【００１４】
また、本発明に係る複合半導体集積回路装置は、上記の複合半導体集積回路装置に於いて、上記入力、出力、または入・出力端子と電源ラインとの間、及び上記入力、出力または入・出力端子と接地ラインとの間に、それぞれ、保護ダイオードが挿入されて成ることを特徴とするものである。
【００１５】
また、本発明に係る複合半導体集積回路装置の接続試験方法は、上記の複合半導体集積回路装置の接続試験方法であって、上記各半導体集積回路の上記入力、出力、または入・出力端子と、上記共通外部端子との間の接続・非接続を試験する接続試験方法に於いて、接続試験を行わない半導体集積回路の電源端子に接続される個別外部電源端子をオープン状態とし、接続試験を行う半導体集積回路の電源端子に接続される個別外部電源端子に第１の所定電位を印加するとともに、上記共通外部端子に第２の所定電位を印加して、該共通外部端子の電位を検出することによって、接続試験を行うことを特徴とするものである。
【００１６】
また、本発明に係る複合半導体集積回路装置の接続試験方法は、上記の複合半導体集積回路装置の接続試験方法に於いて、上記第１の所定電位が接地電位であり、上記第２の所定電位が、所定レベルの正電位であることを特徴とするものである。
【００１７】
更に、本発明に係る複合半導体集積回路装置の接続試験方法は、上記の複合半導体集積回路装置の接続試験方法であって、上記各半導体集積回路の上記入力、出力、または入・出力端子と、上記共通外部端子との間の接続・非接続、並びに、上記共通外部端子と他の外部端子との間の短絡の有・無を同時に試験する接続試験方法に於いて、接続・非接続の試験を行わない半導体集積回路の電源端子に接続される個別外部電源端子をオープン状態とし、接続・非接続の試験を行う半導体集積回路の電源端子に接続される個別外部電源端子に第１の所定電位を印加し、上記共通外部端子に第２の所定電位を印加するとともに、少なくとも、上記共通外部端子に隣接する外部端子に第３の所定電位を印加して、該共通外部端子の電位を検出することによって、接続試験を行うことを特徴とするものである。
【００１８】
また、本発明に係る複合半導体集積回路装置の接続試験方法は、上記の複合半導体集積回路装置の接続試験方法に於いて、上記第１の所定電位及び第３の所定電位が接地電位であり、上記第２の所定電位が、所定レベルの正電位であることを特徴とするものである。
【００１９】
また、本発明に係る他の複合半導体集積回路装置は、単一のパッケージ内に複数の半導体集積回路が設けられて成り、該複数の半導体集積回路の対応する入力、出力、または入・出力端子が、単一の共通外部端子に、共通接続されて成る複合半導体集積回路装置に於いて、上記複数の半導体集積回路の、それぞれ同一の接地電位が供給される各接地端子が、それぞれ、相互に独立の個別外部接地端子に接続されて成ることを特徴とするものである。
【００２０】
また、本発明に係る他の複合半導体集積回路装置は、上記他の複合半導体集積回路装置に於いて、上記入力、出力、または入・出力端子と電源ラインとの間、及び上記入力、出力または入・出力端子と接地ラインとの間に、それぞれ、保護ダイオードが挿入されて成ることを特徴とするものである。
【００２１】
また、本発明に係る他の複合半導体集積回路装置の接続試験方法は、上記他の複合半導体集積回路装置の接続試験方法であって、上記各半導体集積回路の上記入力、出力、または入・出力端子と、上記共通外部端子との間の接続・非接続を試験する接続試験方法に於いて、接続試験を行わない半導体集積回路の接地端子に接続される個別外部接地端子をオープン状態とし、接続試験を行う半導体集積回路の接地端子に接続される個別外部接地端子に第１の所定電位を印加するとともに、上記共通外部端子に第２の所定電位を印加して、該共通外部端子の電位を検出することによって、接続試験を行うことを特徴とするものである。
【００２２】
また、本発明に係る他の複合半導体集積回路装置の接続試験方法は、上記他の複合半導体集積回路装置の接続試験方法に於いて、上記第１の所定電位が接地電位であり、上記第２の所定電位が、所定レベルの負電位であることを特徴とするものである。
【００２３】
更に、本発明に係る他の複合半導体集積回路装置の接続試験方法は、上記他の複合半導体集積回路装置の接続試験方法であって、上記各半導体集積回路の上記入力、出力、または入・出力端子と、上記共通外部端子との間の接続・非接続、並びに、上記共通外部端子と他の外部端子との間の短絡の有・無を同時に試験する接続試験方法に於いて、接続・非接続の試験を行わない半導体集積回路の接地端子に接続される個別外部接地端子をオープン状態とし、接続・非接続の試験を行う半導体集積回路の接地端子に接続される個別外部接地端子に第１の所定電位を印加し、上記共通外部端子に第２の所定電位を印加するとともに、少なくとも、上記共通外部端子に隣接する外部端子に第３の所定電位を印加して、該共通外部端子の電位を検出することによって、接続試験を行うことを特徴とするものである。
【００２４】
また、本発明に係る他の複合半導体集積回路装置の接続試験方法は、上記他の複合半導体集積回路装置の接続試験方法に於いて、上記第１の所定電位及び第３の所定電位が接地電位であり、上記第２の所定電位が、所定レベルの負電位であることを特徴とするものである。
【００２５】
かかる本発明の複合半導体集積回路装置、並びにその接続試験方法によれば、それぞれ同一の電源電位または接地電位が印加され、従来の複合半導体集積回路装置に於いては、共通外部端子として構成されていた外部電源端子または外部接地端子を、半導体集積回路毎に分離するという極めて簡単な構成で、各半導体集積回路内部に設けられている保護ダイオードを利用した、各半導体集積回路毎のオープン／ショート試験が可能となるものであり、何ら付加的回路を設けることを必要とせずに、且つ、外部端子数の増加も最小限に押さえて、テスト機能を飛躍的に改善することができるものである。
【００２６】
【発明の実施の形態】
以下、本発明の実施形態に基づいて、本発明を詳細に説明する。
【００２７】
図１は、本発明の第１の実施形態であるスタックドパッケージ型複合半導体集積回路装置に於ける主要部の構成を示す構成図である。
【００２８】
図５に示した従来の複合半導体集積回路装置との相違点は、従来技術に於いては、共通外部電源端子（イ）として構成されていた外部電源端子を分離し、ＬＳＩチップＡとＬＳＩチップＢとに対して、それぞれ個別に設けた構成としている点である。すなわち、ＬＳＩチップＡの電源端子に接続された個別外部電源端子（チ）と、該端子（チ）とは別個・独立の端子として設けられＬＳＩチップＢの電源端子に接続された個別外部電源端子（イ）との、２個の外部電源端子を設ける構成としている点が特徴である。
【００２９】
かかる極めて簡単な構成により、各ＬＳＩチップ内部の保護ダイオードを利用した、各ＬＳＩチップ毎のオープン／ショート試験の実施が可能となるものである。
【００３０】
以下、その試験方法について詳細に説明する。
【００３１】
まず、ＬＳＩチップＡについての試験を行う場合は、ＬＳＩチップＡに接続されている個別外部電源端子（チ）に０Ｖを印加し、他方の試験を行わないＬＳＩチップＢに接続されている個別外部電源端子（イ）はオープン状態とする。また、共通外部接地端子（ト）に０Ｖを印加する。この状態で、外部入出力端子（入力、出力または入・出力端子）（ロ）から（ヘ）まで、１端子ずつ順次オープン／ショートの試験を行う。例えば、端子（ニ）の試験を行う場合は、被テスト端子である端子（ニ）以外の入出力端子、すなわち、端子（ロ）、（ハ）、（ホ）、及び（ヘ）に対しては、試験装置より０Ｖを与え、被テスト端子である端子（ニ）に対しては、１００μＡ程度の定電流（クランプ電位：３Ｖ）を流して、該端子（ニ）の電位を測定する。なお、このとき、試験装置により、０Ｖを印加する端子は、ショートの可能性が最も高い隣接端子のみ（（ハ）、（ホ））としてもよく、或いは、両側の２端子ずつとしてもよく、その選択は任意である。
【００３２】
このとき、端子（ニ）にオープン（ＬＳＩチップＡ側）／ショートの異常が無ければ、保護ダイオードとしてのＰチャネルＭＯＳトランジスタ（電源側）がオンとなり、この結果、外部入出力端子（ニ）の電位は、ＰチャネルＭＯＳトランジスタのしきい値電圧をＶｔｈｐとすると、│Ｖｔｈｐ│、例えば、０．６Ｖとなる。一方、外部入出力端子（ニ）が他の外部端子（ハ）、（ホ）等とショートしていれば、該端子（ニ）の電位は、０Ｖとなる。また、外部入出力端子（ニ）に、オープン異常（対応するＬＳＩチップＡのパッドとの間が非接続）が生じていれば、該端子（ニ）の電位は、クランプ電位、すなわち、３Ｖとなる。したがって、被テスト入出力端子に、試験装置より１００μＡ程度の定電流（クランプ電位：３Ｖ）を流し、他の端子を０Ｖとして、被テスト端子の電位を測定することにより、接続試験を行うことができるものであり、そのときの測定電位が、０．６Ｖであれば正常、また、０Ｖであればショート、更に、３Ｖであればオープンであると判定できるものである。なお、端子（ホ）と端子（ヘ）については、ＬＳＩチップＡと接続されていないので、正常であれば、３Ｖが観測でき、オープン（正常）と判定できる。一方、端子（ホ）、（ヘ）の測定電位が３Ｖ以外の値であれば、接続が正常に行われていないと判断できる。
【００３３】
以上のようにして、電源端子（チ）に０Ｖを印加しているＬＳＩチップＡに対して、その電源側の保護ダイオード特性を測定することで、各外部端子毎に、そのオープン／ショートの試験を行うことができるものである。
【００３４】
このとき、上述の通り、ＬＳＩチップＡの試験を行うときは、ＬＳＩチップＢの個別外部電源端子（イ）はオープン状態となっているので、ＬＳＩチップＢ側の保護ダイオード特性は測定できない。このことにより、端子（ロ）、（ニ）のように、同一の外部端子に他方のＬＳＩチップの端子が接続されている場合に於いても、ＬＳＩチップＡのみに対する接続試験が可能になるものである。
【００３５】
次に、ＬＳＩチップＢの個別外部電源端子（イ）に０Ｖを印加し、ＬＳＩチップＡの個別外部電源端子（チ）はオープン状態にして、同様の接続試験を実施する。前述のＬＳＩチップＡに対する接続試験と同様に、図１の（ロ）、（ハ）、（ニ）、（ホ）、（ヘ）の各端子に１００μＡ程度の定電流（クランプ電位：３Ｖ）を流し、そのときの電位を測定すると、（ロ）、（ニ）、（ホ）の各端子については、正常の場合は、約０．６Ｖの保護ダイオード特性が観測され、ＬＳＩチップＢと接続されていることが確認できる。また、隣接端子等とショートしていれば、０Ｖが観測され、正しく接続が行われていなければ、３Ｖが観測され、オープンと判定できる。また、（ハ）、（ヘ）の各端子については、ＬＳＩチップＢとは接続されていないので、正常であれば３Ｖが観測され、オープン（正常）と判定できる。（ハ）、（ヘ）の各端子の測定値が３Ｖ以外の値であれば、接続が正常に行われていないと判断できる。
【００３６】
以上のようにして、電源端子に０Ｖを印加しているＬＳＩチップＢに対して、その電源側の保護ダイオード特性を測定することで、各外部端子毎に、そのオープン／ショートの試験を行うことができるものである。
【００３７】
このとき、上述の通り、ＬＳＩチップＢの試験を行うときは、ＬＳＩチップＡの個別外部電源端子（チ）はオープン状態となっているので、ＬＳＩチップＡ側の保護ダイオード特性は測定できない。このことにより、端子（ロ）、（ニ）のように、同一の外部端子に他方のＬＳＩチップの端子が接続されている場合に於いても、ＬＳＩチップＢのみに対する接続試験が可能になるものである。
【００３８】
上記ＬＳＩチップＡに対する接続試験及びＬＳＩチップＢに対する接続試験の結果を統合して、１回目、２回目ともにダイオード特性が測定できた端子、１回目のみダイオード特性が測定できた端子、２回目のみダイオード特性が測定できた端子、１回目、２回目ともにダイオード特性が測定できなかった端子と、テスト結果を整理することで、各外部端子の接続状態を確認することができるものである。
【００３９】
上述の接続試験方法に於いては、試験を行う側のＬＳＩチップの電源端子に接続される個別外部電源端子に接地電位を印加し、試験を行わない側のＬＳＩチップの電源端子に接続される個別外部電源端子をオープン状態として、被テスト端子に定電流１００μＡ（クランプ電位：３Ｖ）を供給して、試験を行う場合について説明したが、ＬＳＩを構成する素子との関係で可能であれば、以下に示す方法も可能である。
【００４０】
（他の接続試験方法）試験を行う側のＬＳＩチップの電源端子に接続される個別外部電源端子に所定の正電位Ｖｐ（例えば、０Ｖ＜Ｖｐ≦ＶＤＤ：電源電位）を印加し、試験を行わない側のＬＳＩチップの電源端子に接続される個別外部電源端子をオープン状態として、被テスト端子に定電流１００μＡ（クランプ電位：（３＋Ｖｐ）Ｖ）を供給して、試験を行う。
【００４１】
以上で、本発明の第１の実施形態についての説明を終わる。
【００４２】
次に、本発明の第２の実施形態について説明する。
【００４３】
図２は、本発明の第２の実施形態であるスタックドパッケージ型複合半導体集積回路装置に於ける主要部の構成を示す構成図である。
【００４４】
図５に示した従来の複合半導体集積回路装置との相違点は、従来技術に於いては、共通外部接地端子（ト）として構成されていた外部接地端子を分離し、ＬＳＩチップＡとＬＳＩチップＢとに対して、それぞれ個別に設けた構成としている点である。すなわち、ＬＳＩチップＡの接地端子に接続された個別外部接地端子（リ）と、該端子（リ）とは別個・独立の端子として設けられＬＳＩチップＢの接地端子に接続された個別外部接地端子（ト）との、２個の外部接地端子を設ける構成としている点が特徴である。すなわち、上記第１の実施形態に於いては、外部電源端子を分離した構成としているが、この第２の実施形態に於いては、外部接地端子を分離する構成としているものである。かかる構成によっても、各ＬＳＩチップ内部の保護ダイオードを利用した、各ＬＳＩチップ毎のオープン／ショート試験の実施が可能となるものである。
【００４５】
以下、その試験方法について詳細に説明する。
【００４６】
まず、ＬＳＩチップＡについての試験を行う場合は、ＬＳＩチップＡに接続されている個別外部接地端子（リ）に０Ｖを印加し、他方の試験を行わないＬＳＩチップＢに接続されている個別外部接地端子（ト）はオープン状態とする。また、共通外部電源端子（イ）には所定の電源電位ＶＤＤを印加する。この状態で、外部入出力端子（入力、出力または入・出力端子）（ロ）から（ヘ）まで、１端子ずつ順次オープン／ショートの試験を行う。例えば、端子（ニ）の試験を行う場合は、被テスト端子である端子（ニ）以外の入出力端子、すなわち、端子（ロ）、（ハ）、（ホ）、及び（ヘ）に対しては、試験装置より０Ｖを与え、被テスト端子である端子（ニ）に対しては、−１００μＡ程度の定電流（クランプ電位：−３Ｖ）を流して、該端子（ニ）の電位を測定する。なお、このとき、試験装置により、０Ｖを印加する端子は、ショートの可能性が最も高い隣接端子のみ（（ハ）、（ホ））としてもよく、或いは、両側の２端子ずつとしてもよく、その選択は任意である。
【００４７】
このとき、端子（ニ）にオープン（ＬＳＩチップＡ側）／ショートの異常が無ければ、保護ダイオードとしてのＮチャネルＭＯＳトランジスタ（接地側）がオンとなり、この結果、外部入出力端子（ニ）の電位は、ＮチャネルＭＯＳトランジスタのしきい値電圧をＶｔｈｎとすると、−Ｖｔｈｎ、例えば、−０．６Ｖとなる。一方、外部入出力端子（ニ）が他の外部端子（ハ）、（ホ）等とショートしていれば、該端子（ニ）の電位は、０Ｖとなる。また、外部入出力端子（ニ）に、オープン異常（対応するＬＳＩチップＡのパッドとの間が非接続）が生じていれば、該端子（ニ）の電位は、クランプ電位、すなわち、−３Ｖとなる。したがって、被テスト入出力端子に、試験装置より−１００μＡ程度の定電流（クランプ電位：−３Ｖ）を流し、他の端子を０Ｖとして、被テスト端子の電位を測定することにより、接続試験を行うことができるものであり、そのときの測定電位が、−０．６Ｖであれば正常、また、０Ｖであればショート、更に、−３Ｖであればオープンであると判定できるものである。なお、端子（ホ）と端子（ヘ）については、ＬＳＩチップＡと接続されていないので、正常であれば、−３Ｖが観測でき、オープン（正常）と判定できる。一方、端子（ホ）、（ヘ）の測定電位が−３Ｖ以外の値であれば、接続が正常に行われていないと判断できる。
【００４８】
以上のようにして、接地端子（リ）に０Ｖを印加しているＬＳＩチップＡに対して、その接地側の保護ダイオード特性を測定することで、各外部端子毎に、そのオープン／ショートの試験を行うことができるものである。
【００４９】
このとき、上述の通り、ＬＳＩチップＡの試験を行うときは、ＬＳＩチップＢの個別外部接地端子（ト）はオープン状態となっているので、ＬＳＩチップＢ側の保護ダイオード特性は測定できない。このことにより、端子（ロ）、（ニ）のように、同一の外部端子に他方のＬＳＩチップの端子が接続されている場合に於いても、ＬＳＩチップＡのみに対する接続試験が可能になるものである。
【００５０】
次に、ＬＳＩチップＢの個別外部接地端子（ト）に０Ｖを印加し、ＬＳＩチップＡの個別外部接地端子（リ）はオープン状態にして、同様の接続試験を実施する。前述のＬＳＩチップＡに対する接続試験と同様に、図１の（ロ）、（ハ）、（ニ）、（ホ）、（ヘ）の各端子に−１００μＡ程度の定電流（クランプ電位：−３Ｖ）を流し、そのときの電位を測定すると、（ロ）、（ニ）、（ホ）の各端子については、正常の場合は、約−０．６Ｖの保護ダイオード特性が観測され、ＬＳＩチップＢと接続されていることが確認できる。また、隣接端子等とショートしていれば、０Ｖが観測され、正しく接続が行われていなければ、−３Ｖが観測され、オープンと判定できる。また、（ハ）、（ヘ）の各端子については、ＬＳＩチップＢとは接続されていないので、正常であれば−３Ｖが観測され、オープン（正常）と判定できる。（ハ）、（ヘ）の各端子の測定値が−３Ｖ以外の値であれば、接続が正常に行われていないと判断できる。
【００５１】
以上のようにして、接地端子に０Ｖを印加しているＬＳＩチップＢに対して、その接地側の保護ダイオード特性を測定することで、各外部端子毎に、そのオープン／ショートの試験を行うことができるものである。
【００５２】
このとき、上述の通り、ＬＳＩチップＢの試験を行うときは、ＬＳＩチップＡの個別外部接地端子（リ）はオープン状態となっているので、ＬＳＩチップＡ側の保護ダイオード特性は測定できない。このことにより、端子（ロ）、（ニ）のように、同一の外部端子に他方のＬＳＩチップの端子が接続されている場合に於いても、ＬＳＩチップＢのみに対する接続試験が可能になるものである。
【００５３】
上記ＬＳＩチップＡに対する接続試験及びＬＳＩチップＢに対する接続試験の結果を統合して、１回目、２回目ともにダイオード特性が測定できた端子、１回目のみダイオード特性が測定できた端子、２回目のみダイオード特性が測定できた端子、１回目、２回目ともにダイオード特性が測定できなかった端子と、テスト結果を整理することで、各外部端子の接続状態を確認することができるものである。
【００５４】
上述の接続試験方法に於いては、試験を行う側のＬＳＩチップの接地端子に接続される個別外部接地端子に接地電位を印加し、試験を行わない側のＬＳＩチップの接地端子に接続される個別外部接地端子をオープン状態として、被テスト端子に定電流−１００μＡ（クランプ電位：−３Ｖ）を供給して、試験を行う場合について説明したが、ＬＳＩを構成する素子との関係で可能であれば、以下に示す方法も可能である。
【００５５】
（他の接続試験方法）試験を行う側のＬＳＩチップの接地端子に接続される個別外部接地端子に、電源電位ＶＤＤ以下の所定の電位Ｖｎを印加し、試験を行わない側のＬＳＩチップの接地端子に接続される個別外部接地端子をオープン状態として、被テスト端子に定電流−１００μＡ（クランプ電位：（−３＋Ｖｎ）Ｖ）を供給して、試験を行う。
【００５６】
以上で、本発明の第２の実施形態についての説明を終わる。
【００５７】
なお、図３に示すように、電源端子と接地端子の双方を分離する構成とすることもできる。
【００５８】
【発明の効果】
以上、詳細に説明したように、本発明の複合半導体集積回路装置の接続試験方法によれば、それぞれ同一の電源電位または接地電位が印加され、従来の複合半導体集積回路装置に於いては、共通外部端子として構成されていた外部電源端子または外部接地端子を、半導体集積回路毎に分離するという極めて簡単な構成で、各半導体集積回路内部に設けられている保護ダイオードを利用した、各半導体集積回路毎のオープン／ショート試験が可能となるものであり、各半導体集積回路内部に、何ら付加的回路を設けることを必要とせずに、したがって、既存の半導体集積回路を使用することを可能としつつ、更に、外部端子数の増加も最小限に押さえて、テスト機能を飛躍的に改善することができるものである。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態であるスタックドパッケージ型複合半導体集積回路装置に於ける要部構成図である。
【図２】  本発明の第２の実施形態であるスタックドパッケージ型複合半導体集積回路装置に於ける要部構成図である。
【図３】  本発明の第３の実施形態であるスタックドパッケージ型複合半導体集積回路装置に於ける要部構成図である。
【図４】  スタックドパッケージの構造を示す概念図である。
【図５】  従来のスタックドパッケージ型複合半導体集積回路装置に於ける要部構成図である。
【符号の説明】
Ａ、Ｂ ＬＳＩチップ
【図１】
0003640836.tif 000002
【図２】
0003640836.tif 000003
【図３】
0003640836.tif 000004
【図４】
0003640836.tif 000005
【図５】
0003640836.tif 000006