(57)【特許請求の範囲】
【請求項１】
第１のシリコン層と、前記第１のシリコン層上に形成された第１の絶縁層と、前記第１の絶縁層上に形成された第２のシリコン層とから構成され、グリッドラインにより区画される素子領域を有する基板を準備する工程と、
前記素子領域の前記第２のシリコン層に素子分離層を形成するとともに、前記グリッドラインの前記第２のシリコン層に前記第１の絶縁層まで達する第２の絶縁層を形成する工程と、
前記第２の絶縁層と、前記第２の絶縁層下の前記第１の絶縁層とを除去して位置合わせ用のマークを形成する工程とを、
行うことを特徴とする位置合わせマークの形成方法。
【請求項２】
第１のシリコン層と、前記第１のシリコン層上に形成された第１の酸化物層と、前記第１の酸化物層上に形成された第２のシリコン層とから構成され、グリッドラインにより区画される素子領域を有する基板を準備する工程と、
前記基板を酸化し、前記素子領域の前記第２のシリコン層に素子分離層を形成するとともに、前記グリッドラインの前記第２のシリコン層に前記第１の酸化物層まで達する第２の酸化物層を形成する工程と、
前記第２の酸化物層と、前記第２の酸化物層下の前記第１の酸化物層とを除去して位置合わせ用のマークを形成する工程とを、
行うことを特徴とする位置合わせマークの形成方法。
【請求項３】
請求項１または２におけるマークを形成する工程に引く続いて前記基板の表面を酸化して酸化膜を形成する工程と、
前記酸化膜の表面にゲート電極材料膜を形成し、このゲート電極材料膜の表面に絶縁膜を形成する工程と、
前記絶縁膜の表面に第１のレジスト膜を塗布する工程と、
前記マークを基準にして前記第１のレジスト膜に回路パターンを露光する工程とを、
順次行うことを特徴とする位置合わせマークの形成方法。
【請求項４】
請求項３における回路パターンを露光する工程に引き続いて前記第１のレジスト膜を現像し、前記ゲート電極を形成すべき箇所にレジストパターンを残す工程と、
前記レジストパターンをマスクとして前記絶縁膜及びゲート電極材料膜をエッチングによって逐次除去する工程と、
前記レジストパターンを除去して前記基板上に層間絶縁膜を形成し、該層間絶縁膜の表面に第２のレジスト膜を塗布する工程と、
前記マークを基準にして前記第２のレジスト膜に回路パターンを露光する工程とを、
順次行うことを特徴とする位置合わせマークの形成方法。
【請求項５】
請求項３における回路パターンを露光する工程に引き続いて前記第１のレジスト膜を現像し、前記素子形成領域に第１のレジストパターンを残す工程と、
前記第１のレジストパターンをマスクとして前記絶縁膜をエッチングによって除去する工程と、
前記第１のレジストパターンを除去し、前記素子形成領域のゲート電極を形成すべき箇所に第２のレジストパターンを形成する工程と、
前記第２のレジストパターンをマスクとして前記絶縁膜及びゲート電極材料膜をエッチングによって逐次除去する工程と、
前記第２のレジストパターンを除去して前記基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜の表面に第３のレジスト膜を塗布する工程と、
前記マークを基準にして前記第３のレジスト膜に回路パターンを露光する工程とを、
順次行うことを特徴とする位置合わせマークの形成方法。
【請求項６】
請求項３における回路パターンを露光する工程に引き続いて前記第１のレジスト膜を現像し、前記ゲート電極を形成すべき箇所及び前記マークの領域にレジストパターンを残す工程と、
前記レジストパターンをマスクとして前記絶縁膜及びゲート電極材料膜をエッチングによって逐次除去する工程と、
前記レジストパターンを除去して前記基板上に層間絶縁膜を形成し、該層間絶縁膜の表面に第２のレジスト膜を塗布する工程と、
前記マークを基準にして前記第２のレジスト膜に回路パターンを露光する工程とを、
順次行うことを特徴とする位置合わせマークの形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置における位置合わせマークの形成方法、特に多層構造の半導体装置における各層の回路パターンの位置合わせ技術に関するものである。
【０００２】
【従来の技術】
従来、このような分野の技術としては、例えば次のような文献に記載されるものがあった。
文献：特開平６−２１４０６号公報
【０００３】
図２は、前記文献に記載された従来の半導体装置の製造方法を示すプロセスシーケンス図であり、ＳＯＩ（Silicon on Insulator）構造の半導体装置の製造における位置合わせ方法を示している。また、この文献には、次のような説明が記載されている。
【０００４】
まず、従来通りのはり合わせ技術によって、ＳＯＩ構造を有する基板を形成する基板形成工程Ｉを行う。
【０００５】
次に、フォトリソグラフィ工程IIによって、素子分離パターンに対して合わせを行い、合わせマーク部（アライメントマーク部）及びバーニア部のみレジスト開口を行う。
【０００６】
次に、Ｓｉエッチング工程III を行い、合わせマーク部（アライメントマーク部）及びバーニア部の半導体部分（Ｓｉ部分）を除去する。
更に、レジスタ剥離工程IVを行い、その後、合わせマーク部を用いた位置合わせ、及びバーニア部を用いた位置合わせ確認を行う。
【０００７】
更に詳しくは、素子分離パターン付きＳＯＩウエハについては、通常次のプロセスが取られる。
▲１▼  素子分離パターン作成工程（絶縁部形成）
▲２▼  貼り合わせＳＯＩウエハ作成工程（貼り合わせ及び研磨）
▲３▼  デバイス作成工程
【０００８】
上記▲２▼を終了して▲３▼に投入するライン再投入に際して、素子分離パターン付きＳＯＩウエハについて、最初にそのアライメントマーク部及びバーニア部のＳＯＩ層をエッチングして、これらのパターンにおける段差を十分に確保する。他の部分（例えば素子形成部）のＳＯＩ層は、レジストでマスクして、エッチングしない。このため、当然下地の素子分離パターンに合わせたフォトリソグラフィ工程が必要となるが、この時には以下の理由により、アライメント信号波形の検出は十分可能である。
【０００９】
（１）  パターン表面が反射率の異なるＳｉＯ２、Ｓｉという２つの物質で構成されている。
（２）  合わせずれに対する許容範囲が広い（例えばこのときは、０．１５μｍというような微細な合わせは不必要で、２μｍ程度まででよい）。
【００１０】
この結果、明瞭なマーク信号波形が得られる。このように、マーク部のＳｉ部分をエッチングによって除去しているので、マーク部の段差が確保され、十分なＳ／Ｎ比を持ったマーク信号波形を得ることができるとしている。
【００１１】
【発明が解決しようとする課題】
前述のように、従来のＳＯＩ構造の半導体装置の製造工程における位置合わせマークは、Ｓｉ部分のみをエッチングによって除去してマーク部としている。
【００１２】
しかしながら、集積回路の高性能化（高集積化、高機能化、低電源電圧化等）に伴い、ＳＯＩ膜厚、即ちＳｉ部分の厚さが次第に薄くなってきている。このため、Ｓｉ部分をエッチングして形成したマーク部では、マーク境界部の段差が小さくなるので、十分なＳ／Ｎ比を持ったマーク信号波形を得ることが困難になり、マーク部の検出誤差が大きくなるという課題があった。
【００１３】
また、ＳＯＩ基板の代表的な製造方法には大きく分けて、表面に酸化膜を形成したウエハと形成していないウエハを貼り合わせて一方の表面を削る貼り合わせ法と、ウエハに酸素イオンを注入したあと高温度で熱処理することにより埋め込み酸化膜を形成する酸素イオン注入法がある。従来技術は、ウエハ作成時にマークを作成するため、貼り合わせ法で作成したＳＯＩウエハにのみ適用でき、酸素イオン注入法で作成したＳＯＩウエハには適用できなかった。
【００１４】
本発明は、前記従来技術が持っていた課題を解決し、精度良く検出することができる位置合わせマークの形成方法を提供するものである。
【００１５】
【課題を解決するための手段】
前記課題を解決するために、本発明の内の第１及び第２の発明は、位置合わせマークの形成方法において、第１のシリコン層と第１のシリコン層上に形成された第１の絶縁層（酸化物層）と第１の絶縁層（酸化物層）上に形成された第２のシリコン層とから構成され、グリッドラインにより区画される素子領域を有する基板を準備する工程と、素子領域の第２のシリコン層に素子分離層を形成するとともに、グリッドラインの第２のシリコン層に第１の絶縁層（酸化物層）まで達する第２の絶縁層（酸化物層）を形成する工程と、第２の絶縁層（酸化物層）と第２の絶縁層（酸化物層）下の第１の絶縁層（酸化物層）とを除去して位置合わせ用のマークを形成する工程とを行うようにしている。
【００１６】
第３の発明は、第１または第２の発明におけるマークを形成する工程に引く続いて基板の表面を酸化して酸化膜を形成する工程と、酸化膜の表面にゲート電極材料膜を形成し、ゲート電極材料膜の表面に絶縁膜を形成する工程と、絶縁膜の表面に第１のレジスト膜を塗布する工程と、マークを基準にして第１のレジスト膜に回路パターンを露光する工程とを順次行うようにしている。
【００１７】
第４の発明は、第３の発明における回路パターンを露光する工程に引き続いて第１のレジスト膜を現像し、ゲート電極を形成すべき箇所にレジストパターンを残す工程と、レジストパターンをマスクとして絶縁膜とゲート電極材料膜をエッチングによって逐次除去する工程と、レジストパターンを除去して基板上に層間絶縁膜を形成し、層間絶縁膜の表面に第２のレジスト膜を塗布する工程と、マークを基準にして第２のレジスト膜に回路パターンを露光する工程とを順次行うようにしている。
【００１８】
第５の発明は、第３の発明における回路パターンを露光する工程に引き続いて第１のレジスト膜を現像し、素子形成領域に第１のレジストパターンを残す工程と、第１のレジストパターンをマスクとして絶縁膜をエッチングによって除去する工程と、第１のレジストパターンを除去し、素子形成領域のゲート電極を形成すべき箇所に第２のレジストパターンを形成する工程と、第２のレジストパターンをマスクとして絶縁膜及びゲート電極材料膜をエッチングによって逐次除去する工程と、第２のレジストパターンを除去して基板上に層間絶縁膜を形成する工程と、層間絶縁膜の表面に第３のレジスト膜を塗布する工程と、マークを基準にして第３のレジスト膜に回路パターンを露光する工程とを順次行うようにしている。
【００１９】
第６の発明は、第３の発明における回路パターンを露光する工程に引き続いて第１のレジスト膜を現像し、ゲート電極を形成すべき箇所及びマークの領域にレジストパターンを残す工程と、レジストパターンをマスクとして絶縁膜及びゲート電極材料膜をエッチングによって逐次除去する工程と、レジストパターンを除去して基板上に層間絶縁膜を形成し、層間絶縁膜の表面に第２のレジスト膜を塗布する工程と、マークを基準にして第２のレジスト膜に回路パターンを露光する工程とを順次行うようにしている。
【００２０】
本発明によれば、以上のように位置合わせマークの形成方法を構成したので、次のような作用が行われる。
ＳＯＩウエハ基板では、例えば貼り合わせ法や酸素イオン注入法により、ウエハ基板内に酸化物層等による第１の絶縁層が形成され、この第１の絶縁層の表面に第２のシリコン層（いわゆるＳＯＩ層）が形成され、更にグリッドラインで区画された素子領域を有する基板が形成される。そして、ＳＯＩ層がＬＯＣＯＳ等によって局部的に酸化され、素子形成領域には素子分離層が、マーク領域には位置合わせ用のマークに対応する酸化膜が形成される。そして、マークに対応する酸化膜が除去されて、深い凹部を有する位置合わせ用のマークが形成される。
【００２１】
従って、マークにレーザ光等を照射することにより、その境界部分で反射や回折が発生し、このマークの位置を精度良く検出することができる。
【００２２】
【発明の実施の形態】
（第１の実施形態）
図１（ａ），（ｂ）は、本発明の第１の実施形態を示す半導体装置の概略の構成図であり、同図（ａ）はウエハ平面図、及び同図（ｂ）は同図（ａ）中の直線Ａ−Ａにおける断面を示す断面図である。
【００２３】
この半導体装置は、図１（ａ）に示すように、シリコンのウエハ１０上の素子形成領域に形成される。素子形成領域は、回路素子として複数の半導体層、導体層及び絶縁体層を多層に重ね合わせ、層間を接続して所定の回路を立体的に形成した領域である。
【００２４】
各層は、その層の所望の材料をウエハ１０の表面全体に形成する成膜工程、その層の上に回路パターンに対応するレジスト膜を転写形成するフォトリソグラフィ工程、及びこのレジスト膜をマスクとして所望の材料による回路パターンのみを残して不要部分を除去するエッチング工程等によって順次形成される。
【００２５】
フォトリソグラフィ工程では、ウエハ１０の表面全体に形成された所望の材料の上に、レジスト材（感光性高分子材料）を塗布する塗布処理と、ガラス板にクロム等で遮光性のパターンを形成したマスクを用い、レジスト材の表面に紫外光等を照射して所定の回路パターンを露光する露光処理と、露光したレジスト材を現像して所定の回路パターンのレジスト膜を形成する現像処理とが行われる。
【００２６】
露光処理では、各層の回路パターンを、ウエハ１０の所定の位置に精度良く露光することが不可欠である。このため、第１層目のフォトリソグラフィ工程において、ウエハ１０上に位置合わせ用のマークＭを形成する。マークＭは、通常、図１（ａ）に示すように、素子形成領域と素子形成領域の間を区画するグリッドラインにおけるマーク領域に形成される。このグリッドラインは、最終的にウエハ１０から個々の集積回路を切り出すときの切り代となる所である。
【００２７】
マークＭは、図１（ｂ）にその断面を示すように、ウエハ１０のマーク領域において、シリコン基板１１上の厚さ１２０ｎｍ程度の酸化膜１２と、その上側の厚さ４０ｎｍ程度の素子分離層１４を削除し、深さ１６０ｎｍ程度の凹部として形成されている。
【００２８】
図３（ａ）〜（ｅ）及び図４（ａ）〜（ｄ）は、それぞれ図１の半導体装置の概略の製造方法（その１及びその２）を示す工程図である。以下、これらの図３及び図４を参照しつつ、図１の半導体装置の製造方法を説明する。
【００２９】
図３（ａ）の工程１において、ウエハ１０のシリコン基板１１内に、厚さ１２０ｎｍ程度のＳｉＯ２による酸化膜１２を形成し、この酸化膜１２上に厚さ４０ｎｍ程度のシリコン層（いわゆるＳＯＩ層）１３を持つＳＯＩウエハ基板を形成する。更に、ＳＯＩ層１３をＬＯＣＯＳ（Local Oxidation of Silicon）プロセスによって局所的に酸化し、ＳｉＯ２による素子分離層１４を形成する。この時、素子形成領域には、回路パターンに対応した所定のパターンの素子分離層１４ｄを形成すると共に、マーク領域には、マークＭに対応した形状の素子分離層１４ｍを所定の位置に同時に形成する。
【００３０】
図３（ｂ）の工程２において、ＳＯＩ層１３及び素子分離層１４の表面にレジスト材を塗布し、素子形成領域にこのレジスト材を残すようなパターンを露光する。更に、感光したレジスト材を現像して、素子形成領域上にレジスト膜１５を形成する。これにより、素子形成領域上にのみレジスト膜１５が形成され、マーク領域にはレジスト膜が形成されない。
【００３１】
図３（ｃ）の工程３において、レジスト膜１５及びマーク領域のＳＯＩ層１３をマスクとして、マーク領域の素子分離層１４ｍ及びその下側の酸化膜１２を、選択的にエッチングする。酸化膜のエッチングは、例えば、常温で４Ｐａ程度の圧力のもとで、３０sccm（但し、sccmは標準状態での１分当たりのガスの流量（ｃｍ３／ｍ）を示す）のＣＨＦ３と、１５０sccmのＡｒと、２sccmのＯ２の混合ガスを使用して行われる。これにより、マーク領域の素子分離層１４ｍとその下側の酸化膜１２が除去され、シリコン基板１１の表面が位置合わせ用のマークＭとして現れる。
【００３２】
図３（ｄ）の工程４において、レジスト膜１５を除去する。これにより、図１（ｂ）に示すように、マーク領域に深さ１６０ｎｍ程度の凹部を有するマークＭが形成される。この時、マークＭは、マーク領域のＳＯＩ層１３をマスクとして形成されるので、レジスト膜１５のパターンの位置精度は、厳密である必要はない。
【００３３】
図３（ｅ）の工程５において、シリコン基板１１のマークＭ及びＳＯＩ層１３の表面に、酸化膜１６を形成する。更に、素子分離層１４及び酸化膜１６の表面に、通常のウエハ処理によって、ポリシリコンによるゲート用の電極材１７、Ｗ（タングステン）シリサイトによるゲート用の電極材１８、及び窒化膜１９を順次形成する。そして、窒化膜１９の表面に、次のフォトリソグラフィ工程で用いるレジスト材２０を平らに塗布する。
【００３４】
表面にレジスト材２０が塗布されたウエハ１０は、図示しない露光装置に搬送され、このウエハ１０の表面にハロゲン光やレーザ光等が照射される。照射された光は、ウエハ１０に形成された各層の境界部分で反射され、また回折される。反射光や回折光は露光装置の光検出部で検出され、その光の強度に応じた信号が出力される。露光装置では、光検出部で検出されたマークＭの位置に基づいて、ウエハ１０の位置を更に調整する。
【００３５】
図３（ｅ）のマークＭは、酸化膜１３とＳＯＩ層１３に対応する深い凹部で構成されているので、その境界における乱反射は他の部分に比べて大きくなる。これにより、ウエハ１０上のマークＭの位置が精度良く検出される。検出されたマークＭの位置に従って、ウエハ１０の位置が微調整され、レジスト材２０に対する露光処理用のマスクの位置が正確に合わせられる。
【００３６】
図４（ａ）の工程６において、図示しないマスクを介して、レジスト材２０の表面に紫外光等を照射し、所定の回路パターンを露光する。更に、レジスト材２０を現像して、所定の回路パターンのレジスト膜を形成する現像処理を行う。これにより、例えば、素子形成領域のゲート形成位置に、ゲート用のレジスト膜２０ｇが形成される。
【００３７】
図４（ｂ）の工程７において、ゲート用のレジスト膜２０ｇを用いて、ゲート形成位置以外の箇所の窒化膜１９、ゲート用の電極材１８，１７、及び酸化膜１６を順次除去するためのエッチングを行う。
【００３８】
まず窒化膜１９のエッチングは、例えば、常温で５．３Ｐａ程度の圧力のもとで、２０sccmのＣ４Ｆ８と、１０sccmのＯ２と、４００sccmのＡｒの混合ガスを使用して行う。次のＷシリサイドによる電極材１８のエッチングは、例えば、６０℃で０．７Ｐａ程度の圧力のもとで、２０sccmのＣｌ２と２sccmのＯ２の混合ガスを使用して行う。更に、ポリシリコンによる電極材１７のエッチングは、例えば、６０℃で０．７Ｐａ程度の圧力のもとで、２０sccmのＣｌ２と７sccmのＯ２の混合ガスを使用して行う。
【００３９】
これにより、素子形成領域では、ゲート用のレジスト膜２０ｇの下の部分以外の窒化膜１９、ゲート用の電極材１８，１７、及び酸化膜１６が、完全に除去される。一方、マーク領域では、マークＭの深い凹部が形成されているので、エッチング時にこの凹部の壁面に窒化膜１９によるサイドウォールが生じる。このため、マーク部Ｍの壁面の窒化膜１９、ゲート用の電極材１８，１７、及び酸化膜１６は、完全には除去することができない。従って、図４（ｂ）に示すように、周囲の表面に複雑な凹凸を有するマークＭＡが形成される。この凹凸の形状は、窒化膜１９、及びゲート用の電極材１８，１７の膜厚や、エッチング条件によって千差万別である。
【００４０】
図４（ｃ）の工程８において、レジスト膜２０ｇを除去する。これにより、ＳＯＩ層１３の上に、ゲート酸化膜１６ｇ、ゲート電極１７ｇ，１８ｇ、及び窒化膜１９ｇによるゲート電極が形成される。また、マーク領域には、周囲をサイドウォールで囲まれた凹部を有するマークＭＡが形成される。
【００４１】
図４（ｄ）の工程９において、ウエハ１０の表面に層間絶縁膜２１を形成し、この層間絶縁膜２１の表面に、次のフォトリソグラフィ工程で用いるレジスト材２２を平らに塗布する塗布処理を行う。
【００４２】
表面にレジスト材２２が塗布されたウエハ１０は、露光装置に搬送されてハロゲン光やレーザ光が照射される。照射された光は、ウエハ１０に形成された各層の境界部分で反射や回折される。反射光や回折光は、光検出部で検出されてその光の強度に応じた信号が出力される。
【００４３】
図４（ｄ）のマークＭＡは、酸化膜１３とＳＯＩ層１３に対応する深い凹部で構成されているので、その境界における乱反射は他の部分に比べて大きくなる。これにより、ウエハ１０上のマークＭＡの位置が精度良く検出される。検出されたマークＭＡの位置に従って、ウエハ１０の位置が微調整され、レジスト材２２に対する露光処理用のマスクの位置が正確に合わせられる。
【００４４】
以下同様に、各層の回路パターンが順次形成され、素子形成領域に最終的な集積回路が形成される。
【００４５】
以上のように、この第１の実施形態の半導体装置では、図３の製造方法において、シリコン基板１１上に形成された酸化膜１２と素子分離層１４のＳｉＯ２を、選択的にエッチングによって除去して、位置合わせ用のマークＭを形成している。これにより、深い凹部を有するマークＭを形成することができ、このマークＭの位置を精度良く検出することができるという利点がある。
【００４６】
更に、図４の製造方法におけるゲート電極の形成工程でも、マーク領域にマークＭの深い凹部がそのまま保たれたマークＭＡが形成されるので、２層目以降の位置合わせも精度良く行うことができるという利点がある。
【００４７】
（第２の実施形態）
図５（ａ）〜（ｅ）は、本発明の第２の実施形態を示す半導体装置の製造方法の工程図であり、図３及び図４中の要素と共通の要素には共通の符号が付されている。これらの図５（ａ）〜（ｅ）における工程５Ａ〜９Ａは、図４（ａ）〜（ｄ）の工程６〜９に代えて、図３（ｅ）の工程５に引き続いて行われるものである。
【００４８】
図５（ａ）の工程５Ａにおいて、素子形成領域のみを覆うレジスト膜３０を形成する。
【００４９】
図５（ｂ）の工程６Ａにおいて、レジスト膜３０をマスクとして、素子形成領域以外の箇所の窒化膜１９をエッチングして除去する。これにより、マーク領域の表面及びマークＭの凹部内の窒化膜１９が除去され、電極材１８が表面に現れる。マーク領域の窒化膜１９を除去した後、素子形成領域のレジスト膜３０を除去する。
【００５０】
図５（ｃ）の工程７Ａにおいて、素子形成領域のゲート形成位置に、ゲート用のレジスト膜２０ｇを形成する。更に、ゲート用のレジスト膜２０ｇを用いて、ゲート形成位置以外の箇所の窒化膜１９、ゲート用の電極材１８，１７、及び酸化膜１６を、エッチングによって順次除去する。
【００５１】
これにより、素子形成領域では、ゲート用のレジスト膜２０ｇの下の部分以外の窒化膜１９、ゲート用の電極材１８，１７、及び酸化膜１６が完全に除去される。また、マーク領域では、電極材１８，１７、及び酸化膜１６が順次エッチングされるが、マークＭの深い凹部が形成されているので、エッチング時にこの凹部の壁面に、若干の電極材１８，１７によるサイドウォールが残る。
【００５２】
その後、レジスト膜２０ｇを除去する。これにより、図５（ｄ）に示すように、素子形成領域のＳＯＩ層１３の上に、ゲート酸化膜１６ｇ、ゲート電極１７ｇ，１８ｇ、及び窒化膜１９ｇによるゲート電極が形成され、マーク領域には、電極材１８，１７による薄いサイドウォールを有するマークＭＢの凹部が形成される。
【００５３】
図５（ｅ）の工程９Ａにおいて、ウエハ１０の表面に層間絶縁膜２１を形成し、この層間絶縁膜２１の表面に、次のフォトリソグラフィ工程で用いるレジスト材２２を平らに塗布する塗布処理を行う。
【００５４】
表面にレジスト材２２が塗布されたウエハ１０は、露光装置に搬送されてハロゲン光等が照射される。照射された光は、ウエハ１０に形成された各層の境界部分で反射や回折され、その反射光や回折光が光検出部で検出されてその光の強度に応じた信号が出力される。
【００５５】
図５（ｅ）のマークＭＢは、酸化膜１３とＳＯＩ層１３に対応する深い凹部で構成されているので、その境界における乱反射は他の部分に比べて大きくなる。これにより、ウエハ１０上のマークＭＢの位置が精度良く検出される。検出されたマークＭＢの位置に従って、ウエハ１０の位置が微調整され、レジスト材２２に対する露光処理用のマスクの位置が正確に合わせられる。これ以降の処理は、第１の実施形態と同様である。
【００５６】
以上のように、この第２の実施形態の製造方法では、ゲート形成工程の前に、マーク領域の表面の窒化膜１９を除去するエッチング処理を施している。これにより、ゲート形成工程において、ゲート用の電極材１８，１７をエッチングで除去するときに、マークＭの凹部に窒化膜１９によるサイドウォールが形成されず、広い底面と深い凹部を有するマークＭＢを形成することができる。これにより、２層目以降の位置合わせを精度良く行うことができるという利点がある。
【００５７】
（第３の実施形態）
図６（ａ）〜（ｄ）は、本発明の第３の実施形態を示す半導体装置の製造方法の工程図であり、図３及び図４中の要素と共通の要素には共通の符号が付されている。これらの図６（ａ）〜（ｄ）における工程６Ｂ〜９Ｂは、図４（ａ）〜（ｄ）の工程６〜９に代えて、図３（ｅ）の工程５に引き続いて行われるものである。
【００５８】
図６（ａ）の工程６Ｂにおいて、素子形成領域のゲート形成位置に、ゲート用のレジスト膜２０ｇを形成すると共に、マーク領域にはマーク用のレジスト膜２０ｍを形成する。
【００５９】
図６（ｂ）の工程７Ｂにおいて、レジスト膜２０ｇ，２０ｍを用いて、ゲート形成位置とマーク領域以外の箇所の窒化膜１９、ゲート用の電極材１８，１７、及び酸化膜１６をエッチングによって除去する。
【００６０】
図６（ｃ）の工程８Ｂにおいて、レジスト膜２０ｇ，２０ｍを除去する。これにより、ＳＯＩ層１３の上に、ゲート酸化膜１６ｇ、ゲート電極１７ｇ，１８ｇ、及び窒化膜１９ｇによるゲート電極が形成される。また、マーク領域には、酸化膜１６、電極材１７，１８、及び窒化膜１９が積層された凹部を有するマークＭＣが形成される。
【００６１】
図６（ｄ）の工程９Ｂにおいて、ウエハ１０の表面に層間絶縁膜２１を形成し、この層間絶縁膜２１の表面に、次のフォトリソグラフィ工程で用いるレジスト材２２を平らに塗布する塗布処理を行う。
【００６２】
表面にレジスト材２２が塗布されたウエハ１０は、露光装置に搬送されてハロゲン光やレーザ光が照射される。照射された光は、ウエハ１０に形成された各層の境界部分で反射や回折される。反射光や回折光は、光検出部で検出されてその光の強度に応じた信号が出力される。
【００６３】
図６（ｄ）のマークＭＣは、内部が酸化膜１６、電極材１７，１８、及び窒化膜１９で積層された深い凹部で構成されているので、その境界における乱反射は他の部分に比べて大きくなる。これにより、ウエハ１０上のマークＭＣの位置が精度良く検出される。検出されたマークＭＣの位置に基づいて、ウエハ１０の位置が微調整され、レジスト材２２に対する露光処理用のマスクの位置が正確に合わせられる。
【００６４】
以上のように、この第３の実施形態の半導体装置は、ゲート形成時に、マーク領域の酸化膜１６、電極材１７，１８、及び窒化膜１９を残すようにしている。これにより、深い凹部を有するマークＭＣを形成することができるので、２層目以降の位置合わせも精度良く行うことができるという利点がある。
【００６５】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  図１における位置合わせ用のマークＭは矩形をしているが、このマークＭの形状は任意である。また、マークＭは凹型（ネガ型）形状のものを示しているが、凸型（ポジ型）形状に形成することもできる。
【００６６】
（ｂ）  位置合わせ用のマークＭの形状、寸法、個数及び位置等について、本実施形態では特に限定していないが、適用する露光装置のマーク検出方法に合わせる必要がある。
【００６７】
（ｃ）  電極材料や絶縁膜の材料は一例であり、これに限定するものではない。また、エッチングの条件等も一例を示したものであり、これに限定するものではない。
【００６８】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、基板表面に形成された第１の絶縁層と、この第１の絶縁層上に形成された第２の絶縁層とを除去して位置合わせ用のマークを形成している。従って、深い凹部を有するマークを形成することができる。
【００６９】
第２の発明によれば、基板表面に形成された第１の酸化物層と、この第１の酸化物層上に形成された第２の酸化物層とを除去して位置合わせ用のマークを形成している。従って、深い凹部を有するマークを形成することができる。
【００７０】
第３の発明によれば、第１または第２の発明で形成したマークを有する基板上に、ゲート用の酸化膜や電極材料を形成し、第１のレジスト膜を塗布してフォトリソグラフィ処理を行うようにしている。この時、回路パターンの位置合わせ基準として、深い凹部を有するマークが用いられるので、精度良く位置合わせを行うことができる。
【００７１】
第４の発明によれば、第３の発明の処理に引き続き、第１のレジスト膜を現像してゲート電極用のレジストパターンを形成し、このレジストパターンをマスクとして、ゲート用の酸化膜や電極材料をエッチングによって除去してゲート電極を形成している。このような処理により、位置合わせ用のマークの凹部は、ほぼそのままの深さを保つことが可能になる。従って、第２のレジスト膜に対して、精度良く回路パターンの位置合わせを行うことができる。
【００７２】
第５の発明によれば、第３の発明の処理に引き続き、第１のレジスト膜を現像して第１のレジストパターンを形成し、この第１のレジストパターンをマスクとしてマーク領域の絶縁膜をエッチングによって除去している。更に、ゲート電極形成用の第２のレジストパターンを用い、ゲート用の酸化膜や電極材料をエッチングによって除去してゲート電極を形成している。このような処理により、位置合わせ用のマークの凹部は、ほぼ同様の形状を保つことが可能になる。従って、第２のレジスト膜に対して、精度良く回路パターンの位置合わせを行うことができる。
【００７３】
第６の発明によれば、第３の発明の処理に引き続き、第１のレジスト膜を現像してゲート電極とマーク領域用のレジストパターンを形成し、このレジストパターンをマスクとして、ゲート用の酸化膜や電極材料をエッチングによって除去してゲート電極を形成している。このような処理により、位置合わせ用のマークは変化せずそのままの状態に保たれるので、第１のレジスト膜に対して、精度良く回路パターンの位置合わせを行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す半導体装置の概略の構成図である。
【図２】従来の半導体装置の製造方法を示すプロセスシーケンス図である。
【図３】図１の半導体装置の概略の製造方法（その１）を示す工程図である。
【図４】図１の半導体装置の概略の製造方法（その２）を示す工程図である。
【図５】本発明の第２の実施形態を示す半導体装置の製造方法の工程図である。
【図６】本発明の第３の実施形態を示す半導体装置の製造方法の工程図である。
【符号の説明】
Ｍ，ＭＡ，ＭＢ，ＭＣ    マーク
１０    ウエハ
１１    シリコン基板
１２，１６    酸化膜
１３    ＳＯＩ層
１４    素子分離層
１５，３０    レジスト膜
１７，１８    電極材
１９    窒化膜
２０，２２    レジスト材
２１    層間絶縁膜
【図１】
0003665275.tif 000002
【図２】
0003665275.tif 000003
【図３】
0003665275.tif 000004
【図４】
0003665275.tif 000005
【図５】
0003665275.tif 000006
【図６】
0003665275.tif 000007