(57)【特許請求の範囲】
【請求項１】
複数の正規メモリセル群と、前記複数の正規メモリセル群と連続して順序付けられた少なくとも１つの予備メモリセル群と、前記複数の正規メモリセル群と各々対応するよう設けられた複数の正規メモリセル群選択線と、前記予備メモリセル群に対応して設けられた少なくとも１つの予備メモリセル群選択線と、アドレスに従って複数のアドレス選択線のいずれかを選択する正規選択手段と、予備選択信号に従って予備選択線を選択する予備選択手段と、前記複数のアドレス選択線の各々に対して、前記複数の正規メモリセル群選択線のうち対応する正規メモリセル群選択線、あるいは前記対応する正規メモリセル群選択線と連続して順序付けられた少なくとも１つの正規メモリセル群選択線又は予備メモリセル群選択線を結合する選択結合手段と、前記予備選択線に対して前記予備メモリセル群選択線を選択的に結合する予備選択結合手段と、前記選択結合手段及び予備選択結合手段に結合され、欠陥メモリセル群の置き換えを行わない場合には、前記複数の正規メモリセル群選択線が前記複数のアドレス選択線に各々結合されるとともに前記予備メモリセル群選択線が前記予備選択線に結合され、欠陥メモリセル群の置き換えを行う場合には、前記複数の正規メモリセル群のうち、欠陥メモリセル群を除いた正規メモリセル群及び予備メモリセル群に対応する複数の正規メモリセル群選択線及び予備メモリセル群選択線が、前記複数のアドレス選択線に各々結合されるよう前記選択結合手段及び予備選択結合手段を制御する選択制御手段と、前記予備選択手段によって前記予備メモリセルを選択するかどうかを示す予備選択手段選択フラグを保持するレジスタ部とを備えたことを特徴とする半導体記憶装置。
【請求項２】
前記レジスタ部は、保持された前記予備選択手段選択フラグに従って予備選択フラグ信号を出力し、前記予備選択手段は、前記予備選択フラグ信号が活性状態のとき、前記予備選択信号に従って前記予備選択線を選択し、前記予備選択フラグ信号が非活性状態のとき、前記予備選択信号にかかわらず、前記予備選択線を常に非選択状態とすることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
複数の正規メモリセル群と、前記複数の正規メモリセル群と連続して順序付けられた少なくとも１つの予備メモリセル群と、前記複数の正規メモリセル群と各々対応するよう設けられた複数の正規メモリセル群選択線と、前記予備メモリセル群に対応して設けられた少なくとも１つの予備メモリセル群選択線と、アドレスに従って複数のアドレス選択線のいずれかを選択する正規選択手段と、予備選択信号に従って予備選択線を選択する予備選択手段と、前記複数のアドレス選択線の各々に対して、前記複数の正規メモリセル群選択線のうち対応する正規メモリセル群選択線、あるいは前記対応する正規メモリセル群選択線と連続して順序付けられた少なくとも１つの正規メモリセル群選択線又は予備メモリセル群選択線を結合する選択結合手段と、前記選択結合手段に結合され、前記複数の正規メモリセル群のうち、欠陥メモリセル群を除いた正規メモリセル群又は予備メモリセル群に対応する複数の正規メモリセル群選択線又は予備メモリセル群選択線が、前記複数のアドレス選択線に各々結合されるよう前記選択結合手段を制御する選択制御手段と、前記予備選択手段によって前記予備メモリセルを選択するかどうかを示す予備選択手段選択フラグを保持するレジスタ部とを備え、
前記予備メモリセル群として、複数の予備メモリセル群を備え、前記予備メモリセル群選択線として、前記複数の予備メモリセル群に各々対応する複数の予備メモリセル群選択線を備え、前記予備選択線に対して、対応する予備メモリセル群選択線、あるいは前記対応する予備メモリセル群選択線と連続して順序付けられた予備メモリセル群選択線を結合する予備選択結合手段と、前記対応する予備メモリセル群選択線を欠陥メモリセル群の置き換えのために使用するとき、前記対応する予備メモリセル群選択線と連続して順序付けられた予備メモリセル群選択線が前記予備選択線に結合されるよう前記予備選択結合手段を制御する予備選択制御手段とをさらに備えたことを特徴とする半導体記憶装置。
【請求項４】
前記レジスタ部は、ヒューズ素子あるいは不揮発性メモリセルからなる予備選択手段選択フラグ記録手段を備え、前記予備選択手段選択フラグ記録手段に予備選択手段選択フラグを保持することを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
予備選択手段選択フラグを記憶する不揮発性メモリセルを有する構成情報メモリセル群を、前記正規メモリセル群、前記予備メモリセル群と共通のメモリセルアレイ内に設置し、前記メモリセルアレイに記憶されているデータを読み出すデータ読み出し手段と、前記データ読み出し手段によって前記構成情報メモリセル群から前記予備選択手段選択フラグが読み出され、読み出された予備選択手段選択フラグが前記レジスタ部に保持されるよう制御する読み出し制御手段とをさらに備えたことを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
電源立ち上げを検知するパワーオン検知手段をさらに備え、前記読み出し制御手段は、前記パワーオン検知手段の出力に応答して電源立ち上げ時に動作することを特徴とする請求項５記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に不揮発性メモリセルを備えた冗長救済が可能な半導体記憶装置に関するものである。
【０００２】
【従来の技術】
近年、不揮発性の半導体記憶装置であるフラッシュメモリにおいては、記憶容量の増大及び製造プロセスの微細化により歩留りの低下を招いている。この歩留り低下を抑えるために予備のメモリセルにより不良メモリセルを置き換えて冗長救済を行なう半導体記憶装置が不可欠となっている。
【０００３】
このような半導体記憶装置の例として、特開平５−１５９５９７号公報などに開示されたものなどがある。図５はこのような従来の半導体記憶装置の一構成例を模式的に示した図である。
【０００４】
図５において、正規メモリセルアレイ１０１はｎ個（ｎは正の整数）の正規ワード線ＷＬ１〜ＷＬｎとｍ個（ｍは正の整数）のビット線ＢＬ１〜ＢＬｍに接続され行列状に配置されたメモリセル（ＭＣで図示）を有しており、予備メモリセルアレイ１０２はワード線ＷＬｎ＋１とｍ個のビット線ＢＬ１〜ＢＬｍに接続したメモリセルを有している。冗長制御回路１０４内の選択回路Ｓａ１〜Ｓａｎはロウデコーダ１０３の信号線Ｒ１〜Ｒｎを各々対応するワード線ＷＬ１〜ＷＬｎ＋１にスイッチングする。制御セルＣａ１〜Ｃａｎは、図示していないが、それぞれ欠陥情報を記録するためヒューズ素子或いは不揮発性のメモリセルを有している。この制御セルＣａ１〜Ｃａｎの出力線は選択回路と隣接する制御セルとに接続されている。
【０００５】
以上のように構成された半導体記憶装置について、以下その動作を説明する。ロウデコーダ１０３は、入力された行アドレスをデコードし、その結果を信号線Ｒ１〜Ｒｎに対して出力する。選択回路Ｓａ１〜Ｓａｎは制御セルＣａ１〜Ｃａｎの出力を受けてスイッチングを行なう。ここではｉ番目（１≦ｉ≦ｎ）の選択回路Ｓａｉは制御セルＣａｉの出力が例えば“Ｌ”（Ｌｏｗレベル）のときワード線ＷＬｉを選択し、“Ｈ”（Ｈｉｇｈレベル）のときワード線ＷＬｉ＋１を選択する。制御セルＣａｉは、制御セル内にＷＬｉの欠陥情報を記録しており、この欠陥情報がＷＬｉに欠陥を持つことを示すか、またはＣａｉ−１の出力が“Ｈ”であれば“Ｈ”を出力し、それ以外では“Ｌ”を出力する。例として、ｉ番目のワード線ＷＬｉに欠陥をもつメモリセルＭＣが存在する場合、制御セルＣａｉに欠陥情報が記録され、１≦ｋ≦ｉを満たすｋについて選択回路ＳｋはＲｋに対してＷＬｋを選択し、ｉ≦ｊ≦ｎを満たすｊについて選択回路ＳｊはＲｊに対してＷＬｊ＋１を選択するように設定される。すなわち、冗長制御回路１０４は図５に示すように欠陥ワード線ＷＬｉをスキップするようにｉ番目以降の選択回路のワード線への接続をシフトさせることで冗長救済を行なっている。
【０００６】
【発明が解決しようとする課題】
しかしながら上記従来の半導体記憶装置では、予備メモリセルアレイは、正規メモリセルアレイ内の欠陥の冗長救済にしか用いることができないため、冗長救済に使用しなかった予備メモリセルは使用しないまま、チップ面積を増加させるという問題があった。また、不揮発性の半導体記憶装置の場合の書換えプログラムを格納する様な第２の正規メモリ領域が必要な場合、正規メモリセルアレイおよび予備メモリセルアレイ以外に第２の正規メモリ領域用のメモリセルアレイを設ける必要があり面積の増加を引き起こすという問題があった。
【０００７】
本発明は、上記従来の問題点を解決するもので、面積の増加なく第２の正規メモリ領域を設ける半導体記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の請求項１記載の半導体記憶装置は、複数の正規メモリセル群と、前記複数の正規メモリセル群と連続して順序付けられた少なくとも１つの予備メモリセル群と、前記複数の正規メモリセル群と各々対応するよう設けられた複数の正規メモリセル群選択線と、前記予備メモリセル群に対応して設けられた少なくとも１つの予備メモリセル群選択線と、アドレスに従って複数のアドレス選択線のいずれかを選択する正規選択手段と、予備選択信号に従って予備選択線を選択する予備選択手段と、前記複数のアドレス選択線の各々に対して、前記複数の正規メモリセル群選択線のうち対応する正規メモリセル群選択線、あるいは前記対応する正規メモリセル群選択線と連続して順序付けられた少なくとも１つの正規メモリセル群選択線又は予備メモリセル群選択線を結合する選択結合手段と、前記予備選択線に対して前記予備メモリセル群選択線を選択的に結合する予備選択結合手段と、前記選択結合手段及び予備選択結合手段に結合され、欠陥メモリセル群の置き換えを行わない場合には、前記複数の正規メモリセル群選択線が前記複数のアドレス選択線に各々結合されるとともに前記予備メモリセル群選択線が前記予備選択線に結合され、欠陥メモリセル群の置き換えを行う場合には、前記複数の正規メモリセル群のうち、欠陥メモリセル群を除いた正規メモリセル群及び予備メモリセル群に対応する複数の正規メモリセル群選択線及び予備メモリセル群選択線が、前記複数のアドレス選択線に各々結合されるよう前記選択結合手段及び予備選択結合手段を制御する選択制御手段と、前記予備選択手段によって前記予備メモリセルを選択するかどうかを示す予備選択手段選択フラグを保持するレジスタ部とを備えている。
【０００９】
この構成によって、予備メモリセル群を欠陥メモリセル群の置き換えのためにも、また、予備選択信号に従って選択し、第２の正規メモリセルとして使用するためにも用いることができる。
【００１０】
請求項２記載の発明は、請求項１記載の半導体記憶装置であって、前記レジスタ部は、保持された前記予備選択手段選択フラグに従って予備選択フラグ信号を出力し、前記予備選択手段は、前記予備選択フラグ信号が活性状態のとき、前記予備選択信号に従って前記予備選択線を選択し、前記予備選択フラグ信号が非活性状態のとき、前記予備選択信号にかかわらず、前記予備選択線を常に非選択状態とすることを特徴とする。
【００１１】
この構成によれば、レジスタ部に保持されたフラグに従って、予備メモリセル群が予備選択信号によっては選択されないよう制御することができる。
【００１２】
本発明の請求項３記載の半導体記憶装置は、複数の正規メモリセル群と、前記複数の正規メモリセル群と連続して順序付けられた少なくとも１つの予備メモリセル群と、前記複数の正規メモリセル群と各々対応するよう設けられた複数の正規メモリセル群選択線と、前記予備メモリセル群に対応して設けられた少なくとも１つの予備メモリセル群選択線と、アドレスに従って複数のアドレス選択線のいずれかを選択する正規選択手段と、予備選択信号に従って予備選択線を選択する予備選択手段と、前記複数のアドレス選択線の各々に対して、前記複数の正規メモリセル群選択線のうち対応する正規メモリセル群選択線、あるいは前記対応する正規メモリセル群選択線と連続して順序付けられた少なくとも１つの正規メモリセル群選択線又は予備メモリセル群選択線を結合する選択結合手段と、前記選択結合手段に結合され、前記複数の正規メモリセル群のうち、欠陥メモリセル群を除いた正規メモリセル群又は予備メモリセル群に対応する複数の正規メモリセル群選択線又は予備メモリセル群選択線が、前記複数のアドレス選択線に各々結合されるよう前記選択結合手段を制御する選択制御手段と、前記予備選択手段によって前記予備メモリセルを選択するかどうかを示す予備選択手段選択フラグを保持するレジスタ部とを備え、前記予備メモリセル群として、複数の予備メモリセル群を備え、前記予備メモリセル群選択線として、前記複数の予備メモリセル群に各々対応する複数の予備メモリセル群選択線を備え、前記予備選択線に対して、対応する予備メモリセル群選択線、あるいは前記対応する予備メモリセル群選択線と連続して順序付けられた予備メモリセル群選択線を結合する予備選択結合手段と、前記対応する予備メモリセル群選択線を欠陥メモリセル群の置き換えのために使用するとき、前記対応する予備メモリセル群選択線と連続して順序付けられた予備メモリセル群選択線が前記予備選択線に結合されるよう前記予備選択結合手段を制御する予備選択制御手段とをさらに備えたことを特徴とする。
【００１３】
この構成によれば、複数の予備メモリセル群の一部を欠陥メモリセル群の置き換えのために、また、他の一部を予備選択信号によって第２の正規メモリセルとして選択するために使用することができる。
【００１４】
請求項４記載の発明は、請求項１記載の半導体記憶装置において、前記レジスタ部は、ヒューズ素子あるいは不揮発性メモリセルからなる予備選択手段選択フラグ記録手段を備え、前記予備選択手段選択フラグ記録手段に予備選択手段選択フラグを保持することを特徴とする。
【００１５】
この構成によって、ヒューズ素子あるいは不揮発性メモリ素子のプログラミングによって容易に予備選択手段選択フラグを設定できる。
【００１６】
請求項５記載の発明は、請求項１記載の半導体記憶装置であって、予備選択手段選択フラグを記憶する不揮発性メモリセルを有する構成情報メモリセル群を、前記正規メモリセル群、前記予備メモリセル群と共通のメモリセルアレイ内に設置し、前記メモリセルアレイに記憶されているデータを読み出すデータ読み出し手段と、前記データ読み出し手段によって前記構成情報メモリセル群から前記予備選択手段選択フラグが読み出され、読み出された予備選択手段選択フラグが前記レジスタ部に保持されるよう制御する読み出し制御手段とをさらに備えたことを特徴とする。
【００１７】
この構成によって、予備選択手段選択フラグ情報を正規メモリセルと同じアレイ内のメモリセルに書き込むことができ、読み出し、書込みのための回路を共通に利用することができ、回路規模を縮小することができる。
【００１８】
請求項６記載の発明は、請求項５記載の半導体記憶装置であって、電源立ち上げを検知するパワーオン検知手段をさらに備え、前記読み出し制御手段は、前記パワーオン検知手段の出力に応答して電源立ち上げ時に動作することを特徴とする。
【００１９】
この構成によれば、電源を立ち上げるだけで、予備選択手段選択フラグを適切に設定することができる。
【００２０】
【発明の実施の形態】
以下、本発明の一実施の形態について、図面を参照しながら説明する。
【００２１】
図１は、本実施形態における半導体記憶装置の主要部の構成を示す図である。図１において、１は行列状に配列された複数の書き換え可能な不揮発性メモリセルからなる正規メモリブロックＢＬＫ１〜ＢＬＫｎを順次配列することにより構成された正規メモリセルアレイ、２は行列状に配列された複数の同様なメモリセルからなる予備メモリブロックＢＬＫｎ＋１〜ＢＬＫｎ＋２を順次配列することにより構成された予備メモリセルアレイ、３は入力される行アドレス内のブロックアドレス（図示せず）をデコードしてその結果を順次配列された出力信号線Ｒ１〜Ｒｎ（アドレス選択線）に対して出力するブロックデコーダ、６は予備メモリブロックを第２の正規メモリ領域として使用するか否かの予備使用フラグを保持し予備使用信号線７に出力するレジスタ部、８は予備使用信号線７から入力される予備使用信号と予備選択信号（図示せず）をデコードし、出力信号線Ｒｎ＋１（予備選択線）に対して出力する予備ブロックデコーダ、４は出力信号線Ｒ１〜Ｒｎ＋１とブロック選択信号線ＢＫＳ１〜ＢＫＳｎ＋２の接続を制御する冗長制御回路、５は冗長制御回路４を通して出力されるブロック選択信号ＢＫＳ１〜ＢＫＳｎ＋２とアドレス（図示せず）により正規メモリブロックＢＬＫ１〜ＢＬＫｎおよび予備メモリブロックＢＬＫｎ＋１〜ＢＬＫｎ＋２内のワード線を選択するブロック内ロウデコーダである。
【００２２】
冗長制御回路４において、選択回路群３３はブロックデコーダ３および予備ブロックデコーダ８の順次接続された出力信号線Ｒ１〜Ｒｎ＋１にそれぞれ接続された選択回路Ｓ１〜Ｓｎ＋１を備えており、出力信号線Ｒ１〜Ｒｎ＋１をそれぞれ対応するブロック選択信号線ＢＫＳ１〜ＢＫＳｎ＋２にスイッチングする。具体的には、各選択回路Ｓ１〜Ｓｎ＋１は、それぞれが接続される各出力信号線Ｒ１〜Ｒｎ＋１と、この出力信号線Ｒ１〜Ｒｎ＋１に対応した配列順番のブロック選択信号線またはこのブロック選択信号線に連続して配列される２つのブロック選択信号線（選択回路Ｓｎ＋１の場合、１つのブロック選択信号線）のいずれか１つとの接続をスイッチングする。例えば、Ｒｉをｉ番目の出力信号線、Ｓｉをｉ番目の選択回路、ブロック選択信号線ＢＫＳｉ、ＢＫＳｉ＋１、ＢＫＳｉ＋２をそれぞれｉ番目、ｉ＋１番目、ｉ＋２番目のブロック選択信号線とすると、選択回路Ｓｉと接続される出力信号線Ｒｉは、ブロック選択信号線ＢＫＳｉ、ＢＫＳｉ＋１、ＢＫＳｉ＋２のいずれかと接続される。制御セル群３４は、ブロックＢＬＫ１〜ＢＬＫｎ＋１の欠陥情報を保持する制御セルＣ１〜Ｃｎ＋２を備える。制御セルＣ１〜Ｃｎ＋２は選択回路Ｓ１〜Ｓｎ＋２にそれぞれ接続されているとともに、ブロック選択信号線の配列順に沿って互いに順次接続されており、３つの状態“０”、“１”、“２”のいずれかを出力して選択回路Ｓ１〜Ｓｎ＋２を制御する。
【００２３】
図２は図１に示したレジスタ部６の構成例を示す回路図であり、データを書込む手段としてヒューズ素子１３１ａを備えたものを示している。Ｐ型ＭＯＳトランジスタ１３０はソースが電源電圧ＶＤＤと接続され、ドレインがインバータ１３２の入力と接続されるとともに、ヒューズ素子１３１ａを介して接地されている。インバータ１３２の出力はＰ型ＭＯＳトランジスタ１３０のゲートに入力されるとともに、レジスタ部６の出力となる。インバータ１３２は、ヒューズ素子１３１ａが接続されている状態では、常に“１”を出力し、Ｐ型ＭＯＳトランジスタ１３０は常にオフされた状態となっている。ヒューズ素子が切断された場合には、インバータ１３２の出力は“０”となり、Ｐ型ＭＯＳトランジスタ１３０はオンとなる。
【００２４】
図３は図１に示したレジスタ部６の他の例を示す回路図であり、前記図２に示した回路において、データを書込むための手段としてヒューズ素子１３１ａの代わりに不揮発性メモリ素子１３１ｂを備えたものである。図において図２と同一符号は同一または相当する部分を示している。この回路においては、ヒューズ素子を切断する代わりに不揮発性メモリ素子１３１ｂに保持される電荷を変化させることで、このメモリ素子をオンまたはオフさせることを除けば、前記図２に示した回路と同等の構成となっている。
【００２５】
なお、レジスタ部６としては、１ビットのデータを保持し、出力できるものであれば、どのような構成のものを用いるようにしても良い。
【００２６】
以上のように構成された本実施の形態に係る半導体記憶装置の動作を以下に説明する。
【００２７】
まず、冗長救済の動作について説明する。ブロックデコーダ３は、入力された行アドレスをデコードし、その結果を信号線Ｒ１〜Ｒｎに出力する。選択回路Ｓ１〜Ｓｎは制御セルＣ１〜Ｃｎの出力を受けてブロックデコーダ３の出力Ｒ１〜Ｒｎとブロック選択信号線ＢＫＳ１〜ＢＫＳｎ＋２の接続のスイッチングを行なう。ここで、ｉ番目の選択回路Ｓｉは制御セルＣｉの出力が状態“０”の場合ブロック選択信号線ＢＫＳｉを選択し、状態“１”の場合ブロック選択信号線ＢＫＳｉ＋１を選択し、状態“２”の場合ブロック選択信号線ＢＫＳｉ＋２を選択する。制御セルＣｉに保持されているブロックＢＬＫｉの欠陥情報Ｄｉ（図示せず）は欠陥有りのときＤｉ＝“１”、欠陥無しのときＤｉ＝“０”となる。制御セルＣｉは、欠陥情報ＤｉとＤｉ＋１から（Ｄｉ、Ｄｉ＋１）＝（“０”、“０”）の場合、制御セルＣｉ−１から受けた状態をそのまま出力する。次に、（Ｄｉ、Ｄｉ＋１）＝（“１”、“０”）の場合、制御セルＣｉの出力は、制御セルＣｉ−１の出力が状態“０”のとき状態“１”となる。次に（Ｄｉ、Ｄｉ＋１）＝（“０”、“１”）の場合、制御セルＣｉの出力は、制御セルＣｉ−１の出力が状態“０”のとき状態“０”であり、制御セルＣｉ−１の出力が状態“１”のとき状態“２”となる。次に（Ｄｉ、Ｄｉ＋１）＝（“１”、“１”）の場合、制御セルＣｉの出力は、制御セルＣｉ−１の出力が状態“０”のとき“２”となる。これにより、欠陥を有するブロック選択線を飛ばすように選択回路の接続がシフトして、欠陥を有するブロック選択線を除いたブロック選択線がその配列順に、順次ブロックデコーダの出力Ｒ１〜Ｒｎと接続され、予備のブロック選択線により冗長救済が行なわれる。
【００２８】
次に予備メモリブロックを第２の正規メモリ領域として選択する動作について説明する。
【００２９】
まず、レジスタ部に保持されている予備使用フラグが“０”の場合、予備使用信号線７には“０”が出力され予備ブロックデコーダ８の出力Ｒｎ＋１は常に“０”となり、予備選択信号を予備ブロックデコーダ８に入力しても予備メモリブロックＢＬＫｎ＋１、ＢＬＫｎ＋２を選択することはできない。予備メモリブロックは、冗長救済が行なわれた場合のみ選択可能となる。たとえば、１つのブロックの冗長救済が行なわれた場合、ロウデコーダの出力信号線Ｒｎとブロック選択信号線ＢＫＳｎ＋１が選択回路Ｓｎで接続され、予備ブロックＢＬＫｎ＋１が選択可能となる。また、２つのブロックの冗長救済が行なわれた場合、ロウデコーダの出力信号線Ｒｎ−１とブロック選択信号ＢＫＳｎ＋１が選択回路Ｓｎ−１で接続され、ロウデコーダの出力信号線Ｒｎとブロック選択信号ＢＫＳｎ＋２が選択回路Ｓｎで接続され、予備ブロックＢＬＫｎ＋１、ＢＬＫｎ＋２が選択可能となる。
【００３０】
次に、レジスタ部に保持されている予備使用フラグが“１”の場合、予備使用信号線７には“１”が出力され予備ブロックデコーダ８の出力Ｒｎ＋１は予備選択信号が“０”のとき“０”、予備選択信号が“１”のとき“１”となり、予備選択信号により予備ブロックＢＬＫｎ＋１が選択可能となり、予備ブロックＢＬＫｎ＋１を第２の正規メモリ領域として書換え、読み出しが可能となる。このとき、ＢＬＫｎ＋２は冗長救済が行なわれた場合のみ選択可能で、１つのブロックの冗長救済が行なわれた場合、予備ブロックデコーダの出力信号線Ｒｎ＋１とブロック選択信号線ＢＫＳｎ＋２が選択回路Ｓｎ＋１で接続され、予備ブロックＢＬＫｎ＋２が選択可能となる。この場合、予備ブロックＢＬＫｎ＋２が第２の正規メモリ領域として選択されることになる。
【００３１】
以上のように、本実施の形態によれば、２つの予備メモリブロックを用いて２つまでの欠陥ブロックの冗長救済が可能であり、第２の正規メモリ領域が必要な場合、予備メモリブロックの１つを第２の正規メモリ領域に割り当て、１つまでの欠陥ブロックの冗長救済が可能な構成にレジスタのみで変更が可能になり、第２の正規メモリセル領域用のメモリセルアレイを設ける必要がないため面積を削減することが可能になる。レジスタの設定のみで変更が可能なため、第２の正規メモリ領域の必要な構成、不要な構成に応じた設計変更を行なう手間も必要なくなる。
【００３２】
予備使用フラグの情報は、メモリアレイ内に記憶させておくこともできる。図４はそのように構成した場合の本発明の半導体記憶装置の全体構成を示すブロック図である。
【００３３】
図４において図１と同一符号については同一または相当する部分を示している。図４において、メモリセルアレイ５１は構成情報ブロック５２と正規メモリセルアレイ１と予備メモリセルアレイ２とを備えている。構成情報ブロック５２は行列状に配列された不揮発性メモリセルを備えており、予備使用フラグを含む情報を記憶している。ブロックデコーダ３ａ及びブロック内ロウデコーダ５ａはそれぞれ図１のブロックデコーダ３、ブロック内ロウデコーダ５において、ロウアドレスをデコードすることにより構成情報ブロック５２を選択できるようにしたものである。冗長制御回路４は正規メモリセルアレイ１内の正規メモリブロックおよび予備メモリセルアレイ２内の予備メモリブロックについて冗長救済を行なう。レジスタ部１６は、図１のレジスタ部６と対応するものであるが、構成情報ブロック５２から読み出した予備使用フラグを取り込み、その後保持する構成となっている点が異なる。
【００３４】
データ読み出し手段１０はセンスアンプ回路およびカラム選択回路を備えており、メモリセルアレイ５１に記録されたデータを読み出す回路である。データ読み出し制御回路１１は、構成情報ブロック５２のデータを読み出す際の記憶装置全体の制御を行なうもので、電源立ち上げ時にパワーオン検知回路１２の出力に応答して、ブロックデコーダ３ａおよびブロック内ロウデコーダ５ａに構成情報ブロック５２内のメモリセルを選択させ、データ読み出し手段１０よりデータを取り込み、レジスタ部１６へ予備使用フラグをセットする。
【００３５】
以上のように構成された本実施の形態に係る半導体記憶装置の動作について説明する。予備使用フラグのレジスタ部１６への設定の過程は、データ読み出し制御回路１１により制御される。まず、ブロックデコーダ３ａ、ブロック内ロウデコーダ５ａ及びデータ読み出し手段１０によって構成情報ブロック５２より予備使用フラグが読み出される。次にデータ読み出し手段１０より出力された予備使用フラグはレジスタ部１６へ渡される。以降は、このレジスタ部１６に保持される予備使用フラグを用いて、図１に関して説明したのと同様に、予備ブロックデコーダ８および冗長制御回路４により予備メモリブロックを第２の正規メモリ領域として使用するか冗長救済用ブロックとして使用するかの制御が行なわれる。
【００３６】
以上のように本実施の形態によれば、予備使用フラグを記録する構成情報ブロック５２は、メモリセルアレイ５１上にあり、メモリセルアレイ５１の正規メモリ領域である正規メモリセルアレイ１と同じ回路系で制御されるため、予備使用フラグを記録するためのメモリセルに対する書込み、読み出しを行なうための回路を、メモリセルアレイ５１の書込み、読み出し回路とは別に設ける必要がなく、回路規模を縮小でき、面積の縮小が可能となる。さらにメモリセルの検査の際においても、構成情報ブロック５２は正規メモリセルアレイ１の検査と同一の工程で出来るため検査の簡素化が図れる。
【００３７】
【発明の効果】
本発明に係る半導体記憶装置によれば、予備メモリセルアレイを第２の正規メモリ領域として使用するか、冗長救済用のメモリ領域として使用するかをレジスタの設定によって変更することが可能になり、第２の正規メモリ領域が必要な場合も面積の増加がない。また、第２の正規メモリ領域が不要な場合、全てを冗長救済用もメモリ領域に割り当てられ、高歩留りを得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る半導体記憶装置の主要部の構成を示す図
【図２】本発明の一実施の形態に係る半導体記憶装置のレジスタ部の例を示す図
【図３】本発明の一実施の形態に係る半導体記憶装置のレジスタ部の他の例を示す図
【図４】本発明の一実施の形態に係る半導体記憶装置の全体構成を示すブロック図
【図５】従来の半導体記憶装置の構成を示す図
【符号の説明】
１  正規メモリセルアレイ
２  予備メモリセルアレイ
３、３ａ  ブロックデコーダ
４  冗長制御回路
５、５ａ  ブロック内ロウデコーダ
６、１６  レジスタ部
７  予備使用信号線
８  予備ブロックデコーダ
１０  データ読み出し手段
１１  データ読み出し制御回路
３３  選択回路群
３４  制御セル群
１３１ａ  ヒューズ素子
１３１ｂ  不揮発性メモリ素子
【図１】
0003680725.tif 000002
【図２】
0003680725.tif 000003
【図３】
0003680725.tif 000004
【図４】
0003680725.tif 000005
【図５】
0003680725.tif 000006