(57)【特許請求の範囲】
【請求項１】
高電位側電源に接続されているＰチャネルＭＯＳトランジスタ及び該ＰチャネルＭＯＳトランジスタと低電位側電源との間に接続されているＮチャネルＭＯＳトランジスタを含む複数のＭＯＳトランジスタで構成され、複数の入力信号に基づいて所定論理の出力信号を出力する論理回路であって、
前記複数の入力信号の内の一つの入力信号が前記複数のＭＯＳトランジスタの内の一つのＮチャネルＭＯＳトランジスタのソース又はドレインに入力され、
前記複数の入力信号の内の他の入力信号が前記複数のＭＯＳトランジスタのゲートに入力され、
前記一つの入力信号と、一つの電源とのいずれかのレベルを出力信号として出力する論理回路であり、
前記出力信号を前記高電位側電源の電圧と前記低電位側電源の電圧との範囲でフル振幅動作させる出力信号安定化回路を備えることを特徴とする論理回路。
【請求項２】
高電位側電源に接続されているＰチャネルＭＯＳトランジスタ及び該ＰチャネルＭＯＳトランジスタと低電位側電源との間に接続されているＮチャネルＭＯＳトランジスタを含む複数のＭＯＳトランジスタで構成され、ｎ個の入力信号（ｎは２以上の整数）に基づいて所定論理の出力信号を出力する論理回路であって、
前記複数の入力信号の内の一つの入力信号が前記複数のＭＯＳトランジスタの内の一つのＮチャネルＭＯＳトランジスタのソース又はドレインに入力され、
前記複数の入力信号の内の他の入力信号が前記複数のＭＯＳトランジスタのゲートに入力され、
２ｎ−２個のトランジスタで所望論理の出力信号を出力する論理回路であり、
前記出力信号を前記高電位側電源の電圧と前記低電位側電源の電圧との範囲でフル振幅動作させる出力信号安定化回路を備えることを特徴とする論理回路。
【請求項３】
高電位側電源に接続されているＰチャネルＭＯＳトランジスタ及び該ＰチャネルＭＯＳトランジスタと低電位側電源との間に接続されているＮチャネルＭＯＳトランジスタを含む複数のＭＯＳトランジスタで構成され、複数の入力信号に基づいて所定論理の出力信号を出力する論理回路であって、
前記複数の入力信号の内の一つの入力信号が前記複数のＭＯＳトランジスタの内の一つのＮチャネルＭＯＳトランジスタのソース又はドレインに入力され、
前記複数の入力信号の内の他の入力信号が前記複数のＭＯＳトランジスタのゲートに入力され、
高電位側電源及び低電位側電源が供給されるインバータ回路を使用することなく所望論理の出力信号を出力する論理回路であり、
前記出力信号を前記高電位側電源の電圧と前記低電位側電源の電圧との範囲でフル振幅動作させる出力信号安定化回路を備えることを特徴とする論理回路。
【請求項４】
前記論理回路は、所望論理の反転信号を出力する論理回路とし、
前記出力信号安定化回路は、
前記反転信号を反転させて出力するインバータ回路と、
前記インバータ回路の出力信号に基づいて前記反転信号を電源電圧レベルとするＭＯＳトランジスタと
を備えることを特徴とする請求項１、請求項２又は請求項３記載の論理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、論理回路に関するものである。
マイコンあるいはＡＳＩＣ等の半導体装置には、多数の論理回路が使用されている。近年の半導体装置の高集積化及び低消費電力化にともない、このような論理回路の素子数の削減及び低消費電力化がますます必要となっている。
【０００２】
【従来の技術】
（第一の従来例）
図１５は、ＣＭＯＳ構成の２入力ＮＯＲ回路の従来例を示す。入力信号Ａ１は、ＣＭＯＳインバータ回路１ａに入力され、そのインバータ回路１ａの出力信号であるノードＮ１は、ＣＭＯＳインバータ回路１ｂに入力される。
【０００３】
前記インバータ回路１ｂを構成するＰチャネルＭＯＳトランジスタのソースは、ＰチャネルＭＯＳトランジスタＴｒ１を介して高電位側電源Ｖｃｃに接続される。前記トランジスタＴｒ１のゲートには、入力信号Ａ２が入力される。
【０００４】
前記インバータ回路１ｂの出力信号は、出力端子Ｔｏ  から出力信号Ｘとして出力される。前記出力端子Ｔｏ  は、ＮチャネルＭＯＳトランジスタＴｒ２を介して低電位側電源Ｖｓｓに接続され、同トランジスタＴｒ２のゲートには前記入力信号Ａ２が入力される。
【０００５】
このように構成された２入力ＮＯＲ回路の動作を説明すると、入力信号Ａ１，Ａ２がともにＬレベル、すなわち「０」となると、トランジスタＴｒ１はオンされるとともに、トランジスタＴｒ２はオフされる。
【０００６】
また、ノードＮ１はＨレベルとなり、インバータ回路１ｂを構成するＰチャネルＭＯＳトランジスタはオフされるとともに、ＮチャネルＭＯＳトランジスタはオンされるため、トランジスタＴｒ１のオン動作に関わらず、出力信号ＸはＬレベルとなる。
【０００７】
入力信号Ａ１が「０」、入力信号Ａ２がＨレベル、すなわち「１」となると、トランジスタＴｒ１がオフされるともに、トランジスタＴｒ２がオンされる。また、ノードＮ１がＨレベルとなる。従って、出力信号ＸはＬレベルとなる。
【０００８】
入力信号Ａ１が「１」、入力信号Ａ２が「０」となると、トランジスタＴｒ１がオンされるとともに、トランジスタＴｒ２がオフされる。また、ノードＮ１がＬレベルとなる。従って、出力信号ＸがＨレベルとなる。
【０００９】
入力信号Ａ１，Ａ２がともに「１」となると、トランジスタＴｒ１がオフされるとともに、トランジスタＴｒ２がオンされる。また、ノードＮ１がＬレベルとなる。従って、出力信号ＸがＬレベルとなる。
【００１０】
上記のような動作により、この論理回路は図１７に示す真理値に基づく動作を行い、入力信号Ａ１の反転信号であるノードＮ１と入力信号Ａ２とのＮＯＲ論理を出力信号Ｘとして出力し、図１６に示すシンボルで表記されるＮＯＲ回路２を構成する。
【００１１】
上記のようなＮＯＲ回路２では、ＮＯＲ論理を出力するための４個のトランジスタと、入力信号Ａ１を反転させるためのインバータ回路１ａを構成する２個のトランジスタとから、計６個のトランジスタを必要とする。すなわち、入力数をｎとすれば、４ｎ−２個のトランジスタを必要とする。
（第二の従来例）
図１８は、ＣＭＯＳ構成の２入力ＮＡＮＤ回路の従来例を示す。入力信号Ａ２は、ＣＭＯＳインバータ回路１ｃに入力され、そのインバータ回路１ｃから出力端子Ｔｏ  に出力信号Ｘが出力される。
【００１２】
入力信号Ａ１は、ＣＭＯＳインバータ回路１ｄに入力され、そのインバータ回路１ｄの出力信号、すなわちノードＮ２は、ＮチャネルＭＯＳトランジスタＴｒ３及びＰチャネルＭＯＳトランジスタＴｒ４のゲートに入力される。
【００１３】
前記トランジスタＴｒ３は、前記インバータ回路１ｃを構成するＮチャネルＭＯＳトランジスタと電源Ｖｓｓとの間に介在される。前記トランジスタＴｒ４は、前記出力端子Ｔｏ  と電源Ｖｃｃとの間に介在される。
【００１４】
このように構成された２入力ＮＡＮＤ回路の動作を説明すると、入力信号Ａ１，Ａ２がともに「０」となると、ノードＮ２はＨレベルとなり、トランジスタＴｒ３がオンされるとともに、トランジスタＴｒ４がオフされる。また、インバータ回路１ｃを構成するＰチャネルＭＯＳトランジスタがオンされるとともに、ＮチャネルＭＯＳトランジスタがオフされるため、トランジスタＴｒ３のオン動作に関わらず、出力信号ＸはＨレベルとなる。
【００１５】
入力信号Ａ１が「０」、入力信号Ａ２が「１」となると、ノードＮ２がＨレベルとなり、トランジスタＴｒ３がオンされるとともに、トランジスタＴｒ４がオフされる。また、インバータ回路１ｃを構成するＰチャネルＭＯＳトランジスタがオフされるとともに、ＮチャネルＭＯＳトランジスタがオンされるため、出力信号ＸはＬレベルとなる。
【００１６】
入力信号Ａ１が「１」、入力信号Ａ２が「０」となると、ノードＮ２がＬレベルとなり、トランジスタＴｒ３がオフされるとともに、トランジスタＴｒ４がオンされる。また、インバータ回路１ｃを構成するＰチャネルＭＯＳトランジスタがオンされて、出力信号ＸがＨレベルとなる。
【００１７】
入力信号Ａ１，Ａ２がともに「１」となると、ノードＮ２がＬレベルとなり、トランジスタＴｒ３がオフされるとともに、トランジスタＴｒ４がオンされる。従って、インバータ回路１ｃの動作に関わらず、出力信号ＸがＨレベルとなる。
【００１８】
上記のような動作により、この論理回路は図２０に示す真理値に基づく動作を行い、入力信号Ａ１の反転信号であるノードＮ２と入力信号Ａ２とのＮＡＮＤ論理を出力信号Ｘとして出力し、図１９に示すシンボルで表記されるＮＡＮＤ回路３を構成する。
【００１９】
上記のようなＮＡＮＤ回路３では、ＮＡＮＤ論理を出力するための４個のトランジスタと、入力信号Ａ１を反転させるためのインバータ回路１ｄを構成する２個のトランジスタとから、計６個のトランジスタを必要とする。すなわち、入力数をｎとすれば、４ｎ−２個のトランジスタを必要とする。
（第三の従来例）
図２１は、ＣＭＯＳ構成の２ｗｉｄｅ・２ＡＮＤ・３入力・ＡＮＤ・ＯＲ・インバータ回路の従来例を示す。入力信号Ａ３は、ＣＭＯＳインバータ回路１ｅに入力され、そのインバータ回路１ｅの出力信号すなわちノードＮ３は、ＰチャネルＭＯＳトランジスタＴｒ５及びＮチャネルＭＯＳトランジスタＴｒ８のゲートに入力される。
【００２０】
入力信号Ａ２は、ＣＭＯＳインバータ回路１ｆに入力され、そのインバータ回路１ｆの出力信号すなわちノードＮ４は、インバータ回路１ｇに入力される。前記インバータ回路１ｇの出力信号は、出力端子Ｔｏ  から出力信号Ｘとして出力される。
【００２１】
前記トランジスタＴｒ５は、前記インバータ回路１ｇと電源Ｖｃｃとの間に介在される。前記トランジスタＴｒ８は、出力端子Ｔｏ  と電源Ｖｓｓとの間に介在される。入力信号Ａ１は、ＮチャネルＭＯＳトランジスタＴｒ６及びＰチャネルＭＯＳトランジスタＴｒ７のゲートに入力される。前記トランジスタＴｒ６は、前記インバータ回路１ｇと電源Ｖｓｓとの間に介在され、前記トランジスタＴｒ７は、前記トランジスタＴｒ５のドレインと、前記出力端子Ｔｏ  との間に介在される。
【００２２】
このように構成されたＡＮＤ・ＯＲ・インバータ回路４は、図２３に示す真理値に基づく動作を行う。すなわち、入力信号Ａ１，Ａ２，Ａ３がともに「０」となると、トランジスタＴｒ６がオフされるとともに、トランジスタＴｒ７がオンされる。ノードＮ３はＨレベルとなるため、トランジスタＴｒ５はオフされ、トランジスタＴｒ８はオンされる。従って、インバータ回路１ｇは不活性状態となり、トランジスタＴｒ８のオン動作により出力信号ＸはＬレベルとなる。
【００２３】
入力信号Ａ１，Ａ２，Ａ３が「１，０，０」となると、トランジスタＴｒ６がオンされるとともに、トランジスタＴｒ７がオフされる。ノードＮ３はＨレベルとなるため、トランジスタＴｒ５はオフされ、トランジスタＴｒ８はオンされる。ノードＮ４はＨレベルとなるため、インバータ回路１ｇの動作及びトランジスタＴｒ８のオン動作により、出力信号ＸはＬレベルとなる。
【００２４】
入力信号Ａ１，Ａ２，Ａ３が「０，１，０」となると、トランジスタＴｒ６がオフされるとともに、トランジスタＴｒ７がオンされる。ノードＮ３はＨレベルとなるため、トランジスタＴｒ５はオフされ、トランジスタＴｒ８はオンされる。従って、インバータ回路１ｇは不活性状態となり、トランジスタＴｒ８のオン動作により出力信号ＸはＬレベルとなる。
【００２５】
入力信号Ａ１，Ａ２，Ａ３が「１，１，０」となると、トランジスタＴｒ６がオンされるとともに、トランジスタＴｒ７がオフされる。ノードＮ３はＨレベルとなるため、トランジスタＴｒ５はオフされ、トランジスタＴｒ８はオンされる。ノードＮ４はＬレベルとなるが、トランジスタＴｒ５がオフされているため、インバータ回路１ｇは不活性状態となる。従って、トランジスタＴｒ８のオン動作により出力信号ＸはＬレベルとなる。
【００２６】
入力信号Ａ１，Ａ２，Ａ３が「０，０，１」となると、トランジスタＴｒ６がオフされるとともに、トランジスタＴｒ７がオンされる。ノードＮ３はＬレベルとなるため、トランジスタＴｒ５はオンされ、トランジスタＴｒ８はオフされる。ノードＮ４はＨレベルとなるが、トランジスタＴｒ６がオフされているため、インバータ回路１ｇは不活性状態となる。従って、トランジスタＴｒ５，Ｔｒ７のオン動作により出力信号ＸはＨレベルとなる。
【００２７】
入力信号Ａ１，Ａ２，Ａ３が「１，０，１」となると、トランジスタＴｒ６がオンされるとともに、トランジスタＴｒ７がオフされる。ノードＮ３はＬレベルとなるため、トランジスタＴｒ５はオンされ、トランジスタＴｒ８はオフされる。ノードＮ４はＨレベルとなり、トランジスタＴｒ６のオン動作及びインバータ回路１ｇの動作により、出力信号ＸはＬレベルとなる。
【００２８】
入力信号Ａ１，Ａ２，Ａ３が「０，１，１」となると、トランジスタＴｒ６がオフされるとともに、トランジスタＴｒ７がオンされる。ノードＮ３はＬレベルとなるため、トランジスタＴｒ５はオンされ、トランジスタＴｒ８はオフされる。ノードＮ４はＬレベルとなり、トランジスタＴｒ５，Ｔｒ７のオン動作及びインバータ回路１ｇの動作により、出力信号ＸはＨレベルとなる。
【００２９】
入力信号Ａ１，Ａ２，Ａ３が「１，１，１」となると、トランジスタＴｒ６がオンされるとともに、トランジスタＴｒ７がオフされる。ノードＮ３はＬレベルとなるため、トランジスタＴｒ５はオンされ、トランジスタＴｒ８はオフされる。ノードＮ４はＬレベルとなり、トランジスタＴｒ５のオン動作及びインバータ回路１ｇの動作により、出力信号ＸはＨレベルとなる。
【００３０】
上記のような動作により、この論理回路は図２３に示す真理値に基づく動作を行い、入力信号Ａ１と入力信号Ａ２の反転信号とのＡＮＤ論理信号と、入力信号Ａ３の反転信号とのＮＯＲ論理が出力信号Ｘとして出力し、図２２に示すシンボルで表記されるＡＮＤ・ＯＲ・インバータ回路４を構成する。
【００３１】
上記のようなＡＮＤ・ＯＲ・インバータ回路４では、ＡＮＤ・ＯＲ・反転論理を出力するための６個のトランジスタと、入力信号Ａ２，Ａ３を反転させるためのインバータ回路１ｅ，１ｆを構成する４個のトランジスタとから、計１０個のトランジスタを必要とする。
（第四の従来例）
図２４は、ＣＭＯＳ構成の２ｗｉｄｅ・２ＯＲ・３入力・ＯＲ・ＡＮＤ回路の従来例を示す。入力信号Ａ１は、ＣＭＯＳインバータ回路１ｈに入力され、そのインバータ回路１ｈの出力信号すなわちノードＮ５はＣＭＯＳインバータ回路１ｉに入力される。
【００３２】
前記インバータ回路１ｉの出力信号すなわちノードＮ６は、ＣＭＯＳインバータ回路１ｊを介して出力信号Ｘとして出力される。
入力信号Ａ２は、ＰチャネルＭＯＳトランジスタＴｒ９及びＮチャネルＭＯＳトランジスタＴｒ１２  のゲートに入力される。入力信号Ａ３は、ＮチャネルＭＯＳトランジスタＴｒ１０  及びＰチャネルＭＯＳトランジスタＴｒ１１  のゲートに入力される。
【００３３】
前記トランジスタＴｒ９は、インバータ回路１ｉと電源Ｖｃｃとの間に介在され、前記トランジスタＴｒ１０  は、インバータ回路１ｉと電源Ｖｓｓとの間に介在される。
【００３４】
前記トランジスタＴｒ１１  は、前記ノードＮ６と電源Ｖｃｃとの間に介在され、前記トランジスタＴｒ１２  は、ノードＮ６と前記トランジスタＴｒ１０  のドレインとの間に介在される。
【００３５】
このように構成されたＯＲ・ＡＮＤ回路は、第三の従来例と同様に、図２３に示す真理値に基づく動作を行う。すなわち、入力信号Ａ１，Ａ２，Ａ３がともに「０」となると、ノードＮ５はＨレベルとなる。トランジスタＴｒ９はオンされ、トランジスタＴｒ１２  はオフされる。また、トランジスタＴｒ１０  はオフされ、トランジスタＴｒ１１  はオンされる。
【００３６】
トランジスタＴｒ１０  がオフされているので、インバータ回路１ｉは不活性状態となり、トランジスタＴｒ１１  のオン動作に基づいて、ノードＮ６がＨレベルとなる。従って、出力信号ＸはＬレベルとなる。
【００３７】
入力信号Ａ１，Ａ２，Ａ３が「１，０，０」となると、ノードＮ５はＬレベルとなる。トランジスタＴｒ９はオンされ、トランジスタＴｒ１２  はオフされる。また、トランジスタＴｒ１０  はオフされ、トランジスタＴｒ１１  はオンされる。
【００３８】
トランジスタＴｒ１１  のオン動作及びトランジスタＴｒ９のオン動作に基づくインバータ回路１ｉの動作によりノードＮ６はＨレベルとなる。従って、出力信号ＸはＬレベルとなる。
【００３９】
入力信号Ａ１，Ａ２，Ａ３が「０，１，０」となると、ノードＮ５はＨレベルとなる。トランジスタＴｒ９はオフされ、トランジスタＴｒ１２  はオンされる。また、トランジスタＴｒ１０  はオフされ、トランジスタＴｒ１１  はオンされる。
【００４０】
トランジスタＴｒ１０  のオフ動作により、インバータ回路１ｉは不活性状態となり、トランジスタＴｒ１１  のオン動作によりノードＮ６はＨレベルとなる。従って、出力信号ＸはＬレベルとなる。
【００４１】
入力信号Ａ１，Ａ２，Ａ３が「１，１，０」となると、ノードＮ５はＬレベルとなる。トランジスタＴｒ９はオフされ、トランジスタＴｒ１２  はオンされる。また、トランジスタＴｒ１０  はオフされ、トランジスタＴｒ１１  はオンされる。
【００４２】
トランジスタＴｒ９のオフ動作により、インバータ回路１ｉは不活性状態となり、トランジスタＴｒ１１  のオン動作によりノードＮ６はＨレベルとなる。従って、出力信号ＸはＬレベルとなる。
【００４３】
入力信号Ａ１，Ａ２，Ａ３が「０，０，１」となると、ノードＮ５はＨレベルとなる。トランジスタＴｒ９はオンされ、トランジスタＴｒ１２  はオフされる。また、トランジスタＴｒ１０  はオンされ、トランジスタＴｒ１１  はオフされる。
【００４４】
トランジスタＴｒ１０  のオン動作により、インバータ回路１ｉは活性化され、ノードＮ６はＬレベルとなる。従って、出力信号ＸはＨレベルとなる。
入力信号Ａ１，Ａ２，Ａ３が「１，０，１」となると、ノードＮ５はＬレベルとなる。トランジスタＴｒ９はオンされ、トランジスタＴｒ１２  はオフされる。また、トランジスタＴｒ１０  はオンされ、トランジスタＴｒ１１  はオフされる。
【００４５】
トランジスタＴｒ９のオン動作により、インバータ回路１ｉは活性化され、ノードＮ６はＨレベルとなる。従って、出力信号ＸはＬレベルとなる。
入力信号Ａ１，Ａ２，Ａ３が「０，１，１」となると、ノードＮ５はＨレベルとなる。トランジスタＴｒ９はオフされ、トランジスタＴｒ１２  はオンされる。また、トランジスタＴｒ１０  はオンされ、トランジスタＴｒ１１  はオフされる。
【００４６】
トランジスタＴｒ１０  のオン動作により、インバータ回路１ｉは活性化され、ノードＮ６はＬレベルとなる。従って、出力信号ＸはＨレベルとなる。
入力信号Ａ１，Ａ２，Ａ３がともに「１」となると、ノードＮ５はＬレベルとなる。トランジスタＴｒ９はオフされ、トランジスタＴｒ１２  はオンされる。また、トランジスタＴｒ１０  はオンされ、トランジスタＴｒ１１  はオフされる。
【００４７】
トランジスタＴｒ９のオフ動作により、インバータ回路１ｉは不活性状態となり、トランジスタＴｒ１２  ，Ｔｒ１０  のオン動作によりノードＮ６はＬレベルとなる。従って、出力信号ＸはＨレベルとなる。
【００４８】
上記のような動作により、この論理回路は第三の従来例と同様に図２３に示す真理値に基づく動作を行い、入力信号Ａ１の反転信号と入力信号Ａ２とのＯＲ論理信号と、入力信号Ａ３とのＡＮＤ論理を出力信号Ｘとして出力し、図２５に示すシンボルで表記されるＯＲ・ＡＮＤ回路５を構成する。
【００４９】
上記のようなＯＲ・ＡＮＤ回路５では、ＯＲ・ＡＮＤ論理を出力するための８個のトランジスタと、入力信号Ａ１を反転させるためのインバータ回路１ｈを構成する２個のトランジスタとから、計１０個のトランジスタを必要とする。
（第五の従来例）
図２６は、ＣＭＯＳ構成の２ｗｉｄｅ・２ＡＮＤ・３入力・ＡＮＤ・ＯＲ回路の従来例を示す。入力信号Ａ１は、ＣＭＯＳインバータ回路１ｋに入力され、そのインバータ回路１ｋの出力信号すなわちノードＮ７はＣＭＯＳインバータ回路１ｍに入力される。
【００５０】
前記インバータ回路１ｍの出力信号すなわちノードＮ８は、ＣＭＯＳインバータ回路１ｎを介して出力信号Ｘとして出力される。
入力信号Ａ３は、ＰチャネルＭＯＳトランジスタＴｒ１３  及びＮチャネルＭＯＳトランジスタＴｒ１６  のゲートに入力される。入力信号Ａ２は、ＮチャネルＭＯＳトランジスタＴｒ１４  及びＰチャネルＭＯＳトランジスタＴｒ１５  のゲートに入力される。
【００５１】
前記トランジスタＴｒ１３  は、インバータ回路１ｍと電源Ｖｃｃとの間に介在され、前記トランジスタＴｒ１４  は、インバータ回路１ｍと電源Ｖｓｓとの間に介在される。
【００５２】
前記トランジスタＴｒ１５  は、ノードＮ８と前記トランジスタＴｒ１３  のドレインとの間に介在され、前記トランジスタＴｒ１６  は、ノードＮ８と電源Ｖｓｓとの間に介在される。
【００５３】
このように構成されたＡＮＤ・ＯＲ回路は、図２８に示す真理値に基づく動作を行う。すなわち、入力信号Ａ１，Ａ２，Ａ３がともに「０」となると、ノードＮ７はＨレベルとなる。トランジスタＴｒ１３  はオンされ、トランジスタＴｒ１６  はオフされる。また、トランジスタＴｒ１４  はオフされ、トランジスタＴｒ１５  はオンされる。
【００５４】
トランジスタＴｒ１４  がオフされているので、インバータ回路１ｍは不活性状態となり、トランジスタＴｒ１３  ，Ｔｒ１５  のオン動作に基づいて、ノードＮ８がＨレベルとなる。従って、出力信号ＸはＬレベルとなる。
【００５５】
入力信号Ａ１，Ａ２，Ａ３が「１，０，０」となると、ノードＮ７はＬレベルとなる。トランジスタＴｒ１３  はオンされ、トランジスタＴｒ１６  はオフされる。また、トランジスタＴｒ１４  はオフされ、トランジスタＴｒ１５  はオンされる。
【００５６】
トランジスタＴｒ１５  のオン動作及びトランジスタＴｒ１３  のオン動作に基づくインバータ回路１ｍの動作によりノードＮ８はＨレベルとなる。従って、出力信号ＸはＬレベルとなる。
【００５７】
入力信号Ａ１，Ａ２，Ａ３が「０，１，０」となると、ノードＮ７はＨレベルとなる。トランジスタＴｒ１３  はオンされ、トランジスタＴｒ１６  はオフされる。また、トランジスタＴｒ１４  はオンされ、トランジスタＴｒ１５  はオフされる。
【００５８】
トランジスタＴｒ１４  のオン動作により、インバータ回路１ｍは活性状態となり、ノードＮ８はＬレベルとなる。従って、出力信号ＸはＨレベルとなる。
入力信号Ａ１，Ａ２，Ａ３が「１，１，０」となると、ノードＮ７はＬレベルとなる。トランジスタＴｒ１３  はオンされ、トランジスタＴｒ１６  はオフされる。また、トランジスタＴｒ１４  はオンされ、トランジスタＴｒ１５  はオフされる。
【００５９】
トランジスタＴｒ１３  のオン動作により、インバータ回路１ｍは活性状態となり、ノードＮ８はＨレベルとなる。従って、出力信号ＸはＬレベルとなる。
入力信号Ａ１，Ａ２，Ａ３が「０，０，１」となると、ノードＮ７はＨレベルとなる。トランジスタＴｒ１３  はオフされ、トランジスタＴｒ１６  はオンされる。また、トランジスタＴｒ１４  はオフされ、トランジスタＴｒ１５  はオンされる。
【００６０】
トランジスタＴｒ１４  のオフ動作により、インバータ回路１ｍは不活性状態となり、トランジスタＴｒ１６  のオン動作によりノードＮ８はＬレベルとなる。従って、出力信号ＸはＨレベルとなる。
【００６１】
入力信号Ａ１，Ａ２，Ａ３が「１，０，１」となると、ノードＮ７はＬレベルとなる。トランジスタＴｒ１３  はオフされ、トランジスタＴｒ１６  はオンされる。また、トランジスタＴｒ１４  はオフされ、トランジスタＴｒ１５  はオンされる。
【００６２】
トランジスタＴｒ１３  のオフ動作により、インバータ回路１ｍは不活性化され、トランジスタＴｒ１６  のオン動作によりノードＮ８はＬレベルとなる。従って、出力信号ＸはＨレベルとなる。
【００６３】
入力信号Ａ１，Ａ２，Ａ３が「０，１，１」となると、ノードＮ７はＨレベルとなる。トランジスタＴｒ１３  はオフされ、トランジスタＴｒ１６  はオンされる。また、トランジスタＴｒ１４  はオンされ、トランジスタＴｒ１５  はオフされる。
【００６４】
トランジスタＴｒ１４  のオン動作により、インバータ回路１ｍは活性化され、かつトランジスタＴｒ１６  がオンされて、ノードＮ８はＬレベルとなる。従って、出力信号ＸはＨレベルとなる。
【００６５】
入力信号Ａ１，Ａ２，Ａ３がともに「１」となると、ノードＮ７はＬレベルとなる。トランジスタＴｒ１３  はオフされ、トランジスタＴｒ１６  はオンされる。また、トランジスタＴｒ１４  はオンされ、トランジスタＴｒ１５  はオフされる。
【００６６】
トランジスタＴｒ１３  のオフ動作により、インバータ回路１ｍは不活性状態となり、トランジスタＴｒ１６  のオン動作によりノードＮ８はＬレベルとなる。従って、出力信号ＸはＨレベルとなる。
【００６７】
上記のような動作により、この論理回路は図２８に示す真理値に基づく動作を行い、入力信号Ａ１の反転信号と入力信号Ａ２とのＡＮＤ論理信号と、入力信号Ａ３とのＯＲ論理を出力信号Ｘとして出力し、図２７に示すシンボルで表記される２ｗｉｄｅ・２ＡＮＤ・３入力・ＡＮＤ・ＯＲ回路６を構成する。
【００６８】
上記のようなＡＮＤ・ＯＲ回路６では、ＡＮＤ・ＯＲ論理を出力するための８個のトランジスタと、入力信号Ａ１を反転させるためのインバータ回路１ｋを構成する２個のトランジスタとから、計１０個のトランジスタを必要とする。
（第六の従来例）
図２９は、ＣＭＯＳ構成の２ｗｉｄｅ・２ＯＲ・３入力・ＯＲ・ＡＮＤ・インバータ回路の従来例を示す。入力信号Ａ１は、ＰチャネルＭＯＳトランジスタＴｒ１７  及びＮチャネルＭＯＳトランジスタＴｒ２０  のゲートに入力される。
【００６９】
入力信号Ａ２は、ＣＭＯＳインバータ回路１ｐに入力され、そのインバータ回路１ｐの出力信号すなわちノードＮ９はＣＭＯＳインバータ回路１ｒに入力される。前記インバータ回路１ｒの出力信号は、出力信号Ｘとして出力される。
【００７０】
入力信号Ａ３は、ＣＭＯＳインバータ回路１ｑに入力され、そのインバータ回路１ｑの出力信号すなわちノードＮ１０は、ＰチャネルＭＯＳトランジスタＴｒ１９  及びＮチャネルＭＯＳトランジスタＴｒ１８  のゲートに入力される。
【００７１】
前記トランジスタＴｒ１７  は、インバータ回路１ｒと電源Ｖｃｃとの間に介在され、前記トランジスタＴｒ１８  は、インバータ回路１ｒと電源Ｖｓｓとの間に介在される。
【００７２】
前記トランジスタＴｒ１９  は、電源Ｖｃｃと前記インバータ回路１ｒの出力端子との間に介在され、前記トランジスタＴｒ２０  は、インバータ回路１ｒの出力端子と前記トランジスタＴｒ１８  のドレインとの間に介在される。
【００７３】
このように構成されたＯＲ・ＡＮＤ・インバータ回路７は、前記第五の従来例と同様に、図２８に示す真理値に基づく動作を行う。すなわち、入力信号Ａ１，Ａ２，Ａ３がともに「０」となると、ノードＮ９，Ｎ１０はＨレベルとなる。トランジスタＴｒ１７  はオンされ、トランジスタＴｒ２０  はオフされる。また、トランジスタＴｒ１８  はオンされ、トランジスタＴｒ１９  はオフされる。
【００７４】
トランジスタＴｒ１８  がオンされているので、インバータ回路１ｒは活性状態となる。従って、出力信号ＸはＬレベルとなる。
入力信号Ａ１，Ａ２，Ａ３が「１，０，０」となると、ノードＮ９，Ｎ１０はＨレベルとなる。トランジスタＴｒ１７  はオフされ、トランジスタＴｒ２０  はオンされる。また、トランジスタＴｒ１８  はオンされ、トランジスタＴｒ１９  はオフされる。
【００７５】
トランジスタＴｒ１８  のオン動作によりインバータ回路１ｒが活性状態となり、かつトランジスタＴｒ２０  のオン動作により、出力信号ＸはＬレベルとなる。
入力信号Ａ１，Ａ２，Ａ３が「０，１，０」となると、ノードＮ９はＬレベル、ノードＮ１０はＨレベルとなる。トランジスタＴｒ１７  はオンされ、トランジスタＴｒ２０  はオフされる。また、トランジスタＴｒ１８  はオンされ、トランジスタＴｒ１９  はオフされる。
【００７６】
トランジスタＴｒ１７  のオン動作により、インバータ回路１ｒは活性状態となり、出力信号ＸはＨレベルとなる。
入力信号Ａ１，Ａ２，Ａ３が「１，１，０」となると、ノードＮ９はＬレベルとなり、ノードＮ１０はＨレベルとなる。トランジスタＴｒ１７  はオフされ、トランジスタＴｒ２０  はオンされる。また、トランジスタＴｒ１８  はオンされ、トランジスタＴｒ１９  はオフされる。
【００７７】
トランジスタＴｒ１７  のオフ動作により、インバータ回路１ｍは不活性状態となり、トランジスタＴｒ１８  ，Ｔｒ２０  のオン動作により出力信号ＸはＬレベルとなる。
【００７８】
入力信号Ａ１，Ａ２，Ａ３が「０，０，１」となると、ノードＮ９はＨレベルとなり、ノードＮ１０はＬレベルとなる。トランジスタＴｒ１７  はオンされ、トランジスタＴｒ２０  はオフされる。また、トランジスタＴｒ１８  はオフされ、トランジスタＴｒ１９  はオンされる。
【００７９】
トランジスタＴｒ１８  のオフ動作により、インバータ回路１ｒは不活性状態となり、トランジスタＴｒ１９  のオン動作により、出力信号ＸはＨレベルとなる。
入力信号Ａ１，Ａ２，Ａ３が「１，０，１」となると、ノードＮ９はＨレベルとなり、ノードＮ１０はＬレベルとなる。トランジスタＴｒ１７  はオフされ、トランジスタＴｒ２０  はオンされる。また、トランジスタＴｒ１８  はオフされ、トランジスタＴｒ１９  はオンされる。
【００８０】
トランジスタＴｒ１８  のオフ動作により、インバータ回路１ｒは不活性化され、トランジスタＴｒ１９  のオン動作により出力信号ＸはＨレベルとなる。
入力信号Ａ１，Ａ２，Ａ３が「０，１，１」となると、ノードＮ９，Ｎ１０はＬレベルとなる。トランジスタＴｒ１７  はオンされ、トランジスタＴｒ２０  はオフされる。また、トランジスタＴｒ１８  はオフされ、トランジスタＴｒ１９  はオンされる。
【００８１】
トランジスタＴｒ１７  のオン動作により、インバータ回路１ｒは活性化され、かつトランジスタＴｒ１９  のオン動作により出力信号ＸはＨレベルとなる。
入力信号Ａ１，Ａ２，Ａ３がともに「１」となると、ノードＮ９，Ｎ１０はＬレベルとなる。トランジスタＴｒ１７  はオフされ、トランジスタＴｒ２０  はオンされる。また、トランジスタＴｒ１８  はオフされ、トランジスタＴｒ１９  はオンされる。
【００８２】
トランジスタＴｒ１７  のオフ動作により、インバータ回路１ｒは不活性状態となり、トランジスタＴｒ１９  のオン動作により、出力信号ＸはＨレベルとなる。
上記のような動作により、この論理回路は前記第五の従来例と同様に、図２８に示す真理値に基づく動作を行い、入力信号Ａ１と入力信号Ａ２の反転信号とのＯＲ論理信号と、入力信号Ａ３の反転信号とのＡＮＤ論理を反転させて、出力信号Ｘとして出力し、図３０に示すシンボルで表記される２ｗｉｄｅ・２ＯＲ・３入力・ＯＲ・ＡＮＤ・インバータ回路７を構成する。
【００８３】
上記のようなＯＲ・ＡＮＤ・インバータ回路７では、ＯＲ・ＡＮＤ・反転論理を出力するための６個のトランジスタと、入力信号Ａ２，Ａ３を反転させるためのインバータ回路１ｐ，１ｑを構成する４個のトランジスタとから、計１０個のトランジスタを必要とする。
（第七の従来例）
図３１は、ＣＭＯＳ構成の３入力ＡＮＤ回路の従来例を示す。入力信号Ａ１は、ＣＭＯＳインバータ回路１ｓに入力され、そのインバータ回路１ｓの出力信号であるノードＮ１１は、ＮチャネルＭＯＳトランジスタＴｒ２４  及びＰチャネルＭＯＳトランジスタＴｒ２６  のゲートに入力される。
【００８４】
入力信号Ａ２は、ＮチャネルＭＯＳトランジスタＴｒ２３  及びＰチャネルＭＯＳトランジスタＴｒ２５  のゲートに入力される。
入力信号Ａ３は、ＰチャネルＭＯＳトランジスタＴｒ２１  及びＮチャネルＭＯＳトランジスタＴｒ２２  のゲートに入力される。
【００８５】
前記トランジスタＴｒ２１  のソースは、電源Ｖｃｃに接続され、ドレインはノードＮ１２に接続される。
前記トランジスタＴｒ２２  のドレインは、前記ノードＮ１２に接続され、ソースは前記トランジスタＴｒ２３  のドレインに接続される。前記トランジスタＴｒ２３  のソースは、前記トランジスタＴｒ２４  のドレインに接続され、同トランジスタＴｒ２４  のソースは電源Ｖｓｓに接続される。
【００８６】
前記トランジスタＴｒ２５  のソースは、電源Ｖｃｃに接続され、ドレインはノードＮ１２に接続される。前記トランジスタＴｒ２６  のソースは、電源Ｖｃｃに接続され、ドレインはノードＮ１２に接続される。
【００８７】
前記ノードＮ１２は、ＣＭＯＳインバータ回路１ｔに入力され、そのインバータ回路１ｔから出力信号Ｘが出力される。
このように構成されたＡＮＤ回路８は、図３３に示す真理値に基づく動作を行う。すなわち、入力信号Ａ１，Ａ２，Ａ３がともに「０」となると、ノードＮ１１はＨレベルとなる。トランジスタＴｒ２４  はオンされ、トランジスタＴｒ２６  はオフされる。トランジスタＴｒ２３  はオフされ、トランジスタＴｒ２５  はオンされる。また、トランジスタＴｒ２１  はオンされ、トランジスタＴｒ２２  はオフされる。従って、ノードＮ１２はＨレベルとなり、出力信号ＸはＬレベルとなる。
【００８８】
入力信号Ａ１，Ａ２，Ａ３が「１，０，０」となると、ノードＮ１１はＬレベルとなる。トランジスタＴｒ２４  はオフされ、トランジスタＴｒ２６  はオンされる。トランジスタＴｒ２３  はオフされ、トランジスタＴｒ２５  はオンされる。また、トランジスタＴｒ２１  はオンされ、トランジスタＴｒ２２  はオフされる。従って、ノードＮ１２はＨレベルとなり、出力信号ＸはＬレベルとなる。
【００８９】
入力信号Ａ１，Ａ２，Ａ３が「０，１，０」となると、ノードＮ１１はＨレベルとなる。トランジスタＴｒ２４  はオンされ、トランジスタＴｒ２６  はオフされる。トランジスタＴｒ２３  はオンされ、トランジスタＴｒ２５  はオフされる。また、トランジスタＴｒ２１  はオンされ、トランジスタＴｒ２２  はオフされる。従って、ノードＮ１２はＨレベルとなり、出力信号ＸはＬレベルとなる。
【００９０】
入力信号Ａ１，Ａ２，Ａ３が「１，１，０」となると、ノードＮ１１はＬレベルとなる。トランジスタＴｒ２４  はオフされ、トランジスタＴｒ２６  はオンされる。トランジスタＴｒ２３  はオンされ、トランジスタＴｒ２５  はオフされる。また、トランジスタＴｒ２１  はオンされ、トランジスタＴｒ２２  はオフされる。従って、ノードＮ１２はＨレベルとなり、出力信号ＸはＬレベルとなる。
【００９１】
入力信号Ａ１，Ａ２，Ａ３が「０，０，１」となると、ノードＮ１１はＨレベルとなる。トランジスタＴｒ２４  はオンされ、トランジスタＴｒ２６  はオフされる。トランジスタＴｒ２３  はオフされ、トランジスタＴｒ２５  はオンされる。また、トランジスタＴｒ２１  はオフされ、トランジスタＴｒ２２  はオンされる。従って、ノードＮ１２はＨレベルとなり、出力信号ＸはＬレベルとなる。
【００９２】
入力信号Ａ１，Ａ２，Ａ３が「１，０，１」となると、ノードＮ１１はＬレベルとなる。トランジスタＴｒ２４  はオフされ、トランジスタＴｒ２６  はオンされる。トランジスタＴｒ２３  はオフされ、トランジスタＴｒ２５  はオンされる。また、トランジスタＴｒ２１  はオフされ、トランジスタＴｒ２２  はオンされる。従って、ノードＮ１２はＨレベルとなり、出力信号ＸはＬレベルとなる。
【００９３】
入力信号Ａ１，Ａ２，Ａ３が「０，１，１」となると、ノードＮ１１はＨレベルとなる。トランジスタＴｒ２４  はオンされ、トランジスタＴｒ２６  はオフされる。トランジスタＴｒ２３  はオンされ、トランジスタＴｒ２５  はオフされる。また、トランジスタＴｒ２１  はオフされ、トランジスタＴｒ２２  はオンされる。従って、ノードＮ１２はＬレベルとなり、出力信号ＸはＨレベルとなる。
【００９４】
入力信号Ａ１，Ａ２，Ａ３がともに「１」となると、ノードＮ１１はＬレベルとなる。トランジスタＴｒ２４  はオフされ、トランジスタＴｒ２６  はオンされる。トランジスタＴｒ２３  はオンされ、トランジスタＴｒ２５  はオフされる。また、トランジスタＴｒ２１  はオフされ、トランジスタＴｒ２２  はオンされる。従って、ノードＮ１２はＨレベルとなり、出力信号ＸはＬレベルとなる。
【００９５】
上記のような動作により、この論理回路は図３３に示す真理値に基づく動作を行い、入力信号Ａ１の反転信号及び入力信号Ａ２，Ａ３のＡＮＤ論理信号を出力信号Ｘとして出力し、図３２に示すシンボルで表記される３入力ＡＮＤ回路８を構成する。
【００９６】
上記のようなＡＮＤ回路８では、ＡＮＤ論理を出力するための８個のトランジスタと、入力信号Ａ１を反転させるためのインバータ回路１ｓを構成する２個のトランジスタとから、計１０個のトランジスタを必要とする。
（第八の従来例）
図３４は、ＣＭＯＳ構成の３入力ＮＯＲ回路の従来例を示す。入力信号Ａ１は、ＰチャネルＭＯＳトランジスタＴｒ２７  及びＮチャネルＭＯＳトランジスタＴｒ３２  のゲートに入力される。
【００９７】
入力信号Ａ２は、ＣＭＯＳインバータ回路１ｖに入力され、その出力信号であるノードＮ１３は、ＰチャネルＭＯＳトランジスタＴｒ２９  及びＮチャネルＭＯＳトランジスタＴｒ３０  のゲートに入力される。
【００９８】
入力信号Ａ３は、ＣＭＯＳインバータ回路１ｕに入力され、その出力信号であるノードＮ１４は、ＰチャネルＭＯＳトランジスタＴｒ２８  及びＮチャネルＭＯＳトランジスタＴｒ３１  のゲートに入力される。
【００９９】
前記トランジスタＴｒ２７  のソースは、電源Ｖｃｃに接続され、ドレインは前記トランジスタＴｒ２８  のソースに接続される。前記トランジスタＴｒ２８  のドレインは、前記トランジスタＴｒ２９  のソースに接続され、そのトランジスタＴｒ２９  のドレインは、前記トランジスタＴｒ３０  のドレインに接続される。前記トランジスタＴｒ３０  のソースは電源Ｖｓｓに接続される。
前記トランジスタＴｒ３１  のドレインは、前記トランジスタＴｒ２９  ，Ｔｒ３０  のドレインに接続され、トランジスタＴｒ３１  のソースは電源Ｖｓｓに接続される。前記トランジスタＴｒ３２  のドレインは、前記トランジスタＴｒ２９  ，Ｔｒ３０  のドレインに接続され、トランジスタＴｒ３２  のソースは電源Ｖｓｓに接続される。
【０１００】
このように構成されたＮＯＲ回路９は、前記第七の従来例と同様に、図３３に示す真理値に基づく動作を行う。すなわち、入力信号Ａ１，Ａ２，Ａ３がともに「０」となると、ノードＮ１３，１４はＨレベルとなる。トランジスタＴｒ２７  はオンされ、トランジスタＴｒ３２  はオフされる。
【０１０１】
トランジスタＴｒ３０  はオンされ、トランジスタＴｒ２９  はオフされる。トランジスタＴｒ２８  はオフされ、トランジスタＴｒ３１  はオンされる。従って、出力信号ＸはＬレベルとなる。
【０１０２】
入力信号Ａ１，Ａ２，Ａ３が「１，０，０」となると、ノードＮ１３，１４はＨレベルとなる。トランジスタＴｒ２７  はオフされ、トランジスタＴｒ３２  はオンされる。
【０１０３】
トランジスタＴｒ３０  はオンされ、トランジスタＴｒ２９  はオフされる。トランジスタＴｒ２８  はオフされ、トランジスタＴｒ３１  はオンされる。従って、出力信号ＸはＬレベルとなる。
【０１０４】
入力信号Ａ１，Ａ２，Ａ３が「０，１，０」となると、ノードＮ１３はＬレベル、ノードＮ１４はＨレベルとなる。トランジスタＴｒ２７  はオンされ、トランジスタＴｒ３２  はオフされる。
【０１０５】
トランジスタＴｒ３０  はオフされ、トランジスタＴｒ２９  はオンされる。トランジスタＴｒ２８  はオフされ、トランジスタＴｒ３１  はオンされる。従って、出力信号ＸはＬレベルとなる。
【０１０６】
入力信号Ａ１，Ａ２，Ａ３が「１，１，０」となると、ノードＮ１３はＬレベル、ノードＮ１４はＨレベルとなる。トランジスタＴｒ２７  はオフされ、トランジスタＴｒ３２  はオンされる。
【０１０７】
トランジスタＴｒ３０  はオフされ、トランジスタＴｒ２９  はオンされる。トランジスタＴｒ２８  はオフされ、トランジスタＴｒ３１  はオンされる。従って、出力信号ＸはＬレベルとなる。
【０１０８】
入力信号Ａ１，Ａ２，Ａ３が「０，０，１」となると、ノードＮ１３はＨレベル、ノードＮ１４はＬレベルとなる。トランジスタＴｒ２７  はオンされ、トランジスタＴｒ３２  はオフされる。
【０１０９】
トランジスタＴｒ３０  はオンされ、トランジスタＴｒ２９  はオフされる。トランジスタＴｒ２８  はオンされ、トランジスタＴｒ３１  はオフされる。従って、出力信号ＸはＬレベルとなる。
【０１１０】
入力信号Ａ１，Ａ２，Ａ３が「１，０，１」となると、ノードＮ１３はＨレベル、ノードＮ１４はＬレベルとなる。トランジスタＴｒ２７  はオフされ、トランジスタＴｒ３２  はオンされる。
【０１１１】
トランジスタＴｒ３０  はオンされ、トランジスタＴｒ２９  はオフされる。トランジスタＴｒ２８  はオンされ、トランジスタＴｒ３１  はオフされる。従って、出力信号ＸはＬレベルとなる。
【０１１２】
入力信号Ａ１，Ａ２，Ａ３が「０，１，１」となると、ノードＮ１３，１４はＬレベルとなる。トランジスタＴｒ２７  はオンされ、トランジスタＴｒ３２  はオフされる。
【０１１３】
トランジスタＴｒ３０  はオフされ、トランジスタＴｒ２９  はオンされる。トランジスタＴｒ２８  はオンされ、トランジスタＴｒ３１  はオフされる。従って、出力信号ＸはＨレベルとなる。
【０１１４】
入力信号Ａ１，Ａ２，Ａ３がともに「１」となると、ノードＮ１３，１４はＬレベルとなる。トランジスタＴｒ２７  はオフされ、トランジスタＴｒ３２  はオンされる。
【０１１５】
トランジスタＴｒ３０  はオフされ、トランジスタＴｒ２９  はオンされる。トランジスタＴｒ２８  はオンされ、トランジスタＴｒ３１  はオフされる。従って、出力信号ＸはＬレベルとなる。
【０１１６】
上記のような動作により、この論理回路は図３３に示す真理値に基づく動作を行い、入力信号Ａ２，Ａ３の反転信号及び入力信号Ａ１のＮＯＲ論理信号を出力信号Ｘとして出力し、図３５に示すシンボルで表記される３入力ＮＯＲ回路９を構成する。
【０１１７】
上記のようなＮＯＲ回路９では、ＮＯＲ論理を出力するための６個のトランジスタと、入力信号Ａ２，Ａ３を反転させるためのインバータ回路１ｖ，１ｕを構成する４個のトランジスタとから、計１０個のトランジスタを必要とする。
（第九の従来例）
図３６は、ＣＭＯＳ構成の３入力ＯＲ回路の従来例を示す。入力信号Ａ１は、インバータ回路１ｗに入力され、そのインバータ回路１ｗの出力信号であるノードＮ１５は、ＰチャネルＭＯＳトランジスタＴｒ３５  及びＮチャネルＭＯＳトランジスタＴｒ３６  のゲートに入力される。
【０１１８】
入力信号Ａ２は、ＰチャネルＭＯＳトランジスタＴｒ３４  及びＮチャネルＭＯＳトランジスタＴｒ３７  のゲートに入力される。
入力信号Ａ３は、ＰチャネルＭＯＳトランジスタＴｒ３３  及びＮチャネルＭＯＳトランジスタＴｒ３８  のゲートに入力される。
【０１１９】
前記トランジスタＴｒ３３  のソースは、電源Ｖｃｃに接続され、ドレインは前記トランジスタＴｒ３４  のソースに接続される。前記トランジスタＴｒ３４  のドレインは、前記トランジスタＴｒ３５  のソースに接続され、そのトランジスタＴｒ３５  のドレインは、前記トランジスタＴｒ３６  のドレインすなわちノードＮ１６に接続される。前記トランジスタＴｒ３６  のソースは電源Ｖｓｓに接続される。
【０１２０】
前記トランジスタＴｒ３７  ，Ｔｒ３８  のドレインは、ノードＮ１６に接続され、同トランジスタＴｒ３７  ，Ｔｒ３８  のソースは電源Ｖｓｓに接続される。ノードＮ１６は、ＣＭＯＳインバータ回路１ｘに入力され、そのインバータ回路１ｘから出力信号Ｘが出力される。
【０１２１】
このように構成されたＯＲ回路１０は、図３８に示す真理値に基づく動作を行う。すなわち、入力信号Ａ１，Ａ２，Ａ３がともに「０」となると、ノードＮ１５はＨレベルとなる。トランジスタＴｒ３６  はオンされ、トランジスタＴｒ３５  はオフされる。
【０１２２】
トランジスタＴｒ３４  はオンされ、トランジスタＴｒ３７  はオフされる。トランジスタＴｒ３３  はオンされ、トランジスタＴｒ３８  はオフされる。従って、ノードＮ１６はＬレベルとなり、出力信号ＸはＨレベルとなる。
【０１２３】
入力信号Ａ１，Ａ２，Ａ３が「１，０，０」となると、ノードＮ１５はＬレベルとなる。トランジスタＴｒ３６  はオフされ、トランジスタＴｒ３５  はオンされる。トランジスタＴｒ３４  はオンされ、トランジスタＴｒ３７  はオフされる。トランジスタＴｒ３３  はオンされ、トランジスタＴｒ３８  はオフされる。従って、ノードＮ１６はＨレベルとなり、出力信号ＸはＬレベルとなる。
【０１２４】
入力信号Ａ１，Ａ２，Ａ３が「０，１，０」となると、ノードＮ１５はＨレベルとなる。トランジスタＴｒ３６  はオンされ、トランジスタＴｒ３５  はオフされる。トランジスタＴｒ３４  はオフされ、トランジスタＴｒ３７  はオンされる。トランジスタＴｒ３３  はオンされ、トランジスタＴｒ３８  はオフされる。従って、ノードＮ１６はＬレベルとなり、出力信号ＸはＨレベルとなる。
【０１２５】
入力信号Ａ１，Ａ２，Ａ３が「１，１，０」となると、ノードＮ１５はＬレベルとなる。トランジスタＴｒ３６  はオフされ、トランジスタＴｒ３５  はオンされる。トランジスタＴｒ３４  はオフされ、トランジスタＴｒ３７  はオンされる。トランジスタＴｒ３３  はオンされ、トランジスタＴｒ３８  はオフされる。従って、ノードＮ１６はＬレベルとなり、出力信号ＸはＨレベルとなる。
【０１２６】
入力信号Ａ１，Ａ２，Ａ３が「０，０，１」となると、ノードＮ１５はＨレベルとなる。トランジスタＴｒ３６  はオンされ、トランジスタＴｒ３５  はオフされる。トランジスタＴｒ３４  はオンされ、トランジスタＴｒ３７  はオフされる。トランジスタＴｒ３３  はオフされ、トランジスタＴｒ３８  はオンされる。従って、ノードＮ１６はＬレベルとなり、出力信号ＸはＨレベルとなる。
【０１２７】
入力信号Ａ１，Ａ２，Ａ３が「１，０，１」となると、ノードＮ１５はＬレベルとなる。トランジスタＴｒ３６  はオフされ、トランジスタＴｒ３５  はオンされる。トランジスタＴｒ３４  はオンされ、トランジスタＴｒ３７  はオフされる。トランジスタＴｒ３３  はオフされ、トランジスタＴｒ３８  はオンされる。従って、ノードＮ１６はＬレベルとなり、出力信号ＸはＨレベルとなる。
【０１２８】
入力信号Ａ１，Ａ２，Ａ３が「０，１，１」となると、ノードＮ１５はＨレベルとなる。トランジスタＴｒ３６  はオンされ、トランジスタＴｒ３５  はオフされる。トランジスタＴｒ３４  はオフされ、トランジスタＴｒ３７  はオンされる。トランジスタＴｒ３３  はオフされ、トランジスタＴｒ３８  はオンされる。従って、ノードＮ１６はＬレベルとなり、出力信号ＸはＨレベルとなる。
【０１２９】
入力信号Ａ１，Ａ２，Ａ３がともに「１」となると、ノードＮ１５はＬレベルとなる。トランジスタＴｒ３６  はオフされ、トランジスタＴｒ３５  はオンされる。
トランジスタＴｒ３４  はオフされ、トランジスタＴｒ３７  はオンされる。トランジスタＴｒ３３  はオフされ、トランジスタＴｒ３８  はオンされる。従って、ノードＮ１６はＬレベルとなり、出力信号ＸはＨレベルとなる。
【０１３０】
上記のような動作により、この論理回路は図３８に示す真理値に基づく動作を行い、入力信号Ａ１の反転信号及び入力信号Ａ２，Ａ３のＯＲ論理信号を出力信号Ｘとして出力し、図３７に示すシンボルで表記される３入力ＯＲ回路１０を構成する。
【０１３１】
上記のようなＯＲ回路１０では、ＯＲ論理を出力するための８個のトランジスタと、入力信号Ａ１を反転させるためのインバータ回路１ｗを構成する２個のトランジスタとから、計１０個のトランジスタを必要とする。
（第十の従来例）
図３９は、ＣＭＯＳ構成の３入力ＮＡＮＤ回路の従来例を示す。入力信号Ａ１は、ＰチャネルＭＯＳトランジスタＴｒ３９  及びＮチャネルＭＯＳトランジスタＴｒ４０  のゲートに入力される。
【０１３２】
入力信号Ａ２は、ＣＭＯＳインバータ回路１ｙに入力され、そのインバータ回路１ｙの出力信号であるノードＮ１７は、ＮチャネルＭＯＳトランジスタＴｒ４１  及びＰチャネルＭＯＳトランジスタＴｒ４３  のゲートに入力される。
【０１３３】
入力信号Ａ３は、ＣＭＯＳインバータ回路１ｚに入力され、そのインバータ回路１ｚの出力信号であるノードＮ１８は、ＮチャネルＭＯＳトランジスタＴｒ４２  及びＰチャネルＭＯＳトランジスタＴｒ４４  のゲートに入力される。
【０１３４】
前記トランジスタＴｒ３９  のソースは、電源Ｖｃｃに接続され、ドレインは前記トランジスタＴｒ４０  のドレインに接続される。前記トランジスタＴｒ４０  のソースは、前記トランジスタＴｒ４１  のドレインに接続され、そのトランジスタＴｒ４１  のソースは、前記トランジスタＴｒ４２  のドレインに接続される。前記トランジスタＴｒ４２  のソースは電源Ｖｓｓに接続される。
【０１３５】
前記トランジスタＴｒ４３  ，Ｔｒ４４  のソースは、電源Ｖｃｃに接続され、ドレインは前記トランジスタＴｒ３９  ，Ｔｒ４０  のドレインに接続される。そして、前記トランジスタＴｒ３９  ，Ｔｒ４０  ，Ｔｒ４３  ，Ｔｒ４４  のドレインから出力信号Ｘが出力される。
【０１３６】
このように構成されたＮＡＮＤ回路１１は、前記第九の従来例と同様に、図３８に示す真理値に基づく動作を行う。すなわち、入力信号Ａ１，Ａ２，Ａ３がともに「０」となると、ノードＮ１７，１８はＨレベルとなる。トランジスタＴｒ３９  はオンされ、トランジスタＴｒ４０  はオフされる。
【０１３７】
トランジスタＴｒ４１  はオンされ、トランジスタＴｒ４３  はオフされる。トランジスタＴｒ４２  はオンされ、トランジスタＴｒ４４  はオフされる。従って、出力信号ＸはＨレベルとなる。
【０１３８】
入力信号Ａ１，Ａ２，Ａ３が「１，０，０」となると、ノードＮ１７，１８はＨレベルとなる。トランジスタＴｒ３９  はオフされ、トランジスタＴｒ４０  はオンされる。
【０１３９】
トランジスタＴｒ４１  はオンされ、トランジスタＴｒ４３  はオフされる。トランジスタＴｒ４２  はオンされ、トランジスタＴｒ４４  はオフされる。従って、出力信号ＸはＬレベルとなる。
【０１４０】
入力信号Ａ１，Ａ２，Ａ３が「０，１，０」となると、ノードＮ１７はＬレベル、ノードＮ１８はＨレベルとなる。トランジスタＴｒ３９  はオンされ、トランジスタＴｒ４０  はオフされる。
【０１４１】
トランジスタＴｒ４１  はオフされ、トランジスタＴｒ４３  はオンされる。トランジスタＴｒ４２  はオンされ、トランジスタＴｒ４４  はオフされる。従って、出力信号ＸはＨレベルとなる。
【０１４２】
入力信号Ａ１，Ａ２，Ａ３が「１，１，０」となると、ノードＮ１７はＬレベル、ノードＮ１８はＨレベルとなる。トランジスタＴｒ３９  はオフされ、トランジスタＴｒ４０  はオンされる。
【０１４３】
トランジスタＴｒ４１  はオフされ、トランジスタＴｒ４３  はオンされる。トランジスタＴｒ４２  はオンされ、トランジスタＴｒ４４  はオフされる。従って、出力信号ＸはＨレベルとなる。
【０１４４】
入力信号Ａ１，Ａ２，Ａ３が「０，０，１」となると、ノードＮ１７はＨレベル、ノードＮ１８はＬレベルとなる。トランジスタＴｒ３９  はオンされ、トランジスタＴｒ４０  はオフされる。
【０１４５】
トランジスタＴｒ４１  はオンされ、トランジスタＴｒ４３  はオフされる。トランジスタＴｒ４２  はオフされ、トランジスタＴｒ４４  はオンされる。従って、出力信号ＸはＨレベルとなる。
【０１４６】
入力信号Ａ１，Ａ２，Ａ３が「１，０，１」となると、ノードＮ１７はＨレベル、ノードＮ１８はＬレベルとなる。トランジスタＴｒ３９  はオフされ、トランジスタＴｒ４０  はオンされる。
【０１４７】
トランジスタＴｒ４１  はオンされ、トランジスタＴｒ４３  はオフされる。トランジスタＴｒ４２  はオフされ、トランジスタＴｒ４４  はオンされる。従って、出力信号ＸはＨレベルとなる。
【０１４８】
入力信号Ａ１，Ａ２，Ａ３が「０，１，１」となると、ノードＮ１７，１８はＬレベルとなる。トランジスタＴｒ３９  はオンされ、トランジスタＴｒ４０  はオフされる。
【０１４９】
トランジスタＴｒ４１  はオフされ、トランジスタＴｒ４３  はオンされる。トランジスタＴｒ４２  はオフされ、トランジスタＴｒ４４  はオンされる。従って、出力信号ＸはＨレベルとなる。
【０１５０】
入力信号Ａ１，Ａ２，Ａ３がともに「１」となると、ノードＮ１７，１８はＬレベルとなる。トランジスタＴｒ３９  はオフされ、トランジスタＴｒ４０  はオンされる。
【０１５１】
トランジスタＴｒ４１  はオフされ、トランジスタＴｒ４３  はオンされる。トランジスタＴｒ４２  はオフされ、トランジスタＴｒ４４  はオンされる。従って、出力信号ＸはＨレベルとなる。
【０１５２】
上記のような動作により、この論理回路は前記第九の従来例と同様に、図３８に示す真理値に基づく動作を行い、入力信号Ａ１及び入力信号Ａ２，Ａ３の反転信号のＮＡＮＤ論理信号を出力信号Ｘとして出力し、図４０に示すシンボルで表記される３入力ＮＡＮＤ回路１１を構成する。
【０１５３】
上記のようなＮＡＮＤ回路１１では、ＮＡＮＤ論理を出力するための６個のトランジスタと、入力信号Ａ２，Ａ３を反転させるためのインバータ回路１ｙ，１ｚを構成する４個のトランジスタとから、計１０個のトランジスタを必要とする。
【０１５４】
【発明が解決しようとする課題】
上記各従来例では、２入力の場合には６個のトランジスタを必要とし、３入力の場合には１０個のトランジスタを必要とする。一般的には、入力数をｎとすれば、４ｎ−２個のトランジスタを必要とする。従って、各回路の素子数が多く、このような論理回路を多数使用する半導体集積回路装置のチップ面積が増大する。
【０１５５】
また、各従来例では少なくとも１つのインバータ回路を備えており、これらのインバータ回路の入力信号の反転動作時には、電源Ｖｃｃから電源Ｖｓｓへ貫通電流が流れる。
【０１５６】
従って、このような論理回路を多数使用する半導体集積回路装置の消費電力が増大するという問題点がある。
この発明の目的は、素子数を削減して回路面積を縮小し得る論理回路を提供することにある。また、論理回路を構成するインバータ回路の数を削減して、消費電力を低減し得るＣＭＯＳ論理回路を提供することにある。
【０１５７】
【課題を解決するための手段】
請求項１では、高電位側電源に接続されているＰチャネルＭＯＳトランジスタ及び該ＰチャネルＭＯＳトランジスタと低電位側電源との間に接続されているＮチャネルＭＯＳトランジスタを含む複数のＭＯＳトランジスタで論理回路が構成され、複数の入力信号に基づいて所定論理の出力信号が出力される。複数の入力信号の内の一つの入力信号が前記複数のＭＯＳトランジスタの内の一つのＮチャネルＭＯＳトランジスタのソース又はドレインに入力され、前記複数の入力信号の内の他の入力信号が前記複数のＭＯＳトランジスタのゲートに入力されて、前記一つの入力信号と一つの電源とのいずれかのレベルを出力信号として出力する。前記出力信号を高電位側電源と低電位側電源との範囲でフル振幅で動作させる出力信号安定化回路が備えられる。
【０１５８】
請求項２では、高電位側電源に接続されているＰチャネルＭＯＳトランジスタ及び該ＰチャネルＭＯＳトランジスタと低電位側電源との間に接続されているＮチャネルＭＯＳトランジスタを含む複数のＭＯＳトランジスタで論理回路が構成され、ｎ個（ｎは２以上の整数）の入力信号に基づいて所定論理の出力信号が出力される。複数の入力信号の内の一つの入力信号が前記複数のＭＯＳトランジスタの内の一つのＮチャネルＭＯＳトランジスタのソース又はドレインに入力され、前記複数の入力信号の内の他の入力信号が前記複数のＭＯＳトランジスタのゲートに入力されて、２ｎ−２個のトランジスタで所望論理の出力信号を出力する。前記出力信号を高電位側電源と低電位側電源との範囲でフル振幅で動作させる出力信号安定化回路が備えられる。
【０１５９】
請求項３では、高電位側電源に接続されているＰチャネルＭＯＳトランジスタ及び該ＰチャネルＭＯＳトランジスタと低電位側電源との間に接続されているＮチャネルＭＯＳトランジスタを含む複数のＭＯＳトランジスタで論理回路が構成され、複数の入力信号に基づいて所定論理の出力信号が出力される。複数の入力信号の内の一つの入力信号が前記複数のＭＯＳトランジスタの内の一つのＮチャネルＭＯＳトランジスタのソース又はドレインに入力され、前記複数の入力信号の内の他の入力信号が前記複数のＭＯＳトランジスタのゲートに入力されて、高電位側電源及び低電位側電源が供給されるインバータ回路を使用することなく所望論理の出力信号を出力する。前記出力信号を高電位側電源と低電位側電源との範囲でフル振幅で動作させる出力信号安定化回路が備えられる。
【０１６０】
請求項４では、前記論理回路を、所望論理の反転信号を出力する論理回路とし、前記出力信号安定化回路は、前記反転信号を反転させて出力するインバータ回路と、前記インバータ回路の出力信号に基づいて前記反転信号を電源電圧レベルとするＭＯＳトランジスタとを備える。
【０１６１】
（作用）
請求項１では、一つの入力信号と、一つの電源とのいずれかのレベルが、他の入力信号に基づく所望論理の出力信号として出力され、その出力信号が出力信号安定化回路によりフル振幅で出力される。
【０１６２】
請求項２では、入力信号の数をｎとしたとき、２ｎ−２個のトランジスタで、前記一つの入力信号と、一つの電源とのいずれかのレベルが、前記入力信号に基づく所望論理の出力信号として出力され、その出力信号が出力信号安定化回路によりフル振幅で出力される。
【０１６３】
請求項３では、インバータ回路を使用することなく、前記一つの入力信号と、一つの電源とのいずれかのレベルが、前記入力信号に基づく所望論理の出力信号として出力され、その出力信号が出力信号安定化回路によりフル振幅で出力される。
【０１６４】
請求項４では、前記論理回路から所望論理の反転信号が出力され、その反転信号が前記出力信号安定化回路により反転され、かつ電源電圧レベルとされる。
【０１６５】
【発明の実施の形態】
（第一の実施の形態）
図２は、この発明を具体化したＣＭＯＳ論理回路の第一の実施の形態を示す。この実施の形態は、前記第一の従来例と同様に２入力ＮＯＲ回路を構成する。
【０１６６】
入力信号Ａ１は、ＰチャネルＭＯＳトランジスタＴｒ５１  のソース（ドレイン）に入力され、入力信号Ａ２は前記トランジスタＴｒ５１  及びＮチャネルＭＯＳトランジスタＴｒ５２  のゲートに入力される。
【０１６７】
前記トランジスタＴｒ５２  のソースは、電源Ｖｓｓに接続され、ドレインは前記トランジスタＴｒ５１  のドレイン（ソース）に接続される。そして、前記トランジスタＴｒ５２  のドレイン及びトランジスタＴｒ５１  のドレイン（ソース）から出力信号Ｘが出力される。
【０１６８】
このように構成された２入力ＮＯＲ回路２１では、入力信号Ａ１，Ａ２がともに「０」となると、トランジスタＴｒ５１  がオンされるとともに、トランジスタＴｒ５２  がオフされる。従って、入力信号Ａ１がトランジスタＴｒ５１  を介して出力信号Ｘとして出力されるので、出力信号ＸはＬレベルとなる。
【０１６９】
入力信号Ａ１が「０」、入力信号Ａ２が「１」となると、トランジスタＴｒ５１  がオフされるとともに、トランジスタＴｒ５２  がオンされる。従って、出力信号ＸはＬレベルとなる。
【０１７０】
入力信号Ａ１が「１」、入力信号Ａ２が「０」となると、トランジスタＴｒ５１  がオンされるとともに、トランジスタＴｒ５２  がオフされる。従って、入力信号Ａ１がトランジスタＴｒ５１  を介して出力信号Ｘとして出力されるので、出力信号ＸはＨレベルとなる。
【０１７１】
入力信号Ａ１，Ａ２がともに「１」となると、トランジスタＴｒ５１  がオフされるとともに、トランジスタＴｒ５２  がオンされる。従って、出力信号ＸはＬレベルとなる。
【０１７２】
上記のような動作により、この論理回路は前記第一の従来例と同様に、図１７に示す真理値に基づく動作を行い、入力信号Ａ１の反転信号と入力信号Ａ２とのＮＯＲ論理信号を出力信号Ｘとして出力し、図１６に示すシンボルで表記される２入力ＮＯＲ回路を構成する。
【０１７３】
上記のような２入力ＮＯＲ回路２１では、次に示す作用効果を得ることができる。
（イ）２個のＭＯＳトランジスタにより、２入力ＮＯＲ回路２１が構成されるので、前記第一の従来例に比して素子数を削減することができる。従って、回路面積を縮小することができる。
（ロ）インバータ回路を必要としないので、入力信号Ａ１，Ａ２の反転時にも電源Ｖｃｃから電源Ｖｓｓへの貫通電流は生じない。従って、消費電力を低減することができる。
（ハ）上記のような２入力ＮＯＲ回路２１を多数搭載する半導体集積回路装置のチップ面積を縮小することができる。
（ニ）上記のような２入力ＮＯＲ回路２１を多数搭載する半導体集積回路装置の消費電力を低減することができる。
（第二の実施の形態）
図３は、この発明を具体化したＣＭＯＳ論理回路の第二の実施の形態を示し、前記第一の実施の形態と同様に２入力ＮＯＲ回路を構成する。
【０１７４】
前記２入力ＮＯＲ回路２１では、トランジスタＴｒ５１  がオンされ、かつ入力信号Ａ１が「０」となって、出力信号ＸがＬレベルとなるとき、その出力信号Ｘは入力信号Ａ１よりトランジスタＴｒ５１  のしきい値分高いレベルまでしか低下しない。従って、入力信号Ａ１として電源Ｖｓｓレベルが入力されても、Ｌレベルの出力信号Ｘを電源Ｖｓｓレベルまで引き下げることができない。この実施の形態は、出力信号Ｘを電源Ｖｃｃレベルと電源Ｖｓｓレベルとの間で確実にフル振幅動作させる構成としたものである。
【０１７５】
入力信号Ａ２は、ＮチャネルＭＯＳトランジスタＴｒ５４  のソース（ドレイン）に入力される。入力信号Ａ１は、前記トランジスタＴｒ５４  及びＰチャネルＭＯＳトランジスタＴｒ５３  のゲートに入力される。
【０１７６】
前記トランジスタＴｒ５３  のソースは、電源Ｖｃｃに接続され、ドレインは前記トランジスタＴｒ５４  のドレイン（ソース）に接続され、ノードＮ２１を構成する。
前記ノードＮ２１は、インバータ回路２２ａに入力され、そのインバータ回路２２ａから出力信号Ｘが出力される。また、出力信号ＸはＰチャネルＭＯＳトランジスタＴｒ５７  のゲートに入力され、そのトランジスタＴｒ５７  のソースは電源Ｖｃｃに接続され、ドレインはノードＮ２１に接続される。
【０１７７】
このように構成された２入力ＮＯＲ回路２３では、入力信号Ａ１，Ａ２がともに「０」となると、トランジスタＴｒ５３  がオンされるとともに、トランジスタＴｒ５４  がオフされて、ノードＮ２１がＨレベルとなる。従って、出力信号ＸはＬレベルとなる。
【０１７８】
入力信号Ａ１が「０」、入力信号Ａ２が「１」となると、トランジスタＴｒ５３  がオンされるとともに、トランジスタＴｒ５４  がオフされて、ノードＮ２１がＨレベルとなる。従って、出力信号ＸはＬレベルとなる。
【０１７９】
入力信号Ａ１が「１」、入力信号Ａ２が「０」となると、トランジスタＴｒ５３  がオフされるとともに、トランジスタＴｒ５４  がオンされて、ノードＮ２１がＬレベルとなる。従って、出力信号ＸはＨレベルとなる。
【０１８０】
入力信号Ａ１，Ａ２がともに「１」となると、トランジスタＴｒ５３  がオフされるとともに、トランジスタＴｒ５４  がオンされて、ノードＮ２１がＨレベルとなり、出力信号ＸがＬレベルとなる。
【０１８１】
このとき、ノードＮ２１は入力信号Ａ１よりトランジスタＴｒ５４  のしきい値分低いレベルまでしか上昇しないが、インバータ回路２２ａの出力信号Ｘと電源Ｖｃｃとの電位差がトランジスタＴｒ５７  のしきい値以上となれば、トランジスタＴｒ５７  がオンされて、ノードＮ２１がほぼ電源Ｖｃｃレベルまで引き上げられる。従って、出力信号Ｘは電源Ｖｓｓレベルまで確実に引き下げられるので、出力信号Ｘを電源Ｖｃｃレベルと電源Ｖｓｓレベルとの間で確実にフル振幅動作させることができる。
【０１８２】
上記のような動作により、この論理回路は前記第一の従来例と同様に、図１７に示す真理値に基づく動作を行い、入力信号Ａ１の反転信号と入力信号Ａ２とのＮＯＲ論理信号を出力信号Ｘとして出力し、図１６に示すシンボルで表記される２入力ＮＯＲ回路を構成する。
【０１８３】
上記のような２入力ＮＯＲ回路２３では、次に示す作用効果を得ることができる。
（イ）５個のＭＯＳトランジスタにより、２入力ＮＯＲ回路２３が構成されるので、前記第一の従来例に比して素子数を削減することができる。従って、回路面積を縮小することができる。
（ロ）上記のような２入力ＮＯＲ回路２３を多数搭載する半導体集積回路装置のチップ面積を縮小することができる。
（ハ）トランジスタＴｒ５７  及びインバータ回路２２ａで構成される出力信号安定化回路の動作により、第一の実施の形態に比して、入力信号Ａ１，Ａ２の振幅が小さくなっても、出力信号Ｘを高電位側電源Ｖｃｃと低電位側電源Ｖｓｓとの間でフル振幅動作させることができる。
（第三の実施の形態）
図４は、この発明を具体化したＣＭＯＳ論理回路の第三の実施の形態を示す。この実施の形態は、前記第二の従来例と同様に２入力ＮＡＮＤ回路を構成する。
【０１８４】
入力信号Ａ１は、ＮチャネルＭＯＳトランジスタＴｒ５９  のソース（ドレイン）に入力され、入力信号Ａ２は前記トランジスタＴｒ５９  及びＰチャネルＭＯＳトランジスタトランジスタＴｒ５８  のゲートに入力される。
【０１８５】
前記トランジスタＴｒ５８  のソースは、電源Ｖｃｃに接続され、ドレインは前記トランジスタＴｒ５９  のドレイン（ソース）に接続される。そして、前記トランジスタＴｒ５８  のドレイン及びトランジスタＴｒ５９  のドレイン（ソース）から出力信号Ｘが出力される。
【０１８６】
このように構成された２入力ＮＡＮＤ回路２４では、入力信号Ａ１，Ａ２がともに「０」となると、トランジスタＴｒ５８  がオンされるとともに、トランジスタＴｒ５９  がオフされる。従って、出力信号ＸはＨレベルとなる。
【０１８７】
入力信号Ａ１が「０」、入力信号Ａ２が「１」となると、トランジスタＴｒ５８  がオフされるとともに、トランジスタＴｒ５９  がオンされる。従って、入力信号Ａ１がトランジスタＴｒ５９  を介して出力信号Ｘとして出力されるので、出力信号ＸはＬレベルとなる。
【０１８８】
入力信号Ａ１が「１」、入力信号Ａ２が「０」となると、トランジスタＴｒ５８  がオンされるとともに、トランジスタＴｒ５９  がオフされる。従って、出力信号ＸはＨレベルとなる。
【０１８９】
入力信号Ａ１，Ａ２がともに「１」となると、トランジスタＴｒ５８  がオフされるとともに、トランジスタＴｒ５９  がオンされる。従って、出力信号Ａ１がトランジスタＴｒ５９  を介して出力信号Ｘとして出力されるので、出力信号ＸはＨレベルとなる。
【０１９０】
このとき、入力信号Ａ１，Ａ２が電源Ｖｃｃレベルであっても、出力信号Ｘは入力信号Ａ２よりトランジスタＴｒ５９  のしきい値分低いレベルとなる。
上記のような動作により、この論理回路は前記第一の従来例と同様に、図２０に示す真理値に基づく動作を行い、入力信号Ａ１の反転信号と入力信号Ａ２とのＮＡＮＤ論理信号を出力信号Ｘとして出力し、図１９に示すシンボルで表記される２入力ＮＡＮＤ回路を構成する。
【０１９１】
上記のような２入力ＮＡＮＤ回路２４では、次に示す作用効果を得ることができる。
（イ）２個のＭＯＳトランジスタにより、２入力ＮＡＮＤ回路２４が構成されるので、前記第二の従来例に比して素子数を削減することができる。従って、回路面積を縮小することができる。
（ロ）インバータ回路を必要としないので、入力信号Ａ１，Ａ２の反転時にも電源Ｖｃｃから電源Ｖｓｓへの貫通電流は生じない。従って、消費電力を低減することができる。
（ハ）上記のような２入力ＮＡＮＤ回路２４を多数搭載する半導体集積回路装置のチップ面積を縮小することができる。
（ニ）上記のような２入力ＮＡＮＤ回路２４を多数搭載する半導体集積回路装置の消費電力を低減することができる。
（第四の実施の形態）
図５は、この発明を具体化したＣＭＯＳ論理回路の第四の実施の形態を示し、前記第三の実施の形態と同様に２入力ＮＯＲ回路を構成する。
【０１９２】
前記第三の実施の形態の２入力ＮＯＲ回路２４では、トランジスタＴｒ５９  がオンされ、かつ入力信号Ａ１が「１」となって、出力信号ＸがＨレベルとなるとき、その出力信号Ｘは入力信号Ａ２よりトランジスタＴｒ５９  のしきい値分低いレベルまでしか上昇しない。
【０１９３】
従って、Ｈレベルの入力信号Ａ１，Ａ２として電源Ｖｃｃレベルが入力されても、Ｈレベルの出力信号Ｘを電源Ｖｃｃレベルまで引き上げることができない。この実施の形態は、出力信号Ｘを電源Ｖｃｃレベルと電源Ｖｓｓレベルとの間で確実にフル振幅動作させる構成としたものである。
【０１９４】
入力信号Ａ１は、ＰチャネルＭＯＳトランジスタＴｒ６０  及びＮチャネルＭＯＳトランジスタＴｒ６１  のゲートに入力される。前記トランジスタＴｒ６０  のソース（ドレイン）には、入力信号Ａ２が入力され、同トランジスタＴｒ６０  のドレイン（ソース）は、前記トランジスタＴｒ６１  のドレインに接続されて、ノードＮ２２を構成する。前記トランジスタＴｒ６１  のソースは電源Ｖｓｓに接続される。
【０１９５】
前記ノードＮ２２は、インバータ回路２２ｂに入力され、そのインバータ回路２２ｂから出力信号Ｘが出力される。また、出力信号ＸはＮチャネルＭＯＳトランジスタＴｒ６４  のゲートに入力され、同トランジスタＴｒ６４  のドレインはノードＮ２２に接続され、ソースは電源Ｖｓｓに接続される。そして、インバータ回路２２ｂ及びトランジスタＴｒ６４  とで出力信号安定化回路が構成される。
【０１９６】
このように構成された２入力ＮＡＮＤ回路２５では、入力信号Ａ１，Ａ２がともに「０」となると、トランジスタＴｒ６０  がオンされるとともに、トランジスタＴｒ６１  がオフされて、入力信号Ａ２がトランジスタＴｒ６０  を介してノードＮ２２に出力されるため、ノードＮ２２がＬレベルとなる。従って、出力信号ＸはＨレベルとなる。
【０１９７】
このとき、ノードＮ２２は入力信号Ａ１よりトランジスタＴｒ６０  のしきい値分高いレベルまでしか低下しないが、インバータ回路２２ｂの出力信号Ｘと電源Ｖｓｓとの電位差がトランジスタＴｒ６４  のしきい値以上となれば、トランジスタＴｒ６４  がオンされて、ノードＮ２２がほぼ電源Ｖｓｓレベルまで引き下げられる。従って、出力信号Ｘは電源Ｖｃｃレベルまで確実に引き上げられる。
【０１９８】
入力信号Ａ１が「０」、入力信号Ａ２が「１」となると、トランジスタＴｒ６０  がオンされるとともに、トランジスタＴｒ６１  がオフされて、入力信号Ａ２がトランジスタＴｒ６０  を介してノードＮ２２に出力されるため、ノードＮ２２がＨレベルとなる。従って、出力信号ＸはＬレベルとなる。
【０１９９】
入力信号Ａ１が「１」、入力信号Ａ２が「０」となると、トランジスタＴｒ６０  がオフされるとともに、トランジスタＴｒ６１  がオンされて、ノードＮ２２がＬレベルとなる。従って、出力信号ＸはＨレベルとなる。
【０２００】
入力信号Ａ１，Ａ２がともに「１」となると、トランジスタＴｒ６０  がオフされるとともに、トランジスタＴｒ６１  がオンされて、ノードＮ２２がＬレベルとなる。従って、出力信号ＸはＨレベルとなる。
【０２０１】
上記のような動作により、この論理回路は前記第三の従来例と同様に、図２０に示す真理値に基づく動作を行い、入力信号Ａ１の反転信号と入力信号Ａ２とのＮＡＮＤ回路論理信号を出力信号Ｘとして出力し、図１９に示すシンボルで表記される２入力ＮＡＮＤ回路を構成する。
【０２０２】
上記のような２入力ＮＡＮＤ回路２５では、次に示す作用効果を得ることができる。
（イ）５個のＭＯＳトランジスタにより、２入力ＮＡＮＤ回路２５が構成されるので、前記第二の従来例に比して素子数を削減することができる。従って、回路面積を縮小することができる。
（ロ）上記のような２入力ＮＡＮＤ回路２５を多数搭載する半導体集積回路装置のチップ面積を縮小することができる。
（ハ）出力信号安定化回路を備えたことにより、第三の実施の形態に比して、入力信号Ａ１，Ａ２の振幅が小さくなっても、出力信号Ｘを高電位側電源Ｖｃｃと低電位側電源Ｖｓｓとの間でフル振幅動作させることができる。
（第五の実施の形態）
図６は、この発明を具体化したＣＭＯＳ論理回路の第五の実施の形態を示す。この実施の形態は、前記第三の従来例と同様に２ｗｉｄｅ・２ＡＮＤ・３入力・ＡＮＤ・ＯＲ・インバータ回路を構成する。
【０２０３】
入力信号Ａ１は、ＮチャネルＭＯＳトランジスタＴｒ６４  及びＰチャネルＭＯＳトランジスタＴｒ６７  のゲートに入力され、入力信号Ａ２は同トランジスタＴｒ６４  のドレイン（ソース）に入力される。
【０２０４】
入力信号Ａ３は、ＮチャネルＭＯＳトランジスタＴｒ６５  及びＰチャネルＭＯＳトランジスタＴｒ６６  のゲートに入力される。前記トランジスタＴｒ６５  のドレイン（ソース）は、前記トランジスタＴｒ６４  のソース（ドレイン）に接続され、同トランジスタＴｒ６５  のソース（ドレイン）は、前記トランジスタＴｒ６６  のソースに接続される。前記トランジスタＴｒ６６  のドレインは電源Ｖｓｓに接続される。そして、前記トランジスタＴｒ６６  のソースから出力信号Ｘが出力される。
【０２０５】
前記トランジスタＴｒ６７  のソースは電源Ｖｃｃに接続され、ドレインは前記トランジスタＴｒ６５  のドレイン（ソース）に接続される。
このように構成されたＡＮＤ・ＯＲ・インバータ回路２６は、図２３に示す真理値に基づく動作を行う。すなわち、入力信号Ａ１，Ａ２，Ａ３がともに「０」となると、トランジスタＴｒ６４  ，Ｔｒ６５  がオフされるとともに、トランジスタＴｒ６６  ，Ｔｒ６７  がオンされる。従って、出力信号ＸはＬレベルとなる。
【０２０６】
入力信号Ａ１，Ａ２，Ａ３が「１，０，０」となると、トランジスタＴｒ６４  ，Ｔｒ６６  がオンされるとともに、トランジスタＴｒ６５  ，Ｔｒ６７  がオフされる。従って、出力信号ＸはＬレベルとなる。
【０２０７】
入力信号Ａ１，Ａ２，Ａ３が「０，１，０」となると、トランジスタＴｒ６４  ，Ｔｒ６５  がオフされるとともに、トランジスタＴｒ６６  ，Ｔｒ６７  がオンされる。従って、出力信号ＸはＬレベルとなる。
【０２０８】
入力信号Ａ１，Ａ２，Ａ３が「１，１，０」となると、トランジスタＴｒ６４  ，Ｔｒ６６  がオンされるとともに、トランジスタＴｒ６５  ，Ｔｒ６７  がオフされる。従って、出力信号ＸはＬレベルとなる。
【０２０９】
入力信号Ａ１，Ａ２，Ａ３が「０，０，１」となると、トランジスタＴｒ６４  ，Ｔｒ６６  がオフされるとともに、トランジスタＴｒ６５  ，Ｔｒ６７  がオンされる。従って、出力信号ＸはＨレベルとなる。このとき、出力信号Ｘは入力信号Ａ３よりトランジスタＴｒ６５  のしきい値分低いレベルとなる。
【０２１０】
入力信号Ａ１，Ａ２，Ａ３が「１，０，１」となると、トランジスタＴｒ６４  ，Ｔｒ６５  がオンされるとともに、トランジスタＴｒ６６  ，Ｔｒ６７  がオフされる。すると、Ｌレベルの入力信号Ａ２がトランジスタＴｒ６４  ，Ｔｒ６５  を介して出力信号Ｘとして出力されるため、出力信号ＸはＬレベルとなる。
【０２１１】
入力信号Ａ１，Ａ２，Ａ３が「０，１，１」となると、トランジスタＴｒ６４  ，Ｔｒ６６  がオフされるとともに、トランジスタＴｒ６５  ，Ｔｒ６７  がオンされる。従って、出力信号ＸはＨレベルとなる。このとき、出力信号Ｘは入力信号Ａ３よりトランジスタＴｒ６５  のしきい値分低いレベルとなる。
【０２１２】
入力信号Ａ１，Ａ２，Ａ３が「１，１，１」となると、トランジスタＴｒ６４  ，Ｔｒ６５  がオンされるとともに、トランジスタＴｒ６６  ，Ｔｒ６７  がオフされる。すると、Ｈレベルの入力信号Ａ２がトランジスタＴｒ６４  ，Ｔｒ６５  を介して出力信号Ｘとして出力されるため、出力信号ＸはＨレベルとなる。
【０２１３】
このとき、出力信号Ｘは入力信号Ａ２よりトランジスタＴｒ６４  ，Ｔｒ６５  のしきい値分低いレベルが出力される。
上記のような動作により、この論理回路は図２３に示す真理値に基づく動作を行い、入力信号Ａ１と入力信号Ａ２の反転信号とのＡＮＤ論理信号と、入力信号Ａ３の反転信号とのＮＯＲ論理を出力信号Ｘとして出力し、図２２に示すシンボルで表記されるＡＮＤ・ＯＲ・インバータ回路を構成する。
【０２１４】
上記のようなＡＮＤ・ＯＲ・インバータ回路２６では、次に示す作用効果を得ることができる。
（イ）４個のＭＯＳトランジスタにより、２ｗｉｄｅ・２ＡＮＤ・３入力・ＡＮＤ・ＯＲ・インバータ回路２６が構成されるので、前記第三の従来例に比して素子数を削減することができる。従って、回路面積を縮小することができる。
（ロ）インバータ回路を必要としないので、入力信号Ａ１〜Ａ３の反転時にも電源Ｖｃｃから電源Ｖｓｓへの貫通電流は生じない。従って、消費電力を低減することができる。
（ハ）上記のような２ｗｉｄｅ・２ＡＮＤ・３入力・ＡＮＤ・ＯＲ・インバータ回路２６を多数搭載する半導体集積回路装置のチップ面積を縮小することができる。
（ニ）上記のような２ｗｉｄｅ・２ＡＮＤ・３入力・ＡＮＤ・ＯＲ・インバータ回路２６を多数搭載する半導体集積回路装置の消費電力を低減することができる。
（第六の実施の形態）
図７は、この発明を具体化したＣＭＯＳ論理回路の第六の実施の形態を示し、前記第五の実施の形態と同様に２ｗｉｄｅ・２ＡＮＤ・３入力・ＡＮＤ・ＯＲ・インバータ回路を構成する。
【０２１５】
前記第五の実施の形態では、Ｈレベルの入力信号Ａ３よりトランジスタＴｒ６５  のしきい値分低いレベルがＨレベルの出力信号Ｘとして出力される場合、あるいはＨレベルの入力信号Ａ２よりトランジスタＴｒ６４  ，Ｔｒ６５  のしきい値分低いレベルが出力信号Ｘとして出力される場合がある。
【０２１６】
従って、Ｈレベルの入力信号Ａ１〜Ａ３として電源Ｖｃｃレベルが入力されても、Ｈレベルの出力信号Ｘを電源Ｖｃｃレベルまで引き上げることができない。この実施の形態は、出力信号Ｘを電源Ｖｃｃレベルと電源Ｖｓｓレベルとの間で確実にフル振幅動作させる構成としたものである。
【０２１７】
入力信号Ａ１は、ＰチャネルＭＯＳトランジスタＴｒ７０  のドレイン（ソース）に入力され、入力信号Ａ２は前記トランジスタＴｒ７０  及びＮチャネルＭＯＳトランジスタＴｒ７１  のゲートに入力される。
【０２１８】
入力信号Ａ３は、ＰチャネルＭＯＳトランジスタＴｒ６８  及びＮチャネルＭＯＳトランジスタＴｒ６９  のゲートに入力される。
前記トランジスタＴｒ６８  のソースは、電源Ｖｃｃに接続され、ドレインは前記トランジスタＴｒ６９  のドレイン（ソース）に接続されて、ノードＮ２３を構成する。
【０２１９】
前記トランジスタＴｒ６９  のソース（ドレイン）は、前記トランジスタＴｒ７０  のソース（ドレイン）及び前記トランジスタＴｒ７１  のドレインに接続され、そのトランジスタＴｒ７１  のソースは電源Ｖｓｓに接続される。
【０２２０】
ノードＮ２３は、ＣＭＯＳインバータ回路２２ｃに入力され、そのインバータ回路２２ｃから出力信号Ｘが出力される。前記出力信号Ｘは、ＰチャネルＭＯＳトランジスタＴｒ７２  及びＮチャネルＭＯＳトランジスタＴｒ７３  のゲートに入力される。
【０２２１】
前記トランジスタＴｒ７２  のソースは電源Ｖｃｃに接続され、ドレインはノードＮ２３に接続される。前記トランジスタＴｒ７３  のドレインは、ノードＮ２３に接続され、ソースは電源Ｖｓｓに接続される。そして、インバータ回路２２ｃ及びトランジスタＴｒ７２  ，Ｔｒ７３  とで出力信号安定化回路が構成される。
【０２２２】
このように構成されたＡＮＤ・ＯＲ・インバータ回路２７は、図２３に示す真理値に基づく動作を行う。すなわち、入力信号Ａ１，Ａ２，Ａ３がともに「０」となると、トランジスタＴｒ６８  ，Ｔｒ７０  がオンされるとともに、トランジスタＴｒ６９  ，Ｔｒ７１  がオフされる。
【０２２３】
すると、ノードＮ２３はＨレベルとなり、出力信号ＸはＬレベルとなる。また、トランジスタＴｒ７２  がオンされるとともに、トランジスタＴｒ７３  がオフされて、ノードＮ２３がほぼ電源Ｖｃｃレベルとなる。
【０２２４】
入力信号Ａ１，Ａ２，Ａ３が「１，０，０」となると、トランジスタＴｒ６８  ，Ｔｒ７０  がオンされるとともに、トランジスタＴｒ６９  ，Ｔｒ７１  がオフされる。
すると、ノードＮ２３はＨレベルとなり、出力信号ＸはＬレベルとなる。また、トランジスタＴｒ７２  がオンされるとともに、トランジスタＴｒ７３  がオフされて、ノードＮ２３がほぼ電源Ｖｃｃレベルとなる。
【０２２５】
入力信号Ａ１，Ａ２，Ａ３が「０，１，０」となると、トランジスタＴｒ６８  ，Ｔｒ７１  がオンされるとともに、トランジスタＴｒ６９  ，Ｔｒ７０  がオフされる。
すると、ノードＮ２３はＨレベルとなり、出力信号ＸはＬレベルとなる。また、トランジスタＴｒ７２  がオンされるとともに、トランジスタＴｒ７３  がオフされて、ノードＮ２３がほぼ電源Ｖｃｃレベルとなる。
【０２２６】
入力信号Ａ１，Ａ２，Ａ３が「１，１，０」となると、トランジスタＴｒ６８  ，Ｔｒ７１  がオンされるとともに、トランジスタＴｒ６９  ，Ｔｒ７０  がオフされる。
すると、ノードＮ２３はＨレベルとなり、出力信号ＸはＬレベルとなる。また、トランジスタＴｒ７２  がオンされるとともに、トランジスタＴｒ７３  がオフされて、ノードＮ２３がほぼ電源Ｖｃｃレベルとなる。
【０２２７】
入力信号Ａ１，Ａ２，Ａ３が「０，０，１」となると、トランジスタＴｒ６９  ，Ｔｒ７０  がオンされるとともに、トランジスタＴｒ６８  ，Ｔｒ７１  がオフされる。
すると、入力信号Ａ１がトランジスタＴｒ７０  ，Ｔｒ６９  を介してノードＮ２３に出力されて、ノードＮ２３はＬレベルとなる。このとき、ノードＮ２３は入力信号Ａ１よりトランジスタＴｒ７０  のしきい値分高いレベル以下には下がらないが、出力信号Ｘが電源ＶｓｓよりトランジスタＴｒ７３  のしきい値分以上高いレベルとなれば、トランジスタＴｒ７３  がオンされて、ノードＮ２３がほぼ電源Ｖｓｓレベルとなる。従って、インバータ回路２２ｃの動作により、出力信号Ｘはほぼ電源Ｖｃｃレベルまで引き上げられて、Ｈレベルとなる。
【０２２８】
入力信号Ａ１，Ａ２，Ａ３が「１，０，１」となると、トランジスタＴｒ６９  ，Ｔｒ７０  がオンされるとともに、トランジスタＴｒ６８  ，Ｔｒ７１  がオフされる。すると、入力信号Ａ１がトランジスタＴｒ７０  ，Ｔｒ６９  を介してノードＮ２３に出力されて、ノードＮ２３はＨレベルとなる。
【０２２９】
このとき、ノードＮ２３は入力信号Ａ１よりトランジスタＴｒ６９  のしきい値分低下したレベル以上には上昇しないが、出力信号Ｘが電源ＶｃｃよりトランジスタＴｒ７２  のしきい値分以上低いレベルとなれば、トランジスタＴｒ７２  がオンされて、ノードＮ２３はほぼ電源Ｖｃｃレベルとなる。従って、インバータ回路２２ｃの動作により、出力信号Ｘはほぼ電源Ｖｓｓレベルまで引き下げられてＬレベルとなる。
【０２３０】
入力信号Ａ１，Ａ２，Ａ３が「０，１，１」となると、トランジスタＴｒ６９  ，Ｔｒ７１  がオンされるとともに、トランジスタＴｒ６８  ，Ｔｒ７０  がオフされる。
すると、ノードＮ２３はほぼ電源Ｖｓｓレベルまで引き下げられて、Ｌレベルとなり、出力信号ＸはＨレベルとなる。また、トランジスタＴｒ７２  がオフされるとともに、トランジスタＴｒ７３  がオンされて、ノードＮ２３がほぼ電源Ｖｓｓレベルとなる。
【０２３１】
入力信号Ａ１，Ａ２，Ａ３が「１，１，１」となると、トランジスタＴｒ６９  ，Ｔｒ７１  がオンされるとともに、トランジスタＴｒ６８  ，Ｔｒ７０  がオフされる。
すると、ノードＮ２３は上記と同様にＬレベルとなり、出力信号ＸはＨレベルとなる。また、トランジスタＴｒ７２  がオフされるとともに、トランジスタＴｒ７３  がオンされて、ノードＮ２３がほぼ電源Ｖｓｓレベルとなる。
【０２３２】
上記のような動作により、この論理回路は図２３に示す真理値に基づく動作を行い、入力信号Ａ１と入力信号Ａ２の反転信号とのＡＮＤ論理信号と、入力信号Ａ３の反転信号とのＮＯＲ論理を出力信号Ｘとして出力し、図２２に示すシンボルで表記されるＡＮＤ・ＯＲ・インバータ回路を構成する。
【０２３３】
上記のようなＡＮＤ・ＯＲ・インバータ回路２７では、次に示す作用効果を得ることができる。
（イ）８個のＭＯＳトランジスタにより、２ｗｉｄｅ・２ＡＮＤ・３入力・ＡＮＤ・ＯＲ・インバータ回路２７が構成されるので、前記第三の従来例に比して素子数を削減することができる。従って、回路面積を縮小することができる。
（ロ）上記のような２ｗｉｄｅ・２ＡＮＤ・３入力・ＡＮＤ・ＯＲ・インバータ回路２７を多数搭載する半導体集積回路装置のチップ面積を縮小することができる。
（ハ）出力信号安定化回路の動作により、第五の実施の形態に比して、入力信号Ａ１〜Ａ３の振幅が小さくなっても、出力信号Ｘを高電位側電源Ｖｃｃと低電位側電源Ｖｓｓとの間でフル振幅動作させることができる。
（第七の実施の形態）
図８は、この発明を具体化したＣＭＯＳ論理回路の第七の実施の形態を示す。この実施の形態は、前記第五の従来例と同様に２ｗｉｄｅ・２ＡＮＤ・３入力・ＡＮＤ・ＯＲ回路を構成する。
【０２３４】
入力信号Ａ２は、ＰチャネルＭＯＳトランジスタＴｒ７６  のドレイン（ソース）に入力され、入力信号Ａ１は前記トランジスタＴｒ７６  及びＮチャネルＭＯＳトランジスタＴｒ７７  のゲートに入力される。
【０２３５】
入力信号Ａ３は、ＰチャネルＭＯＳトランジスタＴｒ７５  及びＮチャネルＭＯＳトランジスタＴｒ７４  のゲートに入力される。
前記トランジスタＴｒ７４  のドレインは、電源Ｖｃｃに接続され、ソースは前記トランジスタＴｒ７５  のソース（ドレイン）に接続されるとともに、出力信号Ｘを出力する。
【０２３６】
前記トランジスタＴｒ７５  のドレイン（ソース）は、前記トランジスタＴｒ７６  のソース（ドレイン）及び前記トランジスタＴｒ７７  のドレインに接続され、そのトランジスタＴｒ７７  のソースは電源Ｖｓｓに接続される。
【０２３７】
このように構成されたＡＮＤ・ＯＲ回路２８は、図２８に示す真理値に基づく動作を行う。すなわち、入力信号Ａ１，Ａ２，Ａ３がともに「０」となると、トランジスタＴｒ７５  ，Ｔｒ７６  がオンされるとともに、トランジスタＴｒ７４  ，Ｔｒ７７  がオフされる。従って、入力信号Ａ２がトランジスタＴｒ７５  ，Ｔｒ７６  を介して出力信号Ｘとして出力されるため、出力信号ＸはＬレベルとなる。
【０２３８】
このとき、出力信号Ｘは入力信号Ａ２よりトランジスタＴｒ７５  ，Ｔｒ７６  のしきい値分上昇したレベルまでしか低下しない。従って、入力信号Ａ１〜Ａ３として電源Ｖｓｓレベルが入力されても、Ｌレベルの出力信号Ｘは、電源Ｖｓｓレベルより高いレベルとなる。
【０２３９】
入力信号Ａ１，Ａ２，Ａ３が「１，０，０」となると、トランジスタＴｒ７５  ，Ｔｒ７７  がオンされるとともに、トランジスタＴｒ７４  ，Ｔｒ７６  がオフされる。従って、出力信号ＸはＬレベルとなる。このとき、出力信号Ｘは電源ＶｓｓよりトランジスタＴｒ７５  のしきい値分高いレベルまでしか低下しない。
【０２４０】
入力信号Ａ１，Ａ２，Ａ３が「０，１，０」となると、トランジスタＴｒ７５  ，Ｔｒ７６  がオンされるとともに、トランジスタＴｒ７４  ，Ｔｒ７７  がオフされる。従って、入力信号Ａ２が出力信号Ｘとして出力されるため、出力信号ＸはＨレベルとなる。
【０２４１】
入力信号Ａ１，Ａ２，Ａ３が「１，１，０」となると、トランジスタＴｒ７５  ，Ｔｒ７７  がオンされるとともに、トランジスタＴｒ７４  ，Ｔｒ７６  がオフされる。従って、出力信号ＸはＬレベルとなる。このとき、出力信号Ｘは電源ＶｓｓよりトランジスタＴｒ７５  のしきい値分高いレベルまでしか低下しない。
【０２４２】
入力信号Ａ１，Ａ２，Ａ３が「０，０，１」となると、トランジスタＴｒ７４  ，Ｔｒ７６  がオンされるとともに、トランジスタＴｒ７５  ，Ｔｒ７７  がオフされる。従って、出力信号ＸはＨレベルとなる。
【０２４３】
入力信号Ａ１，Ａ２，Ａ３が「１，０，１」となると、トランジスタＴｒ７４  ，Ｔｒ７７  がオンされるとともに、トランジスタＴｒ７５  ，Ｔｒ７６  がオフされる。従って、出力信号ＸはＨレベルとなる。
【０２４４】
入力信号Ａ１，Ａ２，Ａ３が「０，１，１」となると、トランジスタＴｒ７４  ，Ｔｒ７６  がオンされるとともに、トランジスタＴｒ７５  ，Ｔｒ７７  がオフされる。従って、出力信号ＸはＨレベルとなる。
【０２４５】
入力信号Ａ１，Ａ２，Ａ３が「１，１，１」となると、トランジスタＴｒ７４  ，Ｔｒ７７  がオンされるとともに、トランジスタＴｒ７５  ，Ｔｒ７６  がオフされる。従って、出力信号ＸはＨレベルとなる。
【０２４６】
上記のような動作により、この論理回路は図２８に示す真理値に基づく動作を行い、入力信号Ａ１の反転信号と入力信号Ａ２とのＡＮＤ論理信号と、入力信号Ａ３とのＯＲ論理を出力信号Ｘとして出力し、図２７に示すシンボルで表記されるＡＮＤ・ＯＲ回路を構成する。
【０２４７】
上記のようなＡＮＤ・ＯＲ回路２８では、次に示す作用効果を得ることができる。
（イ）４個のＭＯＳトランジスタにより、２ｗｉｄｅ・２ＡＮＤ・３入力・ＡＮＤ・ＯＲ回路２８が構成されるので、前記第五の従来例に比して素子数を削減することができる。従って、回路面積を縮小することができる。
（ロ）インバータ回路を必要としないので、入力信号Ａ１〜Ａ３の反転時にも電源Ｖｃｃから電源Ｖｓｓへの貫通電流は生じない。従って、消費電力を低減することができる。
（ハ）上記のような２ｗｉｄｅ・２ＡＮＤ・３入力・ＡＮＤ・ＯＲ回路２８を多数搭載する半導体集積回路装置のチップ面積を縮小することができる。
（ニ）上記のような２ｗｉｄｅ・２ＡＮＤ・３入力・ＡＮＤ・ＯＲ回路２８を多数搭載する半導体集積回路装置の消費電力を低減することができる。
（第八の実施の形態）
図９は、この発明を具体化したＣＭＯＳ論理回路の第八の実施の形態を示し、前記第七の実施の形態と同様に２ｗｉｄｅ・２ＡＮＤ・３入力・ＡＮＤ・ＯＲ回路を構成する。
【０２４８】
前記第七の実施の形態では、Ｌレベルの入力信号Ａ１〜Ａ３を電源Ｖｓｓレベルとしても、Ｌレベルの出力信号Ｘを電源Ｖｓｓレベルまで引き下げることができない場合がある。この実施の形態は、Ｌレベルの出力信号Ｘを電源Ｖｓｓレベルまで引き下げて、出力信号Ｘを電源Ｖｃｃレベルと電源Ｖｓｓレベルとの間で確実にフル振幅動作させる構成としたものである。
【０２４９】
入力信号Ａ２は、ＮチャネルＭＯＳトランジスタＴｒ７８  及びＰチャネルＭＯＳトランジスタＴｒ８１  のゲートに入力され、入力信号Ａ１は同トランジスタＴｒ７８  のドレイン（ソース）に入力される。
【０２５０】
入力信号Ａ３は、ＮチャネルＭＯＳトランジスタＴｒ８０  及びＰチャネルＭＯＳトランジスタＴｒ７９  のゲートに入力される。前記トランジスタＴｒ７９  のソース（ドレイン）は、前記トランジスタＴｒ７８  のソース（ドレイン）に接続され、同トランジスタＴｒ７９  のドレイン（ソース）は、前記トランジスタＴｒ８０  のドレインに接続されて、ノードＮ２４を構成する。前記トランジスタＴｒ８０  のソースは電源Ｖｓｓに接続される。
【０２５１】
前記トランジスタＴｒ８１  のソースは電源Ｖｃｃに接続され、ドレインは前記トランジスタＴｒ７９  のソース（ドレイン）に接続される。
前記ノードＮ２４は、ＣＭＯＳインバータ回路２２ｄに入力され、そのインバータ回路２２ｄから出力信号Ｘが出力される。出力信号Ｘは、ＰチャネルＭＯＳトランジスタＴｒ８２  及びＮチャネルＭＯＳトランジスタＴｒ８３  のゲートに入力される。
【０２５２】
前記トランジスタＴｒ８２  のソースは電源Ｖｃｃに接続され、ドレインはノードＮ２４に接続される。前記トランジスタＴｒ８３  のドレインはノードＮ２４に接続され、ソースは電源Ｖｓｓに接続される。そして、インバータ回路２２ｄと、トランジスタＴｒ８２  ，Ｔｒ８３  とで出力信号安定化回路が構成される。
【０２５３】
このように構成された２ｗｉｄｅ・２ＡＮＤ・３入力・ＡＮＤ・ＯＲ回路２９では、前記第五の従来例と同様に、図２８に示す真理値に基づいて動作する。すなわち、入力信号Ａ１，Ａ２，Ａ３がともに「０」となると、トランジスタＴｒ８１  ，Ｔｒ７９  がオンされるとともに、トランジスタＴｒ７８  ，Ｔｒ８０  がオフされる。
【０２５４】
すると、ノードＮ２４はほぼ電源ＶｃｃレベルとなってＨレベルとなり、インバータ回路２２ｄの動作により、出力信号Ｘは電源Ｖｓｓレベルまで低下して、Ｌレベルとなる。また、トランジスタＴｒ８２  がオンされるとともに、トランジスタＴｒ８３  がオフされて、ノードＮ２４がほぼ電源Ｖｃｃレベルとなる。
【０２５５】
入力信号Ａ１，Ａ２，Ａ３が「１，０，０」となると、トランジスタＴｒ８１  ，Ｔｒ７９  がオンされるとともに、トランジスタＴｒ７８  ，Ｔｒ８０  がオフされる。
すると、ノードＮ２４はＨレベルとなり、同様に出力信号ＸはＬレベルとなる。
【０２５６】
入力信号Ａ１，Ａ２，Ａ３が「０，１，０」となると、トランジスタＴｒ７８  ，Ｔｒ７９  がオンされるとともに、トランジスタＴｒ８１  ，Ｔｒ８０  がオフされる。
すると、Ｌレベルの入力信号Ａ１がトランジスタＴｒ７８  ，Ｔｒ７９  を介してノードＮ２４に出力されるため、ノードＮ２４はＬレベルとなる。
【０２５７】
このとき、ノードＮ２４は入力信号Ａ１よりトランジスタＴｒ７９  のしきい値分高いレベル以下には低下しない。
ノードＮ２４がＬレベルとなると、インバータ回路２２ｄの動作により、出力信号ＸはＨレベルとなる。すると、トランジスタＴｒ８２  がオフされるとともに、トランジスタＴｒ８３  がオンされて、ノードＮ２４がほぼ電源Ｖｓｓレベルとなる。従って、Ｈレベルの出力信号Ｘは電源Ｖｃｃレベルまで引き上げられる。
【０２５８】
入力信号Ａ１，Ａ２，Ａ３が「１，１，０」となると、トランジスタＴｒ７８  ，Ｔｒ７９  がオンされるとともに、トランジスタＴｒ８１  ，Ｔｒ８０  がオフされる。
すると、Ｈレベルの入力信号Ａ１がトランジスタＴｒ７８  ，Ｔｒ７９  を介してノードＮ２４に出力されるため、ノードＮ２４はＨレベルとなる。
【０２５９】
このとき、ノードＮ２４は入力信号Ａ１よりトランジスタＴｒ７９  のしきい値分低いレベル以上には上昇しない。
ノードＮ２４がＨレベルとなると、インバータ回路２２ｄの動作により、出力信号ＸはＬレベルとなる。すると、トランジスタＴｒ８２  がオンされるとともに、トランジスタＴｒ８３  がオフされて、ノードＮ２４がほぼ電源Ｖｃｃレベルとなる。従って、Ｌレベルの出力信号Ｘは電源Ｖｓｓレベルまで引き下げられる。
【０２６０】
入力信号Ａ１，Ａ２，Ａ３が「０，０，１」となると、トランジスタＴｒ８１  ，Ｔｒ８０  がオンされるとともに、トランジスタＴｒ７８  ，Ｔｒ７９  がオフされる。
すると、ノードＮ２４はＬレベルとなり、出力信号ＸはＨレベルとなる。また、トランジスタＴｒ８２  がオフされるとともに、トランジスタＴｒ８３  がオンされて、ノードＮ２４がほぼ電源Ｖｓｓレベルとなる。
入力信号Ａ１，Ａ２，Ａ３が「１，０，１」となると、トランジスタＴｒ８１  ，Ｔｒ８０  がオンされるとともに、トランジスタＴｒ７８  ，Ｔｒ７９  がオフされる。
【０２６１】
すると、ノードＮ２４はＬレベルとなり、出力信号ＸはＨレベルとなる。また、トランジスタＴｒ８２  がオフされるとともに、トランジスタＴｒ８３  がオンされて、ノードＮ２４がほぼ電源Ｖｓｓレベルとなる。
【０２６２】
入力信号Ａ１，Ａ２，Ａ３が「０，１，１」となると、トランジスタＴｒ７８  ，Ｔｒ８０  がオンされるとともに、トランジスタＴｒ８１  ，Ｔｒ７９  がオフされる。
すると、ノードＮ２４はＬレベルとなり、出力信号ＸはＨレベルとなる。また、トランジスタＴｒ８２  がオフされるとともに、トランジスタＴｒ８３  がオンされて、ノードＮ２４がほぼ電源Ｖｓｓレベルとなる。
【０２６３】
入力信号Ａ１，Ａ２，Ａ３が「１，１，１」となると、トランジスタＴｒ７８  ，Ｔｒ８０  がオンされるとともに、トランジスタＴｒ８１  ，Ｔｒ７９  がオフされる。
すると、ノードＮ２４はＬレベルとなり、出力信号ＸはＨレベルとなる。また、トランジスタＴｒ８２  がオフされるとともに、トランジスタＴｒ８３  がオンされて、ノードＮ２４がほぼ電源Ｖｓｓレベルとなる。
【０２６４】
上記のような動作により、この論理回路は図２８に示す真理値に基づく動作を行い、入力信号Ａ１の反転信号と入力信号Ａ２とのＡＮＤ論理信号と、入力信号Ａ３とのＯＲ論理を出力信号Ｘとして出力し、図２７に示すシンボルで表記されるＡＮＤ・ＯＲ回路を構成する。
【０２６５】
上記のようなＡＮＤ・ＯＲ回路２９では、次に示す作用効果を得ることができる。
（イ）８個のＭＯＳトランジスタにより、２ｗｉｄｅ・２ＡＮＤ・３入力・ＡＮＤ・ＯＲ回路２９が構成されるので、前記第五の従来例に比して素子数を削減することができる。従って、回路面積を縮小することができる。
（ロ）上記のような２ｗｉｄｅ・２ＡＮＤ・３入力・ＡＮＤ・ＯＲ回路２９を多数搭載する半導体集積回路装置のチップ面積を縮小することができる。
（ハ）出力信号安定化回路を備えたことにより、第七の実施の形態に比して、入力信号Ａ１〜Ａ３の振幅が小さくなっても、出力信号Ｘを高電位側電源Ｖｃｃと低電位側電源Ｖｓｓとの間でフル振幅動作させることができる。
（第九の実施の形態）
図１０は、この発明を具体化したＣＭＯＳ論理回路の第九の実施の形態を示す。この実施の形態は、前記第七の従来例と同様に３入力ＡＮＤ回路を構成する。
【０２６６】
入力信号Ａ１は、ＮチャネルＭＯＳトランジスタＴｒ８７  及びＰチャネルＭＯＳトランジスタＴｒ８６  のゲートに入力される。入力信号Ａ２は、ＮチャネルＭＯＳトランジスタＴｒ８４  のドレイン（ソース）に入力される。
【０２６７】
入力信号Ａ３は、前記トランジスタＴｒ８４  及びＰチャネルＭＯＳトランジスタＴｒ８５  のゲートに入力される。前記トランジスタＴｒ８４  のソース（ドレイン）は、前記トランジスタＴｒ８５  のソース及び前記トランジスタＴｒ８６  のソース（ドレイン）に接続される。
【０２６８】
前記トランジスタＴｒ８５  のドレインは、電源Ｖｓｓに接続される。前記トランジスタＴｒ８６  のドレイン（ソース）は、前記トランジスタＴｒ８７  のドレインに接続され、同トランジスタＴｒ８７  のソースは電源Ｖｓｓに接続される。そして、前記トランジスタＴｒ８７  のドレインから出力信号Ｘが出力される。
【０２６９】
このように構成されたＡＮＤ回路３０は、図３３に示す真理値に基づく動作を行う。すなわち、入力信号Ａ１，Ａ２，Ａ３がともに「０」となると、トランジスタＴｒ８５  ，Ｔｒ８６  がオンされるとともに、トランジスタＴｒ８４  ，Ｔｒ８７  がオフされる。従って、出力信号ＸはＬレベルとなる。
【０２７０】
このとき、出力信号Ｘは、電源ＶｓｓよりトランジスタＴｒ８６  ，Ｔｒ８５  のしきい値分高いレベルが出力される。従って、入力信号Ａ１，Ａ３にＬレベルの入力信号として電源Ｖｓｓレベルを入力しても、出力信号Ｘは電源Ｖｓｓレベルまで下がらない。
【０２７１】
入力信号Ａ１，Ａ２，Ａ３が「１，０，０」となると、トランジスタＴｒ８５  ，Ｔｒ８７  がオンされるとともに、トランジスタＴｒ８４  ，Ｔｒ８６  がオフされる。従って、出力信号ＸはＬレベルとなる。このとき、Ｌレベルの出力信号Ｘはほぼ電源Ｖｓｓレベルまで低下する。
【０２７２】
入力信号Ａ１，Ａ２，Ａ３が「０，１，０」となると、トランジスタＴｒ８５  ，Ｔｒ８６  がオンされるとともに、トランジスタＴｒ８４  ，Ｔｒ８７  がオフされる。従って、出力信号ＸはＬレベルとなる。このとき、上記と同様に出力信号Ｘは電源Ｖｓｓレベルまで低下しない。
【０２７３】
入力信号Ａ１，Ａ２，Ａ３が「１，１，０」となると、トランジスタＴｒ８５  ，Ｔｒ８７  がオンされるとともに、トランジスタＴｒ８４  ，Ｔｒ８６  がオフされる。従って、出力信号ＸはＬレベルとなる。
【０２７４】
入力信号Ａ１，Ａ２，Ａ３が「０，０，１」となると、トランジスタＴｒ８４  ，Ｔｒ８６  がオンされるとともに、トランジスタＴｒ８５  ，Ｔｒ８７  がオフされる。従って、入力信号Ａ２がトランジスタＴｒ８４  ，Ｔｒ８６  を介して出力信号Ｘとして出力されるため、出力信号ＸはＬレベルとなる。
【０２７５】
このとき、出力信号Ｘは、入力信号Ａ２よりトランジスタＴｒ８６  のしきい値分高いレベル以上となる。従って、Ｌレベルの入力信号Ａ１として電源Ｖｓｓレベルを入力しても、Ｌレベルの出力信号Ｘは電源Ｖｓｓレベルまで低下しない。
【０２７６】
入力信号Ａ１，Ａ２，Ａ３が「１，０，１」となると、トランジスタＴｒ８４  ，Ｔｒ８７  がオンされるとともに、トランジスタＴｒ８５  ，Ｔｒ８６  がオフされる。従って、出力信号ＸはＬレベルとなる。
【０２７７】
入力信号Ａ１，Ａ２，Ａ３が「０，１，１」となると、トランジスタＴｒ８４  ，Ｔｒ８６  がオンされるとともに、トランジスタＴｒ８５  ，Ｔｒ８７  がオフされる。従って、入力信号Ａ２がトランジスタＴｒ８４  ，Ｔｒ８６  を介して出力信号Ｘとして出力されるため、出力信号ＸはＨレベルとなる。
【０２７８】
このとき、出力信号Ｘは、入力信号Ａ２よりトランジスタＴｒ８４  のしきい値分低いレベル以下となる。従って、Ｈレベルの入力信号Ａ２として電源Ｖｃｃレベルを入力しても、Ｈレベルの出力信号Ｘは電源Ｖｃｃレベルまで上昇しない。
【０２７９】
入力信号Ａ１，Ａ２，Ａ３が「１，１，１」となると、トランジスタＴｒ８４  ，Ｔｒ８７  がオンされるとともに、トランジスタＴｒ８５  ，Ｔｒ８６  がオフされる。従って、出力信号ＸはＬレベルとなる。
【０２８０】
上記のような動作により、この論理回路は図３３に示す真理値に基づく動作を行い、入力信号Ａ１の反転信号と入力信号Ａ２，Ａ３とのＡＮＤ論理信号を出力信号Ｘとして出力し、図３２に示すシンボルで表記されるＡＮＤ回路を構成する。
【０２８１】
上記のようなＡＮＤ回路３０では、次に示す作用効果を得ることができる。
（イ）４個のＭＯＳトランジスタにより、３入力ＡＮＤ回路３０が構成されるので、前記第七の従来例に比して素子数を削減することができる。従って、回路面積を縮小することができる。
（ロ）インバータ回路を必要としないので、入力信号Ａ１〜Ａ３の反転時にも電源Ｖｃｃから電源Ｖｓｓへの貫通電流は生じない。従って、消費電力を低減することができる。
（ハ）上記のような３入力ＡＮＤ回路３０を多数搭載する半導体集積回路装置のチップ面積を縮小することができる。
（ニ）上記のような３入力ＡＮＤ回路３０を多数搭載する半導体集積回路装置の消費電力を低減することができる。
（第十の実施の形態）
図１１は、この発明を具体化したＣＭＯＳ論理回路の第十の実施の形態を示し、前記第九の実施の形態と同様に３入力ＡＮＤ回路を構成する。
【０２８２】
前記第九の実施の形態では、Ｌレベル出力信号Ｘを電源Ｖｓｓレベルまで引き下げることができない場合及びＨレベルの出力信号Ｘを電源Ｖｃｃレベルまで引き上げることができない場合がある。
【０２８３】
この実施の形態は、出力信号Ｘを電源Ｖｃｃレベルと電源Ｖｓｓレベルとの間で確実にフル振幅動作させる構成としたものである。
入力信号Ａ３は、ＰチャネルＭＯＳトランジスタＴｒ８８  及びＮチャネルＭＯＳトランジスタＴｒ８９  のゲートに入力される。
【０２８４】
入力信号Ａ２は、ＰチャネルＭＯＳトランジスタＴｒ９０  及びＮチャネルＭＯＳトランジスタＴｒ９１  のゲートに入力される。
前記トランジスタＴｒ８８  のソースは、電源Ｖｃｃに接続され、ドレインは前記トランジスタＴｒ８９  のドレイン（ソース）に接続されて、ノードＮ２５を構成する。前記トランジスタＴｒ８９  のソース（ドレイン）は、前記トランジスタＴｒ９１  のドレイン（ソース）に接続され、同トランジスタＴｒ９１  のソース（ドレイン）に入力信号Ａ１が入力される。
【０２８５】
前記トランジスタＴｒ９０  のソースは電源Ｖｃｃに接続され、ドレインは前記トランジスタＴｒ９１  のドレイン（ソース）に接続される。
前記ノードＮ２５は、ＣＭＯＳインバータ回路２２ｅに入力され、そのインバータ回路２２ｅから出力信号Ｘが出力される。出力信号Ｘは、ＰチャネルＭＯＳトランジスタＴｒ９２  及びＮチャネルＭＯＳトランジスタＴｒ９３  のゲートに入力される。
【０２８６】
前記トランジスタＴｒ９２  のソースは電源Ｖｃｃに接続され、ドレインはノードＮ２５に接続される。前記トランジスタＴｒ９３  のドレインはノードＮ２５に接続され、ソースは電源Ｖｓｓに接続される。そして、インバータ回路２２ｅと、トランジスタＴｒ９２  ，Ｔｒ９３  とで出力信号安定化回路が構成される。
【０２８７】
このように構成された３入力ＡＮＤ回路３１では、前記第七の従来例と同様に、図３３に示す真理値に基づいて動作する。すなわち、入力信号Ａ１，Ａ２，Ａ３がともに「０」となると、トランジスタＴｒ８８  ，Ｔｒ９０  がオンされるとともに、トランジスタＴｒ８９  ，Ｔｒ９１  がオフされる。
【０２８８】
すると、ノードＮ２５はほぼ電源ＶｃｃレベルとなってＨレベルとなり、出力信号ＸはＬレベルとなる。また、トランジスタＴｒ９２  がオンされるとともに、トランジスタＴｒ９３  がオフされて、ノードＮ２５がほぼ電源Ｖｃｃレベルとなる。
【０２８９】
入力信号Ａ１，Ａ２，Ａ３が「１，０，０」となると、トランジスタＴｒ８８  ，Ｔｒ９０  がオンされるとともに、トランジスタＴｒ８９  ，Ｔｒ９１  がオフされる。
すると、同様に出力信号ＸはＬレベルとなり、ノードＮ２５がほぼ電源Ｖｃｃレベルとなる。
【０２９０】
入力信号Ａ１，Ａ２，Ａ３が「０，１，０」となると、トランジスタＴｒ８８  ，Ｔｒ９１  がオンされるとともに、トランジスタＴｒ８９  ，Ｔｒ９０  がオフされる。
すると、ノードＮ２５はＨレベルとなり、出力信号ＸはＬレベルとなる。また、トランジスタＴｒ９２  がオンされるとともに、トランジスタＴｒ９３  がオフされて、ノードＮ２５がほぼ電源Ｖｃｃレベルとなる。
【０２９１】
入力信号Ａ１，Ａ２，Ａ３が「１，１，０」となると、トランジスタＴｒ８８  ，Ｔｒ９１  がオンされるとともに、トランジスタＴｒ８９  ，Ｔｒ９０  がオフされる。
すると、ノードＮ２５はＨレベルとなり、出力信号ＸはＬレベルとなる。また、トランジスタＴｒ９２  がオンされるとともに、トランジスタＴｒ９３  がオフされて、ノードＮ２５がほぼ電源Ｖｃｃレベルとなる。
【０２９２】
入力信号Ａ１，Ａ２，Ａ３が「０，０，１」となると、トランジスタＴｒ８９  ，Ｔｒ９０  がオンされるとともに、トランジスタＴｒ８８  ，Ｔｒ９１  がオフされる。
すると、ノードＮ２５はＨレベルとなる。このとき、ノードＮ２５は電源ＶｃｃよりトランジスタＴｒ８９  のしきい値分低いレベル以上には上昇しない。
【０２９３】
ノードＮ２５がＨレベルとなると、インバータ回路２２ｅの動作により、出力信号ＸはＬレベルとなる。すると、トランジスタＴｒ９２  がオンされるとともに、トランジスタＴｒ９３  がオフされて、ノードＮ２５がほぼ電源Ｖｃｃレベルとなる。従って、Ｌレベルの出力信号Ｘは電源Ｖｓｓレベルまで引き下げられる。
【０２９４】
入力信号Ａ１，Ａ２，Ａ３が「１，０，１」となると、トランジスタＴｒ８９  ，Ｔｒ９０  がオンされるとともに、トランジスタＴｒ８８  ，Ｔｒ９１  がオフされる。そして、「１，０，１」の場合と同様に出力信号ＸがＬレベルとなる。
【０２９５】
入力信号Ａ１，Ａ２，Ａ３が「０，１，１」となると、トランジスタＴｒ８９  ，Ｔｒ９１  がオンされるとともに、トランジスタＴｒ８８  ，Ｔｒ９０  がオフされる。
すると、Ｌレベルの入力信号Ａ１がトランジスタＴｒ８９  ，Ｔｒ９１  を介してノードＮ２５に出力されるため、ノードＮ２５はＬレベルとなり、出力信号ＸはＨレベルとなる。また、トランジスタＴｒ９２  がオフされるとともに、トランジスタＴｒ９３  がオンされて、ノードＮ２５がほぼ電源Ｖｓｓレベルとなる。従って、Ｈレベルの出力信号Ｘは電源Ｖｃｃレベルまで引き上げられる。
【０２９６】
入力信号Ａ１，Ａ２，Ａ３が「１，１，１」となると、トランジスタＴｒ８９  ，Ｔｒ９１  がオンされるとともに、トランジスタＴｒ８８  ，Ｔｒ９０  がオフされる。
すると、Ｈレベルの入力信号Ａ１がトランジスタＴｒ８９  ，Ｔｒ９１  を介してノードＮ２５に出力されるため、ノードＮ２５はＨレベルとなり、出力信号ＸはＬレベルとなる。
【０２９７】
このとき、ノードＮ２５は、入力信号Ａ２からトランジスタＴｒ９１  ，Ｔｒ８９  のしきい値分低下したレベル以上には上昇しないが、ノードＮ２５がＨレベルとなって、出力信号ＸがＬレベルとなると、トランジスタＴｒ９２  がオンされるとともに、トランジスタＴｒ９３  がオフされて、ノードＮ２５がほぼ電源Ｖｃｃレベルとなり、出力信号Ｘは電源Ｖｓｓレベルまで引き下げられる。
【０２９８】
上記のような動作により、この論理回路は図３３に示す真理値に基づく動作を行い、入力信号Ａ１の反転信号と入力信号Ａ２，Ａ３とのＡＮＤ論理を出力信号Ｘとして出力し、図３２に示すシンボルで表記されるＡＮＤ回路を構成する。
【０２９９】
上記のようなＡＮＤ回路３１では、次に示す作用効果を得ることができる。
（イ）８個のＭＯＳトランジスタにより、３入力ＡＮＤ回路３１が構成されるので、前記第七の従来例に比して素子数を削減することができる。従って、回路面積を縮小することができる。
（ロ）上記のような３入力ＡＮＤ回路３１を多数搭載する半導体集積回路装置のチップ面積を縮小することができる。
（ハ）出力信号安定化回路を備えたことにより、第九の実施の形態に比して、入力信号Ａ１〜Ａ３の振幅が小さくなっても、出力信号Ｘを高電位側電源Ｖｃｃと低電位側電源Ｖｓｓとの間でフル振幅動作させることができる。
（第１１の実施の形態）
図１２は、この発明を具体化したＣＭＯＳ論理回路の第十一の実施の形態を示す。この実施の形態は、前記第九の従来例と同様に３入力ＯＲ回路を構成する。
【０３００】
入力信号Ａ１は、ＰチャネルＭＯＳトランジスタＴｒ９４  及びＮチャネルＭＯＳトランジスタＴｒ９５  のゲートに入力される。入力信号Ａ２は、ＮチャネルＭＯＳトランジスタＴｒ９６  及びＰチャネルＭＯＳトランジスタＴｒ９７  のゲートに入力される。
【０３０１】
入力信号Ａ３は、前記トランジスタＴｒ９７  のドレイン（ソース）に入力される。
前記トランジスタＴｒ９４  のソースは、電源Ｖｃｃに接続され、ドレインは前記トランジスタＴｒ９５  のドレイン（ソース）に接続される。
【０３０２】
前記トランジスタＴｒ９５  のソース（ドレイン）は、前記トランジスタＴｒ９７  のソース（ドレイン）及び前記トランジスタＴｒ９６  のソースに接続される。前記トランジスタＴｒ９６  のドレインは電源Ｖｃｃに接続される。そして、前記トランジスタＴｒ９４  のドレインから出力信号Ｘが出力される。
【０３０３】
このように構成されたＯＲ回路３２は、図３８に示す真理値に基づく動作を行う。すなわち、入力信号Ａ１，Ａ２，Ａ３がともに「０」となると、トランジスタＴｒ９４  ，Ｔｒ９７  がオンされるとともに、トランジスタＴｒ９５  ，Ｔｒ９６  がオフされる。従って、出力信号ＸはＨレベルとなる。
【０３０４】
入力信号Ａ１，Ａ２，Ａ３が「１，０，０」となると、トランジスタＴｒ９５  ，Ｔｒ９７  がオンされるとともに、トランジスタＴｒ９４  ，Ｔｒ９６  がオフされる。すると、入力信号Ａ３がトランジスタＴｒ９５  ，Ｔｒ９７  を介して出力信号Ｘとして出力されるため、出力信号ＸはＬレベルとなる。
【０３０５】
このとき、出力信号Ｘは、入力信号Ａ３よりトランジスタＴｒ９７  のしきい値分高いレベルとなる。従って、入力信号Ａ２，Ａ３にＬレベルの入力信号として電源Ｖｓｓレベルを入力しても、出力信号Ｘは電源Ｖｓｓレベルまで下がらない。
【０３０６】
入力信号Ａ１，Ａ２，Ａ３が「０，１，０」となると、トランジスタＴｒ９４  ，Ｔｒ９６  がオンされるとともに、トランジスタＴｒ９５  ，Ｔｒ９７  がオフされる。従って、出力信号ＸはＨレベルとなる。
【０３０７】
入力信号Ａ１，Ａ２，Ａ３が「１，１，０」となると、トランジスタＴｒ９５  ，Ｔｒ９６  がオンされるとともに、トランジスタＴｒ９４  ，Ｔｒ９７  がオフされる。従って、出力信号ＸはＨレベルとなる。
【０３０８】
このとき、出力信号Ｘは、電源ＶｃｃよりトランジスタＴｒ９５  ，Ｔｒ９６  のしきい値分低いレベルが出力される。従って、入力信号Ａ１，Ａ２が電源Ｖｃｃであっても、出力信号Ｘは電源Ｖｃｃレベルまで上がらない。
【０３０９】
入力信号Ａ１，Ａ２，Ａ３が「０，０，１」となると、トランジスタＴｒ９４  ，Ｔｒ９７  がオンされるとともに、トランジスタＴｒ９５  ，Ｔｒ９６  がオフされる。従って、出力信号ＸはＨレベルとなる。
【０３１０】
入力信号Ａ１，Ａ２，Ａ３が「１，０，１」となると、トランジスタＴｒ９５  ，Ｔｒ９７  がオンされるとともに、トランジスタＴｒ９４  ，Ｔｒ９６  がオフされる。すると、入力信号Ａ３がトランジスタＴｒ９５  ，Ｔｒ９７  を介して出力信号Ｘとして出力されるため、出力信号ＸはＨレベルとなる。
【０３１１】
このとき、出力信号Ｘは、入力信号Ａ３よりトランジスタＴｒ９５  のしきい値分低いレベル以上には上昇しない。従って、Ｈレベルの入力信号Ａ１，Ａ３として電源Ｖｃｃレベルが入力されても、出力信号Ｘは電源Ｖｃｃレベルまで上昇しない。
【０３１２】
入力信号Ａ１，Ａ２，Ａ３が「０，１，１」となると、トランジスタＴｒ９４  ，Ｔｒ９６  がオンされるとともに、トランジスタＴｒ９５  ，Ｔｒ９７  がオフされる。従って、出力信号ＸはＨレベルとなる。
【０３１３】
入力信号Ａ１，Ａ２，Ａ３が「１，１，１」となると、トランジスタＴｒ９５  ，Ｔｒ９６  がオンされるとともに、トランジスタＴｒ９４  ，Ｔｒ９７  がオフされる。従って、出力信号ＸはＨレベルとなる。
【０３１４】
このとき、出力信号Ｘは、電源ＶｃｃよりトランジスタＴｒ９５  ，Ｔｒ９６  のしきい値分低いレベルが出力される。
上記のような動作により、この論理回路は図３８に示す真理値に基づく動作を行い、入力信号Ａ１の反転信号と入力信号Ａ２，Ａ３とのＯＲ論理信号を出力信号Ｘとして出力し、図３７に示すシンボルで表記されるＯＲ回路を構成する。
【０３１５】
上記のようなＯＲ回路３２では、次に示す作用効果を得ることができる。
（イ）４個のＭＯＳトランジスタにより、３入力ＯＲ回路３２が構成されるので、前記第九の従来例に比して素子数を削減することができる。従って、回路面積を縮小することができる。
（ロ）インバータ回路を必要としないので、入力信号Ａ１〜Ａ３の反転時にも電源Ｖｃｃから電源Ｖｓｓへの貫通電流は生じない。従って、消費電力を低減することができる。
（ハ）上記のような３入力ＯＲ回路３２を多数搭載する半導体集積回路装置のチップ面積を縮小することができる。
（ニ）上記のような３入力ＯＲ回路３２を多数搭載する半導体集積回路装置の消費電力を低減することができる。
（第一二の実施の形態）
図１３は、この発明を具体化したＣＭＯＳ論理回路の第十二の実施の形態を示し、前記第十一の実施の形態と同様な論理を出力する。
【０３１６】
前記第十一の実施の形態では、Ｈレベルの出力信号Ｘが出力されるとき、その出力レベルが電源Ｖｃｃレベルまで上昇しないときがある。また、Ｌレベルの出力信号Ｘが出力されるとき、その出力レベルが電源Ｖｓｓレベルまで低下しないときがある。
【０３１７】
この実施の形態は、入力信号を出力信号Ｘとして出力するとき、出力信号Ｘを電源Ｖｃｃレベルと電源Ｖｓｓレベルとの間で確実にフル振幅動作させる構成としたものである。
【０３１８】
入力信号Ａ１は、ＰチャネルＭＯＳトランジスタＴｒ９８  のソース（ドレイン）に入力される。
入力信号Ａ２は、前記トランジスタＴｒ９８  及びＮチャネルＭＯＳトランジスタＴｒ９９  のゲートに入力される。
【０３１９】
入力信号Ａ３は、ＰチャネルＭＯＳトランジスタＴｒ１００及びＮチャネルＭＯＳトランジスタＴｒ１０１のゲートに入力される。
前記トランジスタＴｒ９８  のドレイン（ソース）は、前記トランジスタＴｒ９９  のドレイン及び前記トランジスタＴｒ１００のソース（ドレイン）に接続され、同トランジスタＴｒ９９  のソースは電源Ｖｓｓに接続される。
【０３２０】
前記トランジスタＴｒ１００のドレイン（ソース）は、前記トランジスタＴｒ１０１のドレインに接続されて、ノードＮ２６が構成され、前記トランジスタＴｒ１０１のソースは電源Ｖｓｓに接続される。
【０３２１】
前記ノードＮ２６は、ＣＭＯＳインバータ回路２２ｆに入力され、そのインバータ回路２２ｆから出力信号Ｘが出力される。
前記出力信号Ｘは、ＰチャネルＭＯＳトランジスタＴｒ１０２及びＮチャネルＭＯＳトランジスタＴｒ１０３のゲートに入力される。前記トランジスタＴｒ１０２のソースは電源Ｖｃｃに接続され、ドレインはノードＮ２６に接続される。前記トランジスタＴｒ１０３のドレインは、ノードＮ２６に接続され、ソースは電源Ｖｓｓに接続される。そして、インバータ回路２２ｆと、トランジスタＴｒ１０２，Ｔｒ１０３とで出力信号安定化回路が構成される。
【０３２２】
このように構成された論理回路３３では、前記第九の従来例と同様に、図３８に示す真理値に基づいて動作する。すなわち、入力信号Ａ１，Ａ２，Ａ３がともに「０」となると、トランジスタＴｒ９８  ，Ｔｒ１００がオンされるとともに、トランジスタＴｒ９９  ，Ｔｒ１０１がオフされる。
【０３２３】
すると、ノードＮ２６には入力信号Ａ１がトランジスタＴｒ９８  ，Ｔｒ１００を介して出力されるため、ノードＮ２６はＬレベルとなる。このとき、ノードＮ２６には、入力信号Ａ１よりトランジスタＴｒ１００，Ｔｒ９８  のしきい値分高いレベルが出力される。
【０３２４】
ノードＮ２６がＬレベルとなると、出力信号ＸがＨレベルとなって、トランジスタＴｒ１０２がオフされるとともに、トランジスタＴｒ１０３がオンされる。すると、ノードＮ２６はほぼ電源Ｖｓｓレベルまで低下し、出力信号Ｘはほぼ電源Ｖｃｃレベルとなる。
【０３２５】
入力信号Ａ１，Ａ２，Ａ３が「１，０，０」となると、トランジスタＴｒ９８  ，Ｔｒ１００がオンされるとともに、トランジスタＴｒ９９  ，Ｔｒ１０１がオフされる。
すると、ノードＮ２６には入力信号Ａ１がトランジスタＴｒ９８  ，Ｔｒ１００を介して出力されるため、ノードＮ２６はＨレベルとなる。このとき、Ｈレベルの入力信号Ａ１として電源Ｖｃｃレベルが入力されれば、ノードＮ２６はほぼ電源Ｖｃｃレベルとなる。そして、ノードＮ２６がＨレベルとなると、出力信号ＸはＬレベルとなって、トランジスタＴｒ１０２がオンされるとともに、トランジスタＴｒ１０３がオフされる。
【０３２６】
入力信号Ａ１，Ａ２，Ａ３が「０，１，０」となると、トランジスタＴｒ９９  ，Ｔｒ１００がオンされるとともに、トランジスタＴｒ９８  ，Ｔｒ１０１がオフされる。
すると、ノードＮ２６はトランジスタＴｒ１００，Ｔｒ９９  を介して電源Ｖｓｓに接続されるため、Ｌレベルとなる。
【０３２７】
このとき、ノードＮ２６は電源ＶｓｓよりトランジスタＴｒ１００のしきい値分高いレベル以下には下がらない。
ノードＮ２６がＬレベルとなると、インバータ回路２２ｆの動作により、出力信号ＸはＨレベルとなって、トランジスタＴｒ１０２がオフされるとともに、トランジスタＴｒ１０３がオンされる。すると、ノードＮ２６はほぼ電源Ｖｓｓレベルとなり、出力信号Ｘはほぼ電源Ｖｃｃレベルとなる。
【０３２８】
入力信号Ａ１，Ａ２，Ａ３が「１，１，０」となると、トランジスタＴｒ９９  ，Ｔｒ１００がオンされるとともに、トランジスタＴｒ９８  ，Ｔｒ１０１がオフされて、上記と同様にノードＮ２６がＬレベルとなり、出力信号ＸがＨレベルとなる。
【０３２９】
入力信号Ａ１，Ａ２，Ａ３が「０，０，１」となると、トランジスタＴｒ９８  ，Ｔｒ１０１がオンされるとともに、トランジスタＴｒ９９  ，Ｔｒ１００がオフされて、ノードＮ２６がＬレベル、すなわちほぼ電源Ｖｓｓレベルとなる。
【０３３０】
ノードＮ２６がＬレベルとなると、出力信号ＸがＨレベルとなり、トランジスタＴｒ１０２がオフされるとともに、トランジスタＴｒ１０３がオンされる。従って、出力信号Ｘはほぼ電源Ｖｃｃレベルとなる。
【０３３１】
入力信号Ａ１，Ａ２，Ａ３が「１，０，１」となると、トランジスタＴｒ９８  ，Ｔｒ１０１がオンされるとともに、トランジスタＴｒ９９  ，Ｔｒ１００がオフされて、ノードＮ２６がＬレベル、すなわちほぼ電源Ｖｓｓレベルとなる。従って、上記と同様に出力信号ＸはＨレベルとなり、ほぼ電源Ｖｃｃレベルとなる。
【０３３２】
入力信号Ａ１，Ａ２，Ａ３が「０，１，１」となると、トランジスタＴｒ９９  ，Ｔｒ１０１がオンされるとともに、トランジスタＴｒ９８  ，Ｔｒ１００がオフされて、ノードＮ２６がＬレベル、すなわちほぼ電源Ｖｓｓレベルとなる。従って、上記と同様に出力信号ＸはＨレベルとなり、ほぼ電源Ｖｃｃレベルとなる。
【０３３３】
入力信号Ａ１，Ａ２，Ａ３が「１，１，１」となると、トランジスタＴｒ９９  ，Ｔｒ１０１がオンされるとともに、トランジスタＴｒ９８  ，Ｔｒ１００がオフされて、ノードＮ２６がＬレベル、すなわちほぼ電源Ｖｓｓレベルとなる。従って、上記と同様に出力信号ＸはＨレベルとなり、ほぼ電源Ｖｃｃレベルとなる。
【０３３４】
上記のような動作により、この論理回路は図３８に示す真理値に基づく動作を行い、入力信号Ａ１の反転信号と入力信号Ａ２，Ａ３とのＯＲ論理を出力信号Ｘとして出力し、図３７に示すシンボルで表記されるＯＲ回路を構成する。
【０３３５】
上記のようなＯＲ回路３３では、次に示す作用効果を得ることができる。
（イ）８個のＭＯＳトランジスタにより、３入力ＯＲ回路３３が構成されるので、前記第九の従来例に比して素子数を削減することができる。従って、回路面積を縮小することができる。
（ロ）上記のような３入力ＯＲ回路３３を多数搭載する半導体集積回路装置のチップ面積を縮小することができる。
（ハ）出力信号安定化回路を備えたことにより、第十一の実施の形態に比して、入力信号Ａ１〜Ａ３の振幅が小さくなっても、出力信号Ｘを高電位側電源Ｖｃｃと低電位側電源Ｖｓｓとの間でフル振幅動作させることができる。
【０３３６】
上記のような各実施の形態において、２入力の論理回路は、第一及び第三の実施の形態に示すように、２個のトランジスタで構成することができる。また、第五、第七、第九、第十一の実施の形態に示すように、３入力の論理回路は、４個のトランジスタを必要とする。一般的には、入力数をｎとすれば、（２ｎ−２）個のトランジスタで構成することができる。
【０３３７】
第一及び第三の実施の形態に対応する２入力の第一及び第二の従来例では、６個のトランジスタを必要とする。第五、第七、第九、第十一の実施の形態に対応する３入力の論理回路では、１０個のトランジスタを必要とする。一般的には、入力数をｎとすれば、（４ｎ−２）個のトランジスタを必要とする。
【０３３８】
従って、上記各実施の形態では、対応する従来例に対し、素子数を削減することができる。
また、第一及び第三の実施の形態に対し、出力信号Ｘの振幅を電源Ｖｃｃと電源Ｖｓｓとの間でフル振幅動作させるための出力信号安定化回路を備えた第二及び第四の実施の形態では、５個のトランジスタを必要とする。第五、第七、第九、第十一の実施の形態に対し、出力信号安定化回路を備えた第六、第八、第十、第十二の実施の形態では、８個のトランジスタを必要とする。
【０３３９】
一般的には、入力数をｎとしたとき、ｎ＝２であれば５個、ｎ≧３であれば２ｎ＋２個のトランジスタを必要とする。
従って、出力信号安定化回路を備えても、対応する従来例に対し、素子数を削減することができる。
【０３４０】
図１４は前記第六、第八、第十、第十二の実施の形態の各論理回路を構成するトランジスタをチップ上にレイアウトするレイアウトパターンを示す。
領域Ｐ１〜Ｐ３は、それぞれｐ型拡散領域が形成され、領域Ｎ１〜Ｎ３は、それぞれｎ型拡散領域が構成される。領域Ｐ１上に形成された２本のゲート電極３４ａ，３４ｂにより、領域Ｐ１上に２つのＰチャネルＭＯＳトランジスタが形成され、領域Ｐ２上に形成されたゲート電極３４ｃにより１つのＰチャネルＭＯＳトランジスタが形成される。
【０３４１】
領域Ｎ１上に形成された２本のゲート電極３４ｄ，３４ｅにより、領域Ｎ１上に２つのＰチャネルＭＯＳトランジスタが形成され、領域Ｎ２上に形成されたゲート電極３４ｆにより１つのＰチャネルＭＯＳトランジスタが形成される。
【０３４２】
また、領域Ｐ３，Ｎ３上にまたがるゲート電極３４ｇにより、インバータ回路が構成される。
このような構成により、３個ずつのＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタと、一つのインバータ回路とからなる論理回路のバルクが形成され、一つの論理回路を構成するレイアウトパターンが、線対称状に、かつ規則的に多数レイアウトされる。
【０３４３】
そして、各領域に形成されたコンタクトホール３５とゲート電極３４ａ〜３４ｇ及び電源が配線（図示しない）により適宜接続されると、第六、第八、第十、第十二の実施の形態の各論理回路を構成することができる。
【０３４４】
このような構成とすることにより、前記第六、第八、第十、第十二の実施の形態の各論理回路を構成するバルクパターンを共通として、小さな面積で効率よくレイアウトすることができる。
【０３４５】
【発明の効果】
以上詳述したように、この発明は素子数を削減して回路面積を縮小し得る論理回路を提供することができる。また、論理回路を構成するインバータ回路の数を削減して、消費電力を低減し得る論理回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】第一の実施の形態を示す回路図である。
【図３】第二の実施の形態を示す回路図である。
【図４】第三の実施の形態を示す回路図である。
【図５】第四の実施の形態を示す回路図である。
【図６】第五の実施の形態を示す回路図である。
【図７】第六の実施の形態を示す回路図である。
【図８】第七の実施の形態を示す回路図である。
【図９】第八の実施の形態を示す回路図である。
【図１０】第九の実施の形態を示す回路図である。
【図１１】第十の実施の形態を示す回路図である。
【図１２】第十一の実施の形態を示す回路図である。
【図１３】第十二の実施の形態を示す回路図である。
【図１４】トランジスタのレイアウトの一例を示す説明図である。
【図１５】第一の従来例を示す回路図である。
【図１６】第一の従来例のシンボル図である。
【図１７】第一の従来例の真理値を示す説明図である。
【図１８】第二の従来例を示す回路図である。
【図１９】第二の従来例のシンボル図である。
【図２０】第二の従来例の真理値を示す説明図である。
【図２１】第三の従来例を示す回路図である。
【図２２】第三の従来例のシンボル図である。
【図２３】第三の従来例の真理値を示す説明図である。
【図２４】第四の従来例を示す回路図である。
【図２５】第四の従来例のシンボル図である。
【図２６】第五の従来例を示す回路図である。
【図２７】第五の従来例のシンボル図である。
【図２８】第五の従来例の真理値を示す説明図である。
【図２９】第六の従来例を示す回路図である。
【図３０】第六の従来例のシンボル図である。
【図３１】第七の従来例を示す回路図である。
【図３２】第七の従来例のシンボル図である。
【図３３】第七の従来例の真理値を示す説明図である。
【図３４】第八の従来例を示す回路図である。
【図３５】第八の従来例のシンボル図である。
【図３６】第九の従来例を示す回路図である。
【図３７】第九の従来例のシンボル図である。
【図３８】第九の従来例の真理値を示す説明図である。
【図３９】第十の従来例を示す回路図である。
【図４０】第十の従来例のシンボル図である。
【符号の説明】
Ｔ１      ＰチャネルＭＯＳトランジスタ
Ｔ２      ＮチャネルＭＯＳトランジスタ
Ａ１，Ａ２    入力信号
Ｘ        出力信号
Ｖ１      電源
【図１】
0003615010.tif 000002
【図２】
0003615010.tif 000003
【図３】
0003615010.tif 000004
【図４】
0003615010.tif 000005
【図５】
0003615010.tif 000006
【図６】
0003615010.tif 000007
【図７】
0003615010.tif 000008
【図８】
0003615010.tif 000009
【図９】
0003615010.tif 000010
【図１０】
0003615010.tif 000011
【図１１】
0003615010.tif 000012
【図１２】
0003615010.tif 000013
【図１３】
0003615010.tif 000014
【図１４】
0003615010.tif 000015
【図１５】
0003615010.tif 000016
【図１６】
0003615010.tif 000017
【図１７】
0003615010.tif 000018
【図１８】
0003615010.tif 000019
【図１９】
0003615010.tif 000020
【図２０】
0003615010.tif 000021
【図２１】
0003615010.tif 000022
【図２２】
0003615010.tif 000023
【図２３】
0003615010.tif 000024
【図２４】
0003615010.tif 000025
【図２５】
0003615010.tif 000026
【図２６】
0003615010.tif 000027
【図２７】
0003615010.tif 000028
【図２８】
0003615010.tif 000029
【図２９】
0003615010.tif 000030
【図３０】
0003615010.tif 000031
【図３１】
0003615010.tif 000032
【図３２】
0003615010.tif 000033
【図３３】
0003615010.tif 000034
【図３４】
0003615010.tif 000035
【図３５】
0003615010.tif 000036
【図３６】
0003615010.tif 000037
【図３７】
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【図３８】
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【図３９】
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【図４０】
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