(57)【特許請求の範囲】
【請求項１】
半導体基板に形成した一導電型ドレイン層と、ドレイン層に形成した複数の他導電型ベース領域と、ベース領域に形成した一導電型ソース領域と、ベース領域のドレイン層とソース領域間に形成した一導電型チャネル領域と、チャネル領域上にゲート酸化膜を介して形成したゲート電極とを有するＭＯＳ電界効果トランジスタにおいて、
ゲート電極がソース領域上にオーバーラップされず、かつ、ゲート電極のチャネル領域上でのチャネル長方向寸法がチャネル長より短いことを特徴とするＭＯＳ電界効果トランジスタ。
【請求項２】
前記ゲート電極のチャネル領域上でのチャネル長方向寸法がチャネル長の５０〜７０％の範囲であることを特徴とする請求項１記載のＭＯＳ電界効果トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳ電界効果トランジスタに関し、特にノーマリ・オン型の縦型ＭＯＳ電界効果トランジスタに関する。
【０００２】
【従来の技術】
従来のノーマリ・オン型の縦型ＭＯＳ電界効果トランジスタについて、図４を参照して説明する。図において、Ａはチップ内部の素子動作領域としてのセル部で、セル部Ａにはトランジスタ機能を有する単位セルＢが同一パターンでチップ平面方向に多数繰り返し配置され、これらの単位セルＢが並列接続されている。セル部Ａは、Ｄ端子に接続されるドレイン電極１が裏面に電気的接触して設けられた高濃度ｎ型であるｎ＋型半導体基板２の表面にエピタキシャル成長により形成した低濃度ｎ型であるｎ−型ドレイン層３の表面層およびドレイン層３上に構成されている。
【０００３】
単位セルＢについて説明すると、ドレイン層３の表面層にｐ型ベース領域４が形成され、ベース領域４の表面層にｎ型ソース領域５が形成されている。ベース領域４のドレイン層３とソース領域５間表面層には、ノーマリ・オン型とするために、ｎ型チャネル領域６が形成されている。そして、隣接する各単位セルＢのベース領域４に形成されたソース領域５の一部間に跨って、ソース領域５およびチャネル領域６上は薄いシリコン酸化膜からなるゲート酸化膜７と、ドレイン層３上は厚いシリコン酸化膜８とを介して、多結晶シリコンからなりＧ端子に接続されるゲート電極９が形成されている。そして、ゲート電極９から層間絶縁膜１０により絶縁されてベース領域４とソース領域５とに共通に電気的接触しＳ端子に接続されるソース電極１１が形成されている。
【０００４】
上記構成のＭＯＳ電界効果トランジスタの動作について説明する。Ｄ端子とＳ端子間に正の電圧を印加した状態で、Ｇ端子とＳ端子間に電圧印加がないときは、ゲート電極９への電圧印加がなく、チャネル領域６のキャリアがそのままであるため、ドレイン層３とソース領域５間が導通状態であり、ＭＯＳ電界効果トランジスタはオン状態である。Ｄ端子とＳ端子間に正の電圧を印加した状態で、Ｇ端子とＳ端子間に負電圧が印加されると、ゲート電極９へ負電圧が印加され、チャネル領域６からキャリアが追い払われるため、ドレイン層３とソース領域５間が非導通状態となり、ＭＯＳ電界効果トランジスタはオフ状態となる。
【０００５】
次に、上述のＭＯＳ電界効果トランジスタの製造方法を、図５（ａ）〜（ｃ）、図６（ｄ）〜（ｆ）を参照して説明する。
（ａ）第１工程は、この工程の完了後を図５（ａ）に示すように、ｎ＋型半導体基板２の表面上にｎ型不純物であるリンまたはヒ素を低濃度に含んだｎ−型ドレイン層３をエピタキシャル成長させ、その表面上に熱酸化法により、例えば膜厚１２０００Åのシリコン酸化膜２１を形成する。そして、フォトリソグラフィ法およびエッチング法により、各単位セルＢのベース領域４の形成予定領域上のシリコン酸化膜２１を除去し、パターン化されたシリコン酸化膜２１をマスクにして、ｐ型不純物であるボロンをイオン注入および熱拡散してベース領域４を形成する。
（ｂ）第２工程は、この工程の完了後を図５（ｂ）に示すように、第１工程完了後、シリコン酸化膜２１とフォトリソグラフィ法によるレジストパターン２２とをマスクにして、ベース領域４表面層のソース領域５の形成予定領域にヒ素をイオン注入および熱拡散してにソース領域５を形成する。
（ｃ）第３工程は、この工程の完了後を図５（ｃ）に示すように、第２工程完了後、レジストパターン２２を除去して後、フォトリソグラフィ法およびエッチング法により、各単位セルＢのチャネル領域６の形成予定領域上のシリコン酸化膜２１を除去し、新たにパターン化されたシリコン酸化膜８とフォトリソグラフィ法によるレジストパターン２３とをマスクにして、ヒ素をイオン注入および熱拡散してベース領域４のドレイン層３とソース領域５間表面層にチャネル領域６を形成する。
（ｄ）第４工程は、この工程の完了後を図６（ｄ）に示すように、第３工程完了後、レジストパターン２３を除去して後、熱酸化法により薄いシリコン酸化膜からなるゲート酸化膜７を形成し、その後、ウェーハ表面にＬＰＣＶＤ法によりポリシリコン膜２４を被着させる。
（ｅ）第５工程は、この工程の完了後を図６（ｅ）に示すように、第４工程完了後、ポリシリコン膜２４およびゲート酸化膜７をフォトリソグラフィ法およびエッチング法により選択的に除去して、隣接する各単位セルＢのベース領域４に形成されたソース領域５の一部間に跨って、ソース領域５およびチャネル領域６上はゲート酸化膜７と、ドレイン層３上は厚いシリコン酸化膜８とを介して、ゲート電極９を形成する。その後、ウェーハ上にＣＶＤ法により層間絶縁膜１０を被着させる。
（ｆ）第６工程は、この工程の完了後を図６（ｆ）に示すように、第５工程完了後、層間絶縁膜１０をフォトリソグラフィ法およびエッチング法により選択的に除去してソース領域５およびベース領域４表面を露出させ、その後、ウェーハ上に真空蒸着によりアルミニウム膜を被着し、このアルミニウム膜をフォトリソグラフィ法およびエッチング法により選択的に除去して、ソース領域５およびベース領域４と電気的接触するソース電極１１を形成する。そして、半導体基板２の裏面に金属を蒸着してドレイン電極１を形成する。
【０００６】
【発明が解決しようとする課題】
ところで、ＭＯＳ電界効果トランジスタは、構造的にゲート容量を有しており、チャネル面積が大きくなるほど、また、ゲート酸化膜が薄くなるほど容量が大きくなり、この容量は高周波動作を阻害するため、高周波動作を向上させる上で限界が生じる。また、上述の従来のＭＯＳ電界効果トランジスタでは、ゲート電極９がゲート酸化膜７を介してチャネル領域６からソース領域５の一部上にもオーバーラップしており、これによってもゲート容量が大きくなる。
本発明は上記問題点に鑑み、ゲートが有する容量を低減したＭＯＳ電界効果トランジスタを提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明のＭＯＳ電界効果トランジスタは、半導体基板に形成した一導電型ドレイン層と、ドレイン層に形成した複数の他導電型ベース領域と、ベース領域に形成した一導電型ソース領域と、ベース領域のドレイン層とソース領域間に形成した一導電型チャネル領域と、チャネル領域上にゲート酸化膜を介して形成したゲート電極とを有するＭＯＳ電界効果トランジスタにおいて、ゲート電極がソース領域上にオーバーラップされず、かつ、ゲート電極のチャネル領域上でのチャネル長方向寸法がチャネル長より短いことを特徴とする。
上記ＭＯＳ電界効果トランジスタにおいて、ゲート電極のチャネル領域上でのチャネル長方向寸法がチャネル長の５０〜７０％の範囲であることを特徴とする。
【０００８】
【発明の実施の形態】
以下、この発明の一実施例のノーマリ・オン型の縦型ＭＯＳ電界効果トランジスタについて図１を参照して説明する。図において、Ａはチップ内部の素子動作領域としてのセル部で、セル部Ａにはトランジスタ機能を有する単位セルＢが同一パターンでチップ平面方向に多数繰り返し配置され、これらの単位セルＢが並列接続されている。セル部Ａは、Ｄ端子に接続されるドレイン電極３１が裏面に電気的接触して設けられた高濃度一導電型であるｎ＋型半導体基板３２の表面にエピタキシャル成長により形成した低濃度一導電型であるｎ−型ドレイン層３３の表面層およびドレイン層３３上に構成されている。
【０００９】
単位セルＢについて説明すると、ドレイン層３３の表面層にｐ型ベース領域３４が形成され、ベース領域３４の表面層にｎ型ソース領域３５が形成されている。ベース領域３４のソース領域３５とドレイン層３３間表面層には、ノーマリ・オン型とするために、ｎ型チャネル領域３６が形成されている。そして、隣接する各単位セルＢのチャネル領域３６間に跨って、ｎ型チャネル領域３６上は薄いシリコン酸化膜からなるゲート酸化膜３７と、ドレイン層３３上は厚いシリコン酸化膜３８とを介して、多結晶シリコンからなりＧ端子に接続されるゲート電極３９が形成されている。このゲート電極３９は、チャネル領域３６上において、チャネル長方向寸法がチャネル長より短い構成としている。そして、ゲート電極３９から層間絶縁膜４０により絶縁されてベース領域３４とソース領域３５とに共通に電気的接触しＳ端子に接続されるソース電極４１が形成されている。
【００１０】
上記構成のＭＯＳ電界効果トランジスタの動作について説明する。Ｄ端子とＳ端子間に正の電圧を印加した状態で、Ｇ端子とＳ端子間に電圧印加がないときは、ゲート電極３９への電圧印加がなく、チャネル領域３６のキャリアがそのままであるため、ドレイン層３３とソース領域３５間が導通状態であり、ＭＯＳ電界効果トランジスタはオン状態である。このときのオン抵抗は、ゲート電極３９を上記構成にしたことにより大きくなることはなく、従来のゲート電極９の場合と同一にすることができる。Ｄ端子とＳ端子間に正の電圧を印加した状態で、Ｇ端子とＳ端子間に負電圧が印加されると、ゲート電極３９へ負電圧が印加され、ゲート電極３９直下のチャネル領域３６からキャリアが追い払われることにより、チャネル領域３６全体からキャリアが追い払われなくても、チャネル領域３６の一部からキャリアが追い払われだけで、ドレイン層３３とソース領域３５間が非導通状態となり、ＭＯＳ電界効果トランジスタはオフ状態となる。尚、ゲート電極３９のチャネル領域３６上でのチャネル長方向寸法は短いほどゲート容量を低減できるが、あまり短くなり過ぎると、ＭＯＳ電界効果トランジスタのオフ動作のとき、ドレイン層３３とソース領域３５間を非導通状態にすることができなくなるため、適正範囲に設定する必要があり、チャネル長の５０〜７０％が適正範囲であり、このとき、ゲート容量を２０〜３０％低減することができる。
【００１１】
次に、上述のＭＯＳ電界効果トランジスタの製造方法を、図２（ａ）〜（ｃ）、図３（ｄ）〜（ｆ）を参照して説明する。
（ａ）第１工程は、この工程の完了後を図２（ａ）に示すように、ｎ＋型半導体基板３２の表面上にｎ型不純物であるリンまたはヒ素を低濃度に含んだｎ−型ドレイン層３３をエピタキシャル成長させ、その表面上に熱酸化法により、例えば膜厚１２０００Åのシリコン酸化膜５１を形成する。そして、フォトリソグラフィ法およびエッチング法により、各単位セルＢのベース領域３４の形成予定領域上のシリコン酸化膜５１を除去し、パターン化されたシリコン酸化膜５１をマスクにして、ｐ型不純物であるボロンをイオン注入および熱拡散してベース領域３４を形成する。
（ｂ）第２工程は、この工程の完了後を図２（ｂ）に示すように、第１工程完了後、シリコン酸化膜５１とフォトリソグラフィ法によるレジストパターン５２とをマスクにして、ベース領域３４表面層のソース領域３５の形成予定領域にヒ素をイオン注入および熱拡散してソース領域３５を形成する。
（ｃ）第３工程は、この工程の完了後を図２（ｃ）に示すように、第２工程完了後、レジストパターン５２を除去して後、フォトリソグラフィ法およびエッチング法により、各単位セルＢのチャネル領域３６の形成予定領域上のシリコン酸化膜５１を除去し、新たにパターン化されたシリコン酸化膜３８とフォトリソグラフィ法によるレジストパターン５３とをマスクにして、ヒ素をイオン注入および熱拡散してベース領域３４のドレイン層３３とソース領域３５間表面層にチャネル領域３６を形成する。
（ｄ）第４工程は、この工程の完了後を図３（ｄ）に示すように、第３工程完了後、レジストパターン５３を除去して後、熱酸化法により薄いシリコン酸化膜からなるゲート酸化膜３７を形成し、その後、ウェーハ表面にＬＰＣＶＤ法によりポリシリコン膜５４を被着させる。
（ｅ）第５工程は、この工程の完了後を図３（ｅ）に示すように、第４工程完了後、このポリシリコン膜５４およびゲート酸化膜３７をフォトリソグラフィ法およびエッチング法により選択的に除去して、隣接する各単位セルＢのチャネル領域３６間に跨って、チャネル領域３６上はゲート酸化膜３７と、ドレイン層３３上は厚いシリコン酸化膜３８とを介して、ゲート電極３９を形成する。このときゲート電極３９は、チャネル領域３６上において、チャネル長方向寸法がチャネル長より短くなるように形成する。その後、ウェーハ上にＣＶＤ法により層間絶縁膜４０を被着させる。
（ｆ）第６工程は、この工程の完了後を図３（ｆ）に示すように、第５工程完了後、層間絶縁膜４０をフォトリソグラフィ法およびエッチング法により選択的に除去してソース領域３５およびベース領域３４表面を露出させ、その後、ウェーハ上に真空蒸着によりアルミニウム膜を被着し、このアルミニウム膜をフォトリソグラフィ法およびエッチング法により選択的に除去して、ソース領域３５およびベース領域３４と電気的接触するソース電極４１を形成する。そして、半導体基板３２の裏面に金属を蒸着してドレイン電極３１を形成する。
【００１２】
以上に説明したように、ゲート電極３９をソース領域３５上にオーバーラップさせず、かつ、ゲート電極３９のチャネル領域３６上でのチャネル長方向寸法を、ＭＯＳ電界効果トランジスタのオフ動作のときドレイン層３３とソース領域３５間が導通状態とならない程度に、チャネル長より短い構成としているので、ゲート容量が削減でき、高周波動作を向上させることができる。
【００１３】
尚、上記実施例において、一導電型としてｎ型および他導電型としてｐ型で説明したが、一導電型としてｐ型および他導電型としてｎ型であってもよい。
【００１４】
【発明の効果】
本発明によれば、ゲート電極をソース領域上にオーバーラップさせず、かつ、ゲート電極のチャネル領域上でのチャネル長方向寸法をチャネル長より短い構成としているので、ＭＯＳ電界効果トランジスタのゲート容量をオン抵抗を増加させることなく低減できる。
【図面の簡単な説明】
【図１】  本発明の一実施例である縦型ＭＯＳ電界効果トランジスタの主要部断面図。
【図２】  図１に示す縦型ＭＯＳ電界効果トランジスタの製造工程を示す主要部断面図。
【図３】  図２に続く工程を示す主要部断面図。
【図４】  従来の縦型ＭＯＳ電界効果トランジスタの主要部断面図
【図５】  図４に示す縦型ＭＯＳ電界効果トランジスタの製造工程を示す主要部断面図。
【図６】  図５に続く工程を示す主要部断面図。
【符号の説明】
３２  ｎ＋型半導体基板
３３  ｎ−型ドレイン層
３４  ｐ型ベース領域
３５  ｎ型ソース領域
３６  ｎ型チャネル領域
３７  ゲート酸化膜
３８  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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