(57)【特許請求の範囲】
【請求項１】
ｐ型半導体層をｐ、ｉ型半導体層をｉ、及びｎ型半導体層をｎとした場合、
基体上に、前記ｎ、前記ｉ、前記ｐの順番に積層したｎｉｐ接合からなる構造体を、少なくとも２つ以上重ねて設けた光起電力素子において、
前記構造体同士が接する逆接合部の下層をｐ’、上層をｎ’としたとき、
前記ｐ’を形成する工程と前記ｎ’を形成する工程との間に、
前記ｐ’まで形成された前記基体を、前記ｎ’を形成するときの基体温度より高い温度で加熱処理する工程を設けたことを特徴とする光起電力素子の形成方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、光起電力素子の形成方法に係る。より詳細には、ｎｉｐ接合からなる構造体を、少なくとも２つ以上重ねて設けた光起電力素子において、逆接合部分に起因する、光電変換により発生した光キャリアの移動が阻害される問題を解消した、光起電力素子の形成方法に係る。
【０００２】
【従来技術の説明】
近年、全世界的に電力需要が急激に増大し、各種電力の生産が活発になっている。しかしながら、それに伴い、火力発電や原子力発電に起因する環境汚染や地球温暖化の問題が顕在化してきている。こうした中で、太陽光を利用する太陽電池発電は、環境汚染や地球温暖化の問題を引き起こすことがなく、太陽光という資源は地球上における偏在も少ないので、今後の電力需要を満たすものとして注目を集めている。
【０００３】
ところで、太陽電池発電の実用化を図るためには、より高い光電変換効率、より優れた特性及び安定性、及び、量産性に適した構造などに関する技術の開発が期待されている。また発電規模を大型化する上からも、大面積の太陽電池が必要となる。
【０００４】
このような背景から、容易に入手できるシランなどの原料ガスをグロー放電により分解することによって、ガラスや金属シートなどの比較的安価な基体上に、アモルファスシリコンなどの半導体薄膜を堆積させて形成されるアモルファスシリコン系太陽電池が提案されている。特に、このアモルファスシリコン系太陽電池は、単結晶シリコンなどから作製された太陽電池と比較して、量産性に優れ、低コストである点が注目されており、その製造方法についても各種の提案がなされている。
【０００５】
アモルファスシリコン系太陽電池の作製に適したプラズマＣＶＤ法による堆積膜形成方法の一例として、米国特許第４４００４０９号明細書には、ロール・ツー・ロール（Ｒｏｌｌ  ｔｏ  Ｒｏｌｌ）方式によるものが開示されている。この堆積膜形成方法は、複数のグロー放電領域を設け、長尺の帯状基体を、その基体が各グロー放電領域を順次貫通する経路に沿って配置し、必要とされる導電型の半導体層をそれぞれのグロー放電領域で堆積形成しつつ、帯状の基体をその長手方向に連続的に搬送させるものである。これによって、所望の半導体接合を有する太陽電池を連続的に形成することができるようになっている。なお、この堆積膜形成方法では、各グロー放電領域で使われるドーパントガスが、他のグロー放電領域へ拡散、混入することを防ぐため、それぞれのグロー放電領域をガスゲートと呼ばれるスリット状の分離通路によって相互に分離し、さらにこの分離通路に例えばＡｒ、Ｈ２などの掃気ガスの流れを形成するようになっている。こうした構成にすることで、ロール・ツー・ロール方式による堆積膜形成方法は太陽電池などの半導体素子の製造に適するものとなっている。
【０００６】
ところで、アモルファスシリコン系太陽電池には結晶系太陽電池にはない光照射に伴う特性劣化現象（Ｓｔａｅｂｌｅｒ−Ｗｒｏｎｓｋｉ効果）がある。高効率化や大面積生産技術を基にした低コスト化の達成とともに、電力用途として実用化するためには、この特性劣化現象を低減することが重要な課題となっている。
【０００７】
上述した光照射に伴う特性劣化現象は、その機構解明とそれに対する抑制策に関して、不純物の低減等の半導体材料の面、及び、加熱アニール処理等の特性回復処理の面などから、数多くの研究が行われいる。中でも、ｐｉｎ等の半導体接合を有する単位発電素子を、２重、３重、あるいはそれ以上に多重に積層せしめたタンデム型の素子構造の採用は、各ｉ型半導体層の膜厚を薄くできるため、光劣化を抑制することができる。さらに、前記タンデム型の素子構造では、バンドギャップの異なる太陽電池セルを積層することにより、高効率化も図れるため近年注目されている。特に、タンデム型の素子構造の中でも３層タンデム型は、２層タンデム型と比較して、入射光スペクトルのより広い波長領域を活用可能なため高い光電変換効率が得られるとともに、より高い出力電圧を得られる点で優れている。
【０００８】
しかしながら、単位発電素子を直接接合したタンデム型の素子は、単位発電素子間の接合が各単位発電素子内の半導体接合と逆方向となるために光電変換により発生した光キャリアの移動は阻害され、実用化を図る上での問題点となっている。例えば、米国特許第４２７２６４１号明細書では、タンデム型の光起電力素子において上記逆接合を構成する異なる単位発電素子の不純物層の不純物添加量を十分に高くすると、光キャリアがトンネル現象によりトンネリングするトンネル接合層を理論的に形成すると前置きしながらも、現実にはトンネル接合層を形成するに至る高い不純物添加量の不純物層を得ることができず、Ｐｔ等の金属層を単位発電素子間に介在せしめる構造を提案している。
【０００９】
【発明が解決しようとする課題】
本発明は、ｎｉｐ又はｐｉｎ接合からなる構造体を、少なくとも２つ以上重ねて設けた光起電力素子において、逆接合部分に起因する、光電変換により発生した光キャリアの移動が阻害される問題を低減できる光起電力素子の形成方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の光起電力素子の形成方法は、ｐ型半導体層をｐ、ｉ型半導体層をｉ、及びｎ型半導体層をｎとした場合、基体上に、前記ｎ、前記ｉ、前記ｐの順番に積層したｎｉｐ接合からなる構造体を、少なくとも２つ以上重ねて設けた光起電力素子において、前記構造体同士が接する逆接合部の下層をｐ’、上層をｎ’としたとき、前記ｐ’を形成する工程と前記ｎ’を形成する工程との間に、前記ｐ’まで形成された前記基体を、前記ｎ’を形成するときの基体温度より高い温度で加熱処理する工程を設けたことを特徴とする。
【００１３】
【作用】
請求項１に係る発明では、ｐ型半導体層をｐ、ｉ型半導体層をｉ、及びｎ型半導体層をｎとした場合、基体上に、前記ｎ、前記ｉ、前記ｐの順番に積層したｎｉｐ接合からなる構造体を、少なくとも２つ以上重ねて設けた光起電力素子において、前記構造体同士が接する逆接合部の下層をｐ’、上層をｎ’としたとき、前記ｐ’まで形成された前記基体を、前記ｎ’を形成するときの基体温度より高い温度で加熱処理した後、前記ｎ’を形成したため、異常な電流−電圧特性が見られなくなり、高い光電変換効率を有するｎｉｐｎｉｐｎｉｐ構造からなる３層タンデム型の光起電力素子が得られた。
【００１４】
これは、従来の不純物層の不純物添加量を高める、あるいは単位発電素子間に金属層を介在せしめるというような考えからは到底思い付かない現象である。
【００１５】
このような作用が得られた理由としては、次の３つが考えられる。
第１には、ｎｉｐ構造あるいはｎｉｐｎｉｐ構造が堆積された基体を加熱することにより、最表面層であるｐ型半導体層、とくに表面近傍の非晶質シリコンの膜中に介在する水素が脱離し、非常に未結合手が多い状態となり、バンドギャップ間に存在する局在準位が増加し、光キャリアが界面においてトンネリングしやすくなったことである。
【００１６】
第２には、ｎｉｐ構造あるいはｎｉｐｎｉｐ構造が堆積された基体を加熱することにより、最表面層である前記ｐ型半導体層、とくに表面近傍の非晶質シリコンの膜中に介在する水素が脱離し、添加された不純物が活性となり、不純物準位が増加し、光キャリアがｐ／ｎ界面においてトンネリングしやすくなったことである。
【００１７】
第３には、ｎｉｐ構造あるいはｎｉｐｎｉｐ構造が堆積された基体を加熱することにより、最表面層である前記ｐ型半導体層内の添加された不純物が活性となり、ｐ型半導体層を拡散し、ｐ型半導体層内の不純物準位が増加し、光キャリアがｐ／ｎ界面においてトンネリングしやすくなったことである。
【００１８】
本発明では、前記ｐ’を形成する工程と前記ｎ’を形成する工程との間に、前記ｐ’まで形成された前記基体を、前記ｎ’を形成するときの基体温度より高い温度で加熱処理する工程を設けたため、前記の光起電力素子を作製できる光起電力素子の形成方法が得られる。
【００２０】
【実施態様例】
（基体）
本発明に係る基体としては、基体が搬送される方向に長手方向を有する帯状基体が好適に用いられる。
【００２１】
帯状基体の材質としては、半導体膜作製時に必要とされる温度において変形、歪みが少なく、所望の強度を有し、また、導電性を有するものであることが好ましく、具体的にはステンレススチール、アルミニウム及びその合金、鉄及びその合金、銅及びその合金等の金属の薄板及びその複合体、及びそれらの表面に異種材質の金属薄膜及び／またはＳｉＯ２、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＡｌＮ等の絶縁性薄膜をスパッタ法、蒸着法、鍍金法等により表面コーディング処理を行ったもの。又、ポリイミド、ポリアミド、ポリエチレンテレフタレート、エポキシ等の耐熱性樹脂製シート又はこれらとガラスファイバー、カーボンファイバー、ホウ素ファイバー、金属繊維等との複合体の表面に金属単体または合金、及び透明導電性酸化物（ＴＣＯ）等を鍍金、蒸着、スパッタ、塗布等の方法で導電性処理を行ったものが挙げられる。
【００２２】
また、前記帯状基体の厚さとしては、前記搬送手段による搬送時に作製される湾曲形状が維持される強度を発揮する範囲内であれば、コスト、収納スペース等を考慮して可能な限り薄い方が望ましい。具体的には、好ましくは０．０１ｍｍ〜５ｍｍ、より好ましくは０．０２ｍｍ〜２ｍｍ、最適には０．０５ｍｍ〜１ｍｍであることが望ましいが、金属等の薄板を用いる場合、厚さを比較的薄くしても所望の強度が得られやすい。前記帯状基体の幅寸法については、各成膜室に形成されるプラズマの均一性が保たれ、かつ、形成する光起電力素子のモジュール化に適した大きさであることが好ましく、具体的に好ましくは５ｃｍ〜１００ｃｍ、より好ましくは１０ｃｍ〜８０ｃｍであることが望ましい。前記帯状基体の長さについては、特に制限されることはなく、ロール状に巻き取られる程度の長さであっても良く、長尺のものを溶接等によってさらに長尺化したものであっても良い。
【００２３】
前記帯状基体が金属等の電気導電性である場合には、直接電流取り出し用の電極としても良いし、合成樹脂等の電気絶縁性である場合には半導体膜の作製される側の表面にＡｌ、Ａｇ、Ｐｔ、Ａｕ、Ｎｉ、Ｔｉ、Ｍｏ、Ｗ、Ｆｅ、Ｖ、Ｃｒ、Ｃｕ、ステンレス、真ちゅう、ニクロム、ＳｎＯ２、Ｉｎ２Ｏ３、ＺｎＯ、ＳｎＯ２−Ｉｎ２Ｏ３（ＩＴＯ）等のいわゆる金属単体又は合金、及びＴＣＯを鍍金、蒸着、スパッタ等の方法であらかじめ表面処理を行って電流取り出し用の電極を作製しておくことが望ましい。
【００２４】
前記帯状基体が金属等の非透光性のものである場合、長波長光の基体表面上での反射率を向上させるための反射性導電膜を該帯状基体上に作製することが前述のように好ましい。該反射性導電膜の材質として好適に用いられるものとしてＡｇ、Ａｌ、Ｃｒ等が挙げられる。また、基体材質と半導体膜との間での構成元素の相互拡散を防止したり短絡防止用の緩衝層とする等の目的で、金属層等を反射性導電膜として前記基体上の半導体膜が作製される側に設けることが好ましい。該緩衝層の材質として好適に用いられるものとして、ＺｎＯが挙げられる。
【００２５】
また、前記帯状基体が比較的透明であって、該帯状基体の側から光入射を行う層構成の太陽電池とする場合には、前記透明導電性酸化物や金属薄膜等の導電性薄膜をあらかじめ堆積作製しておくことが望ましい。
【００２６】
また、前記帯状基体の表面性としてはいわゆる平滑面であっても、微小の凹凸面が有っても良い。微小の凹凸面とする場合には球状、円錐状、角錐状等であって、かつ、その最大高さ（Ｒｍａｘ）は好ましくは５０ｎｍ〜５００ｎｍとすることにより、該表面での光反射が乱反射となり、該表面での反射光の光路長の増大をもたらす。
【００２７】
以上のような帯状基体の本発明の装置への投入は、円筒状のボビンに塑性変形しない範囲内の直径でコイル状に巻き付けた形態で行うことが望ましい。
【００２８】
（帯状基体の温度制御機構）
本発明に係る帯状基体の温度制御機構としては、例えば図４に示したものが挙げられる。図４では、高周波プラズマＣＶＤ法による成膜室において、真空容器４０２内の帯状基体４０１の上面（裏面）側には真空容器４０２の開閉可能な蓋４１２に固定されてランプヒーター４１３、４１４が配設され、帯状基体の裏面に面接触した、熱電対４１５、４１６により温度をモニターしながら帯状基体４０１を裏面から所定の温度に温度制御する。ランプヒーター４１３はプレヒーター、ランプヒーター４１４はヒーターと呼ぶことにする。
【００２９】
帯状基体４０１の温度はガスゲート４０３を通過する際に低下しているが、放電室４０５の前に設けたランプヒーター４１３により放電室４０５に帯状基体が達するまでに成膜に適した所定の温度にまで加熱され、放電室４０５の上に設けたランプヒーター４１４により堆積膜形成中に一定温度になるように温度維持がなされる。
【００３０】
ランプヒーター４１３、４１４は帯状基体の幅を均一に加熱できるだけの長さを有する棒状の赤外線ランプを帯状基体の移動方向に対して、垂直方向に複数配設した構造で、放電室４０５の前では密に、放電室４０５の後ろに行くほど粗になるように間隔を調整してある。また、ランプヒーター４１３、４１４には２重構造のリフレクター４１７が配設され、ランプからの放射光を帯状基体側に集めて加熱効率を高めるとともに、真空容器の蓋４１２が加熱されることを防止している。さらにランプヒーター４１３、４１４に電力を供給する電気配線には不図示の配線カバーが配設され、万一、放電室４０５からプラズマが漏洩しても電気配線からスパーク、漏電が発生しないようにしている。
【００３１】
（帯状基体の支持機構）
本発明に係る帯状基体の支持機構としては、例えば図４に示したものが挙げられる。図４では、高周波プラズマＣＶＤ法による成膜室において、真空容器４０２内の真空容器４０５の入口と出口近傍には帯状基体の裏面を回転支持する支持ローラー４１８が設けられ、真空容器４０２内で帯状基体４０１が直線的に張られ、放電電極４０６との距離が一定に保たれるように裏面から支持している。
【００３２】
なお、支持ローラー４１８の内部にはキュリー点が高く、プラズマに影響を及ぼさない程度の磁力を発生する不図示の永久磁石が配設され、フェライト系ステンレス等の磁性体からなる帯状基体を用いた場合に、支持ローラー４１８と帯状基体４０１を密着させるようにしている。また、支持ローラー４１８の表面はステンレス等の導電性材料で形成され、電気的に接地されており、導電性の帯状基体４０１を電気的に接地している。
【００３３】
（ガスゲート）
本発明に係るガスゲートとは、隣接する成膜室をスリット状の分離通路によって接続し、さらに該分離通路に例えばＡｒ、Ｈｅ、Ｈ２等のガスを導入して成膜室に向かうガスの流れを形成することにより、隣接する成膜室間で帯状基体を移動させ、原料ガスを分離する成膜室間の接続手段を指す。
【００３４】
図４は、本発明における各種成膜室と、それらを接続するガスゲートの一例を示す模式的断面図である。図４に示したガスゲートは基本的に全て同じ構造である。
【００３５】
図４におけるガスゲート４０３は、帯状基体４０１を通過させ、原料ガスを分離するスリット状の分離通路４４２を備えている。分離通路４４２のほぼ中央部の帯状基体の上下には、帯状基体の幅方向に複数のガス導入項を有し、不図示のゲートガス供給系に接続されたゲートガス導入管４４３、４４４が接続され、帯状基体４０１の上下から原料ガス分離用のゲートガスを導入している。また、分離通路４４２において帯状基体４０１は、その表面が分離通路４４２の下側壁面に接触せず一定の僅かな間隔を維持するように、その裏面を複数の支持ローラー４４５によって回転支持されている。なお支持ローラー４４５の内部にはキュリー点が高く、プラズマに影響を及ぼさない程度の磁力を発生する不図示の永久磁石が配設され、フェライト系ステンレス等の磁性体からなる帯状基体を用いた場合に、支持ローラー４４５と帯状基体４０１を密着させるようにしている。
【００３６】
また、スリット状の分離通路４４２は、帯状基体が移動時に波打ったり、振動したりして帯状基体の半導体膜形成面が分離通路の内壁下面に接触して傷つくことのないようにするためには、帯状基体の厚さ方向に広く、帯状基体の移動方向に短いほうがよく、接続する成膜室間の原料ガスの混入を防ぐためには帯状基体の厚さ方向に狭く、帯状基体の移動方向に長いほうがよい。したがって、スリット状の分離通路４４２の帯状基体の幅方向の内寸は帯状基体の幅よりやや広い程度でどこでもほぼ一定であるが、帯状基体の厚さ方向の内寸は接続する成膜室の圧力差が大きいほど、また不純物ガスの許容混入量が少ないほど狭くしてある。
【００３７】
例えば、マイクロ波ＣＶＤ法によるｉ型層成膜室は内圧が低く、不純物ガスの許容混入量が少ないため、内圧が比較的高く不純物ガスを導入する高周波プラズマＣＶＤ法による不純物添加層成膜室との間を接続するガスゲートは、分離通路の帯状基体の厚さ方向の内寸は帯状基体がやっと通過できる程度にまで狭くしてあり、約０．３〜３ｍｍの範囲に設定されている。一方、圧力差がほとんどない帯状基体の巻き出し室や巻き取り室と高周波プラズマＣＶＤ法の成膜室との間を接続するガスゲートでは、分離通路の帯状基体の厚さ方向の内寸は帯状基体が容易に移動可能なように比較的広くしてあり、約１ｍｍ〜５ｍｍの範囲に設定されている。
【００３８】
（形成装置）
以下では、図面を用いて上述した各成膜室によって構成される本発明に係る形成装置の一例を示すが、本発明はこれらの形成装置によって何ら限定されるものではない。
【００３９】
（装置例１）
図１は本発明の半導体積層膜の連続形成装置の基本的一例を示す模式的説明図である。図１において、本発明の半導体膜の連続形成装置は、帯状基体の巻き出し室１０１、高周波プラズマＣＶＤ法によるｎ型層成膜室１０２Ａ、高周波プラズマＣＶＤ法によるｉ型層成膜室１０３Ａ、高周波プラズマＣＶＤ法によるｐ型層成膜室１０４Ａ、高周波プラズマＣＶＤ法によるｎ型層成膜室１０２Ｂ、高周波プラズマＣＶＤ法によるｉ型層成膜室１０３Ｂ、高周波プラズマＣＶＤ法によるｐ型層成膜室１０４Ｂ、高周波プラズマＣＶＤ法によるｎ型層成膜室１０２Ｃ、高周波プラズマＣＶＤ法によるｉ型層成膜室１０３Ｃ、プラズマドーピングによるｐ型層成膜室１０４Ｃ、帯状基体の巻き取り室１０４から構成されている。
【００４０】
なお、一連の成膜室は自重によって垂れ下がる帯状基体の形状に沿って、懸垂曲線状、円弧状等の重力方向に凸の形状に配置されており、帯状基体が僅かな張力によって弛みなく張られ成膜中に一定形状に保持されるとともに、帯状基体の移動時に帯状基体およびその上に形成された半導体膜にかかる応力を低減して、基体の変形や応力による膜の欠陥の発生を抑制している。
【００４１】
図１の装置において帯状基体１０７は、帯状基体の巻き出し室１０１のボビン１０８から巻き出され、帯状基体の巻き取り室１０５のボビン１０９に巻き取られるまでに、ガスゲート１０６によって接続された９個の成膜室を通過しながら移動させられ、その表面にｎｉｐｎｉｐｎｉｐ構造の非単結晶半導体の積層膜を連続的に形成される。
【００４２】
帯状基体の巻き出し室１０１から供給された帯状基体１０７は、ガスゲートを介し、以下に示した（１）〜（１１）の順に処理される。
【００４３】
（１）高周波プラズマＣＶＤ法によるｎ型層成膜室１０２Ａに入り、高周波プラズマＣＶＤ法によってｎ型のシリコン系非単結晶半導体の層を表面に形成される。
（２）高周波プラズマＣＶＤ法によるｉ型層成膜室１０３Ａに入り、高周波プラズマＣＶＤ法によってｉ型のシリコン系非単結晶半導体の層をさらに形成、積層される。
【００４４】
（３）高周波プラズマＣＶＤ法によるｐ型層成膜室１０４Ａに入り、高周波プラズマＣＶＤ法によってｐ型のシリコン系非単結晶半導体の層をさらに形成、積層される。
（４）高周波プラズマＣＶＤ法によるｎ型層成膜室１０２Ｂに入り、帯状基体の上に形成された半導体層とともに帯状基体が加熱される。
【００４５】
（５）高周波プラズマＣＶＤ法によるｎ型層成膜室１０２Ｂに入り、高周波プラズマＣＶＤ法によってｎ型のシリコン系非単結晶半導体の層をさらに形成、積層される。
（６）高周波プラズマＣＶＤ法によるｉ型層成膜室１０３Ｂに入り、高周波プラズマＣＶＤ法によってｉ型のシリコン系非単結晶半導体の層をさらに形成、積層される。
【００４６】
（７）高周波プラズマＣＶＤ法によるｉ型層成膜室１０４Ｂに入り、高周波プラズマＣＶＤ法によってｐ型のシリコン系非単結晶半導体の層をさらに形成、積層される。
（８）高周波プラズマＣＶＤ法によるｎ型層成膜室１０２Ｃに入り、帯状基体の上に形成された半導体層とともに帯状基体が加熱される。
【００４７】
（９）高周波プラズマＣＶＤ法によるｎ型層成膜室１０２Ｃに入り、高周波プラズマＣＶＤ法によってｎ型のシリコン系非単結晶半導体の層をさらに形成、積層される。
（１０）高周波プラズマＣＶＤ法によるｉ型層成膜室１０３Ｃに入り、高周波プラズマＣＶＤ法によってｉ型のシリコン系非単結晶半導体の層をさらに形成、積層される。
【００４８】
（１１）プラズマドーピングによるｐ型層成膜室１０４Ｃに入り、プラズマドーピングによってｐ型のシリコン系非単結晶半導体の層をさらに形成、積層され、そして、最後に帯状基体の巻き取り室１０５に回収される。
【００４９】
（装置例２）
図２は本発明の半導体積層膜の連続形成装置の他の一例を示す模式的説明図である。図２において、本発明の半導体膜の連続形成装置は、帯状基体の巻き出し室２０１、高周波プラズマＣＶＤ法によるｎ型層成膜室２０２Ａ、高周波プラズマＣＶＤ法によるｉ型層成膜室２０３Ａ、マイクロ波プラズマＣＶＤ法によるｉ型層成膜室２１０Ａ、高周波プラズマＣＶＤ法によるｉ型層成膜室２１１Ａ、高周波プラズマＣＶＤ法によるｐ型層成膜室２０４Ａ、帯状基体の加熱室２１２、高周波プラズマＣＶＤ法によるｎ型層成膜室２１３、２１４、高周波プラズマＣＶＤ法によるｉ型層成膜室２０３Ｂ、マイクロ波プラズマＣＶＤ法によるｉ型層成膜室２１０Ｂ、高周波プラズマＣＶＤ法によるｉ型層成膜室２１１Ｂ、高周波プラズマＣＶＤ法によるｐ型層成膜室２０４Ｂ、高周波プラズマＣＶＤ法によるｎ型層成膜室２０２Ｃ、高周波プラズマＣＶＤ法によるｉ型層成膜室２０３Ｃ、プラズマドーピングによるｐ型層成膜室２０４Ｃ、帯状基体の巻き取り室２０５から構成されている。
【００５０】
なお、一連の成膜室は自重によって垂れ下がる帯状基体の形状に沿って、懸垂曲線状、円弧状等の重力方向に凸の形状に配置されており、帯状基体が僅かな張力によって弛みなく張られ成膜中に一定形状に保持されるとともに、帯状基体の移動時に帯状基体およびその上に形成された半導体膜にかかる応力を低減して、基体の変形や応力による膜の欠陥の発生を抑制している。
【００５１】
図２の装置において帯状基体２０７は、帯状基体の巻き出し室２０１のボビン２０８から巻き出され、帯状基体の巻き取り室２０５のボビン２０９に巻き取られるまでに、ガスゲート２０６によって接続された１５個の成膜室を通過しながら移動させられ、その表面にｎｉｐｎｉｐｎｉｐ構造の非単結晶半導体の積層膜を連続的に形成される。
【００５２】
帯状基体の巻き出し室２０１から供給された帯状基体２０７は、ガスゲートを介し、以下に示した（１）〜（１５）の順に処理される。
【００５３】
（１）高周波プラズマＣＶＤ法によるｎ型層成膜室２０２Ａに入り、高周波プラズマＣＶＤ法によってｎ型のシリコン系非単結晶半導体の層を表面に形成される。
（２）高周波プラズマＣＶＤ法によるｉ型層成膜室２０３Ａに入り、高周波プラズマＣＶＤ法によってｉ型のシリコン系非単結晶半導体の層をさらに形成、積層される。
【００５４】
（３）マイクロ波プラズマＣＶＤ法によるｉ型層成膜室２１０Ａに入り、マイクロ波プラズマＣＶＤ法によってｉ型のシリコン系非単結晶半導体層をさらに形成、積層される。
（４）高周波プラズマＣＶＤ法によるｉ型層成膜室２１１Ａに入り、高周波プラズマＣＶＤ法によってｉ型のシリコン系非単結晶半導体の層をさらに形成、積層される。
【００５５】
（５）高周波プラズマＣＶＤ法によるｐ型層成膜室２０４Ａに入り、高周波プラズマＣＶＤ法によってｐ型のシリコン系非単結晶半導体の層をさらに形成、積層される。
（６）帯状基体の加熱室２１２に入り、帯状基体の上に形成された半導体層とともに帯状基体が加熱される。
【００５６】
（７）高周波プラズマＣＶＤ法によるｎ型層成膜室２１３、２１４に入り、高周波プラズマＣＶＤ法によってｎ型のシリコン系非単結晶半導体の層をさらに形成、積層される。
（８）高周波プラズマＣＶＤ法によるｉ型層成膜室２０３Ｂに入り、高周波プラズマＣＶＤ法によってｉ型のシリコン系非単結晶半導体の層をさらに形成、積層される。
【００５７】
（９）マイクロ波プラズマＣＶＤ法によるｉ型層成膜室２１０Ｂに入り、マイクロ波プラズマＣＶＤ法によってｉ型のシリコン系非単結晶半導体層をさらに形成、積層される。
（１０）高周波プラズマＣＶＤ法によるｉ型層成膜室２１１Ｂに入り、高周波プラズマＣＶＤ法によってｉ型のシリコン系非単結晶半導体の層をさらに形成、積層される。
【００５８】
（１１）高周波プラズマＣＶＤ法によるｐ型層成膜室２０４Ｂに入り、高周波プラズマＣＶＤ法によってｐ型のシリコン系非単結晶半導体の層をさらに形成、積層される。
（１２）高周波プラズマＣＶＤ法によるｎ型層成膜室２０２Ｃに入り、帯状基体の上に形成された半導体層とともに帯状基体が加熱される。
【００５９】
（１３）高周波プラズマＣＶＤ法によるｎ型層成膜室２０２Ｃに入り、高周波プラズマＣＶＤ法によってｎ型のシリコン系非単結晶半導体の層をさらに形成、積層される。
（１４）高周波プラズマＣＶＤ法によるｉ型層成膜室２０３Ｃに入り、高周波プラズマＣＶＤ法によってｉ型のシリコン系非単結晶半導体の層をさらに形成、積層される。
【００６０】
（１５）プラズマドーピングによるｐ型層成膜室２０４Ｃに入り、プラズマドーピングによってｐ型のシリコン系非単結晶半導体の層をさらに形成、積層され、そして、最後に帯状基体の巻き取り室２０５に回収される。
【００６１】
（装置例３）
図２の高周波プラズマＣＶＤ法によるｉ型半導体層形成室２０３Ａおよび／または２０３Ｂと、それを接続するガスゲートを取り除いたものを本発明の装置例として挙げることができる。この場合、少なくとも一つのｎ型半導体層上に高周波プラズマＣＶＤ法によるｉ型半導体層が形成されないだけで、他は装置例２と同様である。
【００６２】
（装置例４）
図２の高周波プラズマＣＶＤ法によるｉ型半導体層形成室２０３Ａおよび／または２０３Ｂと、２１１Ａおよび／または２１１Ｂと、それを接続するガスゲートとを取り除いたものを本発明の装置例として挙げることができる。この場合、少なくとも一つのマイクロ波ＣＶＤ法によるｉ型半導体層上に高周波プラズマＣＶＤ法によるｉ型半導体層が形成されないだけで、他は装置例２と同様である。
【００６３】
（装置例５）
図２の高周波プラズマＣＶＤ法によるｉ型半導体層形成室２１１Ａおよび／または２１１Ｂと、それを接続するガスゲートを取り除いたものを本発明の装置例として挙げることができる。この場合、少なくとも一つのｎ型半導体層上に高周波プラズマＣＶＤ法によるｉ型半導体層が形成されず、一つのマイクロ波ＣＶＤ法によるｉ型半導体層上に高周波プラズマＣＶＤ法によるｉ型半導体層が形成されないだけで、他は装置例２と同様である。
【００６４】
（形成方法）
以下、図面を参照して、上記の形成装置を用いた本発明の光起電力素子を形成する方法について説明するが、本発明はこれらの形成方法によって何ら限定されるものではない。
【００６５】
（半導体層の形成工程）
各成膜室の予熱、ベーキングの後、帯状基体の巻き取り室１０５の巻き取りボビン１０９の軸を回転させ、帯状基体１０７を巻き出し室１０１から成膜室１０２Ａ、１０３Ａ、１０４Ａ、１０２Ｂ、１０３Ｂ、１０４Ｂ、１０２Ｃ、１０３Ｃ、１０４Ｃを通過して巻き取り室１０５に一定速度で連続的に移動させる。帯状基体の移動速度は、好ましくは１〜１００ｍｍ／秒、より好ましくは５〜５０ｍｍ／秒とする。
【００６６】
帯状基体を移動させながら、各成膜室１０２Ａ〜１０４Ｃのランプヒーター、基体温度温度制御装置、成膜室温度制御装置、ブロックヒーターによって、各成膜室の堆積膜形成空間における帯状基体の温度と各成膜室内壁面の温度を所定の温度に制御する。
【００６７】
帯状基体の温度が安定したら成膜室からのＨ２、Ｈｅ、Ａｒ、Ｎｅ、Ｋｒ、Ｘｅ等のガスの導入を止め、各成膜室１０２Ａ〜１０４Ｃを各成膜室に接続された真空ポンプによって排気し、原料ガス分離用のＨ２、Ｈｅ、Ａｒ、Ｎｅ、Ｋｒ、Ｘｅ等のガスを、ガスボンベからマスフローコントローラーを介して各ガスゲート１０６に導入する。
【００６８】
次に、各成膜室１０２Ａ〜１０４Ｃに半導体層形成用の原料ガスをガスボンベからマスフローコントローラーを介して所定の流量を導入する。
【００６９】
各成膜室の原料ガスの流量が安定したら、各成膜室の排気能力を排気管に設けた排気量調整バルブ等によって調整し、各成膜室を所定の圧力に設定する。
【００７０】
原料ガスを導入した場合の各室の好ましい内圧は、マイクロ波プラズマＣＶＤ法による成膜室は０．１〜１０Ｐａ、その他は１０〜１０００Ｐａである。
【００７１】
なお、不純物ガスの混入を防ぐために、ｎ型層の成膜室１０２Ａの内圧は帯状基体の巻き出し室１０１の内圧より、ｉ型層の成膜室１０３Ａ、１０３Ｂ、１０３Ｃの内圧はｎ型層の成膜室１０２Ａ、１０２Ｂ、１０２Ｃより、またｐ型層の成膜室１０４Ａ、１０４Ｂ、１０４Ｃの内圧より、ｐ型層の成膜室１０４Ｃの内圧は帯状基体の巻き取り室１０５の内圧より、それぞれやや高く設定することが望ましい。
【００７２】
各成膜室の圧力が安定したら、各成膜室１０２Ａ〜１０４Ｃ内にそれぞれマイクロ波電力、高周波電力、低周波電力、直流電力等の放電電力を投入する。放電電力の投入によって各成膜室内の原料ガスは電離され、プラズマを形成する。
【００７３】
以上のように帯状基体を一定速度で移動させながら各成膜室１０２Ａ〜１０４Ｃ内において同時にプラズマを形成することにより、連続的に移動する帯状基体上にはそれぞれの成膜室内で半導体層が形成され、ｎｉｐｎｉｐｎｉＰ構造の半導体積層膜が連続的に形成される。
この時、各成膜室１０２Ａ〜１０４Ｃにおける各半導体層の形成条件は以下の通りである。
【００７４】
（高周波プラズマＣＶＤ法によるｎ（またはｐ）型半導体層の形成）
成膜室１０２Ａ、１０２Ｂ、１０２Ｃおよび１０４Ａ、１０４Ｂにおいては高周波プラズマＣＶＤ法によってｎ（またはｐ）型のシリコン系非単結晶半導体層が形成される。
【００７５】
該成膜室に導入される原料ガスとしては、少なくともＳｉ原子を含有したガス化し得る化合物を含む。Ｓｉ原子を含有したガス化し得る化合物をとしてはＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＦ４、ＳｉＦＨ３、ＳｉＦ２Ｈ２、ＳｉＦ３Ｈ、Ｓｉ３Ｈ８、ＳｉＤ４、ＳｉＨＤ３、ＳｉＨ２Ｄ２、ＳｉＨ３Ｄ、Ｓｉ２Ｄ３Ｈ３等が挙げられる。また、原料ガスには光学的バンドギャップを狭める目的でＧｅ原子を含有するガス化し得る化合物を含んでいても良い。
【００７６】
具体的にＧｅ原子を含有するガス化し得る化合物としてはＧｅＨ４、ＧｅＤ４、ＧｅＦ４、ＧｅＦＨ３、ＧｅＦ２Ｈ２、ＧｅＦ３Ｈ、ＧｅＨＤ３、ＧｅＨ２Ｄ２、ＧｅＨ３Ｄ等が挙げられる。さらにまた、原料ガスには光学的バンドギャップを広げる目的でＣ、Ｏ、Ｎ等の原子を含有するガス化し得る化合物を含んでいても良い。
【００７７】
具体的にＣ原子を含有するガス化し得る化合物としてはＣＨ４、ＣＤ４、ＣｎＨ２ｎ＋２（ｎは整数）、ＣｎＨ２ｎ（ｎは整数）、Ｃ２Ｈ２、Ｃ６Ｈ６、ＣＯ２、ＣＯ等が挙げられる。
【００７８】
Ｏ原子を含有するガス化し得る化合物としてはＯ２、ＣＯ、ＣＯ２、ＮＯ、ＮＯ２、Ｎ２Ｏ、ＣＨ３ＣＨ２ＯＨ、ＣＨ３ＯＨ等が挙げられる。
Ｎ原子を含有するガス化し得る化合物としてはＮ２、ＮＨ３、ＮＤ３、ＮＯ、ＮＯ２、Ｎ２Ｏ等が挙げられる。
【００７９】
また、原料ガス中には形成される非単結晶半導体層の伝導型をｎ（またはｐ）型に価電子制御するために周期律表第Ｖ族（または第ＩＩＩ族）の原子を含有するガス化し得る化合物を含む。
【００８０】
第Ｖ族原子導入用の出発物質として有効に使用されるものとしては、具体的にはＰ原子導入用にはＰＨ３、Ｐ２Ｈ４等の水素化リン、ＰＨ４Ｉ、ＰＦ３、ＰＦ５、ＰＣｌ３、ＰＣｌ５、ＰＢｒ３、ＰＢｒ５、ＰＩ３等のハロゲン化リンを挙げることができる。このほかにＡｓＨ３、ＡｓＦ３、ＡｓＣｌ３、ＡｓＢｒ３、ＡｓＦ５、ＳｂＦ３、ＳｂＦ５、ＳｂＣｌ３、ＳｂＣｌ５、ＢｉＨ３、ＢｉＣｌ３、ＢｉＢｒ３等も挙げることができる。特にＰＨ３、ＰＦ３、ＡｓＨ３が適している。
【００８１】
第ＩＩＩ族原子導入用の出発物質として有効に使用されるものとしては、具体的にはＢ原子導入用にはＢ２Ｈ６、Ｂ４Ｈ１０、Ｂ５Ｈ９、Ｂ５Ｈ１１、Ｂ６Ｈ１２、Ｂ６Ｈ１４等の水素化ホウ素、ＢＦ３、ＢＣｌ３等のハロゲン化ホウ素を挙げることができる。このほかにＡｌＣｌ３、ＧａＣｌ３、ＩｎＣｌ３等も挙げることができる。特にＢ２Ｈ６、ＢＦ３が適している。また、原料ガスにはＨ２、Ｄ２、Ｈｅ、Ｎｅ、Ａｒ、Ｘｅ、Ｋｒ等の希釈ガスを含んでいても良い。
【００８２】
該成膜室に投入される放電電力は高周波プラズマを形成するためのものであり、少なくとも高周波電力を含む。投入される高周波電力は成膜室に導入される原料ガスの流量に応じて適宜決定されるが、高周波発生電極の面積に対して０．００１〜１Ｗ／ｃｍ２の範囲が好ましく、リップル等の変動が少ない安定した連続発振波であることが望ましい。高周波電力の周波数としては、１〜１００ＭＨｚの範囲が好ましく、１３．５６ＭＨｚの工業用周波数が好適に用いられ、周波数の変動の少ないものであることが好ましい。
【００８３】
高周波電力とともに直流電力を投入してもよく、高周波放電電極や放電電極とは別に設けた電極に、電極側が正になる向きに１０〜２００Ｖの電圧をスパーク等の異常放電の起こらない範囲内で投入することが好ましい。
【００８４】
このような高周波電力を成膜室に投入し、好ましくは同時に直流電力を投入し、成膜室内において原料ガスを電離、分解して、帯状基体上にｎ（またはｐ）型のシリコン系非単結晶半導体層の形成を行う。
【００８５】
なお、このような成膜条件で形成される半導体層は、シリコン系材料の非晶質（いわゆる微結晶も含まれる）から多結晶までの非単結晶材料である。
【００８６】
（マイクロ波プラズマＣＶＤ法によるｉ型半導体層の形成）
本発明の装置においてｉ型層成膜室２１０Ａ、２１０Ｂに投入されるマイクロ波電力は成膜室に導入される原料ガスの流量に応じて適宜決定されるが、プラズマ形成空間の体積に対して０．０２〜１Ｗ／ｃｍ３の範囲が好ましく、リップル等の変動が少ない安定した連続発振波であることが望ましい。マイクロ波電力の周波数としては、０．５〜１０ＧＨｚの範囲が好ましく、２．４５ＧＨｚの工業用周波数が好適に用いられる。
【００８７】
さらに、本発明の装置のマイクロ波ブラズマＣＶＤ法によるｉ型層の成膜室２１０Ａ、２１０Ｂには、マイクロ波電力とともに高周波電力あるいは直流電力を、マイクロ波プラズマ形成空間内にバイアス電極を設けて投入することが望ましい。高周波電力を投入する場合、その電力は０．０４〜２Ｗ／ｃｍ３の範囲が好ましく、周波数としては１〜１００ＭＨｚの範囲が好ましく、１３．５６ＭＨｚの工業用周波数が好適に用いられる。また、直流電力を投入する場合、バイアス電極側が正になる向きに１０〜３００Ｖの範囲でスパーク等の異常放電の起こらない範囲内で高く投入することが好ましい。
【００８８】
このようなマイクロ波電力を成膜室１０３に投入し、望ましくは同時に高周波あるいは直流電力を投入し、ｉ型層成膜室１０３内においてマイクロ波プラズマＣＶＤ法による半導体膜の形成を行う。
【００８９】
（高周波プラズマＣＶＤ法によるｉ型半導体層の形成）
本発明の装置においてｉ型層成膜室１０３Ａ、１０３Ｂ、１０３Ｃ、２０３Ａ、２０３Ｂ、２０３Ｃに投入される高周波電力は成膜室に導入される原料ガスの流量に応じて適宜決定されるが、高周波発生電極の面積に対して０．０１〜５Ｗ／ｃｍ２の範囲が好ましく、リップル等の変動が少ない安定した連続発振波であることが望ましい。高周波電力の周波数としては、１〜１００ＭＨｚの範囲が好ましく、１３．５６ＭＨｚの工業用周波数が好適に用いられ、周波数の変動は±２％以内であることが好ましい。
【００９０】
さらに、本発明の装置の高周波プラズマＣＶＤ法によるｉ型層の成膜室１０３Ａ、１０３Ｂ、１０３Ｃ、２０３Ａ、２０３Ｂ、２０３Ｃには、高周波電力とともに直流電力を投入してもよい。直流電力を投入する場合、高周波放電電極に直流バイアスとして、放電電極が正になる向きに１０〜２００Ｖの範囲でスパーク等の異常放電の起こらない範囲内で高く投入することが好ましい。
【００９１】
このような高周波電力を成膜室１０３Ａ、１０３Ｂ、１０３Ｃ、２０３Ａ、２０３Ｂ、２０３Ｃに投入し、望ましくは同時に直流電力を投入し、ｉ型層成膜室１０３Ｃ内において高周波プラズマＣＶＤ法による半導体膜の形成を行う。
【００９２】
（成膜室１０４Ｃにおける成膜条件）
成膜室１０４Ｃ、２０４Ｃにおいてはプラズマドーピングによってｐ型のシリコン系非単結晶半導体層が形成される。
【００９３】
該成膜室に導入される原料ガスとしては、ｉ型の非単結晶半導体層表面近傍をプラズマドーピングによってｐ型にするために周期律表第ＩＩＩ族の原子を含有するガス化し得る化合物を含む。
【００９４】
第ＩＩＩ族原子導入用の出発物質として有効に使用されるものとしては、具体的にはＢ原子導入用にはＢ２Ｈ６、Ｂ４Ｈ１０、Ｂ５Ｈ９、Ｂ５Ｈ１１、Ｂ６Ｈ１２、Ｂ６Ｈ１４等の水素化ホウ素、ＢＦ３、ＢＣｌ３等のハロゲン化ホウ素を挙げることができる。このほかにＡｌＣｌ３、ＧａＣｌ３、ＩｎＣｌ３等も挙げることができる。特にＢ２Ｈ６、ＢＦ３が適している。また、原料ガスにはＨ２、Ｄ２、Ｈｅ、Ｎｅ、Ａｒ、Ｘｅ、Ｋｒ等の希釈ガスを含んでいても良い。
【００９５】
さらに、原料ガスには所望の膜厚の不純物ドープ層を堆積によって形成するには十分少ない量のＳｉ原子を含有するガスおよびＣ、Ｏ、Ｎ等の原子を含有するガスを含んでいても良い。なお、このようなＳｉ原子を含有するガスとしてはＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＦ４、ＳｉＦＨ３、ＳｉＦ２Ｈ２、ＳｉＦ３Ｈ、Ｓｉ３Ｈ８、ＳｉＤ４、ＳｉＨＤ３、ＳｉＨ２Ｄ２、ＳｉＨ３Ｄ、Ｓｉ２Ｄ３Ｈ３等が挙げられる。また、Ｃ原子を含有するガスとしてはＣＨ４、ＣＤ４、ＣｎＨ２ｎ＋２（ｎは整数）、ＣｎＨ２ｎ（ｎは整数）、Ｃ２Ｈ２、Ｃ６Ｈ６、ＣＯ２、ＣＯ等が、Ｏ原子を含有するガスとしては、Ｏ２、ＣＯ、ＣＯ２、ＮＯ、ＮＯ２、Ｎ２Ｏ、ＣＨ３ＣＨ２ＯＨ、ＣＨ３ＯＨ等が、Ｎ原子を含有するガスとしてはＮ２、ＮＨ３、ＮＤ３、ＮＯ、ＮＯ２、Ｎ２Ｏ等が挙げられる。
【００９６】
放電電力は、低周波、高周波、マイクロ波等グロー放電プラズマが形成されるものであればよいが、好ましくは５〜５００ｋＨｚの低周波電力である。投入電力は、電極の面積に対して０．０１〜５Ｗ／ｃｍ２の範囲が好ましく、リップル等の変動が少ない安定した連続発振波であることが望ましい。さらに、本発明の装置のプラズマドーピングによるｐ型層の成膜室１０４Ｃ、２０４Ｃには、高周波電力とともに直流電力を投入してもよい。
【００９７】
直流電力を投入する場合、高周波放電電極に直流バイアスとして、放電電極が正になる向きに１０〜２００Ｖの範囲でスパーク等の異常放電の起こらない範囲内で高く投入することが好ましい。このような放電電力を成膜室１０４Ｃ、２０４Ｃに投入し、ｐ型層成膜室１０４Ｃ、２０４Ｃ内においてプラズマドーピングによる半導体膜の形成を行う。
【００９８】
帯状基体を連続的に移動させながら、各成膜室１０２〜１０４内において同時に上述のような半導体層の形成を一定時間続け、表面に半導体積層膜を形成した帯状基体を一定の長さ形成し、巻き取り室１０５内の巻き取りボビン１０９に連続的に巻き取る。
【００９９】
【実施例】
以下では、図面を用いて上述した各形成装置を用いた実施例をを示すが、本発明はこれらの実施例によって何ら限定されるものではない。
【０１００】
（実施例１）
本例では、製造例１に示した本発明に係る半導体積層膜の連続形成装置を用い、基体上に、ｎｉｐ接合からなる構造体を３個重ねて設け、ｎｉｐｎｉｐｎｉｐ構造のシリコン系非単結晶半導体の積層膜を連続的に形成した。そのとき、各ｎｉｐ接合をなすｉ型半導体層を、下からそれぞれ非晶質シリコンゲルマニウム、非晶質シリコンゲルマニウム、非晶質シリコンとした。
【０１０１】
第１のｎｉｐ接合からなる構造体を形成する成膜室１０２Ａ〜１０４Ａにおける成膜条件は表１に、第２のｎｉｐ接合からなる構造体を形成する成膜室１０２Ｂ〜１０４Ｂにおける成膜条件は表２に、第３のｎｉｐ接合からなる構造体を形成する成膜室１０２Ｃ〜１０４Ｃにおける成膜条件は表３に示した。
図６は、本例で作製した太陽電池の層構成を示す模式的断面図である。
【０１０２】
以下では、本例の形成方法について、手順にしたがって説明する。
（１）ＳＵＳ４３０ＢＡ製の帯状のステンレス板（幅１２ｃｍ×長さ２００ｍ×厚さ０．１５ｍｍ）の表面にスパッタリング法により５００ｎｍのＡｇ層と、約２μｍのＺｎＯ透明導電層と積層した、微小な凹凸表面を有する帯状基体をボビン１０８に巻き付けた状態で帯状基体の巻き出し室１０１にセットし、該帯状基体を各ガスゲート１０６を介して成膜室１０２Ａ〜１０４Ｃを貫通させ、帯状基体の巻き取り室１０５まで渡し、弛まない程度に張力をかけた。なお、帯状基体の巻き取り室１０５には十分に乾燥したアラミド紙製の保護フィルム（デュポン製ノーメックス（商品名）、幅１２ｃｍ×長さ２００ｍ×厚さ０．０５ｍｍ）の巻き付けられたボビンをセットし、帯状基体とともに該保護フィルムが巻き込まれるようにした。
【０１０３】
（２）帯状基体をセットした後、各室１０１〜１０５内を不図示のロータリーポンプとメカニカルブースターポンプを組み合わせたポンプで一度真空排気し、引き続き排気しながらＨｅガスを導入して約２００ＰａのＨｅ雰囲気中で各成膜室内部を約３５０℃に加熱ベーキングした。
【０１０４】
（３）加熱ベーキングの後、各室１０１〜１０５を一度真空排気し、引き続き成膜室１０１〜１０５をそれぞれの成膜室に接続したロータリーポンプとメカニカルブースターポンプを組み合わせたポンプで排気しながら、各ガスゲート１０６にゲートガスとしてＨ２を各５００ｓｃｃｍ、各成膜室１０２Ａ〜１０４Ｃにそれぞれの原料ガスを所定流量導入した。そして、各室１０１〜１０５の排気管に設けたスロットルバルブの開度を調節することにより、帯状基体の巻き出し室１０１、巻き取り室１０５の内圧を１２５Ｐａに、成膜室１０２Ａ、１０３Ａ、１０４Ａ、１０２Ｂ、１０３Ｂ、１０４Ｂ、１０２Ｃ、１０３Ｃ、１０４Ｃの内圧をそれぞれ１３０Ｐａ、１３５Ｐａ、１３０Ｐａ、１３０Ｐａ、１３５Ｐａ、１３０Ｐａ、１３０Ｐａ、１３５Ｐａ、１３０Ｐａに設定した。
【０１０５】
（４）各室の圧力が安定したところで、帯状基体の巻き取り室１０５の巻き取りボビン１０９を回転させ、帯状基体１０７を成膜室１０２Ａから１０４Ｃに向かう方向に１００ｃｍ／分の一定速度で連続的に移動させた。また、各成膜室１０２Ａ〜１０４Ｃ内に設けた不図示の温度制御装置により、移動する帯状基体が各成膜室の成膜空間内で所定の温度になるように温度制御を行った。１０２Ｂと１０２Ｃを除く成膜室では、成膜温度と同じ温度まで１０秒間の帯状基体の予備加熱を行った。成膜室１０２Ｂと１０２Ｃでは、成膜温度以上の温度まで帯状基体の予備加熱を行った。
【０１０６】
（５）帯状基体の温度が安定したところで、成膜室１０２Ａ〜１０４Ｃに平行平板電極から１３．５６ＭＨｚの高周波電力を、成膜室１０４Ｃに平行平板電極から７５ｋＨｚの低周波電力をそれぞれ不図示の電源からマッチング装置を介して投入した。放電電力の投入により各成膜室１０２Ａ〜１０４Ｃ内の原料ガスはプラズマ化し、各成膜室内で連続的に移動する帯状基体表面に半導体膜の形成が行われ、帯状基体表面に連続的にｎｉｐｎｉｐｎｉｐ構造の半導体積層膜が形成された。
【０１０７】
（６）帯状基体の搬送を開始してから連続して１８０分間移動させ、その間に１７０分間連続して半導体積層膜の形成を行った。約１７０ｍに亘って半導体積層膜を形成した後、放電電力の投入と、原料ガスの導入と、帯状基体および成膜室の加熱とを停止し、成膜室内のパージを行い、帯状基体および装置内部を十分冷却してから装置を開け、ボビン１０９に巻かれた帯状基体を帯状基体の巻き取り室１０５から装置の外へ取り出した。さらに、取り出した帯状基体を連続モジュール化装置によって連続的に加工し、本発明の装置で形成した半導体積層膜の上に、透明電極として全面に７０ｎｍのＩＴＯ（Ｉｎ２Ｏ３＋ＳｎＯ２）薄膜を形成し、集電電極として一定間隔に細線状のＡｇ電極を形成し、単位素子の直列化等のモジュール化を行うことにより、バンドギャップの異なる光起電力素子を積層した３層タンデム型太陽電池によって構成された３５ｃｍ×３５ｃｍの太陽電池モジュールを連続的に作製した。
【０１０８】
（比較例１）
本例では、高周波プラズマＣＶＤ法によるｎ型半導体層の成膜室１０２Ｂと１０２Ｃで行った、帯状基体の予備加熱を行わなかった点が実施例１と異なる。
他の点は、実施例１と同様とした。
【０１０９】
第１のｎｉｐ接合からなる構造体を形成する成膜室１０２Ａ〜１０４Ａにおける成膜条件は、実施例１と同じ表１の条件とした。第２のｎｉｐ接合からなる構造体を形成する成膜室１０２Ｂ〜１０４Ｂにおける成膜条件は表４に、第３のｎｉｐ接合からなる構造体を形成する成膜室１０２Ｃ〜１０４Ｃにおける成膜条件は表５に示した。
【０１１０】
以下では、作製した太陽電池モジュールに対して行った評価結果に関して説明する。
ＡＭ１．５（１００ｍＷ／ｃｍ２）の疑似太陽光照射下にて、光電変換特性の評価を行った。実施例１の光電変換効率の平均値を、比較例１の光電変換効率の平均値で規格化した数値は、１．２０と良好であった。また、モジュール間の光電変換効率のバラツキは、実施例１が±２％以内であるのに対して、比較例１は±５％と大きかった。
【０１１１】
（実施例２）
本例では、成膜室１０３Ｂにおいて形成されるｉ型半導体層を非晶質シリコンに代えた点が実施例１と異なる。
【０１１２】
第１のｎｉｐ接合からなる構造体を形成する成膜室１０２Ａ乃至１０４Ａにおける成膜条件は、実施例１と同じ表１の条件とした。第２のｎｉｐ接合からなる構造体を形成する成膜室１０２Ｂ乃至１０４Ｂにおける成膜条件は表６に示した。第３のｎｉｐ接合からなる構造体を形成する成膜室１０２Ｃ乃至１０４Ｃにおける成膜条件は、実施例１と同じ表３の条件とした。
他の点は、実施例１と同様とした。
【０１１３】
（比較例２）
本例では、高周波プラズマＣＶＤ法によるｎ型半導体層の成膜室１０２Ｂと１０２Ｃで行った、帯状基体の予備加熱を行わなかった点が実施例２と異なる。
【０１１４】
第１のｎｉｐ接合からなる構造体を形成する成膜室１０２Ａ〜１０４Ａにおける成膜条件は、比較例１と同じ表１の条件とした。第２のｎｉｐ接合からなる構造体を形成する成膜室１０２Ｂ〜１０４Ｂにおける成膜条件は表７に示した。第３のｎｉｐ接合からなる構造体を形成する成膜室１０２Ｃ〜１０４Ｃにおける成膜条件は、比較例１と同じ表５の条件とした。
他の点は、実施例２と同様とした。
【０１１５】
以下では、作製した太陽電池モジュールに対して行った評価結果に関して説明する。
ＡＭ１．５（１００ｍＷ／ｃｍ２）の疑似太陽光照射下にて、光電変換特性の評価を行った。実施例２の光電変換効率の平均値を、比較例２の光電変換効率の平均値で規格化した数値は、１．１５と良好であった。また、モジュール間の光電変換効率のバラツキは、実施例２が±２％以内であるのに対して、比較例２は±５％と大きかった。
【０１１６】
（実施例３）
本例では、成膜室１０３Ｃにおいて形成されるｉ型半導体層を非晶質炭化シリコンに代えた点が実施例１と異なる。
【０１１７】
第１のｎｉｐ接合からなる構造体を形成する成膜室１０２Ａ乃至１０４Ａにおける成膜条件は、実施例１と同じ表１の条件とした。また、第２のｎｉｐ接合からなる構造体を形成する成膜室１０２Ｂ乃至１０４Ｂにおける成膜条件も、実施例１と同じ表２の条件とした。第３のｎｉｐ接合からなる構造体を形成する成膜室１０２Ｃ乃至１０４Ｃにおける成膜条件は、表８の条件とした。
他の点は、実施例１と同様とした。
【０１１８】
作製した太陽電池モジュールについて、ＡＭ１．５（１００ｍＷ／ｃｍ２）の疑似太陽光照射下にて特性評価を行った。その結果、本例に係る太陽電池モジュールの光電変換効率の平均値を、従来の太陽電池モジュールの光電変換効率の平均値で規格化した数値は、１．２０と良好であった。また、モジュール間の光電変換効率のバラツキは、本例が±２％以内であるのに対して、従来は±５％と大きかった。
【０１１９】
但し、実施例３との比較で用いた従来の太陽電池モジュールとは、第２および第３のｎｉｐ接合からなる構造体におけるｎ型半導体層成膜前に、基体と共に堆積膜の加熱を行わない太陽電池モジュールを指す。
【０１２０】
（実施例４）
本例では、成膜室１０３Ｃにおいて形成されるｉ型半導体層を非晶質炭化シリコンに代えた点が実施例２と異なる。
【０１２１】
第１のｎｉｐ接合からなる構造体を形成する成膜室１０２Ａ乃至１０４Ａにおける成膜条件は、実施例２と同じ表１の条件とした。また、第２のｎｉｐ接合からなる構造体を形成する成膜室１０２Ｂ乃至１０４Ｂにおける成膜条件も、実施例２と同じ表６の条件とした。第３のｎｉｐ接合からなる構造体を形成する成膜室１０２Ｃ乃至１０４Ｃにおける成膜条件は、表８の条件とした。
他の点は、実施例２と同様とした。
【０１２２】
作製した太陽電池モジュールについて、ＡＭ１．５（１００ｍＷ／ｃｍ２）の疑似太陽光照射下にて特性評価を行った。その結果、本例に係る太陽電池モジュールの光電変換効率の平均値を、従来の太陽電池モジュールの光電変換効率の平均値で規格化した数値は、１．２０と良好であった。また、モジュール間の光電変換効率のバラツキは、本例が±２％以内であるのに対して、従来は±５％と大きかった。
【０１２３】
但し、実施例４との比較で用いた従来の太陽電池モジュールとは、第２および第３のｎｉｐ接合からなる構造体におけるｎ型半導体層成膜前に、基体と共に堆積膜の加熱を行わない太陽電池モジュールを指す。
【０１２４】
（実施例５）
本例では、装置例１に示した形成装置の代わりに、装置例２に示した形成装置を用いた点が実施例１と異なる。
また、装置例２に示した形成装置を使用する際、以下の５項目が実施例１と異なる。
【０１２５】
（イ）第２のｎｉｐ接合からなる構造体におけるｎ型半導体層を形成する２１２、２１３、２１４の３つの成膜室の内、成膜室２１２では高周波電力を印加せず、加熱のみ行う基体加熱室とし、成膜室２１３および２１４では高周波プラズマＣＶＤ法でｎ型半導体層を形成した。
【０１２６】
（ロ）第１及び第２のｎｉｐ接合からなる構造体のみ、高周波プラズマＣＶＤ法によるｉ型半導体層の形成後に、成膜室２１０Ａおよび２１０Ｂでマイクロ波プラズマＣＶＤ法によるｉ型半導体層が形成され、さらにｐ型半導体層の形成前に、成膜室２１１Ａおよび２１１Ｂで高周波プラズマＣＶＤ法によるｉ型半導体層表面が形成されるようにした。
【０１２７】
（ハ）成膜室２１０Ａ、２１０Ｂにおいては、ｉ型半導体層を形成するために３個の成膜室を使用し、また、２１０Ａ、２１０Ｂの内部の各成膜室の帯状基体移動方向に対する長さは全て約２０ｃｍであったが、帯状基体表面とプラズマとの間に一定の長さの遮蔽板（プラズマ漏れガード兼用）を設けることによって半導体層の形成領域の帯状基体移動方向に対する長さを調節した。
【０１２８】
（ニ）成膜室２１０Ａ、２１０Ｂの成膜室における、それぞれの成膜室の片側の側壁に設けたマイクロ波導入窓から２．４５ＧＨｚのマイクロ波電力を、マイクロ波導入窓前方に帯状基体に平行に配設した棒状バイアス電極から１３．５６ＭＨｚの高周波電力を不図示の電源からマッチング装置を介して投入した。
【０１２９】
（ホ）第３のｎｉｐ接合からなる構造体のｎ型半導体層を形成する成膜室２０２Ｃの予備加熱温度は、成膜温度より高い温度とした。
【０１３０】
第１のｎｉｐ接合からなる構造体を形成する成膜室１０２Ａ乃至１０４Ａにおける成膜条件は、表９の条件とした。また、第２のｎｉｐ接合からなる構造体を形成する成膜室１０２Ｂ乃至１０４Ｂにおける成膜条件は、表１０の条件とした。第３のｎｉｐ接合からなる構造体を形成する成膜室１０２Ｃ乃至１０４Ｃにおける成膜条件は、実施例１と同じ表３の条件とした。
【０１３１】
図７は、本例で作製した太陽電池の層構成を示す模式的断面図である。
他の点は、実施例１と同様とした。
【０１３２】
（比較例５）
本例では、第２のｎｉｐ接合からなる構造体のｎ型半導体層を形成する２１２、２１３、２１４の３つの成膜室の内、成膜室２１２で行った帯状基体の予備加熱を行わなかった点が実施例５と異なる。
他の点は、実施例５と同様とした。
【０１３３】
以下では、作製した太陽電池モジュールに対して行った評価結果に関して説明する。
ＡＭ１．５（１００ｍＷ／ｃｍ２）の疑似太陽光照射下にて、光電変換特性の評価を行った。実施例２の光電変換効率の平均値を、比較例２の光電変換効率の平均値で規格化した数値は、１．２２と良好であった。また、モジュール間の光電変換効率のバラツキは、実施例５が±１．５％以内であるのに対して、比較例２は±５％と大きかった。
【０１３４】
【表１】
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0003624025.tif 000003
【０１３５】
【表２】
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0003624025.tif 000005
【０１３６】
【表３】
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【０１３７】
【表４】
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【０１３８】
【表５】
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【０１３９】
【表６】
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【０１４０】
【表７】
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【０１４１】
【表８】
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【０１４２】
【表９】
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【０１４３】
【表１０】
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【０１４４】
【発明の効果】
以上説明したように、本発明によれば、光電変換効率が高く、かつ、モジュール間の光電変換効率のバラツキが小さい、光起電力素子の形成方法が得られる。
【図面の簡単な説明】
【図１】本発明に係る形成装置の一例を示す模式的断面図である。
【図２】本発明に係る形成装置の他の一例を示す模式的断面図である。
【図３】本発明に係る形成装置を構成するマイクロ波プラズマＣＶＤ法による成膜室の一例を示す模式的断面図である。
【図４】本発明に係る形成装置を構成する高周波プラズマＣＶＤ法による成膜室の一例を示す模式的断面図である。
【図５】本発明に係る形成装置を構成する高周波プラズマＣＶＤ法による成膜室の他の一例を示す模式的断面図である。
【図６】本発明に係る光起電力素子の層構成の一例を示す模式的断面図である。
【図７】本発明に係る光起電力素子の層構成の他の一例を示す模式的断面図である。
【符号の説明】
１０１、２０１  帯状基体の巻き出し室、
１０２Ａ、１０２Ｂ、１０２Ｃ、２０２Ａ、２０２Ｂ、２０２Ｃ  高周波プラズマＣＶＤ法によるｎ型半導体層の成膜室、
１０３Ａ、１０３Ｂ、１０３Ｃ、２０３Ａ、２０３Ｂ、２０３Ｃ  高周波プラズマＣＶＤ法によるｉ型半導体層の成膜室、
１０４Ａ、１０４Ｂ、１０４Ｃ、２０４Ａ、２０４Ｂ  高周波プラズマＣＶＤ法によるｐ型半導体層の成膜室、
２０４Ｃ  プラズマドーピングによるｐ型半導体層の成膜室、
１０５、２０５  帯状基体の巻き取り室、
１０６、２０６、３０３、３０４、４０３、５０３、５０４  ガスゲート、
１０７、２０７、３０１、４０１、５０１  帯状基体、
１０８、２０８  帯状基体の巻き出しボビン、
１０９、２０９  帯状基体の巻き取りボビン、
２１０Ａ、２１０Ｂ  マイクロ波プラズマＣＶＤ法によるｉ型半導体層の成膜室、
２１１Ａ、２１１Ｂ  高周波プラズマＣＶＤ法によるｉ型半導体層の成膜室、
２１２、２１３、２１４  高周波プラズマＣＶＤ法によるｎ型半導体層の成膜室、
３０２、４０２、５０２Ａ、５０２Ｂ、５０２Ｃ  真空容器、
３０５  放電室ユニット、
３０６、３０７、３０８  成膜室、
３０９、４０７、５０７Ａ、５０７Ｂ、５０７Ｃ  原料ガス導入管、
３１２  圧力測定管、
３１５、３１６、３１７  バイアス電極、
３１８、３１９、３２０  マイクロ波導入窓、
３２１、３２２、３２３、３２４  穴開き仕切板、
３２５、３２６、４０８、５０８Ａ、５０８Ｂ、５０８Ｃ  排気管、
３２７  荒引き用排気管、
３２８  粉受け板、
３２９、４１１、５１１  プラズマ漏れガード、
３３０  成膜室温度制御装置、
３３１、４１２、５１２Ａ、５１２Ｂ、５ｌ２Ｃ  蓋、
３３２、４１３、４１４、５１３Ａ、５１４Ａ、５１３Ｂ、５１４Ｂ、５１３Ｃ、５１４Ｃ  ランプヒーター、
３３３、３３４、３３５  基体温度制御装置、
３３６、３３７、３３８、３３９、４１５、４１６、５１５Ａ、５１６Ａ、５１５Ｂ、５１６Ｂ、５１５Ｃ、５１６Ｃ  熱電対、
３４０、４１７、５１７Ａ、５１７Ｂ、５１７Ｃ  リフレクター、
３４１、３４５、４１８、５１８  支持ローラー、
４４２、５４２  分離通路、
３４３、３４４、４４３、４４４、５４３、５４４  ゲートガス導入管、
４０５、５０５Ａ、５０５Ｂ、５０５Ｃ  放電室、
４０６、５０６Ａ、５０６Ｂ、５０６Ｃ  放電電極、
４０９、５０９Ａ、５０９Ｂ、５０９Ｃ  ブロックヒーター、
４１０、５１０Ａ、５１０Ｂ、５１０Ｃ  放電室外部排気口、
６０１、７０１  基体、
６０２Ａ、６０２Ｂ、６０２Ｃ、７０２Ａ、７０２Ｂ、７０２Ｃ  高周波プラズマＣＶＤ法によるｎ型半導体層、
６０３Ａ、６０３Ｂ、６０３Ｃ、７０３Ａ、７０３Ｂ、７０３Ｃ、７０８Ａ、７０８Ｂ  高周波プラズマＣＶＤ法によるｉ型半導体層、
６０４Ａ、６０４Ｂ、６０４Ｃ、７０４Ａ、７０４Ｂ  高周波プラズマＣＶＤ法によるｐ型半導体層、
６０４Ｃ、７０４Ｃ  プラズマドーピングによるｐ型半導体層、
７０７Ａ、７０７Ｂ  マイクロ波プラズマＣＶＤ法によるｉ型半導体層、
６０５、７０５  透明導電膜、
６０６、７０６  集電電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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