(57)【特許請求の範囲】
【請求項１】
行及び列のマトリックス形式で配列されたメモリセルと、前記メモリセルを選択するための第１及び第２の選択トランジスタから構成されたメモリセルアレイと、前記メモリセルのドレインに共通に接続された複数のビットラインと、前記メモリセルの制御ゲートに接続された複数のワードラインと、を有する不揮発性半導体メモリのプログラム方法であって、
前記ビットラインに、電源電圧以上の第１の電圧を印加し、前記第１の選択トランジスタのゲートに、前記第１の電圧をパスさせることができ、該第１の電圧よりも高い第２の電圧を印加するステップと、
前記第１の電圧が前記ビットラインを通じて前記メモリセルに印加された後、前記第１の選択トランジスタのゲートに、前記第１の電圧を印加して電圧を減少させるステップと、
前記電圧を減少させるステップに続き、プログラムするために選択された前記メモリセルのワードラインにプログラム電圧を印加し、非選択のワードラインに、前記第１の電圧をパスさせることができる第３の電圧を印加するステップと、を備えることを特徴とする不揮発性半導体メモリのプログラム方法。
【請求項２】
前記電圧を減少させるステップは、前記第１の選択トランジスタの電流経路を遮断するステップと、前記ビットラインから選択及び非選択のメモリセルを電気的に分離させるステップとを含むことを特徴とする請求項１に記載の不揮発性半導体メモリのプログラム方法。
【請求項３】
前記プログラム電圧及び前記第３の電圧を印加するステップは、前記第１の選択トランジスタのソースの電圧を、前記第１の電圧より高い電圧にブースティングするステップを含むことを特徴とする請求項２に記載の不揮発性半導体メモリのプログラム方法。
【請求項４】
前記非選択のワードラインに前記第３の電圧を印加するステップは、非選択メモリセルのゲートの電圧を、前記第１の電圧より低い電圧から前記第３の電圧まで上げて駆動するステップを含むことを特徴とする請求項３に記載の不揮発性半導体メモリのプログラム方法。
【請求項５】
前記非選択メモリセルのゲートを駆動するステップを、前記第１の電圧の前記ビットラインを通じた前記メモリセルへの印加が開始された後に開始することを特徴とする請求項４に記載の不揮発性半導体メモリのプログラム方法。
【請求項６】
前記非選択メモリセルのゲートを駆動するステップを、前記第１の電圧の前記ビットラインを通じた前記メモリセルへの印加が完了した後に開始することを特徴とする請求項４に記載の不揮発性半導体メモリのプログラム方法。
【請求項７】
前記選択されたメモリセルのワードラインに前記プログラム電圧を印加するステップは、前記選択されたメモリセルのゲートの電圧を、前記第１の電圧より低い電圧から前記プログラム電圧まで上げて駆動するステップを含むことを特徴とする請求項３に記載の不揮発性半導体メモリのプログラム方法。
【請求項８】
前記選択されたメモリセルのゲートを駆動するステップを、前記第１の電圧の前記ビットラインを通じた前記メモリセルへの印加が開始された後に開始することを特徴とする請求項７に記載の不揮発性半導体メモリのプログラム方法。
【請求項９】
前記選択されたメモリセルのゲートを駆動するステップを、前記第１の電圧の前記ビットラインを通じた前記メモリセルへの印加が完了した後に開始することを特徴とする請求項７に記載の不揮発性半導体メモリのプログラム方法。
【請求項１０】
前記ブースティングするステップを、前記第１の電圧の前記ビットラインを通じた前記メモリセルへの印加が開始された後に開始することを特徴とする請求項３に記載の不揮発性半導体メモリのプログラム方法。
【請求項１１】
前記ブースティングするステップを、前記第１の電圧の前記ビットラインを通じた前記メモリセルへの印加が完了した後に開始することを特徴とする請求項３に記載の不揮発性半導体メモリのプログラム方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関し、特に、電気的消去可能でプログラム可能な不揮発性半導体メモリ装置に関する。
【０００２】
【従来の技術】
一般的なＮＡＮＤ形フラッシュメモリのアレイ構造を図１に示し説明する。ストリング選択トランジスタＳＴ１、多数のメモリセルＭ１〜Ｍ８、及び接地選択トランジスタＳＴ２が直列接続されて単位ストリングが形成されている。多数のメモリセルは行及び列のマトリックス形態で配列されており、同じ行に配列されたメモリセルＭ１〜Ｍ８の制御ゲートは対応する多数のワードラインＷＬ０〜ＷＬ７にそれぞれ接続され、また同じ列に配列された多数のメモリセルＭ１〜Ｍ８のドレインは、ストリング選択トランジスタＳＴ１を介して対応するビットラインＢＬに接続されている。各ビットラインＢＬは、データの読出及び書込動作時にデータを一時貯蔵するラッチＬ１で構成されたページバッファへ接続されている。
【０００３】
このような構造のＮＡＮＤ形フラッシュメモリにおける書込動作は、データ入出力ピンと制御ピンを通じ入力データをページバッファに順次貯蔵してビットラインＢＬに書込データを伝送した後、一本のワードラインＷＬｉ（多数のワードラインＷＬ０〜ＷＬ７中のいずれか一本）を選択してこれに接続したメモリセルの制御ゲートに書込用の高電圧を加えることにより、ビットラインＢＬに印加されたデータの論理に従う一括書込を行うようにしている。
【０００４】
ＮＡＮＤ形フラッシュメモリのメモリセルアレイ構成及び書込動作は、１９９４年８月１９日付公開の大韓民国特許第９４−１８８７０号に詳しい。
【０００５】
このＮＡＮＤ形フラッシュメモリで書込動作を遂行する際における、ビットラインＢＬに印加されるデータ“０”（プログラムデータ）とデータ“１”（消去データ）のローディング方法と、ストリング選択トランジスタＳＴ１のゲート制御によるデータ“１”（消去データ）のローディング方法と、ストリング選択トランジスタＳＴ１のゲート制御によるデータ“１”の書込方法と、そしてこれら方法の問題点を図１を参照して説明する。
【０００６】
まず、接地選択トランジスタＳＴ２のゲートに０Ｖを印加してメモリセルアレイの接地への経路を遮断する。ページバッファ内のラッチＬ１に貯蔵されたデータがプログラムデータ“０”の場合、ノードＮ２の電圧はプログラム防止電圧Ｖpi、ノードＮ１の電圧は０Ｖになる。ＮＭＯＳトランジスタＴ１のゲートにつながるＳＢＬにプログラム防止電圧Ｖpiを十分に通過させ得る電圧が印加されると、ビットラインＢＬが０Ｖに放電される。この後、ストリング選択トランジスタＳＴ１のゲートにつながるＳＳＬにもプログラム防止電圧Ｖpiを十分に通過させ得る電圧が印加され、ストリング選択トランジスタＳＴ１のソースが０Ｖに放電される。そして、非選択のワードラインＷＬにはパス電圧を、選択ワードラインＷＬにはプログラム電圧を同時に印加する。これに従ってメモリセルＭ１〜Ｍ８のソース、ドレイン及びチャネルが０Ｖになり、選択メモリセルの制御ゲートとチャネル及びソース、ドレインとに高電界が生じてメモリセルのフローティングゲートとチャネルとの間でＦ−Ｎトンネリング現像が発生し、その結果、フローティングゲートに電子が蓄積されてデータ“０”が記憶される。
【０００７】
ラッチＬ１にデータ“１”が貯蔵されている場合は、ノードＮ２に０Ｖ、ノードＮ１にＶpi、ビットラインＢＬにプログラム防止電圧Ｖpiが印加される。この後、ストリング選択トランジスタＳＴ１のゲートにＶpiを通過させ得る電圧が印加されてソースにプログラム防止電圧Ｖpiがチャージされる。そして、非選択のワードラインＷＬにパス電圧を、選択ワードラインＷＬにプログラム電圧を同時に印加することにより、多数のメモリセルのソース、ドレイン及びチャネルは、すべてプログラム防止電圧Ｖpiになる。この場合、選択メモリセルのゲートとチャネルとの間には、プログラム電圧とプログラム防止電圧Ｖpiとの差だけの電界が発生し、この差はフローティングゲートとチャネルとの間でのＦ−Ｎトンネリングを発生させることがないので、選択メモリセルは消去状態を維持するようになる。
【０００８】
この場合のプログラム防止電圧Ｖpiは、プログラム電圧との差がフローティングゲートとチャネルとの間でのＦ−Ｎトンネリングを発生させ得ない電圧レベルという条件を満足させるために、必ず高電圧でなければならない。従って、ビットラインＢＬに印加されるデータ論理に応じてビットライン間の絶縁問題を解決すべきである。また、高電圧Ｖpiを論理“ハイ”レベルとしてラッチすべきページバッファのトランジスタは、すべて高耐圧トランジスタでなければならないから高電圧に耐えうるゲート酸化膜を使用すべきであり、更にこのトランジスタのソース又はドレインに高電圧が印加されるので、チャネル長を長くしてパンチスルー(punch-through) を防止すべきであるため、ページバッファのレイアウトサイズが大きくなる。加えて、高電圧Ｖpiを発生させる回路及びそれに従うレイアウト面積も必要とする。
【０００９】
更に図１を参照して不揮発性半導体メモリのプログラム方法を説明する。
【００１０】
まず、接地選択トランジスタＳＴ２のゲートに０Ｖを印加してメモリセルアレイの接地経路を遮断する。ページバッファに貯蔵されたデータがプログラムデータ“０”の場合、ラッチＬ１内のノードＮ２の電圧は電源電圧ＶＣＣ、ノードＮ１の電圧は０Ｖに設定され、ＮＭＯＳトランジスタＴ１のゲートにつながるＳＢＬには電源電圧ＶＣＣを十分にパスさせ得る電圧が印加されてビットラインＢＬが０Ｖに放電される。そして、ストリング選択トランジスタＳＴ１のゲートにつながるＳＳＬに電源電圧ＶＣＣを印加すると、ストリング選択トランジスタＳＴ１のソースが０Ｖに放電される。この後、非選択ワードラインＷＬにはパス電圧を、選択ワードラインにはプログラム電圧を同時に印加する。これに従ってメモリセルのソース、ドレイン及びチャネルが０Ｖになり、選択セルのフローティングゲートとチャネル及びソース、ドレインに高電界が発生する。その結果、このメモリセルのフローティングゲートとチャネルとの間でＦ−Ｎトンネリング現象が発生し、フローティングゲートに電子が蓄積されてデータ“０”が記憶される。
【００１１】
ページバッファにデータ“１”が貯蔵された場合は、ノードＮ２に０Ｖ、ノードＮ１に電源電圧ＶＣＣ、従ってビットラインＢＬには電源電圧ＶＣＣが印加される。そして、ストリング選択トランジスタＳＴ１のゲートに電源電圧ＶＣＣが印加されると、ストリング選択トランジスタＳＴ１のソースにＶＣＣ−Ｖth（Ｖth：しきい値電圧）の電圧がチャージされる。この後、非選択のワードラインＷＬにパス電圧を、選択ワードラインＷＬにプログラム電圧を同時に印加すれば、ストリング選択トランジスタＳＴ１は完全に遮断され、多数のメモリセルのソース、ドレイン及びチャネルがフローティングされることにより、多数のメモリセルのソース、ドレイン、及びチャネルにブースティングが発生するようになる。更に、初期にストリング選択トランジスタＳＴ１のソースに供給されたチャージに対し、多数のメモリセルのゲートレベルが増加するにつれてチャージシェアリング(Sharing) が発生し、多数のメモリセルのソース、ドレイン及びチャネルの電圧は（ＶＣＣ−Ｖth）／９（メモリセル数が８個であるとき）になる。即ち、多数のメモリセルのソース、ドレイン及びチャネルは、（ＶＣＣ−Ｖth）／９＋Ｖboost （非選択ワードラインのパス電圧と選択ワードラインのプログラム電圧によりブースティングされた電圧）になる。
【００１２】
この場合、選択メモリセルのゲートとチャネルとの間には、プログラム電圧と（ＶＣＣ−Ｖth）／９＋Ｖboost の電圧との差だけの電界が発生し、その差はフローティングゲートとチャネルとの間でＦ−Ｎトンネリング現像を発生できない条件になるので、選択メモリセルは消去状態を維持するようになる。この場合、（ＶＣＣ−Ｖth）／９＋Ｖboost の電圧レベルは、プログラム電圧との差がフローティングゲートとチャネルとの間でのＦ−Ｎトンネリング現像を発生させ得ないレベルでなければならない。このようなプログラム方法では、低い電源電圧ＶＣＣの場合に（ＶＣＣ−Ｖth）／９＋Ｖboost の電圧が電源電圧ＶＣＣに従い低くなるので、プログラム電圧との差が大きくなり、選択メモリセルへのプログラムに従うストレスが大きくなるという問題が生じる。
【００１３】
【発明が解決しようとする課題】
上記のような従来技術に着目して本発明の目的は、レイアウト面積を減少させ得る不揮発性半導体メモリのプログラム方法を提供することにある。また、本発明の他の目的は、プログラム動作時に発生するストレスを減少させ得る不揮発性半導体メモリのプログラム方法を提供することにある。
【００１４】
【課題を解決するための手段】
この目的のために本発明による不揮発性半導体メモリのプログラム方法は、行及び列のマトリックス形式で配列されたメモリセルと、前記メモリセルを選択するための第１及び第２の選択トランジスタから構成されたメモリセルアレイと、前記メモリセルのドレインに共通に接続された複数のビットラインと、前記メモリセルの制御ゲートに接続された複数のワードラインと、を有する不揮発性半導体メモリのプログラム方法であって、前記ビットラインに、電源電圧以上の第１の電圧を印加し、前記第１の選択トランジスタのゲートに、前記第１の電圧をパスさせることができ、該第１の電圧よりも高い第２の電圧を印加するステップと、前記第１の電圧が前記ビットラインを通じて前記メモリセルに印加された後、前記第１の選択トランジスタのゲートに、前記第１の電圧を印加して電圧を減少させるステップと、前記電圧を減少させるステップに続き、プログラムするために選択された前記メモリセルのワードラインにプログラム電圧を印加し、非選択のワードラインに、前記第１の電圧をパスさせることができる第３の電圧を印加するステップと、を備えることを特徴とする。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。
【００１６】
本発明による不揮発性半導体メモリのプログラム方法の一例を図１及び図２を参照して説明する。
【００１７】
本例のプログラム動作は、入出力ピンＩ／Ｏと制御ピンとを通じデータを順次にページバッファにラッチさせた後、このページバッファに貯蔵されたデータが“１”の場合、ビットラインＢＬに電源電圧ＶＣＣより高い第１電圧（４．５Ｖ程度）を印加し、ストリング選択トランジスタＳＴ１のゲートへつながるＳＳＬには、その第１電圧をストリング選択トランジスタＳＴ１のソースへ十分に伝達させ得る第２電圧（６Ｖ程度）をまず印加する。そして、ストリング選択トランジスタＳＴ１のソースに第１電圧が十分に伝達されたときにＳＳＬを第１電圧に遷移させ、ストリング選択トランジスタＳＴ１を完全に遮断させる。
【００１８】
この後、非選択ワードラインＷＬに第３電圧（データ“０”を記憶するメモリセルに直列接続される非選択ワードラインに接続のメモリセルがプログラムされないレベルであり、オフセルを通じて第１電圧が完全に伝達され得るレベルの電圧：８〜１１Ｖ程度）を、選択ワードラインＷＬにプログラム電圧を同時に印加すれば、多数のメモリセルのソース、ドレイン及びチャネルがフローティングされているので、ブースティングにより電圧が上昇するようになる。また、ストリング選択トランジスタＳＴ１に印加された第１電圧によるチャージは、多数のメモリセルのワードラインＷＬの電圧レベルが上昇するにつれてチャージシェアリングされ、第１電圧／９（メモリセルアレイに含まれたメモリセル数が８個と仮定）に該当する電圧が多数のメモリセルのソース、ドレイン及びチャネルに発生することになる。このときのメモリセルのソース、ドレイン及びチャネルは、第１電圧／９＋Ｖboost （非選択ワードラインに印加された第３電圧及び選択ワードラインに印加されたプログラム電圧によりブースティングされた電圧）の電圧になる。この第１電圧／９＋Ｖboost の電圧は、選択ワードラインのプログラム電圧との差がフローティングゲートとチャネルとの間でＦ−Ｎトンネリング現像を発生させ得ないレベルに設定できる。従って、選択メモリセルはプログラムされない。
【００１９】
このように、プログラム防止のためにビットラインＢＬに印加される電圧は電源電圧ＶＣＣ以上であるが高電圧ではないのでビットライン間の絶縁を考慮する必要はなく、また、ページバッファに高電圧が印加されないのでページバッファ内のトランジスタのゲート酸化膜として高耐圧ゲート酸化膜を使用しなくてもよく、更に、パンチスルー現像がないので最小チャネル長を使用できる。合わせて、プログラム防止電圧を発生する回路が不要になるので、レイアウト面積を減少させられる。また、ビットラインＢＬに印加されるプログラム防止電圧の第１電圧は電源電圧ＶＣＣに関係なく一定にすることができるので、低い電源電圧ＶＣＣでのプログラムストレスを減少させ得る。
【００２０】
【発明の効果】
以上述べてきたように本発明による不揮発性半導体メモリのプログラム方法は、メモリのレイアウト面積を減少させ、また、プログラム動作時に発生するストレスを減少させ得るという長所がある。
【図面の簡単な説明】
【図１】一般的な不揮発性半導体メモリのメモリセルアレイ構造を概略的に示した回路図。
【図２】本発明のプログラム方法による電圧波形図。
【図１】
0003661164.tif 000002
【図２】
0003661164.tif 000003