(57)【特許請求の範囲】
【請求項１】
ベース基板（５）；
シリコン含有層（８，２０）；
酸素含有イリジウム層（２５）；及び
酸素バリア層（３０）
を有するマイクロエレクトロニック構造において、
シリコン含有層（８，２０）と酸素バリア層（３０）との間に酸素含有イリジウム層（２５）があり、このイリジウム層は酸素の体積割合が２．５％〜１５％である酸素含有雰囲気中におけるスパッタリング法によって少なくとも２５０°Ｃの温度で製造されたものであることを特徴とする、マイクロエレクトロニック構造。
【請求項２】
雰囲気中の酸素の体積割合がほぼ５％である、請求項１記載のマイクロエレクトロニック構造。
【請求項３】
酸素バリア（３０）が導電性金属酸化物からなる、請求項１又は２記載のマイクロエレクトロニック構造。
【請求項４】
導電性金属酸化物が二酸化イリジウム又は二酸化ルテニウムからなる、請求項３記載のマイクロエレクトロニック構造。
【請求項５】
シリコン含有層（８，２０）がポリシリコンから又は少なくとも１種の金属ケイ化物からなる、請求項１から４までのいずれか１項に記載のマイクロエレクトロニック構造。
【請求項６】
シリコン含有層（８，２０）がポリシリコン層（８）及び少なくとも１種の金属ケイ化物層（２０）からなり、その際金属ケイ化物層（２０）がポリシリコン層（８）と酸素含有イリジウム層（２５）との間にある、請求項１から４までのいずれか１項に記載のマイクロエレクトロニック構造。
【請求項７】
金属ケイ化物がイットリウムケイ化物、チタンケイ化物、ジルコニウムケイ化物、ハフニウムケイ化物、バナジウムケイ化物、ニオブケイ化物、タンタルケイ化物、クロムケイ化物、モリブデンケイ化物、タングステンケイ化物、鉄ケイ化物、コバルトケイ化物、ニッケルケイ化物、パラジウムケイ化物、白金ケイ化物及び銅ケイ化物の群から選択される少なくとも１種のケイ化物を含有する、請求項５又は６に記載のマイクロエレクトロニック構造。
【請求項８】
シリコン含有層（８，２０）がベース基板（５）内に埋め込まれており、かつ、酸素含有イリジウム層（２５）によって完全に覆われている、請求項１から７までのいずれか１項に記載のマイクロエレクトロニック構造。
【請求項９】
シリコン含有層（８，２０）と酸素含有イリジウム層（２５）が一緒にベース基板（５）内に埋め込まれており、かつ酸素バリア層（３０）によって完全に覆われている、請求項１から７までのいずれか１項に記載のマイクロエレクトロニック構造。
【請求項１０】
酸素含有イリジウム層（２５）がほぼ１０〜１００ｎｍ、有利にはほぼ２０ｎｍ〜５０ｎｍの厚さを有する、請求項１から９までのいずれか１項に記載のマイクロエレクトロニック構造。
【請求項１１】
金属含有電極層（３５）が酸素バリア層（３０）を覆っている、請求項１から１０までのいずれか１項に記載のマイクロエレクトロニック構造。
【請求項１２】
金属含有電極層（３５）が金属酸化物含有層（４０）によって覆われている、請求項１１に記載のマイクロエレクトロニック構造。
【請求項１３】
ベース基板（５）を有し；
シリコン含有層（８，２０）を有し；
酸素バリア層（３０）を有し；
シリコン含有層（８，２０）と酸素バリア層（３０）との間にある酸素含有イリジウム層（２５）を有し、その際、酸素含有イリジウム層（２５）が、酸素含有雰囲気中におけるスパッタリング法によって少なくとも２５０°Ｃの温度で製造されたものであり、かつ酸素含有雰囲気中の酸素の体積割合が２．５％〜１５％であり；
酸素含有イリジウム層（２５）を完全に覆ったＩｒＯ２層（３０）を有し；かつ
ＩｒＯ２層（３０）上に配置された白金層（３５）を有する、マイクロエレクトロニック構造。
【請求項１４】
ベース基板（５）；
シリコン含有層（８，２０）；
酸素含有イリジウム層（２５）；及び
酸素バリア層（３０）
を有するマイクロエレクトロニック構造の製造方法において、
酸素含有イリジウム層（２５）を酸素含有雰囲気中におけるスパッタリング法によって少なくとも２５０°Ｃの温度で堆積させ、その際酸素含有雰囲気中の酸素の体積割合が２．５％〜１５％であり；
シリコン含有層（８，２０）と酸素バリア層（３０）との間に酸素含有イリジウム層（２５）が存在することを特徴とする、マイクロエレクトロニック構造の製造方法。
【請求項１５】
雰囲気中における酸素の体積割合がほぼ５％である、請求項１４記載の方法。
【請求項１６】
酸素含有イリジウム層（２５）を０．００５ｍｂａｒ〜０．０２ｍｂａｒの圧力で被着する、請求項１４又は１５記載の方法。
【請求項１７】
少なくとも第１の電極（１１５）及び第２の電極（４５）、及びそれらの間に金属酸化物含有層（４０）を有する半導体メモリ装置の場合に、これら第１の電極（１１５）及び第２の電極（４５）、及びそれらの間の金属酸化物含有層（４０）が一緒になってメモリコンデンサ（７５）を形成しており、半導体メモリ装置の第１の電極（１１５）の一部が酸素含有イリジウム層（２５）および酸素バリア層（３０）からなり、シリコン含有層（８，２０）と酸素バリア層（３０）との間に酸素含有イリジウム層（２５）が存在する半導体メモリ装置における請求項１から１３のいずれか１項に記載のマイクロエレクトロニック構造の使用。
【発明の詳細な説明】
【０００１】
本発明は、半導体技術の分野にあり、かつベース基板、シリコン含有層及び酸素バリア層を有するマイクロエレクトロニック構造に関する。
【０００２】
半導体メモリのメモリ容量を一層高めるために、高ε誘電体（ε＞２０）又は強誘電性の誘電体の利用が望まれる。そのために有利な材料は、その堆積及びコンディショニングの際に酸素含有雰囲気及び８００℃までの温度を必要とする。しかし、これらの条件においては、電極のために従来利用された材料の急速な酸化が考慮されるべきである。それ故に、同様に耐酸化性電極材料の利用が提案された。傑出した代替品は、例えば白金である。しかし、白金を利用する場合、シリコンと白金を直接接触した際に高いプロセス温度において障害となる白金ケイ化物が形成されるという問題が生じる。酸素は、比較的容易に白金を通過して拡散することができ、かつその下にあるシリコンを酸化することがある。これらの理由により、白金電極とポリシリコンによって満たされかつ選択トランジスタに電極を接続するスルーホールとの間にバリアが不可欠である。
【０００３】
バリアには、とくに次の要求が課される。これは、シリコンの電気的に絶縁する酸化を排除するために、一方においてスルーホールから白金電極へのシリコン拡散を防止しなければならず、かつ他方において白金からスルーホールへの酸素拡散を阻止しなければならない。その上さらに、バリア自体は、プロセス条件において安定でなければならない。
【０００４】
電極バリアシステムの形の初めに挙げたマイクロエレクトロニック構造の可能な構成は、例えば米国特許第５,５８１,４３９号明細書に記載されている。ここではシリコン窒化物層内にシリコン拡散を阻止するチタン窒化物層が埋め込まれており、このシリコン窒化物層は、少なくともチタン窒化物層を側方において酸化から保護する。シリコン窒化物カラー上に、白金被覆を有するパラジウムベース部材があり、これらは一緒になって電極を形成する。同時に、少なくともパラジウムによって、チタン窒化物層の酸化を防止することを目的としている。
【０００５】
それに対して、別の材料による別の電極バリアシステムの構成が、J．Kudoeet al.,“A High Stability Electrode Technology for Stacked SrBi２Ta２O９ Capacitors Applicatable to Advanced Ferroelectric Memory”，IEDM 1997、第609〜612頁の専門文献に記載されている。ここに開示された構成は、チタン−シリコン窒化物からなるバリアを優先し、このバリアは純粋なイリジウム層及びイリジウム酸化物層によって覆われている。チタン−シリコン窒化物バリアはシリコン拡散を阻止するが、それ自体酸化から保護されなければならない。この役割をイリジウム酸化物層及び純粋なイリジウム層が引受ける。しかし、高い温度において、とくに８００℃において、純粋なイリジウム層は、チタン−シリコン窒化物バリアとともに、電気的に粗悪な伝導性のイリジウムケイ化物を形成することがわかった。
【０００６】
同じ問題は、Seanger et al.,“Buried, self−aligned barrier layer structures for peroviskite-based memory devices comprising Pt or Ir bottom electrodes on silicon-contributing substrates”, J. Appl. Phys. 83(2), 1998, 第802〜813頁によって望まれる構成においても生じる。この専門文献から、窒素雰囲気中におけるアニール工程中に純粋なイリジウム及びポリシリコンから、妨害となるイリジウムケイ化物が生じることを推察すことができる。それ故に、このけい化は酸素含有雰囲気における先行するアニール工程によって、イリジウムの完全な酸化によって阻止されるという。不都合にも酸素雰囲気における、このアニール工程はとくにイリジウムの深い酸化に関して管理困難であるので、イリジウム層の不均一な層厚さの際にポリシリコンの酸化を惹起し、それによりポリシリコンとイリジウムとの間の電気的な接触が中断されることもある。
【０００７】
後続の酸素処理を含む堆積された純粋なイリジウム層の使用は、同様にJeoneet al.,“Thermal stability of Ir/polycrystallen-Si structure for bottom electrode of integrated ferroelectric capacitors”, Appl. Phys. Lett. 71 (4), 1997, 第467〜469頁の専門文献に開示されている。それに対して、バリアとしての二酸化イリジウムの利用は、Cho et al.,“Preparation and Characterization of Iridium Oxide Thin Fulm Grown by DC Reactive Sputtering”, Jpn. J. Appl. Phys. 36, 1997, 第1722〜1727頁に記載されている。それに対して白金、ルテニウム及びレニウムからなる多層システムの使用は、Onishi et al.,“A New High Temperature Electrode-Barrier Technology On High Density Ferroelectric Capacitor Structure”, IEDM 96, 第699〜702頁;“Bhatt et al.,“Novel high temperatuer multilayer electrode−barrier structuer for high-density ferroelectric memories”, Appl. Phys. Lett. 71 (5), 1997, 第719〜721頁; Onishi et al., “High Temperature Barrier Electrode Technology for High Density Ferroelectric Memories with Stacked Capacitor Structure”, Electrochem. Soc. 145, 1998, 第2563〜2568頁; Aoyama et al.,“Interfacial Layer between Si and Ru Films Deposited by Sputtering in Ar/O２ Mixture Ambient”、Jap. J. Appl. Phys. 37, 1998, 第L242〜L244頁から公知である。
【０００８】
その他のバリアのアプローチは、米国特許第５８５２３０７号明細書に提案されており、これは、軽く酸化したルテニウム層及び二酸化ルテニウム層の使用を記載している。
【０００９】
しかし、従来公知のすべてのバリア層において、これらは必要な高いプロセス温度においてとくに高ε材料又は強誘電体材料のコンディショニングのための必要な温度ステップにおいて、もはや十分に安定ではないという危険が存在する。
【００１０】
従って、本発明の課題は、８００℃までの温度においても十分に安定であるマイクロエレクトロニック構造、及びこのような構造を製造する方法を提供することにある。
【００１１】
この課題は、本発明によれば、冒頭に記載したようなマイクロエレクトロニック構造において、シリコン含有層と酸素バリア層との間に酸素含有イリジウム層があり、このイリジウム層が酸素含有雰囲気中におけるスパッタリング法（スパッタ）によって製造可能であり、その際雰囲気中の酸素の体積割合が２．５％〜１５％であることにより解決される。
【００１２】
マクロエレクトロニック構造内に含まれる酸素含有イリジウム層は、シリコン含有層から酸素バリア層への、かつ場合によってはその上に配置された別の層へのシリコン拡散を阻止する。そのために酸素含有イリジウム層は、所定の割合の酸素を有し、この酸素はイリジウムケイ化物の形成、ひいてはシリコンのそれ以上の拡散を阻止する。さらに、酸素含有イリジウム層とシリコン含有層との間の境界面は、少なくとも８００℃までの温度においてもかなりの程度までイリジウムケイ化物を含まない。このことは、例えば酸素含有イリジウム層における抵抗測定によって証明することができる。イリジウムケイ化物の不在は、例えば１００μオーム・ｃｍより小さな、有利にはそれどころか３０μオーム・ｃｍより小さな酸素含有イリジウム層のきわめて小さな抵抗率で表れる。ほぼ６オーム・ｃｍのきわめて大きな抵抗率を有するイリジウムケイ化物の存在する際、シリコン含有層と酸素含有イリジウム層から形成される構造の抵抗率は、１００μオーム・ｃｍからはっきりと上にある。マイクロエレクトロニック構造の小さな電気抵抗は、とくにきわめて高集積度の半導体構成要素において、とくに０．２５μｍ及びそれ以下の構造大きさを有する半導体メモリにおいて、大きな利点である。
【００１３】
その上さらに酸素含有イリジウム層によって、シリコン含有層及びそれに結び付いたシリコン含有層の酸化による酸素バリア層の可能な減少を阻止するために、シリコン含有層と酸素バリア層との間の接触がかなりの程度まで防止される。
【００１４】
前記の特性を有する酸素含有イリジウム層は、例えばわずかな酸素割合を有する酸素含有雰囲気におけるスパッタリング法（スパッタ）によって製造することができ、その際、雰囲気中の酸素の体積割合は２．５％〜１５％である。雰囲気中における酸素の制限された体積割合によって、酸素は所定の程度までだけでもイリジウム層内に組込まれるので、無酸化イリジウム層と称することもできる。有利には雰囲気中の酸素の体積割合はほぼ５％にある。
【００１５】
実験において、ほぼ２．５％の酸素の体積割合で製造された酸素含有イリジウム層はまだかなりの程度までけい化に抗するが、一方２．５％より少ないの酸素を含む雰囲気中において製造された酸素含有イリジウム層は、すでにはっきりとけい化の傾向を有することが判明した。他方において、最大１５％の酸素容積濃度において堆積された酸素含有イリジウム層は、まだ酸素含有イリジウム層の下にあるシリコン含有層の有害な酸化を惹起しない。
【００１６】
酸素含有イリジウム層の付着能力を改善するために、酸素含有イリジウム層を、少なくとも２５０°Ｃの温度において堆積するのが望ましい。それによりとくに酸素含有イリジウム層と例えばシリコン窒化物及びシリコン酸化物からなるシリコン含有アイソレーション層との間の付着能力が改善される。ベース基板自体はシリコン酸化物又はシリコン窒化物からなることができるので、高温での酸素含有イリジウム層の堆積によって、ベース基板への酸素含有イリジウム層の良好な付着も達成される。基本的に堆積温度はベース基板への十分な付着が保証されるように、高く選定されるようにし、その際、それにより少なくとも１００ｋｇ／ｃｍ２の付着強さを達成できる。
【００１７】
少なくとも２５０°Ｃの温度において酸素含有イリジウム層を堆積するもう１つの利点は、酸素含有イリジウム層の付着を改善するさらなるコンディショニングステップが必要ない点にある。堆積温度をそれほど高く選定しないかぎり、例えば２５０°Ｃ〜４００°Ｃに選定するかぎり、すでに提供された構造はほとんど熱的な負荷を受けない。
【００１８】
有利には酸素バリアは導電性の金属酸化物からなり、その際、とくに二酸化イリジウム及び二酸化ルテニウムが、金属酸化物として優れているとわかった。これらの金属酸化物の使用によって、酸素含有イリジウム層における酸素バリア層の良好な付着も保証されている。通常酸素含有イリジウム層の下にあるシリコン含有層は、有利にはポリシリコンから、金属ケイ化物又は積層体からなり、この積層体は、少なくとも１種のポリシリコン層、及びポリシリコン層と酸素含有イリジウム層との間にある金属ケイ化物層を含む。有利には金属ケイ化物は、イットリウムケイ化物、チタンケイ化物、ジルコニウムケイ化物、ハフニウムケイ化物、バナジウムケイ化物、ニオブケイ化物、タンタルケイ化物、クロムケイ化物、モリブデンケイ化物、タングステンケイ化物、鉄ケイ化物、コバルトケイ化物、ニッケルケイ化物、パラジウムケイ化物、白金ケイ化物及び銅ケイ化物の群から選択されるからなる少なくとも１種のケイ化物からなる。その際、金属及びシリコンは、種々の化学量論的な比において存在することができる。利用される金属ケイ化物は、その上さらに三元構造でもよく、かつ一般的な形ＭＳｉＮを満たすことができ、その際Ｍは金属及びＮは窒素を表す。
【００１９】
シリコン含有層をベース基板内に埋め込み、かつ酸素含有イリジウム層によって完全に覆うのが望ましいとわかった。それによりシリコン含有層は、少なくとも側方においてベース基板によって酸素の作用から保護され、かつシリコン含有層内にあるシリコンは、酸素含有イリジウム層を通る拡散を阻止される。シリコン含有層は、この構造において例えばポリシリコンによって満たされたスルーホールの形で存在することができ、このスルーホールは任意に酸素含有イリジウム層に向かって金属ケイ化物層によって制限されている。
【００２０】
しかし、シリコン含有層と酸素含有イリジウム層を一緒にしてベース基板内に埋め込み、かつ酸素バリア層によって完全に覆うことも有利である。この構造において、ベース基板における酸素含有イリジウム層の場合によっては生じる付着の問題は、酸素含有イリジウム層が、その側方境界面（縁）においてのみベース基板に接触することによって避けられる。それに対して、導電性シリコン含有層における、とくにポリシリコンにおける又は金属ケイ化物における酸素含有イリジウム層の付着は通常十分に良好である。
【００２１】
酸素含有イリジウム層はほぼ１０〜１００ｎｍ、その上有利にはほぼ２０ｎｍ〜５０ｎｍの厚さを有する。酸素含有イリジウム層をできるだけ場所を節約しかつ薄く構成することが望まれる。マイクロエレクトロニック構造に含まれるバリア層（酸素バリア層、酸素含有イリジウム層）は、有利には、金属含有電極層によって覆われている。とくに酸素バリア層は、できるだけ完全にこの層によって覆われるようにする。金属含有電極層は、有利には金属（例えば白金、ルテニウム、イリジウム、パラジウム、ロジウム、レニウム、オスミウム）から、又は導電性の金属酸化物（ＭＯｘ、例えばルテニウム酸化物、オスミウム酸化物、ロジウム酸化物、イリジウム酸化物、レニウム酸化物又は導電性のペロブスカイト、例えばＳｒＲｕＯ３又は（Ｌａ、Ｓｒ）ＣｏＯ３）からなる。金属としてとくに白金が有利である。金属含有電極層上に、誘電体の金属酸化物含有層があり、この層は、とくに半導体メモリにおいて、高ε誘電体又は強誘電性のコンデンサ誘電体をなしている。誘電性の金属酸化物含有層のために、とくに一般的なＡＢＯｘ又はＤＯｘの金属酸化物が利用され、その際、Ａは、とくにストロンチウム（Ｓｒ）、ビスマス（Ｂｉ）、ニオブ（Ｎｂ）、鉛（Ｐｂ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、リチウム（Ｌｉ）、カリウム（Ｋ）、カルシウム（Ｃａ）及びバリウム（Ｂａ）の群から選択される少なくとも１種の金属を表し、Ｂは、とくにチタン（Ｔｉ）、ニオブ（Ｎｂ）、ルテニウム（Ｒｕ）、マグネシウム（Ｍｇ）、マンガン（Ｍｎ）、ジルコニウム（Ｚｒ）又はチタン（Ｔｉ）の群から選択されるからなる少なくとも１種の金属をい表し、Ｄはチタン（Ｔｉ）又はタンタル（Ｔａ）を表し、かつＯは酸素を表す。xは２〜１２である。これらの金属酸化物は、組成に応じて誘電性又は強誘電性の特性を有し、その際、これらの特性は、場合によっては金属酸化物の結晶化のための高温ステップの後に初めて証明できる。場合によってはこれらの材料は、多結晶の形で存在し、その際、しばしばペロブスカイトに似た結晶構造、混晶又は超格子を観察することができる。基本的に誘電性の金属酸化物含有層の形成のために、一般的な形ＡＢＯｘのあらゆるペロブスカイトに似た金属酸化物が適している。大きなε（ε＞２０）を有する誘電性材料又は強誘電性特性を有する材料は、例えばバリウム−ストロンチウム−チタネート（ＢＳＴ、Ｂａ１−ｘＳｒｘＴｉＯ３）、ニオブドーピングされたストロンチウム−ビスマス−タンタレート（ＳＢＴＮ、ＳｒｘＢｉｙ（ＴａｚＮｂ１−ｚ）Ｏ３）、ストロンチウム−チタネート（ＳＴＯ、ＳｒＴｉＯ３）、ストロンチウム−ビスマス−タンタレート（ＳＢＴ、ＳｒｘＢｉｙＴａ２Ｏ９）、ビスマス−チタネート（ＢＴＯ、Ｂｉ４Ｔｉ３Ｏ１２）、鉛−ジルコネート−チタネート（ＰＺＴ、Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３）、ストロンチウム−ニオベート（ＳＮＯ、Ｓｒ２Ｎｂ２Ｏ７）、カリウム−チタネート−ニオベート（ＫＴＮ）及び鉛−ランタン−チタネート（ＰＬＴＯ、（Ｐｂ、Ｌａ）ＴｉＯ３）である。その上さらに高ε誘電体としてタンタル酸化物（Ｔａ２Ｏ５）も適用される。以下において、誘電性とは誘電性、常誘電性又は強誘電性の層のこととするので、誘電性の金属酸化物含有層は誘電性、常誘電性又は強誘電性の特性を有することができる。
【００２２】
有利にはマイクロエレクトロニック構造は、半導体メモリ装置において利用され、この半導体メモリ装置は、少なくとも１種の第１及び第２の電極、及びその間に金属酸化物含有層を有し、これらは、一緒になってメモリコンデンサを形成する。その際、この半導体メモリ装置の第１の電極は、少なくとも酸素含有イリジウム層及び酸素バリア層を含むので、第１の電極は、任意の貴金属層の他に、必要な拡散バリアも含んでいる。
【００２３】
有利なマイクロエレクトロニック構造において、ベース基板はとくにシリコン酸化物、シリコン窒化物から又はこれらの材料の層組合せからなる。ベース基板は少なくとも１つのコンタクトホールによって貫通され、このコンタクトホールはポリシリコン又はその他の導電性材料によって満たされている。場合によっては満たされたコンタクトホールは、ベース基板の表面と同一面内において、コンタクトホール内に配置された金属ケイ化物層によって終っている。最後にベース基板の表面に、酸素含有イリジウム層があり、このイリジウム層は、コンタクトホールを完全に覆い、側方においてこれを越えて突出し、かつここにおいてベース基板に直接接触する。
【００２４】
次に本発明を実施例によって説明し、かつ図面に概略的に示す。
【００２５】
マイクロエレクトロニック構造の製造の際、二酸化シリコン（例えばテトラ−エチル−オルソ−シラン（ＴＥＯＳ）を使用した堆積によって製造される）又はシリコン窒化物からなり、かつポリシリコン８によって満たされたコンタクトホール１０によって貫通されているベース基板５から出発する。満たされたコンタクトホール１０は、ベース基板５の表面１５と同一面内において終ってる。このことは、例えば適当な研磨ステップによって、例えば化学的機械的な研磨（ＣＭＰ）によって達成する。引き続き、ベース基板１５の表面１５上に、ポリシリコン層８から天然の酸化物を除去する０．３％のふっ化水素酸（ＨＦ）によるポリシリコンのほぼ１分間の清掃の後に、３０〜１００ｎｍの厚さを有するタングステンケイ化物層２０を堆積させる。任意にタングステンケイ化物の代わりに、同じ厚さのチタン層を被着することもできるが、その際にはチタンを後の高温ステップにおいてかなりの程度まで完全にコンタクトホール１０内のポリシリコン８によってけい化する。タングステン−ケイ化物層２０は、ここではシリコン含有層をなしている。タングステンケイ化物層２０の代わりに、ポリシリコン層を被着することも可能なので、次に被着すべき酸素含有イリジウム層とベース基板との間に付着層（ポリシリコン、ケイ化物）がある。
【００２６】
タングステンケイ化物層２０の上に、続いてイリジウムの反応スパッタリングによって酸素含有イリジウム層２５を被着する。これは、０．００５〜０．０２ｍｂａｒの間、有利には０．０１５ｍｂａｒにおける圧力ならびに酸素−アルゴン−混合物中で行い、その際、酸素の体積割合は２．５％〜１５％、有利には５％である（２．５％≦Ｏ２／（Ｏ２＋Ａｒ）≦１５％）。ほぼ１００秒のスパッタリングプロセスの後に、タングステンケイ化物層２０を完全に覆うほぼ５０〜１５０ｎｍの厚さの酸素含有イリジウム層２５が形成された。堆積した酸素含有イリジウム層２５は、例えば後に行なわれるいわゆるフェロアニール（ferroaneal）の際に８００℃にまでなることがあるきわめて高い温度の際にも、タングステンケイ化物との接触の際におけるイリジウムケイ化物形成に耐える。この耐性は、直接ポリシリコン上に堆積した酸素含有イリジウム層２５においても観察される。
【００２７】
有利には、酸素含有イリジウム層２５及びタングステンケイ化物層２０を一緒に異方性エッチングする。その際両方の層は、ここにあるポリシリコンを完全に覆うために、エッチングの後にコンタクトホール１０をさらに側方にわずかに越えて突出するようにする。このようにして得られた構造は、図１ｂに示されている。
【００２８】
その後の図１ｃによる方法ステップにおいて、二酸化イリジウムからなるほぼ１００ｎｍの厚さの酸素バリア層３０を、酸素含有イリジウム層２５及びベース基板５上に被着し、かつマスクを利用して異方性エッチングする。その際二酸化イリジウム層３０がその側部範囲３２においても酸素含有イリジウム層２５及びタングステンケイ化物層２０を完全に覆うように注意する。それにより酸素の作用からの酸素含有イリジウム層２５及びタングステンケイ化物層２０の完全な保護が保証され、かつ酸素含有イリジウム層２５と次に被着すべき白金からなる貴金属層３５との間の接触が阻止される。白金層３５からの酸素含有イリジウム層２５の切離しによって、とくに、白金層３５の不所望な境界面特性を惹起する恐れがある白金イリジウム合金の形成を阻止する。
【００２９】
任意にルテニウムからなるともできる図１ｄに示された貴金属層３５上に、ベータ−ジケトネートを使用して、金属有機ＣＶＤ法又はＭＯＤ法（例えばスピン・オン法）によってストロンチウム−ビスマス−タンタレート層（ＳＢＴ）４０を堆積させる。この堆積は、有利には３００〜８００℃の温度ならびにとくにＭＯＣＶＤ法の際には、ストロンチウム−及びビスマス−ベータ−ジケトネートを酸化するために、酸素含有雰囲気中で行う。引き続き、白金からなる別の貴金属層４５を全面的に被着する。ＳＢＴ層４０は、この実施例において誘電性の金属酸化物含有層を形成している。
【００３０】
埋め込まれた酸素含有イリジウム層を有するマイクロエレクトロニック構造を製造する方法ステップは、図２ａ〜２ｆに示されている。ここでも任意に２つの層から構成することができるベース基板５から出発する。そのためにベース基板５は、下側の二酸化シリコン層５０とその上にあるシリコン窒化物又はＴＥＯＳ層５５からなる。さらに、ベース基板５はコンタクトホール１０を有するが、このコンタクトホールにはベース基板５の表面１５までにはポリシリコンが満たされていない。この構造は、とくにコンタクトホールを満たした後に、ポリシリコンのバックエッチングステップによって達成される。この図２ａに示された構造の上に、まずふっ化水素酸による清掃の後に、３０〜１００ｎｍの厚さを有する白金、チタン、又はコバルト層を被着し、かつケイ化物を形成させる。その際、ポリシリコンによって満たされたコンタクトホール１０の範囲にだけに金属ケイ化物が生じる。けい化されていない金属に対する形成された金属ケイ化物の異なるエッチング特性によって、チタン、白金又はコバルト層を、形成され自己調節される金属ケイ化物６５まで除去する。しかし、チタン、白金又はコバルトケイ化物からなる形成された金属ケイ化物６５は、ベース基板５の表面１５にまで達していないので、コンタクトホール１０はまだ完全に満たされていない。
【００３１】
この充満は、今やベース基板５上に被着される、５０〜１５０ｎｍの材料厚さの酸素含有イリジウム層２５によって初めてにおいて行なわれる。引き続き、酸素含有イリジウム層２５をＴＥＯＳ層５５にまでバック研磨する。このようにして得られた、酸素含有イリジウム層２５がベース基板５の表面と同一面において終っている構造は、図２ｄに示されている。
【００３２】
酸素含有イリジウム層２５を少なくとも部分的にベース基板５の表面１５上に残すことも可能である。その際に場合によっては生じる酸素含有イリジウム層２５とベース基板５との間の付着問題を回避するために、酸素含有イリジウム層２５の堆積の際にベース基板５を少なくとも２５０°Ｃに加熱することが推奨される。例えばほぼ３００°Ｃの温度が望ましい。その上さらに、温度を高めると金属ケイ化物上における酸素含有イリジウム層の付着も改善される。
【００３３】
次に、二酸化イリジウムからなる酸素バリア層３０を被着し、かつ構造化する。その際、コンタクトホール１０は、この層によって完全に覆われている。その後、なお貴金属層３５、誘電性の金属酸化物含有層４０ならびに別の貴金属層４５を被着しかつ適当に構造化する。
【００３４】
これに引き続き、誘電性の金属酸化物含有層４０の結晶化のために酸素含有雰囲気中における高温治療ステップ（例えばフェロアニール）を実施する。とくに誘電性の金属酸化物含有層４０としてＳＢＴを利用する際には、この処理は８００°Ｃでほぼ１時間にわたって行なわなければならない。この処理の間にＳＢＴは完全に結晶化されるべきであり、それによりＳＢＴ層４０のできるだけ大きな残留分極が達成される。任意に、高温アニールステップを別の貴金属層４５を堆積する前に行うこともできる。
【００３５】
本発明によるマイクロエレクトロニック構造を含む半導体メモリ装置は、図３に示されている。この装置は、選択トランジスタ７０及びメモリコンデンサ７５を含む。選択トランジスタ７０は、単結晶のシリコン基板９０内に互いに切離されたドーピングされた２つの領域８０及び８５を有し、これらは選択トランジスタ７０のソース及びドレイン領域（８０、８５）をなしている。両方のドーピングされた領域８０及び８５の間のシリコン基板９０上に、ゲート電極９５とその下に配置されたゲート誘電体１００を有する。ゲート電極９５及びゲート誘電体１００は、側方アイソレーションウエブ１０５及び上側アイソレーション層１１０によって囲まれている。全構造はベース基板５によって完全に覆われている。ベース基板５を通ってドーピングされた領域８５にまでコンタクトホール１０が達しており、それによりベース基板５上にあるメモリコンデンサ７５は選択トランジスタに接続されている。
【００３６】
他方において、メモリコンデンサ７５は下側電極１１５、コンデンサ誘電体４０及び上側電極４５からなる。下側電極１１５は本実施例において白金層３５、二酸化イリジウム層３０及び酸素含有イリジウム層２５を含んでいる。したがって、下側電極１１１５は多層に構成されており、かつ酸化からコンタクトホール１０内にあるポリシリコン８を保護するため及び意図しないシリコン拡散を防止するための必要なすべてのバリア層も含んでいる。
【００３７】
酸素含有イリジウム層２５はきわめて小さな抵抗率によって特徴づけることができる。このことは例として種々のシリコン含有層上における酸化イリジウム（Ｉｒ（Ｏ）によって酸素含有イリジウム層が表わされる）の測定曲線を示す図４に示されている。そのために５％の酸素の雰囲気においてポリシリコン、チタンケイ化物又は白金ケイ化物上に酸化イリジウムを堆積させ、かつ続いて種々の温度においてほぼ１・１／２時間にわたって処理した。抵抗率は室温と８００°Ｃと間の温度範囲において常に２０μオーム・ｃｍより小さく、しかも白金ケイ化物上における酸化イリジウムにおいてはっきりと１０μオーム・ｃｍより下にある。
【００３８】
酸化イリジウム層の堆積の際の雰囲気の酸素含有量に関する抵抗率の依存性は、図５に示されている。酸素の２〜２・１／２％の体積割合での抵抗率の強力な降下をはっきりと認めることができる。さらに、６５０〜８００°Ｃの比較的高い温度における後からの熱処理の際に抵抗率のそれ以上の減少を考慮すべきことを、認めることができる。
【００３９】
図８及び９に、ポリシリコン上に堆積した酸素含有イリジウム層のＸ線構造解析の結果が示されている。図８は、酸素含有イリジウム層の堆積直後に得られた結果を示し、それに対して図９に、窒素の雰囲気中７００°Ｃで熱処理した後に得られた結果が記入されている。図８と９の比較によって、少なくとも２．５％の酸素含有量で堆積させた酸素含有イリジウム層の場合には、高温処理の間にケイ化物形成が生じなかったことを、はっきりと認識すことができる。
【００４０】
さらに、酸素含有イリジウム層は、その比較的わずかな酸素含有量によって特徴づけることもできる。酸素含有イリジウム層の化学量論的な比は、二酸化イリジウム層（ＩｒＯ２）のものとは明らかに相違している。このことは、例えば酸素含有イリジウム層内に、酸素より多くのイリジウムを含んでいることに表われている。
【００４１】
酸素含有イリジウム層に対するもう１つの特徴づけ可能性は、この層は導電性のシリコン含有層上では８００°Ｃまでの温度においても、電気抵抗の上昇を生じる関連するイリジウムケイ化物層を形成しないということにある。従って、酸素含有イリジウム層は、とくに強誘電性のＳＢＴ又はＰＺＴをコンデンサ誘電体として使用される半導体メモリにおけるバリア層としても適している。
【００４２】
堆積温度に関する酸化イリジウム層（Ｉｒ（Ｏ））の付着強さは、図６及び７に示されている。図６は、ＴＥＯＳ堆積により得られたシリコン酸化物層に対するＩｒ（Ｏ）の付着強さを示し、かつ図７は、化学量論的シリコン窒化物層（Ｓｉ３Ｎ４）に対する付着強さを示している。両方の下地に対して、付着強さはほぼ２５０°Ｃにおけるジャンプの後に堆積温度の上昇とともに上昇することが当てはまる。従って、堆積温度を十分に高く選択するのが望ましい。
【００４３】
付着強さは、とくにいわゆる“引張り試験”によって検出され、この引張り試験は文献において、しばしば“剥離試験”、“端面剥離試験”又は“セバスチャンファイブテスト”とも称される。引張り試験は、基板上における薄い層の付着強さに関する証言を行なうことを可能にする。この試験法では、通常円筒形の部材（“スタッド”）を、その一方の端面によってきわめて良好な付着特性を有する結合層を使用して、基板上にある層に固定する。その際、結合層は円筒形の部材を層に十分に固定結合すべきである。次に、測定装置によって、基板から円筒形の部材を剥離するためにどのくらいの力が必要かを確認する。円筒形の部材と試験すべき層との間、層と基板との間、又は基板もしくは層内における剥離が生じ得るので、その後でそれに応じた検査を行なわなければならない。付着強さの判定の際には、層（この場合、イリジウム層）上に円筒形の部材を固定する結合層は、基板に対する酸素含有イリジウム層の予測される付着強さより上にある十分に大きな付着強さを有するべきである。
【図面の簡単な説明】
【図１】  ａ〜ｅは、マイクロエレクトロニック構造を製造する個々の方法ステップの図である。
【図２】  ａ〜ｆは、マイクロエレクトロニック構造を製造する別の方法ステップの図である。
【図３】  半導体メモリの一部としてのマイクロエレクトロニック構造の図である。
【図４】  温度負荷に関する酸素含有イリジウム層の抵抗率の図である。
【図５】  堆積の際の雰囲気中の酸素割合に関する酸素含有イリジウム層の抵抗率の図である。
【図６】  堆積温度に関するシリコン酸化物層上における酸素含有イリジウム層の付着強さの図である。
【図７】  堆積温度に関するシリコン窒化物層上における酸素含有イリジウム層の付着強さの図である。
【図８】  堆積した酸素含有イリジウム層におけるＸ線構造試験の結果の図である。
【図９】  堆積した酸素含有イリジウム層におけるＸ線構造試験の結果の図である。
【符号の説明】
５  ベース基板、  ８  ポリシリコン層、  １０  コンタクトホール、  １５  ベース基板の表面、  ２０  タングステンケイ化物層／金属ケイ化物層／シリコン含有層、  ２５  酸素含有イリジウム層、  ３０  酸素バリア層／二酸化イリジウム層、  ３２  側面範囲、  ３５  貴金属層／白金層／金属含有電極層、  ４０  誘電性の金属酸化物層、  ４５  別の貴金属層／白金層、  ５０  シリコン酸化物層、  ５５  ＴＥＯＳ層／シリコン窒化物層、  ６５  金属ケイ化物  ７０  選択トランジスタ、  ７５  メモリーコンデンサ、  ８０／８５  ドーピングした領域、  ９０  シリコン基板、  ９５  ゲート電極、  １００  ゲート誘電体、  １０５  側面アイソレーションウエブ、１１０  アイソレーション層、  １１５  下部電極
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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