(57)【特許請求の範囲】
【請求項１】
絶縁性基板上に形成され、ゲート電極、ゲート絶縁膜、動作半導体膜、ソース・ドレイン電極からなる薄膜トランジスタの該ゲート電極同士を接続するゲートバスラインと、該ドレイン電極同士を接続するドレインバスラインと、これらの上部に形成される保護絶縁膜と、該薄膜トランジスタのソース電極に接続されている画素電極と、ゲート絶縁膜を介して該画素電極に対向して配置されゲートバスラインと平行に延在し該ゲート電極層と同一の層に設けられた蓄積容量バスラインと、蓄積容量バスラインから分岐しドレインバスラインと平行に近接させて配置された補助容量電極とを備え、
該補助容量電極は、該ドレインバスラインに沿って延在する延在部と、該延在部と該蓄積容量バスラインとの間に配置され、該画素電極と重なり領域を有さない分岐部とからなり、
該補助容量電極は、部分的にドレインバスラインと重なり領域を有し、
ドレイン電極層と同一の層に形成された電極であってドレインバスラインに沿って延在しその両端が前記補助容量電極と重なり領域を有する１又は２以上の電極を有することを特徴とする薄膜トランジスタマトリクス基板。
【請求項２】
ドレイン電極層と同一の層に形成された電極であってドレインバスラインに沿って延在しその両端が前記補助容量電極と重なり領域を有する電極が、蓄積容量バスラインと交差し同一の蓄積容量バスラインから分岐した補助容量電極と重なり領域を有する電極であることを特徴とする請求項１に記載の薄膜トランジスタマトリクス基板。
【請求項３】
ドレイン電極層と同一の層に形成された電極であってドレインバスラインに沿って延在しその両端が前記補助容量電極と重なり領域を有する電極が、ゲートバスラインと交差し異なる蓄積容量バスラインから分岐した補助容量電極と重なり領域を有する電極であることを特徴とする請求項１に記載の薄膜トランジスタマトリクス基板。
【請求項４】
絶縁性基板上に形成され、ゲート電極、ゲート絶縁膜、動作半導体膜、ソース・ドレイン電極からなる薄膜トランジスタの該ゲート電極同士を接続するゲートバスラインと、該ドレイン電極同士を接続するドレインバスラインと、これらの上部に形成される保護絶縁膜と、該薄膜トランジスタのソース電極に接続されている画素電極と、ゲート絶縁膜を介して該画素電極に対向して配置されゲートバスラインと平行に延在し該ゲート電極層と同一の層に設けられた蓄積容量バスラインと、蓄積容量バスラインから分岐しドレインバスラインと平行に近接させて配置された補助容量電極とを備え、該補助容量電極が、該ドレインバスラインに沿って延在する延在部と、該延在部と該蓄積容量バスラインとの間に配置され、該画素電極と重なり領域を有さない分岐部とからなる薄膜トランジスタマトリクス基板の製造方法であって、
該補助容量電極の一部をドレインバスラインと重なり領域を有して形成し、
ドレインバスラインと補助容量電極との間で短絡が発見された場合、補助容量電極を前記蓄積容量バスラインとの分岐部で短絡箇所との間において切断する工程を含む薄膜トランジスタマトリクス基板の製造方法。
【請求項５】
絶縁性基板上に形成され、ゲート電極、ゲート絶縁膜、動作半導体膜、ソース・ドレイン電極からなる薄膜トランジスタの該ゲート電極同士を接続するゲートバスラインと、該ドレイン電極同士を接続するドレインバスラインと、これらの上部に形成される保護絶縁膜と、該薄膜トランジスタのソース電極に接続されている画素電極と、ゲート絶縁膜を介して該画素電極に対向して配置されゲートバスラインと平行に延在し該ゲート電極層と同一の層に設けられた蓄積容量バスラインと、蓄積容量バスラインから分岐しドレインバスラインと平行に近接させて配置された補助容量電極とを備え、該補助容量電極が、該ドレインバスラインに沿って延在する延在部と、該延在部と該蓄積容量バスラインとの間に配置され、該画素電極と重なり領域を有さない分岐部とからなる薄膜トランジスタマトリクス基板の製造方法であって、
該補助容量電極の一部をドレインバスラインと重なり領域を有して形成し、
ドレインバスラインが断線した場合には、ドレインバスラインと補助容量電極を複数の重なり領域で接続した後、前記補助容量電極を蓄積容量バスラインとの分岐部で切断する工程を含む薄膜トランジスタマトリクス基板の製造方法。
【請求項６】
絶縁性基板上に形成され、ゲート電極、ゲート絶縁膜、動作半導体膜、ソース・ドレイン電極からなる薄膜トランジスタの該ゲート電極同士を接続するゲートバスラインと、該ドレイン電極同士を接続するドレインバスラインと、これらの上部に形成される保護絶縁膜と、該薄膜トランジスタのソース電極に接続されている画素電極と、ゲート絶縁膜を介して該画素電極に対向して配置されゲートバスラインと平行に延在し該ゲート電極層と同一の層に設けられた蓄積容量バスラインと、蓄積容量バスラインから分岐しドレインバスラインと平行に近接させて配置された補助容量電極とを備え、該補助容量電極が、該ドレインバスラインに沿って延在する延在部と、該延在部と該蓄積容量バスラインとの間に配置され、該画素電極と重なり領域を有さない分岐部とからなる薄膜トランジスタマトリクス基板の製造方法であって、
該補助容量電極の一部をドレインバスラインと重なり領域を有して形成し、
ドレインバスラインの断線が発見された場合、ドレインバスラインに関して同じ側に延在する２つの補助容量電極につき、該補助容量電極とドレインバスラインとの重なり領域及び該補助容量電極と画素電極を接続する工程、該補助容量電極を蓄積容量バスラインとの分岐部で切断する工程を含む薄膜トランジスタマトリクス基板の製造方法。
【請求項７】
蓄積容量バスラインから分岐される補助容量電極と画素電極との重なり領域において補助容量電極と画素電極を接続する際、補助容量電極と画素電極が対向する領域の一部に形成された導電層を介して接続を行う工程を含む請求項６記載の薄膜トランジスタマトリクス基板の製造方法。
【請求項８】
絶縁性基板上に形成され、ゲート電極、ゲート絶縁膜、動作半導体膜、ソース・ドレイン電極からなる薄膜トランジスタの該ゲート電極同士を接続するゲートバスラインと、該ドレイン電極同士を接続するドレインバスラインと、これらの上部に形成される保護絶縁膜と、該薄膜トランジスタのソース電極に接続されている画素電極と、ゲート絶縁膜を介して該画素電極に対向して配置されゲートバスラインと平行に延在し該ゲート電極層と同一の層に設けられた蓄積容量バスラインと、蓄積容量バスラインから分岐しドレインバスラインと平行に近接させて配置された補助容量電極とを備え、該補助容量電極が、該ドレインバスラインに沿って延在する延在部と、該延在部と該蓄積容量バスラインとの間に配置され、該画素電極と重なり領域を有さない分岐部とからなる薄膜トランジスタマトリクス基板の製造方法であって、
該補助容量電極の一部をドレインバスラインと重なり領域を有して形成し、
ドレイン電極層と同一の層にドレインバスラインに沿って延在しその両端が前記補助容量電極と重なり領域を有する補助電極を形成し、
ドレインバスラインの断線が発見された場合には、ドレインバスラインと補助容量電極の重なり領域を接続する工程、前記補助電極と補助容量電極の重なり領域を接続する工程、補助容量電極を蓄積容量バスラインとの分岐部で切断する工程を含み、ドレインバスラインと蓄積容量バスライン若しくはゲートバスラインとの間に短絡が発見された場合には、蓄積容量バスライン若しくはゲートバスラインの両側においてドレインバスラインを切断する工程、補助容量電極を蓄積容量バスラインとの分岐部で切断する工程、ドレインバスラインと補助容量電極とをその重なり領域で接続する工程、補助容量電極と補助電極とを接続する工程を含む薄膜トランジスタマトリクス基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶ディスプレイ等の駆動に用いる薄膜トランジスタマトリクス基板に関し、特に、バスラインの断線と層間短絡を修正するための電極を有することを特徴とする薄膜トランジスタマトリクス基板及びその修正方法に関する。
【０００２】
【従来の技術】
図１４Ａ及び１４Ｂを使用して、従来例による薄膜トランジスタ（ＴＦＴ）マトリクス基板について説明する。図１４Ａは、ＴＦＴ基板の平面図を示す。透明基板の表面上に図１４Ａの横方向に延在する複数のゲートバスライン１０１と縦方向に延在するドレインバスライン１０３が形成されている。ゲートバスライン１０１とドレインバスライン１０３との交差箇所において、両者は絶縁膜により電気的に絶縁されている。隣り合う２本のゲートバスライン１０１の間に、ゲートバスライン１０１とほぼ平行に延在する蓄積容量バスライン１０２が配置されている。蓄積容量バスライン１０２とドレインバスライン１０３との交差箇所においても、両者は同様に絶縁されている。蓄積容量バスライン１０２には、一定の電位、例えば接地電位が与えられている。
【０００３】
ゲートバスライン１０１とドレインバスライン１０３との交差箇所に対応してＴＦＴ１０４が形成されている。ＴＦＴ１０４のドレイン電極は対応するドレインバスライン１０３に接続され、対応するゲートバスライン１０１がゲート電極を兼ねる。ＴＦＴ１０４のソース電極には、画素電極１０５が接続されている。画素電極１０５は、ゲートバスライン１０１とドレインバスライン１０３とによって囲まれた領域内に配置される。蓄積容量バスライン１０２から分岐した補助容量電極１０６が、各補助容量電極の配置された領域ごとに、ドレインバスライン１０３に平行に、かつ近接して配置されている。画素電極１０５と、蓄積容量バスライン１０２及び補助容量電極１０６との間に補助容量ＣＳが形成される。
【０００４】
このＴＦＴ基板に共通電極基板が対向配置され、２枚の基板間に液晶材料が挟持される。図１４Ｂは、図１４Ａの液晶表示装置の一画素に対応する等価回路を示す。画素電極１０５と共通電極との間に液晶容量ＣＬＣが形成され、それに並列に補助容量ＣＳが形成される。また、画素電極１０５とドレインバスライン１０３との間に、浮遊容量ＣＤＳが形成される。ＴＦＴ１０４が非導通状態の時、即ち当該画素が非選択状態の時にドレインバスライン１０３の電位が変動すると、浮遊容量ＣＤＳによる容量結合により、該画素１０５の電位も変動する。この電圧変動量ΔＶは、
ΔＶ＝ＣＤＳ／（ＣＤＳ＋ＣＬＣ＋ＣＳ）  ・・・（１）
と表される。この電圧変動により表示画素の走査方向（ドレインバスライン１０３と平行な方向）に沿った輝度の傾斜と表示パターンに依存したクロストーク（輝度むら）が生じる。
【０００５】
図１４Ａの場合には、液晶容量ＣＬＣに並列に補助容量ＣＳが挿入されているために、電圧変動が少なくなる。このように、蓄積容量バスライン１０２および補助容量電極１０６を配置して補助容量ＣＳを大きくすることにより、ドレインバスライン１０３の電圧変動による影響を低減し、表示品質を高めることができる。
【０００６】
【発明が解決しようとする課題】
図１４Ａに示すように補助容量電極１０６は、できるだけ大きな開口率を得るためドレインバスライン１０３に近接して配置される。補助容量電極１０６とドレインバスライン１０３との間の絶縁膜の不良、両パターンの位置合わせ誤差等により両者が電気的に短絡してしまう場合がある。同様に、ドレインバスライン１０３とゲートバスライン１０１及び蓄積容量バスライン１０２との短絡もおこる。さらに、電極パターン形成時のゴミ、異物、又はマスクの傷等によりバスラインの断線が生じることもある。このような、層間短絡あるいはバスラインの断線が１ケ所でも生じるとＴＦＴマトリクスは不良品となってしまう。このため、その欠陥を製造段階で修正できるか否かは製造歩留まりを大きく左右する要因となる。
【０００７】
図１５を参照して短絡又は断線の発生した場合の修正方法について説明する。図１５はＴＦＴマトリクス基板の概略平面図を示す。ＴＦＴ１０４と画素電極１０５がマトリクス状に配置された表示領域の上下の周辺部に予備線１０８、１０９が配置されている。予備線１０８、１０９は例えば４〜１０本用意されている。各予備線１０８、１０９は、表示領域の上下において、各ドレインバスラインと交差している。ドレインバスライン１０３において断線Ｂ０が発生した場合断線修正点Ｗ０とＷ００において予備線とドレインバスライン１０３を接続する。接続はレーザ光照射により、絶縁膜と金属膜とを溶解させることにより行われる。予備線１０８、１０９をドレイン線等と同様に外部回路を取り出し、電気的に接続すると、ドレインバスライン１０３の断線修復が可能となる。
図１５に示すように、従来の方法によると修正用の予備線１０８並びに１０９は、絶縁膜を介して他の多くのバスラインと交差するため、容量結合により、該ラインにノイズが重畳される。この影響を少なくするためには、該ラインの抵抗を低くすることが有効であるが、そのためには、ライン幅を広くする必要がある。しかし、このライン幅の拡大により今度はライン間の層間短絡の確率が高くなり、修正用のラインで却って欠陥を作ってしまうという問題が発生するおそれがある。また、実際の修正作業では、当該欠陥箇所と修正箇所が距離的に離れているため、修正には基板を移動させる精度の良い高価な装置が必要となる。
【０００８】
さらに、従来法では、マトリクス基板から、外部回路に取り出す予備線を設置する必要があり、このノイズ対策にも多くの配慮をしなければならないという不都合がある。
また、準備する予備線の本数以上のドレインバスラインでの断線・短絡が生じた場合、１本のドレインバスライン中の複数の画素での短絡・断線が発生した場合も修正は不可能である。
【０００９】
本発明の目的は、ドレインバスラインと補助容量電極との短絡、ドレインバスラインの断線、ドレインバスラインとゲートバスラインの短絡が生じた場合、あるいはゲートバスラインの断線が生じた場合にマトリクス内で容易に欠陥を修正可能なＴＦＴトランジスタマトリクス基板を提供することであり、また、欠陥箇所の修正作業において、欠陥箇所の検出が容易にでき、特に自動リペアー装置による修正の際位置決めが容易にできるＴＦＴトランジスタマトリクス基板を提供することである。
【００１０】
【課題を解決するための手段】
本発明の目的を達成するため、本発明の請求項１に記載の通り、絶縁性基板上に形成され、ゲート電極、ゲート絶縁膜、動作半導体膜、ソース・ドレイン電極からなる薄膜トランジスタの該ゲート電極同士を接続するゲートバスラインと、該ドレイン電極同士を接続するドレインバスラインと、これらの上部に形成される保護絶縁膜と、該薄膜トランジスタのソース電極に接続されている画素電極と、ゲート絶縁膜を介して該画素電極に対向して配置されゲートバスラインと平行に延在し該ゲート電極層と同一の層に設けられた蓄積容量バスラインと、蓄積容量バスラインから分岐しドレインバスラインと平行に近接させて配置された補助容量電極とを備え、該補助容量電極は、該ドレインバスラインに沿って延在する延在部と、該延在部と該蓄積容量バスラインとの間に配置され、該画素電極と重なり領域を有さない分岐部とからなり、該補助容量電極は、部分的にドレインバスラインと重なり領域を有し、ドレイン電極層と同一の層に形成された電極であってドレインバスラインに沿って延在しその両端が前記補助容量電極と重なり領域を有する１又は２以上の電極を有することを特徴とする薄膜トランジスタマトリクス基板が提供される。
【００１１】
本発明の目的を達成するため、本発明の請求項２に記載の通り、ドレイン電極層と同一の層に形成された電極であってドレインバスラインに沿って延在しその両端が前記補助容量電極と重なり領域を有する電極が、蓄積容量バスラインと交差し同一の蓄積容量バスラインから分岐した補助容量電極と重なり領域を有する電極であることを特徴とする請求項１に記載の薄膜トランジスタマトリクス基板が提供される。
【００１２】
本発明の目的を達成するため、本発明の請求項３に記載の通り、ドレイン電極層と同一の層に形成された電極であってドレインバスラインに沿って延在しその両端が前記補助容量電極と重なり領域を有する電極が、ゲートバスラインと交差し異なる蓄積容量バスラインから分岐した補助容量電極と重なり領域を有する電極であることを特徴とする請求項１に記載の薄膜トランジスタマトリクス基板が提供される。
【００１３】
本発明の目的を達成するため、本発明の請求項４に記載の通り、絶縁性基板上に形成され、ゲート電極、ゲート絶縁膜、動作半導体膜、ソース・ドレイン電極からなる薄膜トランジスタの該ゲート電極同士を接続するゲートバスラインと、該ドレイン電極同士を接続するドレインバスラインと、これらの上部に形成される保護絶縁膜と、該薄膜トランジスタのソース電極に接続されている画素電極と、ゲート絶縁膜を介して該画素電極に対向して配置されゲートバスラインと平行に延在し該ゲート電極層と同一の層に設けられた蓄積容量バスラインと、蓄積容量バスラインから分岐しドレインバスラインと平行に近接させて配置された補助容量電極とを備え、該補助容量電極が、該ドレインバスラインに沿って延在する延在部と、該延在部と該蓄積容量バスラインとの間に配置され、該画素電極と重なり領域を有さない分岐部とからなる薄膜トランジスタマトリクス基板の製造方法であって、該補助容量電極の一部をドレインバスラインと重なり領域を有して形成し、ドレインバスラインと補助容量電極との間で短絡が発見された場合、補助容量電極を前記蓄積容量バスラインとの分岐部で短絡箇所との間において切断する工程を含む薄膜トランジスタマトリクス基板の製造方法が提供される。
【００１４】
本発明の目的を達成するため、本発明の請求項５に記載の通り、絶縁性基板上に形成され、ゲート電極、ゲート絶縁膜、動作半導体膜、ソース・ドレイン電極からなる薄膜トランジスタの該ゲート電極同士を接続するゲートバスラインと、該ドレイン電極同士を接続するドレインバスラインと、これらの上部に形成される保護絶縁膜と、該薄膜トランジスタのソース電極に接続されている画素電極と、ゲート絶縁膜を介して該画素電極に対向して配置されゲートバスラインと平行に延在し該ゲート電極層と同一の層に設けられた蓄積容量バスラインと、蓄積容量バスラインから分岐しドレインバスラインと平行に近接させて配置された補助容量電極とを備え、該補助容量電極が、該ドレインバスラインに沿って延在する延在部と、該延在部と該蓄積容量バスラインとの間に配置され、該画素電極と重なり領域を有さない分岐部とからなる薄膜トランジスタマトリクス基板の製造方法であって、該補助容量電極の一部をドレインバスラインと重なり領域を有して形成し、ドレインバスラインが断線した場合には、ドレインバスラインと補助容量電極を複数の重なり領域で接続した後、前記補助容量電極を蓄積容量バスラインとの分岐部で切断する工程を含む薄膜トランジスタマトリクス基板の製造方法が提供される。
【００１５】
本発明の目的を達成するため、本発明の請求項６に記載の通り、絶縁性基板上に形成され、ゲート電極、ゲート絶縁膜、動作半導体膜、ソース・ドレイン電極からなる薄膜トランジスタの該ゲート電極同士を接続するゲートバスラインと、該ドレイン電極同士を接続するドレインバスラインと、これらの上部に形成される保護絶縁膜と、該薄膜トランジスタのソース電極に接続されている画素電極と、ゲート絶縁膜を介して該画素電極に対向して配置されゲートバスラインと平行に延在し該ゲート電極層と同一の層に設けられた蓄積容量バスラインと、蓄積容量バスラインから分岐しドレインバスラインと平行に近接させて配置された補助容量電極とを備え、該補助容量電極が、該ドレインバスラインに沿って延在する延在部と、該延在部と該蓄積容量バスラインとの間に配置され、該画素電極と重なり領域を有さない分岐部とからなる薄膜トランジスタマトリクス基板の製造方法であって、該補助容量電極の一部をドレインバスラインと重なり領域を有して形成し、ドレインバスラインの断線が発見された場合、ドレインバスラインに関して同じ側に延在する２つの補助容量電極につき、該補助容量電極とドレインバスラインとの重なり領域及び該補助容量電極と画素電極を接続する工程、該補助容量電極を蓄積容量バスラインとの分岐部で切断する工程を含む薄膜トランジスタマトリクス基板の製造方法が提供される。
【００１６】
本発明の目的を達成するため、本発明の請求項７に記載の通り、蓄積容量バスラインから分岐される補助容量電極と画素電極との重なり領域において補助容量電極と画素電極を接続する際、補助容量電極と画素電極が対向する領域の一部に形成された導電層を介して接続を行う工程を含む請求項６記載の薄膜トランジスタマトリクス基板の製造方法が提供される。
【００１７】
本発明の目的を達成するため、本発明の請求項８に記載の通り、絶縁性基板上に形成され、ゲート電極、ゲート絶縁膜、動作半導体膜、ソース・ドレイン電極からなる薄膜トランジスタの該ゲート電極同士を接続するゲートバスラインと、該ドレイン電極同士を接続するドレインバスラインと、これらの上部に形成される保護絶縁膜と、該薄膜トランジスタのソース電極に接続されている画素電極と、ゲート絶縁膜を介して該画素電極に対向して配置されゲートバスラインと平行に延在し該ゲート電極層と同一の層に設けられた蓄積容量バスラインと、蓄積容量バスラインから分岐しドレインバスラインと平行に近接させて配置された補助容量電極とを備え、該補助容量電極が、該ドレインバスラインに沿って延在する延在部と、該延在部と該蓄積容量バスラインとの間に配置され、該画素電極と重なり領域を有さない分岐部とからなる薄膜トランジスタマトリクス基板の製造方法であって、該補助容量電極の一部をドレインバスラインと重なり領域を有して形成し、ドレイン電極層と同一の層にドレインバスラインに沿って延在しその両端が前記補助容量電極と重なり領域を有する補助電極を形成し、ドレインバスラインの断線が発見された場合には、ドレインバスラインと補助容量電極の重なり領域を接続する工程、前記補助電極と補助容量電極の重なり領域を接続する工程、補助容量電極を蓄積容量バスラインとの分岐部で切断する工程を含み、ドレインバスラインと蓄積容量バスライン若しくはゲートバスラインとの間に短絡が発見された場合には、蓄積容量バスライン若しくはゲートバスラインの両側においてドレインバスラインを切断する工程、補助容量電極を蓄積容量バスラインとの分岐部で切断する工程、ドレインバスラインと補助容量電極とをその重なり領域で接続する工程、補助容量電極と補助電極とを接続する工程を含む薄膜トランジスタマトリクス基板の製造方法が提供される。
【００１８】
本発明は、このゲート電極層と同一の層に設けられた補助容量電極と、それに保護絶縁膜を通して対向するドレイン電極層と同一の層に補助の離散的な電極を設け、レーザ光の照射により電極間の切断及び電極間の接続を行い、層間短絡と断線の修正を行うことを目的とする。
【００１９】
これにより、修正箇所が全てマトリクス内部で可能となるので、修正が容易になるとともに、従来方法で問題となっていた予備線によるノイズの発生等の問題の発生を排除でき、しかも、修正の際精度の高い装置を要しないという利点がある。
また、本発明は修正の際に接続する補助容量電極と対向する画素電極の領域の一部に特定の形状の導電層を配置し、自動リペアー装置によるリペアー位置の検出のマークとすることにより位置決めを容易にすることができるという特徴を有する。
【００２０】
【発明の実施の形態】
図１は、本発明の第１の実施例による薄膜トランジスタマトリクス基板の平面図を示す。
図１において、相互に平行配置された複数のゲートバスライン１が図の横方向に延在し、相互に隣り合うゲートバスライン１の間に、ゲートバスライン１と平行に蓄積容量が配置されている。ゲートバスライン１と蓄積容量バスライン２を絶縁膜が覆う。この絶縁膜の上に、ゲートバスライン１と交差する方向に複数のドレインバスライン３が延在する。ゲートバスライン１とドレインバスライン３の交差箇所、蓄積容量バスライン２とドレインバスライン３の重なり箇所は絶縁マトリクスによって絶縁されている。
ゲートバスライン１とドレインバスライン３の交差箇所に対応してＴＦＴが設けられている。ＴＦＴ４のドレイン領域４Ｄは、対応するドレインバスライン３に接続されている。対応するゲートバスライン３がＴＦＴ４のゲート電極を兼ねる。
【００２１】
ドレインバスライン３とＴＦＴ４の上の層間絶縁膜が覆い、この層間絶縁膜の上には複数の画素電極５が形成されている。各画素電極５は、相互に隣り合う２本のドレインバスライン３と２本のゲートバスライン１によって囲まれる各領域内に配置されている。図１では、図面の見やすさのため、画素電極５を破線で示す。画素電極５は層間絶縁膜１２に設けられたコンタクトホール７を介して、対応するＴＦＴ４のソース領域４Ｓに接続されている。
【００２２】
蓄積容量バスライン２から分岐した補助容量電極６が、各画素電極毎にドレインバスライン３に近接して設けられている。補助容量電極６の一部は突出しドレインバスライン３と重なり領域を有している。図１では、突出部分は２ヵ所設けられた例を示しているが２ヵ所以上設けることも可能である。
例えば、相互に隣り合う２本のドレインバスライン３の間隔は８０μｍ、ドレインバスライン３の幅は１０μｍ、補助容量電極６とドレインバスライン３の最近接間隔は１μｍである。補助容量電極６の幅は６μｍであり長さは９０μｍである。補助容量電極６に設けた突出部分の長さは、４μｍ、幅は３μｍである。
【００２３】
また、相互に隣接する２本のゲートバスライン１の間隔は２５６μｍ、蓄積容量バスライン２の幅は２０μｍである。
図２Ａは、図１の薄膜トランジスタマトリクス基板の一点鎖線Ａ−Ａ’に対応する断面図を示す。ガラス基板１０の面上に、クロム（Ｃｒ）からなるゲートバスライン１と蓄積容量バスライン２が形成されている。ゲートバスライン１や蓄積容量バスライン２は、例えばスパッタリングによりガラス基板１０の全領域にＣｒ膜を堆積した後、このＣｒ膜をパターニングして形成される。Ｃｒ膜のパターニングにより、図１に示す補助容量電極６も同時に形成される。ゲートバスライン１と蓄積容量バスライン２を覆うようにＳｉＮからなる厚さ４００ｎｍのゲート絶縁膜１１が形成されている。ゲート絶縁膜１１は、例えばプラズマ励起型化学気相成長（ＰＥ−ＣＶＤ）により形成される。ゲート絶縁膜１１の表面のうちＴＦＴ４を形成すべき領域上に、厚さ１５０ｎｍのアモルファスシリコン膜４Ｃが形成されている。アモルファスシリコン膜４Ｃの表面のうちソース及びドレインに対応する領域上に、それぞれＴｉ／Ａｌ／Ｔｉの３層構造を有するソース電極４Ｓ及びドレイン電極４Ｄが形成されている。下側Ｔｉ層の厚さは約２０ｎｍ、Ａｌ層の厚さは約５０ｎｍ、上側Ｔｉ層の厚さは約８０ｎｍである。ソース電極４Ｓ及びドレイン電極４Ｄは、図１に示すドレインバスライン３と同時に形成される。
【００２４】
アモルファスシリコン膜４Ｃの堆積は、例えば原料ガスとしてＳｉＨ４を用いたＰＥ−ＣＶＤにより行い、パターニングは、レジストパターンをマスクとし、プラズマアッシャーを用いたエッチングにより行う。Ｔｉ層、Ａｌ層の堆積は、スパッタリングにより行い、パターニングは、レジストパターンをマスクとし、ウエット処理を用いたエッチングにより行う。ゲート絶縁膜１１の表面上に、ＴＦＴを覆うようにＳｉＮからなる厚さ約３０μｍの層間絶縁膜１２が形成されている。層間絶縁膜１２は、例えばＰＥ−ＣＶＤにより形成される。
【００２５】
層間絶縁膜１２の表面上に、インジウムすずオキサイド（ＩＴＯ）からなる複数の画素電極５が形成されている。画素電極５は、例えばスパッタリングによりＩＴＯ膜を堆積した後、このＩＴＯ膜をパターニングして形成される。各透明画素電極５は、層間絶縁膜１２に形成されたコンタクトホール７を介して対応するＴＦＴ４のソース電極４Ｓに接続されている。
【００２６】
図１に示すように、補助容量電極６は、部分的に画素電極と重なっているが、蓄積容量バスライン及び補助容量電極と画素電極との重なり部分により、図１４Ｂに示す補助容量ＣＳが形成される。
図２Ｂは、図１の一点鎖線Ｂ−Ｂ’における断面図を示す。透明基板１０の上に補助容量電極６が配置され、補助容量電極６をゲート絶縁膜１１が被覆する。ゲート絶縁膜１１の上にはドレインバスライン３が配置される。ドレインバスライン３を層間絶縁膜１２が被覆し、その上に画素電極５が配置されている。
【００２７】
ドレインバスライン３と補助容量電極６とは、基板面内に関して近接配置され、基板の法線方向に関してはゲート絶縁膜１１のみが介在する。このため、図中に楕円で示した部分で層間短絡を生じやすい。
補助容量電極６とドレインバスライン３が短絡した場合は、補助容量電極をレーザ光照射切断すればよい。例えば、図１中の点Ｓ１で短絡が発生した場合は対応する切断可能な点Ｃ１において補助容量電極を切断する。レーザ光としては、例えば波長１０６４ｎｍ、強度０．５３ＭＷ，ビームスポットサイズ２〜１０μｍφのＹＡＧレーザを使用することができる。
【００２８】
上記実施例では、修正に予備線を使用する必要がないため、予備線用の額縁領域を必要としない。さらには、１本のドレインバスラインの複数の画素で短絡が発生した場合でも修正が可能である。
図３は、本発明の第１の実施例による薄膜トランジスタマトリクス基板と同様の構成において、ドレインバスラインの断線があった場合の修正方法を示したものである。例えば、Ｂ１でドレインバスラインの断線があった場合には、ドレインバスライン３と補助容量電極の重なり領域Ｗ１，Ｗ２をレーザ光照射し、補助容量電極６を蓄積容量バスライン２との分岐点Ｃ２で切断することにより修正がなされる。
【００２９】
図４Ａは、本発明の第２の実施例による薄膜トランジスタマトリクス基板の平面図を示す。第２実施例は、補助容量電極６と画素電極５の重なる領域においてドレインバスライン３と同一の層に島状の導電層８が形成してある点で第１実施例と異なっている。島状の導電層８を設けるのは、補助容量電極６と画素電極５とをレーザ光の照射により接続する場合において接続を容易にするためである。また、この島状の導電層８の平面形状により、自動リペアー装置による修正の際、レーザ照射部分を容易に認識できるという利点がある。
【００３０】
図４Ｂは、図４Ａにおける一点鎖線Ｃ−Ｃ’の断面を示している。図面４Ｂにおいて、第１実施例と同様に、基板上にクロム（Ｃｒ）からなるゲートバスライン１と蓄積容量バスライン２を形成した後、ゲートバスライン１と蓄積容量バスライン２を覆うようにＳｉＮからなるゲート絶縁膜１１を形成、ゲート絶縁膜１１の表面にソース電極４Ｓ及びドレイン電極４Ｄ及びドレインバスライン３を形成すると同時に島状の導電層８を形成することができる。
【００３１】
ドレインバスラインに断線Ｂ２が生じた場合は、図４Ａに示す様にドレインバスライン３と補助容量電極６の重なり領域Ｗ１４及びＷ１５を電気的に接続し、島状の導電層８の部分をレーザ光の照射により補助容量電極６と画素電極５を電気的に接続し、さらに補助容量電極６を蓄積容量バスライン２との２ヵ所の分岐部Ｃ３、Ｃ４で切断することにより断線を修正することができる。
【００３２】
図５は、本発明の第３の実施例による薄膜トランジスタマトリクス基板の平面図を示す。ドレイン電極層と同一の層に形成された電極であってドレインバスラインに沿って延在しその両端が前記補助容量電極と重なり領域を有する補助電極（Ａ）９が、蓄積容量バスライン２と交差して形成されている。例えば、補助電極（Ａ）９には、幅１０μｍで厚さ１５０ｎｍである。第３実施例も第１の実施例と同様な方法によって作成され、補助電極（Ａ）９はドレインバスライン３、ソース電極４Ｓと同に形成される。
【００３３】
ドレインバスライン３の断線は、ドレインバスライン３の蓄積容量バスライン２との交差部分付近でも生じる。断線Ｂ３が生じた場合には、図５に示すように、ドレインバスライン３と補助電極６の重なり領域Ｗ３，Ｗ６、第１電極９と補助電極６の重なり領域Ｗ４，Ｗ５及び補助容量電極６の蓄積容量バスライン２との分岐部分Ｃ５，Ｃ６をレーザ光照射により接続又は切り離すことにより修正ができる。
【００３４】
図６は、第３実施例による薄膜トランジスタマトリクス基板と同様の構成において、蓄積容量バスライン２とドレインバスライン３がその交差部分Ｓ４で短絡した場合における修正方法を示したものである。短絡が生じた場合には、ドレインバスライン３をＣ７，Ｃ８で、補助容量電極６をＣ９，Ｃ１０で切断し、ドレインバスライン３と補助容量電極６の重なり領域Ｗ９，Ｗ１０、補助電極（Ａ）９と補助容量電極６の重なり領域Ｗ１１，Ｗ１２をレーザ光照射により、電気的に接続することにより修正が可能である。
【００３５】
図７は、本発明の第４の実施例による薄膜トランジスタマトリクス基板の平面図を示す。図７に示す第４実施例では、ドレイン電極層と同一の層に形成された電極であってドレインバスライン３に沿って延在しその両端に前記補助容量電極６と重なり領域を有し、ゲートバスライン１と交差して形成されている補助電極（Ｂ）１０を有する。
【００３６】
図７は、ドレインバスライン３とゲートバスライン１の交差領域で短絡が生じた場合の修正方法を示す。短絡Ｓ５が生じた場合、レーザ照射により、補助電極（Ｂ）１０と補助容量電極の重なり領域Ｗ１３，Ｗ１４及びドレインバスライン３と補助容量電極６の重なり領域Ｗ１５，Ｗ１６を電気的に接続し、ドレインバスライン３をゲートバスライン１の近傍Ｃ１１，Ｃ１２及び補助容量電極６を蓄積容量バスライン２との分岐部分Ｃ１３，Ｃ１４を電気的に切り離すことにより修正が可能である。
【００３７】
図８Ａは、本発明の第５の実施例の薄膜トランジスタマトリクス基板の平面図を示している。図８Ａにおいて、相互に平行配置された複数のゲートバスライン１が図の横方向に延在し、相互に隣り合うゲートバスライン１の間に、ゲートバスライン１と平行に蓄積容量バスライン２が配置されている。ゲートバスライン１と蓄積容量バスライン２を絶縁膜が覆う。この絶縁膜に上に、ゲートバスライン１と交差する方向に複数のドレインバスライン３が延在する。ゲートバスライン１とドレインバスライン３の交差箇所、蓄積容量バスライン２とドレインバスライン３の重なり領域は絶縁膜によって絶縁されている点は実施例１と同様であるが、ドレインバスライン３と蓄積容量バスライン２の交差する領域において画素電極５と同一の層であってその交差領域を覆う領域に導電層が形成されている。
【００３８】
図８Ｂは、図８Ａにおける一点鎖線Ｄ−Ｄ’に対応する断面を示している。基板上にゲート電極２を形成した後、ゲート絶縁膜１１で覆い、その表面にドレインバスライン３が形成される。ドレインバスライン３を層間絶縁膜１２で覆う。
層間絶縁膜１２の表面上に、インジウムすずオキサイド（ＩＴＯ）からなる複数の画素電極５が形成される。画素電極５は、例えばスパッタリングによりＩＴＯ膜を堆積した後、このＩＴＯ膜をパターニングして形成される。この際、ドレインバスライン３と蓄積容量バスライン２の交差する領域を覆う領域に島状ＩＴＯ膜１３を形成する。
【００３９】
図８ＢのＢ３で示した部分はゲート電極に基づく段差のために断線が生じやすい。断線が生じたバスラインは断線部分Ｂの両側の部分（図中の矢印の部分）をレーザ光照射により溶融し、ＩＴＯ膜１３とドレインバスライン３を接続することによりドレインバスラインの断線を修復することができる。
図９は、本発明の第６の実施例の薄膜トランジスタマトリクス基板の平面図を示している。
【００４０】
図９において、ゲートバスライン１の一部を画素の両サイドで突起させ、該突起部が画素電極の一部と重なり領域を有するようにする。図９の様にゲートバスラインに断線が存在した場合の修正方法が同時に示されている。Ｂ４で断線が生じた場合には、ゲートバスラインの突起部と画素電極が重なる点Ｗ１７とＷ１８でレーザ照射し、ゲートバスラインと画素電極を通して電気的に短絡させ、ドレイン電極部Ｃ１５及び画素電極の透明導電膜をレーザカットして切り離し、ＴＦＴからの影響を無くす。
【００４１】
図１０は、本発明の第７の実施例の薄膜トランジスタマトリクス基板の平面図を示している。
図１０において、ゲートバスライン１の一部が画素の両サイドで突起し、該突起部が画素電極の一部が画素電極の一部と重なり領域を有することは、第６の実施例と同様であるが、透明導電膜と同一の層に形成され、前記の突起部と重なり領域を有する透明導電膜とは独立した導電膜が設けられている。
【００４２】
ゲートバスライン又はゲートバスラインとクロスするゲートバスラインに断線のある場合の修復方法を図１０で示す。独立した導電膜上のＷ１９とＷ２０にレーザ照射し、ゲートバスラインと画素電極を電気的に短絡させ、次いでゲートバスラインの突起部Ｗ２１とＷ２２にレーザ照射し、ゲートバスラインと画素電極を電気的に短絡させ、Ｗ１９、Ｗ２０、Ｗ２１、Ｗ２２を電気的に短絡しておく。この場合、前の実施例と同様にドレイン電極部Ｃ１６及び画素電極をレーザカットしておく。
【００４３】
図１１は、本発明の第８の実施例の薄膜トランジスタマトリクス基板の平面図を示している。
図１１において、画素電極の一部が画素の両サイドで突出したゲートバスラインの突起部に重なり、また、画素電極の一部はゲートバスラインに平行に延びて隣の画素部のゲートバスライン突起部と重なり領域を有する様に画素電極が形成されている。
【００４４】
ゲートバスライン又はゲートバスラインとクロスするゲートバスラインに断線のある場合の修復方法を図１１で示す。ゲートバスラインの突起部Ｗ２２、Ｗ２３にレーザを照射し、かつＷ２４にレーザを照射することにより、第７実施例より少ないレーザ照射回数でゲートバスラインと画素電極を通して電気的に短絡が可能である。この場合も、第６、第７実施例と同様にドレイン電極部Ｃ１７及び画素電極をレーザでカットしておく。
【００４５】
図１２は、本発明の第９の実施例の薄膜トランジスタマトリクス基板の平面図を示している。
図１２において、蓄積容量用電極からドレインバスラインに平行して近接して延ばされた補助蓄積容量用電極の片方を、隣の画素電極と重なり領域を有するようにしたものである。
【００４６】
蓄積容量用電極ラインに断線がある場合、又は、蓄積容量用電極バスラインがドレインバスラインとクロスする部分に断線のある場合の修復方法を図１２に示す。画素内の蓄積容量用電極部の断線とドレインバスラインとクロスする部分に断線の存在する場合、クロス部分の修正は片方の補助電極容量電極を延ばしたＷ２５を先にレーザを照射し、続いてバスラインのＷ２６に照射することで修正することができる。また、断線Ｂ１０はＷ２６とＷ２７をレーザ照射することで修正が可能である。確率的にはＢ１０の部分が多くなるが、その場合はその画素のＴＦＴの影響を無くすために、ドレイン電極Ｃ１８及び画素電極をレーザカットしておく。また、ドレインバスラインとクロスするＢ９でも断線した場合には、隣のドレイン電極と画素電極もレーザカットしておく。
【００４７】
図１３は、本発明の第１０の実施例の薄膜トランジスタマトリクス基板の平面図を示している。
図１３において、本発明の第６の実施例と第９の実施例を組み合わせたものであり、蓄積容量用電極バスラインがドレインバスラインとクロスする部分で断線した場合およびゲートバスラインが断線した場合の修正が可能であることを示している。
【００４８】
クロスする部分の断線Ｂ１１とＢ５０が生じた場合、補助電極と画素電極の重なり領域Ｗ３０，Ｗ３１およびゲートバスラインの突起部と画素電極の重なり領域Ｗ２８、Ｗ２９を順次、レーザ照射して電気的に短絡し、ドレイン電極をドレインバスラインから切り離すためＣ１９でレーザカットすれば良い。この場合も、実施例と同様に画素電極をレーザカットしておく。
【００４９】
この他、他の組み合わせとして、第７の実施例と第９の実施例の組み合わせ，あるいは第８の実施例と第９の実施例の組み合わせなども可能である。
【００５０】
【発明の効果】
本発明によれば、簡便な方法によりマトリクスの内部において欠陥の修正ができるので、総合的なデバイスの製造歩留まりを大幅に向上することができる。
なお、本明細書では、ドレインバスラインの断線と短絡の場合を中心に述べたが、ゲートバスラインの断線と短絡の場合にもドレインバスラインの場合と同様の手段により層間短絡および断線を修復できることは言うまでもない。
【図面の簡単な説明】
【図１】本発明の第１の実施例による薄膜トランジスタマトリクス基板の平面図である。
【図２】図２−Ａは、図１におけるＡ−Ａ’の断面を示す図である。図２−Ｂは、図１におけるＢ−Ｂ’の断面を示す図である。
【図３】本発明の第１の実施例による薄膜トランジスタマトリクス基板の平面図の修正方法を示す図である。
【図４】図４−Ａは、本発明の第２の実施例による薄膜トランジスタマトリクス基板の修正方法を示す図である。
【図５】本発明の第３の実施例による薄膜トランジスタマトリクス基板の平面図であって、ドレインと蓄積容量バスライン間の断線の修正方法を示す図である。
【図６】本発明の第３の実施例による薄膜トランジスタマトリクス基板の平面図であって、ドレインと蓄積容量バスライン間の短絡の修正方法を示す図である。
【図７】本発明の第４の実施例による薄膜トランジスタマトリクス基板の平面図である。
【図８】図８−Ａは、本発明の第５の実施例による薄膜トランジスタマトリクス基板の平面図を示す図である。図８−Ｂは、図８−Ａにおける一点鎖線Ｄ−Ｄ’の断面を示す図である。
【図９】本発明の第６の実施例による薄膜トランジスタマトリクス基板の平面図である。
【図１０】本発明の第７の実施例による薄膜トランジスタマトリクス基板の平面図である。
【図１１】本発明の第８の実施例による薄膜トランジスタマトリクス基板の平面図である。
【図１２】本発明の第９の実施例による薄膜トランジスタマトリクス基板の平面図である。
【図１３】本発明の第１０の実施例による薄膜トランジスタマトリクス基板の平面図である。
【図１４】図１４−Ａは、従来の薄膜トランジスタマトリクス基板を示平図である。図１４−Ｂは、図１４−Ａの薄膜トランジスタマトリクス基板による液晶表示装置の１画素に対する等価回路を示す図である。
【図１５】従来の薄膜トランジスタマトリクス基板における修正方法を示す図である。
【符号の説明】
１  ゲートバスライン
２  蓄積容量バスライン
３  ドレインバスライン
４  ＴＦＴ
４Ｓ  ソース電極
４Ｇ  ゲート電極
４Ｄ  ドレイン電極
５  画素電極
６  補助容量電極
７  コンタクトホール
８  導電層
９  補助電極（Ａ）
１０  補助電極（Ｂ）
１１  ゲート絶縁膜
１２  層間絶縁膜
１３  島状ＩＴＯ
１４  基板
１０８、１０９  予備線
Ｓ１〜Ｓ５  短絡箇所
Ｂ１〜Ｂ１１  断線部分
Ｗ１〜Ｗ３１  レーザ光照射による接続箇所
Ｃ１〜Ｃ１９  レーザ光照射による切断箇所
【図１】
0003680527.tif 000002
【図２】
0003680527.tif 000003
【図３】
0003680527.tif 000004
【図４−Ａ】
0003680527.tif 000005
【図４−Ｂ】
0003680527.tif 000006
【図５】
0003680527.tif 000007
【図６】
0003680527.tif 000008
【図７】
0003680527.tif 000009
【図８−Ａ】
0003680527.tif 000010
【図８−Ｂ】
0003680527.tif 000011
【図９】
0003680527.tif 000012
【図１０】
0003680527.tif 000013
【図１１】
0003680527.tif 000014
【図１２】
0003680527.tif 000015
【図１３】
0003680527.tif 000016
【図１４−Ａ】
0003680527.tif 000017
【図１４−Ｂ】
0003680527.tif 000018
【図１５】
0003680527.tif 000019