(57)【特許請求の範囲】
【請求項１】
半導体基板上の一部に形成され第１のコンタクト形成領域を有する第１の導電性部材と、
上記半導体基板の上に上記第１の導電性部材と平行に配列され第２のコンタクト形成領域を有する導電性のダミー部材と、
上記第１の導電性部材の上記第１のコンタクト形成領域及び上記ダミー部材の上記第２のコンタクト形成領域を除く領域を覆う第２の導電性部材と、
上記第１の導電性部材及び上記ダミー部材と上記第２の導電性部材との間に介設された絶縁膜と、
上記第１の導電性部材の上記第１のコンタクト形成領域と上記ダミー部材の上記第２のコンタクト形成領域と上記第２の導電性部材における各上面上のみに接して形成された低抵抗層とを備え、
上記第１の導電性部材，第２の導電性部材及び絶縁膜により、インダクタ，抵抗素子及び容量素子のうち少なくともいずれか１つを選択して機能させることができるように構成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
上記半導体基板上に形成されたゲート電極と、上記ゲート電極の両側方に位置する上記半導体基板内に不純物を導入してなるソース・ドレイン領域とを有するＭＯＳトランジスタをさらに備え、
上記ゲート電極及びソース・ドレイン領域のうち少なくとも上記ゲート電極の上面に接して上記第１の導電性部材上の低抵抗層と同じ材料からなる低抵抗層が形成されていることを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
上記第１の導電性部材及び上記ダミー部材は、上記半導体基板の上に形成された第１のポリシリコン膜により構成されており、
上記第２の導電性部材は、上記第１のポリシリコン膜の上方に形成された第２のポリシリコン膜により構成されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
上記低抵抗層は、金属シリサイド膜であることを特徴とする半導体装置。
【請求項５】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
上記低抵抗層は、上記第１の導電性部材、上記ダミー部材及び上記第２の導電性部材の上に選択的に堆積された低抵抗の金属膜であることを特徴とする半導体装置。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体装置において、
上記ダミー部材は、上記第２のコンタクト形成領域を介して所定の電位に設定されていることを特徴とする半導体装置。
【請求項７】
少なくとも受動素子形成領域を有する半導体基板上に第１の導電性部材と、上記第１の導電性部材の外方に上記第１の導電性部材と同じ材料で構成され上記第１の導電性部材と平行に配列されたダミー部材を形成する第１の工程と、
少なくとも上記第１の導電性部材及び上記ダミー部材の上に絶縁膜を形成する第２の工程と、
少なくとも上記絶縁膜を覆うように導電膜を堆積する第３の工程と、
上記導電膜をパターニングして、上記第１の導電性部材の少なくとも第１のコンタクト形成領域及び上記ダミー部材の少なくとも第２のコンタクト形成領域を除く領域のみを覆う第２の導電性部材を形成する第４の工程と、
上記第１の導電性部材及び上記ダミー部材の露出している上面及び上記第２の導電性部材の上面の上のみに低抵抗層を形成する第５の工程とを備え、
上記受動素子形成領域において、上記第１の導電性部材，第２の導電性部材及び絶縁膜により、インダクタ，抵抗素子及び容量素子のうち少なくともいずれか１つを形成することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
上記半導体基板上にはさらに能動素子形成領域が設けられており、
上記第２の工程では、上記絶縁膜を上記能動素子形成領域における上記半導体基板の上にも形成し、
上記第３の工程では、上記導電膜を上記能動素子形成領域における上記絶縁膜の上にも堆積し、
上記第４の工程では、上記能動素子形成領域において上記導電膜及び上記絶縁膜からゲート絶縁膜及びゲート電極を形成するように上記導電膜及び絶縁膜をパターニングし、
上記第５の工程では、上記低抵抗層を上記能動素子形成領域の少なくとも上記ゲート電極の上面上にも形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
上記第１の工程の前に、上記半導体基板上に上記能動素子形成領域を取り囲む素子分離を形成する工程をさらに備え、
上記第１の工程では、上記素子分離上に第１のポリシリコン膜を堆積した後上記第１のポリシリコン膜をパターニングすることにより、上記第１の導電性部材及びダミー部材を形成し、
上記第２の工程では、上記能動素子形成領域における上記半導体基板の表面及び上記受動素子形成領域における上記第１の導電性部材及び上記ダミー部材の表面を酸化することにより上記絶縁膜を形成し、
上記第３の工程では、上記導電膜として第２のポリシリコン膜を形成することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項７〜９のうちいずれか１項に記載の半導体装置の製造方法において、
上記第５の工程では、少なくとも上記第２の導電性部材の上面と上記ゲート電極の上面との上にリフラクトリ金属を堆積した後熱処理をして、上記低抵抗層となる上記リフラクトリ金属のシリサイド膜を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項７〜９のうちいずれか１項に記載の半導体装置の製造方法において、
上記第５の工程では、少なくとも上記第２の導電性部材の上面と上記ゲート電極の上面との上に上記低抵抗層となる低抵抗の金属膜を選択的に堆積することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高集積化・低コストが要求される容量素子・抵抗素子・トランジスタ等を混載した半導体装置およびその製造方法に関するものである。
【０００２】
【従来技術】
従来のＭＯＳトランジスタに容量素子や抵抗素子が混載された半導体装置（アナログディジタル混載）の製造工程は、通常のＭＯＳトランジスタの製造工程（ディジタルデバイス用プロセス）に容量素子や抵抗素子の製造工程（アナログデバイス用プロセス）が付加された工程によって実現されている。
【０００３】
デジタルデバイス用プロセスについて見ると、近年、通常の製造工程で形成されるＭＯＳトランジスタにおいては、トランジスタの動作速度の向上や省面積化を実現するために、ポリサイドゲートやサリサイド、あるいはメタル材料の選択成長によるゲート電極やソース・ドレイン拡散層の低抵抗化が必須となってきている。
【０００４】
一方、アナログデバイス用プロセスで抵抗素子を形成するに際しては、抵抗素子の占める面積を省面積化するために抵抗値の大きい材料で抵抗素子を構成することと、形成された抵抗素子が高精度であることとが要求される。通常、抵抗素子は、ＭＯＳトランジスタのソース・ドレイン領域と同時に形成される拡散層や、ＭＯＳトランジスタのゲートとなるポリシリコン層を使用するか、さらに容量素子を形成する２層ポリシリコン電極のいずれかを使用して形成されることが多い。しかしながら、上述のように、ＭＯＳトランジスタの速度向上や省面積化の要請からゲート電極やソース・ドレイン拡散層は低抵抗化されるために、抵抗素子に所望の抵抗値をもたせようとすると抵抗素子の面積が増大してしまい、結果として半導体装置全体の省面積化ができないという問題が生じてしまう。
【０００５】
以上のような問題を回避するために、従来、次の様な方法が提案されている。例えばＵＳＰ−４，９４９，１５３によれば、サリサイドプロセスにおけるシリサイド化を行なう際に、低抵抗化したくない領域に絶縁膜を予め形成しておくことで、低抵抗の層を形成しながら比較的高抵抗の層を形成することが可能となる。以下、上記文献に記載されるｎチャネルＭＯＳトランジスタ及び抵抗素子の製造工程について、図１０（ａ）〜（ｇ）を参照しながら説明する。
【０００６】
まず、図１０（ａ）に示す工程において、シリコン基板に形成されたｐウエル２１内に例えばトレンチ分離法により素子分離２２を形成する。引き続き、例えばパイロ酸化によりシリコン酸化膜からなる第１の絶縁膜２３を形成した後、例えばＣＶＤ法により抵抗素子となるポリシリコン膜を堆積する。その後、ポリシリコン膜中に砒素イオンを注入し、さらに活性化熱処理を行う。しかる後、所望のレジスト膜（図示せず）を形成し、このレジスト膜をマスクとしてドライエッチングを行ない、ポリシリコン膜をパターニングして第１の導電膜２４を形成する。
【０００７】
次に、図１０（ｂ）に示すように、ウエットエッチングにより第１の絶縁膜２３を除去した後、ゲート酸化膜２５ａを形成する。このとき、第１の導電膜２４の上面及び側面にも酸化膜からなる第２の絶縁膜２５ｂが形成されるが、単結晶シリコンよりもポリシリコンの方が酸化されやすいので、第２の絶縁膜２５ｂの厚みはゲート酸化膜２５ａよりも厚い。さらに、例えばＣＶＤ法によりポリシリコン膜からなるゲート電極となる第２の導電膜２６を堆積する。その後、第２の導電膜２６中に砒素イオンを注入する。
【０００８】
さらに、図１０（ｃ）に示すように、所望の第１のレジスト膜２７をマスクとして、ドライエッチング法により第２の導電膜２６をパターニングしてゲート電極２６ａを形成する。
【０００９】
さらに、図１０（ｄ）に示すように、ｐウエル２１内に不純物イオンを注入してｎ型ＬＤＤ層（Lightly Doped Drain ）となるｎ型低濃度拡散層２９を形成した後、例えばＣＶＤ法により、サイドウオール絶縁膜となるシリコン酸化膜２８を堆積する。このシリコン酸化膜２８は、ＭＯＳトランジスタのサイドウオールになると共に、後の工程でシリサイド化する際の保護膜となる。ここで、シリコン酸化膜２８の上、かつ第１の導電膜２４のうち抵抗素子の主な部分となる高抵抗領域の上方に第２のレジスト膜３５を形成する。
【００１０】
さらに、図１０（ｅ）に示すように、第２のレジスト膜３５をマスクとして、異方性ドライエッチングを行ない、シリコン酸化膜２８を除去する。このとき、ＭＯＳトランジスタのゲート電極２６ａの側面上や抵抗素子となる第１の導電膜２４の側面上にシリコン酸化膜２８が残されてサイドウォール絶縁膜２８ａが形成される。また、シリコン酸化膜２８はレジスト膜３５がマスクとなっていた領域にも残置され、抵抗上絶縁膜２８ｂとなる。さらに、ｐウエル２１内に不純物イオンを注入してソース・ドレイン領域となるｎ型高濃度拡散層３０を形成し、不純物を活性化するために熱処理を加える。
【００１１】
次に、図１０（ｆ）に示すように、例えばチタン等の高融点金属を堆積し、急速加熱熱処理を行なうことにより、シリコン酸化膜に覆われていないかつシリコンで構成される領域，つまりゲート電極２６ａとｎ型高濃度拡散層３０と第１の導電膜２４の表面が露出していた領域に、シリコンとチタンとの反応物からなるシリサイド膜３１を形成する。その後、チタン膜のうちシリサイド膜３１が形成されていない未反応部分はウエットエッチングによって除去される。
【００１２】
さらに、図１０（ｇ）に示すように、基板上に、層間絶縁膜３２、ＣＷコンタクト３３、金属配線層３４を逐次形成して、低抵抗化されたゲート及びソース・ドレインを有するｎチャネルＭＯＳトランジスタと高抵抗領域で形成された抵抗素子が混載した半導体装置を形成する。
【００１３】
上記の例では、導電膜として第１の導電膜２４と第２の導電膜２６の２層ポリシリコン膜を使用したが、抵抗素子となる第１の導電膜２４を、ＭＯＳトランジスタのゲートとなる第２の導電膜２６で形成することも可能である。ただし、今後、アナログ回路に必要な容量素子として、より容量値の高いものが要求されてきており、導電膜として２層用いて、その２層間の絶縁膜を容量として使用する容量素子（２ＰＳ容量素子）の方が好ましい。
【００１４】
次に、抵抗素子の平面形状に関する従来技術について、図１１（ａ），（ｂ）を参照しながら説明する。
【００１５】
図１１（ａ）に示すように、一般的な抵抗素子の平面形状は、小さな占有面積で高い抵抗値を実現するために、導電膜を複数回折り返したつずら折り状の形状となっている。すなわち、両端のコンタクト形成領域３６ａの間に、直線部３６ｂと曲り部であるフリンジ部３６ｃとが交互に存在する形状となっている。しかし、このようなフリンジ部３６ｃが存在する場合、このフリンジ部３６ｃの形状バラツキによる抵抗のバラツキや広がり抵抗が存在する。そのため、この抵抗素子に所定の抵抗値をもたせようとしても、抵抗素子の精度が低下してしまう。
【００１６】
そこで、このような問題を解決するために、図１１（ｂ）に示すように、抵抗素子３６を互いに平行なかつ分離された複数の直線部３６ｂにより構成し、各直線部３６ｂの両端部にそれぞれ上方の金属配線層３４に接続されるＣＷコンタクト３３を形成し、相隣接する直線部の端部同士を２つのＣＷコンタクト層３３及び金属配線層３４を介して接続して全体として１つの抵抗素子を構成する方法が採られることもある。このように構成することにより、抵抗素子中の曲り部分をなくし、抵抗値の変動を回避することを図っているのである。
【００１７】
【発明が解決しようとする課題】
しかしながら、上記従来の抵抗素子の製造方法や構造においては、以下のような問題があった。
【００１８】
上記図１０（ａ）〜（ｇ）に示す製造方法では、第１の導電膜２４を構成するポリシリコン膜中にシリサイド化されない高抵抗の領域を作るために、リソグラフィー工程を追加する必要があり、製造工程数が増大してしまう。
【００１９】
また、図１１（ｂ）に示す抵抗素子の構造においても、ＣＷコンタクト３３の抵抗が全体の抵抗値のバラツキの要因となり、抵抗素子の精度が低下してしまう。また、各直線部３６ｂの両端部にＣＷコンタクト３３に接続されるマージンを持った領域を設ける必要があるので、抵抗素子全体が占める面積が増大する。
【００２０】
本発明の第１の目的は、トランジスタと受動素子とを混載してなる半導体装置又はその製造方法において、製造工程数の増加によるコストの増加や占有面積の増大を招くことなく、特性の良好な受動素子を搭載することにある。
【００２１】
また、本発明の第２の目的は、直線部と曲り部とを有する抵抗素子を搭載した半導体装置において、曲り部における抵抗値のバラツキをなくす手段を講ずることにより、精度の高い抵抗素子を得ることにある。
【００２２】
【課題を解決するための手段】
本発明の第１の半導体装置は、半導体基板上の一部に形成され第1のコンタクト形成領域を有する第１の導電性部材と、上記半導体基板の上に上記第１の導電性部材と平行に配列され第２のコンタクト形成領域を有する導電性のダミー部材と、上記第１の導電性部材の上記第１のコンタクト形成領域及び上記ダミー部材の上記第２のコンタクト形成領域を除く領域を覆う第２の導電性部材と、上記第１の導電性部材及び上記ダミー部材と上記第２の導電性部材との間に介設された絶縁膜と、上記第１の導電性部材の上記第１のコンタクト形成領域と上記ダミー部材の上記第２のコンタクト形成領域と上記第２の導電性部材との表面に接して形成された低抵抗層とを備え、上記第１の導電性部材，第２の導電性部材及び絶縁膜により、インダクタ，抵抗素子及び容量素子のうち少なくともいずれか１つを選択して機能させることができるように構成されている。
【００２３】
この構成により、第１の導電性部材の単位長さ当たりの抵抗値を高く維持しながら、第１の導電性部材のコンタクト形成領域と第２の導電性部材とを抵抗化することが可能となる。そして、第１の導電性部材のみを機能させたときには所望の抵抗値を有するインダクタ又は抵抗素子となり、一方、第１の導電性部材，絶縁膜及び第２の導電性部材を機能させたときには、第１の導電性部材を下部電極，絶縁膜を容量絶縁膜，第２の導電性部材を上部電極とする容量素子が得られる。すなわち、半導体装置内に、ある部位には容量素子を他の部位には抵抗素子又はインダクタをさらに他の部位には抵抗素子及び容量素子を設けるというように、インダクタ，抵抗素子，容量素子を任意に選択して搭載することが可能となる。特に、容量素子と抵抗素子又はインダクタとが平面から見て同じ箇所にオーバーラップして設けられているので、占有面積が極めて小さく維持される。
【００２４】
上記半導体基板上に形成されたゲート電極と、上記ゲート電極の両側方に位置する上記半導体基板内に不純物を導入してなるソース・ドレイン領域とを有するＭＯＳトランジスタをさらに備え、上記ゲート電極及びソース・ドレイン領域のうち少なくとも上記ゲート電極の表面に接して上記第１の導電性部材上の低抵抗層と同じ材料からなる低抵抗層を形成することにより、さらに低抵抗のゲート電極を有するＭＯＳトランジスタあるいは低抵抗のゲート電極及びソース・ドレイン領域を有するＭＯＳトランジスタと、抵抗素子，インダクタ，容量素子とが同じ基板上に搭載されるので、極めて応用性の高い半導体装置が得られることになる。
【００２６】
上記第１の導電性部材及び上記ダミー部材を上記半導体基板の上に形成された第１のポリシリコン膜により構成し、上記第２の導電性部材を上記第１のポリシリコン膜の上方に形成された第２のポリシリコン膜により構成することにより、２層ポリシリコンプロセスにより半導体装置が形成され、容量素子がＭＩＭ構造となるので、容量特性の電圧依存性がほとんどない容量素子が得られる。また、抵抗素子もポリシリコンにより構成されるので、半導体基板により抵抗素子を構成する場合よりも抵抗値の調整が容易かつ正確になる。
【００２７】
上記低抵抗層を金属シリサイド膜で構成することにより、ポリサイドプロセスあるいはサリサイドプロセスを利用して、抵抗特性のよいトランジスタ及び受動素子を形成することができる。
【００２８】
ただし、上記低抵抗層を上記第１の導電性部材及び上記第２の導電性部材の上に選択的に堆積された低抵抗の金属膜で構成してもよい。
【００３０】
上記ダミー部材は、上記第２のコンタクト形成領域を介して所定の電位に設定されていることが好ましい。
【００４０】
本発明の第１の半導体装置の製造方法は、少なくとも受動素子形成領域を有する半導体基板上に第１の導電性部材と、上記第１の導電性部材の外方に上記第１の導電性部材と同じ材料で構成され上記第１の導電性部材と平行に配列されたダミー部材を形成する第１の工程と、少なくとも上記第１の導電性部材及び上記ダミー部材の上に絶縁膜を形成する第２の工程と、少なくとも上記絶縁膜を覆うように導電膜を堆積する第３の工程と、上記導電膜をパターニングして、上記第１の導電性部材の少なくとも第１のコンタクト形成領域及び上記ダミー部材の少なくとも第２のコンタクト形成領域を除く領域のみを覆う第２の導電性部材を形成する第４の工程と、上記第１の導電性部材及び上記ダミー部材の露出している表面及び上記第２の導電性部材の表面の上に低抵抗層を形成する第５の工程とを備え、上記受動素子形成領域において、上記第１の導電性部材，第２の導電性部材及び絶縁膜により、インダクタ，抵抗素子及び容量素子のうち少なくともいずれか１つを形成する方法である。
【００４１】
この方法により、第１の導電性部材の単位長さ当たりの抵抗値を下げることなく、コンタクト形成領域における抵抗値のみが低減される。したがって、占有面積の増大を招くことなく少ない工程数で所望の抵抗特性を有する抵抗素子やインダクタが形成される。また、インダクタ，抵抗素子及び容量素子を任意に選択して形成できるので、各種の受動素子を搭載した半導体装置に共通して使用できるアナログプロセスが得られることになる。
【００４２】
上記半導体基板上にはさらに能動素子形成領域に設け、上記第２の工程では、上記絶縁膜を上記能動素子形成領域における上記半導体基板の上にも形成し、上記第３の工程では、上記導電膜を上記能動素子形成領域における上記絶縁膜の上にも堆積し、上記第４の工程では、上記能動素子形成領域において上記導電膜及び上記絶縁膜からゲート絶縁膜及びゲート電極を形成するように上記導電膜及び絶縁膜をパターニングし、上記第５の工程では、上記低抵抗層を上記能動素子形成領域の少なくとも上記ゲート電極の表面上にも形成することにより、能動素子と各種の受動素子とを搭載した半導体装置を形成し得るデジタルプロセスとアナログプロセスとを共通化した製造工程を提供することができる。
【００４３】
上記第１の工程の前に、上記半導体基板上に上記能動素子形成領域を取り囲む素子分離を形成する工程をさらに備え、上記第１の工程では、上記素子分離上に第１のポリシリコン膜を堆積した後上記第１のポリシリコン膜をパターニングすることにより、上記第１の導電性部材及びダミー部材を形成し、上記第２の工程では、上記能動素子形成領域における上記半導体基板の表面及び上記受動素子形成領域における上記第１の導電性部材及び上記ダミー部材の表面を酸化することにより上記絶縁膜を形成し、上記第３の工程では、上記導電膜として第２のポリシリコン膜を形成することにより、ＭＯＳトランジスタを搭載した半導体装置を形成するためのデジタルプロセスとして一般的に使用される２層ポリシリコンプロセスと共通のプロセスによって、精度の高い容量素子や抵抗値の調整幅の広い抵抗素子又はインダクタを形成することが可能になる。
【００４５】
上記第５の工程では、少なくとも上記第２の導電性部材の表面と上記ゲート電極の表面との上にリフラクトリ金属を堆積した後熱処理をして、上記低抵抗層となる上記リフラクトリ金属のシリサイド膜を形成することにより、ＭＯＳトランジスタの形成に用いられるポリサイドプロセス又はサリサイドプロセスを利用して、抵抗値の小さい能動素子と受動素子を形成することが可能になる。
【００４６】
上記第５の工程では、少なくとも上記第２の導電性部材の表面と上記ゲート電極の表面との上に上記低抵抗層となる低抵抗の金属膜を選択的に堆積するようにしてもよい。
【００５６】
【発明の実施の形態】
（第１の実施形態）
まず、ｎチャネルＭＯＳトランジスタと抵抗素子とを混載した半導体装置の構造及びその製造方法に係る第１の実施形態について説明する。図１（ａ）〜（ｇ）及び図２（ａ）〜（ｃ）は、それぞれ第１の実施形態１に係る半導体装置の製造工程を示す断面図及び平面図である。
【００５７】
まず、図１（ａ）に示す工程において、シリコン基板に形成されたｐウエル１内に例えばトレンチ分離法により素子分離２を形成する。引き続き、例えばパイロ酸化により２０ｎｍの厚みを有するシリコン酸化膜からなる第１の絶縁膜３を形成した後、例えばＣＶＤ法により厚み２００ｎｍのポリシリコン膜からなる第１の導電膜４を堆積する。その後、例えば６Ｅ１５ｃｍ-2，３０ｋeVの条件で第１の導電膜４中に砒素イオンを注入し、さらに、例えば９００℃，３０分の条件で第１の導電膜４の活性化熱処理を行う。
【００５８】
次に、図１（ｂ）に示す工程で、第１の導電膜４の上に所望の領域を開口したレジスト膜（図示せず）を形成し、このレジスト膜をマスクとしてドライエッチングを行ない、第１の導電膜４をパターニングして素子分離２の上に抵抗体膜４ａを形成する。
【００５９】
このとき、平面状態では、図２（ａ）に示す構造となっている。
【００６０】
さらに、図１（ｃ）に示すように、ウエットエッチングにより第１の絶縁膜３を除去したあと、厚みが１０ｎｍ程度のゲート酸化膜５ａを形成する。このとき、抵抗体膜４ａの上面及び側面にも酸化膜からなる第２の絶縁膜５ｂが形成されるが、単結晶シリコンよりもポリシリコンの方が酸化されやすいので、第２の絶縁膜５ｂの厚みは２０ｎｍ程度とゲート酸化膜５ａよりも厚い。さらに、例えばＣＶＤ法により、厚みが３００ｎｍ程度のポリシリコン膜からなる第２の導電膜６を堆積する。その後、例えば６Ｅ１５ｃｍ-2、３０ｋeVの条件で第２の導電膜６中に砒素イオンを注入する。
【００６１】
次に、図１（ｄ）に示す工程では、所望の開口部を有するレジスト膜Ｒｍ１を第２の導電膜６の上に形成し、このレジスト膜Ｒｍ１をマスクとするドライエッチングにより第２の導電膜６をパターニングして、ゲート電極６ａと容量素子の上部電極膜６ｂとを形成する。
【００６２】
このとき、平面状態では図２（ｂ）に示す構造となっている。すなわち、第２の導電膜６からパターニングされるゲート電極６ａはｐウエル１の中央を横断して両側の素子分離２にまで跨っている。また、第２の導電膜６からパターニングされる容量素子の上部電極膜６ｂは、抵抗体膜４ａの両端部を除く部分を完全に覆っている。そして、抵抗体膜４ａの両端部は露出されており、この部分がコンタクト形成領域４a1となっている。
【００６３】
次に、図１（ｅ）に示す工程では、ｐウエル２１内に不純物イオンを注入してｎ型ＬＤＤ層（Lightly Doped Drain ）となるｎ型低濃度拡散層９を形成した後、例えばＣＶＤ法により、サイドウオール絶縁膜となるシリコン酸化膜を１５０ｎｍ程度の厚みで堆積した後、異方性ドライエッチングを行なって、シリコン酸化膜をエッチバックし、ゲート電極６ａ，抵抗体膜４及び上部電極膜６ｂの側面上にシリコン酸化膜を残してサイドウォール８を形成する。
【００６４】
さらに、上方から高濃度の不純物イオンを注入して、ソース・ドレインとなるｎ型高濃度拡散層１０を形成し、不純物を活性化するために、例えば８５０℃，１００分間の熱処理を行なう。
【００６５】
次に、図１（ｆ）に示す工程では、例えばチタン等のリフラクトリ金属をスパッタリング法により５０ｎｍ程度の厚みで堆積し、急速加熱熱処理を７００℃，１分間の条件で行なう。この熱処理により、シリコン酸化膜に覆われていないかつシリコンで構成される領域，つまりゲート電極６ａとｎ型高濃度拡散層１０と抵抗体膜４ａ内の表面が露出しているコンタクト形成領域４a1と上部電極膜６ｂとの表面付近の部分がシリサイド化されて、シリコンとチタンとの反応物からなるシリサイド膜１１ａ〜１１ｄがそれぞれ形成される。その後、チタン膜のうちシリサイド膜が形成されていない未反応部分はウエットエッチングによって除去される。
【００６６】
さらに、図１（ｇ）に示すように、基板上に、層間絶縁膜１２と、金属配線層１４と、ゲート電極−金属配線層間のＣＷコンタクト１３ａと、ｎ型高濃度拡散層−金属配線層間のＣＷコンタクト１３ｂと、抵抗体膜−金属配線層間のＣＷコンタクト１３ｃとを形成する。ただし、図１（ｇ）は、後述する図２（ｃ）に示すIg−Ig線における断面図である。ＣＷコンタクト１３ｃは、抵抗体膜４ａの両端のコンタクト形成領域４a1の上に形成される。ただし、容量素子を機能させる場合には、上部電極膜−金属配線層間にもＣＷコンタクトが形成される。このようにして、低抵抗化されたゲート電極及びソース・ドレイン領域を有するｎチャネルＭＯＳトランジスタと高抵抗の抵抗素子と容量素子とが混載した半導体装置を形成する。
【００６７】
そのとき、金属配線層１４を形成する前の平面構造は、図２（ｃ）に示す構造となっている。
【００６８】
本実施形態における半導体装置の構造によると、抵抗体膜４ａのコンタクト形成領域４a1の上に形成されたＣＷコンタクトを金属配線層１４に接続することで、抵抗体膜４ａを抵抗素子として機能させることができる。その場合、抵抗体膜４ａのうちコンタクト形成領域４a1を除く部分は、シリサイド化を行なう工程では上部電極膜６ｂによって完全に覆われてるので、シリサイド化されることはない。したがって、サリサイドプロセスを利用してゲートやソース・ドレインの低抵抗化を図りつつ、抵抗体膜４ａにより構成される抵抗素子の抵抗を高く維持することができ、抵抗素子に必要な面積を低減できる。
【００６９】
また、抵抗体膜４ａの少なくとも１つの箇所と上部電極膜６ｂとをＣＷコンタクトを介して金属配線層に接続することにより、抵抗体膜４ａを容量素子の下部電極とし、第２の絶縁膜５ｂを容量絶縁膜とし、上部電極膜６ｂを上部電極とする容量素子を機能させることができる。その場合、この容量素子は、いわゆるＭＩＭ構造となっているので、容量特性の電圧依存性を生じることもなく、良好な電気的特性を発揮することができる。
【００７０】
なお、容量素子として使用しない箇所は、本実施形態のごとく、上部電極膜６ｂを金属配線層に接続しなければよいだけである。
【００７１】
すなわち、本実施形態では、上記図１０（ａ）〜（ｇ）に示す従来の半導体装置の製造工程に比べ、工程数は変わらない。すなわち、同じ工程数で、ＭＩＭ構造の容量素子をも形成できる。この容量素子や抵抗素子を機能させるのは、ＣＷコンタクトや金属配線層のパターンによって自由に選択し得る。したがって、このようなレイアウトにすることで、容量素子を搭載した半導体装置を形成するための２層ポリシリコンプロセスを利用しながら、低抵抗化されたゲート及びソース・ドレインを有するｎチャネルＭＯＳトランジスタと高抵抗領域で形成された抵抗素子と容量素子とを混載した半導体装置が得られる。
【００７２】
（第２の実施形態）
次に、ｎチャネルトランジスタと折り返し部を有する抵抗素子とを混載した半導体装置の構造及びその製造方法に係る第２の実施形態について説明する。図３（ａ）〜（ｃ）は本実施形態における半導体装置の製造工程を示す平面図であって、上記第１の実施形態における図２（ａ）〜（ｃ）に示す工程と対応する工程を示している。各工程における半導体装置の断面形状は、上記図１（ａ）〜（ｇ）に示す形状と同じである。
【００７３】
図３（ａ）に示すように、素子分離２の上に抵抗体膜４ａを形成した状態では、抵抗体膜４ａは高い抵抗値を実現するために、途中で折り返されていて、両端のコンタクト形成領域４a1と、合計５箇所の直線部Ａa2と、曲り部である合計４か所のフリンジ部４a3とを有するつずら折り状の長い膜となっている。
【００７４】
次に、図３（ｂ）に示すように、絶縁膜５及び第２の導電膜６を形成した後、これをパターニングして、ゲート電極６ａ及びゲート酸化膜５ａと、上部電極膜６ｂ及び上部電極膜−抵抗体膜４ａ間に介在する第２の絶縁膜５ｂとをパターニングする。このように、ゲート電極６ａと上部電極膜６ｂとを形成した状態では、上部電極膜６ｂは、抵抗体膜４ａの各直線部４a2及び各直線部間の基板表面をすべて覆い、抵抗体膜４ａのフリンジ部４a3及び両端のコンタクト形成領域４a1付近を露出させている。言い換えると、第２の導電膜６は抵抗体膜４ａにオーバーラップしている。
【００７５】
さらに、図３（ｃ）に示すように、シリサイド化が終了した段階では、ゲート電極６ａと、ｎ型高濃度拡散層１０と、抵抗体膜４ａのフリンジ部４a3及び両端のコンタクト形成領域４a1と、上部電極膜６ｂとの表面付近の部分がシリサイド化されて、シリコンとチタンとの反応物からなるシリサイド膜１１ａ〜１１ｄがそれぞれ形成される。一方、抵抗体膜４ａのうち上部電極膜６ｂによって覆われた部分はシリサイド化されることなく、高い抵抗値を有している。さらに、層間絶縁膜と、金属配線層と、ゲート電極−金属配線層間のＣＷコンタクト１３ａと、ｎ型高濃度拡散層−金属配線層間のＣＷコンタクト１３ｂと、抵抗体膜−金属配線層間のＣＷコンタクト１３ｃとが形成される。ＣＷコンタクト１３ｃは抵抗体膜４ａの低抵抗化された両端部の上に形成される。ただし、容量素子を機能させる場合には、上部電極膜−金属配線層間にもＣＷコンタクトが形成される。なお、図３（ｃ）は金属配線層を形成する前の状態を示し、同図には金属配線層は示されていないが、金属配線層は図１（ｇ）に示すのとほぼ同様に形成される。
【００７６】
このようなレイアウトにすることで、上記第１の実施形態と同様に、２層ポリシリコンプロセスを利用しながら、低抵抗化されたゲート及びソース・ドレインを有するｎチャネルＭＯＳトランジスタと高抵抗領域で形成された抵抗素子と容量素子とを混載した半導体装置が得られる。
【００７７】
さらに、本実施形態においては、抵抗体膜４ａ中の直線部４a2はシリサイド化されずに高い抵抗値を確保できる。一方、抵抗体膜４ａ中のフリンジ部４a3がシリサイド化されて低抵抗となっている。したがって、フリンジ部４a3における形状のバラツキや広がり抵抗の影響は極め小さくなり、フリンジ部４a3における抵抗値の変動に起因する抵抗素子全体の抵抗値のバラツキを抑制して、抵抗特性の精度を向上させることができる。かつ、上記従来の技術における図１１（ｂ）に示すようなＣＷコンタクトを抵抗素子の一部とする構造のように、抵抗素子の占有面積の増大やＣＷコンタクトの抵抗値のバラツキに起因する抵抗素子全体の抵抗値のバラツキが生じることもない。
【００７８】
また、本実施形態では上部電極膜６ｂを形成したが、上部電極膜６ｂを形成することなく単に第２の絶縁膜５ｂだけをシリサイド化工程における反応防止膜として使用するようにしてもよい。このような構成であっても、抵抗素子の占有面積の増大等を招くことなく、フリンジ部における形状のバラツキや広がり抵抗の影響を抑制して抵抗素子の抵抗特性の精度を向上させることができる。
【００７９】
（第３の実施形態）
次に、ｎチャネルトランジスタと折り返し部を有する抵抗素子と容量素子とを混載した半導体装置の構造及びその製造方法に係る第３の実施形態について説明する。図４（ａ）〜（ｃ）は本実施形態における半導体装置の製造工程を示す平面図であって、上記第１の実施形態における図１（ａ）〜（ｇ）に示す工程とは異なるが、図１（ａ）〜（ｇ）に示す工程からの類推は容易である。
【００８０】
上記第１，第２実施形態では、抵抗素子をポリシリコン膜で構成し容量素子をＭＩＭ構造としたが、本実施形態では、抵抗素子を半導体基板内の不純物拡散層で構成し容量素子を半導体基板と絶縁膜とその上の導電体とからなるＭＩＳ構造としている。
【００８１】
図４（ａ）に示すように、半導体基板内のｐウエル１に例えばトレンチ分離法により素子分離２を形成する際に、トランジスタ形成領域１ａとは別に素子分離２で囲まれる抵抗素子形成領域１ｂを設けておく。この抵抗素子形成領域１ｂは抵抗素子であると共に容量素子を構成する下部電極としても機能し得るものであり、その形状は上記第２の実施形態における抵抗体膜４ａの形状と同じである。すなわち、両端のコンタクト形成領域１b1と、合計５箇所の直線部１b2と、曲り部である合計４か所のフリンジ部１b3を有している。
【００８２】
図４（ｂ）に示す工程では、ゲート電極６ａと上部電極膜６ｂとを形成する。この上部電極膜６ｂは、抵抗素子形成領域１ｂの直線部１b2と基板表面とを覆い、フリンジ部１b3及び両端のコンタクト形成領域１b1とは露出させている。
【００８３】
図示は省略するが、図４（ｃ）に示す工程の前に、以下の工程を行なう。
【００８４】
まず、ｎ型低濃度拡散層を形成したあと、シリコン酸化膜を堆積し、さらにこれをエッチバックしてゲート電極６ａ及び上部電極膜６ｂの側面上にサイドウオール８を形成する。続いて、ソース・ドレインとなるｎ型高濃度拡散層（図示せず）を形成し、例えば８５０℃，１００分間の熱処理により不純物を活性化する。さらに、例えばチタン等のリフラクトリ金属をスパッタリング法により５０ｎｍ程度の厚みで堆積し、急速加熱熱処理を７００℃，１分間の条件で行なう。この熱処理により、シリコン酸化膜に覆われていないかつシリコンで構成される領域，つまりゲート電極６ａとｎ型高濃度拡散層と抵抗素子形成領域１ｂの表面が露出している領域と上部電極膜６ｂとの表面付近の部分がシリサイド化されて、シリコンとチタンとの反応物からなるシリサイド膜１１ａ〜１１ｄがそれぞれ形成される。その後，チタン膜のうちシリサイド膜が形成されていない未反応部分はウエットエッチングによって除去される。さらに、層間絶縁膜と、金属配線層と、ゲート電極−金属配線層間のＣＷコンタクト１３ａと、ｎ型高濃度拡散層−金属配線層間のＣＷコンタクト１３ｂと、抵抗体膜−金属配線層間のＣＷコンタクト１３ｃとを形成する。ＣＷコンタクト１３ｂは、抵抗素子の低抵抗化された両端のコンタクト形成領域１b1の上に形成される。なお、図４（ｃ）は金属配線層を形成する前の状態を示し、同図には金属配線層は示されていないが、金属配線層は図１（ｇ）とほぼ同様に形成される。
【００８５】
本実施形態では、抵抗素子形成領域１ｂ中のフリンジ部１b3が低抵抗化されるので、上記第２の実施形態と基本的に同じ効果，つまりフリンジ部１b3の存在に起因する抵抗値のバラツキを抑制して、抵抗特性の向上を図ることができる。特に、本実施形態では、２層のポリシリコン膜が不要であり、単層のポリシリコン膜を使用しながら、ゲートやソース・ドレインの低抵抗化と抵抗素子の占有面積の低減とを同時に実現でき、製造コストの低減を図ることができる利点がある。
【００８６】
（第４の実施形態）
次に、ｎチャネルトランジスタと折り返し部を有する抵抗素子と容量素子とを混載した半導体装置の構造及びその製造方法に係る第４の実施形態について説明する。図５（ａ）〜（ｅ）及び図６（ａ）〜（ｃ）は、それぞれ本実施形態における半導体装置の製造工程を示す断面図及び平面図である。
【００８７】
まず、図５（ａ）に示す工程において、シリコン基板に形成されたｐウエル１内に例えばトレンチ分離法により素子分離２を形成する。引き続き、例えばパイロ酸化により２０ｎｍの厚みを有するシリコン酸化膜からなる第１の絶縁膜３を形成した後、例えばＣＶＤ法により厚み２００ｎｍのポリシリコン膜からなる第１の導電膜４を堆積する。その後、例えば６Ｅ１５ｃｍ-2，３０ｋeVの条件で第１の導電膜４中に砒素イオンを注入し、さらに、例えば９００℃，３０分の条件で第１の導電膜４の活性化熱処理を行う。次に、第１の導電膜４の上に所望の領域を開口したレジスト膜（図示せず）を形成し、このレジスト膜をマスクとしてドライエッチングを行ない、第１の導電膜４をパターニングして素子分離２の上に抵抗体膜４ａを形成する。
【００８８】
このとき、平面状態では、図６（ａ）に示す構造となっている。すなわち、上記第２の実施形態における図３（ａ）と同じ平面形状であって、抵抗体膜４ａは、両端のコンタクト形成領域４a1と、合計５箇所の直線部４a2と、合計４箇所のフリンジ部４a3とを有している。
【００８９】
さらに、図５（ｂ）に示すように、ウエットエッチングにより第１の絶縁膜３を除去したあと、厚みが１０ｎｍ程度のゲート酸化膜５ａを形成する。このとき、抵抗体膜４ａの上面及び側面にも酸化膜からなる第２の絶縁膜５ｂが形成されるが、単結晶シリコンよりもポリシリコンの方が酸化されやすいので、第２の絶縁膜５ｂの厚みは２０ｎｍ程度とゲート酸化膜５ａよりも厚い。さらに、例えばＣＶＤ法により、厚みが３００ｎｍ程度のポリシリコン膜からなる第２の導電膜６を堆積する。その後、例えば６Ｅ１５ｃｍ-2、３０ｋeVの条件で第２の導電膜６中に砒素イオンを注入する。次に、所望の開口部を有するレジスト膜Ｒｍ２を第２の導電膜６の上に形成し、このレジスト膜Ｒｍ２をマスクとするドライエッチングにより第２の導電膜６をパターニングして、ゲート電極６ａと容量素子の上部電極膜６ｂとを形成する。
【００９０】
このとき、平面状態では図６（ｂ）に示す構造となっている。すなわち、第２の導電膜６からパターニングされるゲート電極６ａはｐウエル１の中央を横断して両側の素子分離２にまで跨っている。また、第２の導電膜６からパターニングされる容量素子の上部電極膜６ｂは、抵抗体膜４ａの直線部４a2のみを覆い、コンタクト形成領域４a1フリンジ部４a3を露出させている。さらに、上部電極６ｂは、抵抗体膜４ａの各直線部４a2のうち２箇所の最外方の直線部よりも外方にはみでた接続領域６b1，６b2を有している。
【００９１】
次に、図５（ｃ）に示す工程では、ｐウエル２１内に不純物イオンを注入してｎ型ＬＤＤ層（Lightly Doped Drain ）となるｎ型低濃度拡散層９を形成する。その後、例えばＣＶＤ法により、サイドウオール絶縁膜となるシリコン酸化膜を１５０ｎｍ程度の厚みで堆積し異方性ドライエッチングを行なって、シリコン酸化膜をエッチバックし、ゲート電極６ａ，抵抗体膜４及び上部電極膜６ｂの側面上にシリコン酸化膜を残してサイドウォール８を形成する。さらに、上方から高濃度の不純物イオンを注入して、ソース・ドレインとなるｎ型高濃度拡散層１０を形成し、不純物を活性化するために、例えば８５０℃，１００分間の熱処理を行なう。
【００９２】
次に、図５（ｄ）に示す工程では、例えばチタン等のリフラクトリ金属をスパッタリング法により５０ｎｍ程度の厚みで堆積し、急速加熱熱処理を７００℃，１分間の条件で行なう。この熱処理により、シリコン酸化膜に覆われていないかつシリコンで構成される領域，つまりゲート電極６ａとｎ型高濃度拡散層１０と抵抗体膜４ａの表面が露出している領域と上部電極膜６ｂとの表面付近の部分がシリサイド化されて、シリコンとチタンとの反応物からなるシリサイド膜１１ａ〜１１ｄがそれぞれ形成される。その後、チタン膜のうちシリサイド膜が形成されていない未反応部分はウエットエッチングによって除去される。
【００９３】
さらに、図５（ｅ）に示すように、基板上に、層間絶縁膜１２と、金属配線層１４と、ゲート電極−金属配線層間のＣＷコンタクト１３ａと、ｎ型高濃度拡散層−金属配線層間のＣＷコンタクト１３ｂと、抵抗体膜−金属配線層間のＣＷコンタクト１３ｃと、上部電極膜−金属配線層間のＣＷコンタクト１３ｄとを形成して、低抵抗化されたゲート電極及びソース・ドレイン領域を有するｎチャネルＭＯＳトランジスタと高抵抗の抵抗素子と容量素子とが混載した半導体装置を形成する。そのとき、金属配線層１４を形成する前の平面構造は、図６（ｃ）に示す構造となっている。
【００９４】
すなわち、本実施形態の特徴は、上記上部電極膜６ｂのうち抵抗体膜４ａ上からはみでた上下２つの接続領域６b1，６b2に、各々５つのＣＷコンタクト１３ｄが形成されている点である。ただし、図５（ｅ）は図６（ｃ）に示すVe−Ve線における断面図であるので、図５（ｅ）には、代表的に１つのＣＷコンタクト１３ｄしか表示していない。
【００９５】
このような構成にすることで、上記第３の実施形態と同様の効果を発揮することができる。
【００９６】
しかも、本実施形態では、上部電極膜６ｂのうち抵抗体膜４ａの形成領域の外方となる上下の接続領域６b1，６b2内の相対向する各５箇所にＣＷコンタクト１３ｄが形成されている。このような構成を採ることにより得られる特殊な効果について、以下に説明する。
【００９７】
図７（ａ），（ｂ）は、本実施形態により形成される抵抗素子と容量素子とで構成される階段型の信号遅延回路の構造を説明するための等価回路図である。すなわち、抵抗素子の両端のＣＷコンタクト１３ｃをそれぞれ入力端子Ｔin，出力端子Ｔout とし、ＣＷコンタクト１３ｄに接続される金属配線層１４を接地に接続した場合、上下の接続領域６b1，６b2間の各部分抵抗Ｒ１に対して、接地との間に容量Ｃと抵抗Ｒ２とが並列に接続されている構造となる。ただし、各部の容量Ｃや抵抗Ｒ１，Ｒ２は必ずしも同じである必要はない。このような構成により、接続領域６b1，ＲcoにおけるＣＷコンタクト１３ｄの形成位置や形成数を適宜変えることによって遅延特性を調整することができ、かつ容量素子の上部電極が低抵抗化されていることにより、容量Ｃと直列に接続される抵抗成分Ｒ２を低減できるため、信号遅延回路中の信号の減衰を抑制することができる。
【００９８】
（第５の実施形態）
次に、ｎチャネルトランジスタと抵抗素子と容量素子に加えて、抵抗素子と容量素子のダミーパターンを設けた半導体装置の構造及びその製造方法に係る第５の実施形態について説明する。図８（ａ），（ｂ）は、本実施形態における半導体装置の製造工程を示す平面図である。
【００９９】
本実施形態における製造工程のうち断面構造に関する手順は、上記第４の実施形態における図５（ａ）〜（ｅ）に示す手順とほぼ同様であるので図示及び説明を省略する。
【０１００】
ただし、本実施形態では、図８（ａ）に示すように、第１の導電膜４をパターニングして抵抗体膜４ａを形成する際に、直線状の抵抗体膜４ａの両側に抵抗体膜４ａに平行なダミーパターンとなる側方抵抗体膜４ｂ，４ｃを形成しておく。そして、第２の絶縁膜（図示せず）を形成した後、第２の導電膜６をパターニングする際には、上部電極膜６ｂが、抵抗体膜４ａの両体を除く部分と、各側方抵抗体膜４ｂ，４ｃのそれぞれ一方の端部を除く部分とを覆い、さらに上下にはみでた接続領域６b1，６b2を有するように形成しておく。なお、トランジスタ形成領域においては、ゲート酸化膜やゲート電極６ａを形成する。
【０１０１】
そして、図８（ｂ）に示す工程の前に、ｎ型低濃度拡散層，サイドウォール８，ｎ型高濃度拡散層を形成する。
【０１０２】
図８（ｂ）に示す工程では、ゲート電極６ａとｎ型高濃度拡散層１０と抵抗体膜４ａと側方抵抗体膜４ｂ，４ｃの表面が露出している領域と上部電極膜６ｂとの表面付近の部分をシリサイド化して、シリコンとチタンとの反応物からなるシリサイド膜１１ａ〜１１ｆをそれぞれ形成する。さらに、基板上に、層間絶縁膜と、金属配線層と、ゲート電極−金属配線層間のＣＷコンタクト１３ａと、ｎ型高濃度拡散層−金属配線層間のＣＷコンタクト１３ｂと、抵抗体膜−金属配線層間のＣＷコンタクト１３ｃと、上部電極膜−金属配線層間のＣＷコンタクト１３ｄと、各側方抵抗体膜−金属配線層間のＣＷコンタクト１３ｅ，１３ｆとを形成する。
【０１０３】
本実施形態では、抵抗体膜４ａの両側にダミーの側方抵抗体膜４ｂ，４ｃを形成することで、ライン＆スペースパターン内に抵抗体膜４ａが形成される。すなわち、ライン＆スペースパターンの中央部（抵抗体膜４ａ）において、フォトリソグラフィー工程におけるパターニング精度が特に高くなることが知られており、このような構造にすることで、抵抗体膜４ａの抵抗値を高精度に調整することができる。
【０１０４】
さらに、本実施形態では、各側方抵抗体膜４ｂ，４ｃの一端をＣＷコンタクト１３ｅ，１３ｆ及び金属配線層を介して所定の電圧を供給する端子に接続しておくことができる。例えば接地に接続しておくことができる。
【０１０５】
このように、ダミーの側方抵抗体膜４ｂ，４ｃを低抵抗のコンタクトを介して所定の電位に固定しておくことで、電気的に浮いた側方抵抗体膜の存在に起因すると特性の変動を確実に防止することができる利点がある。
【０１０６】
なお、側方抵抗体膜４ｂ，４ｃを下部電極とし、その上の第２の絶縁膜を容量絶縁膜とし、その上の上部電極膜６ｂを上部電極とする容量素子を機能させることもできる。
【０１０７】
（第６の実施形態）
次に、ｎチャネルトランジスタと抵抗素子と渦巻状の抵抗素子からなるインダクタと容量素子とを設けた半導体装置の構造及びその製造方法に係る第６の実施形態について説明する。図９（ａ），（ｂ）は、本実施形態における半導体装置の製造工程を示す平面図である。
【０１０８】
本実施形態における製造工程のうち断面構造に関する手順は、上記第４の実施形態における図５（ａ）〜（ｅ）に示す手順とほぼ同様であるので図示及び説明を省略する。
【０１０９】
本実施形態では、第４の実施形態に示すトランジスタ，抵抗素子及び容量素子を形成すると共に、半導体基板上の別の部位に図９（ａ），（ｂ）に示す構造を有するインダクタを形成する。
【０１１０】
図９（ａ）に示すように、第１の導電膜４をパターニングする工程で、矩形渦巻状の抵抗体膜４ａを形成する。すなわち、中央部の１点から出発した１つの線状の膜が矩形を描き、かつ矩形の各辺が順次その長さを拡大させながら外方に延び、外方の１点で止まり、その結果、両端のコンタクト形成領域４a1と、渦巻状矩形の各辺を構成する直線部４a2と、渦巻状矩形の角部を構成する曲り部４a3とからなる抵抗体膜４ａが形成される。
【０１１１】
そして、第２の絶縁膜（図示せず）を形成した後、第２の導電膜６をパターニングする際には、上部電極膜６ｂを、抵抗体膜４ａの中央及び外方の端部のコンタクト形成領域４a1と、曲り部４a3とを露出させ、同じ辺に属する各直線部４a2及びその間の基板上を覆う４つの部分により構成する。そして、この各部分には、最外方の直線部４a2の外方にはみでた接続領域６b1〜６b4がそれぞれ設けられている。
【０１１２】
図９（ｂ）に示すように、シリサイド化工程では、抵抗体膜４ａの表面が露出している領域と上部電極膜６ｂとの表面付近の部分をシリサイド化して、シリコンとチタンとの反応物からなるシリサイド膜１１ｃ，１１ｄをそれぞれ形成する。さらに、層間絶縁膜、金属配線層及び金属配線層を形成する工程では、インダクタの抵抗体膜−金属配線層間のＣＷコンタクト１３ｃと、インダクタ領域の上部電極膜−金属配線層間のＣＷコンタクト１３ｄとを形成する。
【０１１３】
本実施形態では、上記第４の実施形態と同様の効果に加え、ＬＣＲ回路を構成し得る利点がある。
【０１１４】
なお、本実施形態に係るインダクタを抵抗素子として使用することも可能であり、そのときにも、上記第４の実施形態と同様の効果を発揮し得る。特に、抵抗素子を第４の実施形態のようなつずら折り状ではなく本実施形態のような渦巻状の構造とすることにより、抵抗素子の占有面積の提言を図ることができる利点がある。
【０１１５】
（その他の実施形態）
上記各実施形態では、ゲート電極，ソース・ドレイン領域等の低抵抗化の手段としてサリサイドプロセスを利用した例を説明したが、本発明はかかる実施形態に限定されるものではない。例えば選択的ＣＶＤ法を用いたタングステン膜の堆積によるタングステン張り付け技術等，他の低抵抗化技術を適用しても、同様の効果を発揮できることはいうまでもない。
【０１１６】
また、ＭＯＳトランジスタ側では、ゲート電極のみをシリサイド等によって低抵抗化するいわゆるポリサイドプロセスを用いてもよい。
【０１１７】
上記各実施形態では、抵抗体膜４ａをシリコン基板またはポリシリコン膜で構成したが、アモルファスシリコン膜で構成してもよい。また、抵抗体膜を必ずしも半導体膜で構成する必要はなく、比較的高抵抗の金属膜を用いながら、コンタクト形成領域や曲り部の表面のみにタングステン張り付け層を形成するような構成も可能である。
【０１１８】
なお、抵抗体膜４ａにおけるコンタクト形成領域を確保する場所は、上記各実施形態のごとく両端部に限定されるものではなく、特に容量素子のみを機能させるようなものでは、中央付近にコンタクト形成領域を設けてもよい。
【０１１９】
また、上記第２，第４及び第６の実施形態においても、上記第５の実施形態のような抵抗体膜のダミーパターンを最外方の直線部の外側に形成することにより、最外方の直線部の形状精度を向上させることができ、抵抗素子の抵抗値を向上させることができる。
【０１２０】
【発明の効果】
本発明の第１の半導体装置によれば、第１の導電性部材と、第１の導電性部材のコンタクト領域を除く領域を覆う第２の導電性部材と、第１，第２の導電性部材の間に介設される絶縁膜とを設け、第１の導電性部材のコンタクト形成領域と第２の導電性部材の表面のみに低抵抗層を形成し、各導電性部材と絶縁膜とにより、インダクタ，抵抗素子，容量素子を任意に選択して機能させるようの構成したので、抵抗素子等の単位長さ当たりの抵抗値を低下させることなくコンタクト形成領域の低抵抗化を図りながら、共通のプロセスによって形成される各種の受動素子を搭載可能な半導体装置の提供を図ることができる。
【０１２２】
本発明の第１の半導体装置の製造方法によれば、受動素子を搭載した半導体装置の製造方法として、第１の導電性部材のコンタクト形成領域を除く領域の上に絶縁膜と第２の導電性部材とを形成した後、第１の導電性部材のコンタクト形成領域と第２の導電性部材の表面とを低抵抗化するようにしたので、上記第１の半導体装置を実現するための製造方法の提供を図ることができる。
【図面の簡単な説明】
【図１】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図２】第１の実施形態に係る半導体装置の製造工程を示す平面図である。
【図３】第２の実施形態に係る半導体装置の製造工程を示す平面図である。
【図４】第３の実施形態に係る半導体装置の製造工程を示す平面図である。
【図５】第４の実施形態に係る半導体装置の製造工程を示す断面図である。
【図６】第４の実施形態に係る半導体装置の製造工程を示す平面図である。
【図７】第４の実施形態に係る半導体装置の抵抗体膜，容量絶縁膜及び上部電極膜で構成される信号遅延回路の等価電気回路図及びその説明図である。
【図８】第５の実施形態に係る半導体装置の製造工程を示す平面図である。
【図９】第６の実施形態に係る半導体装置の製造工程を示す平面図である。
【図１０】従来のトランジスタと抵抗素子とを混載した半導体装置の製造工程を示す断面図である。
【図１１】従来のつずら折り状の抵抗素子の製造工程を示す平面図である。
【符号の説明】
１    ｐウエル
２    素子分離
３    第１の絶縁膜
４    第１の導電膜
４ａ  抵抗体膜
５ａ  ゲート酸化膜
５ｂ  第２の絶縁膜
６    第２の導電膜
６ａ  ゲート電極
６ｂ  抵抗体膜
９    ｎ型低濃度拡散層
１０  ｎ型高濃度拡散層
１１  シリサイド膜
１３  ＣＷコンタクト
Ｒｍ  レジスト膜
Ｒco  接続領域
【図１】
0003719618.tif 000002
【図２】
0003719618.tif 000003
【図３】
0003719618.tif 000004
【図４】
0003719618.tif 000005
【図５】
0003719618.tif 000006
【図６】
0003719618.tif 000007
【図７】
0003719618.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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