(57)【特許請求の範囲】
【請求項１】
複数の端子を有し、レジスタに設定した値に応じて前記端子の電位を所定電位に引寄せるか否かを制御し、また入力した端子選択信号に基づいて前記複数の端子から一端子を選択することを可能になした半導体回路において、前記端子選択信号により選択された端子の電位を所定電位に引寄せることを禁止すべくなしたことを特徴とする半導体回路。
【請求項２】
デジタル信号又はアナログ信号を選択的に与えうる複数の端子を有し、レジスタに設定した値に応じて前記端子の電位を所定電位に引寄せるか否かを制御し、また入力した端子選択信号に基づいて前記複数の端子から一端子を選択することを可能になした半導体回路において、前記端子選択信号により選択された端子の電位を所定電位に引寄せることを禁止すべくなしたことを特徴とする半導体回路。
【請求項３】
デジタル信号又はアナログ信号を選択的に与えうる複数の端子と、前記端子及び所定電位と接続し、前記端子の電位を所定電位に引寄せるか否かを制御する複数のトランジスタと、該トランジスタのオン／オフを制御する情報を記憶する制御レジスタと、前記端子と夫々接続してある複数のアナログスイッチと、該アナログスイッチを通過したアナログの入力信号をＡ／Ｄ変換するＡ／Ｄ変換器と、前記複数のアナログスイッチから、信号を通過させるアナログスイッチを選択する端子選択信号を記憶するスイッチ選択レジスタとを有する半導体回路において、前記スイッチ選択レジスタの値により選択されたアナログスイッチと接続してある端子と接続されたトランジスタを前記制御レジスタの値に関係なくオフにする論理を有する論理回路を備えることを特徴とする半導体回路。
【請求項４】
デジタル信号又はアナログ信号を選択的に与えうる複数の端子と、前記端子及び所定電位と接続し、前記端子の電位を所定電位に引寄せるか否かを制御する複数のトランジスタと、該トランジスタのオン／オフを制御する情報を記憶する制御レジスタと、前記端子と夫々接続してある複数のアナログスイッチと、該アナログスイッチを通過したアナログの入力信号をＡ／Ｄ変換するＡ／Ｄ変換器と、前記複数のアナログスイッチから、信号を通過させるアナログスイッチを選択する端子選択信号を記憶するスイッチ選択レジスタとを有する半導体回路において、選択されたアナログスイッチと接続してある端子へ与えられる信号を所定電位へ引寄せるか否かを示す情報を記憶する信号種別レジスタと、該信号種別レジスタの値がアナログ信号を表す場合は前記スイッチ選択レジスタの値により選択されたアナログスイッチと接続してある端子のトランジスタを前記制御レジスタの値に関係なくオフにする論理を有する論理回路を備えることを特徴とする半導体回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は端子のプルアップ又はプルダウンを行うか否かを制御する半導体回路、特に端子にアナログ信号及びデジタル信号を受入れうる半導体回路に関する。
【０００２】
【従来の技術】
半導体回路は製造コスト、実装基板の集積度向上のために小さいことが望ましい。半導体回路の入力端子数はその回路規模に直接的に関係するので、A/D 変換器を有する半導体回路において一般に入力端子はアナログ信号及びデジタル信号の両方の入力に兼用される。この様な半導体回路において入力端子をデジタル信号の入力に使用する場合、入力端子のプルアップを行うか否かを選択制御すべくなしてある。即ち前記入力端子へ与えられる信号がＮチャネルトランジスタによって駆動されている場合にはプルアップを行い、CMOSトランジスタによって駆動されている場合にはプルアップを行わない。またアナログ信号の入力に使用する場合には、その入力端子をプルアップすると信号を正常に受取ることができないのでプルアップは行わない。これらは入力端子毎に用意した全てのプルアップトランジスタを１ビットのレジスタの値によって一斉にオン／オフ制御すべくなし、前記レジスタに値“Ｈ”／“Ｌ”を設定することにより実現している。
【０００３】
図３は従来のプルアップを行う半導体回路の要部ブロック図である。
図において301,311,312 は入力端子である。入力端子301 はＰチャネルのプルアップトランジスタ302 を介して電源ＶC と連なる。また入力端子301 はＰチャネル及びＮチャネルのトランジスタを並列してなる公知のアナログスイッチ303 を介してA/D 変換器304 と連なり、さらにバッファアンプ305 とも接続されている。アナログスイッチ303 はそのＰチャネル及びＮチャネルのトランジスタのゲートにそれぞれ“Ｌ”及び“Ｈ”レベルが与えられたときに導通する。バッファアンプ305 はその入力信号を増幅し、これをこの半導体回路の図示しない処理部へ与える。入力端子311,312 においても前述と同様の回路を設けてある。半導体回路の外部から設定することが可能な３ビットのスイッチ選択レジスタ306 が設けてあって、その各ビットは入力端子301,311,312 と接続された夫々のアナログスイッチ303,303,303 のトランジスタのゲートと接続されている。
【０００４】
スイッチ選択レジスタ306 は各ビットの“Ｈ”によってそのビットと接続したアナログスイッチを導通制御するものであって、その値はアナログ信号を入力する端子を選択すべくいずれか１つのビットを“Ｈ”、他のビットを“Ｌ”にしてある。
【０００５】
さらに、半導体回路の外部から設定することが可能な１ビットのプルアップ制御レジスタ307 が設けられており、このプルアップ制御レジスタ307 はインバータ309 の入力端子と接続されている。インバータ309 の出力端子はプルアップトランジスタ302,302,302 の夫々のゲートと接続されている。
【０００６】
前述の半導体回路にアナログ信号を入力する場合には、予めプルアップ制御レジスタ307 に“Ｌ”を設定してプルアップトランジスタ302 をオフにしておき、信号を通過させるべきアナログスイッチ303 に対応するスイッチ選択レジスタ306 のビット値を“Ｈ”にすることによりアナログ信号を入力すべき入力端子を選択してその入力端子から入力される入力信号をA/D 変換器304 に受取る。
【０００７】
また、デジタル信号を入力する場合には、その信号を駆動するトランジスタがＮチャネルトランジスタ又はCMOSトランジスタのいずれであるかに応じてプルアップ制御レジスタ307 の値を“Ｈ”又は“Ｌ”の夫々に設定してプルアップを行うか否かを選択する。プルアップ制御レジスタ307 の値が“Ｈ”である場合は入力端子301,311,312 をプルアップして、その入力信号はそれぞれのバッファアンプ305 により増幅されて図示しない処理部へ与えられる。“Ｌ”である場合は入力端子のプルアップを行わず、その入力信号はそのままバッファアンプ305 により増幅されて図示しない処理部へ与えられる。
前述の如く、全てのプルアップトランジスタのオン／オフ制御に１ビットのレジスタを割当てることにより、全ての入力端子のプルアップを行うか否かを一括して制御するのである。
【０００８】
【発明が解決しようとする課題】
さて、アナログ信号の入力に必要な端子は１つであるので、アナログ信号と同時に他の端子からデジタル信号を入力することができる。前述の従来の半導体回路において、CMOSトランジスタにより駆動されるデジタル信号はアナログ信号と同じく入力端子のプルアップを行わないのでアナログ信号と同時に入力することが可能である。しかしＮチャネルトランジスタにより駆動されるデジタル信号は入力端子のプルアップを行う必要があるのでアナログ信号と同時に入力することはできない。
【０００９】
これを解決するためには、１つのプルアップトランジスタにつき１つのレジスタを割当てることにより、入力端子毎にプルアップを行うか否かを制御することが考えられる。しかしこの場合、入力端子の数に相応するビット数のレジスタを用意することになり、回路規模の増大を招き、回路構成上好ましくない。
本発明は斯かる事情に鑑みてなされたものであって、アナログ信号を入力する端子のプルアップトランジスタをオフに固定することにより前記端子からプルアップ又はプルダウンを必要としないアナログ信号及びCMOSトランジスタにより駆動される信号を入力し、同時に他の端子からプルアップ又はプルダウンを必要とするＮチャネルトランジスタ又はＰチャネルトランジスタにより駆動される信号を入力する半導体回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
第１発明に係る半導体回路は、複数の端子を有し、レジスタに設定した値に応じて前記端子の電位を所定電位に引寄せるか否かを制御し、また入力した端子選択信号に基づいて前記複数の端子から一端子を選択することを可能になした半導体回路において、前記端子選択信号により選択された端子の電位を所定電位に引寄せることを禁止すべくなしたことを特徴とする。
【００１１】
第２発明に係る半導体回路は、デジタル信号又はアナログ信号を選択的に与えうる複数の端子を有し、レジスタに設定した値に応じて前記端子の電位を所定電位に引寄せるか否かを制御し、また入力した端子選択信号に基づいて前記複数の端子から一端子を選択することを可能になした半導体回路において、前記端子選択信号により選択された端子の電位を所定電位に引寄せることを禁止すべくなしたことを特徴とする。
【００１２】
第１, 第２発明の半導体回路は選択した端子の電位を所定電位に引寄せることを禁止することによりアナログ信号及びデジタル信号を同時に入力する。
【００１３】
第３発明に係る半導体回路は、デジタル信号又はアナログ信号を選択的に与えうる複数の端子と、前記端子及び所定電位と接続し、前記端子の電位を所定電位に引寄せるか否かを制御する複数のトランジスタと、該トランジスタのオン／オフを制御する情報を記憶する制御レジスタと、前記端子と夫々接続してある複数のアナログスイッチと、該アナログスイッチを通過したアナログの入力信号をＡ／Ｄ変換するＡ／Ｄ変換器と、前記複数のアナログスイッチから、信号を通過させるアナログスイッチを選択する端子選択信号を記憶するスイッチ選択レジスタとを有する半導体回路において、前記スイッチ選択レジスタの値により選択されたアナログスイッチと接続してある端子と接続されたトランジスタを前記制御レジスタの値に関係なくオフにする論理を有する論理回路を備えることを特徴とする。
【００１４】
この半導体回路は、選択した端子の電位を所定電位へ引寄せることを禁止することにより、前記端子からアナログ信号を入力し、同時に他の端子からデジタル信号を入力する。
【００１５】
第４発明に係る半導体回路は、デジタル信号又はアナログ信号を選択的に与えうる複数の端子と、前記端子及び所定電位と接続し、前記端子の電位を所定電位に引寄せるか否かを制御する複数のトランジスタと、該トランジスタのオン／オフを制御する情報を記憶する制御レジスタと、前記端子と夫々接続してある複数のアナログスイッチと、該アナログスイッチを通過したアナログの入力信号をＡ／Ｄ変換するＡ／Ｄ変換器と、前記複数のアナログスイッチから、信号を通過させるアナログスイッチを選択する端子選択信号を記憶するスイッチ選択レジスタとを有する半導体回路において、選択されたアナログスイッチと接続してある端子へ与えられる信号を所定電位へ引寄せるか否かを示す情報を記憶する信号種別レジスタと、該信号種別レジスタの値がアナログ信号を表す場合は前記スイッチ選択レジスタの値により選択されたアナログスイッチと接続してある端子のトランジスタを前記制御レジスタの値に関係なくオフにする論理を有する論理回路を備えることを特徴とする。
【００１６】
この半導体回路は、選択した端子の所定電位への引寄せを他の端子とは独立して制御することにより、アナログ信号及びデジタル信号を同時に入力するだけでなく、全ての端子から同時にデジタル信号を入力する。
【００１７】
【発明の実施の形態】
実施の形態１.
図１は、本発明に係るアナログ信号及びデジタル信号を入力する半導体回路の要部ブロック図である。
図において101,111,112 は入力端子である。入力端子101 はＰチャネルのプルアップトランジスタ102 を介して電源ＶC と連なる。また入力端子101 はＰチャネル及びＮチャネルのトランジスタを並列接続してなる公知のアナログスイッチ103 を介してA/D 変換器104 と連なり、さらにバッファアンプ105 とも接続されている。アナログスイッチ103 はそのＰチャネル及びＮチャネルのトランジスタのゲートにそれぞれ“Ｌ”及び“Ｈ”レベルが与えられたときに導通する。バッファアンプ105 はその入力信号を増幅し、これをこの半導体回路の図示しないデジタル信号の処理部へ与える。入力端子111,112 においても前述したところと同様の回路を設けてある。
【００１８】
半導体回路の外部からその値を設定することが可能な３ビットのスイッチ選択レジスタ106 が設けてあって、その各ビットは入力端子101,111,112 と接続されたそれぞれのアナログスイッチ103,103,103 のＮチャネルトランジスタのゲートと接続してある。また前記各ビットはインバータ108 を介してアナログスイッチ103 それぞれのＰチャネルトランジスタのゲートに連なる。
またこの半導体回路の外部からその値を設定することが可能な１ビットのプルアップ制御レジスタ107 が設けられており、このプルアップ制御レジスタ107 はNAND回路109,109,109 それぞれの一の入力端子と接続されている。NAND回路109,109,109 の他の入力端子はそれぞれに対応するインバータ108,108,108 の出力端子と接続されており、NAND回路109,109,109 の出力端子はそれぞれに対応するプルアップトランジスタ102,102,102 のゲートと接続されている。
【００１９】
前述の半導体回路においてスイッチ選択レジスタ106 の値は入力端子毎に対応付けたビットの“Ｈ”によって入力端子を規定するものであって、アナログ信号を入力する端子に対応するビットが“Ｈ”で他のビットは“Ｌ”である。またプルアップ制御レジスタ107 の値はプルアップトランジスタ102 のオン及びオフの制御をそれぞれ“Ｈ”及び“Ｌ”によって規定する。
【００２０】
入力端子101 からアナログ信号を入力し、入力端子111,112 からデジタル信号を入力する場合、スイッチ選択レジスタ106 の３ビットのうち入力端子101 のアナログスイッチ103 に対応するビットのみ“Ｈ”にし、他のビットは“Ｌ”にしておく。これにより入力端子101 のアナログスイッチ103 だけが導通される。またインバータ108 の入力信号“Ｈ”は反転されて“Ｌ”になり、これはNAND回路109 の一の入力端子へ与えられる。従ってNAND回路109 の出力信号はその他の入力端子へ与えられる信号に関係なく“Ｈ”になり、入力端子101 のプルアップトランジスタ102 は常にオフ状態に保持される。これにより入力端子101 はプルアップされず、その入力信号はアナログスイッチ103 を介してA/D 変換器104 へ与えられる。
【００２１】
一方、入力端子111,112 のアナログスイッチ103,103 のそれぞれに対応するスイッチ選択レジスタ106 のビット値はいずれも“Ｌ”であるので、アナログスイッチ103,103 は導通しない。またインバータ108,108 の入力信号が“Ｌ”であり、NAND回路109,109 の一の入力端子へは“Ｈ”が与えられるのでNAND海路109,109 の出力信号はプルアップ制御レジスタ107 の値が“Ｈ”である場合は“Ｌ”となり、プルアップ制御レジスタ107 の値が“Ｌ”である場合は“Ｈ”となる。従って、入力端子111,112 それぞれのプルアップトランジスタ102,102 はプルアップ制御レジスタ107 の値が“Ｈ”であるときにオン状態になり、入力端子111,112 はプルアップされてその入力信号はそれぞれのバッファアンプ105 により増幅されて図示しないデジタル信号の処理部へ与えられる。
【００２２】
また、プルアップ制御レジスタ107 のビット値が“Ｌ”であるときにプルアップトランジスタ102,102 はオフ状態になって入力端子111,112 はプルアップされず、その入力信号はそれぞれのバッファアンプ105 により増幅されて図示しないデジタル信号の処理部へ与えられる。
即ち、アナログ信号及びデジタル信号を同時に入力する場合はアナログ信号を入力する入力端子に対応するスイッチ選択レジスタ106 のビットを“Ｈ”にすることにより、プルアップ制御レジスタ107 の値に関係なく、その入力端子のプルアップを禁止される。
【００２３】
そしてこのときスイッチ選択レジスタ106 の他のビットは“Ｌ”になっているので、その各ビットに対応する入力端子のプルアップを行うか否かはプルアップ制御レジスタ107 の値に応じて選択制御される。従ってアナログ信号及びデジタル信号を同時に入力し、さらにデジタル信号を入力する端子のプルアップを行うか否かを制御できるのである。
【００２４】
なお、実施の形態として入力端子のプルアップを行う半導体回路について述べてきたが、入力端子をプルダウントランジスタを介して接地電位と連ね、このプルダウントランジスタのオン／オフ制御により前記入力端子のプルダウンを行うか否かを制御してＰチャネルトランジスタによって駆動される信号を入力する半導体回路においても前述と同様に実施することが可能であることはいうまでもない。
【００２５】
実施の形態２.
図１の半導体回路においてスイッチ選択レジスタ106 の値はスイッチを択一選択すべくいずれか１つのビットを必ず“Ｈ”にし、他のビットは“Ｌ”にしてある。そしてスイッチ選択レジスタ106 の“Ｈ”であるビットに対応する入力端子のプルアップを禁止すべくなしてある。従ってスイッチ選択レジスタ106 の“Ｈ”のビットに対応する入力端子からCMOSトランジスタにより駆動されるデジタル信号又はアナログ信号を入力する場合には問題は生じないが、Ｎチャネルトランジスタにより駆動されるデジタル信号を入力する場合にこの端子のプルアップができないという問題がある。
【００２６】
図２は図１の半導体回路にこのスイッチ選択レジスタ106 のビット値“Ｈ”に対応する入力端子へ与えられる信号がデジタル信号又はアナログ信号であるかを示す１ビットのレジスタを新たに設けることにより、前記入力端子のプルアップに対応させ、前記入力端子からアナログ信号又はCMOSトランジスタにより駆動されるデジタル信号並びにＮチャネルトランジスタにより駆動されるデジタル信号を入力することを可能にした半導体回路の要部ブロック図である。
【００２７】
図において201,211,212 は入力端子である。入力端子201 はＰチャネルのプルアップトランジスタ102 を介して電源ＶC と連なる。また入力端子201 はＰチャネル及びＮチャネルのトランジスタを並列接続してなる公知のアナログスイッチ103 を介してA/D 変換器104 と連なり、さらにバッファアンプ105 とも接続されている。アナログスイッチ103 はそのＰチャネル及びＮチャネルのトランジスタのゲートにそれぞれ“Ｌ”及び“Ｈ”レベルが与えられたときに導通する。バッファアンプ105 はその入力信号を増幅し、これをこの半導体回路の図示しないデジタル信号の処理部へ与える。
【００２８】
入力端子211,212 においても前述したところと同様の回路を設けてある。半導体回路の外部からその値を設定することが可能な１ビットの信号種別レジスタ215 が設けてあって、これはNAND回路216,216,216 それぞれの一の入力端子と接続されている。同様に半導体回路の外部からその値を設定することが可能な３ビットのスイッチ選択レジスタ106 が設けてあって、その各ビットは入力端子201,211,212 のそれぞれと連なるNAND回路216,216,216 の他の入力端子と接続されている。NAND回路216 それぞれの出力端子はNAND回路217,217,217 の一の入力端子と接続されている。半導体回路の外部からその値を設定することが可能な１ビットのプルアップ制御レジスタ107 が設けてあって、これはNAND回路217 それぞれの他の入力端子と接続されている。NAND回路217 それぞれの出力端子はプルアップトランジスタ102,102,102 のゲートと接続されている。
【００２９】
さらに、スイッチ選択レジスタ106 の前記各ビットはアナログスイッチ103,103,103 のＮチャネルトランジスタのゲートと接続してある。また、スイッチ選択レジスタ106 の前記各ビットはインバータ108 を介してアナログスイッチ103 のＰチャネルトランジスタのゲートに連なる。
【００３０】
前述の半導体回路において、図１と同様のスイッチ選択レジスタ106 の値は入力端子毎に対応付けたビットの“Ｈ”によって入力端子を規定するものであって、アナログ信号を入力する端子に対応するビットが“Ｈ”で他のビットは“Ｌ”である。
また図１と同様のプルアップ制御レジスタ107 の値はプルアップトランジスタ102 のオン及びオフ制御をそれぞれ“Ｈ”及び“Ｌ”によって規定する。
【００３１】
また、信号種別レジスタ215 はスイッチ選択レジスタ106 の値によって選択された入力端子をプルアップするか否かを規定する値を設定するものであって、“Ｈ”でプルアップしないことを規定し、“Ｌ”でプルアップ制御レジスタ107 の値に応じてプルアップを行うか否かを選択することを規定する。
【００３２】
入力端子201 からアナログ信号を入力し、入力端子211,212 からデジタル信号を入力する場合、スイッチ選択レジスタ106 の３ビットのうち入力端子201 のアナログスイッチ103 に対応するビットのみ“Ｈ”にし、他のビットは“Ｌ”にしておく。また、信号種別レジスタ215 には“Ｈ”を設定しておく。これにより入力端子201 のアナログスイッチ103 だけが導通され、また入力端子201 に連なるNAND回路216 の出力信号“Ｌ”がNAND回路217 の一の入力端子へ与えられる。従ってNAND回路217 の出力信号は他の入力端子へ与えられる信号に関係なく“Ｈ”になり、入力端子201 のプルアップトランジスタ102 は常にオフ状態に保持される。これにより入力端子201 はプルアップされず、その入力信号はアナログスイッチ103 を介してA/D 変換器104 へ与えられる。
【００３３】
一方、入力端子211,212 のアナログスイッチ103,103 のそれぞれに対応するスイッチ選択レジスタ106 のビット値はいずれも“Ｌ”であるのでアナログスイッチ103,103 は導通しない。また、NAND回路216,216 の一の入力端子に与えられているスイッチ選択レジスタ106 の値が“Ｌ”であるのでその出力信号は他の入力端子へ与えられる信号に関係なく“Ｈ”になり、これがNAND回路217,217 の一の入力端子へ与えられる。
【００３４】
従って、プルアップ制御レジスタ107 の値が“Ｈ”である場合にNAND回路217,217 の出力信号は“Ｌ”となってプルアップトランジスタ102,102 はオン状態になる。またプルアップ制御レジスタ107 の値が“Ｌ”である場合にNAND回路217,217 の出力信号は“Ｈ”となってプルアップトランジスタ102,102 はオフ状態になる。
【００３５】
即ちＮチャネルトランジスタにより駆動されるデジタル信号を入力するときはプルアップ制御レジスタ107 に“Ｈ”を設定しておくことによって入力端子211,212 はプルアップされてその入力信号は、それぞれのバッファアンプ105 により増幅されて、図示しないデジタル信号の処理部へ与えられる。
また、CMOSトランジスタにより駆動されるデジタル信号を入力するときはプルアップ制御レジスタ107 に“Ｌ”を設定しておくことによって入力端子211,212 はプルアップされず、その入力信号はそれぞれのバッファアンプ105 により増幅されて図示しないデジタル信号の処理部へ与えられる。
【００３６】
さて、前述の半導体回路において全ての入力端子をプルアップする場合には信号種別レジスタ215 に“Ｌ”、プルアップ制御レジスタ107 に“Ｈ”を設定しておく。これにより入力端子201,211,212 のそれぞれに連なるNAND回路216,216,216 の一の入力端子へ“Ｌ”が与えられ、NAND回路216 それぞれの出力信号は他の入力端子へ与えられる信号に関係なく“Ｈ”になる。従ってNAND回路217 それぞれの２つの入力端子にはいずれにも“Ｈ”が与えられ、NAND回路217 それぞれの出力信号は“Ｌ”となるのでプルアップトランジスタ102,102,102 はオン状態になり、入力端子201,211 及び212 はプルアップされてその入力信号はバッファアンプ105 により増幅されて図示しないデジタル信号の処理部へ与えられる。
【００３７】
また、信号種別レジスタ215 に“Ｌ”、プルアップ制御レジスタ107 に“Ｌ”を設定することによって、NAND回路217 それぞれの出力信号は“Ｈ”となるのでプルアップトランジスタ102,102,102 はオフ状態になり、入力端子201,211 及び212 はプルアップされず、その入力信号はバッファアンプ105 により増幅されて図示しないデジタル信号の処理部へ与えられる。即ち、信号種別レジスタ215 の値を“Ｌ”にすることによりスイッチ選択レジスタ106 によるプルアップの禁止制御を無効にし、プルアップ制御レジスタ107 の値に応じて全ての入力端子のプルアップを行うか否かを一括して制御するのである。
【００３８】
なお、実施の形態として入力端子のプルアップを行う半導体回路について述べてきたが、入力端子をプルダウントランジスタを介して接地電位と連ね、このプルダウントランジスタのオン／オフ制御により前記入力端子のプルダウンを行うか否かを制御してＰチャネルトランジスタによって駆動される信号を入力する半導体回路においても前述と同様に実施することが可能であることはいうまでもない。
【００３９】
【発明の効果】
以上のように、本発明によればデジタル信号を入力するために端子を所定電位に引寄せることを指定したとき、端子選択信号により選択された端子を前記所定電位に引寄せることを禁止することによって前記端子をアナログ信号又はCMOSトランジスタにより駆動されるデジタル信号の入力に使用することが可能な半導体回路を提供することができる。
【００４０】
また全ての端子のプルアップ又はプルダウンを行うことを指定したとき、端子選択信号により選択された端子のプルアップ又はプルダウンを禁止することによって、前記端子からアナログ信号又はCMOSトランジスタにより駆動されるデジタル信号を入力し、同時に他の端子からＮチャネルトランジスタ又はＰチャネルトランジスタにより駆動されるデジタル信号を入力することができる半導体回路を提供することができる。
【００４１】
更にまた図１の半導体回路において端子選択信号により選択された端子のプルアップ又はプルダウンを行うか否かを選択制御することによって前記端子からアナログ信号又はCMOSトランジスタにより駆動されるデジタル信号な並びにＮチャネルトランジスタ又はＰチャネルトランジスタにより駆動されるデジタル信号を入力することが可能な半導体回路を提供することができる。
【図面の簡単な説明】
【図１】  本発明に係る半導体回路の要部ブロック図である。
【図２】  本発明に係る半導体回路の要部ブロック図である。
【図３】  従来の半導体回路の要部ブロック図である。
【符号の説明】
101,111,112,201,211,212 入力端子、102 プルアップトランジスタ、103 アナログスイッチ、105 バッファアンプ、106 スイッチ選択レジスタ、107 プルアップ制御レジスタ、108 インバータ、109,216,217 NAND回路、215 信号種別レジスタ。
【図１】
0003637428.tif 000002
【図２】
0003637428.tif 000003
【図３】
0003637428.tif 000004