(57)【特許請求の範囲】
【請求項１】
第１の入力端子と第２の入力端子に同一電圧が印加されることでリセットされた後、前記第１の入力端子と前記第２の入力端子に印加される電圧の比較結果を出力する比較回路部と、
入力信号とリセット電圧が供給され、該入力信号とリセット電圧の差分増幅電圧を前記第１の入力端子に供給する差分増幅手段と、前記差分増幅手段の入出力ラインを短絡状態とすることができる短絡手段とを備えている差分増幅回路部と、
基準電圧とリセット電圧を選択的に前記比較回路部の第２の入力端子に供給することができる切換手段とを備え、
リセット動作時は前記差分増幅回路部の短絡手段を短絡状態とし、且つ前記切換手段がリセット電圧を選択することで前記比較回路部の第１の入力端子及び第２の入力端子にリセット電圧が供給され、比較動作時には前記短絡手段を開放すると共に、前記切換手段を切換えて、前記比較回路の第１及び第２の入力端子に入力信号と基準電圧が供給されるようにしたことを特徴とする比較器。
【請求項２】
第１の入力端子と第２の入力端子に同一電圧が印加されることでリセットされた後、前記第１の入力端子と前記第２の入力端子に印加される電圧の比較結果を出力する複数の比較回路部と、
入力信号とリセット電圧が供給され、該入力信号とリセット電圧の差分増幅電圧を前記第１の入力端子に供給する差分増幅手段と、前記差分増幅手段の入出力ラインを短絡状態とすることができる短絡手段とを備えている差分増幅回路部と、
基準電圧とリセット電圧を選択的に前記比較回路部の第２の入力端子に供給することができる複数の切換手段とを備え、
リセット動作時は前記差分増幅回路部の短絡手段を短絡状態とし、且つ前記切換手段がリセット電圧を選択することで前記複数の比較回路部の第１の入力端子及び第２の入力端子にリセット電圧が供給され、比較動作時には前記短絡手段を開放すると共に、前記切換手段を切換えて、前記比較回路の第１及び第２の入力端子に入力信号と基準電圧が供給されるようにしたことを特徴とするＡ／Ｄコンバータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は比較器及びこの比較器を使用したＡ／Ｄコンバータに関わり、特にＭＯＳプロセスで構成する場合に好適なものである。
【０００２】
【従来の技術】
まず従来から使用されているＡ／Ｄコンバータについて述べる。
図２は従来の一般的な並列比較方式によるｎビットのＡ／Ｄコンバータのブロック図の一例を示したものである。
この図に示す並列比較方式によるＡ／Ｄコンバータ１００は、抵抗ラダー回路１０１、比較器群１０２及びデコーダ回路１０３によって構成されており、例えば入力されるアナログ電圧ＶINをｎビットのデジタルデータとして出力することができるｎビットの分解能を持つＡ／Ｄコンバータである。
【０００３】
この図において、抵抗ラダー回路１０１は入力される基準電圧Ｖref を２n 等分に分割して、比較器群１０２に出力する。
比較器群１０２は、２n −１個の反転アンプからなる比較器Ｄが並列に接続されて構成されており、各比較器Ｄには入力アナログ電圧ＶINと抵抗ラダー回路１０１で分割された各比較器Ｄの基準電圧とがそれぞれ入力されている。そして各比較器Ｄにおいて、入力アナログ電圧ＶINと各比較器Ｄの基準電圧とを比較してデコーダ回路１０３に比較信号を出力する。
デコーダ回路１０３は、比較器群１０２の各比較器Ｄから出力される比較信号を自然２進コード等に変換して所定のｎビットのデジタル信号として出力する。
【０００４】
ところで、上記したような全並列比較方式によるＡ／Ｄコンバータ１００によって入力アナログ電圧ＶINをｎビットのデジタル信号に変換して出力する場合は、比較器１０２に２n −１個の比較器Ｄが必要になる。このため、出力するデジタル信号のビット数が大きくなるにともなって、比較器群１０２の比較器Ｄの数が指数関数的に増大するという欠点がある。
【０００５】
そこで、このような問題を解決するためにサブレンジング方式と呼ばれるＡ／Ｄコンバータが提案されている。
図３にサブレンジング方式によるｎビットのＡ／Ｄコンバータのブロック図の一例を示す。この図に示すサブレンジング方式のＡ／Ｄコンバータは、ａビットＡ／Ｄコンバータ１０４（但し、ａ＜ｎ）、ａビットＤ／Ａコンバータ１０５、差分増幅回路１０６、及びｂビットＡ／Ｄコンバータ１０７（但し、ｂ＝ｎ−ａ）によって構成されている。なお、ａビットＡ／Ｄコンバータ１０４、及びｂビットＡ／Ｄコンバータ１０７は、例えば図２に示したような全並列比較方式のＡ／Ｄコンバータによって構成されている。
【０００６】
このサブレンジング方式のＡ／Ｄコンバータは、先ず入力アナログ電圧ＶINをａビットＡ／Ｄコンバータ１０４でａビットのデジタル信号に変換して出力すると共に、ａビットＤ／Ａコンバータ１０５で再びアナログ電圧に変換して差分増幅回路１０６に出力する。差分増幅回路１０６は、入力アナログ電圧ＶINからａビットＤ／Ａコンバータ１０５から出力されるアナログ電圧を減算した差分電圧をｂビットＡ／Ｄコンバータ１０７に出力する。ｂビットＡ／Ｄコンバータ１０７は、この差分電圧をｂビットデジタル信号に変換して出力する。なお、この差分電圧はａビットＡ／Ｄコンバータ１０４の量子化誤差となる。
そして、ａビットＡ／Ｄコンバータ１０４から出力されるａビットのデジタル信号と、ｂビットＡ／Ｄコンバータ１０７から出力されるｂビットのデジタル信号から最終的なｎビットのデジタル信号を得るようにしている。
【０００７】
このようなサブレンジング方式のｎビットのＡ／Ｄコンバータは、ａビットＡ／Ｄコンバータ１０４とｂビットＡ／Ｄコンバータ１０７によってｎビットのデジタル信号に変換することができるため、図２に示した全並列比較方式でＡ／Ｄコンバータ全体を構成した場合に比べて比較器の数を減らすことができるという利点がある。
【０００８】
次に、図４（ａ）に上記したような全並列比較方式のＡ／Ｄコンバータ１００に設けられる比較器の一例としてチョッパー型比較器を示す。
この図に示すチョッパー型比較器１０８は、スイッチＳ11〜スイッチＳ13、コンデンサＣ、反転アンプＤＡによって構成されており、リセット動作と比較動作を行うことにより入力される基準電圧Ｖref と入力アナログ電圧ＶINを比較して比較電圧を出力する。
【０００９】
このチョッパー型比較器１０８のリセット動作時においては、スイッチＳ11、及びスイッチＳ13がオンとなり、反転アンプＤＡにコンデンサーＣを介して入力アナログ電圧ＶINが入力されると共に、反転アンプＤＡの入力と出力が短絡状態になる。この場合、反転アンプＤＡは入力アナログ電圧ＶINをバイアス点とするユニットアンプ（ゲインＧ＝１）となり、反転アンプＤＡに入力される入力信号（コンデンサーＣの右端電圧）は、図４（ｂ）に示す閾値電圧ＶTHとなり、反転アンプＤＡから出力される出力電圧は中点電圧Ｖc となる。またこの時のコンデンサーＣの左端電圧は、入力アナログ電圧ＶINとなる。
【００１０】
一方、比較動作時においては、スイッチＳ12がオンにすると共に、スイッチＳ11、スイッチＳ13がオフとする。この切換直後は前記したような閾値電圧ＶTHでバイアスされ、反転アンプはフィードバックのない状態（ゲインＧ≒∞）となる。そしてこの場合、コンデンサーＣの左端電圧は、スイッチＳ12を介して入力される基準電圧Ｖref となる。
【００１１】
よって、この基準電圧Ｖref が、先にコンデンサーＣにホールドされている入力アナログ電圧ＶINより小さい時は、反転アンプＤＡの入力信号が閾値電圧ＶTHより小さくなり、図４（ｂ）に示すように反転アンプＤＡの出力電圧ＶOUT は『High』レベルになる。
また、基準電圧Ｖref がアナログ電圧ＶINより大きい時は、反転アンプＤＡの入力信号が閾値電圧ＶTHより大きくなり、図４（ｂ）に示すように反転アンプＤＡの出力電圧ＶOUT は『Low 』レベルになる。
【００１２】
このようなチョッパー型比較器１０８によってＡ／Ｄコンバータ１００を構成すると、反転アンプＤＡの入力オフセット電圧をキャンセルすることができるため、特にＭＯＳ型構造のＡ／Ｄコンバータを構成する場合に利点がある。
【００１３】
【発明が解決しようとする課題】
ところで、上記したようなチョッパー型比較器１０８を用いてＭＯＳ型構造の全並列比較方式のＡ／Ｄコンバータ１００を形成する場合は、チョッパー型比較器１０８のコンデンサーＣ及びスイッチＳ11〜Ｓ13をＭＯＳプロセスで形成する必要がある。
コンデンサーＣをＭＯＳプロセスで形成する場合は、図５に示すようにシリコン基板１１０上にポリシリコン層１１２を形成すると共に、このポリシリコン層１１２上にアルミニウム層１１１を形成する。これによりポリシリコン層１１２とアルミニウム層１１１との間に容量が発生してコンデンサーＣが形成されることになるが、この場合はシリコン基板１１０とポリシリコン層１１２との間に寄生容量Ｃo が発生する。
【００１４】
また、スイッチＳ11〜Ｓ13は、図６に示すようなアナログスイッチ１２０で形成されており、このようなアナログスイッチ１２０はＮ型トランジスタ１２１及びＰ型トランジスタ１２２のゲートＧｎ、Ｇｐに所定のゲート電圧を印加してＡ−Ｂ間のオン／オフ動作が制御されるように構成されている。
【００１５】
このようなアナログスイッチ１２０をＭＯＳプロセスで形成する場合は、同一基板上にＮ形トランジスタとＰ形トランジスタを形成する必要がある。
このため、例えばＮ形シリコン基板を用いてアナログスイッチ１４０を形成する場合は、図７に示すようにＮ形シリコン基板１３１の中に低濃度のＰ形領域（以下、「Ｐウェル」という）１３２を形成し、このＰウェル１３２内にソース電極１３３及びドレイン電極１３４を形成する。そしてＮ形シリコン基板１３１上に酸化膜１３５を形成して、この酸化膜１３５上にゲート１３６を形成する。
【００１６】
しかしながらＭＯＳプロセスによってＮ形シリコン基板上にＮ形トランジスタを形成した場合、Ｎ形トランジスタがオフの時には図７（ａ）に示すようにソース電極１３３及びドレイン電極１３４と、Ｐウェル１３２との間に寄生容量Ｃo が発生する。
また、ゲート電極１３６にプラス（＋）電圧に印加されてＮ型トランジスタがオンとなる時は、同図（ｂ）に示すようにソース電極１３３とドレイン電極１３４との間にＮ形の伝導層（チャンネル）１３７とＰウェル１３２との間にも寄生容量Ｃo が発生する。
【００１７】
つまり、このようにチョッパー型比較器１０４をＭＯＳプロセスによって形成した場合は、このチョッパー型比較器１０８の入力ラインに設けられているコンデンサーＣ及びスイッチＳ11〜Ｓ13に寄生容量Ｃo が発生することになる。
このため、図２に示すようなＡ／Ｄコンバータ１００の比較器群１０２をチョッパー型比較器１０８によって形成した場合は、比較器の数が多いと入力ラインに接続されている各チョッパー型比較器１０８の入力ラインに生じる寄生容量Ｃo も増加し、比較器群１０２全体の入力容量が大きくなり、Ａ／Ｄコンバータ１００の比較速度が速くなると寄生容量ＣO の充放電流の影響を受けて比較誤差が生じたり、消費電力が増大するという問題点があった。
【００１８】
そこで、ＭＯＳ型構造の全並列比較方式のＡ／Ｄコンバータ１００を形成する場合は、図８に示すような差動入力チョッパー型比較器１４０によって比較器群１０２を構成することが考えられる。
この図に示す差動入力チョッパー型比較器１４０は、Ｎ形トランジスタＴｒ１、Ｔｒ２、Ｐ形トランジスタＴｒ３、Ｔｒ４、コンデンサーＣ３、Ｃ４、アナログスイッチＳ３、Ｓ４、Ｓ21、Ｓ22、差動アンプＤＢ、定電流源Ｉによって構成されている。
【００１９】
Ｎ形トランジスタＴｒ１のゲートには、スイッチＳ21を介して基準電圧Ｖref が供給されると共に、スイッチＳ２２を介して入力アナログ電圧ＶINが供給され、Ｎ形トランジスタＴｒ２のゲートには基準電圧Ｖref が供給されている。
また、Ｎ形トランジスタＴｒ１及びＴｒ２のソースには電流ｉを流す定電流源Ｉが接続されている。
【００２０】
また、Ｎ形トランジスタＴｒ１のドレインは、Ｐ形トランジスタＴｒ３のドレイン及び差動アンプＤＢの反転入力端子に接続されていると共に、スイッチＳ３の一方に接続され、Ｎ形トランジスタＴｒ２のドレインは、Ｐ形トランジスタＴｒ４のドレイン及び差動アンプＤＢの非反転入力端子に接続されていると共に、スイッチＳ４の一方に接続されている。
また、Ｐ形トランジスタＴｒ３及びＰ形トランジスタＴｒ４のゲートは、それぞれコンデンサーＣ３、Ｃ４及びスイッチＳ３、Ｓ４の他方と接続され、Ｐ形トランジスタＴｒ３及びＰ形トランジスタＴｒ４のソースには、動作電圧Ｖccが供給されている。
【００２１】
このように構成されている差動入力チョッパー型比較器１４０においては、上述した図４に示すチョッパー型比較器と同様にリセット動作と比較動作を行うことにより、基準電圧Ｖref と入力アナログ電圧ＶINを比較して比較電圧ＶOUT を出力するようになされている。
この差動入力チョッパー型比較器１４０のリセット動作時においては、スイッチＳ３、Ｓ４、Ｓ21がオンになる。この場合、Ｎ形トランジスタＴｒ１及びＮ形トランジスタＴｒ２のゲートに同一の基準電圧Ｖref が印加され、差動対のＮ形トランジスタＴｒ１及Ｔｒ２には、それぞれｉ／２の電流が流れる。またこの時、スイッチＳ３、Ｓ４がオンになっているため、コンデンサーＣ３、Ｃ４には、Ｐ形トランジスタＴｒ３、Ｔｒ４にｉ／２の電流を流すためのゲート電圧がチャージされる。
【００２２】
次に比較動作時は、スイッチＳ２２のみがオンとなり、Ｎ形トランジスタＴｒ１のゲートに入力アナログ電圧ＶIN、Ｎ形トランジスタＴｒ２のゲートに基準電圧Ｖref が供給される。
ここで、例えば入力アナログ電圧ＶINが、基準電圧Ｖref より高い場合は、Ｎ形トランジスタＴｒ１に流れる電流がリセット動作時に流れていた電流ｉ／２より多くなり、差動アンプＤＢの反転入力端子に印加される電圧が低下すると共に、差動アンプＤＢの非反転入力端子に印加される電圧が上昇して、差動アンプＤＢから『High』レベルの比較電圧ＶOUT が出力されることになる。
【００２３】
また、逆に基準電圧Ｖref が入力アナログ電圧ＶINより高い場合は、Ｎ形トランジスタＴｒ１に流れる電流がリセット動作時に流れていた電流ｉ／２より小さくなり、差動アンプＤＢの反転入力端子に印加される電圧が上昇すると共に、差動アンプＤＢの非反転入力端子に印加される電圧が低下して、差動アンプＤＢから『Low 』レベルの比較電圧ＶOUT が出力されることになる。
【００２４】
よって、このような差動入力チョッパー型比較器１４０によって、図２に示すようなＡ／Ｄコンバータ１００の比較器群１０２を構成すると、入力ラインにコンデンサーを設ける必要がなくなり、入力ラインの寄生容量を従来に比べて低減することができるようになる。
【００２５】
しかしながら、このような差動入力チョッパー型比較器１４０は、各チョッパー型比較器１４０のそれぞれに対して入力ラインにスイッチＳ22が設ける必要があるため、このスイッチＳ22に発生している寄生容量ＣO が入力側から見た場合は大きくなり、Ａ／Ｄコンバータ１００の比較速度が速くなると比較結果に比較誤差が生じたり、消費電力が増大するという問題点があった。
【００２６】
【課題を解決するための手段】
本発明はこのような問題点を解決するためになされたもので、ＭＯＳ型構造のＡ／Ｄコンバータを形成する比較器の入力容量を小さくし、Ａ／Ｄコンバータの高速化及び低消費電力化を実現することを目的とする。
【００２７】
上記目的を達成するため、本発明の比較器は第１の入力端子と第２の入力端子に同一電圧が印加されることでリセットされた後、第１の入力端子と第２の入力端子に印加される電圧の比較結果を出力する比較回路部と、入力信号とリセット電圧が供給され、入力信号とリセット電圧の差分増幅電圧を第１の入力端子に供給する差分増幅手段と、差分増幅手段の入出力ラインを短絡状態とすることができる短絡手段とを備えている差分増幅回路部と、基準電圧とリセット電圧を選択的に比較回路部の第２の入力端子に供給することができる切換手段とを備え、リセット動作時は差分増幅回路部の短絡手段を短絡状態とし、且つ切換手段がリセット電圧を選択することで比較回路部の第１の入力端子及び第２の入力端子にリセット電圧が供給され、比較動作時には短絡手段を開放すると共に、切換手段を切換えて、比較回路の第１及び第２の入力端子に入力信号と基準電圧が供給されるようにした。
【００２８】
また、本発明のＡ／Ｄコンバータは、上記したような比較器を入力信号ラインに複数個並列に接続して、入力信号を標本化することによりアナログ信号をデジタル信号に変換するものである。
【００２９】
本発明の比較器を用いてＡ／Ｄコンバータを構成すれば、リセット動作時は差分増幅回路部の短絡手段が短絡状態になると共に、各切換手段がリセット電圧を選択するため各比較回路部の第１の入力端子及び第２の入力端子に同電圧が印加される。また、比較動作時は差分増幅回路部の短絡手段が開放状態になると共に、各切換手段が基準電圧を選択するため、各比較回路部の第１の入力端子には差分増幅回路部から入力信号に対応した差分増幅電圧が印加され、第２の入力端子には基準電圧が印加される。
【００３０】
【発明の実施の形態】
図１は本発明の一実施の形態であるＡ／Ｄコンバータのブロック図を示したものである。
この図に示すＡ／Ｄコンバータ１は、入力アナログク電圧Ｖinをｎビットのデジタルデータに変換するＡ／Ｄコンバータであり、差分増幅回路１０及び比較回路群２０によって構成されている。
差分増幅回路１０は、コンデンサーＣ１、Ｃ２、差動アンプＤＣ及びスイッチＳ１、Ｓ２によって構成されており、差動アンプＤＣの反転入力端子にはリセット電圧Ｖreset が、非反転入力端子にはコンデンサーＣ1 を介して入力アナログ電圧ＶINがそれぞれ入力されている。また、この差動アンプＤＣはコンデンサＣ１及びＣ２によって容量帰還型の差動アンプを形成していると共に、コンデンサーＣ１、Ｃ２と並列にそれぞれスイッチＳ１、Ｓ２が接続されている。
【００３１】
比較回路群２０には、第１の比較回路Ｄ0 〜第ｎの比較回路Ｄn が設けられており、例えばＡ／Ｄコンバータ１が８ビットの分解能を持つＡ／Ｄコンバータであれば、２５５個の同一構成の比較回路が設けられていることになる。
この第１の比較回路Ｄ0 は、Ｎ形トランジスタＴｒ１、Ｔｒ２、Ｐ形トランジスタＴｒ３、Ｔｒ４、コンデンサーＣ３、Ｃ４、アナログスイッチＳ1 〜Ｓ６、差動アンプＤ０、定電流源Ｉで構成されており、Ｎ形トランジスタＴｒ１のゲートには差分増幅回路１０の出力電圧が供給されている。
また、Ｎ形トランジスタＴｒ２のゲートにはスイッチＳ５を介してリセット電圧Ｖreset が供給されると共に、スイッチＳ６を介して所定の電圧（リセット電圧Ｖreset −基準電圧Ｖref0）が供給される。
なお、後で述べるように基準電圧Ｖref0は、第１の比較回路Ｄ0 で入力アナログ電圧ＶINと比較される基準電圧であり、基準電圧Ｖref1は第２の比較器Ｄ1 、・・・基準電圧Ｖrefnは第ｎの比較器Ｄn の基準電圧である。
【００３２】
また、このＮ形トランジスタＴｒ１及びＴｒ２のソースには電流ｉを流す定電流源Ｉと接続される。
また、Ｎ形トランジスタＴｒ１とＮ形トランジスタＴｒ２は差動増幅器を形成し、そのドレイン電極は差動アンプＤ０の非反転入力端子及び反転入力端子に接続されていると共に、スイッチＳ３及びスイッチＳ４の一方に接続されている。
【００３３】
また、Ｐ形トランジスタＴｒ３及びＰ形トランジスタＴｒ４のゲートは、それぞれコンデンサーＣ３、Ｃ４及びスイッチＳ３、Ｓ４の他方と接続され、Ｐ形トランジスタＴｒ３及びＰ形トランジスタＴｒ４のソースには、それぞれ動作電圧が供給されている。
なお、第２の比較回路Ｄ1 〜第ｎの比較回路Ｄn は同一の構成とされているため、ここでは説明を省略する。
【００３４】
このように構成されている各比較回路Ｄ0 〜Ｄn においては、リセット動作と比較動作を行うことにより、各比較回路Ｄ0 〜Ｄn に供給されている基準電圧Ｖref0〜Ｖrefnと、入力アナログ電圧ＶINを比較して比較電圧を出力する。
【００３５】
以下、このようなＡ／Ｄコンバータ１の動作について説明する。
まず、リセット動作時はスイッチＳ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５がオンになる。この場合、差分増幅回路１０は差動アンプＤＣの反転入力端子と出力端子が短絡されてボルテージフォロワーとなり、非反転入力端子に入力されているリセット電圧Ｖreset が出力電圧として出力される。
【００３６】
よって、比較回路群２０の各比較回路Ｄ0 〜Ｄn のＮ形トランジスタＴｒ１のゲート及びＮ形トランジスタＴｒ２のゲートには、スイッチＳ５を介して同一のリセット電圧Ｖreset が印加されることになり、差動対のＮ形トランジスタＴｒ１及びＮ形トランジスタＴｒ２にはそれぞれｉ／２の電流が流れる。またこの時、スイッチＳ３及びＳ４がオンになっているため、コンデンサーＣ３及びＣ４には、Ｐ形トランジスタＴｒ３及びＴｒ４にそれぞれｉ／２の電流を流すためのゲート電圧がチャージされる。
【００３７】
次に比較動作時においては、スイッチＳ１〜Ｓ５をオフ、スイッチＳ６がオンになり、差分増幅回路１０の差動アンプＤＣは容量帰還型のアンプとなり差分電圧を出力することになる。
ここで、例えばコンデンサーＣ１、Ｃ２を同一の容量とし、差分増幅回路１０のゲインを１とすると、差分増幅回路１０の差動アンプＤＣからは差分電圧Ｖreset −Ｖinが出力され、比較回路群２０の各比較回路Ｄ0 〜Ｄn のＮ形トランジスタＴｒ１のゲートに供給されることになる。
また、各比較回路Ｄ0 〜Ｄn のＮ形トランジスタＴｒ２のゲートには、スイッチＳ６を介して各比較回路Ｄ0 〜Ｄn 毎に設定される所定の電圧Ｖreset −Ｖref0が供給される。
【００３８】
すなわち、比較動作時においては、リセット電圧Ｖreset が相殺されるので各比較回路Ｄ0 〜Ｄn のＮ形トランジスタＴｒ１及びＴｒ２を流れる電流が、入力アナログ電圧ＶINと、各基準電圧Ｖref0〜Ｖrefnによって、それぞれ制御されることになり、例えば第１の比較回路Ｄ0 において、入力アナログ電圧ＶINが基準電圧Ｖref0より高い場合は、Ｎ形トランジスタＴｒ１に流れる電流がリセット動作時に流れる電流ｉ／２より多くなり、Ｎ形トランジスタＴｒ２に流れる電流がＩ／２より少なくなる。その結果、差動アンプＤ０の反転入力端子の電圧が低下すると共に、非反転入力端子の電圧が上昇して、差動アンプＤ０から『High』レベルの比較電圧ＶOUT が出力されることになる。
【００３９】
また、入力アナログ電圧ＶINが基準電圧Ｖref0より低い場合は、Ｎ形トランジスタＴｒ１に流れる電流がリセット動作時に流れる電流ｉ／２より小さくなり、Ｎ形トランジスタＴｒ２に流れる電流はＩ／２より大きくなる。その結果、差動アンプＤ０の反転入力端子の電圧が上昇すると共に、非反転入力端子の電圧が低下して、差動アンプＤ０から『Low 』レベルの比較電圧ＶOUT が出力されることになる。
【００４０】
つまり、このように構成された比較回路Ｄ0 〜Ｄn においては、１個の差分増幅回路１０によって各比較回路Ｄ0 〜Ｄn のリセット動作時の入力信号と比較動作時の差分電圧を入力するようにしているため、各比較回路Ｄ0 〜Ｄn のそれぞれの入力ラインにコンデンサーやアナログスイッチを設けることなく各比較回路Ｄ0 〜Ｄn で比較動作を行うことができる。
【００４１】
よって、このような比較回路Ｄ0 〜Ｄn によってＡ／Ｄコンバータ１を構成すれば、比較回路Ｄ0 〜Ｄn の入力ラインＶINに発生する寄生容量は極めて小さいものになり、入力側からみた比較回路群２０全体の負荷容量を小さくすることができるため、変換動作を高速で行うことができると共に、従来と同じ速度の変換動作を低消費電力で実現することができる。
【００４２】
また、本実施の形態であるＡ／Ｄコンバータ１の差分増幅回路１０は、コンデンサーＣ１、Ｃ２の容量によって高精度にゲインを設定することができる容量帰還型の増幅器とされているため、図３に示したようなサブレンジング方式のＡ／Ｄコンバータの量子化誤差を検出する差分増幅回路１０６と差分増幅回路１０を共用させたサブレンジング方式のＡ／Ｄコンバータを構成することができる。
【００４３】
【発明の効果】
以上説明したように本発明の比較器を用いてＡ／Ｄコンバータを構成すれば、リセット動作時に１個の差分増幅回路部から各比較回路部の第１の入力端子にリセット電圧を印加することができると共に、比較動作時に各比較回路部の第１の入力端子に差分増幅電圧を共通して印加することができるため、各比較回路部の入力ラインに、それぞれスイッチ等を設ける必要がなくなり、Ａ／Ｄコンバータの比較動作を高速で行うことができるようになると共に、従来と同じ速度の変換動作を低消費電力で行うことができるようになる。
【００４４】
また、本発明のＡ／Ｄコンバータによってサブレンジング方式のＡ／Ｄコンバータを構成すれば、サブレンジング方式のＡ／Ｄコンバータの量子化誤差を検出するための差分増幅回路部と比較器の差分増幅回路部とを共用させて構成することができるという利点がある。
【図面の簡単な説明】
【図１】本発明のＡ／Ｄコンバータのブロック図である。
【図２】従来の並列比較方式によるＡ／Ｄコンバータのブロック図である。
【図３】従来のサブレンジング方式によるＡ／Ｄコンバータのブロック図である。
【図４】チョッパー型比較器の構成及び入出力特性を示した図である。
【図５】ＭＯＳプロセスによるコンデンサーの構造を示した図である。
【図６】アナログスイッチの構成例を示した図である。
【図７】ＭＯＳプロセスによるＮ形トランジスタの構造を示した図である。
【図８】差動入力チョッパー型比較器の構成を示した図である。
【符号の説明】
１  Ａ／Ｄコンバータ、１０  差分増幅回路、２０  比較器群、Ｄ0 〜Ｄn 比較回路、Ｃ１  Ｃ２  Ｃ３  Ｃ４  コンデンサー、Ｔｒ１  Ｔｒ２  Ｎ形トランジスタ、Ｔｒ３  Ｔｒ４  Ｐ形トランジスタ、Ｓ１〜Ｓ６  スイッチ、Ｄ０〜Ｄｎ  ＤＣ  差動アンプ
【図１】
0003637936.tif 000002
【図２】
0003637936.tif 000003
【図３】
0003637936.tif 000004
【図４】
0003637936.tif 000005
【図５】
0003637936.tif 000006
【図６】
0003637936.tif 000007
【図７】
0003637936.tif 000008
【図８】
0003637936.tif 000009