(57)【特許請求の範囲】
【請求項１】
ＡＴＭレイヤデバイスと複数の物理レイヤデバイスとをＵＴＯＰＩＡデータパスインタフェースによりマルチ接続したＡＴＭ伝送装置において、
ＡＴＭレイヤデバイスから物理レイヤデバイスへデータを送信するトランスミットインタフェースにおけるポーリング時に、ＡＴＭレイヤデバイスから送出される送信アドレス信号の送出タイミングを制御するアドレスタイミング制御部をＵＴＯＰＩＡデータパスインタフェース上に備え、
該アドレスタイミング制御部は、ＡＴＭレイヤデバイスから送出される送信アドレス信号の送出タイミングを変換して送出し、該アドレスタイミング制御部から送出された送信アドレス信号に対して物理レイヤデバイスから出力されるセル状態通知信号の送出タイミングが、ＡＴＭレイヤデバイスの送信アドレス信号送出タイミングの直後となるように送信アドレス信号の送出タイミングを調整することを特徴とするＡＴＭレイヤデバイスと複数の物理レイヤデバイスをマルチ接続したＡＴＭ伝送装置。
【請求項２】
ＡＴＭレイヤデバイスと複数の物理レイヤデバイスとをＵＴＯＰＩＡデータパスインタフェースによりマルチ接続したＡＴＭ伝送装置において、
ＡＴＭレイヤデバイスが物理レイヤデバイスからデータを受信するレシーブインタフェースにおけるポーリング時に、ＡＴＭレイヤデバイスから送出される受信アドレス信号の送出タイミングを制御するアドレスタイミング制御部をＵＴＯＰＩＡデータパスインタフェース上に備え、
該アドレスタイミング制御部は、ＡＴＭレイヤデバイスから送出される受信アドレス信号の送出タイミングを変換して送出し、該アドレスタイミング制御部から送出された受信アドレス信号に対して物理レイヤデバイスから出力されるセル状態通知信号の送出タイミングが、ＡＴＭレイヤデバイスの受信アドレス信号送出タイミングの直後となるように受信アドレス信号の送出タイミングを調整することを特徴とするＡＴＭレイヤデバイスと複数の物理レイヤデバイスをマルチ接続したＡＴＭ伝送装置。
【請求項３】
ＡＴＭレイヤデバイスと複数の物理レイヤデバイスとをＵＴＯＰＩＡデータパスインタフェースによりマルチ接続したＡＴＭ伝送装置において、
ＡＴＭレイヤデバイスから物理レイヤデバイスへデータを送信するトランスミットインタフェースにおけるポーリング時に、ＡＴＭレイヤデバイスから送出される送信アドレス信号に対して各物理レイヤデバイスから出力されるセル状態通知信号を各物理レイヤデバイス毎に保持するセル状態通知信号保持部をＵＴＯＰＩＡデータパスインタフェース上に備え、
該セル状態通知信号保持部は、各物理レイヤデバイスから送出されるセル状態通知信号の送出タイミングを変換して送出し、ＡＴＭレイヤデバイスから送出される送信アドレス信号送出タイミングの直後に、該セル状態通知信号保持部に既に保持したセル状態通知信号をＡＴＭレイヤデバイスに対して送出することを特徴とするＡＴＭレイヤデバイスと複数の物理レイヤデバイスをマルチ接続したＡＴＭ伝送装置。
【請求項４】
ＡＴＭレイヤデバイスと複数の物理レイヤデバイスとをＵＴＯＰＩＡデータパスインタフェースによりマルチ接続したＡＴＭ伝送装置において、
ＡＴＭレイヤデバイスが物理レイヤデバイスからデータを受信するレシーブインタフェースにおけるポーリング時に、ＡＴＭレイヤデバイスから送出される受信アドレス信号に対して各物理レイヤデバイスから出力されるセル状態通知信号を各物理レイヤデバイス毎に保持するセル状態通知信号保持部をＵＴＯＰＩＡデータパスインタフェース上に備え、
該セル状態通知信号保持部は、各物理レイヤデバイスから送出されるセル状態通知信号の送出タイミングを変換して送出し、ＡＴＭレイヤデバイスから送出される受信アドレス信号送出タイミングの直後に、該セル状態通知信号保持部に既に保持したセル状態通知信号をＡＴＭレイヤデバイスに対して送出することを特徴とするＡＴＭレイヤデバイスと複数の物理レイヤデバイスをマルチ接続したＡＴＭ伝送装置。
【請求項５】
ＡＴＭレイヤデバイスと複数の物理レイヤデバイスとをＵＴＯＰＩＡデータパスインタフェースによりマルチ接続したＡＴＭ伝送装置において、
ＡＴＭレイヤデバイスから物理レイヤデバイスへデータを送信するトランスミットインタフェース及びＡＴＭレイヤデバイスが物理レイヤデバイスからデータを受信するレシーブインタフェースにおけるポーリング時に、ＡＴＭレイヤデバイスから送出される送信アドレス信号及び受信アドレス信号の送出タイミングを制御するアドレスタイミング制御部と、ＡＴＭレイヤデバイスから送出される送信アドレス信号及び受信アドレス信号に対してそれぞれ各物理レイヤデバイスから出力されるセル状態通知信号を各物理レイヤデバイス毎に保持するセル状態通知信号保持部とをＵＴＯＰＩＡデータパスインタフェース上に備え、
該アドレスタイミング制御部又はセル状態通知信号保持部を用いて、ＡＴＭレイヤデバイスから送出される送信アドレス信号及び受信アドレス信号の送出タイミングの直後に、該送信アドレス信号及び受信アドレス信号に対する物理レイヤデバイスからのセル状態通知信号を送出する構成を有することを特徴とするＡＴＭレイヤデバイスと複数の物理レイヤデバイスをマルチ接続したＡＴＭ伝送装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｎｓｆｅｒ  Ｍｏｄｅ）レイヤデバイスと複数の物理レイヤデバイスをマルチ接続したＡＴＭ伝送装置に関し、特に、ＡＴＭレイヤ−物理レイヤ間のインタフェースであるＵＴＯＰＩＡ（ｔｈｅ  Ｕｎｉｖｅｒｓａｌ  Ｔｅｓｔ  ＆  Ｏｐｅｒａｔｉｏｎｓ  ＰＨＹ  Ｉｎｔｅｒｆａｃｅ  ｆｏｒ  ＡＴＭ  ）データパスインタフェースによりマルチ接続したＡＴＭ伝送装置に関する。
【０００２】
近年更なるネットワークの高速化・大容量化の要求に伴い、伝送装置もますます高速化・大容量化する必要が生じている。ＡＴＭ伝送装置におけるＡＴＭレイヤ−物理レイヤ間のＵＴＯＰＩＡデータパスインタフェースは、様々なサービスに柔軟に対応することができるように検討され、標準化されたものであるが、このＵＴＯＰＩＡデータパスインタフェースもネットワークの高速化・大容量化に伴い、種々改良を行う必要がある。
【０００３】
【従来の技術】
図５は従来のＡＴＭレイヤデバイスに複数の物理レイヤデバイスをマルチ接続した構成図である。また、図６は従来のＡＴＭレイヤデバイス−物理レイヤデバイス間のＵＴＯＰＩＡデータパスインタフェースによるデータ送受のタイミングチャートである。
【０００４】
ＡＴＭレイヤデバイス５−１及び物理レイヤデバイス５−２は、それぞれＡＴＭフォーラムで規定されているＵＴＯＰＩＡデータパスインタフェースに準拠した汎用のデバイスであり、１つのＡＴＭレイヤデバイス５−１と複数の物理レイヤデバイス５−２は、図５に示すようにバス接続形態のＵＴＯＰＩＡデータパスインタフェース信号線によりマルチ接続される。
【０００５】
ＡＴＭレイヤデバイス５−１と各物理レイヤデバイス５−２との間のＵＴＯＰＩＡデータパスインタフェースは、ＡＴＭレイヤデバイス５−１が物理レイヤデバイス５−２へデータを送信するトランスミットインタフェースと、ＡＴＭレイヤデバイス５−１が物理レイヤデバイス５−２からデータを受信するレシーブインタフェースを具備する。
【０００６】
ＡＴＭレイヤデバイス５−１と物理レイヤデバイス５−２との間でＵＴＯＰＩＡデータパスインタフェースにより送受される信号を、図６を参照して説明する。図６は、ＵＴＯＰＩＡデータパスインタフェースのトランスミットインタフェースにおけるタイミングチャートを示している。
【０００７】
同図において、ＴｘＣｌｋは、ＡＴＭレイヤデバイス５−１から物理レイヤデバイス５−２に送出する送信クロック信号であり、物理レイヤデバイス５−２は、この送信クロック信号に同期して信号送受動作を行う。
【０００８】
ＴｘＡｄｄｒは送信先物理レイヤデバイス５−２を指定する５ビットの送信アドレス信号で、ＡＴＭレイヤデバイス５−１から物理レイヤデバイス５−２に２クロック周期毎に順次送出され、該アドレス信号により複数の物理レイヤデバイス５−２に対してポーリングを行う。
【０００９】
ＴｘＣｌａｖは、物理レイヤデバイス５−２のセル格納バッファの状態を示す信号で、送信アドレスＴｘＡｄｄｒにより指定された物理レイヤデバイス５−２が次のクロック周期にＡＴＭレイヤデバイス５−１に対して送出する。
【００１０】
ＴｘＣｌａｖはセル単位でデータを格納する際に、物理レイヤデバイス５−２のセルバッファが空き状態で利用可能、即ち、セル格納可能であるときにハイレベル、そうでないときにローレベルとして送出される。
【００１１】
ＴｘＥｎｂ＊  は、送信データの送信イネーブル信号で、ＡＴＭレイヤデバイス５−１から物理レイヤデバイス５−２へ送信データ転送期間中に送出される。なお、「＊  」は負論理であることを示している。
【００１２】
ＴｘＤａｔａは、ＡＴＭレイヤデバイス５−１から物理レイヤデバイス５−２に送信する送信データ信号であり、ＴｘＳＯＣは、送信データＴｘＤａｔａの開始を示す信号で、ＡＴＭレイヤデバイス５−１から物理レイヤデバイス５−２に送出される。
【００１３】
図には示していないが、同様にレシーブインタフェースにおいては、ＡＴＭレイヤデバイス５−１から物理レイヤデバイス５−２に受信クロック信号ＲｘＣｌｋを送出し、物理レイヤデバイス５−２はこのクロック信号に同期して信号送受動作を行う。
【００１４】
ＡＴＭレイヤデバイス５−１が物理レイヤデバイス５−２からデータを受信する際に、データ送出元の物理レイヤデバイス５−２を指定する５ビットの受信アドレス信号ＲｘＡｄｄｒを、ＡＴＭレイヤデバイス５−１から物理レイヤデバイス５−２へ２クロック周期毎に順次送出し、物理レイヤデバイス５−２に対してポーリングを行う。
【００１５】
受信アドレス信号ＲｘＡｄｄｒにより指定された物理レイヤデバイス５−２は、自デバイスのセル送出バッファの状態を示す信号ＲｘＣｌａｖを、ＡＴＭレイヤデバイス５−１に送出する。ＲｘＣｌａｖは、自物理レイヤデバイス５−２のセルバッファにデータが格納され、該セルバッファが利用可能、即ち、送出するセルデータが存在するときにハイレベル、そうでないときにローレベルとして送出される。
【００１６】
ＡＴＭレイヤデバイス５−１から物理レイヤデバイス５−２に、受信セルの受信イネーブル信号ＲｘＥｎｂ＊  をセルデータ受信期間中に送出する。そして、物理レイヤデバイス５−２からＡＴＭレイヤデバイス５−１への受信データ信号ＲｘＤａｔａが送出され、また、物理レイヤデバイス５−２からＡＴＭレイヤデバイス５−１へ受信データの開始を示す信号ＲｘＳＯＣが送出される。
【００１７】
図６に示すトランスミットインタフェースの送信動作例では、送信クロック信号ＴｘＣｌｋの１５番目の立ち上がりエッジまでは、前周期のポーリングで選定された物理レイヤデバイスに対して、図に示すようにセルデータＰ３５〜Ｐ４８（ペイロードデータ）を送信している。
【００１８】
そして、セルデータを送信している最中に、ＡＴＭレイヤデバイスは、次の送信先の物理レイヤデバイスを選定するためのポーリング動作を行い、次の送信先候補の物理レイヤデバイスのアドレスを送信アドレス信号ＴｘＡｄｄｒとして順次送出する。
【００１９】
この送信アドレス信号ＴｘＡｄｄｒにより指定された物理レイヤデバイスは、次のクロック周期でセル状態通知信号ＴｘＣｌａｖにより、そのセル格納バッファの状態をＡＴＭレイヤデバイス５−１に通知する。
【００２０】
図示の例では、送信クロック信号の１番目（以下、クロック１のように簡略化して記す。）の立ち上がりエッジにより、‘Ｎ＋２’番の物理レイヤデバイスアドレスが送信され、該物理レイヤデバイスは次のクロック周期でセル格納バッファ利用不可の信号（ローレベル）を送出し、ＡＴＭレイヤデバイスは、‘Ｎ＋２’番の物理レイヤデバイスに対してデータ送信不可であることを認識する。
【００２１】
次に、クロック３の立ち上がりエッジにより、ＡＴＭレイヤデバイスは‘Ｎ−３’番の物理レイヤデバイスアドレスを送信し、‘Ｎ−３’番の物理レイヤデバイスは、次のクロック周期でセル格納バッファ利用可の信号（ハイレベル）を送出し、ＡＴＭレイヤデバイスは、‘Ｎ−３’番の物理レイヤデバイスに対してデータ送信可であることを認識する。
【００２２】
同様に、クロック５の立ち上がりエッジにより、ＡＴＭレイヤデバイスは‘Ｎ−２’番の物理レイヤデバイスのアドレスを送信し、‘Ｎ−２’番の物理レイヤデバイスは、クロック６の立ち上がりエッジにより、セル格納バッファ利用不可（ローレベル）の信号を送出する。
【００２３】
以下同様に、クロック７、クロック９、クロック１１、クロック１３、クロック１５、クロック１７、クロック１９の立ち上がりエッジにより、ＡＴＭレイヤデバイスは順次、‘Ｎ−１’、‘Ｎ＋３’、‘Ｎ＋１’、‘Ｎ’、‘Ｎ＋３’、‘Ｎ＋１’、‘Ｎ−１’の送信アドレスを送出する。
【００２４】
上記送信アドレスにより指定された物理レイヤデバイスのうち、‘Ｎ＋３’番と‘Ｎ’番の物理レイヤデバイスが、それぞれ、クロック１０及びクロック１４の立ち上がりエッジでセル格納バッファ利用可の信号（ハイレベル）を送出し、その他の物理レイヤデバイスは、セル格納バッファ利用不可（ローレベル）の信号を送出している。
【００２５】
従って、ポーリング期間中に、ＡＴＭレイヤデバイスは、‘Ｎ−３’番と‘Ｎ＋３’番と‘Ｎ’番の物理レイヤデバイスが、セルデータを格納可能であることを認識する。なお、図６において１Ｆは無効なアドレス信号を示し、このアドレスに対してはいずれの物理レイヤデバイスも応答しない。
【００２６】
ＡＴＭレイヤデバイスは、前周期の４８番目のセルデータＰ４８を送信し終わると、クロック１５の立ち上がりエッジにより、送信イネーブル信号ＴｘＥｎｂ＊  の送出を停止し（ハイレベルとし）、物理レイヤデバイスに対して、セルデータの格納を停止させる。
【００２７】
又、このとき、‘Ｎ−３’番と‘Ｎ＋３’番と‘Ｎ’番の物理レイヤデバイスの中から選定した次周期の送信先物理レイヤデバイスのアドレス‘Ｎ＋３’を送出する。‘Ｎ＋３’番の物理レイヤデバイスは、クロック１５において、送信アドレス信号として、‘Ｎ＋３’番の物理レイヤデバイスの送信アドレス信号が送出され、且つ、次のクロック１６の立ち上がりエッジにより、送信イネーブル信号ＴｘＥｎｂ＊  が送出されたことを検出して、‘Ｎ＋３’番の物理レイヤデバイスは自己宛のセルデータの送信が次に開始されることを認識し、以降、送信データＴｘＤａｔａを取り込む。
【００２８】
クロック１５の立ち上がりエッジで送出された送信アドレス‘Ｎ＋３’以外の物理レイヤデバイスは、送信データＴｘＤａｔａを取り込まない。このように、クロック１５により、送信先物理レイヤデバイスが決定され、セレクション動作が行われる。
【００２９】
そして、クロック１６の立ち上がりエッジにより、ＡＴＭレイヤデバイスは、送信イネーブル信号ＴｘＥｎｂ＊  を送出し（ローレベルとし）、次のセルデータＨ１，Ｈ２，Ｈ３，Ｈ４（ヘッダデータ）を順に送出する。又、セルデータの開始を示す信号ＴｘＳＯＣをクロック１６の立ち上がりエッジで送出する。
【００３０】
送信先として決定された‘Ｎ＋３’番の物理レイヤデバイスは、送信イネーブル信号ＴｘＥｎｂ＊  が送出されている期間中（ローレベル期間中）、送信データＴｘＤａｔａを受信し、セルバッファに格納する。又、その期間中、クロック１７の立ち上がりエッジから再びポーリング動作が開始される。
【００３１】
図７にＵＴＯＰＩＡデータパスインタフェースを用いた従来のＡＴＭ伝送装置の一例を示す。図中７−１，７−２はプリント回路盤（ＰＣＢ：Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ  ）で以下パッケージと呼ぶ。また図中７−３は各パッケージ間の信号線を接続するマザーボードで以下バックボードと呼ぶ。
【００３２】
図中パッケージ７−２は回線（外線）を終端するパッケージであり、複数の物理レイヤデバイス７−７と、ＡＴＭレイヤデバイス７−６と、下位側シリアルコントローラ７−５とを搭載する。
【００３３】
物理レイヤデバイス７−７は回線（外線）を終端し、また、ＵＴＯＰＩＡデータパスインタフェースバス７−８により、上位のＡＴＭレイヤデバイス（ＵＴＯＰＩＡマスタ）７−６との間でＵＴＯＰＩＡスレーブとしてデータの送受を行う。
【００３４】
ＡＴＭレイヤデバイス７−６は、下位側シリアルコントローラ７−５及びバックボード７−３を介して上位側パッケージ７−１に接続され、上位側パッケージ７−１とのデータ送受を、上位側シリアル通信コントローラ７−４と下位側シリアル通信コントローラ７−５を介してＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）等のシリアル通信により行う。
【００３５】
【発明が解決しようとする課題】
ここで、ＵＴＯＰＩＡデータパスインタフェースのトランスミットインタフェース及びレシーブインタフェースにおいて、物理レイヤデバイスを複数個マルチ接続した場合のポーリングサイクルについて着目する。
【００３６】
ポーリングはＡＴＭレイヤデバイスがＵＴＯＰＩＡマスターとして、送信アドレスＴｘＡｄｄｒ（又は受信アドレスＲｘＡｄｄｒ）をＵＴＯＰＩＡデータパスインタフェース上に２クロック周期で変化させて送出することにより行われる。
【００３７】
これに対し、各物理レイヤデバイスはＵＴＯＰＩＡスレーブとして、アサートされた送信アドレスＴｘＡｄｄｒ（又は受信アドレスＲｘＡｄｄｒ）を受信してデコードし、次のクロック周期でセル状態通知信号ＴｘＣｌａｖ（又はＲｘＣｌａｖ）を返送してＡＴＭレイヤデバイスに応答しなければならない。
【００３８】
しかし、送信アドレスＴｘＡｄｄｒ（又は受信アドレスＲｘＡｄｄｒ）がアサートされ、次のクロックの立ち上がりエッジまでにセル状態通知信号ＴｘＣｌａｖ（又はＲｘＣｌａｖ）の応答を返すためには、ＡＴＭレイヤデバイスの送信アドレスＴｘＡｄｄｒ（又は受信アドレスＲｘＡｄｄｒ）の信号出力遅延時間（クロックｔｏアウト）・物理レイヤデバイスの要求するセットアップ時間・物理レイヤデバイスが送信アドレスＴｘＡｄｄｒ（又は受信アドレスＲｘＡｄｄｒ）をデコードし判定する時間を必要とし、セル状態通知信号ＴｘＣｌａｖ（又はＲｘＣｌａｖ）の返送において非常に厳しいタイミング制約がある。
【００３９】
このタイミング制約は、ＡＴＭ伝送装置がますます高速化・大容量化されるに伴い、ＵＴＯＰＩＡデータパスインタフェースも同様に高速化され、クロック信号ＴｘＣｌｋ，ＲｘＣｌｋが高速化されるとさらに厳しいものとなる。
【００４０】
このタイミング制約により、ＡＴＭレイヤデバイス−物理レイヤデバイス間のＵＴＯＰＩＡデータパスインタフェース上に、バッファ回路等の遅延を伴う回路素子を挿入することは非常に困難であり、また、ＵＴＯＰＩＡデータパスインタフェースのパターン配線を任意に延長することも容易にできない状態である。
【００４１】
そのため、ＵＴＯＰＩＡデータパスインタフェースは、ＡＴＭ伝送装置の局所的な装置部内にしか使用することができず、その実装構成もパターン配線の制約から固定的なものとならざるを得ず、せっかくのＵＴＯＰＩＡデータパスインタフェースの柔軟性・能動性を十分に活かしきることができない。
【００４２】
また、ＵＴＯＰＩＡデータパスインタフェースによる物理レイヤデバイスのマルチ接続は、本来１つのＡＴＭレイヤデバイスに対して３１個（又は３２個）までの物理レイヤデバイスを接続することができるだけのアドレス数を有しているが、ＵＴＯＰＩＡデータパスインタフェース機能を有する市販のＡＴＭレイヤデバイスは、そのデバイス単体では、そのアドレス数までの物理レイヤデバイスに対するドライブ能力（駆動電流パワー）が無いため、ドライバ等のバッファ増幅器を挿入しない場合は、３１個（又は３２個）までもの物理レイヤデバイスを接続することは実際上電気信号的に不可能である。
【００４３】
従って、多数の物理レイヤデバイスを接続するためには、ＡＴＭレイヤデバイス又は物理レイヤデバイスにバッファ回路やドライバ回路等の増幅又は波形整形回路を挿入する必要があるが、それらの回路をそのまま単に挿入しただけでは、挿入による伝送遅延によって前述の厳しいタイミング制約に追従することができず、適正なセル状態通知信号ＴｘＣｌａｖ（又はＲｘＣｌａｖ）が送出されなくなってしまう。
【００４４】
そのため、図７に示すように従来のＡＴＭ伝送装置において、ＵＴＯＰＩＡデータパスインタフェースは、下位側パッケージ７−２内で局所的にＡＴＭレイヤデバイス７−６と数個の物理レイヤデバイス７−７との固定的な接続でしか使うことができず、フレキシビリティの効用性を半減させてしまっている。
【００４５】
また、物理レイヤデバイス７−７を収容回線数に応じて多数実装する場合、ＡＴＭレイヤデバイス７−６及び物理レイヤデバイス７−７を固定的に接続した下位側パッケージ７−２を多数実装する必要があり、また、上位側パッケージ７−１と下位側パッケージ７−２のそれぞれに、パッケージ間の相互通信のためのシリアル通信コントローラを搭載する必要があったため、ＡＴＭ伝送装置全体の低コスト化の妨げにもなっていた。
【００４６】
本発明は、ＡＴＭレイヤデバイスと物理レイヤデバイスとの間のタイミング制約の厳しいＵＴＯＰＩＡデータパスインタフェース上に、バッファ回路等の遅延を伴う回路素子の挿入を可能にし、バッファ回路等の挿入により、ＵＴＯＰＩＡデータパスインタフェースにより接続されたＡＴＭ伝送装置の拡張性及び装置構成の柔軟性を向上させることを目的とする。
【００４７】
【課題を解決するための手段】
本発明のＡＴＭレイヤデバイスと複数の物理レイヤデバイスをマルチ接続したＡＴＭ伝送装置は、（１）ＡＴＭレイヤデバイスと複数の物理レイヤデバイスとをＵＴＯＰＩＡデータパスインタフェースによりマルチ接続したＡＴＭ伝送装置において、ＡＴＭレイヤデバイスから物理レイヤデバイスへデータを送信するトランスミットインタフェースにおけるポーリング時に、ＡＴＭレイヤデバイスから送出される送信アドレス信号の送出タイミングを制御するアドレスタイミング制御部をＵＴＯＰＩＡデータパスインタフェース上に備え、該アドレスタイミング制御部は、ＡＴＭレイヤデバイスから送出される送信アドレス信号の送出タイミングを変換して送出し、該アドレスタイミング制御部から送出された送信アドレス信号に対して物理レイヤデバイスから出力されるセル状態通知信号の送出タイミングが、ＡＴＭレイヤデバイスの送信アドレス信号送出タイミングの直後となるように送信アドレス信号の送出タイミングを調整するものである。
【００４８】
また、（２）ＡＴＭレイヤデバイスと複数の物理レイヤデバイスとをＵＴＯＰＩＡデータパスインタフェースによりマルチ接続したＡＴＭ伝送装置において、ＡＴＭレイヤデバイスが物理レイヤデバイスからデータを受信するレシーブインタフェースにおけるポーリング時に、ＡＴＭレイヤデバイスから送出される受信アドレス信号の送出タイミングを制御するアドレスタイミング制御部をＵＴＯＰＩＡデータパスインタフェース上に備え、該アドレスタイミング制御部は、ＡＴＭレイヤデバイスから送出される受信アドレス信号の送出タイミングを変換して送出し、該アドレスタイミング制御部から送出された受信アドレス信号に対して物理レイヤデバイスから出力されるセル状態通知信号の送出タイミングが、ＡＴＭレイヤデバイスの受信アドレス信号送出タイミングの直後となるように受信アドレス信号の送出タイミングを調整するものである。
【００４９】
また、（３）ＡＴＭレイヤデバイスと複数の物理レイヤデバイスとをＵＴＯＰＩＡデータパスインタフェースによりマルチ接続したＡＴＭ伝送装置において、ＡＴＭレイヤデバイスから物理レイヤデバイスへデータを送信するトランスミットインタフェースにおけるポーリング時に、ＡＴＭレイヤデバイスから送出される送信アドレス信号に対して各物理レイヤデバイスから出力されるセル状態通知信号を各物理レイヤデバイス毎に保持するセル状態通知信号保持部をＵＴＯＰＩＡデータパスインタフェース上に備え、該セル状態通知信号保持部は、各物理レイヤデバイスから送出されるセル状態通知信号の送出タイミングを変換して送出し、ＡＴＭレイヤデバイスから送出される送信アドレス信号送出タイミングの直後に、該セル状態通知信号保持部に既に保持したセル状態通知信号をＡＴＭレイヤデバイスに対して送出するものである。
【００５０】
また、（４）ＡＴＭレイヤデバイスと複数の物理レイヤデバイスとをＵＴＯＰＩＡデータパスインタフェースによりマルチ接続したＡＴＭ伝送装置において、ＡＴＭレイヤデバイスが物理レイヤデバイスからデータを受信するレシーブインタフェースにおけるポーリング時に、ＡＴＭレイヤデバイスから送出される受信アドレス信号に対して各物理レイヤデバイスから出力されるセル状態通知信号を各物理レイヤデバイス毎に保持するセル状態通知信号保持部をＵＴＯＰＩＡデータパスインタフェース上に備え、該セル状態通知信号保持部は、各物理レイヤデバイスから送出されるセル状態通知信号の送出タイミングを変換して送出し、ＡＴＭレイヤデバイスから送出される受信アドレス信号送出タイミングの直後に、該セル状態通知信号保持部に既に保持したセル状態通知信号をＡＴＭレイヤデバイスに対して送出するものである。
【００５１】
また、（５）ＡＴＭレイヤデバイスと複数の物理レイヤデバイスとをＵＴＯＰＩＡデータパスインタフェースによりマルチ接続したＡＴＭ伝送装置において、ＡＴＭレイヤデバイスから物理レイヤデバイスへデータを送信するトランスミットインタフェース及びＡＴＭレイヤデバイスが物理レイヤデバイスからデータを受信するレシーブインタフェースにおけるポーリング時に、ＡＴＭレイヤデバイスから送出される送信アドレス信号及び受信アドレス信号の送出タイミングを制御するアドレスタイミング制御部と、ＡＴＭレイヤデバイスから送出される送信アドレス信号及び受信アドレス信号に対してそれぞれ各物理レイヤデバイスから出力されるセル状態通知信号を各物理レイヤデバイス毎に保持するセル状態通知信号保持部とをＵＴＯＰＩＡデータパスインタフェース上に備え、該アドレスタイミング制御部又はセル状態通知信号保持部を用いて、ＡＴＭレイヤデバイスから送出される送信アドレス信号及び受信アドレス信号の送出タイミングの直後に、該送信アドレス信号及び受信アドレス信号に対する物理レイヤデバイスからのセル状態通知信号を送出する構成を有するものである。
【００５２】
【発明の実施の形態】
図１は本発明の第１の実施形態の原理説明図である。同図の（Ａ）はＵＴＯＰＩＡデータパスインタフェースのトランスミットインタフェースにおける原理説明図であり、同図の（Ｂ）はレシーブインタフェースにおける原理説明図である。
【００５３】
本発明の第１の実施形態は、ＡＴＭレイヤデバイス１−１と複数の物理レイヤデバイス１−３とをＵＴＯＰＩＡデータパスインタフェースバス１−４によりマルチ接続した構成において、ＵＴＯＰＩＡデータパスインタフェースバス１−４上にアドレスタイミング制御部１−２を設けたものである。
【００５４】
トランスミットインタフェースにおいて図１の（Ａ）に示すように、アドレスタイミング制御部１−２は、ポーリング時における送信アドレス信号ＴｘＡｄｄｒの送信タイミングを制御し、ＡＴＭレイヤデバイス１−１から出力される送信アドレス信号ＴｘＡｄｄｒの送出タイミングを変換して送出し、物理レイヤデバイス１−３から出力されるセル状態通知信号ＴｘＣｌａｖの送出タイミングとの調整を行う。
【００５５】
即ち、ＡＴＭレイヤデバイス１−１と物理レイヤデバイス１−３との間にバッファ等の遅延を生じる回路素子が挿入された場合に、アドレスタイミング制御部１−２は、それらの遅延分を見込んでＡＴＭレイヤデバイス１−１から送出される送信アドレスの送出タイミングを早めて送出し、物理レイヤデバイス１−３から出力されるセル状態通知信号ＴｘＣｌａｖの送出タイミングが、実際の送信アドレス送出タイミングの直後となるように送信アドレス信号ＴｘＡｄｄｒの送出タイミングを調整する。
【００５６】
なお、ＡＴＭレイヤデバイス１−１によるポーリングは繰り返し周期的に行われるため、最初のポーリング時には、ＡＴＭレイヤデバイス１−１から送出される送信アドレスの送出タイミングを早めて送出することはできないが、２度目以降のポーリングにおいては、送信アドレスの送出タイミングを予測することができ、送信アドレスの送出タイミングを早めて送出することが可能となる。
【００５７】
そのため、ＡＴＭレイヤデバイスと物理レイヤデバイスとの間にバッファ等の遅延を生じる回路素子を挿入することが可能となり、適宜、電流増幅又は波形整形などの機能を有するバッファ増幅器又はフリップフロップ等の素子を挿入することにより、一つのＡＴＭレイヤデバイスに最大数３１個（又は３２個）の物理レイヤデバイスをマルチ接続することが可能になるとともに、ＡＴＭレイヤデバイスと物理レイヤデバイスと接続距離も任意に延長することができ、ＵＴＯＰＩＡデータパスインタフェースの機能をフレキシブルに活用して、ＡＴＭ伝送装置を構成することができる。
【００５８】
また、レシーブインタフェースにおいては図１の（Ｂ）に示すように、アドレスタイミング制御部１−２は、ポーリング時における受信アドレス信号ＲｘＡｄｄｒの送信タイミングを制御し、ＡＴＭレイヤデバイス１−１から出力される受信アドレス信号ＴｘＡｄｄｒの送出タイミングを変換して送出し、物理レイヤデバイス１−３から出力されるセル状態通知信号ＲｘＣｌａｖの送出タイミングとの調整を行う。
【００５９】
レシーブインタフェースにおいても同様に、ＡＴＭレイヤデバイス１−１と物理レイヤデバイス１−３との間にバッファ等の遅延を生じる回路素子が挿入された場合に、アドレスタイミング制御部１−２は、それらの遅延分を見込んでＡＴＭレイヤデバイス１−１から送出される受信アドレスの送出タイミングを早めて送出し、物理レイヤデバイス１−３から出力されるセル状態通知信号ＲｘＣｌａｖの送出タイミングが、実際の受信アドレス送出タイミングの直後となるように受信アドレス信号ＲｘＡｄｄｒの送出タイミングを調整する。
【００６０】
レシーブインタフェースにおいても、ＡＴＭレイヤデバイスと物理レイヤデバイスとの間にバッファ等の遅延を生じる回路素子を挿入することが可能となり、適宜バッファ等の素子を挿入することによりＵＴＯＰＩＡデータパスインタフェースの機能をフレキシブルに活用して、ＡＴＭ伝送装置を構成することができる。
【００６１】
図２は本発明の第２の実施形態の原理説明図である。同図の（Ａ）はＵＴＯＰＩＡデータパスインタフェースのトランスミットインタフェースにおける原理説明図であり、同図の（Ｂ）はレシーブインタフェースにおける原理説明図である。
【００６２】
本発明の第２の実施形態は、ＡＴＭレイヤデバイス２−１と複数の物理レイヤデバイス２−３とをＵＴＯＰＩＡデータパスインタフェースバス２−４によりマルチ接続した構成において、ＵＴＯＰＩＡデータパスインタフェースバス２−４上に、各物理レイヤデバイス２−３からのセル状態通知信号（ＴｘＣｌａｖ又はＲｘＣｌａｖ）を保持する保持部２−２を設けたものである。
【００６３】
トランスミットインタフェースにおいては図２の（Ａ）に示すように、ポーリング時に各物理レイヤデバイス２−３が応答信号として送出するセル状態通知信号ＴｘＣｌａｖを、ＴｘＣｌａｖ保持部２−２により各物理レイヤデバイス単位毎に保持し、ＡＴＭレイヤデバイス２−１から出力される送信アドレス信号ＴｘＡｄｄｒに対して、該ＴｘＣｌａｖ保持部２−２で保持されているセル状態通知信号ＴｘＣｌａｖを応答信号として送出する。
【００６４】
こうすることにより、各物理レイヤデバイス２−３は、ＡＴＭレイヤデバイス２−１からの送信アドレス信号ＴｘＡｄｄｒに対して、次のクロック周期で直ちにセル状態通知信号ＴｘＣｌａｖを返送するタイミング制約が緩和され、ＡＴＭレイヤデバイス２−１と物理レイヤデバイス２−３との間にバッファ等の遅延を生じる回路素子を挿入することが可能となり、前述の第１の実施形態の場合と同様に、ＵＴＯＰＩＡデータパスインタフェースの機能をフレキシブルに活用して、ＡＴＭ伝送装置を構成することができるようになる。
【００６５】
レシーブインタフェースにおいては図２の（Ｂ）に示すように、ポーリング時に各物理レイヤデバイス２−３が応答信号として送出するセル状態通知信号ＲｘＣｌａｖを、ＲｘＣｌａｖ保持部２−２により各物理レイヤデバイス単位毎に保持し、ＡＴＭレイヤデバイス２−１から出力される受信アドレス信号ＲｘＡｄｄｒに対して、該ＲｘＣｌａｖ保持部２−２で保持されているセル状態通知信号ＲｘＣｌａｖを応答信号として送出する。
【００６６】
レシーブインタフェースにおいても同様に、ＡＴＭレイヤデバイスと物理レイヤデバイスとの間にバッファ等の遅延を生じる回路素子を挿入することが可能となり、適宜バッファ等の素子を挿入することによりＵＴＯＰＩＡデータパスインタフェースの機能をフレキシブルに活用して、ＡＴＭ伝送装置を構成することができる。
【００６７】
【実施例】
図３は本発明によるＡＴＭ伝送装置の構成例を示す。同図において、３−１はバックボード３−３上のＵＴＯＰＩＡデータパスインタフェースを介して下位側パッケージ３−２とセルの送受信を行い、ＡＴＭレイヤの処理を行うパッケージである。
【００６８】
３−２は回線（外線）を終端し、回線（外線）からのセルをバックボード３−３上のＵＴＯＰＩＡデータパスインタフェースに出力し、また、セルをＵＴＯＰＩＡデータパスインタフェースから受信し、回線（外線）へ送出する下位側パッケージである。
【００６９】
３−４はＡＴＭレイヤデバイス、３−５は物理レイヤデバイスであり、それぞれ、ＵＴＯＰＩＡデータパスインタフェースのマスターとスレーブの関係の役割を果たす。３−６は送信アドレス信号の送出タイミングを制御するアドレスタイミング制御部，３−７は各物理レイヤデバイスからのセル状態通知信号ＴｘＣｌａｖの情報を保持するセル状態通知信号保持部である。
【００７０】
３−８はバッファ（ドライバ）回路であり、駆動電流の大きいドライブ能力の高いデバイスを使用することにより、電気信号的に３１個までの物理レイヤデバイスを接統することが十分可能であり、また、配線長の長いバックボード３−３を通過させることが可能となる。
【００７１】
また、図４は本発明によるＵＴＯＰＩＡデータパスインタフェースのデータ送受例を示す。図４において（ａ）は、ＡＴＭレイヤデバイスとアドレスタイミング制御部及びセル状態通知信号ＴｘＣｌａｖ保持部との間のタイミングチャートを示し、（ｂ）はバックボード上のタイミングチャートを示し、（ｃ）はバッファ回路と物理レイヤデバイスとの間のタイミングチャートを示している。
【００７２】
まず、ＡＴＭレイヤデバイスからポーリングが開始されると、アドレスタイミング制御部は、バッファ回路や配線長による遅延を考慮し、セル状態通知信号ＴｘＣｌａｖとのタイミング調整を行う。タイミング調整が行われていない初期の段階では、セル状態通知信号ＴｘＣｌａｖ保持部は、アサートされた送信アドレス信号ＴｘＡｄｄｒに対する応答として、ＡＴＭレイヤデバイスに対し、“セル転送不可（ｎｏｎ−ａｃｔｉｖｅ）”の空応答を行う。
【００７３】
図４のＡに示すようにアサートされた送信アドレスが‘０２’であり、この送信アドレスに対応する物理レイヤデバイス＃０２が“セル転送可能（ａｃｔｉｖｅ）”な状態である場合について以下に説明する。
【００７４】
図中Ａに示すクロック３でアサートされた送信アドレス‘０２’に対して、まずセル状態通知信号ＴｘＣｌａｖ保持部は、ＡＴＭレイヤデバイスに対して‘セル転送不可（ｎｏｎ−ａｃｔｉｖｅ）’のセル状態通知信号ＴｘＣｌａｖをクロック４で応答する。
【００７５】
図中Ａでアサートされた送信アドレス‘０２’は、バッファ回路により１クロック周期分遅延されてクロック４でバックボード上に送出され、物理レイヤデバイスには、更にバッファ回路により１クロック周期分遅延されてクロック５でアサートされる。
【００７６】
物理レイヤデバイスは、クロック５で受信した送信アドレス‘０２’に応答して、“セル転送可能（ａｃｔｉｖｅ）”を示すセル状態通知信号ＴｘＣｌａｖをクロック６で送出する。物理レイヤデバイスから送出されたセル状態通知信号ＴｘＣｌａｖは、クロック７でバックボード上に送出され、図のＢに示すようにクロック８の立ち上がりでセル状態通知信号ＴｘＣｌａｖ保持部に保持される。
【００７７】
その後、クロック９でＡＴＭレイヤデバイスによって送信アドレス‘０２’がポーリングされた時、セル状態通知信号ＴｘＣｌａｖ保持部は、図のＣに示すようにクロック１０でＡＴＭレイヤデバイスに対して即座に、先に保持した“セル転送可能（ａｃｔｉｖｅ）”のセル状態通知信号ＴｘＣｌａｖを応答する。
【００７８】
この“セル転送可能（ａｃｔｉｖｅ）”のセル状態通知信号ＴｘＣｌａｖを受信したＡＴＭレイヤデバイスは、図のＤに示すようにクロック１３で送信アドレス‘０２’をアサートし、クロック１４で送信イネーブル信号ＴｘＥｎｂ＊  をアサートしてセルデータＴｘＤａｔａの転送を開始する。
【００７９】
セル状態通知信号ＴｘＣｌａｖ保持部は送信イネーブル信号ＴｘＥｎｂ＊  のアサートにより、セル転送の開始を検出すると、該当する物理レイヤデバイス＃０２のセル転送可能情報をクリアする。
【００８０】
クロック１４でＡＴＭレイヤデバイスから送出された送信イネーブル信号ＴｘＥｎｂ＊  と送信データ送出開始信号ＴｘＳＯＣと送信データ送信データＴｘＤａｔａは、バッファ回路により１クロック周期分遅延されてクロック１５でバックボード上に送出され、物理レイヤデバイスでは、更にバッファ回路により１クロック周期分遅延されてクロック１６で受信される。
【００８１】
図４に示したタイミングチャートは、セル状態通知信号ＴｘＣｌａｖ保持部３−７を用いて、セル状態通知信号の送出タイミングを調整する例を示したが、アドレスタイミング制御部３−６を用いて送信アドレス送出タイミングを調整し、ＵＴＯＰＩＡデータパスインタフェースにおける送信アドレス信号とセル状態通知信号の送出タイミングを調整することができる。
【００８２】
また、セルレシーブインタフェースにおいても、同様にアドレスタイミング制御部又はセル状態通知信号ＲｘＣｌａｖ保持部を用いて、ＵＴＯＰＩデータパスインタフェースにおける受信アドレス信号とセル状態通知信号の送出タイミングを調整することができる。
【００８３】
【発明の効果】
以上説明したように、本発明によれば、ＵＴＯＰＩＡデータパスインタフェース上に、送信アドレス信号若しくは受信アドレス信号の送出タイミングを制御するアドレスタイミング制御部、又は送信アドレス信号若しくは受信アドレス信号に対して各物理レイヤデバイスから出力されるセル状態通知信号を各物理レイヤデバイス毎に保持するセル状態通知信号保持部を備え、送信アドレス信号若しくは受信アドレス信号の送出タイミングとその応答信号であるセル状態通知信号の送出タイミングとを調整することにより、ＵＴＯＰＩＡデータパスインタフェース上にバッファ回路等の遅延を伴う回路素子を挿入することが可能となり、ＡＴＭレイヤデバイスに多数の物理レイヤデバイスを任意にマルチ接続するとともに、ＵＴＯＰＩＡデータパスインタフェースのパターン配線を任意に延長することも容易可能となり、ＡＴＭ伝送装置の拡張性や装置構成の柔軟性を向上させることができ、バックボードのパターン配線とＵＴＯＰＩＡデータパスインタフェースとを兼用することなどにより、ＡＴＭ伝送装置の低コスト化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の原理説明図である。
【図２】本発明の第２の実施形態の原理説明図である。
【図３】本発明によるＡＴＭ伝送装置の構成例を示す図である。
【図４】本発明によるＵＴＯＰＩＡデータパスインタフェースのデータ送受のタイミングチャートである。
【図５】従来のＡＴＭレイヤデバイスに複数の物理レイヤデバイスをマルチ接続した構成図である。
【図６】従来のＵＴＯＰＩＡデータパスインタフェースのデータ送受のタイミングチャートである。
【図７】ＵＴＯＰＩＡデータパスインタフェースを用いた従来のＡＴＭ伝送装置の一例を示す図である。
【符号の説明】
１−１  ＡＴＭレイヤデバイス
１−２  アドレスタイミング制御部
１−３  物理レイヤデバイス
１−４  ＵＴＯＰＩＡデータパスインタフェースバス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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