(57)【特許請求の範囲】
【請求項１】
複数種類の入力レートに対してレート変換を行うレート変換装置において、
直列接続された複数の遅延素子により、入力データを順次遅延させる入力遅延部と、
前記複数種類のレートの入力データが当該レート変換装置に入力されてから出力されるまでの入出力時間が一定になるように、前記入力遅延部の各遅延素子において遅延されたデータを、前記入力データの各レートに応じて、前記複数の遅延素子のタップから選択する選択部と、
前記選択部により選択されたデータのレートを整数倍に変換する補間処理を行う補間処理部と、
単数または複数の遅延素子により、前記補間処理部において補間処理されたデータの出力タイミングの調整を行う出力遅延部と、を備えた、
ことを特徴とするレート変換装置。
【請求項２】
請求項１に記載のレート変換装置において、
前記出力遅延部は、レート変換を行うときの前記入力データの前記入出力時間と、レート変換を行わないスルー出力のときの該入力データの前記入出力時間とが等しくなるように、前記入力データの各レートに応じて、前記入力遅延部の前記複数の遅延素子のタップからスルー出力用のデータを受け取り、
前記レート変換を行うときは、前記出力タイミング調整後のデータを出力し、前記スルー出力を行うときは、前記入力遅延部から受け取った前記スルー出力用のデータを出力する、
ことを特徴とするレート変換装置。
【請求項３】
請求項１または請求項２に記載のレート変換装置において、
前記入力遅延部は、前記入力レートに応じたイネーブル信号を用いて、前記直列接続された複数の遅延素子により前記入力データを順次遅延させる、
ことを特徴とするレート変換装置。
【請求項４】
複数種類の入力レートに対してレート変換を行うレート変換方法において、
直列接続された複数の遅延素子を用いて、入力データを順次遅延させる入力遅延ステップと、
前記複数種類のレートの入力データの各レートを整数倍に変換するレート変換処理の時間が一定となるように、前記複数の遅延素子により遅延されたデータを、前記入力データの各レートに応じて、前記複数の遅延素子のタップから選択する選択ステップと、
前記選択ステップにより選択されたデータのレートを整数倍のレートに変換する補間処理を行う補間処理ステップと、
単数または複数の遅延素子を用いて、前記補間処理後のデータの出力タイミングの調整を行う出力遅延ステップと、を含む、
ことを特徴とするレート変換方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数種類のレートの入力データに対してレート変換処理を行うレート変換装置、及びレート変換方法に関するものである。
【０００２】
【従来の技術】
従来より、輝度データや色差データなどの映像データに対する処理として、そのデジタルデータのレートを変換する処理が行われている（特許文献１参照）。そして、そのレート変換処理において、複数種類の入力レートのデータに対してレート変換処理を行うことのできるレート変換装置がある。例えば、１つのレート変換装置で、１３．５ＭＨｚの輝度データと、２７ＭＨｚの輝度データとのレート変換処理を行うことができるものである。このような複数の入力レートに対応するレート変換装置においては、その複数の入力レートの各データを当該レート変換装置に入力してから出力するまでの時間（すなわち、レート変換処理の時間。以下、「入出力時間」とする。）が一定となることが要求される。これは、入力レートごとに上記入出力時間（レート変換処理の時間）が異なってしまうと、そのレート変換装置からデータが出力されるタイミングがレートごとに異なることとなり、画像がずれるなどの問題が発生するからである。
【０００３】
以下、複数の入力レートに対応し、それぞれの入力レートに対して入出力時間が等しい従来のレート変換装置について、図６〜図９を参照しながら説明する。図６は、従来のレート変換装置の構成を示すブロック図であり、図７は、その従来のレート変換装置の詳細な構成を示す図である。
【０００４】
図６において、従来のレート変換装置は、補間処理で必要なａ個（ａは自然数）のデータのうち、（ａ−１）個のデータを保持するための遅延処理を行う入力遅延部２１と、該入力遅延部２１によって保持されたデータを用いて補間処理を行い、その入力されたデータの入力レートを整数倍のレートに変換する補間処理を行う補間処理部２２と、該補間処理部２２からの補間処理後のデータ、あるいは補間処理を行わないで前記入力遅延部２１からの入力データをそのままスルーで出力するためのスルー出力用のデータを受け取り、その受け取ったデータに対して、各レートのデータの前記入出力時間が一定になるように遅延処理を施して出力する出力遅延部２３とを備える。
【０００５】
以下、図７を用いて詳細に説明する。なお、ここでは前記補間処理部２２が補間処理を行うのに７つの入力データを必要とし、その入力データを２倍のレートに変換するものとする。
【０００６】
前記入力遅延部２１は、補間処理で必要なａ個（ａは自然数。図７ではａ＝７）のデータのうち（ａ−１）個のデータを保持するための遅延処理を行う遅延素子２０１〜２０６と、その遅延素子２０１〜２０６に対してイネーブル信号を出力する入力遅延制御部２１０とを備え、前記補間処理部２２は、前記遅延素子２０１〜２０６のタップからのデータを用いて、その入力されたデータのレートを整数倍のレートに変換する補間処理を行う。ここで、補間処理部２２で行われる補間処理とは、データのレートを整数倍にするために、データとデータとの間に新たなデータを挿入する処理のことであり、その処理方法としては、例えば、入力データはそのまま出力し、隣接する２つの入力データの間に新たなデータを挿入する方法や、何個かの入力データに基づいて、その入力データの関数近似を行い、入力データの代わりに、その関数近似の結果の値を出力し、隣接する２つの入力データの間についても、その関数近似された結果の値を新たなデータとして出力する方法などがある。そして、前者の簡単な具体例としては、隣接する２つの入力データの平均を、その間の新たなデータとして出力する方法がある。
【０００７】
そして、前記出力遅延部２３は、前記入力データの入出力時間が一定になるように前記補間処理後のデータに対して遅延処理を行う遅延素子２１１〜２２０と、その遅延素子２１１〜２２０に対してイネーブル信号を出力する出力遅延制御部２３０と、複数の入力レートの前記入出力時間が一定となるように、所定の前記遅延素子２０１〜２０６，２１１〜２２０のタップからのデータを選択するセレクタ２３４〜２３６と、前記遅延素子２１１に入力されるデータを、レート変換処理を行うときとレート変換処理を行わないスルー出力のときとで切り替えるセレクタ２３７とを備える。
【０００８】
次に、上述した従来のレート変換装置の動作について、図８及び図９を用いて説明する。なお、ここでは、従来のレート変換装置が、２つの異なった入力レート（ｆ１、ｆ２＝２×ｆ１）に対応し、それぞれの入力レートｆ１、ｆ２に対して入出力時間が同じであり、前記補間処理部２２が補間処理を行うのに７つの入力データを必要とし、その入力データを２倍のレートに変換するものとする。
【０００９】
まず、図８を用いて、従来のレート変換装置に入力されるデータの入力レートがｆ１の場合について説明する。図８は、入力データのレートがｆ１の場合の、従来のレート変換装置の各部から出力される信号のタイミングチャートである。
【００１０】
入力レートがｆ１の場合、まず入力遅延制御部２１０は、ｆ１レートのイネーブル信号（以下、「ｆ１イネーブル信号」とする。）を出力する。そして、遅延素子２０１〜２０６は、そのｆ１イネーブル信号により、当該レート変換装置に入力されたデータを遅延させていく。例えば、入力データとして、「Ａ」，「Ｂ」，「Ｃ」，「Ｄ」，「Ｅ」，「Ｆ」，「Ｇ」，……というデータが順に入力された場合、遅延素子２０１、２０６の出力は、図８で示されるようになる。
【００１１】
補間処理部２２は、外部から入力されたデータと、上記各遅延素子２０１〜２０６においてｆ１イネーブル信号を元に遅延された入力データを読み込んでいく。そして上述したように、ここでは補間処理部２２において補間処理に７つの入力データが必要であるので、補間処理部２２が上記各遅延素子２０１〜２０６の各タップから７つのデータ「Ａ」〜「Ｇ」を読み込むと（図８に示す「Ｔ１」の時点）、まずその７つのデータのちょうど真ん中のデータ（前から４番目のデータ）「Ｄ」を出力する。次に補間処理部２２は、その４番目のデータ「Ｄ」と５番目のデータ「Ｅ」の間のデータを補間し、その「Ｄ」と「Ｅ」の間の補間データであるデータ「Ｄ’」を出力する。このように、補間処理部２２は順次、７つのデータを読み込んでいき、該補間処理部２２に入力されたデータのうちの、４番目のデータと５番目のデータとの間のデータを補間して、図８で示されるように「Ｄ」，「Ｄ’」，「Ｅ」，「Ｅ’」，……のように、その補間処理後のデータを出力していく。そして、その補間処理後のデータは、セレクタ２３７を介して遅延素子２１１に入力される。
【００１２】
以上のようにして補間処理部２２において補間処理がなされた補間処理後のデータは、図８で示されるように遅延素子２１１に入力され、遅延素子２１１、２１２により遅延される。この際に行われる遅延は、出力遅延制御部２３０からの２×ｆ１レートのイネーブル信号に基づいて行われる。そして、その遅延素子２１２の出力データをセレクタ２３５、２３６で選択して出力する。この出力データはｆ２（＝２×ｆ１）レートであり、ｆ１レートの入力データが２倍のレートにレート変換されたこととなる。なお、前記セレクタ２３５への入力を、遅延素子２１１の出力から取るのではなく遅延素子２１２の出力からとったのは、入力データにレート変換処理を行わないでスルーで出力するときと、入力データにレート変換処理を行って出力するときの入出力時間を同じにするためである。すなわち、スルー出力のときの入出力時間は１／ｆ１の整数倍となるが、レート変換処理を行ったときに遅延素子２１１からのデータを出力とすると、入出力時間が１／ｆ１の整数倍とならないため（図８参照）、遅延素子２１２でさらに１／（２×ｆ１）だけ遅延させ、出力タイミング調整を行ったものである。したがって、このときの入出力時間は、図８において、データ「Ｄ」がレート変換装置に入力されてから出力されるまでの時間からわかるように、４×１／ｆ１となっている。
【００１３】
次に、図９を用いて、入力されるデータの入力レートがｆ２の場合について説明する。図９は、入力データのレートがｆ２の場合の、従来のレート変換装置の各部から出力される信号のタイミングチャートである。
【００１４】
入力レートがｆ２のときも、入力レートがｆ１のときと同様に、遅延素子２０１〜２０６において遅延処理が行われ、補間処理部２２において補間処理が行われ、その補間処理後のデータは、セレクタ２３７を介して遅延素子２１１に入力される。ただし、入力遅延制御部２１は、ｆ２レートのイネーブル信号（以下、「ｆ２イネーブル信号」とする。）を出力する。
【００１５】
前記補間処理部２２から出力された補間処理後のデータは、セレクタ２３７を介して遅延素子２１１に入力される。このときの遅延素子２１１〜２２０は、出力遅延制御部２３０からの２×ｆ２レートのイネーブル信号により遅延処理がなされる。遅延素子２１１の出力データは、図９に示す通りである。
【００１６】
すでに述べたように、レート変換装置２０においては、入力されるデータの各レート毎にデータの出力されるタイミングが異なって画像がずれることを防止するため、入出力時間を一定にする必要がある。そしてここでは、入力レートがｆ２と入力レートがｆ１のときとで入出力時間を同じにするために、入力レートがｆ２の場合にはその入出力時間を４×１／ｆ１、すなわち８×１／ｆ２にする必要がある。すなわち、入力レートがｆ２のときには、補間処理部２２において補間処理がなされた後のデータを１０個の遅延素子２１１〜２２０で遅延させて、前記入出力時間が８×１／ｆ２となるようにした後（図９参照）、遅延素子２２０の出力データをセレクタ２３５、２３６で選択して出力する。この出力データは２×ｆ２レートであり、ｆ２レートの入力データが２倍のレートにレート変換されたこととなる。結局、このｆ１、ｆ２のレートに対応する従来のレート変換装置では、全体として１６個の遅延素子が必要である。
【００１７】
さらに、前記従来のレート変換装置において、補間処理を行わないで入力データをスルーで出力する場合について説明する。
入力データをスルーで出力する場合には、補間処理部２２で処理する前の入力データを、補間処理を行った場合と同じ入出力時間（ここでは、４×１／ｆ１）でそのまま出力する。したがって、セレクタ２３７では、補間処理部２２からの出力ではなく、遅延素子２０６からの出力を選択する。そして、入力されるデータの入力レートがｆ１の場合は、入力データを４個の遅延素子で１／ｆ１ずつ遅延させればよいため、セレクタ２３４において遅延素子２０４の出力を選択し、セレクタ２３６で前記セレクタ２３４の出力を選択することで、ｆ１レートのスルーの出力が得られ、一方、入力レートがｆ２の場合は、８個の遅延素子で１／ｆ２ずつ遅延させればよいため、セレクタ２３４で遅延素子２１２の出力を選択して、セレクタ２３６で前記セレクタ２３４の出力を選択することで、ｆ２レートのスルーの出力が得られる。ただし、入力データをスルーで出力する場合、入力データを補間処理した後に出力する場合とは異なり、出力遅延制御部２３０は、入力レートがｆ１のときには入力遅延制御部２１０と同じｆ１イネーブル信号を出力し、入力レートがｆ２のときには入力遅延制御部２１０と同じｆ２イネーブル信号を出力する。
【００１８】
ここで、従来のレート変換装置２０において補間処理を行わないで入力データをスルーで出力する場合、上述した図７のレート変換装置の構成で前記説明のようにするようにしてもよいが、この構成では、ｆ２レートにおけるスルー出力の際に、補間処理後のデータの遅延処理とスルー出力時のデータの遅延処理とにおいて遅延素子２１１、２１２を共用しているため、補間処理後の出力からスルー出力に切り替えたときには、直ちにスルー出力が得られるのではなく、その時に遅延素子２１１，２１２に保持されているデータがまず出力されることとなり、切り替え後のはじめの２つのデータは補間処理を行った後のデータとなる。したがって、補間処理後の出力からスルー出力に切り替えた時点において、遅滞なくスルー出力を得ることはできない。また、同様の理由で、スルー出力から補間処理後の出力に切り替えたときにも、遅滞なく補間後の出力を得ることはできない。
【００１９】
これを解決するために、図１０に示すように、従来のレート変換装置２０に、ｆ２レートにおけるスルー出力のために用いられる遅延素子２０７，２０８を設けるようにしてもよい。このようにすることで、スルー出力と補間処理後の出力とを切り替えた時点において、遅滞なく切り替えた後の出力を得ることができる。
【００２０】
【発明が解決しようとする課題】
しかしながら、入出力時間の調整のために補間処理後のデータを保持することは、補間処理により整数倍（上記従来例の場合は２倍）にレート変換された後のデータを保持することとなり、必要な遅延素子の数が多くなり、レート変換装置全体としての規模が増大するという問題があった。
【００２１】
また、前述した従来例では、入力レートが２つ（ｆ１、ｆ２＝２×ｆ１）の場合について説明したが、例えば、入力レートが３つ（ｆ１、ｆ２＝２×ｆ１、ｆ３＝２×ｆ２）になった場合には、さらに多くの遅延素子が必要となる。具体的には、従来のレート変換装置が、この３つの異なった入力レートｆ１、ｆ２、ｆ３に対応し、それぞれの入力レートｆ１、ｆ２、ｆ３に対して入出力時間が同じであり、前記補間処理部２２が補間処理を行うのに７つの入力データを必要とし、その入力データを２倍のレートに変換するものとすると、その入出力時間は４×１／ｆ１である。そして、入力レートがｆ３のときには、入力遅延制御部２１０からｆ３レートのイネーブル信号が出力され、図７の遅延素子２０１〜２０６，２１１，２１２（８個の遅延素子）を用いて、４×１／ｆ３の時間で、ｆ３レートで入力される入力データを、２×ｆ３レートにレート変換することができる。しかし、データの入出力時間を一定（４×１／ｆ１）にするために、４×１／ｆ１から４×１／ｆ３を引いた時間分、出力遅延部２３において、レート変換後のデータに対して２×ｆ３レートでの遅延処理を行わなければならない。そのために必要な遅延素子の数は、
（４×１／ｆ１−４×１／ｆ３）／(１／（２×ｆ３）)＝２４
となる。したがって、装置全体では３２個（=２４＋８）の遅延素子が必要になる。
【００２２】
この例からもわかるように、前記レート変換装置において処理する入力レートの数が多くなると、出力時間を調整するための遅延素子数が増加し、装置の規模が全体として増大することとなる。
【００２３】
また、図７に示した従来のレート変換装置２０を、スルー出力と補間処理後の出力とを切り替えた時点において、遅滞なく切り替えた後の出力を得ることができるようにするためには、図１０を用いて説明したように、遅延素子の数がさらに増えることとなる。さらに、レート変換された後の高レートのデータを入出力時間調整のために遅延させることは、消費電力を増大させることにもなる。
【００２４】
本発明は、上記問題点を解決するためになされたものであり、遅延素子の数を減らすことによりレート変換装置全体としての規模を削減し、且つ消費電力を削減することができるレート変換装置、及びレート変換方法を提供することを目的とする。
【００２５】
【特許文献１】
特開平１−１０９８１３号公報
【００２７】
【課題を解決するための手段】
上記目的を達成するため、本発明によるレート変換装置は、複数種類の入力レートに対してレート変換を行うレート変換装置において、直列接続された複数の遅延素子により、入力データを順次遅延させる入力遅延部と、前記複数種類のレートの入力データが当該レート変換装置に入力されてから出力されるまでの入出力時間が一定になるように、前記入力遅延部の各遅延素子において遅延されたデータを、前記入力データの各レートに応じて、前記複数の遅延素子のタップから選択する選択部と、前記選択部により選択されたデータのレートを整数倍に変換する補間処理を行う補間処理部と、単数または複数の遅延素子により、前記補間処理部において補間処理されたデータの出力タイミングの調整を行う出力遅延部と、を備えたことを特徴とするものである。
【００２８】
また、本発明によるレート変換装置は、請求項１に記載のレート変換装置において、前記出力遅延部は、レート変換を行うときの前記入力データの前記入出力時間と、レート変換を行わないスルー出力のときの該入力データの前記入出力時間とが等しくなるように、前記入力データの各レートに応じて、前記入力遅延部の前記複数の遅延素子のタップからスルー出力用のデータを受け取り、前記レート変換を行うときは、前記出力タイミング調整後のデータを出力し、前記スルー出力を行うときは、前記入力遅延部から受け取った前記スルー出力用のデータを出力することを特徴とするものである。
【００２９】
また、本発明によるレート変換装置は、請求項１または請求項２に記載のレート変換装置において、前記入力遅延部は、前記入力レートに応じたイネーブル信号を用いて、前記直列接続された複数の遅延素子により前記入力データを順次遅延させることを特徴とするものである。
【００３１】
また、本発明によるレート変換方法は、複数種類の入力レートに対してレート変換を行うレート変換方法において、直列接続された複数の遅延素子を用いて、入力データを順次遅延させる入力遅延ステップと、前記複数種類のレートの入力データの各レートを整数倍に変換するレート変換処理の時間が一定となるように、前記複数の遅延素子により遅延されたデータを、前記入力データの各レートに応じて、前記複数の遅延素子のタップから選択する選択ステップと、前記選択ステップにより選択されたデータのレートを整数倍のレートに変換する補間処理を行う補間処理ステップと、単数または複数の遅延素子を用いて、前記補間処理後のデータの出力タイミングの調整を行う出力遅延ステップと、を含むことを特徴とするものである。
【００３２】
【発明の実施の形態】
（実施の形態１）
以下、本発明の実施の形態１によるレート変換装置について、図面を参照しながら説明する。
本実施の形態１によるレート変換装置は、入出力時間調整のための遅延処理を補間処理の前に行うものである。また、本実施の形態１によるレート変換装置は、入力データのレートを整数倍に変換するものであり、複数種類の入力レートに対して入出力時間が等しいものである。そして、このようなレート変換装置は、映像データのレート変換処理や音声のオーバーサンプリングなどに用いられるものである。
【００３３】
図１は、本実施の形態１によるレート変換装置の構成を示すブロック図である。図１において、本実施の形態１によるレート変換装置１０は、入力遅延部１１と、選択部１２と、補間処理部１３と、出力遅延部１４とを備える。
【００３４】
入力遅延部１１は、直列接続された複数の遅延素子により、入力データを順次遅延させる。選択部１２は、各レートのデータに関するレート変換装置１０への入力から出力までの時間が一定となるように、入力遅延部１１の各遅延素子により遅延されたデータを、各入力レートに応じて、その複数の遅延素子のタップから選択する。
【００３５】
補間処理部１３は、選択部１２により選択されたデータに対して、入力レートの整数倍のレートとなるように補間処理を行う。ここで、補間処理とは、データのレートを整数倍にするためにデータとデータとの間に新たなデータを挿入する処理のことである。そして、その処理方法としては、例えば、入力データはそのまま出力し、隣接する２つの入力データの間に新たなデータを挿入する方法や、何個かの入力データに基づいて、その入力データの関数近似を行い、入力データの代わりに、その関数近似の結果の値を出力し、隣接する２つの入力データの間についても、その関数近似された結果の値を新たなデータとして出力する方法などがある。前者の簡単な具体例としては、隣接する２つの入力データの平均を、その間の新たなデータとして出力する方法がある。
【００３６】
出力遅延部１４は、２個の遅延素子により、補間処理後のデータの出力タイミング調整を行う。また、出力遅延部１４は、補間処理を行わないで入力データをそのままスルーで出力するためのスルー出力用のデータを入力遅延部１１の出力から受け取り、スルー出力を行うときには、出力タイミング調整後のデータに代えて、そのスルー出力用のデータを出力する。
【００３７】
図２は、レート変換装置の詳細な構成を示すブロック図である。この図２で示されるレート変換装置は、レートがｆ１Ｈｚの入力データと、レートがｆ２Ｈｚ（ｆ２＝２×ｆ１）の入力データとをそれぞれ２倍のレートに変換するものであり、補間処理部１３が７つのデータを用いて補間処理を行うものである。
【００３８】
図２において、入力遅延部１１は、直列接続された１０個の遅延素子１０１〜１１０と、セレクタ１１１とを備える。遅延素子１０１〜１１０は、セレクタ１１１からのイネーブル信号を基に、入力データを順次遅延させていく。セレクタ１１１は、セレクト信号１５３がｆ１レートを示すときには、レートがｆ１であるイネーブル信号（ｆ１イネーブル信号）１５１を選択し、セレクト信号１５３がｆ２レートを示すときには、レートがｆ２であるイネーブル信号（ｆ２イネーブル信号）１５２を選択して出力する。
【００３９】
選択部１２は、セレクタ１２１〜１２７を備える。セレクタ１２１〜１２７は、セレクト信号１５３がｆ１レートを示すときには、それぞれ遅延素子１０１〜１０７の入力側のタップからのデータを選択し、セレクト信号１５３がｆ２レートを示すときには、それぞれ遅延素子１０４〜１１０の出力側のタップからのデータを選択する。セレクタ１２１〜１２７により選択されたデータは、補間処理部１３に入力される。
【００４０】
出力遅延部１４は、２個の遅延素子１４１，１４２と、セレクタ１４３〜１４６とを備える。遅延素子１４１，１４２は、セレクタ１４３からのイネーブル信号を基に、補間処理部１３による補間処理後のデータに対して出力タイミング調整を行うものである。セレクタ１４３〜１４６は、図示しないセレクト信号により制御されており、そのセレクト信号の示す信号やデータを選択して出力する。セレクタ１４３は、レート変換装置１０への入力データのレートがｆ１のときには、２×ｆ１レートのイネーブル信号１６１を選択し、入力データのレートがｆ２のときには、２×ｆ２レートのイネーブル信号１６２を選択する。セレクタ１４４は、入力レートがｆ１の場合のスルー出力用のデータと、入力レートがｆ２の場合のスルー出力用のデータとを、それぞれ遅延素子１０４の出力、及び遅延素子１０８の出力から受け取り、入力レートに応じていずれかのデータを選択する。セレクタ１４５は、出力タイミング調整に２個の遅延素子を用いる場合には、遅延素子１４２からの出力を選択し、出力タイミング調整に１個の遅延素子だけを用いる場合には、遅延素子１４１からの出力を選択する。セレクタ１４６は、レート変換処理を行う場合にはセレクタ１４５からのデータを選択し、レート変換処理を行わないスルー出力の場合にはセレクタ１４４からのデータを選択する。
【００４１】
次に、本実施の形態１によるレート変換装置１０の動作について説明する。
図３は、本実施の形態１によるレート変換装置の動作を示すフローチャートであり、図４、図５は、それぞれ入力レートがｆ１、ｆ２のときの、レート変換装置の各部から出力される信号のタイミングチャートである。
【００４２】
まず、図４を用いて、本実施の形態１にかかるレート変換装置１０にｆ１レートのデータが入力される場合について説明する。
ステップＳ１０１において、まず、セレクタ１１１は、ｆ１レートを示すセレクタ信号１５３によりｆ１イネーブル信号１５１を選択し、これにより、入力遅延部１１に入力されたデータは、ｆ１イネーブル信号１５１によって各遅延素子１０１〜１１０を伝播され、順次遅延される。
【００４３】
そして、ステップＳ１０２において、上記各遅延素子１０１〜１１０で順次遅延されたデータが、選択部１２の各セレクタ１２１〜１２７に入力され、該各セレクタ１２１〜１２７は、前記セレクト信号１５３の指示により、それぞれ遅延素子１０１〜１０７の入力側のタップから補間処理に必要な７つのデータを選択して補間処理部１３に出力する。
【００４４】
そして、ステップＳ１０３において、前記補間処理部１３は、選択部１２からの７つのデータを受け取り、補間処理を行う。すなわち、７つのデータが入力されると、その真ん中のデータ（前から４番目のデータ）をそのまま出力し、次に、４番目のデータと５番目のデータとの間のデータを補間して出力する。したがって、図４で示されるように、「Ａ」、「Ｂ」、「Ｃ」、「Ｄ」、……というデータが入力される場合には、補間処理部１３はＴ１のタイミングで「Ａ」、「Ｂ」、…、「Ｆ」、「Ｇ」の７つのデータを受け取り、その真ん中のデータである「Ｄ」をまず出力し、次に「Ｄ」と「Ｅ」の間のデータである「Ｄ’」を出力する。この補間処理部１３は、入力データのレートを２倍にするものであるため、補間処理部１３からの出力はｆ２＝２×ｆ１レートとなっている。
【００４５】
そしてこの後、ステップＳ１０４において、出力遅延部１４は、補間処理部１３からの補間処理後のデータに対して、出力タイミング調整を行う。すなわち、図４で示されるように、セレクタ１４３からの２×ｆ１レートのイネーブル信号１６１を基に、遅延素子１４１が補間処理部１３からのデータを遅延させ、該遅延素子１４１からのデータを、遅延素子１４２によりさらに遅延されたデータが、セレクタ１４５，１４６を介してレート変換装置１０外部へ出力される。ここで、レート変換装置１０からの出力を受ける装置が、遅延素子１４２による出力タイミング調整を必要としない場合には、遅延素子１４１の出力をセレクタ１４５，１４６を介してレート変換装置１０外部へ出力するようにしてもよい。このことは、入力データのレートがｆ２のときも同様である。
なお、図４から明らかなように、この場合の入出力時間は４×１／ｆ１となっている。
【００４６】
次に、図５を用いて、本実施の形態１にかかるレート変換装置１０にｆ２レートのデータが入力される場合について説明する。
まず、セレクタ１１１は、ｆ２レートを示すセレクタ信号１５３によりｆ２イネーブル信号１５２を選択し、これにより、入力遅延部１１に入力されたデータは、前述したｆ１レートのときと同様に、ｆ２イネーブル信号１５２によって各遅延素子１０１〜１１０を伝播され、順次遅延される（ステップＳ１０１）。
【００４７】
そして、ステップＳ１０２では、上記各遅延素子１０１〜１１０で順次遅延されたデータが、選択部１２の各セレクタ１２１〜１２７に入力され、該各セレクタ１２１〜１２７は、前記セレクト信号１５３の指示により、それぞれ遅延素子１０４〜１１０の出力側のタップから補間処理に必要な７つのデータを選択して補間処理部１３に出力する。ここで、ｆ２レートのときに選択するデータと、ｆ１レートのときとで選択するデータが異なるのは、ｆ１レートとｆ２レートとで入出力時間を同じにするため、ｆ２レートのときには、ｆ１レートのときよりも余分にデータを遅延させるためである。
【００４８】
以上のようにして選択部１２において選択された７つのデータを補間処理部１３が受け取って、補間処理を行い（ステップＳ１０３）、さらに、該補間処理後のデータを、出力遅延部１４において出力タイミング調整を行う（ステップＳ１０４）。この動作は前述したｆ１レートのときと同様であるため、ここでは説明を省略する。ただし、補間処理部１３はレートを２倍に変換する処理を行うため、補間処理後のデータは２×ｆ２レートとなっており、出力遅延部１４で用いられるセレクタ１４３からのイネーブル信号は、２×ｆ２レートのイネーブル信号１６２である。なお、図５において、補間処理部１３がデータ「Ａ」、「Ｂ」、…、「Ｇ」の７つのデータを受け取り、補間処理を行うタイミングは、Ｔ２で示されている。
【００４９】
ここで、入力データがｆ２レートの場合、レート変換を行うだけであれば入出力時間は４×１／ｆ２となる。しかし、ｆ１レートの入出力時間とあわせるために、データに対して、遅延素子１０１〜１０４を用いて余分に４×１／ｆ２の遅延を行うため、ｆ２レートのときの入出力時間もｆ１レートのときと同じ８×１／ｆ２＝４×１／ｆ１となる（図５参照）。
【００５０】
次に、レート変換処理（補間処理）を行わないスルー出力の場合について説明する。
従来例では、スルー出力と補間処理後の出力とを切り替えた場合に、遅滞なく切り替えた後の出力を得ることができるようにするためには、遅延素子を余分に設ける必要があった（図１０参照）。しかしながら、本実施の形態１によるレート変換装置では、入出力時間調整のための遅延処理を補間処理の前に行うため、従来例よりも多くの遅延素子が、入力遅延部１１、つまり補間処理部１３のデータ入力側に設けられているため、従来のように、余分な遅延素子をさらに設けることなく、スルー出力と補間処理後の出力とを切り替えた時点において、遅滞なく切り替えた後の出力を得ることができる。
【００５１】
具体的には、遅延素子１０４、１０８の出力側のタップからのデータをそれぞれ出力遅延部１４に入力しており、ｆ１レートのときにはセレクタ１４４が遅延素子１０４の出力側のタップからのデータを選択することにより、またｆ２レートのときにはセレクタ１４４が遅延素子１０８の出力側のタップからのデータを選択することにより、それぞれｆ１レートのとき、ｆ２レートのときのスルー出力を出力することができる。なお、このときセレクタ１４６は、セレクタ１４４の出力を選択する。
【００５２】
このように、本実施の形態１によるレート変換装置では、遅延素子１０１〜１１０により、入力データを順次遅延させる入力遅延部１１と、各レートの入力データに関する入出力時間が一定となるように、入力レートに応じて、前記入力遅延部１１における遅延素子のタップのデータを選択する選択部１２と、該選択部１２により選択されたデータに対して、レートを２倍にする補間処理を行う補間処理部１３と、遅延素子１４１，１４２により、補間処理後のデータの出力タイミング調整を行う出力遅延部１４とを備えたことで、各レートについての入出力時間を一定とするための遅延処理を補間処理前に行うことができる。この結果、入出力時間の調整のための遅延処理を補間処理後に行う従来例と比べて、レート変換装置全体で必要な遅延素子の数を削減することができる効果が得られる。具体的には、本実施の形態１によるレート変換装置１０に必要な遅延素子数は１２個であるのに対し、図７で示される従来例では、必要な遅延素子数は１６個である。
【００５３】
さらに、本実施の形態１によるレート変換装置１０では、余分な遅延素子を設けることなく、スルー出力と補間処理後の出力とを切り替えた後に、遅滞なく切り替え後の出力を得ることができる。これにより、スルー出力のために余分な遅延素子が必要である従来のレート変換装置２０（図１０参照）に比べて、遅延素子をさらに削減できる効果が得られる。
【００５４】
なお、本実施の形態１においては、補間処理部１３における補間処理の一例として、補間処理部１３が７つのデータを入力として、まず４番目のデータを出力し、次に４番目のデータと５番目のデータとの間のデータを補間して出力する場合について説明したが、これに限るものではなく、例えば、補間処理部１３が７つのデータを入力として、まず３番目のデータを出力し、次に３番目と４番目のデータとの間のデータを補間して出力するなどのようなものであってもよい。
【００５５】
また、本実施の形態１においては、レート変換装置１０に入力されるデータの複数種類の入力レートに対して、１つの入力レートが他の入力レートの２倍である場合について説明したが、特にこれに限定されなくてもよく、整数倍などであってもよい。
【００５６】
また、本実施の形態１では、説明の簡略化のため、入力レートが２つ（ｆ１、ｆ２＝２×ｆ１）の場合について説明したが、本実施の形態１にかかるレート変換装置に入力されるデータの入力レートが３つ（ｆ１、ｆ２＝２×ｆ１、ｆ３＝２×ｆ２）の場合には、従来装置との相違がさらに顕著になる。具体的には、入力レートが３つ（ｆ１、ｆ２、ｆ３）の場合も入出力時間は４×１／ｆ１であり、入力レートがｆ３のときには、入力遅延部１１の６個の遅延素子と出力遅延部１４の２個の遅延素子を用いて、４×１／ｆ３の時間で、ｆ３レートで入力される入力データを、２×ｆ３レートにレート変換することができる。しかし、データの入出力時間を一定（４×１／ｆ１）にするために、４×１／ｆ１から４×１／ｆ３を引いた時間について、入力遅延部１１において、補間処理前のデータに対してｆ３レートでの遅延処理を行わなければならない。そのために必要な遅延素子の数は、
（４×１／ｆ１−４×１／ｆ３）／(１／ｆ３)＝１２
となる。したがって、本実施の形態１のレート変換装置全体では、２０個（=８＋１２）の遅延素子が必要になる。一方、従来例では、すでに述べたように３２個の遅延素子が必要であるため、本実施の形態１にかかるレート変換装置１０によれば、従来例に比べて約２／３の遅延素子数でよいこととなる。
【００５７】
このように、入力レートの数や、またレートの変換率に関わらず、本発明のレート変換装置によれば、従来例に比べて遅延素子数を削減することができるという効果が得られる。
【００５８】
【発明の効果】
以上の説明から明らかなように、本発明によるレート変換装置によれば、複数種類の入力レートに対してレート変換を行うレート変換装置において、直列接続された複数の遅延素子により、入力データを順次遅延させる入力遅延部と、前記複数種類のレートの入力データが当該レート変換装置に入力されてから出力されるまでの入出力時間が一定になるように、前記入力遅延部の各遅延素子において遅延されたデータを、前記入力データの各レートに応じて、前記複数の遅延素子のタップから選択する選択部と、前記選択部により選択されたデータのレートを整数倍に変換する補間処理を行う補間処理部と、単数または複数の遅延素子により、前記補間処理部において補間処理されたデータの出力タイミングの調整を行う出力遅延部と、を備えたことで、前記入出力時間の調整のための遅延処理を補間処理前に行うことができ、該入出力時間の調整のための遅延処理を補間処理後に行う従来例と比べて、当該レート変換装置の装置全体に必要な遅延素子の数を削減して、装置規模を全体として削減することができる効果が得られる。また、高レートで動作する遅延素子数を削減することにより、消費電力を減少させることができる効果も得られる。
【００５９】
また、本発明によるレート変換装置によれば、入出力時間を調整するための遅延処理を補間処理前に行うことで、余分な遅延素子を設けることなく、スルー出力と補間処理後の出力とを切り替えた後、遅滞なく切り替え後の出力を得ることができる。したがって、そのために余分な遅延素子が必要である従来例に比べて、遅延素子をさらに削減することができる効果が得られる。
【００６０】
また、本発明によるレート変換方法によれば、複数種類の入力レートに対してレート変換を行うレート変換方法において、直列接続された複数の遅延素子を用いて、入力データを順次遅延させる入力遅延ステップと、前記複数種類のレートの入力データの各レートを整数倍に変換するレート変換処理の時間が一定となるように、前記複数の遅延素子により遅延されたデータを、前記入力データの各レートに応じて、前記複数の遅延素子のタップから選択する選択ステップと、前記選択ステップにより選択されたデータのレートを整数倍のレートに変換する補間処理を行う補間処理ステップと、単数または複数の遅延素子を用いて、前記補間処理後のデータの出力タイミングの調整を行う出力遅延ステップと、を含むようにしたことで、前記入出力時間の調整のための遅延処理を補間処理前に行うことができ、該入出力時間の調整のための遅延処理を補間処理後に行う従来例と比べて、装置全体に必要な遅延素子の数を削減することができ、装置の規模を全体として削減することができる効果が得られる。また、高レートで動作する遅延素子数を削減することにより、消費電力を減少させることができる効果も得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１によるレート変換装置の構成を示すブロック図である。
【図２】本発明の実施の形態１によるレート変換装置の詳細な構成を示すブロック図である。
【図３】本発明の実施の形態１によるレート変換装置の動作を示すフローチャートである。
【図４】本発明の実施の形態１における、入力レートがｆ１のときの各遅延素子などの出力を示すタイミングチャートである。
【図５】本発明の実施の形態１における、入力レートがｆ２のときの各遅延素子などの出力を示すタイミングチャートである。
【図６】従来のレート変換装置の構成を示すブロック図である。
【図７】従来のレート変換装置の詳細な構成を示すブロック図である。
【図８】従来例における、入力レートがｆ１のときの各遅延素子などの出力を示すタイミングチャートである。
【図９】従来例における、入力レートがｆ２のときの各遅延素子などの出力を示すタイミングチャートである。
【図１０】従来のレート変換装置の構成を示すブロック図である。
【符号の説明】
１０、２０  レート変換装置
１１、２１、２１’  入力遅延部
１２  選択部
１３、２２  補間処理部
１４、２３  出力遅延部
１０１〜１１０、１４１、１４２、２０１〜２０８、２１１〜２２０  遅延素子
１１１、１２１〜１２７、１４３〜１４６、２３４〜２３７  セレクタ
１５１  ｆ１イネーブル信号
１５２  ｆ２イネーブル信号
１６１  ２×ｆ１のイネーブル信号
１６２  ２×ｆ２のイネーブル信号
１５３  セレクト信号
２１０  入力遅延制御部
２３０  出力遅延制御部
【図１】
0003719677.tif 000002
【図２】
0003719677.tif 000003
【図３】
0003719677.tif 000004
【図４】
0003719677.tif 000005
【図５】
0003719677.tif 000006
【図６】
0003719677.tif 000007
【図７】
0003719677.tif 000008
【図８】
0003719677.tif 000009
【図９】
0003719677.tif 000010
【図１０】
0003719677.tif 000011