(57)【特許請求の範囲】
【請求項１】
第１のパッケージ及び第２のパッケージと、
前記第１のパッケージ内に構成され、供給されたアドレスを保持する第１のアドレスレジスタと、
前記第１のパッケージ内に構成され、前記アドレスの供給前に供給された複数のアドレスをそれぞれ２分割した内の上位アドレスである第２の上位アドレスを保持する複数個から構成される第２のアドレスレジスタと、
前記第１のパッケージ内に構成され、前記第１のアドレスレジスタ内に格納されたアドレスをそれぞれ２分割した内の上位アドレスである第１の上位アドレスと複数の前記第２の上位アドレスとをそれぞれ比較する前記第２のアドレスレジスタと同数設けられる比較手段と、
複数の前記比較手段の比較結果に基づき、前記複数の第２の上位アドレスのいずれも前記第１の上位アドレスに一致しないことを検知して上位アドレス指示信号を出力するＡＮＤ回路と、
前記第１のパッケージと前記第２のパッケージとを接続し、前記第１のアドレスレジスタのアドレス幅から前記第１の上位アドレスのアドレス幅を差し引いて得られる残余アドレスのアドレス幅に等しいアドレス幅を持つアドレスバスと、
前記第１のパッケージ内に構成され、前記上位アドレス指示信号に基づき、前記複数の第２の上位アドレスのいずれも前記第１の上位アドレスに一致しない場合に前記第１の上位アドレスを前記アドレスバスに出力し、前記複数の第２の上位アドレスのいずれかが前記第１の上位アドレスに一致する場合に前記第１のアドレスレジスタ内に格納されたアドレスを２分割した内の下位アドレスを前記アドレスバスに出力する入力セレクタと、
前記第２のパッケージ内に構成され、前記第２のアドレスレジスタと同数設けられ、複数の前記第２の上位アドレスを保持する第３のアドレスレジスタと、
前記複数の比較手段の比較結果に基づいて上位アドレス格納区別信号を生成し、前記第２のアドレスレジスタ内の何れかに前記第２の上位アドレスを保持させるかの制御と、前記第３のアドレスレジスタ内の何れかに前記第２の上位アドレスを保持させるかの制御を行う制御手段と、
前記第２のパッケージ内に構成され、前記上位アドレス格納区別信号及び前記上位アドレス指示信号に基づいて、前記第３のアドレスレジスタ内の何れかに格納されている前記第２の上位アドレスが選択され、選択された前記第２の上位アドレスと前記下位アドレスとが組み合わされたアドレスが入力される記憶手段と、
前記第２のパッケージ内に構成され、前記上位アドレス指示信号に基づき、前記複数の第２の上位アドレスのいずれも前記第１の上位アドレスに一致しない場合に前記アドレスバスからの前記第１の上位アドレスを前記第２の上位アドレスとして前記第３のアドレスレジスタに出力し、前記複数の第２の上位アドレスのいずれかが前記第１の上位アドレスに一致する場合に前記アドレスバスからの前記下位アドレスを前記記憶手段に出力する出力セレクタ
とを備えることを特徴とする集積回路。
【請求項２】
前記制御手段は、
前記複数の比較手段の比較結果に基づいて前記上位アドレス格納区別信号を生成する格納先切換え回路と、
前記上位アドレス格納区別信号に基づき、前記第２のアドレスレジスタ内の何れかに前記第２の上位アドレスを保持させるかの選択を行う出力セレクタと、
前記上位アドレス格納区別信号に基づき、前記第３のアドレスレジスタ内の何れかに前記第２の上位アドレスを保持させるかの選択を行う出力セレクタ
とを備えることを特徴とする請求項１に記載の集積回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、集積回路に関するものであり、特にマイクロプロセッサ、周辺ＬＳＩ、ＤＳＰ、メモリ等から構成される集積回路のアーキテクチャに関するものである。
【０００２】
【従来の技術】
現在のマイクロプロセッサ、周辺ＬＳＩ、ＤＳＰ（デジタル・シグナル・プロセッサ）等から構成される集積回路のアドレス幅は、一般に、取り扱うデータ量の増加に従って増加する傾向にある。一般に、マイクロプロセッサを用いた集積回路において命令やデータは、メモリ内の連続したアドレスに格納されていることが多い（以下「データの局在性」という）。言い換えると、マイクロプロセッサが全アドレスをランダムにアクセスする場合はまれであり、通常連続したアドレスで指定される命令やデータをアクセスする場合が多く発生する。この場合、アドレスの上位ビットはほとんど変化しないことになる。
【０００３】
以下、従来の技術および問題点を図５，６を用いて説明する。図５は、従来の集積回路の概略ブロック図であり、図６は、図５の集積回路のアドレスバス上を転送されるデータのタイミング図である。
【０００４】
図５において、集積回路５０は、マイクロプロセッサ（ＣＰＵ）５２および外部記憶装置としてのメモリ５６から構成されている。ここでは、アドレス幅が３２ビットである集積回路５０の場合について説明する。ＣＰＵ５２とメモリ５６は、３２ビット幅のアドレスバス５８により結ばれ互いにデータをやり取りする。一般に、マイクロプロセッサ５２は、オペランドリード、オペランドライト、命令フェッチ等のための数種類のメモリアクセス等を行なうがここでは、説明の簡略化のためオペランドリードの場合に関して説明する。図６に示すように、第一クロックではアドレスレジスタ５４からアドレスバス５８を介してアドレス００００００００Ｈ（Ｈは１６進数を表す。以下同様）がメモリ５６に対して転送される。その後、第二クロックでは、メモリ５６内のアドレス００００００００Ｈ番地の内容Ａが読みだされる（読みだし先は図示せず）。次の第三クロックでは、アドレスレジスタ５４から３２ビット幅のアドレス００００００００４Ｈがアドレスバス５８を経由してメモリ５６へ出力され、同様に第四クロックで、メモリ５６内のアドレス０００００００４Ｈ番地の内容Ｂが読みだされる。以下同様に、続くクロックで、アドレスレジスタ５４内に格納されたアドレス０００００００８Ｈに対応したメモリ５６内のデータＣが、アドレスレジスタ５４内に格納されたアドレスＦＦＦＦＦＦＦＦ８Ｈに対応したメモリ５６内のデータＤが、アドレスレジスタ５４内に格納されたアドレスＦＦＦＦＦＦＦ８Ｈに対応したメモリ５６内のデータＥが、アドレスレジスタ５４内に格納されたアドレス０００００００ＣＨに対応したメモリ５６内のデータＦが、アドレスレジスタ５４内に格納されたアドレス００００００１０Ｈに対応したメモリ５６内のデータＧがクロックに同期して読みだされる。以下に、メモリ５６内のデータを読みだす為アドレスバス５８上に転送されたアドレスとクロックとの関係を以下に示す。
【０００５】
クロック        転送アドレス（アドレスバス上）
１              ００００００００Ｈ
２              ０００００００４Ｈ
３              ０００００００８Ｈ
４              ＦＦＦＦＦＦＦ８Ｈ
５              ＦＦＦＦＦＦＦＣＨ
６              ０００００００ＣＨ
７              ０００００００１Ｈ
上記したように、例えば、第一クロックから第三クロックまでの各転送アドレスにおいて変化しているのは最下位のニブル（ｎｉｂｂｌｅ）のみであり、それ以外のニブルは同じ値である。クロック４，５に関しても、またクロック６，７に関しても同様である。
【０００６】
このように、従来の集積回内路のアドレスバスの上位ビットの値（転送されるアドレス値）は、ほとんど変化しない場合が多く、言い換えると最下位のビットあるいはニブルの値が変化する場合が多い。それにもかかわらず、アドレスバスの全ビットに対応する専用の信号ピンを用意し、これらのピンを介して集積回路の外部、例えば上記の例では、メモリへ出力していた。
【０００７】
【発明が解決しようとする課題】
従って、従来の集積回路では以下の問題が存在していた。
【０００８】
（Ａ）アドレスバス幅のビット数が増えることにより集積回路を組み立てるパッケージのピン数が増大し、パッケージコスト、従って集積回路の製造コストが増大する。
【０００９】
（Ｂ）集積回路を用いてコンピュータボードを作成する場合、ボード全体の面積に対するアドレスバスの占める面積が増加し、このためボード全体の実装密度が低下する。
【００１０】
（Ｃ）アドレスバス用のパッド数はアドレスバス幅の増減に対応して増減する。従って、あまり値が頻繁に変化しないアドレスバスのビット線に関してもパッドを作成している。これは、無意味な面積が、即ち頻繁に使用されないビット線に関する面積が、集積回路上に増加することを意味する。即ちパッドネックが発生する。これは、集積回路の面積が小さくなればなるほど影響が大きくなる。
【００１１】
そこで、本発明は上記した集積回路に関する従来技術の課題を解決しようとしてなされたものであり、その目的とするところは、ＣＰＵとその周辺デバイスとの処理ビット数能力を減少させることなく、ＣＰＵとその周辺デバイス間とを結ぶアドレスバスのバス幅を減少させた構成により集積度を向上させた集積回路を提供することにある。
【００１２】
【課題を解決するための手段】
本発明の第１の特徴に係る集積回路は、供給されたアドレスを保持する第１のアドレスレジスタと、アドレスの供給前に供給されたアドレスの一部分である第２の部分アドレスを保持する第２のアドレスレジスタおよび第３のアドレスレジスタと、第１のアドレスレジスタ内に格納されたアドレスの一部分である第１の部分アドレスと第２のアドレスレジスタ内に格納された第２の部分アドレスとを比較する比較手段と、アドレスが示す番地に対応したデータを出力する記憶手段とから構成される集積回路において、第１の部分アドレスのアドレス幅は第２の部分アドレス幅と等しく、第１のアドレスレジスタおよび第２のアドレスレジスタ、および比較手段は第１のパッケージ上に形成され、第３のアドレスレジスタおよび記憶手段は第２のパッケージ上に形成され、この第１のパッケージおよび第２のパッケージ間は、第１のアドレスレジスタ内に格納されているアドレスのアドレス幅から第１の部分アドレスのアドレス幅を差し引いて得られる残余アドレスのアドレス幅に等しいアドレス幅を持つアドレスバスにより接続されており、比較手段の結果に基づいて、第３のアドレスレジスタ内に格納されている第２の部分アドレスと残余アドレスとが組み合わされ記憶手段に入力されることを要旨としている。本発明の第２の特徴は、第１のパッケージ及び第２のパッケージと、第１のパッケージ内に構成され、供給されたアドレスを保持する第１のアドレスレジスタと、第１のパッケージ内に構成され、アドレスの供給前に供給された複数のアドレスをそれぞれ２分割した内の上位アドレスである第２の上位アドレスを保持する複数個から構成される第２のアドレスレジスタと、第１のパッケージ内に構成され、第１のアドレスレジスタ内に格納されたアドレスをそれぞれ２分割した内の上位アドレスである第１の上位アドレスと複数の第２の上位アドレスとをそれぞれ比較し、上位アドレス指示信号を出力する第２のアドレスレジスタと同数設けられる比較手段と、第２のパッケージ内に構成され、第２のアドレスレジスタと同数設けられ、複数の第２の上位アドレスを保持する第３のアドレスレジスタと、上位アドレス指示信号に基づいて上位アドレス格納区別信号を生成し、第２のアドレスレジスタ内の何れかに第２の上位アドレスを保持させるかの制御と、第３のアドレスレジスタ内の何れかに第２の上位アドレスを保持させるかの制御を行う制御手段と、第１のパッケージと第２のパッケージとを接続し、第１のアドレスレジスタのアドレス幅から第１の上位アドレスのアドレス幅を差し引いて得られる残余アドレスのアドレス幅に等しいアドレス幅を持つアドレスバスと、第２のパッケージ内に構成され、上位アドレス格納区別信号及び上位アドレス指示信号とに基づいて、第３のアドレスレジスタ内の何れかに格納されている第２の上位アドレスが選択され、選択された第２の上位アドレスと残余アドレスとが組み合わされたアドレスが入力される記憶手段とを備える半導体集積回路であることを要旨としている。
【００１３】
【作用】
上記したように、本発明の集積回路では、集積回路内のアドレスの一部を格納するアドレスレジスタをＣＰＵブロック側およびメモリブロック側の両方に設け供給されるアドレスの一部に対応するビット数の分に対応する（ＣＰＵブロックとメモリブロック間を結ぶ）アドレスバスの幅を減少させる。これにより、集積回路のピン数は減少し、集積回路内の各ブロックのパッド数は減少される。
【００１４】
供給されたアドレスの一部はアドレスレジスタ内に格納され、次に供給されるアドレスの一部がアドレスレジスタ内に格納されているアドレスと一致した場合は、アドレスレジスタ内のアドレスを利用することにより、アドレスバス内のビット数を減少したことに伴うメモリアクセスに必要なクロック数の増加を防ぐ。即ち処理ビット数能力は減少せず、メモリアクセスを実行できる。
【００１５】
【実施例】
本発明の基本概念は以下のとうりである。
【００１６】
集積回路は、一般にＣＰＵとその周辺装置、例えばメモリとから構成され、該ＣＰＵとメモリとの間はアドレスバスにより結ばれこれによりＣＰＵからアクセス対象のアドレスデータがメモリへ転送される。例えば、ＣＰＵやメモリが３２ビットの処理能力をもつデバイスであった場合、アドレスバス幅は通常３２ビットで構成される。しかし、ＣＰＵとメモリとの間でアドレスデータをやり取りする場合、アドレスバスの３２ビット幅全体の値が常時変化する場合はまれであり、一部のビット線の値のみが変化していることが一般である。そこで、アドレスバスの一部、頻繁に値が変化しないビット線を削除することによりアドレスバス幅を減少させ、その代償として、その削除されたビット線上のアドレスデータ値をレジスタ等に退避させる。そして、必要あるごとにそのレジスタ内に退避された値と縮小されたアドレスバス上の値とを組み合わせて得られるアドレスデータをＣＰＵおよびメモリへ転送する。これにより、アクセス動作効率を低下させることなく、集積回路の集積度を向上させることができる。
【００１７】
以下、本発明の実施例を図面を参照して説明する。
【００１８】
図１は本発明の第一実施例である集積回路の概略ブロック図である。本実施例の集積回路１では、４Ｇバイトのアドレス空間を持つＣＰＵおよび周辺装置は、３２ビットのデータを処理可能なものとし、各ブロック間を結ぶアドレスバスは１６ビットのアドレス幅を有しているものとする。さらに、説明の簡略化のため周辺装置はメモリのみ限定して説明する。しかしながら、本発明は４Ｇのアドレス空間、即ち３２ビットデータ、以外のデータの処理能力を持つＣＰＵ等から構成される集積回路に適用可能なことは言うまでもない。
【００１９】
集積回路１は、例えば、ＬＳＩから構成され、ＣＰＵブロック２とメモリブロック３との間は、パッド等（図示せず）を介して１６ビット幅のアドレスバスにより接続されている。
【００２０】
集積回路１は、ＣＰＵブロック２および周辺装置としてのメモリブロック３から構成されている。
【００２１】
ＣＰＵブロック２内のＣＰＵ４は、３２ビット幅のアドレスバス５を介して３２ビットのアドレスレジスタ６と接続され、該レジスタ６は、ＣＰＵ４から転送された３２ビットのアドレスデータを格納する。３２ビットアドレスレジスタ５の上位１６ビットは、１６ビット幅のアドレスバス７を介して上位アドレス保持レジスタ８内に格納される。このレジスタ８内に格納されたアドレスデータと次のサイクルでＣＰＵ４から転送されてくるアドレスデータの上位１６ビットは、比較器９により比較される。比較の結果は、制御信号として入力セレクタ１０および出力セレクタ１１へ転送される。入力セレクタ１０にはレジスタ内６のアドレスデータの上位１６ビットおよび下位１６ビットが入力され比較器９からの制御信号によりその何れかが選択され、かつメモリブロック３へ転送される。
【００２２】
メモリブロック３は、比較器９から送られてきた制御信号に基づいてＣＰＵブロック２から転送されてくるアドレスデータの上位１６ビットおよび下位１６ビットの何れかを選択し１６ビット上位アドレス保持レジスタ１２およびメモリ１３へ出力する。
【００２３】
このように、メモリブロック３は、出力セレクタ１１、レジスタ１２、そしてメモリ１３から構成される。
【００２４】
次に、上記した集積回路１の動作について図２のタイミング図を用いて説明する。確認のため繰り返すと、本発明の第一実施例としての、アドレス空間４Ｇバイト（２32バイト、３２ビットアドレス）で１６ビット幅のアドレスバスが作られている集積回路１の動作を説明する。
【００２５】
先ず、アドレス値が００００００００Ｈ番地のメモリアクセスは、以下のとうりである（手順Ａ：前回のアドレスデータの上位１６ビットの内容が今回のアドレスデータの上位１６ビットの内容と一致する場合）。
【００２６】
第１クロックで、３２ビットアドレスレジスタ６にこれからメモリアクセスを実行するための３２ビットのアドレス（００００００００Ｈ）を格納する。さらに、第１クロックの前半で、該３２ビットアドレスレジスタ６内の上位１６ビットの内容、１６ビットの上位アドレス保持レジスタ８内に格納されている値とが比較器９により比較される。ここでは、レジスタ６の上位１６ビットの値は００００Ｈであり、レジスタ８内の値は未定（ｕｎｋｎｏｗｎ、つまり００００Ｈではない）である。従って、第２クロックにおいて、比較器９の出力としての上位アドレス指示信号はＨｉｇｈレベルとなる。換言すると、比較器９による比較の結果はアドレス値が一致しなかったことになる。この第２クロックは、比較器９からの高レベル指示信号が入力セレクタ１０へ供給される。そして、３２ビットアドレスレジスタの上位１６ビットの内容（００００Ｈ）が１６ビットアドレスバス１４に出力される。そして、１６ビットアドレスバス１４の内容が出力セレクタ１１に入力され、比較器９から供給された上位アドレス指示信号により、出力セレクタ１１の出力先が１６ビット上位アドレス保持レジスタ１２となる。第３クロックでは、３２ビットアドレスレジスタ６の上位ビットと１６ビット上位アドレス保持レジスタ８の内容が一致するので、比較器９の上位アドレス指示信号の値がＬｏｗレベルとなる。このため、第３クロックでは入力セレクタ１０により、３２ビットアドレスレジスタ６の下位１６ビットが１６ビットアドレスバス１４に出力される。また、出力セレクタ１１では比較器９から転送された上位アドレス信号がＬｏｗレベルなので、メモリ１３へアドレスが転送される。このアドレスの上位１６ビットは１クロック前に１６ビット上位アドレス保持レジスタ１２内に格納されている内容（００００Ｈ）であり下位１６ビットは３２ビットアドレスレジスタ６内の下位１６ビットの内容であるので。メモリ１３へは３２ビットのアドレス００００００００Ｈがメモリ回路内３２ビットアドレスバス１５を介して入力される。
【００２７】
そして、第４クロックでアドレス００００００００Ｈに相当するメモリ１３の内容＜Ａ＞が読み出される。
【００２８】
（手順Ｂ：前回アクセスしたアドレスデータの上位１６ビットが今回アクセスするアドレスデータの上位１６ビットと一致する場合）
次にアドレス０００００００４Ｈ番地のメモリアクセスについて説明する。
【００２９】
第３クロックで、３２ビットアドレスレジスタ６内に今回のメモリアクセスを行う３２ビットのアドレスが格納される（０００００００４Ｈ）。そして、同クロック内で３２ビットアドレスレジスタ６の上位１６ビットの内容と第１クロックの前半に１６ビット上位アドレス保持レジスタ８内に格納されている上位アドレスの内容と比較器９により比較される。３２ビットアドレスレジスタの上位１６ビットの内容は００００Ｈであり、１６ビット上位アドレス保持レジスタ８に格納されている内容も００００Ｈであるので、第４クロックで比較器９の出力（上位アドレス指示信号）がＬｏｗレベルとなる。この第４クロックでは比較器９から出力されたＬｏｗレベルの出力が入力セレクタ１０に入力され、３２ビットアドレスレジスタ６の下位１６ビットの内容（００００Ｈ）が１６ビットアドレスバス１４へ出力される。そして、１６ビットアドレスバス１４の内容が出力セレクタ１１へ入力される。比較器９の出力により、出力先がメモリ１３となる。このとき、上位１６ビットは第３クロックにおいて１６ビット上位アドレス保持レジスタ１２に格納されている値（００００Ｈ）を使用する。
【００３０】
そして、次の第５クロックでアドレス０００００００４Ｈに相当するメモリ１３の内容＜Ｂ＞が読み出される。
【００３１】
以下同様に直前のアドレスと今回のアドレスが異なる場合は手順Ａに従ってメモリアクセスが行われ、直前のアドレスと今回のアドレスが同一場合は手順Ｂに従ってメモリアクセスが行われる。
【００３２】
次に本発明の第２の実施例としての集積回路の説明を図３、図４を用いて説明する。図３は本発明の第２の実施例の集積回路の構成を示す図であり、図４はその動作のタイミングを示す図である。
【００３３】
図３に示す集積回路の構成は第１の実施例に示す集積回路の構成要素に加えて、３２ビットアドレスレジスタ６の上位１６ビットの内容を保持する１６ビット上位アドレス保持レジスタ３３と、３２ビットアドレスレジスタ６の上位１６ビット内容を保持する１６ビット上位アドレス保持レジスタ３３と、１６ビット上位アドレス保持レジスタ３４と１６ビット上位アドレス保持レジスタ３３のどちらに３２ビットアドレスレジスタ６の上位１６ビットのアドレスを転送するか選択する出力セレクタ３５と、１６ビット上位アドレス保持レジスタ３４と３２ビットアドレスレジスタ６の上位１６ビットのアドレスを比較する比較器３６と、１６ビット上位アドレス保持レジスタ３３と３２ビットアドレスレジスタ６の上位１６ビットのアドレスを比較する比較器３７と、ＡＮＤ回路３８と、出力セレクタ３９と、出力セレクタ３９の出力を保持する１６ビット上位アドレス保持レジスタ４０と、同様の機能を有する１６ビット上位アドレス保持レジスタ４１と、１６ビット上位アドレス保持レジスタ４０と１６ビット上位アドレス保持レジスタ４１の出力を選択する入力セレクタ４２と、出力セレクタ３５、出力セレクタ３９、入力セレクタ４２の制御を行う信号を発生する格納先切り替え回路４３、によって構成される。そして、集積回路６０は、ＣＰＵブロック３１とメモリブロック３２とそれらを結ぶ１６ビットアドレスバスおよび信号線とから構成されている。
【００３４】
上記した第２実施例の集積回路の構成の説明で明らかなように、第１実施例の集積回路の構成と第２実施例の集積回路の構成との基本的な差異は、３１ビットアドレスレジスタ６の上位１６ビットのデータを格納するレジスタが第１実施例の場合は１組（即ち図１内での参照番号８，１２で示される１６ビットレジスタ）であったが、第２実施例では２組（即ち図３内で参照番号３３，３４および４０，４１で示される１６ビットレジスタ）で集積回路３０内に組み込まれていることである。
【００３５】
上記構成の第２実施例の集積回路においては、格納先切り替え回路４３は、３２ビットアドレスレジスタ６の上位１６ビットのアドレスが変化した場合の格納先を示す制御信号（即ち、上位アドレス格納区別信号）、もしくは上位１６ビットアドレスが変化しなかった場合の有効な上位１６ビットアドレスが格納されたレジスタを示す制御信号を（同じく、上位アドレス格納区別信号）、出力セレクタ３５，３９へ供給する。この上位アドレス格納区別信号により、ブロック３１側ではレジスタ３３か３４に何れかに、メモリブロック３２側ではレジスタ４０か４１の何れかに有効な上位１６ビットアドレスを格納すべきか、または格納されているかがあきらかになる。
【００３６】
第１実施例の集積回路１では、３２ビットアドレスレジスタ内の上位１６ビットが変化した場合（図２のクロック９からクロック１０に示す１６ビットアドレスバスの場合）２クロックかけて３２ビットのアドレスをメモリ１３に供給する必要があるが、第２実施例の集積回路３０では、図４のクロック９と１０に示すように、１クロックかけるだけで３２ビットのアドレスをメモリ１３へ供給することができる。この場合、上位１６ビットのアドレスは、クロック２で１６ビット上位アドレス保持レジスタの何れかに格納された００００Ｈのアドレスが利用されることになる。その制御は格納先切り替え回路４３および入力セレクタ１０，４２、出力セレクタ３５，１１，３９により実行される。
【００３７】
従来技術、第１の実施例、第２の実施例において、アドレスバスの幅、７個のデータを転送する時間について比較すると以下の様になる。
【００３８】
【表１】
0003665349.tif 000002
上記した実施例では３２ビットのアドレスを有する集積回路について説明したが、本発明は３２ビットの場合に拘らず１６ビット、６４ビットのアドレスバスを持つ集積回路の場合でも構わない。また、今回は３２ビットを上位１６ビット、下位１６ビットに等分割したが、例えば、上位８ビット、下位２４ビットの様に分割しても本発明は同様の効果を有する。
【００３９】
【発明の効果】
以上説明したように、本発明では、集積回路内のアドレスの一部を格納するレジスタをＣＰＵブロック側およびメモリブロック側の両方に設け供給されるアドレスの一部に対応するビット数の分に対応する（ＣＰＵブロックとメモリブロック間を結ぶ）アドレスバスの幅を減少させる。これにより、集積回路のピン数を減少することができ、集積回路の各ブロックのパット数を減少することができるので、パッケージコストを下げることができ、結果として集積回路の製造コストを下げることができかつ集積回路の高集積化に貢献することができる。また、供給されたアドレスの一部はレジスタ内に格納され、次に供給されるアドレスの一部がレジスタ内に格納されているアドレスと一致した場合は、レジスタ内のアドレスを利用することにより、アドレスバス内のビット数を減少したことに伴うメモリアクセスに必要なクロック数の増加を防ぐことができ、即ち処理ビット数能力を減少させることなく、メモリアクセスを実行できる集積回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例である集積回路の構成図である。
【図２】図１に示す集積回路の動作を示したタイミング図である。
【図３】本発明の第２実施例である集積回路の構成図である。
【図４】図２に示す集積回路の動作を示したタイミング図である。
【図５】従来例としての集積回路の構成図である。
【図６】図５に示す集積回路の動作を示したタイミング図である。
【符号の説明】
１，３０  集積回路
２，３１  ＣＰＵブロック
３，３２  メモリブロック
６  ３２ビット上位アクセスレジスタ
８，１２，３４，３３，４０，４１  １６ビット上位アドレス保持レジスタ
９，３６，３７  比較器
１０，４２  入力セレクタ
１１，３５，３９  出力セレクタ
１３  メモリ
【図１】
0003665349.tif 000003
【図２】
0003665349.tif 000004
【図３】
0003665349.tif 000005
【図４】
0003665349.tif 000006
【図５】
0003665349.tif 000007
【図６】
0003665349.tif 000008