(57)【特許請求の範囲】
【請求項１】
Ｎビットの二つの数ＡとＢを比較する比較器であって、
前記ＡとＢの各けたの二つのビットａｉ、ｂｉ（０≦ｉ≦Ｎ−１）を比較して、二つのビットが同一であれば第２出力を第１レベルで出力して第１出力を前記第１レベルと相補的な第２レベルで出力し、二つのビットの中でａｉがｂｉより大きければ前記第２出力を前記第２レベルで出力して、前記第１出力を前記第１レベルで出力し、二つのビットの中でａｉがｂｉより小さければ前記第１及び第２出力を前記第２レベルでそれぞれ出力するＮ個の１ビット比較手段と、
前記１ビット比較手段の第１及び第２出力を入力して、上位けたが同一であるときは下位けたの比較結果によって前記二つの数の最終比較結果を出力する最終比較手段と、
を備え、
前記各１ビット比較手段は、
前記二つのビットａｉ、ｂｉの中でａｉがｂｉよりさらに大きければ前記第１出力を前記第１レベルで出力し、その他には第２レベルで出力する大小比較手段と、
前記二つのビットａｉ、ｂｉが同一であると前記第２出力を第１レベルで出力しその他の場合には第２レベルで出力する同一比較手段であって、前記ａｉを入力して反転出力する第１ＣＭＯＳインバータと、前記第１ＣＭＯＳインバータの出力と前記ａｉに応答して前記ｂｉを伝送する第１トランスファゲートと、前記ｂｉに応答して前記ａｉを伝送する第２トランスファゲートと、前記ｂｉに応答して前記第１ＣＭＯＳインバータの出力を伝送する第３トランスファゲートと、前記第１乃至３トランスファゲートの出力を共通入力して反転させて前記第１出力として出力する第２ＣＭＯＳインバータとを備えるものと
を具備することを特徴とするＮビット比較器。
【請求項２】
前記大小比較手段は、
前記ｂｉと連結されるゲートと、前記ａｉと前記第２出力との間に連結されるソース及びドレインとを有する第１導電型のＭＯＳトランジスタと、前記ｂｉと連結されるゲートと、前記第２出力と接地との間に連結されるソース及びドレインとを有する第２導電型のＭＯＳトランジスタとを備える
ことを特徴とする請求項１に記載のＮビット比較器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は比較器に係り、特に二つの数を高速で比較する比較器に関する。
【０００２】
【従来の技術】
二つの信号（或いは数）ＡとＢを比較することは一つの信号がほかの信号より大きいか小さいか、それとも同一であるかどうかを判断する作業である。かかる比較作業は二つの信号ＡとＢを比較するために構成された基本的な回路により具現される。この際、その回路の比較結果はＡ＞Ｂ、Ａ＜Ｂ及びＡ＝Ｂの三つに分類される。ここで、Ａ＝Ｂの場合は排他的論理和の論理ゲートを用いて容易に具現することができるが、ＡとＢが相異なる場合、すなわちＡ＞ＢおよびＡ＜Ｂの場合を比較するためには、例えばＡとＢが各々Ｎビットで構成されているとすれば、各ビット毎に比較を行うべきなので、２ビットの比較演算を何度も遂行しなければならない。
【０００３】
したがって、比較にかかる演算所要時間が増加し、またチップサイズが増加する問題点がある。
【０００４】
【発明が解決しようとする課題】
本発明はこのような従来の問題点を解決するために創出されたもので、その目的は比較の規則を用いて、伝達トランジスタを用いて少ない部品数のトランジスタにより構成され、高速に比較動作を遂行することができるＮビット比較器を提供することにある。
【０００５】
本発明の他の目的は最少のトランジスタで二つのビットの大小を比較することができる１ビット大小比較器を提供することにある。
【０００６】
【課題を解決するための手段】
前記目的を達成するために本発明のＮビット比較器は、Ｎビットの二つの数ＡとＢを比較する比較器において、前記ＡとＢの各けたの二つのビットａｉ、ｂｉ（０≦ｉ≦Ｎ−１）を比較して、二つのビットが同一であれば第２出力を第１レベルで出力して第１出力を前記第１レベルと相補的な第２レベルで出力し、二つのビットの中でａｉがｂｉより大きければ前記第２出力を前記第２レベルで出力して、前記第１出力を前記第１レベルで出力し、二つのビットの中でａｉがｂｉより小さければ前記第１及び第２出力を前記第２レベルでそれぞれ出力するＮ個の１ビット比較手段と、前記１ビット比較手段の第１及び第２出力を入力して、上位けたが同一であるときは下位けたの比較結果によって前記二つの数の最終比較結果を出力する最終比較手段とを備えることを特徴とする。
【０００７】
また、前記ほかの目的を達成するために本発明の１ビット大小比較器は、前記二つのａｉ、ｂｉを比較する１ビット大小比較器において、前記ｂｉと連結されるゲート、前記ａｉと出力端子との間に連結されるソース及びドレインを有する第１導電型のＭＯＳトランジスタと、前記ｂｉと連結されるゲート、前記出力端子と接地との間に連結されるソース及びドレインを有する第２導電型のＭＯＳトランジスタとを備えることを特徴とする。
【０００８】
【発明の実施の形態】
以下、添付した図面に基づき本発明をさらに詳しく説明する。
【０００９】
図１は本発明によるＮビット比較器のブロック図である。
【００１０】
同図において、Ｎビット比較器は、Ｎビットの二つの数Ａ、Ｂの各けたの二つのビットａｉ、ｂｉ（０≦ｉ≦Ｎ−１）を比較して、二つのビットが同一であれば第２出力を第１レベルで出力し第１出力を第２レベルと相補的な第２レベルで出力し、二つのビットの中ａｉがｂｉより大きければ前記第２出力を前記第２レベルで出力して、前記第１出力を前記第１レベルで出力し、二つのビットの中ａｉがｂｉより小さければ前記第１及び第２出力を前記第２レベルでそれぞれ出力するＮ個の１ビット比較手段１０、２０、３０と、前記１ビット比較手段１０、２０、３０の第１及び第２出力を入力して、上位けたが同一であるときには下位けたの比較結果により前記二つ数の最終比較結果を出力する最終比較手段４０とを含む。
【００１１】
図２は本発明による望ましい一実施例である４ビット比較器の構成を示している。
【００１２】
同図において、前記最終比較手段４０は、前記最上位けたの１ビット比較手段４２の第１出力Ｏを反転出力するインバータ５２と、余りけたの各１ビット比較手段４４、４６、４８の第１出力Ｏを上位けたの第２出力Ｐに応答して出力するＮ−１個のＮＡＮＤゲート５４、５６、５８と、前記インバータ５２の出力と前記Ｎ−１個のＮＡＮＤゲート５４、５６、５８の出力を入力して前記二つの数の最終比較結果信号を出力するＮＡＮＤゲート６０とを含む。
【００１３】
図３は前記図２に図示のような各１ビット比較手段の回路構成を示す。
【００１４】
同図において、前記各１ビット比較手段４２、４４、４６、４８は前記二つのビットａｉ、ｂｉの中でａｉがｂｉよりさらに大きければ第１出力Ｏを前記第１レベルで出力しその他には第２レベルで出力する大小比較手段７０と、前記二つのビットａｉ、ｂｉが同一であれば前記第２出力Ｐを第１レベルで出力して、その他には第２レベルで出力する同一比較手段８０とを含む。
【００１５】
前記大小比較手段７０は、前記ｂｉと連結されるゲート、前記ａｉと前記第１出力Ｏとの間に連結されるソース及びドレインを有する第１導電型のＭＯＳトランジスタＰ１と、前記ｂｉと連結されるゲート、前記第１出力Ｏと接地との間に連結されるソース及びドレインを有する第２導電型のＭＯＳトランジスタＮ１とを含む。
【００１６】
前記同一比較手段８０は、前記ａｉを入力して反転出力する第１ＣＭＯＳインバータ８２と、前記第１ＣＭＯＳインバータ８２の出力と前記ａｉに応答して前記ｂｉを伝送する第１ＣＭＯＳトランスファゲート８４と、前記ｂｉに応答して前記ａｉを伝送するトランスファトランジスタを用いた第２トランスファゲート８６と、前記ｂｉに応答して前記第１ＣＭＯＳインバータ８２の出力を伝送するトランスファトランジスタを用いた第３トランスファゲート８８と、前記第１、２及び３トランスファゲート８４、８６、８８の出力を共通入力し入力信号を反転させて前記第２出力Ｐとして出力する第２ＣＭＯＳインバータ９０とを含む。
【００１７】
二つの数であるＡとＢがＡ＝a3a2a1a0、Ｂ＝b3b2b1b0なら、図３の各１ビット大小比較器の各出力は次の表１のようになる。
【００１８】
【表１】
0003712508.tif 000002
【００１９】
したがって、本発明では最上位けたの二つのビットのa3、ｂ3の中でa3が更に大きければ１ビット比較手段４２の第１出力Ｏがハイレベルになり、これに対し、インバータ５２の出力がローレベルになるのでＮＡＮＤゲート６０の出力は他の入力に関係なくハイレベルで出力するようになる。つまり、ＡがＢより大きいと判断する。
【００２０】
逆に、最上位けたの二つのビットa3、b3の中でb3が更に大きい場合は１ビット比較手段４２の第１出力Ｏ及び第２出力Ｐの全てがローレベルになるので、インバータ５２及びＮＡＮＤゲート５４、５６、５８の出力が全てハイレベルになってＮＡＮＤゲート６０の出力はローレベルで出力されるようになる。つまり、ＢがＡより大きいと判断する。
【００２１】
また、最上位けたの二つのビットa3、b3が同一であれば、第１出力Ｏはローレベルになり、第２出力Ｐはハイレベルになるので、次のけたの１ビット比較手段４４の第１出力ＯによってＮＡＮＤゲート５４の出力が決められる。従って、二つのビットa2、b2の中でa2が更に大きければ１ビット比較手段４４の第１出力Ｏがハイレベルとなる。これによって、ＮＡＮＤゲート５４の出力がローレベルになるのでＮＡＮＤゲート６０の出力は他の入力に関係なくＮＡＮＤゲート５４の出力によってハイレベルになる。
【００２２】
このような方式により本発明では、最上位けたから最下位けたまで順次に各けたのビットを比較して同一であれば次の下位けたにより大小が比較されるようにしてＮビットの二つの数の大小を比較することになる。比較器の第１出力ＯＵＴ１と第２出力ＯＵＴ２によって次の表２のように大小関係を判断する。
【００２３】
【表２】
0003712508.tif 000003
【００２４】
【発明の効果】
以上述べたように、本発明では１ビット大小比較器を２個のトランジスタで構成し、同一比較手段を８個のトランジスタで構成することによって、１ビット比較器を総１０個のトランジスタで簡単に構成することができるので、半導体チップ上にこれを具現するに際して、占有面積及び信号の伝搬遅延時間を最小化することによる高速処理が可能になり、ビット数の大きい二つの数を比較する比較器の設計に極めて有利である。
【図面の簡単な説明】
【図１】本発明によるＮビット比較器のブロック図。
【図２】本発明による好ましい一実施例の４ビット比較器の構成を示すブロック図。
【図３】図２に示した各１ビット比較手段の回路構成を示した回路図。
【符号の説明】
１０，  ２０，  ３０  １ビット比較手段
４０  最終比較手段
８０  同一比較手段
７０  大小比較手段
【図１】
0003712508.tif 000004
【図２】
0003712508.tif 000005
【図３】
0003712508.tif 000006