(57)【特許請求の範囲】
【請求項１】
クロック信号に同期してパルス信号を伝送する複数のラッチ回路を有し、
上記各ラッチ回路内に、供給されるクロック信号の入力および停止を制御するクロック信号入力制御部を有すると共に、
上記クロック信号の振幅は上記パルス信号の振幅よりも小さい
シフトレジスタ回路において、
上記複数のラッチ回路のうちの１つのラッチ回路の群には所定周期のクロック信号またはそのクロック信号の逆相信号の何れか一方のみが入力される一方、上記複数のラッチ回路のうちの残りのラッチ回路の群には上記所定周期のクロック信号またはそのクロック信号の逆相信号の他方のみが入力されるようになっていることを特徴とするシフトレジスタ回路。
【請求項２】
クロック信号に同期してパルス信号を伝送する複数のラッチ回路を有し、
上記各ラッチ回路内に、供給されるクロック信号の入力および停止を制御するクロック信号入力制御部を有すると共に、
上記クロック信号の振幅は上記パルス信号の振幅よりも小さい
シフトレジスタ回路において、
上記クロック信号入力制御部は、第１クロック信号入力制御部と第２クロック信号入力制御部とからなり、
上記ラッチ回路は、
夫々のソース電極が電源電位に接線される一方、夫々のゲート電極が互いのドレイン電極に接続された第１ｐ型トランジスタおよび第２ｐ型トランジスタと、
ソース電極が上記第１ｐ型トランジスタのドレイン電極に接続される一方、ドレイン電極が接地電位に接続されると共に、ゲート電極が上記第２ｐ型トランジスタのドレイン電極に接続された第１ｎ型トランジスタと、
ソース電極が上記第２ｐ型トランジスタのドレイン電極に接続される一方、ドレイン電極が接地電位に接続されると共に、ゲート電極が上記第１ｐ型トランジスタのドレイン電極に接続された第２ｎ型トランジスタと、
ソース電極が上記第１ｐ型トランジスタのドレイン電極に接続されると共に、ゲート電極がパルス信号入力ノードに接続された第３ｎ型トランジスタと、
ソース電極が上記第３ｎ型トランジスタのドレイン電極に接続される一方、ドレイン電極が上記接地電位に接続されると共に、ゲート電極が上記第１クロック信号入力制御部に接続された第４ｎ型トランジスタと、
ソース電極が上記第２ｐ型トランジスタのドレイン電極に接続されると共に、ゲート電極が反転パルス信号入力ノードに接続された第５ｎ型トランジスタと、
ソース電極が上記第５ｎ型トランジスタのドレイン電極に接続される一方、ドレイン電極が上記接地電位に接続されると共に、ゲート電極が上記第２クロック信号入力制御部に接続された第６ｎ型トランジスタを備えて、
上記第２ｐ型トランジスタにおけるドレイン電極をパルス信号出力ノードとする一方、上記第１ｐ型トランジスタにおけるドレイン電極を反転パルス信号出力ノードとすることを特徴とするシフトレジスタ回路。
【請求項３】
請求項２に記載のシフトレジスタ回路において、
上記ラッチ回路は、
入力端子が上記反転パルス信号出力ノードに接続された第１インバータと、
入力端子が上記パルス信号出力ノードに接続された第２インバータを備えて、
上記第１インバータの出力端子を新たなパルス信号出力ノードとする一方、上記第２インバータの出力端子を新たな反転パルス信号出力ノードとすることを特徴とするシフトレジスタ回路。
【請求項４】
請求項２あるいは請求項３に記載のシフトレジスタ回路において、
上記第１クロック信号入力制御部は、上記ラッチ回路が非アクティブ状態になると上記第４ｎ型トラジスタのゲート電極とクロック信号入力ノードとの間を電気的に切り離すスイッチング手段と、上記クロック信号入力ノードと電気的に切り離された上記第４ｎ型トラジスタのゲート電極の電位を所定電位に固定する電位固定手段とで構成される一方、
上記第２クロック信号入力制御部は、上記ラッチ回路が非アクティブ状態になると上記第６ｎ型トラジスタのゲート電極とクロック信号入力ノードとの間を電気的に切り離すスイッチング手段と、上記クロック信号入力ノードと電気的に切り離された上記第６ｎ型トラジスタのゲート電極の電位を所定電位に固定する電位固定手段とで構成されていることを特徴とするシフトレジスタ回路。
【請求項５】
請求項４に記載のシフトレジスタ回路において、
上記第１クロック信号入力制御部のスイッチング手段は、ソース電極が上記クロック信号入力ノードに接続される一方、ドレイン電極が上記第４ｎ型トランジスタのゲート電極に接続されると共に、ゲート電極が上記パルス信号入力ノードに接続された第７ｎ型トランジスタで構成され、
上記第２クロック信号入力制御部のスイッチング手段は、ソース電極が上記クロック信号入力ノードに接続される一方、ドレイン電極が上記第６ｎ型トランジスタのゲート電極に接続されると共に、ゲート電極が上記パルス信号出力ノードに接続された第８ｎ型トランジスタで構成されていることを特徴とするシフトレジスタ回路。
【請求項６】
請求項４に記載のシフトレジスタ回路において、
上記第１クロック信号入力制御部の電位固定手段は、ソース電極が上記第４ｎ型トランジスタのゲート電極に接続される一方、ドレイン電極が接地電位に接続されると共に、ゲート電極が電源電位に接続された第９ｎ型トランジスタで構成され、
上記第２クロック信号入力制御部の電位固定手段は、ソース電極が上記第６ｎ型トランジスタのゲート電極に接続される一方、ドレイン電極が接地電位に接続されると共に、ゲート電極が電源電位に接続された第１０ｎ型トランジスタで構成されていることを特徴とするシフトレジスタ回路。
【請求項７】
請求項４に記載のシフトレジスタ回路において、
上記第１クロック信号入力制御部の電位固定手段は、ソース電極が上記第４ｎ型トランジスタのゲート電極に接続される一方、ドレイン電極が接地電位に接続されると共に、ゲート電極が自身のソース電極に接続された第１１ｎ型トランジスタで構成され、
上記第２クロック信号入力制御部の電位固定手段は、ソース電極が上記第６ｎ型トランジスタのゲート電極に接続される一方、ドレイン電極が接地電位に接続されると共に、ゲート電極が自身のソース電極に接続された第１２ｎ型トランジスタで構成されていることを特徴とするシフトレジスタ回路。
【請求項８】
請求項４に記載のシフトレジスタ回路において、
上記第１クロック信号入力制御部の電位固定手段は、上記第４ｎ型トランジスタのゲート電極と接地電位との間に介設された第１抵抗体で構成され、
上記第２クロック信号入力制御部の電位固定手段は、上記第６ｎ型トランジスタのゲート電極と接地電位との間に介設された第２抵抗体で構成されていることを特徴とするシフトレジスタ回路。
【請求項９】
請求項５に記載のシフトレジスタ回路において、
上記第１クロック信号入力制御部の電位固定手段は、ソース電極が上記第４ｎ型トランジスタのゲート電極に接続される一方、ドレイン電極が接地電位に接続されると共に、ゲート電極が上記反転パルス信号入力ノードに接続された第１３ｎ型トランジスタで構成され、
上記第２クロック信号入力制御部の電位固定手段は、ソース電極が上記第６ｎ型トランジスタのゲート電極に接続される一方、ドレイン電極が接地電位に接続されると共に、ゲート電極が上記反転パルス信号出力ノードに接続された第１２ｎ型トランジスタで構成されていることを特徴とするシフトレジスタ回路。
【請求項１０】
複数配列されたデータ信号線と、複数配列された走査信号線と、上記データ信号線および走査信号線で囲まれた位置に配置された複数の画素と、上記データ信号線に映像信号を供給するデータ信号線駆動回路と、上記走査信号線に走査信号を供給する走査信号線駆動回路を有するアクティブ・マトリクス型の画像表示装置において、
上記データ信号線駆動回路及び上記走査信号線駆動回路の少なくとも一方は、請求項１乃至請求項９の何れか一つに記載のシフトレジスタ回路を用いて構成されていることを特徴とする画像表示装置。
【請求項１１】
複数配列されたデータ信号線と、複数配列された走査信号線と、上記データ信号線および走査信号線で囲まれた位置に配置された複数の画素と、上記データ信号線に映像信号を供給するデータ信号線駆動回路と、上記走査信号線に走査信号を供給する走査信号線駆動回路を有すると共に、
上記データ信号線駆動回路及び上記走査信号線駆動回路の少なくとも一方は、請求項２に記載のシフトレジスタ回路を用いて構成されている
画像表示装置において、
上記シフトレジスタ回路を構成する各ラッチ回路からのパルス信号および反転パルス信号の２つの出力信号のうちパルス幅が狭い方の出力信号を用いて対応する信号線を駆動するための駆動信号を生成するようになっていることを特徴とする画像表示装置。
【請求項１２】
請求項１０に記載の画像表示装置において、
上記クロック信号と同振幅を呈するスタート信号の振幅を増幅して、上記一方の信号線駆動回路のシフトレジスタ回路における初段のラッチ回路に上記パルス信号として供給するレベルシフタ回路を備えたことを特徴とする画像表示装置。
【請求項１３】
請求項１０に記載の画像表示装置において、
上記クロック信号と同振幅を呈する制御信号の振幅を増幅して、上記一方の信号線駆動回路に供給するレベルシフタ回路を備えたことを特徴とする画像表示装置。
【請求項１４】
請求項１０に記載の画像表示装置において、
上記一方の信号線駆動回路は、上記画素と同一基板上に形成されていることを特徴とする画像表示装置。
【請求項１５】
請求項１４に記載の画像表示装置において、
上記一方の信号線駆動回路および上記画素を構成する能動素子は、多結晶シリコン薄膜トランジスタであることを特徴とする画像表示装置。
【請求項１６】
請求項１５に記載の画像表示装置において、
上記多結晶シリコン薄膜トランジスタは、６００℃以下のプロセスによってガラス基板上に形成されたことを特徴とする画像表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、パルス信号を伝送するシフトレジスタ回路、および、このシフトレジスタ回路を用いた画像表示装置に関する。
【０００２】
【従来の技術】
ここでは、従来のシフトレジスタ回路および画像表示装置の例として、液晶表示装置と、そのデータ信号線駆動回路および走査信号線駆動回路を構成するシフトレジスタ回路とを上げて説明する。但し、この発明に関するシフトレジスタおよび画像表示装置は、上記液晶表示装置およびその液晶表示装置用のシフトレジスタに限定されるものではなく、他の画像表示装置およびその画像表示装置用のシフトレジスタにも適用できるものである。
【０００３】
従来より、上記液晶表示装置として、アクティブ・マトリックス駆動方式の液晶表示装置が知られている。この液晶表示装置は、図２１に示すように、画素アレイＡＲＹ，走査信号線駆動回路ＧＤおよびデータ信号線駆動回路ＳＤで構成される。上記画素アレイＡＲＹにおいては、互いに交差する多数の走査信号線ＧＬと多数のデータ信号線ＳＬとの各交差位置近傍に画素ＰＩＸが配置されて隣接する走査信号線ＧＬとデータ信号線ＳＬとに接続されると共に、マトリックス状に配列されている。
【０００４】
上記データ信号線駆動回路ＳＤは、クロック信号ｃｋｓ等のタイミング信号に同期して、入力された映像信号ｄａｔをサンプリングし、必要に応じて増幅して各データ信号線ＳＬに書き込む。走査信号線駆動回路ＧＤは、クロック信号ｃｋｇ等のタイミング信号に同期して、走査信号線ＧＬを順次選択し、画素ＰＩＸ内にあるスイッチング素子の開閉を制御することによって、各データ信号線ＳＬに書き込まれた映像信号（データ）ｄａｔを対応する画素ＰＩＸに書き込むと共に、各画素ＰＩＸに書き込まれたデータを保持させる。
【０００５】
上記画素ＰＩＸは、図２２に示すように、上記スイッチング素子としての電界効果トランジスタＳＷと、液晶容量ＣＬおよび補助容量（必要に応じて付加される）ＣＳでなる画素容量とで構成される。そして、トランジスタＳＷのドレインおよびソースを介してデータ信号線ＳＬと上記画素容量の一方の電極とが接続される一方、トランジスタＳＷのゲートは走査信号線ＧＬに接続されている。さらに、上記画素容量の他方の電極は全画素に共通の共通電極（図示せず）に接続されている。上記構成において、各液晶容量ＣＬに印加される電圧によって液晶の透過率または反射率が変調されて、当該画素が表示されるのである。
【０００６】
次に、上記映像信号ｄａｔをデータ信号線ＳＬに書き込む方法について述べる。上記データ信号線ＳＬの駆動方式としては、点順次駆動方式と線順次駆動方式とがあるが、ここでは点順次駆動方式について述べる。図２３は、データ信号線駆動回路ＳＤの詳細な回路構成を示す。映像信号線ＤＡＴに入力された映像信号ｄａｔを、この映像信号ｄａｔと同期されたシフトレジスタ回路１の各段の出力パルスでサンプリング回路ＡＳを開閉することによってデータ信号線ＳＬに書き込むのである。
【０００７】
より具体的に述べると、上記シフトレジスタ回路１を構成する隣接するラッチ回路ＳＲの出力信号ｎの連なり信号を複数のインバータ回路からなるバッファ回路で増幅すると共に、必要に応じて反転信号を生成して、サンプリング信号ｓおよびその反転信号／ｓをサンプリング回路（アナログスイッチ）ＡＳに出力する。そして、サンプリング回路ＡＳは、サンプリング信号ｓ，／ｓに基づいて開閉して、映像信号線ＤＡＴからの映像データをデータ信号線ＳＬに供給するのである。その場合のラッチ回路ＳＲへのクロック信号ｃｋｓ，／ｃｋｓと、ラッチ回路ＳＲの出力信号ｎ１〜ｎ３と、サンプリング信号ｓ１，ｓ２を、図２４に示す。
【０００８】
図２５は、上記走査信号線駆動回路ＧＤの詳細な回路構成を示す。この走査信号線駆動回路ＧＤでは、シフトレジスタ回路２を構成する隣接するラッチ回路ＳＲの出力信号ｎの連なり信号をナンド回路によってとり、さらに外部からのパルス幅制御信号ｇｐｓとの重なりをとることによって、所望のパルス幅を得る。その場合におけるラッチ回路ＳＲへのクロック信号ｃｋｇ，／ｃｋｇと、ラッチ回路ＳＲの出力信号ｎ１〜ｎ３と、パルス幅制御信号ｇｐｓと、走査信号線ＧＬへの走査信号ｇｌ１，ｇｌ２を、図２６に示す。
【０００９】
ここで、上記データ信号線駆動回路ＳＤ及び走査信号線駆動回路ＧＤにおいて、シフトレジスタ回路１，２を構成する各ラッチ回路ＳＲは、図２７に示すような構成を有している。尚、図２７は一方向にのみ走査が可能なシフトレジスタ回路１，２を構成するためのラッチ回路ＳＲの例である。ここで、ラッチ回路ＳＲに用いられているクロックト・インバータ回路３の具体的構成例を図２８に示す。これに対して、双方向に走査が可能なシフトレジスタ回路を構成する場合には、図２９に示すような構成のラッチ回路ＳＲを用いる。これらのラッチ回路ＳＲは何れもハーフラッチ回路であり、クロックｃｋ，／ｃｋの立ち上り及び立ち下がりの何れか一方で入力信号をノッチするので、クロックｃｋ，／ｃｋ１周期分のパルス幅の出力信号ｎを出力する。
【００１０】
ところで、近年、液晶表示装置の小型化や高解像度化や実装コストの低減等を図るために、表示を司る画素アレイＡＲＹおよび信号線駆動回路ＳＤ，ＧＤを同一基板上に一体形成する技術が注目を集めている。このような駆動回路一体型の液晶表示装置においては、現在広く用いられている透過型液晶表示装置を構成する場合には、基板として透明基板を使う必要がある。その場合には、画素ＰＩＸのトランジスタＳＷやクロックト・インバータ回路２を構成するトランジスタ等の能動素子として、石英基板やガラス基板上に構成することができる多結晶シリコン薄膜トランジスタを用いる場合が多い。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記従来の液晶表示装置においては以下のような問題がある。すなわち、上記データ信号線駆動回路ＳＤは、図２３に示すように、隣接する２個のラッチ回路ＳＲの出力信号ｎの連なり信号に基づいてサンプリング信号ｓ，／ｓを得るようにしている。そのために、図２４に示すように、データ信号線ＳＬ１に対応するサンプリング信号ｓ１の立ち下がりと、次段のデータ信号線ＳＬ２に対応するサンプリング信号ＳＬ２立ち上がりとのタイミングが、略一致しているのである。
【００１２】
したがって、例えば、データ信号線駆動回路ＳＤを構成するトランジスタの特性が変化することによって、サンプリング信号ｓ，／ｓの波形が鈍ったり、隣接する２つのラッチ回路ＳＲからの出力信号ｎのタイミングに僅かなズレが生じたりした場合には、隣接するデータ信号線ＳＬ１，ＳＬ２に対応するサンプリング信号ｓ１，ｓ２に重なりが生ずる場合がある。その場合には、データ信号線ＳＬに雑音が重畳されることになり、表示画像に滲みやゴーストやクロストーク等の不具合を来す恐れがある。
【００１３】
また、上記従来の液晶表示装置においては、上記シフトレジスタ回路１，２に入力されるクロック信号ｃｋｓ，ｃｋｇやスタート信号ｓｐｓ，ｓｐｇ等は、図２４および図２６に示すように、駆動回路ＳＤ，ＧＤの電源電圧と同振幅の信号として外部から直接入力されている。一方において、上記多結晶シリコン薄膜トランジスタを用いた駆動回路一体型の液晶表示装置においては、そのトランジスタ特性が単結晶シリコントランジスタに比べて劣っており、特に閾値電圧の絶対値が１Ｖ〜６Ｖと高い。したがって、駆動電源電圧も１５〜２０Ｖまで高くせざるを得ない。そのため、上記駆動回路一体型の液晶表示装置の場合には、外部から直接入力されるクロック信号ｃｋｓ，ｃｋｇやスタート信号ｓｐｓ，ｓｐｇ等の振幅も大きくする必要が生ずる。
【００１４】
ところが、上記クロック信号ｃｋｓ，ｃｋｇ等の振幅を大きくすると、クロック信号等を生成するコントロール回路（図示せず）等の外部回路における消費電力の増大を招くという問題が生ずる。また、信号線による不要幅射も大きな問題となる。
【００１５】
上述のような上記クロック信号ｃｋｓ，ｃｋｇ等の振幅を大きくすることによる問題を解消するために、液晶表示装置の信号線駆動回路ＳＤ，ＧＤ側にレベルシフタ回路（信号昇圧回路）を搭載して、入出力インターフェースの低電圧化を図ることが提案されている。
【００１６】
図３０に、上記レベルシフタ回路を搭載したデータ信号線駆動回路ＳＤを示す。図３０に示すデータ信号線駆動回路ＳＤにおいては、シフトレジスタ回路５の直前にレベルシフタ回路ＬＳを配置している。そして、入力されるクロック信号ｃｋｓおよびスタート信号ｓｐｓの振幅（５Ｖ）を１５Ｖに昇圧して、シフトレジスタ回路５に供給している。こうして、入力信号５Ｖで動作電圧１５Ｖを得るのである。ところが、この構成において多結晶シリコン薄膜トランジスタを用いた場合には、その特性のバラツキによって、昇圧後の信号におけるデューティー比が大きく変化し、データ信号線駆動回路ＳＤの出力パルスｎのタイミングや幅にバラツキが生じるため、データ信号線ＳＬに雑音が重畳されて画質の低下を招く恐れがある。また、レベルシフタ回路ＬＳ自体の駆動能力が低いため、それ以後の信号線を駆動させるためにバッファが必要となり、消費電力が増加するという問題もある。
【００１７】
図３１に、上記レベルシフタ回路を搭載した走査信号線駆動回路ＧＤを示す。図３１に示す走査信号線駆動回路ＧＤにおいては、シフトレジスタ回路６の直前およびパルス幅制御信号線ＧＰＳにレベルシフタ回路ＬＳを配置している。そして、入力されるクロック信号ｃｋｇ，スタート信号ｓｐｇ及びパルス幅制御信号線ｇｐｓの振幅（５Ｖ）を１５Ｖに昇圧して、シフトレジスタ回路６あるいはノア回路に供給している。この場合にも、レベルシフタ回路ＬＳを搭載したデータ信号線駆動回路ＳＤの場合と同様に、画質低下の恐れや消費電力増大の問題がある。
【００１８】
図３２及び図３３は、上記レベルシフタ回路ＬＳの具体的な回路構成図である。尚、図中、Ｍ１，Ｍ２はｐ型トランジスタであり、Ｍ３〜Ｍ６はｎ型トランジスタである。また、図３４は、図３２あるいは図３３に示すレベルシフタ回路ＬＳに対する入力信号ｉｎ，／ｉｎおよび出力信号ｏｕｔ，／ｏｕｔの波形を示す。
【００１９】
上述の画質低下の恐れや消費電力増大の問題を回避する方法として、各信号線駆動回路ＳＤ，ＧＤを構成するシフトレジスタ回路夫々に昇圧機能を持たせる方法がある。この方法によれば、シフトレジスタ回路を構成する各段のラッチ回路に昇圧機能があるために、個々のラッチ回路間の信号線を駆動するための信号線駆動用のバッファを必要とはしない。また、各ラッチ回路に入力されるクロック信号やスタート信号等の制御信号ではなく個々のラッチ回路の出力を直接昇圧するために、トランジスタの特性のバラツキに対して安定なサンプリング信号ｓ，／ｓ等の出力パルス信号を得ることができるのである。
【００２０】
但し、上記レベルシフタ回路ＬＳには、図３２及び図３３に示すような構造上、上記クロック信号ｉｎ，／ｉｎを入力するトランジスタに高駆動力が求められる。そのため、上記トランジスタのゲート面積が大きくなり、それに伴ってクロック信号線の負荷増大および消費電力の増大という別の問題が生ずる。
【００２１】
そこで、この発明の目的は、クロック信号線の負荷軽減および消費電力の低下を図り、低電圧インターフェースと低消費電力とを両立させたシフトレジスタ回路、および、このシフトレジスタ回路用いた低消費電力性と高表示品位を兼ね備えた画像表示装置を提供することにある。
【００２２】
【課題を解決するための手段】
上記目的を達成するため、請求項１に係る発明は、クロック信号に同期してパルス信号を伝送する複数のラッチ回路を有し,上記各ラッチ回路内に,供給されるクロック信号の入力および停止を制御するクロック信号入力制御部を有すると共に,上記クロック信号の振幅は上記パルス信号の振幅よりも小さいシフトレジスタ回路において、上記複数のラッチ回路のうちの１つのラッチ回路の群には所定周期のクロック信号またはそのクロック信号の逆相信号の何れか一方のみが入力される一方、上記複数のラッチ回路のうちの残りのラッチ回路の群には上記所定周期のクロック信号またはそのクロック信号の逆相信号の他方のみが入力されるようになっていることを特徴としている。
【００２３】
上記構成によれば、クロック信号の振幅は、パルス信号の振幅よりも小さく、つまりは上記パルス信号を伝送するための電源電圧よりも小さい。したがって、上記クロック信号を生成する外部回路による消費電力を増大させることなく、大きな振幅の上記パルス信号を伝送できる。その場合に、高駆動力が求められる能動素子で構成された上記各ラッチ回路に供給される上記クロック信号の入力を、上記ラッチ回路が非アクティブ時にクロック信号入力制御部で停止することによって、クロック信号線の負荷低減および消費電力の低減が図られる。
【００２５】
さらに、上記複数のラッチ回路のうちの１つのラッチ回路の群は、あるクロック信号またはそのクロック信号の逆相信号の何れか一方のみに同期して動作する。また、残りのラッチ回路の群は、上記クロック信号またはそのクロック信号の逆相信号の他方のみに同期して動作する。したがって、図２７に示す従来のラッチ回路SRのようにクロック信号ckおよび反転クロック信号/ckの両信号を使用する場合に比して、クロック信号線の負荷が半減されて低消費電力化が図られる。
【００２６】
また、請求項２に係る発明は、クロック信号に同期してパルス信号を伝送する複数のラッチ回路を有し,上記各ラッチ回路内に,供給されるクロック信号の入力および停止を制御するクロック信号入力制御部を有すると共に,上記クロック信号の振幅は上記パルス信号の振幅よりも小さいシフトレジスタ回路において、上記クロック信号入力制御部は,第１クロック信号入力制御部と第２クロック信号入力制御部とからなり、上記ラッチ回路は、夫々のソース電極が電源電位に接線される一方,夫々のゲート電極が互いのドレイン電極に接続された第１ｐ型トランジスタおよび第２ｐ型トランジスタと、ソース電極が上記第１ｐ型トランジスタのドレイン電極に接続される一方,ドレイン電極が接地電位に接続されると共に,ゲート電極が上記第２ｐ型トランジスタのドレイン電極に接続された第１ｎ型トランジスタと、ソース電極が上記第２ｐ型トランジスタのドレイン電極に接続される一方,ドレイン電極が接地電位に接続されると共に,ゲート電極が上記第１ｐ型トランジスタのドレイン電極に接続された第２ｎ型トランジスタと、ソース電極が上記第１ｐ型トランジスタのドレイン電極に接続されると共に,ゲート電極がパルス信号入力ノードに接続された第３ｎ型トランジスタと、ソース電極が上記第３ｎ型トランジスタのドレイン電極に接続される一方,ドレイン電極が上記接地電位に接続されると共に,ゲート電極が上記第１クロック信号入力制御部に接続された第４ｎ型トランジスタと、ソース電極が上記第２ｐ型トランジスタのドレイン電極に接続されると共に,ゲート電極が反転パルス信号入力ノードに接続された第５ｎ型トランジスタと、ソース電極が上記第５ｎ型トランジスタのドレイン電極に接続される一方,ドレイン電極が上記接地電位に接続されると共に,ゲート電極が上記第２クロック信号入力制御部に接続された第６ｎ型トランジスタを備えて、上記第２ｐ型トランジスタのドレイン電極をパルス信号出力ノードとする一方、上記第１ｐ型トランジスタのドレイン電極を反転パルス信号出力ノードとすることを特徴としている。
【００２７】
上記構成によれば、上記第１クロック信号入力制御部から入力されるクロック信号がアクティブになると第４ｎ型トランジスタがオンし、入力パルス信号のレベルが“Ｈ”になると第３ｎ型トランジスタがオンして反転パルス信号出力ノードは接地電位となる。そうすると、第２ｐ型トランジスタはオンしてパルス信号出力ノードは、上記反転パルス信号出力ノードの立ち下がりに遅れて電源電位となる。したがって、第１ｐ型トランジスタはオフして反転パルス信号出力ノードの電位は接地電位に確定される。また、入力反転パルス信号は“Ｌ”であるから第５ｎ型トランジスタはオフし、反転パルス信号出力ノードは接地電位であるから第２ｎ型トランジスタはオフする。こうして、パルス信号出力ノードの電位は電源電位に確定される。すなわち、上記ラッチ回路は、上記入力パルス信号及び出力パルス信号のレベルが“Ｈ”で且つクロック信号がアクティブの場合には、上記クロック信号の振幅が小さくとも電源電圧の振幅を有するパルス信号が出力されてレベルシフタ回路として動作する一方、それ以外はレベル保持回路として動作する。したがって、上記ラッチ回路を複数連ねて構成されたシフトレジスタ回路によれば、小振幅のクロック信号に同期してより大きな振幅のパルス信号が伝送される。
【００２８】
さらに、上記ラッチ回路は、このラッチ回路がアクティブ状態の場合のみ上記クロック信号を必要とする。したがって、上記ラッチ回路が非アクティブ状態の場合には、上記第１，第２クロック信号入力制御部によって上記クロック信号の入力を停止することによって、クロック信号線の負荷低減および消費電力の低減が図られる。
【００２９】
さらに、上記パルス信号出力ノードからのパルス信号は、上記反転パルス信号出力ノードからのパルス信号の立ち下がりに遅れて立ち上がる。したがって、常に、上記反転パルス信号出力ノードの出力パルス信号のパルス幅よりも上記パルス信号出力ノードの出力パルス信号のパルス幅の方が狭く、上記各ラッチ回路における上記パルス信号出力ノードの出力パルス信号を用いることによって、隣接するラッチ回路からの出力信号における時間的な重なりがなくなる。
【００３０】
また、請求項３に係る発明は、請求項２に係る発明のシフトレジスタ回路において、上記ラッチ回路は、入力端子が上記反転パルス信号出力ノードに接続された第１インバータと、入力端子が上記パルス信号出力ノードに接続された第２インバータとを備えて、上記第１インバータの出力端子を新たなパルス信号出力ノードとする一方、上記第２インバータの出力端子を新たな反転パルス信号出力ノードとすることを特徴としている。
【００３１】
上記構成によれば、上記反転パルス信号出力ノードからのパルス信号は、上記パルス信号出力ノードからのパルス信号の立ち上がりに遅れて立ち下がる。したがって、常に、上記パルス信号出力ノードの出力パルス信号のパルス幅よりも上記反転パルス信号出力ノードの出力パルス信号のパルス幅の方が狭く、上記各ラッチ回路における上記反転パルス信号出力ノードの出力パルス信号を用いることによって、隣接するラッチ回路からの出力信号における時間的な重なりがなくなる。
【００３２】
さらに、上記ラッチ回路を構成するトランジスタの動作遅延による出力パルス信号および出力反転パルス信号の鈍りが上記インバータのバッファ作用（増幅作用）によって補正される。特に、多段ラッチ回路からなる本シフトレジスタ回路においては、各段のラッチ回路直後または直前に信号の補正がなされるため、夫々のラッチ回路の信号遅延の重畳が防止される。したがって、多段数のラッチ回路の連なりにおいても安定な動作が可能となる。
【００３３】
また、請求項４に係る発明は、請求項２あるいは請求項３に係る発明のシフトレジスタ回路において、上記第１クロック信号入力制御部は,上記ラッチ回路が非アクティブ状態になると上記第４ｎ型トラジスタのゲート電極とクロック信号入力ノードとの間を電気的に切り離すスイッチング手段と,上記クロック信号入力ノードと電気的に切り離された上記第４ｎ型トラジスタのゲート電極の電位を所定電位に固定する電位固定手段とで構成される一方、上記第２クロック信号入力制御部は,上記ラッチ回路が非アクティブ状態になると上記第６ｎ型トラジスタのゲート電極とクロック信号入力ノードとの間を電気的に切り離すスイッチング手段と,上記クロック信号入力ノードと電気的に切り離された上記第６ｎ型トラジスタのゲート電極の電位を所定電位に固定する電位固定手段とで構成されていることを特徴としている。
【００３４】
上記構成によれば、上記第１，第２クロック信号入力制御部のスイッチング手段によって上記第４，第６ｎ型トランジスタのゲート電極とクロック信号入力ノードとの間が電気的に切り離されると、上記第４，第６ｎ型トランジスタのゲート電極の電位が電位固定手段によって所定の値に固定される。こうして、上記ラッチ回路のアクティブ状態から非アクティブ状態への遷移期間における誤動作が防止される。
【００３５】
また、請求項５に係る発明は、請求項４に係る発明のシフトレジスタ回路において、上記第１クロック信号入力制御部のスイッチング手段は,ソース電極が上記クロック信号入力ノードに接続される一方,ドレイン電極が上記第４ｎ型トランジスタのゲート電極に接続されると共に,ゲート電極が上記パルス信号入力ノードに接続された第７ｎ型トランジスタで構成され、上記第２クロック信号入力制御部のスイッチング手段は,ソース電極が上記クロック信号入力ノードに接続される一方,ドレイン電極が上記第６ｎ型トランジスタのゲート電極に接続されると共に,ゲート電極が上記パルス信号出力ノードに接続された第８ｎ型トランジスタで構成されていることを特徴としている。
【００３６】
上記構成によれば、第７，第８ｎ型トランジスタのゲート電極に入力される上記パルス信号が“Ｌ”の場合、つまり上記ラッチ回路が非アクティブ状態の場合に、上記第７，第８ｎ型トランジスタがオフされて、上記第４，第６ｎ型トランジスタのゲート電極への上記クロック信号の入力が停止される。こうして、上記ラッチ回路は、レベル保持回路としての動作に移行する。
【００３７】
また、請求項６に係る発明は、請求項４に係る発明のシフトレジスタ回路において、上記第１クロック信号入力制御部の電位固定手段は,ソース電極が上記第４ｎ型トランジスタのゲート電極に接続される一方,ドレイン電極が接地電位に接続されると共に、ゲート電極が電源電位に接続された第９ｎ型トランジスタで構成され、上記第２クロック信号入力制御部の電位固定手段は,ソース電極が上記第６ｎ型トランジスタのゲート電極に接続される一方,ドレイン電極が接地電位に接続されると共に、ゲート電極が電源電位に接続された第１０ｎ型トランジスタで構成されていることを特徴とするシフトレジスタ回路。
【００３８】
上記構成によれば、上記スイッチング手段によって、上記第４，第６ｎ型トランジスタのゲート電極と上記クロック信号入力ノードとが電気的に切り離されている場合に、上記第４，第６ｎ型トランジスタのゲート電極が接地電位に固定される。こうして、上記ラッチ回路が非アクティブ状態からアクティブ状態に遷移する際に生じる誤動作が防止される。さらに、上記電位固定手段をトランジスタで構成することによって、抵抗体で構成する場合よりも素子面積が小さくなる。
【００３９】
また、請求項７に係る発明は、請求項４に係る発明のシフトレジスタ回路において、上記第１クロック信号入力制御部の電位固定手段は,ソース電極が上記第４ｎ型トランジスタのゲート電極に接続される一方,ドレイン電極が接地電位に接続されると共に,ゲート電極が自身のソース電極に接続された第１１ｎ型トランジスタで構成され、上記第２クロック信号入力制御部の電位固定手段は,ソース電極が上記第６ｎ型トランジスタのゲート電極に接続される一方,ドレイン電極が接地電位に接続されると共に,ゲート電極が自身のソース電極に接続された第１２ｎ型トランジスタで構成されていることを特徴としている。
【００４０】
上記構成によれば、上記スイッチング手段によって、上記第４，第６ｎ型トランジスタのゲート電極と上記クロック信号入力ノードとが電気的に切り離されている場合に、上記第４，第６ｎ型トランジスタのゲート電極が第１１，第１２ｎ型トランジスタの閾値電圧に固定される。こうして、上記ラッチ回路が非アクティブ状態からアクティブ状態に遷移する際に生じる誤動作が防止される。さらに、請求項７に係る発明の場合のように、第１１，第１２ｎ型トランジスタのゲート電極を電源電位に接続する場合に比して、回路上における配線引き回しが単純になって回路面積が縮小される。
【００４１】
また、請求項８に係る発明は、請求項４に係る発明のシフトレジスタ回路において、上記第１クロック信号入力制御部の電位固定手段は,上記第４ｎ型トランジスタのゲート電極と接地電位との間に介設された第１抵抗体で構成され、上記第２クロック信号入力制御部の電位固定手段は,上記第６ｎ型トランジスタのゲート電極と接地電位との間に介設された第２抵抗体で構成されていることを特徴としている。
【００４２】
上記構成によれば、上記スイッチング手段によって、上記第４，第６ｎ型トランジスタのゲート電極と上記クロック信号入力ノードとが電気的に切り離されている場合に、上記第４，第６ｎ型トランジスタのゲート電極が接地電位に固定される。こうして、上記ラッチ回路が非アクティブ状態からアクティブ状態に遷移する際に生じる誤動作が防止される。さらに、上記電位固定手段の構造が単純になるため作製プロセスが簡単になる。さらには、配線の下に上記抵抗体を作製して多層的に配置することによって回路面積が縮小される。
【００４３】
また、請求項９に係る発明は、請求項５に係る発明のシフトレジスタ回路において、上記第１クロック信号入力制御部の電位固定手段は,ソース電極が上記第４ｎ型トランジスタのゲート電極に接続される一方,ドレイン電極が接地電位に接続されると共に,ゲート電極が上記反転パルス信号入力ノードに接続された第１３ｎ型トランジスタで構成され、上記第２クロック信号入力制御部の電位固定手段は,ソース電極が上記第６ｎ型トランジスタのゲート電極に接続される一方,ドレイン電極が接地電位に接続されると共に,ゲート電極が上記反転パルス信号出力ノードに接続された第１４ｎ型トランジスタで構成されていることを特徴としている。
【００４４】
上記構成によれば、上記スイッチング手段によって、上記第４，第６ｎ型トランジスタのゲート電極と上記クロック信号入力ノードとが電気的に切り離されている場合に、上記第４，第６ｎ型トランジスタのゲート電極が接地電位に固定される。こうして、上記ラッチ回路が非アクティブ状態からアクティブ状態に遷移する際に生じる誤動作が防止される。一方、上記スイッチング手段によって、上記第４，第６ｎ型トランジスタのゲート電極とクロック信号入力ノードとが電気的に接続されている場合には、第１３，第１４ｎ型トランジスタはオフして、上記第４，第６ｎ型トランジスタのゲート電極から上記接地電位への導通電流が防止される。
【００４５】
また、請求項１０に係る発明の画像表示装置は、複数配列されたデータ信号線と,複数配列された走査信号線と,上記データ信号線および走査信号線で囲まれた位置に配置された複数の画素と,上記データ信号線に映像信号を供給するデータ信号線駆動回路と,上記走査信号線に走査信号を供給する走査信号線駆動回路を有するアクティブ・マトリクス型の画像表示装置において、上記データ信号線駆動回路および上記走査信号線駆動回路の少なくとも一方は、請求項１乃至請求項９の何れか一つに係る発明のシフトレジスタ回路を用いて構成されていることを特徴としている。
【００４６】
上記構成によれば、上記データ信号線駆動回路および走査信号線駆動回路の少なくとも一方は、請求項１乃至請求項９の何れか一つに係る発明のシフトレジスタ回路を用いて構成されている。したがって、上記一方の信号線駆動回路は、転送パルス信号の振幅(つまり電源電圧)よりも振幅の小さい上記クロック信号によって駆動される。そのために、配線長が長いために配線負荷容量が大きいクロック配線の消費電力やクロック生成用の外部回路の消費電力が大幅に低くなる。さらには、当該信号線駆動回路のシフトレジスタ回路を構成するラッチ回路が非アクティブ状態の場合には、上記クロック信号入力制御部によって上記シフトレジスタ回路へのクロック信号の入力が停止されて、クロック信号線の負荷が低減される。
【００４７】
また、請求項１１に係る発明は、複数配列されたデータ信号線と,複数配列された走査信号線と,上記データ信号線および走査信号線で囲まれた位置に配置された複数の画素と,上記データ信号線に映像信号を供給するデータ信号線駆動回路と,上記走査信号線に走査信号を供給する走査信号線駆動回路を有すると共に,上記データ信号線駆動回路及び上記走査信号線駆動回路の少なくとも一方は,請求項２に記載のシフトレジスタ回路を用いて構成されている画像表示装置において、上記シフトレジスタ回路を構成する各ラッチ回路からのパルス信号および反転パルス信号の２つの出力信号のうちパルス幅が狭い方の出力信号を用いて対応する信号線を駆動するための駆動信号を生成するようになっていることを特徴としている。
【００４８】
上記構成によれば、上記出力パルス信号あるいは出力反転パルス信号のうちパルス幅の狭い方の出力信号を用いて駆動信号を生成することによって、隣接するラッチ回路からの出力信号における時間的な重なりがなくなる。したがって、上記一方の信号線駆動回路がデータ信号線駆動回路の場合には、隣接するラッチ回路で生成されたサンプリング信号が時間的に重なりを持つことがない。したがって、あるデータ信号線に映像信号を書き込んでいる途中に、他のデータ信号線に映像信号を書き込み始めることがない。また、走査信号線駆動回路の場合には、隣接するラッチ回路で生成された走査信号が時間的に重なりを持つことがない。したがって、ある行の画素に映像データを書き込んでいる途中に、他の行の画素に映像データを書き込み始めることがない。すなわち、何れの信号駆動回路の場合にも映像信号に雑音が重畳することがなく、上記駆動信号のパルス幅を狭くするための回路を追加することなく良好な画像を得ることができるのである。
【００４９】
その場合、一般にレベルシフト回路は信号の切り替わり時に大きな貫通電流が流れるのであるが、本ラッチ回路の構成においては、上記クロック信号の切り替わり時ではなく上記出力信号の切り替わり時（すなわち、パルス信号の伝播時）にのみ貫通電流が流れるので、消費電力が極めて小さくなる。
【００５０】
また、請求項１２に係る発明は、請求項１０に係る発明の画像表示装置において、上記クロック信号と同振幅を呈するスタート信号の振幅を増幅して、上記一方の信号線駆動回路のシフトレジスタ回路における初段のラッチ回路に上記入力パルス信号として供給するレベルシフタ回路を備えたことを特徴としている。
【００５１】
上記構成によれば、上記一方の信号線駆動回路においては、スタート信号が、予め昇圧されてから上記シフトレジスタ回路の初段のラッチ回路に入力される。したがって、上記初段のラッチ回路を他段のラッチ回路と全く同じ構成にしても安定した動作が実現される。さらに、上記クロック信号の場合と同様に、上記スタート信号の振幅を駆動電圧よりも小さくすることが可能になり、スタート信号生成用の外部回路の消費電力を少なくできる。
【００５２】
また、請求項１３に係る発明は、請求項１０に係る発明の画像表示装置において、上記クロック信号と同振幅を呈する制御信号の振幅を増幅して、上記一方の信号線駆動回路に供給するレベルシフタ回路を備えたことを特徴としている。
【００５３】
上記構成によれば、上記シフトレジスタ回路以外のバッファ回路等への制御信号が予め昇圧されてから入力される。したがって、上記一方の信号駆動回路に入力される全ての制御信号の振幅を駆動電圧よりも小さくすることが可能になり、制御信号生成用の外部回路の消費電力を小さくできる。
【００５４】
また、請求項１４に係る発明は、請求項１０に係る発明の画像表示装置において、上記一方の信号線駆動回路は、上記画素と同一基板上に形成されていることを特徴としている。
【００５５】
上記構成によれば、表示を行うための画素およびこの画素を駆動するための上記一方の信号線駆動回路が、同一基板上に同一工程で製造される。こうして、製造コストや実装コストの低減と、実装良品率のアップが図られる。
【００５６】
また、請求項１５に係る発明は、請求項１４に係る発明の画像表示装置において、上記一方の信号線駆動回路および上記画素を構成する能動素子は、多結晶シリコン薄膜トランジスタであることを特徴としている。
【００５７】
上記構成によれば、従来のアクティブ・マトリクス型液晶表示装置に用いられている非晶質シリコン薄膜トランジスタに比べて極めて駆動力の高い特性を有する多結晶シリコン薄膜トランジスタを用いることによって、画素および信号線駆動回路が容易に同一基板上に形成される。
【００５８】
さらに、上記多結晶シリコン薄膜トランジスタは、非晶質シリコン薄膜トランジスタに比べて極めて駆動力の高いとは言うものの単結晶シリコントランジスタに比べれば、その駆動力は１〜２桁程小さい。そのために、上記多結晶シリコン薄膜トランジスタを用いてレベルシフタ回路を構成した場合には、信号のデューティが大きく変化する恐れがある。ところが、上記一方の信号線駆動回路におけるシフトレジスタ回路の構成によれば、上記シフトレジスタ回路における何れの段のラッチ回路からも略同一のパルス幅の出力信号を得ることができ、良好な画像表示が実現される。その際に、上記多結晶シリコン薄膜トランジスタは、その駆動力の低さ故にチャネル幅を大きく取る必要があるためにクロック信号線に対して大きな負荷となる。ところが、上記一方の信号線駆動回路におけるシフトレジスタ回路の構成によれば、上記第１，第２クロック信号入力制御部によって、動作状態にある上記ラッチ回路の駆動トランジスタにのみクロック信号線が接続されて、上記クロック信号線の負荷低減および駆動回路の消費電力低減が図られる。
【００５９】
また、請求項１６に係る発明は、請求項１５に係る発明の画像表示装置において、上記多結晶シリコン薄膜トランジスタは、６００℃以下のプロセスによってガラス基板上に形成されたことを特徴としている。
【００６０】
上記構成によれば、上記多結晶シリコン薄膜トランジスタは、ガラス基板上に６００℃以下のプロセスで形成される。したがって、歪み点温度は低いが、安価で且つ大型化が容易なガラスを基板として用いることができ、大型の画像表示装置が低コストで製造される。
【００６１】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。
＜第１実施の形態＞
図１は、本実施の形態のシフトレジスタ回路におけるブロック図である。本実施の形態におけるシフトレジスタ回路１１は、複数のラッチ回路（ハーフラッチ回路）ＬＡＴを直列に接続して構成されている。すなわち、１段目のラッチ回路ＬＡＴの入力ノードにはスタート信号（パルス信号）ｓｔが入力される一方、出力ノードには２段目のラッチ回路ＬＡＴの入力ノードが接続されている。以下同様に、各ラッチ回路ＬＡＴの入力ノードに前段のラッチ回路ＬＡＴの出力ノードが接続される一方、出力ノードに後段のラッチ回路ＬＡＴの入力ノードが接続されている。そして、奇数段目のラッチ回路ＬＡＴの制御ノードにはクロック信号ｃｋが入力される。これに対して、偶数段目のラッチ回路ＬＡＴの制御ノードにはクロック信号ｃｋの反転信号であるクロック信号／ｃｋが入力される。
【００６２】
こうして、本実施の形態における各ラッチ回路ＬＡＴは、クロック信号ｃｋあるいはクロック信号／ｃｋの何れか一方によって制御されるのである。ここで、シフトレジスタ回路１１の駆動電圧は１６Ｖであるのに対して、クロック信号ｃｋ，／ｃｋの振幅は５Ｖであるとする。このように、シフトレジスタ回路１１の駆動電圧よりも低い電圧のクロック信号ｃｋ，／ｃｋを入力することによって、クロック信号ｃｋ，／ｃｋによる消費電力を抑えることが可能となる。尚、一部の信号では、その反転信号を必要とするものもあるがここでは省略（後に詳述）している。
【００６３】
図２は、図１におけるシフトレジスタ回路１１を構成するラッチ回路ＬＡＴの回路構成例を示す。２つのｐ型トランジスタＭ１１，Ｍ１２のソース電極には、電源電位Ｖｃｃ（＝１６Ｖ）が接続されている。そして、ｐ型トランジスタＭ１１のゲート電極はｐ型トランジスタＭ１２のドレイン電極に接続される一方、ｐ型トランジスタＭ１２のゲート電極はｐ型トランジスタＭ１１のドレイン電極に接続されている。
【００６４】
上記ｐ型トランジスタＭ１１のドレイン電極には、ｎ型トランジスタＭ１３のソース電極が接続されて出力ノード／ＯＵＴを形成している。そして、ｎ型トランジスタＭ１３のドレイン電極は接地電位ＧＮＤに接続される一方、ゲート電極はｐ型トランジスタＭ１２のドレイン電極に接続されている。同様に、ｐ型トランジスタＭ１２のドレイン電極には、ｎ型トランジスタＭ１４のソース電極が接続されて出力ノードＯＵＴを形成している。そして、上記ｎ型トランジスタＭ１４のドレイン電極は接地電位ＧＮＤに接続される一方、ゲート電極はｐ型トランジスタＭ１１のドレイン電極に接続されている。
【００６５】
さらに、上記ｐ型トランジスタＭ１１のドレイン電極（出力ノード／ＯＵＴ）と接地電位ＧＮＤとの間には、直列に接続された二つのｎ型トランジスタＭ１５，Ｍ１６を介設している。そして、ｎ型トランジスタＭ１５のゲート電極にはパルス信号が入力される入力ノードＩＮが接続されている。一方、ｎ型トランジスタＭ１６のゲート電極には第１クロック信号入力制御部１２が接続されている。同様に、上記ｐ型トランジスタＭ１２のドレイン電極（出力ノードＯＵＴ）と接地電位ＧＮＤとの間には、直列に接続された二つのｎ型トランジスタＭ１７，Ｍ１８を介設している。そして、ｎ型トランジスタＭ１７のゲート電極には上記パルス信号の反転信号が入力される入力ノード／ＩＮが接続されている。一方、ｎ型トランジスタＭ１８のゲート電極には第２クロック信号入力制御部１３が接続されている。
【００６６】
上記第１クロック信号入力制御部１２は、第１制御信号の入力ノードとクロック信号ｃｋ（クロック信号／ｃｋ）が入力されるクロック入力ノードＣＫを有している。そして、上記第１制御信号の論理レベルが“Ｈ”であり、且つ、クロック信号ｃｋ（／ｃｋ）がアクティブの場合に出力ノードＣＫＩＡの電位レベルが“Ｈ”となる。上記第２クロック信号入力制御部１３は、第２制御信号の入力ノードとクロック信号ｃｋ（／ｃｋ）が入力されるクロック入力ノードＣＫを有している。そして、上記第２制御信号の論理レベルが“Ｈ”であり、且つ、クロック信号ｃｋ（／ｃｋ）がアクティブの場合に出力ノードＣＫＩＢの電位レベルが“Ｈ”となる。
【００６７】
上記構成のラッチ回路ＬＡＴは、以下のように動作する。図３は、クロック入力ノードＣＫに入力されるクロック信号ｃｋ（／ｃｋ）と、入力ノードＩＮ，／ＩＮに入力されるパルス信号ｉｎ，／ｉｎと、出力ノードＣＫＩＡからの出力信号ｃｋｉａと、出力ノードＣＫＩＢからの出力信号ｃｋｉｂと、出力ノードＯＵＴ，／ＯＵＴから出力されるパルス信号ｏｕｔ，／ｏｕｔの波形図である。以下、図２および図３に基づいて、ラッチ回路ＬＡＴの動作を説明する。尚、本実施の形態においては、上記第１制御信号として入力パルス信号ｉｎを用いる一方、上記第２制御信号として出力パルス信号ｏｕｔを用いている。
【００６８】
先ず、図３における時点ｔ１において、上記クロック信号ｃｋ（／ｃｋ）が“Ｈ（アクティブ）”になる。そうすると、入力パルス信号ｉｎ（第１制御信号））は“Ｈ”であるから、第１クロック信号入力制御部１２の出力ノードＣＫＩＡからの出力信号ｃｋｉａは“Ｈ”になる。その結果、ｎ型トランジスタＭ１５，Ｍ１６がオンして、出力ノード／ＯＵＴはＧＮＤレベルになる。そうすると、ｐ型トランジスタＭ１２のゲート電位は“Ｌ”となり、ｐ型トランジスタＭ１２はオンして、時点ｔ２において、出力ノードＯＵＴはＶｃｃ（１６Ｖ）レベルになる。したがって、上記ｐ型トランジスタＭ１１はオフして出力ノード／ＯＵＴの電位はＧＮＤに確定される。
【００６９】
また、上記出力ノードＯＵＴからの出力パルス信号ｏｕｔ（第２制御信号）はＶｃｃであり、上記クロック信号ｃｋ（／ｃｋ）も“Ｈ”であるから、第２クロック信号入力制御部１３からの出力信号ｃｋｉｂは“Ｈ”となり、ｎ型トランジスタＭ１８はオンする。ところが、入力パルス信号／ｉｎは“Ｌ”であるからｎ型トランジスタＭ１７はオフする。さらに、出力ノード／ＯＵＴはＧＮＤレベルであるからｐ型トランジスタＭ１４はオフしている。したがって、出力ノードＯＵＴの電位はＶｃｃに確定される。
【００７０】
すなわち、本実施の形態におけるラッチ回路ＬＡＴは、第１，第２制御信号の論理レベルが“Ｈ”であり、且つ、クロック信号ｃｋ（／ｃｋ）がアクティブの場合は、図３２に示すような通常のレベルシフタ回路として動作するのである。
【００７１】
次に、図３における時点ｔ３において、上記クロック信号ｃｋ（／ｃｋ）が“Ｌ”になる。そうすると、上記第１，第２クロック信号入力制御部１２，１３からの出力信号ｃｋｉａ，ｃｋｉｂは“Ｌ”となる。そのため、ｎ型トランジスタＭ１６，Ｍ１８はオフし、当該ラッチ回路ＬＡＴは単にレベル保持回路として動作し、出力ノード／ＯＵＴのレべルはＧＮＤに、出力ノードＯＵＴのレベルはＶｃｃ（１６Ｖ）に保持されるのである。
【００７２】
すなわち、本実施の形態におけるラッチ回路ＬＡＴは、上記時点ｔ１〜時点ｔ３の間において上記レベルシフタ回路として動作する以外は、レベル保持回路として動作するのである。
【００７３】
次に、時点ｔ４において、上記クロック信号ｃｋ（／ｃｋ）が“Ｈ”になる。そうすると、出力パルス信号ｏｕｔ（第２制御信号）は“Ｈ”であるから、第２クロック信号入力制御部１３の出力ノードＣＫＩＢからの出力信号ｃｋｉｂは“Ｈ”になる。また、入力反転パルス信号／ｉｎは“Ｈ”である。その結果、ｎ型トランジスタＭ１７，Ｍ１８がオンして、時点ｔ５において出力ノードＯＵＴはＧＮＤレベルになって出力信号ｃｋｉｂは“Ｌ”になる。そうすると、ｐ型トランジスタＭ１１のゲート電位は“Ｌ”となってｐ型トランジスタＭ１１はオンし、時点ｔ６において、出力ノード／ＯＵＴはＶｃｃ（１６Ｖ）レベルになる。
【００７４】
上述したように、本実施の形態におけるラッチ回路ＬＡＴは、第１，第２制御信号の論理レベルが“Ｈ”であり、且つ、クロック信号ｃｋ（／ｃｋ）がアクティブの場合は上記レベルシフタ回路として動作し、それ以外の場合はレベル保持回路として動作する。すなわち、本ラッチ回路ＬＡＴは、レベルシフタ機能を有したラッチ回路として機能するのである。したがって、図１に示すように、本ラッチ回路ＬＡＴを複数個直列に接続してシフトレジスタ回路１１を構成することによって、駆動電圧（Ｖｃｃ）よりも低い振幅のクロック信号で動作させることができ、クロック信号生成用の外部回路の消費電力を低減できるのである。
【００７５】
さらに、図３に示すように、出力信号ｏｕｔの立ち上りは出力信号／ｏｕｔの立ち下がりよりも遅れることになる。したがって、本ラッチ回路ＬＡＴを複数個直列に接続してシフトレジスタ回路１１を構成した場合、隣接する２つのラッチ回路ＬＡＴからの出力信号ｏｕｔの立ち上りのタイミングに所定時間の間隔を設けることができる。したがって、本シフトレジスタ回路１１を画像表示装置におけるデータ信号線駆動回路に用いれば、例えトランジスタＭ１１〜Ｍ１８の特性が変化して隣接する２つのラッチ回路ＬＡＴからの出力信号のタイミングに僅かなズレが生じても、隣接するデータ信号線に対応するサンプリング信号に重なりが生ずることを防止できる。したがって、データ信号線に雑音が重畳されることがなく、表示画像に滲みやゴーストやクロストーク等の不具合を来す恐れはないのである。
【００７６】
その際に、図３に示すように、上記出力信号のパルス幅はクロック信号のパルス幅とは異なるものになるが、何れの段のラッチ回路ＬＡＴにおいても同様にレベル変化するので、上記出力信号のパルス幅が各段のラッチ回路ＬＡＴにおいて交互に変化することはない。したがって、上記データ信号線駆動回路においては、画像データをデータ信号線に取り込むタイミングにズレが生ずることがなく、良好な表示品位を得ることができるのである。
【００７７】
さらに、上述したように、本実施の形態におけるラッチ回路ＬＡＴは、非アクティブ状態の場合には、レベル保持回路として動作してクロック信号ｃｋ（／ｃｋ）の状態に拘わらず一定の状態を保ち続けるだけであるからクロック信号ｃｋ（／ｃｋ）は必要としない。そこで、上記非アクティブ状態の場合には、第１，第２クロック信号入力制御部１２，１３において、クロック入力ノードＣＫと出力ノードＣＫＩＡ，ＣＫＩＢとの間を電気的に切り離すことによって、クロック信号線の負荷低減および消費電力の低減を図ることができるのである。
【００７８】
以下、上記第１，第２クロック信号入力制御部１２，１３について具体的に説明する。尚、第１クロック信号入力制御部１２と第２クロック信号入力制御部１３とは同じ回路構成を有するので、以下の説明は第１クロック信号入力制御部１２で代表して行う。図４は、上記第１クロック信号入力制御部１２の回路構成例を示す。
【００７９】
本第１クロック信号入力制御部１２は二つのｎ型トランジスタＴＧ，ＴＤで概略構成される。そして、ｎ型トランジスタＴＧのドレイン電極は、ラッチ回路ＬＡＴを構成するｎ型トランジスタＭ１６のゲートに接続されて上記出力ノードＣＫＩＡを形成している。そして、ｎ型トランジスタＴＧのソース電極にはクロック入力ノードＣＫが接続される一方、ゲート電極には上記第１制御信号（入力パルス信号ｉｎ）が入力される。また、出力ノードＣＫＩＡにはｎ型トランジスタＴＤのソース電極が接続される一方、ドレイン電極には接地電位ＧＮＤが接続されている。さらに、ゲート電極は電源電位Ｖｃｃ（＝１６Ｖ）に接続されている。
【００８０】
上記構成の第１クロック信号入力制御部１２において、第１制御信号（入力パルス信号ｉｎ）の論理レベルが“Ｈ”になると、ｎ型トランジスタＴＧがオンしてクロック入力ノードＣＫと出力ノードＣＫＩＡとが接続されて、ｎ型トランジスタＭ１６にクロック信号ｃｋが入力される。また、入力パルス信号ｉｎは、ｎ型トランジスタＭ１５のゲートにも入力されている。その結果、上述したように、入力パルス信号ｉｎおよび出力パルス信号ｏｕｔが“Ｈ”であり且つクロック信号ｃｋ（／ｃｋ）がアクティブな場合に、直列に接続されたｎ型トランジスタＭ１５，Ｍ１６はオンして、ラッチ回路ＬＡＴはレベルシフタ回路として動作するのである。
【００８１】
一方、上記第１制御信号の論理レベルが“Ｌ”の場合にはｎ型トランジスタＴＧがオフして、出力ノードＣＫＩＡがフローティング状態になる。そのため、ゲート電極が電源電位Ｖｃｃに接続される一方ドレイン電極が接地電位ＧＮＤに接続されて、常時オン状態にあるｎ型トランジスタＴＤのオン抵抗をプルダウン抵抗として用いて、出力ノードＣＫＩＡの電位を固定するのである。その結果、上述したように、クロック信号ｃｋ（／ｃｋ）の状態に拘わらずｎ型トランジスタＭ１６はオフして、ラッチ回路ＬＡＴはレベル保持回路として動作するのである。
【００８２】
すなわち、本第１クロック信号入力制御部１２においては、上記ｎ型トランジスタＴＧで上記スイッチング手段を構成し、ｎ型トランジスタＴＤ，電源電位Ｖｃｃおよび接地電位ＧＮＤで上記電位固定手段を構成するのである。
【００８３】
図５は、上記第１クロック信号入力制御部１２の他の構成例を示す。図４の場合と同様に、ｎ型トランジスタＭ１６のゲート電極とクロック入力ノードＣＫとの間に、ゲート電極に上記第１制御信号（入力パルス信号ｉｎ）が入力されるｎ型トランジスタＴＧを介設して出力ノードＣＫＩＡを形成している。更に、この出力ノードＣＫＩＡに、出力ノードＣＫＩＡのプルダウン抵抗として用いるｎ型トランジスタＴＤのソース電極を接続し、このｎ型トランジスタＴＤのドレイン電極には接地電位ＧＮＤを接続し、ゲート電極を自身のソース電極に接続している。したがって、上記プルダウン電圧はｎ型トランジスタＴＤの閾値電圧となる。すなわち、図５に示す第１クロック信号入力制御部１２ａでは、図４に示す第１クロック信号入力制御部１２の構成と比較して配線の引き回しが単純になるという利点がある。
【００８４】
図６は、上記第１クロック信号入力制御部１２の他の構成例を示す。図４および図５の場合と同様に、ｎ型トランジスタＭ１６のゲート電極とクロック入力ノードＣＫとの間に、ゲート電極に上記第１制御信号（入力パルス信号ｉｎ）が入力されるｎ型トランジスタＴＧを介設して出力ノードＣＫＩＡを形成している。さらに、この出力ノードＣＫＩＡに、出力ノードＣＫＩＡのプルダウン抵抗として用いるｎ型トランジスタＴＤのソース電極を接続し、このｎ型トランジスタＴＤのドレイン電極には接地電位ＧＮＤを接続し、ゲート電極にはｎ型トランジスタＴＧのゲート電極に入力される上記第１制御信号の反転信号（第２クロック信号入力制御部１３の場合には上記第２制御信号の反転信号）を入力している。したがって、ｎ型トランジスタＴＧがオンしている場合にはｎ型トランジスタＴＤはオフすることになり、クロック入力ノードＣＫと出力ノードＣＫＩＡとが電気的に接続されている場合に生ずるｎ型トランジスタＭ１６のゲート電極から接地電位ＧＮＤへの貫通電流を防止できるのである。
【００８５】
図７は、上記第１クロック信号入力制御部１２の他の構成例を示す。図４〜図６の場合と同様に、ｎ型トランジスタＭ１６のゲート電極とクロック入力ノードＣＫとの間に、ゲート電極に上記第１制御信号（入力パルス信号ｉｎ）が入力されるｎ型トランジスタＴＧを介設して出力ノードＣＫＩＡを形成している。さらに、この出力ノードＣＫＩＡに、出力ノードＣＫＩＡのプルダウン抵抗として用いる抵抗体Ｒの一端を接続し、他方には接地電位ＧＮＤを接続している。ここで、同じ抵抗値を持つ抵抗体とトランジスタとの素子面積を単純に比較した場合には、抵抗体の方がその面積は大きくなる。ところが、抵抗体には、その単純な構造を活かして多層配線（抵抗体を配線の下側に形成する）を行うことによって実質の占有面積を小さくできるという利点がある。
【００８６】
上述のように、本実施の形態においては、上記シフトレジスタ回路１１を構成する個々のラッチ回路ＬＡＴは、クロック信号ｃｋあるいは反転クロック信号／ｃｋの何れか一方のみに同期して動作するようになっている。したがって、図２７に示すラッチ回路ＳＲのようにクロック信号ｃｋおよび反転クロック信号／ｃｋの両信号を使用する場合に比してクロック信号線の負荷を半減でき、低消費電力化を図ることができるのである。
【００８７】
また、上記シフトレジスタ回路１１を構成する個々のラッチ回路ＬＡＴは、２つのｐ型トランジスタＭ１１，Ｍ１２及び２つのｎ型トランジスタＭ１５，Ｍ１７で形成される図３２に示す回路構成を有するレベルシフタ回路における接地電位ＧＮＤに接続されたｎ型トランジスタＭ１５，Ｍ１７の夫々と接地電位ＧＮＤとの間に、ｎ型トランジスタＭ１６，Ｍ１８を介設する。そして、ｎ型トランジスタＭ１６，Ｍ１８のゲート電極には第１，第２クロック信号入力制御部１２，１３の出力信号ｃｋｉａ，  ｃｋｉｂを入力している。さらに、出力ノード／ＯＵＴ，ＯＵＴの夫々と接地電位ＧＮＤとの間にｎ型トランジスタＭ１３，Ｍ１４を介設する。そして、ｎ型トランジスタＭ１３，Ｍ１４のゲート電極には出力ノードＯＵＴ，／ＯＵＴを接続している。
【００８８】
したがって、上記第１クロック信号入力制御部１２への入力パルス信号ｉｎおよび第２クロック信号入力制御部１３への出力パルス信号ｏｕｔが“Ｈ”（つまり、ラッチ回路ＬＡＴがアクティブ）であってクロック信号ｃｋがアクティブである場合は、当該ラッチ回路ＬＡＴは図３２に示すレベルシフタ回路ＬＳと同様にレベルシフタとして機能する。一方、それ以外は、レベル保持回路して機能することができる。
【００８９】
その結果、シフトレジスタ回路１１は、駆動電圧（Ｖｃｃ）よりも低い振幅のクロック信号で動作させることができ、クロック信号生成用の外部回路の消費電力を低減できるのである。さらに、出力信号ｏｕｔのパルス幅は出力信号／ｏｕｔのパルス幅より狭くなる。したがって、駆動信号として出力信号ｏｕｔを用いることによって、隣接する２つのラッチ回路ＬＡＴからの出力信号に時間的間隔を設けることができ、画像表示装置の信号線駆動回路に利用した場合には、画像信号に雑音が重畳されることがない。また、ラッチ回路ＬＡＴが非アクティブな場合には、第１，第２クロック信号入力制御部１２，１３によってクロック入力ノードＣＫと出力ノードＣＫＩＡ，ＣＫＩＢとの間を電気的に切り離すことによって、クロック信号線の負荷低減および消費電力の低減を図ることができるのである。
【００９０】
＜第２実施の形態＞
図８は、図１に示すシフトレジスタ回路１１を構成するラッチ回路ＬＡＴの他の回路構成例を示す。図８において、ｐ型トランジスタＭ２１，Ｍ２２、ｎ型トランジスタＭ２３〜Ｍ２８、および、第１，第２クロック信号入力制御部１５，１６は、図２におけるｐ型トランジスタＭ１１，Ｍ１２、ｎ型トランジスタＭ１３〜Ｍ１８、および、第１，第２クロック信号入力制御部１２，１３と同じ構成を有して、同様に機能する。尚、第１，第２クロック信号入力制御部１５，１６の具体的回路構成は、図４〜図７に示す通りである。
【００９１】
本実施の形態においては、上記ｐ型トランジスタＭ２１のドレイン（図２に示すラッチ回路ＬＡＴにおける出力ノード／ＯＵＴ）に第１インバータＩＮＶの入力端子を接続する。同様に、ｐ型トランジスタＭ２２のドレイン（図２に示すラッチ回路ＬＡＴにおける出力ノードＯＵＴ）に第２インバータ回路ＩＮＶを接続する。そして、第１インバータＩＮＶの出力端子を出力ノードＯＵＴとする一方、第２インバータＩＮＶの出力端子を出力ノード／ＯＵＴとしている。一般に、レベルシフタ回路は、他の論理演算回路に比べて駆動力が小さい。そこで、インバータ回路ＩＮＶ等のバッファ作用（増幅作用）を有する回路を付加することによって、後段への信号伝播を確実にし、安定にシフトレジスタ動作を行うことができるのである
図９は、上記クロック入力ノードＣＫに入力されるクロック信号ｃｋ（／ｃｋ）と、入力ノードＩＮ，／ＩＮに入力されるパルス信号ｉｎ，／ｉｎと、出力ノードＣＫＩＡから出力される出力信号ｃｋｉａと、出力ノードＣＫＩＢから出力される出力信号ｃｋｉｂと、出力ノードＯＵＴ，／ＯＵＴから出力されるパルス信号ｏｕｔ，／ｏｕｔの波形を示す。図３に示す波形図と比較して、図２における出力ノードＯＵＴ，／ＯＵＴにインバータ回路ＩＮＶが付加されたために出力信号ｏｕｔ，／ｏｕｔの位相が反転し、その結果、出力信号ｏｕｔの立ち上りが出力信号／ｏｕｔの立ち下がりよりも早くなっている。
【００９２】
したがって、図２に示すラッチ回路ＬＡＴの場合と同様に、本ラッチ回路ＬＡＴで形成したシフトレジスタ回路１１をデータ信号線駆動回路に用いると共に出力信号／ｏｕｔを利用した場合に、隣接するラッチ回路ＬＡＴからの出力信号／ｏｕｔのタイミングに僅かなズレが生じても、隣接するデータ信号線に対応するサンプリング信号に重なりが生ずることを防止することを防止できるのである。
＜第３実施の形態＞
図１０は、本実施の形態のシフトレジスタ回路におけるブロック図である。本実施の形態のシフトレジスタ回路２１は、互いに隣接するラッチ回路ＬＡＴの出力ノードと入力ノードとが、アナログスイッチＡＳＷを介して接続されて構成されている。すなわち、１段目のラッチ回路ＬＡＴの入力ノードには、外部からの制御信号ｌｒでオン／オフ制御されるアナログスイッチＡＳＷ１を介してスタート信号（パルス信号）ｓｔが入力される。一方、出力ノードは、アナログスイッチＡＳＷ１を介して２段目のラッチ回路ＬＡＴの入力ノードに接続されている。次に、２段目のラッチ回路ＬＡＴの入力ノードは、１段目のラッチ回路ＬＡＴの出力ノードの他に、外部からの制御信号／ｌｒでオン／オフ制御されるアナログスイッチＡＳＷ２を介して３段目のラッチ回路ＬＡＴの出力ノードに接続されている。一方、出力ノードは、アナログスイッチＡＳＷ２を介して１段目のラッチ回路ＬＡＴの入力ノードに接続されると共に、アナログスイッチＡＳＷ１を介して３段目のラッチ回路ＬＡＴの入力ノードに接続されている。次に、３段目のラッチ回路ＬＡＴの入力ノードは、２段目のラッチ回路ＬＡＴの出力ノードの他に、アナログスイッチＡＳＷ２を介して４段目のラッチ回路ＬＡＴの出力ノードに接続されている。一方、出力ノードは、２段目のラッチ回路ＬＡＴの入力ノードの他に、アナログスイッチＡＳＷ１を介して４段目のラッチ回路ＬＡＴの入力ノードに接続されている。そして、最終段である上記４段目のラッチ回路ＬＡＴの入力ノードには、３段目のラッチ回路ＬＡＴからの出力信号の他に、アナログスイッチＡＳＷ２を介してスタート信号ｓｔが入力されるようになっている。
【００９３】
上記構成のシフトレジスタ回路２１は、以下のようにして走査方向を切り換えることができる。すなわち、上記制御信号ｌｒがアクティブになると、制御信号ｌｒでオン／オフ制御されるアナログスイッチＡＳＷ１がオンする一方、制御信号／ｌｒでオン／オフ制御されるアナログスイッチＡＳＷ２がオフする。したがって、スタート信号ｓｔは１段目のラッチ回路ＬＡＴに入力され、以下順次前段のラッチ回路ＬＡＴからの出力パルス信号が後段のラッチ回路ＬＡＴに入力される。つまり、シフトレジスタ回路２１は先頭のラッチ回路ＬＡＴから最後尾のラッチ回路ＬＡＴの方へ走査することになるのである。一方、上記制御信号ｌｒが非アクティブになると、アナログスイッチＡＳＷ１がオフする一方、アナログスイッチＡＳＷ２がオンする。したがって、スタート信号ｓｔは４段目（最終段）のラッチ回路ＬＡＴに入力され、以下順次後段のラッチ回路ＬＡＴからの出力パルス信号が前段のラッチ回路ＬＡＴに入力される。つまり、シフトレジスタ回路２１は最後尾のラッチ回路ＬＡＴから先頭のラッチ回路ＬＡＴの方へ走査することになるのである。
【００９４】
図１１は、図１０におけるシフトレジスタ回路２１を構成するラッチ回路ＬＡＴおよびアナログスイッチＡＳＷの回路構成図を示す。アナログスイッチＡＳＷ１は、ゲート電極に制御信号ｌｒが入力されるｎ型トランジスタＭ３１とゲート電極に制御信号／ｌｒが入力されるｐ型トランジスタＭ３２とのソース電極同士およびドレイン同士を接続して構成されている。そして、ソース電極側にラッチ回路ＬＡＴの出力ノード／ＯＵＴあるいは出力ノードＯＵＴを接続する一方、ドレイン側を後段側への出力ノード／ＯＵＴ１，ＯＵＴ１としている。また、アナログスイッチＡＳＷ２は、ゲート電極に制御信号／ｌｒが入力されるｎ型トランジスタＭ３３とゲート電極に制御信号ｌｒが入力されるｐ型トランジスタＭ３４とのソース電極同士及びドレイン同士を接続して構成されている。そして、ソース電極側にラッチ回路ＬＡＴの出力ノード／ＯＵＴまたは出力ノードＯＵＴを接続する一方、ドレイン側を前段側への出力ノード／ＯＵＴ２，ＯＵＴ２としている。尚、図１１におけるラッチ回路ＬＡＴは、図２に示すラッチ回路部と図４に示すクロック信号入力制御部とに基づいて構成されているが、図８のラッチ回路部や図５〜図７のクロック信号入力制御部に基づいて構成しても差し支えない。
＜第４実施の形態＞
図１２は、図１に示すシフトレジスタ回路１１または図１０に示すシフトレジスタ回路２１（但し、この場合は上記制御信号ｌｒがアクティブになって順方向に走査するようになっている）を用いたデータ信号線駆動回路ＳＤの回路構成図である。本データ信号線駆動回路ＳＤの基本構成は、図２３に示す従来のデータ信号線駆動回路ＳＤと略同一である。すなわち、シフトレジスタ回路２５を構成する隣接するラッチ回路ＬＳ ＳＲの出力信号／ｎの連なり信号を複数のインバータ回路からなるバッファ回路で増幅すると共に、必要に応じて反転信号を生成して、サンプリング信号ｓおよびその反転信号／ｓをサンプリング回路（アナログスイッチ）ＡＳに出力する。そして、サンプリング回路ＡＳは、サンプリング信号ｓ，／ｓに基づいて開閉して、映像信号線ＤＡＴからの映像データｄａｔをデータ信号線ＳＬに供給する。その場合のラッチ回路ＬＳ ＳＲへのクロック信号ｃｋｓ，／ｃｋｓと、ラッチ回路ＬＳ ＳＲの出力信号ｎ１，／ｎ１〜ｎ３，／ｎ３と、サンプリング信号ｓ１，ｓ２を、図１３に示す。
【００９５】
この場合、上記シフトレジスタ回路２５を構成するラッチ回路ＬＳ ＳＲは、図２あるいは図８に示すラッチ回路ＬＡＴと同じ構成を有しており、レベルシフタ機能を有したラッチ回路である。したがって、振幅が５Ｖのクロック信号ｃｋｓ，／ｃｋｓで振幅１６Ｖの出力信号ｎ１，／ｎ１〜ｎ３，／ｎ３を出力することができる。したがって、このようなラッチ回路ＬＳ ＳＲを有するシフトレジスタ回路２５で構成されたデータ信号線駆動回路ＳＤを用いた場合には、低い振幅のクロック信号ｃｋｓ，／ｃｋｓで高い駆動電圧を得ることができ、閾値電圧の絶対値が高い多結晶シリコン薄膜トランジスタを用いて上記駆動回路一体型の液晶表示装置を構成する場合におけるクロック信号ｃｋｓ，／ｃｋｓによる消費電力の増大を防止できるのである。
【００９６】
ここで、上記ラッチ回路ＬＳ ＳＲは、図８に示す回路構成のラッチ回路ＬＡＴであるとする。そして、映像データｄａｔを取り込むためのサンプリング信号ｓ，／ｓは、シフトレジスタ回路２５における各段のラッチ回路ＬＳ ＳＲからの出力信号ｎ，／ｎのうちロウアクティブな出力信号／ｎに基づいて生成されている。その場合、図８に示す回路構成を有するラッチ回路ＬＡＴの出力信号ｏｕｔ，／ｏｕｔは、図９に示すように出力信号／ｏｕｔのパルス幅が出力信号ｏｕｔのパルス幅よりも狭くなっている。したがって、本データ信号線駆動回路ＳＤによって生成されるサンプリング信号ｓ，／ｓにおいては、図１３に示すように、隣接するサンプリング信号ｓ１，ｓ２同士に時間的な重なりを持つことがない。すなわち、あるデータ信号線ＳＬへの映像データの書き込みが終了する直前に他のデータ信号線ＳＬに映像データを書き込み始めることがなく、データ信号線ＳＬに雑音が重畳されるのを防止して、良好な画像表示を得ることができるのである。
【００９７】
尚、上記の説明においては、上記シフトレジスタ回路２５を構成するラッチ回路ＬＳ ＳＲは図８に示す回路構成のラッチ回路ＬＡＴであるとし、ロウアクティブな出力信号／ｎに基づいてサンプリング信号ｓ，／ｓを生成している。しかしながら、ラッチ回路ＬＳ ＳＲは、図２に示す回路構成のラッチ回路ＬＡＴで構成しても差し支えない。その場合には、ハイアクティブな出力信号ｎに基づいてサンプリング信号ｓ，／ｓを生成すれば、隣接するサンプリング信号ｓ１，ｓ２同士が時間的に重なりを持たないようにできるのである。
【００９８】
さらに、上述したように、上記シフトレジスタ回路２５を構成するラッチ回路ＬＳ ＳＲ（すなわち、図２あるいは図８に示すラッチ回路ＬＡＴ）は、第１，第２クロック信号入力制御部１２，１３と同一の第１，第２クロック信号入力制御部を有している。そして、非アクティブ状態の場合には単にレベル保持回路として動作するのであるからクロック信号ｃｋｓ，／ｃｋｓは必要としない。したがって、上記非アクティブ状態の場合には、上記第１，第２クロック信号入力制御部によってクロック信号ｃｋｓ，／ｃｋｓの入力を停止することによって、クロック信号線の負荷低減および消費電力の低減を図ることができるのである。
【００９９】
図１４は、上記シフトレジスタ回路１１またはシフトレジスタ回路２１を用いたデータ信号線駆動回路ＳＤの他の構成例を示す回路構成図である。本データ信号線駆動回路ＳＤにおいては、シフトレジスタ回路２６の１段目のラッチ回路ＬＳ ＳＲへのスタート信号線ＳＰＳに、図３２または図３３に示すような回路構成を有する通常のレベルシフタ回路ＬＳを介設している。そして、レベルシフタ回路ＬＳによって、クロック信号ｃｋｓ，／ｃｋｓと同じ振幅５Ｖのスタート信号ｓｐｓ，／ｓｐｓを振幅１６Ｖに昇圧して１段目のラッチ回路ＬＳ ＳＲに供給している。
【０１００】
このように、上記スタート信号ｓｐｓの振幅を５Ｖにすることによって、本データ信号線駆動回路ＳＤへの総てのディジタル入力信号の振幅を５Ｖにすることができる。すなわち、本実施の形態によれば、外部信号生成回路の出力レベルを５Ｖに統一することができ、低消費電力化とシステムの簡略化とを図ることができるのである。
【０１０１】
図１５は、図１に示すシフトレジスタ回路１１あるいは図１０に示すシフトレジスタ回路２１（但し、この場合は上記制御信号ｌｒがアクティブになって順方向に走査するようになっている）を用いた走査信号線駆動回路ＧＤの回路構成図である。本走査信号線駆動回路ＧＤの基本構成は、図２５に示す従来の走査信号線駆動回路ＧＤのバッファ回路からパルス幅制御信号線ＧＰＳおよびノア回路を除去したバッファ回路を有している。すなわち、シフトレジスタ回路２７を構成する隣接するラッチ回路ＬＳ ＳＲの出力信号／ｎの連なり信号をナンド回路によってとり、複数のインバータ回路からなるバッファ回路で増幅して走査信号線ＧＬに供給する。その場合のラッチ回路ＬＳ ＳＲへのクロック信号ｃｋｇ，／ｃｋｇと、ラッチ回路ＬＳ ＳＲの出力信号ｎ１，／ｎ１〜ｎ３，／ｎ３と、走査信号線ＧＬへの走査信号ｇｌ１，ｇｌ２を、図１６に示す。
【０１０２】
この場合、上記シフトレジスタ回路２７を構成するラッチ回路ＬＳ ＳＲは、図２あるいは図８に示すラッチ回路ＬＡＴと同じ構成を有するレベルシフタ機能を有したラッチ回路である。したがって、図１２あるいは図１４に示すデータ信号線駆動回路ＳＤの場合と同様に、低い振幅のクロック信号ｃｋｇ，／ｃｋｇで高い駆動電圧を得ることができ、多結晶シリコン薄膜トランジスタを用いて駆動回路一体型の液晶表示装置を構成する場合におけるクロック信号ｃｋｇ，／ｃｋｇによる消費電力の増大を防止できる。
【０１０３】
また、上記ラッチ回路ＬＳ ＳＲは図８に示す構成のラッチ回路ＬＡＴであるとし、映像データｄａｔを画素に書き込むための走査信号ｇｌを各段のラッチ回路ＬＳ ＳＲからのロウアクティブな出力信号／ｎに基づいて生成している。したがって、図１２あるいは図１４に示すデータ信号線駆動回路ＳＤの場合と同様に、図１６に示すように、隣接する走査信号ｇｌ１，ｇｌ２同士に重なりを持つことがない。すなわち、ある行の画素への映像データの書き込みが終了する直前に他の行の画素にも映像データを書き込み始めることがなく、画像信号に雑音が重畳されるのを防止して、良好な画像表示を得ることができるのである。このように、本走査信号線駆動回路ＧＤによれば、ラッチ回路ＬＳ ＳＲからのロウアクティブな出力信号／ｎに基づいて走査信号ｇｌを生成するだけで隣接する走査信号ｇｌ同士の重なりを無くすことができるので、図２５に示す走査信号線駆動回路ＧＤの場合のように走査信号ｇｌのパルス幅を制御するためのパルス幅制御信号ｇｐｓの供給回路は必要としないのである。
【０１０４】
尚、本走査信号線駆動回路ＧＤの場合も、ラッチ回路ＬＳ ＳＲを、図２に示す回路構成のラッチ回路ＬＡＴで構成して、ハイアクティブな出力信号ｎに基づいて走査信号ｇｌを生成すれば、隣接する走査信号ｇｌ１，ｇｌ２同士に重なりがないようにできる。
【０１０５】
さらに、図１２または図１４に示すデータ信号線駆動回路ＳＤの場合と同様に、非アクティブ状態の場合には、ラッチ回路ＬＳ ＳＲを構成する上記第１，第２クロック信号入力制御部でクロック信号ｃｋｇ，／ｃｋｇの入力を停止することによって、クロック信号線の負荷低減および消費電力の低減を図ることができる。
【０１０６】
図１７は、上記シフトレジスタ回路１１またはシフトレジスタ回路２１を用いた走査信号線駆動回路ＧＤの他の構成例を示す回路構成図である。本走査信号線駆動回路ＧＤにおいては、シフトレジスタ回路２８の１段目のラッチ回路ＬＳ ＳＲへのスタート信号線ＳＰＧ，／ＳＰＧに、図３２あるいは図３３に示すような回路構成を有する通常のレベルシフタ回路ＬＳ１を介設している。さらに、図２５の場合と同様のパルス幅制御信号線２９を設け、このパルス幅制御信号線２９に上述のようなレベルシフタ回路ＬＳ２を接続している。そして、レベルシフタ回路ＬＳ１によって、クロック信号ｃｋｇ，／ｃｋｇと同じ振幅５Ｖのスタート信号ｓｐｇ，／ｓｐｇを振幅１６Ｖに昇圧して１段目のラッチ回路ＬＳ ＳＲに供給している。さらに、レベルシフタ回路ＬＳ２によって、クロック信号ｃｋｇ，／ｃｋｇと同じ振幅５Ｖのパルス幅制御信号ｇｐｓ，／ｇｐｓを振幅１６Ｖに昇圧して各段目のノア回路３０〜３３に供給している。
【０１０７】
したがって、上記スタート信号ｓｐｇ，／ｓｐｇおよびパルス幅制御信号ｇｐｓ，／ｇｐｓの振幅を５Ｖにすることによって、本走査信号線駆動回路ＧＤへの総てのディジタル入力信号の振幅を５Ｖにすることができる。すなわち、本実施の形態によれば、外部信号生成回路の出力レベルを５Ｖに統一することができ、低消費電力化とシステムの簡略化とを図ることができるのである。
【０１０８】
また、上記隣接するラッチ回路ＬＳ ＳＲの出力信号／ｎの連なりとパルス幅制御信号ｇｐｓ，／ｇｐｓとの重なりをとって走査信号ｇｌを生成することによって、走査信号ｇｌのパルス幅をより最適に設定できるのである。
【０１０９】
尚、本実施の形態においては、上記各データ信号線駆動回路ＳＤおよび各走査信号線駆動回路ＧＤを構成するラッチ回路ＬＳ ＳＲからの出力信号ｏｕｔ，／ｏｕｔのうち、パルス幅が狭い方の出力信号を用いて制御信号を生成する場合を例に説明した。しかしながら、この発明では、パルス幅が広い方の出力信号を用いても一向に構わない。但し、その場合には、上述したような隣接するラッチ回路ＬＳ ＳＲからの出力信号に基づく制御信号に生ずる時間的な重なりを積極的に無くすことはできないが、クロック信号の振幅を小さくする効果は得ることができる。
【０１１０】
以上の説明のごとく、本実施の形態におけるデータ信号線駆動回路ＳＤおよび走査信号線駆動回路ＧＤの少なくとも一方を、図２１に示すような液晶表示装置のデータ信号線駆動回路ＳＤあるいは走査信号線駆動回路ＧＤとして使用することによって、低消費電力と高表示品位を兼ね備えた画像表示装置を構成できるのである。
【０１１１】
特に、図２１に示すような液晶表示装置の回路構成においては、上記データ信号線駆動回路ＳＤおよび走査信号線駆動回路ＧＤは、画面（つまり表示領域）の辺と略同じ長さの範囲に亘って広く分散して配置されるので、クロック信号ｃｋｓ，ｃｋｇ等の配線長は極めて長くなっている。したがって、クロック配線等の配線負荷容量が大きく、各信号の振幅を小さくすることによって低消費電力化を図ることの効果は極めて大きいのである。
＜第５実施の形態＞
本実施の形態は、図１２あるいは図１４に示すデータ信号線駆動回路ＳＤと、図１５あるいは図１７に示す走査信号線駆動回路ＧＤとを用いた液晶表示装置に関する。図１８は、本液晶表示装置の構成図である。本液晶表示装置４１におけるデータ信号線駆動回路ＳＤは、図１２または図１４に示すデータ信号線駆動回路ＳＤと同じ回路構成を有している。また、走査信号線駆動回路ＧＤは、図１５あるいは図１７に示す走査信号線駆動回路ＧＤと同じ回路構成を有している。また、画素アレイＡＲＹは、図２１に示す液晶表示装置における画素アレイＡＲＹと同じ構成を有している。
【０１１２】
本液晶表示装置４１においては、画素ＰＩＸと、データ信号線駆動回路ＳＤと、走査信号線駆動回路ＧＤは、同一基板ＳＵＢ上に形成されて所謂ドライバモノリシック構造を呈している。そして、外部コントロール回路ＣＴＬからの映像信号ｄａｔ，クロック信号ｃｋｓ，スタート信号ｓｐｓ，クロック信号ｃｋｇ，スタート信号ｓｐｇ，パルス幅制御信号ｇｐｓと、外部電源回路ＶＧＥＮからの各種駆動電源とに従って、駆動される。
【０１１３】
このような回路構成においても、図２１に示す液晶表示装置の場合と同様に、配線負荷容量が極めて大きく、両信号線駆動回路ＳＤ，ＧＤを上記構成に成して両信号線駆動回路ＳＤ，ＧＤへの上記各入力信号の振幅を両信号線駆動回路ＳＤ，ＧＤの駆動電圧の振幅よりも小さくすることによって、大きな低消費電力化の効果を得ることができるのである。
【０１１４】
また、上記データ信号線駆動回路ＳＤおよび走査信号線駆動回路ＧＤを画素アレイＡＲＹと同一基板ＳＵＢ上に（モノリシックに）形成することによって、別に基板上に形成して実装する場合よりも、信号線駆動回路ＳＤ，ＧＤ等の製造コストや実装コストの低減を図ることができると共に、信頼性の向上という効果を得ることもできるのである。
【０１１５】
ところで、図１８に示すようなモノリシック型の液晶表示装置においては、基板ＳＵＢとして石英基板やガラス基板等の透明基板を使うため、能動素子として、従来のアクティブ・マトリクス型液晶表示装置に用いられている非晶質シリコン薄膜トランジスタに比べて極めて駆動力の高い特性を有する多結晶シリコン薄膜トランジスタが使用される。図１９は、上記多結晶シリコン薄膜トランジスタの構造例を示す。４９はガラス基板等の絶縁基板であり、５０はシリコン酸化膜であり、５４は多結晶シリコン膜であり、５９ａはソース領域であり、５９ｂはドレイン領域である。さらに、５５はゲート絶縁膜としてのシリコン酸化膜であり、５６はゲート電極であり、６３は層間絶縁膜としてのシリコン酸化膜であり、６５は金属配線である。また、図２０は、上記多結晶シリコン薄膜トランジスタの製造手順の一例を示す構造断面図である。以下、６００℃以下で多結晶シリコン薄膜トランジスタを形成する場合の製造プロセスについて簡単に説明する。
【０１１６】
先ず、図２０（ｂ）に示すように、ガラス基板５１上に非晶質シリコン薄膜５２を堆積する。そして、図２０（ｃ）に示すように、エキシマレーザ５３を照射して多結晶シリコン薄膜５４を形成する。次に、図２０（ｄ）に示すように多結晶シリコン薄膜５４を活性領域の形状にパターニングした後、図２０（ｅ）に示すように上面に二酸化シリコンからなるゲート絶縁膜５５を形成する。次に、図２０（ｆ）に示すように、ゲート絶縁膜５５上に薄膜トランジスタのゲート電極５６をアルミニウム等で形成する。
【０１１７】
そうした後、図２０（ｇ）に示すように、ｐ型薄膜トランジスタの領域をレジスト５７で覆い、ゲート電極５６を照射マスクとして、ｎ型薄膜トランジスタのソースおよびドレイン領域に不純物「燐５８」を注入する。こうして、多結晶シリコン薄膜５４におけるゲート電極５６の両側にｎ＋領域５９ａ，５９ｂを形成する。同様にして、図２０（ｈ）に示すように、ｎ型薄膜トランジスタの領域をレジスト６０で覆い、ゲート電極５６を照射マスクとして、ｐ型薄膜トランジスタのソースおよびドレイン領域に不純物「棚素６１」を注入する。こうして、多結晶シリコン薄膜５４におけるゲート電極５６の両側にｐ＋領域６２ａ，６２ｂを形成する。その後、図２０（ｉ）に示すように、二酸化シリコンまたは窒化シリコン等からなる層間絶縁膜６３を堆積する。そして、図２０（ｊ）に示すように、層間絶縁膜６３にｎ＋領域５９ａ，５９ｂおよびｐ＋領域６２ａ，６２ｂ（つまり、ソースおよびドレインの領域）に達するコンタクトホール６４を閉口した後、図２０（ｋ）に示すように、コンタクトホール６４を介してアルミニウム等の金属配線６５を形成する。
【０１１８】
上述の製造手順においては、プロセスの最高温度は、ゲート絶縁膜５５形成時の６００℃であるので、米国コーニング社の１７３７ガラス等の高耐熱性ガラスを使用することができる。さらに、６００℃以下で形成可能であるから安価で大面積のガラス基板を用いることができ、液晶表示装置の低価格化と大面積化とを実現できるのである。
【０１１９】
また、上記液晶表示装置を形成する際には、この後に、更に、別の層間絶縁膜を介して、透明電極（透過型液晶表示装置の場合）や反射電極（反射型液晶表示装置の場合）を形成することになる。
【０１２０】
尚、上記説明においては相補型の多結晶薄膜トランジスタを例に説明しているが、相補型でなくとも一向に構わない。さらに、絶縁性基板５９（５１）上の多結晶シリコン薄膜５４を活性層５９，６２とする順スタガー（トツプゲート）を例にしているが、これに限定するものではなく、逆スタガ一構造等の他の構造のものであってよい。
【０１２１】
上記のような多結晶シリコン薄膜トランジスタを能動素子として用いることによって、実用的な駆動能力を有する走査信号線駆動回路ＧＤおよびデータ信号線駆動回路ＳＤを、図１８における画素アレイＡＲＹと同一基板ＳＵＢ上に略同一の製造工程で構成することができるのである。
【０１２２】
さらに、上記多結晶シリコン薄膜トランジスタは、単結晶シリコントランジスタ（ＭＯＳ（金属酸化膜半導体）トランジスタ）に較べて駆動能力が１〜２桁小さいので、データ信号線駆動回路ＳＤのように高速動作させる場合には、その駆動力を稼ぐためにゲート幅を大きくする必要がある。そして、それに伴ってゲート容量も大きくなり、数百のトランジスタのゲートに接続されているクロック信号線等自体が大きな負荷となって消費電力の増大を招いてしまう。ところが、本実施の形態によれば、データ信号線駆動回路ＳＤに図１あるいは図１０に示すような低振幅のクロック信号ｃｋ，／ｃｋを用いるシフトレジスタ１１，２１を使用するので、クロック信号線ＣＬＫ，／ＣＬＫの負荷を軽減させて、消費電力を抑えることが可能となるのである。
【０１２３】
また、上記多結晶シリコン薄膜トランジスタによって、図１４及び図１７に示すレベルシフタ回路ＬＳを構成した場合には、単結晶トランジスタで構成した場合に比較して、その駆動力からパルスのデューティ変化が大きくなる。ところが、本実施の形態によれば、図１あるいは図１０に示すようなシフトレジスタ１１，２１を使用するので、サンプリング信号のパルス幅を揃えることができ、隣接するサンプリング信号との間で時間的に重なりを持たないようにできる。したがって、表示品位の劣化を抑えることができるのである。
【０１２４】
以上、この発明の実施の形態について幾つか述べたが、この発明はこれらに限定されることなく、上記実施の形態の組み合わせ等の他の構成（液晶表示装置以外の画像表示装置等）についても同様に適用できるものである。
【０１２５】
【発明の効果】
以上より明らかなように、請求項１に係る発明のシフトレジスタ回路は、クロック信号の振幅がパルス信号の振幅（つまり駆動電圧）よりも小さいので、上記クロック信号を生成する外部回路による消費電力を増大させることなく、大きな振幅のパルス信号を伝送できる。したがって、各ラッチ回路からの出力信号の振幅を大きく取る必要がある場合や駆動電源をある程度大きくしないと正常に動作しない場合でも上記クロック信号の振幅を小さくして、上記外部回路の低消費電力化を図ることができる。
【０１２６】
その場合に、高駆動力が求められる能動素子で構成された上記各ラッチ回路内に、クロック信号の入力および停止を制御するクロック信号入力制御部を有するので、上記ラッチ回路が非アクティブ時には上記各ラッチ回路へのクロック信号の入力を停止して、クロック信号線の負荷低減および消費電力の低減を図ることができる。
【０１２７】
さらに、上記複数のラッチ回路のうちの１つのラッチ回路の群には所定周期のクロック信号またはその逆相信号の何れか一方のみが入力される一方、上記複数のラッチ回路のうちの残りのラッチ回路の群には上記所定周期のクロック信号またはその逆相信号の他方のみが入力されるので、従来のラッチ回路SRのように両クロック信号を使用する場合に比して、クロック信号線の負荷を半減し、低消費電力化を図ることができる。
【０１２８】
また、請求項２に係る発明のシフトレジスタ回路における上記ラッチ回路は、図２に示すような構成を有するので、上記入力パルス信号および出力パルス信号のレベルが“Ｈ”で且つクロック信号がアクティブの場合は、上記クロック信号の振幅が小さくとも電源電圧の振幅を有するパルス信号を出力するレベルシフタ回路として動作する。一方、それ以外はレベル保持回路として動作する。したがって、本シフトレジスタ回路によれば、小振幅のクロック信号に同期してより大きな振幅のパルス信号を伝送できる。
【０１２９】
さらに、上記ラッチ回路が非アクティブ状態の場合には、第１，第２クロック信号入力制御部によって上記クロック信号の入力を停止して、クロック信号線の負荷低減および消費電力の低減を図ることができる。さらに、上記ラッチ回路からの出力パルス信号のパルス幅は出力反転パルス信号のパルス幅よりも狭く、上記出力パルス信号を用いることによって、隣接するラッチ回路からの出力信号における時間的な重なりをなくすことができる。
【０１３０】
また、請求項３に係る発明のシフトレジスタ回路における上記ラッチ回路は、入力端子に上記出力反転パルス信号が入力される第１インバータと、入力端子に上記出力パルス信号が入力される第２インバータとを備えて、上記第１インバータの出力端子を新たなパルス信号出力ノードとする一方、上記第２インバータの出力端子を新たな反転パルス信号出力ノードとするので、上記出力パルス信号のパルス幅よりも上記出力反転パルス信号のパルス幅の方が狭く、上記出力反転パルス信号を用いることによって、隣接するラッチ回路からの出力信号における時間的な重なりをなくすことができる。
【０１３１】
さらに、上記ラッチ回路を構成するトランジスタの動作遅延による出力パルス信号および出力反転パルス信号の鈍りを、上記インバータのバッファ作用（増幅作用）によって補正できる。したがって、多段数のラッチ回路で構成されるシフトレジスタ回路における各ラッチ回路における信号遅延の重畳を防止して、安定な動作を可能にできる。
【０１３２】
また、請求項４に係る発明のシフトレジスタ回路における上記第１,第２クロック信号入力制御部の夫々は、スイッチング手段と電位固定手段とで構成されているので、上記ラッチ回路が非アクティブ状態の場合に上記スイッチング手段によって上記クロック信号の入力が停止された場合に、上記電位固定手段によって上記第４,第６ｎ型トランジスタのゲート電極の電位を所定の値に固定できる。したがって、上記ラッチ回路のアクティブ状態から非アクティブ状態への遷移期間における誤動作を防止できる。
【０１３３】
また、請求項５に係る発明のシフトレジスタ回路における上記第１,第２クロック信号入力制御部のスイッチング手段は、クロック信号入力ノードと上記第４,第６ｎ型トランジスタとに接続されると共に、ゲート電極が上記パルス信号入力ノードあるいは上記パルス信号出力ノードに接続された第７,第８ｎ型トランジスタで構成されているので、上記ゲート電極に入力される上記パルス信号のレベルが“Ｌ”の場合、つまり上記ラッチ回路が非アクティブ状態の場合に、上記上記クロック信号の入力を停止して、上記ラッチ回路をレベル保持回路として動作させることができる。
【０１３４】
また、請求項６に係る発明のシフトレジスタ回路における上記第１,第２クロック信号入力制御部の電位固定手段は、上記第４,第６ｎ型トランジスタのゲート電極と接地電位とに接続されると共に、ゲート電極が電源電位に接続された第９,第１０ｎ型トランジスタで構成されているので、上記第４,第６ｎ型トランジスタのゲート電極と上記クロック信号入力ノードとの間が電気的に切り離された場合、上記第４,第６ｎ型トランジスタのゲート電極を接地電位に固定できる。したがって、上記ラッチ回路が非アクティブ状態からアクティブ状態に遷移する際に生じる誤動作を防止できる。
【０１３５】
また、請求項７に係る発明のシフトレジスタ回路における上記第１,第２クロック信号入力制御部の電位固定手段は、上記第４,第６ｎ型トランジスタのゲート電極と接地電位とに接続されると共に、ゲート電極が自身のソース電極に接続された第１１,第１２ｎ型トランジスタで構成されているので、上記第４,第６ｎ型トランジスタのゲート電極と上記クロック信号入力ノードとの間が電気的に切り離されている場合に、上記第４,第６ｎ型トランジスタのゲート電極を第１１,第１２ｎ型トランジスタの閾値電圧に固定できる。さらに、回路上における配線引き回しが単純になって回路面積を縮小できる。
【０１３６】
また、請求項８に係る発明のシフトレジスタ回路における上記第１,第２クロック信号入力制御部の電位固定手段は、上記第４,第６ｎ型トランジスタのゲート電極と接地電位との間に介設された第１,第２抵抗体で構成されているので、上記第４,第６ｎ型トランジスタのゲート電極と上記クロック信号入力ノードとの間が電気的に切り離されている場合に、上記第４,第６ｎ型トランジスタのゲート電極を接地電位に固定できる。さらに、上記電位固定手段の構造が単純になるため作製プロセスが簡単になり、多層的に配置することによって回路面積を縮小できる。
【０１３７】
また、請求項９に係る発明のシフトレジスタ回路における上記第１,第２クロック信号入力制御部の電位固定手段は、上記第４ｎ型トランジスタのゲート電極と接地電位とに接続されると共に、ゲート電極が上記反転パルス信号入力ノードあるいは上記反転パルス信号出力ノードに接続された第１３,第１４ｎ型トランジスタで構成されているので、上記第４,第６ｎ型トランジスタのゲート電極と上記クロック信号入力ノードとの間が電気的に切り離されている場合に、上記第４,第６ｎ型トランジスタのゲート電極を接地電位に固定できる。一方、上記第４,第６ｎ型トランジスタのゲート電極とクロック信号入力ノードとの間が電気的に接続されている場合には、上記第４,第６ｎ型トランジスタのゲート電極から上記接地電位への導通電流を防止できる。
【０１３８】
また、請求項１０に係る発明の画像表示装置は、アクティブ・マトリクス型の画像表示装置であり、そのデータ信号線駆動回路および走査信号線駆動回路の少なくとも一方が、請求項１乃至請求項９の何れか一つに係る発明のシフトレジスタ回路を用いて構成されているので、上記一方の信号線駆動回路を、伝送されるパルス信号の振幅(つまり電源電圧)よりも小さい振幅のクロック信号によって駆動できる。したがって、配線長が長いために配線負荷容量が大きいクロック配線の消費電力やクロック生成用の外部回路の消費電力を大幅に低くできる。さらに、当該信号線駆動回路のシフトレジスタ回路を構成するラッチ回路が非アクティブ状態の場合には、上記クロック信号入力制御部によって上記シフトレジスタ回路へのクロック信号の入力を停止することによって、クロック信号線の負荷を低減できる。
【０１３９】
また、請求項１１に係る発明の画像表示装置における上記一方の信号線駆動回路は、上記シフトレジスタ回路を構成する各ラッチ回路からのパルス信号及び反転パルス信号のうちパルス幅が狭い方の出力信号を用いて駆動信号を生成するので、隣接するラッチ回路からの制御信号における時間的な重なりを防止できる。したがって、上記データ信号線駆動回路の場合には隣接するラッチ回路で生成されたサンプリング信号が時間的に重なることがない。また、上記走査信号線駆動回路の場合には、隣接するラッチ回路で生成された走査信号が時間的に重なることがない。すなわち、何れの信号駆動回路の場合にも映像信号に雑音が重畳することがなく、駆動信号のパルス幅を狭くするための回路を新たに追加することなく良好な画像を得ることができる。
【０１４０】
また、請求項１２に係る発明の画像表示装置は、上記クロック信号と同振幅を呈するスタート信号の振幅を増幅して上記一方の信号線駆動回路に供給するレベルシフタ回路を備えたので、上記一方の信号線駆動回路における初段のラッチ回路を他段のラッチ回路と全く同じ構成にしても安定した動作を実現できる。さらに、上記クロック信号の場合と同様に、上記スタート信号の振幅を駆動電圧よりも小さくすることができ、上記スタート信号生成用の外部回路の消費電力を少なくできる。
【０１４１】
また、請求項１３に係る発明の画像表示装置は、上記クロック信号と同振幅を呈する制御信号の振幅を増幅して上記一方の信号線駆動回路に供給するレベルシフタ回路を備えたので、上記一方の信号線駆動回路に入力される全ての制御信号の振幅を駆動電圧よりも小さくすることができ、制御信号生成用の外部回路の消費電力を小さくできる。
【０１４２】
また、請求項１４に係る発明の画像表示装置における上記一方の信号線駆動回路は、上記画素と同一基板上に形成されているので、上記画素と上記一方の信号線駆動回路とを同一工程で製造することができる。したがって、製造コストや実装コストの低減と実装良品率のアップとを図ることができる。
【０１４３】
また、請求項１５に係る発明の画像表示装置は、上記一方の信号線駆動回路および上記画素を構成する能動素子を、従来のアクティブ・マトリクス型液晶表示装置に用いられている非晶質シリコン薄膜トランジスタに比べて極めて駆動力の高い特性を有する多結晶シリコン薄膜トランジスタで構成したので、上記画素および信号線駆動回路を容易に同一基板上に形成できる。
【０１４４】
その場合に、上記多結晶シリコン薄膜トランジスタの駆動力は単結晶シリコントランジスタに比べて１〜２桁程小さく、信号のデューティが大きく変化する恐れがある。ところが、上記シフトレジスタ回路における何れの段のラッチ回路からも略同一のパルス幅の出力信号を得ることができるので、良好な画像表示を実現できる。さらに、上記多結晶シリコン薄膜トランジスタは、その駆動力の低さ故にチャネル幅を大きく取る必要があるためにクロック信号線に対して大きな負荷となる。ところが、上記第１，第２クロック信号入力制御部によって、動作状態にある上記ラッチ回路の駆動トランジスタにのみクロック信号線を接続できるので、上記クロック信号線の負荷低減および駆動回路の消費電力低減を図ることができる。
【０１４５】
また、請求項１６に係る発明の画像表示装置は、上記多結晶シリコン薄膜トランジスタを６００℃以下のプロセスによってガラス基板上に形成するので、安価で且つ大型化が容易なガラスを基板として用いることができる。したがって、大型の画像表示装置を低コストで製造できる。
【図面の簡単な説明】
【図１】この発明のシフトレジスタ回路におけるブロック図である。
【図２】図１におけるラッチ回路の回路構成図である。
【図３】図２におけるクロック信号，入力パルス信号，クロック信号入力制御部の出力信号および出力パルス信号の波形図である。
【図４】図２におけるクロック信号入力制御部の回路構成例を示す図である。
【図５】図４とは異なる回路構成例を示す図である。
【図６】図４および図５とは異なる回路構成例を示す図である。
【図７】図４〜図６とは異なる回路構成例を示す図である。
【図８】図２とは異なるラッチ回路の回路構成図である。
【図９】図８におけるクロック信号，入力パルス信号，クロック信号入力制御部の出力信号および出力パルス信号の波形図である。
【図１０】図１とは異なるシフトレジスタ回路のブロック図である。
【図１１】図１０におけるラッチ回路およびアナログスイッチの回路構成図である。
【図１２】図１あるいは図１０に示すシフトレジスタ回路を用いたデータ信号線駆動回路の回路構成図である。
【図１３】図１２におけるラッチ回路へのクロック信号，ラッチ回路の出力信号およびサンプリング信号の波形図である。
【図１４】図１２とは異なるデータ信号線駆動回路の回路構成図である。
【図１５】図１あるいは図１０に示すシフトレジスタ回路を用いた走査信号線駆動回路の回路構成図である。
【図１６】図１５におけるラッチ回路へのクロック信号，ラッチ回路の出力信号および走査信号の波形図である。
【図１７】図１５とは異なる走査信号線駆動回路の回路構成図である。
【図１８】この発明の画像表示装置としてのモノリシック型液晶表示装置の概略構成図である。
【図１９】図１８の液晶表示装置に用いられる多結晶シリコン薄膜トランジスタの断面図である。
【図２０】図１９に示す多結晶シリコン薄膜トランジスタの製造手順を示す図である。
【図２１】アクティブ・マトリックス駆動方式の液晶表示装置の概略構成図である。
【図２２】図２１における画素の詳細な構成図である。
【図２３】図２１におけるデータ信号線駆動回路の詳細な回路構成を示す図である。
【図２４】図２３におけるラッチ回路へのクロック信号，ラッチ回路の出力信号およびサンプリング信号の波形図である。
【図２５】図２１における走査信号線駆動回路の詳細な回路構成を示す図である。
【図２６】図２５におけるラッチ回路へのクロック信号，ラッチ回路の出力信号，パルス幅制御信号および走査信号の波形図である。
【図２７】図２３および図２５におけるラッチ回路の回路構成図である。
【図２８】図２７におけるクロックト・インバータ回路の具体的構成例を示す図である。
【図２９】双方向に走査可能なラッチ回路の回路構成図である。
【図３０】レベルシフタ回路を搭載したデータ信号線駆動回路の回路構成図である。
【図３１】レベルシフタ回路を搭載した走査信号線駆動回路の回路構成図である。
【図３２】図３０および図３１におけるレベルシフタ回路の具体的な回路構成図である。
【図３３】図３２とは異なるレベルシフタ回路の回路構成図である。
【図３４】図３２あるいは図３３における入力信号および出力信号の波形図である。
【符号の説明】
１１，２１，２５，２６，２７，２８…シフトレジスタ回路、１２，１３，１５，１６…クロック信号入力制御部、
２９…パルス幅制御信号線、          ３０〜３３…ノア回路、
４１…液晶表示装置、                ＬＡＴ，ＬＳ ＳＲ…ラッチ回路、
Ｍ１１，Ｍ１２，Ｍ２１，Ｍ２２，Ｍ３２，Ｍ３４…ｐ型トランジスタ、
Ｍ１３〜Ｍ１８，ＴＧ，ＴＤ，Ｍ２３〜Ｍ２８，Ｍ３１，Ｍ３３…ｎ型トランジスタ、
Ｒ…抵抗体、                        ＩＮＶ…インバータ、
ＡＳＷ…アナログスイッチ、              ＳＤ…データ信号線駆動回路、
ＡＳ…サンプリング回路、              ＳＬ…データ信号線、
ＧＤ…走査信号線駆動回路、            ＧＬ…走査信号線、
ＬＳ…レベルシフタ回路、              ＰＩＸ…画素、
ＡＲＹ…画素アレイ、                    ＳＵＢ…基板、
ＣＴＬ…外部コントロール回路、          ＶＧＥＮ…外部電源回路。
【図１】
0003615406.tif 000002
【図２】
0003615406.tif 000003
【図３】
0003615406.tif 000004
【図４】
0003615406.tif 000005
【図５】
0003615406.tif 000006
【図６】
0003615406.tif 000007
【図７】
0003615406.tif 000008
【図８】
0003615406.tif 000009
【図９】
0003615406.tif 000010
【図１０】
0003615406.tif 000011
【図１１】
0003615406.tif 000012
【図１２】
0003615406.tif 000013
【図１３】
0003615406.tif 000014
【図１４】
0003615406.tif 000015
【図１５】
0003615406.tif 000016
【図１６】
0003615406.tif 000017
【図１７】
0003615406.tif 000018
【図１８】
0003615406.tif 000019
【図１９】
0003615406.tif 000020
【図２０】
0003615406.tif 000021
【図２１】
0003615406.tif 000022
【図２２】
0003615406.tif 000023
【図２３】
0003615406.tif 000024
【図２４】
0003615406.tif 000025
【図２５】
0003615406.tif 000026
【図２６】
0003615406.tif 000027
【図２７】
0003615406.tif 000028
【図２８】
0003615406.tif 000029
【図２９】
0003615406.tif 000030
【図３０】
0003615406.tif 000031
【図３１】
0003615406.tif 000032
【図３２】
0003615406.tif 000033
【図３３】
0003615406.tif 000034
【図３４】
0003615406.tif 000035