(57)【特許請求の範囲】
【請求項１】
能動画素センサ（ＡＰＳ）撮像素子であって、
半導体基板と、
前記基板上に形成される、（ｘ）行と（ｙ）列の画素からなる画素センサアレイと、
前記基板上に形成され、前記アレイにおいてｎとｍの画素からなるカーネルを選択する近隣選択器と、
対応する画素の列に結合されて、各画素ブロックに対する各選択された行上の画素信号の信号レベルとリセットレベルとの差を積分するよう動作する複数の列積分器により規定され、前記基板上に形成される列積分器アレイと、
コンデンサ回路のアレイにより規定され、前記基板上に形成される列メモリアレイと、を備え、前記コンデンサ回路は、行合計化サイクルの終了時に、前記行での前記ｎ画素を示す行合計化電荷信号を生成するよう、前記列積分器からの前記積分された画素信号を合計し、
更に、前記基板上に形成され、前記ｍ列の各々に対する前記行合計化電荷信号を受取り、前記（ｍ）信号を合計することにより画素ブロック合計化出力を生成する、グローバル出力積分器、
を備えるＡＰＳ撮像素子。
【請求項２】
前記画素センサアレイは、複数の画素を含み、その各々は、光電センサ素子とバッファを含む、請求項１の撮像素子。
【請求項３】
前記近隣選択器は、可変であり、撮像素子のモードの多数解像度を可能にする、請求項１のＡＰＳ撮像素子。
【請求項４】
前記各列積分器は、二つの入力端及び二つの出力端を備えるオペアンプと一対のコンデンサとを含み、外来のおよびピックアップされたノイズを実質的に除去するために、同一対のコンデンサの一つが同オペアンプの同二つの入力端の一つと同二つの出力端の一つとを接続し、同一対のコンデンサの他の一つが同オペアンプの同二つの入力端の他の一つと同二つの出力端の他の一つとを接続するように構成された回路である、請求項１のＡＰＳ撮像素子。
【請求項５】
前記各コンデンサ回路は、前記オペアンプの二つの出力端の一つに接続され同出力端の一つに生じる積分された信号を積算するコンデンサと、前記オペアンプの二つの出力端の他の一つに接続され同出力端の他の一つに生じる積分された信号を積算するコンデンサと、を含む回路である、請求項４のＡＰＳ撮像素子。
【請求項６】
前記各グローバル出力積分器は、一対のオペアンプを含む積分器であり、前記コンデンサ回路の各コンデンサの電荷を電圧へ変換する回路である、請求項４のＡＰＳ撮像素子。
【請求項７】
各画素ブロックは、正方のブロックである、請求項１のＡＰＳ撮像素子。
【請求項８】
更に、現在選択された解像度モードに基づきアドレス及びタイミング制御信号を生成する、列選択ロジックと行選択ロジックとを、備える、請求項１のＡＰＳ撮像素子。
【請求項９】
更に、現在選択された画素ブロックサイズに基づきアドレス制御信号及びタイミング制御信号を生成する、列選択ロジックと行選択ロジックとを、備える、請求項１のＡＰＳ撮像素子。
【請求項１０】
画素センサを操作する方法であって、
（ｘ）行と（ｙ）列の画素からなる画素センサアレイを含む画素センサ撮像素子を取得するステップと、
ｎはｘより小さく、ｍはｙより小さく、隣接する行画素と列画素の（ｎ）行と（ｍ）列の画素のサブブロックを規定するステップと、
画素の前記列へ結合された列積分器のアレイにより規定される列積分器アレイを使用して、前記ｎ行の各々上の画素信号の信号レベルとリセットレベルとの差を積分するステップと、
コンデンサ回路のアレイにより規定される列メモリアレイを使用して、行合計化サイクルの終了時に、（ｎ）行の合計化電荷信号を生成するよう、前記ｎ行を合計するステップと、
グローバル出力積分器を使用して、列合計化サイクルの終了時に、前記ｎ行の電荷信号の（ｍ）信号を合計することにより、合計された出力を生成するステップと、
を含む方法。
【請求項１１】
更に、現在選択された解像度モードに基づきアドレス及びタイミング制御信号を生成することを含む請求項１０の方法。
【請求項１２】
更に、現在選択された画素ブロックサイズに基づきアドレス及びタイミング制御信号を生成することを含む請求項１０の方法。
【発明の詳細な説明】
【０００１】
連邦スポンサの研究に対する供述
【０００２】
本明細書に記載の本発明は、ＮＡＳＡ契約の下で履行された研究においてなされ、公法(Public Law) 96-517 (35 USC 202) の条項に従い、ここで契約者は、権利を保有する選択をした。
【０００３】
【発明の分野】
本開示は、能動画素センサに向けられ、より詳細には、光適応型撮像用途の多数解像度能動画素センサアレイ撮像素子 (imager) に向けられる。
【０００４】
背景
【０００５】
ＣＭＯＳ能動画素センサ（「ＡＰＳ」）は、高性能製品の実現化を可能にした。各画素は、光電信号をバッファする能動アンプを有する。列並列バス読出アーキテクチャが、しばしば使用される。このアーキテクチャでは、列は、個別の信号処理モジュールへ接続され、それは、例えば、Ａ／Ｄコンバータおよび二重サンプリング素子を含む。
【０００６】
スマート撮像素子技術における絶えざる挑戦は、低照度条件下でどのように信号対ノイズ比（「ＳＮＲ」）を向上させるかであり続ける。
【０００７】
これを行うひとつの方法は、近隣画素を合計すること（画素ビニング (pixel binning)）により空間解像度をＳＮＲと引き換えることである。近隣画素からの信号を平均化するＣＭＯＳ撮像素子が、Panicacci 他 により「プログラム可能な多数解像度ＣＭＯＳ能動画素センサ (Programmable Multiresolution CMOS Active Pixel Sensor)」という記事名で Solid-state Sensor Arrays & CCD Camera, Proc. SPIE vol. 2654, pp. 72-81, 1996 に記載された。
【０００８】
フレームメモリと画素ビニングを持つＣＭＯＳ撮像素子が、Pain, Zhou と Fossum の共著より「画素ビニングを持つフレーム転送ＣＭＯＳ能動画素センサ (Frame-transfer CMOS Active Pixel Sensor with Pixel Binning)」という記事名で Solid-State Image Sensors に関する特別号である、IEEE Trans. On Electron Devices, vol. 44 (10), pp. 1759-1763, 1997 の文献に記載された。
【０００９】
概要
【００１０】
本開示は、改良された画素ビニング撮像素子に向けられる。好ましい実施の形態によると、撮像素子は、ＳＮＲが最適の低レベル検出性能に対して調節可能な多数解像度能力を有する撮像素子を提供するよう容易に構成できる。
【００１１】
更に、好ましい実施例によると、多数解像度信号処理機能性は、低消費電力と共に、高速度撮像を達成するよう（同一の）チップ上に提供される。
【００１２】
記載の撮像素子のアーキテクチャは、好ましくは全ての無関係のおよびピックアップされた全てのノイズが除去されるように配置された全差動回路を持つ改良された画素ビニング手法を有する。画素ビニングを持つフレーム転送ＡＰＳと異なり、本実施例は、必要なメモリを最少化し、それによって、チップサイズを低減する。面積の低減は、より大きな面積フォーマットの光適応型撮像素子の実現化を可能にする。
【００１３】
好ましい実施の形態の詳細説明
【００１４】
図１は、チップ上で解像度を可変とする（同一チップ上の可変解像度を提供する）、ＡＰＳ撮像素子１０のブロック図である。撮像素子１０は、低照度レベルでＳＮＲを向上させる可変解像度ＣＭＯＳ能動画素撮像素子である。好ましい実施の形態で、撮像素子１０は、画素１７のｘ行とｙ列の光電感度のあるアレイ１５である。撮像素子は、いずれのサイズのカーネル１８も読出すようプログラム可能であるコントローラを含み、ここで、カーネルは、画素のｎ行ｍ列のブロックである。各カーネル１８は、その区域での全ての画素値の合計値を表す。図示の例では、カーネル１８は、アレイ１５での３行と２列のサイズの区域である。
【００１５】
撮像素子１０は、アレイ１５の側面にセンサの行デコーダ２０を有する。画素の全体の行は、毎度、読出のために選択される。各画素１７は、好ましくは、図２に示すように光電ゲート型 (photogate-type) 能動画素であり、電荷障壁を低下することにより集積された電荷の読出を可能にする光電ゲート転送信号（ＴＸ）により制御されるチップ内バッファ回路ＭＰ２を持つ。リセット信号（ＲＳＴＰ）と選択信号（ＲＯＷ（行））は、全て従来の様式で、バッファされた画素信号が関連する列出力線を駆動することを可能にする。
【００１６】
列積分アレイ３０が、行出力に並列に接続される。個別の列積分器 (column integrator) ３５は、各列に関連してアレイの底部に配置される。各積分器３５は、画素の行に関連する。これらは、関連する列メモリ回路４５、例えば、コンデンサのｙ列により構成される関連する列メモリ４０へ集合的に供給される。図２は、関連する列メモリコンデンサ回路４５へ結合される一個の列積分器３５の詳細を示す。画素１７からの信号出力は、差動様式で列積分器の部分３５へ接続される。差動オペアンプＡへの２つの全く異なる経路が示されている。ひとつの経路は、制御信号ＰＨＩＳにより制御される信号トランジスタＭＳを通る。これは、信号をコンデンサＣＭＳを通し導き、第２トランジスタＭＭＳにより再度制御される。リセット信号のための全く並列の経路は、トランジスタＭＲ，ＣＭＲ，とＭＭＲを通る。相関する二重サンプリングを可能にするために、クロウバー (crowbar) 回路ＣＢも提供される。オペアンプＡは、全差動スイッチドキャパシタ積分器として接続される。列メモリコンデンサ回路４５は、信号レベルとリセットレベルのために、それぞれコンデンサＣＬＳとＣＬＲ、およびスイッチＭＣ９とＭＣ１０を使用する。別の撮像素子よりも、例えば５１２本多い画素列を持つ撮像素子１０は、５１２本多い列積分器と列メモリコンデンサ回路の対５０を持つであろうと理解されたい。各対５０は、特定の列を取扱う (serve)。
【００１７】
以下に極く詳細に説明する例示の実施の形態において、撮像素子１０は、一度に一行を読出す。従って、所定の時間に、画素の一行が、図１にブロック図形式で示す適切な列デコーダ選択ロジック６０を使用して、列の底部で同時にサンプリングされる。サンプリングされた行にわたる各画素１６は、特定の列へ接続された関連する列積分器３５内部のコンデンサＣＭＲとＣＭＳ上に最初にサンプリングされる。信号ＰＨＩＳがパルスされ、信号レベルをコンデンサＣＭＳ上へ持込み、信号ＰＨＩＲが瞬時パルスされ、リセットレベルをコンデンサＣＭＲ上へ持込む。これらのレベルは、次に、ＲＤＣ信号をパルスすることによりオペアンプＡへ結合される。オペアンプは、積分コンデンサＣＩＳとＣＩＲを使用して差動で積分する。二重サンプリングは、本明細書で後に説明するように、クロウバースイッチＣＢを使用して行われる。このプロセスは、所定のカーネルでの全ての行が合計されるまで、続く。
【００１８】
列積分器のサイズは、列の数に比例して決定される。例えば、１０μｍ画素で１０２４×１０２４の撮像素子を仮定するすると、１０２４の列積分器３５があり、各列積分器の幅は１０μｍである。列積分器組立体３０の全幅は、従って、１０×１０２４μｍ＝１０ｃｍである。ＣＩＡ３０の長さ（高さ）は、約２ｍｍに勿論固定される。
【００１９】
上記で説明したように、各列メモリコンデンサ回路４５は、コンデンサの対ＣＬＳとＣＬＲとにより構成される。アレイ１５における列（ｙ列）と同じだけ多くのコンデンサがある。フレーム転送型ＡＰＳ撮像素子でのアーキテクチャと異なり、このシステムは、存在するライン数と同じだけの積分器を必要とし、従って、ラインと行からなるフレーム全体にメモリを必要とする従来システムを凌ぐ顕著な利点を提供する。
【００２０】
１０２４×１０２４撮像素子の場合には、たった１０２４のＣＬＳ（とＣＬＲ）が必要なだけである。画素ビニングはそれでも採用されるが、しかし、画素値の全体が蓄積されるフレームを使用せずに達成される。全解像度モードでは、行の情報がＣＩＡブロック３０を通り抜け、ＣＬＳとＣＬＲとでサンプリングされ、その情報は、引続く列に対して次々にＣＳをオンにすることにより出力ブロックを通し直ちに読出されるので、これは可能である。
【００２１】
ＣＳは、本質的に列選択ロジック６０により生成される列選択信号であり、選択された列のＣＬＳとＣＬＲとに蓄積された電荷を共通のグローバル出力積分器７０へ利用可能にさせる。グローバル出力積分器７０は、以下に極く詳細に説明するが、全差動の電荷から電圧へ変換するインピーダンス変換 (transimpedance) アンプ（ＴＩＡ）である。カーネルの各行からのデータは、次の行がＣＭＳとＣＭＲ上でサンプリングされる前に読出される。
【００２２】
好ましい実施例によると、画素平均化は、最初に行方向で起る。例えば、３×４カーネル選択サイズ（３×４の選択されたカーネルサイズ）を仮定すると、（同じ列の）３つの異なる行からの値（信号レベルとリセットレベル）が、それぞれＣＭＳとＣＭＲ上に次々にサンプリングされる。サンプリング毎に積分が続く。３サイクルの後に、コンデンサＣＩＳとＣＩＲは、カーネルの３つの行からの積算した結果をホールドする。これらの３行からの信号を積算するために、列積分器は、３サイクル毎にだけリセットされる、すなわち、ＲＳＴＣは、（それはＣＩＳとＣＩＲとからのそのデータを消去するであろうから）各サイクル毎ではなく、３サイクル毎に閉じ、コンデンサが以前の信号に加算することを可能にする。全体のプロセスは、列並列方式（列に並列した形）で起こり、行方向での合計を生成する。３×４カーネルを生成するために、列方向での積分が行われる必要がある。これは、４つの隣接するＣＳ信号を同時に閉じることによる読出中になされる。ＣＳの各閉鎖は、４つの隣接する列からの積算された行値がグローバル出力積分器７０で一緒に合計されるようにする。関連する列積分スイッチが、列選択ロジック６０に埋込まれていることは容易に理解されることになる。代替の方法は、ＣＳスイッチを順次閉じ、次に、隣接する列値をＣＯＳとＣＯＲとに次々と集積することである。唯一の差は、普通に予測されるであろうように、ＲＳＴＯ；出力段におけるリセットスイッチが、サイクル毎の代りに、第４サイクル毎に閉じられることである。
【００２３】
カーネルは、アレイのどこにでも置くことができ、行と列のデコーダにより選択される。その故に、カーネルのサイズと方向は、完全にユーザによりプログラム可能である。好ましい実施例では、行と列とは、順次の順番で選択されるが、しかし、これは容易にユーザによって定義（規定）することが可能であり、いずれの順番も選択できる。ランダムアクセスは、どの行と列のデコーダが選択されるかの問題である。合計するカーネルサイズをプログラムすることは、本質的にスイッチングにより決定される。
【００２４】
２つの隣接する３×２カーネルを生成するためのタイミング図を、図３に示す。
【００２５】
画素読出し中に、列積分器３５は、ＲＳＴＣとＲＳＴＣ１を高（ハイ）にハイパルスすることによりリセットされる。その時点で、アンプＡのオフセットは、コンデンサＣＩＳとＣＩＲ上に蓄積される。Ｖｃｍがコモンモード電圧である場合、リセット段階中に、アンプＡのオフセットは、アンプの入力を：それぞれ、Ｖｃｍ＋Ｖｏｆｆｓ、とＶｃｍ＋Ｖｏｆｆｒ、とする。ここで、識別子ｒとｓは、アンプＡの２つの分枝の信号側とリセット側を示す。参照するために、信号側は上部、リセット側は下部であるとする（図２参照）。リセット中に、コンデンサにまたがる電位は：それぞれ、Ｖ＋ − Ｖｃｍ − Ｖｏｆｆｓ、とＶ＋ − Ｖｃｍ − Ｖｏｆｆｒ、である。次の段階で、ＲＳＴＣ１Ｂが高に切換り、コンデンサ（ＣＩＳとＣＩＲ）をアンプＡにまたがり接続する。アンプの入力ノードは、以前のレベルに留まるので（すなわち、それぞれ、Ｖｃｍ＋Ｖｏｆｆｓ、とＶｃｍ＋Ｖｏｆｆｒ、）、アンプＡの出力での電圧は、Ｖ＋となり、ＶｏｆｆｓとＶｏｆｆｒに無関係であり、出力がオフセットに関らないことを示す。ひとつ以上の列が一緒に合計されるので、オフセットの除去は極めて重要である。ある列と別の列とで異なるであろうオフセットの存在下で、これは（ひとつ以上の列が一緒に合計されることは）、多数解像度出力に許容できない高い固定パターンノイズを結果として生じるであろう。
【００２６】
オフセット補正段階に続き、ＲＯＷ１が選択される。その行での画素からのリセットレベルと信号レベルは、図３に示すそれぞれＰＨＩＲとＰＨＩＳをイネーブルにすることによりサンプリングされる。ＲＯＷ１は、カーネルの第１行であり、画素アレイ中の何処にでも配置され得る。それぞれＣＭＲとＣＭＳ上でサンプリングされた信号は、ＶＲとＶＳである。積分は、クロウバーＣＢを閉じることにより完了され、それによって、２つのコンデンサＣＭＳとＣＭＲの内容を平均化する。これは、アンプＡの出力を次式にさせる。
【００２７】
【数１】
0003708824.tif 000002
【００２８】
ここで、括弧内の数字は、サイクルの終りでの値を表示する。識別子０は、リセットサイクルのために取っておかれる。この操作の結果として、（ＶＲ−ＶＳ）の信号が、アンプ分枝の両側へ差動で加算され、ＣＩＳ上の電圧を０．５＊（ＶＲ−ＶＳ）だけ上昇させ、ＣＩＲ上の電圧を同じ量だけ下降させる。タイミング図から分かるように、このプロセスは、３度行われ、所定の列と３つの引続く行からの画素に対する合計を生成する。
【００２９】
行の合計化に続き、ＬＤＣが低（ロー）にパルスされ、行積算信号をそれぞれＣＬＳとＣＬＲ上へサンプリングする。この時点で、列積分器は、リセットされ、カーネル合計化の次のサイクルのための準備をする。各々３×２サイズの２つのカーネルを読出すために、引続く列選択（ＣＳ１からＣＳ４）が、高にパルスされる。ＲＳＴ０は、グローバルアンプ（Ａ０＋とＡ０−）をリセットすることに使用される。２つの列を合計するために、ＣＳ１とＣＳ２がパルスされる前に、ＲＳＴ０が高にパルスされ、３×２サイズのひとつのカーネルが読出に対して準備済であることを確実にする。これに続き、ＲＳＴ０が再度パルスされ、第２カーネルの合計の生成を準備し、それは、ＣＳ１とＣＳ２の代りにＣＳ３とＣＳ４が次々にパルスされることを除き、同じラインに沿い進行する。
【００３０】
一般的に上記で説明された各列積分器３５は、積分操作に必要とされる、全差動のスイッチドキャパシタ積分器、一対の列メモリコンデンサＣＬＲとＣＬＳ、および、ＭＯＳスイッチ（ＭＳ、ＭＲ、ＣＢ、ＭＭＳ、ＭＭＲ、ＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４、ＭＣ７、とＭＣ８）を含む。画素のリセットレベルと信号レベルに対するサンプルとホールドのコンデンサＣＭＲとＣＭＳは、各列積分器３５に対する入力コンデンサとして役を果たす。列メモリコンデンサＣＬＳとＣＬＲは、グローバル出力積分器７０に対する入力コンデンサである。
【００３１】
グローバル出力積分器７０は、２つの整合したシングルエンデッド２段オペアンプを使用する。図示の実施例は、５１２×５１２素子アレイの３０フレーム／秒の読出に必要とされる８Ｍ画素／秒より上で、３０ｐＦと１ＭＷの負荷を駆動するよう構成される。アンプＡは、スイッチドキャパシタ・コモンモードフィードバック回路を持つ、折返し (folded) 縦列接続 (cascade) オペアンプである。その動作は、列の並列読出の故に、更に低い速度に設定される。設計された２ＭＨｚのユニットゲイン (unit gain) 周波数と６０ｄＢのＤＣゲインは、９ビットより良い精度の列並列積分器に対して充分である。アンプの設計は、従来の様式で、最小のトランジスタサイズと最小のバイアス電流を使用するよう最適化される。
【００３２】
ｎ×ｍ（ｎ列ｍ行）のカーネル合計の読出のために、センサ画素のｍ行からの信号は、一度に一行ずつ列積分器３５により積分される。各行のリセットレベルと信号レベルは、積分器３５がリセットされた際に、Ｓ／ＨコンデンサＣＭＳとＣＭＲ上に最初にサンプリングされる。それらは、次に、積分コンデンサＣＩＳとＣＩＲ上に差動で積分される。このプロセスは、所定のカーネルでの全ての行が合計されるまで続く。リセットレベルは、（列ブロックへの入力にて）画素の出力に、それがリセットされる際に（ＲＳＴＰがオンにされる際に）、従い (pertain)、信号レベルは、信号電荷がセンスノードに投捨てられた後に、画素の出力に従う(pertain)。
【００３３】
積分された信号は、列メモリコンデンサＣＬＳとＣＬＲ上にサンプリングされ、積算される。行合計化が完了した後に、連続するｎ列のすべてが、グローバル積分器７０の各リセット後に、積分される。ｎ×ｍのカーネルからの合計された信号は、グローバル積分器７０の出力からシリアルに読出される。合計されるカーネルサイズは、照度条件に従いプログラム可能である。
【００３４】
ｎ×ｎの正方のカーネルを使用することによる、Ｓ／Ｎ向上は√ｎである。低照度では、回路読出ノイズが撮像素子ノイズを支配するので、Ｓ／Ｎ向上は、√ｎより大きい。
【００３５】
列に関する高い残留の固定パターンノイズ（ＦＰＮ）は、主として列オペアンプのオフセットに起因する。全差動読出では、オフセットは、積分器が自動的にゼロ化される際に、フィードバックコンデンサ上に最初にサンプリングされる。第１次に、それは、信号積分の各ステップで補償される。クロックの貫通は、積分器へのコモンモードパルスとして現れ、ＦＰＮに寄与しない。残留のＦＰＮは、積分器の両側上のコンデンサ比率の不整合の故であり、次式で与えられる。
【００３６】
【数２】
0003708824.tif 000003
【００３７】
ここで、ｍは行合計化の数であり、Ｄａはコンデンサ比率での不整合であり、および、Ｖｃはコモンモード電圧である。瞬時読出ノイズは、画素からのノイズ、検出器のショットノイズ、スイッチングに関連するノイズ（ｋＴＣノイズ）、および、オペアンプからのノイズから成る。ｎ×ｍのカーネル合計化に対する出力換算ノイズは、次式により近似できる。
【００３８】
【数３】
0003708824.tif 000004
【００３９】
ここで、β＝ＣＭ／ＣＬ、ｇはボルト／電子（エレクトロンボルト）で測定される変換ゲインであり、Ｎaveは一回の露出中の画素当りの平均電子数である。全解像度読出でのノイズ電圧は、１２５フレーム／秒の画像読出レートに対して約３２０ＭＶであると概算され、これは測定値に非常に近い。
【００４０】
列に関する固定パターンノイズは、アンプの２つの分枝間の不整合に起因し、閾値電圧の不整合に起因する。これは、２つの差動出力をコモンモードレベル（出力信号の理想平均）に対して不均衡にさせる。これは、リセット（ＲＳＴＣは高）中にＣＩＳとＣＩＲでの不均衡をサンプリングすることにより補正される。
【００４１】
別の好ましい実施の形態においては、１２８×１２８の試作センサが、１．２μｍ単一ポリ、二重メタル、ｎ−ウエルのプロセスを使用して、リニアキャパシタを随意として（リニアキャパシタをオプションとして）実現化された。センサの画素サイズは２４μｍ×２４μｍで、２９％の光学的充填係数 (optical fill factor) であった。列回路を、２４ｍｍの列ピッチにレイアウトし、約０．９ｍｍの全長にした。全チップ面積は約４．７ｍｍ×５．２ｍｍであった。
【００４２】
製作した部品を１２５フレーム／秒まで試験した。試験の読出速度は、パルス発生器および試験台で使用したデータ収集ボードの能力により限定された。特性表記結果を次表に要約する。
【００４３】
【表１】
0003708824.tif 000005
【００４４】
センサは、１．２Ｖの飽和信号、７２ｄＢのダイナミックレンジ、と８．３ｍＶ／ｅ−の変換ゲインを実証する。ＦＰＮは約６ｍＶ（飽和の０．５％）であり、読出ノイズは３００ＭＶ、と暗電流は０．６ｎＡ／ｃｍ２である。全２４ｍＷの電力の４０％より多くが、必要とされる駆動能力の故に、グローバル積分器７０のオペアンプにより消費される。
【００４５】
図４は、一定の照度と露出時間で、カーネルサイズが１×１から２×８へ増大されるのに伴う、信号（ｍＶ）とＳＮＲ（ｄＢ）の向上に対する詳細測定値を示す。１．２Ｖレンジを超える出力信号の直線性は、行および列の合計化の良好な精度を示す。式２からの理論的な予言により予期されるように、１１ｄＢのＳＮＲ改善が達成される。
【００４６】
要するに、光適応型撮像アプリケーションに対する多数解像度ＡＰＳが、全差動オペアンプを基礎とする積分回路を好首尾に集積することにより実証された。良好な均一性と低読出ノイズが達成された。弱光レベルでのＳＮＲの向上が、一定のフレームレートでプログラム可能な多数解像度読出により達成されたことが、実証された。
【００４７】
上記で提示した全差動実施例は、クロックの貫通およびコモンモードノイズの全ての他のソース、特に基板結合ノイズと容量結合ノイズを抑制する。基板結合ノイズは、電源線、接地線、および信号線での変動から発生し、その程度は、殆ど全ての先進サブミクロンＣＭＯＳプロセス技術における基板抵抗の低減の故に、多大になり得る。提示された差動トポロジーでは、これらのノイズ現象の影響は、差信号だけが回路を通過できることを保証することにより抑制される。例えば、信号がＣＭＳとＣＭＲでサンプリングされる場合、スイッチＭＳとＭＲからの電荷貫通は起ることになる。しかし、スイッチとコンデンサのサイズは同じであるので、貫通電圧（Ｖｆ）は、特に、サンプリングされた信号が相互に近似する場合の小信号に対して、両コンデンサで殆ど同じであろう。回路は差信号を増幅するので、コモンモードの貫通（Ｖｆ）は、回路動作に影響しない。
【００４８】
本開示の実施例によると、低ノイズが、全ての外来のおよびピックアップされたノイズは除去されるような全差動回路を使用することにより達成される。低ノイズでなければ、画素ビニングが弱光レベルの撮像に対してＳＮＲでの平方根（Ｎ）の改善を生成しないであろうから、低ノイズは、光適応型撮像にとり重要である。ｎ×ｎ画素に対するＳＮＲ向上は、ｎ２画素が関与するので、平方根（ｎ）でなくｎであると理解されたい。
【００４９】
本明細書に開示された撮像素子は、空間解像度を増大されたＳＮＲと引き換えることにより達成された、広範囲の弱光検出能力を有する。平均出力を生成し、従って弱光レベル信号検出に適さない、従来技術の多数解像度チップと異なり、撮像素子１０は、弱光レベル信号検出に対し良く適合している。従来技術の撮像素子において、信号への６ｄＢの減衰が計算され、それは、弱光レベル信号検出を著しく害する。撮像素子１０は、そのような減衰の影響を受けない。
【００５０】
従来技術の画素ビニングを持つフレーム転送ＡＰＳ撮像素子と比較する場合、本実施例は、フレームバッファメモリを必要とせず、それによって、３倍以上チップサイズを低減し、その一方で、画素ビニング能力を保存し、読出ノイズを低減する。面積の低減は、従来の撮像素子アーキテクチャでのようにチップサイズの限界を提起することなく、大型光適応型撮像素子の実現化を可能にする。
【００５１】
加えて、ＣＣＤまたはチップ外合計化の解決法と異なり、本手法は、ＣＭＯＳ撮像技術と低電力アナログ信号処理回路の使用の故に、幾桁も低い電力を提供する。特に、既知のチップ外合計化手法と比較する場合、好ましい実施例は、画素ビニングによるデータ量の低減の故に、高速度の弱光レベルのデータを提供する。
【００５２】
幾つかの実施の形態だけが上記で詳細に説明されたが、この技術で通常の知識を有する者は、好ましい実施の形態においてその教示から逸脱することなく、多くの変形が可能であることを確かに理解するであろう。
【００５３】
そのような変形は、前記の特許請求の範囲により包含される意図である。
【図面の簡単な説明】
【図１】  本発明による同一チップ上の可変解像度を持つ、ＡＰＳ撮像素子のブロック図である。
【図２Ａ】  図１に示すＡＰＳ撮像素子の、より詳細な概要図である。
【図２Ｂ】  図１に示すＡＰＳ撮像素子の、より詳細な概要図である。
【図３】  本発明の撮像素子を使用して、２つの隣接する３×２のカーネルを生成するための例示のタイミング図である。
【図４】  本発明の撮像素子により達成可能な、カーネルサイズの関数としての信号検出性能の予期された結果を示すグラフである。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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