(57)【特許請求の範囲】
【請求項１】
入力電圧の一方の電位がベースに供給される第１の入力トランジスタと、
前記入力電圧の他方の電位がベースに供給される第２の入力トランジスタと、前記第１の入力トランジスタのエミッタと前記第２の入力トランジスタのエミッタとの間に接続され、前記一方の入力電圧と前記他方の入力電圧との差電圧に応じた電圧を発生する差電圧発生用抵抗素子と、
前記第１の入力トランジスタのコレクタに定電流を供給する第１の電流源と、前記第２の入力トランジスタのコレクタに定電流を供給する第２の電流源と、前記第１の入力トランジスタのコレクタ電流を検出する第１の電流検出手段と、
前記第２の入力トランジスタのコレクタ電流を検出する第２の電流検出手段と、
前記第１の電流検出手段で検出された前記第１の入力トランジスタのコレクタ電流に応じて前記第１の入力トランジスタのエミッタ電流を制御する第１の制御トランジスタと、
前記第２の電流検出手段で検出された前記第２の入力トランジスタのコレクタ電流に応じて前記第２の入力トランジスタのエミッタ電流を制御する第２の制御トランジスタと、
前記第１の電流検出手段で検出された前記第１の入力トランジスタのコレクタ電流に応じて第１の出力電流を制御する第１の出力トランジスタと、
前記第２の電流検出手段で検出された前記第２の入力トランジスタのコレクタ電流に応じて第２の出力電流を制御する第２の出力トランジスタと、
前記第１の出力トランジスタのコレクタ電流と前記第２の出力トランジスタのコレクタ電流との差に応じた出力電流を出力する出力回路とを有することを特徴とする相互コンダクタンス回路。
【請求項２】
前記第１の電流検出手段は、前記第１の入力トランジスタのコレクタと前記第１の電流源との接続点にエミッタが接続され、前記第１の制御トランジスタのベースにコレクタが接続され、ベースに飽和状態で駆動されるバイアス電圧が供給された第１の電流検出トランジスタとを有することを特徴とする請求項１記載の相互コンダクタンス回路。
【請求項３】
前記第２の電流検出手段は、前記第２の入力トランジスタのコレクタと前記第２の電流源との接続点にエミッタが接続され、前記第１の制御トランジスタのベースにコレクタが接続され、ベースに飽和状態で駆動されるバイアス電圧が供給されたた第２の電流検出トランジスタとを有することを特徴とする請求項１又は２記載の相互コンダクタンス回路。
【請求項４】
前記第１の電流検出トランジスタ、及び、前記第２の電流検出トランジスタのベースに前記第１の電流検出トランジスタ、及び、前記第２の電流検出トランジスタを飽和状態で駆動させるバイアス電圧を供給する電圧源を有することを特徴とする請求項３記載の相互コンダクタンス回路。
【請求項５】
前記第１の電流検出トランジスタ及び前記第２の電流検出トランジスタは、ＰＮＰトランジスタからなることを特徴とする請求項４記載の相互コンダクタンス回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は相互コンダクタンス回路に係り、特に、入力電圧に対して直線的に出力電流を出力できる相互コンダクタンス回路に関する。
【０００２】
【従来の技術】
図３に従来の相互コンダクタンス回路の一例の回路構成図を示す。
従来の相互コンダクタンス回路１１は、入力信号の一方の電位を入力するＮＰＮトランジスタＱ1 、入力信号の他方の電位を入力するＮＰＮトランジスタＱ2 、ＮＰＮトランジスタＱ1 のエミッタとＮＰＮトランジスタＱ2 のエミッタとの間に接続され、ＮＰＮトランジスタＱ1 のエミッタ電圧とＮＰＮトランジスタＱ2 のエミッタ電圧との差電圧を発生する差電圧発生用抵抗Ｒ1 、ＮＰＮトランジスタＱ1 のコレクタに接続された出力用ダイオード素子Ｄ1 、ＮＰＮトランジスタＱ2 のコレクタに接続された出力用ダイオード素子Ｄ2 、ＮＰＮトランジスタＱ1 のエミッタ、及び、ＮＰＮトランジスタＱ2 のエミッタから電流を引き込む電流源１３、１４、出力用ダイオード素子Ｄ1 とＮＰＮトランジスタＱ1 との接続点にベースが接続され、ＮＰＮトランジスタＱ1 のエミッタ電流に応じたコレクタ電流を引き込むＮＰＮトランジスタＱ3 、出力用ダイオード素子Ｄ2 とＮＰＮトランジスタＱ2 との接続点にベースが接続され、ＮＰＮトランジスタＱ2 のエミッタ電流に応じたコレクタ電流を引き込むＮＰＮトランジスタＱ4 、ＮＰＮトランジスタＱ3 、Ｑ4 から所定の電流を引き込む可変電流源１５、出力電流ｉd を負荷に供給する負荷回路１７より構成されていた。
【０００３】
出力用ダイオード素子Ｄ1 は、ＮＰＮトランジスタＱ5 からなり、ベースが電圧源１６に接続され、コレクタに電源電圧Ｖccが印加され、エミッタがＮＰＮトランジスタＱ1 のコレクタに接続される。また、出力用ダイオード素子Ｄ2 は、ＮＰＮトランジスタＱ6 からなり、ベースが電圧源１６に接続され、コレクタに電源電圧Ｖccが印加され、エミッタがＮＰＮトランジスタＱ2 のコレクタに接続された構成とされている。
【０００４】
ＮＰＮトランジスタＱ1 は、ベースが入力端子Ｔina に接続されており、入力端子Ｔina に供給される入力電圧Ｖina に応じてオンする。ＮＰＮトランジスタＱ2 は、ベースが入力端子Ｔinb に接続されており、入力端子Ｔinb に供給される入力電圧Ｖinb に応じてオンする。
【０００５】
入力電圧Ｖina が増加すると、ＮＰＮトランジスタＱ1 のエミッタ電流が増加する。ＮＰＮトランジスタＱ1 のエミッタ電流が増加し、電流源１３の引き込み電流より大きくなると、抵抗Ｒ1 を介して電流源１４側に流れ込みＮＰＮトランジスタＱ2 のエミッタ電流を減少させる。また、入力電圧Ｖinb が増加すると、ＮＰＮトランジスタＱ2 のエミッタ電流ＩE2が増加する。ＮＰＮトランジスタＱ2 のエミッタ電流が増加し、電流源１４の引き込み電流より大きくなると、抵抗Ｒ1 を介して電流源１３側に流れ込みＮＰＮトランジスタＱ1 のエミッタ電流ＩE1を減少させる。
【０００６】
ＮＰＮトランジスタＱ1 のエミッタ電流ＩE1はＮＰＮトランジスタＱ1 のコレクタ電流ＩC1とほぼ等しく、ＮＰＮトランジスタＱ2 のエミッタ電流ＩE2はＮＰＮトランジスタＱ2 のコレクタ電流ＩC2とほぼ等しい。このため、ＮＰＮトランジスタＱ1 、Ｑ2 のエミッタ電流ＩE1、ＩE2の変化に応じてコレクタ電流ＩC1、ＩC2が変化する。ＮＰＮトランジスタＱ1 のコレクタにはＮＰＮトランジスタＱ3 のベースが接続され、ＮＰＮトランジスタＱ2 のコレクタにはＮＰＮトランジスタＱ4 のベースが接続されており、ＮＰＮトランジスタＱ3 、Ｑ4 はＮＰＮトランジスタＱ1 、Ｑ2 のコレクタ電流に応じてベース電位が制御され、ＮＰＮトランジスタＱ3 、Ｑ4 のエミッタ電流ＩE3、ＩE4を制御する。
【０００７】
このとき、ＮＰＮトランジスタＱ3 、Ｑ4 のエミッタ電流ＩE3、ＩE4の和は可変電流源１５により引き込まれる電流によって決定される。すなわち、ＮＰＮトランジスタＱ1 のコレクタ電流ＩC1が減少、又は、ＮＰＮトランジスタＱ2 のコレクタ電流ＩC2が増加すると、ＮＰＮトランジスタＱ3 のエミッタ電流ＩE3が増加し、ＮＰＮトランジスタＱ4 のエミッタ電流ＩE4が減少する。また、ＮＰＮトランジスタＱ1 のコレクタ電流ＩC1が増加、又は、ＮＰＮトランジスタＱ2 のコレクタ電流ＩC2が減少すると、ＮＰＮトランジスタＱ3 のエミッタ電流ＩE3が減少し、ＮＰＮトランジスタＱ4 のエミッタ電流ＩE4が増加する。
【０００８】
ＮＰＮトランジスタＱ3 、Ｑ4 のコレクタは負荷回路１７に接続されており、負荷からＮＰＮトランジスタＱ3 、Ｑ4 のエミッタ電流ＩE3、ＩE4に応じた電流を引き込む。
図４に従来の相互コンダクタンス回路の他の一例の回路構成図を示す。
【０００９】
図４に示す相互コンダクタンス回路２１は、入力信号の一方の電位を入力するＮＰＮトランジスタＱ11、入力信号の他方の電位を入力するＮＰＮトランジスタＱ12、ＮＰＮトランジスタＱ11のエミッタに接続された出力用抵抗Ｒ11、ＮＰＮトランジスタＱ12のエミッタに直列に接続された出力用抵抗Ｒ12、出力用抵抗Ｒ11に直列に接続された出力用ダイオード素子Ｄ11、ＮＰＮトランジスタＱ11、及び、ＮＰＮトランジスタＱ12のエミッタから電流を引き込む電流源２２、抵抗Ｒ11とダイオード素子Ｄ11との接続点にベースが接続され、ＮＰＮトランジスタＱ11のエミッタ電流に応じてコレクタ電流を引き込むＮＰＮトランジスタＱ13、抵抗Ｒ12とダイオード素子Ｄ12との接続点にベースが接続され、ＮＰＮトランジスタＱ12のエミッタ電流に応じてコレクタ電流を引き込むＮＰＮトランジスタＱ14、ＮＰＮトランジスタＱ13、Ｑ14から所定の電流を引き込む可変電流源２３、出力電流を負荷に供給する負荷回路２４より構成されていた。
【００１０】
ダイオード素子Ｄ11、Ｄ12はＮＰＮトランジスタＱ15、Ｑ16のベース−コレクタを短絡した、いわゆる、ダイオード接続することにより構成されている。
ＮＰＮトランジスタＱ11は入力端子Ｔina に供給される入力電圧Ｖina に応じてオンし、入力電圧Ｖina に応じたエミッタ電流ＩE11 を抵抗Ｒ11に供給する。
【００１１】
同様に、ＮＰＮトランジスタＱ12は入力端子Ｔinb に供給される入力電圧Ｖinb に応じてオンし、入力電圧Ｖinb に応じたエミッタ電流ＩE12 を抵抗Ｒ12に供給する。
抵抗Ｒ11とダイオード素子Ｄ11との間にはエミッタ電流ＩE11 に応じた電圧ＶE11 が発生し、抵抗Ｒ12とダイオード素子Ｄ12との間にはエミッタ電流ＩE12 に応じた電圧ＶE12 が発生する。抵抗Ｒ11とダイオード素子Ｄ11との間に発生した電圧ＶE11 はＮＰＮトランジスタＱ13のベースに供給され、抵抗Ｒ12とダイオード素子Ｄ12との間に発生した電圧ＶE12 はＮＰＮトランジスタＱ14のベースに供給される。
【００１２】
ＮＰＮトランジスタＱ13、Ｑ14は、電圧ＶE11 、ＶE12 に応じてコレクタ電流ＩC13 、ＩC14 を制御する。このとき、ＮＰＮトランジスタＱ13、Ｑ14のエミッタ電流ＩE13 、ＩE14 は、定電流源２３により制限されているため、負荷回路２４には定電流源２３から引き込まれる電流Ｉ23を入力電圧Ｖina 、Ｖinb の比で分割した電流が供給される。
【００１３】
負荷回路２４ではＮＰＮトランジスタＱ13、Ｑ14のコレクタ電流ＩC13 、ＩC14 の差に応じた出力電流ｉd を負荷に供給する。
したがって、上記相互コンダクタンス回路２１により、入力電圧Ｖinを入力電圧Ｖina と入力電圧Ｖinb との差電圧とすると、相互コンダクタンスｇm
【００１４】
【数１】
0003656335.tif 000002
【００１５】
を得ることができる。
【００１６】
【発明が解決しようとする課題】
しかるに、図３、図４に示す従来の相互コンダクタンス回路１１、２１では、入力用のＮＰＮトランジスタＱ1 、Ｑ2 、及び、Ｑ11、Ｑ12のベース−エミッタ間電圧ＶBEは入力電圧Ｖina 、Ｖinb に応じて変化するため、この影響が出力電圧にも影響し、入力信号Ｖina 、Ｖinb に対する出力電流Ｉout の特性が図５に破線で示すように実線で示すリニアな特性に比べてクリップ領域付近で鈍った特性となり、リニアな特性を得ることができない等の問題点があった。
【００１７】
また、図３、図４に示す従来の相互コンダクタンス回路１１、１２は入力用のＮＰＮトランジスタＱ1 、Ｑ2 、及び、Ｑ11、Ｑ12に直列にダイオード素子Ｄ1 、Ｄ2 、及び、Ｄ11、Ｄ12が接続されるため、入力用のＮＰＮトランジスタＱ1 、Ｑ2 、Ｑ11、Ｑ12のベース−エミッタ間電圧ＶBE、及び、ダイオード素子Ｄ1 、Ｄ2 、Ｄ11、Ｄ12で順方向電圧ＶF が必要となり、順方向電圧ＶF を０．６〔Ｖ〕、電流源１３、電圧源１６、抵抗Ｒ11、Ｒ12の印加電圧を０．１〔Ｖ〕とすると、図３の相互コンダクタンス回路１１では、電源電圧Ｖccとして、
0003656335.tif 000003
が最低必要となる。
【００１８】
同様に、図４の相互コンダクタンス回路２１では、電源電圧Ｖccとして、
0003656335.tif 000004
が最低必要となる。
【００１９】
このため、１．２〔Ｖ〕程度の低電圧での駆動が困難である等の問題点があった。
本発明は上記の点に鑑みてなされたもので、入出力特性の直線性を維持しつつも、低電圧化が可能な相互コンダクタンス回路を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明の請求項１は、一方の入力電圧がベースに供給される第１の入力トランジスタと、
他方の入力電圧がベースに供給される第２の入力トランジスタと、
前記第１の入力トランジスタのエミッタと前記第２の入力トランジスタのエミッタとの間に接続され、前記一方の入力電圧と前記他方の入力電圧との差電圧に応じた電圧を発生する差電圧発生用抵抗素子と、
前記第１の入力トランジスタのコレクタに定電流を供給する第１の電流源と、前記第２の入力トランジスタのコレクタに定電流を供給する第２の電流源と、前記第１の入力トランジスタのコレクタ電流を検出する第１の電流検出手段と、
前記第２の入力トランジスタのコレクタ電流を検出する第２の電流検出手段と、
前記第１の電流検出手段で検出された前記第１の入力トランジスタのコレクタ電流に応じて前記第１の入力トランジスタのエミッタ電流を制御する第１の制御トランジスタと、
前記第２の電流検出手段で検出された前記第２の入力トランジスタのコレクタ電流に応じて前記第２の入力トランジスタのエミッタ電流を制御する第２の制御トランジスタと、
前記第１の電流検出手段で検出された前記第１の入力トランジスタのコレクタ電流に応じて第１の出力電流を制御する第１の出力トランジスタと、
前記第２の電流検出手段で検出された前記第２の入力トランジスタのコレクタ電流に応じて第２の出力電流を制御する第２の出力トランジスタと、
前記第１の出力トランジスタのコレクタ電流と前記第２の出力トランジスタのコレクタ電流との差に応じた出力電流を出力する負荷回路とを有することを特徴とする。
【００２１】
請求項１によれば、入力トランジスタのコレクタ電流から分流したわずかな電流を用いて制御トランジスタに駆動電流としているため、入力電圧による入力トランジスタのベース−エミッタ間電圧によるコレクタ電流の変動を極力小さくでき、したがって、出力電圧に入力トランジスタのコレクタ電流の変動の影響が現れさずに負荷に電流を供給でき、よって、入出力特性をリニアにでき、また、このとき、入力トランジスタには入力トランジスタに対して並列に接続された電流検出手段により飽和状態で駆動されるため、必要とする電圧の大きな部分は入力トランジスタのベース−エミッタ間電圧だけとなり、したがって、低電圧で駆動できる。
【００２２】
また、このとき、入力トランジスタには入力トランジスタに対して並列に接続された電流検出手段により飽和状態で駆動されるため、必要とする電圧の大きな部分は入力トランジスタのベース−エミッタ間電圧だけとなり、したがって、低電圧で駆動できる。
【００２３】
請求項２は、前記第１の電流検出手段が前記第１の入力トランジスタのコレクタと前記第１の電流源との接続点にエミッタが接続され、前記第１の制御トランジスタのベースにコレクタが接続され、ベースに飽和状態で駆動されるバイアス電圧が供給された第１の電流検出トランジスタとを有することを特徴とする。
【００２４】
請求項３は、前記第２の電流検出手段が前記第２の入力トランジスタのコレクタと前記第２の電流源との接続点にエミッタが接続され、前記第１の制御トランジスタのベースにコレクタが接続され、ベースに飽和状態で駆動されるバイアス電圧が供給されたた第２の電流検出トランジスタとを有することを特徴とする。
【００２５】
請求項４は、前記第１の電流検出トランジスタ、及び、前記第２の電流検出トランジスタのベースに前記第１の電流検出トランジスタ、及び、前記第２の電流検出トランジスタを飽和状態で駆動させるバイアス電圧を供給する電圧源を有することを特徴とする。
【００２６】
請求項２、３、４によれば、電流検出手段を飽和状態で駆動された電流検出トランジスタで構成することにより電源電圧を上昇させることなく電流検出が可能となる。
請求項５は、前記第１の電流検出トランジスタ及び前記第２の電流検出トランジスタは、ＰＮＰトランジスタからなることを特徴とする。
【００２７】
請求項５によれば、電流検出トランジスタをＰＮＰトランジスタで構成することにより、バイアス電圧を電源電圧より低電位にできるため、電源電圧を低電圧できる。
【００２８】
【発明の実施の形態】
図１に本発明の相互コンダクタンス回路の一実施例の回路構成図を示す。
本実施例の相互コンダクタンス回路３１は、特許請求の範囲の第１の電流源に相当する電流源３２、特許請求の範囲の第２の電流源に相当する電流源３３、特許請求の範囲の第１の入力トランジスタに相当するＮＰＮトランジスタＱ31、特許請求の範囲の第２の入力トランジスタに相当するＮＰＮトランジスタＱ32、特許請求の範囲の第１の制御トランジスタに相当するＮＰＮトランジスタＱ33、特許請求の範囲の第２の制御トランジスタに相当するＮＰＮトランジスタＱ34、特許請求の範囲の第１の出力トランジスタに相当するＮＰＮトランジスタＱ35、特許請求の範囲の第２の出力トランジスタに相当するＮＰＮトランジスタＱ36、特許請求の範囲の第１の電流検出トランジスタに相当するＰＮＰトランジスタＱ37、特許請求の範囲の第２の電流検出トランジスタに相当するＰＮＰトランジスタＱ38、特許請求の範囲の差電圧発生用抵抗素子に相当する差電圧発生用抵抗ＲA 、特許請求の範囲中の出力回路に相当し、出力電流を出力する負荷回路３４、特許請求の範囲の第１及び第２の電流検出トランジスタのベースにバイアスを印加する電圧源に相当する定電圧源３５、ＮＰＮトランジスタＱ33、Ｑ34のエミッタ電圧を低電圧に保持する定電圧源３６、ＮＰＮトランジスタＱ35、Ｑ36のエミッタから電流を引き込む電流源３７、回路を駆動する駆動電源３８から構成される。
【００２９】
ＮＰＮトランジスタＱ31のベースは、第１の入力端子ＴINA に接続されている。第１の入力端子ＴINA には、特許請求の範囲中の第１の入力電圧に相当する第１の入力電圧ＶINA が供給され、第１の入力電圧ＶINA によりＮＰＮトランジスタＱ31のベース電圧が制御される。
【００３０】
ＮＰＮトランジスタＱ31のコレクタは電流源３２の一端に接続される。電流源３２の他端は駆動電源３５の正電極に接続される。電流源３２は、駆動電源３５の印加電圧Ｖccに応じて定電流Ｉa を生成し、ＮＰＮトランジスタＱ31のコレクタに供給する。
【００３１】
また、ＮＰＮトランジスタＱ31のエミッタは、ＮＰＮトランジスタＱ33のコレクタ、及び、差電圧発生用抵抗ＲA の一端に接続される。ＮＰＮトランジスタＱ33は、エミッタが電圧源３６に接続され、ベースがＰＮＰトランジスタＱ37のコレクタに接続され、ＰＮＰトランジスタＱ37のコレクタ電流に応じてＮＰＮトランジスタＱ31のエミッタ電流を制御する。電圧源３６は、ＮＰＮトランジスタＱ33のエミッタ電圧を所定の値に保持する。
【００３２】
ＰＮＰトランジスタＱ37は、ベースが定電圧源３５の負電位側の端子に接続される。定電圧源３５は、正電位側が駆動電源３８の正電位側の端子に接続され、負電位側の端子がＰＮＰトランジスタＱ37のベースに接続され、ＰＮＰトランジスタＱ37のベースにＰＮＰトランジスタＱ37が飽和するようにバイアス電圧Ｖb を付与する。
【００３３】
ＰＮＰトランジスタＱ37のエミッタは、電流源３２とＮＰＮトランジスタＱ31のコレクタとの接続点に接続され、電流源３２で発生される定電流Ｉa が分流された電流が供給される。ＰＮＰトランジスタＱ37は、コレクタがＮＰＮトランジスタＱ33、Ｑ35のベースに接続されており、ＮＰＮトランジスタＱ33、Ｑ35のベース電流分の電流しか電流を流さないため、ＰＮＰトランジスタＱ37のエミッタ電流ＩE37 は、非常に小さて済む。このため、電流源３２からＮＰＮトランジスタＱ31のコレクタに供給される電流Ｉa の変化は小さくて済む。
【００３４】
また、ＰＮＰトランジスタＱ38のエミッタは、電流源３３とＮＰＮトランジスタＱ32のコレクタとの接続点に接続され、電流源３３で発生される定電流Ｉb が分流された電流が供給される。ＰＮＰトランジスタＱ38は、コレクタがＮＰＮトランジスタＱ34、Ｑ36のベースに接続されており、ＮＰＮトランジスタＱ34、Ｑ36のベース電流分の電流しか電流を流さないため、ＰＮＰトランジスタＱ38のエミッタ電流ＩE38 は、非常に小さて済む。このため、電流源３３からＮＰＮトランジスタＱ32のコレクタに供給される電流Ｉb の変化は小さくて済む。
【００３５】
このため、ＮＰＮトランジスタＱ31のベース−エミッタ間電圧ＶBE31、及び、ＮＰＮトランジスタＱ32のベース−エミッタ間電圧ＶBE32の変動を無視できるほど小さくできる。
ここで、入力端子ＴINA に供給される入力電圧ＶINA が上昇すると、ＮＰＮトランジスタＱ31のベース−エミッタ間電圧ＶBE31は一定であるため、ＮＰＮトランジスタＱ31のエミッタ電位ＶE31 が上昇する。このため、ＮＰＮトランジスタＱ31のエミッタ側からＮＰＮトランジスタＱ34のコレクタ側に向けて抵抗ＲA を介して電流が流れる。これによりＮＰＮトランジスタＱ33のコレクタ電流ＩC33 が減少し、ＮＰＮトランジスタＱ34のコレクタ電流ＩC34 が増加する。
【００３６】
ＮＰＮトランジスタＱ33のコレクタ電流ＩC33 によりＮＰＮトランジスタＱ33のベース−エミッタ間電圧ＶBE33が制御され、同様に、ＮＰＮトランジスタＱ34のコレクタ電流ＩC34 によりＮＰＮトランジスタＱ34のベース−エミッタ間電圧ＶBE34が制御される。ＮＰＮトランジスタＱ33のベース−エミッタ間電圧ＶBE33及び、ＮＰＮトランジスタＱ34のベース−エミッタ間電圧ＶBE34の変化が次段のＮＰＮトランジスタＱ35、Ｑ36に伝わり、負荷３４に流れる電流ＩC35 、ＩC36 を制御する。
【００３７】
このように、ＰＮＰトランジスタＱ37は、ＮＰＮトランジスタＱ33、Ｑ35にベース電流程度であるので、電流Ｉa が変化してもＰＮＰトランジスタＱ37のコレクタ電流の変化は非常に小さく、よって、入力電圧ＶINA に対して次段への供給電流をリニアに制御できる。
【００３８】
また、ＰＮＰトランジスタＱ37のコレクタは、ＮＰＮトランジスタＱ35のベースにも接続されており、ＰＮＰトランジスタＱ37のコレクタ電流ＩC37 が、入力電圧ＶINA 、ＶINB に応じてＮＰＮトランジスタＱ33のベース−エミッタ間電圧ＶBE33が制御されることにより制御され、ＮＰＮトランジスタＱ35のコレクタ電流ＩC35 が制御される。ＮＰＮトランジスタＱ35は、エミッタが電流源３７に接続され、コレクタが負荷回路３４に接続される。
【００３９】
また、ＰＮＰトランジスタＱ38のコレクタは、ＮＰＮトランジスタＱ36のベースにも接続されており、ＰＮＰトランジスタＱ38のコレクタ電流ＩC38 が、入力電圧ＶINA 、ＶINB に応じてＮＰＮトランジスタＱ34のベース−エミッタ間電圧ＶBE34が制御されることにより制御され、ＮＰＮトランジスタＱ36のコレクタ電流ＩC36 が制御される。ＮＰＮトランジスタＱ36は、エミッタが電流源３７に接続され、コレクタが負荷回路３４に接続される。
【００４０】
図２に本発明の相互コンダクタンス回路の一実施例の負荷回路の回路構成図を示す。
負荷回路３４は、ＰＮＰトランジスタＱ39、Ｑ40、負荷３９から構成される。ＰＮＰトランジスタＱ39は、エミッタが駆動電源３８の正電位側に接続され、コレクタがＮＰＮトランジスタＱ35のコレクタに接続され、ベースがコレクタ及びＰＮＰトランジスタＱ40のベースに接続されている。また、ＰＮＰトランジスタＱ40は、エミッタが駆動電源３８の正電位側に接続され、コレクタがＮＰＮトランジスタＱ36のコレクタに接続され、ベースがＰＮＰトランジスタＱ39のベース及びコレクタに接続される。ＰＮＰトランジスタＱ39、Ｑ40は、いわゆる、カレントミラー回路を構成している。負荷３９は、ＰＮＰトランジスタＱ40のコレクタとＮＰＮトランジスタＱ36のコレクタとの接続点と基準電位Ｖssとの間に接続される。
【００４１】
ＰＮＰトランジスタＱ39、Ｑ40は、ＮＰＮトランジスタＱ35のコレクタ電流ＩC35 に応じてオンし、ＮＰＮトランジスタＱ35のコレクタ電流ＩC35 に応じた電流を負荷３９に供給する。また、負荷３９にはＮＰＮトランジスタＱ36のコレクタが接続されており、負荷３９から電流を引き込む。このため、負荷３９にはＮＰＮトランジスタＱ35のコレクタ電流ＩC35 とＮＰＮトランジスタＱ36のコレクタ電流ＩC36 との差に応じた電流が流れることになる。
【００４２】
なお、図２（Ａ）は負荷３９として、抵抗ＲL を接続した場合を示す。図２のように抵抗ＲL を接続することにより、図１の電流源３７の電流を変化させるによりＮＰＮトランジスタＱ35、Ｑ36のエミッタ電流が変化させ、後述するようにｇm 回路の相互コンダクタンスが変化し、電子ボリュームを構成できる。
【００４３】
また、図２（Ｂ）は負荷３９として、コンデンサＣL を接続した場合を示す。ｇm 回路の相互コンダクタンスとコンデンサＣL とによりフィルタ回路を構成できる。
次に、本実施例の差動増幅回路３１の動作を説明する。
【００４４】
ＮＰＮトランジスタＱ31のエミッタ電流ＩE31 は、電流源３２により発生される定電流をＩa 、ＮＰＮトランジスタＱ33の電流増幅率をｈFE33、ＰＮＰトランジスタＱ37の電流増幅率をｈFE37とすると、
【００４５】
【数２】
0003656335.tif 000005
【００４６】
で表され、一般に、トランジスタの電流増幅率はｈFEは、数十〜数百と充分に大きい値に設定されているため、ＮＰＮトランジスタＱ33の電流増幅率ｈFE33、ＰＮＰトランジスタＱ37の電流増幅率ｈFE37も充分に大きいとすると、式（２）の電流増幅率ｈFE33、ｈFE37を含む項、
【００４７】
【数３】
0003656335.tif 000006
【００４８】
となるので、式（３）を式（２）に適用すると、ＮＰＮトランジスタＱ31のエミッタ電流ＩE31 は、
ＩE31 ≒Ｉa                                             ・・・（４）
で表せる。
【００４９】
また、  ＮＰＮトランジスタＱ32のエミッタ電流ＩE32 の同様に、
ＩE32 ≒Ｉb                                             ・・・（５）
で表せる。
式（４）、（５）の関係は、第１、第２の入力電圧ＶINA 、ＶINB がＶINA ＝ＶINB のときも、ＶINA ≠ＶINB のときも、一定となる。
【００５０】
今、第１の入力端子ＴINA と第２の入力端子ＴINB とに、入力電圧Ｖi ＝（ＶINA −ＶINB ）が供給されたとした場合、ＮＰＮトランジスタＱ31は、第１の入力端子ＴINA に供給される第１の入力電圧ＶINA に応じてオンし、第１の入力電圧ＶINA に応じたエミッタ電流ＩE31 が流れる。また、同様に、ＮＰＮトランジスタＱ32は、第２の入力端子ＴINB に供給される第２の入力電圧ＶINB に応じてオンし、第２の入力電圧ＶINB に応じたエミッタ電流ＩE32 が流れる。
【００５１】
このため、ＮＰＮトランジスタＱ31のエミッタとＮＰＮトランジスタＱ32のエミッタとの間に接続された差電圧生成用抵抗ＲA には、正確に第１の入力電圧ＶA と第２の入力電圧ＶB との差電圧（ＶA −ＶB ）に応じた電圧が発生する。
このとき、ＮＰＮトランジスタＱ33のエミッタ電流ＩE33 は、
【００５２】
【数４】
0003656335.tif 000007
【００５３】
で表され、同様に、ＮＰＮトランジスタＱ34のエミッタ電流ＩE34 は、
【００５４】
【数５】
0003656335.tif 000008
【００５５】
で表される。
なお、ＮＰＮトランジスタＱ33のベース−エミッタ間電圧をＶBE33、ＮＰＮトランジスタＱ34のベース−エミッタ間電圧をＶBE33とし、ＮＰＮトランジスタＱ34のベース−エミッタ間電圧ＶBE34とＮＰＮトランジスタＱ32のベース−エミッタ間電圧ＶBE32との差電圧をΔＶBE、電流源３７により引き込まれる電流をＩc 、負荷３９に流れ込む電流をｉd とすると、
【００５６】
【数６】
0003656335.tif 000009
【００５７】
で表される。
ここで、相互コンダクタンスｇm は、
【００５８】
【数７】
0003656335.tif 000010
【００５９】
で、相互コンダクタンスｇm は電流Ｉc により制御できることがわかる。
このように、本実施例では、ＮＰＮトランジスタＱ33、Ｑ34及びＰＮＰトランジスタＱ37、Ｑ38により、ＮＰＮトランジスタＱ31のエミッタ電流ＩE31 、及び、ＮＰＮトランジスタＱ32のエミッタ電流ＩE32 が電流源３２、３３から供給される定電流Ｉa 、Ｉb と等しくなるように制御されるため、第１及び第２の入力電圧ＶINA 、ＶINB によらず、ＮＰＮトランジスタＱ31、Ｑ32のベース−エミッタ間電圧ＶBE31、ＶBE32を一定にできるため、式（９）に示すように第１の入力電圧ＶINA と第２の入力電圧ＶINB との差電圧である入力電圧Ｖｉに対する出力電流ｉd の特性は図５に実線で示すようにリニアな特性にできる。
【００６０】
また、このとき、駆動電源３５により回路を駆動するのに必要な最小の駆動電圧Ｖccは、電圧源３６の発生電圧をＶ36、ＮＰＮトランジスタＱ31、Ｑ32のコレクタ−エミッタ間電圧をＶCE31、ＶCE32、ＮＰＮトランジスタＱ33、Ｑ34のコレクタ−エミッタ間電圧をＶCE33、ＶCE34、電流源３２、３３の電圧をＶa 、Ｖb とすると、
Ｖcc＝Ｖ36＋ＶCE31＋ＶCE33＋Ｖa   又は  Ｖcc＝Ｖ36＋ＶCE32＋ＶCE34＋Ｖb ・・・（１０）となる。
【００６１】
このとき、定電圧源３６、ＮＰＮトランジスタＱ33、Ｑ34、及び、電流源３２、３３は飽和状態で駆動されるため、ＮＰＮトランジスタＱ33、Ｑ34のコレクタ−エミッタ間電圧ＶCE33、ＶCE34は、通常、約０．１〔Ｖ〕程度となり、ＮＰＮトランジスタＱ31、Ｑ32を通常に動作させたとして、ＮＰＮトランジスタＱ31、Ｑ32のコレクタ−エミッタ間電圧ＶCE31、ＶCE32が約０．６〔Ｖ〕程度とし、式（１０）に代入すると、駆動電圧Ｖccは、
Ｖcc＝０．１＋０．６＋０．１＋０．１＝０．９〔Ｖ〕      ・・・（１１）となり、１．２〔Ｖ〕程度の低電圧での駆動が可能となる。
【００６２】
以上のように、本実施例によれば、入力電圧に対する出力電流の特性をリニアにできると共に、１．２〔Ｖ〕程度での低電圧での駆動が可能となる。
なお、本実施例では、電流源３２、３３で発生される電流Ｉa 、Ｉb をＩa ＝Ｉb 、出力抵抗ＲB 、ＲC をＲB ＝ＲC としてが、電流Ｉa 、Ｉb をＩa ≠Ｉb 、出力抵抗ＲB 、ＲC をＲB ≠ＲC としても同様の作用を得ることができる。
【００６３】
また、本実施例によれば、ＮＰＮトランジスタＱ33、Ｑ34、Ｑ35、Ｑ36のエミッタ面積を変更するだけで、容易にゲインを調整できる。
なお、、本実施例では、第１及び第２の入力トランジスタ、第１及び第２の制御トランジスタ、第１及び第２の出力トランジスタをＮＰＮトランジスタで構成し、第１及び第２の電流検出トランジスタをＰＮＰトランジスタで構成したが、第１及び第２の入力トランジスタ、第１及び第２の制御トランジスタ、第１及び第２の出力トランジスタをＰＮＰトランジスタで構成し、第１及び第２の電流検出トランジスタをＮＰＮトランジスタで構成し、駆動電圧の極性を逆にしても同様な作用が得られるのは、言うまでもない。
【００６４】
【発明の効果】
上述の如く、本発明の請求項１によれば、入力トランジスタのコレクタ電流から分流したわずかな電流を用いて制御トランジスタに駆動電流としているため、入力電圧による入力トランジスタのベース−エミッタ間電圧によるコレクタ電流の変動を極力小さくでき、したがって、出力電圧に入力トランジスタのコレクタ電流の変動の影響が現れさずに負荷に電流を供給でき、よって、入出力特性をリニアにでき、また、このとき、入力トランジスタには入力トランジスタに対して並列に接続された電流検出手段により飽和状態で駆動されるため、必要とする電圧の大きな部分は入力トランジスタのベース−エミッタ間電圧だけとなり、したがって、低電圧で駆動できる等の特長を有する。
【００６５】
請求項２、３、４によれば、電流検出手段を飽和状態で駆動された電流検出トランジスタで構成することにより電源電圧を上昇させることなく電流検出が可能となる等の特長を有する。
請求項５によれば、電流検出トランジスタをＰＮＰトランジスタで構成することにより、バイアス電圧を電源電圧より低電位にできるため、電源電圧を低電圧できる等の特長を有する。
【図面の簡単な説明】
【図１】本発明の相互コンダクタンス回路の一実施例の回路構成図である。
【図２】本発明の相互コンダクタンス回路の一実施例の負荷回路の回路構成図である。
【図３】従来の相互コンダクタンス回路の一例の回路構成図である。
【図４】従来の相互コンダクタンス回路の他の一例の回路構成図である。
【図５】従来の相互コンダクタンス回路の入出力特性図である。
【符号の説明】
３１  相互コンダクタンス回路
３２、３３  定電流源
３４  負荷回路
３５、３６  定電圧源
３７  可変電流源
３８  電源
Ｑ31〜Ｑ36  ＮＰＮトランジスタ
Ｑ37〜Ｑ40  ＰＮＰトランジスタ
ＲA   抵抗
ＴINA 、ＴINB   入力端子
【図１】
0003656335.tif 000011
【図２】
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【図３】
0003656335.tif 000013
【図４】
0003656335.tif 000014
【図５】
0003656335.tif 000015