(57)【特許請求の範囲】
【請求項１】
発音時に繰り返し部分に先立って１度だけ読み出され、加工されて電子楽器の発音に用いられる第１の楽音波形と、同じく発音時に前記第１の楽音波形に続いて繰り返し読み出され、加工されて電子楽器の発音に用いられる第２の楽音波形とを含む楽音波形を記憶した第１の波形記憶手段と、
上記第１の波形記憶手段から上記第１及び第２の楽音波形を読み出すのに用いる第１の波形データアクセス手段と、
上記第２の楽音波形が読み出される際にこれを同時に記憶し、別途読み出すことが可能な、上記第１の波形データアクセス手段とは別途設けられた波形データアクセス手段によってアクセスされる第２の波形記憶手段と、
上記第２の波形記憶手段に上記第２の楽音波形を書き込むと共に、上記第２の波形記憶手段から上記第２の楽音波形を読み出すのに用いる第２の波形データアクセス手段と、
第１の波形記憶手段から上記第１の波形データアクセス手段を経由して第１及び第２の楽音波形を読み出すことができ、この波形記憶手段に記憶された上記第１及び第２の楽音波形の波形読み出しの際に、上記第２の楽音波形の先頭に差し掛かったこと及び上記第２の楽音波形の末尾に差し掛かったことを識別できると共に、更に第２の波形記憶手段からも上記第２の波形データアクセス手段を経由して上記第２の楽音波形を読み出すことができる波形読出手段と
を有しており、
第１の波形記憶手段に記憶された楽音波形を上記第１の波形データアクセス手段を経由して読み出す際に、上記第２の楽音波形の先頭に差し掛かったことを識別した場合に、上記波形読出手段が、読み出した上記第２の楽音波形を上記第２の波形記憶手段に上記第２の波形データアクセス手段を経由して記憶させると共に、上記第２の楽音波形の末尾に差し掛かったことを識別した場合に、該波形読出手段が、その読み出しを行う記憶手段として、上記第１の波形データアクセス手段を経由する第１の記憶手段から上記第２の波形データアクセス手段を経由する第２の記憶手段に切り替えて楽音の発生を終了するまで繰り返し読み出すと共に、上記第１の波形データアクセス手段を該波形の読み出しから解放する
ことを特徴とする電子楽器の音源装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子楽器の音源装置に関する。
【０００２】
【従来の技術】
電子楽器の音源装置における楽音の発生には、デジタルコントロールドオシレータＤＣＯや電圧制御オシレータＶＣＯなどのオシレータで基本となる楽音波形が生成せられ、デジタルコントロールドフィルタＤＣＦや電圧制御フィルタＶＣＦなどのフォルタでその音色が制御され、デジタルコントロールドアンプリファイアＤＣＡや電圧制御アンプリファイアＶＣＡなどの増幅器で音量コントロールがなされて、楽音として発せられる。この楽音波形の生成は、予めＲＯＭやＲＡＭなどの記憶手段に記憶されている楽音波形を、波形読出手段により読み出して行われるものである。
【０００３】
【発明が解決しようとする課題】
読み出される楽音波形に繰り返し部分がある場合、これを上述のように、単一の記憶手段から読み出し続けると、この間に記憶手段へのアクセスが不可能になり、別の楽音波形の読み出しができない。そのため処理速度を向上させようとしてもそれがネックになって、楽音波形の読み出し速度を上げることができず、回路全体の処理スピードの向上を妨げる原因の一つになっていた。
【０００４】
本発明は従来技術の以上のような問題に鑑み創案されたもので、或る楽音波形を記憶手段から読み出し続けている間に、同時に次の楽音波形の読み出しができる構成を提供せんとするものである。
【０００５】
【課題を解決するための手段】
そのため本発明に係る電子楽器の音源装置は、
発音時に繰り返し部分に先立って１度だけ読み出され、加工されて電子楽器の発音に用いられる第１の楽音波形と、同じく発音時に前記第１の楽音波形に続いて繰り返し読み出され、加工されて電子楽器の発音に用いられる第２の楽音波形とを含む楽音波形を記憶した第１の波形記憶手段と、
上記第１の波形記憶手段から上記第１及び第２の楽音波形を読み出すのに用いる第１の波形データアクセス手段と、
上記第２の楽音波形が読み出される際にこれを同時に記憶し、別途読み出すことが可能な、上記第１の波形データアクセス手段とは別途設けられた波形データアクセス手段によってアクセスされる第２の波形記憶手段と、
上記第２の波形記憶手段に上記第２の楽音波形を書き込むと共に、上記第２の波形記憶手段から上記第２の楽音波形を読み出すのに用いる第２の波形データアクセス手段と、
第１の波形記憶手段から上記第１の波形データアクセス手段を経由して第１及び第２の楽音波形を読み出すことができ、この波形記憶手段に記憶された上記第１及び第２の楽音波形の波形読み出しの際に、上記第２の楽音波形の先頭に差し掛かったこと及び上記第２の楽音波形の末尾に差し掛かったことを識別できると共に、更に第２の波形記憶手段からも上記第２の波形データアクセス手段を経由して上記第２の楽音波形を読み出すことができる波形読出手段と
を有しており、
第１の波形記憶手段に記憶された楽音波形を上記第１の波形データアクセス手段を経由して読み出す際に、上記第２の楽音波形の先頭に差し掛かったことを識別した場合に、上記波形読出手段が、読み出した上記第２の楽音波形を上記第２の波形記憶手段に上記第２の波形データアクセス手段を経由して記憶させると共に、上記第２の楽音波形の末尾に差し掛かったことを識別した場合に、該波形読出手段が、その読み出しを行う記憶手段として、上記第１の波形データアクセス手段を経由する第１の記憶手段から上記第２の波形データアクセス手段を経由する第２の記憶手段に切り替えて楽音の発生を終了するまで繰り返し読み出すと共に、上記第１の波形データアクセス手段を該波形の読み出しから解放する
ことを基本的特徴としている。
【０００６】
【作用】
上記構成では、波形読出手段が、第１の波形記憶手段に記憶された楽音波形を上記第１の波形データアクセス手段を経由して読み出す際に、上記第２の楽音波形の先頭に差し掛かったことを識別した場合に、上記波形読出手段が、読み出した上記第２の楽音波形を上記第２の波形記憶手段に上記第２の波形データアクセス手段を経由して記憶させると共に、上記第２の楽音波形の末尾に差し掛かったことを識別した場合に、該波形読出手段が、その読み出しを行う記憶手段として、上記第１の波形データアクセス手段を経由する第１の記憶手段から上記第２の波形データアクセス手段を経由する第２の記憶手段に切り替えて楽音の発生を終了するまで繰り返し読み出すと共に、上記第１の波形データアクセス手段を該波形の読み出しから解放するため、第１の波形記憶手段に対し、次の楽音波形の読み出しができるようになり、先読みなどが可能になって、楽音波形の読み出し速度の向上、更には回路全体の処理スピードを上げることができるようになる。
【０００７】
【発明の実施の形態】
以下本発明に係る電子楽器の音源装置の一実施形態につき説明する。図１は、本発明の一実施形態に係る電子楽器の回路構成を、また図２はその中に使用される音源装置としてのサウンドプロセッシングユニット（ＳＰＵ）の回路構成を各示すブロック図である。
【０００８】
図１において、ＭＣＴ、ＭＡＤ、ＭＤＴは電子楽器内で使用されたマイコンのバスであり、そのうちＭＣＴはコントロールバス、ＭＡＤはアドレスバス、ＭＤＴはデータバスを各示し、これらとの間で制御信号・アドレス信号・データ信号のやり取りを行う構成として、全体の制御と演算処理を行うマイクロプロセッシングユニットＭＰＵ２と、サウンドプロセッシングユニットＳＰＵ１と、必要なデータやプログラムの読み書きを行うＲＯＭ３ａ及びＲＡＭ３ｂからなる記憶装置３と、外部とのデータ等のやり取りを行うためのＩ／Ｏユニット４と、パネルインターフェース５と、演奏者のキータッチによりそれに対応するキー情報を送出するキーボード６とが接続されている。また上記ＳＰＵ１から送出されたデジタル信号は、デジタル・アナログ・コンバータＤＡＣ７でアナログの楽音信号に変換され、増幅器ＡＭＰ８により増幅されて、スピーカＳＰＫ９より音声信号として送出される。
【０００９】
また図２に示されたＳＰＵ１の構成は、各回路に鋸歯状波を与える低周波発信器ＬＦＯ１００と、楽音波形を生成する波形生成手段の構成として発振回路となるデジタルコントロールドオシレータＤＣＯ１０１と、上記楽音波形のゲインを変えることが可能な可変ゲイン回路の構成としてのデジタルゲインコントローラＤＧＣ１０３と、上記楽音波形のうち不必要な倍音成分を取り除くデジタルコントロールドフィルタＤＣＦ１０４と、楽音信号の増幅を行いながら、振幅エンベロープジェネレータＥＧ１１４により振幅エンベロープを与えるデジタルコントロールドアンプリファイアＤＣＡ１０５とを備えている。本電子楽器では、これらの回路（ＬＦＯ１００、ＤＣＯ１０１、ＤＧＣ１０３、ＤＣＦ１０４、ＤＣＡ１０５、その他後述するＦＧ１０８〜１１０及びＥＧ１１２〜１１４についても同じ）が１６チャンネル分備えられている（もちろんこのチャンネル数は任意）が、簡単のため省略している。また１６チャンネルの各ＤＣＡ１０５から送出される楽音信号をミキシングしてポリフォニック効果を得るデジタルミキサＤＭＸ１０６や、これらの各楽音信号に各種効果を付加するデジタルエフェクタＤＥＦ１０７が一緒に装備されている。更にＤＣＯ１０１及びＤＣＦ１０４には、エンベロープジェネレータＥＧ１１２及びＥＧ１１３により与えられるエンベロープに基づいて、生成される波形の周波数にゆらぎを与えたり或いはデジタルフィルタのカットオフ周波数にゆらぎを与えるフリッカージェネレータＦＧ１０８及び１１０が備えられ、そしてＤＧＣ１０３には、入力波形に周波数及び振幅のゆらぎを与えるフリッカージェネレータＦＧ１０９が装備され、加えてＤＣＡ１０５には、その出力波形にエンベロープを付加するエンベロープジェネレータＥＧ１１４が備えられている。
【００１０】
上記のＳＰＵ１は、上述のように、１６チャンネル分のポリフォニック効果を得る構成であるため、その各構成回路には、夫々の入出力信号を記憶する内部ＲＡＭを備え、１回の演算周期（後述するＭＣＫの１サイクル）毎に前段より与えられた信号をこの内部ＲＡＭから読み出し、処理を行い、次の段の内部ＲＡＭに書き込むという時分割処理を行っている。図３は、本ＳＰＵ１のクロック回路（図示なし）の出力タイミングを表したタイミングチャートである。ＭＣＫが外部から与えられるクロックを数回必要に応じて分周したものであり、システムのマスタ・クロックとなる。ＣＫ０〜３は、オシレータの時分割クロックであり、添えられた数字の大きい方が上位、小さい方が下位の（この例では）４ビットの信号となる。従って都合２の４乗＝１６個のオシレータが存在することになる。これらＣＫ０〜３は、全ての回路にオシレータ番号を示す信号として供給される。
【００１１】
図４は、上記ＬＦＯ１００の回路構成を示している。この構成では、ＲＡＭ２０１に発振周波数ＬＳＰが与えられると、加算器ＡＤＤ２０２でＲＡＭ２００に保持された従前の周波数（従前の値が無ければ０）にＲＡＭ２０１からの発振周波数が加算され、低周波信号ＬＡＤとして外部に取り出されると共に、該ＲＡＭ２００に帰還して、次の被加算周波数として保持される。この被加算周波数は、ラッチクロックＬＣＫにより、次のＡＤＤ２０２の加算処理時に出力される。
【００１２】
図５は、本発明の構成として、第１の波形記憶手段と、第２の波形記憶手段と、波形読取手段を有する、上記ＤＣＯ１０１の回路構成を示している。この構成では、第１の波形記憶手段として後述する波形データＲＯＭ３９９が、第２の波形記憶手段として後述のＲＡＭ３０３が、更に波形読取手段としてウェイブリードユニットＷＲＵ３０１が用いられている。
該ＷＲＵ３０１は、ウェイブクロックＷＣＫに基づき、波形データＲＯＭ３９９から波形データを読み出す。ＲＯＭ３９９から読み出された前記波形データは、セレクタＳＥＬ３０２からＷＲＵ３０１に送られ、そこで必要な場合に後述するビブラート付加処理がなされ、波形信号ＳＧ０として外部に出力される。
この時波形データ中の繰り返し部分先頭（ループトップ）にかかったことがＭＰＵ２から知らされた場合は、ＷＲＵ３０１はＲＡＭ３０３に該波形データを送って記憶させ、該部分の終了（ループエンド）にかかったことがＭＰＵ２から知らされた時に、ＷＲＵ３０１はその波形データの転送をストップする。そうして以後ＲＯＭ３９９から読み出される波形データに繰り返し部分がある時は、セレクタ３０２は、ＲＯＭ３９９からの読み出しに代わりＲＡＭ３０３からの読み出しに切り替えて、波形信号ＳＧ０を出力しながら、更に次の波形読み出し処理にかかる。
また図６は、上記ＲＡＭ３０３の回路詳細を示している（通常のＲＡＭと同じように動作するので、ＲＤ／ＷＲ信号などは省略してある）。アドレスの上位（或いは一部）に発音中のオシレータの番号を示す信号線をつないでいる。即ち、該ＲＡＭ３０３のＡｍ＋ｎ−１（＝Ａｍ＋３）に前述のオシレータのＣＫ３を、Ａｍ＋ｎ−２（＝Ａｍ＋２）にＣＫ２を、以下同様にして、ＡｍにＣＫ０をつないでいる（この例ではｎ＝ＣＫの数＝４）。またＲＡＭ３０３のアドレスの下位（残り）には、波形書込・読出アドレスをつないでいる。そしてＲＡＭ３０３に与えられる波形アドレスは、下記表１に示すように、外部波形ＲＯＭ３９９に与えられるアドレスｚからループの先頭アドレスｙを引いた値（ｚ−ｙ）になる。この読み出し波形にビブラートをかける場合には、ビブラートジェネレーションユニットＶＧＵにより波形整形を行う。即ち、前記低周波信号ＬＡＤとビブラートデプスＶＤＰがＶＧＵ３００に入力され、ビブラートウェイブセレクト信号ＶＷＳにより波形変換テーブルから読み出された波形整形（変形）関数［ｆ（ＬＡＤ＋ＶＤＰ）＊ＶＤＰ］に従って、該ＶＧＵ３００は上記波形データの周波数変調のための波形変換信号を取り出す。他方、このＶＧＵ３００に、ビブラートフェイズシフトＶＰＨが入力されると、前記ＶＷＳは（ＬＡＤ＋ＶＰＨ）と加算した後、上位ビットを無視することで、前記波形データを所定の位相にオフセットし、ＶＧＵ３００は、ＷＲＵ３０１に出力する。他方前記読み出し波形に周期性のないゆらぎを付加しようとする場合は、後述するＦＧ１０８からの周波数ゆらぎ信号ＦＳ０をウェイブリードユニットＷＲＵ３０１に与え、その処理を行うことになる。
【００１３】
【表１】
0003636580.tif 000002
【００１４】
前記浮動小数点変換回路ＦＸＬ１０２は、図７に示されるように、ＤＣＯ１０１から出力される固定小数点形式の波形信号ＳＧ０を入力し、ＭＳＦ４００でＭＳＢを探し（例えば上位から５ビット目にＭＳＢがあることを感知し）、その分だけＳＧ０の値をバレルシフタＢＳＨ４０１によりシフト（例えば５ビット分だけ左にシフトする）し、指数部（例えば上位４ビット）と仮数部（例えば下位１２ビット）とからなる浮動小数点形式のＳＧ１として（何ビットシフトしたかの情報も付加された状態で）、ＤＧＣ１０３に出力する。
【００１５】
図８は、上記ＤＧＣ１０３の回路構成を示している。同図の乗算器５００において、上述のＦＸＬ１０２からの入力波形信号ＳＧ１に対し、必要な場合は、後述するフリッカージェネレータＦＧ１０９から出力される入力波形に周波数及び振幅のゆらぎを与えるＦＳ１が乗算される。更に別の乗算器５０１で、前記乗算結果に、波形レベル制御用のゲインＧＩＮが乗算される。その乗算値は、インテージ・フラクション・セパレータＩ／Ｆ５０２で整数部と小数部に分けられる。そしてその整数部に基づいて、関数テーブルＦＮＣ５０３から非線形データが読み出され、補間器ＩＰＣ５０４では、そのデータに対し、Ｉ／Ｆ５０２で分離された小数部を利用して補間が行われて、波形のゲイン変更（及び必要な場合はゆらぎの付加）がなされた波形信号ＳＧ２を出力する。
【００１６】
図９は、上記ＤＣＦ１０４の回路構成を示している。上述のＤＧＣ１０３からの入力波形信号ＳＧ２に対し、ＩＩＲ型フィルタＩＩＲ６０２において、オフセット値で与えられるカットオフ周波数ＯＦＳで所定の周波数帯域以外の倍音成分をカットする。このカットオフ周波数ＯＦＳに対し、グロールジェネレーションユニットＧＧＵ６００によって、グロール処理（カットオフ周波数にゆらぎを与える処理）を行うこともできる。即ち、前記低周波信号ＬＡＤとグロールデプスＧＤＰがＧＧＵ６００に入力され、グロールウェイブセレクト信号ＧＷＳにより波形変換テーブルから読み出された波形整形（変形）関数［ｆ（ＬＡＤ＋ＧＤＰ）＊ＧＤＰ］に従って、該ＧＧＵ６００は上記カットオフ周波数の変調のための波形変換信号を取り出す。他方、このＧＧＵ６００に、グロールフェイズシフトＧＰＨが入力されると、前記ＧＷＳは（ＬＡＤ＋ＧＰＨ）と加算した後、上位ビットを無視することで、前記周波数変調のための波形データを所定の位相にオフセットし、ＧＧＵ６００は、ＡＤＤ６０１に出力する。該ＡＤＤ６０１では、上記波形変換信号を前記カットオフ周波数ＯＦＳに加算し、ＩＩＲ６０２の係数制御を行うコエフィシィエントジェネレーションユニットＣＧＵ６０３に送る。該ＣＧＵ６０３では、該加算値と、後述するＦＧ１１０からのカットオフ周波数ゆらぎ信号ＦＳ２を入力して、ＩＩＲ６０２に制御信号を出力し、該ＩＩＲ６０２内の必要な係数変更を行う。このＩＩＲ６０２では、ゆらぎの与えられたカットオフ周波数ＯＦＳに基づいて、前記ＳＧ２に対し、所定の周波数帯域以外の倍音成分をカットし、波形信号ＳＧ３として外部に出力する。
【００１７】
図１０は、前記ＤＣＡ１０５の回路構成を示している。上述のＤＣＦ１０４からの入力波形信号ＳＧ３に対し、後述のエンベロープジェネレータＥＧ１１４からの振幅エンベロープＥＳ２を乗算し、波形信号ＳＧ４を出力する。この際、トレモロジェネレーションユニットＴＧＵ７００により、該ＳＧ４に対し、トレモロ（振幅の周期的変化）をかけることができる。即ち、前記低周波信号ＬＡＤとトレモロデプスＴＤＰがＴＧＵ７００に入力され、トレモロウェイブセレクト信号ＴＷＳにより波形変換テーブルから読み出された波形整形（変形）関数［ｆ（ＬＡＤ＋ＴＤＰ）＊ＴＤＰ］に従って、該ＴＧＵ７００は上記波形の振幅変調のための波形変換信号を取り出す。他方、このＴＧＵ７００に、トレモロフェイズシフトＴＰＨが入力されると、前記ＴＷＳは（ＬＡＤ＋ＴＰＨ）と加算した後、上位ビットを無視することで、前記振幅変調のための波形データを所定の位相にオフセットし、ＴＧＵ７００は、ＭＵＬ７０２に出力する。該ＭＵＬ７０２では、前記ＭＵＬ７０１からの乗算値とＴＧＵ７００からの波形変換信号を乗算して、波形信号ＳＧ４として外部に出力する。
【００１８】
図１１は、前記ＤＭＸ１０６の回路構成を示している。１６チャンネル分の前記各ＤＣＡ１０５からの入力波形信号ＳＧ４は、乗算器ＭＵＬ８０３及び８０４に入力されると共に、ステレオ定位を設定するＰＡＮ及び減算器８００で算出された（１−ＰＡＮ）が、夫々乗算器ＭＵＬ８０３及び８０４に入力されて、これらの乗算の結果、左右のステレオ波形として分けられる。これらの各ステレオ波形は、加算器ＡＤＤ８０５及び８０６に送られるが、他方他の乗算器８０１及び８０２にも送られ、左右エフェクトレベル信号ＥＬＬ及びＥＬＲと夫々乗算されて、左右エフェクタ送信信号ＥＳＬ及びＥＳＲとして、外部のデジタルエフェクタＤＥＦ１０７に送られる。それによってエフェクト処理のなされた信号は、左右エフェクタ受信信号ＥＲＬ及びＥＲＲとして、前記加算器ＡＤＤ８０５及び８０６に送られ、エフェクトのかかっていない上記ステレオ波形に加算される。その出力は、更に加算器ＡＤＤ８０７及び８０８に送られ、従前のチャンネルの波形信号と加算され、次にラッチ回路ＬＴＣ８０９及び８１０にラッチされ、そこから再び加算器ＡＤＤ８０７及び８０８に帰還して、１６チャンネル（０〜１５）分上記加算処理を繰り返し、１６チャンネル分のステレオ信号ＳＧＬ及びＳＧＲとして、外部に出力される。その後上述のように、固定小数点変換回路ＦＬＸ１１１で浮動小数点形式から固定小数点形式に変換され、そこからシリアル信号としてＤＡＣ７側に出力されることになる。
【００１９】
図１２は、ゆらぎを発生する前記フリッカージェネレータ１０８、１０９及び１１０の回路構成を示している。この構成では、ライトクロックＷＣＫにより、ＲＡＭ９００に格納された値が上位ビットとして、またＲＡＭ９０１に格納された従前の値がある場合はその値が中位ビットとして、更に乱数発生回路ＮＧＵ９０２で発生した任意の乱数が下位ビットとして、インテージ・フラクション・セパレータＩ／Ｆ９０３に与えられ、そこで整数部と小数部に分けられる。そしてその整数部に基づいて、関数テーブルＦＮＣ９０４から非線形データが読み出され、補間器ＩＰＣ９０５で、そのデータに対し、Ｉ／Ｆ５０２で分離された小数部を利用して補間が行われて、そのデータはＲＡＭ９０１に帰還される。該値は次のライトクロックＷＣＫで前記ＲＡＭ９００に送られ、以後上記の処理を繰り返す。前記ＩＰＣ９０５より出力されるゆらぎのデータは、ゆらぎの深さのパラメータフリッカーデプスＦＤＰと、乗算器ＭＵＬ９０６で乗算され、ＦＧ１０９ではその乗算結果がそのまま周波数ゆらぎ信号ＦＳ１として出力される。他方ＦＧ１０８及び１１０では、その乗算結果と前記エンベロープジェネレータＥＧ１１２及び１１３から出力されたエンベロープ信号ＥＳ０及びＥＳ２とが加算器９０７で加算され、周波数ゆらぎ信号ＦＳ０及びＦＳ２として出力される。
【００２０】
本構成ではＳＰＵ１から出力されたデジタルの楽音信号をアナログ信号に変換するのに、通常構成のＤＡＣ７が用いられており、そのため、このＦＸＬ１０２が設けられたこととも相俟って、ＤＭＸ１０６の出力側に、浮動小数点形式から固定小数点形式に変換する固定小数点変換回路ＦＬＸ１１１が設置され、そこから外部に出力されることになる。この部分は、図１３に示されるように、左右の波形信号ＳＧＲ及びＳＧＬがラッチＬＴＣ１０００及び１００１に入力され、パワーマンティッサーセパレータＰＭＳ１００２及び１００３で指数部（例えば上位４ビット）及び仮数部（例えば下位１２ビット）に分離し、バレルシフタＢＳＨ１００４及び１００５で該指数部に応じて仮数部をシフト（例えば右に５ビットシフト）して、固定小数点形式に戻し、更にパラレル・シリアルコンバータＰＳＣ１００６により、これらパラレル形式の信号をシリアル形式の信号に直し、外部出力として取り出す。
【００２１】
上記構成では、ＤＣＯ１０１の構成において、ＷＲＵ３０１が、波形データＲＯＭ３９９からの楽音波形の読み出しの際、その繰り返し部分をＲＡＭ３０３に記憶せしめており、繰り返し部分を２度目以降読み出そうとすると、その読み出し先を該ＲＡＭ３０３に切り替えて行うため、ＲＯＭ３９９に対し、次の楽音波形の読み出しができるようになり、先読みなどが可能になって、楽音波形の読み出し速度を向上させることができるようになる。また波形生成手段たるＤＣＯ１０１と可変ゲイン回路たるＤＧＣ１０３との間に浮動小数点変換回路ＦＸＬ１０２を備えたため、上記ＤＣＯ１０１で生成された固定小数点形式の波形信号ＳＧ０を浮動小数点形式に変換して上記ＤＧＣ１０３に出力することになり、演算処理されるデータビット長も多大とならず、そのため、音源装置の回路構成中、上記電子楽器の音源装置の回路構成中、ＤＧＣ１０３の回路規模を小さくでき、且つ演算精度も高い状態に維持できるようになる。また本構成ではＳＰＵ１から出力されたデジタルの楽音信号をアナログ信号に変換するのに、通常構成のＤＡＣ７が用いられており、そのため、ＤＭＸ１０６の出力側に、浮動小数点形式から固定小数点形式に変換する固定小数点変換回路ＦＬＸ１１１が設けられたが、浮動小数点形式の波形信号のまま処理できるＤＡＣを使用すれば、該ＦＬＸ１１１を設ける必要はない。なお、ＤＣＯ１０１に備えられた波形ＲＯＭ３９９中に、浮動小数点形式の波形データが格納できるのであれば、上記ＦＸＬ１０２の構成さえ不要となる。
【００２２】
【発明の効果】
以上詳述した本発明の構成によれば、波形読出手段が、第１の波形記憶手段に記憶された楽音波形を上記第１の波形データアクセス手段を経由して読み出す際に、上記第２の楽音波形の先頭に差し掛かったことを識別した場合に、上記波形読出手段が、読み出した上記第２の楽音波形を上記第２の波形記憶手段に上記第２の波形データアクセス手段を経由して記憶させると共に、上記第２の楽音波形の末尾に差し掛かったことを識別した場合に、該波形読出手段が、その読み出しを行う記憶手段として、上記第１の波形データアクセス手段を経由する第１の記憶手段から上記第２の波形データアクセス手段を経由する第２の記憶手段に切り替えて楽音の発生を終了するまで繰り返し読み出すと共に、上記第１の波形データアクセス手段を該波形の読み出しから解放するため、第１の波形記憶手段に対し、次の楽音波形の読み出しができるようになり、先読みなどが可能になって、楽音波形の読み出し速度の向上、更には回路全体の処理スピードを上げることができるようになる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る電子楽器の回路構成を示すブロック図である。
【図２】上記実施形態に係る電子楽器の回路構成中に使用される音源装置としてのサウンドプロセッシングユニットの回路構成を示すブロック図である。
【図３】ＳＰＵのクロック回路の出力タイミングを表したタイミングチャートである。
【図４】低周波発信器ＬＦＯの回路構成を示すブロック図である。
【図５】デジタルコントロールドオシレータＤＣＯの回路構成を示すブロック図である。
【図６】音源キャッシュＲＡＭの回路の詳細を示す回路図である。
【図７】浮動小数点変換回路ＦＸＬの回路構成を示すブロック図である。
【図８】デジタルゲインコントローラＤＧＣの回路構成を示すブロック図である。
【図９】デジタルコントロールドフィルタＤＣＦの回路構成を示すブロック図である。
【図１０】デジタルコントロールドアンプリファイアＤＣＡの回路構成を示すブロック図である。
【図１１】デジタルミキサＤＭＸの回路構成を示すブロック図である。
【図１２】フリッカージェネレータＦＧの回路構成を示すブロック図である。
【図１３】固定小数点変換回路ＦＬＸの回路構成を示すブロック図である。
【符号の説明】
１        ＳＰＵ
２        ＭＰＵ
３        記憶装置
３ａ      ＲＯＭ
３ｂ      ＲＡＭ
４        Ｉ／Ｏユニット
５        パネルインターフェース
６        キーボード
７        ＤＡＣ
８        ＡＭＰ
９        ＳＰＫ
１００        ＬＦＯ
１０１        ＤＣＯ
１０２        ＦＸＬ
１０３        ＤＧＣ
１０４        ＤＣＦ
１０５        ＤＣＡ
１０６        ＤＭＸ
１０７        ＤＥＦ
１１１        ＦＬＸ
【図１】
0003636580.tif 000003
【図２】
0003636580.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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