(57)【特許請求の範囲】
【請求項１】
シリアルに送信された信号を受信し、それに応答して受信機イネーブルド信号および受信データ信号を発生する受信機と、
前記受信データ信号に応答して、回復されたクロック信号を発生する位相同期ループと、
前記受信データ信号および前記回復されたクロック信号に応答して、前記受信データ信号からデジタル化されたデータ記号を発生する第１の回路と、
前記受信機イネーブルド信号、前記デジタル化されたデータ記号および前記回復されたクロック信号に応答して、前記デジタル化されたデータ記号からデータパケットを形成しかつ前記データパケットの送信を前記受信データ信号へ同期化させるニブル・パケタイザーと、
を具備し、
前記ニブル・パケタイザーが、前記回復されたクロック信号と前記デジタル化されたデータ記号に応答して、復号されたデータ記号とデータクロック信号を生成するマンチェスター・デコーダと、前記マンチェスター・デコーダに応答して前記復号されたデータ記号をパラレルデータに変換し、前記復号されたデータ記号の第一のシーケンスを受信することによってプリアンブル信号を生成する４ビットシフトレジスタを含む、
データ通信システム。
【請求項２】
シリアルに送信された信号を受信し、
前記シリアルに送信された信号に応答して受信機イネーブルド信号および受信データ信号を発生し、
前記受信データ信号に応答して、回復されたクロック信号を発生し、
前記受信データ信号および前記回復されたクロック信号に応答して、デジタル化されたデータ記号を発生し、
前記受信機イネーブルド信号と前記回復されたクロック信号に応答して、前記デジタル化されたデータ記号からデータパケットを、前記回復されたクロック信号と前記デジタル化されたデータ記号に応答して、復号されたデータ記号とデータクロック信号を生成するマンチェスター・デコーダと、前記マンチェスター・デコーダに応答して、前記復号されたデータ記号をパラレルデータに変換する４ビットシフトレジスタを使用して、形成し、
前記復号されたデータ記号の第一のシーケンスを受信することによってプリアンブル信号を生成する前記４ビットシフトレジスタを使用して、前記データパケットの送信を前記受信データ信号へ同期化させる、
データ通信方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ通信システムに関し、特に、さまざまな送信レートで作動するネットワーク間でのデータ送信の同期化を容易にする装置および方法に関する。
【０００２】
【従来の技術】
（以後、「ＩＥＥＥ８０２．３μ」と呼ぶ）１００１７ニューヨーク州、ニューヨーク、３４５東４５番街、電気電子技師協会から出版されているＡＮＳＩ／ＩＥＥＥ標準８０２．３μには、ＣＳＭＡ／ＣＤ（Ｃａｒｒｉｅｒ  ＳｅｎｓｅＭｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ  ｗｉｔｈ  Ｃｏｌｌｉｓｉｏｎ  Ｄｅｔｅｃｔｉｏｎ）と呼ばれる通信網アクセスプロトコルのアクセス方法および物理層仕様が記載されている。特に、ＩＥＥＥ８０２．３μには、通信網上のＭＡＣ（Ｍｅｄｉａ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌｌｅｒ）パラメータ、物理層、ＭＡＵ（Ｍｅｄｉａ  Ａｔｔａｃｈｍｅｎｔ  Ｕｎｉｔ）および１００ＢＡＳＥ−Ｔと呼ばれる１００メガビット／秒（Ｍｂｐ／ｓ）動作用リピータが明記されている。
【０００３】
ＭＩＩ（Ｍｅｄｉａ  Ｉｎｄｅｐｅｎｄｅｎｔ  Ｉｎｔｅｒｆａｃｅ）によりＭＡＣサブレイヤおよびＰＭＤ（Ｐｈｙｓｉｃａｌ  Ｍｅｄｉｕｍ  Ｄｅｐｅｎｄｅｎｔ）サブレイヤが相互接続される。ＰＭＤは、実際の伝送媒体と直接にインターフェイスする物理層の一部である。１０Ｍｂｐ／ｓおよび１００Ｍｂｐ／ｓの両方のデータレートをサポートするＭＩＩに対するＩＥＥＥ８０２．３μ仕様では、４ビット幅の送信および受信経路（すなわち、４ビットバス）が使用される。しかしながら、以前のネットワークＭＡＣおよびＰＭＤは、１ビットシリアルインターフェイスだけで設計されており、このような１つの例は、ＡＮＳＩ／ＩＥＥＥ標準８０２．３（ＩＥＥＥ８０２．３）に記載されている１００ＢＡＳＥ−Ｔの先任機種である１０ＢＡＳＥ−Ｔであり、やはり電気電子技師協会から入手できる。
【０００４】
例えば、１ビットシリアルＰＭＤから送信されるデータが１００ＢＡＳＥ−ＴＭＩＩインターフェイスを介して変換されて４ビットバスを使用してさらに送信される場合、ＭＩＩインターフェイスはそのシリアルに受信したデータを（“ニブル”と呼ばれる）４ビットパケットへ集めるように作動できなければならない。ＩＥＥＥ８０２．３μのＭＩＩ仕様ではニブルを送信もしくは入力データ流（入力データストリーム）に同期化する必要があるため、入力シリアルデータを４ビット群へセグメント化するだけでは、これを行うことができない。
【０００５】
（以後、「１００ＢＡＳＥ−Ｔ」と呼ぶ）ＩＥＥＥ８０２．３μおよび（以後、「１０ＢＡＳＥ−Ｔ」と呼ぶ）ＩＥＥＥ８０２．３のデータフレーム符号化は同じである。集約的にプリアンブルと呼ばれる、送信される最初の８オクテット（８ビット量）は、フレームのデータペイロードの一部を形成しない。プリアンブルの最初の７オクテットの各々が、（左から右へ送信される）“１０１０１０１０”の２進値を有している。プリアンブルの最後のオクテットは、“１０１０１０１１”の２進値を有している。プリアンブルの最後のオクテットの２つの隣接する“１”の値は、ＳＦＤ（開始フレーム・デリミッタ：Ｓｔａｒｔ  Ｆｒａｍｅ  Ｄｅｌｉｍｉｔｅｒ）と呼ばれ、データの送信が開始されようとしていることを受信装置へ示す。
【０００６】
データは、各２進デジットが２つの記号として送られるマンチェスタ符号へ符号化されて送信される。２進“０”に対しては、記号“１０”が送信される。２進“１”に対しては、記号“０１”が送信される。“１”と“０”が交番するプリアンブルを使用して、受信装置によりそのマンチェスタ・デコーダの位相は入力記号流（入力記号ストリーム）の位相に同期化される。
【０００７】
“１”と“０”が交番するプリアンブルのフォーマットは、シリアルＰＭＤとＭＡＣとのインターフェイスに使用するために開発された。しかしながら、シリアルＰＭＤにより４ビットバスＭＩＩインターフェイスを実現する場合、送信されたデータオクテットにデータペイロードを同期化しなければならない問題が生じる。しかしながら、プリアンブルは、ＳＦＤが受信されるまでは同期化を正確に確認するのに十分なＰＭＤの位相情報を含むことができない。
【０００８】
１００ＢＡＳＥ−Ｔ  ＭＩＩ仕様には、プリアンブルのフォーマットおよびＲＸＤ（Ｒｅｃｅｉｖｅ  Ｄａｔａ）ピン（４ビット受信データバス）を介して並列４ビットのパケットで送られるデータペイロードが下記のように示されている。
ＲＸＤ  ［０］ｘ１．１１ｄ０  ｄ４．Ｘ      受信データ、ここに：
ＲＸＤ  ［１］ｘ０．００ｄ１  ｄ５．Ｘ      ｘ＝ｄｏｎ’ｔ  ｃａｒｅ
ＲＸＤ  ［２］ｘ１．１１ｄ２  ｄ６．Ｘ      ．＝前と同じ
ＲＸＤ  ［３］ｘ０．０１ｄ３  ｄ７．Ｘ
ＲＸＤＶ          ０１１１１１１１０        有効データ（“１”＝真）
【０００９】
最初にプリアンブルを受信すると、ＰＭＤは４ビット受信データバスを介してＲＸＤピン間に“１０１０”パターンを送っているよう同期化しなければならない。しかしながら、データとのこの同期化は正しくないことがある。ＰＭＤは、１８０°移相して同期化し、しかも正しい“１０１０”パターンを与えることがある。
【００１０】
【発明が解決しようとする課題】
ＰＭＤが移相同期化することがある理由はいくつかある。第１に、１００ＢＡＳＥ−Ｔ仕様によりＰＭＤは受信データをＭＡＣへ送信開始する前に９ビットまで受信することができる。これにより、ＰＭＤはその位相同期ループ（ＰＬＬ）を受信アナログデータ流へロックさせることができる。ＰＬＬが入力データ流にロックされているので、データをサンプリングする点が変化する。したがって、論理レベルが曖昧な遷移に近い点で入力データ流をＰＬＬがサンプルする可能性が極めて高い。一方、ＰＬＬが入力データ流にロックされると、２つの遷移間の中間である最適点でデータがサンプルされる。
【００１１】
また、実データとして通される前にサンプル信号内にある一連の立上りおよび立下りエッジがなければならない信号限定（ｑｕａｌｉｆｉｃａｔｉｏｎ）期間を使用するＰＭＤもある（アナログ送信線上のノイズが誤って復号されてＭＡＣへ送られるのを停止するアイデア）。
【００１２】
【課題を解決するための手段】
本発明の目的は、シリアルデバイスとマルチビットパラレルバスを介してそのデータを受信するデバイスとの間で送信されるデータを同期化させるニブル・パケタイザー・アーキテクチュアを提供することにある。
【００１３】
本発明のデータ通信システムは、
シリアルに送信される信号を受信し、それに応答して受信機イネーブルド信号および受信データ信号を発生する受信機と、
前記受信データ信号に応答して、回復されたクロック信号を発生する位相同期ループと、
前記受信データ信号および前記回復されたクロック信号に応答して、前記受信データ信号からデジタル化されたデータ記号を発生する第１の回路と、
前記受信機イネーブルド信号、前記デジタル化されたデータ記号および前記回復されたクロック信号に応答して、前記デジタル化されたデータ記号からデータパケットを形成しかつ前記データパケットの送信を前記受信データ信号に同期化させるニブル・パケタイザーと、を具備している。
【００１４】
本発明の別の局面において、ニブル・パケタイザー・アーキテクチュアが提供され、それはデータ送信を同期化させるだけでなく受信装置上の２重クロックパルスの位置を定めて送信データが影響を受けないようにする。
【００１５】
本発明のデータ通信方法は、
シリアルに送信された信号を受信し、
前記シリアルに送信された信号に応答して受信機イネーブルド信号および受信データ信号を発生し、
前記受信データ信号に応答して、回復されたクロック信号を発生し、
前記受信データ信号および前記回復されたクロック信号に応答して、デジタル化されたデータ記号を発生し、
前記受信機イネーブルド信号、前記デジタル化されたデータ記号および前記回復されたクロック信号に応答して、前記デジタル化されたデータ記号からデータパケットを形成し、
前記データパケットの送信を前記受信データ信号に同期化させる。
【００１６】
【発明の実施の形態】
図１に示す本発明の一実施例によれば、ＰＭＤ（Ｐｈｙｓｉｃａｌ  Ｍｅｄｉａ  Ｄｅｐｅｎｄｅｎｔ）装置１２は、送信（ＴＸ）回線１０上の送信入力信号から４ビット同期化ニブルパケットを発生して不図示のＭＩＩ（Ｍｅｄｉａ  Ｉｎｄｅｐｅｎｄｅｎｔ  Ｉｎｔｅｒｆａｃｅ）を介して不図示のＭＡＣ（Ｍｅｄｉａ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌｌｅｒ）へ４ビットバス３０により送信するように作動するニブル・パケタイザー回路２８を含んでいる。
【００１７】
ニブル・パケタイザー回路２８への入力は、位相同期ループ（ＰＬＬ）１６およびレジスタ２０により受信機（ＲＣＶ）１４から回復されたサンプルされた記号２６、ＰＬＬ１６からの回復されたクロック信号２２、および受信機１４が送信（ＴＸ）回線１０上の変調データを受信していることを示す（「キャリアセンス（ＣＲＳ）信号」とも呼ばれる）受信機イネーブルド信号１８である。
【００１８】
図２に詳細に示すニブル・パケタイザー回路２８は、マンチェスタ・デコーダ回路４０、４ビットシフトレジスタ４６、４ビットレジスタ６０、ニブル同期化回路５４、および遅延回路５８を含んでいる。
【００１９】
最初に、サンプルされた記号２６が、図３に詳細に示すマンチェスタ・デコーダ４０により復号される。マンチェスタ・デコーダ４０は、符号化された記号対を１つの２進デジットへ変換し戻す。すなわち、マンチェスタデコーダ４０は入力シーケンス“１０”を“０”へ復号するとともに入力シーケンス“０１”を“１”へ復号して、復号されたデータ信号４２を発生する。
【００２０】
マンチェスタ・デコーダ４０はまた、データクロック信号４４も発生する。データクロック信号４４は、ニブル・パケタイザー２８の別の構成要素により使用され、立上りエッジトリガ論理の場合には、新たな記号対がうまく復号されている時だけ立上りエッジが与えられる。すなわち、誤った記号対が受信されると（“１１”もしくは“００”）、クロックエッジは発生されず、マンチェスタ・デコーダ４０は記号流に再同期化しなければならない。
【００２１】
マンチェスタ・デコーダ４０により発生されたデータクロック信号４４は４ビットシフトレジスタ４６へ入力され、復号されたデータ４２の新しい各ビットをシフトさせる。４ビットシフトレジスタ４６は、ビット流内の復号されたデータ４２のシリアル／パラレル変換を行ってニブルへ変換する。ビット流に応答して、４ビットシフトレジスタ４６により２つの信号が表明（ａｓｓｅｒｔ）される。４ビットシフトレジスタ４６がプリアンブルの完全なニブル（“１０１０”パターン）を含む場合には、プリアンブル（ＰＲＥ）信号４８が表明される。同様に、４ビットシフトレジスタ４６がＳＦＤニブル（“１０１１”パターン）を含む場合は常に、ＳＦＤ（開始フレーム・デリミッタ：Ｓｔａｒｔ  Ｆｒａｍｅ
Ｄｅｌｉｍｉｔｅｒ）信号５０が表明される。
【００２２】
４ビットシフトレジスタ４６からのパラレルニブル出力５２は４ビットレジスタファイル６０に接続されており、その出力３０によりＭＩＩのＲＸＤピンが駆動される。４ビットレジスタファイル６０は、ニブル同期化回路５４からクロックエッジ信号５６を受信すると、４ビットシフトレジスタ４６の内容を記憶する。この同じクロックエッジ信号５６は、ＭＩＩのＲＸＣＬＫピン上の回復されたクロック信号３２を駆動する前に、遅延回路５８により遅延される。遅延はＲＸＤピンの値を安定化させるのに必要である（１００ＢＡＳＥ−Ｔ  ＭＩＩ仕様には、ＲＸＣＬＫピンを駆動する前のＲＸＤピンの最小安定化時間は１０ナノ秒（ｎｓ）と記載されている。）。
【００２３】
ＲＸＤピン上の符号化されたデータ４２のニブル出力５２の同期化を制御するニブル同期化回路５４の詳細を図４に示す。ニブル同期化回路５４により実施されるイベントのシーケンスを図５にフロー図で示す。
【００２４】
最初に、ステップ１５０において、クロックエッジ信号５６を駆動し次にＲＸＣＬＫピンを駆動するニブルカウンタとＲＸＤＶピンを駆動する信号３４とがリセットされる。判断ステップ１５２において受信機イネーブルド信号１８が表明されていることが確認されると、判断ステップ１５４において、ニブル同期化回路５４は、完全なプリアンブルニブル（“１０１０”）が４ビットシフトレジスタ回路４６にあるか（すなわち、ＰＲＥ信号４８が表明されているか）を確認する。判断ステップ１５４において完全なプリアンブルニブルが検出されると、ステップ１５６に示すようにニブル同期化回路５４はＲＸＤＶピン上に信号３４を表明して、クロックエッジ信号５６を駆動し次にＲＸＣＬＫピンを駆動するニブルカウンタをリセットする。
【００２５】
判断ステップ１６０で確認されるようにニブル同期化回路５４が４ビットシフトレジスタ４６によるＳＦＤ信号５０の表明を検出するまで、ステップ１５８に示すように、マンチェスタ・デコーダ４０から発せられる各符号化されたデータビット４２に対してニブルカウンタが増分される。一度ＳＦＤ信号５０が表明されていると、ステップ１６２に示すように、ニブル同期化回路５４によりニブルカウンタの最上位ビット（ＭＳＢ）がリセットされる。ニブルカウンタの最下位ビット（ＬＳＢ）は同期化からプリアンブルまでゼロとなる。
【００２６】
次に、判断ステップ１６４において、フレームの終りが検出される（すなわち、受信機イネーブルド信号１８が表明解除される）まで、ステップ１６８において、ニブル同期化回路５４によりニブルカウンタが増分される。
【００２７】
しかしながら、図４に示すニブル同期化回路５４は欠陥を含んでいる。４ビットシフトレジスタ４６によりＳＦＤニブルが検出されていることを示すＳＦＤ信号５０が４ビットシフトレジスタ４６により表明されている時にデータ流が１８０°移相しておれば、ＲＸＣＬＫピン上を送信される遅延信号３２は２重クロックパルスを有している。
【００２８】
ＲＸＣＬＫピン上を送信される遅延出力信号３２の２重クロックパルスを図６のタイミング図に示す。符号１８０で示す最初のタイミング図は、ＲＸＤピン上を送信される各ニブルが符号化されたデータ信号４２と同相である場合のＲＸＣＬＫピン上の遅延出力信号３２を示している。符号１８２で示す第２のタイミング図は、ＲＸＤピン上を送信されるニブルが符号化されたデータ信号４２から移相している場合のＲＸＣＬＫピン上の遅延出力信号３２を示している。このようにして生じる２重クロックパルスを図６の符号１８４で示す。
【００２９】
ＭＩＩ  ＲＸＣＬＫ速度は、１００ＢＡＳＥ−Ｔに対しては２５ＭＨｚ、１０ＢＡＳＥ−Ｔに対しては２．５ＭＨｚと指定されている。したがって、このようにして生じる図６の符号１８４で示す２重クロックパルスは、５ＭＨｚサイクルで作動する。ＭＩＩを具備するＭＡＣは、この１つの５ＭＨｚサイクルを修正せずに正しくサポートできなければならない。
【００３０】
２重クロックパルスを無くすために、図２に示すニブル・パケタイザー回路２８のアーキテクチュアは、図７の修正ニブル・パケタイザー回路１７０に示すように、修正されて、一定の２．５ＭＨｚクロックを発生する。最初に、図２に示す４ビットシフトレジスタ４６は、図７に示すように、６ビットシフトレジスタ１７２により置換される。ＲＸＤピンの出力３０はやはり４ビットバスである。しかしながら、４ビットは８：４マルチプレクサ１７６を使用して選定される。８：４マルチプレクサ１７６は６ビットシフトレジスタ１７２から６ビット出力１７４の最初の４ビットもしくは最後の４ビットを選定する。８：４マルチプレクサ１７６の制御信号５６は、図２に示すものと同じく、ニブル同期化回路５４から引き出される。
【００３１】
最初に、８：４マルチプレクサ１７６は６ビットシフトレジスタ１７２からの６ビット出力１７４の最初の４ビットを選定する。それにより、ニブル同期化回路５４のニブルカウンタが設定される。ニブル・シンクロナイザ回路５４によりＳＦＤ信号５０が検出される時にニブルカウンタが１１３”ではなく“１”であれば、ニブルカウンタはリセットされない。替わりに、８：４マルチプレクサ１７６は６ビットシフトレジスタ１７２の出力１７４から最後の４ビットを選定する。このアクションにより、入力データは２ビット倍遅延されて、ＲＸＣＬＫピン上の遅延出力信号３２に２重パルスは見られなくなる。
【００３２】
しかしながら、この点において、８：４マルチプレクサ１７６の処理により生じる２ビット倍の遅延を補うためにフレームの終りに６ビットシフトレジスタ１７２のさらに２つのシフトが必要となる問題が生じる。修正ニブル・パケタイザー１７０はデータの到着によりクロックされるため、データやデータ到着に関係ないクロックソースが必要となる。すなわち、フレームの終りに、８：４マルチプレクサ１７６は６ビットシフトレジスタ１７２の最初の４ビットをクロックアウトするようにプログラムされる。
【００３３】
データやデータ到着に関係ないクロックソースを採用する場合、それは受信機イネーブルド信号が表明解除される時に、回復されたクロックと置換しなければならない。そのため、最終ニブルをシフトさせて６ビットシフトレジスタ１７２の最後の４ビットを占有させ最終ＲＸＣＬＫエッジを生じるのに必要なさらに２つのクロックエッジが与えられる。最終ＲＸＣＬＫエッジを最後から２番目のエッジから４００ｎｓ（２．５ＭＨｚサイクル）間隔をとるために、この独立クロックソースは、何らかの機構により、回復されたクロックと同期化させなければならない。
【００３４】
したがって、遅延ＲＸＣＬＫピン３２上の２重クロックパルスは回避できないため、ＲＸＣＬＫピン上の遅延出力信号３２の可能２重パルスの位置は、ＭＡＣが単にプリアンブルを廃棄してＲＸＤピン上の“１０１１”、ＳＦＤ、の検出を待機しているＳＦＤ信号５０の受信時に選択される。任意のデータ処理が必要となるのはこの点よりも後であり、１つの５ＭＨｚサイクルではＭＡＣが“ＳＦＤ待機”状態から“最初のオクテット処理”状態へ変化するにすぎない。
【００３５】
したがって、ＭＡＣ状態“最初のオクテット処理”はフレーム内のデータの処理開始を示す。プリアンブルは、受信装置がその位相同期ループデータ回復回路をロックさせることができる立上りおよび立下りエッジの規則正しいパターンを有するように与えられる。しかしながら、この点において、修正ニブル・パケタイザー回路１７０はＲＸＤピン上の出力パラレルニブルデータ１７６を既に入力受信信号データ４２と一致させている。したがって、フレームの残りは同期化パラメータをさらに変更することなく４ビットシフトレジスタ４６により実施されるシリアル／パラレル変換へ通される。
【００３６】
以上の説明に関して更に以下の項を開示する。
（１）  シリアルに送信された信号を受信し、それに応答して受信機イネーブルド信号および受信データ信号を発生する受信機と、前記受信データ信号に応答して、回復されたクロック信号を発生する位相同期ループと、前記受信データ信号および前記回復されたクロック信号に応答して、前記受信データ信号からデジタル化されたデータ記号を発生する第１の回路と、前記受信機イネーブルド信号、前記デジタル化されたデータ記号および前記回復されたクロック信号に応答して、前記デジタル化されたデータ記号からデータパケットを形成しかつ前記データパケットの送信を前記受信データ信号に同期化させるニブル・パケタイザーと、を具備するデータ通信システム。
【００３７】
（２）  第１項記載のデータ通信システムであって、前記ニブル・パケタイザーは、前記回復された信号および前記デジタル化されたデータ記号に応答して、前記デジタル化されたデータ記号を復号して復号されたデータ記号およびデータクロック信号を発生するマンチェスター・デコーダを含む。
【００３８】
（３）  第２項記載のデータ通信システムであって、前記ニブル・パケタイザーは、前記マンチェスター・デコーダに応答して前記復号されたデータ記号をパラレルデータへ変換するシフトレジスタをさらに含む。
【００３９】
（４）  第３項記載のデータ通信システムであって、前記シフトレジスタは４ビットシフトレジスタである。
【００４０】
（５）  第４項記載のデータ通信システムであって、前記４ビットシフトレジスタは、第１の一連の前記復号されたデータ記号を受信するとプリアンブル信号を発生するように作動する。
【００４１】
（６）  第５項記載のデータ通信システムであって、前記４ビットシフトレジスタは、第２の一連の前記復号されたデータ記号を受信すると開始フレーム・デリミッタ信号を発生するように作動する。
【００４２】
（７）  第６項記載のデータ通信システムであって、前記ニブル・パケタイザーは、前記受信機イネーブルド信号、前記データクロック信号、前記プリアンブル信号および前記開始フレーム・デリミッタ信号に応答して同期化クロック信号を発生するニブル・シンクロナイザをさらに含み、前記同期化クロック信号は、前記パラレルデータの送信を前記受信データ信号に同期化させるように作動する。
【００４３】
（８）  第７項記載のデータ通信システムであって、前記ニブル・パケタイザーは、前記パラレルデータを記憶しかつ前記同期化クロック信号に応答して前記パラレルデータを送信する第２のレジスタをさらに含む。
【００４４】
（９）  シリアルに送信された信号を受信し、前記シリアルに送信された信号に応答して受信機イネーブルド信号および受信データ信号を発生し、前記受信データ信号に応答して、回復されたクロック信号を発生し、前記受信データ信号および前記回復されたクロック信号に応答して、デジタル化されたデータ記号を発生し、前記受信機イネーブルド信号、前記デジタル化されたデータ記号および前記回復されたクロック信号に応答して、前記デジタル化されたデータ記号からデータパケットを形成し、前記データパケットの送信を前記受信データ信号へ同期化させる、データ通信方法。
【００４５】
（１０）  本発明は、シリアルに送信された信号を受信しそれに応答して受信機イネーブルド信号および受信データ信号を発生することができる受信機１４を含むデータ通信システム１２に関する。位相同期ループ１６は、受信データ信号に応答して、回復されたクロック信号を発生する。第１の回路２０は、受信データ信号および回復されたクロック信号に応答して、デジタル化されたデータ記号を発生する。ニブル・パケタイザー２８は、デジタル化されたデータ記号からデータパケットを形成するとともに、受信機イネーブルド信号，デジタル化されたデータ記号および回復されたクロック信号に応答してデータパケットの送信を同期化させる。
【図面の簡単な説明】
【図１】本発明によるニブル・パケタイザー回路を含むＰＭＤ装置を示す図である。
【図２】図１に含まれるニブル・パケタイザー回路の第１の実施例の詳細図である。
【図３】図２に示すニブル・パケタイザー回路に含まれるマンチェスター・デコーダ回路の詳細図である。
【図４】図２に示すニブル・パケタイザー回路に含まれるニブル同期化回路の詳細図である。
【図５】図４に示すニブル同期化回路の動作を示すフロー図である。
【図６】同期化および非同期化ニブルおよび図４に示すニブル同期化回路により発生されるクロックパルスのタイミング図である。
【図７】図１に含まれるニブル・パケタイザー回路の第２の実施例である。
【符号の説明】
１２  ＰＭＤ装置
１４  受信機
１６  位相同期ループ
２０  レジスタ
２８  ニブル・パケタイザー回路
４０  マンチェスター・デコーダ回路
４６，６０  ４ビットシフトレジスタ
５４  ニブル同期化回路
５８  遅延回路
６０  ４ビットレジスタファイル
１７０  修正ニブル・パケタイザー回路
１７２  ６ビットシフトレジスタ
１７６  ８：４マルチプレクサ
【図１】
0003636810.tif 000002
【図２】
0003636810.tif 000003
【図３】
0003636810.tif 000004
【図４】
0003636810.tif 000005
【図５】
0003636810.tif 000006
【図６】
0003636810.tif 000007
【図７】
0003636810.tif 000008