(57)【特許請求の範囲】
【請求項１】
メモリセルのデータ線にゲートが接続された第１のＮ型ＦＥＴ（Ｎ１）と、第１のＮ型ＦＥＴ（Ｎ１）のドレインと電源の間で第１のＮ型ＦＥＴ（Ｎ１）と直列に接続されゲートが接地された第１のＰ型ＦＥＴ（Ｐ１）とから成り、メモリセルからの出力の反転信号を第１のＮ型ＦＥＴ（Ｎ１）のドレインから出力する反転信号生成器と、
反転信号生成器を活性化する信号の信号線である活性化信号線にゲートが接続された第２のＮ型ＦＥＴ（Ｎ２）から成り反転信号生成器の第１のＮ型ＦＥＴ（Ｎ１）のソースと接地の間で反転信号生成器に直列に接続された抑止スイッチと、
ゲートが反転信号生成器の第１のＮ型ＦＥＴ（Ｎ１）のドレインに接続されソースがデータ線に接続されデータ線に発生するデータをドレインから出力する第３のＮ型ＦＥＴ（Ｎ３）と、第３のＮ型ＦＥＴ（Ｎ３）のドレインと電源との間で第３のＮ型ＦＥＴ（Ｎ３）と直列に接続された第２のＰ型ＦＥＴ（Ｐ２）と、
ゲートが反転信号生成器の第１のＮ型ＦＥＴ（Ｎ１）のドレインに接続されソースがデータ線に接続された第４のＮ型ＦＥＴ（Ｎ４）と、第４のＮ型ＦＥＴ（Ｎ４）のドレインと電源との間で第４のＮ型ＦＥＴ（Ｎ４）と直列に接続されゲートに同期クロック信号が入力される第３のＰ型ＦＥＴ（Ｐ３）とから成る充電加速器を有し、
同期クロック信号が切り替わって充電加速器が動作状態になる時に抑止スイッチをオンさせる半導体メモリ装置。
【請求項２】
第３のＮ型ＦＥＴ（Ｎ３）のドレインと所定の電位の基準信号線を入力とし、両信号線の電位差に比例した信号を出力する差動増幅器を有する請求項１記載の半導体メモリ装置。
【請求項３】
ドレイン及びゲートが電源に接続され、ソースが基準信号線として差動増幅器に接続される第５のＮ型ＦＥＴ（Ｎ５）を有する請求項２記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は半導体メモリ装置、特にプリチャージ時の電力消費の防止に関するものである。
【０００２】
【従来の技術】
一般に、ＲＯＭ又はＲＡＭなどの半導体メモリ装置においてはアドレス線とデータ線との交差する部分にアドレス線で制御されるＭＯＳＦＥＴを配置する構成が採用され、データ線の電圧変化を検出し、その出力を読み出されたデータとして出力している。
【０００３】
この種の半導体メモリ装置では動作速度が速いことが要求される。データ線の電圧変化を電源電圧の幅で変化させると、その充電時間及び放電時間が長くなる。そのため、例えば図６に示すように構成し、Ｎ型ＭＯＳＦＥＴ（Ｎ１）とＰ型ＭＯＳＦＥＴ（Ｐ１）で構成される反転信号生成器１のスレッショルド電圧Ｖｔｈ１とＮ型ＭＯＳＦＥＴ（Ｎ１１）とＰ型ＭＯＳＦＥＴ（Ｐ６）で構成されるインバータのスレッショルド電圧Ｖｔｈ１１との間にＶｔｈ１＞Ｖｔｈ１１の関係を設定し、データ線３の電圧変化幅をＶｔｈ１−Ｖｔｈ１１と制限し、わずかな電圧変化を検出してデータを出力しようとしている。
【０００４】
上記半導体メモリ装置では読み出し速度を速くするためにＶth1−Ｖth11をできるだけ小さくする必要が有るが、あまり小さくすると、Ｎ型ＭＯＳＦＥＴ（Ｎ１）及びＮ型ＭＯＳＦＥＴ（Ｎ１１）の製造上のバラツキによって、Ｖth1＞Ｖth11という条件が満足できない場合がある。そのため、特開昭６０−６６３９４号公報に開示されたセンスアンプにおいては、図７に示すようにメモリセルのデータ線にゲートが接続されたＭＯＳＦＥＴ（Ｎ１４）と、ＭＯＳＦＥＴ（Ｎ１４）のドレインにゲートが接続されデータ線にソースが接続されたＭＯＳＦＥＴ（Ｎ１３）と、ＭＯＳＦＥＴ（Ｎ１４）のドレインと電源間に負荷を介して直列接続されたＭＯＳＦＥＴ（Ｎ１５）と、ＭＯＳＦＥＴ（Ｎ１５）のドレインにソースが接続されデータ線と電源間に負荷を介して接続されたＭＯＳＦＥＴ（Ｎ３）と、ＭＯＳＦＥＴ（Ｎ３）のドレインに接続されたインバータ１４を有し、データ線の電圧変化をほとんど無くし、かつ、スイッチング動作するのをＭＯＳＦＥＴ（Ｎ３）とインバータ１４にすることにより、データ読み出し速度を向上している。
【０００５】
また、特公平５−３９０３９号公報に開示された半導体記憶装置では、図８に示すように電源と設置との間に接続された反転信号生成器１と、電源とデータ線との間に接続された充電加速器１１、データ線と接地間に接続されたセンスアンプを備え、データの読み出し時間の短縮を図っている。反転信号生成器１はＰ型ＦＥＴ（Ｐ１）とＮ型ＦＥＴ（Ｎ１）とで構成されて、メモリセル（Ｎ６）出力の反転信号を出力する。充電加速器１１はＰ型ＦＥＴ（Ｐ３）とＮ型ＦＥＴ（Ｎ４）とで構成されてデータ線３を充電し、センスアンプはセンスアンプの動作時のみオフとなるＮ型ＦＥＴ（Ｎ１６）を有する。上記半導体記憶装置においては反転信号生成器１のＰ型ＦＥＴ（Ｐ１）のゲートを接地レベルにしたので、Ｐ型ＦＥＴ（Ｐ１）とこれとともに反転信号生成器１を構成するＮ型ＦＥＴ（Ｎ１）との接点レベルは非選択状態において常に「Ｈ」と成り、メモリセルの内容が読み出されるデータ線が速やかに充電され、高速読み出しを可能としている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記センスアンプ及び半導体記憶装置においてはプリチャージ時に反転信号生成器で電力を消費してしまう。
【０００７】
また、上記半導体記憶装置においては、プリチャージ時にデータ線をディスチャージする。そのため一旦ディスチャージされたデータ線をチャージアップする時間を必要とする。
【０００８】
この発明はかかる短所を解消するためになされたものであり、動作速度を遅くすることなくプリチャージ時の電力消費を抑止する半導体メモリ装置を得ることを目的とする。
【０００９】
【課題を解決するための手段】
この発明に係る半導体メモリ装置は、反転信号生成器と第２のＰ型ＦＥＴ（Ｐ２）と第３のＮ型ＦＥＴ（Ｎ３）と抑止スイッチとを有し、反転信号生成器はメモリセルのデータ線にゲートが接続された第１のＮ型ＦＥＴ（Ｎ１）と、第１のＮ型ＦＥＴ（Ｎ１）のドレインと電源の間で第１のＮ型ＦＥＴ（Ｎ１）と直列に接続され接続されゲートが接地された第１のＰ型ＦＥＴ（Ｐ１）とから成り、メモリセルからの出力の反転信号を第１のＮ型ＦＥＴ（Ｎ１）のドレインから出力し、第２のＰ型ＦＥＴ（Ｐ２）は第３のＮ型ＦＥＴ（Ｎ３）のドレインと電源との間で第３のＮ型ＦＥＴ（Ｎ３）と直列に接続され、第３のＮ型ＦＥＴ（Ｎ３）はゲートが反転信号生成器の第１のＮ型ＦＥＴ（Ｎ１）のドレインに接続されソースがデータ線に接続され、データ線に発生するデータをドレインから出力し、抑止スイッチは反転信号生成器を活性化する信号の信号線である活性化信号線にゲートが接続された第２のＮ型ＦＥＴ（Ｎ２）から成り反転信号生成器の第１のＮ型ＦＥＴ（Ｎ１）のソースと接地の間で反転信号生成器に直列に接続される。
【００１０】
さらに、ゲートが反転信号生成器の第１のＮ型ＦＥＴ（Ｎ１）のドレインに接続されソースがデータ線に接続された第４のＮ型ＦＥＴ（Ｎ４）と、第４のＮ型ＦＥＴ（Ｎ４）のドレインと電源との間で第４のＮ型ＦＥＴ（Ｎ４）と直列に接続されゲートに同期クロック信号が入力される第３のＰ型ＦＥＴ（Ｐ３）とから成る充電加速器を有し、同期クロック信号が切り替わって充電加速器が動作状態になる時に抑止スイッチをオンさせる。
【００１１】
さらに、第３のＮ型ＦＥＴ（Ｎ３）のドレインと所定の電位の基準信号線を入力とし、両信号線の電位差に比例した信号を出力する差動増幅器を有すると望ましい。
【００１２】
さらに、ドレイン及びゲートが電源に接続され、ソースが基準信号線として差動増幅器に接続される第５のＮ型ＦＥＴ（Ｎ５）を有すると好ましい。
【００１３】
【作用】
この発明においては、抑止スイッチはゲートが活性化信号線に接続された第２のＮ型ＦＥＴ（Ｎ２）から成り、反転信号生成器と接地との間に反転信号生成器と直列に接続され、活性化信号がオフの時に第２のＮ型ＦＥＴ（Ｎ２）と接地間の電流を抑止し、反転信号生成器の電力消費を抑止する。
【００１４】
さらに、ゲートが反転信号生成器の出力線に接続されソースがデータ線に接続された第４のＮ型ＦＥＴ（Ｎ４）と、第４のＮ型ＦＥＴ（Ｎ４）のドレインと電源との間に直列に接続されゲートに同期クロック信号が入力される第３のＰ型ＦＥＴ（Ｐ３）とから成る充電加速器を有し、クロックに同期してデータ線を所定の電位まで迅速に充電する。
さらに、同期クロック信号が切り替わって充電加速器が動作状態になる時に抑止スイッチをオンさせる。これにより、同期クロック信号が切り替わって充電加速器が動作状態になってデータ線を充電する時に、反転信号生成器の第１のＮ型ＦＥＴ（Ｎ１）のドレインの電位を低下させてゲートが第１のＮ型ＦＥＴ（Ｎ１）のドレインに接続されている第３のＮ型ＦＥＴ（Ｎ３）をオフ状態にし、第３のＮ型ＦＥＴ（Ｎ３）のドレインに生じるノイズを遮断する。
【００１５】
さらに、第２のＮ型ＦＥＴ（Ｎ２）のドレインと所定の電位の基準信号線を入力とする差動増幅器を有し、少ない電位の変化でも検出する。
【００１６】
さらに、第５のＮ型ＦＥＴ（Ｎ５）はドレイン及びゲートが電源に接続され、ソースが基準信号線として差動増幅器に接続され、電源の電位よりＮ型ＦＥＴのしきい値の分だけ低い基準信号をソースから差動増幅器に出力する。
【００１７】
【実施例】
図１はこの発明の参考例の半導体メモリ装置構成図である。図に示すように、半導体メモリ装置は、反転信号生成器１、抑止スイッチ２、Ｎ型ＭＯＳＦＥＴ（Ｎ３）及びＰ型ＭＯＳＦＥＴ（Ｐ２）を有し、データ線３に発生した信号を検出してＮ型ＭＯＳＦＥＴ（Ｎ３）のドレインから出力するものである。データ線３はＮ型ＭＯＳＦＥＴから成る選択スイッチＮ７を介して、メモリセルＮ６に接続される。選択スイッチＮ７のＮ型ＭＯＳＦＥＴのベースはメモリセル選択信号線４に接続される。メモリセルＮ６のＮ型ＭＯＳＦＥＴのベースはアドレス線５に接続される。
【００１８】
反転信号生成器１はデータ線３から入力した信号の反転信号を生成して出力するものであり、Ｎ型ＭＯＳＦＥＴ（Ｎ１）とＰ型ＭＯＳＦＥＴ（Ｐ１）から成る。Ｎ型ＭＯＳＦＥＴ（Ｎ１）はゲートをデータ線３に接続し、ソースを抑止スイッチ２に接続し、ゲートから入力した信号をドレインから出力する。Ｐ型ＭＯＳＦＥＴ（Ｐ１）はソースをＮ型ＭＯＳＦＥＴ（Ｎ１）のドレインに接続し、ドレインを電源Ｖｄｄに接続し、ゲートを接地する。抑止スイッチ２はＮ型ＭＯＳＦＥＴ（Ｎ２）で構成され、反転信号生成器１の電力消費を抑止する。第２のＮ型ＭＯＳＦＥＴ（Ｎ２）はドレインを反転信号生成器１のＮ型ＭＯＳＦＥＴ（Ｎ１）に接続し、ノードを接地し、ゲートを活性化信号線６に接続し、ゲートから入力する活性化信号がオフの時にＮ型ＭＯＳＦＥＴ（Ｎ１）と接地間の電流を抑止し、メモリセルＮ６が非選択状態の時に反転信号生成器１の電力消費を抑止する。Ｎ型ＭＯＳＦＥＴ（Ｎ３）及びＰ型ＭＯＳＦＥＴ（Ｐ２）はそれぞれデータ線３に発生した信号を検出するものである。Ｎ型ＭＯＳＦＥＴ（Ｎ３）はゲートが反転信号生成器１のＮ型ＭＯＳＦＥＴ（Ｎ１）に接続され、ソースがデータ線３に接続され、データ線３に発生するデータをドレインから出力する。Ｐ型ＭＯＳＦＥＴ（Ｐ２）はＮ型ＭＯＳＦＥＴ（Ｎ３）及び選択スイッチＮ７を介してメモリセルＮ６に電流を供給するものであり、ソースをＰ型ＭＯＳＦＥＴ（Ｐ３）のドレインに接続し、ドレインを電源Ｖｄｄに接続し、ゲートを接地する。
【００１９】
上記構成の半導体メモリ装置において、メモリセルＮ６がオンする状態であり、且つ、選択スイッチＮ７がオンの状態であるときは、データ線３上の一点７の電位が低下し、ＭＯＳＦＥＴ（Ｎ３）のドレインの出力点８からの出力電位も低下し、出力点８は「Ｌ」レベルを出力する。
【００２０】
一方、メモリセルＮ６がオフする状態であれば、データ線３上の一点７の電位が上昇し、反転信号生成器１のＭＯＳＦＥＴ（Ｎ１）のドレインの出力点９の電位が低下する。ＭＯＳＦＥＴ（Ｎ１）のドレインの出力点９の電位が低下し、ＭＯＳＦＥＴ（Ｎ３）のノードの出力である点７の電位との電位差が小さくなり、出力点９の電位がしきい値ＶｔｈになるとＭＯＳＦＥＴ（Ｎ３）はオフになり、ＮＯＳＦＥＴ（Ｎ３）のドレインの出力点８は電源電位Ｖｄｄまで上昇する。このように、半導体メモリ装置はメモリセルＮ６がオンの状態であるときは「Ｌ」レベルの信号を出力点８から出力し、メモリセルＮ６がオフの状態の時は「Ｈ」レベルの信号を出力点８から出力する。
【００２１】
次ぎに、半導体メモリ装置が非動作時であり、且つ、活性化信号がオフであるときは、反転信号生成器１のＭＯＳＦＥＴ（Ｎ１）のドレインの出力点９の電位は電源電位Ｖｄｄまで上昇し、データ線３上の点７の電位は電源電位ＶｄｄよりＭＯＳＦＥＴ（Ｎ３）のしきい値Ｖｔｈだけ低い電位、すなわちＶｄｄ−Ｖｔｈになる。データ線３上の点７の電位がＶｄｄ−Ｖｔｈになるので反転信号生成器１のＭＯＳＦＥＴ（Ｎ１）により、ＭＯＳＦＥＴ（Ｎ１）のノードが接続される点１０における電位は約Ｖｄｄ−２Ｖｔｈになる。このとき活性化信号がオフであるので、抑止スイッチ２のＭＯＳＦＥＴ（Ｎ２）は反転信号生成器１のＭＯＳＦＥＴ（Ｎ１）及びＭＯＳＦＥＴ（Ｐ１）を介して流れる電流を抑止する。また、半導体メモリ装置はデータ線３をディスチャージしないので、非動作状態から動作状態に変化した場合の処理速度が速い。
【００２２】
次に、図２の構成図に示すように、図１に示した半導体メモリ装置の構成にクロック同期信号で動作する充電加速器１１を備えた本発明の一実施例について説明する。
【００２３】
充電加速器１１はＮ型ＭＯＳＦＥＴ（Ｎ４）とＰ型ＭＯＳＦＥＴ（Ｐ３）から成り、データ線３を迅速に充電するものである。ＭＯＳＦＥＴ（Ｎ４）はノードをデータ線３に接続し、ゲートをＭＯＳＦＥＴ（Ｎ１）のドレインに接続する。ＭＯＳＦＥＴ（Ｐ３）はＭＯＳＦＥＴ（Ｎ４）のドレインと電源Ｖｄｄとの間でＭＯＳＦＥＴ（Ｎ４）と直列に接続され、ゲートを同期クロック信号線１２に接続する。
【００２４】
半導体メモリ装置が非動作状態から動作状態に変わるとき、すなわち同期クロック信号が「Ｈ」から「Ｌ」になると、ＭＯＳＦＥＴ（Ｐ３）がオン状態になる。ここで、半導体メモリの非動作状態において、ＭＯＳＦＥＴ（Ｎ１）のドレインが接続される点９の電位は電源電位Ｖddにあり、データ線３上の点７の電位はＶdd−Ｖthであるので、ＭＯＳＦＥＴ（Ｐ３）がオン状態になると、データ線３の電位が上昇を開始する。そのため、図３に示すように同期クロック信号が「Ｈ」から「Ｌ」に切り替わる時点でＭＯＳＦＥＴ（Ｎ３）のドレインが接続する点８に波形のノイズが載る場合があるが、抑止スイッチ２のＭＯＳＦＥＴ（Ｎ２）をオンにすると反転信号生成器１のＭＯＳＦＥＴ（Ｎ１）のドレインが接続される点９の電位が低下するので、ＭＯＳＦＥＴ（Ｎ３）はオフ状態になり、ノイズを遮断することができる。
【００２５】
さらに、図４に示すようにＭＯＳＦＥＴ（Ｎ３）のドレインと、一定の基準電圧を入力とする差動増幅器１３を設けても良い。これによりしきい値を自由に変えることができ、信号の変化をすばやく検出して出力することができる。
【００２６】
さらに、ＭＯＳＦＥＴ（Ｎ３）のドレインからの出力信号は電源電位ＶddからＭＯＳＦＥＴ（Ｎ３）のしきい値Ｖthを引いた電位の近くで変化するため、図５に示すようにドレインとゲートを電源に接続し、ソースを基準信号線として差動増幅器１３に接続するＮ型ＭＯＳＦＥＴ（Ｎ５）を設けても良い。ＭＯＳＦＥＴ（Ｎ５）のソースは常にＶdd−Ｖthの電位を出力するので、信号の変化をさらに速く検出し出力することができる。
【００２７】
【発明の効果】
この発明は以上説明したように、抑止スイッチは反転信号生成器と接地との間に反転信号生成器と直列に接続され、活性化信号がオフの時に反転信号生成器の電力消費を抑止するので、非活性時の余分な電力の消費を防止できる。
【００２８】
また、抑止スイッチが反転信号生成器と接地との間の電流を制御するので、非活性時にデータ線をディスチャージする必要が無く、活性時に切り変わるときの動作を速くできる。
【００２９】
さらに、充電加速器がクロックに同期してデータ線を迅速に充電することができる。
【００３０】
また、充電加速器がクロックに同期してデータ線を充電する時のノイズを抑止スイッチで遮断できるので、安定した信号を出力できる。
【００３１】
さらに、第２のＮ型ＦＥＴのドレインと所定の電位の基準信号線を入力とする差動増幅器を有するので、少ない電位の変化でも検出でき、信号の変化を迅速に検出して出力することができる。
【００３２】
さらに、電源の電位よりＮ型ＦＥＴのしきい値の分だけ低い基準信号を差動増幅器に入力するので、さらに信号の変化を迅速に検出して出力することができる。
【図面の簡単な説明】
【図１】この発明の参考例を示す構成図である。
【図２】図１の参考例に充電加速器を備えた構成をもつ本発明の一実施例の構成図である。
【図３】クロック同期信号で動作する場合の出力の波形図である。
【図４】差動増幅器を有する場合の構成図である。
【図５】基準電圧をしきい値分だけ電源電圧より下げる場合の構成図である。
【図６】従来の半導体メモリ装置の構成図である。
【図７】従来のセンスアンプの構成図である。
【図８】従来の半導体記憶装置の構成図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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