(57)【特許請求の範囲】
【請求項１】
一方の側面が (100)面、他方の側面が (011)面の非対称Ｖ溝を有するInP またはGaAs基板上に形成されることで、向かい合う一方の側面が(111)A面、他方の側面が(331)B面のトレンチを有するInAlAsまたはAlGaAsバリア層と；
該バリア層の該トレンチ底面に成長させられ、高移動度チャネルとして相対的に狭いエネルギバンドギャップを有するInGaAsまたはGaAs量子細線と；
該量子細線上に成長させられ、低移動度チャネルとして相対的に広いエネルギバンドギャップを有するInAlAsまたはAlGaAsスペーサ層と；
それぞれコンタクト層を介して上記高移動度チャネルに電気的に導通する一方で、上記量子細線の長さ方向に沿って互いには離間したソース電極、ドレイン電極と；
該ソース電極と該ドレイン電極の間に設けられ、絶縁層を介するかショットキ接合を介して上記低移動度チャネルに臨むゲート電極と；
を有する負性抵抗電界効果素子。
【請求項２】
請求項１記載の負性抵抗電界効果素子であって；
上記低移動度チャネル内には部分的に伝導帯エネルギを低めるデルタドープ層があり、上記InAlAsまたはAlGaAsスペーサ層は変調ドープ層となっていること；
を特徴とする負性抵抗電界効果素子。
【請求項３】
請求項１記載の負性抵抗電界効果素子であって；
上記コンタクト層は n型InAlAs層、n型InGaAs層、n型InAlAs層、n型InAs層の積層構造を含むこと；
を特徴とする負性抵抗電界効果素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、負性抵抗特性（NDR:Negative Differential Resistance）を呈する電界効果素子に関し、特に、負性抵抗特性を呈する直前のドレイン電流値と負性抵抗特性が起きた直後のドレイン電流値との比であって負性抵抗効果の大きさを測る目安となるピーク・トゥ・バレー電流比（Peak-to-Valley Current Ratio：以下、PVCRと略す）を高め、また、低い電源電圧で負性特性を呈し得るようにするための改良に関する。なお、負性抵抗特性を呈する電界効果素子を、本書では一般的慣例に従い、単に負性抵抗電界効果素子と呼ぶ。
【０００２】
【従来の技術】
半導体集積回路では負性抵抗特性を有する素子が要求される場合も多い。他の能動素子と同様、こうした負性抵抗素子でも、より低い電圧で動作し、高速動作可能な（高周波特性の良好な）素子である程に望ましいことはもちろんで、これまでにも種々の研究がなされてきた。
【０００３】
制御端子を持たない、いわゆる二端子素子もあるが、制御端子がないということ自体が短所となりがちで、外部からの制御に限界があり、論理素子への応用や集積化素子としてはなじまないことが多い。増幅機能等も当然に見込むことができない。従ってやはり、少なくとも制御端子を含む三端子構造を有する負性抵抗素子が求められるが、その前提の上でなお、将来的傾向として、最も重要視されて行くであろうことは、低電圧動作と高いPVCRの実現である。
【０００４】
それに対する一つの回答として、従来からも、化合物へテロ接合構造を用い、エネルギバンドギャップが相対的に狭く、高移動度の層部分を電子の主たる走行チャネルとし、これに接するように、エネルギバンドギャップが相対的に広くて低移動度の層部分を第二のチャネルとして設けた構造の提案がある（例えば文献1:“Enhanced Resonant Tunneling Real-Space Transfer in delta-Doped GaAs/InGaAs Gated Dual_Channel Tran- sistors Grown by MOCVD”，Chang-Luen Wu 他, IEEE Transactions on Electron Devices vol.43 No.2.(1996) 207）。
【０００５】
このようなデュアルチャネル構造を有する低次元電界効果素子では、ドレイン電圧により加速されて両チャネル間のポテンシャル障壁のエネルギレベルに達した走行電子（ホットキャリア）を、ゲート電圧を正に印可することで、ゲートと主たる高移動度チャネルとに挟まれた低移動度チャネルに実空間遷移させる。低移動度チャネルに遷移した電子は減速して走行するか停留し、その結果、高移動度チャネルを走行する電子の面密度は、ゲート電圧により電荷中性条件を満たすため誘起される総電荷量から、低移動度チャネルに停滞する電荷を減じたものになって、ゲートバイアスをその分、負方向にバイアスしたのと同じ効果となり、高移動度チャネル内の電子が減少することで実質的にドレイン電流が減少し、負性抵抗特性の発現となる。
【０００６】
一方、こうした原理を具現するにも、チャネル中のキャリアの散乱を抑制するのに、高移動度チャネルに量子細線を用いるデュアルチャネル型の電界効果素子構造が有利なことを、本発明者の一部は既に提案した（特願平11−368916号）。この素子の方が、量子井戸を用いたものより負性抵抗が起きやすく、超高速論理素子等にも有望ではある。
【０００７】
【発明が解決しようとする課題】
しかし、量子細線の横方向閉じ込めサイズを実際には約100nm よりも小さくすることが困難であった結果、負性抵抗特性を発現させる電源電圧（一般に電界効果素子としてのドレイン電圧）は従来例に比せば低下させ得たものの、未だ十分に低くなったとは言えなかった。と言うよりも、改善の余地は残っていた。本発明はこの点の更なる改良を目的としてなされたものである。
【０００８】
【課題を解決するための手段】
本発明では上記目的を達成するために、一方の側面が (100)面、他方の側面が (011)面の非対称Ｖ溝を有するInP またはGaAs基板上に形成されることで、向かい合う一方の側面が(111)A面、他方の側面が(331)B面のトレンチを有するInAlAsまたはAlGaAsバリア層と、このバリア層のトレンチ底面に成長させられ、高移動度チャネルとして、相対的に狭いエネルギバンドギャップを有するInGaAsまたはGaAs量子細線と、この量子細線上に成長させられ、低移動度チャネルとして、相対的に広いエネルギバンドギャップを有するInAlAsまたはAlGaAsスペーサ層と、それぞれコンタクト層を介して高移動度チャネルに電気的に導通する一方で、量子細線の長さ方向に沿って互いには離間したソース電極、ドレイン電極と、これらソース電極とドレイン電極の間に設けられ、絶縁層を介するかショットキ接合を介して低移動度チャネルに臨むゲート電極と、を有する負性抵抗電界効果素子を提案する。
【０００９】
本発明ではまた、上記基本構成を満たした上で、低移動度チャネル内には部分的に伝導帯エネルギを低めるデルタドープ層が設けられ、InAlAsまたはAlGaAsスペーサ層が変調ドープ層となっている素子や、ソース電極、ドレイン電極が接触するコンタクト層が n型InAlAs層、n型InGaAs層、n型InGaAs層、n型InAs層の積層構造を含む素子も提案する。
【００１０】
【発明の実施の形態】
図１には本発明に従って構成された負性抵抗電界効果素子10の望ましい一実施形態が示されている。まず、静的に断面構造から見てみると、同図(A) の左側図面に示すように、非対称Ｖ溝を有する InPまたはGaAs基板、図示の場合は InP基板11上に、InAlAsまたはAlGaAsバリア層、この場合はInAlAsバリア層12が形成されることで、当該バリア層12には、下地の InP基板11のＶ溝のある所に非常に急峻な側面を持つ深いＶ溝であるトレンチTRが形成されている。このトレンチTRの底の部分近くの斜面間距離（空間幅）は、後述のように、非常に狭く形成することができる。
【００１１】
図１(A) の右側図面には、左側図面中にて仮想線で囲った要部の断面積層関係も示されているので、これも参照すると、InAlAsバリア層12のトレンチTRの底面上には、まず、高移動度チャネルとして相対的に狭いエネルギバンドギャップを有するInGaAsまたはGaAs量子細線、この場合はInGaAs量子細線13が形成され、その上には、低移動度チャネル20として、相対的に広いエネルギバンドギャップを有するInAlAsまたはAlGaAsスペーサ層、この場合はInAlAsスペーサ層20が形成されている。
【００１２】
ただし、この実施形態では、当該低移動度チャネル20は実は下層21と上層22との二層構造とも認められる。というのも、当該低移動度チャネル20内に伝導帯の凹みを作ることで高移動度チャネルからトンネル障壁を越えて実空間遷移してくるキャリアを捕らえ易くするために、その厚みの途中に、n型シリコン一原子層等によるデルタドープ層（δ−ドープ層）22が含まれているからである。こうした低移動度チャネル20はまた、ドーピング関係からは変調ドープ層と呼ぶこともできる。
【００１３】
低移動度チャネル20の上には、後述のようにソース電極42、ドレイン電極43のそれぞれのためのコンタクト層30が形成されている。この実施形態におけるコンタクト層30は、やはり複数層の積層構造から成るノンアロイコンタクト層なっており、下層から順にn-InAlAs層31、n-InGaAs層32、デルタドープ層33、n-InAlAs層34、n-InAs層35と重なっている。これは、互いの格子整合性が良く、導電性が良好であって、かつ、ソース電極42、ドレイン電極43とのオーミック接触も良好に取れるようにするとの条件からであるが、もちろん、この他にも考えられ、上記の目的を達成するならば、積層層数や材質は問わない。
【００１４】
図１(B) には、同図(A) と直交する関係の断面構造が示されているが、コンタクト層30上には、高移動度チャネルである量子細線13に電気的に導通する一方、当該量子細線13の長さ方向に沿って互いには離間した配置関係となるソース電極42、ドレイン電極43が公知既存のリソグラフィ手法に従って設けられており、また、ソース電極と該ドレイン電極の間には、絶縁層を介するかショットキ接合を介して（この場合は変調ドープ層20に対するショットキ接合を介して）低移動度チャネル20に臨むゲート電極41も望ましくはセルフアライン手法で形成されている。一般にゲート電極41の両側でソース、ドレイン電極間の領域上には適当なる酸化膜、例えば二酸化シリコン酸化膜44が形成される。
【００１５】
なお、図示の場合、コンタクト層30は、まずは低移動度チャネル20に接触し、当該低移動度チャネル20をさらに介して高移動度チャネルである量子細線13に導通するように構成されているが、コンタクト層30が直接に高移動度チャネル20に接触するように作製することもできる。また、電極材料は任意であるが、例えばTi/Pt/Auなどが挙げられる。
【００１６】
このような本発明素子10においては、ドレイン電圧で加速されてホットキャリアとなった高移動度チャネル13内のキャリアは適当なる大きさのゲート電圧の印加により、高移動度チャネル13と低移動度チャネル20間のエネルギ障壁を越えて当該低移動度チャネル20内に移り、そこを走行するか停留する。そのため、既に述べたように、実効的にゲート電圧が負方向に増したのと等しい状況が生起し、ドレイン電流が減少する負性抵抗特性が発現する。
【００１７】
改めて言い直すなら、電荷中性条件により、一定のゲート電圧で蓄えられる電子の総量は一定であるから、低移動度チャネル20に遷移した電子の分だけ、高移動度チャネル13の電子が減少し、そこのコンダクタンスが減少し、負性抵抗特性の発現となる。ここで、低移動度チャネル20内にこの実施形態におけるようにデルタドープ層22が設けられていると、その部分を最深部とする凹みが伝導帯に生じ、トンネル遷移してきたキャリアの安定な捕捉、停留を保証する。しかし、原理的にはこのデルタドーピング層はなくても良く、既述したデュアルチャネル構造が満足されていれば良い。
【００１８】
しかるに、先に述べた通り、本素子の特性上、重要な鍵の一つは、如何にして量子閉じ込め効果の大きい、細幅、微細断面の量子細線13を得るかにある。そしてそれは、少なくとも本発明要旨構成中における限定条件に従うことで、少なくとも従来例に比せば、リソグラフィ技術による限界制約を受けることなく、より狭い幅の量子細線13を得ることができる。しかし、これについてはまた、本件発明者の一部が既に、実践をもって極めて細幅な量子細線を得ている。
【００１９】
そこで以下、これに従った手法を含む、より具体的な本発明素子10の作製例に就き、説明する。まず、図４(A) に示すように、通常のフォトリソグラフィ工程により、InP(311)A基板上に、[01-1]方向に幅 2μm のライン・アンド・スペースパターンを形成した後、HCl:H3PO4:H2O2(=50:10:1)溶液を用いた化学エッチング（ウエットエッチング）により、非対称Ｖ型溝を作成した。非対称Ｖ溝の斜面は (100)面と (011)面で形成されている。斜面間の角度は90°である。この基板の表面酸化膜をフッ化水素酸で除去した後、MBE（分子ビームエピタキシィ）チャンバ内に導入し、原子状水素照射下で基板温度を 400℃に昇温して 2分間保ち、基板の表面クリーニングを行った。
【００２０】
このInP(311)A-Ｖ溝基板11上に、クラッキングAs2 を用いたＶ族ソースにより吸着原子の拡散を抑制しながら MBEによりInAlAs（あるいはAlGaAs）バリア層12を成長すると、図４(B) 及びその要部拡大図である図４(C) に示す通り、(100)面の斜面状側面に(111)A面、(110)斜面の側面に(331)B面が形成され、交差角22度という、鋭いＶ溝であるトレンチTRが形成される。従来の他の手法では、このように急峻な斜面形状で深さを持つトレンチTRは形成できない。
【００２１】
このようなトレンチTRの底にInGaAsあるいはGaAs量子細線を成長すると、既に述べたように、リソグラフィ限界を超えた、極めて幅の狭い量子細線13を形成することができる。その後は、これも既述の通り、低移動度チャネル20、コンタクト層30を順次、適当なる公知手法で形成すればよい。
【００２２】
ここで、参考までに、本出願人における試作例での各層膜厚は、InAlAsバリア層12が400nm、InGaAs量子細線13が10nm、InAlAsスペーサ層21が10nm、同じくデルタドープ層22を挟んで上層のInAlAsスペーサ層23が15nm、さらにノンアロイオーミックコンタクト層30中におけるn-InAlAs層31が1nm、n-InGaAs層32が5nm、デルタドープ層を挟んでその上のn-InAlAs層34が1nm、最上層のn-InAs層が1nm である。In、Ga、Alのフラックスは、InP基板上でInGaAs、InAlAsの組成が格子整合する値In0.53Ga0.47As、In0.52Al0.48Asである。成長中のAs分圧は、As4が 1.3×10-3Pa、As2が8.3×10-4Paとした。InGaAs量子細線13以降の成長には As4を用いた。
【００２３】
図２にまず、本発明による負性抵抗電界効果素子10の室温における静特性を示す。横軸がドレイン−ソース電圧Vds、縦軸がドレイン電流Idである。量子細線13の断面幅はほぼ10nm×20nm、ゲート長は 2μm に作成した。室温下では良好な飽和特性を持つ通常の電界効果トランジスタ(FET）特性となっている。対して図３に示すように、動作温度を40K にまで下げると、顕著な負性抵抗特性が観測された。これは、ゲート電界型実空間遷移 (field-assisted real space transfer)による負性抵抗であり、高移動度チャネルとしてのInGaAs量子細線13の電子がトンネル障壁を越えて低移動度チャネル20中にトンネルすることにより生じる。負性抵抗の生じるドレイン電圧（Onset Voltage:VNDR）は、Vg＝-0.1Vで0.12Vであり、これまでに報告された負性抵抗デバイスに比べて極めて低い。また、PVCRについても、Vg＝-0.1V の時4.3と、十分な値が確保された。
【００２４】
負性抵抗の発現するドレイン電圧は0.2Vからゲート電圧と共に低下するが、これはゲート電圧によりチャネルから見た有効障壁層の高さが低くなったためである。従来の実時間遷移素子の場合、負性抵抗の現れる電圧は1V以上であり、本発明による素子特性の向上は顕著である。
【００２５】
なお、負性抵抗特性の生ずるドレイン電圧はデバイス温度の上昇と共に低減する傾向になるが、これは、キャリア温度の上昇がキャリアの遷移すべき障壁層の高さの相対的な低下を招くためと考えられる。
【００２６】
【発明の効果】
以上、本発明の望ましい実施形態に即し説明したが、本発明の負性抵抗特性電界効果素子は低ドレイン電圧で負性抵抗が得られること、十分なPVCRを得られることで、これまでにない利点、特長を有し、低消費電力での高周波発振器やメモリ等への応用が期待できる。
【図面の簡単な説明】
【図１】本発明負性抵抗電界効果素子の一実施形態における概略構成図である。
【図２】本発明負性抵抗電界効果素子の一実験例で得られた室温下でのドレイン−ソース電圧対ドレイン電流の静特性図である。
【図３】本発明負性抵抗電界効果素子の一実験例で得られた 40K下でのドレイン−ソース電圧対ドレイン電流の静特性図である。
【図４】本発明負性抵抗素子の作製に利用すると好都合な、量子細線を形成すべきトレンチ形成例の説明図である。
【符号の説明】
10  本発明負性抵抗電界効果素子
11   InP基板
12  InAlAsバリア層
13  高移動度チャネルである量子細線
20  低移動度チャネルである変調ドープ層
22  デルタドープ層
30  コンタクト層
41  ゲート電極
42  ソース電極
43  ドレイン電極
TR  トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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