(57)【特許請求の範囲】
【請求項１】
モノリシック高周波集積回路構造であって、
第１の導電型のグランド面層である第１の層（１４）および前記グランド面層である第１の層の上に形成された前記第１の導電型の第２の層（１６）を含む半導体本体（１３）であって、前記グランド面層である第１の層は前記第２の層よりも高いドーパント濃度を有し、前記第２の層は複数のフィールドパッシベイション領域（２１）によって複数のアクティブ領域に分離されているもの、
第１のアクティブ領域に形成された高周波電力ＦＥＴ装置（２２）であって、前記高周波電力ＦＥＴ装置は第２の導電型の第１のソース領域（５８）、前記第１のソース領域から間隔を空けて配置された前記第２の導電型の第１のドレイン領域（６１）、前記第１のソース領域と前記第１のドレイン領域との間に配置されかつ前記第２の層から第１のゲート誘電体層（６３）によって分離された第１のゲート電極層（６４）、および前記第１のソース領域を前記第１の層に結合する前記第１の導電型の第１のシンカ領域（３６）を含むもの、
前記複数のフィールドパッシベイション領域（２１）の１つの上に形成された第１の受動部品（２３，２６，２８，３１）、そして
シャントダイオードを構成しかつ第２のアクティブ領域に形成された静電放電（ＥＳＤ）構造（２７，１２７）であって、該ＥＳＤ構造は、
前記第２の層（１６）内にありかつ前記グランド面層である第１の層（１４）への前記シャントダイオードの第１のコンタクトを提供しかつ高電圧領域（１５６）の周りにリングを形成するシンカ領域（２３６）、および
前記高電圧領域（１５６）内の中央に位置しかつ上に横たわる第２のダイオードコンタクト（３９）と接触する第２の導電型の領域（７１）、
を有する前記静電放電（ＥＳＤ）構造、
を具備することを特徴とするモノリシック高周波集積回路構造。
【請求項２】
モノリシック高周波集積回路構造を形成する方法であって、
第１の導電型の第１の層（１４）および前記第１の層の上に形成された前記第１の導電型の第２の層（１６）を含む半導体材料の本体（１３）を提供する段階であって、前記第２の層は前記第１の層より低いドーパント濃度を有し、前記第１の層はグランド面層を形成する、段階、
前記第２の層の一部の上に複数の露出したアクティブ領域を残して複数のフィールドパッシベイション領域（２１）を形成する段階、
第１のアクティブ領域に高周波電力ＦＥＴ装置（２２）を形成する段階であって、前記高周波電力ＦＥＴ装置は第２の導電型の第１のソース領域（５８）、前記第１のソース領域から間隔を空けて配置された前記第２の導電型の第１のドレイン領域（６１）、前記第１のソース領域と前記第１のドレイン領域との間にありかつ前記第２の層から第１のゲート誘電体層（６３）によって分離された第１のゲート電極層（６４）、および前記第１のソース領域を前記グランド面層に結合する前記第１の導電型の第１のシンカ領域（３６）を含む、段階、
前記複数のフィールドパッシベイション領域（２１）の１つの上に第１の受動部品（２３，２６，２８，３１）を形成する段階、そして
第２のアクティブ領域にシャントダイオードを構成する静電放電（ＥＳＤ）構造（２７，１２７）を形成する段階であって、
前記第２の層（１６）内にシンカ領域（２３６）を形成しかつ前記第１の層（１４）に対し前記シャントダイオードの第１のコンタクトを提供する段階であって、前記シンカ領域は高電圧領域（１５６）の周りにリングを形成する段階、および
前記高電圧領域（１５６）内の中央に位置しかつ上に横たわる第２のダイオードコンタクト（３９）と接触する第２の導電型の領域（７１）を形成する段階、
を有する前記静電放電（ＥＳＤ）構造（２７，１２７）を形成する段階、
を具備することを特徴とするモノリシック高周波集積回路構造を形成する方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、一般的には、高周波半導体集積回路に関し、かつより特定的には、受動部品、論理装置、および静電放電（ｅｌｅｃｔｒｏ−ｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ：ＥＳＤ）装置を高周波電力用トランジスタの処理フローに組み込むための方法および構造に関する。
【０００２】
【従来の技術】
高周波電力増幅器がよく知られておりかつ、例えば、セルラ電話およびページャのようなパーソナル通信の用途において使用される。パーソナル通信産業がより小型でかつ軽い製品に向かって押し進められるに応じて、これらの製品を作り上げる部品もまたより小型かつ軽量にならなくてはならない。パーソナル通信製品のための典型的なシリコンをベースとした高周波電力増幅回路はハイブリッド集積回路構造で個別部品を使用して製造される。すなわち、個別の電力用トランジスタ、抵抗、インダクタ、容量、論理装置、およびＥＳＤフィルムまたは装置がハイブリッド回路基板上に形成されまたは配置されて電力増幅回路を提供する。これらのハイブリッド構造は非常に高価でありかつ寸法が大きく、２．０センチメートル×３．０センチメートルの寸法が典型的なものである。
【０００３】
横方向拡散金属酸化物半導体（ＬＤＭＯＳ）電力トランジスタのようなシリコンをベースとした高周波装置は魅力的であり、その理由はこれらが１００ＭＨｚから約２ＧＨｚの範囲の周波数で良好な性能を提供するからである。また、ＬＤＭＯＳ電力トランジスタはこの周波数範囲においてＩＩＩ−Ｖをベースとした高周波装置よりもコスト効率がよい。高周波ＬＤＭＯＳ電力トランジスタ設計の例はロバート・ビー・デイビス（Ｒｏｂｅｒｔ  Ｂ．  Ｄａｖｉｅｓ）他に発行されかつモトローラ・インコーポレイテッドに譲渡された米国特許第５，１５５，５６３号に示されている。
【０００４】
【発明が解決しようとする課題】
高周波モノリシック集積ＩＩＩ−Ｖ電力増幅回路はしばしばパールナル通信の用途に使用される。しかしながら、これらの装置はそれらがデプレッションモードのＭＥＳＦＥＴ電力装置を使用するため負の電源電圧を必要とする。また、ＩＩＩ−Ｖ電力増幅回路は長期間の信頼性についての問題があることが発見されている。さらに、ＩＩＩ−Ｖ電力増幅回路は製造するのが困難な複雑なエアブリッジインダクタ（ａｉｒ  ｂｒｉｄｇｅ  ｉｎｄｕｃｔｏｒ）設計を使用する。
【０００５】
より小型かつ軽量のパーソナル通信製品をサポートする上でより小型かつ軽量の部品に向けて駆りたてられるに応じて、受動部品（例えば、容量、インダクタ、伝送ライン、および抵抗）、ＥＳＤ部品、および論理部品を高周波電力用トランジスタ構造にコスト効率よくかつ信頼性よくモノリシック集積できる構造および方法が必要である。
【０００６】
【課題を解決するための手段】
一般に、本発明は受動部品（例えば、インダクタ、直列容量、シャント容量、抵抗、および伝送ライン）、静電放電（ＥＳＤ）装置、および論理装置を高周波電力用トランジスタの処理フロー中に統合する手段および方法を提供する。特に、本方法および構造は高周波横方向拡散金属酸化物半導体（ＬＤＭＯＳ）電界効果トランジスタの処理フローに組み込むのに適している。
【０００７】
ここに提供される構造および方法はモノリシック高周波（約２ＧＨｚまで）電力増幅集積回路装置を形成する。図１〜図１５ならびに以下の詳細な説明を参照することにより本発明をよりよく理解することができる。理解を容易にするため、同じ要素は適切な場合には各図の間で同じ番号を有している。
【０００８】
【発明の実施の形態】
図１は、本発明に係わる２段高周波集積回路構造１のレイアウトの例の拡大された頭部面図を示す。構造１は本発明に係わる種々の部品が使用される場合を示すために例として与えられている。厳密な集積は特定の回路設計の要求に依存する。ここに提供される構造および方法は高周波集積回路設計者のための必要な基礎単位（ｂｕｉｌｄｉｎｇ  ｂｌｏｃｋｓ）を提供する。
【０００９】
構造１はＬＤＭＯＳ電力用トランジスタ構造を含むＮセル出力装置２を具備する。ステージ間整合ネットワーク３はインダクタ構造、直列および並列またはシャント容量構造、および伝送ライン構造を含む。ゲートバイアスネットワーク４は抵抗構造、並列容量構造、インダクタ構造、および静電放電（ＥＳＤ）構造を含む。入力装置５はＬＤＭＯＳ電力用トランジスタ構造を含み、論理部６はＣＭＯＳ論理構造を含み、かつ整合ネッワーク７は並列容量構造、抵抗構造、および伝送ライン構造を含む。ドレインバイアスネットワーク８はインダクタ構造、伝送ライン構造、および直列容量構造を含む。任意選択的には、論理構造はステージ間整合ネットワーク３に導入することができる。領域９はパッシベイション領域を表し、かつ種々の部品を分離しかついくらかの部品を構成するために使用される。
【００１０】
図２は、本発明に係わるモノリシック高周波（すなわち、約２ＧＨｚまでの）電力増幅器集積回路構造または構造１０の一実施形態の拡大された断面図の一部１１を示す。図３は構造１０の第２の部分１２を示す。図２および図３の特定の装置の配置は制限的なものではなく、かつそれらの最終的な位置は高周波集積回路の特定のレイアウトに依存することが理解できる。また、個々の構造は図２および図３においてはそれらが図面内で都合よく収まるように互いに近接して配置されている。各構造間の実際の間隔はより大きくできることが理解される。
【００１１】
構造１０は半導体本体または材料１３を含む。半導体本体１３は基板、グランド面層、または第１の層１４、およびグランド面層１４の上に形成された低濃度ドープ層、エピタキシャル層、または第２の層１６を含む。好ましくは、グランド面層１４は５．０×１０１８〜１．０×１０１９アトム／ｃｍ３のオーダのドーパント濃度を有する高濃度ドープｐ型シリコン基板である。好ましくは、第２の層１６はシリコンからなり、グランド面層１４と同じ導電型を有し、グランド面層１４よりも低い濃度でドーピングされ、かつ好ましくは１．０×１０１５〜２．０×１０１５アトム／ｃｍ３のオーダのドーパント濃度を有する。好ましくは、第２の層１６はほぼ９．０〜１１．０ミクロンの範囲の当初（ｓｔａｒｔｉｎｇ）厚さを有する。
【００１２】
第２の層の各部はフィールドパッシベイション領域２１によって隔離されあるいは分離されている。典型的には、フィールドパッシベイション領域２１はほぼ１．８ミクロンより大きな厚さを有し隣接するアクティブ領域の間のおよびグランド面層１４とその後フィールドパッシベイション領域２１の上または上部に形成される受動部品との間の十分なアイソレーションを提供する。構造１０は任意選択的に半導体本体１３の下部面の上に形成されたオーミック層３５を含むことができる。オーミック層３５は典型的にはほぼ１２，０００オングストロームの厚さの金の層からなる。
【００１３】
種々の装置が隔離されたアクティブ領域内にかつフィールドパッシベイション領域２１の種々の部分の上または上部に形成される。図２および図３に示されるように、これらの装置はシリコンをベースとした高周波電力ＦＥＴ装置またはＬＤＭＯＳ構造２２、インダクタ構造２３、シャント容量構造２４、伝送ライン構造２６、ＥＳＤ構造２７、直列容量構造２８、論理構造２９、および抵抗構造３１を含む。図３に示される論理構造２９の部分はＮＭＯＳ部分である。論理構造２９の残りは図１１〜図１３に示されておりかつ後により詳細に説明する。
【００１４】
オーミックまたは金属層３９は種々の構造へのコンタクトを形成するためおよび前記構造のいくつかの部分を形成するために使用される。オーミックまたは金属層４６はオーミック層３９へのコンタクトを形成しかつ前記構造のいくらかの部分を形成するために使用される。上に述べた構造の内の単一のものの例が示されているが、上に述べた構造の内の複数のものを導入した装置、上に述べた構造のすべて、または上に述べた構造の一部のみを導入した装置も可能であり、かつそのような構造は本発明の範囲内に入ることが理解される。
【００１５】
図２および図３から明らかなように、いくつかの付加的なパッシベイション層を種々の構造の間に設けることができる。好ましい実施形態では、第１のパッシベイション層３２（例えば、酸化シリコン、窒化シリコン、その他）をフィールドパッシベイション領域２１の上、第２の層１６のアクティブ領域の部分、および個々の構造の部分に形成する。第２のパッシベイション層３３（例えば、窒化シリコン、酸化シリコン、その他）が第１のパッシベイション層３２の上に形成され引き続き第１の層間誘電体層またはＩＬＤ０層３４が形成される。誘電体層３７がＩＬＤ０層３４の上に形成され、引き続き第２の層間誘電体層またはＩＮＤ１層４３および最終パッシベイション層４４が形成される。構造１０内の各デバイスの要素につき詳細に説明し、引き続き構造１０を形成するための好ましい処理フローの詳細な説明を行う。
【００１６】
高周波電力用ＦＥＴ装置、高周波ＬＤＭＯＳ電力用トランジスタ、またはＬＤＭＯＳ構造２２はｐ＋シンカ領域（ｓｉｎｋｅｒ  ｒｅｇｉｏｎ）３６、高電圧またはＰＨＶ領域５６、ｐ＋エンハンスメント領域５７、ｎ＋ソース領域５８、ＮＨＶ領域５９、およびｎ＋ドレイン領域６１を具備する。任意選択的な実施形態では、ＬＤＭＯＳ構造２２はさらにｐ＋領域４２を含みオーミック層３９への付加的な表面オーミックコンタクトの増強を与える。
【００１７】
ｐ＋シンカ領域３６は第２の層１６の上部面からグランド面層１４へ伸びている。好ましくは、ｐ＋シンカ領域３６は約１．０×１０１９アトム／ｃｍ３の表面濃度を有する。ＰＨＶ領域５６は典型的には第２の層１６内へ約１．５〜２．０ミクロンの深さまで伸びている。ＰＨＶ領域５６の正確なドーパントプロフィールはＬＤＭＯＳ構造２２の所望のブレイクダウン電圧、しきい値電圧、およびトランスコンダクタンス特性に依存する。
【００１８】
ｐ＋エンハンスメント領域５７は典型的には１．０×１０１８アトム／ｃｍ３を超える表面濃度を有し、かつ第２の層１６内へ約０．５〜１．５ミクロンの深さまで伸びている。任意選択的な実施形態では、ｐ＋エンハンスメント領域５７は使用されない。ｎ＋ソース領域５８およびｎ＋ドレイン領域６１は典型的には１．０×１０２０アトム／ｃｍ３のオーダの表面濃度を有しかつ第２の層１６内へ約０．１〜０．５ミクロンの接合深さまで伸びている。ＮＨＶ領域５９は典型的には１．０×１０１７アトム／ｃｍ３のオーダの表面濃度を有し、かつ第２の層１６内へ約０．２〜１．０ミクロンの深さまで伸びている。ｐ＋領域４２は典型的には５．０×１０１８〜１．０×１０１９アトム／ｃｍ３のオーダの表面濃度を有しかつ第２の層１６内へ約０．１〜０．７ミクロンの深さまで伸びている。
【００１９】
ゲート電極はゲート誘電体または酸化物層６３によって第２の層１６から分離されている。好ましくは、該ゲート電極は高濃度ドープ多結晶半導体層６４および該多結晶半導体層６４の上に形成されたオーミックまたは金属層６６を具備する。例えば、ドーピングされた多結晶半導体層６４は約４，０００〜６，０００オングストロームの厚さを有するｎ＋多結晶シリコン層からなり、かつオーミック層６６は約２，５００〜３，５００オングストロームの厚さのタングステン／シリコン合金層からなる。ゲート酸化物層６３は典型的には１００〜６００オングストロームの範囲の厚さを有し好ましい厚さは約４００オングストロームである。
【００２０】
オーミック層３９はＬＤＭＯＳ構造２２のソースおよびドレイン領域へのコンタクトを提供する。オーミック層３９は典型的にはアルミニウム、アルミニウム合金、またはチタン−タングステン合金層とこれに続くアルミニウム−銅合金層のような多層メタリゼイションから構成される。オーミック層３９のための多層メタリゼイションはエレクトロマイグレーション（ｅｌｅｃｔｒｏ−ｍｉｇｒａｔｉｏｎ）に関連する障害に対して強化された保護を提供する。オーミック層３９は好ましくは１．２〜１．５ミクロンの範囲の厚さを有する。
【００２１】
典型的には、ＬＤＭＯＳ構造２２は交互のソースおよびドレイン領域を備えた互いに入り込んだ様式で設計される。また、ＬＤＭＯＳ構造２２は便宜的には５６のゲートセル設計（２８のドレイン領域および２８のソース領域）へと集積される。いっしょに集積された上記５６のゲートセルの４つからなる４セル構造が６ボルトでかつ約１ＧＨｚで約１〜２ワットのＲＦ電力出力を提供するのに十分なものである。
【００２２】
インダクタ構造２３はフィールドパッシベイション領域２１の１つの上に形成される。示された実施形態では、インダクタ構造２３は誘電体層３７の上に形成されかつ好ましくはオーミック層３９を含む多層メタリゼイション構造を備えている。ＩＬＤ１層４３はオーミック層３９を覆いかつ開口を含み、それによって第２のオーミック層４６がオーミック層３９にコンタクトして構造を完成させている。オーミック層４６は好ましくはアルミニウムまたアルミニウム−銅−シリコン合金のようなアルミニウム合金からなりかつ好ましくは約１．８〜２．０ミクロンの範囲の厚さを有する。
【００２３】
オーミック層３９をインダクタ構造２３の一部として使用することにより、他の構造において使用されるものと異なる金属がインダクタ構造において使用される場合と比較して処理ステップがより少なくなる。また、フィールドパッシベイション領域２１、第１のパッシベイション層３２、第２のパッシベイション層３３、ＩＬＤ０層３４、および誘電体層３７が構造２３をグランド面層１４から隔離するから、高いＱ特性を有するインダクタ構造が達成される。（ここでＱは典型的には部品の品質係数（ｑｕａｌｉｔｙ  ｆａｃｔｏｒ）として言及されかつ消費されるエネルギに対するる磁界に蓄積されるエネルギとして定義される）。さらに、２レベルメタリゼイション（すなわち、オーミック層３９およびオーミック層４６）積層はより低い寄生抵抗を提供し、それによってインダクタ構造２３のＱ特性をさらに増強させる。
【００２４】
図４は、インダクタ構造２３の設計の１例を示す大幅に拡大した頭部面図を示す。図４に示されるように、インダクタ構造２３は典型的には中央に配置された中心部またはコアを備えたよく知られたスパイラルまたはコイル形状からなる。参照ライン２−２は図２に示されるインダクタ構造２３の断面の相対的な位置を示すために設けられている。インダクタ構造２３は第１の端子または中央タップライン４８および第２の端子４９を含む。第１の端子４８はインダクタ構造２３のコアへの接続を提供する。
【００２５】
第１の端子４８は点線で示されているが、その理由はそれがこの実施形態ではＩＬＤ１層４３の下にあるためである。これは後に説明する図５（ａ）においてより明らかになる。図４に示されるインダクタ構造２３の設計は６〜７ナノヘンリーのオーダのインダクタンス値を提供するのに十分なものであり、おのおののラインはほぼ１５〜３０ミクロンの範囲の幅４７を有しかつおのおののラインはほぼ３〜１０ミクロン離れた距離の間隔を備えている。
【００２６】
図５（ａ）は、図４に示された参照ライン５−５に沿ったインダクタ構造２３の一部の拡大された断面図である。図５（ａ）は第１の端子４８をインダクタ構造２３の中心部に接続するための１つの実施形態を示すために与えられている。
オーミック層３９はポイント５１および５２で終端しそれによって第１の端子４８の形成のためのギャップが形成できるようにする。ＩＬＤ１層４３は第１の端子４８をオーミック層４６から隔離しかつオーミック層４６はポイント５１および５２によって生じたギャップを「橋絡する（ｂｒｉｄｇｅ）」働きをなす。この設計はエアブリッジ接続構造を使用する必要をなくし、従って処理の複雑さを低減する。
【００２７】
図５（ｂ）は本発明に係わるインダクタの一部の他の実施形態の拡大した断面図である。この実施形態では、オーミック層４６はポイント５３および５４において終端しそれによって第１の端子４８′がインダクタ構造の中心部に接続できるようにするギャップを形成する。ＩＬＤ１層４３は第１の端子４８′をオーミック層３９から隔離しかつオーミック層３９はポイント５３および５４によって生じたギャップを「橋絡する」働きをなす。
【００２８】
別の実施形態では、インダクタ構造はスパイラルを形成するために使用されるオーミック層４６のみを備えたスパイラル設計から構成される。オーミック層３９は中央タップラインを形成し該中央タップラインをオーミック層４６から分離するＩＬＤ１層４３を備えている。前記中心部にまたは前記中心部近くに配置されたビアが使用されてオーミック層４６を中央タップラインに接続する。この別の設計はグランド面層１４からさらに隔離されたインダクタ構造を提供し、さらに容量効果を低減する。しかしながら、この別の設計は図２に示されるインダクタ構造２３と比較してより高い直列抵抗効果を有し、それはオーミック層４６のみが使用されるためである。これはオーミック層４６の厚さを増大することによって克服できる。
【００２９】
再び図２に戻ると、シャント容量構造２４は第２の層１６の上部面とグランド面層１４との間で高濃度ドープされた接続を提供するｐ＋シンカ領域１３６を含む。さらに、ｐ＋シンカ領域１３６はシャント容量構造２４の底部プレートを形成する。ｐ＋シンカ領域１３６はｐ＋シンカ領域３６と同じドーパントプロフィール特性を有する。誘電体層３７は容量の誘電体を形成しかつ好ましくはほぼ１，１００オングストロームより小さな厚さを有する窒化シリコン層からなる。任意選択的には、誘電体層３７は酸化シリコン、酸化シリコンと窒化シリコンの組み合わせ、または他の高誘電率材料から構成される。オーミック層３６はシャント容量構造２４の頭部プレートを形成する。
【００３０】
シャント容量構造２４の容量値は、例えば、開口４１の断面積を調整することによって決定される。例えば、８５ピコファラッドのシャント容量を提供するためには、開口４２の断面積は、誘電体層３７が窒化シリコンからなりかつほぼ１，０００オングストロームの厚さを有する場合、ほぼ４００×４００平方ミクロンである。
【００３１】
伝送ライン構造２６は好ましくはオーミック層３９および４６を含む多層メタリゼイション伝送ライン構造からなる。オーミック層３９は誘電体層３７の上に形成されかつオーミック層４６はオーミック層３９の上に形成される。ＩＬＤ１層４３に形成された開口はオーミック層４６がオーミック層３９にコンタクトできるようにする。典型的には、おのおのの伝送ラインは約１５〜３０ミクロンの幅６８を有し、それぞれ、７０〜３０オームのオーダの特性インピーダンスを有する伝送ラインを提供する。典型的には、隣接する伝送ラインは約１０〜２０の距離６９だけ離れている。
【００３２】
伝送ライン構造２６を誘電体層３７上にかつＩＬＤ０層３４、第２のパッシベイション層３３、第１のパッシベイション層３２、およびフィールドパッシベイション領域２１の１つの上部に配置することにより、高い誘電率の伝送ライン構造が提供される。その結果、この設計はより短い伝送ラインを可能にし、従ってスペースおよびコストを節約する。
【００３３】
次に図３を参照すると、ＥＳＤ構造２７が示されている。高周波の用途においては、ＥＳＤ構造は回路にノイズを導入してはならず、高周波信号振幅を制限してはならず、過剰なｄｃ電力を消費してはならず、あるいは大きな面積を浪費してはならない。さらに、ＬＤＭＯＳ構造２２は典型的にはＥＳＤ保護なしには約５０ボルトにおいてＥＳＤ人体モデル試験に適合しない。
【００３４】
ＥＳＤ構造２７は処理ステップを加えることなく上の要求に適合する本発明による１つの例である。ＥＳＤ構造２７は、例えば、高周波集積回路のＲＦ入力部分において使用される。ＥＳＤ構造２７は約９ボルトのブレイクダウン電圧および約０．５〜０．６ボルトのターンオン電圧を有するシャントダイオード構造からなる。
【００３５】
より詳細には、ＥＳＤ構造２７は好ましくはｐ＋シンカ領域２３６、高電圧またはＰＨＶ領域１５６、ｐ＋エンハンスメント領域１５７、およびｎ＋領域７１を含む環状構造から構成される。ｐ＋シンカ領域２３６、ＰＨＶ領域１５６、およびｐ＋エンハンスメント領域１５７は、それぞれ、ｐ＋シンカ領域３６、ＰＨＶ領域５６、およびｐ＋エンハンスメント領域５７と同じドーパントプロフィールおよび深さ特性を有する。好ましくは、ｎ＋領域７１は２回ドーピングされ、最初はＮＨＶ領域５９と同時にかつ２回目はｎ＋ソース領域４８と同時に行われる。これはｎ＋領域７１に徐々に変化する（ｇｒａｄｅｄ）接合プロフィールを提供しかつ従ってより高いブレイクダウン電圧を提供する。ｐ＋シンカ領域２３６はＥＳＤ構造２７のためのグランド面層１４へのアノード接続を好適に提供する。オーミック層３９はｎ＋領域７１へのカソードオーミックコンタクトを提供する。
【００３６】
最適の保護を提供しかつ集積回路の残りの部分に対するＥＳＤ構造２７の存在の影響を最小にするために、ＥＳＤ構造２７は好ましくはｎ＋領域７１の周りにリングを形成するｐ＋エンハンスメント領域１５７およびｐ＋シンカ領域２３６を備えた丸い形状を有する。ｎ＋領域７１は好ましくは約４〜５ミクロンの直径７２を有する。ＥＤＳ構造２７は好ましくは約３０ミクロンの総合アクティブ領域直径７３を有する。
【００３７】
ＥＳＤ構造２７は集積回路の残りの部分に測定可能なノイズを導入せずかつステージ間整合回路と干渉しないように十分小さい。さらに、ＥＳＤ構造２７は約５００ボルトまでの測定された人体保護を提供しかつもし直接ＲＦ入力パッドと直列に配置されれば負のＲＦ電圧スイングをほぼ−０．５ボルト（ほぼ３ｄＢｍ）に制限する。ＥＳＤ構造２７はＬＤＭＯＳ構造２２を形成するために使用される処理ステップを好適に利用し、従ってコスト効率のよい集積を可能にする。
【００３８】
図６は、本発明に係わるＥＳＤ構造１２７の別の実施形態の回路図である。ＥＳＤ構造１２７はＲＦ入力パッド７６に結合されかつＮＭＯＳトランジスタ７８およびダイオード７９を含む。図６に示されるように、ＮＭＯＳトランジスタ７８は短絡されたゲート／ソース構造となっている。典型的には、出力端子７７はＲＦ入力パッド７６を高周波集積回路の残りの部分に接続するために該ＲＦ入力パッド７６に結合されている。この回路図はまたダイオード７９とＲＦ入力パッド７６との間に直列に接続された任意選択的なインダクタ８９を含む。後により詳細に説明するように、インダクタ８９は負のＲＦ電圧スイングの間の性能を改善するために高周波直列抵抗を提供する。
【００３９】
図７は、図６に係わるＥＳＤ構造１２７の拡大した断面図を示す。ＥＳＤ構造１２７は好ましくは環状設計からなりかつｐ＋シンカ領域３３６、ｐ＋エンハンスメント領域２５７、ｎ＋ソース領域１５８、およびｎ＋領域１７１を含む。ｎ＋領域１７１はダイオード７９のカソードおよびＮＭＯＳトランジスタ７８のドレインの双方として機能する。任意選択的にはＥＳＤ構造１２７は高電圧またはＰＨＶ領域２５６を含む。ｐ＋シンカ領域３３６、ｐ＋エンハンスメント領域２５７、ｎ＋ソース領域１５８、およびＰＨＶ領域２５６は、それぞれ、ｐ＋シンカ領域３６、ｐ＋エンハンスメント領域５７、ｎ＋ソース領域５８、およびＰＨＶ領域５６と同じドーパントプロフィールおよび深さ特性を有する。
【００４０】
好ましくは、ｎ＋領域７１のように、ｎ＋領域１７１は２回ドーピングされ、最初はＮＨＶ領域５９と同時にかつ２回目はｎ＋ソース領域５８と同時に行われる。これはｎ＋領域１７１に徐々に変化する接合プロフィールを与えかつ従ってより高いブレイクダウン電圧を与える。ｐ＋シンカ領域３３６はＥＳＤ構造１２７のためのグランド面層１４への好適な接続を提供する。ＰＨＶ領域２５６を備えることにより、ダイオード７９はほぼ９ボルトのブレイクダウン電圧を有する。ＰＨＶ領域２５６なしでは、ダイオード７９は４５ボルトを超えるブレイクダウン電圧を有する。
【００４１】
ＥＳＤ構造１２７はさらにゲート酸化物層１６３、多結晶半導体層１６４、およびオーミックまたは金属層１６６を含む。多結晶半導体層１６４およびオーミック層１６６はゲート制御電極を形成する。ゲート酸化物層１６３、多結晶半導体層１６４、およびオーミック層１６６は好ましくはゲート酸化物層６３、多結晶半導体層６４、およびオーミック層１６６と同時に形成される。オーミック層３９はゲート制御電極とｎ＋ソース領域１５８の間のオーミックコンタクトを提供しかつｎ＋領域１７１にカソード／ドレインオーミックコンタクトを提供する。
【００４２】
好ましくは、ＮＭＯＳトランジスタ７８はほぼ２〜４ミクロンのチャネル長を有する。上に述べたドーパントプロフィールにより、ＮＭＯＳトランジスタ７８は約０．３ボルトのしきい値電圧および約１０ボルトのブレイクダウン電圧を有する。好ましくは、ＥＳＤ構造１２７は約４０ミクロンの幅８１を有する。任意選択的な実施形態では、ＥＳＤ構造１２７はｎ＋ソース領域１５８およびｐ＋エンハンスメント領域２５７の周りにＰＨＶ領域を含む。この任意選択的な実施形態では、チャネル長は任意選択的に約１ミクロンまで低減されて約１．５ボルトのしきい値電圧および約１２〜１５ボルトのブレイクダウン電圧を持つ構造を提供する。
【００４３】
正電圧スパイクの間、ＥＳＤ構造１２７のＮＭＯＳ部分は９〜１２ボルトより高い電圧に対してブレイクダウンを生じるよう設計される（ＰＨＶ領域がＮＭＯＳ部分に使用されるかに依存する）。また、ＥＳＤ構造１２７のダイオード部分は（ＰＨＶ領域２５６が使用される場合）９ボルトより高い電圧に対し正電圧スパイクの間にブレイクダウンを生じ付加的な導電経路を提供するよう設計される。ＰＨＶ領域２５６が使用されない場合、ダイオード部分は４５ボルトを超えるブレイクダウン電圧を有しかつ高いレベルの正電圧スパイクの間に付加的な導電経路を提供する。
【００４４】
負電圧スパイクの間は、ドレイン−本体接合（すなわち、ｎ＋領域１７１および第２の層１６またはＰＨＶ領域２５６によって形成される接合）はほぼ−０．６ボルトより低いバイアス条件で順方向バイアスとなる。ＥＳＤ構造１２７はほぼ７５０ボルトまでの測定された人体保護を有しかつ負ＲＦ電圧スイングをほぼ−０．５ボルト（ほぼ３ｄＢｍ）に制限する。
【００４５】
負ＲＦ電圧スイングの間のＥＳＤ構造１２７の性能を改善するため、インダクタ８９（図６に示されている）がＲＦ入力パッド７６およびダイオード７９の間に直列に配置される。インダクタ８９は高周波直列抵抗を提供し、それによって負のＲＦ電圧スイングの間のＥＳＤ構造の感度を低下させる。好ましくは、インダクタ８９は約５〜１０ナノヘンリーのインダクタンス値を有する。インダクタ８９は上に述べたＥＳＤ構造２７および後に説明するＥＳＤ構造２２７とともに同様に使用されて負のＲＦ電圧スイングの間の性能を同様に改善する。ＥＳＤ構造２７と同様に、ＥＳＤ構造１２７はＬＤＭＯＳ構造２２を形成するために使用される処理工程を好適に使用しそれによってコスト効率のよい集積を与える。
【００４６】
図８は、本発明に係わるＥＳＤ構造２２７のさらに別の実施形態の回路図である。ＥＳＤ構造２２７はＲＦ入力パッド１７６に結合されかつＮＭＯＳトランジスタ１７８およびダイオード１７９を含む。図８に示されるように、ＮＭＯＳトランジスタ１７８は短絡されたゲート／ドレイン構造になっている。出力端子はＲＦ入力パッド７６を高周波集積回路の残りの部分に接続するために該ＲＦ入力パッド１７６に結合されている。
【００４７】
図９は、図８に係わるＥＳＤ構造２２７の拡大断面図を示す。ＥＳＤ構造２２７は好ましくは環状設計からなりかつｐ＋シンカ領域４３６、ｐ＋エンハンスメント領域３５７、ｎ＋ソース領域２５８、およびｎ＋領域２７１を含む。ｎ＋領域２７１はダイオード１７９のカソードおよびＮＭＯＳトランジスタ１７８のドレインの双方として機能する。ＥＳＤ構造１２７と同様に、ＥＳＤ構造２２７は任意選択的に高電圧またはＰＨＶ領域３５６を含むことができる。ｐ＋シンカ領域４３６、ｐ＋エンハンスメント領域３５７、ｎ＋ソース領域２５８、およびＰＨＶ領域３５６は、それぞれ、ｐ＋シンカ領域３６、ｐ＋エンハンスメント領域５７、ｎ＋ソース領域５８、およびＰＨＶ領域５６と同じドーパントプロフィールおよび深さ特性を有する。
【００４８】
好ましくは、ｎ＋領域７１と同様に、ｎ＋領域２７１は２回ドーピングされ、最初はＮＨＶ領域５９と同時に、かつ２回目はｎ＋ソース領域５８と同時に行われる。これはｎ＋領域２７１に勾配を有するまたは徐々に変化する接合プロフィールを提供しかつ従って高いブレイクダウン電圧を提供する。ＰＨＶ領域３５６により、ダイオード１７９はほぼ９ボルトのブレイクダウン電圧を有する。ＰＨＶ領域３５６なしでは、ダイオード１７９は４５ボルトを超えるブレイクダウン電圧を有する。ＮＭＯＳトランジスタ１７８は約１０〜１２ボルトのブレイクダウン電圧を有する。
【００４９】
ＥＳＤ構造２２７はさらにフィールドパッシベイション領域２１と同時に形成される厚いゲート酸化膜領域１２１を含む。厚いゲート酸化膜領域１２１は従って約１．８ミクロンを超える厚さを有する。ゲート電極層は厚いゲート酸化膜領域１２１の上に形成されかつ好ましくは高濃度ドープ多結晶半導体層２６４、およびオーミックまたは金属層２６６を具備する。多結晶半導体層２６４、およびオーミック層２６６は好ましくは多結晶半導体層６４およびオーミック層６６と同時に形成される。オーミック層３９はゲート制御電極およびｎ＋領域２７１の間にオーミックコンタクトを提供しかつｎ＋ソース領域２５８へのオーミックコンタクトを提供する。
【００５０】
厚いゲート酸化膜領域１２１により、ＮＭＯＳトランジスタ１７８はほぼ７ボルトのしきい値電圧を有する。好ましくはＮＭＯＳトランジスタ１７８は約５〜１０ミクロンのチャネル長を有する。ＥＳＤ構造２２７は好ましくは約５０ミクロンのアクティブ領域幅を有する。
【００５１】
正電圧スパイクの間、ＥＳＤ構造２２７のＮＭＯＳ部分は約７ボルトより高い電圧で導通するよう設計される。ＰＨＶ領域３５６が使用される場合は、ダイオード部分は約９ボルトより高い電圧で導通に寄与する。ＰＨＶ領域３５６が使用されない場合は、ダイオード部分は４５ボルトを超える高レベルスパイクの間に導通に寄与する。負電圧スパイクの間は、ドレイン−本体接合（すなわち、ｎ＋領域２７１および第２の層１６またはＰＨＶ領域３５６によって形成される接合）はほぼ−０．６ボルトより低いバイアス条件に対して順方向バイアスとなる。
【００５２】
ＥＳＤ構造２２７はほぼ７５０ボルトまで予測される測定された人体保護を有しかつほぼ−０．５ボルト（ほぼ３ｄＢｍ）の負のＲＦスイング限界を有する。
また、ＥＳＤ構造２７と同様に、ＥＳＤ構造２２７はＬＤＭＯＳ構造２２を形成するために使用される処理工程を使用し、したがってコスト効率のよい集積を提供する。
【００５３】
任意選択的には、ＥＳＤ構造２２７，１２７および／または２２７は単一のＥＳＤ構造へと組合わされて付加的なＥＳＤ保護を提供することができる。あるいは、ＥＳＤ構造２７，１２７および２２７は中央に配置されたｐ＋シンカ領域を通ってグランドに接続され、他の領域はｐ＋シンカの回りに形成される。任意選択的には、ＥＳＤ構造２７，１２７および／または２２７はモノリシック高周波集積回路構造のゲートバイアス（ＶＧＧ）およびドレインバイアス（ＶＤＤ）入力部分を保護するために使用される。
【００５４】
再び図３を参照して、直列容量構造２８につき説明する。直列容量構造２８はフィールドパッシベイション領域２１の１つの上に形成される。これは該直列容量構造２８をグランド面層１４から離して配置し、したがって寄生の問題を低減しかつ部品のＱ特性を改善する。好ましくは、かつ図３に示されるように、直列容量２８の底部または第１のプレートは高濃度ドープ多結晶半導体層３６４および多結晶半導体層３６４の上に形成されたオーミックまたは金属層３６６を具備する。好ましくは、前記多結晶半導体層３６４およびオーミック層３６６は多結晶半導体層６４およびオーミック層６６と同じ材料から構成されかつ好ましくは同時に形成される。
【００５５】
第１および第２のパッシベイション層３２および３３ならびにＩＬＤ０層３４は底部プレートの一部を覆いかつ開口（例えば、開口８６）がオーミック層３６６を露出するために形成される。誘電体層３７が開口８６内に形成され容量の誘電体を提供する。誘電体層３７は好ましくは窒化シリコン、酸化シリコン、それらの組合わせ、または高誘電率材料から構成される。好ましくは、誘電体層３７は約１，１００オングストロームより小さな厚さを有する。
【００５６】
後により詳細に説明するように、ＩＬＤ０層３４はコンタクト開口（例えば、開口８６）が形成された後にリフロー処理に付されその形成の間およびその形成の後における誘電体層３７のストレスによるクラッキングを低減する。ＩＬＤ０層３４をリフローすることにより、前記開口の側壁が除々に変化する特性になり、したがって誘電体層３７の形成の間および／または引き続く処理の間におけるプロフィールの変化が最小になる。
【００５７】
オーミック層３９は直列容量構造２８の頭部または第２のプレートを形成すると共に底部プレートへのコンタクトを提供する。直列容量構造２８の実際の容量値は開口８６の断面積により容易に制御できる。例えば、約８５ピコファラッドの容量値を提供するためには、開口８６は誘電体層３７が約１，０００オングストロームの窒化シリコンからなる場合約４００×４００平方ミクロンの断面積を有する。オーミック層３６６を使用することにより、直列容量構造２８において寄生抵抗が低減され、それによって高いＱを提供しかつ周波数応答を改善する。
【００５８】
図３に示された論理構造２９はＣＭＯＳをベースとした論理設計を含む。論理装置を高周波ＬＤＭＯＳプロセスに導入することは重大な設計上の挑戦を表わす。ＬＤＭＯＳ構造２２の設計は処理フローに付加的な処理工程が加えられなければＣＭＯＳ論理のＮＭＯＳ部分がソース接地構造になることを要求する。また、ＬＤＭＯＳ構造２２は大きな基板効果（ｂｏｄｙ  ｅｆｆｅｃｔ）を有するから、標準的なＣＭＯＳプロセスにおいて一般に行なわれているソースを浮かすことは実際的ではない。さらに、ＬＤＭＯＳ設計は厚いフィールドパッシベイション領域、高濃度ドープｐ型グランド面層（すなわち、基板）、および頭部側グランドビア（すなわち、ｐ＋シンカ設計）を必要とする。
【００５９】
上に述べた設計上の制約に鑑み、本発明に係わる論理構造はＰＭＯＳ部分に対するｎウェルを形成するために１つの工程を加えることによりＬＤＭＯＳフローへの論理装置の組込みを達成する。該論理構造はＣＭＯＳ構成においてＬＤＭＯＳ装置をＮＭＯＳ装置として使用しかつ基板への頭部シンカグランドコンタクトを使用することによって実現し、それによってオーミックコンタクトのルーティングを大幅に単純化する。
【００６０】
本発明に係わる論理構造は、例えば、プログラマブルスイッチおよび信号減衰装置を提供するために使用される。例としてのみ、本発明に係わる論理構造につきインバータセルの形式で説明する。当業者が理解するように、他のＮＯＲをベースとした論理セルの形成もインバータセルの構造が与えられれば容易に達成できる。
【００６１】
図１０（ａ）は図３および図１１〜図１３に示された論理構造２９（すなわち、インバータセル）の回路図である。論理構造２９は、双方ともソース接地構造になっている、第１のＮＭＯＳトランジスタ９２および第２のＮＭＯＳトランジスタ９３を含む。論理構造２９はさらに第１のＰＭＯＳトランジスタ９４、第２のＰＭＯＳトランジスタ９６、ＶＤＤ端子または部分９７、グランドコンタクト端子または部分９８、Ｖｉｎ端子９９、およびＶｏｕｔ端子１０１を含む。図３に示された論理構造２９の部分はＮＭＯＳ部分である。ＰＭＯＳ部分は図１１に示されており、グランドコンタクト部分９８は図１１に示されており、かつＶＤＤ部分９７は図１２に示されている。
【００６２】
次に図３を参照すると、論理構造２９のＮＭＯＳ部分は高電圧またはＰＨＶ領域４５６、ｐ＋領域１０２、ｎ＋ソース領域１５８、ｎ＋ドレイン領域１６１、およびゲート酸化膜層２６３を含む。ＰＨＶ領域４５６、ｎ＋ソース領域１５８、およびｎ＋ドレイン領域１６１は好ましくは、それぞれ、ＰＨＶ領域５６、ｎ＋ソース領域５８、およびｎ＋ドレイン領域６１と同じドーパントプロフィールおよび深さ特性を備える。ｐ＋領域１０２は好ましくはｐ＋領域４２と同じドーパント特性を有する。
【００６３】
ゲート酸化物層２６３はゲート酸化物層６３と同時に形成される。ＮＭＯＳ部分に対するゲート制御電極は好ましくは高濃度ドープされた多結晶半導体層４６４およびオーミックまたは金属層４６６を具備し、これらは好ましくは多結晶半導体層６４およびオーミック層６６と同じ材料から構成される。好ましくは、多結晶半導体層４６４およびオーミック層４６６は多結晶半導体層６４およびオーミック層６６と同時に形成される。
【００６４】
第１および第２のパッシベイション層３２および３３、ＩＬＤ０層３４、および誘電体層３７はゲート制御電極を覆い、かつオーミック層３６はソースコンタクトおよびドレインコンタクトを提供する。好ましくは、第１のＮＭＯＳトランジスタ９２および第２のＮＭＯＳトランジスタ９３は約１．５ミクロンのチャネル長および約２０ミクロンのチャネル幅を有する。
【００６５】
次に図１１を参照すると、論理構造２９のＰＭＯＳ部分はｎウェル１０３、ｎ＋領域３７１、ｐ＋ソース領域２０２、およびｐ＋ドレイン領域２０３を具備する。ｎウェル１０３は約５．０×１０１６〜５．０×１０１７アトム／ｃｍ３の表面ドーパント濃度を有しかつ第２の層１６内へ約１．７〜２．５ミクロンの深さまで伸びている。ｎ＋領域３７１はｎ＋ソース領域５８と同じドーパントプロフィールおよび深さ特性を有する。ｐ＋ソース領域２０２およびｐ＋ドレイン領域２０３はｐ＋領域４２と同じドーパントプロフィールおよび深さ特性を有する。ゲート酸化物層３６３はＰＭＯＳ部分のためのゲート制御電極を第２の層１６から分離する。ゲート酸化物層３６３は好ましくはゲート酸化物層６３と同時に形成される。
【００６６】
ＰＭＯＳ部分のためのゲート制御電極は好ましくは高濃度ドープされた多結晶半導体層５６４およびオーミックまたは金属層５６６を含む。好ましくは、多結晶半導体層５６４およびオーミック層５６６は、それぞれ、多結晶半導体層６４およびオーミック層６６と同じ材料から構成される。
【００６７】
第１および第２のパッシベイション層３２および３３、ＩＬＤ０層３４、および誘電体層３７はゲート制御電極を覆い、かつオーミック層３９はｐ＋ソース領域２０２およびｐ＋ドレイン領域２０３へのコンタクトを提供する。好ましくは、第１のＰＭＯＳトランジスタ９４および第２のＰＭＯＳトランジスタ９６は約１．５ミクロンのチャネル長およびＮＭＯＳトランジスタ９２および９３のチャネル幅の約１．５〜２．５倍のチャネル幅を有する。
【００６８】
図１２は、本発明に係わる論理構造２９のグランドコンタクト部分９８の拡大された断面図を示す。グランドコンタクト部分９８はｐ＋シンカ領域５３６、高電圧またはＰＨＶ領域５５６、ｐ＋エンハンスメント領域４５７、およびｐ＋領域１４２を含む。オーミック層３９はＮＭＯＳ部分からグランドへの接続を提供する。ｐ＋シンカ領域５３６、ＰＨＶ領域５５６、ｐ＋エンハンスメント領域４５７、およびｐ＋領域１４２はｐ＋シンカ領域３６、ＰＨＶ領域５６、ｐ＋エンハンスメント領域５７、およびｐ＋領域４２とそれぞれ同じドーパントプロフィール特性を有する。グランドコンタクト部分９８は好適に頭部側グランド接続を提供し、それによって頭部側オーミック層のルーティングを大幅に単純化する。
図１３は本発明に係わる論理構造２９のＶＤＤ部分９７の拡大断面図を示す。ＶＤＤ部分９７は誘電体層３７の上に形成されたＶＤＤパッド１０４を含む。ＶＤＤパッド１０４は好ましくはオーミック層３９と同じ材料で構成される。
【００６９】
図１０（ｂ）は、本発明に係わる好ましい論理セルのレイアウト８１０の頭部面図である。好ましくは、各々の論理セルはグランド連結線（ｔｉｅ）部分８１１で始まり、ＮＭＯＳ部分８１２がグランド連結線部分８１１に隣接し、ＰＭＯＳ部分８１３がＮＭＯＳ部分８１２に隣接し、かつＶＤＤバス８１４がＰＭＯＳ部分８１３に隣接する。ゲートライン８２３がＮＭＯＳ８１２およびＰＭＯＳ部分８１３のゲート領域をアクセスする。信号ライン８１８がＮＭＯＳ部分８１２およびＰＭＯＳ部分８１３のドレイン領域をアクセスする。相互接続部８１６はＮＭＯＳ部分８１２およびＰＭＯＳ部分８１３の間にある。信号およびゲート接続は、例えば、相互接続部８１６内に好適に形成することができる。
【００７０】
好ましくは、ＮＭＯＳ部分８１２およびＰＭＯＳ部分８１３は同じピッチを有し、それによってゲートライン８２３が直線的な方法で両方の部分に好適にアクセスできるようにする。これはグランド連結線部分８１１をＮＭＯＳ部分８１２の外部に配置することによって容易に達成される。セルをこの直線的な方法でレイアウトすることにより、付加的な論理セルをお互いに対し容易に継続接続し（ｃａｓｃａｄｅｄ）付加的な論理機能を生じさせることができる。
【００７１】
図１０（ｂ）に示されるように、ＮＭＯＳ部分８１２は好ましくはグランド連結線８１７で始まりかつ終了し、かつ一対のグランド連結線の間に信号連結線８１８を有する。すなわち、各ＮＭＯＳ部分８１２は好ましくはグランド／信号／グランド構造で提供される。各々のＰＭＯＳ部分８１３は好ましくはＶＤＤ連結線８２１でスタートしかつ終了し、そして一対のＶＤＤ連結線の間に信号連結線８１８を有する。すなわち、各々のＰＭＯＳ部分８１３は好ましくはＶＤＤ／信号／ＶＤＤ構造で提供される。この構造はさらに論理セルの従属接続を簡単化しより複雑な論理機能をサポートする。さらに、レイアウト８１０は標準的なミラー技術によってより複雑な論理セルの構成を可能にする。
【００７２】
本発明に係わる論理セル構造は標準的な論理セルのレイアウトに適している。
例えば、それは１０ｘ出力バッファ、２および３入力ＮＯＲ、２および３入力ＮＡＮＤ、ＸＯＲ、ＮＸＯＲ、イネーブルを備えた単純ラッチ／バッファ、Ｊ−Ｋフリップフロップ、２入力ＯＲ、２入力ＡＮＤ、およびデコード／デマルチプレクス設計をサポートする。
【００７３】
ＮＯＲをベースとした設計においては、ＰＭＯＳ装置は一緒に直列に結合されかつＮＭＯＳ装置は一緒に並列に接続され、それはＬＤＭＯＳ構造２２によって課されるソース接地の制約のためである。好ましくは、従属接続したＰＭＯＳ装置の立上り時間に関する影響のため３つより多くない装置が縦続接続される。例えば、３入力ＮＯＲ設計においては、立上り時間は約２．５ナノセカンドであり、これは１００ＭＨｚを超えるクロッキングサイクルをサポートする。
【００７４】
再び図３を参照して、抵抗構造３１につき説明する。抵抗構造３１は好ましくはフィールドパッシベイション領域２１の１つの上に形成されかつ好ましくは多層構造から構成される。特に、抵抗構造３１は好ましくは高濃度ドープ多結晶半導体層６６４およびオーミックまたは金属層７６６から構成される。多結晶半導体層６６４およびオーミック層７６６は好ましくは前記多結晶半導体層６４およびオーミック層６６と同時に形成される。抵抗構造３１の抵抗値はよく知られた抵抗パターンを使用するその長さによっておよび／またはその幅によって制御される。任意選択的には、抵抗構造は伝統的なドーピング技術を使用して第２の層１６の付加的なアクティブ領域内に形成される。
【００７５】
構造１０を形成するための好ましい方法につき図１４に関連して説明する。特に注記しない限り、Ｂ１１ホウ素ソースが以下に説明するホウ素イオン注入工程に適している。また、ＥＳＤ構造２７，１２７および２２７を含む上に述べたすべての構造の要素は以下に説明されるプロセスにおいて好適に含めることができる。構造１０はＬＤＭＯＳ構造２２ならびに上に述べた構造の一部またはすべてを含むことができ、かつ以下の説明は制限的なものでないことが理解される。
【００７６】
ステップ１００１の間に、初期酸化物層が上部層１６の上に形成される。この酸化物層は好ましくは５００から１，５００オングストロームの範囲の厚さを有する。次に、ステップ１００２に示されるように、ｎウェル１０３が論理構造２９のＰＭＯＳ部分のために形成される。ｎウェル１０３は伝統的なパターニングおよびドーパント技術を使用して形成される。好ましくは、ｎウェル１０３は１．０×１０１２〜５．０×１０１２アトム／ｃｍ２のオーダのドーズ量でかつ１００〜１５０ｋｅＶのオーダの適切な注入エネルギでリンのイオン注入を使用して形成される。注入されるドーパントは好ましくは後に説明するｐ＋シンカ領域と同時に第２の層１６内にドライブされる。ステップ１００１はＣＭＯＳ論理構造が構造１０内に含まれない場合にはスキップされる。
【００７７】
次に、ステップ１００３で示されるように、ｐ＋シンカ領域３６，１３６，２３６，３３６，４３６および５３６が好ましくはホウ素のイオン注入を使用して形成される。約５．０×１０１５〜１．０×１０１６アトム／ｃｍ２の範囲のホウ素注入ドーズ量および５０から１００ｋｅＶの範囲の注入エネルギが適切である。ホウ素注入の後に、構造１０は低いＯ２雰囲気中で８０〜１５０分間約１１００〜１２００℃の高い温度にさらされてｎウェル１０３およびｐ＋シンカ領域３６，１３６，２３６，３３６，４３６および５３６を形成する。
【００７８】
次に、ステップ１００４で示されるように伝統的なＬＯＣＯＳプロセスを使用してフィールドパッシベイション領域２１（およびＥＳＤ構造２２７が使用される場合には１２１）が形成される。最初に、ステップ１００１からの初期酸化物が除去され、次にほぼ６００〜１，０００オングストロームのパッド酸化物が形成され、かつ約１，０００〜２，０００オングストロームの窒化物が該パッド酸化物の上に形成され、この形成は好ましくは低圧化学蒸着（ＬＰＣＶＤ）を使用して行なわれる。次に、パッシベイションスタックがパターニングされてパッシベイトされる第２の層１６の部分を露出する。伝統的なフォトリソグラフおよびエッチング技術が使用されて該パッシベイションスタックをパターニングする。
【００７９】
次に、好ましくは高圧酸化プロセスおよび１．０〜５ミクロンの範囲の厚さを持つよう、フィールドパッシベイション領域２１が形成される。最後に、標準的な酸化／窒化／酸化エッチングシーケンスが使用されて第２の層１６に複数のアクティブ領域を提供する。これらのアクティブ領域はフィールドパッシベイション領域２１によってお互いから隔離されあるいは分離される。
【００８０】
ステップ１００５において、ゲート酸化物層６３，１６３，２６３および３６３が形成される。最初に、好ましくは犠牲的酸化物層（ｓａｃｒｉｆｉｃｉａｌｏｘｉｄｅ  ｌａｙｅｒ）が形成されかつ引き続きエッチングされて第２の層１６の上に清浄な上部面を提供する。約２００〜７００オングストロームの犠牲的酸化物層が適切である。次に、ゲート酸化物層が伝統的なシリコン酸化形成技術を使用して形成される。好ましくは、約１００〜６００オングストロームの厚さが使用される。該ゲート酸化物層は次に伝統的な技術を使用してパターニングされゲート酸化物層６３，１６３，２６３および３６３を形成する。
ステップ１００６においては、ゲート電極、直列容量の底部プレート層、および抵抗層が形成される。最初に、ＬＰＣＶＤ多結晶シリコン層が約４，０００〜６，０００オングストロームの厚さで形成される。該多結晶シリコン層は次に、例えば、伝統的なｎ型（例えば、リン）イオン注入およびドーパント再分布（ｄｏｐａｎｔ  ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ）処理を使用してドーピングされる。
【００８１】
次に、オーミック層が前記多結晶シリコン層の上に形成される。好ましくは、タングステン／シリコン合金層がスパッタリング技術およびタングステン／シリコン合金のターゲットを使用して形成される。約２，５００〜３，５００オングストロームの厚さのタングステン／シリコン合金層が適切である。チタン、チタン−窒化物、モリブデン、その他を含む他のオーミック層も適切である。さらに、アルミニウムおよびプラチナのような低温金属が使用できるが、好ましくは高温処理が完了した後に形成される。
【００８２】
次に、伝統的な処理を使用して前記金属層および多結晶シリコン層がパターニングされて多結晶半導体層６４，１６４，２６４，３６４，４６４，５６４および６６４ならびにオーミック層６６，１６６，２６６，３６６，４６６，５６６および７６６を形成する。前記各層がパターニングされた後、オーミック層６６，１６６，２６６，３６６，４６６，５６６および７６６の上に薄い酸化膜が形成される。好ましくは、約１５０〜２００オングストロームの薄い酸化膜が形成されてオーミック層６６，１６６，２６６，３６６，４６６，５６６および７６６と後にそれらの上に形成される層との間の接着を促進しかつより低い抵抗を提供する。
【００８３】
ステップ１００７において、ＰＨＶ領域５６，１５６，２５６，３５６，４５６および５５６が形成される。好ましくは、ＰＨＶ領域のために選択的にドーパントを提供するためにホウ素イオン注入およびパターニングされたフォトレジストマスキング層が使用される。１．０×１０１３および３．０×１０１３アトム／ｃｍ２の範囲のホウ素注入ドーズ量および約３０〜７０ｋｅＶの注入エネルギが適切である。次に、例えば約１０００〜１２００℃の温度、約２０〜６０分の時間、および低いＯ２雰囲気からなる高温炉処理が使用されて前記ドーパントを第２の層１６内に再分布させ、ＰＨＶ領域５６，１５６，２５６，３５６，４５６および５５６を形成する。
【００８４】
ステップ１００８においては、ｐ＋エンハンスメント領域５７，１５７，２５７，３５７および４５７のためのドーパントが選択的に第２の層１６内に導入される。好ましくは、ホウ素イオン注入およびパターニングされたフォトレジストマスキング層が使用される。２．０×１０１４〜５．０×１０１４アトム／ｃｍ２の範囲のホウ素注入ドーズ量および約３０〜６０ｋｅＶの注入エネルギが適切である。
【００８５】
ステップ１００９の間には、ＬＤＭＯＳ構造２２のＮＨＶ領域５９が形成される。また、ｐ＋エンハンスメント領域５７，１５７，２５７，３５７および４５７のためのドーパントが再分布されてこれらの領域を形成する。好ましくは、ＮＨＶ領域５９のためにｎ型ドーパントを提供するためひ素イオン注入およびパターニングされたフォトレジストマスキング層が使用される。約１．０×１０１２〜３．５×１０１２アトム／ｃｍ２の範囲のひ素注入ドーズ量および約１００〜１５０ｋｅＶの注入エネルギが適切である。ひ素の注入に続き、ｎ型およびｐ型ドーパントが第２の層１６内に再分布されてそれぞれの領域を形成する。約１０００〜１１００℃の温度、約４０〜９０分の時間、および低いＯ２雰囲気からなるファーネス処理が適切である。
【００８６】
ステップ１０１０においては、ｎ型ドーパントがｎ＋ソース領域５８，１５８および２５８、ｎ＋ドレイン領域６１および１６１、およびｎ＋領域７１，１７１，２７１および３７１のために導入される。好ましくは、高ドーズひ素注入およびパターニングされたフォトレジストマスキング層が使用されてｎ型ドーパントを第２の層１６内に選択的に導入する。４．０×１０１５〜７．０×１０１５アトム／ｃｍ２の範囲のひ素注入ドーズ量および約１００〜１３０ｋｅＶの注入エネルギが適切である。
【００８７】
高いドーズ量のひ素注入に続き、第１のパッシベイション層３２および第２のパッシベイション層３３が、ステップ１０１１で示されるように、フィールドパッシベイション領域２１および第２の層１６の露出したアクティブ領域の上に形成される。第１のパッシベイション層３２は好ましくは約１，５００〜３，０００オングストロームの厚さの低温被着酸化シリコンからなる。標準的な低温酸化（ＬＴＯ）プロセスが適切である。第２のパッシベイション層３３は好ましくは約９００〜１，５００オングストロームの厚さのＬＰＣＶＤ窒化シリコンからなる。
【００８８】
ステップ１０１２においては、ステップ１０１０からのｎ型ドーパントがアニーリングされてｎ＋ソース領域５８，１５８および２５８、ｎ＋ドレイン領域６１および１６１、そしてｎ＋領域７１，１７１，２７１および３７１を形成する。非反応的環境（例えば、Ｎ２）における９００〜９５０℃、３０〜５０分のファーネスアニールが適切である。あるいは、等価な高速熱アニール（ｒａｐｉｄｔｈｅｒｍａｌ  ａｎｎｅａｌ：ＲＴＡ）処理も使用できる。
【００８９】
ステップ１０１３においては、ｐ型ドーパントが第２の層１６内に選択的に導入されてｐ＋領域４２および１０２、ｐ＋ソース領域２０２、およびｐ＋ドレイン領域２０３を形成する。好ましくは、ホウ素イオン注入およびパターニングされたフォトレジスト層が使用される。好ましくは、前記ホウ素は第２のパッシベイション層３３および第１のパッシベイション層３２を通して注入される。約５．０×１０１５〜１．０×１０１６アトム／ｃｍ２の範囲のボロン注入ドーズ量および約１１０〜１６０ｋｅＶの注入エネルギが適切である。注入されたホウ素は後続の処理の間に再分布され（ｒｅｄｉｓｔｒｉｂｕｔｅｄ）ｐ＋領域４２および１０２、ｐ＋ソース領域２０２、およびｐ＋ドレイン領域２０３を形成する。
【００９０】
ステップ１０１４においては、ＩＬＤ０層３４が第２のパッシベイション層３３の上に被着される。好ましくは、ＩＬＤ０層３４はボロフォスフォシリケートガラス（ｂｏｒｏ−ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ−ｇｌａｓｓ：ＢＰＳＧ）からなり、７，０００〜１０，０００オングストロームの範囲の厚さを有し、かつ伝統的な化学蒸着（ＣＶＤ）技術を使用して被着される。ＩＬＤ０層３４におけるホウ素およびリンの濃度はＩＬＤ０層３４がその後高い温度でフローされるようなものとされる。前記被着に続き、ＩＬＤ０層３４が約９００〜９５０℃の温度および約１５〜３０分の時間からなるフロー処理に付される。好ましくは、該フロー処理の第１の部分の間に、Ｎ２雰囲気が使用され、かつ第２の部分の間にドライＯ２雰囲気が使用される。
【００９１】
ステップ１０１５の間に、シャント容量構造２４および直列容量構造２８のための開口が形成されて誘電体層３７の形成のための準備が成される。伝統的なフォトレジストおよびエッチング技術が使用されてシャント容量構造２４のための第２の層１６の一部および直列容量構造２８のためのオーミック層３６６の一部を露出する。
【００９２】
ステップ１０１５に続き、ステップ１０１６によって示されるように、ＩＬＤ０層３４が再びリフロー処理に付される。このステップは、ステップ１０１７においてその後続の形成の間に誘電体層３７にストレスによるクラックが生じるのを防止するために重要である。好ましくは、ＩＬＤ０層３４は低いフローＯ２雰囲気において約２０〜３０分間約９００℃にさらされる。
【００９３】
ステップ１０１７において、誘電体層３７が形成されてシャント容量構造２４および直列容量構造２８のための容量の誘電体を提供する。また、誘電体層３７はインダクタ構造２３および伝送ライン構造２６のためのグランド面層１４からの付加的な分離を提供する。好ましくは、誘電体層３７は約１，０００〜１，２００オングストロームの厚さを備えたＬＰＣＶＤ窒化シリコンからなる。
【００９４】
ステップ１０１８においては、グランド面層１４の下部面から残留層が除去されかつオーミック層３９のためにコンタクト開口が形成される。グランド面層１４の下部面から残留層を除去するため、構造１０の上部面が保護膜（例えば、フォトレジスト）によってコーティングされかつ残留膜が適切なエッチング剤を使用して除去される。残留膜が除去された後、前記保護膜が除去される。
【００９５】
次に、伝統的なフォトレジスト処理が使用されてオーミック層３９のための開口を形成するエッチング処理のための構造１０を準備する。好ましくは、等方性またはテーパーエッチングとこれに続く異方性またはストレートウォール（ｓｔｒａｉｇｈｔ−ｗａｌｌ）エッチングからなる２工程エッチング処理が使用される。好ましくは、最初の３，５００〜５，０００オングストロームがテーパーエッチングされて図１５に示されるように良好なオーミック層のステップカバレージを提供する。図１５は構造１０の一部の拡大断面図であり好ましいテーパーエッチング部分９０１およびストレートウォール部分９０２、ならびにオーミック層３９、誘電体層３７、ＩＬＤ０層３４、第２のパッシベイション層３３、および第１のパッシベイション層３２を示している。
【００９６】
再び図１４に戻ると、ステップ１０１９の間にオーミック層３９が形成される。好ましくは、オーミック層３９はアルミニウムまたはアルミニウム合金（例えば、ＡｌＣｕＳｉ）からなりかつ１．０ミクロンを超える厚さを有し低い抵抗率のメタリゼイションを提供する。あるいは、オーミック層３９は７５０〜３，０００オングストロームのチタン−タングステン（ＴｉＷ）バリア金属層および該ＴｉＷ層の上の少なくとも１．０ミクロンのアルミニウム合金（例えば、ＡｌＣｕ）層から構成される。好ましくは、伝統的なスパッタリング技術が使用されてオーミック層３９を形成する。オーミック層３９の形成に続き、それは伝統的な技術を使用してパターニングされて、図２、図３、図５、図７、図９および図１１〜１３に示されるように、装置へのコンタクトリードおよび構造１０の部品端子、ならびに直列容量構造２８およびシャント容量構造２４のための頭部プレートを提供する。
【００９７】
ステップ１０２０においては、ＩＬＤ１層４３が形成される。ＩＬＤ１層４３を形成するために、２．０ミクロンの酸化シリコン層が構造１０の上部面の上に被着される。プラズマ強化ＣＶＤ（ＰＥＣＶＤ）酸化シリコンが適切である。酸化シリコン層の被着に続き、伝統的な厚いフォトレジスト（例えば、２．０ミクロン）／エッチバック平坦化プロセスが使用されて２．０ミクロンの酸化シリコン層の平坦化を行なう。あるいは、化学機械処理（ＣＭＰ）が使用されて酸化シリコン層を平坦化する。好ましくは、前記平坦化処理はほぼ２，０００〜３，０００オングストロームの酸化シリコンを残す。平坦化に続き、平坦化された酸化シリコンの上に付加的な１．０ミクロンのＰＥＣＶＤ酸化シリコンが形成されてＩＬＤ１層４３を提供する。
【００９８】
ステップ１０２１においては、コンタクト開口またはビアがＩＬＤ１層４３においてエッチングされてオーミック層４６が適切な部分にコンタクトできるようにする。好ましくは、ステップ１０１８のように、テーパーエッチングが使用されそれに続きストレートウォールエッチングが使用されてオーミック層４６のためのビアを提供する。好ましくは、ＩＬＤ１層４３の始めの３，０００〜５，０００オングストロームがテーパーエッチングされ、残りはストレートウォールエッチングされる。ビアを形成するのに伝統的なフォトリソグラフおよびエッチング技術が使用される。
【００９９】
ステップ１０２２の間に、オーミック層４６が伝統的な技術を使用して被着されかつパターニングされる。好ましくは、オーミック層４６はアルミニウム／銅／シリコン合金からなりかつ１．５ミクロンを超える厚さを有する。ステップ１０２３および１０２４の間に、最終的なパッシベイション層４４が構造１０の上に形成されかつパターニングされてオーミック層への適切なコンタクトを形成するための最終的なビアを提供する。好ましくは、最終的なパッシベイション層４４はフォスフォシリケートガラス（ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ  ｇｌａｓｓ：ＰＳＧ）およびＰＳＧ層の上に形成されたＰＥＣＶＤ酸化シリコン／窒化シリコン膜の組合わせから構成される。最終パッシベイション層４４の形成に続き、構造１０は好ましくは４００〜５００℃に露出され気体アニールを形成する。
【０１００】
上の説明ではｎチャネルＬＤＭＯＳ構造が使用されたが、本発明に係わる構造および方法は上のｎおよびｐ型領域を入れ替えることによりｐチャネルＬＤＭＯＳ構造をサポートできる。
【０１０１】
【発明の効果】
以上の説明から、受動部品、ＥＳＤ構造、および論理構造を高周波ＬＤＭＯＳトランジスタの処理フローに統合してシリコンをベースとしたモノリシック高周波集積回路を形成するための構造および方法が提供されたことが理解されるべきである。該構造および方法はＬＤＭＯＳトランジスタの設計を使用し、したがって余分の処理工程を最小にしかつ集積を大幅に単純化する。前記モノリシック高周波集積構造は良好なＲＦ性能を提供しかつ従来技術のハイブリッド個別部品設計よりも大幅に小型である。さらに、前記構造は等価なＩＩＩ−Ｖをベースとした設計よりもよりコスト効率がよくかつ製造が容易である。
【図面の簡単な説明】
【図１】本発明に係わる２段高周波電力増幅回路のレイアウトを示す説明的頭部面図である。
【図２】本発明に係わるモノリシック高周波集積電力増幅器構造の一部を示す拡大断面図である。
【図３】本発明に係わるモノリシック高周波集積電力増幅器構造の一部を示す拡大断面図である。
【図４】図２に示されるインダクタ構造を示す拡大頭部面図である。
【図５】
図４に示されたインダクタ構造を５−５線に沿って見た拡大断面図（ａ）、および本発明に係わる他のインダクタ構造の一部を示す拡大断面図（ｂ）である。
【図６】本発明に係わるＥＳＤ構造の他の実施形態を示す回路図である。
【図７】図６に示されるＥＳＤ構造の拡大断面図である。
【図８】本発明に係わるＥＳＤ構造のさらに他の実施形態を示す回路図である。
【図９】図８に示されるＥＳＤ構造の拡大断面図である。
【図１０】図３および図１１〜図１３における論理セルを示す回路図（ａ）、および本発明に係わる論理セルのレイアウトを示す頭部面図（ｂ）である。
【図１１】本発明に係わる論理構造の他の部分を示す拡大断面図である。
【図１２】本発明に係わる論理構造のさらに他の部分を示す拡大断面図である。
【図１３】本発明に係わる論理構造のさらに他の部分を示す拡大断面図である。
【図１４】本発明に係わる好ましい方法を示す流れ図である。
【図１５】本発明に係わる構造の一部を示す拡大断面図である。
【符号の説明】
１  ２段高周波集積回路構造
２  Ｎセル出力装置
３  ステージ間整合ネットワーク
４  ゲートバイアスネットワークおよびＥＳＤ
５  入力装置
６  論理部
７  整合ネットワーク
８  ドレインバイアスネットワーク
９  パッシベイション領域
１０  モノリシック高周波電力増幅器集積回路構造
１１  構造１０の第１の部分
１２  構造１０の第２の部分
１３  半導体本体または材料
１４  第１の層
１６  第２の層
２１  フィールドパッシベイション領域
２２  ＬＤＭＯＳ構造
２３  インダクタ構造
２４  シャント容量構造
２６  伝送ライン構造
２７  ＥＳＤ構造
２８  直列容量構造
２９  論理構造
３１  抵抗構造
３２  第１のパッシベイション層
３３  第２のパッシベイション層
３４  第１の層間誘電体層
３５  オーミック層
３６  ｐ＋シンカ領域
３７  誘電体層
３９  オーミック層
５８  ソース領域
６１  ドレイン領域
６３  ゲート誘電体層
６４  ゲート電極層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図８】
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【図１５】
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【図７】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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