(57)【特許請求の範囲】
【請求項１】
下地基板と、前記下地基板上に貼合わされ、誘電体膜によって前記下地基板から絶縁されたシリコン層と、前記シリコン層の表面内に形成され、異なる少なくとも２種類以上の膜厚を持つ複数のシリコン層領域とを備え、前記複数のシリコン層領域は、前記誘電体膜によって相互に電気的に分離されて同一の高さに形成された半導体基板を製造する半導体基板の製造方法において、
第１のシリコン基板に少なくとも２回以上の選択酸化をすることにより、少なくとも３種類以上の膜厚の異なるシリコン酸化膜領域を該第１のシリコン基板の表面側に形成する工程と、
前記第１のシリコン基板の表面側を平坦化し、前記各シリコン酸化膜領域におけるシリコン酸化膜の一部を残して除去することにより、前記複数のシリコン領域を形成する工程と、
前記平坦化された前記第１のシリコン基板の表面側に前記下地基板となる第２のシリコン基板を貼合わせる工程と、
前記第１のシリコン基板の一部を裏面側から除去する工程と、を有することを特徴とする半導体基板の製造方法。
【請求項２】
下地基板と、前記下地基板上に貼合わされ、誘電体膜によって前記下地基板から絶縁されたシリコン層と、前記シリコン層の表面内に形成され、異なる少なくとも２種類以上の膜厚を持つ複数のシリコン層領域と、を備え、前記複数のシリコン層領域は、前記誘電体膜によって相互に電気的に分離されて同一の高さに形成され、かつ、前記各シリコン領域は少なくとも２個以上の素子が形成可能な面積をそれぞれ有する半導体基板の製造方法において、
第１のシリコン基板に少なくとも２回以上の選択酸化をすることにより、少なくとも３種類以上の膜厚の異なるシリコン酸化膜領域を該第１のシリコン基板の表面側に形成する工程と、
前記第１のシリコン基板の表面側を平坦化し、前記各シリコン酸化膜領域におけるシリコン酸化膜の一部を残して除去することにより、前記複数のシリコン領域を形成する工程と、
前記平坦化された前記第１のシリコン基板の表面側に前記下地基板となる第２のシリコン基板を貼合わせる工程と、
前記第１のシリコン基板の一部を裏面側から除去する工程と、を有することを特徴とする半導体基板の製造方法。
【請求項３】
下地基板と、前記下地基板上に貼合わされ、誘電体膜によって前記下地基板から絶縁されたシリコン層と、前記シリコン層の表面内に形成され、異なる少なくとも２種類以上の膜厚を持つ複数のシリコン層領域とを備え、前記複数のシリコン層領域は、前記誘電体膜によって相互に電気的に分離されて同一の高さに形成された半導体基板を製造する半導体基板の製造方法において、
第１のシリコン基板の表面側に溝を形成すると共に、少なくとも１回以上の選択酸化をすることにより、少なくとも２種類以上の膜厚の異なるシリコン酸化膜を形成する工程と、
前記第１のシリコン基板の表面側を少なくとも一部の前記シリコン酸化膜の一部を残して平坦化することにより、前記複数のシリコン層領域を形成する工程と、
前記平坦化された前記第１のシリコン基板の表面側に前記下地基板となる第２のシリコン基板を貼合わせる工程と、
前記第１のシリコン基板の一部を裏面側から除去する工程と、を有することを特徴とする半導体基板の製造方法。
【請求項４】
下地基板と、前記下地基板上に貼合わされ、誘電体膜によって前記下地基板から絶縁されたシリコン層と、前記シリコン層の表面内に形成され、異なる少なくとも２種類以上の膜厚を持つ複数のシリコン層領域と、を備え、前記複数のシリコン層領域は、前記誘電体膜によって相互に電気的に分離されて同一の高さに形成され、かつ、前記各シリコン領域は少なくとも２個以上の素子が形成可能な面積をそれぞれ有する半導体基板の製造方法において、
第１のシリコン基板の表面側に溝を形成すると共に、少なくとも１回以上の選択酸化をすることにより、少なくとも２種類以上の膜厚の異なるシリコン酸化膜を形成する工程と、
前記第１のシリコン基板の表面側を少なくとも一部の前記シリコン酸化膜の一部を残して平坦化することにより、前記複数のシリコン層領域を形成する工程と、
前記平坦化された前記第１のシリコン基板の表面側に前記下地基板となる第２のシリコン基板を貼合わせる工程と、
前記第１のシリコン基板の一部を裏面側から除去する工程と、を有することを特徴とする半導体基板の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の技術分野】
本発明は、半導体基板の製造方法に関するものである。
【０００２】
【従来の技術】
絶縁基板または絶縁膜上に薄膜シリコン層を形成した半導体基板、つまり、Ｓ０Ｉ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｔｏｒ）基板に形成されたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタは、ソース・ドレイン間の接合容量が小さく、ラッチアップを防止できる等の理由で、半導体集積回路の低消費電力化を進める上で、注目されている。
Ｓ０Ｉ構造上に形成されるＣＭ０Ｓトランジスタには、完全空乏（Ｆｕｌｌｙ  Ｄｅｐｌｅｔｅｄ）  型と部分空乏（Ｐａｒｔｉａｌｌｙ  Ｄｅｐｌｅｔｅｄ）  型とがある。完全空乏型は、薄膜シリコン層が５０ｎｍ程度以下と薄く、ソース領域及びドレイン領域に挟まれたボディ領域が常に空乏化されている。部分空乏型では、薄膜シリコン層が１００ｎｍ以上と比較的厚く、ボディ領域の底部が空乏化されていない。
完全空乏型Ｍ０Ｓトランジスタは、急峻なサブスレッショルド特性が得られ、オフリーク電流を抑制しつつ閾値電圧を低くできるので、低消費電力化に有効であるが、同時に薄膜シリコン層が５０ｎｍ程度以下と薄いので、ソース・ドレイン抵抗が高く、基板濃度を高く設定するために易動度が低下してトランジスタの駆動能力が低下する等の欠点がある。
【０００３】
これに対し、部分空乏型Ｍ０Ｓトランジスタは、サブスレッショルド特性がバルク基板上のＭ０Ｓトランジスタと同程度となり、低消費電力化の効果が完全空乏型程には大きくない。しかしながら、ボディ領域の電位を固定することにより、動作中にインパクトイオン化によって生じた空孔がボディ領域に蓄積し、ドレイン電流特性に歪みを生じさせる現象（キンク現象）を抑えることができる。
よって、低消費電力特性と動作時の安定性とを考慮し、同一ＳＯＩ基板に完全空乏型Ｍ０Ｓトランジスタと部分空乏型Ｍ０Ｓトランジスタとを混載して半導体集積回路化することが提案されている。
【０００４】
図２（ａ）〜（ｅ）は、従来のＳＯＩ基板を用いた半導体集積回路の製造工程を示す断面図である。
従来、同一ＳＯＩ基板に完全空乏型のＭ０Ｓトランジスタと部分空乏型のＭ０Ｓトランジスタとを形成するときには、図２（ａ）〜（ｅ）の工程を順に行う。まず、図２（ａ）の工程において、シリコン単結晶基板中に酸素イオンを注入して酸化するＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＩＭｐｌａｎｔｅｄ  ＯＸｉｇｅｎ）  法と呼ばれる方法、あるいは次の文献に示される貼合わせ法と呼ばれる方法により、シリコン基板１上にシリコン酸化膜層２を形成し、その上に約２００ｎｍ程度の薄膜シリコン層（以下「ＳＯＩ層」という。）３を有するＳＯＩ基板を形成する。
文献；特開平５−２７５６６３号公報
【０００５】
図２（ｂ）の工程において、ＳＯＩ基板上に図示しないシリコン酸化膜のバッファ層及びシリコン窒化膜層を形成し、ホトリソ工程を経てシリコン窒化膜及びシリコン酸化膜に開口部を形成した後、該シリコン窒化膜をマスクとしてＳＯＩ層３を選択的に酸化し、シリコン窒化膜及びシリコン酸化膜を除去する。これにより、ＳＯＩ層３が例えば７０ｎｍに薄くなった領域４を形成する。
図２（ｃ）の工程において、ＳＯＩ層３を選択的にエッチングし、領域４以外の場所に、部分空乏型Ｍ０Ｓトランジスタを形成する領域６を形成すると共に、領域４を含む場所に完全空乏型Ｍ０Ｓトランジスタを形成する領域５を形成する。この図２（ｃ）の工程の次に、ＣＭ０Ｓトランジスタを形成する。なお、図２ｄ）及び（ｅ）では、Ｎチャネル型Ｍ０Ｓトランジスタ（以下「ＮＭ０Ｓ」という。）を形成する場合を説明しているが、Ｐチャネル型Ｍ０Ｓトランジスタ（以下「ＰＭ０Ｓ」という。）を形成する場合も、不純物のタイプを代えるだけで同様の工程で形成できる。
【０００６】
図２（ｄ）の工程において、Ｍ０Ｓトランジスタの閾値電圧を制御するためのＰ型不純物を注入し、ゲート酸化膜７を領域５，６のＳＯＩ層３上に積層し、その上にゲート電極となるポリシリコン８を形成する。さらに、ＳＯＩ層３の一部に高濃度Ｐ型不純物を注入し、部分空乏型Ｍ０Ｓトランジスタのソースとなる部分にＰ＋  領域９を生成する。
図２（ｅ）の工程において、Ｎ型不純物を高濃度に注入し、ソース及びドレインとなるＮ＋  領域１０をＳＯＩ層３に形成する。このとき、Ｐ＋  領域９の一部には、Ｎ型不純物を注入せず、注入しない部分はＰ＋  不純物領域のままとなり、Ｎ型不純物を注入したＰ＋  領域９の底部は、Ｐ型不純物領域になる。以上により、完全空乏型Ｍ０Ｓトランジスタと部分空乏型Ｍ０Ｓトランジスタとが形成される。このＭ０Ｓトランジスタが形成された基板に層間絶縁膜を積層した後、ソース、ドレイン、ゲート及びボディコンタクト領域にコンタクトホールを開口し、メタル配線を形成して半導体集積回路を製造する。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来のＳＯＩ基板に半導体集積回路を形成する製造方法では、次のような課題があった。
完全空乏型Ｍ０Ｓトランジスタのゲート電極を形成する領域４が、凹状になっているので、ゲート電極となるポリシリコン８を形成するためにレジスト膜を塗布する際に、該レジスト膜厚が周辺より厚くなり、ゲート長寸法の制御が困難になりやすく、また、エッチングの際にゲート電極がくびれる等の問題を生じことがあった。さらに、完全空乏型Ｍ０Ｓトランジスタと部分空乏型Ｍ０Ｓトランジスタのゲート電極の高さが異なるので、両方のトランジスタのゲート長寸法を合わせることが困難であった。
【０００８】
【課題を解決するための手段】
前記課題を解決するために、第1の発明は、下地基板と、前記下地基板上に貼合わされ、誘電体膜によって前記下地基板から絶縁されたシリコン層と、前記シリコン層の表面内に形成され、異なる少なくとも２種類以上の膜厚を持つ複数のシリコン層領域とを備え、前記複数のシリコン層領域は、前記誘電体膜によって相互に電気的に分離されて同一の高さに形成された半導体基板を製造する半導体基板の製造方法において、次のような工程を行う。
即ち、第１のシリコン基板に少なくとも２回以上の選択酸化をすることにより、少なくとも３種類以上の膜厚の異なるシリコン酸化膜領域を該第１のシリコン基板の表面側に形成する工程と、前記第１のシリコン基板の表面側を平坦化し、前記各シリコン酸化膜領域におけるシリコン酸化膜の一部を残して除去することにより、前記複数のシリコン領域を形成する工程と、前記平坦化された前記第１のシリコン基板の表面側に前記下地基板となる第２のシリコン基板を貼合わせる工程と、前記第１のシリコン基板の一部を裏面側から除去する工程とを行う。
第２の発明では、下地基板と、前記下地基板上に貼合わされ、誘電体膜によって前記下地基板から絶縁されたシリコン層と、前記シリコン層の表面内に形成され、異なる少なくとも２種類以上の膜厚を持つ複数のシリコン層領域と、を備え、前記複数のシリコン層領域は、前記誘電体膜によって相互に電気的に分離されて同一の高さに形成され、かつ、前記各シリコン領域は少なくとも２個以上の素子が形成可能な面積をそれぞれ有する半導体基板の製造方法において、第１の発明と同様の工程を行う。
【００１１】
第３の発明は、下地基板と、前記下地基板上に貼合わされ、誘電体膜によって前記下地基板から絶縁されたシリコン層と、前記シリコン層の表面内に形成され、異なる少なくとも２種類以上の膜厚を持つ複数のシリコン層領域とを備え、前記複数のシリコン層領域は、前記誘電体膜によって相互に電気的に分離されて同一の高さに形成された半導体基板を製造する半導体基板の製造方法において、次のような工程を行う。
即ち、第１のシリコン基板の表面側に溝を形成すると共に、少なくとも１回以上の選択酸化をすることにより、少なくとも２種類以上の膜厚の異なるシリコン酸化膜を形成する工程と、前記第１のシリコン基板の表面側を少なくとも一部の前記シリコン酸化膜の一部を残して平坦化することにより、前記複数のシリコン層領域を形成する工程と、前記平坦化された前記第１のシリコン基板の表面側に前記下地基板となる第２のシリコン基板を貼合わせる工程と、前記第１のシリコン基板の一部を裏面側から除去する工程とを行う。
第４の発明では、下地基板と、前記下地基板上に貼合わされ、誘電体膜によって前記下地基板から絶縁されたシリコン層と、前記シリコン層の表面内に形成され、異なる少なくとも２種類以上の膜厚を持つ複数のシリコン層領域と、を備え、前記複数のシリコン層領域は、前記誘電体膜によって相互に電気的に分離されて同一の高さに形成され、かつ、前記各シリコン領域は少なくとも２個以上の素子が形成可能な面積をそれぞれ有する半導体基板の製造方法において、第３の発明と同様の工程を行う。
【００１２】
第１〜第４の発明によれば、以上のように半導体基板の製造方法を構成したので、膜厚の異なるシリコン層領域が誘電体膜上に形成され、かつ、それらのシリコン層領域の高さが同じである。そのため、半導体基板のシリコン領域上に形成するＭＯＳトランジスタのゲート電極の高さが揃うことになる。また、各シリコン層領域は、少なくとも２個以上の素子が形成可能な面積をそれぞれ持つので、例えば膜厚の薄いシリコン層領域に、完全空乏型ＭＯＳトランジスタを用いた回路を形成し、膜厚の厚いシリコン領域に、部分空乏型ＭＯＳトランジスタを用いた回路を形成することで、高速性及び低消費電力性を持つ回路と、安定性が求められる回路とが共通基板に混載される。
【００１３】
【発明の実施の形態】
第１の実施形態
図１は、本発明の第１の実施形態を示すＳＯＩ基板の断面図である。
このＳＯＩ基板は、下地基板１１と、該下地基板１１上に積層された誘電体膜１２とを有し、該誘電体膜１２の上には異なる２種類の膜厚のシリコン層領域１３、１４が形成されている。シリコン層領域１３，１４の間は、誘電体膜１２にって電気的に分離されると共に、該シリコン層領域１３，１４の表面高さは、同じになっている。
【００１４】
図３（ａ）〜（ｅ）は、図１のＳＯＩ基板の製造工程を示す断面図である。図４（ａ）〜（ｃ）は、図１のＳＯＩ基板を用いた半導体集積回路の製造工程を示す断面図である。
図１のＳＯＩ基板を形成するには、図３（ａ）〜（ｅ）の工程を順に行う。
最初の図３（ａ）の工程は、３層構造の第１のシリコン基板２０を形成する工程であり、Ｐ型シリコン基板２１の表面に約２０μｍの厚さの多孔質シリコン層２２を形成して酸化した後、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｒｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、約２００ｎｍ厚の単結晶シリコン層２３をエピタキャル成長させる。
【００１５】
図３（ａ）の次の図３（ｂ）の工程では、単結晶シリコン層２３の表面にバッファ層となるシリコン酸化膜層２４を積層すると共にシリコン窒化膜層２５を形成した後、ホトリソ工程により該シリコン窒化膜層２５の一部分２６を開口する。そして、選択酸化を行い、部分２６におけるシリコン酸化膜の膜厚を約５０ｎｍの厚さにする。
図３（ｃ）の工程において、シリコン窒化膜層２５が残っている領域のうちの一部分２７に対してホトリソ工程を行い該シリコン窒化膜層２５を除去し、選択酸化を行い、部分２６におけるシリコン酸化膜の膜厚を約２００ｎｍに成長させる共に、部分２７におけるシリコン酸化膜の膜厚を例えば約１５０ｎｍにする。
【００１６】
図３（ｄ）の工程において、残ったシリコン窒化膜層２５を除去した後、熱酸化を行うことにより、単結晶シリコン層２３がすべて酸化されたシリコン酸化膜領域２８と、単結晶シリコン層２３を約５０ｎｍ残して酸化されたシリコン酸化膜領域２９と、単結晶シリコン層２３を約１００ｎｍ残して酸化されたシリコン酸化膜領域３０とを形成する。
【００１７】
図３（ｅ）の工程において、化学的機械研磨法等により、図３（ｄ）の基板の酸化された表面を平坦に研磨する。表面が研磨された基板を、別途用意された第２のシリコン基板３１に、該研磨面が接するように重ね合せ、熱処理を行って強固に貼合わせる。貼合わされた基板のシリコン基板３１側をシリコン窒化膜で被覆し、硝酸とフッ酸の混合液を用いて基板２０側の多孔質シリコン層２２を残してエッチング除去する。さらに、硝酸とフッ酸と酢酸の混合液を用いてその多孔質シリコン層２２も除去する。これらのエッチングでは、単結晶シリコン層２３は除去されない。よって、基板３１の上に、該基板３１とはシリコン酸化膜領域２９，３０で電気的に分離されたＳＯＩ層３２，３３が形成される。ＳＯＩ層３２，３３の間は、シリコン酸化膜領域２８で電気的に分離されている。即ち、図１のＳＯＩ基板が形成されている。基板３１が下地基板１１となり、シリコン酸化膜領域２８，２９，３０が誘電体膜１２となり、ＳＯＩ層３２，３３が、膜厚が異なるシリコン層領域１３，１４となる。
【００１８】
図１のＳＯＩ基板を用いて例えばＣＭＯＳトランジスタを持つ半導体集積回路を製造する場合には、図４（ａ）〜（ｃ）の工程を順に行う。なお、図４（ａ）〜（ｃ）では、ＮＭ０Ｓを形成する場合を説明しているが、ＰＭ０Ｓを形成する場合も、不純物のタイプを代えるだけで同様の工程で形成できる。
まず、図４（ａ）の工程において、Ｍ０Ｓトランジスタの閾値電圧を制御するためにＰ型不純物を注入し、シリコン層領域１３，１４を構成するＳＯＩ層３２，３３及び露出した誘電体膜１２の表面にゲート酸化膜３４を積層し、該ゲート酸化膜３４上にレジストを塗布した後、電子ビーム露光法によってレジストパタンを形成する。そして、レジストパタンをマスクとしたドライエッチングを行い、ゲート電極３５を形成する。
【００１９】
図４（ｂ）の工程において、主表面全面にシリコン酸化膜を形成し、異方性エッチングを行い、ゲート電極３５の側壁にサイドウォール３６を形成する。
図４（ｃ）の工程において、Ｍ０Ｓトランジスタのソース領域とドレイン領域とに、Ｎ型不純物を注入してＮ＋  層３７を形成した後、ＣＶＤ法により、Ｗ（タングステン）膜３８を基板の主表面に選択成長させる。さらに、Ｗ膜３８が形成された基板の主表面に層間絶縁膜を堆積した後、ソース、ドレイン、ゲート及びボディコンタクト領域にコンタクトホールを開口して、メタル配線を行う。以上の図４（ａ）〜（ｃ）の一連の工程により、半導体集積回路のＭ０Ｓトランジスタが形成され、膜厚の薄いＳＯＩ層３２の上に形成されたＭ０Ｓトランジスタが完全空乏型Ｍ０Ｓトランジスタとなり、膜厚の厚いＳＯＩ層３３の上に形成されたＭ０Ｓトランジスタが部分空乏型Ｍ０Ｓトランジスタになる。ここで、ボディコンタクト領域は図示していないが、膜厚の厚いＳＯＩ層３３上に形成される部分空乏型Ｍ０Ｓトランジスタの例えば紙面手前側にある、ゲート電極３５のないボディ領域に形成される。
つまり、完全空乏型Ｍ０Ｓトランジスタと、ボディ領域にコンタクトを有する部分空乏型Ｍ０Ｓトランジスタとが半導体集積回路に混載されたことになる。
【００２０】
以上のように、この第１の実施形態では、図３（ａ）〜（ｅ）の製造工程で、完全空乏型Ｍ０Ｓトランジスタを形成するのに適した膜厚の薄いＳＯＩ層３２と部分空乏型Ｍ０Ｓトランジスタを形成するのに適した膜厚の厚いＳＯＩ層３３とが誘電体膜１２で分離されると共にその表面高さが平坦になったＳＯＩ基板を形成している。そのため、ＳＯＩ基板を用いて半導体集積回路を製造すると、完全空乏型Ｍ０Ｓトランジスタと部分空乏型Ｍ０Ｓトランジスタのゲート電極３５の高さが揃い、塗布するレジスト膜厚が一定となり、ゲート電極３５の長さを精度良く均一に形成できる。よって、パタンのくびれ等のない良好な半導体集積回路の形成が可能になる。
その上、同一基板上に、完全空乏型Ｍ０Ｓトランジスタと部分空乏型Ｍ０Ｓトランジスタとをほぼ同一の工程で形成できるので、低コスト化に優れると共に、生産性が向上する。さらに、ＳＯＩ層３２，３３の膜厚が、単結晶シリコンのエピタキシャル成長工程及び酸化工程等で決まるので、膜厚の制御が容易であると共にその均一性が優れている。
【００２１】
第２の実施形態
図５は、本発明の第２の実施形態を示すＳＯＩ基板の断面図である。
このＳＯＩ基板は、下地基板４１から誘電体膜４２によって絶縁されたシリコン層を有する基板であって、該シリコン層は異なる少なくとも２種類以上の膜厚を持つシリコン層領域４３，４４を形成し、該各シリコン層領域４３，４４間は溝で電気的に絶縁されると共に該各シリコン層領域４３，４４の表面は同じ高さになっている。
【００２２】
図６（ａ）〜（ｄ）は、図５のＳＯＩ基板の製造工程を示す断面図であり、この図６（ａ）〜（ｄ）を参照しつつ、図５のＳＯＩ基板の製造方法を説明する。まず、図６（ａ）の工程は、３層構造の第１のシリコン基板５０を形成する工程であり、Ｐ型シリコン基板５１の表面に約１０μｍの厚さの多孔質シリコン層５２を形成して酸化した後、ＣＶＤ法により、約２００ｎｍ厚の単結晶シリコン層５３をエピタキャル成長させる。
【００２３】
図６（ａ）の次の図６（ｂ）の工程では、熱酸化によつて単結晶シリコン層５３上にシリコン酸化膜５４を形成し、さらに、該シリコン酸化膜５４上にシリコン窒化膜５５を形成する。続いて、ホトリソ工程により、シリコン窒化膜５５及びシリコン酸化膜５４を部分的に開口し、単結晶シリコン層５３を多孔質シリコン層５２に届くまでエッチングし、単結晶シリコン層５３を溝５６で分断した構造を形成する。
図６（ｃ）の工程において、ホトリソ工程によってシリコン窒化膜５５を部分的に除去した後、選択酸化により、約３００ｎｍ厚のシリコン酸化膜５７を形成する。
【００２４】
図６（ｄ）の工程において、化学的機械研磨法等により、シリコン窒化膜５５がなくなるまで、研磨して表面を平坦化する。このとき、シリコン酸化膜５７の一部は研磨されずに残る。表面が研磨された基板を、別途用意された第２のシリコン基板４１に、該研磨面が接するように重ね合せ、熱処理を行って強固に貼合わせる。貼合わされた基板のシリコン基板４１側をシリコン窒化膜で被覆し、硝酸とフッ酸の混合液を用いて基板５０側の多孔質シリコン層５２を残してエッチング除去する。さらに、硝酸とフッ酸と酢酸の混合液を用いてその多孔質シリコン層５２も除去する。これらのエッチングでは、単結晶シリコン層５３は除去されない。よって、基板４１の上に、該基板４１とはシリコン酸化膜５４，５７で電気的に分離されたＳＯＩ層５８，５９が形成される。ＳＯＩ層５８，５９の間には、溝５６があり、電気的に分離されている。即ち、図５のＳＯＩ基板が形成されている。シリコン酸化膜５４，５７が誘電体層４２となり、ＳＯＩ層５８，５９が、膜厚が異なるシリコン層領域４３，４４となる。
【００２５】
以上のように、この第２の実施形態では、図６（ａ）〜（ｄ）で、完全空乏型Ｍ０Ｓトランジスタを形成するのに適した膜厚の薄いＳＯＩ層５８と、部分空乏型Ｍ０Ｓトランジスタを形成するのに適した膜厚の厚いＳＯＩ層５９とが、溝５６で分離されると共にその表面高さが平坦になったＳＯＩ基板を形成している。そのため、第１の実施形態と同様に、ＳＯＩ基板を用いて半導体集積回路を製造すると、完全空乏型Ｍ０Ｓトランジスタと部分空乏型Ｍ０Ｓトランジスタのゲート電極３５の高さが揃い、塗布するレジスト膜厚が一定となり、ゲート電極３５の長さを精度良く均一に形成できる。よって、パタンのくびれ等のない良好な半導体集積回路の形成が可能になる。
【００２６】
第３の実施形態
図７は、本発明の第３の実施形態を示すＳＯＩ基板の平面図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
このＳＯＩ基板は、例えば第１の実施形態と同様の工程によって製造された基板であり、膜厚が約５０ｎｍのＳＯＩ層で形成されたシリコン層領域１３と、膜厚が約１００ｎｍのＳＯＩ層で形成されたシリコン層領域１４とを有している。シリコン層領域１３とシリコン層領域１４との間は、シリコン酸化膜層で形成された誘電体膜１２で分離されている。
シリコン層領域１３及びシリコン層領域１４は、それぞれ２個以上のＭ０Ｓトランジスタが形成可能な面積をそれぞれ持っている。膜厚の薄いシリコン層領域１３には、完全空乏型Ｍ０Ｓトランジスタを用いたディジタル回路群を形成し、膜厚の厚いシリコン層領域１４には、部分空乏型Ｍ０Ｓトランジスタを用いたアナログ回路群を形成するようになっている。このようにすることで、アナログ回路群とディジタル回路群とを共通の基板に混載することが可能になっている。
【００２７】
以上のように、この第３の実施形態では、シリコン層領域１３及びシリコン層領域１４が、それぞれ２個以上のＭ０Ｓトランジスタが形成可能な面積を持つＳＯＩ基板になっており、アナログ回路群とディジタル回路群とが混載可能になっている。そのため、完全空乏型Ｍ０Ｓトランジスタを用いた、高速性及び低消費電力性に優れたディジタル回路群と、ボディコンタクトを有する部分空乏型Ｍ０Ｓトランジスタを用いた、動作時の安定性が高いアナログ回路群とを、同様の工程で同時に製造できるようになる。よって、高性能のアナログ・ディジタル混載回路を低コストで製造でき、生産性が高い。さらに、ディジタル回路群とアナログ回路群とが誘電体膜１２で分離されているため、ディジタル回路群で発生する雑音が、アナログ回路群の領域に到達して該アナログ回路群の特性を劣化させることが防止できる。
その上、ディジタル回路群とアナログ回路群の規模がそれぞれほぼ同程度の製品について、予め、ＳＯＩ層の膜厚が異なる領域１３，１４を所定の場所に形成した基板を作成しておけば、回路設計から製造までの期間が大幅に短縮できる。
【００２８】
なお、本発明は、上記実施形態に限定されず種々の変形が可能である。その変形例としては、例えば次のようなものがある。
（１）  膜厚の薄いＳＯＩ層３２，５８に完全空乏型Ｍ０Ｓトランジスタを形成し、膜厚の厚いＳＯＩ層３３，５９に部分空乏型Ｍ０Ｓトランジスタを形成する構成にしたが、例えば、バイポーラトランジスタを該膜厚の厚いＳＯＩ層３３，５９に形成し、Ｍ０Ｓトランジスタとバイポーラトランジスタとを混載した半導体集積回路を製造するようにしてもよい。
（２）  ＳＯＩ層３２，３３，５８，５９には、トランジスタばかりでなく、インタクタやキャパシタ等のパッシブ素子も形成して半導体集積回路化してもよい。
【００２９】
【発明の効果】
以上詳細に説明したように、第１〜第４の発明によれば、膜厚の異なるシリコン層領域が誘電体膜上に形成され、かつ、それらのシリコン層領域の高さが同じであるので、該シリコン領域上に形成されるＭＯＳトランジスタのゲート電極の高さが揃うことになり、該ゲート電極の長さが精度よく形成でき、パタンのくびれ等のない良好な半導体集積開の形成が可能になる。その上、同一基板上に完全空乏型ＭＯＳトランジスタと部分空乏型ＭＯＳトランジスタとをほぼ同一工程で形成できるので、低コスト化に優れると共に、生産性が向上する。
【００３０】
その上、第２及び第４の発明によれば、各シリコン層領域は、少なくとも２個以上の素子が形成可能な面積をそれぞれ持つので、例えば膜厚の薄いシリコン層領域に、完全空乏型ＭＯＳトランジスタを用いた回路を形成し、膜厚の厚いシリコン領域に、部分空乏型ＭＯＳトランジスタを用いた回路を形成することで、高速性及び低消費電力性を持つディジタル回路と、安定性が求められるアナログ回路とが共通基板に混載できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すＳＯＩ基板の断面図である。
【図２】従来のＳＯＩ基板を用いた半導体集積回路の製造工程を示す断面図である。
【図３】図１のＳＯＩ基板の製造工程を示す断面図である。
【図４】図１のＳＯＩ基板を用いた半導体集積回路の製造工程を示す断面図である。
【図５】本発明の第２の実施形態を示すＳＯＩ基板の断面図である。
【図６】図５のＳＯＩ基板の製造工程を示す断面図である。
【図７】本発明の第３の実施形態を示すＳＯＩ基板の平面図である。
【符号の説明】
１１，４１    下地基板
１２，４２    誘電体膜
１３，１４，４３，４４    シリコン層領域
２０，５０    第１のシリコン基板
３１，４１    第２のシリコン基板
【図１】
0003616534.tif 000002
【図２】
0003616534.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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