(57)【特許請求の範囲】
【請求項１】
２重アノードマトリックス方式、４重アノードマトリックス方式、８重アノードマトリックス方式の蛍光表示管用多重アノードドライバ回路において、
いずれかの駆動方式が選択設定されたときに、該選択設定された駆動方式に合わせてグリッドのスキャン時のグリッドタイミングの奇数番と偶数番に割り付けられた２系統のシフトレジスタを切替接続する手段を備え、
前記アノードの配線状態に合わせたドライバ出力に切り替えてアノードデータを転送することを特徴とする蛍光表示管用多重アノードドライバ回路。
【請求項２】
２重アノードマトリックス方式、４重アノードマトリックス方式、８重アノードマトリックス方式の蛍光表示管用多重アノードドライバ回路において、
いずれかの駆動方式が選択設定されたときに、該選択設定された駆動方式に合わせてグリッドのスキャン時のグリッドタイミングの奇数番と偶数番に割り付けられた２系統のシフトレジスタの切替接続を行なうシフトレジスタ切替制御回路と、
前記２系統のシフトレジスタのラッチ回路に入力されるブランキングを交互に解除しながらグリッドタイミングの奇数番と偶数番を選択するブランキング切替制御回路と、
アノードの配線状態に合わせてドライバ出力を制御するドライバ出力切替制御回路とを備えたことを特徴とする蛍光表示管用多重アノードドライバ回路。
【請求項３】
前記シフトレジスタの切替接続が前記各レジスタの前後に設けた切替スイッチと２系統に分岐したシリアルインプットで構成されることを特徴とする請求項１又は２記載の蛍光表示管用多重アノードドライバ回路。
【請求項４】
請求項１乃至３の何れかに記載の蛍光表示管用多重アノードドライバ回路を用いたことを特徴とする蛍光表示管。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、主に多重（２重、４重、８重）アノードマトリックス方式のグラフィック蛍光表示管を駆動する蛍光表示管用多重アノードドライバ回路及びそれを用いた蛍光表示管に関する。なお、本発明は、一般の民生用、産業用、車載用蛍光表示管の駆動にも使用可能である。つまり、多重アノードマトリックス方式の蛍光表示管として、蛍光表示管の実績のある全ての分野で利用可能である。
【０００２】
【従来の技術】
高密度で輝度むらの少ない均一な明るさの発光が得られる蛍光表示管として、アノードマルチマトリックス方式の蛍光表示管が知られている。
【０００３】
ここでは、アノードマルチマトリックス方式として４重アノードマトリックス方式の蛍光表示管を例にとって説明する。４重アノードマトリックス方式の蛍光表示管は、ドット状のアノードが１行複数個で複数行に渡ってマトリックス状に配設されている。アノードは、表面に蛍光体が被着形成されており、各行毎に４本のアノード接続端子が設けられている。
【０００４】
各行におけるアノードは、それぞれ４番目毎に位置するアノードが共通のアノード接続端子に配線接続されている。アノード上には、アノードの２列毎にグリッドが対向配設されている。グリッド上には、電子を放出する例えばフィラメント状陰極からなるカソードが対向して配設されている。
【０００５】
図１５はこの種の４重アノードマトリックス方式の蛍光表示管におけるアノードの接続構成を示す図、図１６は図１５の接続構成による配線図を示している。なお、図１５及び図１６はアノードの接続構成におけるアノード１行に着目した場合を模式的に示したものである。
【０００６】
図１５において、２列目のアノードＡ２及びこのアノードＡ２と共通接続されるアノードＡ２ａ、３列目のアノードＡ３及びこのアノードＡ３と共通接続されるアノードＡ３ａは、アノード接続端子ＡＴ１−２，ＡＴ１−３への正電圧の印加により同時に点灯される。このとき、他のアノードが接続されたアノード接続端子には負電圧が印加され点灯しない。
【０００７】
また、１列目のアノードＡ１及びこのアノードＡ１と共通接続されるアノードＡ１ａ、４列目のアノードＡ４及びこのアノードＡ４と共通接続されるアノードＡ４ａは、アノード接続端子ＡＴ１−１，ＡＴ１−４への正電圧の印加により同時に点灯される。このとき、他のアノードが接続されたアノードが接続されたアノード接続端子には負電圧が印加され点灯しない。
【０００８】
上記構成においては、アノードＡ２，Ａ２ａを点灯するためのアノード接続端子ＡＴ１−２の配線パターンと、アノードＡ３，Ａ３ａを点灯するためのアノード接続端子ＡＴ１−３の配線パターンとの間には、これらのアノード接続端子ＡＴ１−２，ＡＴ１−３に正電圧を印加したときに非点灯状態にあるアノードＡ１，Ａ１ａのアノード接続端子ＡＴ１−１の配線パターンが介在している。
【０００９】
また、アノードＡ１，Ａ１ａを点灯するためのアノード接続端子ＡＴ１−１の配線パターンと、アノードＡ４，Ａ４ａを点灯するためのアノード接続端子ＡＴ１−４の配線パターンとの間には、これらアノード接続端子ＡＴ１−１，ＡＴ１−４に正電圧を印加したときに非点灯状態にあるアノードＡ３，Ａ３ａのアノード接続端子ＡＴ１−３の配線パターンが介在している。
【００１０】
このように、図１５に示す接続構成では、点灯状態にあるアノード（図１５の例ではＡ１，Ａ１ａ，Ａ４，Ａ４ａ）が接続されたアノード接続端子（図１５の例ではＡＴ１−１，ＡＴ１−４）の配線パターン間に、非点灯状態にあるアノード（図１５の例ではＡ２，Ａ２ａ，Ａ３，Ａ３ａ）が接続されたアノード接続端子（図１５の例ではＡＴ１−２，ＡＴ１−３）の配線パターンが配設されている。すなわち、正電圧が印加されたときのアノード接続端子の配線パターンと、負電圧が印加されたときのアノード接続端子の配線パターンとが交互に配設されている。
【００１１】
そして、上記の如く１枚のグリッドで２列のアノードをカバーするように配線接続された４重アノードマトリックス方式の蛍光表示管では、隣り合った２枚のグリッドに対して常時正電圧が印加されるようにグリッドを走査し、正電圧が印加された２枚のグリッドに対応した４個のアノードの中央に位置する２個のアノードに正電圧を印加し、他のアノードには負電圧を印加している。これにより、所望の行におけるアノードの所望位置のアノードを選択的に発光している。
【００１２】
ところで、上述した４重アノードマトリックス方式の蛍光表示管では、正電圧が印加されたときのアノード接続端子の配線パターンと、負電圧が印加されたときのアノード接続端子の配線パターンとが交互に配設され、同時に点灯するアノードのアノード接続端子への配線接続が１本おきに行われていた。このため、アノード接続端子に正電圧を印加してあるアノードを点灯したとき、両隣りに位置するアノード接続端子の配線パターンとの間に配線間容量が生じ、その配線間容量に電流が充電されるという現象が起こる。
【００１３】
さらに説明すると、図１６に示すように、アノード接続端子ＡＴ１−１，ＡＴ１−４に正電圧を印加した場合、このアノード接続端子ＡＴ１−１，ＡＴ１−４と負電圧が印加されるアノード接続端子ＡＴ１−２，ＡＴ１−３の配線パターンとの間、すなわち、全てのアノード接続端子ＡＴ１−１，ＡＴ１−２，ＡＴ１−３，ＡＴ１−４の配線パターン間に配線間容量Ｃが生じ、各配線間容量Ｃに電流が充電されることになる。
【００１４】
この各配線間容量Ｃに充電される電流は、蛍光表示管の発光に寄与するものではなく、そのときのピーク電流の影響により、アノード接続端子ＡＴ１−１，ＡＴ１−２，ＡＴ１−３，ＡＴ１−４に電圧を供給するためのアノードドライバ回路の発熱を大きくさせていた。
【００１５】
そして、アノードドライバ回路から見た配線間容量は、小型の蛍光表示管では各アノード接続端子の配線パターンも短く小さいため、アノードドライバ回路の発熱に影響する程の容量ではなかった。しかし、蛍光表示管の大型化に伴い、各アノード接続端子の配線パターンも長くなるため、従来の小型品と比較して増加する傾向にあった。
【００１６】
したがって、蛍光表示管を大型化させた場合、上述したアノードの接続構成では、所定の行において隣接する２列のアノードを点灯させた際に、全てのアノード接続端子の配線パターン間に配線間容量が生じて電流が充電され、アノードドライバ回路から見た配線間容量も大きく、この充電電流のピーク電流の影響により、アノードドライバ回路の発熱を大きくさせ、アノードドライバ回路に熱損失を与えるという問題があった。
【００１７】
そこで、本件出願人は、上記問題を解消すべく、アノードの接続構成の改良を図った蛍光表示管を既に出願している（特開平１０−５５７７２号公報）。
【００１８】
図１７は、特開平１０−５５７７２号公報に開示される４重アノードマトリックス方式の蛍光表示管のアノード配線を概略的に示したものである。
【００１９】
図１７において、１Ｇ，２Ｇ，３Ｇ，…はグリッド端子であり、１−２，１−３，１−１，１−４，２−２，２−３，２−１，２−４，…はアノード配線である。このアノード配線で注目すべき点としては、アノードセグメントが配線方向順に見て１−１，１−２，１−３，１−４と番号順に並べているのに対し、アノード配線が１−２，１−３，１−１，１−４と変則的に並んでいる。
【００２０】
ところが、上記アノードの接続構成による変則的な並びは、アノードドライバ回路によって駆動する場合に不都合な配線構造となっている。すなわち、上述した配線パターン間の配線間容量に伴うアノードドライバ回路の発熱の問題を解消するためには、図１６に示すような変則的なアノードの接続構成を採用する必要があった。しかも、４重アノードマトリックス方式の場合、蛍光表示管の設計上、アノードの配線パターンをアノードの配列順に並び換えることができなかった。
【００２１】
ここで、図１７に示すような変則的なアノードの接続構成による４重アノードマトリックス方式の蛍光表示管に採用される従来のアノードドライバ回路の構成及び駆動方法について説明する。
【００２２】
図１８は４重アノードマトリックス方式の蛍光表示管を駆動する際のタイミングチャート、図１９はグリッドスキャンのタイミングデータ、図２０はグリッドタイミングに併せて点灯すべきアノードセグメントのマトリックス表を示す図、図２１はアノードドライバ回路の概略構成図、図２２はドライバ出力Ｑとアノードセグメントの接続例を示す図、図２３は従来型アノードドライバの駆動タイミングチャートを示す図である。
【００２３】
４重アノードマトリックス方式の蛍光表示管を含め、多重アノードマトリックス方式の蛍光表示管のグリッドの駆動方法は、デュアルグリッドスキャンと呼ばれる駆動方式が採用される。すなわち、図１８のタイミングチャート及び図１９のタイミングデータに示すように、常に２枚のグリッドをオンさせながら１枚づつ移動するタイミングでグリッドをスキャンさせている（グリッドＧ１，Ｇ２→Ｇ２，Ｇ３→Ｇ３，Ｇ４の順）。なお、このグリッドを１枚づつスキャンするタイミングをグリッドタイミング（図１８におけるＴ１〜Ｔｎ）と称している。
【００２４】
アノードは、上記グリッドタイミングに同期して駆動することにより点灯する。図２０はグリッドタイミングに併せて点灯すべきアノードセグメントのマトリックス表を示している。図２０において、〇印は点灯すべきアノードセグメントがある部分で、×印は点灯すべきアノードセグメントが無い部分である。
【００２５】
したがって、図２０における×印部分を点灯すると、表示が漏れ発光状態になり、表示品位を下げるという問題を生ずる。このため、図２０の×部分を常に非点灯状態に表示データを「Ｌ」にしなければならない。表示点灯の選択は〇印部分を「Ｈ」にすることで点灯し、「Ｌ」にすることで非点灯になる。
【００２６】
【発明が解決しようとする課題】
しかしながら、従来の駆動方式によるアノードドライバ回路では、図２０における×印部分にも表示データとして「Ｌ」を転送していた。このため、図２０における×印部分の表示データを表示用のＲＡＭに確保しなければならなかった。しかも、この×印部分の表示データは、直接表示点灯の選択に関与しないため、すべて無駄なデータとなっている。そして、不必要なデータを持たなければならないため、ＲＡＭ容量が大きくなるという問題があった。その結果、ＲＡＭの容量がコスト等で制限されると、他の用途（例えば階調表示）に使用できる容量が多くとれなかった。更に、従来のアノードドライバ回路では、各グリッドタイミングで表示用アノードデータの転送ｂｉｔ数がｎ×４となり、×印部分のデータ転送を削減した場合（この場合の転送ｂｉｔ数はｎ×２）の倍の転送速度を必要としていた。
【００２７】
また、上述した４重アノードマトリックス方式の蛍光表示管を駆動するアノードドライバ回路は、図２１に示すように、シフトレジスタ、ラッチ、アノードドライバを備えたシフトレジスタ・ラッチ＆ドライバと一般的に呼ばれている構成である。このアノードドライバ回路における表示データ（アノードデータ）は、図２１及び図２２に示すように、シリアルクロックＣＬＫに入力するクロックに同期させ、クロック同期型シリアルインターフェースを介してシリアルインプットＳＩから入力される。そのデータは、必要なｂｉｔまでシフトレジスタ３１のｎ−ｂｉｔまで転送される。その後、ラッチＬＡＴによりシフトレジスタ３１のデータがラッチ回路３２に保持される。そして、ラッチ回路３２に保持されたデータに従って出力回路（アノードドライバ）３３の出力Ｑが制御される。このとき、アノードドライバ３３の出力Ｑは、図２２に示すように、蛍光表示管の対象となるアノードセグメントに入力される。図２２の例では、アノードドライバの出力Ｑ１がアノードセグメント１−２に入力され、出力Ｑ２がアノードセグメント１−３に入力され、出力Ｑ３がアノードセグメント１−１に入力され、出力Ｑ４がアノードセグメント１−４に入力される。
【００２８】
ところで、上記アノードドライバ回路では、シリアルインプットＳＩから入力されるアノードデータがシフトレジスタ３１のＲ１から順に入力され、これに準じてドライバ出力もＱ１から順に対応している。しかし、蛍光表示管のアノード配線の順番は前述したように変則的に並んでいる。このため、アノードデータを転送する際に、その変則的な順番に注意して転送しなければならないという問題があった。
【００２９】
もし、蛍光表示管のアノード配線の順番を換えることができない場合には、ドライバ出力の並びを換えることで対応しても問題ない。しかし、この場合、４重アノードマトリックス方式専用のドライバになり、他のアノードマトリックス方式（例えば単純、２重、８重などのアノードマトリックス方式）に採用することができなかった。すなわち、駆動方式によってデータ形式が異なり、すべての駆動方式に対するドライバの共通化が図れず、汎用性に欠けるという問題があった。
【００３０】
なお、参考のために、従来型アノードドライバの端子機能一覧を図２４に示し、この従来型アノードドライバのシフトレジスタのレジスタＲとアノードセグメントの接続例を図２５に示す。
【００３１】
本発明は、上述した問題点に鑑みてなされたものであり、不必要なデータを削除してアノードデータの記憶容量を減少できるとともにアノードデータの転送速度の向上が図れ、またソフトウェアに依存されずに各種駆動方式のドライバ回路の共通化が図れ、ハードウェアの小型化が可能な多重アノードドライバ回路及びそれを用いた蛍光表示管を提供することを目的としている。
【００３２】
【課題を解決するための手段】
請求項１に記載された蛍光表示管用多重アノードドライバ回路は、２重アノードマトリックス方式、４重アノードマトリックス方式、８重アノードマトリックス方式の蛍光表示管用多重アノードドライバ回路において、
いずれかの駆動方式が選択設定されたときに、該選択設定された駆動方式に合わせてグリッドのスキャン時のグリッドタイミングの奇数番と偶数番に割り付けられた２系統のシフトレジスタを切替接続する手段を備え、
前記アノードの配線状態に合わせたドライバ出力に切り替えてアノードデータを転送することを特徴とする。
【００３３】
請求項２に記載された蛍光表示管用多重アノードドライバ回路は、２重アノードマトリックス方式、４重アノードマトリックス方式、８重アノードマトリックス方式の蛍光表示管用多重アノードドライバ回路において、
いずれかの駆動方式が選択設定されたときに、該選択設定された駆動方式に合わせてグリッドのスキャン時のグリッドタイミングの奇数番と偶数番に割り付けられた２系統のシフトレジスタの切替接続を行なうシフトレジスタ切替制御回路と、
前記２系統のシフトレジスタのラッチ回路に入力されるブランキングを交互に解除しながらグリッドタイミングの奇数番と偶数番を選択するブランキング切替制御回路と、
アノードの配線状態に合わせてドライバ出力を制御するドライバ出力切替制御回路とを備えたことを特徴とする。
【００３４】
請求項３に記載された蛍光表示管用多重アノードドライバ回路は、請求項１又は２記載の蛍光表示管用多重アノードドライバ回路において、
前記シフトレジスタの切替接続が前記各レジスタの前後に設けた切替スイッチと２系統に分岐したシリアルインプットで構成されることを特徴とする。
【００３５】
請求項４に記載された蛍光表示管用多重アノードドライバ回路を用いた蛍光表示管は、請求項１乃至３の何れかに記載の蛍光表示管用多重アノードドライバ回路を用いたことを特徴とする。
【００３６】
【発明の実施の形態】
以下に説明する本発明の蛍光表示管用多重アノードドライバ回路（以下、多重アノードドライバ回路と略称する）は、アノードマトリックス方式の蛍光表示管に採用されるものであり、シフトレジスタをグリッドタイミングの奇数番専用と偶数番専用の２系統に割り付けてデュアル構成にすることを基本構成としている。
【００３７】
また、本発明の多重アノードドライバ回路では、単純アノードマトリックス方式を含む多重アノードマトリックス方式（２重、４重、８重アノードマトリックス方式）の選択を可能とするため、ドライバ出力の並び換えをロジックスイッチの切り替えにより行っている。これにより、各種駆動方式（単純、２重、４重、８重アノードマトリックス方式）のアノード配線の並びに合った出力が得られるようになっている。
【００３８】
まず、本発明の多重アノードドライバ回路を説明するにあたって、多重アノードドライバ回路が搭載されるアノードマトリックス方式の蛍光表示管の概略構成について図１を参照しながら説明する。
【００３９】
図１に示すように、チップオングラス（ＣＯＧ）蛍光表示管１は、表示部２、グリッドドライバ回路３、本発明の主要構成要件である多重アノードドライバ回路４、カソード駆動回路５、電源回路６、記憶部７、制御部８を備えて概略構成される。
【００４０】
表示部２は、アノードとグリッドとカソードの３極管構造からなり、所定の表示パターンを構成している。グリッドドライバ回路３は、制御部８から入力されるクロックＣＬＫＧ、シリアルインプットＳＩＧ、ラッチＬＡＴＧ、ブランキングＢＫＧに基づいてグリッドをスキャン駆動している。すなわち、このグリッドドライバ回路３では、前述した如く、図１８のタイミングチャート及び図１９のタイミングデータに示すように、常に２枚のグリッドをオンさせながら１枚づつ移動するタイミング（グリッドタイミングＴ）でグリッドをスキャンさせている。
【００４１】
さらに説明すると、シリアルインプットＳＩＧにＨデータが２パルス入力されると、例えばグリッド１Ｇ，２Ｇへの出力に対応するシフトレジスタのデータがＨになる。このデータをアノードデータのタイミングに合わせてラッチＬＡＴＧ，ブランキングＢＫＧを経由してグリッド１Ｇ，２Ｇに出力する。次に、シリアルインプットＳＩＧにＬデータが１パルス入力され、例えばグリッド２Ｇ，３Ｇへの出力に対応するシフトレジスタのデータがＨになる。このデータをアノードデータのタイミングに合わせてラッチＬＡＴＧ，ブランキングＢＫＧを経由してグリッド２Ｇ，３Ｇに出力する。次に、シリアルインプットＳＩＧにＬデータが１パルス入力され、例えばグリッド３Ｇ，４Ｇへの出力に対応するシフトレジスタのデータがＨになる。このデータをアノードデータのタイミングに合わせてラッチＬＡＴＧ，ブランキングＢＫＧを経由してグリッド３Ｇ，４Ｇに出力する。以上の動作を繰り返すことにより、各グリッドＧ１〜Ｇｎが選択駆動される。
【００４２】
多重アノードドライバ回路４は、追って詳述するが、制御部８から入力されるクロックＣＬＫＡ、シリアルインプットＳＩＡ、ラッチＬＡＴＡ、ブランキングＢＫＡに基づいてアノードデータの転送を行っている。
【００４３】
不図示のカソードは、フィラメント状陰極で構成され、カソード駆動回路５の加熱駆動により表面から熱電子を放出している。電源回路６は、各部に必要とされる駆動電源を供給している。記憶部（表示ＲＡＭ）７には、表示部２に所望の表示を行うための元になる表示データ（アノードデータ）が記憶されている。制御部（ＣＰＵ）８は、グリッドドライバ回路３及び多重アノードドライバ回路４の駆動を統括制御している。
【００４４】
なお、図１において、グリッドドライバ回路３及び多重アノードドライバ回路４には、制御部８からそれぞれにクロックＣＬＫ、シリアルインプットＳＩ、ラッチＬＡＴ、ブランキングＢＫが入力しているが、両者を区別するため、グリッドに関する信号の末尾にＧを付し、アノードに関する信号の末尾にはＡを付している。
【００４５】
蛍光表示管１は、アノードが１行複数個で複数行、換言すれば１列複数個で複数列に渡り、それぞれ所定の距離をおいてマトリックス状に配設されている。アノードは、表面に蛍光体が被着されてドット状に形成され、カソードから放出される熱電子の射突により発光する表示ドットを構成している。なお、駆動方式が４重アノードマトリックス方式の蛍光表示管の場合、図１７に示すアノードの配線接続構成が採用される。
【００４６】
次に、本発明に係る多重アノードドライバ回路の第１実施の形態について説明する。図２は本発明に係る多重アノードドライバ回路の第１実施の形態を示す回路構成図、図３は図２の回路構成による駆動タイミングチャートである。
【００４７】
以下、駆動方式が図１７に示す４重アノードマトリックス方式の蛍光表示管に採用される多重アノードドライバ回路を例にとって説明する。
【００４８】
図２に示すように、第１実施の形態の多重アノードドライバ回路４は、２系統のシフトレジスタ１１（１１Ａ，１１Ｂ）を備えている。この２系統のシフトレジスタ１１Ａ，１１Ｂは、４重アノードマトリックス方式の蛍光表示管に採用する場合、図２０の×印部分のレジスタを省き、○印部分のみ接続されるものである。すなわち、２系統のシフトレジスタ１１Ａ，１１Ｂは、図２に示すように、グリッドタイミングの奇数番Ｔ１，Ｔ３，…専用のシフトレジスタＲ１，Ｒ２，Ｒ５，Ｒ６，…Ｒｎ−３，Ｒｎ−２と、グリッドタイミングの偶数番Ｔ２，Ｔ４，…専用のシフトレジスタＲ３，Ｒ４，Ｒ７，Ｒ８，…Ｒｎ−１，Ｒｎからなる。
【００４９】
２系統のシフトレジスタ１１Ａ，１１Ｂの各レジスタＲ１〜Ｒｎには、制御部８からクロックＣＬＫ、シリアルインプットＳＩが入力している。この２系統のシフトレジスタ１１Ａ，１１Ｂは、図２に示すように、グリッドタイミングの奇数番と偶数番のシリアルインプットＳＩが共通となっている。これにより、２系統のシフトレジスタ１１Ａ，１１Ｂには、記憶部７から常に同一のアノードデータが転送される。
【００５０】
また、２系統のシフトレジスタ１１Ａ，１１Ｂの各レジスタＲ１〜Ｒｎにラッチ回路１２（Ｌ１〜Ｌｎ）が接続され、各ラッチ回路Ｌ１〜Ｌｎに出力回路１３（Ｑ１〜Ｑｎ）が接続されている。そして、奇数番専用シフトレジスタ１１Ａに接続されるラッチ回路１２Ａ（Ｌ１，Ｌ２，Ｌ５，Ｌ６，…Ｌｎ−３，Ｌｎ−２）には、制御部８からラッチＬＡＴ及びブランキングＢＫ１が入力される。また、偶数番専用シフトレジスタ１１Ｂに接続されるラッチ回路１２Ｂ（Ｌ３，Ｌ４，Ｌ７，Ｌ８，…Ｌｎ−１，Ｌｎ）には、制御部８からラッチＬＡＴ及びブランキングＢＫ２が入力される。すなわち、多重アノードドライバ回路４のドライバ出力を選択するブランキング端子は、グリッドタイミングの奇数番と偶数番に対応して出力されている。このため、ドライバ出力の選択が可能となっている。
【００５１】
例えば、奇数番のグリッドタイミングのアノードデータが記憶部７から転送されると、このアノードデータを奇数番シフトレジスタ１１Ａにラッチする。その後、奇数番シフトレジスタ１１ＡのブランキングＢＫ１を解除すれば、奇数番のグリッドタイミングのアノードデータが出力される。なお、このとき、図３に示すように、偶数番シフトレジスタ１１ＢのブランキングＢＫ２は、ブランキングを掛けておく必要がある。
【００５２】
このように、第１実施の形態の多重アノードドライバ回路４では、シフトレジスタ１１をグリッドタイミングの奇数番と偶数番の２系統に振り分け、この２系統のシフトレジスタ１１Ａ，１１Ｂに入力されるブランキングＢＫ１，ＢＫ２を交互に解除しながら、そのグリッドタイミングの奇数番と偶数番を選択してアノードデータを転送している。
【００５３】
したがって、本例の多重アノードドライバ回路４によるレジスタ構成によれば、従来型のアノードドライバ回路と比較すると、レジスタ数が同数となるが、シフトレジスタ１本当たりのレジスタ数を半分で済ませることができる。これにより、グリッドタイミングを一定とすると、グリッドタイミング当たりの転送ｂｉｔ数が半分になり、従来の転送速度の半分で間に合うことになる。しかも、汎用部品が使用でき、部品選択の幅が広がるという効果がある。
【００５４】
また、記憶部７に記憶させておくアノードデータが半分に減るので、記憶部７における表示データの記憶容量を小さくでき、コスト等でＲＡＭの容量が制限されても容量の小さいものを使用できる。さらに、記憶部７の容量を従来型のアノードドライバ回路と同一にした場合には、アノードデータで浮いた容量分を例えば階調表示に使用できる容量としたり、他の用途に用いるデータ領域として使用することができる。
【００５５】
次に、本発明に係る多重アノードドライバ回路の第２実施の形態について説明する。図４（ａ）〜（ｃ）は従来における蛍光表示管の各アノードマトリックス方式とドライバ出力の接続関係を示す図、図５は本発明に係る多重アノードドライバ回路の第２実施の形態を示す回路構成図、図６はドライバ出力の接続切替回路の一例を示す図、図７（ａ），（ｂ）は蛍光表示管の単純アノードマトリックス方式及び２重アノードマトリックス方式におけるシフトレジスタの構成例を示す図、図８（ａ），（ｂ）は蛍光表示管の４重アノードマトリックス方式及び８重アノードマトリックス方式におけるシフトレジスタの構成例を示す図、図９はアノードマトリックス方式による各シリアルインプットとレジスタの接続例を示す図、図１０は各シリアルインプットとレジスタの接続コード一覧を示す図、図１１は一方のシリアルインプットとレジスタの接続コード一覧を示す図、図１２はアノードマトリックス方式による各ブランキング端子をドライバ出力段の接続例を示す図、図１３は各ブランキング端子とドライバ出力段の接続コード一覧を示す図、図１４は一方のブランキング端子とドライバ出力段の接続コード一覧を示す図である。
【００５６】
上述した第１実施の形態の構成により、図２０の×印部分のレジスタ（表示に直接関与しない部分のレジスタ）が省かれ、記憶部（表示ＲＡＭ）７のｂｉｔ数と表示部２のドット数が一致することになる。このことは、４重アノードマトリックス方式が単純アノードマトリックス方式に変換された結果になる。
【００５７】
しかし、４重アノードマトリックス方式の蛍光表示管の場合、アノード配線の並びが変則的であり、その並びに合わせてアノードデータを転送しなければならない。これはビジュアル的に分かり難く、使い勝手も悪い。
【００５８】
そこで、第２実施の形態の多重アノードドライバ回路４では、４重アノードマトリックス方式が単純アノードマトリックス方式に等価的になったので、ドライバ出力の方を表示部２のアノード配線の並びにあわせて接続している。これにより、４重アノードマトリックス方式と単純アノードマトリックス方式を完全に等価にしている。
【００５９】
ところで、従来型のアノードドライバ回路を用いた場合、図４（ａ），（ｂ）に示すように、単純アノードマトリックス方式と２重アノードマトリックス方式ではアノード配線がドライバ出力と対応する配線構造となっている。すなわち、ドライバ出力の順にアノードセグメントが配列されている。
【００６０】
これに対し、４重アノードマトリックス方式では、図４（ｃ）に示すように、アノード配線がドライバ出力と対応しない配線構造となっている。すなわち、ドライバ出力の順にアノードセグメントが配列されていない。したがって、従来型のアノードドライバ回路では、使用可能な駆動方式が限定されるという問題があった。
【００６１】
そこで、本例の多重アノードドライバ回路４では、１つの駆動方式専用にならないように、駆動方式に合わせてドライバ出力を切替制御している。以下、その具体的な構成について説明する。
【００６２】
図５に示すように、第２実施の形態の多重アノードドライバ回路４は、シフトレジスタ１１、ラッチ回路１２、出力回路１３、シフトレジスタ切替制御回路２１、ブランキング切替制御回路２２、ドライバ出力切替制御回路２３、駆動方式選択制御回路２４を備えて構成される。なお、第１実施の形態と同一の構成要素には同一符号を付して説明している。
【００６３】
この多重アノードドライバ回路４では、駆動方式（単純、２重、４重、８重アノードマトリックス方式）のアノード配線に合わせて適切なドライバ出力が得られるようになっている。
【００６４】
前述した第１実施の形態の構成により、蛍光表示管の各アノードマトリックス方式とドライバ出力の接続が単純化される。このため、本例の多重アノードドライバ回路４では、ラッチ回路１２と出力回路１３との間にスイッチ２５（ＳＷ−Ｑ１〜ＳＷ−Ｑｎ）を設けている。そして、各スイッチ２５（ＳＷ−Ｑ１〜ＳＷ−Ｑｎ）をドライバ出力切替制御回路２３により切替制御し、駆動方式のアノード配線に合わせたドライバ出力を出力回路１３から得ている。これにより、使用される駆動方式に応じてドライバ出力の選択が可能となる。
【００６５】
例えば単純アノードマトリックス方式と４重アノードマトリックス方式をスイッチ２５（ＳＷ−Ｑ１，ＳＷ−Ｑ２，…）により切り替える回路例を図６に示す。図６において、スイッチ２５（ＳＷ−Ｑ１，ＳＷ−Ｑ２，…）の接点が端子２５ａ側に切り替えられると、２重アノードマトリックス方式が選択される。これに対し、スイッチ２５（ＳＷ−Ｑ１，ＳＷ−Ｑ２，…）の接点が端子２５ｂ側に切り替えられると、４重アノードマトリックス方式が選択される。図６の例では、４重アノードマトリックス方式のアノード配線に合わせたドライバ出力が得られるようにスイッチ２５が切り替えられた状態となっている。
【００６６】
なお、単純アノードマトリックス方式と２重アノードマトリックス方式の接続は図４（ａ），（ｂ）からも明らかなように同一であるので、図６に示す回路例は２重アノードマトリックス方式も兼用している。また、スイッチ２５（ＳＷ−Ｑ１，ＳＷ−Ｑ２，…）はドライバ出力切替制御回路２３により全て同期して作動するものである。
【００６７】
シフトレジスタ１１は、上述したドライバ出力の切り替え同様に、その構成が駆動方式により異なっている。図７（ａ），（ｂ）及び図８（ａ），（ｂ）にその構成図を示す。図２でも説明したが、４重アノードマトリックス方式は、図８（ａ）に示すように、グリッドタイミングの奇数番と偶数番でシフトレジスタ１１（１１Ａ，１１Ｂ）を２段づつ振り分けて接続される。２重アノードマトリックス方式の場合は、図７（ｂ）に示すように、シフトレジスタ１１（１１Ａ，１１Ｂ）を１段づつ振り分けて接続される。さらに、８重アノードマトリックス方式の場合は、図８（ｂ）に示すように、シフトレジスタ（１１Ａ，１１Ｂ）を４段づつ振り分けて接続される。なお、図８（ｂ）において、８重アノードマトリックス方式の場合、アノードセグメントに対する列方向のアノード接続順に明確な設計ルールがないため、全てｘで表記している。
【００６８】
ところで、単純アノードマトリックス方式の場合は、グリッドタイミングの奇数番と偶数番によるシフトレジスタの振り分けが必要ない。このため、図７（ａ）に示すように、シフトレジスタ１１が１系統のみのシングル構成となる。そして、上述した各駆動方式のシフトレジスタ１１（１１Ａ，１１Ｂ）の接続構成は、ドライバ出力の接続切り替え同様に、シフトレジスタ切替制御回路２１により全ての切替スイッチ２６を同期させて切替制御される。
【００６９】
図９はシフトレジスタ１１の接続構成を切り替える回路構成の一例を示している。図９の例では、駆動方式に応じた同一のアノードデータが入力されるシリアルインプットＳＩをグリッドタイミングの奇数番ＳＩａと偶数番用ＳＩｂに分け、シフトレジスタ１１の各レジスタＲ１，Ｒ２，…の前後に切替スイッチ２６（ＳＷ１，ＳＷ２，ＳＷ３，…）を設けている。また、図９の回路例では、単純アノードマトリックス方式Ｍ１、２重アノードマトリックス方式Ｍ２、４重アノードマトリックス方式Ｍ４及び８重アノードマトリックス方式Ｍ８のいずれかがスイッチングにより選択可能とされている。なお、シリアルクロックＣＬＫ、ラッチＬＡＴはシフトレジスタ１１の全てのレジスタＲ１，Ｒ２，…へ共通に供給される。
【００７０】
ここで、シフトレジスタ１１の各レジスタＲ１〜Ｒｎと、グリッドタイミングの奇数番のシリアルインプットＳＩａと偶数番用のシリアルインプットＳＩｂの接続を一覧表に示すと図１０のようになる。そして、これをシリアルインプットＳＩａのみに注目すると図１１のようになる。なお、図１０及び図１１において、〇印は接続、×印は非接続を意味している。
【００７１】
そして、図９の構成において、単純アノードマトリックス方式が選択された場合には、各切替スイッチ２６（ＳＷ１，ＳＷ２，ＳＷ３，…）がＭ１側に切り替えられ、各切替スイッチ２６を介して全てのレジスタＲ１，Ｒ２，Ｒ３，…が接続される。これにより、シフトレジスタ１１は、図７（ａ）に示すように、１段のみの構成となる。
【００７２】
２重アノードマトリックス方式が選択された場合には、各切替スイッチ２６（ＳＷ１，ＳＷ２，ＳＷ３，…）がＭ２側に切り替えられ、奇数番の切替スイッチ２６（ＳＷ１，ＳＷ３，ＳＷ５，…）を介して奇数番の各レジスタＲ１，Ｒ３，Ｒ５，…が接続される。また、偶数番の切替スイッチ２６（ＳＷ２，ＳＷ４，ＳＷ６，…）を介して偶数番の各レジスタＲ２，Ｒ４，Ｒ６，…が接続される。これにより、シフトレジスタ１１は、図７（ｂ）に示すように、レジスタＲ１から１つおきにグリッドタイミングの奇数番と偶数番の２系統に振り分けられた構成となる。
【００７３】
４重アノードマトリックス方式が選択された場合には、各切替スイッチ２６（ＳＷ１，ＳＷ２，ＳＷ３，…）がＭ４側に切り替えられ、切替スイッチ２６（ＳＷ１，ＳＷ２，ＳＷ５，ＳＷ６，…）を介して各レジスタＲ１，Ｒ２，Ｒ５，Ｒ６，…が接続される。また、切替スイッチ２６（ＳＷ３，ＳＷ４，ＳＷ７，ＳＥ８，…）を介して各レジスタＲ３，Ｒ４，Ｒ７，Ｒ８，…が接続される。これにより、シフトレジスタ１１は、図８（ａ）に示すように、レジスタＲ１から２つおきにグリッドタイミングの奇数番と偶数番の２系統に振り分けられた構成となる。
【００７４】
８重アノードマトリックス方式が選択された場合には、各切替スイッチ２６（ＳＷ１，ＳＷ２，ＳＷ３，…）がＭ８側に切り替えられ、切替スイッチ２６（ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，…）を介して各レジスタＲ１，Ｒ２，Ｒ３，Ｒ４，…が接続される。また、切替スイッチ２６（ＳＷ５，ＳＷ６，ＳＷ７，ＳＷ８，…）を介して各レジスタＲ５，Ｒ６，Ｒ７，Ｒ８，…が接続される。これにより、シフトレジスタ１１は、図８（ｂ）に示すように、レジスタＲ１から４つおきにグリッドタイミングの奇数番と偶数番の２系統に振り分けられた構成となる。
【００７５】
ところで、図１１を見ても判るように、単純アノードマトリックス方式を除き、シフトレジスタ１１がデュアル構成になる多重アノードマトリックス（２重、４重、８重アノードマトリックス）の場合は３ｂｉｔバイナリの単純なコードになり、規則性がある。すなわち、２重以上のアノードマトリックス方式の場合、２系統に振り分けられるシフトレジスタ１１の各系統のレジスタの段数は２n-1 となる（ただし、ｎは１，２，３，…）。したがって、デコーダ等を用いてソフト的に切替スイッチ２６が切替制御可能であることを示唆している。
【００７６】
また、本例の多重アノードドライバ回路４では、駆動方式によりシフトレジスタ１１の回路構成を切り替えるため、ブランキングをグリッドタイミングの奇数番と偶数番に割り振っている。そして、駆動方式に併せて接続構成の切り替えを制御している。図１２はアノードマトリックス方式による各ブランキング端子とドライバ出力段の接続例を示している。ここでＢＫ１とＢＫ２の接続を一覧表に示すと図１３のようになる。そして、これをＢＫ１のみに注目すると図１４のようになる。なお、図１３及び図１４において、〇印は接続、×印は非接続を意味している。
【００７７】
図１２において注目すべき点は、図９に示すシフトレジスタ１１の回路構成を切り替えるスイッチ構成と接続のためのコードが一致している。つまり、ラッチ回路１２（Ｌ１，Ｌ２，Ｌ３，…）に入力されるブランキングＢＫ１，ＢＫ２は、シフトレジスタ１１の回路構成を切り替える切替スイッチ２６と同じ切替スイッチ２７と同じ接続コードでブランキング切替制御回路２２により切り替え制御が可能である。違いは切替スイッチ２７の数が半分で済むことである。
【００７８】
ここで、上述したシフトレジスタ１１の接続構成を切替制御するシフトレジスタ切替制御回路２１、ブランキングを切替制御するブランキング切替制御回路２２、ドライバ出力を制御するドライバ出力切替制御回路２３は、駆動方式選択制御回路２４によって統括制御される。この駆動方式選択制御回路２４は、駆動方式がどの方式（単純、２重、４重、８重アノードマトリックス方式のいずれか）によるものかを示すデータが設定入力されるコントロール信号入力端子（Ｃｏｎｔ端子）を有している。このＣｏｎｔ端子には、駆動方式を示すシリアルデータとしてコマンドを転送して設定したり、ハード的に直接コード設定することができる。このＣｏｎｔ端子に入力されるデータに関しては、多種多様で一般的なものであり、本件の特長や目的から主体的でないので、その説明を省略する。
【００７９】
そして、駆動方式制御回路２４は、Ｃｏｎｔ端子から駆動方式を示すデータが入力されると、その駆動方式のアノード配線に合ったシフトレジスタ１１の接続構成、出力回路１３のドライバ出力、ラッチ回路１２に入力されるブランキングＢＫの接続構成となるように、シフトレジスタ切替制御回路２１、ブランキング切替制御回路２２、ドライバ出力切替制御回路２３を統括制御している。
【００８０】
このように、本例の多重アノードドライバ回路４では、駆動マトリックス上で、該当セグメントのない×印部分のデータ転送を削減している。このため、２系統のシフトレジスタ１１（１１Ａ，１１Ｂ）を備えたデュアル構成とし、この２系統のシフトレジスタ１１Ａ，１１Ｂをグリッドタイミングの奇数番と偶数番専用に割り付ける。これにより、従来型のアノードドライバ回路に比べ、予め表示データが記憶される表示ＲＡＭの容量を半分にして駆動することができる。また、グリッドタイミングあたりのアノードデータ転送ｂｉｔ数が従来型のアノードドライバ回路の半分になり、転送速度を半分にして速度向上が図れ、ハードウェアの小型化が可能になる。
【００８１】
また、従来、蛍光表示管のアノード配線の順番に合わせてドライバ出力の並びを変えると、汎用性の欠ける専用ドライバになっていたが、本例の多重アノードドライバ回路４では、選択される駆動方式のアノード配線の順番に合わせてドライバ出力の並び替えをロジックスイッチ（スイッチ２５，２６，２７）で切り替えている。これにより、単純及び多重（例えば２重、４重、８重）のアノードマトリックス方式のアノード配線の順番に合ったドライバ出力を得ることができ、単純及び多重マトリックス方式のドライバの共通化を図ることができる。しかも、ドライバ出力をアノード配線の順番に接続するだけで済み、特別なデータ変換が不要であり、アノードに対してダイレクトなデータ転送が可能であり、使い勝手を向上させることができる。
【００８２】
尚、本発明の実施の形態としてＣＯＧ蛍光表示管の例を示したが、本発明はドライバ回路を蛍光表示管内に設けるＣＩＧ蛍光表示管、及び一般の蛍光表示管の駆動回路に適用することも可能である。
【００８３】
【発明の効果】
本発明によれば、従来型のアノードドライバ回路と比較すると、レジスタ数が同数となるが、シフトレジスタ１本当たりのレジスタ数を半分で済ませることができる。したがって、グリッドタイミングを一定とすると、グリッドタイミング当たりの転送ｂｉｔ数が半分になり、転送速度を従来の半分にすることができる。しかも、汎用部品が使用でき、部品選択の幅が広がるという効果がある。
【００８４】
また、予め記憶しておくアノードデータが半分に減るので、表示データの記憶容量を小さくでき、コスト等でＲＡＭの容量が制限されても容量の小さいものを使用できる。さらに、表示データの記憶容量を従来型のアノードドライバ回路と同一にした場合には、容量が減った分だけ例えば階調表示に使用できる容量としたり、他の用途に用いるデータ領域として使用することができる。
【００８５】
さらに、単純及び多重マトリックス方式のドライバの共通化を図ることができ、転送速度の向上が図れ、ハードウェアの小型化が可能になる。
【図面の簡単な説明】
【図１】本発明に係る多重アノードドライバ回路が搭載される蛍光表示管の概略構成を示す図
【図２】本発明に係る多重アノードドライバ回路の第１実施の形態を示す回路構成図
【図３】図２の回路構成による駆動タイミングチャート
【図４】（ａ）〜（ｃ）従来における蛍光表示管の各アノードマトリックス方式とドライバ出力の接続関係を示す図
【図５】本発明に係る多重アノードドライバ回路の第２実施の形態を示す回路構成図
【図６】ドライバ出力の接続切替回路の一例を示す図
【図７】（ａ），（ｂ）蛍光表示管の単純アノードマトリックス方式及び２重アノードマトリックス方式におけるシフトレジスタの構成例を示す図
【図８】（ａ），（ｂ）蛍光表示管の４重アノードマトリックス方式及び８重アノードマトリックス方式におけるシフトレジスタの構成例を示す図
【図９】アノードマトリックス方式による各シリアルインプットとレジスタの接続例を示す図
【図１０】各シリアルインプットとレジスタの接続コード一覧を示す図
【図１１】一方のシリアルインプットとレジスタの接続コード一覧を示す図
【図１２】アノードマトリックス方式による各ブランキング端子をドライバ出力段の接続例を示す図
【図１３】各ブランキング端子とドライバ出力段の接続コード一覧を示す図
【図１４】一方のブランキング端子とドライバ出力段の接続コード一覧を示す図
【図１５】４重アノードマトリックス方式の蛍光表示管におけるアノードの接続構成を示す図
【図１６】図１５の接続構成による配線図を示す図
【図１７】特開平１０−５５７７２号公報に開示される４重アノードマトリックス方式の蛍光表示管のアノード配線を概略的に示す図
【図１８】４重アノードマトリックス方式の蛍光表示管を駆動する際のタイミングチャート
【図１９】グリッドスキャンのタイミングデータを示す図
【図２０】グリッドタイミングに併せて点灯すべきアノードセグメントのマトリックス表を示す図
【図２１】アノードドライバ回路の概略構成図
【図２２】ドライバ出力Ｑとアノードセグメントの接続例を示す図
【図２３】従来型アノードドライバの駆動タイミングチャートを示す図
【図２４】従来型アノードドライバの端子機能一覧を示す図
【図２５】従来型アノードドライバのシフトレジスタのレジスタＲとアノードセグメントの接続例を示す図
【符号の説明】
１…蛍光表示管、２…表示部、３…グリッドドライバ回路、４…多重アノードドライバ回路、５…カソード駆動回路、６…電源回路、７…記憶部、８…制御部、１１（１１Ａ，１１Ｂ）…シフトレジスタ、１２（１２Ａ，１２Ｂ）…ラッチ回路、１３…出力回路、２１…シフトレジスタ切替制御回路、２２…ブランキング切替制御回路、２３…ドライバ出力切替制御回路、２４…駆動方式選択制御回路、２５…スイッチ、２６，２７…切替スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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