(57)【特許請求の範囲】
【請求項１】
蓄積モードMOSFETであって、
半導体チップと、
前記半導体チップの表面において前記MOSFETのセルを区画するトレンチと、
前記トレンチに形成され、前記半導体チップから絶縁層により分離されたゲートとを含み、
前記半導体チップの第１の領域が前記セルの中に配置されていて、前記表面に接して位置し第１の導電型に高濃度にドープされたソース領域と前記ソース領域の下に接して位置し前記第１の導電型に低濃度にドープされたドリフト領域とからなり、前記ドリフト領域が空乏化して前記ゲートの所定電圧保持時に前記第１の領域経由の電流の流れを防ぐように前記セルが設計されており、
前記半導体チップの前記第１の導電型の第２の領域が前記トレンチの下に前記第１の領域に接して位置し、前記第２の領域が前記半導体チップの反対側表面上にコンタクトを有するドレイン領域を含む
蓄積モードMOSFETにおいて、
前記半導体チップの第２の導電型の第３の領域が、前記第２の領域の上に接して位置し、前記第２の領域との間の接合に第１のダイオードを形成し、
前記第３の領域内に配置された前記第１の導電型の第４の領域が、前記第３の領域との間の接合に第２のダイオードを形成するとともに前記ゲートに接続され、
前記第３の領域内の前記第４の領域とは異なる領域に配置された前記第１の導電型の第５の領域が、前記第３の領域との間に第３のダイオードを形成するとともに前記第１の領域に接続され、
前記第３、第４および第５の領域が前記トレンチに対して前記第１の領域と反対側に配置されており、
前記第１および第２のダイオードが前記ゲートと前記ドレイン領域との間に背中合わせに接続され、前記第２および第３のダイオードが前記ゲートと前記ソース領域との間に背中合わせに接続された
蓄積モードMOSFET。
【請求項２】
基板（14）と前記基板の上に接して配置されたエピタキシアル層とからなる半導体チップ中に形成した第１の蓄積モードMOSFET（M1）と第２の蓄積モードMOSFET（M2）とを含むハーフブリッジ回路であって、
前記半導体チップの表面に形成されて前記第１の蓄積モードMOSFET（M1）の第１のセルを区画し、前記半導体チップから絶縁層により分離された第１のトレンチゲート（G1）と、前記第１のセルの中に前記表面に接して位置し第１の導電型に高濃度ドープされてソースとなる第１の領域（Ｎ＋）と、前記第１の領域の下に接して前記第１のセルの中から前記第１のトレンチゲート（G1）の下にかけて位置し前記第１の導電型に低濃度ドープされた第２の領域（Ｎ−Epi）と、前記第２の領域の下に接して位置し前記第１の導電型に高濃度ドープされてドレインとなる第３の領域（Ｎ＋基板）とを含む第１の蓄積モードMOSFET（M1）と、
前記半導体チップの表面に形成されて前記第２の蓄積モードMOSFET（M2）の第２のセルを区画し、前記半導体チップから絶縁層により分離された第２のトレンチゲート（G2）と、前記第２のセルの中に前記表面に接して位置し第１の導電型に高濃度ドープされてソースとなる第４の領域（Ｎ＋）と、前記第４の領域の下に接して前記第２のセルの中から前記第２のトレンチゲート（G2）の下にかけて位置し前記第１の導電型に低濃度ドープされた第５の領域（Ｎ−Epi）と、前記第５の領域の下に接して位置し前記第１の導電型に高濃度ドープされてドレインとなる第３の領域（Ｎ＋基板）とを含む第２の蓄積モードMOSFET（M2）と、
前記第１の領域（Ｎ＋）に接続した第１の電圧源（GND）および前記第４の領域（Ｎ＋）に接続した第２の電圧源（Vbatt）と、
前記第３の領域（Ｎ＋基板）に接続した出力端子（Vout）と
を含むハーフブリッジ回路において、
前記第１の蓄積モードMOSFET（M1）と並列に接続した第１のダイオード（D1）と、
前記第２の蓄積モードMOSFET（M2）と並列に接続した第２のダイオード（D2）と、
をさらに含み、
前記第１のダイオード（D1）が、前記第２の領域（Ｎ−Epi）と前記第２の領域の上に接して配置された第２の導電型の第６の領域との接合に形成されており、前記第６の領域が前記第１のトレンチゲート（G1）に対して前記第１の領域（Ｎ＋）と反対側に配置され、
前記第２のダイオード（D2）が、前記第５の領域（Ｎ−Epi）の上に接して配置された前記第２の導電型の第７の領域と前記第７の領域の上に接して配置された前記第１の導電型の第８の領域との接合に形成されており、前記第７および第８の領域が前記第２のトレンチゲート（G2）に対して前記第４の領域（Ｎ＋）と反対側に配置され、
前記第２および第５の領域（Ｎ−Epi）が連続しており、
前記第１、第２、第４、第５、第６、第７および第８の領域が前記エピタキシアル層の部分であり、
前記第３の領域が前記基板の部分であり、
前記第５の領域（Ｎ−Epi）と前記第７の領域との接合が短絡されている
ハーフブリッジ回路。
【請求項３】
複数のハイ側蓄積モードMOSFET（MAH−MCH）を含む第１の半導体チップ（Ｈ）と、
複数のロウ側蓄積モードMOSFET（MAL−MCL）を含む第２の半導体チップ（Ｌ）とを含み、
前記複数のハイ側蓄積モードMOSFETの各々が、前記第１の半導体チップの表面において前記ハイ側蓄積モードMOSFETの第１のセルを区画し、前記第１の半導体チップから絶縁層により分離された第１のトレンチゲート（GAH−CCH）と、前記第１のセルの中に前記表面に接して配置され第１の導電型に高濃度ドープされてソースとなる第１の領域（Ｎ＋）と、前記第１のセルの中に前記第１の領域の下に接して配置され前記第１の導電型に低濃度ドープされた第２の領域（Ｎ−Epi）と、前記第１のトレンチゲート（GAH−CCH）の下に前記第２の領域に接して配置され第１の導電型に高濃度ドープされてドレインとなる第３の領域（Ｎ＋基板）とを含み、
前記複数のロウ側蓄積モードMOSFETの各々が、前記第２の半導体チップの表面において前記ロウ側蓄積モードMOSFETの第２のセルを区画し、前記第２の半導体チップから絶縁層により分離された第２のトレンチゲート（GAL−GCL）と、前記第２のセルの中に前記表面に接して配置され第１の導電型に高濃度ドープされてソースとなる第４の領域（Ｎ＋）と、前記第２のセルの中に前記第４の領域の下に接して配置され前記第１の導電型に低濃度ドープされた第５の領域（Ｎ−Epi）と、前記第２のトレンチゲート（GAL−GCL）の下に前記第５の領域に接して配置され前記第１の導電型に高濃度ドープされてドレインとなる第６の領域（Ｎ＋基板）とを含み、
前記複数のハイ側蓄積モードMOSFETの各々の前記第３の領域（Ｎ＋基板）が第１の電圧源（Vcc）に接続され、前記複数のロウ側蓄積モードMOSFETの各々の前記第６の領域（Ｎ＋基板）が第２の電圧源（GND）に接続され、前記複数のハイ側蓄積モードMOSFETのうちの第１のMOSFET（MAH）の前記第１の領域（Ｎ＋）が前記複数のロウ側蓄積モードMOSFETのうちの第２のMOSFET（MAL）の前記第４の領域（Ｎ＋）および第１の出力端子（Ａ）に接続され、前記複数のハイ側蓄積モードMOSFETのうちの第３のMOSFET（MBH）の前記第１の領域（Ｎ＋）が前記複数のロウ側蓄積モードMOSFETのうちの第４のMOSFET（MBL）の前記第４の領域（Ｎ＋）および第２の出力端子（Ｂ）に接続された多相電動機駆動装置において、
前記第１のMOSFET（MAH）と並列に接続され前記第１の半導体チップに形成された第１のダイオード（DAH）をさらに含み、前記第１のダイオードが前記第１の半導体チップの前記第３の領域（Ｎ＋基板）と前記第３の領域の上に接して配置された第２の導電型の第７の領域（Ｐ＋）との接合に形成されており、前記第７の領域がその上に接して配置された前記第１の導電型の第８の領域（Ｎ＋）との短絡接続を介して前記第１の出力端子（Ａ）に接続されており、前記第７および第８の領域（Ｐ＋,N＋）が前記第１のMOSFET（MAH）のセルを区画する前記第１のトレンチゲート（GAH）に対して前記第１の領域（Ｎ＋）と反対側に配置され、
前記第２のMOSFET（MAL）と並列に接続され前記第２の半導体チップに形成された第２のダイオード（DAL）をさらに含み、前記第２のダイオードが前記第２の半導体チップの表面に配置された前記第１の導電型の第９の領域（Ｎ＋）と前記第９の領域の下に接して配置された第２の導電型の第10の領域（Ｐ＋）との接合に形成されており、前記第９の領域（Ｎ＋）が前記第１の出力端子（Ａ）に接続されており、前記第10の領域（Ｐ＋）がその下に接する前記第６の領域（Ｎ＋基板）に短絡接続されており、前記第９および第10の領域（Ｎ＋,P＋）が前記第２のMOSFET（MAL）のセルを区画する前記第２のトレンチゲート（GAL）に対して前記第４の領域（Ｎ＋）と反対側に配置され、
前記第３のMOSFET（MBH）と並列に接続され前記第１の半導体チップに形成された第３のダイオード（DBH）をさらに含み、前記第３のダイオードが前記第１の半導体チップの前記第３の領域（Ｎ＋基板）と前記第３の領域の上に接して配置された第２の導電型の第11の領域（Ｐ＋）との接合に形成されており、前記第11の領域がその上に接して配置された前記第１の導電型の第12の領域（Ｎ＋）との短絡接続を介して前記第２の出力端子（Ｂ）に接続されており、前記第11および第12の領域（Ｐ＋,N＋）が前記第３のMOSFET（MBH）のセルを区画する前記第１のトレンチゲート（GBH）に対して前記第１の領域（Ｎ＋）と反対側に配置され、
前記第４のMOSFET（MBL）と並列に接続され前記第２の半導体チップに形成された第４のダイオード（DBL）をさらに含み、前記第４のダイオードが前記第２の半導体チップの表面に配置された前記第１の導電型の第13の領域（Ｎ＋）と前記第13の領域の下に接して配置された第２の導電型の第14の領域（Ｐ＋）との接合に形成されており、前記第13の領域（Ｎ＋）が前記第２の出力端子（Ｂ）に接続されており、前記第14の領域（Ｐ＋）がその下に接する前記第６の領域（Ｎ＋基板）に短絡接続されており、前記第13および第14の領域（Ｎ＋,P＋）が前記第４のMOSFET（MBL）のセルを区画する前記第２のトレンチゲート（GBL）に対して前記第４の領域（Ｎ＋）と反対側に配置されている
多相電動機駆動装置。
【請求項４】
半導体チップに形成された蓄積モードMOSFETであって、
前記半導体チップの表面において前記蓄積モードMOSFETのセルを区画し、前記半導体チップから絶縁層により分離されたトレンチ状のゲートと、前記セルの中に前記表面に接して配置され第１の導電型に高濃度ドープされてソースとなる第１の領域と、前記セルの中に前記第１の領域の下に接して配置され前記第１の導電型に低濃度ドープされた第２の領域と、前記トレンチ状のゲートの下に前記第２の領域に接して配置され前記第１の導電型に高濃度ドープされてドレインとなる第３の領域とを含み、前記トレンチ状のゲートが、前記第１の導電型のドーパントでドープした第４の領域からなる
蓄積モードMOSFETにおいて、
前記トレンチ状のゲートを構成する前記第４の領域に接し第２の導電型のドーパントでドープした第５の領域、および前記第５の領域に前記第４の領域とは反対側で接し前記第１の導電型のドーパントでドープした第６の領域を有し、
前記第６の領域が前記蓄積モードMOSFETの前記第１の領域に接続されており、
さらに、前記第５の領域が接する部分とは別の部分で、前記トレンチ状のゲートを構成する前記第４の領域に接し前記第２の導電型のドーパントでドープした第７の領域と、前記第７の領域に前記第４の領域とは反対側で接し前記第１の導電型のドーパントでドープした第８の領域を有し、
前記第８の領域が前記蓄積モードMOSFETの前記第３の領域に接続されている
蓄積モードMOSFET。
【請求項５】
半導体チップに形成された蓄積モードMOSFETであって、
前記半導体チップの表面において前記蓄積モードMOSFETのセルを区画し、前記半導体チップから絶縁層により分離されたトレンチ状のゲートと、前記セルの中に前記表面に接して配置され第１の導電型に高濃度ドープされてソースとなる第１の領域と、前記セルの中に前記第１の領域の下に接して配置され前記第１の導電型に低濃度ドープされた第２の領域と、前記トレンチ状のゲートの下に前記第２の領域に接して配置され前記第１の導電型に高濃度ドープされてドレインとなる第３の領域とを含み、前記トレンチ状のゲートは、前記第１の導電型のドーパントでドープした第４の領域からなる
蓄積モードMOSFETにおいて、
前記トレンチ状のゲートを構成する前記第４の領域に接し第２の導電型のドーパントでドープした第５の領域、および前記第５の領域に前記第４の領域とは反対側で接し前記第１の導電型のドーパントでドープした第６の領域を有し、
前記第６の領域が前記蓄積モードMOSFETの前記第３の領域に接続されている
蓄積モードMOSFET。
【請求項６】
半導体基板に形成された蓄積モードMOSFETであって、
前記半導体基板の表面において前記蓄積モードMOSFETのセルを区画するトレンチの中に少なくとも部分的に配置され、ゲート絶縁層によって前記半導体基板から分離されているゲートと、
前記セルの表面に配置されたソースとなる第１の導電型の第１の高濃度ドープ領域と、
前記セルの中に前記第１の高濃度ドープ領域の下に接して配置された前記第１の導電型の低濃度ドープ領域と、
前記半導体基板の中の前記トレンチの下に前記低濃度ドープ領域に接して配置されたドレインとなる前記第１の導電型の第２の高濃度ドープ領域と
を含む蓄積モードMOSFETにおいて、
前記ゲートがポリシリコンで形成され、前記ポリシリコンが前記トレンチの中の部分以外の領域において第１および第２のダイオードを形成するようにドープされており、前記第１および第２のダイオードが前記トレンチの中の前記ゲートの部分と前記第１の高濃度ドープ領域との間に直列に、かつ、背中合わせになるように接続されており、
さらに、前記ポリシリコンが前記トレンチの中の部分以外で、かつ、前記第１および第２のダイオードを形成するようにドープされた部分以外の領域において第３および第４のダイオードを形成するようにドープされており、前記第３および第４のダイオードが前記トレンチの中の前記ゲートの部分と前記半導体チップの表面に配置された前記第１の導電型の第３の高濃度ドープ領域との間に直列に、かつ、背中合わせになるように接続されており、前記第３の高濃度ドープ領域が前記第２の高濃度ドープ領域に接続されている
蓄積モードMOSFET。
【請求項７】
半導体基板に形成された蓄積モードMOSFETであって、
前記半導体基板の表面において前記蓄積モードMOSFETのセルを区画するトレンチの中に少なくとも部分的に配置され、ゲート絶縁層によって前記半導体基板から分離されているゲートと、
前記セルの表面に配置されたソースとなる第１の高濃度の第１の導電型ドープ領域と、
前記セルの中に前記第１の高濃度ドープ領域の下に接して配置された前記第１の導電型の低濃度ドープ領域と、
前記半導体基板の中の前記トレンチの下に前記低濃度ドープ領域に接して配置されたドレインとなる前記第１の導電型の第２の高濃度ドープ領域と
を含む蓄積モードMOSFETにおいて、
前記ゲートがポリシリコンで形成され、前記ポリシリコンが前記トレンチの中の部分以外の領域において第１および第２のダイオードを形成するようにドープされており、前記第１および第２のダイオードが前記トレンチの中の前記ゲートの部分と前記半導体基板の表面に配置された前記第１の導電型の第３の高濃度ドープ領域との間に直列に、かつ、背中合わせになるように接続されており、
前記第３の高濃度ドープ領域が前記第２の高濃度ドープ領域に接続されている
蓄積モードMOSFET。
【発明の詳細な説明】
関連出願への相互参照
この出願は1995年６月２日提出の米国特許出願第08/459,054号および1994年12月30日提出の米国特許出願第08/367,515号に関連しており、それら出願をここに参照して内容全部をこの明細書に組み入れる。
発明の技術分野
この発明は蓄積モードパワーFETに関し、とくに双方向に電流阻止できる蓄積モードパワーFETに関する。
発明の背景
この明細書において「ACCUFET」と呼ぶこともある蓄積モードFETは本体領域を必要とせず、したがってPN接合を必要としないトレンチ型MOSFETである。トレンチ状のゲートとゲートとの間の領域は「メサ」と呼ばれることもあるが、この領域は比較的狭くしてあり、ゲート構成材料（通常はポリシリコン）はメサ領域全体を空乏化する仕事関数をもつように通常ドープしてある。電流経路はメサを通じて垂直に基板に向かって延びる。トレンチは基板上に成長させたエピタキシアル層の中にその全部を形成することもある。
通常のACCUFET10の断面を、負荷Ｌと接地点との間にロウ側スイッチとしてACCUFETを接続した状態で図１に示す。トレンチ型ゲート11はＮ＋基板14上に成長させたＮエピタキシアル層13を含むシリコン材料12にエッチング形成してある。トレンチ型ゲート11でセル10Aを区画する。Ｎ＋領域15はゲート11相互間の倒立メサの表面に形成する。通常のACCUFETでは、ゲート11をＰ型ドーパントで濃度１×1018乃至５×1019cm-3にドープしたポリシリコンで形成し、Ｎエピタキシアル層13は濃度１×1014乃至１×1015cm-3にドープする。以下この明細書においては、ACCUFET10への印加電圧の極性とは無関係に、とくに別段の表示をしない限り、Ｎ＋領域15は「ソース」と呼びＮ＋基板14は「ドレーン」と呼ぶ。
ACCUFETのセルは、図15Aに示したような縦方向ストライプ状でもよく、図15Bに示したような六角形、四角形、それ以外の多角形またはそれ以外の形状でもよい。
ACCUFET10はゲート電圧がソース電圧と等しく（すなわちVgs＝０）なるとオフになる。Vgsを上げると、ゲートの周囲の空乏領域（破線で示した）がソースとドレーンとの間の電流経路に接触してこの電流経路を開く。Vgsをさらに上げると、空乏領域は引き続き接触を保ち、最終的にはトレンチ間に隣接した蓄積領域が形成されてチャンネル伝導をさらに高めこのデバイスのオン抵抗をさらに下げるまでその接触状態を維持する。
この一連の事象を図2A、2Bおよび2Cに示す。すなわち、図2Aはオフ状態のACCUFET10を示し、図2BはVgsが通常のMOSFETの閾値電圧Vtと近似の電圧に達してACCUFET10が部分的にオンになった状態を示し、図2CはACCUFET10が完全にオンになった状態を蓄積領域に参照数字19を付けて示す。図2Bおよび2Cではソースからドレーンへの電子の流れを矢印で示す。
ACCUFETに関するその他の情報はゴほか（Ngo et al）名義の米国特許第4,903,189号、IEEE Electron Device Letters誌第13巻第８号（1992年８月）第427−429頁所載のビー．ジェイ．バリガほか（B.J.Baliga et al）著の論文「蓄積モードFET:新しい超低オン抵抗MOSFET」、同誌第41巻第５号（1994年５月）第800−808頁所載のディー．シャウほか（T.Syau et al）著の論文「超低オン抵抗率UMOSFET構造:ACCUFET、EXTFET、INVFETおよび慣用UMOSFETの比較」に記載されており、これら文献を参照してその全部をこの明細書に組み入れる。
ACCUFETは非常に高いセル密度および非常に低いオン抵抗で製造できる。これら利点にも関わらず、ACCUFETはいくつかの理由でパワー半導体デバイスの分野において広く用いられるには至ってない。主な理由を二つ挙げると、オフ状態で高電圧耐性に欠けること、電圧阻止を両方向にはできず、したがってACスイッチとしては使えないことが挙げられる。
これらの問題を図３、4A、4B、5Aおよび5Bに図解してある。図３は電池Ｂと負荷Ｌとの間のハイ側電池切断スイッチとして接続したACCUFET10を示す。ACCUFET10の負荷側には充電器Ａも接続してある。ゲート11はACCUFETをオフにするときは接地する。その状態ではＮ＋ソース領域15の近傍のゲート酸化物層11Aは電池電圧全体に耐えられなければならない。
図4Aはセルあたりピーク電圧4.2V、合計ピーク電圧8.4Vの２セルリチウムイオン電池として電池Ｂを示している。ゲート11の接地によりACCUFET10はオフになっている。ACCUFET10のソースは8.4Vに接続してあり、そのドレーンはこの場合負荷Ｌが放電ずみコンデンサとして表されているので0Vである。図4BはACCUFET10のソースおよびゲートの詳細図であって、ゲート酸化物層11A内で間隔の詰まった等電位線を示す。ゲート酸化物11Aは電池電圧（Vbatt）と接地ずみゲートとの間の電圧効果のほぼ全部を吸収しなければならない。
図5Aは電池Ｂが完全に放電ずみとなり充電器が電圧（Vcharger）12Vを供給するように動作している状態を示す。ゲート11を接地させてACCUFET10をまたオフにする。ここでゲートとドレーンとの間に主電圧降下が生じ、ACCUFETのこの領域における等電位線が図5Bに示してある。この実施例では図4Aおよび4Bの場合よりも総電圧降下が大きいが、Ｎエピタキシアル層の一部がゲートのトレンチの最下部とＮ＋基板との間に位置し、したがって電圧降下の一部がこの空乏化したＮエピタキシアル領域に吸収される。そのために、ゲート酸化物にかかるストレスは図4Aの場合よりも小さくなる。しかし、図4Aの場合も図５の場合も、ゲート酸化物に過大な電圧がかかって損傷を受けたり破裂したりするリスクが大きい。負荷が誘導性の部品を含んでいてそのために切換時に電圧スパイクが生じる場合などごく普通の状況においてとくにそうである。それらの電圧スパイクに耐えられないために、ACCUFETのパワーMOSFET分野における利用はこれまで著しく限られていた。
発明の概要
この発明のACCUFETは、トレンチゲートで境界づけされ第１の導電型の半導体材料を含む複数のセルを含む。トレンチゲートは例えば低濃度にドープしたエピタキシアル層に形成する。トレンチゲートの各々は、通常ポリシリコンの導電性ゲート材料と、この導電性ゲート材料を各セル内で半導体材料から絶縁する通常二酸化シリコンの絶縁層とを含む。
ゲート酸化物層にかかる電界を制限するために第２の導電型の一つ以上の領域を形成し、それによって一つ以上のダイオード形成用のPN接合を形成する。それらPN接合のドーピングのレベルおよび位置は、ゲート酸化物層にかかる電圧がゲート酸化物の破裂または損傷をひき起こす値に達するのを防止する降伏電圧をそれらダイオードがもつように設定する。
一つの実施例では第２の導電型の領域は第１の導電型の二つの別々の領域に隣接する。それら第１の導電型の領域の一つはACCUFETのソースに接続し、もう一つの領域はACCUFETのゲートに接続する。その結果、ソースとゲートとの間に第１の背中合せダイオード対が形成され、ドレーンとゲートとの間に第２の背中合せダイオード対が形成される。したがって、これらダイオード対は、ソースとゲートとの間またはドレーンとゲートとの間の電圧が上記ダイオードの片方に順方向電圧降下および上記ダイオードの他方の降伏電圧の和の電圧を超えた場合は降伏する。
上記第１および第２の導電型の領域はACCUFETの保護ダイオードの形成が必要な場合に形成する。
この発明のもう一つの側面によると、ACCUFETのソースとドレーンとの間にゲート駆動回路を接続する。そのゲート駆動回路はソース電圧およびドレーン電圧のうちの低い方を検出してその低い方の電圧に関連したゲートバイアス電圧を生ずる。これによってACCUFETをACスイッチとして使うことが可能になる。
【図面の簡単な説明】
図１はロウ側スイッチとして接続した慣用の蓄積モードMOSFETの断面図を示す。
図2A−2Cは蓄積モードMOSFETを通じた電流を制御する空乏領域の変化を図解する。
図３はハイ側電池切断スイッチとして接続した慣用の蓄積モードMOSFETの断面図を示す。
図4Aはドレーンに対して正方向にバイアスしたソースを有する慣用の蓄積モードMOSFETの断面図を示す。
図4Bは図4Aに示したMOSFETのゲート酸化物内の等電位線を示す。
図5Aはドレーンをソースに対して正にバイアスした慣用の蓄積型MOSFETの断面図を示す。
図5Bは図5Aに示したMOSFETのエピタキシアル層およびゲート酸化物の内部の等電位線を示す。
図6Aはこの発明の好ましい実施例による蓄積モードMOSFETの断面図を示す。
図6Bは図6Aに示したMOSFETの内部のダイオードの位置を図解する。
図6Cおよび6Dは図6Aに示したMOSFETの等価回路図を示す。
図6EはACスイッチとして用いた蓄積モードMOSFETの断面図を示す。
図7Aはエピタキシアル層でゲートトレンチの底部を基板から分離した蓄積モードMOSFETの断面図を示す。
図7Bは図7Aに示したMOSFETの等価回路図を示す。
図8Aはこの発明の原理を用いて単一チップ内に形成したプッシュプルハーフブリッジ回路の断面図を示す。
図8Bは図8Aに示したハーフブリッジ回路の等価回路図を示す。
図９はこの発明によるプッシュプルハーフブリッジ回路の代替的実施例を示す。
図10Aはこの発明により二つのチップに形成した多相電動機駆動回路の断面図を示す。
図10Bは図10Aに示した電動機駆動回路の等価回路図を示す。
図11は保護ダイオードをポリシリコンゲート内に形成した蓄積モードMOSFETの代替的実施例の断面図を示す。
図12はソース・ゲート間電圧が高くなった場合に付加的保護をもたらすようにゲート酸化物層の一部を厚くした実施例の断面図を示す。
図13はソース・ゲート間電圧が高くなった場合に付加的保護をもたらすようにソース領域の横方向寸法を小さくした実施例の断面図を示す。
図14Aは双方向スイッチまたはACスイッチとして用いた蓄積モードMOSFETのゲート電圧の制御のためのゲートバイアス発生器の概略図を示す。
図14Bは図14Aに示したゲートバイアス発生器の中のバイアス発生回路の概略図を示す。
図15Aはストライプ状セル型蓄積モードMOSFETの断面図を示す。
図15Bは方形セル蓄積モードMOSFETの断面図を示す。
発明の説明
この発明の好ましい実施例を種々の形で図6A−6Eに示す。図6Aはセル60A（ACCUFET60およびセル60Aは図１に示したACCUFET10およびセル10Aに対して反転されていることに注意されたい）を含むACCUFET60の断面図を示す。ACCUFET60はACCUFET10と類似しているが、ゲート61がＮ−エピタキシアル層63に限定されずＮ＋基板64まで延びている点が異なっている。ACCUFET10はトレンチを図１に示したとおりエピタキシアル層内だけに形成して製造することもできる。ゲート61の二つの部分の間で測ったセル60Aの幅は通常0.5乃至2.0μｍの範囲にあり、Ｎ−エピタキシアル層63はゲート・ソース間電圧が零のときセル68Aが確実にオフになるようにするために濃度１×1014乃至１×1015cm-3にドープしてある。ゲート61は通常はポリシリコンで形成し、Ｎチャンネルデバイスの場合はＰ型ドーパントで、Ｐチャンネルデバイスの場合はＮ型ドーパントでそれぞれ高濃度にドープする。金属層66はドレーンとなるＮ＋基板64と接触する。Ｎ＋基板でなく下側に隠れたＮ＋層をドレーンとして用い、そのドレーンをACCUFETの上側から例えばＮ＋シンカー領域および上側コンタクトによってコンタクト接続できることが理解されよう。
保護セル60Bをセル60Aに隣接して形成する。保護セル60BはＰ＋領域67内部に形成したＰ＋領域67とＮ＋領域68および69とを含む。Ｐ＋領域67は、Ｎ＋領域68および69、Ｎ＋基板64およびＰ＋領域67の連結によって形成される二つのNPNトランジスタにおける寄生の両極性伝導を最小にするのに十分なレベル（例えば1017または1018cm-3以上）の不純物濃度でドープしなければならない。Ｎ＋領域68とＮ＋ソース65とを金属層71で接続し、Ｎ＋領域69とゲート61とを金属層72で接続する。この実施例では、セル60Bを寄生NPN両極性伝導の最小化のためにセル60Aよりも実質的に幅広にする。しかし、これは全実施例に共通な要件ではない。
図6BはセルＢの詳細図であって、ドレーン、ソースおよびゲート相互間に形成された三つのダイオードJ1、J2およびJ3を概略的に示す。すなわち、ダイオードJ1はＮ＋基板64とＰ＋領域67との接合に形成され、ダイオードJ2はＰ＋領域67とＮ＋領域68との接合に形成され、ダイオードJ3はＰ＋領域67とＮ＋領域69との接合に形成される。図6Aに示したとおり、ダイオードJ2およびJ3はACCUFET60のソース・ゲート間の背中合せの対を形成し、ダイオードJ1およびJ3はACCUFET60のドレーン・ゲート間の背中合せの対を形成する。図6Cおよび6DはACCUFET60の概略図であって、ACCUFETのソース、ドレーンおよびゲート相互間に形成されたダイオードJ1−J3の接続を示す。
図6Aを再び参照すると、Ｎ＋ソース領域65の電圧がゲート61の電圧よりも高くなるに伴ってダイオードJ2は逆方向にバイアスされダイオードJ3は順方向にバイアスされる。ソース・ゲート間電圧がダイオードJ2の降伏電圧とダイオードJ3の順方向電圧降下（約0.6V）との和に等しいレベルに達すると、ダイオードJ2が降伏し、ソース電圧がゲート電圧にクランプされる。したがって、Ｎ＋ソース領域65の近傍のゲート酸化物層61Aにかかる電圧はこの電圧差に制限される。Ｐ＋領域67およびＮ＋領域68のドーパント濃度を正しく設定することによって、ゲート酸化物層61Aへの損傷を防止できる。工業規格によると、ゲート酸化物層61Aにかかる電圧は4MV/cm・Xoxを超えてはならない。ここでXoxはゲート酸化物層61Aの厚さのセンチメートル表示である。この値は酸化シリコン層が究極的に破裂または損傷を生ずる電圧の50％を表す。例えば、厚さ400Åの酸化物層は32Vで破裂し、16V以下の電圧にクランプしなければならない。
ソース電圧がゲート電圧を基準にして低下すればダイオードJ3は最後には降伏しゲート酸化物層を同様に保護する。
Ｎ＋基板64の電圧がゲート61の電圧に対して上がると、ダイオードJ1が逆方向にバイアスされダイオードJ3が順方向にバイアスされる。ドレーン・ゲート間電圧がダイオードJ1の降伏電圧とダイオードJ3の順方向電圧降下との和に等しいレベルに達すると、ダイオードJ1が降伏し、ドレーン電圧はゲート電圧にクランプされる。したがって、ゲートトレンチ底部のゲート酸化物層61Aにかかる電圧はこの電圧差に制限される。Ｐ＋領域67およびＮ＋領域69のドーパント濃度を正しく設定することによって、この領域のゲート酸化物層61Aへの損傷を防止できる。ドレーン電圧がゲート電圧に対して低下すると、ダイオードJ3は最後には降伏してゲート酸化物層を同様に保護する。
図6B−6Dから明らかなとおり、ダイオードJ1およびJ2はACCUFET60のソース・ドレーン間の第３の背中合せのダイオード対を形成し、ACCUFETセル60Aのオフ時に両方向への電流を阻止するのにACCUFETを使えるようにする。ダイオードJ1の面積を十分に大きくすると、オフ期間中に誘導性負荷からエネルギーを吸収するのにそれを使うこともできる。ゲートバイアス電圧がその駆動回路によってソース端子電位とドレーン端子電位との間の電位に制限されている場合は、Ｎ＋領域69およびそのコンタクトは除去することができ、その場合はダイオードJ3は図6Cおよび6Dの等価回路中の開放回路に置換される。
図6EはAC電圧源73に接続したACスイッチとして用いたACCUFET60の三次元断面図である。図6Eにおいて、ACCUFETセル（セル60Aおよび隣接セル60C）は閉じた方形であり、一方、保護セル60Bは比較的長いセルであって、ACCUFET60の表面ではストライプ状に見える。後述のとおり、電圧源73からAC信号に正しく関連づけたゲートバイアスを供給するのにゲートバイアス発生器74を用いる。簡単に述べると、ゲートバイアス発生器74はAC信号の上下変動の進行中にソース電圧およびドレーン電圧のうちの低い方を把握する必要があり、ACCUFETをオンまたはオフ状態に留めるようにゲートバイアスを上記電圧に対して正しい値に調節する必要がある。ソース、ドレーンおよびゲート相互間の相対的電圧とは無関係に、ACCUFETのオフ時の電流発生を防止するための逆方向バイアスダイオードが必ずある。Ｐ＋領域67は実際には浮いており、すなわちＮ＋領域68および69、Ｎ＋基板67およびＰ＋領域67の形成する寄生NPNトランジスタを通る漏洩電流が増幅されてICEO状態を生ずる。したがって、Ｐ＋領域はゲート酸化物層の保護のためのダイオード降伏電圧を生ずるためだけでなくデバイス内過大漏洩電流を防止するためにも高濃度にドープしなければならない。
負荷に対するACCUFETスイッチの実際の応用が既知であれば、図6A−6Eの三ダイオードマトリックスを用いることなく必要に応じて保護ダイオードを形成できる。
例えば、ACCUFETの片方の側がゲートについて高電圧の影響を受ける場合は、ゲートトレンチの底部が高濃度ドープした基板に図7Aのとおり届かないようにすることもできる。図7Aに示したACCUFETセル10AはゲートトレンチがＮ＋基板14まで延びていない点で図１のセル10Aと似ている。Ｐ＋領域70はセル10Aの隣りに形成し、Ｎ＋領域71はＰ＋領域70の中に形成する。金属層72がＰ＋領域70をＮ＋ソース領域15に接続し、金属層73がＮ＋領域71をゲート11に接続する。Ｐ＋領域70とＮ＋領域71との間の接合がダイオードJ4およびJ5を形成する。図7Bの等価回路図に示すとおり、ダイオードJ4の陽極および陰極はACCUFETのソースおよびゲートにそれぞれ接続され、ダイオードJ5の陽極および陰極はACCUFETのソースおよびドレーンにそれぞれ接続される。ダイオードJ4は図6B−6DのダイオードJ3と同様にソース近傍のゲート酸化物層を保護するように作用する。しかし、ダイオードJ4と直列に背中合せに接続したダイオードJ2と同様のダイオードはない。
ダイオードJ5はＰ＋領域70、Ｎ−エピタキシアル層13およびＮ＋基板14の組合せによって形成する。トレンチ底部の酸化物層は、ダイオードJ5のアバランシェ降伏の制御により、概括的にはＰ＋領域70とＮ＋基板14との間の正味の間隔の調節により保護される。PINダイオードの降伏電圧をドーピング濃度および中間領域または「真性」領域（「PIN」の「Ｉ」）の幅の関数として示すグラフがエス．エム．スェー（S.M.Sze）著「半導体装置の物理」第２版、John Wiley ＆ Sons社刊（1981）、第105頁第32図に記載されており、ここに参照してその記載をこの明細書に組み入れる。
ゲート酸化物層にかかる最大電圧は次の式を用いて推定できる、すなわち、
0003654595.tif 000002
ここで、Vtotalはゲート11とＮ＋基板14との間の電圧降下であり、Eoxはゲート酸化物層の中の電界強度であり、XepiおよびXoxはゲートトレンチ底部とＮ＋基板14との間のＮエピタキシアル層13の厚さおよびゲート酸化物層の厚さをそれぞれ表し、εoxおよびεsiはSiO2およびシリコンの誘電率をそれぞれ表す。しかし、この条件は通常は制限的でない。すなわち、アバランシェ降伏はＮエピタキシアル層内（ゲートトレンチの角部近傍）ではゲート酸化物層がεoxの臨界値に達する前に起こるからである。Ｎエピタキシアル層13内のアバランシェ降伏は、ホットキャリアのゲート酸化物への注入をひき起こすことによってゲート酸化物に損傷を与える。したがって、ダイオードJ5は、Ｎエピタキシアル層13内のアバランシェ降伏をひき起こす電圧よりも十分低い電圧で降伏するように設計しなければならない。すなわち、
BVJ5＜＜（Xepi）（Esi）
でなければならない。ここでEsiはＮエピタキシアル層13の中の電界強度であり、通常は20乃至30V/μｍである。Xepi＝１μｍについてはダイオードJ5の降伏電圧10Vで十分である。
図8Aは集積した形で製造したプッシュプルハーフブリッジ回路80の断面図を示す。トレンチゲートG1はハイ側ACCUFET M1を区画し、トレンチゲートG2はロー側ACCUFET M2を区画する。Ｐ＋領域83はACCUFET M1の隣りに形成され、Ｎエピタキシアル層13との接合にダイオードD1を形成する。Ｐ＋領域84はACCUFET M2の隣りに形成され、浅いＮ＋領域85はＰ＋領域84に形成され、領域84および85の接合がダイオードD2を形成する。Ｐ＋領域84とＮエピタキシアル層13との接合に形成された第３のダイオードD3はＰ＋領域84とＮ＋基板14との間の接続（図示してない）によって短絡される。
回路80の出力はＮ＋基板14で（または上側Ｎ＋コンタクトから）、例えば電動機巻線でもあり得るコイルＬへの導線から取り出される。ACCUFET M1のＮ＋ソース領域15AおよびＰ＋領域83は共通に接地点に接続され、ACCUFET M2のＮ＋ドレーン領域15AおよびＮ＋領域85は共通に電池電圧Vbattに接続される。Ｎ＋基板14およびＮエピタキシアル層13はACCUFET M1のドレーンおよびACCUFET M2のソースとして作用する。ACCUFET M2については、より高い正電位の端子をドレーンと表示して通常の名称付与から逸脱していることに注意されたい。
回路80の概略的回路図を図8Bに示す。ACCUFET M1とダイオードD1との組合せが、ソース／本体短絡およびチャンネルと並列なダイオードを備える通常のMOSFETと概略的に同じであることは明らかであろう。ACCUFET M2およびダイオード２の組合せについても同様である。ダイオードをACCUFETに一体化する方が外部の（個別の）ダイオードクランプを用いるのに比べて有利である。すなわち、集積化されたダイオードは寄生インダクタンスをほとんどまたは全然含んでなく、ドレーン電圧スパイクに即座に応答（降伏）できるからである。
ゲートG1およびG2は、ACCUFET M1およびM2を逐次的にオンオフさせ、両者が同時になることは決してないように通常の仕方でバイアスする。プッシュプルハーフブリッジ回路においてゲートにバイアスをかけることについては上記米国特許出願第08/459,054号に記載してある。ダイオードD1およびD2は出力（Ｎ＋基板14）を次に述べるとおりクランプする。出力電圧の上昇に対しては、ダイオードD1がVoutをダイオードD1の降伏電圧（BVD1）にクランプし、ダイオードD2がVoutをダイオード電圧降下（約0.6V）だけVbattよりも高い値にクランプする。Voutはこれら二つの値のうちの低い方を超えることはできない。出力電圧の低下（負方向への過渡状態）に対しては、ダイオードD2がVoutを電池電圧マイナスダイオードD2の降伏電圧（Vbatt−BVD2）にクランプし、ダイオードD1がVoutをダイオード電圧降下だけ接地電位よりも低い値にクランプする。Voutはこれら二つの値のうちの高い方以下に低下することはできない。したがって、ハイ側のゲート駆動電圧をVout基準とすると、コイルＬの切換に伴って出力に現れ得る誘導性電圧スパイクとは無関係に、ゲートG1およびG2の酸化物層にかかる電圧はダイオードD1およびD2によって制限される。しかし、この実施例ではＮエピタキシアル層13がＮ＋基板14とゲートG1およびG2との間の電圧差の一部を吸収し、ゲート酸化物層にこの電圧差がそのままかかるとは限らないことに留意されたい。
図９は回路80と幾分類似した代替的プッシュプルハーフブリッジ回路90の断面図を示す。ただし、回路90においてはＰ＋領域83はACCUFET M1およびM2の間に配置してあり、Ｐ＋領域84はその領域84よりも高濃度にドープしたＰ＋領域コンタクト領域92を含む。浅いＮ＋領域93がエピタキシアル層13の表面に形成してあり、Ｐ＋領域92は金属層94経由でＮ＋領域に接続されている。この接続はＰ＋領域84とＮエピタキシアル層との間の接合にあるダイオードを短絡させ、このハーフブリッジ回路の出力Voutをチップ上側表面（Ｎ＋領域93）または裏側（Ｎ＋基板14）で取り出せるようにする。図９には、ACCUFET M1のソースおよびＰ＋領域83を接地点に接続する金属層95、並びにACCUFET M2のドレーンおよびＮ＋領域91をVbattに接続する金属層96も示してある。図９に斜線を施して示した部分は、ACCUFET M1およびM2を通ずる電流をピンチオフするゲートG1およびG2のまわりの空乏領域を示す。
図10Aは互いに対面させて配置した二つのチップＨおよびＬに形成した三相電動機駆動回路100を図解する。電動機駆動回路100は相Ａ、ＢおよびＣに分けられ、それら相はラインＡ、ＢおよびＣ経由でコイルLA、LBおよびLCにそれぞれ接続される。ハイ側のチップＨは相Ａ、ＢおよびＣにそれぞれ対応させたACCUFET MAH、MBHおよびMCHを含む。チップＨの相Ａの部分をまず検討してみると、ACCUFET MAHはゲートGAHで制御される。ゲートGAHの右側にはＰ＋領域PHおよびＮ＋領域NHが配置され、これら領域PHおよびNHはチップＨ上の図10Aに示してない位置で短絡してある。チップＨのＰ＋領域PHとＮ＋基板との間の接合はダイオードDAHを形成する。金属層NAHがダイオードDAHの陽極をACCUFET MAHのソースに接続する。同様に、チップＨの相ＢはACCUFET MBHおよびダイオードDBHを含み、チップＨの相ＣはACCUFET NCHおよびダイオードDCHを含む。ダイオードDBHの陽極は金属層NCHでACCUFET MCHのソースに接続される。チップＨのＮ＋基板は正電圧供給点VCCに接続する。
ロウ側チップＬも構造的にハイ側チップＨとほぼ同じものであるが、いくつかの重要な相違点がある。第１に、チップＬのＮ＋基板は接地点に接続されている。第２に、相Ａについてみると、Ｐ＋領域PLおよびＮ＋領域NLがゲートGALの右側に形成されており、ACCUFET MALがゲートGALの左側に形成されている。しかし、チップＬでは、Ｐ＋領域PLは図示してない点で接地（すなわちＮ＋基板に短絡）されてＰ＋領域PLおよびＮ＋領域NLの接合にダイオードDALを形成する。このダイオードDALの陰極は金属層NALでACCUFET MALのドレーンに接続される。同様にチップＬの相ＢはACCUFET MBLおよびダイオードDBLを含み、チップＨの相ＣはACCUFET NCLおよびダイオードDCLを含む。ダイオードDBLの陰極は金属層NBLでACCUFET MBLのドレーンに接続し、ダイオードDCLの陰極は金属層NCLでACCUFET MCLのドレーンに接続する。
要約すると、ハイ側チップＨとロウ側チップＬとは構造がほぼ同じであり、チップＨではＰ＋領域（例えばＰ＋領域PH）がｎ＋領域（例えばＮ＋領域NH）に短絡されておりチップＬではＰ＋領域（例えばＰ＋領域PLが）Ｎ＋基板に短絡されている点だけ異なっている。チップＨおよびＬの間の構造上の類似性が重要でない場合はＰ＋領域の下のｎ＋領域はチップＨから省略できる。
金属層NAHおよびNALはラインＡ経由でコイルLAに共通に接続し、金属層NBHおよびNBLはラインＢ経由でコイルLBに共通に接続し、金属層NCHおよびNCLはラインＣ経由でコイルLCに共通に接続する。
図10Bは三相電動機駆動回路100の概略図である。各層において、ACCUFET（例えば相ＡのACCUFET MAHおよびMAL）が図8Aおよび8Bのハーフブリッジ回路80につき上述したのと同じように出力をクランプする。六つのACCUFETのゲートの駆動を周知の方法、例えば、ここに参照してこの明細書にその全部を組み入れる1993年５月14日提出の米国特許第08/062,968号、現在の米国特許第5,455,496号記載の方法によって行う。
この発明の広義の原理には、ハーフブリッジ駆動、すなわち図8Aおよび９に示すとおりハイ側とロウ側とを単一チップに形成した駆動も含まれ、また、図10Aに示すとおりそれぞれのハイ側は一つのチップにそれぞれのロウ側はもう一つにチップに形成した複数ハーフブリッジ駆動（例えば多相駆動回路）も含まれる。これら広い概念に包含される上記以外の回路構成は当業者には自明であろう。例えば、図10Aに示した三相駆動は図8Aに示した形式の三つのハーフブリッジに置換できる。
図11に示したACCUFET110は保護ダイオードを基板またはエピタキシアル層でなくドープずみポリシリコンゲートに形成した実施例を示す。ACCUFET110はトレンチ型ポリシリコンゲート111の画するセル110Aおよび110Bを含む。ゲート111はＮエピタキシアル層13およびＮ＋基板14にエッチング形成してある。ゲート111はトレンチに延びる主要Ｎ＋部分111Aを含む。Ｎ＋部分は３×1018乃至５×1019cm-3の範囲の濃度までＮ型ドーパントでドープする。
ゲート111はＰ領域111BおよびＮ＋領域111Cから成る第１の横方向延長部を含み、そのＮ＋領域111Cはセル110Aおよび110BのＮ＋ソース領域に金属層112で接地されている。Ｐ領域111Bは３×1018乃至５×1019cm-3の範囲の濃度までドープし、Ｎ＋領域111Cは３×1018乃至５×1019cm-3の範囲の濃度までドープする。Ｎ＋領域111AとＰ領域111Bとの間の接合およびＰ領域111BとＮ＋領域111Cとの間の接合は図6Bに示したダイオードJ3およびJ4とそれぞれ同じようにソース・ゲート間に背中合わせで挿入されるダイオードを形成する。
ゲート111はＰ領域111DとＮ＋領域111Eとから成る第２の横方向延長部を備え、そのＮ＋領域111Eは金属層113でＮ＋領域114に接続され、それによってACCUFET110のドレーン（Ｎ＋基板14）に接続される。Ｐ領域111Dは１×1018乃至５×1019cm-3の範囲の濃度までドープし、Ｎ＋領域111Eは３×1018乃至５×1019cm-3の範囲の濃度までドープする。Ｎ＋領域111AとＰ領域111Dとの間の接合およびＰ領域111DとＮ＋領域111Eとの間の接合は図6Bに示したダイオードJ3およびJ1とそれぞれ同じようにドレーン・ゲート間に背中合わせで挿入されたダイオードを形成する。
ポリシリコン内に形成されたダイオードの降伏電圧はＮ領域およびＰ領域の間の界面における結晶粒界のためにドーピング濃度との間の相関が弱い。通常のPN接合は生じない。したがって、降伏電圧を変える必要がある場合は、ポリシリコン中に一連のダイオードを直列に形成すればよい。ポリシリコン中に形成した通常のダイオードの降伏電圧は約7Vである。
ゲート111中に形成されたダイオードはダイオードJ1、J2およびJ3と同じように動作してソース・ゲート間電圧およびドレーン・ゲート間電圧をクランプし、それによってゲート部111Aの周囲のゲート酸化物層を保護する。すなわち、ソース・ゲート間電圧が所定レベルに達すると、Ｐ領域111BとＮ＋領域111Cとの接合におけるダイオードが降伏してソース電圧をゲート電圧にクランプする。このようにして、Ｎ＋ソース領域15近傍のゲート酸化物層にかかる電圧をこの電圧差に制限する。上述のとおり、ゲート酸化物層にかかる電圧は4MV/cm・Xoxを超えてはならない。ここで、Xoxはセンチメートル表示のゲート酸化物層の厚さである。
ソース電圧がゲート電圧に対して低下する場合はＮ＋領域111AとＰ領域111Bとの接合におけるダイオードは最後には降伏しゲート酸化物膜を同様に保護する。
同様に、ドレーン・ゲート電圧が所定にレベルに達すると、Ｐ領域111DとＮ＋領域111Eとの間の接合におけるダイオードが降伏し、ドレーン電圧がゲート電圧にクランプされる。したがって、ゲートトレンチ底部のゲート酸化物層にかかる電圧はこの電圧差に制限される。ドレーン電圧がゲート電圧に対して低下すると、Ｎ＋領域111AとＰ領域111Dとの間の接合におけるダイオードが最後には降伏してゲート酸化物層を同様に保護する。ゲート、ソースおよびドレーン相互間に接続された背中合わせダイオードは、このデバイスを静電放電から保護する追加の利点を備える。
図12および13は蓄積モードMOSFETのソース・ゲート間の高電圧差に対してゲート酸化物膜を保護する代替的手法を図解している。図12に示したACCUFET120においてはゲート酸化物層121はゲート123の上部に厚膜部分122を備える。この厚膜部分122はＮ＋ソース領域124とゲート123との間のより大きい電圧差に耐えられる（すなわち、ゲート酸化物の厚さが大きくなると4MV/cm基準をより容易に充足する）。図13に示したACCUFET130においては、Ｎ＋ソース領域131はその領域131のためのイオン打込みのマスクとなる酸化物層133のコンタクト穴132の横方向寸法を減らすことによって横方向限界が定められる。したがって、Ｎエピタキシアル層13の部分134はＮ＋ソース領域131とゲート136との間の電界の一部を上述の場合、すなわちＮエピタキシアル層13でドレーン（Ｎ＋基板）とゲート136との間の電圧差の一部を吸収した上述の場合と同じように吸収することができる。このようにして、ゲート酸化物層137のストレスはシリコン（すなわちソースまたはドレーン）電位がゲートに対して正に設定されればいつでも軽減される。オン状態におけるゲート電圧最大値はゲート酸化物の厚さだけで定まる。
この発明のもう一つの側面によると、ゲートバイアス発生器がゲート電位を制御し、それによってACCUFETをACスイッチとして使えるようにする。図6Eを再び参照すると、ゲートバイアス発生器74はAC信号の上下変動に伴いACCUFET60のソースおよびドレーン電圧の低い方を把握するとともに、ACCUFET60をオフ状態またはオン状態に留めるようにその電圧に対してゲートバイアスを適当な値に調節しなければならない。
図14Aはゲートバイアス発生器74の概略図を示す。バイアス発生回路140はACCUFET60のソース電圧およびドレーン電圧の低い方に等しい出力電圧Voutを生ずる点で上述の米国特許出願第08/367,515号に記載の本体バイアス発生器と類似している。図14Bは一対のMOSFET145および146を含むバイアス発生回路140の回路図を示す。MOSFET145はACCUFET60とバイアス発生回路140の出力との間に接続され、MOSFET146はACCUFET60のドレーンとバイアス発生回路140の出力との間に接続されている。MOSFET145および146は慣用のソース・本体短絡を含む。MOSFET145のゲートはACCUFET60のドレーンに接続され、MOSFET146のゲートはACCUFET60のソースに接続されている。
MOSFET145および146はバイアス発生回路140の出力をACCUFETのソース端子およびドレーン端子のうち電圧の低い方に短絡させる。MOSFET145および146のゲート端子はACCUFET60のドレーン端子およびソース端子にそれぞれ交叉接続されているので、MOSFET145はドレーン電圧がACCUFET60のソース電圧よりも高くなるとオンになり、MOSFET146はソース電圧がACCUFET60のドレーン電圧よりも高くなるとオンになる。換言すると、MOSFET145はソース電圧がACCUFET60のドレーン電圧よりも低いときバイアス発生回路140の出力をACCUFET60のソースに短絡させるように作用し、MOSFET146はドレーン電圧がACCUFET60のソース電圧よりも低いときバイアス発生回路140の出力をACCUFET60のドレーンに短絡させるように作用する。MOSFET145および146の上記の連携動作によって、バイアス発生回路140の出力をACCUFET60のドレーン端子およびソース端子のうちより深く負にバイアスされた方にクランプする動作を確実にする。上記動作はACCUFET60のドレーン・ソース間電圧がMOSFET145および146の片方をオンにするのに必要な閾値電圧を超えることをもちろん想定している。
図14Aに示した回路において、バイアス発生回路140の出力はゲートバッファ141のロウ側電力入力に接続されとともに、電圧源142経由で同じゲートバッファのハイ側電力入力に接続されている。バッファ141の出力はACCUFET60のゲートに接続されているので、ACCUFET60のゲートはACCUFET60のソース電圧およびドレーン電圧のうちの低い方に等しい電圧かその電圧よりも高い特定レベル（VCC）かにバイアスされる。ゲートバッファ141への入力信号VinはVout＋VCCのいずれかをACCUFET60のゲート駆動電圧として選択するのに用いる。これは、ソース・ドレーン電圧の極性に関わりなくACCUFET60を確実にオフ状態またはオン状態にする条件であり、これによってACCUFET60を双方向スイッチまたはACスイッチとして使うことが可能になる。
上述の実施例は例示だけのためのものであって、この発明の広い範囲の限定を意図するものではない。
【図１】
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【図１０Ａ】
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【図２Ａ】
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【図２Ｂ】
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【図７Ｂ】
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【図２Ｃ】
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【図４Ａ】
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【図５Ａ】
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【図３】
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【図４Ｂ】
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【図５Ｂ】
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【図８Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図７Ａ】
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【図８Ａ】
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【図９】
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【図１０Ａ−１】
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【図１０Ａ−２】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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