(57)【特許請求の範囲】
【請求項１】
半導体基板に形成された第１導電型のチャネル領域と、
前記半導体基板に形成され、前記チャネル領域により互いに分離された第２導電型のソース領域及びドレイン領域と、
前記チャネル領域と前記ソース領域との間の前記半導体基板に形成され、前記チャネル領域よりも不純物濃度が高い前記第１導電型の第１のポケット領域と、
前記チャネル領域と前記ドレイン領域との間の前記半導体基板に形成され、前記チャネル領域よりも不純物濃度が低い前記第１導電型の第２のポケット領域と、
前記チャネル領域上に絶縁膜を介して形成されたゲート電極と
を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ソース領域は、前記第１のポケット領域に隣接して設けられた第２導電型の第１の拡散層と、前記第１の拡散層に隣接して設けられ、前記第１の拡散層よりも不純物濃度が高く深い第２の拡散層とを有し、
前記ドレイン領域は、前記第２のポケット領域に隣接して設けられた第２導電型の第３の拡散層と、前記第３の拡散層に隣接して設けられ、前記第３の拡散層よりも不純物濃度が高く深い第４の拡散層とを有する
ことを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記半導体基板はＳＯＩ基板であり、前記チャネル領域、前記ソース領域、前記ドレイン領域、前記第１のポケット領域及び前記第２のポケット領域は、前記ＳＯＩ基板のＳＯＩ層内に形成されている
ことを特徴とする半導体装置。
【請求項４】
半導体基板に第１導電型の第１の不純物を導入し、前記第１導電型のチャネル領域を形成する工程と、
前記半導体基板上に、絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の一方の側の前記半導体基板内に、前記第１導電型の第２の不純物を導入し、前記チャネル領域よりも不純物濃度が高い前記第１導電型の第１のポケット領域を形成する工程と、
前記ゲート電極の他方の側の前記半導体基板内に、第２導電型の第３の不純物を導入し、前記チャネル領域よりも不純物濃度が低い前記第１導電型の第２のポケット領域を形成する工程と、
前記ゲート電極の両側の前記半導体基板内に、前記ゲート電極をマスクとして前記第２導電型の第４の不純物を導入し、前記第１のポケット領域を介して前記チャネル層に隣接する第２導電型のソース領域と、前記第２のポケット領域を介して前記チャネル層に隣接する第２導電型のドレイン領域とを形成する工程とを有し、
前記第１のポケット領域を形成する工程では、前記ゲート電極をマスクとして、前記ソース領域側に傾斜した方向から前記第２の不純物を導入することにより、前記第１のポケット領域を形成し、
前記第２のポケット領域を形成する工程では、前記ゲート電極をマスクとして、前記ドレイン領域側に傾斜した方向から前記第３の不純物を導入することにより、前記第２のポケット領域を形成する
ことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板に第１導電型の第１の不純物を導入し、前記第１導電型のチャネル領域を形成する工程と、
前記半導体基板上に、絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板内に第２導電型の第２の不純物を導入し、前記チャネル領域により互いに分離された前記第２導電型のソース領域及びドレイン領域を形成する工程と、
前記ゲート電極をマスクとして前記ソース領域側に傾斜した方向から前記第１導電型の第３の不純物を導入することにより、前記ソース領域と前記チャネル領域との間の領域に前記第３の不純物を導入し、前記チャネル領域よりも不純物濃度が高い前記第１導電型の第１のポケット領域を形成する工程と、
前記ゲート電極をマスクとして前記ドレイン領域側に傾斜した方向から前記第２導電型の第４の不純物を導入することにより、前記ドレイン領域と前記チャネル領域との間の領域に前記第４の不純物を導入し、前記チャネル領域よりも不純物濃度が低い前記第１導電型の第２のポケット領域を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電流駆動能力を損なうことなく短チャネル効果を抑止しうる半導体装置の構造及びその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路装置は、その性能向上のため更なる高集積化・高速化が要求されている。かかる目的達成のため各構成素子の微細化が必要不可欠となっており、微細加工技術の発展のみならず、素子の高速動作を達成するための種々の構造や製造方法が検討されている。
【０００３】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）においては、主としてゲート長を短くすることにより素子の微細化が図られている。
しかしながら、ＭＯＳＦＥＴを微細化していくとドレイン電界がチャネル領域の電界に及ぼす影響が無視できなくなり、ゲート長に対して閾値電圧が急激に変化する、いわゆる短チャネル効果と呼ばれる現象が問題となってくる。短チャネル効果の発生は、極微細ＭＯＳＦＥＴの閾値ばらつきを生み、回路設計におけるマージンを著しく減少させる。したがって、素子の微細化に伴う短チャネル効果を如何に抑止するかが今後の素子を開発するうえできわめて重要である。
【０００４】
短チャネル効果は、図１７に示すように、ドレイン領域に印加される電界によりチャネル領域におけるキャリアに対する障壁の高さが低くなる、いわゆるドレイン誘起障壁低下（ＤＩＢＬ：Drain-Induced Barrier Lowering）現象が、その一つの要因となっている。したがって、ＤＩＢＬ現象を低減することが短チャネル効果を抑制する有効な手段といえる。
【０００５】
ＤＩＢＬ現象を低減しうる従来の半導体装置の構造としては、ソース領域とチャネル領域との境界部分、及び、ドレイン領域とチャネル領域との境界部分に、いわゆるポケット領域を設けたポケット構造が知られている。
【０００６】
ポケット構造を有する従来の半導体装置について図１８を用いて説明する。
【０００７】
シリコン基板１００上には、ゲート絶縁膜１０２を介してゲート電極１０４が形成されている。ゲート電極１０４の側壁には、サイドウォール絶縁膜１０６が形成されている。
【０００８】
ゲート電極１０４の両側のシリコン基板１００内には、ゲート電極１０４に自己整合で形成されたソースエクステンション１０８とゲート電極１０４及びサイドウォール絶縁膜１０６に自己整合で形成された拡散層１１２とからなるソース領域１１６と、ゲート電極１０４に自己整合で形成されたドレインエクステンション１１０とゲート電極１０４及びサイドウォール絶縁膜１０６に自己整合で形成された拡散層１１４とからなるソース領域１１８とが形成されている。なお、ソース領域１１６とドレイン領域１１８との間がチャネル領域１２０となる。
【０００９】
ソース領域１１６及びチャネル領域１２０との間、ドレイン領域１１８及びチャネル領域１２０との間には、チャネル領域の導電型と同一導電型であってチャネル領域１２０の不純物濃度よりも不純物濃度が高いポケット領域１２２、１２４がそれぞれ形成されている。
【００１０】
こうして、ポケット構造を有する従来の半導体装置が構成されていた。
【００１１】
このようにしてポケット領域１２２、１２４を形成すると、図１９に示すように、ソース領域１１６とチャネル領域１２０との境界部、及び、ドレイン領域１１８とチャネル領域１２０との境界部では、チャネル領域１２０を流れるキャリアに対する障壁高さが高められる。これにより、ドレイン電界による障壁高さへの影響を抑えることができ、例えばドレイン電圧Ｖｄを１．５Ｖとした場合においても、ドレイン電界によるソース領域近傍の障壁高さが低下することはない。
【００１２】
したがって、図１８に示すポケット構造を有する半導体装置によれば、ドレイン電界によるキャリアに対する障壁高さへの影響を抑えることが可能となり、短チャネル効果を抑止することができる。
【００１３】
【発明が解決しようとする課題】
しかしながら、図１８に示す上記従来のポケット構造を有する半導体装置では、ソース領域１１６とチャネル領域１２０との境界部、及び、ドレイン領域１１８とチャネル領域１２０との境界部におけるキャリアに対する障壁高さを高められるという利点を得られる反面、ＭＯＳトランジスタの電流駆動能力が低下するという不利益を伴うものであった。
【００１４】
すなわち、従来のポケット構造は、チャネル領域の基板不純物濃度を高くすることにより障壁高さを高めるものであり、その結果としてＭＯＳトランジスタの電流駆動能力の低下をもたらし、ひいては動作速度が遅くなっていた。
【００１５】
本発明の目的は、短チャネル効果による閾値電圧ロールオフを抑制しつつ電流駆動能力を向上しうる半導体装置の構造及びその製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的は、半導体基板に形成された第１導電型のチャネル領域と、前記半導体基板に形成され、前記チャネル領域により互いに分離された第２導電型のソース領域及びドレイン領域と、前記チャネル領域と前記ソース領域との間の前記半導体基板に形成され、前記チャネル領域よりも不純物濃度が高い前記第１導電型の第１のポケット領域と、前記チャネル領域と前記ドレイン領域との間の前記半導体基板に形成され、前記チャネル領域よりも不純物濃度が低い前記第１導電型の第２のポケット領域と、前記チャネル領域上に絶縁膜を介して形成されたゲート電極とを有することを特徴とする半導体装置によって達成される。
【００１７】
また、上記の半導体装置において、前記ソース領域は、前記第１のポケット領域に隣接して設けられた第２導電型の第１の拡散層と、前記第１の拡散層に隣接して設けられ、前記第１の拡散層よりも不純物濃度が高く深い第２の拡散層とを有し、前記ドレイン領域は、前記第２のポケット領域に隣接して設けられた第２導電型の第３の拡散層と、前記第３の拡散層に隣接して設けられ、前記第３の拡散層よりも不純物濃度が高く深い第４の拡散層とを有するようにしてもよい。
【００１８】
また、上記の半導体装置において、前記半導体基板はＳＯＩ基板であり、前記チャネル領域、前記ソース領域、前記ドレイン領域、前記第１のポケット領域及び前記第２のポケット領域は、前記ＳＯＩ基板のＳＯＩ層内に形成されているようにしてもよい。
【００１９】
また、上記目的は、半導体基板に第１導電型の第１の不純物を導入し、前記第１導電型のチャネル領域を形成する工程と、前記半導体基板上に、絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の一方の側の前記半導体基板内に、前記第１導電型の第２の不純物を導入し、前記チャネル領域よりも不純物濃度が高い前記第１導電型の第１のポケット領域を形成する工程と、前記ゲート電極の他方の側の前記半導体基板内に、第２導電型の第３の不純物を導入し、前記チャネル領域よりも不純物濃度が低い前記第１導電型の第２のポケット領域を形成する工程と、前記ゲート電極の両側の前記半導体基板内に、前記ゲート電極をマスクとして前記第２導電型の第４の不純物を導入し、前記第１のポケット領域を介して前記チャネル層に隣接する第２導電型のソース領域と、前記第２のポケット領域を介して前記チャネル層に隣接する第２導電型のドレイン領域とを形成する工程とを有し、前記第１のポケット領域を形成する工程では、前記ゲート電極をマスクとして、前記ソース領域側に傾斜した方向から前記第２の不純物を導入することにより、前記第１のポケット領域を形成し、前記第２のポケット領域を形成する工程では、前記ゲート電極をマスクとして、前記ドレイン領域側に傾斜した方向から前記第３の不純物を導入することにより、前記第２のポケット領域を形成することを特徴とする半導体装置の製造方法によっても達成される。
【００２０】
また、上記目的は、半導体基板に第１導電型の第１の不純物を導入し、前記第１導電型のチャネル領域を形成する工程と、前記半導体基板上に、絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板内に第２導電型の第２の不純物を導入し、前記チャネル領域により互いに分離された前記第２導電型のソース領域及びドレイン領域を形成する工程と、前記ゲート電極をマスクとして前記ソース領域側に傾斜した方向から前記第１導電型の第３の不純物を導入することにより、前記ソース領域と前記チャネル領域との間の領域に前記第３の不純物を導入し、前記チャネル領域よりも不純物濃度が高い前記第１導電型の第１のポケット領域を形成する工程と、前記ゲート電極をマスクとして前記ドレイン領域側に傾斜した方向から前記第２導電型の第４の不純物を導入することにより、前記ドレイン領域と前記チャネル領域との間の領域に前記第４の不純物を導入し、前記チャネル領域よりも不純物濃度が低い前記第１導電型の第２のポケット領域を形成する工程とを有することを特徴とする半導体装置の製造方法によっても達成される。
【００２３】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図１乃至図１２を用いて説明する。
【００２４】
図１は本実施形態による半導体装置の構造を示す概略断面図、図２は本実施形態による半導体装置におけるチャネル方向に沿った不純物濃度分布を示すグラフ、図３は従来の半導体装置におけるチャネル方向に沿った不純物濃度分布を示すグラフ、図４は本実施形態による半導体装置についてゲート絶縁膜とシリコン基板との界面上におけるポテンシャル分布をデバイスシミュレーションにより求めた結果を示すグラフ、図５はオフ電流のゲート長依存性をデバイスシミュレーションにより求めた結果を示すグラフ、図６は閾値電圧のドレイン電圧依存性をデバイスシミュレーションにより求めた結果を示すグラフ、図７はチャネル内横方向電界をデバイスシミュレーションにより求めた結果を示すグラフ、図８はチャネル領域内におけるキャリアのドリフト速度をデバイスシミュレーションにより求めた結果を示すグラフ、図９はドレイン電流のドレイン電圧依存性をデバイスシミュレーションにより求めた結果を示すグラフ、図１０乃至図１２は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００２５】
はじめに、本実施形態による半導体装置の構造について図１乃至図９を用いて説明する。
【００２６】
シリコン基板１０上には、ゲート絶縁膜１４を介してゲート電極１６が形成されている。ゲート電極１６の側壁には、サイドウォール絶縁膜１８が形成されている。
【００２７】
ゲート電極１６の両側のシリコン基板１０内には、ゲート電極１６に自己整合で形成されたソースエクステンション２０とゲート電極１６及びサイドウォール絶縁膜１８に自己整合で形成された拡散層２４とからなるソース領域２８と、ゲート電極１６に自己整合で形成されたドレインエクステンション２２とゲート電極１６及びサイドウォール絶縁膜１８に自己整合で形成された拡散層２６とからなるソース領域３０とが形成されている。なお、ソース領域２８とドレイン領域３０との間の領域がチャネル領域３２となる。
【００２８】
ソース領域２６及びチャネル領域３２との間には、チャネル領域３２の導電型と同一導電型であってチャネル領域３２の不純物濃度よりも不純物濃度が高いポケット領域３４が形成されている。
【００２９】
一方、ドレイン領域３０及びチャネル領域３２との間には、チャネル領域３２の導電型と同一導電型であって、チャネル領域３２の中央部分及びポケット領域３４よりも不純物濃度が低いポケット領域３６が形成されている。
【００３０】
ソース領域２８及びドレイン領域３０上には、シリサイド電極３８が形成されている。
【００３１】
このように、本実施形態による半導体装置は、ポケット領域を有する半導体装置において、ドレイン側のポケット領域３６が、チャネル領域３２の中央部分及びポケット領域３４よりも不純物濃度が低くなるように構成されていることに特徴がある。
【００３２】
すなわち、本実施形態による半導体装置におけるチャネル方向に沿った不純物濃度分布は、図２に示すように、ソース領域との界面近傍が最も高く、ドレイン側に至るほどに低下する。これに対し、ポケット構造をもたない従来の半導体装置は、チャネル領域の全域にわたってほぼ均一な不純物濃度を有し（図３（ａ）参照）、図１８に示す従来の半導体装置は、ソース領域とチャネル領域との界面近傍、ドレイン領域とチャネル領域との界面近傍に、それぞれピーク濃度を有している（図３（ｂ）参照）。
【００３３】
ゲート長を短くしたときの閾値電圧の変動（閾値電圧ロールオフ）は、ゲート絶縁膜近傍のポテンシャルピークがドレイン側のポテンシャルによって引き下げられるＤＩＢＬ現象が顕著になることにより生じる。
【００３４】
図１８に示す従来の半導体装置において、ソース側のポケット領域１２２は、ポテンシャルピークを高くするだけでなく、その位置をソース側に寄せる効果があり、ドレイン電圧を印加していってもピーク値の変化量は小さく抑えられる（図１９参照）。これに対し、ドレイン側のポケット領域１２４は、ソース側に位置するポテンシャルピークがドレイン電圧で押し下げられるのを抑制する効果はあるが、ソース側ポケットのＤＩＢＬ現象を抑制する効果と比較すると、その効果は小さい。したがって、図１８に示す従来の半導体装置において、ドレイン側のポケット領域１２４をＤＩＢＬ抑制効果のない実効ドーピング濃度を下げたポケット領域に置き換えても、ソース側にポケット領域があれば、短チャネル効果を十分に抑止することが可能となる。
【００３５】
一方、飽和領域では、ドレイン近傍にチャネル領域と同一導電型の高濃度層が形成されていると、横方向電界はドレイン近傍においてのみ大きくなり、ソース側においては電界が上がらなくなる。このため、図１８に示す従来の半導体装置におけるポケット領域１２４があると、ソース側に形成されるチャネル内でキャリア速度が上がらなくなり、飽和電流値が小さくなると考えられる。
【００３６】
そこで、本実施形態による半導体装置では、ポケット構造を有する半導体装置において、ドレイン側のポケット領域３６が、チャネル領域３２の中央部分及びポケット領域３４よりも不純物濃度が低くなるように構成している。ドレイン側のポケット領域３６の濃度をチャネル領域３２の中央部分及びポケット領域３４よりも低く設定すると、ドレイン近傍での横方向電界が低く抑えられるためチャネル領域３２のソース側における横方向電界が高くなり、その結果、キャリア速度が大きくなって飽和電流が増加する。
【００３７】
また、ソース側のポケット領域３４は、チャネル領域３２の垂直電界を高めて移動度を劣化させる効果をも有するがその寄与は小さい。したがって、本実施形態による半導体装置では、図１８に示す従来の半導体装置やポケット領域を設けない均一チャネル型のＭＯＳＦＥＴに比較しても飽和電流値を増加することができる。
【００３８】
したがって、本実施形態による半導体装置を構成することにより、閾値電圧ロールオフを抑制するとともに電流駆動能力を向上することが可能となる。
【００３９】
図４は、本実施形態による半導体装置におけるゲート絶縁膜とシリコン基板との界面上におけるポテンシャル分布をデバイスシミュレーションにより求めた結果を示すグラフである。
【００４０】
ポケット構造をもたない従来の半導体装置では、前述のように、ゲート電圧Ｖｇを０［Ｖ］として、ドレイン電圧Ｖｄを０［Ｖ］から０．５、１．０、１．５［Ｖ］と増加していくと、ドレイン側（グラフ右側）のポテンシャルピーク値の減少に伴ってソース側（グラフ左側）のポテンシャルピーク値も減少し、キャリアに対する障壁高さは低くなり、閾値電圧ロールオフを増加する要因となっている（図１７）。
【００４１】
しかしながら、本実施形態による半導体装置では、ゲート電圧Ｖｇを０［Ｖ］として、ドレイン電圧Ｖｄを０［Ｖ］から０．５、１．０、１．５［Ｖ］と増加していくと、ドレイン側（グラフ右側）のポテンシャルピーク値は徐々に減少するが、ソース側（グラフ左側）のポテンシャルピーク値にほとんど変化はみられない（図４参照）。すなわち、本実施形態によるポケット構造を採用することで、閾値電圧ロールオフを抑制しうることが明らかとなった。
【００４２】
図５は、ドレイン電圧Ｖｄを１．５［Ｖ］、ゲート電圧Ｖｇを０［Ｖ］としたときのオフ電流のゲート長依存性をデバイスシミュレーションにより求めた結果を示すグラフである。図中、実線が本実施形態による半導体装置における特性を、点線が図１８に示す従来の半導体装置における特性を、一点鎖線がポケット構造をもたない従来の半導体装置における特性を、それぞれ示している。
【００４３】
図５に示すように、ポケット構造を有する半導体装置（実線、点線）では、短チャネル側におけるオフ電流の増加が大幅に抑制されている。本実施形態による半導体装置ではドレイン側にポテンシャルピークをもたないため図１８に示す従来の半導体装置と比較するとオフ電流値は若干大きくなるが、ポケット構造をもたない従来の半導体装置（一点鎖線）と比較するとオフ電流を減少する効果は十分に得られている。
【００４４】
図６は、閾値電圧Ｖｔｈのドレイン電圧依存性をデバイスシミュレーションにより求めた結果を示すグラフである。図中、実線が本実施形態による半導体装置における特性を、点線が図１８に示す従来の半導体装置における特性を、一点鎖線がポケット構造をもたない従来の半導体装置における特性を、それぞれ示している。なお、閾値電圧Ｖｔｈは、ドレイン電圧Ｖｄを１．５［Ｖ］として、ドレイン電流Ｉｄが１×１０-8Ａ／μｍとなるときのゲート電圧Ｖｇの値として定義した。閾値電圧Ｖｔｈのドレイン電圧Ｖｄ依存性の測定はＤＩＢＬ現象の評価によく使用されるものであり、グラフの傾きが急なほどにＤＩＢＬ現象が顕著であることを示している。
【００４５】
図６に示すように、ポケット構造を有する半導体装置（実線、点線）では、ポケット構造をもたない半導体装置（一点鎖線）と比較して、ドレイン電圧Ｖｄの変化に対する閾値電圧Ｖｔｈの変化量が小さい。このことは、ポケット構造を有する半導体装置では短チャネル効果が十分に抑制されていることを表している。また、本実施形態による半導体装置（実線）と図１８に示す従来の半導体装置（点線）とを比較すると、それら傾きはほぼ等しくなっており、両者の耐短チャネル効果特性はほぼ同等である。
【００４６】
図７は、ゲート電圧Ｖｇを１．５［Ｖ］、ドレイン電圧Ｖｄを１．５Ｖとしたときの、チャネル内横方向電界をデバイスシミュレーションにより求めた結果を示すグラフである。また、図８は、ゲート電圧Ｖｇを１．５［Ｖ］、ドレイン電圧Ｖｄを１．５Ｖとしたときの、チャネル領域内におけるキャリアのドリフト速度をデバイスシミュレーションにより求めた結果を示すグラフである。図中、実線が本実施形態による半導体装置における特性を、点線が図１８に示す従来の半導体装置における特性を、一点鎖線がポケット構造をもたない従来の半導体装置における特性を、それぞれ示している。
【００４７】
図７に示すように、図１８に示す従来の半導体装置におけるドレイン側のポケット領域１２４は横方向電界を高める方向に作用するのに対し、本実施形態による半導体装置ではドレイン側のポケット領域３６は横方向電界を弱める方向に作用する。一方、この作用に影響され、図１８に示す従来の半導体装置ではソース側のポケット領域１２２では横方向電界が弱められ、本実施形態による半導体装置ではソース側のポケット領域３４における横方向電界が強められる。
【００４８】
これにより、図８に示すように、本実施形態による半導体装置では従来の半導体装置と比較してソース側におけるキャリアのドリフト速度を増加することができる。その結果、飽和電流値を増加させることができる。
【００４９】
図９は、ドレイン電流のドレイン電圧依存性をデバイスシミュレーションにより求めた結果である。図中、実線が本実施形態による半導体装置における特性を、点線が図１８に示す従来の半導体装置における特性を、一点鎖線がポケット構造をもたない従来の半導体装置における特性を、それぞれ示している。
【００５０】
図示するように、図１８に示す従来の半導体装置ではポケット構造をもたない従来の半導体装置よりも飽和電流値が減少しているが、本実施形態による半導体装置では、いずれの装置よりも飽和電流値が増加している。すなわち、本実施形態による半導体装置の構造によれば、いずれの装置よりも電流駆動能力を高めることができる。本実施形態による半導体装置がポケット構造をもたない従来の半導体装置よりも飽和電流値を増加することができるのは、前述のように、逆導電型の不純物をイオン注入することにより形成したポケット領域３６を形成することにより、ドレイン側チャネルの実効ドーピング濃度が均一チャネル構造より低く、ソース側で電界が高くなり易いためである。
【００５１】
次に、本実施形態による半導体装置の製造方法について図１０乃至図１２を用いて説明する。
【００５２】
まず、シリコン基板１０に、ＬＯＣＯＳ（LOCal Oxidation of Silicon）法やＳＴＩ(Shallow Trench Isolation)法などの素子分離技術により、シリコン基板１０上に形成される素子間を分離するための素子分離領域（図示せず）を形成する。
【００５３】
次いで、必要に応じて、所定の領域に所定の導電型のウェルを形成する。本実施形態では、図示する領域に所定の不純物濃度のＰウェル１２が形成されているものとする。
【００５４】
次いで、シリコン基板１０の表面に、例えば熱酸化法により膜厚約３ｎｍのゲート絶縁膜１４を形成する。
【００５５】
次いで、シリコン基板１０中に、例えば加速エネルギーを３０ｋｅＶ、ドーズ量を２×１０12ｃｍ-2として硼素（Ｂ）イオンをイオン注入し、チャネル領域３２を形成する（図１０（ａ））。なお、チャネル領域３２は、Ｐウェル１２の形成と連続して形成してもよいし、ゲート絶縁膜１４の形成後にＰウェル１２及びチャネル領域３２を形成してもよい。
【００５６】
次いで、全面に、例えばＣＶＤ法により膜厚約５０ｎｍの燐をドープしたポリシリコン膜を堆積する。
【００５７】
次いで、通常のリソグラフィー技術及びエッチング技術を用い、ポリシリコン膜をパターニングし、ポリシリコン膜よりなりゲート長が０．１３μｍのゲート電極１６を形成する（図１０（ｂ））。
【００５８】
次いで、ゲート電極１６をマスクとして用い、加速エネルギーを５ｋｅＶ、ドーズ量を１×１０14ｃｍ-2として砒素（Ａｓ）イオンをイオン注入し、シリコン基板１０内にソースエクステンション２０及びドレインエクステンション２２を形成する（図１０（ｃ））。
【００５９】
次いで、シリコン基板１０の表面に対して４５°ソース側に傾けた角度を入射角度として、加速エネルギー１０ｋｅＶ、ドーズ量６×１０12ｃｍ-2の条件で硼素イオンをイオン注入し、ポケット領域３４を形成する。ポケット領域３４は、ゲート電極１６によるシャドー効果により、ソース側にのみ形成される（図１１（ａ））。
【００６０】
次いで、シリコン基板１０の表面に対して４５°ドレイン側に傾けた角度を入射角度として、加速エネルギー５ｋｅＶ、ドーズ量１×１０12ｃｍ-2の条件で砒素イオンをイオン注入し、ポケット領域３６を形成する（図１１（ｂ））。ポケット領域３６は、ゲート電極１６によるシャドー効果により、ドレイン側にのみ形成される。また、注入された砒素イオンはポケット領域３６内においてアクセプタイオンを補償するため、ポケット領域３６におけるキャリア濃度は、チャネル領域３２の中央部及びポケット領域３４と比較して相対的に低濃度となる。
【００６１】
なお、ポケット領域３６の実効キャリア濃度は、１×１０16ｃｍ-3以上とすることが望ましい。キャリア濃度の上限は、前述の横方向電界及びドリフト速度を考慮し、作製するデバイス構造、スケール等に応じて適宜調整することが望ましい。
【００６２】
次いで、例えば、８５０℃、５秒間の短時間アニールを行い、注入した不純物を活性化する。
【００６３】
次いで、全面に、例えばＣＶＤ法によりシリコン酸化膜を堆積してエッチバックし、ゲート電極１６の側壁にサイドウォール絶縁膜１８を形成する（図１１（ｃ））。
【００６４】
次いで、ゲート電極１６、サイドウォール絶縁膜１８をマスクとして用い、加速エネルギーを４０ｋｅＶ、ドーズ量を２×１０15ｃｍ-2として砒素イオンをイオン注入し、拡散層２４、２６を形成する。
【００６５】
こうして、ソースエクステンション２０及び拡散層２４よりなるソース領域２８と、ドレインエクステンション２２及び拡散層２６よりなるドレイン領域３０とを形成する（図１２（ａ））。
【００６６】
次いで、例えば、９５０℃、１０秒間の短時間アニールを行い、注入した不純物を活性化する。
【００６７】
次いで、例えば、通常のサリサイドプロセスにより、ゲート電極１６上、ソース領域２８上、ドレイン領域３０上に、それぞれＴｉＳｉ2膜よりなるシリサイド電極３８を形成する（図１２（ｂ））。
【００６８】
こうして、ドレイン側のポケット領域３６が、チャネル領域３２の中央部分及びポケット領域３４よりも不純物濃度が低いポケット構造を有する半導体装置を製造することができる。
【００６９】
このように、本実施形態によれば、ドレイン側のポケット領域３６が、チャネル領域３２の中央部分及びポケット領域３４よりも不純物濃度が低いポケット構造を形成するので、閾値電圧ロールオフを抑制するとともに電流駆動能力を向上することができる。
【００７０】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図１３乃至図１６を用いて説明する。なお、第１実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し、説明を省略或いは簡略にする。
【００７１】
図１３は本実施形態による半導体装置の構造を示す概略断面図、図１４乃至図１６は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００７２】
本実施形態では、本発明をＳＯＩ基板上に形成したＭＯＳＦＥＴに適用する場合の一例を示す。ＳＯＩ基板上に形成された半導体装置は、バルク基板上に形成された半導体装置と比較して素子分離特性の向上や接合容量の低減を図ることが容易である。したがって、ＳＯＩ基板を用いることにより、本発明による効果と相俟って、更なる微細化が進む今後の半導体装置における特性改善に資することが期待される。
【００７３】
はじめに、本実施形態による半導体装置の構造について図１３を用いて説明する。
【００７４】
シリコン基板１０上には、埋め込み絶縁膜４２が形成されている。埋め込み絶縁膜４２上には、ＳＯＩ層４４が形成されている。ＳＯＩ層４４上には、ゲート絶縁膜１４を介してゲート電極１６が形成されている。ゲート電極１６の側壁には、サイドウォール絶縁膜１８が形成されている。
【００７５】
ゲート電極１６の両側のシリコン基板１０内には、ソースエクステンション２０と拡散層２４とからなるソース領域２８と、ドレインエクステンション２２と拡散層２６とからなるソース領域３０とが形成されている。
【００７６】
ソース領域２６及びチャネル領域３２との間には、チャネル領域３２の導電型と同一導電型であってチャネル領域３２の不純物濃度よりも不純物濃度が高いポケット領域３４が形成されている。一方、ドレイン領域３０及びチャネル領域３２との間には、チャネル領域３２の導電型と同一導電型であって、チャネル領域３２の中央部分及びポケット領域３４よりも不純物濃度が低いポケット領域３６が形成されている。
【００７７】
このように、本実施形態による半導体装置は、シリコン基板１０上に埋め込み絶縁膜４２を介して形成されたＳＯＩ層４４中に、ドレイン側のポケット領域３６が、チャネル領域３２の中央部分及びポケット領域３４よりも不純物濃度が低いポケット構造を有するＭＯＳＦＥＴが形成されていることに特徴がある。
【００７８】
このように半導体装置を構成することにより、ＳＯＩ基板を用いるメリットである素子分離特性の向上や接合容量低減等の効果を得るとともに、閾値電圧ロールオフを抑制しつつ電流駆動能力を向上することができる。
【００７９】
次に、本実施形態による半導体装置の製造方法について図１４乃至図１６を用いて説明する。
【００８０】
まず、例えばＳＩＭＯＸ（Separation by IMplanted OXygen）法により、シリコン基板１０内に埋め込み絶縁膜４２を形成し、埋め込み絶縁膜４２を介してシリコン基板１０の他の領域から絶縁されたＳＯＩ層４４を形成する。こうして、シリコン基板１０上に埋め込み絶縁膜４２を介してＳＯＩ層４４が形成されたＳＯＩ基板を用意する（図１４（ａ））。なお、ＳＩＭＯＸ法のみならず、貼り合わせＳＯＩ技術その他の技術によりＳＯＩ基板を形成してもよい。
【００８１】
次いで、ＳＯＩ層４４に、例えば図１０乃至図１２に示す第１実施形態による半導体装置の製造方法と同様にして、ゲート絶縁膜１４、チャネル領域３２（図１４（ｂ））、ゲート電極１６（図１４（ｃ））、ソース／ドレインエクステンション２０、２２（図１５（ａ））、ポケット領域３４（図１５（ｂ））、ポケット領域３６（図１５（ｃ））、サイドウォール絶縁膜１８（図１６（ａ））、拡散層２４、２６（図１６（ｂ））、シリサイド電極３８（図１６（ｃ））等を順次形成することにより、ドレイン側のポケット領域３６が、チャネル領域３２の中央部分及びポケット領域３４よりも不純物濃度が低いポケット構造を有する半導体装置を形成する。
【００８２】
このように、本実施形態によれば、ＳＯＩ基板に形成されたＭＯＳＦＥＴに本発明を適用するので、ＳＯＩ基板を用いるメリットである素子分離特性の向上や接合容量低減等の効果を得るとともに、閾値電圧ロールオフを抑制しつつ電流駆動能力を向上することができる。
【００８３】
［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。
【００８４】
例えば、上記実施形態では、いわゆるエクステンションＳ／Ｄ構造のソース／ドレイン拡散層を有するＭＯＳＦＥＴに本発明を適用した場合について説明したが、一の拡散層により構成されるソース／ドレイン拡散層を有する半導体装置や、ＬＤＤ（Lightly Doped Drain）構造を有する半導体装置、その他の拡散層構造を有する半導体装置においても同様に適用することができる。すなわち、上記の半導体装置の製造方法において、ソース／ドレインエクステンションの形成工程を削除し、或いは、ドーズ量を低減してもよい。
【００８５】
また、上記実施形態ではｎ型ＭＯＳＦＥＴの場合を例に説明したが、ｐ型ＭＯＳＦＥＴにおいても同様に適用することができる。
【００８６】
【発明の効果】
以上の通り、本発明によれば、半導体基板に形成された第１導電型のチャネル領域と、チャネル領域により互いに分離された第２導電型のソース領域及びドレイン領域と、チャネル領域とソース領域との間に形成され、チャネル領域よりも不純物濃度が高い第１導電型の第１のポケット領域と、チャネル領域とドレイン領域との間に形成され、チャネル領域よりも不純物濃度が低い第１導電型の第２のポケット領域と、チャネル領域上に絶縁膜を介して形成されたゲート電極とを有するＭＯＳＦＥＴを形成するので、第１のポケット領域により閾値電圧ロールオフを抑制するとともに、第２のポケット領域により電流駆動能力を向上することができる。したがって、ＭＯＳＦＥＴの電流駆動能力を犠牲にすることなく短チャネル効果を抑止することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置の構造を示す概略断面図である。
【図２】本発明の第１実施形態による半導体装置におけるチャネル方向に沿った不純物濃度分布を示すグラフである。
【図３】従来の半導体装置におけるチャネル方向に沿った不純物濃度分布を示すグラフである。
【図４】ゲート絶縁膜とシリコン基板との界面上におけるポテンシャル分布をデバイスシミュレーションにより求めた結果を示すグラフである。
【図５】オフ電流のゲート長依存性をデバイスシミュレーションにより求めた結果を示すグラフである。
【図６】閾値電圧のドレイン電圧依存性をデバイスシミュレーションにより求めた結果を示すグラフである。
【図７】チャネル内横方向電界をデバイスシミュレーションにより求めた結果を示すグラフである。
【図８】チャネル領域内におけるキャリアのドリフト速度をデバイスシミュレーションにより求めた結果を示すグラフである。
【図９】ドレイン電流のドレイン電圧依存性をデバイスシミュレーションにより求めた結果を示すグラフである。
【図１０】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１１】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１３】本発明の第２実施形態による半導体装置の構造を示す概略断面図である。
【図１４】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１５】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１６】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１７】ポケット構造をもたない従来の半導体装置についてゲート絶縁膜とシリコン基板との界面上におけるポテンシャル分布をデバイスシミュレーションにより求めた結果を示すグラフである。
【図１８】ポケット構造を有する従来の半導体装置の構造を示す概略断面図である。
【図１９】ポケット構造を有する従来の半導体装置についてゲート絶縁膜とシリコン基板との界面上におけるポテンシャル分布をデバイスシミュレーションにより求めた結果を示すグラフである。
【符号の説明】
１０…シリコン基板
１２…Ｐ形ウェル
１４…ゲート絶縁膜
１６…ゲート電極
１８…サイドウォール絶縁膜
２０…ソースエクステンション
２２…ドレインエクステンション
２４…拡散層
２６…拡散層
２８…ソース領域
３０…ドレイン領域
３２…チャネル領域
３４…ポケット領域（ソース側）
３６…ポケット領域（ドレイン側）
３８…シリサイド電極
４２…埋め込み絶縁膜
４４…ＳＯＩ層
１００…シリコン基板
１０２…ゲート絶縁膜
１０４…ゲート電極
１０６…サイドウォール絶縁膜
１０８…ソースエクステンション
１１０…ドレインエクステンション
１１２…拡散層
１１４…拡散層
１１６…ソース領域
１１８…ドレイン領域
１２０…チャネル領域
１２２…ポケット領域
１２４…ポケット領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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