【手続補正書】
【提出日】令和3年10月15日(2021.10.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のノーマル領域グループを含むノーマルセル領域、及び前記ノーマルセル領域の不良メモリセルを取り替えるためのリダンダンシーセル領域を含むメモリセルアレイと、
リペア制御回路であり、
入力アドレスに基づいて前記複数のノーマル領域グループのうちから前記入力アドレスに該当するターゲットノーマル領域グループを決定し、
複数の不良アドレスのうちから前記ターゲットノーマル領域グループに該当するターゲット不良アドレスを抽出し、前記複数の不良アドレスは各々、前記メモリセルアレイのロー又はコラムを識別し、
前記入力アドレス及び前記ターゲット不良アドレスに基づいてリペア動作を制御し、当該リペア動作がロー単位又はコラム単位で実行されるようにする、
ように構成されたリペア制御回路と、
を含み、
前記複数のノーマル領域グループの個数は２^Ｍ（Ｍは、自然数）であり、前記入力アドレスのビット数はＮ（Ｎは、Ｍより大きい自然数）であり、前記複数の不良アドレスの各々のビット数はＮ−Ｍである、
ことを特徴とする、半導体メモリ装置。
【請求項２】
前記複数のノーマル領域グループの各々は複数のサブ領域を含み、
隣り合うサブ領域は互いに異なるノーマル領域グループに属するように配置されることを特徴とする、請求項１に記載の半導体メモリ装置。
【請求項３】
前記複数のノーマル領域グループに各々属するサブ領域がコラム方向に順次に１つずつラウンドロビン方式により配置されることを特徴とする、請求項２に記載の半導体メモリ装置。
【請求項４】
前記メモリセルアレイのロー又はコラムを識別するのに使用可能な前記複数の不良アドレスの各々のビット数は、前記入力アドレスのビット数より小さいことを特徴とする、請求項１に記載の半導体メモリ装置。
【請求項５】
前記入力アドレスは、前記ターゲットノーマル領域グループを示す１つ以上のグループ識別ビットを含むことを特徴とする、請求項１に記載の半導体メモリ装置。
【請求項６】
前記リペア制御回路は、
前記グループ識別ビットに基づいて前記ターゲットノーマル領域グループを示す複数のグループ選択信号を発生するグループ選択回路と、
前記複数の不良アドレスを記憶し、前記複数のグループ選択信号に基づいて前記複数の不良アドレスのうちから前記ターゲット不良アドレスを抽出して提供するアドレス記憶回路と、
前記入力アドレス及び前記ターゲット不良アドレスを比較し、当該比較の結果に基づいて前記リペア動作を制御するためのリペア信号を発生する比較回路とを含むことを特徴とする、請求項５に記載の半導体メモリ装置。
【請求項７】
前記複数のノーマル領域グループは、前記比較回路を共有することを特徴とする、請求項６に記載の半導体メモリ装置。
【請求項８】
前記比較回路は、前記ターゲット不良アドレスの各々を前記入力アドレスと比較するための複数の比較器を含み、
前記複数の比較器の個数は前記アドレス記憶回路が記憶することができる不良アドレスの最大個数より小さいことを特徴とする、請求項６に記載の半導体メモリ装置。
【請求項９】
前記複数の比較器の個数がＰ（Ｐは、自然数）であり、前記複数のノーマル領域グループの個数がＱ（Ｑは、自然数）である時、前記アドレス記憶回路が記憶することができる不良アドレスの最大個数はＰ＊Ｑであることを特徴とする、請求項８に記載の半導体メモリ装置。
【請求項１０】
前記複数の比較器の各々は前記ターゲット不良アドレスのビットと前記入力アドレスのうちの前記グループ識別ビットを除外した残りのビットをビット単位で比較する複数の論理ゲートを含み、
各々の比較器に含まれる前記複数の論理ゲートの個数はＮ−Ｍであることを特徴とする、請求項８に記載の半導体メモリ装置。
【請求項１１】
前記入力アドレスは、前記複数のノーマル領域グループのうち、前記ターゲットノーマル領域グループを示す１つ以上のグループ識別ビット、及び各々のノーマル領域グループに属する前記複数のサブ領域のうちのターゲットサブ領域を示す１つ以上のサブ領域識別ビットを含むことを特徴とする、請求項２に記載の半導体メモリ装置。
【請求項１２】
前記グループ識別ビットは、前記入力アドレス内で前記サブ領域識別ビットより下位ビットに該当することを特徴とする、請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記不良メモリセルを前記ロー単位でリペアするローリペア動作を遂行し、
前記複数のサブ領域の各々は複数のワードラインに該当することを特徴とする、請求項２に記載の半導体メモリ装置。
【請求項１４】
前記不良メモリセルを各々のメモリブロックに属する前記コラム単位でリペアするコラムリペア動作を遂行し、
前記複数のサブ領域は複数のメモリブロックに各々該当し、
前記リダンダンシーセル領域は、前記ノーマルセル領域のワードラインとは異なるワードラインに連結されることを特徴とする、請求項２に記載の半導体メモリ装置。
【請求項１５】
前記リダンダンシーセル領域は複数のリダンダンシー領域グループを含み、
前記複数のリダンダンシー領域グループの各々は前記複数のノーマル領域グループのうち、相応するノーマル領域グループの不良メモリセルを取り替えることを特徴とする、請求項１に記載の半導体メモリ装置。
【請求項１６】
前記リダンダンシーセル領域は、前記複数のノーマル領域グループにより共有されて前記複数のノーマル領域グループの不良メモリセルを取り替えることを特徴とする、請求項１に記載の半導体メモリ装置。
【請求項１７】
複数のサブ領域を各々含む複数のノーマル領域グループを含み、前記複数のノーマル領域グループに各々属するサブ領域がコラム方向に順次に１つずつラウンドロビン方式により配置されるノーマルセル領域と、
前記ノーマルセル領域の不良メモリセルを取り替えて、前記ノーマルセル領域のワードラインとは異なるワードラインに連結されるリダンダンシーセル領域と、
リペア制御回路であり、
入力アドレスに基づいて前記複数のノーマル領域グループのうちから前記入力アドレスに該当するターゲットノーマル領域グループを決定し、
複数の不良アドレスのうちから前記ターゲットノーマル領域グループに該当するターゲット不良アドレスを抽出し、前記複数の不良アドレスは各々、ロー又はコラムを識別し、
前記入力アドレス及び前記ターゲット不良アドレスに基づいてリペア動作を制御し、当該リペア動作がロー単位又はコラム単位で実行されるようにする、
ように構成されたリペア制御回路と、
を含み、
前記複数のノーマル領域グループの個数は２^Ｍ（Ｍは、自然数）であり、前記入力アドレスのビット数はＮ（Ｎは、Ｍより大きい自然数）であり、前記複数の不良アドレスの各々のビット数はＮ−Ｍである、
ことを特徴とする、半導体メモリ装置。
【請求項１８】
ノーマルセル領域を複数のノーマル領域グループにグループ化するステップと、
前記ノーマルセル領域の不良メモリセルを取り替えるためのリダンダンシーセル領域を提供するステップと、
入力アドレスに基づいて前記複数のノーマル領域グループのうちから前記入力アドレスに該当するターゲットノーマル領域グループを決定するステップと、
複数の不良アドレスのうちから前記ターゲットノーマル領域グループに該当するターゲット不良アドレスを抽出するステップであり、前記複数の不良アドレスは各々、ロー又はコラムを識別する、ステップと、
前記入力アドレス及び前記ターゲット不良アドレスに基づいてリペア動作を制御するステップであり、該リペア動作がロー単位又はコラム単位で実行されるようにする、ステップと、
を含み、
前記複数のノーマル領域グループの個数は２^Ｍ（Ｍは、自然数）であり、前記入力アドレスのビット数はＮ（Ｎは、Ｍより大きい自然数）であり、前記複数の不良アドレスの各々のビット数はＮ−Ｍである、
ことを特徴とする、半導体メモリ装置の動作制御方法。
【請求項１９】
前記複数のノーマル領域グループの各々を複数のサブ領域にグループ化するステップと、
前記複数のノーマル領域グループに各々属するサブ領域をコラム方向に順次に１つずつラウンドロビン方式により配置するステップとをさらに含むことを特徴とする、請求項１８に記載の半導体メモリ装置の動作制御方法。