(57)【特許請求の範囲】
【請求項１】
集積回路用の出力ドライバにおいて、
第一バイアス電圧と出力端子との間に接続された導通経路を具備すると共に制御端子を具備する第一ドライバトランジスタが設けられており、
サイクル開始時において前記出力端子における論理状態を格納するメモリが設けられており、前記メモリは前記出力端子へ結合した入力端を具備しており、
データ信号を受け取るためのデータ入力端を具備し、プレチャージ信号を受取るための制御端子を具備し、前記メモリの出力端へ結合した入力端を具備し、且つ前記第一ドライバトランジスタの制御端子へ結合した出力端を具備する第一ドライバ制御回路が設けられており、前記第一ドライバ制御回路は、
前記メモリの内容が前記第一バイアス電圧に対応する論理レベルを有する第一論理状態にあることと結合して前記プレチャージ信号に応答して前記第一ドライバトランジスタをターンオフし、
前記メモリの内容が第二バイアス電圧に対応する論理レベルを有する第二論理状態にあることと結合して前記プレチャージ信号に応答して前記第一ドライバトランジスタをターンオンし、
前記データ入力端において受け取った前記データ信号が前記第一論理状態を有していることと結合して前記プレチャージ信号が存在しないことに応答して前記第一ドライバトランジスタをターンオンさせる、
ことを特徴とする出力ドライバ。
【請求項２】
請求項１において、前記メモリが、前記プレチャージ信号に応答して前記出力端子における電圧に対応するデータ状態がラッチされるように前記プレチャージ信号を受取る制御入力端を具備するラッチを有することを特徴とする出力ドライバ。
【請求項３】
請求項１において、前記第一ドライバ制御回路が、
前記出力端子へ結合した入力端を具備すると共に前記メモリの内容が前記第二論理状態にあることに応答してイネーブルされるように前記メモリへ結合されたイネーブル入力端を具備するゲート型レベル検知器と、
前記プレチャージ信号を受取る入力端を具備すると共に前記ゲート型レベル検知器へ結合されており前記ゲート型レベル検知器が、イネーブルされた場合に、前記出力端子が前記第一バイアス電圧とは異なった電圧にあることを表わすことに応答して前記第一ドライバトランジスタをターンオンさせる論理回路と、
を有することを特徴とする出力ドライバ。
【請求項４】
請求項３において、前記論理回路が、
前記出力端子と前記第一ドライバトランジスタのゲートとの間に結合した導通経路を具備すると共に前記ゲート型レベル検知器へ結合された制御端子を具備するパストランジスタを有しており、前記パストランジスタは前記ゲート型レベル検知器が、イネーブルされた場合に、前記出力端子が前記第一バイアス電圧とは異なった電圧にあることを表わすことに応答して導通状態となることを特徴とする出力ドライバ。
【請求項５】
請求項１において、更に、
前記第二バイアス電圧と前記出力端子との間に結合した導通経路を具備すると共に制御端子を具備する第二ドライバトランジスタが設けられており、
前記データ信号を受け取るためのデータ入力端を具備し、前記プレチャージ信号を受取る制御端子を具備し、前記メモリの出力端へ結合した入力端を具備し、且つ前記第二ドライバトランジスタの制御端子へ結合した出力端を具備する第二ドライバ制御回路が設けられており、前記第二ドライバ制御回路は、
前記メモリの内容が前記第二論理状態にあることと結合して前記プレチャージ信号に応答して前記第二ドライバトランジスタをターンオフし、
前記メモリの内容が前記第一論理状態にあることと結合して前記プレチャージ信号に応答して前記第二ドライバトランジスタをターンオンし、
前記データ入力端において受け取った前記データ信号が前記第二論理状態を有していることと結合して前記プレチャージ信号が存在しないことに応答して前記第二ドライバトランジスタをターンオンさせる、
ことを特徴とする出力ドライバ。
【請求項６】
請求項５において、前記第一ドライバ制御回路が、
前記出力端子へ結合した入力端を具備すると共に前記メモリの内容が前記第二論理状態にあることに応答してイネーブルされるように前記メモリへ結合したイネーブル入力端を具備する第一ゲート型レベル検知器と、
前記プレチャージ信号を受取る入力端を具備しており且つ前記第一ゲート型レベル検知器へ結合されており前記第一ゲート型レベル検知器が、イネーブルされた場合に、前記出力端子が前記第一バイアス電圧とは異なった電圧にあることを表わすことに応答して前記第一ドライバトランジスタをターンオンさせる第一論理回路と、
を有しており、且つ前記第二ドライバ制御回路が、
前記出力端子へ結合した入力端を具備すると共に前記メモリの内容が前記第一論理状態にあることに応答してイネーブルされるように前記メモリへ結合したイネーブル入力端を具備する第二ゲート型レベル検知器と、
前記プレチャージ信号を受取る入力端を具備しており且つ前記第二ゲート型レベル検知器へ結合されており前記第二ゲート型レベル検知器が、イネーブルされた場合に、前記出力端子が前記第二バイアス電圧とは異なった電圧にあることを表わすことに応答して前記第二ドライバトランジスタをターンオンさせる第二論理回路と、
を有することを特徴とする出力ドライバ。
【請求項７】
出力ドライバ回路において、
電源電圧と出力端子との間に結合した導通経路を具備すると共に制御端子を具備するプルアップトランジスタ、
基準電圧と前記出力端子との間に結合した導通経路を具備すると共に制御端子を具備するプルダウントランジスタ、
データ信号を受取るデータ入力端を具備し、前記プルアップトランジスタの制御端子へ結合した出力端を具備し、第一論理状態にある前記データ信号に応答して前記出力端子を前記電源電圧へ向けて駆動するために前記プルアップトランジスタを制御するプルアップ制御回路、
データ信号を受取るデータ入力端を具備し、前記プルダウントランジスタの制御端子へ結合した出力端を具備し、第二論理状態にある前記データ信号に応答して前記出力端子を前記基準電圧へ向けて駆動するために前記プルダウントランジスタを制御するプルダウン制御回路、
新たなサイクルの開始を表わすプレチャージ信号を発生する手段、
前記プレチャージ信号に応答して前記出力端子における論理状態を格納する手段、
前記出力端子へ結合した入力端を具備し、前記プレチャージ信号を受取り且つ前記格納手段が前記第二論理状態を格納することと結合して前記プレチャージ信号に応答して第一レベル検知器回路がイネーブルされるように前記格納手段の内容を受取る制御入力端を具備し、且つ前記プルアップ制御回路へ結合した出力端を具備する第一レベル検知器回路、
前記入力端子へ結合した入力端を具備し、前記プレチャージ信号を受取り且つ前記格納手段が前記第一論理状態を格納することと結合して前記第二レベル検知器回路が前記プレチャージ信号に応答してイネーブルされるように前記格納手段の内容を受取る制御入力端を具備し、且つ前記プルダウン制御回路へ結合した出力端を具備する第二レベル検知器回路、
を有しており、前記第一レベル検知器回路が前記出力端子における電圧が前記電源電圧から異なるものであることを表わすことに応答して前記プルアップ制御回路が前記プルアップトランジスタをターンオンし、且つ前記第二レベル検知器回路が、前記出力端子における電圧が前記基準電圧から異なるものであることを表わすことに応答して前記プルダウン制御回路が前記プルダウントランジスタをターンオンさせることを特徴とする出力ドライバ。
【請求項８】
請求項７において、前記第一及び第二レベル検知器回路の各々がゲート型シュミットトリガを有することを特徴とする出力ドライバ。
【請求項９】
請求項７において、前記プルアップ制御回路が、
前記出力端子と前記プルアップトランジスタの制御端子との間に結合した導通経路を具備すると共に前記第一レベル検知器回路へ結合した制御端子を具備するパストランジスタを有しており、前記プルアップトランジスタの制御端子は、前記第一レベル検知器回路が、前記出力端子における電圧が前記電源電圧と異なるものであることを表わすことに応答して前記出力端子からバイアスされることを特徴とする出力ドライバ。
【請求項１０】
請求項９において、前記プルアップトランジスタが、前記電源電圧近傍の電圧がゲートへ印加されることに応答してターンオフされる導電型の電界効果トランジスタであることを特徴とする出力ドライバ。
【請求項１１】
請求項１０において、前記プルダウン制御回路が、
前記出力端子と前記プルダウントランジスタの制御端子との間に結合した導通経路を具備すると共に前記第二レベル検知器回路へ結合した制御端子を具備するパストランジスタを有しており、前記プルダウントランジスタの制御端子が、前記第二レベル検知器回路が前記出力端子における電圧が前記基準電圧と異なるものであることを表わすことに応答して前記出力端子からバイアスされ、
前記プルダウントランジスタが、前記基準電圧近傍の電圧がゲートに印加されることに応答してターンオフされる導電型の電界効果トランジスタであることを特徴とする出力ドライバ。
【請求項１２】
集積回路において、
データ処理動作を実施する機能的回路が設けられており、前記機能的回路は出力端を具備しており、
出力端子が設けられており、
第一バイアス電圧と前記出力端子との間に接続した導通経路を具備すると共に制御端子を具備する第一ドライバトランジスタが設けられており、
前記出力端子における電圧に対応する論理状態を格納するメモリが設けられており、前記メモリは前記出力端子へ結合した入力端を具備しており、
前記機能的回路の出力端へ結合したデータ入力端を具備し、プレチャージ信号を受取る制御入力端を具備し、前記メモリの出力端へ結合した入力端を具備し、且つ前記第一ドライバトランジスタの制御端子へ結合した出力端を具備する第一ドライバ制御回路が設けられており、前記第一ドライバ制御回路が、
前記メモリの内容が前記第一バイアス電圧に対応する論理レベルを有する第一論理状態にあることと結合して前記プレチャージ信号に応答して前記第一ドライバトランジスタをターンオフし、
前記メモリの内容が第二バイアス電圧に対応する論理レベルを有する第二論理状態にあることと結合して前記プレチャージ信号に応答して前記第一ドライバトランジスタをターンオンし、
前記機能的回路から前記データ入力端へ印加されたデータ信号が前記第一論理状態を有していることと結合して前記プレチャージ信号が存在しないことに応答して前記第一ドライバトランジスタをターンオンさせる、
ことを特徴とする集積回路。
【請求項１３】
請求項１２において、更に、
前記第二バイアス電圧と前記出力端子との間に結合した導通経路を具備すると共に制御端子を具備する第二ドライバトランジスタが設けられており、
前記機能的回路の出力端へ結合したデータ入力端を具備し、前記プレチャージ信号を受取る制御入力端を具備し、前記メモリの出力端へ結合した入力端を具備し、且つ前記第二ドライバトランジスタの制御端子へ結合した出力端を具備する第二ドライバ制御回路が設けられており、前記第二ドライバ制御回路が、
前記メモリの内容が前記第二論理状態にあることと結合して前記プレチャージ信号に応答して前記第二ドライバトランジスタをターンオフし、
前記メモリの内容が前記第一論理状態にあることと結合して前記プレチャージ信号に応答して前記第二ドライバトランジスタをターンオンし、
前記機能的回路から前記データ入力端へ印加されたデータ信号が前記第二論理状態を有していることと結合して前記プレチャージ信号が存在しないことに応答して前記第二ドライバトランジスタをターンオンさせる、
ことを特徴とする集積回路。
【請求項１４】
請求項１２において、更に、
前記出力端子へ結合されており書込み動作期間中に前記機能的回路への入力信号を受取る入力回路が設けられていることを特徴とする集積回路。
【請求項１５】
集積回路の出力端子を駆動するプシュプル出力ドライバを制御する方法において、前記プシュプル出力ドライバは電源電圧と前記出力端子との間に接続したプルアップトランジスタを有すると共に、基準電圧と前記出力端子との間に接続したプルダウントランジスタを有しており、前記プルアップ及びプルダウントランジスタの各々は制御端子を有しており、
前記集積回路の動作サイクルが前記出力端子がデータ状態を送給すべきであることを表わすことに応答して、前記プルアップ及びプルダウントランジスタのうちの一方のトランジスタをターンオンさせると共に他方のトランジスタをターンオフさせることにより前記出力端子を前記電源電圧又は前記基準電圧のいずれかに対応する一方の論理レベルへ駆動し、
前記集積回路の新たな動作サイクルの開始を検知し、
前記検知ステップに応答して、前記駆動ステップにおいてターンオンされた前記一方のトランジスタをターンオフさせると共に前記出力端子上の電圧を前記他方のトランジスタの制御端子へ印加させて前記他方のトランジスタをターンオンさせその後前記他方のトランジスタの制御端子上の電圧を前記出力端子上の電圧に追従させるために前記出力端子を前記一方のトランジスタの制御端子へ結合させること無しに前記他方のトランジスタの制御端子へ結合させる、
上記各ステップを有することを特徴とする方法。
【請求項１６】
請求項１５において、更に、
前記結合ステップによって前記出力端子が前記電源電圧と前記基準電圧との間の中間電圧に到達した後に前記出力端子を前記他方のトランジスタから分離させると共に前記他方のトランジスタをターンオフさせる、
上記ステップを有することを特徴とする方法。
【請求項１７】
請求項１５において、更に、
前記集積回路へ印加される出力ディスエーブル信号を検知し、
前記出力ディスエーブル信号に応答して、前記プルアップ及びプルダウントランジスタの両方をターンオフさせる、
上記各ステップを有することを特徴とする方法。
【請求項１８】
集積回路の出力端子を駆動するプシュプル出力ドライバを制御する方法において、前記プシュプル出力ドライバは電源電圧と前記出力端子との間に接続したプルアップトランジスタを有すると共に、基準電圧と前記出力端子との間に接続したプルダウントランジスタを有しており、前記プルアップ及びプルダウントランジスタの各々は制御端子を有しており、
前記集積回路の動作サイクルが前記出力端子がデータ状態を送給すべきであることを表わすことに応答して、前記プルアップ及びプルダウントランジスタのうちの一方のトランジスタをターンオンさせると共に他方のトランジスタをターンオフさせることにより前記出力端子を前記電源電圧又は前記基準電圧のいずれかに対応する一方の論理レベルへ駆動し、
前記集積回路の新たなサイクルのアドレス遷移を検知し、
前記検知ステップに応答して、前記出力端子における前記一方の論理レベルをラッチし、且つ前記ラッチした前記一方の論理レベルに基いて、前記駆動ステップにおいてターンオンされた前記一方のトランジスタをターンオフさせると共に前記他方のトランジスタによって前記出力端子をプレチャージする期間中に前記一方のトランジスタがターンオンすることを防止し、
前記出力端子が前記電源電圧と前記基準電圧との間の選択した電圧に到達することに応答して、前記他方のトランジスタをターンオフさせる、
上記各ステップを有することを特徴とする方法。
【請求項１９】
集積回路用出力ドライバにおいて、
第一バイアス電圧と出力端子との間に接続した導通経路を具備すると共に制御端子を具備する第一ドライバトランジスタが設けられており、
データ入力端を具備し、プレチャージを表わすプレチャージ信号を受取る制御入力端を具備し、出力端子へ結合した入力端を具備し、且つ前記第一ドライバトランジスタの制御端子へ結合した出力端を具備する第一ドライバ制御回路が設けられており、前記第一ドライバ制御回路が、
前記出力端子における電圧が第一オフトリップ点よりも前記第一バイアス電圧により近いことに応答してプレチャージ期間中に前記第一ドライバトランジスタをターンオフし、
前記出力端子における電圧が第一オントリップ点よりも第二バイアス電圧により近いことに応答してプレチャージ期間中に前記第一ドライバトランジスタをターンオンし、
プレチャージでない場合に、データ入力端において第一論理状態のデータ信号を受取ることに応答して前記第一ドライバトランジスタをターンオンし、
前記第二バイアス電圧と前記出力端子との間に接続した導通経路を具備すると共に制御端子を具備する第二ドライバトランジスタが設けられており、
データ入力端を具備し、前記プレチャージ信号を受取る制御入力端を具備し、前記出力端へ結合した入力端を具備し、且つ前記第二ドライバトランジスタの制御端子へ結合した出力端を具備する第二ドライバ制御回路が設けられており、前記第二ドライバ制御回路が、
前記出力端子における電圧が第二オフトリップ点より前記第二バイアス電圧により近いことに応答してプレチャージ期間中に前記第二ドライバトランジスタをターンオフし、
前記出力端子における電圧が第二オントリップ点よりも前記第一バイアス電圧により近いことに応答してプレチャージ期間中に前記第二ドライバトランジスタをターンオンし、
プレチャージでない場合に、データ入力端において第二論理状態のデータ信号を受取ることに応答して前記第二ドライバトランジスタをターンオンし、
前記第一オントリップ点及び第二オントリップ点が互いに異なった電圧であり、且つ前記第一ドライバ制御回路がプレチャージ期間中に前記第一ドライバトランジスタをターンオンさせる場合には、前記第二ドライバ制御回路が前記出力端子を前記第二ドライバトランジスタの制御端子へ結合させること無しに前記第一ドライバ制御回路が前記出力端子を前記第一ドライバトランジスタの制御端子へ結合させ、一方前記第二ドライバ制御回路がプレチャージ期間中に前記第二ドライバトランジスタをターンオンさせる場合には、前記第一ドライバ制御回路が前記出力端子を前記第一ドライバトランジスタの制御端子へ結合させること無しに前記第二ドライバ制御回路が前記出力端子を前記第二ドライバトランジスタの制御端子へ結合させることを特徴とする出力ドライバ。
【請求項２０】
請求項１９において、前記第一オントリップ点が前記第二オントリップ点よりも前記第二バイアス電圧により近く、且つ前記第二オントリップ点が前記第一オントリップ点よりも前記第一バイアス電圧により近いことを特徴とする出力ドライバ。
【請求項２１】
請求項２０において、前記第一オフトリップ点が前記第一オントリップ点よりも前記第一バイアス電圧により近く、
前記第一ドライバ制御回路が、更に、
プレチャージ期間中に前記第一ドライバトランジスタをターンオンすることに応答して、前記出力端子における電圧が前記第一オフトリップ点に到達するまで前記第一ドライバトランジスタをオン状態に維持し、
前記第二オフトリップ点が前記第二オントリップ点よりも前記第二バイアス電圧により近く、
前記第二ドライバ制御回路が、更に、
プレチャージ期間中に前記第二ドライバトランジスタをターンオンすることに応答して、前記出力端子における電圧が前記第二オフトリップ点に到達するまで、前記第二ドライバトランジスタをオン状態に維持する、
ことを特徴とする出力ドライバ。
【請求項２２】
請求項２１において、前記第一及び第二ドライバ制御回路の各々がシュミットトリガを有することを特徴とする出力ドライバ。
【請求項２３】
請求項１９において、更に、
前記出力端子に結合したデータ入力端を具備し、出力端を具備し、且つ前記出力端子における電圧に対応するデータ状態が前記プレチャージ信号に応答して前サイクルデータ格納手段内にラッチされるように前記プレチャージ信号を受取る制御入力端を具備する前サイクルデータ格納手段が設けられており、
前記前サイクル格納手段の出力端が、前記第一ドライバ制御回路が前記第一バイアス電圧に対応する格納されたデータ状態に応答してディスエーブルされるような態様で、且つ前記第二ドライバ制御回路が前記第二バイアス電圧に対応する格納されたデータ状態に応答してディスエーブルされるような態様で前記第一及び第二ドライバ制御回路へ結合されていることを特徴とする出力ドライバ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は集積回路の分野に関するものであって、更に詳細には、集積回路における出力ドライバ及びその動作方法に関するものである。
【０００２】
【従来の技術】
コンピュータシステムの性能、従ってコンピュータシステムが適切に動作可能であるようなデータ処理適用場面における大きさ及び複雑性は、その集積回路構成要素の動作性能に強く依存し、特に、中央処理装置（例えば、マイクロプロセサ）及びメモリサブシステムに依存する。集積回路構成要素の速度を改良するために継続して著しい努力がなされており、尚この速度はサイクル時間及びアクセス時間として測定される。これらの時間が減少すると、特に極めて高速のアクセス時間のスタチックランダムアクセスメモリ（ＳＲＡＭ）などの装置の場合に、データ出力端子を一つの状態から別の状態へ駆動するために必要とされる時間は該回路の全体的なサイクル又はアクセス時間のより顕著な部分を占めるようになる。
【０００３】
当該技術分野において公知の如く、システム内において実現される集積回路の出力端子は、通常、導電性回路基板ライン（線）により他の集積回路へ接続されている。通常の構成は、幾つかの集積回路に対して、バスにより相互接続させるものである。この様な抵抗及び容量を有すると共にそれに接続された他の集積回路の抵抗や容量を包含するこの様な導体により提供される負荷は極めて著しいものとなる場合がある。例えば、ほとんどのメモリ回路のアクセス時間は、３０乃至１００ｐＦのオーダーの容量負荷に対して特定されている。従って、出力バッファにおける駆動トランジスタを可及的に大型のものとして製造することが一般的である。
【０００４】
大型のドライバトランジスタにより与えられる極めて高速のスイッチングは、電源及び接地線へ結合する著しい過渡的なノイズを発生する。更に、最近のコンピュータシステムは最大で３２ビットのデジタル情報を並列的に通信するので、多くの集積回路は同時的に８乃至３２個の出力端子からデータを提供する。複数個の出力回路により発生される過渡的なノイズのレベルは、勿論、複数個の出力端子が短い（１０ナノ秒未満）のインターバルで同一の状態から反対の状態へスイッチする場合に著しく増加される。勿論、これらの出力端子のうちの一つを除いた全てが同一の方向にスイッチする場合には、かなりのノイズが残りのスイッチングしない出力端子へ結合し、そこにおいた誤った状態を発生させる場合がある。
【０００５】
図１を参照して、マルチ出力の最近のＳＲＡＭ集積回路にとって特に適した出力ドライバ回路の一例について説明する。図１の出力ドライバ回路は、本願出願人に譲渡されている１９９０年１０月２２日付で出願された米国特許出願第６０１，２２８号に記載されている。図１の構成においては、各データ端子Ｄ0 乃至Ｄn がＰチャンネルプルアップトランジスタ１２及びＮチャンネルプルダウントランジスタ１４のＣＭＯＳプシュプル出力ドライバにより駆動される。各プルアップトランジスタのゲートはＮＡＮＤ機能部２０により駆動され、且つ各プルダウントランジスタのゲートはＮＯＲ機能部２２により駆動される。各データ端子Ｄに対して、各ＮＡＮＤ機能部２０及びＮＯＲ機能部２２は、関連するデータ線ＤＡＴＡ上においてデータ信号を受取り、更にラインＯＤ（及び、ＮＡＮＤ機能部２０の場合にはその補元ＯＤ_）上において共通のディスエーブル信号を受取る。上掲した米国特許出願第６０１，２８８号に記載される如く、共通抵抗Ｒ５乃至Ｒ８が設けられており、それを介して、複数個のデータ端子Ｄに対してのＮＡＮＤ機能部２０及びＮＯＲ機能部２２がＶcc及び接地へバイアスされる（即ち、全てのデータ端子Ｄに対するＮＡＮＤ機能部及びＮＯＲ機能部２０，２２のそれぞれの電源ノード及び接地ノードは共通ノードＰＮＡＮＤ，ＧＮＡＮＤ，ＰＮＯＲ，ＧＮＯＲにおいて接続されている）。この構成は、出力端のスイッチング速度、従ってノイズの特に効率的で且つ効果的な態様での制御を与えている。
【０００６】
動作について説明すると、ラインＯＤ上の高論理レベル（従って、ラインＯＤ_上の低論理レベル）は、ＮＡＮＤ機能部２０及びＮＯＲ機能部２２の各々をしてそれらの関連するドライバトランジスタ１２，１４をそれぞれターンオフさせ、従ってそれらの関連するデータ端子Ｄを高インピーダンス状態とさせる。逆に、ラインＯＤ上の低論理レベル（且つラインＯＤ_上の対応する高論理レベル）は、関連するデータラインＤＡＴＡの状態が出力状態を決定することを可能とする。図１の回路は、実際の集積回路内に製造されており、且つ完全に負荷がかけられた状態で且つ最悪の条件下において６．５ナノ秒でデータ端子Ｄの出力状態を「レールからレール」の完全なスイッチングを行なう能力を有することが証明されている。８個のデータ端子Ｄが同一の方向に同時的にスイッチングする場合を考えた場合に、図１の回路に対する過渡的なノイズは、接地端子において高々１．２５Ｖであることが観察されている。この様な性能は多くの適用場面においてＳＲＡＭ装置にとり極めて良好なものであるが、これらのスイッチング速度及びノイズレベルは、極めて高速（サブ２０ナノ秒アクセス時間）ＳＲＡＭ装置、特にバイト幅又はワード幅構成を有する装置の場合には妥当なものとはいえない場合がある。
【０００７】
メモリ回路技術においてメモリビット線をプレチャージすることは公知であり、それにより選択されたメモリセルがセンスアンプ及び書込み回路へ接続され、メモリサイクルの間に既知の電圧へ接続される。この様なプレチャージは、次の選択されたメモリセルがそのデータ状態をビット線上に提供するのに必要な時間を改善する。ＳＲＡＭ集積回路においてビット線をプレチャージする回路及び方法の一例は、本願出願人に譲渡されている１９９０年１２月１３日付で出願された米国特許出願第６２７，０５０号に記載されている。メモリアレイ内のビット線がプレチャージされる電圧は、電源電圧、接地電圧、又はそれらの間の中間レベルの電圧とすることが可能である。
【０００８】
更に、メモリ集積回路の出力端子をプレチャージする技術がＯｋｕｙｕｍａｅｔ  ａｌ．「７．５ナノ秒の３２Ｋ×８ＣＭＯＳ  ＳＲＡＭ（Ａ  ７．５  ｎｓ３２Ｋ  ×  ８  ＣＭＯＳ  ＳＲＡＭ）」、ＩＥＥＥ・ジャーナル・ソリッド・ステート・サーキッツ、Ｖｏｌ．２３、Ｎｏ．５（ＩＥＥＥ，１９８８）、１０５４−１０５９頁の文献に記載されている。この文献における図６に関して説明される如く、アドレス遷移の検知及び真及び補元データ線の両方の低レベルへの駆動により新たなサイクルが表わされる。この従来技術においては、真及び補元データ線上の低レベルは、端子ＯＵＴＰＵＴにおける電圧をイネーブルさせて反対のドライバトランジスタをターンオンさせ、従って端子ＯＵＴＰＵＴがそれぞれの場合により充電又は放電されて、次のデータ状態がそこにおいて提供される前に中間レベルへ設定される。
【０００９】
上述したＯｋｕｙｕｍａ  ｅｔ  ａｌ．の技術は、幾つかの制限を有している。第一に、中間レベルはプレチャージ期間中にドライバトランジスタをバイアスさせる回路を介してプレチャージ期間中に「クローバー（ｃｒｏｗｂａｒ）」条件（即ち、Ｖccと接地との間のＤＣ経路）により到達される。トランジスタＱ１がプレチャージ期間中にターンオンする場合には、クローバー電流がトランジスタＱ１のゲートをバイアスするプルダウントランジスタ及びインバータを介して引出され、逆に、出力端をプレチャージする場合には、トランジスタＱ２のゲートをバイアスするインバータ及びプルアップトランジスタを介してクローバー電流が引出される。何れの場合においても、ＤＣ電流がプレチャージ期間中に引出される。更に、上記文献に記載された回路においてはプレチャージ条件をディスエーブルさせる構成は設けられておらず、端子ＯＵＴＰＵＴが接続されているバスを別の集積回路が駆動する場合にはバス競合が発生する場合がある。更に、Ｏｋｕｙｕｍａ  ｅｔ  ａｌ．の文献に記載されている出力ドライバは、端子ＯＵＴＰＵＴの反対のドライバトランジスタへのフィードバック接続のために発振する場合がある。なぜならば、ＯＵＴＰＵＴにおいて中間レベルに到達したことに応答してトランジスタを駆動するゲートをターンオフさせるための明らかな構成が設けられていないからであり、且つ、ドライバトランジスタＱ１，Ｑ２の各々がプレチャージ動作期間中にイネーブルさせることが可能だからである。更に、このＯｋｕｙｕｍａ  ｅｔ  ａｌ．の文献に記載されている回路は、更に、出力負荷の特性に依存して、オーバーシュート条件により影響を受ける場合がある。
【００１０】
【発明が解決しようとする課題】
本発明の目的とするところは、改善したスイッチング性能を有する出力ドライバ回路を提供することである。本発明の別の目的とするところは、高速スイッチングを有し且つ過渡的なノイズの発生を減少させた出力ドライバ回路を提供することである。本発明の更に別の目的とするところは、クローバー条件及び発振を回避し、例えばバッテリ駆動型の小型のコンピュータなどの低パワー適用例における高速メモリと共に使用するのに適した出力ドライバ回路を提供することである。
【００１１】
【課題を解決するための手段】
本発明は、出力端子における前のデータ状態と対向するメインドライバトランジスタをターンオンする制御回路により例えばメモリ又はマイクロプロセサなどの集積回路における出力ドライバ回路内に組込むことが可能である。プシュプル出力ドライバの場合には、制御回路がプレチャージ信号に応答し且つ前のデータ状態に応答して制御され、従ってプレチャージ期間中に前のデータ状態に対向するドライバトランジスタのみがイネーブルされ、プレチャージ期間中に両方のドライバトランジスタがターンオンされることから発生される場合のあるクローバー電流及び発振を防止している。前のデータ状態はラッチされ、従ってドライバトランジスタのうちの何れがプレチャージ期間中にイネーブルするかの選択は端子のプレチャージ状態に依存するものではない。出力端子の状態をモニタするためにゲート型シュミットトリガが使用され、従ってプレチャージは所望の電圧において終了され且つノイズカップリングに起因する発振を除去している。更に、ドライバトランジスタのゲートは出力端子自身における電圧によりプレチャージ期間中にバイアスされ、従ってプレチャージ用ドライバトランジスタは、プレチャージ電圧の迅速なるオーバーシュートが発生する場合にターンオフされる。
【００１２】
【実施例】
図２を参照して、本発明を組込むことの可能な集積回路の一例について説明する。図２はメモリ１、特にスタチックランダムアクセスメモリ（ＳＲＡＭ）を示しているが、勿論、デジタル信号が提供される出力端を具備する任意のタイプの集積回路、特に高速のスイッチング速度で同時的にデータを提供する複数個の出力端を具備する何れのタイプの集積回路も本発明の利点を享受することが可能である。この様な集積回路としては、メモリ回路、例えばマイクロプロセサ、ロジックアレイなどの論理回路、及びその他のデジタルデータ処理又は通信回路を包含するものである。
【００１３】
メモリ１は行及び列の形態に配列された複数個のメモリセルからなるアレイ２を有している。メモリ１は、アドレス端子Ａ0 乃至Ａn を有しており、そこにおいて、各サイクルにおいて選択されるべきメモリ位置に対応するデジタルアドレスが受取られ、従来のアドレスバッファ（不図示）がアドレス端子Ａにおいて提供されるアドレス信号を受取り且つその受取ったアドレス信号をアドレスバスＡＤＤＲ上に送給する。行アドレスバスＲＯＷはアドレスバスＡＤＤＲを介してあるアドレスビットを行デコーダ２４へ送給し、且つ列アドレスバスＣＯＬはアドレスバスからの残りのアドレスビットをセンスアンプ及び列デコーダ２６へ送給する。従って、行デコーダ２４がバスＲＯＷ上の行アドレス信号に従って選択した行をイネーブルさせ、且つセンスアンプ２６が列バスＣＯＬ上の値に従ってメモリセルの一つ又はそれ以上を選択することにより、従来の態様で一つ又はそれ以上のメモリセルが選択される。
【００１４】
この実施例においては、メモリ１は読取り／書込みメモリであり且つ８個の共通入力／出力端子ＤＱ0 乃至ＤＱ7 を有している。入力／出力回路３０は書込み動作においてそこから入力データを受取り且つ読取り動作においてそこへデータを提供するために端子ＤＱ0 乃至ＤＱ7 へ接続されている。読取り又は書込み動作の選択は、タイミング・制御回路２７により受取られる端子Ｒ／Ｗにおいて表わされる。タイミング・制御回路２７により受取られるその他の従来のタイプの制御信号は、端子ＣＥにおけるチップイネーブル信号、端子ＯＤにおける出力ディスエーブル信号を包含している。タイミング・制御回路２７はそれが受取る信号に基づいて種々の内部制御信号を発生し、且つ制御バスＣＢＵＳ上におけるこれらの発生された信号を入力／出力回路３０、センスアンプ及び列デコーダ２６、行デコーダ２４、及びその他のメモリ１内の回路へ送給し、従来の態様で制御を行なう。
【００１５】
本願出願人に譲渡されている１９９０年９月２６日付で出願された米国特許出願第５８８，６０１号は、上述したものよりもより詳細に最近のＳＲＡＭ装置の一例を説明している。しかしながら、上述した説明は、当業者が、任意のタイプの集積回路において本発明の効果を発生するように本発明を実施することが可能であるようにするための十分な情報を与えるものである。
【００１６】
公知の如く、ほとんどの集積回路の内部回路は幾つかのシーケンシャル即ち同期的内部動作を有しており、そうであるから、例えばクロックなどのタイミング信号が動作を制御するために多くのタイプの回路において使用されている。例えば、以下に説明する本発明の実施例に基づく出力ドライバの動作を包含する図２のＳＲＡＭメモリ１の内部動作を制御するためのタイミング信号は、アドレス遷移検知（ＡＴＤ）回路２８により発生される。ＡＴＤ回路２８は、アドレス線Ａ0 乃至Ａn 、又はバッファした後のアドレスバスＡＤＤＲのライン（線）の状態をモニタし、且つモニタされるラインの一つ又はそれ以上においての遷移の検知に応答してラインＡＴＤ上にパルスを発生する公知のタイプの回路である。例えばチップイネーブル、読取り／書込み及びデータ入力端子などのその他の入力端子は、同様に、ＡＴＤ回路２８によりモニタすることが可能であり、且つそこにおける遷移に応答してラインＡＴＤ上に信号が発生される。端子Ａ0 乃至Ａn へ接続されたアドレスバッファ（不図示）と結合して動作するＡＴＤ回路２８の好適な例は、本願出願人に譲渡されている１９９０年１０月２２日付で出願された米国特許出願第６０１，２８７号に記載されている。ラインＡＴＤ上のパルスは行デコーダ２４及びセンスアンプ・列デコーダ２６へ送給され、従来の態様でその制御を行なう。ラインＡＴＤは、更に、従来の態様で読取り動作及び書込み動作を制御し且つ以下に説明する態様で端子ＤＱ0 乃至ＤＱ7 に出力データを供給することを制御するための入力／出力回路３０へ接続している。
【００１７】
ＡＴＤ回路２８により発生されるタイミング信号の別の例として、外部的に発生されたクロック信号をメモリ１へ印加し、それを同期的な態様で制御することが可能である。この場合には、公知の如く、この様な外部クロック信号はメモリサイクルの開始及び期間を制御する。
【００１８】
次に、図３を参照して、端子ＤＱのうちの一つを駆動するために入力／出力回路３０内に設けられており且つ本発明の好適実施例に基づいて構成された出力ドライバについて詳細に説明する。勿論、メモリ１内の各端子ＤＱに対し同様のドライバが設けられている。図２のメモリ１内の端子ＤＱは共通入力／出力端子であり、書込みサイクル期間中にデータを受取り且つ読取りサイクル期間中にデータを提供するものであり、従来の入力回路が従来の態様で図３の出力ドライバ回路へ並列的に接続されている。説明の便宜上、入力及び付随する書込み回路は図３には示していない。更に、本発明は、専用の出力端子を具備する集積回路にも適用可能であり且つ同等の効果が得られるものである。
【００１９】
本発明のこの実施例によれば、図１に示した場合における如く、端子ＤＱはＣＭＯＳプシュプルドライバにより駆動される。そうであるから、端子ＤＱはＰチャンネルプルアップトランジスタ１２及びＮチャンネルプルダウントランジスタ１４のドレインへ接続している。トランジスタ１２及び１４のソースは、それぞれ、Ｖcc及びＶss（即ち、接地）へ接続している。プルアップトランジスタのゲートは、ラインＰを介して、プルアップ制御回路４０ｕにより駆動され、且つプルダウントランジスタ１４のゲートはラインＮを介してプルダウン制御回路４０ｄにより駆動される。
【００２０】
ＣＭＯＳプシュプルドライバについてここで説明するが、本発明の全利点は、勿論、例えば両方のトランジスタがＮチャンネル又はＰチャンネルであるようなその他のプシュプルドライバ形態においてうることも可能である。更に、プシュプルドライバにおける本発明の構成は、特に、何れのデータ状態からも出力のプレチャージを与えるので有益的なものであるが、受動的なプルアップ装置、バイポーラドライバトランジスタ、又は例えばオープンドレイン又はオープンコレクタドライバなどの形態のものを使用するものを包含するその他の出力ドライバ構成も本発明の利点をうることが可能である。勿論、これらの変形例においてドライバトランジスタを制御する信号の極性は、ＣＭＯＳプシュプルドライバの場合に対する本明細書に記載したものと異なる場合がある。
【００２１】
本発明のこの実施例によれば、端子ＤＱが、制御回路４０ｕ，４０ｄにより制御される態様で、従来のデータ状態に依存して、Ｐチャンネルプルアップトランジスタ１２及びＮチャンネルプルダウントランジスタ１４の一方によりプレチャージされる。制御回路４０ｕ，４０ｄの各々は、直列抵抗３１及びダイオード３３（そのアノードは端子ＤＱへ接続しており且つそのカソードはＶccへ接続している）のＥＳＤ保護回路を介して端子ＤＱへ接続されているノードＤＱ′を受取り、以下に説明する如く、ドライバトランジスタ１２，１４の一方をプレチャージするゲートは、ノードＤＱ′によりバイアスされ、プレチャージ動作におけるオーバーシュートを回避する。抵抗３１及びダイオード３３のＥＳＤ保護回路は、制御回路４０ｕ，４０ｄ内の比較的小型のトランジスタを、大型のドライバトランジスタ１２，１４が十分に迅速に応答することのできないようなＥＳＤイベントから保護している。
【００２２】
ゲート型シュミットトリガ４２ｕはラインＳＰ上においてプルアップ制御回路４０ｕへ制御信号を発生し、同様に、ゲート型シュミットトリガ４２ｄはラインＳＮ上をプルダウン制御回路４０ｄへ制御信号を発生する。プルアップ制御回路４０ｕは、更に、出力ディスエーブル線ＯＤ（インバータ４５による反転の後）から及びデータ線ＮＤから入力を受取り、同様に、プルダウン制御回路４０ｄは、出力ディスエーブル線ＯＤから及びデータ線ＮＤから付加的な入力を受取る。データ線ＮＤはセンスアンプ及び列デコーダ２６により発生され、従って現在のメモリサイクルにおいて選択され且つデータ端子ＤＱと関連するメモリセルの内容に対応する信号を担持する。以下に更に詳細に説明する如く、制御回路４０ｕ，４０ｄは適切なバイアス電圧をドライバトランジスタ１２，１４のゲートへ印加し、イネーブルされた場合に、該信号に対応する出力データ状態をラインＮＤ上に提供し、且つイネーブルされない場合には、端子ＤＱを高インピーダンス状態とさせる。以下に説明する如く、制御回路４０ｕ，４０ｄは、更に、端子ＤＱのプレチャージを行なうために、端子ＤＱにおける前のデータ状態に対向してドライバトランジスタ１２，１４の一方のゲートを制御する。
【００２３】
上述した如く、制御回路４０ｕ，４０ｄは本願出願人に譲渡されており１９９０年１０月２２日付で出願された米国特許出願第６０１，２８８号に記載される如き態様で、ノードＰＮＡＮＤ，ＧＮＡＮＤ，ＰＮＯＲ，ＧＮＯＲによりバイアスされる。
【００２４】
ゲート型シュミットトリガ４２ｕ，４２ｄは、上述した如く、ラインＳＰ，ＳＮ上に制御信号を発生する。以下の説明からより明らかになる如く、この実施例においては、前の低論理レベルからプレチャージ期間中にラインＳＰ上に高論理レベルが発生され、且つ前の高論理レベルからプレチャージ期間中にラインＳＮ上に低論理レベルが発生される。端子ＤＱが適切な電圧にプレチャージされると（且つ非プレチャージ動作期間中においても）、ラインＳＰは低状態であり且つラインＳＮは高状態である。この動作を実施するために、端子ＤＱは内部的にゲート型シュミットトリガ４２ｕ，４２ｄの各々へ接続しており、従ってゲート型シュミットトリガ４２ｕ，４２ｄは、以下に説明する如く、端子ＤＱのプレチャージ動作をモニタし且つ終了させる。
【００２５】
端子ＤＱは、更に、前サイクルデータラッチ４６の入力端へ接続しており、前のメモリサイクル期間中に端子ＤＱの出力状態を格納する。前サイクルデータラッチ４６はチップイネーブル補元線ＣＥＣ上のチップイネーブル信号によりイネーブルされ、且つラインＧＥＱによりクロック動作される。ラインＧＥＱ上の低論理レベルは、ラインＡＴＤ上のパルスに応答してＧＥＱ発生器４４により発生され、新たなメモリサイクルの開始時においてアドレス遷移が検知されたことを表わし、そのプレチャージ動作の期間中に亘り低状態に止どまる。ラインＧＥＱ、及び前サイクルデータラッチ４６の出力端からの補元データ線ＤＬＴＣＨＣは、各々、以下に説明する態様でゲート型シュミットトリガ４２ｕ，４２ｄを制御する。
【００２６】
前サイクルデータラッチ４６の構成及び動作について図４を参照して詳細に説明する。前サイクルデータラッチ４６におけるＯＲ機能部５８は、その入力端において端子ＤＱ及びチップイネーブル補元線ＣＥＣ（それは、低論理レベルでチップイネーブルを表わす）を受取っており、ＯＲ機能部５８の出力端はパスゲート５４の一方の側へ結合されている。ラインＧＥＱは、チップイネーブル補元線ＣＥＣと共に、ＯＲゲート５６の入力端へ接続している。ＯＲゲート５６は、その中において特定された遅延を有しており（又は、従来のＯＲゲートの出力端に接続した遅延段により構成される）、以下に説明する如く、端子ＤＱにおける状態の適切な制御及びラッチング動作を行なう。ＯＲゲート５６の出力端は、インバータ５９により相補的な態様で、相補的パスゲート５２及び相補的パスゲート５４のゲートへ接続しており、従って、ＯＲゲート５６の出力が低状態であることに応答してパスゲート５２は導通状態であり且つパスゲート５４は非導通状態であり、且つ、ＯＲゲート５６の出力が高状態であることに応答して、パスゲート５４は導通状態であり且つパスゲート５２は非導通状態である。
【００２７】
インバータ４８，５０が交差結合形態で結合されており電位ラッチを形成しており、この場合においては、インバータ４８の出力端がデータ補元線ＤＬＴＣＨＣを駆動する。相補的パスゲート５４がＯＲゲート５８の出力端とラッチインバータ４８の入力端との間に結合されており、一方相補的パスゲート５２がインバータ５０の出力端とインバータ４８の入力端との間においてフィードバックループの形態で結合されている。
【００２８】
動作について説明すると、メモリ１がイネーブルされない場合（即ち、チップイネーブル補元線ＣＥＣが高状態）、ＯＲゲート５６の出力端及びＯＲゲート５８の出力端は両方とも強制的に高状態とされる。従って、パスゲート５４は強制的にオンとされ且つパスゲート５２は強制的にオフ状態とされ、従ってインバータ４８，５０によりラッチされる状態はＯＲゲート５８（それは、この実施例においてはｄｏｎ’ｔ  ｃａｒｅ（無関心）状態である）からの高論理レベルを受取る。メモリ１がイネーブルされると（即ち、ラインＣＥＣが低状態）、ＯＲゲート５６の出力はラインＧＥＱの状態に依存し、且つＯＲゲート５８の出力は端子ＤＱの状態に依存する。
【００２９】
メモリ１がイネーブルされる時間期間中で且つ新たなサイクルの開始に応答してラインＧＥＱが低論理レベルへ移行する前に（例えば、ＡＴＤ回路２８からのラインＡＴＤ上のパルスがアドレス遷移の検知を表わす）、ＯＲゲート５６の出力は高状態であり、従ってパスゲート５４がオンであり且つパスゲート５２はオフである。従って、端子ＤＱの状態はＯＲゲート５８及びインバータ４８を介してデータ補元線ＤＬＴＣＨＣへ通過する（従って、ラインＤＬＴＣＨＣは端子ＤＱの状態の論理的補元を提供する）。上述した如く、ラインＧＥＱは、例えば、アドレス遷移を表わすＡＴＤ回路２８からのラインＡＴＤ上のパルスに応答して、サイクルの開始時においてプレチャージが行なわれるべき時間などの期間中に低論理レベルにある。従って、ラインＧＥＱは、それが低状態に止どまる時間期間中、出力プレチャージをイネーブル即ち動作可能状態とさせる。従って、そこにおける特定した遅延の経過後、ＯＲゲート５６は、プレチャージ動作期間中に、パスゲート５２をターンオンし且つパスゲート５４をターンオフする。ＯＲゲート５８は、イネーブルされた場合に、端子ＤＱの状態に応答するので、パスゲート５４がＯＲゲート５６により一度ターンオフされると、端子ＤＱにおいて存在するデータ状態（前のサイクルから）がインバータ４８，５０によりラッチされ、フィードバック接続がパスゲート５２により完成される。従って、データ補元線ＤＬＴＣＨＣの状態は前のサイクルにおける端子ＤＱの論理レベルの補元のまま止どまり、以下に説明する如く、端子ＤＱのプレチャージにより影響されることはない。
【００３０】
次に、図５を参照して、ゲート型シュミットトリガ４２ｕ，４２ｄの構成及び動作について説明する。シュミットトリガは本発明の好適実施例において使用されているが、勿論、その他のレベル検知器回路を代替的に使用することが可能である。ゲート型シュミットトリガ４２ｕはＡＮＤゲート６０を有しており、それはその出力でラインＳＰを駆動する。逆に、ゲート型シュミットトリガ４２ｄはＯＲゲート６２を有しており、それは、その出力でラインＳＮを駆動する。図３に示した如く、ラインＰ，ＰＳＲＣ及びＮ，ＮＳＲＣ上にレベルを発生する場合に使用するために、ラインＳＰ，ＳＮが制御回路４０ｕ，４０ｄへ接続している。
【００３１】
ゲート型シュミットトリガ４２ｕ及び４２ｄの各々は、ラインＧＥＱ上においてプレチャージ信号を受取り（シュミットトリガ４２ｄ用のインバータ４３により反転されている）及びラインＤＱ上の端子ＤＱの現在の状態を受取る。ゲート型シュミットトリガ４２ｕ，４２ｄは、更に、ＡＮＤゲート６０及びＯＲゲート６２のそれぞれの入力端においてデータ補元線ＤＬＴＣＨＣ上の前サイクルデータラッチ４６の出力を受取り、それにより、ゲート型シュミットトリガ４２ｕ，４２ｄの何れか一方又は他方（両方ではない）の出力が前のサイクルからの端子ＤＱにおける論理レベルに従って、且つ、従って、プレチャージの前の端子ＤＱの初期条件に従ってイネーブルされる。
【００３２】
シュミットトリガ４２ｕは直列Ｐチャンネルプルアップトランジスタ６１ｐ，６２，６４ｐを有しており、それらのソース／ドレイン経路はＶccへ直列接続されており、且つ該シュミットトリガは更に並列Ｎチャンネルプルダウントランジスタ６１ｎ，６４ｎを有しており、それらのソース／ドレイン経路は、従来のＮＯＲ態様で、接地へ並列接続されている。トランジスタ６１ｎ，６１ｐのゲートはラインＧＥＱにより制御され、トランジスタ６２，６４ｐ，６４ｎのゲートはラインＤＱにより制御される。トランジスタ６２，６４ｎ，６１ｎのドレインが共通接続されているノードＳＵはＡＮＤゲート６０の第一入力端へ接続している。そうであるから、シュミットトリガ４２ｕはラインＧＥＱ及びＤＱのＮＯＲ機能を行なう。トランジスタ６６のソース／ドレイン経路をＶssとトランジスタ６２のソースとの間に並列接続し、且つトランジスタ６６のゲートを出力ノードＳＵへ接続することにより、従来の態様でヒステリシスがシュミットトリガ４２ｕ内において実現されている。
【００３３】
動作について説明すると、シュミットトリガ４２ｕはプレチャージ期間中（ラインＧＥＱが低状態）にのみ端子ＤＱにおけるレベルに依存して動作し、ラインＧＥＱ上の高論理レベルはＡＮＤゲート６０に対し低論理レベルを強制的に提供し、従ってラインＳＰが、プレチャージ以外のサイクルの部分の期間中には低状態であることを確保する。プレチャージ期間中（即ち、ラインＧＥＱが低状態の間）、ゲート型シュミットトリガ４２ｕが、データ補元線ＤＬＴＣＨＣが高状態にある場合に、ラインＳＰ上に高論理レベルを提供し（プレチャージをイネーブルし）、なぜならば、データ補元線ＤＬＴＣＨＣ上の低論理レベル（即ち、前のサイクルにおいて高論理レベル出力が提供されている）がＡＮＤゲート６０の出力を強制的に低状態とさせる。
【００３４】
プレチャージ期間中（ラインＧＥＱが低状態）及び端子ＤＱの前の状態が低状態（前サイクルデータラッチ４６によりラッチされ且つデータ補元線ＤＬＴＣＨＣ上に高レベルとして提供されるので）、端子ＤＱにおける電圧は従来のシュミットトリガ態様においてラインＳＰの状態を制御する。ラインＤＱが接地電圧にあると、Ｐチャンネルトランジスタ６４ｐ，６２（及びラインＧＥＱが低状態にあるためにトランジスタ６１ｐ）がオン状態であり、ノードＳＵをＶccへプルし且つトランジスタ６６をターンオフする。図５を参照すると、ノードＳＵにおける高レベルがラインＳＰ上に高レベルを発生させ（即ち、データ補元線ＤＬＴＣＨＣが高状態）、それは制御回路４０ｕを介してＰチャンネルプルアップトランジスタ１２をターンオンすべくイネーブルし、以下に説明する如く、端子ＤＱをＶccへ向けてプルし、ラインＤＱのレベルをシュミットトリガ４２ｕへ上昇させる。
【００３５】
端子ＤＱにおける電圧がＮチャンネルトランジスタ６４ｎをターンオンさせるのに十分な電圧（例えば、１．２Ｖの程度）に到達する時間において、ノードＳＵは接地へ向けて放電し、ＡＮＤゲート６０をして再度その出力端において低論理レベルを提供させ且つトランジスタ３２をターンオフさせる。以下に説明する如く、このことは端子ＤＱのプレチャージを実効的に終了させる。ノードＳＵが低状態であると、短絡用トランジスタ６６がオンし、従来のシュミットトリガ態様で伝達特性内にヒステリシスを組込み、そうであるから、ノードＳＵを再度高状態へプルするのに必要とされる端子ＤＱのスイッチング電圧はそれがノードＳＵを放電させた場合におけるよりも著しく低いものである（例えば、０．３Ｖ以下の程度）。このことは、プレチャージ期間中に、端子ＤＱにおけるノイズがトランジスタ３２を再度ターンオンすることを防止し、且つ発振の蓋然性を減少させている。
【００３６】
ゲート型シュミットトリガ４２ｄはゲート型シュミットトリガ４２ｕと同様であるが逆の態様で構成されており且つ動作する。ＯＲゲート６２は一つの入力端においてデータ補元線ＤＬＴＣＨＣを受取り、その他方の入力端においてノードＳＤを受取っており、且つその出力端においてノードＳＮを駆動し、プルダウントランジスタ１４によりプレチャージを制御する。Ｐチャンネルプルアップトランジスタ６５ｐ及びＮチャンネルプルダウントランジスタ６５ｎの各々は、それらのゲートをラインＧＥＱにより制御している（インバータ４３により反転されている）。ソース／ドレイン経路をトランジスタ６５ｐと並列接続したＰチャンネルプルアップトランジスタ６７ｐ、及びソース／ドレイン経路が互いに直列して且つトランジスタ６５ｎと直列接続されているＮチャンネルプルダウントランジスタ６７ｎ及び６９の各々は、それらのゲートを端子ＤＱにより制御している。Ｐチャンネルトランジスタ６７ｐ及びＮチャンネルトランジスタ６９のドレインへ接続されているノードＳＤがＯＲゲート６２の入力端へ接続している。そうであるから、ノードＳＤは、実質的に、端子ＤＱと反転線ＧＥＱの論理的ＮＡＮＤである。Ｐチャンネルトランジスタ６８は、そのゲートをノードＳＤへ接続しており、且つそのソース／ドレイン経路をトランジスタ６７ｎのドレインとＶccとの間に接続しており、シュミットトリガ４２ｄの伝達特性内にヒステリシスを導入している。
【００３７】
動作について説明すると、ＯＲゲート６２は、データ補元線ＤＬＴＣＨＣ上の前のサイクルからのラッチされた出力が低状態である場合にのみ、ノードＳＤの状態に応答すべくイネーブルされ、端子ＤＱの初期条件が高論理レベルにあることを表わす。更に、ノードＳＤの状態は、ラインＧＥＱが低論理レベルにある場合に、プレチャージ期間中にのみ端子ＤＱにおける電圧に応答するためにイネーブルされる。端子ＤＱが高論理レベルにおいてプレチャージを開始する場合の実施例においては、ノードＳＤは初期的に低論理レベルにあり、ＯＲゲート６２をしてラインＳＮ上に低論理レベルを提供し且つ、以下に説明する如く、プルダウントランジスタ１４を介して、端子ＤＱのプレチャージをイネーブル即ち動作可能状態とさせる。トランジスタ１４が端子ＤＱを低電圧へ放電させる場合に、シュミットトリガ４２ｄのスイッチングレベル以下において、トランジスタ６７ｐがターンオンし且つトランジスタ６７ｎがターンオフし、これが発生する電圧の一例は２．０Ｖの程度である。この電圧において、ノードＳＤはＶccへ向けてプルアップされ、ＯＲゲート６２をして高レベル出力を提供させ且つトランジスタ３４をターンオフさせる。更に、ノードＳＤにおける高レベルはトランジスタ６８をターンオンし、従って端子ＤＱはノードＳＤが再度低状態へプルされるためには、例えば２．３Ｖの程度のより高い電圧を超えねばならない。従って、ゲート型シュミットトリガ４２ｄは、端子ＤＱ上のノイズに対しプレチャージ期間中に免疫性を与え、従って出力発振の危険性を減少させている。
【００３８】
次に、図６を参照して、制御回路４０ｕ，４０ｄの構成及び動作について詳細に説明する。図３に関して上述した如く、制御回路４０ｕ，４０ｄの各々は、それぞれ、ノードＰＮＡＮＤ，ＧＮＡＮＤ及びノードＰＮＯＲ，ＧＮＯＲによりバイアスされ、それらのノードは単一抵抗回路網を介して、図１に関して且つ本願出願人に譲渡されている１９９０年１０月２２日付で出願された米国特許出願第６０１，２８８号に記載される如く、Ｖcc及び接地へバイアスされる。制御回路４０ｕ，４０ｄの各々は、ラインＧＥＱ上においてプレチャージ入力を受取り、ラインＮＤ上において新たなデータ値を受取り、ノードＤＱ′を介して出力端子ＤＱにおける電圧を受取り、且つラインＯＤを介して出力ディスエーブル信号を受取る（制御回路４０ｕ用のインバータ４５により反転されている）。更に、プルアップ制御回路４０ｕはゲート型シュミットトリガ４２ｕからラインＳＰ上において入力を受取り、且つプルダウン制御回路４０ｄはゲート型シュミットトリガ４２ｄからラインＳＮ上の入力を受取る。
【００３９】
制御回路４０ｕ，４０ｄは、データ端子ＤＱに対し、それぞれ、ラインＰ，Ｎによりドライバトランジスタ１２，１４のそれぞれの一つのゲートをバイアスするためのものである。この様な制御は、データ状態がそのそれぞれの端子ＤＱにおいて駆動される期間中である通常の動作期間中のみならず、以下に説明する如く、プレチャージ期間中にも行なわれる。
【００４０】
最初に、プルアップ制御回路４０ｕを参照すると、Ｐチャンネルトランジスタ７０は、そのソースがノードＰＮＡＮＤによりバイアスされ且つそのゲートがゲート型シュミットトリガ４２ｕからラインＳＰにより制御される。トランジスタ７０のドレインはＰチャンネルトランジスタ７２ｐ及び７３ｐのソースへ接続しており、それらのドレインは共通してノードＰへ接続しており、トランジスタ７２ｐ，７３ｐのゲートは、それぞれ、ラインＮＤ及びＧＥＱへ接続している。ノードＰはＰチャンネルトランジスタ７１ｐのドレインへ接続しており、そのソースはノードＰＮＡＮＤによりバイアスされ且つそのゲートは出力ディスエーブル線ＯＤにより制御される（インバータ４５により反転した後）。Ｎチャンネルトランジスタ７１ｎは、そのソース／ドレイン経路がノードＰとノードＰＳＲＣとの間に接続しており、且つそのゲートがインバータ４５からのラインＯＥへ接続している。Ｎチャンネルトランジスタ７２ｎ，７３ｎはそれらのソース／ドレイン経路をノードＰＳＲＣと接地バイアスノードＧＮＡＮＤとの間に接続しており、且つそれらのゲートは、それぞれ、新たなデータ線ＮＤ及び線ＧＥＱにより制御される。Ｎチャンネルトランジスタ３２のソース／ドレイン経路はノードＰＳＲＣとノードＤＱ′との間に接続しており、且つそのゲートはゲート型シュミットトリガ４２ｕからのラインＳＰにより制御される。
【００４１】
プルダウン制御回路４０ｄは、プルダウントランジスタ１４のゲートへ結合されているラインＮの状態を制御するために、プルアップ制御回路４０ｕに関して同様であるが反対の態様で構成されている。Ｐチャンネルトランジスタ７６ｐ，７５ｐは、それらのソース／ドレイン経路をバイアスノードＰＮＯＲとノードＮＳＲＣとの間に直列接続しており、それらのゲートを、それぞれ、ラインＧＥＱ（インバータ７７により反転されている）及びデータ線ＮＤへ接続している。Ｐチャンネルトランジスタ７８ｐは、そのソース／ドレイン経路をノードＮＳＲＣとノードＮとの間に接続しており、且つそのゲートはラインＯＤへ接続している。Ｎチャンネルトランジスタ７５ｎ，７６ｎ，７８ｎの各々は、それらのドレインをノードＮへ接続している。トランジスタ７５ｎ，７６ｎのソースは共通接続されると共にトランジスタ７４のドレインへ接続しており、一方トランジスタ７４及び７８ｎのソースはノードＧＮＯＲに共通接続している。トランジスタ７５ｎ，７６ｎ，７８ｎのゲートは、それぞれ、ラインＮＤ，ＧＥＱ（反転の後）及びラインＯＤへ接続しており、一方トランジスタ７４のゲートはラインＳＮにより制御される。Ｐチャンネルトランジスタ３４は、そのソース／ドレイン経路をノードＮＳＲＣとノードＤＱ′との間に接続しており、且つそのゲートはゲート型シュミットトリガ４２ｄからのラインＳＮにより制御される。
【００４２】
従って、制御回路４０ｕ，４０ｄの各々は、ラインＯＤ，ＮＤ，ＧＥＱ，及びＳＰ，ＳＮ上の入力端を有する複雑なゲートであり、それらのラインからラインＰ，Ｎの状態が派生される。説明の便宜上、制御回路４０ｕ，４０ｄの真理値表を、以下の表１及び２にそれぞれ示してある。
【００４３】
0003636477.tif 000002
上述した如く、ゲート型シュミットトリガ４２ｕは、ラインＧＥＱが高状態にあることに応答してラインＳＰを低状態とさせる。
【００４４】
0003636477.tif 000003
上述した如く、ゲート型シュミットトリガ４２ｄは、ラインＧＥＱが高状態にあることに応答してラインＳＮを高状態とさせる。
【００４５】
次に、図３及び図６と共に図７を参照して、本発明のこの実施例の全体的な動作について説明する。この実施例の動作は、最初に、低論理レベルから高論理レベルへの出力遷移について説明し、次いで次の動作サイクルにおける高論理レベルから低論理レベルへの出力遷移について説明する。ここにおいては、出力端子ＤＱにおける最悪の場合のスイッチング時間を示すためにレールからレールへの遷移について説明する。勿論、制御回路４０はそのアクセスの前に次のデータ状態を知ることはできないので、プレチャージが同様に発生し、且つ同一のデータ状態が端子ＤＱにおいて出力される相継ぐサイクルの間に、多少の出力のディップが観察される。
【００４６】
この実施例においては、端子ＤＱは初期的に時間ｔ0 において低論理レベルへ駆動される。従って、ノードＰ及びＮは高論理レベルにあり、ドライバトランジスタ１２はオフであり且つドライバトランジスタ１４はオンである。上述した如く、ラインＧＥＱはプレチャージ前に高論理レベルにあり、従ってゲート型シュミットトリガ４２ｕ，４２ｄの動作により、ノードＳＰは低状態にあり且つノードＳＮは高状態にある。
【００４７】
プルアップ制御回路４０ｕにおいて、ラインＧＥＱが高状態にある期間中、動作がプレチャージではないことを表わし、ラインＳＰは、ゲート型シュミットトリガ４２ｕに関して上述した如く、必然的に低論理レベルにある。従って、トランジスタ７０及び７３ｎはオンであり且つトランジスタ７３ｐはオフである。ラインＯＤが低状態（且つラインＯＥが高状態）にあることにより出力端がイネーブルされると仮定すると、トランジスタ７１ｐがオフとなり且つトランジスタ７１ｎがオンとなる。従って、端子ＤＱ上に低論理レベルが駆動されるべきであることを表わすラインＮＤ上の低論理レベルは、トランジスタ７２ｐをターンオンし且つトランジスタ７２ｎをターンオフし、ラインＰを高状態へ駆動し且つトランジスタ１２をターンオフさせる。プルダウン制御回路４０ｄにおけるこの時間期間中、ラインＧＥＱ_は低状態であり且つラインＳＮは高状態であり、トランジスタ７４及び７６ｐをターンオンし且つトランジスタ７６ｎをターンオフする。出力端がイネーブルされているのでラインＯＤが低状態であり、トランジスタ７８ｐはオンであり且つトランジスタ７８ｎはオフである。従って、ノードＮＤが低状態であるので、トランジスタ７５ｐはターンオンされ且つノードＮを高レベルへプルし、それにより、プルダウントランジスタ１４（図３）がターンオンされ、端子ＤＱは所望の低論理レベルへプルダウンされる。
【００４８】
勿論、高論理レベルが提供されると（ラインＮＤが高状態であると）、ラインＰは低状態である。なぜならば、トランジスタ７２ｐがオフであり且つトランジスタ７２ｎがオンであって、プルアップトランジスタ１２をターンオンし且つ端子ＤＱを高状態へプルするからである。一方、プルダウン制御回路４０ｄにおいて、トランジスタ７５ｐがオフし且つトランジスタ７５ｎがオンし、ノードＮを低状態へプルし且つプルダウントランジスタ１４をターンオフする。
【００４９】
該出力端がディスエーブルされると、ラインＯＤが高状態へ駆動され、トランジスタ７１ｎをターンオフし且つトランジスタ７１ｐをターンオンし、ラインＰを高状態へプルし且つトランジスタ１２をターンオフさせる。同様に、ラインＯＤ上の高レベルはトランジスタ７８ｎをターンオンし、且つプルダウン制御回路４０ｄ内のトランジスタ７８ｐをターンオフし、ノードＮを低論理レベルとさせ且つトランジスタ１４がオフ状態に止どまることを確保する。両方のトランジスタがオフであるので、端子ＤＱは高インピーダンス状態にあり、別の装置が外部バスを制御することを可能とし、又は、共通入力／出力端子の場合には、データ状態が受取られることを可能とする。
【００５０】
図７を参照すると、ＡＴＤ回路２８によるアドレス遷移の検知の後に、ＧＥＱ発生器４４が、時間ｔ1 において示した如く、ラインＧＥＱ上に低論理レベルを発生する。十分なプレチャージ時間を確保するが、出力保持時間に悪影響を与えないように（なぜならば、プレチャージの開始が速すぎるとその可能性がある）ＧＥＱパルスのイネーブル動作のタイミング及びその期間を注意深く選択することが極めて重要である。更に、ＧＥＱパルスは、次の読取りサイクルにおける新たなデータの提供に関して適宜の時間においてディスエーブルされねばならない。なぜならば、ＧＥＱパルスの時期早尚なディスエーブル動作は、誤ったデータを印加することとなる場合があり、一方該パルスの遅いディスエーブル動作はアクセス時間のプッシュアウトとなる場合がある。高速ＳＲＡＭの場合には、ＧＥＱ低論理レベルパルスは読取りデータの次の値が次のサイクルのために検知される前（図７におけるラインＮＤ上の遷移として示してある）約１ナノ秒前に終了すべきである。
【００５１】
更に、ラインＧＥＱが低状態へ移行することに応答して、端子ＤＱの前の（低レベル）状態が前サイクルデータラッチ４６により格納され且つラインＮＤ上の遷移に拘らず、時間ｔL に亘りデータ補元線ＤＬＴＣＨＣ上に維持される。従って、ゲート型シュミットトリガ４２ｕはデータ補元線ＤＬＴＣＨＣ上の高レベル、ラインＧＥＱ上の低レベル、及び端子ＤＱ上の現在の低レベルによりイネーブルされて、ラインＳＰを高状態へ駆動し、それもほぼ時間ｔ2 において発生する。
【００５２】
プルアップ制御回路４０ｕがイネーブルされて、ラインＰ上のトランジスタ１２のゲートのバイアスを制御することにより端子ＤＱのプレチャージを制御する。該出力がイネーブルされるので（ラインＯＥが高状態）、トランジスタ７１ｎはオンである。ラインＧＥＱ上の低レベルはトランジスタ７３ｎをターンオフし且つトランジスタ７３ｐをターンオンする。上述した如く、ノードＳＰはシュミットトリガ４２ｕによりプレチャージ期間中に高論理レベルへ駆動される。なぜならば、この実施例においては、端子ＤＱの前の状態は低状態にあり、トランジスタ３２をターンオンさせるからである。従って、ノードＰＳＲＣはノードＤＱ′へ接続されており、従って、端子ＤＱにおける電圧はトランジスタ３２，７１ｎを介してノードＰへ供給され、トランジスタ１２を低電圧でバイアスし且つそれをターンオンさせる。従って、端子ＤＱは、トランジスタ１２により高状態へプルされることを開始し、図７に示した如くノードＰが追従する。
【００５３】
端子ＤＱのノードＤＱ′及びトランジスタ３２，７１ｎを介してのノードＰへの結合は、端子ＤＱの自己制限的プレチャージの重要な利点を提供している。トランジスタ３２及び７１ｎを介してノードＰへ結合されている端子ＤＱにおける電圧がＶcc−トランジスタ１２のスレッシュホールド電圧を超えると、トランジスタ１２はそれ自身ターンオフする。この出力端子電圧のプルアップトランジスタのゲートへの結合は、プレチャージ電圧のオーバーシュートの危険性を減少させている。
【００５４】
更に、この時間期間中に、時間ｔ1 におけるラインＧＥＱ上の低レベルパルスが、時間ｔ2 においてノードＮを低状態へ駆動させる。これは、この場合における如く、前のデータ状態が低状態であった場合のプレチャージ期間中にゲート型シュミットトリガ４２ｄからのラインＳＮが高状態に維持されることの結果として発生する。その結果、トランジスタ３４はオフ状態を維持するがトランジスタ７４はオン状態を維持する。プレチャージ期間中ラインＧＥＱ_上の高論理レベルはトランジスタ７６ｎをターンオンし、ノードＮをトランジスタ７４及び７６ｎを介してノードＧＮＯＲへ低状態へプルし、Ｎチャンネルプルダウントランジスタ１４をターンオフさせる。更に、ラインＳＮ上の高レベルは、プレチャージ期間中に、プルダウントランジスタ１４がターンオンすることから防止され、従ってトランジスタ１２，１４の両方が単一のプレチャージ動作期間中に活性化された場合に発生することのあるプレチャージ期間中の端子ＤＱにおける発振を排除している。
【００５５】
端子ＤＱの電圧が図７における時間ｔ3 で示したゲート型シュミットトリガ４２ｕのトリップ点に到達する時間において、ラインＳＰは低論理レベルへ復帰し、トランジスタ３２をターンオフし且つトランジスタ７０をターンオンし、ラインＰを高状態へプルする。従って、トランジスタ１２がターンオフされ、プレチャージ期間の残部に対して端子ＤＱが中間レベルに止どまることを可能とする。しかしながら、端子ＤＱにおける電圧がゲート型シュミットトリガ４２ｕのヒステリシス外側の低電圧へ降下する場合には、ゲート型シュミットトリガ４２ｕが再度ラインＳＰを高レベルへ駆動し、トランジスタ３２をターンオンさせ、従って端子ＤＱにおける低電圧が再度トランジスタ１２をターンオンさせる。ゲート型シュミットトリガ４２ｕのヒステリシスにより与えられるノイズ免疫性は、ラインＳＰの、従ってプルアップトランジスタ１２及び端子ＤＱの迅速な振動即ち発振を排除する。
【００５６】
更に、端子ＤＱが低状態であるサイクルの後のプレチャージ期間中のゲート型シュミットトリガ４２ｄ及びトランジスタ３４のディスエーブル動作は、端子ＤＱにおける発振を防止する。なぜならば、トランジスタ１４はこのプレチャージ動作期間中にターンオンされることはないからである。ドライバトランジスタ１２，１４の両方がオンであるクローバー条件も、本発明のこの実施例におけるゲート型シュミットトリガ４２ｄのディスエーブル動作により防止される。
【００５７】
上述した如く、プレチャージ動作期間中に次のデータレベルがラインＮＤ（この実施例においては、時間ｔ4 における高論理レベル）が受取られ、プレチャージ動作の終了（ラインＧＥＱを介して送給される）が実質的にこの時点において発生する。ラインＧＥＱが高論理レベルへ復帰するような時間における時間ｔ4 においてのプレチャージ動作の完了時に、ラインＳＰは低状態とされ、そのプレチャージが不完全なものであったとしても、トランジスタ３２がオフであり且つトランジスタ７０がオンであることを確保する。この時点においてのラインＮＤ上で得られる新たな高レベルデータ状態は、プルアップ制御回路４０ｕによりノードＰを低状態へ駆動させる。なぜならば、トランジスタ７２ｎ及び７３ｎの両方がオンだからである（出力がイネーブルされる場合にトランジスタ７１ｎはオン状態を維持する）。ノードＰが低状態へ移行し且つプルアップトランジスタ１２をターンオンすることに応答して、端子ＤＱは時間ｔ5 において高論理レベルへの遷移を開始する。
【００５８】
反対の遷移に対するプレチャージは同様の態様で発生する。時間ｔ6 において開始し、プレチャージはラインＧＥＱが低論理レベルへ移行することにより開始され、前の出力データ状態を前サイクルデータラッチ４６内にラッチする。ラインＧＥＱが低状態へ移行してトランジスタ７３ｎをターンオフし且つプルアップ制御回路４０ｕ内のトランジスタ７３ｐをターンオンさせる。前の場合における如く、高論理レベルが前サイクルデータラッチ４６によりラッチされ、且つラインＤＬＴＣＨＣを介してゲート型シュミットトリガ４２ｕ，４２ｄへ低論理レベルとして送給され、ゲート型シュミットトリガ４２ｄをイネーブルさせ且つゲート型シュミットトリガ４２ｕをディスエーブルさせる。従って、ラインＳＰは、この遷移に対するプレチャージ期間中低状態を維持する。なぜならば、前のラッチされたデータ状態は高論理レベルであり（ＡＮＤゲート６０の出力を低状態とさせる）、それはトランジスタ３２をターンオフし且つトランジスタ７０をターンオンさせる。従って、ノードＰはトランジスタ７３ｐ及び７０を介して高レベルへ駆動され、それは時間ｔ7 において発生し、それはこのプレチャージ動作の間中トランジスタ１２をターンオフする。
【００５９】
プルダウン制御回路４０ｄにおいて、ラインＧＥＱ上の低レベルがトランジスタ７６ｐをターンオフし且つトランジスタ７６ｎをターンオンさせる。端子ＤＱが高状態であり、従ってノードＮが低状態であるサイクルの後のプレチャージ期間中、ゲート型シュミットトリガ４２ｄからのノードＳＮは低状態へ駆動され、トランジスタ７４をターンオフさせ且つプルダウン制御回路４０ｄ内のトランジスタ３４をターンオンさせる。従って、ノードＮＳＲＣがノードＤＱ′を介して出力端子ＤＱにおける電圧へ結合される。トランジスタ７８ｐがオン（出力がイネーブルされる）であるので、端子ＤＱにおける電圧はノードＮ及びトランジスタ１４のゲートへ印加される。端子ＤＱの状態は初期的にはこの時点において高状態にあるので、トランジスタ１４がターンオンし且つ端子ＤＱの接地への放電を開始する。ノードＮにおけるこの電圧は、図７において時間ｔ7 から時間ｔ8 へ示した如く、この放電に追従する。
【００６０】
トランジスタ１４を介しての端子ＤＱの放電動作は、中間電圧、即ちゲート型シュミットトリガ４２ｄが状態を変化する電圧（図７の時間ｔ8 ）に到達するまで継続し、且つノードＳＮを高論理レベルへ駆動し、トランジスタ３４をターンオフし且つトランジスタ７４をターンオンさせる。この時点においてノードＮは低状態へプルされ、トランジスタ１４をターンオフさせる（この時点においてプレチャージ動作が既に終了されていない場合）。更に、端子ＤＱのノードＮへの結合は、トランジスタ１４がターンオフされるような場合における如く、プレチャージ電圧がトランジスタ１４のスレッシュホールド電圧以下にアンダーシュートすることを防止する。
【００６１】
ラインＧＥＱが高状態へ移行することにより表わされる時間ｔ9 においてのプレチャージ動作の終了時に、ラインＮＤ上の新たなデータ状態（この場合には、低論理レベル）がプルダウン制御回路４０ｄをしてラインＮを高状態へ駆動し、プルダウントランジスタ１４をターンオンし、且つ端子ＤＱを接地へ放電させる。
【００６２】
従って、本発明により達成される中間プレチャージは、出力ドライバが出力端子ＤＱを完全にスイッチさせるために必要とされる時間を減少させる。なぜならば、出力ドライバ（即ち、トランジスタ１２，１４）により駆動されるスイッチング電圧の大きさはほぼ半分に減少されるからである。更に、この中間プレチャージは、出力ドライバにおいてデータがいまだに使用可能でないメモリサイクルにおける時間期間中に実施することが可能である。更に、出力ドライバにより駆動されるべき差動電圧が減少されるので、本発明に基づいてメモリ１により発生される過渡的なノイズも著しく減少される。
【００６３】
例えば、公称的なモデル条件を使用したシミュレーションによれば、その他の全ての残りのファクタが等しいものとして、図１に示し且つ上述した従来の構成と比較して、上述した本発明の実施例を使用した場合には、出力バッファを介しての最悪の場合の遅延時間において高々５０％の改善が得られることが判明した。更に、シミュレーションによれば、接地線上の最悪の過渡的ノイズの大きさが著しく減少され、この様な減少は０．５０Ｖの程度であり（即ち、１．２５Ｖに対して０．７３Ｖ）、これも、その他の全ての残りのファクタを等しいものとした場合の、上述した本発明の実施例と図１の従来例とを比較したものである。
【００６４】
更に、スピードにおける改良及びノイズにおける減少は、発振、オーバーシュートなどの危険性が最小の状態で得られるものであり、且つ前述したＯｋｕｙｕｍａｅｔ  ａｌ．に記載される技術と対比して出力バッファクローバー電流の危険性は最小である。発振及びクローバー電流の影響は、小型のコンピュータなどにおいては必須の条件である、低パワー集積回路にとっては特に致命的なものである。
【００６５】
ドライバトランジスタを介しての潜在的なクローバー条件は、前サイクルデータラッチ内の前のデータ状態のラッチングにより除去され、それにより、プレチャージ回路は従来のデータ状態に従ってイネーブルされる。前のデータ状態がラッチされると、前のデータ状態を駆動した出力ドライバトランジスタがターンオフされ、従って反対のドライバトランジスタが、クローバー条件にエンターすることなしに、出力端をプレチャージすることを可能とする。更に、プレチャージ期間中のオーバーシュートは、出力端子をプレチャージ用ドライバトランジスタのゲートへ結合させることにより除去されており、プレチャージ電圧のオーバーシュート自身がプレチャージ用ドライバトランジスタをターンオフさせる。発振の危険性も、従来のデータ状態に依存して一方側からのみプレチャージをイネーブルさせることにより、且つプレチャージ制御回路（例えば、ゲート型シュミットトリガ）の伝達特性内にヒステリシスをもたせることにより減少されている。
従って、本発明は、特に例えば小型のコンピュータなどの低パワー適用例において使用される低パワー集積回路などの適用において使用される集積回路にとって特に有益的なものであり、その様な小型のコンピュータにおいては、クローバー電流や発振は特に不所望なものである。更に、本発明は、ワイドな出力（例えば、１６又は３２ビット出力）装置が高速のスイッチング出力を有することを可能としている。なぜならば、出力のスイッチング動作により発生されるノイズが本発明により著しく減少されているからである。
【００６６】
更に注意すべきことであるが、好適実施例の回路は、出力端子が完全な論理レベルに到達する前に前のサイクルがアボート即ち中止された場合に、プレチャージ期間中に、最も最近にターンオンされたドライバトランジスタをターンオンさせてその出力端を駆動することが可能である。そのようであるから、本発明のこの実施例においては、仮定されたデータ状態に基づくものではなく、出力端子における実際のデータ状態に従ってプレチャージが行なわれる。アクティブな（非プレチャージ）動作期間中に最も最近にターンオンされたドライバトランジスタが次のプレチャージ動作においてターンオフされるトランジスタであるように本発明を構成することが可能なものであるが、上述した実施例において使用される出力端子自身のラッチング及び比較が好適である。なぜならば、それは不完全なサイクル動作を考慮に入れるものだからである。本発明の別の実施例によれば、前のサイクルの出力データ状態を維持するために前サイクルデータラッチ４６を使用するものではない。その代わりに、シュミットトリガ（又は、ヒステリシスを有するその他のレベル検知器回路）のトリップ電圧が十分に異なった電圧に設定されている場合には、ドライバトランジスタ１２，１４のうちの一方のみが与えられたプレチャージ操作に対してターンオンされる。上述した本発明の好適実施例の場合においては他方のシュミットトリガは強制的にオフされるものではないが、出力端子（反対のドライバトランジスタにより駆動される）がトリップ点に到達しない場合には、プレチャージ期間中にそれと関連するドライバトランジスタをターンオンすることから防止される。
【００６７】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ限定されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図１】  従来の出力ドライバ回路を示した概略図。
【図２】  本発明の好適実施例を組込むことが可能なメモリ集積回路の一例を示した概略図。
【図３】  本発明の好適実施例に基づく出力ドライバ回路を示した概略ブロック図。
【図４】  図３の回路におけるデータラッチを示した概略図。
【図５】  図３の回路におけるゲート型シュミットトリガを示した概略図。
【図６】  図３の回路におけるプルアップ制御回路及びプルダウン制御回路を示した概略図。
【図７】  図３の回路の動作を示したタイミング線図。
【符号の説明】
３０  入力／出力回路
４０ｕ  プルアップ制御回路
４０ｄ  プルダウン制御回路
４２  ゲート型シュミットトリガ
４４  ＧＥＱ発生器
４６  前サイクルデータラッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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