(57)【特許請求の範囲】
【請求項１】
第１及び第２の発振回路を用いて基準信号に対して同期した信号を生成する周波数シンセサイザにおいて、
上記第１の発振回路は、
上記基準信号とフィードバック信号が入力される第１の位相比較器と、
上記第１の位相比較器が出力する信号を入力とし位相差に相当する電気信号を発生する第１のチャージポンプと、
上記第１のチャージポンプからの出力信号の高周波雑音を抑圧するとともに閉ループの安定性を確保するための第１のループフィルタと、
上記第１のループフィルタからの出力電圧を電流に変換する第１の電圧電流変換回路と、
上記第１の電圧電流変換回路からの出力信号を入力とし、出力信号に対応して発振周波数が制御される第１の電圧制御発振回路と、
上記第１の電圧制御発振回路からの出力信号を入力とし、所定の分周比にて分周を行う第１の分周器と、
上記第１の電圧電流変換回路の電流値をモニタしてその電流値に対応した電圧を出力する動作電流検出回路と、を備え、
上記第２の発振回路は、
上記第１の電圧制御発振回路からの出力信号とフィードバック信号が入力される第２の位相比較器と、
上記第２の位相比較器が出力する信号を入力とし位相差に相当する電気信号を発生する第２のチャージポンプと、
上記第２のチャージポンプからの出力信号の高周波雑音を抑圧するとともに閉ループの安定性を確保するための第２のループフィルタと、
上記動作電流検出回路からの出力信号をもとに、所定のバイアス電流を生成するバイアス電流供給回路と、
上記第２のループフィルタ及び上記バイアス電流供給回路からの出力電圧を電流に変換する第２の電圧電流変換回路と、
上記第２の電圧電流変換回路からの出力信号を入力とし、この出力信号に対応して発振周波数が制御される第２の電圧制御発振回路と、
上記第２の電圧制御発振回路からの出力信号を入力とし、所定の分周比にて分周を行う第２の分周器と、を備え、
上記第１の電圧電流変換回路と上記動作電流検出回路からなる第１のバイアス回路は、上記第１のループフィルタからの出力がゲート電極に供給される第１のトランジスタと、該第１のトランジスタのソース電極と接地点との間に接続された第１の抵抗と、ドレイン電極が上記第１のトランジスタのドレイン電極に接続された第２のトランジスタと、該第２のトランジスタとゲート電極が共通接続された２つ以上の第３のトランジスタを有するカレントミラー回路と、を含み、上記カレントミラー回路を構成する一方のトランジスタは上記第１の電圧制御発振器に接続され、他方のトランジスタは上記バイアス電流供給回路に接続され、さらに、信号を平滑するためのキャパシタが上記バイアス電流供給回路への配線に設けられており、
上記第２の電圧電流変換回路と上記バイアス電流供給回路からなる第２のバイアス回路は、上記第２のループフィルタからの出力がゲート電極に供給される第４のトランジスタと、該第４のトランジスタのソース電極と接地点との間に接続された第２の抵抗と、上記動作電流検出回路の出力がゲート電極に供給されドレイン電極が第４のトランジスタのソース電極と上記第２の抵抗の接続点に接続されている第５のトランジスタと、を含み、
上記第２の電圧制御発振回路の発振中心周波数を上記第１の電圧制御発振回路の発振中心周波数のｎ倍とする場合、上記第２の電圧制御発振回路に用いる遅延回路の段数は上記第１の電圧制御発振回路に用いる遅延回路の段数の１／ｎ倍に設定されるとともに、上記第２の抵抗は上記第１の抵抗のｎ倍に設定されていることを特徴とする複数の位相同期回路を用いた周波数シンセサイザ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は位相同期回路（以下ＰＬＬと表記）を用いた周波数シンセサイザに関し、特に、データ同期やマイクロプロセッサ内部クロック発生のための周波数シンセサイザを半導体集積回路上に集積するときに好適である。
【０００２】
【従来の技術】
ＰＬＬはマイクロプロセッサの内部高速クロックを生成する目的で、比較的低い周波数の基準クロックを入力して、基準クロックに同期した安定な高周波数信号を作成する周波数シンセサイザとして良く知られている。
【０００３】
一般的なＰＬＬの回路構成は、トリケップス社刊岩田穆監修「CMOSアナログ回路設計技術」(1998年11月発行)の227ページから238ページに説明されており、位相比較器、チャージポンプ、ループフィルタ、電圧制御発振器（ＶＣＯ）、および、分周器から構成される。また、ＶＣＯの制御信号制御範囲における中心電圧時の発振周波数が、ＰＬＬの発振周波数（ｆvco）の近傍であることが、集積回路製造時の素子バラツキを考慮した場合に有利となることが知られている。図２に特開平８−１３９５９７号に記載されているＶＣＯ発振周波数を決めるＶＣＯバイアス中心電流が発振周波数ｆvcoの近傍となるように設定するバイアス設定回路を持つＰＬＬの例を示す。
【０００４】
以下、図２に示す従来例を用いてＰＬＬ動作について説明する。
【０００５】
半導体集積回路の内部、または、外部から与えられる基準信号（ｆr）が位相比較器７に一方の入力端子に入力される。また、位相比較器７の他方の入力端子には分周器１１からの信号（ｆp）が入力され、位相比較器７においてｆrとｆpとの間の位相差が検出される。位相比較器７から周波数上昇制御信号(UP)と周波数下降制御信号(DOWN)の２種類の信号が出力され、次段のチャージポンプ８において電流または電圧に変換された位相差信号となり、ループフィルタ９に入力される。ループフィルタ９はＰＬＬの閉ループ安定性を確保するとともに、位相比較器７にて発生するｆrの周波数と等しい周波数成分や高周波数の雑音成分を抑圧する機能を持つ。
【０００６】
次に、ループフィルタ９出力（Ｖlpf）は、制御端子に印可される電圧に対応して発振周波数を制御できるＶＣＯ１０の制御端子に入力される。さらに、ＶＣＯ１０出力（ｆvco）は分周器11において、整数Ｎの分周が行われ、前述した位相比較器7の入力信号（ｆp）として接続される。このように、位相比較器７、チャージポンプ８、ループフィルタ９、ＶＣＯ10、分周器１１にて帰還ループを構成することにより、 ｆrとｆpの位相および周波数を一致させることができる。したがって、ＶＣＯ１０出力（ ｆvco ）はｆrに対しＮ倍の発振周波数となる。
【０００７】
さらに、図２に示されるPLLにはVCO１０の制御信号制御範囲の中心電圧での発振周波数が、実際にPLLがロックして安定動作する時の発振周波数の近傍に設定するためのバイアス設定回路12が用いられている。
【０００８】
特開平８−１３９５９７号に記載されているバイアス設定回路１２は、PLLの閉ループ内のVCOを構成する遅延回路と等価な特性を持つ遅延回路をレプリカとして用いて、遅延制御回路(DLL)を用いて動作バイアス電流値を推定する方法である。
【０００９】
次に、図９に示すバイアス設定回路12とＶＣＯ10の構成例（図２中、42の破線で示す部分）を用いて回路動作を説明する。バイアス設定回路12は、ＶＣＯ10を構成する遅延インバータ(35-1〜35-x)と等しい素子定数の遅延インバータ(36-1〜36-y)が所定段数縦続接続されたレプリカ遅延回路43と、レプリカ遅延回路43の制御信号Ｖcを生成するための分周器37、論理回路38、チャージポンプ39、電圧電流変換回路(VIC)40により構成される。基準信号ｆrは分周器37に入力され、信号処理しやすい周波数に分周される。次に、分周器37出力はレプリカ遅延回路43に入力されるとともに、論理回路38の一方の入力端子に入力される。また、レプリカ遅延回路43出力は論理回路38の他方の入力となる。論理回路38は２つの入力信号の位相差を検出し、その位相差に対応したパルス信号をチャージポンプ３９に出力する。次に、チャージポンプ39出力はＶＩＣ40において電流信号に変換され、一方の出力はレプリカ遅延回路43を構成する遅延インバータ(36-1〜36-y)の制御端子（Ｖc）に接続され、他方は、加算器41においてループフィルタ9出力Ｖlpfと加算される。さらに、加算結果によりＶＣＯ10を構成する遅延インバータ(35-1〜35-x)の制御端子に接続される。
【００１０】
以上説明したように論理回路38、チャージポンプ39、ＶＩＣ40およびレプリカ遅延回路43は、DLL(Delay Locked Loop:遅延同期回路)構成となるので予め定められた遅延時間を保持するように各遅延インバータ(36-1〜36-y)のバイアス電流が定められる。さらに、バイアス電流を分岐し、ＶＣＯ10を構成する各遅延インバータ(35-1〜35-x)に供給するため、遅延インバータ(35-1〜35-x)と遅延インバータ(36-1〜36-y)との特性が等価であれば、所定の遅延時間を与えることが可能となるので、ＶＣＯ10の発振中心周波数をｆrにより設定することができる。
【００１１】
【発明が解決しようとする課題】
従来のPLLはDLLにて得られたVCOバイアス電流を元に、PLLのVCOバイアス電流を推定する構成となっており、回路構成が異なるVCOと遅延回路との遅延時間は完全に一致させることができない点や、DLLでの定常位相誤差に起因したVCOバイアス電流値のオフセット誤差発生等によって所定のVCOバイアス電流値から偏差する点など、不利となる面もあった。
【００１２】
【課題を解決するための手段】
PLLを構成するにあたり、第1のPLLと第2のPLLとの2つのPLLの縦続接続構成に分割するとともに、第1のPLLのVCO動作電流を第2のPLLのVCOバイアス電流として供給する構成とする。また、第2のPLLへのVCOバイアス電流供給方法として、並列に抵抗を挿入したカレントミラー回路を適用し、VCOバイアス電流が供給されている場合でも、VCOの発振周波数の下限として制限する周波数が存在しないように構成することで、PLLのロックが確実に行われるようにした。
【００１３】
【発明の実施の形態】
本発明の詳細な実施形態について、図1、図3〜図８、および、図10を用いて説明する。ここで、図１は本発明に関する全体構成例を示す図面であり、図3〜図8は図1の各ブロック内を説明するための下層図面である。また、図10は本発明を適用したＶＣＯの入力制御信号（Ｖlpf1，Ｖlpf2）に対する発振周波数の関係を示す図面である。
【００１４】
図1に示す本発明のPLLは、外部より基準信号ｆrが入力され、第1の発振周波数（ｆvco1）を出力する第1の発振回路１と、 ｆvco1が入力され、第２の発振周波数（ｆvco2）を出力する第2の発振回路２から構成される。また、本実施例は、第1の発振回路から動作電流値を検出する動作電流検出回路を設け、その動作電流値を次段に接続される第2の発振回路でのバイアス電流とするバイアス電流供給回路を用いて構成する。ここで、発振回路を2つの発振回路(1,2)に分割することにより、後段(第2の発振回路2)の入力信号周波数を高く設定できるので、PLLを用いた周波数シンセサイザにおいて問題となる急峻な位相飛び（ジッタ）を低減できる。
【００１５】
図1に示す実施例において、第1の発振回路1は第1のＰＬＬであるＰＬＬ−Ａ３とＶＣＯ動作電流を検出する動作電流検出回路5から構成され、その詳細な構成例を図3に示す。一方、第2の発振回路2は、第2のＰＬＬであるＰＬＬ−Ｂ４とＶＣＯのバイアス電流値を供給するためのバイアス電流供給回路6から構成され、その詳細な構成例を図4に示す。以下、ＶＣＯＡ14の発振中心周波数が200MHz、ＶＣＯＢ17の発振中心周波数が800MHzとした場合として、説明する。
【００１６】
まず、図３を用いて、第1の発振回路1の構成と動作を説明する。
【００１７】
第1の発振回路１は基準信号ｆrを一方の入力端子に入力する位相比較器7と、位相比較器7が出力する2種類の制御信号(UP,DOWN)を入力し位相差に相当する電気信号を発生するチャージポンプ８と、チャージポンプ8出力の高周波雑音を抑圧するとともに、閉ループの安定性を確保するためのループフィルタ９と、ループフィルタ9出力（Ｖlpf1）を入力し電流信号に変換するＶＩＣ15と、ＶＩＣ15出力（Ｖvco1）を入力し、Ｖvco1に対応して発振周波数が制御される第１のＶＣＯ（ＶＣＯＡ）14と、ＶＣＯＡ14出力（ｆvco1）を入力し所定の分周数にて分周を行う分周器11と、ＶＩＣ15の電流値をモニタしてその電流値に対応した電圧（Ｖbias）を出力する動作電流検出回路5から構成され、さらに、分周器11の出力が位相比較器7の他方の入力となるように接続されている。
【００１８】
次に、VIC15と動作電流検出回路5の第1のバイアス回路13(破線にて示す部分)の構成を図5に示す。ここでは第1のバイアス回路13はMOSトランジスタにより実現した場合の回路例を示しているが、他の種類のトランジスタを用いても、同様な回路動作を行う回路を構成できる。
【００１９】
第1のバイアス回路13は、ループフィルタ９出力からのＶlpf1が入力され、ゲート電極に接続される第1のトランジスタ19と、一方が第1のトランジスタ19のソース電極に接続され、他方が接地される抵抗23と、第1のトランジスタ１９のドレイン電極に接続されるドレイン電極とゲート電極を有し、ソース電極は電源線に接続される第2のトランジスタ20と、第2のトランジスタ２０とゲート電極とソース電極を共有する第3と第4のトランジスタ21、22と、第3のトランジスタ21のドレイン電極にゲート電極とドレイン電極が接続される第5のトランジスタ24と、第4のトランジスタ22のドレイン電極にゲート電極とドレイン電極が接続される第6のトランジスタ25、および、一方が第5のトランジスタ24のゲート電極に接続され、他方が接地されるキャパシタ44から構成される。
【００２０】
第1のバイアス回路13は、以下のように動作する。
【００２１】
ループフィルタ出力Ｖlpf1は第1のトランジスタ19のゲート電極に入力され、トランジスタ19のソース電極に接続される抵抗23とにより構成されるソースフォロワ回路において、電流信号に変換される。このソースフォロワ回路部分が図3におけるVIC15に相当する部分である。
【００２２】
次に、第1のトランジスタ19のドレイン電極は第2のトランジスタ20のドレイン電極に接続されるので、 Ｖlpf1の電圧値に対して比例した電流が第2のトランジスタ20に流れる。さらに、第2のトランジスタ20と、第3のトランジスタ21、および、第4のトランジスタ22のゲート電極は、それぞれ共通に接続され、カレントミラー回路を構成している。そのため、トランジスタ20に流れる電流と等しい電流が、第3のトランジスタ21、および、第4のトランジスタ22のドレイン電極に流れる。
【００２３】
また、トランジスタ21のドレイン電極はトランジスタ24のドレイン電極とゲート電極に接続され、次に、Ｖbiasとして図4に示すバイアス電流供給回路12に供給される。したがって、第2の発振回路2のＶＣＯ動作中心電流値がトランジスタ21のドレイン電流値に比例した値により制御できる。
【００２４】
ここで、第1のバイアス回路13においてＶＣＯ動作電流をモニタし、複製した信号を2つのカレントミラー回路により分割して取り出す方式を用いた理由は、Ｖbiasを平滑化するキャパシタ44を挿入するときに、キャパシタ44がＰＬＬ閉ループの外側に接続される構成とするためである。このように構成することにより、ＰＬＬの閉ループの応答がＶbias平滑用キャパシタ44の値に依存しないようにできる。
【００２５】
次に、第4のトランジスタ22のドレイン電極は第6のトランジスタ25のドレイン電極とゲート電極に接続され、電圧信号に変換された後、ＶＣＯＡ１４に対する制御信号として供給され、ＶＣＯＡ１４の発振周波数をＶlpf1電圧値に対応した信号（Ｖvco1）としてＶＣＯＡ14の制御を行う。
【００２６】
次に、図4を用いて第2の発振回路２の構成と動作について説明する。
【００２７】
第2の発振回路2は、第1の発振回路1の出力であるｆvco1を入力として動作し、ｆvco1に対してn倍の周波数であるｆvco2を生成する。第2の発振回路2は、位相比較器7、チャージポンプ8、ループフィルタ9、第２のＶＣＯ（ＶＣＯＢ）１７、分周器11と第2のバイアス回路16から構成される。ここで第2のバイアス回路16は第1の発振回路1からのバイアス信号であるＶbiasを元に、所定のバイアス電流を生成するバイアス電流供給回路6とループフィルタ9出力信号Ｖlpf2を電流信号に変換した信号との加算を行うＶＩＣ18から構成される。
【００２８】
第2の発振回路2の動作は第1の発振回路と同じPLLであるので、すでに第1の発振回路1において説明した内容と同じであるので、省略する。したがって、ここでは第1の発振回路1と異なる第2のバイアス回路16部分の動作について、説明を行う。
【００２９】
第2のバイアス回路16はVIC18とバイアス電流供給回路6から構成される。図6に第2のバイアス回路16の構成例を示す。
【００３０】
第2のバイアス回路16はループフィルタ9の出力であるＶlpf2がゲート電極に入力され、ソース電極が抵抗に接続される第7のトランジスタ26と、一方が第7のトランジスタ26のソース電極に接続され、他方が接地される抵抗27と、第7のトランジスタのドレイン電極にゲート電極とドレイン電極が接続され、ソース電極が電源に接続される第8のトランジスタ28と、第8のトランジスタ28のゲート電極にゲート電極が接続され、しかも、ソース電極が電源に接続される第9のトランジスタ29と、第7のトランジスタ26のソース電極にドレイン電極が接続され、ゲート電極に動作電流検出回路5出力であるＶbiasが接続され、ソース電極が接地となる第10のトランジスタ30と、第9のトランジスタ29のドレイン電極に対しゲート電極とドレイン電極とが接続され、しかも、ソース電極が接地される第11のトランジスタ31から構成される。
【００３１】
次に、第2のバイアス回路の動作を説明する。
【００３２】
図6において、抵抗27の値は抵抗23の4倍の値、第10のトランジスタ30のサイズは、第5のトランジスタ24のサイズに対して、3/4となるように選択する。これらのサイズは特に指定されることはないので、適用する周波数シンセサイザにおいて、任意に設定可能であるので、他のサイズを用いても問題はない。
【００３３】
ループフィルタ9出力Ｖlpf2が入力される第７のトランジスタ26のソース電極には抵抗27と第10のトランジスタ30のドレイン電極が接続されるので、第6のトランジスタのドレイン電極には上記抵抗27に流れる電流値と第10のトランジスタ30に流れる電流値の合成された電流が流れる。第7のトランジスタ26の電流（ＩM26）を数1に示す。ただし、第7のトランジスタ26のソース電極電圧が第10のトランジスタ30の飽和電圧（通常Ｖdsatと呼ばれるパラメータ）以上であることが条件である。
【００３４】
【数１】
0003656155.tif 000002
【００３５】
ここで、Ｒは抵抗23の抵抗値、Ｖtはトランジスタ26の閾値電圧、ＩM24は第5のトランジスタ24の電流値、nはVCOA14とVCOB17の発振中心周波数の比を表す。さらに、数１においてＩM24は同一のカレントミラー回路からの分岐であるため、ＩM24＝ＩM25である。したがって、数１は数２となる。
【００３６】
【数２】
0003656155.tif 000003
【００３７】
この実施例のようにn=4の場合、数２の第1項はループフィルタ9出力を電流信号に変換する電圧電流変換機能を示し、第2項はVCOB17を制御する制御電流に対してVCOA14を制御する電流に対して3/4の電流値のオフセット電流がVIC18出力に加算されることが分かる。
【００３８】
したがって、低い発振周波数のPLL-A１4が希望周波数(この実施例では200MHz)に収束することにより、そのバイアス電流をカレントミラー回路により、高い発振周波数のPLL-B2のバイアス回路16に写像し、VCOB17の発振中心周波数を希望周波数(この実施例では800MHz)を設定することができる。
【００３９】
一方、第7のトランジスタ26のソース電極電圧が第10のトランジスタ30のＶdsat以下である場合は、第10のトランジスタ30に電流が流れなくなり、抵抗27への電流のみとなるので、ＩM26は数３で示すことができる。
【００４０】
【数３】
0003656155.tif 000004
【００４１】
数３は、PLL-A1からのバイアス電流制御がない状態を意味する。つまりオフセット電流がなくなるので、VCOB17の制御信号（Ｖlpf2）に対する発振周波数（ｆvco2）はVCOA14の線と一致する。このように構成することにより、VCOB17の発振周波数の下限における制限がなくなるので、発振希望周波数以下のどの周波数でも発振させることができる。
【００４２】
図10にVCOA14とVCOB17の制御電圧（Ｖlpf1，Ｖlpf2）に対する発振周波数の関係を示す。ここで、VCOB17は、第1の発振回路1が200MHzに収束していると仮定したときのグラフである。
【００４３】
制御電圧（Ｖlpf2）がＶt＋Ｖdsatよりも低い領域では第10のトランジスタ30がオフとなるため、抵抗27に流れる小さな電流のみであるが、制御電圧（Ｖlpf2）がＶt＋Ｖdsatよりも高い領域では第10のトランジスタ30がオンに遷移し始めるので、制御電圧に対する発振周波数の変化が大きくなる。さらに、Ｖlpf2>>Ｖt＋Ｖdsatの領域ではVCOA14の傾きと同じ特性となる。図10にいて、収束点と示したところが、VCOA14の発振周波数が200MHz、VCOB17の発振周波数が800MHzとなる点である。
【００４４】
次に、図7にVCOA14の構成、図8にVCOB17の構成を示す。ここで、VCOA14とVCOB17の発振中心周波数比nとVCO内の遅延段数との間に反比例関係が成立するように構成する。つまり、VCOA14の発振中心周波数が200MHz、VCOB17の発振中心周波数が800MHzとした本実施例の場合、発振中心周波数比は4となるので、VCOB17の遅延回路段数はVCOA14に対して1/4の段数に設定する。
【００４５】
以下、VCOA14とVCOB17の動作について説明する。ここで、VCOA14の発振中心周波数が200MHz、VCOB17の発振中心周波数が800MHzという場合についての説明を行う。
【００４６】
図7に示すVCOA14は12個の遅延回路(32-1〜32-12)と、差動-シングル信号変換回路３３と、出力を得るための2つのインバータ回路(34-1,34-2)から構成される。12個の遅延回路(32-1〜32-12)は、例えば、第11回回路とシステム(軽井沢)ワークショップ予稿集の297ページから302ページに記載されているような差動増幅回路と正帰還を施したラッチ回路による構成が一般に用いられるが、差動信号への遅延時間が制御信号（Ｖc）の電圧に対応して制御可能な回路構成であれば、どのような回路構成でも適用できる。
【００４７】
図7に示す遅延回路(32-1〜32-12)はそれぞれリング状に接続され、初段の遅延回路(32-1)の入力から見て最終段の遅延回路(32-12)の出力が同一極性である、つまり、正帰還となるように接続する。したがって、VCOA14は遅延回路全体の遅延時間に反比例する周波数にて発振する。
【００４８】
一方、図8に示すVCOB17は3個の遅延回路(32-13〜32-15)と差動-シングル信号変換回路３３と出力を得るための2つのインバータ回路(34-1,34-2)から構成される。図7の構成と同様に、遅延回路(32-13〜32-15)はそれぞれリング状に接続され、初段の遅延回路(32-13)の入力から見て最終段の遅延回路(32-15)の出力が同一極性である、つまり、正帰還となるように接続する。そのため、ループ内の遅延時間に対応した発振周波数が得られる。
【００４９】
このように構成した場合、VCOA14とVCOB17とを同一の半導体集積回路内に集積すれば、各々の遅延回路(32-1〜32-15)の遅延特性は概ね等価となることが知られているので、VCOB17の発振中心周波数はVCOA14の発振中心周波数の4倍に設定することができる。
【００５０】
一方、図7と図8に示すような遅延回路段数比がn倍となるVCOを用いた場合、制御信号に対する発振周波数の関係は発振中心周波数比（n分の1）倍されるので、VCOB17の感度(Δf/ΔV)はVCOA14の感度のn倍とる。これは抵抗27の抵抗値を抵抗23に対してn倍化することにより、VCOA14とVCOB17の感度を等しく設定できる。
【００５１】
したがって、以上説明したようにＶt＋Ｖdsat以上の電圧値に収束点を設定することにより、2つのVCO（VCOA14とVCOB17）の感度(Δf/ΔV)を等しくすることができる。
【００５２】
【発明の効果】
本発明の構成を用いることにより、1GHz近傍の高い周波数をPLLを用いて発振させる場合においても、PLL内のVCO感度を低い発振周波数のPLLと等しく設定できるので、ループの安定化および雑音混入量の低減に効果がある。
【００５３】
また、半導体集積回路上に集積する場合に大きな問題となる集積した素子のバラツキに対する影響が大きくなる高周波VCOに対し、比較的バラツキによる影響を受けにくい低周波数用VCOから高周波用VCOへバイアス電流値を供給することが可能となるので、素子バラツキの存在下においても高周波VCOの特性(感度や発振中心周波数)のバラツキを抑える効果がある。
【００５４】
さらに、周波数シンセサイザを２つのPLL部に2分割することにより、後段のPLLでの位相比較器入力信号の周波数を高く設定できるので、マイコンなどで問題となるクロックの急峻な飛び(ジッタ)の発生を低減する効果が得られる。
【図面の簡単な説明】
【図１】本発明に関する実施例である。
【図２】従来のVCOバイアス設定を有するPLLを説明する図面である。
【図３】第1の発振回路を説明するための図面である。
【図４】第2の発振回路を説明するための図面である。
【図５】動作電流検出回路の構成を説明するための図面である。
【図６】バイアス電流供給回路の構成を説明するための図面である。
【図７】第1のVCO(VCOA)の構成を説明するための図面である。
【図８】第2のVCO(VCOB)の構成を説明するための図面である。
【図９】従来のバイアス電流設定方法を説明するための図面である。
【図１０】  VCOAとVCOBの感度を説明するための図面である。
【符号の説明】
1…第1の発振回路、2…第2の発振回路、3…第1のPLL、4…第2のPLL、5…動作電流検出回路、6…バイアス電流供給回路、7…位相比較器、8…チャージポンプ、9…ループフィルタ、10…VCO、11…分周器、12…バイアス設定回路、13…第1のバイアス回路、14…VCOA、15…第1のVIC、16…第2のバイアス回路、17…VCOB、18…第2のVIC、19…第1のトランジスタ、20…第2のトランジスタ、21…第3のトランジスタ、22…第4のトランジスタ、23…抵抗、24…第5のトランジスタ、25…第6のトランジスタ、26…第7のトランジスタ、27…抵抗、28…第8のトランジスタ、29…第9のトランジスタ、30…第10のトランジスタ、31…第11のトランジスタ、32-1〜32-12…遅延回路、33…差動-シングル信号変換回路、34-1〜2…インバータ、35-1〜35-x…VCO10を構成する遅延インバータ、36-1〜36-y…遅延インバータ、37…分周器、38…論理回路、39…チャージポンプ、40…VIC、41…加算回路、42…バイアス設定回路とVCOの部分、43…レプリカ遅延回路、44…キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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