(57)【特許請求の範囲】
【請求項１】
周波数（Ｆ）で受信したｑ１ビットと符号ビットの入力データ（Ｅ）の係数Ｂによって重み付けされた和を定めるディジタル積分フィルタにおいて、
第１のｐビット右シフトレジスタ（３０）と、
周波数Ｆより少なくともｐ倍高い周波数（ＮＦ）のクロックと、
環状的に接続され、下位ビットに現在の入力データ（Ｅ（ｋ））の下位ビットを格納する第２のｑビット右シフトレジスタ（３６）（ｑ１≦ｑ≦ｐ）と、
第１及び第２のシフトレジスタの出力に各々接続された２つの入力と、第１のシフトレジスタの入力に接続された出力、キャリー出力（Ｃｏｕｔ）及び１つのクロックサイクルだけ遅延されたキャリー出力が供給されるキャリー入力（Ｃｉｎ）を有する全加算器（３２）と、
ｐクロックサイクルの間第１のレジスタのシフトのイネーブルと、係数Ｂの関数として選択された数をｂとして、ｐサイクルの始めからｂサイクル後に始まるｑクロックサイクルの間第２のレジスタのシフトをイネーブルするための、シーケンサ（４２）とを含むことを特徴とするディジタル積分フィルタ。
【請求項２】
前記加算器に、前記ｑクロックサイクルの始めのｑ１サイクルの間、前記第２のシフトレジスタ（３６）の出力ビットを提供し、該ｑ１サイクルの後少なくともｐサイクルの終わりまで現在の入力データの符号ビット（ＳＧＮ）を提供する、前記シーケンサによって制御されるマルチプレクサ（４０）を含む請求項１に記載のディジタル積分フィルタ。
【請求項３】
クロック周波数が周波数Ｆより高い少なくとも２ｐ倍である請求項１に記載の積分フィルタと、
ｐクロックサイクル後前記加算器（３２）の出力を第２のシフトレジスタ（３６）の入力を接続し、第１のシフトレジスタ（３０）を環状的に接続するためのシーケンサ（４２）によって制御される経路手段（Ｋ）を含み、
該シーケンサはｐ付加サイクルの間第１のレジスタのシフトとｐ付加サイクルの始まりからａサイクルの遅延の後ｐ付加サイクルの終わりまで第２のレジスタのシフトをイネーブルするように設計され、
第２のレジスタの内容はｐ付加サイクル後フィルタ出力として供給され、数ａは入力データ（Ｅ）の重み係数Ａの関数として選択されることを特徴とする一次ディジタル低域フィルタ。
【請求項４】
前記ｐ付加サイクルの始めからａサイクルの遅延の後、前記ｐ付加サイクルのｑ１サイクルの間第２のシフトレジスタ（３６）の出力ビットを前記加算器に供給し、始めのｑ１サイクル後前記付加サイクルの終わりまで現在の入力データの符号ビット（ＳＧＮ）を、前記加算器に供給するシーケンサによって制御されるマルチプレクサ（４０）を含む請求項３に記載の一次ディジタルフィルタ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は位相同期回路（ＰＬＬ）に関し、特にディジタル型ＰＬＬに使用されるディジタルフィルタに関する。
【０００２】
【従来の技術】
図１は従来のＰＬＬの構成を示す図である。ＰＬＬは周波数ＮＦをＮ分周器１２に供給する電圧制御発振器（ＶＣＯ）１０を含む。位相比較器１４には分周器１２からの出力周波数Ｆと基準周波数Ｆｒｅｆが入力される。位相比較器１４はフィルタ１６へ位相エラー信号ｅを供給し、フィルタ１６の出力ｃは電圧制御発振器１０を制御する。信号Ｆの位相と周波数は基準信号Ｆｒｅｆに同期される。共通な提案において、テレビの水平走査を例とすると、走査周波数Ｆはほぼ１５ｋＨｚであり、周波数ＮＦはほぼ１２ＭＨｚ（Ｎ＝７６８）であり、かつフィルタ１６はカットオフ周波数が数百ヘルツの低域フィルタである。
【０００３】
傾向としてはディジタル回路の形式でＰＬＬの全構成を実現することである。これは、ＭＯＳ型又はＣＭＯＳ型の技術で標準なブロックを使用することを可能にすることによる所定の動作を簡易化し、プログラムされた構成を与え、そして集積するために困難である高い値のコンデンサの使用が避けられる。
【０００４】
図２はフィルタ１６の代わりに積分化及び比例修正機能を有する従来の一次ディジタル低域通過フィルタの構成を示す。ディジタル低域通過フィルタは加算器２１を介してフィードバックされるレジスタ２０を含む。加算器２１の出力が信号Ｆの各期間でレジスタにロードされるようにレジスタ２０は前述の信号Ｆによってクロックされる。ディジタルエラー信号Ｅは、定数Ａによって乗算器２７を介して加算器２５に、かつ定数Ｂによって乗算器２３を介して加算器２１の第２の入力に供給される。また、加算器２５には加算器２１の出力が供給され、ＶＣＯ１０に替わって周波数シンセサイザを制御するディジタル補正信号Ｃを供給する。
【０００５】
この構成を有して、信号Ｆの期間ｋで値Ｃが次式で表される。
【０００６】
Ｃ（ｋ）＝Ｉ（ｋ＋１）＋ＡＥ（ｋ）
Ｉ（ｋ＋１）＝Ｉ（ｋ）＋ＢＥ（ｋ）
【０００７】
Ｉ（ｋ）は信号Ｆの期間ｋでのレジスタ２０の内容である。これは一次の低域通過フィルタに相当する。
【０００８】
【発明が解決しようとする課題】
テレビ水平走査のフィールドでのＰＬＬの適切な動作を得るために、レジスタ２０は例えば２２ビットのように大きくなければならない。一方、位相エラーＥは９ビットで、補正信号Ｃは１４ビットで（信号Ｃは値Ｉの上位１４ビットから得られる）十分である。加算器２１，２５は２２ビット加算器でなければならず、各々は２２個の１ビット加算器つまり基本加算器をふくみ、これは大きいシリコン面積を占有する。
【０００９】
係数Ａ，Ｂは例えば７ビットである。従って、乗算器２３，２７は１６ビットを供給する。これらの１６ビットは必ずしもレジスタ２０の上位１６ビットに相当しないので、２のべき乗（係数Ａ，Ｂは通常１より低い、つまりテレビの水平走査では各々ほぼ１／１０、１／１０００である）の一定な分割比を乗算器と加算器との間に挿入され得る。
【００１０】
１６ビットの乗算器２３，２７はまた大きい面積を占有してしまう。
もし係数Ａ，Ｂが２のべき乗であるならば、乗算器２３，２７は左シフト又は右シフトレジスタ回路によって置き換えることができ、シフトは係数Ａ，Ｂによって予め設定される。そのようなシフト回路はより小さい面積を占有するが、まだ十分なシリコン面積を占有する。
【００１１】
本発明の目的は、特に小さなシリコン面積を占有し、低周波数で濾波されるデータを供給するシステムに適するディジタルフィルタを提供することである。
【００１２】
この目的は周波数Ｆで到着したｑ１ビットの入力データの係数Ｂによって重み付けされた和を定めるディジタル積分フィルタを提供することである。
【００１３】
【課題を解決するための手段及び作用】
本発明のディジタル積分フィルタは、周波数（Ｆ）で受信したｑ１ビットと符号ビットの入力データ（Ｅ）の係数Ｂによって重み付けされた和を定めるディジタル積分フィルタにおいて、
第１のｐビット右シフトレジスタ（３０）と、
周波数Ｆより少なくともｐ倍高い周波数（ＮＦ）のクロックと、
環状的に接続され、下位ビットに現在の入力データ（Ｅ（ｋ））の下位ビットを格納する第２のｑビット右シフトレジスタ（３６）（ｑ１≦ｑ≦ｐ）と、
第１及び第２のシフトレジスタの出力に各々接続された２つの入力と、第１のシフトレジスタの入力に接続された出力、キャリー出力（Ｃｏｕｔ）及び１つのクロックサイクルだけ遅延されたキャリー出力が供給されるキャリー入力（Ｃｉｎ）を有する全加算器（３２）と、
ｐクロックサイクルの間第１のレジスタのシフトのイネーブルと、係数Ｂの関数として選択された数をｂとして、ｐサイクルの始めからｂサイクル後に始まるｑクロックサイクルの間第２のレジスタのシフトをイネーブルするための、シーケンサ（４２）とを含む。
【００１４】
本発明の実施例によると、前記加算器に、前記ｑクロックサイクルの始めのｑ１サイクルの間、前記第２のシフトレジスタ（３６）の出力ビットを提供し、該ｑ１サイクルの後少なくともｐサイクルの終わりまで現在の入力データの符号ビット（ＳＧＮ）を提供する、前記シーケンサによって制御されるマルチプレクサ（４０）を含む。
【００１５】
本発明の実施例によると、数ｂはＢ＝２ｂ−ｐ＋ｑ１＋１で設定される。
【００１６】
本発明は、さらに、クロック周波数が周波数Ｆより高い少なくとも２ｐ倍である上述の積分器と、
ｐクロックサイクル後前記加算器（３２）の出力を第２のシフトレジスタ（３６）の入力を接続し、第１のシフトレジスタ（３０）を環状的に接続するためのシーケンサ（４２）によって制御される経路手段（Ｋ）を含み、
該シーケンサはｐ付加サイクルの間第１のレジスタのシフトとｐ付加サイクルの始まりからａサイクルの遅延の後ｐ付加サイクルの終わりまで第２のレジスタのシフトをイネーブルするように設計され、
第２のレジスタの内容はｐ付加サイクル後フィルタ出力として供給され、数ａは入力データ（Ｅ）の重み係数Ａの関数として選択される、一次のディジタル低域フィルタを提供する。
【００１７】
本発明の実施例によると、前記ｐ付加サイクルの始めから（ａ）サイクルの遅延の後、前記ｐ付加サイクルのｑ１サイクルの間第２のシフトレジスタ（３６）の出力ビットを、前記加算器に供給し、始めのｑ１サイクル後前記付加サイクルの終わりまで現在の入力データの符号ビット（ＳＧＮ）を、前記加算器に供給するシーケンサによって制御されるマルチプレクサ（４０）を含む。
【００１９】
【実施例】
以下、本発明の実施例を図面に基づいて説明する。
本発明はディジタル型ＰＬＬに関係して示されているが、当業者であれば本発明が比較的に低い周波数で濾波されるデータを供給するシステムに適用することをわかるであろう。
【００２０】
ＰＬＬ（図１）は出力周波数ＦとＶＣＯ１０によって直接に供給されるより高い周波数ＮＦを供給する。位相比較器（アナログ又はディジタル）によって供給される位相エラー信号Ｅは信号Ｆの各周期で１回のみ変化する。位相エラー信号Ｅは周波数Ｆでサンプリングされるといえる。そして、フィルタ１６は信号Ｆの各周期の大部分で“不活性”を保持する。
【００２１】
本発明は順次又は直列加算器を使用する特別な構成を有するフィルタを提供することによってこの不活性化な時間を利用することを提案する。順次加算器は高速クロックの周波数で加算されるデータのビットの和を連続的に取る単一の１ビット加算器を使用する。
【００２２】
それで、高速クロックの周波数はフィルタによって提供されるビットの数と加算されるデータの到来の周波数の積より高くなければならない。この条件は高速クロック周波数として周波数ＮＦを使用することによって例えば図１のようにＰＬＬで簡単に満足させる。
【００２３】
図３Ａは本発明に係るディジタル積分フィルタの実施例を示す。このフィルタは濾波されるエラー信号Ｅの積分値Ｉを含む右シフトレジスタ３０を含む。レジスタ３０はＶＣＯ１０によって供給される信号ＮＦによってクロックされるが、イネーブル信号Ｉｅｎが動作するときのみシフトが有効に生じる。そして、レジスタ３０の出力は、出力がレジスタ３０の入力であるビット加算器３２に、増加する重み（右シフト）の順に積分値Ｉの連続ビットを供給する。
【００２４】
加算器３２は全加算器であり、キャリー出力Ｃｏｕｔは信号ＮＦによってクロックされるフリップフロップ３４を介してキャリー入力Ｃｉｎにフィードバックして供給される。従って、各エレメントの和のキャリーは次のエレメントの和を算出するように機能する。
【００２５】
位相エラー信号Ｅは通常符号をもつ数であり、最上位のビットはこのエラーの正の又は負の符号を示す。右シフトレジスタ３６は符号ビットを除くデータＥのビット全てをプリロード入力に供給される。符号ビットはフリップフロップ３８に供給される。シフトレジスタ３６は環状に接続され、出力は入力に接続される。レジスタ３６に格納されたビットはレジスタ３６がイネーブルされるとき循環的にシフトされる。シフトレジスタ３６は信号ＮＦによってクロックされ、信号Ｐｅｎによってイネーブルされる。信号Ｆの各周期でデータＥを格納するために、フリップフロップ３８のイネーブル入力とレジスタ３６のロードイネーブル入力には信号Ｆが供給される。
【００２６】
２対１のマルチプレクサ４０にはフリップフロップ３８に格納された符号ビットＳＧＮと、増加する重みの順で、信号Ｐｅｎによってイネーブルされるシフトレジスタ３６の出力ビットが供給される。マルチプレクサ４０には選択信号Ｓが供給され、エレメント加算器３２の第２の入力に選択されたビットを供給する。
【００２７】
後により詳細に説明するように、この構成は出力値がレジスタ３０に格納される積分器である。
【００２８】
本発明に係る１次の低域通過フィルタは第１の段階で図３Ａの構成に接続され、これは信号ＰＩ＝０で示される。第２のステップで、信号Ｆの同じ期間内にフィルタは信号ＰＩ＝１で示される第２の構成に接続される。
【００２９】
図３Ｂはこの第２の構成の実施例を示す。この構成はレジスタ３０が環状に接続され、加算器３２の出力がもはや環状に接続されないレジスタ３６の入力に接続される点で第１の構成と異なる。レジスタ３６の内容はフィルタの出力に対応し、つまり補正値Ｃに対応する。図３Ａの構成から図３Ｂの構成に切り替えることは信号ＰＩによって制御されるスイッチＫによってなされる。
【００３０】
信号ＰＩ，Ｉｅｎ，Ｐｅｎ及びＳは図３Ｃに示されるシーケンサ４２によって供給される。シーケンサ４２には信号ＦとＮＦが、かつ係数Ａ，Ｂに相当する２つのディジタルデータａとｂが供給される。
【００３１】
第１の構成は次式に関するエラーＥの積分補正を実施するためのものである。
【００３２】
Ｉ（ｋ＋１）＝Ｉ（ｋ）＋ＢＥ（ｋ）
【００３３】
そして、先行の積分値Ｉ（ｋ）（レジスタ３０に格納される）に現在のエラー値（レジスタ３６に格納される）を加える前に、値Ｅ（ｋ）は実際には１より低い定数Ｂによって乗算される。この乗算はレジスタ３０の内容（Ｉ（ｋ））に、所定ビット数だけ右にシフトされたシフトレジスタ３６の内容（Ｅ（ｋ））を加算することによって実施される。
【００３４】
第２の構成は次式に関するエラーＥの比例補正を実施するためのものである。
【００３５】
Ｃ（ｋ）＝Ｉ（ｋ＋１）＋ＡＥ（ｋ）
【００３６】
この目的を達成するために、レジスタ３０（Ｉ（ｋ＋１））の内容が、実際には１より低い、定数Ａにより乗算された値Ｅ（ｋ）に、（所定数のビットだけ右にシフトされたレジスタ３６の内容（Ｅ（ｋ）））に加算される。和Ｃ（ｋ）はＥ（ｋ）をオーバーライトして、シフトレジスタ３６に格納される。
【００３７】
これらの２つの構成の組み合わせの効果は第１次のディジタル低域通過フィルタである積分比例補正である。
【００３８】
次の説明は、ｐ＝２２ビットの積分値Ｉと、ｑ１＝８ビットと符号ビットＳＧＮのエラーＥと、ｑ＝１４ビットの補正データＣを有する図２の例に関する。よって、レジスタ３０は２２ビットのレジスタである。補正データＣを格納するレジスタ３６は１４ビットのレジスタである。それで、レジスタ３６は以下に示す重要でない符号ビットを除いてエラーＥを保持するためには６ビットだけ多すぎる。
【００３９】
図４はフィルタの動作をより理解できるように本発明に係るフィルタで使用される多種の信号の波形を示す図である。レジスタ３０，３６のシフトは信号ＮＦによってクロック同期され、その周波数はレジスタ３０のサイズの少なくとも２倍だけエラーＥのサンプリング周波数Ｆより高い。テレビ水平走査ＰＬＬの例として、周波数ＮＦとＦの比率は７６８であり、十分大きい。
【００４０】
時刻ｔ０のとき、信号Ｆの立ち上がり端が生じる。シーケンサ４２によって供給される信号Ｉｅｎ，Ｐｅｎ，Ｓ，及びＰＩは不活性である。エラーＥの下位の８ビットがシフトレジスタ３６にロードされ、エラーＥの符号ビットがフリップフロップ３８にロードされる。前述したように、レジスタ３６は１４ビットレジスタである。レジスタ３６の下位の８ビットはエラーＥの下位の８ビットを受信し、上位６ビットは任意のビットである。（これらの上位の６ビットはプリロードされないのでシフトレジスタ３６の対応するステージは他より簡単な構成である。）
【００４１】
時刻ｔ１のとき、時刻ｔ０の後、信号ＮＦの例えば１サイクルで、レジスタ３０は時刻ｔ５まで２２サイクル間信号Ｉｅｎによってイネーブルされる。
【００４２】
時刻ｔ２のとき、時刻ｔ１の後のｂサイクルでレジスタ３６は信号Ｐｅｎの活性によってイネーブルされる。信号Ｐｅｎは時刻ｔ４まで１４サイクルの間活性化を保持する。時刻ｔ２からの各サイクルで、レジスタ３０を出るビットはシフトレジスタ３６を出るビットに加算器３６によって加算され、かつその和はレジスタ３０の入力に再度供給される。レジスタ３０の重みｂ＋１のビット及びこれより高いビットは、これらのビット、及びエラーＥの重み付け０のビット及びこれより高いビットの和に取り替えられる。
【００４３】
時刻ｔ３のとき、時刻ｔ２の後８サイクルで、エラーＥのすべてのビットはレジスタ３０の内容に加算される。しかし、レジスタ３６はまだ初期状態を取り戻すために６サイクルだけシフトされ続ける。時刻ｔ３と時刻ｔ５の間、マルチプレクサ４０は信号Ｓによって活性され、エラーＥの符号ビットをレジスタ３０の重みｂ＋８及びこれより高いビットに加算する（レジスタ３６の６付加ビットは無視される）。
【００４４】
時刻ｔ５のとき、シフトレジスタ３０は１つの「ターン」を達成し、その内容は２２−ｂ−８だけ右にシフトされた、つまり、Ｂ＝２ｂ−１４により乗算されたエラーＥによって増加される。もちろん、この積分フィルタの動作を適正化するために、エラーＥのすべてのビットが算出される時刻ｔ３は時刻ｔ５より前に生じなければならない。
【００４５】
時刻ｔ５またはこれより遅い時刻である、シーケンサによって決定される時刻ｔ６で、信号ＰＩは図３Ｂの構成に関するフィルタに接続するように活性となる。直ちに、レジスタ３０は時刻ｔ９まで２２サイクル間信号Ｉｅｎによって再び活性となる。
【００４６】
時刻ｔ７のとき、時刻ｔ６の後ａサイクルで、レジスタ３６は時刻ｔ９まで信号Ｐｅｎによって活性となる。時刻ｔ７からの各サイクルでレジスタ３０の重みａのビット及びこれより高いビットはレジスタ３６の重み付け０のビット及びこれより高いビットに加算され、その和はレジスタ３６にこの時刻に再度供給される。
【００４７】
時刻ｔ８のとき、エラーＥの８ビットは処理されている。しかし、レジスタ３６はイネーブルを保持し、６付加ビットにレジスタ３０の残りの上位ビットとエラーＥの符号ビットＳＧＮの和を格納する。この目的を達成するために、時刻ｔ８と時刻ｔ９の間で、信号Ｓが活性となりマルチプレクサ４０で符号ビットＳＧＮを選択する。シフトレジスタ３６の６付加ビットの初期状態は無視される。
【００４８】
時刻ｔ８’のとき、レジスタ３６の内容は１つのターンだけシフトされている。しかし、最上位のビットはまだ時刻ｔ９までレジスタ３６で考慮されるのでそのシフトは時刻ｔ９までイネーブルに保持される。つまり、時刻ｔ９で、レジスタ３６はエラーＥだけ増加されたレジスタ３０の上位１４ビットの値を含み、ここで、エラーＥは２２−ａ−８ビット及び時刻ｔ８’と時刻ｔ９の間のサイクルの数、つまり、２２−ａ−１４ビットだけ右にシフトされている。右にシフト合計は係数Ａ＝２ａ−ｐ＋ｑ１＋１とエラーＥの積に対応する２２−ａビットである。
【００４９】
時刻ｔ９のとき、レジスタ３６は信号Ｆの期間ｋで次式に表されるような所望のフィルタされる値Ｃを含む。
【００５０】
Ｃ（ｋ）＝Ｉ（ｋ＋１）＋ＡＥ（ｋ）
Ｉ（ｋ＋１）＝Ｉ（ｋ）＋ＢＥ（ｋ）
【００５１】
値Ｉ（ｋ＋１）は時刻ｔ５で確立される。
【００５２】
もちろん、フィルタを適切に動作させるために、時刻ｔ８’は時刻ｔ９より前で生じなければならない。信号ＰＩは時刻ｔ９またはその後に不活性になる。
【００５３】
レジスタ３０（積分値Ｉ）の内容はオーバー又はアンダーフローしない（最大値から０の値へ突然になる）ということがディジタルＰＬＬにおいて望ましい。この目的を達成するために、後述する付加装置が供給される。
【００５４】
信号Ｔはレジスタ３０の各最後のイネーブルサイクルで活性である。信号Ｔは回路（後述）をイネーブルして、レジスタ３０が最大値に達したときそこに正値を加算することによるオーバーフローを防ぎ、最小値に達したときそこに負値を加算することによるアンダーフローを防ぐ。
【００５５】
図５は前述信号Ｔを用いたオーバー／アンダーフロー検出回路の実施例を示す図である。この回路は信号Ｔによってイネーブルされ、加算器３２の３つの入力の状態、つまりキャリー入力Ｃｉｎ、レジスタ３０の出力及びマルチプレクサ４０の出力を考慮する。信号Ｔが駆動されると、レジスタ３０の出力はその最上位ビットＭＳＢを供給し、かつマルチプレクサ４０は符号ビットＳＧＮを供給する。
【００５６】
回路は２つの４入力ＡＮＤゲート５０，５２を含む。ＡＮＤゲート５０はオーバーフローを表示するためのＯＶＥＲ信号を出力し、ＡＮＤゲート５２はアンダーフローを表示するためのＵＮＤＥＲ信号を出力する。ＯＶＥＲ信号の活性はレジスタ３０の内容を最大値にリセットし、ＵＮＤＥＲ信号の活性はレジスタの内容を最少値（０）にリセットする。ゲート５０には信号ＭＳＢ、Ｃｉｎ、Ｔ及び信号ＳＧＮの補数が供給される。ゲート５２には信号ＳＧＮ、Ｔ、信号ＭＳＢ及びＣｉｎの補数が供給される。これらの信号が事実上符号ビットＳＧＮ及び最上位ビットＭＳＢに相当するとき信号Ｔは加算器３２の入力の使用をイネーブルする。
【００５７】
符号ビットＳＧＮが０（正数を示す）で、かつ最上位ビットＭＳＢとキャリー信号Ｃｉｎが１ならば、レジスタはオーバーフロー状態であり、信号ＯＶＥＲは活性となり、レジスタは最大内容（１）に再設定される。
【００５８】
符号ビットが１（負値を示す）で、かつ最上位ビットＭＳＢとキャリー信号Ｃｉｎが０ならば、レジスタはアンダーフロー状態であり、信号ＵＮＤＥＲは活性となりレジスタは最小内容（０）に再設定される。
【００５９】
しかし、１または０にセットされ得るレジスタはこの可能性を有しないレジスタより大きな面積を占有する。なぜなら、その各フリップフロップは４つの付加トランジスタを必要とするからである。
【００６０】
図６はレジスタ３０のオーバーフローを防ぐ場合の図３Ｂの回路の単純化された構成を示す図である。２つのＡＮＤゲート６０，６２は信号Ｔを受信しないことを除き、図５のゲート５０，５２と同じように各々接続される。信号Ｔはゲート６０，６４の出力を各々保持する２つのフリップフロップ６４，６６をイネーブルする。フリップフロプ６４，６６の出力は各々前述の信号ＯＶＥＲ及びＵＮＤＥＲである。
【００６１】
レジスタ３０の入力のマルチプレクサ６８は信号ＯＶＥＲ及びＵＮＤＥＲによって制御される。信号ＯＶＥＲ及びＵＮＤＥＲが０（不活性）であるとき、マルチプレクサ６８は図３Ｂの構成でレジスタ３０を接続する。信号ＯＶＥＲが活性であるとき、レジスタ３０の入力が状態１になる。信号ＵＮＤＥＲが活性であるとき、レジスタ３０の入力が状態０になる。シーケンサ４２は図４の時刻ｔ９の後の２２付加サイクルの間レジスタ３０をイネーブルとし、レジスタは最後の付加サイクルの間０または１に（活性された信号ＵＮＤＥＲまたはＯＶＥＲによる）リセットされる。
【００６２】
本発明に関するフィルタを用いると、シリコンの占有面積が節約される。実際に、２つの２２ビット加算器の代わりに、単一の１ビット加算器が使用される。更に、２つの乗算器の必要さが避けられる。
【００６３】
本発明の一実施例から多種の代用、変形及び改良は当業者であれば簡単に想到し得る。そのような代用、変形及び改良は明細書に一部に意図されたものであり、本発明の技術思想の範囲に意図されている。言い換えれば、上述の説明は一例に過ぎず、これに限定されるものではない。本発明は特許請求の範囲の記載及び同等の記載にのみ限定されるものである。
【図面の簡単な説明】
【図１】  従来のＰＬＬの構成を示す図である。
【図２】  従来の一次ディジタルフィルタを示す図である。
【図３Ａ】  本発明に係るディジタルフィルタの一例を示す図である。
【図３Ｂ】  一次のディジタル低域通過フィルタを２つの動作ステップで得るための図３Ａのフィルタの構成の一例を示す図である。
【図３Ｃ】  図３Ａ及び図３Ｂの回路の動作を制御するためのシーケンサを示す図である。
【図４】  図３Ａ及び図３Ｂの構成の制御信号の信号波形を示す図である。
【図５】  レジスタのオーバーフローを検出する回路の一例を示す図である。
【図６】  オーバーフロー検出を使用する図３Ｂの回路の一例を示す図である。
【符号の説明】
３０，３６  右シフトレジスタ
３２  加算器
３４，３８  フリップフロップ
４０  マルチプレクサ
４２  シーケンサ
【図１】
0003637609.tif 000002
【図２】
0003637609.tif 000003
【図３Ａ】
0003637609.tif 000004
【図３Ｂ】
0003637609.tif 000005
【図３Ｃ】
0003637609.tif 000006
【図４】
0003637609.tif 000007
【図５】
0003637609.tif 000008
【図６】
0003637609.tif 000009