(57)【特許請求の範囲】
【請求項１】
あるトリガパルスが入力されたことを条件としてクロックパルスの多重カウント動作を実行する計数部と、
出力パルスの論理レベルの繰り返しパターンを表す時系列データを格納しておくための時系列データメモリとを有するタイミングジェネレータを備えた固体撮像装置であって、
前記計数部は、
各々制御値を格納しておくための第１、第２及び第３メモリと、
前記トリガパルスに応答して前記クロックパルスのカウントを開始し、初期化パルスに応答してカウント値を初期化し、かつ停止パルスに応答してカウントを停止する第１カウンタと、
前記第１メモリから読み出された制御値と前記第１カウンタのカウント値とを比較し、両者が一致するつど制御パルスを出力し、かつ該制御パルスを前記第１カウンタへ初期化パルスとして供給するための第１コンパレータと、
前記第１コンパレータから出力された制御パルスをカウントし、かつ初期化パルスに応答してカウント値を初期化する第２カウンタと、
前記第２メモリから読み出された制御値と前記第２カウンタのカウント値とを比較し、両者が一致するつど制御パルスを出力し、かつ該制御パルスを前記第２カウンタへ初期化パルスとして供給するための第２コンパレータと、
前記第２コンパレータから出力された制御パルスをカウントし、かつ初期化パルスに応答してカウント値を初期化する第３カウンタと、
前記第３メモリから読み出された制御値と前記第３カウンタのカウント値とを比較し、両者が一致したときに制御パルスを出力し、かつ該制御パルスを前記第３カウンタへ初期化パルスとして、また前記第１カウンタへ停止パルスとしてそれぞれ供給するための第３コンパレータとを有し、
前記時系列データメモリは、前記第２カウンタのカウント値を読み出しアドレスとして受け入れて、前記時系列データに基づく出力パルスを固体撮像素子の駆動に用いられるタイミングパルスとして供給する機能を有することを特徴とする固体撮像装置。
【請求項２】
請求項１記載の固体撮像装置において、
前記第１、第２及び第３メモリから読み出される制御値を切り替えるための制御部を更に備えたことを特徴とする固体撮像装置。
【請求項３】
請求項２記載の固体撮像装置において、
前記トリガパルスは水平同期信号の各パルスであり、前記タイミングパルスは前記固体撮像素子の垂直転送ゲートの駆動に用いられる多相パルスであって、
前記制御部は、通常転送モードと垂直高速転送モードとのいずれであるかに応じて、前記第１、第２及び第３メモリの読み出しアドレスを切り替える機能を有することを特徴とする固体撮像装置。
【請求項４】
請求項１記載の固体撮像装置において、
出力論理データを格納しておくための出力論理データメモリと、
前記時系列データメモリから読み出された時系列データと前記出力論理データメモリから読み出された出力論理データとの論理演算の結果を前記タイミングパルスとして出力するための論理回路とを更に備えたことを特徴とする固体撮像装置。
【請求項５】
請求項１記載の固体撮像装置において、
前記タイミングジェネレータの機能設定に用いられるシリアルデータを入力するためのシリアルデータ設定部を更に備えたことを特徴とする固体撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、固体撮像素子の駆動に用いられるタイミングパルスを生成するためのタイミングジェネレータを有する固体撮像装置（カメラなど）に関するものである。
【０００２】
【従来の技術】
ＣＣＤなどの固体撮像素子を用いたビデオカメラやディジタルスチルカメラが知られている。これらのカメラの開発期間は短くなり、低価格化も進んでいる。当然、それに使用される部品についても同様の要望が多く、開発期間の短縮とローコスト化が必要となっている。
【０００３】
タイミングジェネレータは、固体撮像素子の駆動に用いられる多数のタイミングパルスを生成するための重要な部品である。カメラの手振れ防止機能や電子ズーム機能を実現するためには、固体撮像素子の垂直高速転送モードに応じたタイミングパルスが必要とされる。
【０００４】
特開昭６３−６１５６０号公報には、仕様変更に簡単に対処することができるように、タイミングパルスのパターンを表す時系列データを格納しておくためのメモリと、このメモリに読み出しアドレスを順次与えるためのカウンタとを備えたタイミングジェネレータが開示されている。
【０００５】
特開平９−２０５５９１号公報には、メモリ容量の削減を目的として、水平方向に繰り返すタイミングパルスと垂直方向に繰り返すタイミングパルスとを各々別個のメモリから得るようにしたタイミングジェネレータが開示されている。
【０００６】
特開平１０−２５７３９８号公報には、タイミングパルスをマイクロコンピュータによりプログラマブルに設定できるように、立ち上がりパルスをデコードするためのデコーダと、立ち下がりパルスをデコードするためのデコーダとを備えたタイミングジェネレータが開示されている。
【０００７】
【発明が解決しようとする課題】
固体撮像素子の駆動に用いられるタイミングパルスは、その数が多く、かつその波形が複雑である。したがって、上記従来のタイミングジェネレータのいずれでも、格納すべきデータ量が大きく、かつデータ設定が煩雑であるという問題があった。また、１垂直走査期間内に通常転送モードと垂直高速転送モードとが混在する場合に対処し得ないという問題もあった。
【０００８】
本発明の目的は、固体撮像素子の駆動に用いられるタイミングパルスを生成するためのメモリ内蔵型タイミングジェネレータに格納すべきデータの量を低減し、かつ同タイミングジェネレータの柔軟な機能を実現することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明によれば、数種類相関をもって変化するタイミングパルスについて、論理レベルの繰り返しパターンを表すデータを時系列データメモリに記憶させ、あるパルスの変化点から次のパルス変化点までの期間の長さを表す制御値を第１メモリに記憶させ、また１サイクル中のパルス論理変化数を第２メモリに、所望の繰り返しサイクル数を第３メモリにそれぞれ記憶させる。そして、これらのメモリデータを用いた多重カウント動作に基づいて所望のタイミングパルスを得るようにした。
【００１０】
具体的には、本発明は、タイミングジェネレータを備えた固体撮像装置において、あるトリガパルスが入力されたことを条件としてクロックパルスの多重カウント動作を実行する計数部と、出力パルスの論理レベルの繰り返しパターンを表す時系列データを格納しておくための時系列データメモリとを有するタイミングジェネレータの構成を採用したものである。しかも、前記計数部は、各々制御値を格納しておくための第１、第２及び第３メモリと、前記トリガパルスに応答して前記クロックパルスのカウントを開始し、初期化パルスに応答してカウント値を初期化し、かつ停止パルスに応答してカウントを停止する第１カウンタと、第１メモリから読み出された制御値と第１カウンタのカウント値とを比較し、両者が一致するつど制御パルスを出力し、かつ該制御パルスを第１カウンタへ初期化パルスとして供給するための第１コンパレータと、この第１コンパレータから出力された制御パルスをカウントし、かつ初期化パルスに応答してカウント値を初期化する第２カウンタと、第２メモリから読み出された制御値と第２カウンタのカウント値とを比較し、両者が一致するつど制御パルスを出力し、かつ該制御パルスを第２カウンタへ初期化パルスとして供給するための第２コンパレータと、この第２コンパレータから出力された制御パルスをカウントし、かつ初期化パルスに応答してカウント値を初期化する第３カウンタと、第３メモリから読み出された制御値と第３カウンタのカウント値とを比較し、両者が一致したときに制御パルスを出力し、かつ該制御パルスを第３カウンタへ初期化パルスとして、また第１カウンタへ停止パルスとしてそれぞれ供給するための第３コンパレータとを有し、前記時系列データメモリは、第２カウンタのカウント値を読み出しアドレスとして受け入れて、時系列データに基づく出力パルスを固体撮像素子の駆動に用いられるタイミングパルスとして供給する機能を有することとした。
【００１１】
例えば、前記トリガパルスは水平同期信号の各パルスであり、前記タイミングパルスは固体撮像素子の垂直転送ゲートの駆動に用いられる多相パルスである。この場合には、通常転送モードと垂直高速転送モードとのいずれであるかに応じて、第１、第２及び第３メモリから読み出される制御値を切り替えることとすれば、１垂直走査期間内に通常転送モードと垂直高速転送モードとが混在する場合にも容易に対処し得る。
【００１２】
【発明の実施の形態】
図１は、本発明に係る固体撮像装置であるＣＣＤカメラの概略構成例を示している。図１において、１１はインターレーススキャン型の固体撮像素子（例えばＣＣＤ）を、１２はＣＤＳ（相関二重サンプリング）やＡＤＣ（アナログ・ディジタル変換）の処理を行う前処理ＬＳＩを、１３は画素補間や輝度・色差処理などを行って映像信号を出力するディジタル信号処理（ＤＳＰ）ＬＳＩを、１４は固体撮像素子１１の駆動に用いられるタイミングパルスＨ１，２、Ｖ１〜４及びＣＨ１，２を生成するためのタイミングジェネレータ（ＴＧ）ＬＳＩを、１５はＶ１〜４及びＣＨ１，２から生成した駆動パルスφＶ１〜４を固体撮像素子１１へ供給するためのクロックドライバ（ＤＲ）ＬＳＩをそれぞれ示す。タイミングジェネレータ１４は、ディジタル信号処理ＬＳＩ１３から水平同期信号ＨＤ、垂直同期信号ＶＤ及びクロック信号ＭＣＫの各パルスの供給を受け、上記タイミングパルスＨ１，２、Ｖ１〜４及びＣＨ１，２を生成するとともに、信号処理パルスＰＲＯＣを前処理及びディジタル信号処理の各ＬＳＩ１２，１３へ供給するものである。ただし、水平及び垂直同期信号のパルスをタイミングジェネレータ１４が生成することもある。本実施例では固体撮像素子１１の駆動パルスのみについて述べていくが、本発明は、固体撮像素子１１の駆動に用いられるタイミングパルス以外のパルスを生成する場合にも適用可能である。
【００１３】
図２は、図１中の固体撮像素子１１のゲート構成例を示している。図２において、２１はフォトダイオード（ＰＤ）を、２２は４相ゲートＧＶ１，ＧＶ２，ＧＶ３，ＧＶ４からなる垂直転送部を、２３は２相ゲートＧＨ１，ＧＨ２からなる水平転送部を、２４は電荷検出部をそれぞれ示す。図２において、フォトダイオード２１と垂直転送部２２とは簡略化して図示してあるが、実際の固体撮像素子１１では、フォトダイオード２１と垂直転送部２２との組み合わせが水平画素数分だけ並ぶ。垂直転送部２２のゲートは、水平転送部２３側からＧＶ３，ＧＶ２，ＧＶ１，ＧＶ４の順番の繰り返しで配列されている。図１中の駆動パルスφＶ１〜４は、それぞれ垂直転送部２２のゲートＧＶ１〜４に与えられる。また、図１中のタイミングパルスＨ１，２は、それぞれ水平転送部２３のゲートＧＨ１，２に与えられる。
【００１４】
図２の固体撮像素子１１の読み出し方法は、次のとおりである。すなわち、垂直転送部２２のうちＧＶ１及びＧＶ３にそれぞれ高電圧（約１５Ｖ）の駆動パルスφＶ１及びφＶ３を印加することによりフォトダイオード２１から垂直転送部２２へ電荷を読み出し、ＧＶ１の読み出し電荷を水平転送部２３側に隣接するＧＶ３の読み出し電荷と混合して１段分の信号電荷とした後、あるいはＧＶ３の読み出し電荷を水平転送部２３側に隣接するＧＶ１の読み出し電荷と混合して１段分の信号電荷とした後、垂直転送部２２のＧＶ１からＧＶ４までのゲートに駆動パルスφＶ１〜４を入力することにより、その電荷を１水平走査期間に１回ずつフォトダイオード２１の２行分の電荷を同時に水平転送部２３へ転送し、水平転送部２３にタイミングパルスＨ１，２を印加して水平転送部２３の電荷を送り、電荷検出部２４より信号を出力するのである。
【００１５】
図３は、図１中の主要信号の波形例（ＶＤパルス付近）を示している。図３中のＶ１及びＣＨ１は、タイミングジェネレータ１４から出力されるタイミングパルスであって、クロックドライバ１５で３値化及び電圧変換されて駆動パルスφＶ１となる。不図示のＶ２〜４は、クロックドライバ１５で電圧変換されてφＶ２〜４となる。
【００１６】
図３は、カメラの手振れ防止機能や電子ズーム機能を実現するために、１垂直走査期間内に通常転送モードと垂直高速転送モードとを混在させる場合を示している。具体的には、第１７ライン（番号１７の走査線）で約１５ＶのφＶ１及びφＶ３を印加することにより、フォトダイオード２１から垂直転送部２２への電荷読み出しを行う。電荷読み出し後、φＶ１〜４により垂直高速転送を連続して行った後、通常転送を行う。その後ＶＤパルスが入力されるまでφＶ１〜４により通常転送を行った後、再び垂直高速転送を開始する。垂直高速転送モードの転送周波数は、通常転送モードの転送周波数と同じであることが望ましい。しかしながら、図３に示す第２〜１６及び第１８〜２４ラインの期間に所望の段数を転送できない場合、垂直高速転送モードの転送周波数を通常転送モードの２割程度まで高くするのは一般的には可能とされている。
【００１７】
図４は、図３中の通常転送モードにおける詳細タイミングを示している。通常転送モードのＶ１〜４は、初期状態の論理をそれぞれ０，０，１，１とし、まずＨＤパルスの立ち上がりを基準にしてＶ３，Ｖ１，Ｖ４，Ｖ２，Ｖ１，Ｖ３，Ｖ２，Ｖ４の順に論理が反転し、信号電荷を水平転送部２３の方向へ１段転送する。ここでは、あるパルスの変化点から次のパルス変化点までの期間の長さ（論理変化単位）を１２クロックとしている。論理変化単位の１２クロックを１ステップとした場合、Ｖ１〜４のパルス変化の周期は８ステップであり、この８ステップが垂直転送１段分の１周期である。通常転送モードの垂直転送１段の周期は９６クロックである。
【００１８】
図５は、図３中の垂直高速転送モードにおける詳細タイミングを示している。垂直高速転送モードのＶ１〜４は、通常転送モードと同じく初期状態の論理をそれぞれ０，０，１，１とし、まずＨＤパルスの立ち上がりを基準にしてＶ３，Ｖ１，Ｖ４，Ｖ２，Ｖ１，Ｖ３，Ｖ２，Ｖ４の順に論理が反転し、信号電荷を水平転送部２３の方向へ１段転送する。この垂直高速転送モードにおける論理変化単位は、例えば１０クロックである。論理変化単位の１０クロックを１ステップとした場合、Ｖ１〜４のパルス変化の周期は８ステップであり、この８ステップが垂直転送１段分の１周期である。これを１周期として、例えば垂直転送５段分のＶ１〜４のパルスを連続的に出力している。垂直高速転送モードの垂直転送１段の周期は８０クロックであり、通常転送モードに比べ約２割短い周期となっている。
【００１９】
図６は、図１中のタイミングジェネレータ１４の内部構成例を示している。ここでは、Ｖ１〜４の生成のみについて説明する。図６のタイミングジェネレータ１４は、計数部３１と、制御部３２と、時系列データＲＯＭ３３とで構成されている。
【００２０】
計数部３１は、ＨＤパルスがトリガとして入力されたことを条件としてＭＣＫパルスの多重カウントを実行するものであって、第１ＲＯＭ４１と、第１カウンタ４２と、第１コンパレータ４３と、第２ＲＯＭ５１と、第２カウンタ５２と、第２コンパレータ５３と、第３ＲＯＭ６１と、第３カウンタ６２と、第３コンパレータ６３とで構成されている。第１、第２及び第３ＲＯＭ４１，５１，６１は、各々制御値を格納しておくためのメモリである。第１カウンタ４２は、ＨＤパルスに応答してＭＣＫパルスのカウントを開始し、初期化パルスＣＰ１に応答してカウント値を初期化し、かつ停止パルスＣＰ３に応答してカウントを停止するカウンタである。第１コンパレータ４３は、第１ＲＯＭ４１から読み出された制御値ＤＴ１と第１カウンタ４２のカウント値ＣＮＴ１とを比較し、両者が一致するつど次のＭＣＫパルスのタイミングで制御パルスＣＰ１を出力し、かつ該制御パルスを第１カウンタ４２へ初期化パルスとして供給するための手段である。第２カウンタ５２は、第１コンパレータ４３から出力された制御パルスＣＰ１をカウントし、かつ初期化パルスＣＰ２に応答してカウント値を初期化するカウンタである。第２コンパレータ５３は、第２ＲＯＭ５１から読み出された制御値ＤＴ２と第２カウンタ５２のカウント値ＣＮＴ２とを比較し、両者が一致するつど次のＣＰ１パルスのタイミングで制御パルスＣＰ２を出力し、かつ該制御パルスを第２カウンタ５２へ初期化パルスとして供給するための手段である。第３カウンタ６２は、第２コンパレータ５３から出力された制御パルスＣＰ２をカウントし、かつ初期化パルスＣＰ３に応答してカウント値を初期化するカウンタである。第３コンパレータ６３は、第３ＲＯＭ６１から読み出された制御値ＤＴ３と第３カウンタ６２のカウント値ＣＮＴ３とを比較し、両者が一致したときに次のＣＰ２パルスのタイミングで制御パルスＣＰ３を出力し、かつ該制御パルスを第３カウンタ６２へ初期化パルスとして、また第１カウンタ４２へ停止パルスとしてそれぞれ供給するための手段である。
【００２１】
第１、第２及び第３カウンタ４２，５２，６２はＨＤパルスが入力されるまでは動作停止状態を続け、ＨＤパルス入力後動作を開始し、第３コンパレータ６３のＣＰ３パルス出力があるまで動作を続ける。第３コンパレータ６３のＣＰ３パルス出力時点で第１、第２及び第３カウンタ４２，５２，６２は初期値にリセットされ、再びＨＤパルスが入力されるまで動作停止状態を続ける。なお、本実施例における第１、第２及び第３カウンタ４２，５２，６２の初期値は各々“１”としている。
【００２２】
制御部３２は、通常転送モードと垂直高速転送モードとのいずれであるかに応じて第１、第２及び第３ＲＯＭ４１，５１，６１から読み出される制御値を切り替えるように、アドレスを供給するものである。ここでは、アドレス１が垂直高速転送モードを、アドレス２が通常転送モードをそれぞれ表すものとする。
【００２３】
時系列データＲＯＭ３３は、出力パルスの論理レベルの繰り返しパターンを表す時系列データを格納しておくためのメモリであって、第２カウンタ５２のカウント値ＣＮＴ２を読み出しアドレスとして受け入れて、時系列データに基づく出力パルスをＶ１〜４のパルスとして供給するものである。
【００２４】
図７（ａ）〜（ｄ）は、図６中の各ＲＯＭの格納データの例を示している。なお、図７（ａ）〜（ｃ）のデータは１０進数で表記しており、図７（ｄ）のデータは２値（バイナリ）で表記している。第１ＲＯＭ４１は、論理変化単位、すなわち１ステップのクロック数を記憶するものであり、図７（ａ）に示すとおり、垂直高速転送モードに対応するアドレス１に“１０”を、通常転送モードに対応するアドレス２に“１２”をそれぞれ記憶している。第２ＲＯＭ５１は、１サイクル中のパルス論理変化数、すなわち垂直転送１段分のステップ数を記憶するものであり、図７（ｂ）に示すとおり、アドレス１及び２のいずれにも“８”を記憶している。第３ＲＯＭ６１は、所望の繰り返しサイクル数、すなわち垂直転送の段数を記憶するものであり、図７（ｃ）に示すとおり、アドレス１に“５”を、アドレス２に“１”をそれぞれ記憶している。時系列データＲＯＭ３３は、Ｖ１〜４の論理レベルの繰り返しパターンを表すデータを記憶するものであり、図７（ｄ）に示すとおり、出力１はＶ１、出力２はＶ２、出力３はＶ３、出力４はＶ４として４ビットデータを記憶させている。Ｖ１について例示すれば、アドレス１，２，３，４，５，６，７，８に対し、Ｖ１は０，０，１，１，１，０，０，０と出力される。
【００２５】
制御部３２により第１〜第３ＲＯＭ４１，５１，６１のアドレスを“２”に設定した場合には、時系列データＲＯＭ３３から図４のような通常転送モードのＶ１〜４パルスが出力される。また、アドレスを“１”に設定した場合には、図５のような垂直高速転送モードのＶ１〜４パルスが出力される。図３に示す通常転送モードと垂直高速転送モードとのＶ１〜４のパルスタイミングを実現させるためには、第２〜１６及び第１８〜２４ラインにおいてはアドレスを“１”とし、これらのライン以外はアドレスを“２”とするよう制御部３２にて制御すればよい。なお、通常転送モードにおける第１、第２及び第３ＲＯＭ４１，５１，６１のアドレスをそれぞれ“２”、“１”、“２”としてもよい。
【００２６】
以上のように本実施例によれば、４種類の内蔵ＲＯＭをもつことで、数種類相関をもって変化するＶ１〜４のようなパルスについて、パルスタイミングのパターンを表すデータを時系列データメモリ３３に、１ステップのクロック数を第１ＲＯＭ４１に、垂直転送１段分のステップ数を第２ＲＯＭ５１に、垂直転送の段数を第３ＲＯＭ６１にそれぞれ記憶させ、これらのＲＯＭデータを用いた多重カウント動作に基づいてＶ１〜４のパルスを得るようにしたので、複雑な回路設計、莫大なデータ量、複雑なデータ入力が解消され、タイミングジェネレータＬＳＩ１４の設計時間及び試作時間の短縮が可能となる。また、固体撮像素子１１の仕様変更等に伴って各モードの垂直転送タイミングの変更が必要になった場合でも、ＲＯＭデータの書き換えで柔軟に対処できる。しかも、第１、第２及び第３ＲＯＭ４１，５１，６１にそれぞれ複数種類の制御値を記憶し、各ＲＯＭの読み出しアドレスを制御することとしたので、１垂直走査期間内に通常転送モードと垂直高速転送モードとが混在する場合にも容易に対処できる。
【００２７】
図８は、図６のタイミングジェネレータの変形例を示している。図８では、図６の構成に出力論理データＲＯＭ３４と、論理回路３５とが付加されている。出力論理データＲＯＭ３４は、Ｖ１〜４に対応する４ビットの出力論理データを格納しておくためのメモリである。論理回路３５は、時系列データＲＯＭ３３から読み出された時系列データと出力論理データメモリ３４から読み出された出力論理データとの排他的論理和演算の結果を４ビット出力として供給するものである。Ｖ１〜４に対応する４ビットの出力論理データが図示のとおり“００１１”であれば、Ｖ１〜４のうちＶ３及びＶ４のみが反転出力される。また、出力論理データが例えば“００００”であれば、Ｖ１〜４がそのまま出力される。
【００２８】
したがって、図８の構成によれば、出力論理を変更したタイミングジェネレータＬＳＩが必要になった場合でも、ロジック回路の変更は必要なく、出力論理データＲＯＭ３４のデータ書き換えによる容易な論理変更が可能となる。
【００２９】
図９は、図６のタイミングジェネレータの他の変形例を示している。図９では、図８中の出力論理データＲＯＭ３４に代えてシリアルデータ設定部３６が採用される。シリアルデータ設定部３６は、当該タイミングジェネレータの機能設定に用いられるデータ（ＤＡＴＡ）をシリアルクロック（ＳＣＫ）信号に同期して入力する機能を有するものである。このシリアルデータ設定部３６に設定されたデータが図示のとおり“００１１”であれば、Ｖ１〜４のうちＶ３及びＶ４のみが反転された４ビット出力が論理回路３５から得られる。
【００３０】
したがって、シリアルデータ設定部３６を採用すれば、タイミングジェネレータＬＳＩの機能変更を容易に達成できる。シリアルデータ設定部３６のデータを用いて、第１、第２及び第３ＲＯＭ４１，５１，６１、制御部３２、出力論理データＲＯＭ３４の各出力のうちの任意の出力の論理操作を実行するようにしてもよい。
【００３１】
なお、上記の例ではＨＤパルス入力直後からカウントを開始しているが、ＨＤパルス入力から所定時間の後にカウントを開始してもよい。また、第１、第２及び第３カウンタ４２，５２，６２の初期値を“１”としたが任意の値でもよい。第１、第２及び第３コンパレータ４３，５３，６３においては同期式としたが非同期式でもよく、また各コンパレータの出力パルス論理は任意である。時系列データＲＯＭ３３及び出力論理データＲＯＭ３４の出力についてはいずれも４ビットとしたが、ビット数の制限はされない。論理回路３５の動作は排他的論理和としたが、これに限らない。使用するメモリはＲＡＭ等でもよく、メモリの種類は問わない。
【００３２】
更に、上記の例では固体撮像素子１１の垂直転送用パルスの発生部に本発明を適用したが、水平転送用パルス及び信号処理用パルスの発生部に本発明を適用しても構わない。
【００３３】
【発明の効果】
以上説明してきたとおり、本発明によれば、数種類相関をもって変化するタイミングパルスについて、論理レベルの繰り返しパターンを表すデータを時系列データメモリに記憶させ、あるパルスの変化点から次のパルス変化点までの期間の長さを表す制御値を第１メモリに、１サイクル中のパルス論理変化数を第２メモリに、所望の繰り返しサイクル数を第３メモリにそれぞれ記憶させ、これらのメモリデータを用いた多重カウント動作に基づいて所望のタイミングパルスを得るようにしたので、タイミングジェネレータに格納すべきデータの量を低減し、かつ同タイミングジェネレータの柔軟な機能を実現することができる。
【図面の簡単な説明】
【図１】本発明に係る固体撮像装置であるＣＣＤカメラの概略構成例を示すブロック図である。
【図２】図１中の固体撮像素子（ＣＣＤ）のゲート構成例を示す概念図である。
【図３】図１中の主要信号の波形例を示すタイミングチャート図である。
【図４】図３中の通常転送モードにおける詳細タイミングチャート図である。
【図５】図３中の垂直高速転送モードにおける詳細タイミングチャート図である。
【図６】図１中のタイミングジェネレータの内部構成例を示すブロック図である。
【図７】（ａ）〜（ｄ）は図６中の各ＲＯＭの格納データ例を示す説明図である。
【図８】図６のタイミングジェネレータの変形例を示すブロック図である。
【図９】図６のタイミングジェネレータの他の変形例を示すブロック図である。
【符号の説明】
１１  固体撮像素子（ＣＣＤ）
１２  前処理（ＣＤＳ／ＡＤＣ）ＬＳＩ
１３  ディジタル信号処理（ＤＳＰ）ＬＳＩ
１４  タイミングジェネレータ（ＴＧ）ＬＳＩ
１５  クロックドライバ（ＤＲ）ＬＳＩ
２１  フォトダイオード（ＰＤ）
２２  垂直転送部
２３  水平転送部
２４  電荷検出部
３１  計数部
３２  制御部
３３  時系列データＲＯＭ
３４  出力論理データＲＯＭ
３５  論理回路
３６  シリアルデータ設定部
４１  第１ＲＯＭ
４２  第１カウンタ
４３  第１コンパレータ
５１  第２ＲＯＭ
５２  第２カウンタ
５３  第２コンパレータ
６１  第３ＲＯＭ
６２  第３カウンタ
６３  第３コンパレータ
【図１】
0003703379.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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