(57)【特許請求の範囲】
【請求項１】
入力電圧を一定電圧に規定して出力する降圧コンバータであって、
メインスイッチのＦＥＴ（Ｑ１）をスイッチングして前記入力電圧の受給と遮断を切り替え、前記入力電圧を降圧して出力する降圧手段と、
前記ＦＥＴ（Ｑ１）をスイッチングさせるためのＦＥＴ駆動手段と前記ＦＥＴ（Ｑ１）のゲートチャージを行うゲートチャージ手段を備えたドライブ回路と、
前記ＦＥＴ（Ｑ１）のオフ状態のときに前記ゲートチャージが行われるように前記降圧手段の出力に基づいて前記ＦＥＴ駆動手段とゲートチャージ手段の駆動タイミングを制御する信号を発生するタイミング信号発生回路を具備し、
前記ドライブ回路のＦＥＴ駆動手段は、前記メインスイッチのＦＥＴ（Ｑ１）のソース・エミッタ間に接続された抵抗（Ｒ１）と、ドレインがコモンラインに接続されると共にソースが抵抗（Ｒ２）を介して前記ＦＥＴ（Ｑ１）のゲートに接続され、ゲートには前記タイミング信号発生回路の出力信号が加えられるＦＥＴ（Ｑ３）より構成され、
前記ドライブ回路のゲートチャージ手段は、抵抗から構成され入力電圧を分圧する分圧回路（Ｒ５，Ｒ６）と、この分圧回路とコモンライン間に挿入され前記タイミング信号発生回路からの信号でオンオフ駆動されるＦＥＴ（Ｑ４）と、前記メインスイッチのＦＥＴ（Ｑ１）のソース・ゲート間に接続され前記分圧回路の分圧電圧でオンオフ駆動されるＦＥＴ（Ｑ２）より構成され、
前記タイミング信号発生回路は、前記誤差検出手段の出力電圧から高低の２つのレベルの電圧（Ｖ１，Ｖ２）を得る分圧手段と、この２つのレベルの電圧と三角波信号とをそれぞれ比較し、三角波信号が低レベルの電圧（Ｖ２）よりも低くなったときにＨレベルの信号を出力するコンパレータ（ＣＰ１）と三角波信号が高レベル電圧（Ｖ１）よりも高くなったときにＨレベルの信号を出力する他のコンパレータ（ＣＰ２）を備え、前記コンパレータ（ＣＰ１）の出力で前記ＦＥＴ駆動手段のＦＥＴ（Ｑ３）を駆動し、前記他のコンパレータ（ＣＰ２）の出力で前記ゲートチャージ手段のＦＥＴ（Ｑ４）を駆動するように構成された
ことを特徴とする降圧コンバータ。
【請求項２】
メインスイッチのＦＥＴ（Ｑ１）をスイッチングすることにより入力電圧の受給と遮断を切り替えて所定の電圧を出力する降圧コンバータにおけるＦＥＴの駆動方法において、
前記出力に対応して前記ＦＥＴ（Ｑ１）をオンオフ駆動して前記出力が一定となるように制御すると共に、前記ＦＥＴ（Ｑ１）のターンオン時には抵抗を用いた分圧手段によりＦＥＴのゲート・ソース間電圧が前記入力電圧以下になるようにし、前記ＦＥＴ（Ｑ１）のターンオフ時にはターンオフの駆動直後にゲートチャージを行なってＦＥＴ（Ｑ１）のターンオフ時間を短縮するようにしたことを特徴とする降圧コンバータのＦＥＴ駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スイッチング電源における降圧コンバータに関し、詳しくは降圧コンバータのメインスイッチであるＰチャネル型ＦＥＴの駆動において貫通電流を減少させると共にスイッチング損失を減少させるための改善に関するものである。
【０００２】
【従来の技術】
従来より、スイッチング電源における降圧コンバータはよく知られている。図３はこの種の降圧コンバータの一例を示す要部構成図である。この降圧コンバータは、スイッチングにより入力電圧の受給と遮断を切り替えるメインスイッチであるＰチャネル型ＦＥＴＱ１と、ダイオードＤ１と、インダクタＬ１と、コンデンサＣ１と、誤差増幅器１０と、コンパレータＣＰ１と、ドライブ回路２０から構成される。
なお、Ｑ１と、ダイオードＤ１と、インダクタＬ１と、コンデンサＣ１から成る部分は、入力電圧を降圧して一定の電圧を出力する降圧手段である。
【０００３】
誤差増幅器１０は、出力電圧Ｖoutの基準電圧Ｖrefに対する相対的なずれ、すなわち出力電圧Ｖoutを分圧した電圧と基準電圧Ｖrefとのずれ（差）を検出するので、直列接続のR7とR8と、エラーアンプ１１から構成されている。エラーアンプ１１は、出力電圧Ｖoutを直列接続の抵抗R7とR8で分圧した電圧と基準電圧Ｖrefとの差を適宜増幅して出力する。この出力すなわち誤差電圧は、分圧電圧が基準電圧Ｖrefよりも小さいときは大きく、逆に分圧電圧が基準電圧Ｖrefよりも大きいときは小さくなる。
【０００４】
コンパレータＣＰ１は、このような誤差電圧と一定振幅の三角波信号との大小比較を行い、ハイレベル（以下Ｈと略す）またはローレベル（以下Ｌと略す）の２値信号を出力する。
ドライブ回路２０は、コンパレータＣＰ１の出力に基づいてメインスイッチＱ１をオン・オフ駆動するもので、ＮチャネルのＦＥＴＱ２と抵抗Ｒ１より構成される。抵抗Ｒ１はＱ１のソース・ゲート間に接続される。Ｑ２は、そのソースがＱ１のゲートに接続され、ドレインはコモンライン（通常０Ｖ）に接続され、ゲートにはコンパレータＣＰ１の出力が加えられる。
【０００５】
このような構成において、出力電圧Ｖｏｕｔが上昇すると、抵抗Ｒ７とＲ８による分圧電圧（Ａ）も上昇し、エラーアンプ１１の出力が下がり、コンパレータＣＰ１の出力（Ｂ）は図４に示すようにＨの時間幅が短くなる。
ＣＰ１の出力がＨのときは、ドライブ回路２０のＱ２がオン（Ｏｎ）となり、メインスイッチＱ１はこれによりＯｎとなる。したがって、ＣＰ１出力のＨの時間幅が短くなると、スイッチＱ１のＯｎの時間幅も短くなり、その結果出力電圧Ｖｏｕｔは下がる。逆に、出力電圧Ｖｏｕｔが降下すると、ＣＰ１出力のＨの時間幅が長くなり、Ｑ１のＯｎ時間幅が長くなって出力電圧Ｖｏｕｔは上がる。
【０００６】
このように、出力電圧Ｖｏｕｔが上昇しようとするときはそれを下げるように制御され、また逆に出力電圧Ｖｏｕｔが下がるときはそれを上げる方向に制御される。要するに、このような構成によれば、分圧電圧ＡがＶｒｅｆに等しくなるように制御され、出力電圧Ｖｏｕｔは自動的に一定に保たれる。
【０００７】
さて、このような構成において、Ｑ１がターンオン（ＴｕｒｎＯｎ）あるいはターンオフ（ＴｕｒｎＯｆｆ）するときの動作は次のようになる。
（１）Ｑ１のターンオン時
コンパレータＣＰ１の出力であるドライブ信号ＢがＨになると、Ｑ２がＯｎになる。これにより、Ｑ１のゲートが０ＶとなるためＱ１のゲート・ソース間電圧Ｖｇｓは−Ｖｉｎとなり、Ｑ１がＯｎになる。
【０００８】
（２）Ｑ１のターンオフ時
ドライブ信号ＢがＬになると、Ｑ２がオフ（Ｏｆｆ）になる。これにより、Ｑ１のゲートに抵抗Ｒ１を通してゲートチャージ電流が流れ、Ｑ１のゲート・ソース間電圧Ｖｇｓは０ＶとなりＱ１がＯｆｆになる。
【０００９】
ドライブ回路が図５に示すような構成の場合は次の通りである。このドライブ回路２０ａは、図３のドライブ回路２０に抵抗Ｒ２を加えたものである。この抵抗Ｒ２はＱ１のゲートとＱ２のソースの間に挿入されている。このような構成での動作は次の通りである。
【００１０】
Ｑ１のターンオン時
ドライブ信号がＨになるとＱ２がＯｎになる。これにより、Ｑ１のＶgsが
−Ｒ１（Ｒ１＋Ｒ２）×Ｖin
となり、Ｑ１がＯｎになる。
（２）Ｑ１のターンオフ時
ドライブ信号がＬになるとＱ２がＯｆｆになる。これにより、Ｑ１のゲートに抵抗Ｒ１を通してゲートチャージ電流が流れ、Ｑ１のＶgsは０ＶとなりＱ１がＯｆｆになる。
【００１１】
また、他のドライブ回路として図６に示すドライブ回路２０ｂがある。このドライブ回路２０ｂは、Ｑ２、Ｑ３、Ｑ４、Ｒ１、Ｒ２から構成されている。Ｐチャネル型ＦＥＴＱ２は、そのソースとゲートがＱ１のソースに接続され、ドレインがＮチャネルのＦＥＴＱ３のソースに接続されている。Ｑ３のドレインはコモンラインに接続され、ゲートはＮチャネル型ＦＥＴＱ４のソースに接続されている。また、Ｑ３のソースは抵抗Ｒ２を介してＱ１のゲートに接続されている。
Ｑ４は、そのソースが抵抗Ｒ１を介してＱ２のゲートに接続され、ドレインがコモンラインに接続され、ゲートにはドライブ信号が加えられる。
【００１２】
このような構成での動作は次のようになる。
（１）Ｑ１のターンオン時
ドライブ信号がＬになるとＱ４はＯｆｆになり、Ｑ２とＱ３のゲート電位は
Ｖｉｎになる。これによりＱ２はＯｆｆ、Ｑ３はＯｎとなる。その結果、Ｑ１のＶｇｓが−ＶｉｎとなりＱ１はＯｎになる。
【００１３】
（２）Ｑ１のターンオフ時
ドライブ信号がＨになるとＱ４がＯｎになり、Ｑ２とＱ３のゲート電位が０Ｖになる。これによりＱ２はＯｎ、Ｑ３はＯｆｆになる。このためＱ１のゲートにはＱ２によりゲートチャージ電流が流れ込み、Ｑ１のＶｇｓは０Ｖとなり、Ｑ１はＯｆｆになる。
【００１４】
従来、このようなドライブ回路を使用せざるを得なかった理由は次の通りである。降圧コンバータの原理上、Ｐチャネル型ＦＥＴＱ１のソース端子は安定電位であるＶｉｎに接続しなければならない。したがって、Ｑ１のＯｎ、Ｏｆｆ動作はゲート電位をＶｉｎ以下かＶｉｎにすることによって実現している。
通常、外部にＶｉｎ以上の電圧を持つ電圧源が存在しないため、Ｑ１をＯｎさせるためにはゲートをソースとショートさせるかあるいはソースと同電位になるようにする。
【００１５】
これを最も簡単に実現したものが図３の構成である。ただし、この回路はＱ１がＯｎしているとき、Ｖｇｓは−Ｖｉｎとなるため、ＶｉｎはＶｇｓの絶対最大定格に制限される。
図５の回路は、ＶｉｎをＲ１とＲ２で分圧することによりＶｇｓの制限を取り除いたものである。この回路においてＶｇｓに印加される電圧は−Ｖｉｎ×Ｒ１／（Ｒ１＋Ｒ２）となる。
図６のものは、図３におけるＲ１をＦＥＴで置き換えたものである。
【００１６】
【発明が解決しようとする課題】
しかしながら、このような従来の回路においては次のような課題があった。
（１）図３、図５の場合、
抵抗Ｒ１による電力損失（Ｖｉｎ）２／Ｒ１×Ｄｕｔｙ（ここに、ＤｕｔｙはＱ２のＯｎ／Ｏｆｆのデューティ比）を減らすためにはＲ１を大きくすればよいが、そうするとＱ１がターンオフするためのゲートチャージ電流が減るためターンオフ時のスイッチング損失が増加してしまう。逆に、スイッチング損失を減らすためにＲ１を小さくするとＲ１による電力損失が増加してしまう。
このようなトレードオフのため、効率を上げることができないという問題がある。
【００１７】
（２）図６の場合
Ｒ１をＱ２に置き換えることによりＲ１の損失を抑えることはできるものの、Ｑ１のＶｇｓが−Ｖｉｎ〜０Ｖの範囲で変化するため、入力電圧ＶｉｎはＱ１のＶｇｓの絶対最大定格により制限されてしまう。
【００１８】
また、この回路において図５のような分圧抵抗を挿入することはＱ１のターンオフのためのゲートチャージ電流を制限することになり、結果としてスイッチング損失を増加させてしまうため、分圧抵抗を挿入することはできない。
【００１９】
また、ドライブ信号がＨ→ＬあるいはＬ→Ｈと変化するときは、Ｑ２とＱ３が瞬間的に同時にＯｎ状態となり大きな電流（貫通電流）が流れるため、ノイズ発生の原因となる。また、貫通電流による損失は、スイッチング周波数に比例して増加するため、高周波スイッチングにおいて大きな問題となる。
【００２０】
本発明の目的は、上記の課題を解決するもので、スイッチング損失を低減すると共に、入力電圧ＶｉｎがメインスイッチＱ１の絶対最大定格値に直接制限されず、貫通電流も流れないようにした降圧コンバータを実現することにある。
【００２１】
【課題を解決するための手段】
このような目的を達成するために、請求項１の発明は、
入力電圧を一定電圧に規定して出力する降圧コンバータであって、
メインスイッチのＦＥＴ（Ｑ１）をスイッチングして前記入力電圧の受給と遮断を切り替え、前記入力電圧を降圧して出力する降圧手段と、
前記ＦＥＴ（Ｑ１）をスイッチングさせるためのＦＥＴ駆動手段と前記ＦＥＴ（Ｑ１）のゲートチャージを行うゲートチャージ手段を備えたドライブ回路と、
前記ＦＥＴ（Ｑ１）のオフ状態のときに前記ゲートチャージが行われるように前記降圧手段の出力に基づいて前記ＦＥＴ駆動手段とゲートチャージ手段の駆動タイミングを制御する信号を発生するタイミング信号発生回路を具備し、
前記ドライブ回路のＦＥＴ駆動手段は、前記メインスイッチのＦＥＴ（Ｑ１）のソース・エミッタ間に接続された抵抗（Ｒ１）と、ドレインがコモンラインに接続されると共にソースが抵抗（Ｒ２）を介して前記ＦＥＴ（Ｑ１）のゲートに接続され、ゲートには前記タイミング信号発生回路の出力信号が加えられるＦＥＴ（Ｑ３）より構成され、
前記ドライブ回路のゲートチャージ手段は、抵抗から構成され入力電圧を分圧する分圧回路（Ｒ５，Ｒ６）と、この分圧回路とコモンライン間に挿入され前記タイミング信号発生回路からの信号でオンオフ駆動されるＦＥＴ（Ｑ４）と、前記メインスイッチのＦＥＴ（Ｑ１）のソース・ゲート間に接続され前記分圧回路の分圧電圧でオンオフ駆動されるＦＥＴ（Ｑ２）より構成され、
前記タイミング信号発生回路は、前記誤差検出手段の出力電圧から高低の２つのレベルの電圧（Ｖ１，Ｖ２）を得る分圧手段と、この２つのレベルの電圧と三角波信号とをそれぞれ比較し、三角波信号が低レベルの電圧（Ｖ２）よりも低くなったときにＨレベルの信号を出力するコンパレータ（ＣＰ１）と三角波信号が高レベル電圧（Ｖ１）よりも高くなったときにＨレベルの信号を出力する他のコンパレータ（ＣＰ２）を備え、前記コンパレータ（ＣＰ１）の出力で前記ＦＥＴ駆動手段のＦＥＴ（Ｑ３）を駆動し、前記他のコンパレータ（ＣＰ２）の出力で前記ゲートチャージ手段のＦＥＴ（Ｑ４）を駆動するように構成された
ことを特徴とする。
このような構成によれば、ＦＥＴのオン状態のときにゲートチャージが行われないようにタイミングが制御されるため、従来の回路で見られたような貫通電流は流れず、またＦＥＴのターンオフ時間を速めることができるためスイッチング損失を従来に比べて大幅に減らすことができる。また、ＶinはＱ１のＶgsの絶対最大定格よりも大きくでき、また、抵抗Ｒ１は大きい値でよいためここでの電力損失を極めて小さくすることができる。
【００２２】
また、前記ドライブ回路のＦＥＴ駆動手段は、前記メインスイッチのＦＥＴ（Ｑ１）のソース・エミッタ間に接続された抵抗（Ｒ１）と、ドレインがコモンラインに接続されると共にソースが抵抗（Ｒ２）を介して前記ＦＥＴ（Ｑ１）のゲートに接続され、ゲートには前記タイミング信号発生回路の出力信号が加えられるＦＥＴ（Ｑ３）より構成するため、入力電圧はＱ１のＶgsの絶対最大定格値よりも大きくできる。
【００２３】
また、前記ドライブ回路のゲートチャージ手段は、抵抗から構成され入力電圧を分圧する分圧回路（Ｒ５，Ｒ６）と、この分圧回路とコモンライン間に挿入され前記タイミング信号発生回路からの信号でオンオフ駆動されるＦＥＴ（Ｑ４）と、前記メインスイッチのＦＥＴ（Ｑ１）のソース・ゲート間に接続され前記分圧回路の分圧電圧でオンオフ駆動されるＦＥＴ（Ｑ２）より構成されるため、Ｑ１のゲートチャージはＱ２により行われ、Ｑ１のターンオフ時間を従来例の場合よりも大幅に速くすることができる。
【００２４】
また、前記タイミング信号発生回路は、前記誤差検出手段の出力電圧から高低の２つのレベルの電圧（Ｖ１，Ｖ２）を得る分圧手段と、この２つのレベルの電圧と三角波信号とをそれぞれ比較し、三角波信号が低レベルの電圧（Ｖ２）よりも低くなったときにＨレベルの信号を出力するコンパレータ（ＣＰ１）と三角波信号が高レベル電圧（Ｖ１）よりも高くなったときにＨレベルの信号を出力する他のコンパレータ（ＣＰ２）を備え、前記コンパレータ（ＣＰ１）の出力で前記ＦＥＴ駆動手段のＦＥＴ（Ｑ３）を駆動し、前記他のコンパレータ（ＣＰ２）の出力で前記ゲートチャージ手段のＦＥＴ（Ｑ４）を駆動するように構成される。
【００２５】
請求項２の発明は、メインスイッチのＦＥＴ（Ｑ１）をスイッチングすることにより入力電圧の受給と遮断を切り替えて所定の電圧を出力する降圧コンバータにおけるＦＥＴの駆動方法において、前記出力に対応して前記ＦＥＴ（Ｑ１）をオンオフ駆動して前記出力が一定となるように制御すると共に、前記ＦＥＴ（Ｑ１）のターンオン時には抵抗を用いた分圧手段によりＦＥＴのゲート・ソース間電圧が前記入力電圧以下になるようにし、前記ＦＥＴ（Ｑ１）のターンオフ時にはターンオフの駆動直後にゲートチャージを行なってＦＥＴ（Ｑ１）のターンオフ時間を短縮するようにしたことを特徴とする。
このような方法によれば、入力電圧はＦＥＴのゲート・ソース間の最大定格電圧以上でも許容され、またターンオフ時のスイッチング損失が減少し、大きな貫通電流が流れることもないという効果が得られる。
【００２６】
【発明の実施の形態】
以下図面を用いて本発明を詳しく説明する。図１は本発明に係る降圧コンバータの一実施例を示す構成図である。図において、図３と同等部分には同一符号を付してある。図１において、３０はタイミング信号発生回路、２０ｃはドライブ回路である。
【００２７】
タイミング信号発生回路３０は、誤差増幅器１０の出力電圧と三角波信号（電圧）とを比較し、ドライブ回路２０ｃの駆動タイミングを制御するための信号を発生するものである。
【００２８】
このタイミング信号発生回路３０は、誤差増幅器１０の出力端とコモンライン間に接続される直列接続の抵抗Ｒ３とＲ４と、三角波信号ＶＴを発生する三角波信号発生回路３１と、誤差電圧Ｖ１と三角波信号ＶＴを比較するコンパレータＣＰ２と、誤差電圧Ｖ１を抵抗Ｒ３とＲ４により分圧した電圧Ｖ２と三角波信号ＶＴを比較するコンパレータＣＰ１から構成されている。
【００２９】
なお、コンパレータＣＰ２は、三角波信号ＶＴが誤差電圧Ｖ１より大きい場合に、その出力がＨとなり、逆の場合にはＬとなる。
他方、コンパレータＣＰ１は、三角波信号ＶＴが分圧電圧Ｖ２より小さいときその出力がＨとなり、逆の場合にはＬとなる。
【００３０】
ドライブ回路２０ｃは、メインスイッチＱ１のゲート電位を制御してＱ１をオンオフ駆動するＦＥＴ駆動回路と、Ｑ１がオフ状態のときにＱ１のゲートを急速にチャージするゲートチャージ手段を備え、次のように構成されている。
【００３１】
すなわち、ドライブ回路２０ｃは、ＰチャネルのＦＥＴＱ２と、ＮチャネルのＦＥＴＱ３，Ｑ４と、抵抗Ｒ１，Ｒ２，Ｒ５，Ｒ６から構成されている。
入力信号Ｖｉｎが加えられるＱ１のソースには、抵抗Ｒ１の一端と、Ｑ２のソースと、抵抗Ｒ５の一端が共に接続され、Ｑ１のゲートには抵抗Ｒ１の他端とＱ２のドレインおよび抵抗Ｒ２の一端が共に接続されている。
【００３２】
Ｑ３のソースは上記抵抗Ｒ２の他端に接続され、ドレインはコモンラインに接続され、ゲートにはタイミング信号発生回路３０のコンパレータＣＰ１の出力が加えられている。
【００３３】
上記Ｑ２のゲートは直列接続のＲ５と抵抗Ｒ６の共通接続点に接続されている。Ｑ４のソースは直列接続の抵抗Ｒ５とＲ６を介して入力電圧Ｖｉｎが印加され、またそのドレインはコモンラインに接続され、ゲートはコンパレータＣＰ２の出力端に接続されている。
【００３４】
なお、ここでは、抵抗Ｒ１と抵抗Ｒ２およびＱ３から成る部分をＦＥＴＱ１駆動手段、Ｑ２と抵抗Ｒ５，Ｒ６とＱ４から成る部分をゲートチャージ手段と呼ぶ。
【００３５】
このような構成においては、誤差増幅器１０で検出された誤差電圧Ｖ１をタイミング信号発生回路３０に入力し、ここで得られた比較結果に基づいてドライブ回路を作動させてメインスイッチＱ１のオン・オフ駆動を行う。
【００３６】
この場合、タイミング信号発生回路３０では、コンパレータＣＰ１に入力する誤差電圧Ｖ２をコンパレータＣＰ２に入力する誤差電圧Ｖ１よりも小さくすることにより、図２に示すようなタイミングの矩形波電圧がそれぞれコンパレータＣＰ２，ＣＰ１より出力される。
【００３７】
コンパレータＣＰ２の出力がＨのときは（このときコンパレータＣＰ１の出力はＬである）、Ｑ４がＯｎとなり、Ｑ２はＯｎとなる。逆に、コンパレータＣＰ２の出力がＬのときはＱ２はＯｆｆとなる。
【００３８】
他方、コンパレータＣＰ１の出力がＨのときは（このときコンパレータＣＰ２の出力はＬである）、Ｑ３がＯｎとなり、Ｑ１のＶｇｓは−Ｖｉｎ×Ｒ１／（Ｒ１＋Ｒ２）となりＱ１はＯｎとなる。コンパレータＣＰ１の出力がＬのときは、Ｑ１はＯｆｆである。
【００３９】
次に、Ｑ１がターンオンあるいはターンオフするときの動作について説明する。
（１）Ｑ１がターンオンするとき
Ｑ１のターンオンの直前では、コンパレータＣＰ２の出力がＬであるため、Ｑ４がＯｆｆ、Ｑ２がＯｆｆの状態にある。この状態で、コンパレータＣＰ１の出力がＨになると、Ｑ３がＯｎになり、Ｑ１がターンオンする。Ｑ３がＯｎになる前にＱ２はＯｆｆであるので、貫通電流は流れない。
【００４０】
Ｑ３がＯｎ状態にあるとき、Ｑ１のＶｇｓはＶｉｎ×Ｒ２／（Ｒ１＋Ｒ２）である。したがって、図６の従来のドライブ回路の場合と異なり、ＶｉｎはＱ１のＶｇｓの絶対最大定格Ｖｇｓ（ｍａｘ）より大きくできる。
また、Ｒ１の値は大きい値でよいため、従来例に示す図３、図５のドライブ回路に比べＲ１による電力損失は極めて小さくなる。
【００４１】
（２）Ｑ１がターンオフするとき
コンパレータＣＰ１の出力がＬとなってＱ３がターンオフする。その後、コンパレータＣＰ２の出力がＨとなるため、Ｑ４がＯｎとなり、これによりＱ２がＯｎとなる。このときＱ３は既にＯｆｆ状態にあるので貫通電流は流れない。
Ｑ１のゲートチャージは、抵抗Ｒ１ではなくＱ２により行われるため、従来例に示す図３および図５の回路のような抵抗Ｒ１のみのときに比べ、Ｑ１のターンオフ時間を大幅に短縮でき、スイッチング損失を大幅に減少させることができる。
【００４２】
このように本発明によれば、貫通電流は流れず、ＶｉｎはＱ１のＶｇｓの絶対最大定格よりも大きくでき、抵抗Ｒ１は大きい値でよいためここでの電力損失を極めて小さくすることができ、またＱ１のターンオフ時間を短くすることができスイッチング損失を大幅に減少させることができる等の効果が発揮される。
【００４３】
なお、Ｑ２，Ｑ３，Ｑ４は小信号ＦＥＴでよいため、ゲート容量が小さく、わずかなゲートチャージ電流およびディスチャージ電流で高速なＯｎ／Ｏｆｆが可能である。したがって、抵抗Ｒ５，Ｒ６は従来例に示す図５の抵抗Ｒ１，Ｒ２に比べて遥かに大きい値でよいため、この抵抗による電力損失は僅かとなる。
【００４４】
また、一般にターンオフよりターンオンにおけるスイッチング損失の方が小さいため、ゲート電荷引き抜き抵抗Ｒ２を大き目にしてもターンオンにおけるスイッチング損失はあまり増加しない。したがってＲ１，Ｒ２は大きい値で構わない。
【００４５】
なお、本発明は、上記実施例に限定されることなく、その本質から逸脱しない範囲で更に多くの変更、変形をも含むものである。
【００４６】
【発明の効果】
以上説明したように本発明によれば次のような効果がある。
（１）ＦＥＴＱ１がオフ状態となったときにＱ１のゲートチャージを行うため、貫通電流は流れない。貫通電流が流れないため、従来のような貫通電流による損失はまったく無く、また貫通電流によるノイズも発生しない。
（２）ゲートチャージによりＱ１のターンオフ時間を従来に比べて大幅に短縮することができる。
【００４７】
（３）Ｑ１のソース・ゲート間に接続した抵抗Ｒ１の抵抗値を大きくできる。大きい抵抗値のままでも、ゲートチャージを行うようにしているためＱ１のターンオフ時のスイッチング損失を従来の場合よりも少なくすることができる。
（４）抵抗Ｒ１の抵抗値は大きくてもよいため、Ｒ１による電力消費を容易に少なくすることができる。
（５）Ｑ１のＶｇｓは抵抗Ｒ１，Ｒ２で分圧されるため、入力電圧ＶｉｎはＱ１のＶｇｓの制限を受けない。
【図面の簡単な説明】
【図１】本発明に係る降圧コンバータの一実施例を示す構成図である。
【図２】動作を説明するための波形図である。
【図３】従来の降圧コンバータの一例を示す要部構成図である。
【図４】従来の降圧コンバータにおける動作波形図である。
【図５】従来の他のドライブ回路の一例を示す図である。
【図６】従来の他のドライブ回路の一例を示す図である。
【符号の説明】
１０  誤差増幅器
１１  エラーアンプ
２０ｃ  ドライブ回路
３０  タイミング信号発生回路
３１  三角波信号発生回路
Ｑ１，Ｑ２  Ｐチャネル型のＦＥＴ
Ｑ３，Ｑ４  Ｎチャネル型のＦＥＴ
Ｄ１  ダイオード
Ｌ１  インダクタ
Ｃ１，Ｃ２  コンデンサ
Ｒ１〜Ｒ９  抵抗
ＣＰ１，ＣＰ２  コンパレータ
【図１】
0003633540.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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