(57)【特許請求の範囲】
【請求項１】
複数のコード化前の信号を受け、前記複数のコード化前の信号からディジタルコード化された信号を出力するエンコーダであって、
前記ディジタルコード化された信号が出力される読み出し線と、
第１電流電極が”Ｈ”レベルの電位へ接続され、第２電流電極が前記読み出し線へ接続され、制御電極が前記複数のコード化前の信号のうちの１つを受ける第１のトランジスタと、
第１電流電極が”Ｌ”レベルの電位へ接続され、第２電流電極が前記読み出し線へ接続され、制御電極が前記複数のコード化前の信号のうちの別の１つを受ける第２のトランジスタと、
前記”Ｈ”レベルの電位から前記第１のトランジスタ，前記第２のトランジスタを経由し前記”Ｌ”レベルの電位までの経路上に設けられ、前記第１及び第２のトランジスタが共にオンしている場合、前記経路を開放する開放短絡手段と、を備えたエンコーダ。
【請求項２】
前記開放短絡手段は、
前記読み出し線からの信号を受け、前記読み出し線からの信号のレベルに応じて、前記経路を短絡したり開放したりする請求項１記載のエンコーダ。
【請求項３】
前記開放短絡手段は、
前記読み出し線に印加されている信号を受ける反転増幅器と、
前記反転増幅器の出力を受け、前記反転増幅器の出力に応じて、前記読み出し線と、前記”Ｈ”レベルの電位あるいは前記”Ｌ”レベルの電位のうちの一方との間を開放したり短絡したりするスイッチ手段と、
を備え、
前記反転増幅器の閾値は、
前記第１及び前記第２のトランジスタがオンした場合の前記読み出し線に印加される信号の電位と異なる請求項２記載のエンコーダ。
【請求項４】
前記開放短絡手段は、
前記読み出し線に印加されている信号を受ける反転増幅器と、
前記反転増幅器の出力を受け、前記反転増幅器の出力に応じて、前記読み出し線・前記”Ｈ”レベルの電位間，前記読み出し線・前記”Ｌ”レベルの電位間のうちの一方を開放し、他方を短絡するスイッチ手段と、
を備え、
前記反転増幅器の閾値は、
前記第１及び前記第２のトランジスタがオンした場合の前記読み出し線に印加される信号の電位と同じであり、
前記スイッチ手段は、
前記反転増幅器の出力が”Ｌ”レベルの場合、前記読み出し線・前記”Ｌ”レベルの電位間，前記読み出し線・前記”Ｈ”レベルの電位間をそれぞれ開放，短絡し、前記反転増幅器の出力が”Ｈ”レベルの場合、前記読み出し線・前記”Ｌ”レベルの電位間，前記読み出し線・前記”Ｈ”レベルの電位間をそれぞれ短絡，開放する請求項２記載のエンコーダ。
【請求項５】
複数のコード化前の信号を受け、前記複数のコード化前の信号からディジタルコード化された信号を出力するエンコーダであって、
前記コード化された信号が出力される読み出し線と、
第１電流電極が第１の電位に接続され、第２電流電極が前記読み出し線側へ接続され、制御電極が充電若しくは放電を許可する第１の許可信号を受ける第１のトランジスタと、
第１電流電極が第２の電位へ接続され、第２電流電極が前記読み出し線へ接続され、制御電極が前記複数のコード化前の信号のうちの１つを受ける第２のトランジスタと、
前記１つのコード化前の信号と当該１つのコード化前の信号の前記第２のトランジスタの制御電極への入力を許可する第２の許可信号とを受け、前記第２の許可信号が前記１つのコード化前の信号の前記第２のトランジスタの制御電極への入力を許可する場合、前記１つのコード化前の信号を前記第２のトランジスタの制御電極へ出力する許可手段と、
前記第１の電位と前記読み出し線との間に介在し、前記第１の許可信号が前記第１のトランジスタの充電を許可し、かつ前記第２の許可信号が前記１つのコード化前の信号の前記第２のトランジスタの制御電極への入力を許可する場合、前記第１のトランジスタの第２電流電極と前記読み出し線との間を開放する開放短絡手段と、
を備えたエンコーダ。
【請求項６】
前記開放短絡手段は、
前記第１の許可信号を受け、前記第１の許可信号のレベルに応じて、前記第１の電位側と前記読み出し線との間を開放したり短絡したりする第１のスイッチ手段と、
前記第２の許可信号を受け、前記第２の許可信号のレベルに応じて、前記第１の電位側と前記読み出し線との間を開放したり短絡したりする第２のスイッチ手段と、
を備えた請求項５記載のエンコーダ。
【請求項７】
前記開放短絡手段は、
前記第１及び第２の許可信号を受ける１出力の論理回路と、
前記論理回路の１出力を受け、前記論理回路の１出力の信号のレベルに応じて、前記第１のトランジスタと前記読み出し線との間を開放したり短絡したりするスイッチ手段と、
を備えた請求項５記載のエンコーダ。
【請求項８】
前記開放短絡手段は、
前記第１及び第２の許可信号を受ける１出力の論理回路と、
前記論理回路の１出力を受け、前記論理回路の１出力の信号のレベルに応じて、前記第１の電位側と前記読み出し線との間を開放したり短絡したりするスイッチ手段と、
を備えた請求項５記載のエンコーダ。
【請求項９】
前記スイッチ手段は、前記第１のトランジスタであり、前記第１のトランジスタの制御電極が前記論理回路の１出力を受け、前記第１のトランジスタの第２電流電極が前記読み出し線に接続された請求項８記載のエンコーダ。
【請求項１０】
Ａ／Ｄ変換器に内蔵された請求項１ないし９のいずれか記載のエンコーダ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、信号をコード化するエンコーダに関し、特に、アナログ信号をディジタル信号に変換する変換器（以下「Ａ／Ｄ変換器」という）等に適用されるエンコーダに関する。
【０００２】
【従来の技術】
Ａ／Ｄ変換器等に適用されるエンコーダは、制御信号（コード化前の信号）に応じて読み出し線からコードを出力する回路である。図１３は２nの制御信号からｎビットのディジタルコードを作り出す従来のエンコーダの一例を示す回路構成図である。また、エンコーダを適用したＡ／Ｄ変換器の内部の構成例は、特開平６−１６４３９７号公報等に記載されている。制御信号Ｓｉ（ｉ＝１，２，…，２n）は、通常、一つだけＨｉｇｈレベル（以下「”Ｈ”レベル」と示す）で、残りは全てＬｏｗレベル（以下「”Ｌ”レベル」と示す）である。これらの制御信号Ｓｉに応じて、各読み出し線Ｌｊ（ｊ＝１，２，…，ｎ）から”Ｈ”レベルか”Ｌ”レベルの信号（ディジタルコード）が出力される。ここで、制御信号Ｓ３が”Ｈ”レベルで、残りの制御信号が全て”Ｌ”レベルである場合を挙げて説明する。制御信号Ｓ３によってＮＭＯＳトランジスタＴｎ３１がオンすることにより読み出し線Ｌ１にはグランドレベルの電位、即ち”Ｌ”レベルが出力される。また、読み出し線Ｌ２ではＰＭＯＳトランジスタＴｐ３２がオンすることにより電源レベルの電位、即ち”Ｈ”レベルが出力される。同様に、読み出し線ＬｎではＮＭＯＳトランジスタＴｎ３ｎがオンすることにより”Ｌ”レベルが出力される。
【０００３】
図１５はｎビットのディジタルコードを出力するエンコーダ（疑似ＮＭＯＳエンコーダ）の一例を示した回路構成図である。制御信号Ｓｉは、図１３と同様に、一つだけ”Ｈ”レベルで、残りは全て”Ｌ”レベルとなる信号である。これらの制御信号Ｓｉに応じて、各読み出し線Ｌｊ（ｊ＝１、２、…、ｎ）から”Ｈ”レベルか”Ｌ”レベルの信号が出力される。ここで、制御信号Ｓ３が”Ｈ”レベルで残りが全て”Ｌ”レベルとなっている場合を挙げて説明する。
【０００４】
図１６は、図１５に示すクロックφＰＲＥ，φＥＮＣ，ｋ番目の読み出し線Ｌｋにおける信号ＥＮＣｋのタイミングチャート図である。クロックφＰＲＥ及びφＥＮＣが”Ｌ”レベルのプリチャージの期間（以下「ＰＣ期間」と称す）、プリチャージ用のＰＭＯＳトランジスタＴｐｃｋがオンすることにより、読み出し線Ｌｉは電源レベルの電位、即ち”Ｈ”レベルに充電される。また、制御信号Ｓｉは各々の正論理の論理積回路Ｇ２の一方の入力端に接続され、クロックφＥＮＣは該論理積回路Ｇ２の他方の入力端に入力されている。ＰＣ期間において、全ての論理積回路Ｇ２が出力する信号Ｓ’ｉは”Ｌ”レベルである。このため、全てのＮＭＯＳトランジスタＴｎ’はオフしている。なお、ＮＭＯＳトランジスタＴｎ’とは読み出し線に接続されている全てのトランジスタを示し、以下同様とする。
【０００５】
次にクロックφＰＲＥが”Ｈ”レベルでクロックφＥＮＣが”Ｌ”レベルの期間、読み出し線Ｌｉは”Ｈ”レベルを保持している。
【０００６】
次に、クロックφＰＲＥ及びφＥＮＣが”Ｈ”レベルの期間（以下「ＥＮＣ期間」と称す）、制御信号Ｓ’３が”Ｈ”レベルとなって、ＮＭＯＳトランジスタＴｎ’３１，Ｔｎ’３ｎがオンする。その結果、読み出し線Ｌ１，Ｌｎは”Ｌ”レベルを出力する。また、読み出し線Ｌ２は、保持された”Ｈ”レベルをそのまま出力する。
【０００７】
【発明が解決しようとする課題】
図１４は、図１３に示すエンコーダのｋ番目の読み出し線Ｌｋに係る部分を抜き出した回路構成図である。同図を用いて問題点を説明する。上述のように制御信号Ｓｉは、通常、一つだけＨｉｇｈレベルで、残りは全て”Ｌ”レベルである。しかし、エンコーダに入力される信号（ここでは制御信号Ｓｉ）が不安定な状態では、”Ｈ”レベルになるか”Ｌ”レベルになるか一意に決まらない。不安定な状態は、例えば電源投入時から、制御信号Ｓｉを生成する制御信号生成手段にクロックが正常に入るまでの期間等に生じ、主に、Ａ／Ｄ変換器の電源を投入直後のスタンバイ状態に生じる。制御信号が不安定な状態において、制御信号Ｓ２とＳ３とが”Ｈ”レベルとなった場合、読み出し線Ｌｋに接続されたＰＭＯＳトランジスタＴｐ２ｋとＮＭＯＳトランジスタＴｎ３ｋがオンする。これにより、電源から、ＰＭＯＳトランジスタＴｐ２ｋ，読み出し線Ｌｋ及びＮＭＯＳトランジスタＴｎ３ｋを介してグランドに貫通電流が流れる。その結果、エンコーダの消費電力が増加するという問題点がある。特に、バッテリ駆動の携帯機器に本Ａ／Ｄ変換器が搭載されている場合は、スタンバイ状態においてもＡ／Ｄ変換器の消費電力が増加する。
【０００８】
図１７は、図１５に示すエンコーダのｋ番目の読み出し線Ｌｋに係る部分を抜き出した回路構成図である。同図を用いて問題点を説明する。クロックφＰＲＥ及びφＥＮＣは、通常、図１６のように変化する。しかし、エンコーダに入力される信号（ここではクロックφＰＲＥ，φＥＮＣ，制御信号Ｓｉ）が不安定な状態は、図１６のように変化せず、クロックφＰＲＥが”Ｌ”レベルでクロックφＥＮＣが”Ｈ”レベルの期間の場合が生じる。クロックφＰＲＥが”Ｌ”レベル，クロックφＥＮＣが”Ｈ”レベル，制御信号Ｓ３が”Ｈ”レベルとなった場合、読み出し線Ｌｋに接続されたＰＭＯＳトランジスタＴｐｃｋとＮＭＯＳトランジスタＴｎ’３ｋがオンする。これにより、電源から、ＰＭＯＳトランジスタＴｐｃｋ，読み出し線Ｌｋ及びＮＭＯＳトランジスタＴｎ’３ｋを介してグランドに貫通電流が流れる。その結果、エンコーダの消費電力が増加するという問題点がある。特に、バッテリ駆動の携帯機器に本Ａ／Ｄ変換器が搭載されている場合は、スタンバイ状態においてもＡ／Ｄ変換器の消費電力が増加する。
【０００９】
本発明は、上記の問題点を解決するためになされたもので、エンコーダに入力される信号が不安定な状態において、電源からグランドへ貫通電流が流れることを防止して、消費電力を削減するエンコーダを得ることを目的とする。
【００１０】
【課題を解決するための手段】
本発明の請求項１に係る課題解決手段は、複数のコード化前の信号を受け、前記複数のコード化前の信号からディジタルコード化された信号を出力するエンコーダであって、前記ディジタルコード化された信号が出力される読み出し線と、第１電流電極が”Ｈ”レベルの電位へ接続され、第２電流電極が前記読み出し線へ接続され、制御電極が前記複数のコード化前の信号のうちの１つを受ける第１のトランジスタと、第１電流電極が”Ｌ”レベルの電位へ接続され、第２電流電極が前記読み出し線へ接続され、制御電極が前記複数のコード化前の信号のうちの別の１つを受ける第２のトランジスタと、前記”Ｈ”レベルの電位から前記第１のトランジスタ，前記第２のトランジスタを経由し前記”Ｌ”レベルの電位までの経路上に設けられ、前記第１及び第２のトランジスタが共にオンしている場合、前記経路を開放する開放短絡手段とを備える。
【００１１】
本発明の請求項２に係る課題解決手段において、前記開放短絡手段は、前記読み出し線からの信号を受け、前記読み出し線からの信号のレベルに応じて、前記経路を短絡したり開放したりする。
【００１２】
本発明の請求項３に係る課題解決手段において、前記開放短絡手段は、前記読み出し線に印加されている信号を受ける反転増幅器と、前記反転増幅器の出力を受け、前記反転増幅器の出力に応じて、前記読み出し線と、前記”Ｈ”レベルの電位あるいは前記”Ｌ”レベルの電位のうちの一方との間を開放したり短絡したりするスイッチ手段とを備え、前記反転増幅器の閾値は、前記第１及び前記第２のトランジスタがオンした場合の前記読み出し線に印加される信号の電位と異なる。
【００１３】
本発明の請求項４に係る課題解決手段において、前記開放短絡手段は、前記読み出し線に印加されている信号を受ける反転増幅器と、前記反転増幅器の出力を受け、前記反転増幅器の出力に応じて、前記読み出し線・前記”Ｈ”レベルの電位間，前記読み出し線・前記”Ｌ”レベルの電位間のうちの一方を開放し、他方を短絡するスイッチ手段とを備え、前記反転増幅器の閾値は、前記第１及び前記第２のトランジスタがオンした場合の前記読み出し線に印加される信号の電位と同じであり、前記スイッチ手段は、前記反転増幅器の出力が”Ｌ”レベルの場合、前記読み出し線・前記”Ｌ”レベルの電位間，前記読み出し線・前記”Ｈ”レベルの電位間をそれぞれ開放，短絡し、前記反転増幅器の出力が”Ｈ”レベルの場合、前記読み出し線・前記”Ｌ”レベルの電位間，前記読み出し線・前記”Ｈ”レベルの電位間をそれぞれ短絡，開放する。
【００１４】
本発明の請求項５に係る課題解決手段は、複数のコード化前の信号を受け、前記複数のコード化前の信号からディジタルコード化された信号を出力するエンコーダであって、前記コード化された信号が出力される読み出し線と、第１電流電極が第１の電位に接続され、第２電流電極が前記読み出し線側へ接続され、制御電極が充電若しくは放電を許可する第１の許可信号を受ける第１のトランジスタと、第１電流電極が第２の電位へ接続され、第２電流電極が前記読み出し線へ接続され、制御電極が前記複数のコード化前の信号のうちの１つを受ける第２のトランジスタと、前記１つのコード化前の信号と当該１つのコード化前の信号の前記第２のトランジスタの制御電極への入力を許可する第２の許可信号とを受け、前記第２の許可信号が前記１つのコード化前の信号の前記第２のトランジスタの制御電極への入力を許可する場合、前記１つのコード化前の信号を前記第２のトランジスタの制御電極へ出力する許可手段と、前記第１の電位と前記読み出し線との間に介在し、前記第１の許可信号が前記第１のトランジスタの充電を許可し、かつ前記第２の許可信号が前記１つのコード化前の信号の前記第２のトランジスタの制御電極への入力を許可する場合、前記第１のトランジスタの第２電流電極と前記読み出し線との間を開放する開放短絡手段とを備える。
【００１５】
本発明の請求項６に係る課題解決手段において、前記開放短絡手段は、前記第１の許可信号を受け、前記第１の許可信号のレベルに応じて、前記第１の電位側と前記読み出し線との間を開放したり短絡したりする第１のスイッチ手段と、前記第２の許可信号を受け、前記第２の許可信号のレベルに応じて、前記第１の電位側と前記読み出し線との間を開放したり短絡したりする第２のスイッチ手段とを備える。
【００１６】
本発明の請求項７に係る課題解決手段において、前記開放短絡手段は、前記第１及び第２の許可信号を受ける１出力の論理回路と、前記論理回路の１出力を受け、前記論理回路の１出力の信号のレベルに応じて、前記第１のトランジスタと前記読み出し線との間を開放したり短絡したりするスイッチ手段とを備える。
【００１７】
本発明の請求項８に係る課題解決手段において、前記開放短絡手段は、前記第１及び第２の許可信号を受ける１出力の論理回路と、前記論理回路の１出力を受け、前記論理回路の１出力の信号のレベルに応じて、前記第１の電位側と前記読み出し線との間を開放したり短絡したりするスイッチ手段とを備える。
【００１８】
本発明の請求項９に係る課題解決手段において、前記スイッチ手段は、前記第１のトランジスタであり、前記第１のトランジスタの制御電極が前記論理回路の１出力を受け、前記第１のトランジスタの第２電流電極が前記読み出し線に接続される。
【００１９】
本発明の請求項１０に係る課題解決手段は、Ａ／Ｄ変換器に内蔵されている。
【００２０】
【発明の実施の形態】
実施の形態１．
図１は本発明の実施の形態１におけるエンコーダ（ＣＭＯＳエンコーダ）のｋ番目の読み出し線Ｌｋに係る部分を抜き出した回路構成図である。図１において、Ｇ１’は反転増幅器、Ｓｗｐはスイッチ、その他の符号は図１４中の符号に対応している。
【００２１】
次に構成について説明する。反転増幅回路Ｇ１’は２つのＰＭＯＳトランジスタ及び１つのＮＭＯＳトランジスタで構成された反転増幅器である。図２は反転増幅回路Ｇ１’の入力ＩＮの電位と出力ＯＵＴの電位との関係を示す図である。図２中のＶｔｈはＮＭＯＳトランジスタとＰＭＯＳトランジスタとが共にオンした場合に読み出し線Ｌｋに印加される電位である。図１中のＮＭＯＳトランジスタとＰＭＯＳトランジスタは、オン状態において、ソースドレイン間の電位差が同じであるとする。従って、電位Ｖｔｈは電源電圧レベルの１／２である。反転増幅回路Ｇ１’の論理閾値Ｖｔｈ’は電位Ｖｔｈより高い。反転増幅器Ｇ１’は、読み出し線Ｌｋの電圧レベルに応じて”Ｈ”レベルか”Ｌ”レベルかの信号を生成する。この信号は反転増幅回路Ｇ１を介してスイッチＳｗｐの制御端子に入力される。読み出し線Ｌｋにドレイン端子が接続されたＰＭＯＳトランジスタＴｐ２ｋ，…，Ｔｐ２nｋの各ソース端子は、配線Ｌｖｄｄｋに接続されている。該配線ＬｖｄｄｋはスイッチＳｗｐを介して電源に接続される。その他の構成は図１４の構成と同様である。開放短絡手段１はスイッチＳｗｐ，反転増幅器Ｇ１’を含んで構成される。
【００２２】
以上のように、開放短絡手段１は、電源からＰＭＯＳトランジスタＴｐ，読み出し線Ｌｋ及びＮＭＯＳトランジスタＴｎを経由し、グランドまでの経路上の、電源とＰＭＯＳトランジスタＴｐとの間に設けられている。なお、ＮＭＯＳトランジスタＴｎとは読み出し線に接続されている全てのトランジスタを示し、以下同様とする。また、ＰＭＯＳトランジスタＴｐとは図に示される読み出し線に接続されている全てのトランジスタを示し、以下同様とする。また、エンコーダの全体の構成は、図１３と同様であり、電源と全てのＰＭＯＳトランジスタＴｐとの間には開放短絡手段１が設けられている。また、このエンコーダはＡ／Ｄ変換器等に適用されている。また、エンコーダを適用したＡ／Ｄ変換器の内部の構成例は、特開平６−１６４３９７号公報等に記載されている。
【００２３】
次に動作について説明する。エンコーダに入力される信号（ここでは制御信号Ｓｉ（ｉ＝１，２，…，２n）（コード化前の信号））が不安定な状態において、制御信号Ｓ２とＳ３とが”Ｈ”レベルとなった場合、読み出し線Ｌｋに接続されたＰＭＯＳトランジスタＴｐ２ｋとＮＭＯＳトランジスタＴｎ３ｋがオンする。読み出し線Ｌｋの電圧レベルは電位Ｖｔｈ付近になり、反転増幅器Ｇ１’の論理閾値Ｖｔｈ’よりも小さくなる。このため、反転増幅回路Ｇ１’の出力ＯＵＴの電位は”Ｈ”レベルの電位になり、スイッチＳｗｐがオフする。これにより、読み出し線Ｌｋに接続されたＰＭＯＳトランジスタには電流が流れず、電源からグランドへの貫通電流は流れない。その結果、Ａ／Ｄ変換器の消費電力の増加が抑制できる。
【００２４】
本実施の形態によると、開放短絡手段１によって上記経路を開放することで、エンコーダの消費電力の増加を抑制できる。
【００２５】
実施の形態２．
図３は本発明の実施の形態２におけるエンコーダ（ＣＭＯＳエンコーダ）のｋ番目の読み出し線Ｌｋに係る部分を抜き出した回路構成図である。図３において、Ｇ１”は反転増幅器、Ｓｗｎはスイッチ、その他の符号は図１４中の符号に対応している。
【００２６】
次に構成について説明する。反転増幅回路Ｇ１”は１つのＰＭＯＳトランジスタ及び２つのＮＭＯＳトランジスタで構成された反転増幅器である。図２に示すように、反転増幅回路Ｇ１”の論理閾値Ｖｔｈ”は電位Ｖｔｈより低い。反転増幅器Ｇ１”は、読み出し線Ｌｋの電圧レベルに応じて”Ｈ”レベルか”Ｌ”レベルかの信号を生成する。この信号は反転増幅回路Ｇ１を介してスイッチＳｗｎの制御端子に入力される。読み出し線Ｌｋにドレイン端子が接続されたＮＭＯＳトランジスタＴｎ１ｋ，Ｔｎ３ｋ，…，Ｔｐ２n−１ｋの各ソース端子は、配線Ｌｇｎｄｋに接続されている。該配線ＬｇｎｄｋはスイッチＳｗｎを介してグランドに接続される。その他の構成は図１４の構成と同様である。開放短絡手段２はスイッチＳｗｎ，反転増幅器Ｇ１”は開放短絡手段２を含んで構成される。
【００２７】
以上のように、開放短絡手段２は、電源からＰＭＯＳトランジスタＴｐ，読み出し線Ｌｋ及びＮＭＯＳトランジスタＴｎを経由し、グランドまでの経路上の、ＮＭＯＳトランジスタＴｎとグランドとの間に設けられている。また、エンコーダの全体の構成は、図１３と同様であり、グランドと全てのＮＭＯＳトランジスタＴｎとの間には開放短絡手段２が設けられている。また、このエンコーダはＡ／Ｄ変換器等に適用されている。また、エンコーダを適用したＡ／Ｄ変換器の内部の構成例は、特開平６−１６４３９７号公報等に記載されている。
【００２８】
次に動作について説明する。エンコーダに入力される信号（ここでは制御信号Ｓｉ）が不安定な状態において、制御信号Ｓ２とＳ３とが”Ｈ”レベルとなった場合、読み出し線Ｌｋに接続されたＰＭＯＳトランジスタＴｐ２ｋとＮＭＯＳトランジスタＴｎ３ｋがオンする。読み出し線Ｌｋの電圧レベルは電位Ｖｔｈ付近になり、反転増幅器Ｇ１”の論理閾値Ｖｔｈ”よりも大きくなる。このため、反転増幅回路Ｇ１”の出力ＯＵＴの電位は”Ｌ”レベルの電位になり、スイッチＳｗｎがオフする。これにより、読み出し線Ｌｋに接続されたＮＭＯＳトランジスタには電流が流れず、電源からグランドへの貫通電流は流れない。その結果、Ａ／Ｄ変換器の消費電力の増加が抑制できる。
【００２９】
本実施の形態によると、開放短絡手段２によって上記経路を開放することで、エンコーダの消費電力の増加を抑制できる。
【００３０】
実施の形態３．
図４は本発明の実施の形態３におけるエンコーダ（ＣＭＯＳエンコーダ）のｋ番目の読み出し線Ｌｋに係る部分を抜き出した回路構成図である。図４において、Ｓｗｐ，Ｓｗｎはスイッチ、その他の符号は図１４中の符号に対応している。
【００３１】
次に構成について説明する。ＮＭＯＳトランジスタとＰＭＯＳトランジスタは、オン状態において、ソースドレイン間の電位差が同じであるとする。従って、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとが共にオンした場合に読み出し線Ｌｋに印加される電位は電源電圧レベルの１／２である。反転増幅器の論理閾値である電位Ｖｔｈは、電源電圧レベルの１／２である。反転増幅器Ｇ１は、読み出し線Ｌｋの電圧レベルに応じて”Ｈ”レベルか”Ｌ”レベルかの信号を生成する。この信号はスイッチＳｗｎ，Ｓｗｐの制御端子に入力される。読み出し線Ｌｋにドレイン端子が接続されたＰＭＯＳトランジスタＴｐ２ｋ，…，Ｔｐ２nｋの各ソース端子は、配線Ｌｖｄｄｋに接続されている。該配線ＬｖｄｄｋはスイッチＳｗｐを介して電源に接続される。読み出し線Ｌｋにドレイン端子が接続されたトランジスタＴｎ１ｋ，Ｔｎ３ｋ，…，Ｔｐ２n−１ｋの各ソース端子は、配線Ｌｇｎｄｋに接続されている。該配線ＬｇｎｄｋはスイッチＳｗｎを介してグランドに接続される。その他の構成は図１４の構成と同様である。開放短絡手段３はスイッチＳｗｎ，Ｓｗｐ、反転増幅器Ｇ１を含んで構成される。
【００３２】
以上のように、開放短絡手段３は、電源からＰＭＯＳトランジスタＴｐ，読み出し線Ｌｋ及びＮＭＯＳトランジスタＴｎを経由し、グランドまでの経路上の、電源とＰＭＯＳトランジスタＴｐとの間及びグランドとＮＭＯＳトランジスタＴｎとの間に設けられている。また、エンコーダの全体の構成は、図１３と同様であり、電源と全てのＰＭＯＳトランジスタＴｐとの間及びグランドと全てのＮＭＯＳトランジスタＴｎとの間には開放短絡手段３が設けられている。また、このエンコーダはＡ／Ｄ変換器等に適用されている。また、このエンコーダはＡ／Ｄ変換器等に適用されている。また、エンコーダを適用したＡ／Ｄ変換器の内部の構成例は、特開平６−１６４３９７号公報等に記載されている。
【００３３】
次に動作について説明する。エンコーダに入力される信号（ここでは制御信号Ｓｉ）が不安定な状態において、制御信号Ｓ２とＳ３とが”Ｈ”レベルとなった場合、読み出し線Ｌｋに接続されたＰＭＯＳトランジスタＴｐ２ｋとＮＭＯＳトランジスタＴｎ３ｋがオンする。読み出し線Ｌｋの電圧レベルは電位Ｖｔｈ付近になり、反転増幅器Ｇ１の閾値電圧である電位Ｖｔｈよりも大きいか、あるいは小さくなる。読み出し線Ｌｋの電圧レベルが電位Ｖｔｈより大きい場合は、反転増幅回路Ｇ１の出力ＯＵＴの電位は”Ｌ”レベルの電位になり、スイッチＳｗｎがオフし、スイッチＳｗｐがオンする。これにより、読み出し線Ｌｋは”Ｈ”レベルを出力すると同時に、接続されたＮＭＯＳトランジスタには電流が流れず、電源からグランドへの貫通電流は流れない。その結果、Ａ／Ｄ変換器の消費電力の増加が抑制できる。読み出し線Ｌｋの電圧レベルが電位Ｖｔｈより小さい場合は、反転増幅回路Ｇ１の出力ＯＵＴの電位は”Ｈ”レベルの電位になり、スイッチＳｗｐがオフし、スイッチＳｗｎがオンする。これにより、読み出し線Ｌｋは”Ｈ”レベルを出力すると同時に、接続されたＰＭＯＳトランジスタには電流が流れず、電源からグランドへの貫通電流は流れない。その結果、Ａ／Ｄ変換器の消費電力の増加が抑制できる。
【００３４】
本実施の形態によると、開放短絡手段３によって上記経路を開放することで、エンコーダの消費電力の増加を抑制できる。
【００３５】
実施の形態４．
図５は本発明の実施の形態４におけるエンコーダ（疑似ＮＭＯＳエンコーダ）のｋ番目の読み出し線Ｌｋに係る部分を抜き出した回路構成図である。図５において、Ｓｗ，Ｓｗ’はスイッチ、Ｇ２は論理積回路（許可手段）、その他の符号は図１７中の符号に対応している。
【００３６】
次に構成について説明する。スイッチＳｗはクロックφＰＲＥ（許可信号）と、そのクロックφＰＲＥ（許可信号）を反転増幅回路Ｇ１を介して生成される相補的な信号によって、そのオン／オフが制御される。スイッチＳｗ’はクロックφＥＮＣと、そのクロックφＥＮＣを反転増幅回路Ｇ１を介して生成される相補的な信号によって、そのオン／オフが制御される。読み出し線Ｌｋは、スイッチＳｗ’，Ｓｗ及びプリチャージ用のＰＭＯＳトランジスタＴｐｃｋを介して電源に接続される。その他の構成は図１７の構成と同様である。開放短絡手段４はスイッチＳｗ，Ｓｗ’及び反転増幅器Ｇ１を含んで構成される。
【００３７】
以上のように、開放短絡手段４は、電源と読み出し線Ｌｋとの間に設けられている。また、エンコーダの全体の構成は、図１５と同様であり、電源と全ての読み出し線Ｌｋとの間には開放短絡手段４が設けられている。また、このエンコーダはＡ／Ｄ変換器等に適用されている。また、エンコーダを適用したＡ／Ｄ変換器の内部の構成例は、特開平６−１６４３９７号公報等に記載されている。
【００３８】
次に動作について説明する。エンコーダに入力される信号（ここではクロックφＰＲＥ，φＥＮＣ，制御信号Ｓｉ）が不安定な状態において、クロックφＰＲＥが”Ｌ”レベル，クロックφＥＮＣが”Ｈ”レベル，制御信号Ｓ３が”Ｈ”レベルとなった場合、まず、論理積回路Ｇ２は制御信号Ｓ３を制御信号Ｓ’３として出力する。制御信号Ｓ’３は”Ｈ”レベルであり、ＮＭＯＳトランジスタＴｎ’３ｋがオンする。スイッチＳｗはオンするが、スイッチＳｗ’はオフする。従って、電源からＰＭＯＳトランジスタＴｐｃｋ，開放短絡手段４，読み出し線Ｌｋ及びＮＭＯＳトランジスタＴｎ’３ｋを介してグランドへ貫通電流は流れない。その結果、Ａ／Ｄ変換器の消費電力の増加が抑制できる。
【００３９】
本実施の形態によると、開放短絡手段４によって電源と読み出し線間を開放することで、エンコーダの消費電力の増加を抑制できる。
【００４０】
実施の形態５．
図６は本発明の実施の形態５におけるエンコーダ（疑似ＮＭＯＳエンコーダ）のｋ番目の読み出し線Ｌｋに係る部分を抜き出した回路構成図である。図６において、Ｓｗ”はスイッチ、Ｇ３は負論理の論理和回路、その他の符号は図１７中の符号に対応している。
【００４１】
次に構成について説明する。スイッチＳｗ”は、論理和回路Ｇ３によってクロックφＰＲＥとφＥＮＣとの論理和を取った信号によって、そのオン／オフが制御される。読み出し線Ｌｋは、スイッチＳＷ”及びＰＭＯＳトランジスタＴｐｃｋを介して電源に接続される。その他の構成は図１７の構成と同様である。開放短絡手段５はスイッチＳｗ”，論理和ゲートＧ３を含んで構成される。
【００４２】
以上のように、開放短絡手段５は、電源と読み出し線Ｌｋとの間に介在している。また、エンコーダの全体の構成は、図１５と同様であり、電源と全ての読み出し線Ｌｋとの間には開放短絡手段４が設けられている。また、このエンコーダはＡ／Ｄ変換器等に適用されている。また、エンコーダを適用したＡ／Ｄ変換器の内部の構成例は、特開平６−１６４３９７号公報等に記載されている。
【００４３】
次に動作について説明する。エンコーダに入力される信号（ここではクロックφＰＲＥ，φＥＮＣ，制御信号Ｓｉ）が不安定な状態において、クロックφＰＲＥが”Ｌ”レベル，クロックφＥＮＣが”Ｈ”レベル，制御信号Ｓ３が”Ｈ”レベルとなった場合、まず、論理積回路Ｇ２は制御信号Ｓ３を制御信号Ｓ’３として出力する。制御信号Ｓ’３は”Ｈ”レベルであり、ＮＭＯＳトランジスタＴｎ’３ｋがオンする。論理和回路Ｇ３は”Ｌ”レベルを出力し、スイッチＳｗ”はオフする。従って、電源からＰＭＯＳトランジスタＴｐｃｋ，開放短絡手段５，読み出し線Ｌｋ，及びＮＭＯＳトランジスタＴｎ’３ｋを介してグランドへ貫通電流が流れない。その結果、Ａ／Ｄ変換器の消費電力の増加が抑制できる。
【００４４】
本実施の形態によると、開放短絡手段５によって電源と読み出し線間を開放することで、エンコーダの消費電力の増加を抑制できる。
【００４５】
また、正常な動作時におけるＰＣ期間に必要な期間を図５に示すエンコーダに比べて短縮できる。図７には図５に示すエンコーダの等価回路、図８には図６に示すエンコーダの等価回路を示す。図７に示すように、図５に示すエンコーダでは、ＰＣ期間に、読み出し線Ｌｋに接続された全てのＮＭＯＳトランジスタのドレイン端子の寄生容量Ｃｓに対して、ＰＭＯＳトランジスタＴｐｃｋの抵抗成分Ｒｔｐ、スイッチＳｗの抵抗成分Ｒｓｗ、およびスイッチＳｗ’の抵抗成分Ｒｓｗ’を介して電源電圧を充電する必要がある。その際の充電に要する時間Ｔは、（Ｒｔｐ＋Ｒｓｗ＋Ｒｓｗ’）×Ｃｓで決まる。一方、図６に示すエンコーダでは、図８に示すように、ＰＣ期間において、読み出し線Ｌｋに接続された全てのＮＭＯＳトランジスタのドレイン端子の寄生容量Ｃｓに対して、ＰＭＯＳトランジスタＴｐの抵抗成分ＲｔｐおよびスイッチＳｗ”の抵抗成分Ｒｓｗ”を介して電源電圧を充電すればよい。その際の充電に要する時間Ｔ’は、（Ｒｔｐ＋Ｒｓｗ”）×Ｃｓで決まり、時間Ｔに比べて短縮される。その結果、充電に要するＰＣ期間が短縮できるため、エンコーダの動作速度を向上できる。
【００４６】
実施の形態６．
図９は本発明の実施の形態６におけるエンコーダ（疑似ＰＭＯＳエンコーダ）のｋ番目の読み出し線Ｌｋに係る部分を抜き出した回路構成図である。図９において、Ｓｗ，Ｓｗ’はスイッチ、Ｔｎｃｋはプリチャージ用のＮＭＯＳトランジスタ、Ｇ４は負論理の論理積回路（許可手段）、ＴｐはＰＭＯＳトランジスタである。
【００４７】
次に構成について説明する。図９に示すエンコーダの構成は、図５に示す電源，クロックφＰＲＥ，開放短絡手段４，ＮＭＯＳトランジスタＴｎ，グランド，論理積回路Ｇ２をそれぞれグランド，クロックφＰＲＥと相補的なクロックφＰＲＥＢ，開放短絡手段６，ＰＭＯＳトランジスタＴｐ，電源，論理積回路Ｇ４に置き換える。
【００４８】
以上のように、開放短絡手段６は、グランドと読み出し線Ｌｋとの間に設けられている。また、エンコーダの全体の構成は、上述のように電源，クロックφＰＲＥ，開放短絡手段４，ＮＭＯＳトランジスタＴｎ，グランド，論理積回路Ｇ２をそれぞれグランド，クロックφＰＲＥと相補的なクロックφＰＲＥＢ，開放短絡手段６，ＰＭＯＳトランジスタＴｐ，電源，論理積回路Ｇ４に置き換えた図１５と同様であり、グランドと全ての読み出し線Ｌｋとの間には開放短絡手段６が設けられている。また、このエンコーダはＡ／Ｄ変換器等に適用されている。また、エンコーダを適用したＡ／Ｄ変換器の内部の構成例は、特開平６−１６４３９７号公報等に記載されている。
【００４９】
次に動作について説明する。まず、クロックφＰＲＥ及びφＥＮＣが、図１６に示すように通常に変化する場合について説明する。クロックφＰＲＥＢが”Ｈ”レベルでクロックφＥＮＣが”Ｌ”レベルのＰＣ期間、スイッチＳｗ，Ｓｗ’及びＮＭＯＳトランジスタＴｎｃｋがオンすることにより、読み出し線Ｌｋは”Ｌ”レベルに放電される。また、制御信号Ｓｉは各々の負論理の論理積回路Ｇ４の一方の入力端に接続され、クロックφＥＮＣは該論理積回路Ｇ４の他方の入力端に入力されているため、ＰＣ期間において、全ての論理積回路Ｇ４が出力する信号Ｓ”ｉが”Ｈ”レベルとなる。そのため、全てのＰＭＯＳトランジスタＴｐ’はオフしている。ＰＭＯＳトランジスタＴｐ’とは図に示される読み出し線に接続されている全てのトランジスタを示し、以下同様とする。
【００５０】
次に、クロックφＰＲＥＢ及びφＥＮＣが”Ｌ”レベルの期間、スイッチＳｗはオフし、スイッチＳｗ’はオンする。読み出し線Ｌｋは”Ｌ”レベルを保持している。
【００５１】
次に、クロックφＰＲＥＢが”Ｌ”レベルでクロックφＥＮＣが”Ｈ”レベルのＥＮＣ期間、スイッチＳｗ，Ｓｗ’はオフする。制御信号Ｓｉのうち、制御信号Ｓ３のみ”Ｈ”レベルで他が全て”Ｌ”レベルの場合、制御信号Ｓ”ｉのうち、制御信号Ｓ”３のみ”Ｌ”レベルで他が全て”Ｈ”レベルとなって、ＰＭＯＳトランジスタＴｐ’３ｋのみがオンする。その結果、読み出し線Ｌｋは”Ｈ”レベルを出力する。また、制御信号Ｓｉのうち、制御信号Ｓ２のみ”Ｈ”レベルで他が全て”Ｌ”レベルの場合は、制御信号Ｓ”ｉのうち、制御信号Ｓ”２のみ”Ｌ”レベルで他が全て”Ｈ”レベルとなり、読み出し線Ｌｋは保持された”Ｌ”レベルをそのまま出力する。
【００５２】
次に、エンコーダに入力される信号（ここではクロックφＰＲＥ，φＥＮＣ，制御信号Ｓｉ）が不安定な状態の場合を説明する。この場合において、クロックφＰＲＥＢが”Ｈ”レベル，クロックφＥＮＣが”Ｈ”レベル，制御信号Ｓ３が”Ｈ”レベルとなった場合、まず、論理積回路Ｇ４は制御信号Ｓ３を制御信号Ｓ”３として出力する。制御信号Ｓ”３は”Ｌ”レベルであり、ＰＭＯＳトランジスタＴｐ’３ｋがオンする。スイッチＳｗはオンするが、スイッチＳｗ’はオフする。従って、電源からＰＭＯＳトランジスタＴｐ’３ｋ，読み出し線Ｌｋ，開放短絡手段６及びＮＭＯＳトランジスタＴｎｃｋを介してグランドへ貫通電流が流れない。その結果、Ａ／Ｄ変換器の消費電力の増加が抑制できる。
【００５３】
本実施の形態によると、開放短絡手段４によって電源と読み出し線間を開放することで、エンコーダの消費電力の増加を抑制できる。
【００５４】
実施の形態７．
図１０は本発明の実施の形態７におけるエンコーダ（疑似ＰＭＯＳエンコーダ）のｋ番目の読み出し線Ｌｋに係る部分を抜き出した回路構成図である。図１０において、Ｓｗ”はスイッチ、Ｇ４は負論理の論理積回路、その他の符号は図９中の符号に対応している。
【００５５】
次に構成について説明する。スイッチＳｗ”は、論理積回路Ｇ４によってクロックφＰＲＥＢとφＥＮＣとの論理積を取った信号によって、そのオン／オフが制御される。読み出し線Ｌｋは、スイッチＳＷ”およびＮＭＯＳトランジスタＴｎｃｋを介してグランドに接続される。その他の構成は図９の構成と同様である。開放短絡手段７はスイッチＳｗ”，論理積回路Ｇ４を含んで構成される。
【００５６】
以上のように、開放短絡手段７は、電源と読み出し線Ｌｋとの間に介在している。また、エンコーダの全体の構成は、上述のように電源，クロックφＰＲＥ，開放短絡手段４，ＮＭＯＳトランジスタＴｎ，グランド，論理積回路Ｇ２をそれぞれグランド，クロックφＰＲＥと相補的なクロックφＰＲＥＢ，開放短絡手段６，ＰＭＯＳトランジスタＴｐ，電源，論理積回路Ｇ４に置き換えた図１５と同様であり、グランドと全ての読み出し線Ｌｋとの間には開放短絡手段７が設けられている。また、このエンコーダはＡ／Ｄ変換器等に適用されている。また、エンコーダを適用したＡ／Ｄ変換器の内部の構成例は、特開平６−１６４３９７号公報等に記載されている。
【００５７】
次に動作について説明する。エンコーダに入力される信号（ここではクロックφＰＲＥ，φＥＮＣ，制御信号Ｓｉ）が不安定な状態において、クロックφＰＲＥＢが”Ｈ”レベル，クロックφＥＮＣが”Ｈ”レベル，制御信号Ｓ３が”Ｈ”レベルとなった場合、まず、論理積回路Ｇ４は制御信号Ｓ３を制御信号Ｓ”３として出力する。制御信号Ｓ”３は”Ｌ”レベルであり、ＰＭＯＳトランジスタＴｐ’３ｋがオンする。論理積回路Ｇ４は”Ｌ”レベルを出力し、スイッチＳｗ”はオフする。従って、電源からＰＭＯＳトランジスタＴｐ’３ｋ，読み出し線Ｌｋ，開放短絡手段７及びＮＭＯＳトランジスタＴｎｃｋを介してグランドへ貫通電流が流れない。その結果、Ａ／Ｄ変換器の消費電力の増加が抑制できる。
【００５８】
本実施の形態によると、開放短絡手段７によって電源と読み出し線間を開放することで、エンコーダの消費電力の増加を抑制できる。また、実施の形態５と同様に、放電に必要な期間が短縮できるため、エンコーダの動作速度を向上できる。
【００５９】
実施の形態８．
図１１は本発明の実施の形態８におけるエンコーダ（疑似ＮＭＯＳエンコーダ）のｋ番目の読み出し線Ｌｋに係る部分を抜き出した回路構成図である。図１１において、Ｇ５は正論理の論理和回路、その他の符号は図５中の符号に対応している。
【００６０】
次に構成について説明する。ＰＭＯＳトランジスタＴｐｃｋはクロックφＰＲＥとクロックφＥＮＣとを論理和回路Ｇ５を介して生成される信号Ｓｐによって、そのオン／オフが制御される。読み出し線Ｌｋは、ＰＭＯＳトランジスタＴｐｃｋを介して電源に接続される。その他の構成は図５の構成と同様である。開放短絡手段８はＰＭＯＳトランジスタＴｐｃｋ，論理和回路Ｇ５を含んで構成される。
【００６１】
以上のように、開放短絡手段８は、電源と読み出し線Ｌｋとの間に設けられている。また、エンコーダの全体の構成は、図１５と同様であり、電源と全ての読み出し線Ｌｋとの間には開放短絡手段４が設けられている。また、このエンコーダはＡ／Ｄ変換器等に適用されている。また、エンコーダを適用したＡ／Ｄ変換器の内部の構成例は、特開平６−１６４３９７号公報等に記載されている。
【００６２】
次に動作について説明する。まず、クロックφＰＲＥ及びφＥＮＣが、図１６に示すように通常に変化する場合について説明する。クロックφＰＲＥ及びクロックφＥＮＣが”Ｌ”レベルのＰＣ期間、論理和回路Ｇ５の出力である信号Ｓｐが”Ｌ”レベルとなる。ＰＭＯＳトランジスタＴｐｃｋがオンすることにより、読み出し線Ｌｋは”Ｈ”レベルに充電される。また、制御信号Ｓｉは各々の正出力の論理積回路Ｇ２の一方の入力端に接続され、クロックφＥＮＣは該論理積回路Ｇ２の他方の入力端に入力されている。ＰＣ期間において、全ての論理積回路Ｇ２が出力する信号Ｓ’ｉが”Ｌ”レベルである。このため、全てのＮＭＯＳトランジスタＴｎ’はオフしている。
【００６３】
次に、クロックφＰＲＥが”Ｈ”レベルでクロックφＥＮＣが”Ｌ”レベルの期間、信号Ｓｐは”Ｈ”レベルであり、ＰＭＯＳトランジスタＴｐｃｋがオフして読み出Ｌ線Ｌｋは”Ｈ”レベルを保持している。
【００６４】
次に、クロックφＰＲＥおよびφＥＮＣが”Ｈ”のＥＮＣ期間、制御信号Ｓ３のみ”Ｈ”レベルで他が全て”Ｌ”レベルの場合、制御信号Ｓ’３のみ”Ｈ”レベルで他が全て”Ｌ”レベルとなって、ＮＭＯＳトランジスタＴｎ’３ｋのみがオンする。その結果、読み出し線Ｌｋは”Ｌ”レベルを出力する。また、制御信号Ｓ２のみ”Ｈ”レベルで他が全て”Ｌ”レベルの場合は、制御信号Ｓ”２のみ”Ｈ”レベルで他が全て”Ｌ”レベルとなり、読み出し線Ｌｋでは保持された”Ｈ”レベルがそのまま出力される。
【００６５】
次に、エンコーダに入力される信号（ここではクロックφＰＲＥ，φＥＮＣ，制御信号Ｓｉ）が不安定な状態の場合を説明する。この場合において、クロックφＰＲＥが”Ｌ”レベル，クロックφＥＮＣが”Ｈ”レベル，制御信号Ｓ３が”Ｈ”レベルとなった場合、まず、信号Ｓ’は”Ｈ”レベルであり、ＮＭＯＳトランジスタＴｎ’３ｋがオンする。信号Ｓｐは”Ｈ”レベルのため、ＰＭＯＳトランジスタＴｐｃｋはオフする。従って、電源から開放短絡手段８，読み出し線Ｌｋ及びＮＭＯＳトランジスタＴｎ’３ｋを介してグランドへ貫通電流が流れない。その結果、Ａ／Ｄ変換器の消費電力の増加が抑制できる。
【００６６】
本実施の形態によると、開放短絡手段８によって電源と読み出し線間を開放することで、エンコーダの消費電力の増加を抑制でき、開放短絡手段８の構成が簡単になる。
【００６７】
実施の形態９．
図１２は本発明の実施の形態９におけるエンコーダ（疑似ＰＭＯＳエンコーダ）のｋ番目の読み出し線Ｌｋに係る部分を抜き出した回路構成図である。図１２において、Ｇ３は負論理の論理和回路、その他の符号は図９中の符号に対応している。
【００６８】
次に構成について説明する。ＮＭＯＳトランジスタＴｎｃｋはクロックφＰＲＥとクロックφＥＮＣとを論理和回路Ｇ３を介して生成された信号Ｓｎによって、そのオン／オフが制御される。読み出し線Ｌｋは、ＰＭＯＳトランジスタＴｎｃｋを介してグランドに接続される。その他の構成は図９と同様である。開放短絡手段９はＮＭＯＳトランジスタＴｎｃｋ及び論理和回路Ｇ３を含んで構成される。
【００６９】
以上のように、開放短絡手段９は、グランドと読み出し線Ｌｋとの間に設けられている。また、エンコーダの全体の構成は、実施の形態７で説明したように電源，開放短絡手段４，ＮＭＯＳトランジスタＴｎ，グランド，論理積回路Ｇ２をそれぞれグランド，開放短絡手段６，ＰＭＯＳトランジスタＴｐ，電源，論理積回路Ｇ４に置き換えた図１５と同様であり、グランドと全ての読み出し線Ｌｋとの間には開放短絡手段７が設けられている。また、このエンコーダはＡ／Ｄ変換器等に適用されている。また、エンコーダを適用したＡ／Ｄ変換器の内部の構成例は、特開平６−１６４３９７号公報等に記載されている。
【００７０】
次に動作について説明する。まず、クロックφＰＲＥ及びφＥＮＣが、図１６に示すように通常に変化する場合について説明する。クロックφＰＲＥ及びクロックφＥＮＣが”Ｌ”レベルのＰＣ期間、エンコーダの読み出し線Ｌｋは論理和回路Ｇ３の出力である信号Ｓｎが”Ｈ”レベルであるため、ＮＭＯＳトランジスタＴｎｃｋがオンすることにより、”Ｌ”レベルに放電される。また、制御信号Ｓｉは各々の負論理の論理積回路Ｇ４の一方の入力端に接続され、クロックφＥＮＣは該論理積回路Ｇ４の他方の入力端に入力されているため、ＰＣ期間において、全ての論理積回路Ｇ４が出力する信号Ｓ”ｉが”Ｈ”レベルとなる。そのため、全てのＰＭＯＳトランジスタＴｐ’はオフしている。
【００７１】
次に、クロックφＰＲＥが”Ｈ”レベルでクロックφＥＮＣが”Ｌ”レベルの期間、信号Ｓｎは”Ｌ”レベルであり、ＮＭＯＳトランジスタＴｎｃｋがオフし、読み出し線Ｌｋは”Ｌ”レベルを保持する。
【００７２】
次に、クロックφＰＲＥ及びφＥＮＣが”Ｈ”レベルのＥＮＣ期間、制御信号Ｓｉのうち、制御信号Ｓ３のみ”Ｈ”レベルで他が全て”Ｌ”レベルの場合、ＮＭＯＳトランジスタＴｎｃｋはオフしたままであり、制御信号Ｓ”ｉのうち、制御信号Ｓ”３のみ”Ｌ”レベルで他が全て”Ｈ”レベルとなって、ＰＭＯＳトランジスタＴｐ’３ｋのみがオンする。その結果、読み出し線Ｌｋは”Ｈ”レベルを出力する。また、制御信号Ｓ２のみ”Ｈ”レベルで他が全て”Ｌ”レベルの場合は、制御信号Ｓ”２のみ”Ｌ”レベルで他が全て”Ｈ”レベルとなり、読み出し線Ｌｋは保持された”Ｌ”レベルをそのまま出力する。
【００７３】
次に、エンコーダに入力される信号（ここではクロックφＰＲＥ，φＥＮＣ，制御信号Ｓｉ）が不安定な状態の場合を説明する。この場合において、クロックφＰＲＥが”Ｌ”レベル，クロックφＥＮＣが”Ｈ”レベル，制御信号Ｓ３が”Ｈ”レベルとなった場合、まず、論理積回路Ｇ４は制御信号Ｓ３を制御信号Ｓ”３として出力する。制御信号Ｓ”３は”Ｌ”レベルであり、ＰＭＯＳトランジスタＴｐ’３ｋがオンする。信号Ｓｎは”Ｌ”レベルであり、トランジスタＴｎｃｋはオフする。従って、電源からＰＭＯＳトランジスタＴｐ’３ｋ，読み出し線Ｌｋ，開放短絡手段９を介してグランドへ貫通電流が流れない。その結果、Ａ／Ｄ変換器の消費電力の増加が抑制できる。
【００７４】
本実施の形態によると、開放短絡手段９によって電源と読み出し線間を開放することで、エンコーダの消費電力の増加を抑制でき、開放短絡手段９の構成が簡単になる。
【００７５】
【発明の効果】
本発明請求項１によると、第１及び第２のトランジスタが共にオンしている場合、開放短絡手段が経路を開放して、そこに流れる電流を遮断することで、エンコーダの消費電力の増加を抑制するという効果を奏す。
【００７６】
本発明請求項２によると、第１及び第２のトランジスタが共にオンしている場合、第１のトランジスタのみがオンしている場合、第２のトランジスタのみがオンしている場合のそれぞれの読み出し線の信号のレベルが異なることから、第１及び第２のトランジスタが共にオンしている場合が判断でき、経路を短絡したり開放したりできるという効果を奏す。
【００７７】
本発明請求項３によると、閾値が第１及び第２のトランジスタがオンしている場合の読み出し線に印加される電位と異なる閾値を有する反転増幅器を用いて、第１及び第２のトランジスタが共にオンしているか否かを判断できるという効果を奏す。
【００７８】
本発明請求項４によると、閾値が第１及び第２のトランジスタがオンしている場合の読み出し線に印加される電位と同じ閾値を有する反転増幅器を用いることができ、設計が簡単になるという奏す。
【００７９】
本発明請求項５によると、第１，第２の許可信号を要するエンコーダであって、第１の許可信号が第１のトランジスタの充電を許可し、かつ第２の許可信号が第２の許可信号が１つのデジタル信号の第２のトランジスタの制御電極への入力を許可する場合、開放短絡手段が第１のトランジスタの第２電流電極と読み出し線とを開放して、そこに流れる電流を遮断することで、することで、エンコーダの消費電力の増加を抑制するという効果を奏す。
【００８０】
本発明請求項６によると、第１の電位側と読み出し線との間を２つのスイッチ手段を介在させることで、第１のトランジスタの充電若しくは放電と、第１の電位と読み出し線との間の短絡，開放を行うことができるという効果を奏す。
【００８１】
本発明請求項７によると、第１のトランジスタと読み出し線との間を１つのスイッチ手段を介在させることで、第１のトランジスタの充電若しくは放電に必要な期間が短縮できるため、エンコーダの動作速度を向上できるという効果を奏す。
【００８２】
本発明請求項８によると、第１の電位側と読み出し線との間を１つのスイッチ手段を介在させることで、構成が簡単になるという効果を奏す。
【００８３】
本発明請求項９によると、スイッチ手段と第１のトランジスタとを兼用することで、請求項５よりも構成が簡単になるという効果を奏す。
【００８４】
本発明請求項１０によると、Ａ／Ｄ変換器の消費電力が削減され、特に、バッテリによって駆動する携帯機器に本Ａ／Ｄ変換器が搭載されている場合は、スタンバイ状態における消費電力が減少し、バッテリの寿命も長くなるという効果を奏す。
【図面の簡単な説明】
【図１】  本発明の実施の形態１におけるエンコーダのｋ番目の読み出し線Ｌｋに係る部分を抜き出した回路構成図である。
【図２】  反転増幅回路Ｇ１’の入力ＩＮの電位と出力ＯＵＴの電位との関係を示す図である。
【図３】  本発明の実施の形態２におけるエンコーダのｋ番目の読み出し線Ｌｋに係る部分を抜き出した回路構成図である。
【図４】  本発明の実施の形態３におけるエンコーダのｋ番目の読み出し線Ｌｋに係る部分を抜き出した回路構成図である。
【図５】  本発明の実施の形態４におけるエンコーダのｋ番目の読み出し線Ｌｋに係る部分を抜き出した回路構成図である。
【図６】  本発明の実施の形態５におけるエンコーダのｋ番目の読み出し線Ｌｋに係る部分を抜き出した回路構成図である。
【図７】  図５に示すエンコーダの等価回路図である。
【図８】  図６に示すエンコーダの等価回路図である。
【図９】  本発明の実施の形態６におけるエンコーダのｋ番目の読み出し線Ｌｋに係る部分を抜き出した回路構成図である。
【図１０】  本発明の実施の形態７におけるエンコーダのｋ番目の読み出し線Ｌｋに係る部分を抜き出した回路構成図である。
【図１１】  本発明の実施の形態８におけるエンコーダのｋ番目の読み出し線Ｌｋに係る部分を抜き出した回路構成図である。
【図１２】  本発明の実施の形態９におけるエンコーダのｋ番目の読み出し線Ｌｋに係る部分を抜き出した回路構成図である。
【図１３】  従来のエンコーダの一例を示す回路構成図である。
【図１４】  図１３に示すエンコーダのｋ番目の読み出し線Ｌｋに係る部分を抜き出した回路構成図である。
【図１５】  ｎビットのディジタルコードを出力する疑似ＮＭＯＳエンコーダの一例を示した回路構成図である。
【図１６】  図１５に示すクロックφＰＲＥ，φＥＮＣ，読み出し線Ｌｋにおける信号ＥＮＣのタイミングチャートである。
【図１７】  図１５に示すエンコーダのｋ番目の読み出し線Ｌｋに係る部分を抜き出した回路構成図である。
【符号の説明】
１〜９  開放短絡手段、Ｌｋ  読み出し線、Ｓｗ，Ｓｗ’，Ｓｗ”，Ｓｗｎ，Ｓｗｐ  スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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