(57)【特許請求の範囲】
【請求項１】
１−トランジスタ−メモリセルを有し、各メモリセルが
半導体基板（１）内に配置されたトランジスタ（３、４、６）と、
このトランジスタの上に配置されたビット線（10）およびビット線の上に配置されたコンデンサ（11、47、48）と、
トランジスタの第１のS/D領域（３）を下側コンデンサ板（11）と電気的に接続するためのトランジスタ−コンデンサ−ピラー（９）（TK−ピラー）と、
第２のS/D領域（４）をビット線（10）と電気的に接続するためのトランジスタ−ビット線−ピラー（８）（TB−ピラー）とを有し、
かつ、該両ピラー（８、９）を形成する前に接触孔が第１の絶縁層（15）またはこの第１の絶縁層の部分層内にエッチングされる半導体メモリデバイスの製造方法であって、
ａ）前記両ピラー（８、９）が少なくとも接触孔内へのピラー材料の析出と、研磨法（CMPプロセス）による接触孔の外側のピラー材料の除去とにより製造され、
ｂ）TB−ピラー上に位置して、ビット線（10）が第１の絶縁層（15）内に埋められて製造され、その際にトレンチ（22）が第１の絶縁層（15）内にエッチングされ、前記トレンチ（22）内にビット線材料が析出され、かつCMPプロセスでトレンチ（22）の外側で再び除去され、更に
ｃ）ビット線（10）の上面に絶縁カバー（25）を設けられ、その上縁が第１の絶縁層（15）の上縁とほぼ等しい高さに位置している
方法において、
ｄ）ビット線材料の析出前に付着および／または接触層（24）が施され、
ｅ）CMPプロセスがビット線を形成するため付着および／または接触層（24）に対して選択的に実行され、次いでトレンチ上縁の下の残留するビット線材料が付着および／または接触層（24）に対して選択的にバックエッチングされ、付着および／または接触層（24）が除去され、かつカバー（25）が製造される
ことを特徴とする１−トランジスタ−メモリセルを有する半導体メモリデバイスの製造方法。
【請求項２】
１−トランジスタ−メモリセルを有し、各メモリセルが
半導体基板（１）内に配置されたトランジスタ（３、４、６）と、
トランジスタの上に配置されたビット線（10）およびビット線の上に配置されたコンデンサ（11、47、48）と、
トランジスタの第１のS/D領域（３）を下側コンデンサ板（11）と電気的に接続するためのトランジスタ−コンデンサ−ピラー（９）（TK−ピラー）と、
第２のS/D領域（４）をビット線（10）と電気的に接続するためのトランジスタ−ビット線−ピラー（８）（TB−ピラー）とを有し、
かつ、ビット線（10）がビット線材料の全面析出とホト技術によるパターン化とにより製造され、また前記両ピラー（８、９）を形成する前に接触孔が平坦化層（15c）内かまたは第１の絶縁層（15）の部分層内にエッチングされる半導体メモリデバイスの製造方法であって、
ａ）ビット線材料の析出前に先ず、TKピラーよりも低くまた上面を非導電性材料により覆われている下側TKピラー（9a）が製造され、
ｂ）前記両ピラー（８、９）が少なくとも接触孔内へのピラー材料の析出と、CMPプロセスによる接触孔の外側でのピラー材料の除去とにより製造され、
ｃ）ビット線の製造後に隣接するビット線間の間隙を充填する平坦化層（15c）が平坦化層材料の析出とエッチング処理により製造され、
ｄ）下側TKピラー（9a）を少なくとも部分的に露出させる接触孔が平坦化層（15c）および非導電性材料内にエッチングされ、また上側TKピラー（9b）が少なくとも接触孔内のピラー材料の析出と、CMPプロセスによる接触孔の外側でのピラー材料の除去とにより製造される
方法において、
ｅ）ビット線材料の析出前に付着および／または接触層（24）が施され、
ｆ）CMPプロセスがビット線を形成するため付着および／または接触層（24）に対して選択的に実行され、次いでトレンチ上縁の下の残留するビット線材料が付着および／または接触層（24）に対して選択的にバックエッチングされ、付着および／または接触層（24）が除去され、かつカバー（25）が製造される
ことを特徴とする１−トランジスタ−メモリセルを有する半導体メモリデバイスの製造方法。
【請求項３】
１−トランジスタ−メモリセルを有し、各メモリセルが
半導体基板（１）内に配置されたトランジスタ（３、４、６）と、
このトランジスタの上に配置されたビット線（10）およびビット線の上に配置されたコンデンサ（11、47、48）と、
トランジスタの第１のS/D領域（３）を下側コンデンサ板（11）と電気的に接続するためのトランジスタ−コンデンサ−ピラー（９）（TK−ピラー）と、
第２のS/D領域（４）をビット線（10）と電気的に接続するためのトランジスタ−ビット線−ピラー（８）（TB−ピラー）とを有し、
かつ、該両ピラー（８、９）を形成する前に接触孔が第１の絶縁層（15）またはこの第１の絶縁層の部分層内にエッチングされる半導体メモリデバイスの製造方法であって、
ａ）前記両ピラー（８、９）が少なくとも接触孔内へのピラー材料の析出と、研磨法（CMPプロセス）による接触孔の外側のピラー材料の除去とにより製造され、
ｂ）TB−ピラー上に位置して、ビット線（10）が第１の絶縁層（15）内に埋められて製造され、その際にトレンチ（22）が第１の絶縁層（15）内にエッチングされ、前記トレンチ（22）内にビット線材料が析出され、かつCMPプロセスでトレンチ（22）の外側で再び除去され、更に
ｃ）ビット線（10）の上面に絶縁カバー（25）を設けられ、その上縁が第１の絶縁層（15）の上縁とほぼ等しい高さに位置している
方法において、
ｄ）ビット線材料が少なくともトレンチ高さ（22）に相当する厚みに析出され、またCMPプロセスの後にトレンチ上縁の下にビット線を形成するためTKピラー（９）に対して選択的にバックエッチングされ、
ｅ）CMPプロセスがビット線を形成するため付着および／または接触層（24）に対して選択的に実行され、
ｆ）次いでトレンチ上縁の下の残留するビット線材料が付着および／または接触層（24）に対して選択的にバックエッチングされ、付着および／または接触層（24）が除去され、かつカバー（25）が製造される
ことを特徴とする１−トランジスタ−メモリセルを有する半導体メモリデバイスの製造方法。
【請求項４】
１−トランジスタ−メモリセルを有し、各メモリセルが
半導体基板（１）内に配置されたトランジスタ（３、４、６）と、
トランジスタの上に配置されたビット線（10）およびビット線の上に配置されたコンデンサ（11、47、48）と、
トランジスタの第１のS/D領域（３）を下側コンデンサ板（11）と電気的に接続するためのトランジスタ−コンデンサ−ピラー（９）（TK−ピラー）と、
第２のS/D領域（４）をビット線（10）と電気的に接続するためのトランジスタ−ビット線−ピラー（８）（TB−ピラー）とを有し、
かつ、ビット線（10）がビット線材料の全面析出とホト技術によるパターン化とにより製造され、また前記両ピラー（８、９）を形成する前に接触孔が平坦化層（15c）内かまたは第１の絶縁層（15）の部分層内にエッチングされる半導体メモリデバイスの製造方法であって、
ａ）ビット線材料の析出前に先ず、TKピラーよりも低くまた上面を非導電性材料により覆われている下側TKピラー（9a）が製造され、
ｂ）前記両ピラー（８、９）が少なくとも接触孔内へのピラー材料の析出と、CMPプロセスによる接触孔の外側でのピラー材料の除去とにより製造され、
ｃ）ビット線の製造後に隣接するビット線間の間隙を充填する平坦化層（15c）が平坦化層材料の析出とエッチング処理により製造され、
ｄ）下側TKピラー（9a）を少なくとも部分的に露出させる接触孔が平坦化層（15c）および非導電性材料内にエッチングされ、また上側TKピラー（9b）が少なくとも接触孔内のピラー材料の析出と、CMPプロセスによる接触孔の外側でのピラー材料の除去とにより製造される
方法において、
ｅ）ビット線（10）の表面を露出する平坦化層（15c）がCMPプロセスで平坦化され、ビット線（10）が続いてバックエッチングされ、かつカバー（25）を設けられる
ことを特徴とする１−トランジスタ−メモリセルを有する半導体メモリデバイスの製造方法。
【請求項５】
１−トランジスタ−メモリセルを有し、各メモリセルが
半導体基板（１）内に配置されたトランジスタ（３、４、６）と、
このトランジスタの上に配置されたビット線（10）およびビット線の上に配置されたコンデンサ（11、47、48）と、
トランジスタの第１のS/D領域（３）を下側コンデンサ板（11）と電気的に接続するためのトランジスタ−コンデンサ−ピラー（９）（TK−ピラー）と、
第２のS/D領域（４）をビット線（10）と電気的に接続するためのトランジスタ−ビット線−ピラー（８）（TB−ピラー）とを有し、
かつ、該両ピラー（８、９）を形成する前に接触孔が第１の絶縁層（15）またはこの第１の絶縁層の部分層内にエッチングされる半導体メモリデバイスの製造方法であって、
ａ）前記両ピラー（８、９）が少なくとも接触孔内へのピラー材料の析出と、研磨法（CMPプロセス）による接触孔の外側のピラー材料の除去とにより製造され、
ｂ）TB−ピラー上に位置して、ビット線（10）が第１の絶縁層（15）内に埋められて製造され、その際にトレンチ（22）が第１の絶縁層（15）内にエッチングされ、前記トレンチ（22）内にビット線材料が析出され、かつCMPプロセスでトレンチ（22）の外側で再び除去され、更に
ｃ）ビット線（10）の上面に絶縁カバー（25）を設けられ、その上縁が第１の絶縁層（15）の上縁とほぼ等しい高さに位置している
方法において、
ｄ）カバー（25）がビット線（10）上のカバー材料の全面析出により、また第１の絶縁層（15）または平坦化層（15c）がそれに続いてのトレンチ（22）の外側のカバー材料を除去するCMPプロセスにより製造される
ことを特徴とする１−トランジスタ−メモリセルを有する半導体メモリデバイスの製造方法。
【請求項６】
１−トランジスタ−メモリセルを有し、各メモリセルが
半導体基板（１）内に配置されたトランジスタ（３、４、６）と、
このトランジスタの上に配置されたビット線（10）およびビット線の上に配置されたコンデンサ（11、47、48）と、
トランジスタの第１のS/D領域（３）を下側コンデンサ板（11）と電気的に接続するためのトランジスタ−コンデンサ−ピラー（９）（TK−ピラー）と、
第２のS/D領域（４）をビット線（10）と電気的に接続するためのトランジスタ−ビット線−ピラー（８）（TB−ピラー）とを有し、
かつ、ビット線（10）がビット線材料の全面析出とホト技術によるパターン化とにより製造され、また前記両ピラー（８、９）を形成する前に接触孔が平坦化層（15c）内かまたは第１の絶縁層（15）の部分層内にエッチングされる半導体メモリデバイスの製造方法であって、
ａ）ビット線材料の析出前に先ず、TKピラーよりも低くまた上面を非導電性材料により覆われている下側TKピラー（9a）が製造され、
ｂ）前記両ピラー（８、９）が少なくとも接触孔内へのピラー材料の析出と、CMPプロセスによる接触孔の外側でのピラー材料の除去とにより製造され、
ｃ）ビット線の製造後に隣接するビット線間の間隙を充填する平坦化層（15c）が平坦化層材料の析出とエッチング処理により製造され、
ｄ）下側TKピラー（9a）を少なくとも部分的に露出させる接触孔が平坦化層（15c）および非導電性材料内にエッチングされ、また上側TKピラー（9b）が少なくとも接触孔内のピラー材料の析出と、CMPプロセスによる接触孔の外側でのピラー材料の除去とにより製造される
方法において、
ｅ）カバー（25）がビット線（10）上のカバー材料の全面析出により、また第１の絶縁層（15）または平坦化層（15c）がそれに続いてのトレンチ（22）の外側のカバー材料を除去するCMPプロセスにより製造される
ことを特徴とする１−トランジスタ−メモリセルを有する半導体メモリデバイスの製造方法。
【請求項７】
カバー（25）が、ビット線（10）上のカバー材料の全面析出により、又第１の絶縁層（15）または平坦化層（15c）がそれに続いてのトレンチ（22）の外側のカバー材料を除去するCPMプロセスにより製造され、
前記カバー（25）が続いてのCMPプロセスの際に第１の絶縁層（15）または平坦化層（15c）に対して選択的に除去され得る材料から製造される
ことを特徴とする請求項６記載の方法。
【請求項８】
１−トランジスタ−メモリセルを有し、各メモリセルが
半導体基板（１）内に配置されたトランジスタ（３、４、６）と、
このトランジスタの上に配置されたビット線（10）およびビット線の上に配置されたコンデンサ（11、47、48）と、
トランジスタの第１のS/D領域（３）を下側コンデンサ板（11）と電気的に接続するためのトランジスタ−コンデンサ−ピラー（９）（TK−ピラー）と、
第２のS/D領域（４）をビット線（10）と電気的に接続するためのトランジスタ−ビット線−ピラー（８）（TB−ピラー）とを有し、
かつ、該両ピラー（８、９）を形成する前に接触孔が第１の絶縁層（15）またはこの第１の絶縁層の部分層内にエッチングされる半導体メモリデバイスの製造方法であって、
ａ）前記両ピラー（８、９）が少なくとも接触孔内へのピラー材料の析出と、研磨法（CMPプロセス）による接触孔の外側のピラー材料の除去とにより製造され、
ｂ）TB−ピラー上に位置して、ビット線（10）が第１の絶縁層（15）内に埋められて製造され、その際にトレンチ（22）が第１の絶縁層（15）内にエッチングされ、前記トレンチ（22）内にビット線材料が析出され、かつCMPプロセスでトレンチ（22）の外側で再び除去され、更に
ｃ）ビット線（10）の上面に絶縁カバー（25）を設けられ、その上縁が第１の絶縁層（15）の上縁とほぼ等しい高さに位置している
方法において、
ｄ）カバー（25）の製造後にTKピラー（９）が第１の絶縁層（15）およびカバー（25）に対して選択的にトレンチ（22）の底の下までバックエッチングされ、露出している壁に非導電性のスペーサが形成され、更に残留する孔がピラー材料により満たされる
ことを特徴とする１−トランジスタ−メモリセルを有する半導体メモリデバイスの製造方法。
【請求項９】
１−トランジスタ−メモリセルを有し、各メモリセルが
半導体基板（１）内に配置されたトランジスタ（３、４、６）と、
トランジスタの上に配置されたビット線（10）およびビット線の上に配置されたコンデンサ（11、47、48）と、
トランジスタの第１のS/D領域（３）を下側コンデンサ板（11）と電気的に接続するためのトランジスタ−コンデンサ−ピラー（９）（TK−ピラー）と、
第２のS/D領域（４）をビット線（10）と電気的に接続するためのトランジスタ−ビット線−ピラー（８）（TB−ピラー）とを有し、
かつ、ビット線（10）がビット線材料の全面析出とホト技術によるパターン化とにより製造され、また前記両ピラー（８、９）を形成する前に接触孔が平坦化層（15c）内かまたは第１の絶縁層（15）の部分層内にエッチングされる半導体メモリデバイスの製造方法であって、
ａ）ビット線材料の析出前に先ず、TKピラーよりも低くまた上面を非導電性材料により覆われている下側TKピラー（9a）が製造され、
ｂ）前記両ピラー（８、９）が少なくとも接触孔内へのピラー材料の析出と、CMPプロセスによる接触孔の外側でのピラー材料の除去とにより製造され、
ｃ）ビット線の製造後に隣接するビット線間の間隙を充填する平坦化層（15c）が平坦化層材料の析出とエッチング処理により製造され、
ｄ）下側TKピラー（9a）を少なくとも部分的に露出させる接触孔が平坦化層（15c）および非導電性材料内にエッチングされ、また上側TKピラー（9b）が少なくとも接触孔内のピラー材料の析出と、CMPプロセスによる接触孔の外側でのピラー材料の除去とにより製造される
方法において、
ｅ）カバー（25）の製造後にTKピラー（９）が第１の絶縁層（15）およびカバー（25）に対して選択的にトレンチ（22）の底の下までバックエッチングされ、露出している壁に非導電性のスペーサが形成され、また残留する孔がピラー材料により満たされる
ことを特徴とする１−トランジスタ−メモリセルを有する半導体メモリデバイス
の製造方法。
【請求項１０】
１−トランジスタ−メモリセルを有し、各メモリセルが
半導体基板（１）内に配置されたトランジスタ（３、４、６）と、
このトランジスタの上に配置されたビット線（10）およびビット線の上に配置されたコンデンサ（11、47、48）と、
トランジスタの第１のS/D領域（３）を下側コンデンサ板（11）と電気的に接続するためのトランジスタ−コンデンサ−ピラー（９）（TK−ピラー）と、
第２のS/D領域（４）をビット線（10）と電気的に接続するためのトランジスタ−ビット線−ピラー（８）（TB−ピラー）とを有し、
かつ、該両ピラー（８、９）を形成する前に接触孔が第１の絶縁層（15）またはこの第１の絶縁層の部分層内にエッチングされる半導体メモリデバイスの製造方法であって、
ａ）前記両ピラー（８、９）が少なくとも接触孔内へのピラー材料の析出と、研磨法（CMPプロセス）による接触孔の外側のピラー材料の除去とにより製造され、
ｂ）TB−ピラー上に位置して、ビット線（10）が第１の絶縁層（15）内に埋められて製造され、その際にトレンチ（22）が第１の絶縁層（15）内にエッチングされ、前記トレンチ（22）内にビット線材料が析出され、かつCMPプロセスでトレンチ（22）の外側で再び除去され、更に
ｃ）ビット線（10）の上面に絶縁カバー（25）を設けられ、その上縁が第１の絶縁層（15）の上縁とほぼ等しい高さに位置している
方法において、
ｄ）トレンチ（22）のエッチングの後に絶縁側面（23）がトレンチ壁に形成され、
ｅ）ビット線材料の析出前に付着および／または接触層（24）が施され、
ｆ）絶縁側面（23）がトレンチ壁において露出しているTKピラー（９）の側部表面の酸化または窒化により製造される
ことを特徴とする１−トランジスタ−メモリセルを有する半導体メモリデバイスの製造方法。
【請求項１１】
１−トランジスタ−メモリセルを有し、各メモリセルが
半導体基板（１）内に配置されたトランジスタ（３、４、６）と、
このトランジスタの上に配置されたビット線（10）およびビット線の上に配置されたコンデンサ（11、47、48）と、
トランジスタの第１のS/D領域（３）を下側コンデンサ板（11）と電気的に接続するためのトランジスタ−コンデンサ−ピラー（９）（TK−ピラー）と、
第２のS/D領域（４）をビット線（10）と電気的に接続するためのトランジスタ−ビット線−ピラー（８）（TB−ピラー）とを有し、
かつ、該両ピラー（８、９）を形成する前に接触孔が第１の絶縁層（15）またはこの第１の絶縁層の部分層内にエッチングされる半導体メモリデバイスの製造方法であって、
ａ）前記両ピラー（８、９）が少なくとも接触孔内へのピラー材料の析出と、研磨法（CMPプロセス）による接触孔の外側のピラー材料の除去とにより製造され、
ｂ）TB−ピラー上に位置して、ビット線（10）が第１の絶縁層（15）内に埋められて製造され、その際にトレンチ（22）が第１の絶縁層（15）内にエッチングされ、前記トレンチ（22）内にビット線材料が析出され、かつCMPプロセスでトレンチ（22）の外側で再び除去され、更に
ｃ）ビット線（10）の上面に絶縁カバー（25）を設けられ、その上縁が第１の絶縁層（15）の上縁とほぼ等しい高さに位置している
方法において、
ｄ）ビット線を形成するためのCMPプロセスおよび／またはトレンチ上縁の下のビット線（10）のバックエッチングが、TKピラー（９）の表面上に形成された酸化物または窒化物に対して選択的に実行される
ことを特徴とする１−トランジスタ−メモリセルを有する半導体メモリデバイスの製造方法。
【請求項１２】
１−トランジスタ−メモリセルを有し、各メモリセルが
半導体基板（１）内に配置されたトランジスタ（３、４、６）と、
トランジスタの上に配置されたビット線（10）およびビット線の上に配置されたコンデンサ（11、47、48）と、
トランジスタの第１のS/D領域（３）を下側コンデンサ板（11）と電気的に接続するためのトランジスタ−コンデンサ−ピラー（９）（TK−ピラー）と、
第２のS/D領域（４）をビット線（10）と電気的に接続するためのトランジスタ−ビット線−ピラー（８）（TB−ピラー）とを有し、
かつ、ビット線（10）がビット線材料の全面析出とホト技術によるパターン化とにより製造され、また前記両ピラー（８、９）を形成する前に接触孔が平坦化層（15c）内かまたは第１の絶縁層（15）の部分層内にエッチングされる半導体メモリデバイスの製造方法であって、
ａ）ビット線材料の析出前に先ず、TKピラーよりも低くまた上面を非導電性材料により覆われている下側TKピラー（9a）が製造され、
ｂ）前記両ピラー（８、９）が少なくとも接触孔内へのピラー材料の析出と、CMPプロセスによる接触孔の外側でのピラー材料の除去とにより製造され、
ｃ）ビット線の製造後に隣接するビット線間の間隙を充填する平坦化層（15c）が平坦化層材料の析出とエッチング処理により製造され、
ｄ）下側TKピラー（9a）を少なくとも部分的に露出させる接触孔が平坦化層（15c）および非導電性材料内にエッチングされ、また上側TKピラー（9b）が少なくとも接触孔内のピラー材料の析出と、CMPプロセスによる接触孔の外側でのピラー材料の除去とにより製造される
方法において、
ｅ）ビット線材料の析出後にカバー材料（25）およびエッチングストップ層（35）が析出され、かつビット線と共通にパターン化され、
ｆ）上側TKピラー（9b）に対する接触孔がエッチングストップ層（35）に対して選択的に平坦化層（15c）内でエッチングされ、
ｇ）この接触孔の内壁に非導電性のスペーサが形成され、かつ上側TKピラー（9b）を形成するためのCMPプロセスが多くの部分工程で実行され、その際に第１の部分工程がエッチングストップ層（35）に対して選択的に、もしくはカバー材料（25）に対して選択的に実行される
ことを特徴とする１−トランジスタ−メモリセルを有する半導体メモリデバイスの製造方法。
【発明の詳細な説明】
本発明は、１−トランジスタ−メモリセルを有する半導体メモリデバイスであって、各メモリセルが、半導体基板内またはその上に配置されたトランジスタと、このトランジスタの上に配置されたビット線およびこのビット線の上に配置されたコンデンサと、トランジスタの第１のS/D領域を下側コンデンサ板と電気的に接続するためのトランジスタ−コンデンサ−ピラーと、トランジスタの第２のS/D領域をビット線と電気的に接続するためのトランジスタ−ビット線−ピラーとを有する半導体メモリデバイスの製造方法に関する。
DRAM半導体メモリは、たとえばシリコンから成る半導体基板内またはその上に配置されており、またそれぞれ情報を記憶するためのコンデンサと特定のコンデンサを選択するためのトランジスタとから構成されている複数個のメモリセルから成っている。アクセス時間を短くしまた高密度メモリにおいて必要とされる面積を小さくするためには、デバイスの集積密度が高められなければならない。すなわち、セルの占有面積が最小化されなければならず、しかも同時に電気的信頼性が保証されていなければならない。このようなメモリセルに対するコンセプトはコンデンサがトランジスタの上側およびビット線の上側に配置されているいわゆる「スタックド−キャパシタ−アボーヴ−ビットライン」セルである（たとえばエス・キムラほか「米国電気電子学会論文集・ED編」第37巻、第３号、1990年３月、第737頁を参照）。
このセルコンセプトは、利用可能なセル面積がコンデンサに対して最適に利用されるという基本的な利点を有する。他方、それによってトランジスタからコンデンサへの接触が最適に利用され得るという問題が生ずる。他方、それによってトランジスタからコンデンサへの接触をビット線平面を貫いて製造する問題が生ずる。現在のDRAMに対して通常のビット線ラスターの状況および最小パターンの大きさでは、この接触がビット線に対して自己調節されて製造されると特に有利である。すなわち、トランジスタを下側コンデンサ電極と接続する接触ピラーとビット線との間の絶縁間隔はリトグラフにより定められずに、適当なプロセス処理によりリトグラフにより定められる間隔に無関係に生ずる。
このような方法は既に公知であるが、それらはウェハ表面が特殊なプロセス処理により、後続のプロセスを困難にし、またはプロセスリスクを高める強い非平面性を有するという欠点を有する。特にここであげるべきことは、
−平らでない基盤上の線路抵抗の上昇
−線路中断の危険
−平らでない基盤上のパターン化の困難さ、従って短絡の危険
−長いオーバーエッチングによる下側に位置する材料の強いエロージョン
−トポグラフに応じての相い異なる接触孔の深さ
−リトグラフィの際の焦点上の問題。
これらの問題のいくつかは既に、ドイツ特許出願「半導体メモリデバイスおよびその製造方法」（発明者キュスタース、シュテルツおよびミュラー、出願日1992年６月30日）に記載されているように、局部的な平坦化により緩和または解決されるが、焦点上の問題の解決のためには全面的な平坦化が有利である。この場合、すべてのウェハ表面は、基板表面に対して平行でその後にリトグラフィの際に撮像の焦点平面に相当する平面内に位置する。
ここで取り扱われるDRAM回路では平らでない基盤の上にコンデンサを製造する際に特に大きい問題が生ずる。たとえば「米国電気電子学会論文集・ED編」第38巻、第２号、1991年２月、第255頁のティー・カガの論文に記載されているような「深皿形コンデンサ」を使用する場合には、十分に平らな基盤が不可欠である。さらにコンデンサの大きい高さによりセル領域と周辺との間に特に大きいレベル差が生じ、このレベル差が配線平面の製造を上述の理由から著しく困難にする。
本発明の課題は、スタックド−キャパシタ−アボーヴ−ビットライン形式のメモリセルを有する半導体メモリデバイスに対する製造方法であって、少なくともビット線の製造前に、好ましくは補助的にコンデンサの製造前かつ配線の製造前に、全面的な平坦化された表面を形成する製造方法を提供することにある。この方法は簡単に実行可能でなければならず、また高いプロセス確実性を有していなければならず、特に高い調節精度を必要とするホト技術を省略し得なければならない。
この課題は請求項１または２による製造方法により解決される、実施態様、特にトランジスタ−コンデンサ−接触ピラーへのビット線の、またはその逆の自己調節された製造のための方法は従属請求項の対象である。
本発明は、全面的な平坦化方法としての研磨法（いわゆる化学的機械的研磨法、以下CMPと云う）の使用に基づいている。CMPは種々の材料において使用され得るし、また「ジャーナル・エレクトロケミカル・ソサイエティ」第138巻、第６号、1991年、６月、第1778頁のダブリュ・ジェイ・パトリックほかの論文に一層詳細に記載されている。しかしそれはこれまで好ましくは集積回路の多層配線の際に応用されていた（たとえばシーカンタほかの論文「VMICコンファランス」1991年、第144頁参照）。特にTKピラーおよびTBピラーを形成するための現在の形式の半導体メモリデバイスの製造の際の使用は知られていない。
CMPは下記の特性を有する表面の平坦化を可能にする。
−平坦化の到達距離が長い（数ないし数100μｍ）、
−残留する段が最小である（最大約100nm）、
−研磨液の適当な組成により種々の材料の間に選択性が得られる。このことはたとえば埋められた層の上で低い切削率により停止することを可能にする。
他方においてCMPプロセスの有意義な使用は、表面がプロセスの前に既に十分に良好に平坦化されているときにのみ可能である。さもなければ、高い位置のパターンが損傷され、他方、深い位置のパターンの上に望ましくない残留物が残留するであろう。従って実際には、
−CMPがプロセスの経過中繰り返し使用され、
−回路デザインがこれらの周縁条件に合わせられ、また
−各不可避の非平面性が補助的な平坦化シーケンスにより補整される。
本発明は、スタックド−キャパシタ−アボーヴ−ビットライン形メモリセルならびにそれから構成された半導体メモリデバイスに対する製造プロセスであって、CMPの使用と基本的に結び付けられたこれらの周縁条件を満足する製造プロセスを可能にする。なかんずくコンデンサにより惹起されるセル領域と周辺との間の表面の非平面性は適当なCMPプロセスにより補整される。
以下、図面に示されている実施例により本発明を一層詳細に説明する。
図１は本発明による方法の実施後のメモリセルおよび周辺の一部を通る断面図を示し、
図２は半導体基板の正面から見たメモリセルのレイアウトの実施例を示し、
図３ないし図32は種々の実施例ならびに変形例の工程を示すセル領域内の半導体基板の断面図を示す。
図１は、共通のTBピラーを有する活性領域に対して平行な２つの隣接するメモリセルを通り、また典型的な周辺回路を通る断面図を示し、その際メモリデバイスは配線平面の装置を除いて完成されている。半導体基板１内に、種々のメモリセルを互いに絶縁する絶縁領域２が配置されており、好ましくは基板表面と等しい高さに位置する表面を有するいわゆるトレンチ絶縁領域が使用される。半導体基板１はさらにセル領域Ｚ内のトランジスタのソースまたはドレイン（３、４）として、または周辺Ｐ内の半導体基板１の端子（５）として、ドープされた領域３、４、５を含んでいる。基板表面上（または図示されていないゲート酸化物の上）のワード線平面内にトランジスタのゲート６および他の導電パターン７が位置している。トランジスタ−コンデンサ−ピラー９（TKピラー）はトランジスタの第１のソースまたはドレイン領域（S/D領域）を下側コンデンサ電極11と接続し、トランジスタ−ビット線−ピラー８（TBピラー）は第２のS/D領域をその上に位置するビット線10と接続する。周辺内には、ビット線平面内に位置する導電帯12をドープされた基板領域５（SBピラー13）またはワード線平面（WBピラー14）内の導電パターン７と接続する別のピラーが設けられている。
ピラー８、９、13、14、ビット線10および導電帯12は、二重層またはその上に位置する平坦化層を有する二重層であってよい第１の絶縁層15内に配置されている。ピラーは好ましくはゲート６に対しておよび／またはトレンチ絶縁領域２に対して自己調節されて配置されており、このような自己調節さた接触はたとえば「ジュルナル・ドゥ・フィジク」C4、No9、1988年９月、Ｓ−C4−503のケイ・キュスタース他の論文に記載されている方法により製造され得る。
本発明によれば、ビット線平面内に位置するすべての導電帯12およびビット線10は全面的に平らな基盤の上に配置されており、TB、SBおよびWBピラーの上縁は、プロセス変動の範囲内で、等しい高さに位置している。第１の絶縁層15または平坦化層（15c）は同じく、TKピラー９の上縁と等しい高さに位置する全面的に平坦化された表面を有する。
コンデンサは好ましくは内部に位置する薄片を有する深皿形として構成された下側のコンデンサ電極11と誘電体47により下側コンデンサ電極から絶縁されるすべてのメモリセルに共通の対向板16とから成っている。本発明の１つの実施例では、下側のコンデンサ電極11の（すなわち深皿形縁および薄片の）上縁がCMPプロセスの使用により等しい高さに位置し、また半導体メモリのすべてのメモリセルの下側コンデンサ電極がクローバルな平坦化を有する。
第２の絶縁層17はセル領域内で、または第１の絶縁層15は周辺内で対向板16を覆う。そのなかにヴィアス（Vias）と呼ばれる接触孔18、19が配置されており、それらを介して対向板16またはビット線平面の導電帯12（従ってまた半導体基板またはワード線平面）が接続され得る。本発明の１つの実施例では第２の絶縁層17は全面的に平坦化された表面を有する。このことはヴィアス18または19のエッチングの際に特に有利である。露出すべき構造（16または12）が全面的に平坦化された表面の上に配置されているので、またはそれ自体が全面的に平坦化されているので、その際に通しエッチングすべき層厚は正確に定められている。適当な一層または多層メタライジングパターン（図示せず）が続いてヴィアス18、19を介して回路要素を低抵抗に配線する役割をする。
図２にはセル領域内の可能なレイアウトの正面図が示されている。ビット線10は通常のように活性領域60に対して平行に延びることはできない。なぜならば、さもなければトランジスタからコンデンサへの接続がビット線によりブロックされるからである。その代わりにビット線は活性領域とある角度を含んでいなければならない。このことはなかんずく活性領域を斜めに置き、ビット線または双方または「曲げられた」活性領域を前記のティー・カガの文献に記載されているように転向させることにより行われる。類似の解決策はいわゆる「クォーターピッチ−レイアウト」によっても可能である。
以下では図３ないし図８により先ず本発明による方法の第１の実施例を基本バージョンにより説明し、続いて図10ないし図25により種々の部分工程に対する基本バージョンの変形例を説明する。これらの変形例は部分的に互いに組み合わせることもできる。第１の実施例ではCMPプロセスがピラーをビット線平面内に形成するために使用され、コンデンサの形成のようなその後の製造工程は任意に実行され得る。図面には、種々の自己調節されるプロセス処理の作用を説明するため、使用されるホト技術プロセスのプロセス中でたいてい不可避なマスクの調節狂いが示されている。ビット線は斜めに切断されるので、ビット線ラスターは断面図中に強く歪んで現れている。
実施例１の基本バージョン（ならびにその変形例）では、特に既にトレンチ絶縁領域２およびトランジスタ（３、４、５、６、20）を含んでいる半導体基板１から出発し、その際にゲート６は全面を適当なゲート絶縁層20により囲まれている。図面を見易くするため、ゲート酸化物ならびにソースおよびドレインは示されていない。
図３ないし図８に示す実施例１の基本バージョンおよび変形例１ないし９では、ビット線10がTKピラー９に対して自己調節されて製造される。それに応じてビット線の製造前に、TBピラー８よりも約500nm高いTKピラー９が形成される（この数値および後続の数値は約0.9μｍ×1.8μｍの寸法の１つの例としてのメモリセルに関するものである）。加えて第１の絶縁層15として二重層が使用され、その際に先ず下側の部分層15a内にTBピラー８が、次いで上側部分層15bが、また最後にTKピラー９が共通の第１の絶縁層15内に製造される。ピラーの製造は一般に下記の仕方で行われる（括弧内には基本バージョンによるTBピラーの例が示されている）。
−誘電体の析出（下側部分層15a）、
−場合によっては、好ましくはCMPプロセスでの平坦化、
−ホト技術の使用のもとでの接触孔のエッチング（下側部分層15a内のTB接触孔）、
−好ましくは接触および／または付着層の析出後のピラー材料の析出（選択的または全面）、
−CMPプロセスでの誘電体の平らな表面上のピラー材料の除去。
ピラーに対する接触孔は前記のように好ましくはゲートに対しておよび／またはトレンチ絶縁に対して自己調節されて製造される。さらに、TBピラー８と同時にその後のメタライジング平面またはビット線平面から半導体基板内の活性領域への、またこのようなピラー（図１中の13、14）を有するワード線平面へのすべての設けられている接触を設けると有利である。なぜならば、さもなければその後に相い異なる深さおよび部分的に極端な深さの接触孔が必要になるであろうからである。
従って、すべての変形例においてビット線10およびTBピラー８についての説明は導電帯12およびSBおよびWBピラー13、14にも有意義に適用することができる。
ピラーの製造後に、好ましくはドープされないシリコン酸化物またはドープされたシリコン酸化物またはシリコン窒化物から成る第１の絶縁層15内にホト技術（レジストマスク21）により、（セル領域内の）ビット線または（周辺内の）他の導電帯を受け入れる役割をするトレンチ22がエッチングされる。トレンチ22は、埋められたTB、SB、WBピラー８、13、14がトレンチの底において露出されるような深さである。
エッチングは、TKピラー９がエッチングされないように選ばれる。このことは、第１の絶縁層15がシリコン酸化物であり、またピラーの材料がシリコンまたはタングステンであるならば、通常の方法により容易に達成される。トレンチ22を製造するためのレジストマスク21がTKピラー９の部分をも露出することは許される。エッチングは前記のようにピラー材料を浸食しないので、ピラーはこのような個所において損傷されずにとどまる（図４）。好ましくは、いま、たとえば約75nmの厚みの誘電体が析出されまたバックエッチングされることによって、絶縁側面23がトレンチ壁に形成される。析出が十分にコンフォームであり、またエッチングが等方性であれば、すべての垂直な側面にスペーサ23が残留する（図５）。特にTKピラー９の場合によっては露出された垂直な側面がこのスペーサ23により側面を絶縁され、他方において、TKピラーが露出されないならば、絶縁側面23を省略できる。いま好ましくは接触および／または付着層24、たとえばTi/TiNが、また続いてビット線材料10、たとえばタングステンが析出される。しかし選択的な析出も選ぶことができる。厚みは好ましくは、エッチングされたトレンチ22が少なくとも周囲の第１の絶縁層15の上縁まで満たされるように選ばれる。次にビット線材料10ならびに場合によっては付着／接触層24がCMPプロセスで平らな表面上で、すなわちトレンチ23の外側で除去され、それによりトレンチ内に互いに絶縁された導電帯10が残留する（図６）。トレンチ底においてこれらの導電帯は（場合によっては接触および／または付着層24を介して）TBピラー８と接触する。TKピラー９に対してはそれらは少なくともスペーサ23により絶縁されている。ビット線材料は200nmだけバックエッチングされ、その際にエッチングは露出しているTKピラー９および第１の絶縁層15に対して選択的である。ホト技術は使用されない。エッチングは異方性または等方性であってよく、特に湿式エッチングも適している。トレンチ内に残留するビット線材料はビット線10（または周辺内に導電帯12）を形成する。誘電体25が、存在する約200nmの凹みが少なくともTKピラーの上縁のレベルまで満たされているような厚みに析出される（図７）。CMPプロセスによりこの誘電体が平らな表面上で再び除去される（図８）。TKピラー９の表面は再び露出され、他方においてビット線10（および導電帯12）を介して絶縁性のカバー25が残留する。これによりコンデンサが載せられるデバイスが生じる。ビット線10およびビット線平面内に位置する他の導電帯12は完全に上方にカバー25により絶縁されている。すなわちTKピラー９は接触化させられるが、ビット線10は接触化させられない（図１）。
図9:第１の変形例
接触孔がゲート６またはトレンチ絶縁層２に対して自己調節されて製造されると、第１または第２の変形例によるピラー製造を選ぶことができる。第１の変形例によればTB、WB、SBおよびTKピラーが先ずすべて等しい高さに、詳細には基本バージョンにおけるTKピラーのような高さに製造される。第１の絶縁層15が一重層として製造され、そのなかにホト技術の使用のもとにすべての接触孔がエッチングされる。この場合の利点は、孔をゲートおよびトレンチ絶縁に対して自己調節して製造する困難なプロセスが一回しか必要でないことである。最初に説明した一般的な過程によるすべてのピラーの製造後にTKピラー９がレジストマスク26により覆われ、また後にビット線平面と接触化させられるその他の露出しているピラーが約500nmだけバックエッチングされる。このバックエッチングは第１の絶縁層15に対して選択的でなければならない。これにより基本バージョンの場合とほぼ同一の状況が生じ、その他のプロセス経過は等しい（たとえばトレンチ22、場合によってはスペーサ23の製造、トレンチの充填、カバー25の形成）。
図10〜図15:第２の変形例
下側の部分層15aの被覆後にTBピラー８および下側のTKピラー9aが等しい高さに、詳細には基本バージョンにおけるTBピラーのような高さに製造される。最初に生ずる最大ピラー高さはこれまでに説明したバージョンの場合よりも約500nmだけ小さく、このことは生じるプロセス変動を顕著に減少させることができる。第１の絶縁層の上側部分層15bが析出され、また上側TKピラー9bに対するホト技術により接触孔9b′がエッチングされ、この接触孔が既に形成された付属の下側TKピラー9aを少なくとも部分的に露出させる（図12）。上側TKピラー9bは前記のように製造され、それにより基本バージョンの場合とほぼ等しい状況が生じ、また相応の爾後処理が行われる。
しかし、ビット線10に対するトレンチがすべての上側部分層15bを通じてエッチングされないと有利であり、また高い調節精度の際にはこのことが必要である。なぜならば、さもなければトレンチ底が下側TKピラー9aの水平な表面を露出させる危険が生じるからである。この水平な表面の確実な絶縁は絶縁側面により保証できない。ビット線に対するトレンチ22が上側部分層15bの特定の深さまでしか露出されず、またビット線がビット線接触孔27の上でTBピラーに接続されるならば、露出は排除され得る。その場合、既に説明したように、ビット線10に対して上側TKピラー9bを絶縁するための絶縁側面23が形成され、またビット線接触孔27がトレンチ22と共通にビット線材料により満たされる。
ビット線接触孔27およびトレンチ22の製造はたとえば「VMICコンフェレンス1991」第144頁のシー・ダブリュ・カーンタほかの論文に記載されている方法により行われ得る。ビット線接触孔27を形成するための追加的なマスク（BLKマスク）は下側部分層15aをエッチングするための接触孔マスクのパターンの大きさの約２倍大きい最小のパターンの大きさを有する。BLKマスクはビット線および下側に位置するTBピラー（または周辺内の導電帯12および下側に位置するピラー13、14）に完全に重なってよく、それは隣接するTKピラーと接触してはならない。
プロセスの不確実さと結び付く上記文献による「二重ホト技術」の代わりに、下記の工程も用いられ得る。第１の絶縁層15およびTKピラー９の上に、たとえばチタン窒化物またはポリシリコンから成る第１のマスク層28′が析出される。続いて、下記２つの工程のいずれかが行われる。
−BLKマスクを有する第１のマスク層28′が第１のマスク28に対してパターン化される。一般にレジストから成りまたビット線平面に相応してパターン化された第２のマスク29がその上に製造される。第１のマスクおよび第２のマスクに対して選択的に上側部分層15b内に特定の深さまでエッチングが行われる（図12）。第１のマスク28が、第２のマスク29により覆われていない個所において除去され、また第１の絶縁層15が、ビット線接触孔27がTBピラー８の表面を露出させるまでエッチングされる（図13）。
−第１のマスク層28′がビット線平面に相応してパターン化される。BLKマスクによりパターン化された第２のマスク29が製造され、また上側部分層15bが第１のマスクおよび第２のマスクに対して選択的に特定の深さまでエッチングされる（図14）。第２のマスクが除去され、また第１の絶縁層が第１のマスクに対して選択的に、ビット線接触孔27がTBピラー８の表面を露出させるまでさらにエッチングされる（図15）。
BLKマスクの使用は補助的に、導電帯12をビット線平面内にTKピラーが存在しないセル領域の外側に、BLKマスクが開いているか閉じているかに応じて、２つの異なる厚みで製造する可能性を開く。低い抵抗を示すべき導電帯は大きい層厚を有する開いたBLKマスク（28または29）により製造され、下側に位置する導電帯および隣接する導電帯への最小のキャパシタンスを示すべき導電帯は薄い層厚を有する閉じられたたBLKマスク（28または29）により製造される。その際に注意すべきこととして、SBおよびWBピラー13、14の上ではBLKマスクは常に開いている。
補助的に第１の絶縁層15（またはその上側部分層15b）は、ビット線の上にカバーを製造するためのCMPプロセスが第１の絶縁層に対して選択的に実行され得るように選ばれる。たとえば、好ましくは酸化物層および窒化物層から成る第１の絶縁層が形成されるように、酸化物を窒化物に対して選択的に研磨することが可能である。カバーは同様に酸化物から形成される。この場合の利点は、カバーの厚みが均等であり、また良好に画成されており、特にカバーがCMPプロセスで完全に突き通されることが防止されることである。
図6:第３の変形例
トレンチ縁の下でのビット線材料の、TKピラー９に対して選択的なバックエッチングが、たとえば両者が同一の材料からなっているために、可能でないが困難であるならば、下側に位置する導電性の付着／接触層24の上にビット線を形成するためのCMPプロセスの際に停止され得る。ビット線材料がたとえばタングステンであるならば、チタン窒化物が停止のためにしばしば使用される付着層がある。TKピラー９はTiNにより覆われており、他方においてトレンチ内でタングステン10は開いて位置している（図16）。これによりタングステンがトレンチ上縁の下側のTiNに対して選択的にエッチングされ得る。このようなエッチングプロセスは公知であり、またしばしば接触孔内のタングステンの充填のために使用される。TiNは別のエッチングにより除去される。このエッチングは薄いTiN層のみを除去し、従ってまた短くできる。それがTKピラーに対して選択性であるべきでない時にも、TKピラー９はわずかしか切削されず、またどの場合にも完成されたビット線10の上に突き出ている。ビット線は上記のようにして絶縁カバーを設けられる。
第４の変形例
ビット線材料がスパッタリングまたは蒸着法により、ほぼ水平な領域のみが被覆され、垂直な領域がほとんど被覆されないように被覆される。このことはたとえば、ほぼ点状のソースの材料が、離れたところで垂直に基板の上に被覆されている表面の上に蒸着されることによって達成される。トレンチ壁におけるビット線材料の薄い層は必要な場合にはさらに短い等方性エッチングにより完全に除去され得る。水平な表面の上に被覆される層厚は、トレンチ22が完全にトレンチ上縁までビット線材料により満たされないように選ばれる。次に誘電体が析出され、この誘電体ならびに平らな表面上のビット線材料がCMPプロセスで除去される。その際にトレンチ22内に絶縁カバー25を有するビット線10が残留する。
図17/図18:第５の変形例
TKピラー９に対してビット線を絶縁するためのスペーサ23が先ず除去される。このスペーサは、スペーサなしのプロセスが利点を有し得るように、ビット線10の帯幅を減ずる。ビット線10の上に絶縁カバー25が製造された後に、TKピラー９の表面は露出され、他方においてビット線はどこでもカバー25により保護されている（図17）。別のマスクなしで第１の絶縁層およびカバー25に対して選択的にTKピラー９がビット線10の下縁よりも深くバックエッチングされる。絶縁側面、たとえば形成された孔の壁にスペーサ30が製造され、また孔が適当な導電性材料、たとえばドープされたポリシリコンにより満たされる（図18）。次にスペーサ30は再びTKピラーをビット線10に対して絶縁する。
類似の変形例によれば、スペーサ23はトレンチ22内で完全に除去されずに、比較的狭く製造されるだけである。スペーサ30は上記の同様に比較的狭く製造される。両スペーサ23および30は並び合って位置しており、ビット線10とTKピラー９との間の絶縁層の厚みは両スペーサ幅の和である。与えられた周縁条件に応じて、必要な厚みは自由に両スペーサ幅に分割され得る。ビット線トレンチ内のスペーサ23を完全に除去しないことの別の利点は、TKピラーのバックエッチングの際に生ずる。ビット線トレンチ22内にスペーサが位置していないならば、バックエッチングはビット線材料を損傷しないためにもちろん異方性でなければならず、他方において孔側面に沿ってピラー材料の残留物があってはならない。ビット線10が薄いスペーサ23により保護されているならば、TBピラーの最初のバックエッチングの際と同一のエッチングプロセスによるTKピラー９の等方性バックエッチングも使用できる。
第６の変形例
ビット線10が非導電性の安定な酸化物を有する材料から成っているならば（たとえばドープされたポリシリコン）、カバー25は酸化によっても製造できる。その前提は、TKピラー９が、この酸化の際に酸化されない、またはビット線材料よりも遅く酸化される材料から成っていることである。TKピラーの上に場合によって形成される薄い酸化物は、ビット線の上の厚いほうのカバーを貫くことなしに、エッチングにより、またはCMPプロセスで除去される。このような酸化の代わりに、ここでは、また以下の変形例では、導電性材料から安定な材料を発生する別の適当な化学的反応、たとえば窒化も使用できる。
図19:第７の変形例
TKピラーが非導電性の安定な酸化物を有する材料から成っているならば（たとえばドープされたポリシリコン）、ビット線10とTKピラー９との間を絶縁するための絶縁側面23はビット線22のエッチング後の酸化によっても製造できる。その場合、絶縁側面23はピラー材料の酸化物から成っている。遅くともカバーを形成するためのCMPプロセスの際に、TKピラーを上方に開くため、TKピラー９の水平な表面の上に形成された酸化物31が再び除去される。この変形例の利点は、トレンチ22自体がスペーサにより狭くされないことである。トレンチのエッチング後にトレンチ底においてTBピラーが露出している場合には、TBピラー８の材料がこの酸化の間に酸化されないか、またはTKピラー９よりも十分に遅く酸化されることが前提となる（たとえばTBピラーはTKピラーよりも低い濃度にドープされたポリシリコンから成る）。第２の変形例と類似の処置が同じく可能である。この場合、トレンチ22はTBピラー８の下までエッチングされずに、このピラーを分離したマスクを有するTKピラーの酸化後に初めて開く。すなわちTBピラー８は酸化の間は露出しないので、そこには酸化物が形成されず、またはTKピラー９上よりもはるかに薄い酸化物が形成される。
第８の変形例：
第７の変形例によるTKピラー９上の酸化物層31はトレンチ上縁の下のビット線のバックエッチングの際にも使用できる。この場合、ビット線を形成するためのCMPプロセスはTKピラーの酸化物カバー31に対して選択的に実行される。ビット線のバックエッチングの際にいまTKピラーは酸化物カバー31により保護される。
第９の変形例：
TKピラー９の酸化物カバー31は、ビット線材料が酸化の際に酸化されないか、または遅くしか酸化されない（たとえば低濃度にドープされたポリシリコン）ことを前提として、ビット線を形成するためのCMPプロセスの後にも製造できる。酸化物カバー31はその場合に第８の変形例におけるようにTKピラーをトレンチ上縁の下のビット線のバックエッチングの間に保護する。
図20〜図22:第10の変形例
これまでに説明した変形例と異なり第10および第11の変形例では、ビット線はTKピラーに対して自己調節されずに、上側TKピラー9bがビット線10に対して自己調節されて製造される。第２の変形例におけるように先ず第１の絶縁層15の下側部分層15a内にTBピラー８および下側TKピラー9aが製造される。上側部分層15bが被覆されるが、とりあえず上側TKピラー9bは製造されない。ビット線接触孔27およびビット線トレンチ22が満たされ（10）、その際にとりあえずカバーは被覆されない。ホト技術（レジストマスク）32により、下側TKピラー9aの表面を十分に露出させる接触孔9b′がエッチングされる。第１の絶縁層15のエッチングはその際にビット線材料に対して選択的に行われる（図20）。孔のなかに、すなわちビット線材料10の場合によっては露出されている側面に、絶縁側面、たとえば酸化物スペーサが入れられる。残留する孔は上側TKピラー9bにより満たされ、次いで前記の方法の１つによりカバー25がビット線10の上に製造される（図21）。
有利にはこの変形例ではビット線がスペーサにより狭くされない。他方において上側TKピラー9bの直径はスペーサ33により減ぜられる。しかし、（上側TKピラーを形成するための）レジストマスク32内の開口は任意に離れたところにビット線10を越えて引くことが可能である。すなわち、２つのビット線の間に得られるすべての空間（スペーサ33を除く）が接触のために利用される。図22はTKピラーの高さで（図２参照）ワード線方向に半導体基板を通る断面図を示す。この図から、利用可能な場所が最適に利用されることが明らかである。
第11の変形例：
下側TKピラー9aは、それがTB、SBおよびWBピラー８、13、14よりも低いように製造される。そのために基本バージョンまたは第１の変形例に類似の方法の１つが使用され得る。ビット線トレンチ22のエッチングによりTBピラー８が開かれるが、それよりも深く位置する下側TKピラー9aは開かれない。他の過程は第10の変形例に類似して行われる。
図23:第12の変形例
ビット線10およびビット線平面内の他の導電帯12は通常のパターン化によっても製造できる。上記のプロセス変形例の１つにより接触ピラーが、TB、SBおよびWBピラー８、13、14が露出し、他方において下側TKピラー９が第１の絶縁層15により覆われているように製造される。次にビット線材料が全面に析出され、またホト技術によりパターン化される。こうして形成された導電帯10、12の間の間隙を充填するための非導電性の平坦化層15cが析出され、また場合によってはたとえばCMPプロセスで平坦化される（図23）。CMPプロセスは好ましくは、ビット線材料10の表面が平坦化層15cにより覆われないように実行される。次にホト技術（レジストマスク36）により上側TKピラーに対する接触孔がエッチングされ、その際にエッチングはビット線材料に対して選択的に実行される。接触孔は埋められた下側TKピラー9aの表面を開く。前記のように、スペーサが孔のなかに入れられ、続いて上側TKピラー9bが載せられる。ビット線10に対するビット線材料のバックエッチングの後にこれにカバー25が設けられる。この変形例では、メモリデバイスの全面的な平面性の維持のために、導電帯12の間の過度に広い間隔が存在する個所にダミーパターンをビット線平面内に設けることが必要となる。代替的にこれらの領域は誘電体によっても充填され得る。
図24〜図25:第13の変形例
上記の第12の変形例の場合のように、しかしビット線材料のみではなく、ビット線材料、カバー材料25およびエッチング停止層35から成る三重層がエロージョンかつパターン化される。エッチング停止層35は薄くてよく、またたとえばポリシリコン、チタン窒化物またはタングステンから成っている。間隙を充填するための平坦化層15cの析出後に上側TKピラー9bに対する接触孔9b′がエッチングされ、その際にエッチングはエッチング停止層に対して選択的に行われる（図24）。同様にスペーサ33が孔9b′内に形成される。孔を充填するためのピラー材料の析出後に多重CMPプロセスでピラー材料、平坦化層15cおよびエッチング停止層35が取り去られる（図25）。個々のCMPプロセスは有利には、エッチング停止層35の上で停止され、またこれが次いで短い、従ってまた精密なCMPプロセスにより除去されるように、もしくはカバー25の上で停止されるように材料に合わせられる。
この変形例の利点は、ビット線10およびカバー25の厚みがバックエッチングによらずに主として層の析出により、従ってまた一般により均等かつより正確に画成されていることである。
図26〜図29:第２の実施例
本発明による方法の第２の実施例では、第１の絶縁層15または平坦化層15cの全面的に平坦化された表面の上にスタックド−キャパシタを製造する際にもCMPプロセスが使用される。所与のコンデンサ表面、従ってまた所与の基盤表面上のキャパシタンスの上昇を可能にするいわゆる「深皿形コンデンサ」が形成される。このような深皿形コンデンサの一般的な製造はたとえばトウル−カガほか「米国電気電子学会論文集・ED編」第38巻、第２号、1991年２月、第255頁に記載されており、従ってここでは本発明による工程に関する点のみを示す。
ａ）エッチングストッパとしての、また画成された基盤を形成するための薄いドーパされたポリシリコン40の析出、
ｂ）厚いシリコン酸化物41の析出、
ｃ）後にコンデンサを形成するべきこの酸化物41内の孔43のホト技術（レジストマスク42）による異方性エッチング、
ｄ）場合によってはレジストマスク42の除去前に孔43を拡大するための等方性の酸化物エッチング（図26）、
ｅ）別のドープされたポリシリコン44の析出、
ｆ）酸化物スペーサ45の製造、
ｇ）場合によっては「多重深皿」を形成するための最後の両工程の一回または多数回の繰り返し、
ｈ）残留する孔を満たすためのドープされたポリシリコン46の析出（図27）、
ｉ）CMPプロセスによる孔43の外側の平らな円板表面上のポリシリコン46、44の除去（図28）、
ｋ）ポリシリコン44、46、40に対して選択的なたとえば湿式エッチングによる酸化物41および酸化物スペーサ45の除去、
ｌ）第１の薄いポリシリコン層40の好ましくは異方性のエッチング、
ｍ）コンデンサ誘電体47の析出（たとえばONO）、ポリシリコンから成る対向板16の析出およびパターン化（図29）。
本発明によれば、平らな表面上のポリシリコン46、44はエッチングによらずにCMPプロセスにより除去される（工程ｉ）。下側コンデンサ電極11の上縁（すなわちポリシリコン層44から形成された「深皿形縁」の上縁および工程ｇ）ならびにｈ）でポリシリコン層46から形成された深皿内に位置する「薄片」の上縁）はそれによりほぼ同一の高さを有する。この場合の利点は、コンデンサが平らで高さを良好に画成された上側カバー面を有することである。ポリシリコンは酸化物に対する高い選択性をもって研磨されるので、酸化物41の上で問題なく停止され得る。さらに、孔を拡大するための等方性の酸化物エッチングプロセスが挿入されると有利である（工程ｄ）。それによりコンデンサの広がり、従ってまたメモリキャパシタンスが増大し、さらにコンデンサを完全に重ねてTKピラー９の上に置くことがより簡単になる。このことは、TKピラー９がその上に信頼のおけるコンデンサ誘電体47が製造できない材料から成るときに重要である。その場合、図29の場合のようにTKピラー９が下側コンデンサ電極11とならんで部分的に露出されることは防止されなければならない。対向板16は好ましくは、コンデンサのポリシリコン薄片の間および隣接する下側コンデンサ電極の間のすべての間隙が充填されるような厚みに析出すべきである。またこのことは、コンデンサの間の間隙が前記の等方性の酸化物エッチングにより狭くされるならば、簡単化される。これにより対向板16の厚みが減ぜられる。このことはコンデンサの全高さを減じ、また平坦化を容易にする。
酸化物層41が、酸化物スペーサ45と同様に後で再び除去される補助層に過ぎないことは明らかである。従って、これらの両構造41、45は上記の条件を満足する他の材料から成っていてよい。好ましくは、それは同一の材料から成っており、従ってそれらは工程ｋ）で共通に除去され得る。
その他の詳細は同一の発明者の1992年６月30日付けのドイツ特許出願「深皿形コンデンサの製造方法」に説明されており、その全体をここに組み入れるものとする。
図30〜図32:第３の実施例
第３の実施例はすべてのデバイス、特にセル領域および周辺の全面的な平坦化のためにもCMPプロセスを使用する半導体メモリデバイスに対する製造方法である。
対向板16の製造後に、本発明によれば、コンデンサ（対向板を含む）11、47、16の高さに正確に等しい厚みの第１の誘電体50が析出される。実際には、このことは、コンデンサの高さがプロフィロメトリにより測定され、また層厚がこの値に設定されることにより達成される。続いて第１の誘電体50、たとえば500nm〜1000nmのシリコン酸化物がホト技術により適当なエッチングプロセスでセル領域内で再び完全に除去され、その際にセル領域の縁にリッジ50aが残留する。このリッジ50aを別として表面は既に全面的に平らになる（図30）。リッジ50aの幅は主として使用されるホト技術の到達可能な調節精度に関係し、また１μｍのオーダーである。こうして、補助的に約100μｍの大きい相互間隔を有する狭いリッジが研磨法により容易に平坦化され得る。本発明によれば、加えて、たいてい同じシリコン酸化物の約500nmの厚みの第２の誘電体51が析出され（図31）、次いでこの第２の誘電体の厚みの一部、たとえば200nmがCMPプロセスで取り去られる。リッジ50aの上でそれは完全に除去され、同時にリッジが取り去られる（図32）。従って半導体メモリデバイスの全面的に平らにされた表面が生じる。
すべての多くのメモリデバイスを含んでいる半導体ウェハ上のCMPプロセスでの取り去りの均等性は一般には特に良好ではない。従って、本発明では、CMPプロセスでのできるだけわずかな取り去りが必要である平坦化プロセスが使用される。本発明による方法の特別な利点は、第１の誘電体50のエッチングの際の、場合によっては同じく悪い均等性が、エッチングの際に対向板48の上で停止されるので、その後に存在する層厚に影響しないことである。主としてセル領域の外側の層厚は十分に精密に画成された析出により与えられている。このことは、それにより周辺にビット線平面内の導電帯へのいわゆる「ノン−ネステッド」な接触孔が製造できるので（図１の接触孔19参照）、特に有利である。すなわち接触孔19は導電帯12の縁を越えることができ、従って回路の占有面積が強く減ぜられる。ノン−ネステッド−ヴィアスでは、導電帯における接触孔エッチングが下に位置する導電帯平面の近くにまで達し、従ってまた接触孔充填物とこれらのより深い導電帯との間に短絡が生ずるという問題が生ずる。従って、接触孔19のエッチングは、より深い導電帯に達する前に、十分早期に中断されなければならない。他方において、もちろん各接触孔は導電帯12まで達しなけばならない。すなわち、導電帯12の上のすべての誘電体の層厚が正確に知られており、また半導体ウェハ上で十分に均等であることが必要である。このことは本発明による全面的な平坦化により高度に保証される。ビット線平面への接触孔19と同時に対向板16の接続のための接触孔18が製造される。本発明による製造方法により対向板16はビット線平面内の導電帯12よりもあまり高くなく縁ストリップ内にセル領域のまわりに丸く位置しており、従って接触孔19のエッチングの際の対向板の上のオーバーエッチングがわずかである。それにより、対向板が接触孔エッチングの際に通しエッチングされることが回避される。
他の詳細は同一の発明による1992年６月30日付けのドイツ特許出願「集積半導体回路またはマイクロメカニズムな部品に対する全面的な平坦化方法」に記載されており、その全体をここに組み入れるものとする。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１６】
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【図１２】
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【図１７】
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【図１８】
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【図１３】
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【図１９】
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【図２５】
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【図１４】
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【図１５】
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【図２８】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２６】
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【図２７】
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【図２９】
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【図３２】
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【図３０】
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【図３１】
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