(57)【特許請求の範囲】
【請求項１】
共通の半導体基板に、バイポーラトランジスタと接合型電界効果トランジスタとを有し、上記バイポーラトランジスタのコレクタに上記接合型電界効果トランジスタのソースが接続されたカスコード接続による半導体装置であって、
上記接合型電界効果トランジスタのゲート領域に対してコンタクトされるゲートコンタクト導電層と、ドレイン領域に対してコンタクトされるドレインコンタクト導電層とが、同一導電材料もしくは互いに異なる導電材料によるそれぞれ異なる層として形成され、
上記ゲートコンタクト導電層のドレイン側の縁部の配置面が、上記ドレインコンタクト導電層の上記ゲート側の縁部の配置面より下方に位置して形成されたことを特徴とする半導体装置。
【請求項２】
上記バイポーラトランジスタのベースコンタクト導電層と、上記接合型電界効果トランジスタの上記ゲートコンタクト導電層とが、同層導電層によって形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
上記ゲートコンタクト導電層の上記ドレイン側の縁部の端縁と、上記ドレインコンタクト導電層の上記ゲート側の縁部の端縁との上記半導体基板面に沿う方向の距離が、他の分離された同一導電層のパターン化によって形成された導電層間の距離より小に選定されたことを特徴とする請求項１に記載の半導体装置。
【請求項４】
上記バイポーラトランジスタのコレクタと、上記接合型電界効果トランジスタのソースとが共通の半導体領域によって形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項５】
上記バイポーラトランジスタのベースコンタクト導電層と、上記接合型電界効果トランジスタのゲートコンタクト導電層とが、同層導電層によって形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項６】
共通の半導体基板に、バイポーラトランジスタと接合型電界効果トランジスタとを有し、上記バイポーラトランジスタのコレクタに上記接合型電界効果トランジスタのソースが接続されたカスコード接続による半導体装置の製造方法であって、
上記接合型電界効果トランジスタにおけるゲートコンタクト導電層の形成工程と、
該ゲートコンタクト導電層上に層間絶縁層を形成する工程と、
その後に接合型電界効果トランジスタのドレインコンタクト導電層を形成するドレインコンタクト導電層の形成工程と
を行って、
上記ゲートコンタクト導電層の上記ドレイン側の縁部の配置面が上記ドレインコンタクト導電層のゲート側の縁部の配置面より下方に位置するように形成することを特徴とする半導体装置の製造方法。
【請求項７】
上記バイポーラトランジスタのベースコンタクト導電層と、上記接合型電界効果トランジスタの上記ゲートコンタクト導電層とを、同層導電層によるパターン化によって同時に形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
上記接合型電界効果トランジスタのゲート領域の形成を、該ゲート領域にコンタクトされるゲートコンタクト導電層からの不純物拡散によって行うことを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、特にバイポーラトランジスタと接合型電界効果トランジスタとよりなる複合型バイポーラトランジスタ装置とその製造方法に関わる。
【０００２】
【従来の技術】
図８に示すように、バイポーラトランジスタＴＲに高耐圧の接合型電界効果トランジスタＪ−ＦＥＴをカスコード接続することにより、複合構造の高耐圧バイポーラトランジスタが構成されることは、例えば、特開昭５３−６７３６８号公報に開示されている。
【０００３】
この構成によれば、バイポーラトランジスタＴＲのコレクタ端子Ｃに高電圧が印加された場合、接合型電界効果トランジスタＪ−ＦＥＴのゲート接合から空乏層が広がり、ピンチオフが生じ、これによってバイポーラトランジスタＴＲのコレクタ領域への高電圧の印加が遮断される。すなわち、バイポーラトランジスタＴＲのコレクタ−エミッタ間電圧Ｖceとしては、接合型電界効果トランジスタＪ−ＦＥＴのピンチオフ電圧Ｖp 以下の電圧のみが印加されることになり、結果的に低耐圧バイポーラトランジスタにおいて、高耐圧化をはかることができるようになされている。
【０００４】
しかしながら、この構成による場合、バイポーラトランジスタＴＲにおける最大取扱電流が接合型電界効果トランジスタＪ−ＦＥＴの飽和電流Ｉdss 以下に制限されてしまう。このために、接合型電界効果トランジスタＪ−ＦＥＴの飽和電流Ｉdss を高めようとすると、そのゲート幅（チャネル幅）を大きくする必要が生じ、接合型電界効果トランジスタＪ−ＦＥＴの占有面積が大きくなるという不都合が生じる。
【０００５】
一方、少なくとも、接合型電界効果トランジスタの飽和電流Ｉdss 以下の大電流が取り扱えるようにした複合型の高耐圧バイポーラトランジスタが、例えば特開昭５４−８９５８１号公報で提案されている。
【０００６】
これは、例えば、図９に示すように、ｎｐｎ型バイポーラトランジスタＴＲのコレクタと接合型電界効果トランジスタＪ−ＦＥＴのソースを接続すると共に、バイポーラトランジスタＴＲのベースとＪ−ＦＥＴのゲートＧとを接続するものである。この場合においても、コレクタ端子Ｃに高電圧が掛かった場合に、接合型電界効果トランジスタＪ−ＦＥＴをピンチオフして、バイポーラトランジスタＴＲにＪ−ＦＥＴのピンチオフ電圧Ｖp 以下の電圧のみが印加されるようにして、結果的に低耐圧バイポーラトランジスタにおいて、高耐圧化をはかるものであるが、この場合、バイポーラトランジスタＴＲの飽和状態時に、Ｊ−ＦＥＴのゲートが順方向にバイアスされるようになされて、Ｊ−ＦＥＴの飽和電流Ｉdss 以上の大電流を取り扱うことを可能としたものである。
【０００７】
これらの構成において、バイポーラトランジスタのＴＲにおいて、低耐圧トランジスタで高耐圧化をはかるには、接合型電界効果トランジスタＪ−ＦＥＴにおけるピンチオフ電圧Ｖp の低減化が必要となる。また、これらの構成による場合、バイポーラトランジスタＴＲのコレクタに、直列に接合型電界効果トランジスタＪ−ＦＥＴのソース・ドレイン間抵抗が接続されることから、高速応答性、高周波数特性を得る上では、Ｊ−ＦＥＴのオン抵抗ができるだけ低く選定されることが要求される。
【０００８】
しかしながら、Ｊ−ＦＥＴにおけるオン抵抗の低減化、Ｊ−ＦＥＴの飽和電流Ｉdss の向上をはかるには、チャネル部の不純物濃度を高めることが必要になり、このようにチャネル部の濃度を高めると、ピンチオフ電圧Ｖp が高められてしまうものであり、ピンチオフ電圧Ｖp の低減化と、オン抵抗の低減化およびＩdss の向上は相容れないものである。また、ピンチオフ電圧Ｖp を高めることなくＩdss を高め、オン抵抗の低減化をはかるには、ゲート幅を大にすることが考えられるが、この場合には、Ｊ−ＦＥＴの占有面積が増大し、装置の高密度化、小面積化を阻害する。
【０００９】
【発明が解決しようとする課題】
本発明は、上述したような、バイポーラトランジスタに接合型電界効果トランジスタが接続された複合型バイポーラトランジスタ装置による半導体装置において、接合型電界効果トランジスタＪ−ＦＥＴにおける大面積化を来すことなく、良好で安定したそのバイポーラトランジスタの特性を確保することができるようにした半導体装置とその製造方法を提供するものである。
【００１０】
【課題を解決するための手段】
本発明は、バイポーラトランジスタと接合型電界効果トランジスタとを有し、バイポーラトランジスタのコレクタと接合型電界効果トランジスタのソースとが接続されてなる半導体装置において、接合型電界効果トランジスタのゲート領域に対してオーミックコンタクトされるゲートコンタクト導電層と、ドレイン領域に対してコンタクトされるドレインコンタクト導電層とが、同一導電材料もしくは互いに異なる導電材料によるそれぞれ異なる層として形成された導電層よりなり、ゲートコンタクト導電層のドレイン側の縁部の配置面が、ドレインコンタクト導電層のゲート側の縁部の配置面より下方に位置して形成された構成とする。
【００１１】
また、本発明は、バイポーラトランジスタと接合型電界効果トランジスタとを有し、バイポーラトランジスタのコレクタと接合型電界効果トランジスタのソースとが接続されてなる半導体装置の製造方法において、接合型電界効果トランジスタにおけるゲートコンタクト導電層の形成工程と、ゲートコンタクト導電層上に層間絶縁層を形成する工程と、その後に接合型電界効果トランジスタのドレインコンタクト導電層を形成するドレインコンタクト導電層の形成工程とを行って、ゲートコンタクト導電層のドレイン側の縁部の配置面が、ドレインコンタクト導電層のゲート側の縁部の配置面より下方に位置するように形成して目的とする半導体装置を得る。
【００１２】
尚、本明細書におけるコンタクト導電層の縁部の配置面とは、コンタクト導電層が、多層構造による場合、例えば半導体層によるコンタクト導電層と金属層によるコンタクト導電層との積層構造等による場合、下層の導電層の縁部の配置面を指称するものとする。
【００１３】
上述の本発明構成によれば、接合型電界効果トランジスタにおけるゲートコンタクト導電層のドレイン側の縁部の配置面と、ドレインコンタクト導電層のゲート側の縁部の配置面が異なる面とされたことから、両導電層の面積を必要充分に保持した状態で、充分近接してあるいは互いに重なるように配置することができること、またこれによりゲート部とドレイン電極コンタクト部とを充分近接して配置できることから、高密度化と共に、オン抵抗の低減化、Ｉdss の向上がはかられる。
また、ゲートコンタクト導電層のドレイン側の縁部の配置面を、ドレインコンタクト導電層のゲート側の縁部の配置面とは異なる面とし、かつその下方の配置面とすることから、このゲートコンタクト導電層を、ドレイン領域上に絶縁層を介して張り出すように延在させることができ、これによって、この張出し部においていわばＭＩＳ−ＦＥＴ構造が構成されることから、これによる電界効果によって、ピンチオフ電圧Ｖp の低減化が図られる。したがって、このピンチオフ電圧Ｖp を低減化するために、チャネル部における不純物濃度を、特段に低めることを回避できることから、オン抵抗が高められるとか、Ｉdss が低下する不都合が回避され、ピンチオフ電圧Ｖp を低くでき、しかもオン抵抗の低減、Ｉdss の向上がはかられ、安定して優れた特性を有するバイポーラトランジスタを製造することができる。
【００１４】
また、この半導体装置を製造するに、本発明方法によれば、工程数の増加を来すことがないことから生産性の低下、コスト高を来すことがないものである。
【００１５】
【発明の実施の形態】
本発明装置および本発明製造方法の実施の形態を説明する。
本発明においては、共通の半導体基板に、図８または図９で説明したように、一導電型のバイポーラトランジスタＴＲのコレクタ、例えばｎｐｎ型のｎ型のコレクタと、一導電型の接合型電界効果トランジスタＪ−ＦＥＴのソース、例えばｎ型のソースとが接続された構成とする。そして、図８に示すように、バイポーラトランジスタＴＲのエミッタと接合型電界効果トランジスタＪ−ＦＥＴのゲートとが接続した構成とするか、図９に示すように、バイポーラトランジスタＴＲのベースと接合型電界効果トランジスタＪ−ＦＥＴのゲートとが接続した構成とする。
この構成において、そのＪ−ＦＥＴのゲート領域に対するゲートコンタクト導電層と、ドレイン領域に対するドレインコンタクト導電層とが、同一導電材料もしくは互いに異なる導電材料による異なる層として形成された導電層により構成する。
そして、ゲートコンタクト導電層のドレイン側の縁部が、ドレイン領域上に絶縁層を介して形成され、その配置面が、ドレインコンタクト導電層のゲート側の縁部の配置面より下方に位置する構成とする。
【００１６】
ゲートコンタクト導電層のドレイン側の縁部は、上記接合型電界効果トランジスタのドレイン領域上に絶縁層を介して張り出すように延在させる。
【００１７】
また、ゲートコンタクト導電層とベースコンタクト導電層とは、同一導電層によるパターン化によって構成することができる。
【００１８】
そして、上述の構成において、ゲートコンタクト導電層の上記ドレイン側の縁部の端縁と、ドレインコンタクト導電層のゲート側の縁部の端縁との上記半導体基板面に沿う方向の距離は、他の分離された同一導電層のパターン化によって形成された導電層間の距離より小に選定された構成とすることができる。
【００１９】
また、本発明による半導体装置の製造方法は、上述した本発明装置を製造するに、そのＪ−ＦＥＴのゲート領域に対するゲートコンタクト導電層をドレイン領域上に絶縁層を介して形成し、このゲートコンタクト導電層の形成の後に、ゲートコンタクト導電層上の層間絶縁層を形成し、その後にドレイン領域に対するコンタクト導電層の形成を行って、目的とする上述の本発明半導体装置を得る。
【００２０】
図１〜図４を参照して、本発明製造方法の一例によって本発明による半導体装置の一例を得る場合を説明する。この例では、同一半導体基板上に、ｎｐｎ型のバイポーラトランジスタＴＲと、ｎチャネル接合型電界効果トランジスタＪ−ＦＥＴとが少なくとも形成され、バイポーラトランジスタＴＲのｎ型のコレクタと、ｎチャネル接合型電界効果トランジスタＪ−ＦＥＴのｎ型のソースとが接続された構成による半導体装置を構成した場合であり、図示しないが、接合型電界効果トランジスタのゲートと、バイポーラトランジスタＴＲのエミッタもしくはベースとが、電気的に接続された構成として、図８もしくは図９の回路構成を有する半導体装置を構成した場合である。
【００２１】
この例においては、図１Ａに示すように、例えばｐ型の単結晶Ｓｉ基体よりなる半導体基体２を用意し、その一主面１ａ上に、半導体層３、例えばｎ型の抵抗率が０．３〜５．０Ω・ｃｍ、厚さが０．５〜２．５μｍ程度のＳｉ半導体層をエピタキシャル成長して半導体基板１を構成する。
この半導体層３のエピタキシャル成長に先立って半導体基体２の主面１ａに、最終的にトランジスタＴＲを形成する部分に、イオン注入法、拡散法等によってｎ型の不純物を高濃度に選択的に導入して高不純物濃度のコレクタ埋込み領域４を形成し、その後、半導体層３のエピタキシャル成長を行う。このとき、半導体層３のエピタキシャル成長に際しての加熱によって半導体基体２に導入された不純物が半導体層３に一部拡散して、コレクタ埋込み領域４が半導体基体２から半導体層３に差し渡って形成される。
【００２２】
図１Ｂに示すように、各半導体素子の形成部、すなわちこの例では、バイポーラトランジスタＴＲと接合型電界効果トランジスタＪ−ＦＥＴの形成部間と、他の回路素子の形成部間に、周知の LOCOS（Local Oxidation of Silicon）によって素子分離絶縁層５を例えば格子状に形成する。
【００２３】
また、バイポーラトランジスタＴＲの形成部に例えばコレクタ埋込み領域２に達する深さにコレクタ電極取り出し領域６を、接合型電界効果トランジスタＪ−ＦＥＴの形成部の相対向する両外側部にそれぞれソース高濃度領域７とドレイン高濃度領域８とをそれぞれｎ型不純物を高濃度に導入して形成する。これら領域６、７および８の形成は、例えばＰ（りん）イオンを５０〜１００ｋｅＶで１×１０１５／cm２〜１×１０１６／cm２のドーズ量でイオン注入することによって形成できる。そして、半導体基板１の表面を、例えばフォトレジストの塗布およびエッチバックによって平坦化し、素子分離絶縁層５下にｐ型のチャネルストップ領域ＣＳを、イオン注入によって形成する。半導体基板１の表面には、例えば厚さ５０〜２００ｎｍのＳｉＯ２をＣＶＤ(Chemical Vapor Deposition) 法等によって成膜して絶縁層９を形成する。
【００２４】
図２Ａに示すように、図１Ｂで形成した絶縁層９に、例えばフォトリソグラフィによるパターンエッチングによって、バイポーラトランジスタＴＲの形成部における最終的にベース領域を形成する部分上と、接合型電界効果トランジスタＪ−ＦＥＴのゲート領域を形成する部分上とにそれぞれ不純物導入窓９ｗ1 および９ｗ2 を穿設する。
その後、先ず、不純物導入窓９ｗ1 および９ｗ2 を通じて半導体層３の表面に接して全面的に第１の多結晶半導体層１０例えばＳｉ多結晶半導体層を８０〜２５０ｎｍの厚さにＣＶＤ法等によって形成する。この半導体層１０は、その成膜に際して高濃度にｐ型の不純物を含有する層として形成するか、あるいは半導体層の成膜の後に、例えばボロンＢ+ またはＢＦ2 + をイオン注入して高濃度にｐ型の不純物を含有する層とする。
【００２５】
その後、この多結晶半導体層１０をフォトリソグラフィによるパターンエッチングして、それぞれ最終的に得るバイポーラトランジスタにおけるベースコンタクト導電層の輪郭形状に対応するパターンと、接合型電界効果トランジスタＪ−ＦＥＴのゲートコンタクト導電層の輪郭形状に対応するパターンにパターン化する。そして、これら不純物が含有された第１の多結晶半導体層１０を覆って全面的に例えばＳｉＯ2 をＣＶＤ法によって２００〜５００ｎｍ程度の厚さに成膜した層間絶縁層１９を全面的に形成する。このとき、必要に応じて、熱処理を行って多結晶半導体層１０のＳｉの結晶粒の成長を促進してその低抵抗化と均一化をはかることができる。
【００２６】
図２Ｂに示すように、層間絶縁層１９および第１の多結晶半導体層１０の、バイポーラトランジスタの真性ベース領域の形成部上に、不純物の導入窓１１を、フォトリソグラフィによるパターンエッチング等によって形成し、この窓１１を通じて、ｐ型の不純物を導入して真性ベース領域１２を形成する。この不純物導入による真性ベース１２の形成は、例えばＢＦ2 + を５ｋｅＶ〜２００ｋｅＶで５．０×１０11〜５．０×１０14／cm2 のドーズ量でイオン注入するか、またはＢ+ を５ｋｅＶ〜１００ｋｅＶで５．０×１０11〜５．０×１０14／cm2 ドーズ量のイオン注入条件程度で行うことができる。
また、この不純物の導入は、気相拡散によって行うこともできる。
また、必要に応じて、ＳＩＣ(Selective Implanted Collector) （図示せず）を形成するために、例えばｎ型の不純物イオン例えばＰ+ を、５０ｋｅＶ〜４００ｋｅＶで、５．０×１０11／cm2 〜１．０×１０13／cm2 のドーズ量でイオン注入することによって形成することができる。
【００２７】
次に、図３に示すように、不純物導入窓１１の内側面にサイドウオール２９を形成する。このサイドウオール２９の形成は、周知の方法、例えばＣＶＤ法等によってＳｉＯ2 を４００ｎｍ〜１μｍ程度の厚さに堆積し、ＲＩＥ（反応性イオンエッチング）による垂直方向に高いエッチング性を示す異方性エッチングを全面的に行うことによって形成することができる。
そして、このサイドウオール２９が形成された窓１１内を含んで全面的にｎ型不純物を含む例えば多結晶Ｓｉによる第２の多結晶半導体層１３を形成する。この半導体層１３は、その成膜に際してｎ型不純物例えばＡｓ、Ｐ（りん）を含有する半導体層とし成膜することもできるし、多結晶半導体層１３の成膜の後に、これにｎ型の不純物例えばＡｓ、Ｐ（りん）等をイオン注入することによって不純物含有の多結晶半導体層とすることもできる。
その後、例えばフォトリソグラフィによるパターンエッチングを行って第２の多結晶半導体層１３をエミッタコンタクト導電層のパターンにパターン化する。次に、例えば全面的にＣＶＤ法によってＳｉＯ2 膜（図示せず）を１００ｎｍ〜５００ｎｍの厚さに堆積し、７００℃〜１２００℃程度の熱処理を５秒〜２時間行って、第１の多結晶半導体層１０から、半導体層３にそれぞれｐ型の不純物の拡散を行って、バイポーラトランジスタＴＲの形成部においては、先に形成した真性ベース領域１２ｉの周囲に高い不純物濃度のｐ型のグラフトベース領域１２ｇを形成して、これらによってベース領域１２を形成すると共に、接合型電界効果トランジスタＪ−ＦＥＴの形成部においては、ゲート領域１４を形成する。また、これと同時に第２の多結晶半導体層１３からｎ型の不純物を拡散して、高不純物濃度のエミッタ領域１５を形成する。
【００２８】
このようにして、コレクタ埋込み領域４上に例えばｎ型の半導体層３の一部をコレクタ領域１６とし、これの上にｐ型のベース領域１２が形成され、更にこれの上にｎ型のエミッタ領域１５が形成されたバイポーラトランジスタＴＲが形成され、一方、ゲート領域１４によるゲート接合Ｊ１と、ｐ型の半導体基体２とｎ型の半導体層３とのｐ−ｎ接合Ｊ２との間にチャネル部１６が形成され、このチャネル部の両側をソース領域およびドレイン領域としてこれらにそれぞれソース高濃度領域７とドレイン高濃度領域８とが形成された接合型電界効果トランジスタＪ−ＦＥＴが、同一半導体基板１上に構成される。
【００２９】
そして、図４に示すように、半導体基板上に形成された各絶縁層９，１９等に対して、コレクタ電極取り出し領域６上、ソース高濃度領域７上、ドレイン高濃度領域８上、ゲートコンタクト導電層１７Ｇ上、更に上述した全面的に絶縁層の形成がなされた場合には、エミッタコンタクト導電層１７Ｅ上に、それぞれコンタクト窓を穿設し、これら窓内を含んで全面的にそれぞれの領域にオーミックにコンタクトする良導電性を有する導電層を形成する。この導電層は、例えばバリア金属層としてのＴｉ層およびＴｉＯＮ層を介してＡｌ等の金属導電層を、それぞれ蒸着、スパッタリング等によって全面的に被着したＴｉ／ＴｉＯＮ／Ａｌ構造とすることによって形成し得る。そして、この金属導電層に対してフォトリソグラフィによるパターンエッチングを行って、この例では、コレクタ電極取り出し領域６上とソース高濃度領域７上とに差し渡って両者を電気的に接続するコンタクト導電層１８CSを形成すると同時に、ドレイン高濃度領域８上にドレインコンタクト導電層１８Ｄを形成し、ゲートコンタクト導電層１７Ｇおよびエミッタコンタクト導電層１７Ｅ上にそれぞれ良導電性のゲートおよびエミッタの各上層コンタクト導電層１８Ｇおよび１８Ｅを形成する。
【００３０】
このようにして、同一半導体基板１上に、バイポーラトランジスタＴＲと接合型電界効果トランジスタＪ−ＦＥＴとが形成され、バイポーラトランジスタＴＲのベース領域１２のグラフトベース領域１２ｇ上と、接合型電界効果トランジスタＪ−ＦＥＴのゲート領域１４上とに同一の導電層、すなわち第１の多結晶半導体層１０により構成されたベースコンタクト導電層１７Ｂとゲートコンタクト導電層１７Ｇが、それぞれ、いわばセルフアラインによってコンタクトされ、エミッタ領域１５には、第２の多結晶半導体層１３によるエミッタコンタクト導電層１７Ｅが、セルフアラインによってコンタクトされた構成の半導体装置が構成される。
【００３１】
そして、図示しないが、例えばエミッタの上層コンタクト導電層１８Ｅと、ゲートの上層コンタクト導電層１８Ｇとを連続したパターンに形成するなどの方法によって互いに電気的に接続することによって図８で説明した回路構成による半導体装置とする。
あるいは、上述の構成において、図示しないが、例えば接合型電界効果トランジスタＪ−ＦＥＴのゲート領域１４と、バイポーラトランジスタＴＲのベース領域１２例えばグラフトベース領域１２ｇとを同時に連続したパターンに形成することによって、図９で説明した回路構成を有する半導体装置とする。
すなわち、ｎチャネル型の接合型電界効果トランジスタＪ−ＦＥＴのゲートと、ｎｐｎ型のバイポーラトランジスタＴＲのエミッタもしくはベースとが接続され、Ｊ−ＦＥＴのソースとＴＲのコレクタとが接続されてトランジスタが高耐圧化された半導体装置が構成される。
【００３２】
そして、本発明による半導体装置においては、そのゲートコンタクト導電層１７Ｇと、ドレインコンタクト導電層１８Ｄとをそれぞれ異なる工程で形成した導電層、すなわち互いに異なる層として形成したことにより、ゲートコンタクト導電層１７Ｇのドレイン側の縁部１７Ｇ1 の配置面と、ドレインコンタクト導電層１８Ｄのゲート側の縁部１８Ｄ1 の配置面とを、厚さ方向に異なる配置面とするものであり、このようにすることによって、ゲートコンタクト導電層１７Ｇと、ドレインコンタクト導電層１８Ｄとは、層間絶縁層１９を介して積層ないしは近接させる。すなわち、これら縁部１７Ｇ1 および１８Ｄ1 の、基板１の板面方向の間隔は、他の同一導電層によって形成されるコンタクト導電層相互間の板面方向の距離より小に選定される。
【００３３】
また、この本発明による半導体装置においては、ゲートコンタクト導電層１７Ｇと、ドレインコンタクト導電層１８Ｄとを、異なる層に形成したことにより、ゲートコンタクト導電層１７Ｇをドレインコンタクト導電層１８Ｄのゲート側の縁部１８Ｄ1 の配置面より下方に、つまりゲートコンタクト導電層１７Ｇをゲート領域１４からドレイン側に、絶縁層９を介して延在させ、此処にＭＩＳ（この例ではＭＯＳ）構造部を構成するものである。
【００３４】
この図４で示す本発明装置においては、上述したように、例えば図８もしくは図９で示す回路構成とされていることから、冒頭に述べたように、バイポーラトランジスタＴＲの高耐圧が図られるとともに、接合型電界効果トランジスタＪ−ＦＥＴにおけるゲートコンタクト導電層１７Ｇのドレイン側の縁部１７Ｇ1 の配置面と、ドレインコンタクト導電層１８Ｄのゲート側の縁部１８Ｄ1 の配置面が異なる面とされたことから、両導電層の面積を必要充分に保持した状態で、充分近接してあるいは互いに重なるように配置することができること、またこれによりゲート部とドレイン電極コンタクト部とを充分近接して配置できることから、高密度化と共に、オン抵抗の低減化、Ｉdss の向上がはかられる。
【００３５】
また、ゲートコンタクト導電層１７Ｇのドレイン側の縁部１７Ｇ1 を、ドレイン側に張り出してＭＩＳないしはＭＯＳ構造としたことにより、ゲートに逆バイアス印加時に形成される空乏層が、ゲート領域１４の接合Ｊ1 と、ＭＩＳ−ＦＥＴないしはＭＯＳ−ＦＥＴ効果との両方の作用により形成されるので、Ｊ−ＦＥＴのピンチオフ電圧Ｖp の、より低電圧化、およびリーク電流の低減を実現することができる。
【００３６】
また、上述したように、ゲートコンタクト導電層１７Ｇのドレイン側の縁部１７Ｇ１とドレインコンタクト導電層１８Ｄとが異なる層として形成したことにより、両者の縁部の板面方向の距離を、同一層で形成した場合のフォトリソグラフィおよびエッチングで制限される最小距離（間隔）より近づけることができることから、いわばゲート電極およびドレイン電極としてのゲート上層コンタクト導電層１８Ｇおよびドレインコンタクト導電層１８Ｄとを、上述した例におけるように、同一導電層の例えばＴｉ／ＴｉＯＮ／Ａｌ構造の金属層によって形成した場合にも、上述のＭＩＳないしはＭＯＳ構造部を充分ドレイン側に張り出す（延在）させることができて、上述のＭＯＳないしはＭＩＳ−ＦＥＴ効果を高めることができる。
【００３７】
そして、このように、ピンチオフ電圧Ｖp を低減化が図られるために、チャネル部における不純物濃度を、特段に低めることを回避できることから、オン抵抗が高められるとか、Ｉdss が低下する不都合が回避され、ピンチオフ電圧Ｖp を低くでき、しかもオン抵抗の低減、Ｉdss の向上がはかられ、安定して優れた特性を有するバイポーラトランジスタを製造することができる。
【００３８】
また、上述の本発明製造方法においては、第１および第２の多結晶半導体層１０および１３を用い、これらからの半導体基板への不純物導入によってグラフトベース領域およびエミッタ領域の形成を行い、かつこれら半導体層をこれらグラフトベース領域およびエミッタ領域からの電極取出しコンタクト導電層とすることによって、コンタクト導電層と各領域とを自己整合（セルフアライメント）することができるようにした２層多結晶層型のバイポーラトランジスタの製造方法をとるものであるが、本発明によれば、通常のバイポーラ集積回路における、この種の２層多結晶層型のバイポーラトランジスタの製造方法に比して何ら工程数を増加することがなく、簡易な方法で、接合型電界効果トランジスタＪ−ＦＥＴとバイポーラトランジスタＴＲとが形成された半導体装置を構成することができる。
【００３９】
尚、上述した例では、バイポーラトランジスタＴＲのコレクタ電極取出し領域６と、接合型電界効果トランジスタＪ−ＦＥＴのソース高濃度領域７とを、それぞれ形成した場合であるが、図５〜図７に例示するように、両領域６および７を共通の領域６７として形成することができる。
図５〜図７において、図１〜図４と対応する部分には同一符号を付して、図１〜図４で説明した構造および製造方法の重複説明を省略するが、図５にその概略断面図を示す例では、図４におけるエミッタ上層コンタクト導電層１８Ｅと、ゲート上層コンタクト導電層１８Ｇとが連結されたパターンによる共通のコンタクト導電層１８EGによって連結された構成とすることによって、図８で説明した回路構成を有する構成とした場合である。またこの場合、ベースコンタクト導電層１７Ｂの一部上の絶縁層１９にコンタクト窓を穿設してこのコンタクト窓を通じてベース端子導出に供するベースの上層コンタクト導電層１８Ｂを形成した場合である。
そして、この場合、各コンタクト導電層１８Ｂ、１８EGは、ドレインコンタクト導電層の形成と同時に、すなわち上述したように、例えばＴｉ／ＴｉＯＮ／Ａｌ構造の金属層から、パターンエッチングによって同時に形成することができる。
【００４０】
また、図６に示す例においては、上述したと同様に、例えば例えばＴｉ／ＴｉＯＮ／Ａｌ構造によるドレインコンタクト導電層１８Ｄの形成と同時に、それぞれ第１の多結晶半導体層１０によって構成されたベースコンタクト導電層１７Ｂとゲートコンタクト導電層１７Ｇとにオーミックコンタクトするコンタクト導電層１８CGを、上述したと同様に例えばドレインコンタクト導電層１８Ｄの形成と同時に形成して、バイポーラトランジスタＴＲのベースと接合型電界効果トランジスタＪ−ＦＥＴのゲートとが接続された図９に示す回路構成による半導体装置を構成した場合である。
【００４１】
また、図７に示す例では、図１〜図４で説明した第１の多結晶半導体層１０によって構成するベースコンタクト導電層１７Ｂとゲートコンタクト導電層１７Ｇとを連続したパターンとして第１の多結晶半導体層１０による共通のコンタクト導電層１７BGとして構成し、図９に示す回路構成による半導体装置を構成した場合である。
【００４２】
そして、これら図５〜図７に示した各例の半導体装置およびその製造方法は、図１〜図４で説明したと同様に、図８あるいは図９の構成とされたことによってバイポーラトランジスタＴＲの高耐圧化がはかられると同時に、前述したと同様の理由から、ピンチオフ電圧Ｖp を低減化が図られるために、チャネル部における不純物濃度を低めることなく、したがって、オン抵抗の向上、Ｉdss の向上をはることができ、安定して優れた特性を有するバイポーラトランジスタを、製造工程数を増加することがなく、簡易な方法で、接合型電界効果トランジスタＪ−ＦＥＴとバイポーラトランジスタＴＲとを有する半導体装置として構成することができる。
そして、これら図５〜図７に示す構造とするときは、バイポーラトランジスタＴＲのコレクタと接合型電界効果トランジスタＪ−ＦＥＴのソースとが、高濃度領域６７によっていわば直結された構造とされたことから、コレクタ抵抗の低減、コレクタ飽和電圧の低下、および、より素子面積の縮小を実現できる。
また、高濃度領域６７を有することなくバイポーラトランジスタＴＲのコレクタと、接合型電界効果トランジスタＪ−ＦＥＴのソースとが、高濃度埋込み領域４によって直結された構成として素子面積の縮小化をはかることができる。
【００４３】
尚、本発明装置および製造方法は、上述した例に限られるものではなく、例えばバイポーラトランジスタＴＲとして、ｐｎｐ型のトランジスタとし、接合型電界効果トランジスタとしてｐチャネルＪ−ＦＥＴとするとか、また、半導体素子を共通に形成した半導体装置等として構成することもできるなど、本発明は、上述した例に限られるものではなく、種々の変形変更を行うことができることはいうまでもない。
【００４４】
【発明の効果】
上述したように、本発明装置、および本発明製造方法によれば、バイポーラトランジスタと接合型電界効果トランジスタとを有し、バイポーラトランジスタのコレクタと接合型電界効果トランジスタのソースとが接続されて高耐圧化がはかられた半導体装置において、接合型電界効果トランジスタにおけるゲートコンタクト導電層のドレイン側の縁部の配置面と、ドレインコンタクト導電層のゲート側の縁部の配置面が異なる面とされたことから、両導電層の面積を必要充分に保持した状態で、充分近接してあるいは互いに重なるように配置することができること、またこれによりゲート部とドレイン電極コンタクト部とを充分近接して配置できることから、高密度化と共に、オン抵抗の低減化、Ｉdss の向上がはかられる。
また、ゲートコンタクト導電層のドレイン側の縁部の配置面を、ドレインコンタクト導電層のゲート側の縁部の配置面とは異なるとし、かつその下方の配置面とすることから、このゲートコンタクト導電層を、ドレイン領域上に絶縁層を介して張り出すように延在させることができ、これによって、この張出し部においていわばＭＩＳ−ＦＥＴ構造が構成されることから、これによる電界効果によって、ピンチオフ電圧Ｖp の低減化が図られる。したがって、このピンチオフ電圧Ｖp を低減化するために、チャネル部における不純物濃度を、特段に低めることた回避されることから、オン抵抗が高められるとか、Ｉdss が低下する不都合が回避され、ピンチオフ電圧Ｖp を低くでき、しかもオン抵抗の低減、Ｉdss の向上がはかられ、安定して優れた特性を有するバイポーラトランジスタを製造することができる。
【００４５】
また、この半導体装置を製造するに、本発明方法によれば、工程数の増加を来すことがないことから生産性の低下、コスト高の招来を回避できる。
【００４６】
したがって、本発明によれば、高性能、高密度、高集積、高信頼性の半導体装置、ひいては高性能、高密度、高集積、高信頼性の大集積回路を実現可能とするものである。
【図面の簡単な説明】
【図１】ＡおよびＢは、本発明製造方法に一例の各一工程における概略断面図である。
【図２】ＡおよびＢは、本発明製造方法に一例の各一工程における概略断面図である。
【図３】本発明製造方法に一例の各一工程における概略断面図である。
【図４】本発明製造方法に一例の各一工程における概略断面図である。
【図５】本発明による半導体装置の他の一例の概略断面図である。
【図６】本発明による半導体装置の他の一例の概略断面図である。
【図７】本発明による半導体装置の他の一例の概略断面図である。
【図８】本発明による半導体装置の回路図である。
【図９】本発明による半導体装置の回路図である。
【符号の説明】
１  半導体基板、２  半導体基体、３  半導体層、４  コレクタ埋込み領域、５  素子分離絶縁層、６  コレクタ電極取り出し領域、７  ソース高濃度領域、８  ドレイン高濃度領域、９  絶縁層、１０  第１の多結晶半導体層、１１  不純物導入領域、１２  ベース領域、１２ｉ  真性ベース領域、１２ｇ  グラフトベース領域、１３  第２の多結晶半導体層、１４  ゲート領域、１５  エミッタ領域、１６  コレクタ領域、１７Ｅ  エミッタコンタクト導電層、１７Ｂ  ベースコンタクト導電層、１７Ｇ  ゲートコンタクト導電層、１７Ｇ1   縁部、１７BG，１７EG  コンタクト導電層、１８Ｅ  エミッタ上層コンタクト導電層、１８Ｄ  ドレインコンタクト導電層、１８Ｄ1   縁部、１８CS，１８EG  コンタクト導電層、１８Ｂ  ベース上層コンタクト導電層、６７  高濃度領域、Ｊ1 ，Ｊ2 ゲート接合、ＣＳ  チャネルストップ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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