(57)【特許請求の範囲】
【請求項１】
チャネル層を形成する工程と、
前記チャネル層上に、第１の半導体層を形成する工程と、
前記第１の半導体層上に、第１の導電性不純物を含有する第２の半導体層を形成する工程と、
前記第２の半導体層の一部に開口を有するマスク層を形成する工程と、
前記マスク層をマスクとして、前記第２および前記第１の半導体層に前記第１の導電性不純物と同導電型の第２の導電性不純物を導入してゲート不純物領域を形成する工程と、
少なくとも前記開口内に露出した前記第２の半導体層上にゲート電極を形成する工程を有する
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の半導体層を形成する工程において、前記第１の導電性不純物を添加したエピタキシャル成長法により形成する
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２および前記第１の半導体層に前記第２の導電性不純物を導入する工程において、気相拡散またはイオン注入により前記第２の導電性不純物を導入する
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記第１の導電性不純物と前記第２の導電性不純物は、同一材料である
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記第１の導電性不純物と前記第２の導電性不純物は、Ｚｎを含む
ことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記第１の半導体層を形成する工程の後、前記第２の半導体層とエッチング選択比を有するストッパ層を形成し、前記ストッパ層上に前記第２の半導体層を形成し、
前記ゲート電極を形成する工程の後に、当該ゲート電極をマスクとして、当該ゲート電極下に形成された前記マスク層および前記第２の半導体層を残しながら、他の領域に形成された前記マスク層および前記第２の半導体層を前記ストッパ層が露出するまでエッチングにより除去する工程をさらに有する
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記マスク層および前記第２の半導体層をエッチングにより除去する工程の後に、前記ゲート電極を挟んで前記ストッパ層上に互いに分離してソース電極およびドレイン電極を形成する工程をさらに有する
ことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記チャネル層を形成する工程において、当該チャネル層をＩｎＧａＡｓにより形成し、
前記第１の半導体層を形成する工程において、当該第１の半導体層をＡｌＧａＡｓにより形成する
ことを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、複数の半導体層の積層構造内部に電荷を高速走行可能に閉じ込めた半導体装置、例えば高電子移動度トランジスタの製造方法に関する。
【０００２】
【従来の技術】
近年、携帯電話などの移動体通信システムにおいて、端末の小型化及び低消費電力化が強く求められている。そのため、それを構成するトランジスタ等のデバイスにおいても同様な要求がなされている。
例えば、現在の移動体通信の柱ともいえるデジタルセルラー用パワーアンプについては、単一正電源の動作が可能で、かつ低電圧、高効率駆動のものが求められている。
【０００３】
現在、パワーアンプ用として実用化されているデバイスの１つに、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor ）や、エピタキシャル構造でのある程度の格子不整合を許容し更に高い電子移動度を実現する疑似格子整合高電子移動度トランジスタ（ＰＨＥＭＴ：Pseudomorphic HEMT）等がある。
これは、いずれもヘテロ接合構造を利用して電流変調を行うものである。
【０００４】
図１０に、上記のＰＨＥＭＴの一構成例の断面図を示す。
図１０に示すＰＨＥＭＴは、半絶縁性単結晶ＧａＡｓよりなる基板３１の上に、不純物が添加されていないＧａＡｓよりなるバッファ層３２を介して、ＡｌＧａＡｓよりなる第１の障壁層３３と、ＩｎＧａＡｓよりなるチャネル層３４と、ＡｌＧａＡｓよりなる第２の障壁層３５が順次積層されている。
各障壁層３３，３５は、第１導電型、例えばｎ型の不純物を含むキャリア供給層３３ａ，３５ａと、高抵抗層３３ｂ，３３ｃおよび３５ｂ，３５ｃをそれぞれ有している。
【０００５】
第２の障壁層３５の上には、ｎ型の不純物を含有するｎ型ＧａＡｓ層３６を介して、絶縁膜３７が形成されている。
絶縁膜３７には開口部が形成されており、当該開口部にｎ型ＧａＡｓ層３６を介してソース電極３９ａおよびドレイン電極３９ｂが形成されている。
絶縁膜３７の他の開口部には、ゲート電極３８が形成されており、ゲート電極３８に電圧を印加するとソース電極３９ａとドレイン電極３９ｂとの間を流れる電流が変調されるようになっている。
【０００６】
上記のＰＨＥＭＴでは、一般には、他の構成例として、第２の障壁層３５の厚さをゲート電極下で薄くするリセス構造とすることが多く、この場合には、その直下のチャネル層の領域にはキャリアが空乏化、あるいは他のチャネル領域に比べてキャリアが少ない領域が形成される。
【０００７】
このような構造を有するＰＨＥＭＴでは、ゲート電極３８に正電圧を印加することでチャネル層３４にキャリアが蓄積され、原理的にショットキー接合型電界効果トランジスタ（ＭＥＳ−ＦＥＴ：Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦＥＴ  ）に比べて、相互コンダクタンスＧｍのゲート電圧Ｖｇに対する線形性に優れているという特徴を有している。これは、パワーアンプの高効率化を目指す上で大きな利点となっている。
【０００８】
一方、単一正電源動作に関しては、ゲート電極直下に第２導電型、例えば、ｐ型の不純物をドーピングすることで、チャネル層の第１導電型の半導体とゲート直下の第２導電型の半導体とのΦｂｉ（ビルトインポテンシャル）を大きくし、正の動作電源のみを用いることを可能とする接合型電界効果トランジスタ（ＪＦＥＴ：Ｊｕｎｃｔｉｏｎ  ＦＥＴ）が存在する。
また、この時、Φｂｉを大きくする為に、第２導電型の不純物をドーピングするという手法以外に、ゲート直下の半導体層にチャネル層よりもバンドギャップの大きい半導体を選択するという手法があり、上記の図１０に示したＰＨＥＭＴはその手法を採用しているものである。
【０００９】
上記のＪＦＥＴとＰＨＥＭＴの利点を組み合わせた接合型ー疑似格子整合高電子移動度トランジスタ（ＪＰＨＥＭＴ：Junction PHEMT）の一構成例を図１１に示す。
【００１０】
図１１に示すＪＰＨＥＭＴは、半絶縁性単結晶ＧａＡｓよりなる基板４１の上に、不純物が添加されていないＧａＡｓよりなるバッファ層４２を介して、ＡｌＧａＡｓよりなる第１の障壁層４３と、ＩｎＧａＡｓよりなるチャネル層４４と、ＡｌＧａＡｓよりなる第２の障壁壁４５が順次積層されている。
各障壁層４３，４５は、第１導電型（ｎ型）の不純物を含むキャリア供給層４３ａ，４５ａと、高抵抗層４３ｂ，４３ｃおよび４５ｂ，４５ｃをそれぞれ有している。
【００１１】
第２の障壁層４５の上には、開口を有する絶縁膜４７が形成されており、当該開口部にソース電極４９ａおよびドレイン電極４９ｂが形成されている。
絶縁膜４７の他の開口部には、ゲート電極４８が形成されており、ゲート直下の第２の障壁層４５内には、第２導電型（ｐ型）の不純物（Ｚｎ）が導入されたゲート不純物領域５０が形成されている。
上記構成のＪＰＨＥＭＴによっても、ゲート電極４８に電圧を印加するとソース電極４９ａとドレイン電極４９ｂとの間を流れる電流が変調されることとなる。
【００１２】
上記構成のＪＰＨＥＭＴにおいては、ゲート不純物領域５０とチャネル層４４との距離ｄが小さければ小さいほど、チャネル層４４を構成する半導体とゲート直下のゲート不純物領域５０とのΦｂｉ（ビルトインポテンシャル）を大きくすることができ、正の動作電源のみを用いることを可能とすることができる。
【００１３】
【発明が解決しようとする課題】
しかしながら、図１１に示すＪＰＨＥＭＴにおいて、第２の障壁層４５にＡｌＧａＡｓを用い、ゲート直下に第２導電型（ｐ型）の不純物（Ｚｎ）を気相拡散により導入した場合、ＡｌＧａＡｓ層中でのＺｎの拡散係数が大きくＡｌＧａＡｓ層内でＺｎが速く拡散し、少量のＺｎでＺｎ拡散領域の底面がチャネル層４４からの距離ｄの深さまで到達してしまう。このため、第２の障壁層４５にＧａＡｓを用いた場合に比して、第２の障壁層４５の最表面における第２導電型不純物（Ｚｎ）濃度が約１／２になってしまい、良好なオーミック接触が得られないという問題がある。この場合、一般に言われるゲート抵抗が高くなり、パワーアンプの利得に対して悪い影響を及ぼす。
【００１４】
以上のように、Φｂｉを大きくして単一正電源動作を可能にする為に第２の障壁層４５にバンドギャップの大きなＡｌＧａＡｓ等の半導体を用いつつ、かつ、ゲート電極との良オーミック接触を実現する為に、第２の障壁層４５の最表面の第２導電型不純物濃度を高める事が望まれている。
【００１５】
本発明は上記の事情に鑑みてなされたものであり、その目的は、単一正電源動作を可能にしつつ、ゲート抵抗を低減することができる半導体装置の製造方法を提供することにある。
【００２３】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体装置の製造方法は、チャネル層を形成する工程と、チャネル層上に、第１の半導体層を形成する工程と、第１の半導体層上に、第１の導電性不純物を含有する第２の半導体層を形成する工程と、第２の半導体層の一部に開口を有するマスク層を形成する工程と、マスク層をマスクとして、第２および第１の半導体層に第１の導電性不純物と同導電型の第２の導電性不純物を導入してゲート不純物領域を形成する工程と、少なくとも開口内に露出した第２の半導体層上にゲート電極を形成する工程を有する。
【００２４】
好適には、第２の半導体層を形成する工程において、第１の導電性不純物を添加したエピタキシャル成長法により形成する。
【００２５】
好適には、第２および第１の半導体層に第２の導電性不純物を導入する工程において、気相拡散またはイオン注入により第２の導電性不純物を導入する
【００２６】
好適には、第１の導電性不純物と第２の導電性不純物は、同一材料である。
例えば、第１の導電性不純物と第２の導電性不純物は、Ｚｎを含む。
【００２８】
好適には、第１の半導体層を形成する工程の後、第２の半導体層とエッチング選択比を有するストッパ層を形成し、ストッパ層上に第２の半導体層を形成し、ゲート電極を形成する工程の後に、このゲート電極をマスクとして、ゲート電極下に形成されたマスク層および第２の半導体層を残しながら、他の領域に形成されたマスク層および第２の半導体層をストッパ層が露出するまでエッチングにより除去する工程をさらに有する。
【００２９】
好適には、マスク層および第２の半導体層をエッチングにより除去する工程の後に、ゲート電極を挟んでストッパ層上に互いに分離してソース電極およびドレイン電極を形成する工程をさらに有する。
【００３０】
例えば、チャネル層を形成する工程において、このチャネル層をＩｎＧａＡｓにより形成し、第１の半導体層を形成する工程において、この第１の半導体層をＡｌＧａＡｓにより形成する。
【００３１】
上記の本発明の半導体装置の製造方法では、チャネル層上に第１の半導体層を形成し、第１の半導体層上に、第１の導電性不純物を含有する第２の半導体層を形成し、第２の半導体層の一部に開口を有するマスク層を形成し、マスク層をマスクとして、第２および第１の半導体層に第１の導電性不純物を導入してゲート不純物領域を形成し、少なくとも開口内に露出した第２の半導体層上にゲート電極を形成している。
そして、例えば、第１の導電性不純物を添加したエピタキシャル成長法により、第２の半導体層を形成することで、この第２の半導体層に、ゲート電極との接触抵抗を低減させる程度の濃度で第１の導電性不純物を導入することができる。
また、その後に、第２および第１の半導体層に第２導電型の不純物を気相拡散またはイオン注入により導入することで、所望の深さまで第２の導電性不純物を導入して当該深さを制御することができ、これによりチャネル層を流れる電流のしきい値が制御される。
【００３２】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照して説明する。
【００３３】
図１は、本実施形態に係る半導体装置の一構成例を示す断面図である。
図１に示す半導体装置は、例えば、半絶縁性の単結晶ＧａＡｓよりなる基板１１の上に、不純物が添加されていないｕｎｄｏｐｅｄ−ＧａＡｓよりなるバッファ層１２を介して、ＩＩＩ−Ｖ族化合物半導体よりなる第１の障壁層１３、チャネル層１４及び第２の障壁層１５が順次積層されている。
【００３４】
第２の障壁層１５の上には後述するエッチングのストッパ層１６が、所要の厚さ、例えば５ｎｍ程度堆積されており、ストッパ層１６の一部分には島状の高濃度ゲート不純物層１７が堆積されている。
【００３５】
高濃度ゲート不純物層１７の上には、絶縁膜１８が所要の厚さ、例えば３００ｎｍ程度堆積されている。絶縁膜１８には、開口部１８ａが設けられており、この開口部１８ａを介してゲート電極２１が形成されている。
【００３６】
ストッパ層１６およびゲート電極２１を被覆して、絶縁膜１９が所要の厚さ、例えば３００ｎｍ程度堆積されている。絶縁膜１９には、ストッパ層１６上で適当な間隔を空けて２つの開口部１９ａ，１９ｂが設けられ、この開口部１９ａ，１９ｂにソース電極２２ａとドレイン電極２２ｂが形成されている。
【００３７】
ゲート電極２１下における高濃度ゲート不純物層１７、ストッパ層１６および第２の障壁層１５には、第２導電型の不純物がドーピングされたゲート不純物領域２０が形成されている。例えば、ｐ型不純物として亜鉛（Ｚｎ）が、気相拡散によってドーピングされている。
【００３８】
以下、各層について詳細に説明する。
障壁層１３，１５は、チャネル層１４を構成する半導体よりも広いバンドギャップを有する半導体で構成されている。例えば、Ａｌｘ  Ｇａ１−ｘ  Ａｓ混晶が好ましく、通常アルミニウム（Ａｌ）の組成比は、ｘ＝０．２〜０．３である。
【００３９】
またこの障壁層１３，１５は、基本的に不純物を含まない高抵抗層であるが、チャネル層１４から所要の距離、例えば約２〜４ｎｍ離れた所に、高濃度のｎ型不純物を含むキャリア供給層１３ａ，１５ａを有している。
【００４０】
ここで、キャリア供給層１３ａ，１５ａは、所要の厚さを有し、例えば厚さが約４ｎｍでありｎ型不純物としてシリコン（Ｓｉ）を所要のドーズ量、例えば１．０×１０１２〜２．０×１０１２／ｃｍ２  程度添加してある。また、キャリア供給層１３ａ，１５ａとチャネル層１４の間の不純物を添加していない高抵抗層１３ｂ，１５ｂは、キャリア供給層１３ａ，１５ａより薄い厚さ、例えば厚さが約２ｎｍとなった構造を有している。
【００４１】
チャネル層１４は、ソース電極２２ａとドレイン電極２２ｂとの間の電流経路であり、障壁層１３，１５を構成する半導体よりも狭いバンドギャップを有する半導体により構成されている。
例えば、Ｉｎｘ  Ｇａ１−ｘ  Ａｓが好ましく、通常Ｉｎの組成比がｘ＝０．１〜０．２程度の不純物を添加していないｕｎｄｏｐｅｄ−ＩｎＧａＡｓ混晶により構成される。これにより、チャネル層１４には、第１の障壁層１３のキャリア供給層１３ａ、及び第２の障壁層１５のキャリア供給層１５ａから供給されたキャリアが蓄積されるようになっている。
【００４２】
ストッパ層１６は、高濃度ゲート不純物層１７を選択エッチングする時に、エッチングを止める役割を果たしている。例えば、高濃度ゲート不純物層１７がＡｌＧａＡｓにより形成されている場合に、ストッパ層１６はＧａＡｓ、もしくは高濃度ゲート不純物層１７と組成比の異なるＡｌＧａＡｓであり、さらにゲート電極との接触抵抗を下げるために、高濃度ゲート不純物層１７としてＧａＡｓを用いたその時は、ストッパ層１６はＡｌ組成比がｘ＝約０．５のＡｌｘ  Ｇａ１−ｘ  Ａｓが好ましい。
【００４３】
高濃度ゲート不純物１７は、チャネル層１４を構成する半導体よりも広いバンドギャップを有する半導体層により構成されている。例えばＡｌｘ  Ｇａ１−ｘ  Ａｓが好ましく、アルミニウム（Ａｌ）組成比がｘ＝０．２〜０．３である。また、高濃度ゲート不純物層１７は、ｐ型不純物、例えば亜鉛（Ｚｎ）が所要の不純物濃度、例えば約２×１０１９／ｃｍ３  以上ドーピングされている。
【００４４】
ゲート電極２１は、基板側からチタン（Ｔｉ）、白金（Ｐｔ）および金（Ａｕ）を順次積層した構成となっている。
【００４５】
ソース電極２２ａ及びドレイン電極２２ｂは、基板側から金ゲルマニウム（ＡｕＧｅ）、ニッケル（Ｎｉ）及び金（Ａｕ）を順次積層して合金化したものにより構成されており、障壁層１５とストッパ層１６を介してオーミック接触している。
【００４６】
次に、上記の本実施形態に係る半導体装置の製造方法について、図２〜図８を用いて説明する。
【００４７】
まず、図２（ａ）に示すように、半絶縁性の単結晶ＧａＡｓよりなる基板１１の上に、例えばＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｏｔｉｏｎ  ）法により、不純物を添加しないｕｎｄｏｐｅｄ−ＧａＡｓを、所要の厚さ、例えば３〜５μｍ程度エピタキシャル成長させてバッファ層１２を形成する。
【００４８】
次に、図２（ｂ）に示すように、バッファ層１２の上に、例えばＭＯＣＶＤ法により、不純物を添加しないｕｎｄｏｐｅｄ−ＡｌＧａＡｓを、例えば２００ｎｍ程度エピタキシャル成長させて高抵抗層１３ｃを形成する。
【００４９】
次に、図２（ｃ）に示すように、高抵抗層１３ｃ上に、例えばＭＯＣＶＤ法により、ｎ型不純物としてシリコンを添加したｎ型ＡｌＧａＡｓを、例えば約４ｎｍ程度エピタキシャル成長させてキャリア供給層１３ａを形成する。
【００５０】
次に、図３（ｄ）に示すように、キャリア供給層１３ａ上に、例えばＭＯＣＶＤ法により、不純物を添加しないｕｎｄｏｐｅｄ−ＡｌＧａＡｓを、例えば約２ｎｍ程度エピタキシャル成長させて高抵抗層１３ｂを形成する。これにより、高抵抗層１３ｃ、キャリア供給層１３ａ、高抵抗層１３ｂからなる第１の障壁層１３が形成される。
【００５１】
次に、図３（ｅ）に示すように、第１の障壁層１３上に、例えはＭＯＣＶＤ法により、不純物を添加しないｕｎｄｏｐｅｄ−ＩｎＧａＡｓを、例えば１０ｎｍ程度エピタキシャル成長させて、チャネル層１４を形成する。
【００５２】
次に、図３（ｆ）に示すように、チャネル層１４上に、例えばＭＯＣＶＤ法により、不純物を添加しないｕｎｄｏｐｅｄ−ＡｌＧａＡｓを、例えば約２ｎｍ程度エピタキシャル成長させて高抵抗層１５ｂを形成する。
【００５３】
次に、図４（ｇ）に示すように、高抵抗層１５ｂ上に、例えばＭＯＣＶＤ法により、ｎ型不純物としてシリコンを添加したｎ型ＡｌＧａＡｓを、例えば約４ｎｍ程度エピタキシャル成長させてキャリア供給層１５ａを形成する。
【００５４】
次に、図４（ｈ）に示すように、キャリア供給層１５ａ上に、例えばＭＯＣＶＤ法により、不純物を添加しないｕｎｄｏｐｅｄ−ＡｌＧａＡｓを、例えば約１３０ｎｍ程度エピタキシャル成長させて高抵抗層１５ｃを形成する。
これにより、高抵抗層１５ｃ、キャリア供給層１５ａ、高抵抗層１５ｂからなる第２の障壁層１５が形成される。
【００５５】
次に、図５（ｉ）に示すように、第２の障壁層１５上に、例えばＭＯＣＶＤ法により、ＧａＡｓを約１３０ｎｍ程度エピタキシャル成長させて、ストッパ層１６を形成する。
【００５６】
次に、図５（ｊ）に示すように、ストッパ層１６上に、例えばＭＯＣＶＤ法により、例えば２×１０１９／ｃｍ３  以上の高濃度のＺｎを不純物として添加してあるｐ型のＡｌＧａＡｓをエピタキシャル成長させて、高濃度ゲート不純物用層１７０を形成する。
その後、メサエッチングによりトランジスタを形成する領域以外のエピタキシャル層を除去する事によって素子間分離を行う。
【００５７】
次に、図６（ｋ）に示すように、高濃度ゲート不純物用層１７０上に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｏｔｉｏｎ  ）法により、窒化珪素膜ＳｉＮを堆積し絶縁膜（マスク層）１８０を形成する。その後、所定パターンのレジストをマスクとしてエッチングを行い、ゲート不純物領域形成の為に、絶縁膜１８０に開口部１８ａを形成する。
【００５８】
次に、図６（ｌ）に示すように、絶縁膜１８０をマスクとして、ｐ型不純物となる亜鉛Ｚｎを気相拡散して、絶縁膜１８０の開口部１８ａから亜鉛を拡散させて、高濃度ゲート不純物用層１７０、ストッパ層１６、および障壁層１５に、ゲート不純物領域２０を形成する。
または、ｐ型不純物のドーピングをイオン注入で行うことも可能であるが、この場合、高温熱処理によってドーピングした不純物を活性化させる必要があるので、気相拡散の方が好ましい。ここで、気相拡散をする場合は、時間制御によって拡散深さを制御する。
【００５９】
次に、図７（ｍ）に示すように、絶縁膜１８０の開口部１８ａを含む全面に、ゲートメタルとして、Ｔｉ／Ｐｔ／Ａｕをそれぞれ例えば１００ｎｍ／５０ｎｍ／２２０ｎｍずつ蒸着し、所定パターンのレジストをマスクとして、ゲート電極部以外のゲートメタルをスパッタエッチングしゲート電極２１を形成する。
このとき、ゲート電極２１との接触部には、高濃度ゲート不純物用層１７０が形成されていることから、トランジスタのゲート部のメタル／半導体において、良オーミック接触が実現される。
【００６０】
次に、図７（ｎ）に示すように、ゲート電極部以外における絶縁膜１８０をエッチングし、絶縁膜１８を形成する。このエッチングは、ｐ型の不純物が導入されたＡｌＧａＡｓからなる高濃度ゲート不純物用層１７０が露出するまで行う。
【００６１】
次に、図８（ｏ）に示すように、ゲート電極２１および絶縁膜１８をマスクとして、ストッパ層１６が露出するまで、高濃度ゲート不純物用層１７０をエッチングして、島状の高濃度ゲート不純物層１７を形成する。
【００６２】
次に、図８（ｐ）に示すように、ゲート電極２１およびストッパ層１６を被覆して全面に、例えばＣＶＤ法により、窒化珪素膜ＳｉＮを堆積して絶縁膜１９を形成し、レジストを用いたエッチングにより選択的に除去して、ソース電極形成領域およびドレイン電極形成領域に開口部１９ａ，１９ｂを設ける。
【００６３】
以降の工程としては、当該開口部１９ａ，１９ｂを含む絶縁膜１９の全面に、例えば金ゲルマニウム合金ＡｕＧｅ、ニッケルＮｉおよび金Ａｕを順次蒸着してパターニングを行う。続いて、例えば４００℃程度の熱処理により合金化させソース電極２２ａおよびドレイン電極２２ｂを形成し、図１に示した半導体装置を製造することができる。
【００６４】
上記の本実施形態に係る半導体装置およびその製造方法によれば、ゲート電極２１直下に、高濃度ゲート不純物層１７を基板作成段階で予め用意しておく事により、不純物を含まない障壁層１５へｐ型不純物を気相拡散してその上にゲート電極を形成する場合に比して、ゲート電極２１と高濃度ゲート不純物層１７間のオーミック接触を良好にし、パワーアンプ用デバイスの特性を向上させる事ができる。
【００６５】
また、ゲート電極２１直下において、気相拡散によってゲート不純物領域２０の深さを制御して、当該ゲート不純物領域２０とチャネル層１４との距離ｄを制御することで、チャネル層１４を構成する半導体とゲート直下のゲート不純物領域２０とのΦｂｉ（ビルトインポテンシャル）を大きくすることができ、正の動作電源のみを用いることを可能とすることができる。
【００６６】
また、チャネル層１４とゲート電極２１との間にチャネル層１４を構成する半導体よりも広いバンドギャップを有する半導体よりなる高濃度ゲート不純物層１７を備えるようにしたので、相互コンダクタンスＧｍおよびゲート・ソース間容量Ｃｇｓのゲート電圧Ｖｇに対する依存性が少なく、電力付加効率を高くする事ができる。
以上のように、半導体装置の相互コンダクタンス特性を維持したまま、立ち上り電圧Ｖｔｈの制御性を向上させることが出来る。
【００６７】
図９は、半導体装置、すなわち高速電子移動度トランジスタの参考例を示す。この半導体装置では、高抵抗層１５ｃ上の全面に例えば、ｐ型不純物が導入されたＡｌＧａＡｓによるｐ型半導体領域２５が形成され、ゲート電極２１直下に対応する部分のｐ型半導体領域２５及び高抵抗層１５ｃにｐ型不純物の例えばＺｎが気相拡散され、ゲート不純物領域２０が形成される。そして、ゲート不純物領域２０の表面に接続するゲート電極２１が形成され、ゲート電極２１を挟んでｐ型半導体領域２５上に互いに分離してソース電極２２ａおよびドレイン電極２２ｂが形成される。ここで、ｐ型半導体領域２５は、ソース電極２２ａ及びドレイン電極２２ｂとゲート電極２１との間の領域で空乏化するように膜厚、不純物濃度が設定される。ｐ型半導体領域は膜厚が薄く形成されるので、ソース電極２２ａ及びドレイン電極２２ｂ直下では合金化されている。その他の構成は、前述の図１と同様であるので対応する部分に同一符号を付して重複説明を省略する。なお、ソース電極２２ａおよびドレイン電極２２ｂはｐ型半導体領域２５上にｎ型ＧａＡｓ層を介して形成することもできる。
製造に際して、ｐ型半導体領域２５は、ｐ型不純物をドーピングしながらエピタキシャル成長して形成される。その他の各層、電極の形成は前述の工程と同様である。
図９の半導体装置においても、単一正電源動作を可能にしつつ、ゲート抵抗を低減することができる。その他、図１の半導体装置と同様の効果を奏する。
【００６８】
本発明の半導体装置は、上記の実施形態の説明に限定されない。
例えば、バッファ層１２、高抵抗層１３ｃ、およびキャリア供給層１３ａを省略して、シングルヘテロ構造にしてもよい。
ゲート不純物領域２０を形成するための例えばｐ型不純物としては、亜鉛（Ｚｎ）の他、炭素）Ｃ）を用いることもできる。
【００６９】
また、本発明は、ＧａＡｓ系基板上のみならず、ＩｎＰ系基板上にも適応されるものである。例えば、基板１１がＩｎＰからなる場合には、バッファ層１２は不純物を添加しないＩｎＰにより形成し、高抵抗層（１３ｂ，１３ｃ，１５ｂ，１５ｃ）は不純物を添加しないＡｌｘ  Ｉｎ１−ｘ  Ａｓ（ｘ＝０．４〜０．５）により形成し、チャネル層１４は、アンドープのＩｎｘ  Ｇａ１−ｘ  Ａｓ（ｘ＝０．５〜０．６）により形成し、キャリア供給層（１３ａ，１５ａ）はｎ型のＡｌｘ  Ｉｎ１−ｘ  Ａｓ（ｘ＝０．４〜０．５）により形成すればよい。そして、ＡｌＸ  Ｉｎ１−Ｘ  Ａｓの高抵抗層１３ｃ上にこれとはＩｎの組成比を変えたＡｌＩｎＡｓのストッパ層１６を形成し、その上に例えばｐ型不純物を含むＡｌＩｎＡｓ又はＩｎＰの島状の高濃度ゲート不純物層１７を形成する。その後、ｐ型不純物としてＺｎ又はＣを例えば気相拡散によりゲート不純物領域２０を形成する。ＡｌＩｎＡｓ又はＩｎＰの島状の高濃度ゲート不純物層１７に絶縁膜１８の開口を介して前述と同様のＴｉ／Ｐｔ／Ａｕのゲート電極２１を形成し、また、ストッパ層１６上に前述と同様のＡｕＧｅ、Ｎｉ及びＡｕの積層膜を熱処理して合金化した層によるソース電極２２ａおよびドレイン電極２２ｂを形成する。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００７０】
本発明によれば、単一正電源動作を可能にしつつ、ゲート抵抗を低減することができる半導体装置を製造することができる。
【図面の簡単な説明】
【図１】本実施形態の製造方法で得られる半導体装置の一構成例を示す断面図である。
【図２】本実施形態に係る半導体装置の製造において、第１の障壁層のキャリア供給層の形成後の断面図である。
【図３】図２に続く、第２の障壁層の高抵抗層の形成後の断面図である。
【図４】図３に続く、第２の障壁層の形成後の断面図である。
【図５】図４に続く、高濃度ゲート不純物用層の形成後の断面図である。
【図６】図５に続く、ゲート不純物領域の形成後の断面図である。
【図７】図６に続く、ゲート電極の形成後の断面図である。
【図８】図７に続く、絶縁膜の形成後の断面図である。
【図９】参考例に係る半導体装置の構成例を示す断面図である。
【図１０】従来例に係るＰＨＥＭＴの一構成例を示す断面図である。
【図１１】従来例に係るＪＰＨＥＭＴの一構成例を示す断面図である。
【符号の説明】
１１…基板、１２…バッファ層、１３…第１の障壁層、１３ａ…キャリア供給層、１３ｂ，１３ｃ…高抵抗層、１４…チャネル層、１５…第２の障壁層、１５ａ…キャリア供給層、１５ｂ，１５ｃ…高抵抗層、１６…ストッパ層、１７…高濃度ゲート不純物層、１８…絶縁膜、１９…絶縁膜、２０…ゲート不純物領域、２１…ゲート電極、２２ａ…ソース電極、２２ｂ…ドレイン電極、２５…ｐ型半導体層、３１，４１…基板、３２，４２…バッファ層、３３，４３…第１の障壁層、３３ａ，４３ａ…キャリア供給層、３３ｂ，３３ｃ，４３ｂ，４３ｃ…高抵抗層、３４，４４…チャネル層、３５，４５…第２の障壁層、３５ａ，４５ａ…キャリア供給層、３５ｂ，３５ｃ，４５ｂ，４５ｃ…高抵抗層、３６…キャップ層、３７，４７…絶縁膜、３８，４８…ゲート電極、３９ａ，４９ａ…ソース電極、３９ｂ，４９ｂ…ドレイン電極、５０…ゲート不純物領域
【図１】
0003633587.tif 000002
【図２】
0003633587.tif 000003
【図３】
0003633587.tif 000004
【図４】
0003633587.tif 000005
【図５】
0003633587.tif 000006
【図６】
0003633587.tif 000007
【図７】
0003633587.tif 000008
【図８】
0003633587.tif 000009
【図９】
0003633587.tif 000010
【図１０】
0003633587.tif 000011
【図１１】
0003633587.tif 000012