(57)【特許請求の範囲】
【請求項１】
少なくともアナログ映像信号を含み、外部から入力される表示装置駆動用信号に基づいて画像を表示する液晶表示装置において、
前記アナログ映像信号をディジタル信号に変換するアナログ・ディジタル変換手段と、
前記アナログ・ディジタル変換手段から出力されるディジタル映像信号の変化量を検出する変化検出手段と、
前記変化検出手段で検出されたディジタル映像信号の変化量が所定値以上の場合に、前記アナログ・ディジタル変換手段から出力されるディジタル映像信号の値を一定の値に補正する補正手段と、
前記補正手段から出力されるディジタル映像信号が入力される液晶表示手段とを具備することを特徴とする液晶表示装置。
【請求項２】
前記補正手段は、前記変化検出手段で所定値以上のディジタル映像信号の変化量を検出した場合に、２値表現した前記ディジタル映像信号の値の下位の連続する複数ビットの範囲に「０」値を設定し、前記ディジタル映像信号の値を丸める手段であることを特徴とする請求項１に記載された液晶表示装置。
【請求項３】
前記補正手段は、前記変化検出手段で所定値以上のディジタル映像信号の変化量を検出した場合に、前記アナログ・ディジタル変換手段から出力されるディジタル映像信号を、所定値に制限するデータ制限手段であることを特徴とする請求項１に記載された液晶表示装置。
【請求項４】
前記補正手段の動作を有効あるいは無効にする選択手段を、さらに備えることを特徴とする請求項１ないし請求項３のいずれか１項に記載された液晶表示装置。
【請求項５】
少なくともアナログ映像信号を含み、外部から入力される表示装置駆動用信号に基づいて画像を表示する液晶表示装置において、
アナログ映像信号をディジタル信号に変換するアナログ・ディジタル変換手段と、
前記アナログ・ディジタル変換手段から出力されるディジタル映像信号が入力される液晶表示手段と、
前記アナログ・ディジタル変換手段の変換タイミングを決定するクロック信号の遅延量を調整する可変遅延手段と、
一つのフレーム内で前記アナログ・ディジタル変換手段から出力されるディジタル映像信号の隣接する表示画素との変化量が大きい表示画素を検出する変化検出手段と、
前記変化検出手段により検出された表示画素における前記アナログ・ディジタル変換手段から出力されるディジタル映像信号をフレーム毎に検出するデータ検出手段と、
前記変化検出手段により検出された表示画素について、遅延量を複数回変更して前記可変遅延手段に設定し、各遅延量毎に前記データ検出手段でディジタル映像信号を複数回検出してデータのばらつきを求め、複数の遅延量におけるデータのばらつきから前記可変遅延手段の設定値を決定する遅延制御手段とを具備することを特徴とする液晶表示装置。
【請求項６】
前記遅延制御手段は、数フレームに渡って前記データ検出手段で検出されたディジタル映像信号のばらつきが最小になるように、前記可変遅延手段の遅延量を設定することを特徴とする請求項５に記載された液晶表示装置。
【請求項７】
前記遅延制御手段は、数フレームに渡って前記データ検出手段で検出されたディジタル映像信号の変化量が最大になるように、前記可変遅延手段の遅延量を設定することを特徴とする請求項５に記載された液晶表示装置。
【請求項８】
前記外部から入力される表示装置駆動用信号は、水平同期信号を含み、また、前記水平同期信号に基づいてクロック信号を生成するクロック信号生成手段を有し、さらに、前記可変遅延手段は、前記水平同期信号の遅延量を可変する可変遅延回路であることを特徴とする請求項５ないし請求項７のいずれか１項に記載された液晶表示装置。
【請求項９】
前記遅延制御手段の動作を有効あるいは無効にする制御スイッチ手段を、さらに備えることを特徴とする請求項５ないし請求項８のいずれか１項に記載された液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置に係わり、特に、ＣＲＴ（陰極線管）ディスプレイ装置駆動用の水平同期信号、垂直同期信号およびアナログ映像信号が入力されるモニタ装置用の液晶表示装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
従来、フラットディスプレイ・軽量・低消費電力その他の特徴を活かして、液晶表示装置がノート・パソコン等のディスプレイ部として従来から使用されている。この液晶表示装置は、表示容量の拡大化使用要求に対応して、液晶表示パネルの表示サイズが大型化し画素数が増大してきている。
【０００３】
一方、例えば、パーソナルコンピュータやワークステーションのモニタ装置として、ディスプレイ部に陰極線管（ＣＲＴ）を用いるＣＲＴディスプレイ装置が使用されている。しかしながら、特開平７−１６０２２２号に記載されているように、近年、パーソナルコンピュータやワークステーションのモニタ装置として、大型・高精細の液晶表示パネルを備えた液晶表示装置が使用されつつある。これにより、モニタ装置の小型化、軽量化、低消費電力化を図ることが可能となる。
【０００４】
図３２は、パーソナルコンピュータやワークステーションのモニタ装置として使用される液晶表示装置の一例の概略構成を示すブロック図である。
【０００５】
同図に示す液晶表示装置において、ＣＲＴディスプレイ装置に送出されるアナログ信号の映像信号（Ｒ）１０１，映像信号（Ｇ）１０２，映像信号（Ｂ）１０３は、アナログ・ディジタル変換回路（１０，１１，１２）（以下、Ａ／Ｄ変換回路と称す。）でディジタル映像信号（ディジタルデータ）（１０６，１０７，１０８）に変換され、表示制御回路１３に入力される。
【０００６】
水平同期信号１０４と垂直同期信号１０５とは、表示制御回路１３に入力され、また、水平同期信号１０４は可変遅延生成回路１４にも入力される。可変遅延生成回路１４は、水平同期信号１０４を所定時間遅延し、可変遅延生成回路１４で遅延された水平同期信号１１０は、ＰＬＬ回路１５に入力される。
【０００７】
ＰＬＬ回路１５は、可変遅延生成回路１４で遅延された水平同期信号１１０に同期したクロック信号（ドットクロック）１０９を生成し、このＰＬＬ回路１５で生成されたクロック信号１０９は、Ａ／Ｄ変換回路（１０，１１，１２）と表示制御回路１３に入力される。
【０００８】
表示制御回路１３は、例えば、水平同期信号１０４と垂直同期信号１０５との極性を、液晶表示ユニット（液晶表示モジュール）１６に適合したフォーマットにデータ変換した後、前記データ変換された水平同期信号と垂直同期信号、クロック信号およびディジタル映像信号（１０６，１０７，１０８）を液晶表示ユニット１６に送出する。
【０００９】
液晶表示ユニット１６は、表示制御回路１３から送出された各種制御信号（前記データ変換された水平同期信号および垂直同期信号、ならびにクロック信号）と、ディジタル映像信号（１０６，１０７，１０８）とに基づき、液晶表示ユニット１６内の液晶表示パネルに画像を表示する。
【００１０】
【発明が解決しようとする課題】
図３３は、図３２に示す可変遅延生成回路１４およびＰＬＬ回路１５の動作を説明するためのタイミングチャートである。
【００１１】
図３３（ａ）はパーソナルコンピュータやワークステーションが出力する水平同期信号１０４、図３３（ｃ）はパーソナルコンピュータやワークステーションが出力する映像信号（Ｒ）１０１である。なお、映像信号（Ｇ）１０２，映像信号（Ｂ）１０３についても同様であるため省略する。また、図３３（ｂ）はＰＬＬ回路１５から出力されるクロック信号１０９である。
【００１２】
図３３（ｄ）および図３３（ｅ）は、クロック信号１０９および映像信号（Ｒ）１０１を時間軸方向に拡大したものである。図３３（ｅ）において、パーソナルコンピュータやワークステーションから出力される映像信号（Ｒ）１０３は、映像信号の周波数帯域が十分に高域まで確保できている場合は矩形波状（図３３（ｅ）に示す波形Ｙ）になるが、実際にはパーソナルコンピュータやワークステーションが出力する映像信号は鈍った波形（図３３（ｅ）に示す波形Ｘ）となる。なお、Ａ，Ｂ，Ｃ，Ｄは、Ａ／Ｄ変換回路１０のアナログ・ディジタル変換タイミング（以下、サンプリングタイミングと称す。）であり、可変遅延生成回路１４の遅延時間の調整が正しく行われているとすれば、Ａ／Ｄ変換回路１０のサンプリングタイミングは、矩形波状の映像信号（Ｒ）１０３のセンターとなる。
【００１３】
図３３（ｄ）に示すクロック信号１０９は、ＰＬＬ回路１５により、図３３（ａ）に示す水平同期信号１０４と同期するように生成される。しかしながら、一般にパーソナルコンピュータやワークステーションから出力される水平同期信号１０４の周期（ＴＨ）は、厳密には均一ではなく、ある程度のばらつきを有しており、また、水平同期信号１０４と映像信号の位相関係もある程度のばらつきを有している。
【００１４】
したがって、水平同期信号１０４を基準としてＰＬＬ回路１８で生成されるクロック信号１０９は、水平同期信号１０４の周期（ＴＨ）のばらつきの影響によって、厳密には水平同期信号１０４に同期しておらず、僅かな位相ずれが生じる。また、仮に、水平同期信号１０４とクロック信号１０９との位相ずれをゼロに抑えることができたとしても、水平同期信号１０４と映像信号（Ｒ）１０１との位相関係がある程度のばらつきを有していれば、Ａ／Ｄ変換回路１０のサンプリングタイミング（Ａ，Ｂ，Ｃ，Ｄ）は、矩形波状の映像信号（Ｒ）１０３のセンターからずれることになる。
【００１５】
即ち、図３３（ｆ）に示すように、水平同期信号１０４の周期のばらつき、あるいは、水平同期信号１０４と映像信号（Ｒ）１０１との位相関係のばらつきにより、クロック信号１０９には、映像信号（Ｒ）１０１を基準とした場合、Ｔｊの時間幅の相対的な位相ずれが生じる（以後、この位相ずれをジッタと称する）。
【００１６】
そして、クロック信号１０９がジッタが有していると、図３３（ｇ）に示すＡ，Ｂ，Ｃ，Ｄのように、Ａ／Ｄ変換回路１０のサンプリングタイミングにばらつきが生じることになる。
【００１７】
この場合、図３３（ｇ）に示すＤ点においては、Ａ／Ｄ変換回路１０のサンプリングタイミングのばらつきの影響により、Ａ／Ｄ変換回路１０の出力値にばらつきは生じない。しかしながら、波形の変化が大きいＡ，Ｂ，Ｃ点では、Ａ／Ｄ変換回路１０のサンプリングタイミングのばらつきの影響により、Ａ／Ｄ変換回路１０の出力値にばらつきが生じる。
【００１８】
例えば、Ａ／Ｄ変換回路１０のサンプリングタイミングのばらつきの影響により、Ａ点においては、映像信号（Ｒ）１０１の波形に対応して、Ｖｅのばらつきが生じる。そのため、Ａ／Ｄ変換回路１０の出力値は、Ｖｅに対応したばらつきを有するディジタル映像信号となる。
【００１９】
このＡ／Ｄ変換回路１０の出力値のばらつきは、液晶表示ユニット１６内の液晶表示パネルに表示される表示画像のばらきとなるため、静止画像を表示した場合に滲み、揺らぎ、または、ちらつきとして認識される。
【００２０】
そして、そのちらつきは、図３３（ｇ）に示す（Ａ，Ｂ，Ｃ）点のように、波形振幅の変化が大きい部分にて顕著となり、Ｄ点のように波形振幅が小さい部分では問題とならない。
【００２１】
また、前記図３２に示す液晶表示装置において、Ａ／Ｄ変換回路（１０，１１，１２）は、ＰＬＬ回路１５で生成されたクロック信号１０９に同期して、アナログ信号の映像信号（Ｒ）１０１，映像信号（Ｇ）１０２，映像信号（Ｂ）１０３を、ディジタル映像信号（１０６，１０７，１０８）に変換する。
【００２２】
前記した如く、液晶表示ユニット１６内の液晶表示パネルに、滲み、揺らぎ、または、ちらつきが生じない鮮明な表示画像を表示するためには、Ａ／Ｄ変換回路（１０，１１，１２）のサンプリングタイミングが、矩形波状の映像信号（Ｒ）１０１，映像信号（Ｇ）１０２，映像信号（Ｂ）１０３のセンターになるように調整する必要がある。
【００２３】
このため、可変遅延生成回路１４により、水平同期信号１０４を所定時間遅延させて、Ａ／Ｄ変換回路（１０，１１，１２）のサンプリングタイミングが映像信号のセンターになるように調整している。
【００２４】
従来、この可変遅延生成回路１４の遅延量の調整は、以下のような処理手順により自動的に調整されていた。
【００２５】
（イ）処理１
予め決められた表示位置において、予めレベルが判っている波形を表示する。
【００２６】
（ロ）処理２
可変遅延生成回路１４の遅延量をある値に設定し、予め決められた表示位置におけるディジタル映像信号を読みとる。
【００２７】
（ハ）処理３
読みとったディジタル映像信号が予め判っているレベルと等しくなるまで、可変遅延生成回路１４の遅延量を切り換える。
【００２８】
このように、前記図３２に示す液晶表示装置においては、Ａ／Ｄ変換回路（１０，１１，１２）のサンプリングタイミングが、矩形波状の映像信号（Ｒ）１０１のセンターになるように、可変遅延生成回路１４の遅延量を自動調整するためには、予め決められた表示位置において予めレベルが判っている波形を表示する必要があり、任意の表示画像における調整が不可能であった。
【００２９】
また、前記した如く、ジッタによって、Ａ／Ｄ変換回路１０の出力値にばらつきが生じる。そのため、可変遅延生成回路１４の遅延量が正しく調整されていても、再生したディジタル映像信号１０６が予め判っているレベルになるとは限らず、可変遅延生成回路１４の遅延量を正しく自動調整することができず、液晶表示ユニット１６内の液晶表示パネルに表示される表示画像に、滲み、揺らぎ、または、ちらつきが生じる可能性がある。
【００３０】
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、液晶表示装置において、クロック信号のジッタにより、表示画像に滲み、揺らぎ、または、ちらつきが発生するのを防止して、表示品質を向上させることが可能となる技術を提供することにある。
【００３１】
また、本発明の他の目的は、液晶表示装置において、クロック信号の遅延量を任意の表示画像に基づいて自動的に調整できるようにして、表示画像に滲み、ゆらぎ、または、ちらつきが発生するのを防止し、表示品質を向上させることが可能となる技術を提供することにある。
【００３２】
本発明の前記目的並びにその他の目的及び新規な特徴は、本明細書の記載及び添付図面によって明らかにする。
【００３３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
【００３４】
少なくともアナログ映像信号を含み、外部から入力される表示装置駆動用信号に基づいて画像を表示する液晶表示装置において、前記アナログ映像信号をディジタル信号に変換するアナログ・ディジタル変換手段と、前記アナログ・ディジタル変換手段から出力されるディジタル映像信号の変化量を検出する変化検出手段と、前記変化検出手段で検出されたディジタル映像信号の変化量が所定値以上の場合に、前記アナログ・ディジタル変換手段から出力されるディジタル映像信号の値を一定の値に補正する補正手段と、前記補正手段から出力されるディジタル映像信号が入力される液晶表示手段とを具備する。
【００３５】
前記補正手段は、前記変化検出手段で所定値以上のディジタル映像信号の変化量を検出した場合に、２値表現した前記ディジタル映像信号の値の下位の連続する複数ビットの範囲に「０」値を設定し、前記ディジタル映像信号の値を丸める手段である。
【００３６】
前記補正手段は、前記変化検出手段で所定値以上のディジタル映像信号の変化量を検出した場合に、前記アナログ・ディジタル変換手段から出力されるディジタル映像信号を、所定値に制限するデータ制限手段である。
【００３７】
少なくともアナログ映像信号を含み、外部から入力される表示装置駆動用信号に基づいて画像を表示する液晶表示装置において、アナログ映像信号をディジタル信号に変換するアナログ・ディジタル変換手段と、前記アナログ・ディジタル変換手段から出力されるディジタル映像信号が入力される液晶表示手段と、前記アナログ・ディジタル変換手段の変換タイミングを決定するクロック信号の遅延量を調整する可変遅延手段と、一つのフレーム内で前記アナログ・ディジタル変換手段から出力されるディジタル映像信号の隣接する表示画素との変化量が大きい表示画素を検出する変化検出手段と、前記変化検出手段により検出された表示画素における前記アナログ・ディジタル変換手段から出力されるディジタル映像信号をフレーム毎に検出するデータ検出手段と、前記変化検出手段により検出された表示画素について、遅延量を複数回変更して前記可変遅延手段に設定し、各遅延量毎に前記データ検出手段でディジタル映像信号を複数回検出してデータのばらつきを求め、複数の遅延量におけるデータのばらつきから前記可変遅延手段の設定値を決定する遅延制御手段とを具備する。
【００３８】
前記遅延制御手段は、数フレームに渡って前記データ検出手段で検出されたディジタル映像信号のばらつきが最小になるように、前記可変遅延手段の遅延量を設定する。
【００３９】
前記遅延制御手段は、数フレームに渡って前記データ検出手段で検出されたディジタル映像信号の変化量が最大になるように、前記可変遅延手段の遅延量を設定する。
【００４０】
前記外部から入力される表示装置駆動用信号は、水平同期信号を含み、また、前記水平同期信号に基づいてクロック信号を生成するクロック信号生成手段を有し、さらに、前記可変遅延手段は、前記水平同期信号の遅延量を可変する可変遅延回路である。
【００４１】
前記手段によれば、変化検出手段で、アナログ・ディジタル変換手段から出力されるディジタル映像信号の変化量を検出し、補正手段で、変化検出手段で検出されたディジタル映像信号の変化量に応じて、即ち、ディジタル映像信号のばらつきが大きい（ディジタル映像信号の変化量が大きい）場合に、アナログ・ディジタル変換手段から出力されるディジタル映像信号を所定の値に設定するようにしたので、クロック信号と映像信号との相対的な位相ばらつき（ジッタ）によって、アナログ・ディジタル変換手段から出力されるディジタル映像信号にばらつきが生じた場合に、ディジタル映像信号のばらつき成分を除去し、表示画像に滲み、ゆらぎ、または、ちらつきが生じるのを防止することができる。
【００４２】
前記手段によれば、変化検出手段で、アナログ・ディジタル変換手段から出力されるディジタル映像信号の変化量が大きい表示部位を検出し、データ検出手段で、変化検出手段により検出された表示部位におけるアナログ・ディジタル変換手段から出力されるディジタル映像信号をフレーム毎に検出し、遅延制御手段で、データ検出手段から出力される映像信号に基づいて、可変遅延手段の遅延量を設定するようにしたので、任意の表示画像を使用してアナログ・ディジタル変換手段での変換タイミングを映像信号のセンターになるように自動的に調整することができ、これにより、アナログ・ディジタル変換手段から出力されるディジタル映像信号にばらつきが生じた場合に、ディジタル映像信号のばらつき成分を除去し、表示画像に滲み、ゆらぎ、または、ちらつきが生じるのを防止することができる。
【００４３】
【発明の実施の形態】
以下、図面を参照して本発明の発明の実施の形態を詳細に説明する。
【００４４】
なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００４５】
［発明の実施の形態１］
図１は、本発明の一実施の形態（発明の実施の形態１）である液晶表示装置の概略構成を示すブロック図である。
【００４６】
本実施の形態の液晶表示装置は、Ａ／Ｄ変換回路（１０，１１，１２）の後段に、変化検出回路（２３，２４，２５）と、ビット数切り替え回路（２０，２１，２２）とが設けられ、また、可変遅延生成回路１４の遅延量を可変する調整スイッチ１７が設けられている点で、前記図３２に示す液晶表示装置と相違する。なお、Ａ／Ｄ変換回路（１０，１１，１２）が本発明のＡ／Ｄ変換手段を、ビット数切り替え回路（２０，２１，２２）が本発明の補正手段を構成する。
【００４７】
映像信号（Ｒ）１０１，映像信号（Ｇ）１０２，映像信号（Ｂ）１０３は、パーソナルコンピュータやワークステーションから出力されるＣＲＴディスプレイ装置駆動用の映像信号であり、同じく、水平同期信号１０４，垂直同期信号１０５は、パーソナルコンピュータやワークステーションから出力されるＣＲＴディスプレイ装置駆動用の表示制御信号である。
【００４８】
映像信号（Ｒ）１０１，映像信号（Ｇ）１０２，映像信号（Ｂ）１０３は、アナログ・ディジタル変換手段であるＡ／Ｄ変換回路（１０，１１，１２）により、ディジタル映像信号（あるいは映像データ）（１０６，１０７，１０８）に変換される。
【００４９】
このディジタル映像信号（１０６，１０７，１０８）は、ビット数切り替え回路（２０，２１，２２）においてデータ変換され、その後、表示制御回路１３に入力される。
【００５０】
可変遅延生成回路１４は、水平同期信号１０４を所定時間遅延し、可変遅延生成回路１４で遅延された水平同期信号１１０は、クロック信号生成手段であるＰＬＬ回路１５に入力される。ＰＬＬ回路１５は、可変遅延生成回路１４で遅延された水平同期信号１１０に同期したクロック信号（ドットクロック）１０９を生成し、このＰＬＬ回路１５で生成されたクロック信号１０９は、Ａ／Ｄ変換回路（１０，１１，１２）、変化検出回路（２３，２４，２５）および表示制御回路１３に入力される。
【００５１】
また、変化検出回路（２３，２４，２５）は、ディジタル映像信号（１０６，１０７，１０８）からディジタル映像信号の変化量（データの変化）が大きいタイミングを検出し、ビット数切り替え回路（２０，２１，２２）でのデータ変換を行うタイミング信号を生成する。
【００５２】
表示制御回路１３には、データ変換された映像データ（１１１，１１２，１１３）と、クロック信号１０９と、水平同期信号１０４と、垂直同期信号１０５とが入力される。
【００５３】
表示制御回路１３は、例えば、水平同期信号１０４と垂直同期信号１０５との極性を、液晶表示ユニット１６に適合したフォーマットにデータ変換した後、前記データ変換された水平同期信号と垂直同期信号、クロック信号およびディジタル映像信号（１１１，１１２，１１３）を液晶表示ユニット１６に送出する。この場合に、表示制御回路１３は、ディジタル映像信号（１１１，１１２，１１３）の有効位置を示すディスプレイタイミング信号を生成して、このディスプレイタイミング信号も液晶表示ユニット１６に送出する。
【００５４】
液晶表示ユニット１６は、表示制御回路１３から送出された各種制御信号（前記データ変換された水平同期信号および垂直同期信号、ディスプレイタイミング信号、ならびにクロック信号）と、ディジタル映像信号（１１１，１１２，１１３）とに基づき、液晶表示ユニット１６内の液晶表示パネルに画像を表示する。
【００５５】
図２は、図１に示す液晶表示ユニット１６の一例であるＴＦＴ方式の液晶表示モジュールの概略構成を示すブロック図である。
【００５６】
同図に示す液晶表示モジュールは、液晶表示パネル（ＴＦＴ−ＬＣＤ）の上側にドレインドライバ５３０が配置され、また、液晶表示パネル（ＴＦＴ−ＬＣＤ）の側面部には、ゲートドライバ５４０、インタフェース部５００が配置される。液晶表示パネル（ＴＦＴ−ＬＣＤ）は、マトリクス状に形成され、ドレイン信号線（Ｄ）とゲート信号線（Ｇ）との交差領域内に配置される複数の画素を有する。また、インタフェース部５００は、表示制御装置５１０と電源回路５２０とから構成される。
【００５７】
表示制御装置５１０は、１個の半導体集積回路（ＬＳＩ）から構成され、表示制御回路１３から送信されてくるクロック信号、ディスプレイタイミング信号、水平同期信号、垂直同期信号の各表示制御信号、表示用データを基に、ドレインドライバ５３０、および、ゲートドライバ５４０を制御・駆動する。
【００５８】
電源回路５２０は、正電圧生成回路５２１、負電圧生成回路５２２、コモン電極（対向電極）電圧生成回路５２３、ゲート電極電圧生成回路５２４、マルチプレクサ５２５から構成される。正電圧生成回路５２１、負電圧生成回路５２２は、正電圧の階調階調基準電圧、あるいは、負電圧の階調階調基準電圧を生成する。
【００５９】
マルチプレクサ５２５は、表示制御装置５１０からの交流化信号（交流化タイミング信号）に応じて、正電圧生成回路５２１、あるいは、負電圧生成回路５２２からの出力電圧を切り替えてドレインドライバ５３０に出力する。
【００６０】
コモン電極電圧生成回路５２３はコモン電極に印加する駆動電圧を、ゲート電極電圧生成回路５２４は薄膜トランジスタ（ＴＦＴ）のゲートに印加する駆動電圧（正のバイアス電圧および負のバイアス電圧）を生成する。
【００６１】
表示制御装置５１０は、ディスプレイタイミング信号が入力されると、これを表示開始位置と判断し、受け取った単純１列のディジタル映像信号を、バスライン５３３を介してドレインドライバ５３０に出力する。
【００６２】
その際、表示制御装置５１０は、ドレインドライバ５３０の入力レジスタ回路に、ディジタル映像信号をラッチするための制御信号であるクロック信号（Ｄ２）を信号線５３１を介してドレインドライバ５３０に出力する。
【００６３】
また、表示制御装置５１０は、１水平分のディジタル映像信号が終了した場合に、ドレインドライバ５３０の入力レジスタ回路にラッチされていたディジタル映像信号を、ストレージレジスタ回路にラッチし、液晶表示パネル（ＴＦＴ−ＬＣＤ）のドレイン信号線（Ｄ）に出力するための制御信号であるクロック信号（Ｄ１）を信号線５３２を介してドレインドライバ５３０に出力する。
【００６４】
また、表示制御装置５１０は、垂直同期信号入力後に、第１番目のディスプレイタイミング信号が入力されると、これを第１番目の表示ラインと判断して信号線５４２を介してゲートドライバ５４０にフレーム開始指示信号を出力する。
【００６５】
さらに、表示制御装置５１０は、水平同期信号に基づいて、１水平走査時間毎に、液晶表示パネル（ＴＦＴ−ＬＣＤ）の各ゲート信号線（Ｇ）を順次選択するためのシフトクロック信号であるクロック信号（Ｇ１）を、信号線５４１を介してゲートドライバ５４０に出力する。
【００６６】
図３は、図１に示す可変遅延生成回路１４およびＰＬＬ回路１５の動作を説明するためのタイミングチャートである。
【００６７】
図３（ａ）は水平同期信号１０４、図３（ｂ）はＰＬＬ回路１５が生成す１クロック信号１０９である。ＰＬＬ回路１５には、可変遅延生成回路１４で所定時間遅延された遅延水平同期信号１１０が入力され、ＰＬＬ回路１５は、遅延水平同期信号１１０に同期したクロック信号１０９を生成する。
【００６８】
この場合に、クロック信号１０９は映像信号と同期する周波数に設定する必要がある。即ち、パーソナルコンピュータやワークステーションから出力される表示画像の解像度が、例えば、水平方向６４０ドットであるとすれば、図３（ｃ）に示す映像信号（Ｒ）１０１の表示領域の時間（ＴＳ）の間に６４０周期のクロック信号１０９を再生する必要がある。
【００６９】
つまり、水平同期信号１０４の周期をＴＨ、表示領域の時間をＴＳ、水平方向の表示解像度をＮとするとき、ＰＬＬ回路１５は、水平同期信号１０４の［Ｎ・ＴＨ／ＴＳ］倍の周波数のクロック信号１０９を発生するように動作する。
【００７０】
図３（ｄ）、図３（ｅ）は、クロック信号１０９と映像信号（Ｒ）１０１を時間軸方向に拡大したタイミングチャートである。図３（ｅ）に示す映像信号（Ｒ）１０１は、前記した如く、周波数帯域が十分に高域まで確保できている場合は矩形波状（図３（ｅ）に示す波形Ｙ）になるが、実際にパーソナルコンピュータやワークステーションが出力する映像信号は鈍った波形（図３（ｅ）に示す波形Ｘ）となる。
【００７１】
従って、クロック信号１０９が、図３（ｄ）に示す波形Ｑの位相で発生した場合、Ａ／Ｄ変換回路１０のサンプリングタイミングはＡ’，Ｂ’，Ｃ’，Ｄ’の様になり、映像信号（Ｒ）１０１の正確な電圧レベルをＡ／Ｄ変換することができない。
【００７２】
これを防止するために可変遅延生成回路１４を設け、液晶表示装置の使用者が調整スイッチ１７を調整することにより、ＰＬＬ回路１５に入力される遅延水平同期信号１１０の位相を調整し、図３（ｄ）に示す波形Ｐの位相のクロック信号１０９が発生するようにする。
【００７３】
波形Ｐの位相のクロック信号１０９が発生すれば、Ａ／Ｄ変換回路１０のサンプリングタイミングはＡ，Ｂ，Ｃ，Ｄの様になり、映像信号（Ｒ）１０１の正確な電圧レベルをＡ／Ｄ変換することができる。
【００７４】
図４は、図１に示す変化検出回路２３と、ビット数切り替え回路２０の一例の概略構成を示すブロック図である。
【００７５】
なお、図１に示す変化検出回路（２４，２５）、ビット数切り替え回路（２１，２２）の構成は、図１に示す変化検出回路２３とビット数切り替え回路２０と同じである。
【００７６】
ビット数切り替え回路２０は、ゲート回路（３３，３５）と、ラッチ回路３４とで構成され、変化検出回路２３は、ラッチ回路３２と、減算回路３０と、比較回路３１とで構成される。
【００７７】
なお、図４では、Ａ／Ｄ変換回路１０から出力されるディジタル映像信号１０６が５ビット（Ｄ０〜Ｄ４）の場合を想定しているが、他のビット数でも問題なく適応可能であることはいうまでもない。
【００７８】
図５は、図１に示す変化検出回路２３およびビット数切り替え回路２０の動作を説明するためのタイミングチャートである。
【００７９】
図５（ａ）は水平同期信号１０４、図５（ｂ）はＰＬＬ回路１５が生成するクロック信号１０９、図５（ｃ）は映像信号（Ｒ）１０１である。また、図５（ｄ）は、クロック信号１０９を時間軸方向に拡大したものである。一般にパーソナルコンピュータやワークステーションが出力する水平同期信号１０４の周期（ＴＨ）は、厳密には均一ではなくある程度のばらつきを有しており、また、水平同期信号１０４と映像信号の位相関係もある程度のばらつきを有する。
【００８０】
したがって、水平同期信号１０４を基準としてＰＬＬ回路１８にて生成されるクロック信号１０９は、水平同期信号１０４の周期（ＴＨ）のばらつきの影響によって、厳密には水平同期信号１０４に同期しておらず、僅かな位相ずれ（ジッタ）が生じる。
【００８１】
また、仮に水平同期信号１０４とクロック信号１０９との位相ずれをゼロに抑えることができたとしても、水平同期信号１０４と映像信号の位相関係がある程度のばらつきを有していれば、サンプリングタイミングは、映像信号の波形のセンターからずれることになる。
【００８２】
図５（ｅ）は映像信号（Ｒ）１０１であり、ジッタによって、クロック信号１０９が時間的なばらつきを有するため、Ａ／Ｄ変換回路１０のサンプリングタイミングは、図５（ｄ）に示すＢ，Ｃ，Ｄ，Ｅのように、Ｔｊの時間幅の中でばらつき、Ａ／Ｄ変換回路１０から出力されるディジタル映像信号１０６にばらつきが発生する。
【００８３】
本発明の実施の形態では、このディジタル映像信号１０６のばらつきにより表示画像にちらつきが生じるのを防止するものであり、ばらつきが生じ易い表示パターン、即ち、Ａ／Ｄ変換回路１０から出力されるデジタル映像信号（出力データ）１０６の変化量が大きい表示パターンを検出し、その表示パターンのばらつき成分を除去することで表示画像にちらつきが生じるのを防止する。
【００８４】
次に、表示画像にちらつきが生じるの防止するための動作について説明する。
【００８５】
図５（ｆ）は、Ａ／Ｄ変換回路１０から出力されるディジタル映像信号１０６である。サンプリングタイミング（Ｂ）におけるデジタル映像信号１０６がＤ１Ｂで、その値を「００１１０」とする。同様にサンプリングタイミング（Ｃ）におけるデジタル映像信号１０６がＤ１Ｃで、その値を「１１０１０」、サンプリングタイミング（Ｄ）におけるデジタル映像信号１０６がＤ１Ｄで、その値を「１０１１０」、サンプリングタイミング（Ｅ）におけるデジタル映像信号１０６がＣ１Ｅで、その値を「１０１１０」とする。
【００８６】
図５（ｇ）はディジタル映像信号１２０であり、ディジタル映像信号１２０は、ラッチ回路３２によりクロック信号１周期分遅延された、即ち、１クロック前のデジタル映像信号１０６である。Ｄ２Ａは、サンプリングタイミングＢの１クロック前のデジタル映像信号１０６である。
【００８７】
図５（ｈ）は減算回路３０から出力される演算データ１２１である。減算回路３０は、ディジタル映像信号１０６と、１クロック前のディジタル映像信号１２０との差分の絶対値を算出し、その演算結果を演算データ１２１として出力する。
【００８８】
図５（ｉ）は比較回路３１から出力される変化検出信号１２４である。比較回路３１は、演算データ１２１が比較データよりも大きい場合に変化検出信号１２４をＬｏｗレベル（以下、Ｌレベルと称す。）とし、小さい場合にはＨｉｇｈレベル（以下、Ｈレベルと称す。）とする。
【００８９】
ここで、比較データは、「０００００」〜「１１１１１」の間で任意に選択可能であるが、望ましくは、映像信号（Ｒ）１０１の最低電圧レベルをＶL 、映像信号（Ｒ）１０１の最高電圧レベルをＶH とするとき、隣接するサンプリングタイミングにおいて、映像信号（Ｒ）１０１の電圧レベルが、（ＶH −ＶL ）／２以上変化したことを示す「１００００」以上であることが好ましい。また、図５では、比較データは「１００００」としている。
【００９０】
図５（ｊ）はディジタル映像信号１２２であり、ディジタル映像信号１２２は、ディジタル映像信号１０６の下位３ビットに付加されたゲート回路３３を通過した後のディジタル映像信号である。ゲート回路３３はＡＮＤ回路で構成され、変化検出信号１２４がＨレベルの場合にディジタル映像信号１０６をそのまま出力し、変化検出信号１２４がＬレベルの場合にＬレベル固定となる。
【００９１】
また、ゲート回路３３は、必ずしも下位３ビットに付加する必要はなく、適宜選択可能である。
【００９２】
図５（ｊ）の場合は、サンプリングタイミングＣの信号Ｄ４Ｃのみ「１１０１０」の下位３ビットを「０」とした「１１０００」となる。
【００９３】
図５（ｋ）はディジタル映像信号１２３であり、ディジタル映像信号１２３は、ラッチ回路３４によりクロック信号１周期分遅延された、１クロック前のデジタル映像信号１２２である。
【００９４】
図５（ｌ）はディジタル映像信号１１１であり、ディジタル映像信号１１１は、ディジタル映像信号１２３の下位３ビットに付加されたゲート回路３５を通過した後のディジタル映像信号である。ゲート回路３５はＡＮＤ回路で構成され、変化検出信号１２４がＨレベルの場合に１２３をそのまま出力し、変化検出信号１２４がＬレベルの場合にＬレベル固定となる。図５（ｌ）の場合は、サンプリングタイミングＢの信号Ｄ６Ｂのみ「００１１０」の下位３ビットが「０」とされた「０００００」となる。
【００９５】
以上説明したように、図４に示す変化検出回路２３と、ビット数切り替え回路２０によれば、映像信号（Ｒ）１０１においてレベル変化が大きいサンプリングタイミングが、図５（ｅ）に示すＢ−Ｃ間であることを検出し、サンプリングタイミングＢ，Ｃ点のディジタル映像信号の下位３ビットを「０」とするので、Ｂ，Ｃ点は実質２ビットのデータとなる。また、この下位３ビットを「０」とする制御は、レベル変化が大きいサンプリングタイミングでしか行われない。
【００９６】
図６は、本実施の形態の動作を説明するためのタイミングチャートである。
【００９７】
図６（ａ）はＴｊの時間幅のジッタを有するクロック信号１０９であり、図６（ｂ）は映像信号（Ｒ）１０１である。図６（ａ）、図６（ｂ）は、図５（ｅ）に示すサンプリングタイミングＣの部分を時間軸方向に拡大して示したものである。サンプリングタイミングＣは、ジッタの影響により表示フレーム毎にばらつきが生じる。そのばらついたサンプリングタイミングを、例えば、Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５とすると、ディジタル映像信号１０６は、図６（ｃ）に示す表に示すように、「１１１００」〜「１１０１０」の範囲でばらつく。
【００９８】
しかし、ビット数切り替え回路２０を通過した後のディジタル映像信号１１１は、全て「１１０００」となり、ディジタル映像信号のデータのばらつき成分を除去でき、表示画像にちらつきが生じるのを防止することができる。
【００９９】
図７は、図１に示す変化検出回路２３の他の例の概略構成を示すブロック図である。
【０１００】
図７に示す変化検出回路２８は、ＯＲ回路３７と、切り替えスイッチ３６とが付加されている点で、図４に示す変化検出回路２３と相違する。
【０１０１】
切り替えスイッチ３６は、使用者が切り替えるものであり、その出力はＨレベルもしくはＬレベルである。切り替えスイッチ３６の出力をＨレベルに切り換えた場合、ＯＲ回路３７はＨレベルとなり、変化検出回路３８の出力１２６は常にＨレベルとなる。そのため、ビット数切り替え回路２０のゲート回路（３３，３５）は、常に入力をそのまま出力し、ビット数切り替え回路２０の動作は無効となる。
【０１０２】
一方、切り替えスイッチ３６の出力をＬレベルに切り替えた場合、ビット数切り替え回路２０の動作は有効となる。
【０１０３】
このように、図７に示す変化検出回路３８は、液晶表示装置の使用者が切り替えスイッチ３６により、ビット数切り替え回路２０の動作の有効／無効を選択することができる。
【０１０４】
図８は、図１に示すビット数切り替え回路２０の他の例の概略構成を示すブロック図である。
【０１０５】
一般に、パルス信号の波形歪みは、図９に示すように、パルス信号の立ち上がり、あるいは、立ち下がり部分で顕著であり、また、映像信号は数ビットに渡って同じ電圧レベルを維持する場合が多い。そのため、図８に示すビット数切り替え回路３９では、映像信号（Ｒ）１０１の各サンプリングタイミングにおいて、その隣接するサンプリングタイミング間でレベル変化が大きい場合に、現時点のサンプリングタイミングにおけるディジタル映像信号１０６のみにビット数切り替え回路３９を設けたものである。
【０１０６】
図１０は、図８に示すビット数切り替え回路３９の動作を説明するためのタイミングチャートである。
【０１０７】
図１０（ａ）はクロック信号１０９、図１０（ｂ）は映像信号（Ｒ）１０１、図１０（ｃ）はディジタル映像信号１０６、図１０（ｄ）は変化検出信号１２４である。
【０１０８】
前記各信号の説明は、図５と同じであるのでその詳細な説明は省略する。
【０１０９】
図１０（ｅ）はディジタル映像信号１２７であり、ディジタル映像信号１０６の下位３ビットに付加されたＡＮＤ回路３３ａを通過した後のディジタル映像信号である。
【０１１０】
ＡＮＤ回路３３ａは、変化検出信号１２４がＨレベルの場合にディジタル映像信号１０６をそのまま出力し、変化検出信号１２４がＬレベルの場合にＬレベル固定となる。
【０１１１】
図１０の場合は、サンプリングタイミングＣの信号Ｄ１Ｃのみ「１１０１０」の下位３ビットが「０」とされた「１１０００」となる。
【０１１２】
以上説明したように、図８に示すビット数切り替え回路３９を使用することにより、映像信号（Ｒ）１０１においてレベル変化が大きいタイミングが図１０（ｅ）に示すＢ−Ｃ間であることを検出し、Ｃ点のディジタル映像信号１０６の下位３ビットを「０」とする。
【０１１３】
また、図８に示すビット数切り替え回路３９は、より簡単な回路構成で表示画像にちらつき生じるのを防止することができる。
【０１１４】
［発明の実施の形態２］
図１１は、本発明の他の実施の形態（発明の実施の形態２）である液晶表示装置の概略構成を示すブロック図である。
【０１１５】
本実施の形態の液晶表示装置は、ビット数切り替え回路（２０，２１，２２）に代えてデータ制限回路（４０，４１，４２）を設けた点で、前記図１に示す液晶表示装置と相違し、その他の構成は、前記図１に示す液晶表示装置と同じである。
【０１１６】
以下、本実施の形態の液晶表示装置について、前記実施の形態の液晶表示装置と相違する点について説明する。なお、データ制限回路（４０，４１，４２）が本発明の補正手段を構成する。
【０１１７】
図１２は、図１１に示すデータ制限回路４０の一例の概略構成を示すブロック図である。
【０１１８】
なお、図１１に示すデータ制限回路（４１，４２）の構成は、図１１に示すデータ制限回路４０と同じである。
【０１１９】
データ制限回路４０は、制限データＬ設定回路４７と、制限データＨ設定回路４８と、セレクタ回路（５１，５２）と、ラッチ回路４９と、比較回路（４３，４４）と、ＯＲ回路（４５，４６）とで構成される。
【０１２０】
なお、図１２では、Ａ／Ｄ変換回路１０から出力されるディジタル映像信号１０６は５ビットの場合について説明するが、他のビット数でも問題なく適応可能であることは言うまでもない。
【０１２１】
図１３は、図１２に示すデータ制限回路４０の動作を説明するためのタイミングチャートである。
【０１２２】
図１３（ａ）は水平同期信号１０４、図１３（ｂ）はＰＬＬ回路１５が生成するクロック信号１０９、図１３（ｃ）は映像信号（Ｒ）１０１である。図１３（ｄ）はクロック信号１０９を時間軸方向に拡大したものであり、クロック信号１０９は、Ｔｊの時間幅のジッタを有するものとする。
【０１２３】
図１３（ｅ）は映像信号（Ｒ）１０１を時間軸方向に拡大したものであり、ジッタによって、クロック信号が時間的なばらつきを有するため、Ａ／Ｄ変換回路１０のサンプリングタイミングはＢ，Ｃ，Ｄ，Ｅのように、Ｔｊの時間幅の中でばらつき、Ａ／Ｄ変換回路１０から出力されるディジタル映像信号１０６はばらつきを有する。
【０１２４】
本実施の形態は、ディジタル映像信号１０６のばらつきにより静止画像を表示するとき表示画像にちらつきが生じるのを防止するものであり、ばらつきが生じ易い表示パターン、即ち、Ａ／Ｄ変換回路１０から出力されるディジタル映像信号（Ｒ）１０６の変化量が大きい表示パターンを検出し、その表示パターンのばらつき成分を除去することで静止画像表示時に表示画像にちらつきが生じるのを防止する。
【０１２５】
次に、表示画像にちらつきが生じるのを防止するための動作について説明する。
【０１２６】
図１３（ｆ）は、Ａ／Ｄ変換回路１０から出力されるディジタル映像信号１０６である。サンプリングタイミングＢにおけるデジタル映像信号１０６がＤ１Ｂで、その値を「００１１０」とする。同様にサンプリングタイミングＣにおけるデジタル映像信号１０６がＤ１Ｃで、その値を「１１０１０」、サンプリングタイミングＤにおけるデジタル映像信号１０６がＤ１Ｄで、その値を「１０１１０」、サンプリングタイミングＥにおけるデジタル映像信号１０６がＣ１Ｅで、その値を「１０１１０」とする。
【０１２７】
図１３（ｇ）は変化検出回路２３から出力される変化検出信号１２４である。図１３（ｈ）は比較回路４３から出力される比較結果信号Ａ１４３である。比較回路４３は、ディジタル映像信号１０６が比較データ「１００００」より大きい否かを比較し、ディジタル映像信号１０６が比較データ「１００００」より大きい場合にＨレベルの比較結果信号Ａ１４３を、また、ディジタル映像信号１０６が比較データ「１００００」より小さい場合にＬレベルの比較結果信号Ａ１４３を出力する。
【０１２８】
ここで、比較データは、「０００００」〜「１１１１１」の間で任意に選択可能であるが、前記した如く、比較データは「１００００」以上であることが望ましい。また、図１３では、比較データは「１００００」としている。
【０１２９】
図１３（ｉ）は比較回路４３から出力される比較結果信号Ｂ１４４である。比較回路４３は、ディジタル映像信号１０６が、制限データＬ設定回路４７から出力される比較データＬ１５０（図１３では「０１０００」とする）より小さいか、制限データＨ設定回路４８から出力される比較データＨ１５１（図１３では「１１０００」とする）より大きいかを比較し、ディジタル映像信号１０６が、制限データＬ設定回路４７から出力される比較データＬ１５０（図１３では「０１０００」とする）より小さいか、あるいは、制限データＨ設定回路４８から出力される比較データＨ１５１（図１３では「１１０００」とする）より大きい場合に比較結果信号Ｂ１４４をＬレベルとする。
【０１３０】
なお、制限データＬ設定回路４７および制限データＨ設定回路４８は、比較データを設定するレジスタである。また、制限データＬ設定回路４７に設定する比較データ値は「０１０００」に限定されず、他のデータ値でもよく、同様に、制限データＨ設定回路４８に設定する比較データ値は「１１０００」に限定されず、他のデータ値でもよい。
【０１３１】
図１３（ｊ）はイネーブル信号１４５であり、ＯＲ回路４５で、変化検出信号１２４と比較結果信号Ｂ１４４とのＯＲ論理を取った信号である。
【０１３２】
図１３（ｋ）はセレクタ回路５１から出力されるディジタル映像信号１４０である。セレクタ回路５１は、イネーブル信号１４５がＨレベルの場合にはディジタル映像信号１０６をそのまま出力し、イネーブル信号１４５がＬレベル、且つ、比較結果信号Ａ１４３がＬレベルの場合には制限データＬ設定回路４７から比較データＬ１５０「０１０００」を出力し、イネーブル信号１４５がＬレベル、且つ、比較結果信号Ａ１４３がＨレベルの場合には制限データＨ設定回路４８から比較データＨ１５１「１１０００」を出力する。
【０１３３】
図１３（ｌ）はディジタル映像信号１４１であり、ディジタル映像信号１４１は、ラッチ回路４９によりクロック信号１周期分遅延された、１クロック前のディジタル映像信号１４０である。
【０１３４】
図１３（ｍ）は比較回路４４から出力される比較結果信号Ａ１４６である。比較回路４４は、ディジタル映像信号１４１が比較データ「１００００」より大きい否かを比較し、ディジタル映像信号１４１が比較データ「１００００」より大きい場合にＨレベルの比較結果信号Ａ１４６を、また、ディジタル映像信号１４１が比較データ「１００００」より小さい場合にＬレベルの比較結果信号Ａ１４６を出力する。
【０１３５】
図１３（ｎ）は比較回路４４から出力される比較結果信号Ｂ１４７である。比較回路４４は、ディジタル映像信号１４１が、制限データＬ設定回路４７から出力される比較データＬ１５０（図１３では「０１０００」とする）より小さいか、制限データＨ設定回路４８から出力される比較データＨ１５１（図１３では「１１０００」とする）より大きいかを比較し、ディジタル映像信号１４１が、制限データＬ設定回路４７から出力される比較データＬ１５０（図１３では「０１０００」とする）より小さいか、あるいは、制限データＨ設定回路４８から出力される比較データＨ１５１（図１３では「１１０００」とする）より大きい場合に比較結果信号Ｂ１４７をＬレベルとする。
【０１３６】
図１３（ｏ）はイネーブル信号１４８であり、ＯＲ回路４６で、変化検出信号１２４と比較結果信号Ｂ１４７とのＯＲ論理を取った信号である。
【０１３７】
図１３（ｐ）はディジタル映像信号１４２であり、ディジタル映像信号１４２は、セレクタ回路５２から出力されるディジタル映像信号である。セレクタ回路５２は、イネーブル信号１４８がＨレベルの場合にはディジタル映像信号１４１をそのまま出力し、イネーブル信号１４８がＬレベル、且つ、比較結果信号Ａ１４６がＬレベルの場合には制限データＬ設定回路４７から比較データＬ１５０「０１０００」を出力し、イネーブル信号１４８がＬレベル、且つ、比較結果信号Ａ１４６がＨレベルの場合には制限データＨ設定回路４８から比較データＨ１５１「１１０００」を出力する。
【０１３８】
以上説明したように、本実施の形態では、映像信号（Ｒ）１０１における隣接するサンプリングタイミングにおいて、レベル変化が大きいサンプリングタイミングが、図１３（ｅ）に示すＢ−Ｃ間であることを変化検出回路２３によって検出し、また、サンプリングタイミングＢ，Ｃ点のディジタル映像信号１０６が、Ｂ点は「０１０００」より小さい「００１００」であるため「０１０００」に制限し、Ｃ点は「１１０００」より大きい「１１０１０」であるため「１１０００」に制限する。また、このデータ制限は、レベル変化が小さいタイミングでは行われない。
【０１３９】
図１４は、本実施の形態の動作を説明するためのタイミングチャートである。
【０１４０】
図１４（ａ）はＴｊの時間幅のジッタを有するクロック信号、図１４（ｂ）は映像信号（Ｒ）１０１であり、図１４（ａ）、図１４（ｂ）は、図１３（ｅ）に示すサンプリングタイミングＣの部分を時間軸方向に拡大して示したものである。サンプリングタイミングＣは、ジッタの影響により表示フレーム毎にばらつきが生じる。そのばらついたタイミングを、例えば、Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５とすると、ディジタル映像信号１０６は、図１４（ｃ）に示すように、「１１１００」〜「１１０１０」の範囲でばらつく。
【０１４１】
しかし、データ制限回路４０を通過した後のディジタル映像信号１４２は全て「１１０００」より大きいため、「１１０００」に制限され、データのばらつき成分を除去できるので、表示画像にちらつき生じるのを防止することができる。
【０１４２】
なお、図１２に示す変化検出信号１２４として、前記図７に示す変化検出回路２８のように、比較回路３１からの変化検出信号１２４と、使用者が切り替える切り替えスイッチ３６からの出力とを、ＯＲ回路３７でＯＲ論理を取った信号１２６を使用することも可能である。
【０１４３】
この場合には、液晶表示装置の使用者が切り替えスイッチ３６により、データ制限回路４０の動作の有効／無効を選択することができる。
【０１４４】
図１５は、図１１に示すデータ制限回路４０の他の例の概略構成を示すブロック図である。
【０１４５】
同図に示すデータ制限回路４０ａは、セレクタ回路（５１，５２）に、イネーブル信号として、変化検出信号１２４を入力するようにしたものである。そのため、比較回路（４３，４４）は、比較結果信号Ａ（１４３，１４６）のみを出力する。
【０１４６】
図１２に示すデータ制限回路４０においては、ディジタル映像信号１０６が「１１１１１」あるいは「０００００」から、「１００００」以上変化した場合に、比較回路（４３，４４）から出力される比較結果信号Ｂ（１４４，１４７）がＨレベルとなり、セレクタ回路（５１，５２）からディジタル映像信号（１０６，１４１）がそのまま出力される恐れがある。そして、この場合には、表示画像にちらつきが生じるのを防止することができない。
【０１４７】
しかしながら、図１５に示すデータ制限回路４０ａでは、このような場合にも、確実に表示画像にちらつきが生じるのを防止することができる。
【０１４８】
図１６は、図１１に示すデータ制限回路４０の他の例の概略構成を示すブロック図である。
【０１４９】
図１６に示すデータ制限回路５０は、映像信号（Ｒ）１０１の各サンプリングタイミングにおいて、その隣接するサンプリングタイミング間でレベル変化が大きい場合に、現時点のサンプリングタイミングにおけるディジタル映像信号１０６のみにデータ制限回路５０を設けたものである。
【０１５０】
図１７は、図１６に示すデータ制限回路５０の動作を説明するためのタイミングチャートである。
【０１５１】
図１７（ａ）はクロック信号１０９であり、クロック信号１０９は、Ｔｊの時間幅のジッタを有する。図１７（ｂ）は映像信号（Ｒ）１０１、図１７（ｃ）はディジタル映像信号１０６、図１７（ｄ）は変化検出信号１２４である。
【０１５２】
また、図１７（ｅ）は比較結果信号Ａ、図１７（ｆ）は比較結果信号Ｂ、図１７（ｇ）はイネーブル信号１４５、図１７（ｈ）はデータ制限回路５０から出力されるディジタル映像信号１４０である。
【０１５３】
各信号の説明は、図１３に示す各信号と同じであるので、その詳細な説明は省略する。
【０１５４】
図１６に示すデータ制限回路５０においては、映像信号（Ｒ）１０１における隣接するサンプリングタイミングにおいて、レベル変化が大きいサンプリングタイミングが、図１３（ｅ）に示すＢ−Ｃ間であることを変化検出回路２３によって検出し、Ｃ点は「１１０００」より大きい「１１０１０」であるため「１１０００」に制限する。また、このデータ制限は、レベル変化が小さいタイミングでは行われない。
【０１５５】
このように、本実施の形態のデータ制限回路４９によれば、より簡単な回路構成で表示画像にちらつきが生じるの防止することができる。
【０１５６】
［発明の実施の形態３］
図１８は、本発明の他の実施の形態（実施の形態３）である液晶表示装置の概略構成を示すブロック図である。
【０１５７】
本実施の形態の液晶表示装置において、遅延制御回路６０、制御スイッチ６１、変化検出回路６２およびデータ検出回路６３以外の回路構成は、前記図３２に示す液晶表示装置と同じであるので、その詳細な説明は省略する。
【０１５８】
変化検出回路６２は、ディジタル映像信号（Ｂ）１０８の変化量（データの変化）の大きい表示タイミングを検出し、データ検出回路６３は任意の表示位置のディジタル映像信号（Ｂ）１０８を各フレーム毎に検出する。
【０１５９】
また、遅延制御回路６０はマイクロコンピュータで構成され、可変遅延生成回路１４，変化検出回路６２およびデータ検出回路６３の制御を行う。
【０１６０】
ＰＬＬ回路１５は、水平同期信号１０４に同期するようにクロック信号１０９を生成する。しかしながら、実際には水平同期信号１０４の周期のばらつきによって、水平同期信号１０４とクロック信号１０９とは完全には同期せず僅かなジッタを必ず生じる。
【０１６１】
図１９は、Ｔｊの時間幅のジッタを有するクロック信号１０９と映像信号（Ｂ）１０８との関係を示すタイムチャートである。
【０１６２】
なお、映像信号（Ｒ）１０１，映像信号（Ｇ）１０２は、基本的に映像信号（Ｂ）１０３と同様な信号であるために、ここでは映像信号（Ｂ）１０３のみを示す。
【０１６３】
図１９（ａ）、図１９（ｂ）は、可変遅延生成回路１４の調整が適正でない場合のクロック信号１０９と映像信号（Ｂ）１０３とを示している。サンプリング点Ａ１の映像信号（Ｂ）１０３の電圧レベルは、クロック信号１０９にジッタが生じても常に同じになるが、サンプリング点Ｂ１の映像信号（Ｂ）１０３の電圧レベルは、クロック信号１０９にジッタが生じた場合、Ｖｅ１のばらつきを生じる。
【０１６４】
図１９（ｃ）、図１９（ｄ）は、可変遅延生成回路１４の遅延量を、図１９（ａ）、図１９（ｂ）の場合よりも増加させたものであり、調整が適正な場合のクロック信号１０９と映像信号（Ｂ）１０３を示している。図１９（ｃ）、図１９（ｄ）から明らかなように、サンプリング点Ａ２，Ｂ２の映像信号（Ｂ）１０３の電圧レベルは、クロック信号１０９にジッタが生じても常に同じである。
【０１６５】
図１９（ｅ）、図１９（ｆ）は、可変遅延生成回路１４の遅延量を、図１９（ｃ）、図１９（ｄ）の場合よりも増加させたものであり、調整が適正でない場合のクロック信号１０９と映像信号（Ｂ）１０３を示している。サンプリング点Ｂ３の映像信号（Ｂ）１０３の電圧レベルは、クロック信号１０９にジッタが生じても常に同じだが、サンプリング点Ａ３の映像信号（Ｂ）１０３の電圧レベルは、クロック信号１０９にジッタが生じた場合、Ｖｅ２のばらつきを生じる。
【０１６６】
このように、可変遅延生成回路１４の遅延量を適正値に調整した場合は、クロック信号１０９にジッタが生じても、Ａ／Ｄ変換回路から出力されるディジタル映像信号（出力データ）は常に一定である。
【０１６７】
本実施例は、この現象に着目し、映像信号の変化が大きい表示位置でのディジタル映像信号のばらつきを数フレームに渡ってモニタし、そのばらつきが最も少なくなるように、可変遅延生成回路１４の遅延量を設定することで、滲みや揺らぎのない鮮明な表示画像を得るものである。
【０１６８】
本実施例によれば、従来のように、予め決められた表示位置において予めレベルが判っている波形を表示する必要がなく、任意の表示画像における可変遅延生成回路１４の遅延量の自動調整が可能である。
【０１６９】
図２０は、本実施の形態の液晶表示装置の動作を説明するためのタイミングタチャートである。
【０１７０】
図２０（ａ）は垂直同期信号１０５であり、液晶表示ユニット１６内の液晶表示パネルのマトリクス状に配置された画素を一画面分表示するのに要する時間が１フレームである。
【０１７１】
図２０（ｂ）は制御イネーブル信号２２０であり、液晶表示装置の使用者が制御スイッチ６１をｏｎとした場合に、Ｈレベルとなり可変遅延生成回路１４の遅延量の自動調整が開始される。
【０１７２】
図２０（ｃ）は遅延制御回路６０から出力される検出イネーブル信号２２５である。遅延制御回路６０は、制御イネーブル信号２２０のＨレベルを検出した場合に、垂直同期信号１０５に同期してＨレベルの検出イネーブル信号２２５を出力する。検出イネーブル信号２２５のＨレベルは変化検出信号２２１がＨレベルになるまで継続する。
【０１７３】
図２０（ｄ）は変化検出回路６２が出力する変化検出信号２２１である。変化検出回路６２は、検出イネーブル信号２２５のＨレベルの期間内にディジタル映像信号（Ｂ）１０８の変化量が所定の値よりも大きい場合に、変化検出信号２２１をＨレベルとする。
【０１７４】
図２０（ｅ）は遅延制御回路６０が出力するデータ検出信号２２４である。遅延制御回路６０は、変化検出信号２２１がＨレベルとなった表示位置に対応して、次フレーム以降、Ｈレベルのパルス信号であるデータ検出信号２２４を出力する。即ち、液晶表示ユニット１６内の液晶表示パネルにおける、マトリクス状に配置された画素の中で、変化検出信号２２１がＨレベルとなった画素のアドレス（ＴＡ）を検出し、次フレーム以降の画素アドレス（ＴＡ）の位置ｔ１，ｔ２，ｔ３…に、Ｈレベルのパルス信号であるデータ検出信号２２４を出力する。
【０１７５】
この場合に、画素アドレス（ＴＡ）は、垂直同期信号１０５が入力された後の水平同期信号１０４と、水平同期信号１０４が入力された後の、遅延制御回路６０内のクロック信号とをそれぞれカウントし、変化検出信号２２１がＨレベルとなった時点の、前記水平同期信号１０４数と、遅延制御回路６０内のクロック信号数とにより、表される。
【０１７６】
図２０（ｆ）〜図２０（ｋ）は、図２０（ｅ）に示すｔ１部を時間軸方向に拡大したものである。
【０１７７】
図２０（ｆ）は映像信号（Ｂ）１０３であり、サンプリングタイミングＡ１、Ａ２において、映像信号（Ｂ）１０３が相対的に大きく変化し、サンプリングタイミングＡ１、Ａ２において、ディジタル映像信号（Ｂ）１０８の変化量が所定の値よりも大きい表示部分の波形である。
【０１７８】
図２０（ｇ）はクロック信号１０９であり、クロック信号１０９の立ち上がりがＡ／Ｄ変換回路１２のサンプリングタイミングＡ１，Ａ２となっている。
【０１７９】
図２０（ｈ）はディジタル映像信号（Ｂ）１０８であり、サンプリングタイミングＡ１におけるディジタル映像信号（Ｂ）がＤＡ１、サンプリングタイミングＡ２におけるディジタル映像信号（Ｂ）がＤＡ２である。
【０１８０】
図２０（ｉ）は遅延制御回路６０が出力するデータ検出信号２２４である。データ検出信号２２４は、変化検出回路６２が変化検出信号２２１を出力した表示位置に、遅延制御回路６０から出力される。
【０１８１】
図２０（ｊ）はデータ検出回路６３が出力する変化点データ１（２２２）、図２０（ｋ）はデータ検出回路６３が出力する変化点データ２（２２３）である。変化点データ１（２２２）は、データ検出信号２２４がＨレベルとなったとき１クロック前のディジタル映像信号（Ｂ）１０８（ＤＡ１）である。変化点データ２（２２３）は、データ検出信号２２４がＨレベルとなったときのディジタル映像信号（Ｂ）１０８（ＤＡ２）である。
【０１８２】
ディジタル映像信号（ＤＡ１，ＤＡ２）は、ディジタル映像信号（Ｂ）１０８の変化量が大きい表示位置ｔ１におけるディジタル映像信号であり、ディジタル映像信号（ＤＡ１，ＤＡ２）は、遅延制御回路６０によって読み取られる。各フレーム毎の表示位置ｔ２，ｔ３，ｔ４…においても同様に変化点データ１（２２２），変化点データ２（２２３）が遅延制御回路６０によって読み取られる。遅延制御回路６０は、各各フレーム毎の変化点データ１（２２２），変化点データ２（２２３）のばらつきを検出し、可変遅延生成回路１４の遅延量が適切か否かを検出する。
【０１８３】
図２１は、各フレーム毎の表示位置ｔ１，ｔ２，ｔ３，ｔ４における変化点データ１（２２２），変化点データ２（２２３）のばらつきを、遅延制御回路６０により検出する方法を説明するための図である。
【０１８４】
図２１（ａ）はＴｊの時間幅のジッタを有するクロック信号、図２１（ｂ）は映像信号（Ｂ）１０３であり、図２１（ａ）、図２１（ｂ）は、可変遅延生成回路１４の遅延量が適切に調整されていない状態の一例を示しており、サンプリングタイミングＡ１において、Ｖｅのばらつきを有している。
【０１８５】
図２１（ｃ）、図２１（ｄ）はそれぞれ変化点データ１（２２２），変化点データ２（２２３）である。図２１（ｅ）は変化点データ１（２２２），変化点データ２（２２３）のデータ（ディジタル映像信号（Ｂ）１０８）のばらつきを表に現したものである。なお、図２１ではＡ／Ｄ変換回路１２が６ビットの場合を想定している。
【０１８６】
図２１（ｅ）示す例では、変化点データ２（２２３）のデータ（ＤＡ２）は４フレームにおける変化点ｔ１〜ｔ４で変化せず、常に" １００１１１" なのでばらつきは" ０" である。しかし、変化点データ１（２２２）のデータ（ＤＡ１）は、４フレームにおける変化点ｔ１〜ｔ４において、最大" ００１０００" ，最小" ０００１１０" であり、映像信号（Ｂ）１０３のサンプリングタイミングＡ１のばらつきＶｅに対応した最大" ２" のばらつきが生じる。したがって、ばらつき合計は" ２" と検出できる。
【０１８７】
図２２は、可変遅延生成回路１４の遅延量を変化させた場合の変化点データ１（２２２），変化点データ２（２２３）のばらつきから、遅延制御回路６０で、可変遅延生成回路１４の遅延量の最適値を求める原理を説明するための図である。
【０１８８】
図２２（ａ）は、可変遅延生成回路１４の遅延量を切り換えることによってクロック信号１０９の位相が変化する様子を示したものである。図２２（ａ）では、クロック信号１０９の位相をＰ１〜Ｐ５までの５段階に渡って切り換えた場合を示している。
【０１８９】
図２２（ｂ）は映像信号（Ｂ）１０３の変化点を示したものであり、図２２（ｂ）に示すＡ，ＢはＡ／Ｄ変換回路１２のサンプリングポイントである。
【０１９０】
図２２（ｃ）は可変遅延生成回路１４の調整がＰ１〜Ｐ５の場合の変化点データ１（２２２），変化点データ２（２２３）のばらつきを示した表である。ＤＡ１はサンプリングポイントＡ１における変化点データ１（２２２）の値のばらつきであり、ＤＡ２はサンプリングポイントＡ２における変化点データ２（２２３）の値のばらつきである。変化点データのばらつき合計は、可変遅延生成回路１４の調整がＰ３のとき最小となるため、Ｐ３が遅延量の最適点であることが判る。
【０１９１】
図２３は、図１８に示す変化検出回路６２の一例の概略構成を示すブロック図である。
【０１９２】
図２３に示す変化検出回路６２は、ラッチ回路７０と、減算回路７１と、比較回路７２と、ゲート回路７３とで構成される。図２３では、Ａ／Ｄ変換回路１２から出力されるディジタル映像信号（Ｂ）１０８が５ビット（Ｄ０〜Ｄ４）の場合について説明するが、他のビット数でも問題なく適応可能であることは言うまでもない。
【０１９３】
図２４は、図２３に示す変化検出回路６２の動作を説明するためのタイミングチャートである。
【０１９４】
図２４（ａ）はクロック信号１０９、図２４（ｂ）はディジタル映像信号（Ｂ）１０８である。図２４（ｃ）はディジタル映像信号３２６であり、ディジタル映像信号（Ｂ）１０８を１クロック信号分遅延させたディジタル映像信号である。
【０１９５】
図２４（ｄ）は減算回路７１から出力される演算データ３２７である。減算回路７１は、ディジタル映像信号（Ｂ）１０８とディジタル映像信号３２６との差分の絶対値を算出し、その減算結果を演算データ３２７として出力する。
【０１９６】
図２４（ｅ）は比較回路７２から出力される比較結果３２８である。比較回路７２は、演算データ３２７の値と比較データ２２６とを比較し、比較データ２２６よりも演算データ３２７の方が大きい場合（変化が大きいと判断する）にＨレベルの比較結果３２８を、また、比較データ２２６よりも演算データ３２７の方が小さい場合にＬレベルの比較結果３２８を出力する。
【０１９７】
図２４（ｅ）の場合は、サンプリングタイミング（Ｄ３、Ｄ２）、および、サンプリングタイミング（Ｄ５、Ｄ４）において、" 変化が大きい" と判断されたことを示している。なお、この比較データ２２６は、遅延制御回路６０から任意に設定可能である。
【０１９８】
図２４（ｇ）は変化検出信号であり、ゲート回路７３で、比較結果３２８と検出イネーブル信号２２５とのＡＮＤ論理を取ったものである。検出イネーブル信号２２５がＨレベルに変化した後、最初に" 変化が大きい" と判断された表示位置のみがＨレベルのパルスとして出力される。
【０１９９】
図２５は、図１８に示すデータ検出回路６３の一例の概略構成を示すブロック図である。
【０２００】
図２５に示すデータ検出回路６３は、ラッチ回路（７４，７５，７６）とで構成される。
【０２０１】
図２６は、図２５に示すデータ検出回路６３の動作を説明するためのタイミングチャートである。
【０２０２】
図２６（ａ）はクロック信号１０９、図２６（ｂ）はディジタル映像信号（Ｂ）１０８である。図２６（ｃ）はディジタル映像信号３２９であり、ディジタル映像信号３２９は、ディジタル映像信号（Ｂ）１０８を１クロック信号分遅延させたディジタル映像信号である。図２６（ｄ）はデータ検出信号２２４であり、このデータ検出信号２２４は、遅延制御回路６０から出力される変化点を示すタイミング信号である。
【０２０３】
図２６（ｅ）は変化点データ２（２２３）であり、データ検出信号２２４の立ち上がりでディジタル映像信号（Ｂ）１０８をラッチしたものである。図２６（ｆ）は変化点データ１（２２２）であり、データ検出信号２２４の立ち上がりでディジタル映像信号３２９をラッチしたものである。
【０２０４】
したがって、図２５に示すデータ検出回路６３によれば、データ検出信号２２４の立ち上がりタイミング、即ち、ディジタル映像信号（Ｂ）１０８の変化量が大きいタイミングで、ディジタル映像信号（Ｂ）１０８と、その１クロック前のディジタル映像信号（Ｂ）１０８を、それぞれ変化点データ２（２２３），変化点データ１（２２２）として、各フレーム毎に出力することができる。
【０２０５】
図２７は、本実施の形態の遅延制御回路６０で、可変遅延生成回路１４の遅延量の最適値を求めるための制御手順を示すフローチャートである。
【０２０６】
始めに、比較回路７２の比較データ２２６を初期値に設定する（ステップ３０１）。
【０２０７】
次に、液晶表示装置の使用者が制御スイッチ２１をｏｎし、制御イネーブル信号２２０がＨレベルになったか否かを判断する（ステップ３０２）。
【０２０８】
ステップ３０２で、制御イネーブル信号２２０がＨレベルにならない場合には、制御イネーブル信号２２０がＨレベルになるの待つ。
【０２０９】
ステップ３０２で、制御イネーブル信号２２０がＨレベルになった場合には、垂直同期信号１０４に同期して検出イネーブル信号２２５をＨレベルにする（ステップ３０３）。
【０２１０】
次に、ディジタル映像信号１０３の変化点が検出され、変化検出回路６２から出力される変化検出信号２２１がＨレベルになったか否かを判断する（ステップ３０４）。
【０２１１】
ステップ３０４で、変化検出回路６２から出力される変化検出信号２２１がＨレベルでない場合には、１フレームの走査が終了したか否かを判断する（ステップ３０５）。
【０２１２】
ステップ３０５で、１フレームの走査が終了していない場合には、前記ステップ３０４を繰り返し、ステップ３０５で、１フレームの走査が終了した場合には、比較回路７２の比較データ２２６が最後の比較データであるかを判断する（ステップ３０６）。
【０２１３】
ステップ３０６で、比較回路７２の比較データ２２６が最後の比較データである場合には調整を終了し、また、比較回路７２の比較データ２２６が最後の値でない場合には、比較回路７２の比較データ２２６を１ステップ変更し（ステップ３０７）、前記ステップ３０４を繰り返す。
【０２１４】
ステップ３０４で、変化検出回路６２から出力される変化検出信号２２１がＨレベルである場合には、その表示アドレス、即ち、図２０に示すアドレス（ＴＡ）を記憶する（ステップ３０８）。
【０２１５】
次に、複数の変化点が検出されないように、検出イネーブル信号２２５をＬレベルにし（ステップ３０９）、可変遅延生成回路１４の遅延量、即ち、クロック信号１０９の位相を初期位相とする（ステップ３１０）。
【０２１６】
次に、次フレームにおいて、ディジタル映像信号（Ｂ）１０８の変化点が検出され、変化検出信号２２１がＨレベルとなった表示アドレス（ＴＡ）を待つ（ステップ３１１）。
【０２１７】
ステップ３１１で、次フレームのアドレスが表示アドレス（ＴＡ）になった場合には、Ｈレベルのデータ検出信号２２４を出力し（ステップ３１２）、データ検出信号２２４がＨレベルときのディジタル映像信号（Ｂ）１０８である変化点データ２（２２３）と、１クロック前のディジタル映像信号（Ｂ）１０８である変化点データ１（２２２）とを検出し、記憶する（ステップ３１３）。
【０２１８】
次に、Ｎフレームの変化点データ１（２２２）と変化点データ２（２２３）との値を読み取ったかを判断し（ステップ３１４）、ステップ３１４で、Ｎフレームの変化点データ１（２２２）と変化点データ２（２２３）との値を読み取っていない場合には、前記ステップ３１１ないしステップ３１４を繰り返す。
【０２１９】
ステップ３１４で、Ｎフレームの変化点データ１（２２２）と変化点データ２（２２３）との値を読み取った場合には、Ｎフレームの変化点データ１（２２２）と変化点データ２（２２３）の値から、図２１に示した方法でばらつき合計を求める（ステップ３１５）。
【０２２０】
次に、可変遅延生成回路１４の遅延量、即ち、クロック信号１０９の位相が最終位相であるかを否かを判断し（ステップ３１６）、ステップ３１６で、クロック信号１０９の位相が最後の位相でない場合には、クロック信号１０９の位相を１ステップ変更し（ステップ３１７）、前記ステップ３１１ないしステップ３１６をＭ回繰り返す。
【０２２１】
ステップ３１６で、クロック信号１０９の位相が最後の位相である場合には、Ｍステップの可変遅延生成回路１４の遅延量の中で、どの遅延量の場合が変化点データのばらつき合計が少ないかを判定し（ステップ３１８）、最も変化点データのばらつき合計が少ない遅延量を、可変遅延生成回路１４の遅延量に設定する。
【０２２２】
以上説明したアルゴリズムにより、可変遅延生成回路１４の遅延量の最適点の自動調整が可能である。
【０２２３】
尚、Ｎ，Ｍは任意の値に設定することができるが、自動調整の精度を高くする場合は、Ｎは８以上の大きな値にすることが望ましく、また、Ｍはクロック信号１０９の半周期内で、少なくとも４以上の値にすることが望ましい。
【０２２４】
従来、表示画像の滲みや揺らぎを防いで鮮明な表示画像を得るために、Ａ／Ｄ変換回路のサンプリングタイミングが映像信号のセンターになるように自動調整するには、予め決められた表示位置において予めレベルが判っている波形を表示する必要があり、任意の表示画像における調整が不可能であった。
【０２２５】
しかしながら本実施の形態によれば、任意の表示画像を使用して、Ａ／Ｄ変換回路のサンプリングタイミングが映像信号のセンターになるように自動調整することができる。また、サンプリングタイミングであるクロック信号のジッタによる自動調整の狂いを防ぐことも可能となる。
【０２２６】
［発明の実施の形態４］
本実施の形態の液晶表示装置は、遅延制御回路４３の制御手順が、前記実施の形態３の遅延制御回路４３と相違するのみで、その他の構成および動作は同じであるので、その詳細な説明は省略する。
【０２２７】
図２８は、Ｔｊの時間幅のジッタを有するクロック信号１０９と映像信号（Ｂ）１０３との関係を示すタイムチャートである。
【０２２８】
なお、映像信号（Ｒ）１０１，映像信号（Ｇ）１０２は、基本的に映像信号（Ｂ）１０３と同様な信号であるために、ここでは映像信号（Ｂ）１０３のみを示す。
【０２２９】
図２８（ａ）、図２８（ｂ）は可変遅延生成回路１４の調整が適正でない場合のクロック信号１０９と映像信号（Ｂ）１０３である。図２８（ａ）、図２８（ｂ）において、サンプリング点Ａ１と、サンプリング点Ｂ１との映像信号レベルの差分の絶対値はＶＬＨ１である。
【０２３０】
図２８（ｃ）、図２８（ｄ）は可変遅延生成回路１４の遅延量を、図２８（ａ）、図２８（ｂ）に示す場合よりも増加させたものであり、調整が適正な場合のクロック信号１０９と映像信号（Ｂ）１０３である。図２８（ｃ）、図２８（ｄ）において、サンプリング点Ａ２と、サンプリング点Ｂ２との映像信号レベルの差分の絶対値はＶＬＨ２であり、ＶＬＨ２はＶＬＨ１より大きくなる。
【０２３１】
図２８（ｄ）、図２８（ｅ）は可変遅延生成回路１４の遅延量を、図２８（ｃ）、図２８（ｄ）に示す場合よりも増加させたものであり、調整が適正でない場合のクロック信号１０９と映像信号（Ｂ）１０３である。図２８（ｄ）、図２８（ｅ）において、サンプリング点Ａ３と、サンプリング点Ｂ３との映像信号レベルの差分の絶対値はＶＬＨ３であり、ＶＬＨ３はＶＬＨ２より小さくなる。
【０２３２】
このように、可変遅延生成回路１４の遅延量を適正値に調整した場合は、映像信号（Ｂ）１０３の変化点における映像信号レベルの差分の絶対値が最大になる。
【０２３３】
本実施例はこの現象に着目し、映像信号（Ｂ）１０３の変化が大きい表示位置でのディジタル映像信号（Ｂ）１０８の差分をモニタし、その差分の絶対値が最も大きくなくなるような可変遅延生成回路１４の遅延量を設定することで、滲みや揺らぎのない鮮明な表示画像を得るものである。
【０２３４】
本実施の形態によれば、予め決められた表示位置において予めレベルが判っている波形を表示する必要がなく、任意の表示画像における可変遅延生成回路１４の遅延量の自動調整が可能である。
【０２３５】
図２９は、可変遅延生成回路１４の遅延量を変化させた場合の変化点データ１（２２２），変化点データ２（２２３）の振幅値から、遅延制御回路６０で、可変遅延生成回路１４の遅延量の最適値を求める原理を説明するための図である。
【０２３６】
図２９（ａ）は可変遅延生成回路１４の遅延量を切り換えることによってクロック信号１０９の位相を変化させる様子を示したものである。図２９（ａ）では、クロック信号１０９の位相をＰ１〜Ｐ５までの５段階に渡って切り換えた場合を示している。
【０２３７】
図２９（ｂ）は映像信号（Ｂ）１０３の変化点を示したものであり、図２９（ｂ）に示すＡ，Ｂは、Ａ／Ｄ変換回路１２のサンプリングポイントである。
【０２３８】
図２９（ｃ）は、可変遅延生成回路１４の調整がＰ１〜Ｐ５の場合の振幅値を示した表である。ＤＡはサンプリングポイントＡにおけるディジタル映像信号（Ｂ）１０８を示す変化点データ１（２２２）である。また、ＤＢはサンプリングポイントＢにおけるディジタル映像信号（Ｂ）１０８を示す変化点データ２（２２３）である。
【０２３９】
この場合に、振幅値の差分の絶対値は［ＤＡ−ＤＢ］で計算される。図２９（ｃ）に示す例では、振幅値の差分の絶対値における最大値はＰ３の場合の" １１００１" であるため、Ｐ３が遅延量の最適点であることが判る。
【０２４０】
なお、図２９では、Ａ／Ｄ変換回路１２から出力されるディジタル映像信号（Ｂ）１０８が５ビット（Ｄ０〜Ｄ４）の場合について説明したが、他のビット数でも問題なく適応可能である。
【０２４１】
図３０は、本実施の形態の遅延制御回路６０で、可変遅延生成回路１４の遅延量の最適値を求めるための制御手順を示すフローチャートである。
【０２４２】
始めに、比較回路７２の比較データ２２６を初期値に設定する（ステップ４０１）。
【０２４３】
次に、液晶表示装置の使用者が制御スイッチ２１をｏｎし、制御イネーブル信号２２０がＨレベルになったか否かを判断する（ステップ４０２）。
【０２４４】
ステップ４０２で、制御イネーブル信号２２０がＨレベルにならない場合には、制御イネーブル信号２２０がＨレベルになるの待つ。
【０２４５】
ステップ４０２で、制御イネーブル信号２２０がＨレベルになった場合には、垂直同期信号１０４に同期して検出イネーブル信号２２５をＨレベルにする（ステップ４０３）。
【０２４６】
次に、ディジタル映像信号（Ｂ）１０８の変化点が検出され、変化検出回路６２から出力される変化検出信号２２１がＨレベルになったか否かを判断する（ステップ４０４）。
【０２４７】
ステップ４０４で、変化検出回路６２から出力される変化検出信号２２１がＨレベルでない場合には、１フレームの走査が終了したか否かを判断する（ステップ４０５）。
【０２４８】
ステップ４０５で、１フレームの走査が終了していない場合には、前記ステップ４０４を繰り返し、ステップ４０５で、１フレームの走査が終了した場合には、比較回路７２の比較データ２２６が最後の値であるかを判断する（ステップ４０６）。
【０２４９】
ステップ４０６で、比較回路７２の比較データ２２６が最後の値である場合には調整を終了し、また、比較回路７２の比較データ２２６が最後の値でない場合には、比較回路７２の比較データ２２６の値を変更し（ステップ４０７）、前記ステップ４０４を繰り返す。
【０２５０】
ステップ４０４で、変化検出回路６２から出力される変化検出信号２２１がＨレベルである場合には、その表示アドレス、即ち、図２０に示すアドレス（ＴＡ）を記憶する（ステップ４０８）。
【０２５１】
次に、複数の変化点が検出されないように、検出イネーブル信号２２５をＬレベルにし（ステップ４０９）、可変遅延生成回路１４の遅延量、即ち、クロック信号１０９の位相を初期位相とする（ステップ４１０）。
【０２５２】
次に、次フレームにおいて、ディジタル映像信号（Ｂ）１０８の変化点が検出され、変化検出信号２２１がＨレベルとなった表示アドレス（ＴＡ）を待つ（ステップ４１１）。
【０２５３】
ステップ４１１で、次フレームのアドレスが表示アドレス（ＴＡ）になった場合には、Ｈレベルのデータ検出信号２２４を出力し（ステップ４１２）、データ検出信号２２４がＨレベルのときのディジタル映像信号（Ｂ）１０８である変化点データ２（２２３）と、１クロック前のディジタル映像信号（Ｂ）１０８である変化点データ１（２２２）とを検出し、記憶する（ステップ４１３）。
【０２５４】
次に、変化点データ１（２２２）と変化点データ２（２２３）との差分の絶対値を計算する（ステップ４１４）。
【０２５５】
次に、変遅延生成回路１４の遅延量、即ち、クロック信号１０９の位相が最後の位相であるかを否かを判断し（ステップ４１５）、ステップ４１５で、クロック信号１０９の位相が最後の位相でない場合には、クロック信号１０９の位相を１ステップ変更し（ステップ４１６）、前記ステップ４１１ないしステップ４１５をＭ回繰り返す。
【０２５６】
ステップ４１５で、クロック信号１０９の位相が最後の位相である場合には、Ｍステップの可変遅延生成回路１４の遅延量の中で、どの遅延量の場合が変化点データ１（２２２）と変化点データ２（２２３）との差分の絶対値が多いかを判定し（ステップ４１７）、最も差分の絶対値が大きい遅延量を、可変遅延生成回路１４の遅延量に設定する。
【０２５７】
以上説明したアルゴリズムにより、可変遅延生成回路１４の遅延量の最適点の自動調整が可能である。
【０２５８】
なお、Ｎ，Ｍは任意の値に設定することができるが、自動調整の精度を高くする場合は、Ｎは８以上の大きな値にすることが望ましく、また、Ｍはクロック信号１０９の半周期内で、少なくとも４以上の値にすることが望ましい。
【０２５９】
従来、表示画像の滲みや揺らぎを防いで鮮明な表示画像を得るために、Ａ／Ｄ変換回路のサンプリングタイミングが映像信号のセンターになるように自動調整するには、予め決められた表示位置において予めレベルが判っている波形を表示する必要があり、任意の表示画像における調整が不可能であった。
【０２６０】
しかしながら本実施の形態によれば、任意の表示画像においてＡ／Ｄ変換回路のサンプリングタイミングが映像信号のセンターになるように自動調整することができる。また、サンプリングタイミングであるクロック信号のジッタによる自動調整の狂いを防ぐことも可能となる。
【０２６１】
なお、前記各実施の形態に使用される可変遅延生成回路１４としては、例えば、図３１に示すように、数個の遅延線（ＤＬ）を従属接続し、その接続点をスイッチ（ＳＷ）で切り換えるようにした可変遅延回路を採用することが可能である。さらに、可変遅延生成回路１４としては、複数個のインバータ回路を従属し、その接続点をスイッチ（ＳＷ）で切り換えるようにした可変遅延回路、あるいは、ＥＣＬ回路を使用する可変遅延回路等も採用可能である。
【０２６２】
また、前記各実施の形態３、４では、外部から入力される水平同期信号１０４に基づきクロック信号１０９を生成する液晶表示装置に本発明を適用した実施の形態について説明したが、これに限定されず、本発明は、外部からクロック信号１０９が入力される液晶表示装置にも適用可能である。
【０２６３】
以上、本発明を発明の実施の形態に基づき具体的に説明したが、本発明は、前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更し得ることは言うまでもない。
【０２６４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
【０２６５】
（１）本発明によれば、ちらつきが生じ易い（表示色変化の大きい）表示パターンを検出し、ちらつきが生じ易い表示パターンの場合に、ディジタル映像信号のデータのばらつき成分を除去するようにしたので、表示画像にちらつきが生じるのを防止することが可能となる。
【０２６６】
（２）本発明によれば、従来のように、予め決められた表示位置において予めレベルが判っている波形を表示することなく、任意の表示画像を使用して、Ａ／Ｄ変換回路の変換タイミングを映像信号のセンターに自動的に調整することが可能となる。
【０２６７】
（３）本発明によれば、クロック信号のジッタによる、Ａ／Ｄ変換回路の変換タイミングの自動調整の狂いを防ぐことができる。
【０２６８】
（４）本発明によれば、ちらつきが無く鮮明な表示画像が得られるので、液晶表示装置の表示品質を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である液晶表示装置の概略構成を示すブロック図である。
【図２】図１に示す液晶表示ユニット１６の一例であるＴＦＴ方式の液晶表示モジュールの概略構成を示すブロック図である。
【図３】図１に示す可変遅延生成回路１４およびＰＬＬ回路１５の動作を説明するためのタイミングチャートである。
【図４】図１に示す変化検出回路２３と、ビット数切り替え回路２０の一例の概略構成を示すブロック図である。
【図５】図１に示す変化検出回路２３およびビット数切り替え回路２０の動作を説明するためのタイミングチャートである。
【図６】実施の形態１の動作を説明するためのタイミングチャートである。
【図７】図１に示す変化検出回路２３の他の例の概略構成を示すブロック図である。
【図８】図１に示すビット数切り替え回路２０の他の例の概略構成を示すブロック図である。
【図９】パルス信号の波形歪みを説明するための図である。
【図１０】図８に示すビット数切り替え回路３９の動作を説明するためのタイミングチャートである。
【図１１】本発明の他の実施の形態である液晶表示装置の概略構成を示すブロック図である。
【図１２】図１１に示すデータ制限回路４０の一例の概略構成を示すブロック図である。
【図１３】図１２に示すデータ制限回路４０の動作を説明するためのタイミングチャートである。
【図１４】実施の形態２の動作を説明するためのタイミングチャートである。
【図１５】図１１に示すデータ制限回路４０の他の例の概略構成を示すブロック図である。
【図１６】図１１に示すデータ制限回路４０の他の例の概略構成を示すブロック図である。
【図１７】図１６に示すデータ制限回路５０の動作を説明するためのタイミングチャートである。
【図１８】本発明の他の実施の形態である液晶表示装置の概略構成を示すブロック図である。
【図１９】Ｔｊの時間幅のジッタを有するクロック信号１０９と映像信号（Ｂ）１０８との関係を示すタイムチャートである。
【図２０】実施の形態３の液晶表示装置の動作を説明するためのタイミングタチャートである。
【図２１】各フレーム毎の表示位置ｔ１，ｔ２，ｔ３，ｔ４における変化点データ１（２２２），変化点データ２（２２３）のばらつきを、遅延制御回路６０により検出する方法を説明するための図である。
【図２２】図２２は、可変遅延生成回路１４の遅延量を変化させた場合の変化点データ１（２２２），変化点データ２（２２３）のばらつきから、遅延制御回路６０で、可変遅延生成回路１４の遅延量の最適値を求める原理を説明するための図である。
【図２３】図１８に示す変化検出回路６２の一例の概略構成を示すブロック図である。
【図２４】図２３に示す変化検出回路６２の動作を説明するためのタイミングチャートである。
【図２５】図１８に示すデータ検出回路６３の一例の概略構成を示すブロック図である。
【図２６】図２６は、図２５に示すデータ検出回路６３の動作を説明するためのタイミングチャートである。
【図２７】実施の形態３の遅延制御回路６０で、可変遅延生成回路１４の遅延量の最適値を求めるための制御手順を示すフローチャートである。
【図２８】Ｔｊの時間幅のジッタを有するクロック信号１０９と映像信号（Ｂ）１０３との関係を示すタイムチャートである。
【図２９】可変遅延生成回路１４の遅延量を変化させた場合の変化点データ１（２２２），変化点データ２（２２３）の振幅値から、遅延制御回路６０で、可変遅延生成回路１４の遅延量の最適値を求める原理を説明するための図である。
【図３０】実施の形態４の遅延制御回路６０で、可変遅延生成回路１４の遅延量の最適値を求めるための制御手順を示すフローチャートである。
【図３１】可変遅延生成回路１４の一例を示す回路図である。
【図３２】パーソナルコンピュータやワークステーションのモニタ装置として使用される液晶表示装置の一例の概略構成を示すブロック図である。
【図３３】図３２に示す可変遅延生成回路１４およびＰＬＬ回路１５の動作を説明するためのタイミングチャートである。
【符号の説明】
１０，１１，１２…Ａ／Ｄ変換回路、１３…表示制御回路、１４…可変遅延生成回路、１５…ＰＬＬ回路、１６…液晶表示ユニット、１７…調整スイッチ、２０，２１，２２，３９…ビット数切り替え回路、２３，２４，２５，３８，６２…変化検出回路、３０，７１…減算回路、３１，４３，４４，７２…比較回路、３２，３４，４９，７０，７４，７５，７６…ラッチ回路、３３，３５，７３…ゲート回路、３３ａ…ＡＮＤ回路、３６…切り替えスイッチ、３７，４５，４６…ＯＲ回路、４０，４０ａ，４１，４２，５０…データ制限回路、４３，４４…比較回路、４７…制限データＬ設定回路、４８…制限データＨ設定回路、５１，５２…セレクタ、６０…遅延制御回路、６１…制御スイッチ、６３…データ検出回路、５００…インタフェース部、５１０…表示制御装置、５２０…電源回路、５２１…正電圧生成回路、５２２…負電圧生成回路、５２３…対向電極電圧生成回路、５２４…ゲート電極電圧生成回路、５２５…マルチプレクサ、５３０…ドレインドライバ、５４０…ゲートドライバ、５３３…データバス、５３１，５３２，５４１，５４２…信号線。ＴＦＴ−ＬＣＤ…液晶表示パネル、ＤＬ…遅延線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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