(57)【特許請求の範囲】
【請求項１】
ＭＳＫ（Minimum Shift Keying）変調信号を生成するＭＳＫ変調器であって、
変調対象のディジタル信号を構成する各信号ビットの論理値を、所定時間における搬送波の（π／２）ラジアンの位相の遅れ及び進みにより表す第１のアナログ信号を表す第１のディジタル信号、及び前記第１のアナログ信号より位相が実質的に（π／２）ラジアン遅れている第２のアナログ信号を表す第２のディジタル信号を生成するディジタル信号発生器と、
前記ディジタル信号発生器より前記第１及び第２のディジタル信号を取得してディジタル−アナログ変換し、前記第１及び第２のアナログ信号を生成するディジタル−アナログ変換器と、
前記ディジタル−アナログ変換器より前記第１及び第２のアナログ信号を取得し、前記搬送波及び当該第１のアナログ信号の各瞬時値の積と、前記搬送波を実質的に（π／２）ラジアン移相したもの及び当該第２のアナログ信号の各瞬時値の積との和又は差を表すＭＳＫ（Minimum Shift Keying）変調信号を生成する直交変調器と、を備え、
前記ディジタル信号発生器は、
前記第２のアナログ信号の値が０となり当該第２のアナログ信号の位相の回転の方向が反転する時点の前後の一定期間に前記第１のアナログ信号の振幅が減衰するように、前記第１のディジタル信号を発生する第１ディジタル信号発生部と、
前記第１のアナログ信号の値が０となり当該第１のアナログ信号の位相の回転の方向が反転する時点の前後の一定期間に前記第２のアナログ信号の振幅が減衰するように、前記第２のディジタル信号を発生する第２ディジタル信号発生部と、を備える、
ことを特徴とするＭＳＫ変調器。
【請求項２】
前記ディジタル信号発生器は、
円環状に配列された複数個のビットより構成されたビット列であって、該ビットのうち実質的に半数の連続するビットが互いに同一の論理値を有し、他のビットが前記連続するビットと異なる論理値を有するビット列を記憶しており、前記信号ビットを取得して、前記ビット列を構成する各ビットの論理値を、前記配列に沿って、該信号ビットの論理値に固有の所定の方向にシフトする双方向シフトレジスタと、
前記ビット列のうち実質的に半数の連続するビットから構成される第１の部分ビット列を前記双方向シフトレジスタより取得して記憶する第１部分ビット列メモリと、
前記ビット列のうち実質的に半数の連続するビットから構成され、そのうち更に実質的に半数の連続するビットが前記第１の部分ビット列に属する第２の部分ビット列を前記双方向シフトレジスタより取得して記憶する第２部分ビット列メモリと、
前記信号ビットの論理値の変化を検出し、検出結果に基づいて、前記ビット列がシフトされる方向が反転するタイミングを特定する反転タイミング特定部と、を備え、
前記第１ディジタル信号発生部は、前記反転タイミング特定部が特定したタイミングと、前記第２部分ビット列メモリが記憶する第２の部分ビット列とに基づき、前記第１の部分ビット列が、前記第１の期間内における前記第１のアナログ信号の値を示しているか否かを判別し、示していないと判別したとき、前記第１部分ビット列メモリが記憶するビット列を前記第１のディジタル信号として前記ディジタル−アナログ変換器に供給し、示していると判別したとき、当該判別を行う前にもっとも新しく供給したビット列と実質的に同一のビット列を前記第１のディジタル信号として前記ディジタル−アナログ変換器に供給する手段を備え、
前記第２ディジタル信号発生部は、前記反転タイミング特定部が特定したタイミングと、前記第１部分ビット列メモリが記憶する第１の部分ビット列とに基づき、前記第２の部分ビット列が、前記第２の期間内における前記第２のアナログ信号の値を示しているか否かを判別し、示していないと判別したとき、前記第２部分ビット列メモリが記憶するビット列を前記第２のディジタル信号として前記ディジタル−アナログ変換器に供給し、示していると判別したとき、当該判別を行う前にもっとも新しく供給したビット列と実質的に同一のビット列を前記第２のディジタル信号として前記ディジタル−アナログ変換器に供給する手段を備える、
ことを特徴とする請求項１に記載のＭＳＫ変調器。
【請求項３】
前記双方向シフトレジスタは、前記信号ビットを１個取得する毎に、前記ビット列を構成する各ビットの論理値を、前記円環状の配列に沿って、該信号ビットの論理値に固有の所定の方向に前記ビット列を構成するビットの個数の４分の１に実質的に等しい回数シフトする、
ことを特徴とする請求項２に記載のＭＳＫ変調器。
【請求項４】
前記ディジタル−アナログ変換器は、
前記ディジタル信号発生器より取得した前記第１のディジタル信号が表す前記第１の部分ビット列の各々に属するビットのうち所定の論理値を有するものの数に従って単調変化するアナログ値を表す前記第１のアナログ信号を生成する手段と、
前記ディジタル信号発生器より取得した前記第２のディジタル信号が表す前記第２の部分ビット列の各々に属するビットのうち所定の論理値を有するものの数に従って単調変化するアナログ値を表す前記第２のアナログ信号を生成する手段と、を備える、
ことを特徴とする請求項２又は３に記載のＭＳＫ変調器。
【請求項５】
前記ディジタル−アナログ変換器は、自己が取得した前記第１の部分ビット列の各々に属するビットのうち所定の論理値を有するものの数を正弦関数又は余弦関数に代入した値を表す前記アナログ値を表す前記第１のアナログ信号を生成し、自己が取得した前記第２の部分ビット列の各々に属するビットのうち所定の論理値を有するものの数を前記正弦関数又は前記余弦関数に代入した値を表す前記アナログ値を表す前記第２のアナログ信号を生成する、
ことを特徴とする請求項４に記載のＭＳＫ変調器。
【請求項６】
前記直交変調器は、
前記搬送波を生成する搬送波発生器と、
前記搬送波と位相が実質的に（π／２）ラジアン異なる移相信号を生成する移相信号発生器と、
前記ディジタル−アナログ変換器より前記第１のアナログ信号を取得し、前記搬送波発生器より前記搬送波を取得して、取得した前記第１のアナログ信号及び前記搬送波の各瞬時値の積を表す第１の積信号を生成する第１の乗算器と、
前記ディジタル−アナログ変換器より前記第２のアナログ信号を取得し、前記移相信号発生器より前記移相信号を取得して、取得した前記第２のアナログ信号及び前記搬送波の各瞬時値の積を表す第２の積信号を生成する第２の乗算器と、
前記第１及び第２の乗算器より前記第１及び第２の積信号を取得し、取得した前記第１及び第２の積信号の各瞬時値の和又は差を表す前記ＭＳＫ変調信号を生成する加算器と、
を備えることを特徴とする請求項１に記載のＭＳＫ変調器。
【請求項７】
円環状に配列された複数個のビットより構成されたビット列であって、該ビットのうち実質的に半数の連続するビットが互いに同一の論理値を有し、他のビットが前記連続するビットと異なる論理値を有するビット列を記憶しており、外部より信号ビットを取得して、前記ビット列を構成する各ビットの論理値を、前記配列に沿って、該信号ビットの論理値に固有の所定の方向にシフトする双方向シフトレジスタと、
前記ビット列のうち実質的に半数の連続するビットから構成される第１の部分ビット列を前記双方向シフトレジスタより取得して記憶する第１部分ビット列メモリと、
前記ビット列のうち実質的に半数の連続するビットから構成され、そのうち更に実質的に半数の連続するビットが前記第１の部分ビット列に属する第２の部分ビット列を前記双方向シフトレジスタより取得して記憶する第２部分ビット列メモリと、
前記信号ビットの論理値の変化を検出し、検出結果に基づいて、前記ビット列がシフトされる方向が反転するタイミングを特定する反転タイミング特定部と、
前記反転タイミング特定部が特定したタイミングと、前記第２部分ビット列メモリが記憶する第２の部分ビット列とに基づき、前記第１の部分ビット列が、所定時間における搬送波の（π／２）ラジアンの位相の遅れ及び進みにより表す第１のアナログ信号の値のうち前記タイミングをほぼ中心とする一定の第１の期間内における値を示しているか否かを判別し、示していないと判別したとき、前記第１部分ビット列メモリが記憶するビット列を、前記第１のアナログ信号を表す第１のディジタル信号として出力し、示していると判別したとき、当該判別を行う前にもっとも新しく供給したビット列と実質的に同一のビット列を前記第１のディジタル信号として出力する第１ディジタル信号発生部と、
前記反転タイミング特定部が特定したタイミングと、前記第１部分ビット列メモリが記憶する第１の部分ビット列とに基づき、前記第２の部分ビット列が、前記第１のアナログ信号より位相が実質的に（π／２）ラジアン遅れている第２のアナログ信号の値のうち前記タイミングをほぼ中心とする一定の第２の期間内における値を示しているか否かを判別し、示していないと判別したとき、前記第２部分ビット列メモリが記憶するビット列を、前記第２のアナログ信号を表す第２のディジタル信号として出力し、示していると判別したとき、当該判別を行う前にもっとも新しく供給したビット列と実質的に同一のビット列を前記第２のディジタル信号として出力する第２ディジタル信号発生部と、
を備えることを特徴とするディジタル信号発生器。
【請求項８】
ＭＳＫ（Minimum Shift Keying）変調信号を生成するためのＭＳＫ変調方法であって、
変調対象のディジタル信号を構成する各信号ビットの論理値を、所定時間における搬送波の（π／２）ラジアンの位相の遅れ及び進みにより表す第１のアナログ信号を表す第１のディジタル信号、及び前記第１のアナログ信号より位相が実質的に（π／２）ラジアン遅れている第２のアナログ信号を表す第２のディジタル信号を生成するディジタル信号発生ステップと、
前記ディジタル信号発生ステップが生成した前記第１及び第２のディジタル信号を取得してディジタル−アナログ変換し、前記第１及び第２のアナログ信号を生成するディジタル−アナログ変換ステップと、
前記ディジタル−アナログ変換ステップが生成した前記第１及び第２のアナログ信号を取得し、前記搬送波及び当該第１のアナログ信号の各瞬時値の積と、前記搬送波を実質的に（π／２）ラジアン移相したもの及び当該第２のアナログ信号の各瞬時値の積との和又は差を表すＭＳＫ（Minimum Shift Keying）変調信号を生成する直交変調ステップと、を備え、
前記ディジタル信号発生ステップは、
前記第２のアナログ信号の値が０となり当該第２のアナログ信号の位相の回転の方向が反転する時点の前後の一定期間に前記第１のアナログ信号の振幅が減衰するように、前記第１のディジタル信号を発生する第１ディジタル信号発生ステップと、
前記第１のアナログ信号の値が０となり当該第１のアナログ信号の位相の回転の方向が反転する時点の前後の一定期間に前記第２のアナログ信号の振幅が減衰するように、前記第２のディジタル信号を発生する第２ディジタル信号発生ステップと、を含む、
ことを特徴とするＭＳＫ変調方法。
【請求項９】
コンピュータを、
円環状に配列された複数個のビットより構成されたビット列であって、該ビットのうち実質的に半数の連続するビットが互いに同一の論理値を有し、他のビットが前記連続するビットと異なる論理値を有するビット列を記憶しており、外部より信号ビットを取得して、前記ビット列を構成する各ビットの論理値を、前記配列に沿って、該信号ビットの論理値に固有の所定の方向にシフトする双方向シフトレジスタと、
前記ビット列のうち実質的に半数の連続するビットから構成される第１の部分ビット列を前記双方向シフトレジスタより取得して記憶する第１部分ビット列メモリと、
前記ビット列のうち実質的に半数の連続するビットから構成され、そのうち更に実質的に半数の連続するビットが前記第１の部分ビット列に属する第２の部分ビット列を前記双方向シフトレジスタより取得して記憶する第２部分ビット列メモリと、
前記信号ビットの論理値の変化を検出し、検出結果に基づいて、前記ビット列がシフトされる方向が反転するタイミングを特定する反転タイミング特定部と、
前記反転タイミング特定部が特定したタイミングと、前記第２部分ビット列メモリが記憶する第２の部分ビット列とに基づき、前記第１の部分ビット列が、所定時間における搬送波の（π／２）ラジアンの位相の遅れ及び進みにより表す第１のアナログ信号の値のうち前記タイミングをほぼ中心とする一定の第１の期間内における値を示しているか否かを判別し、示していないと判別したとき、前記第１部分ビット列メモリが記憶するビット列を、前記第１のアナログ信号を表す第１のディジタル信号として出力し、示していると判別したとき、当該判別を行う前にもっとも新しく供給したビット列と実質的に同一のビット列を前記第１のディジタル信号として出力する第１ディジタル信号発生部と、
前記反転タイミング特定部が特定したタイミングと、前記第１部分ビット列メモリが記憶する第１の部分ビット列とに基づき、前記第２の部分ビット列が、前記第１のアナログ信号より位相が実質的に（π／２）ラジアン遅れている第２のアナログ信号の値のうち前記タイミングをほぼ中心とする一定の第２の期間内における値を示しているか否かを判別し、示していないと判別したとき、前記第２部分ビット列メモリが記憶するビット列を、前記第２のアナログ信号を表す第２のディジタル信号として出力し、示していると判別したとき、当該判別を行う前にもっとも新しく供給したビット列と実質的に同一のビット列を前記第２のディジタル信号として出力する第２ディジタル信号発生部と、
して機能させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＭＳＫ（Minimum Shift Keying）変調器及びＭＳＫ変調方法に関し、特に、データを高速に伝送するためのＭＳＫ変調器及びＭＳＫ変調方法に関する。
【０００２】
【従来の技術】
ディジタル信号を伝送するための技術として、ＭＳＫ変調の手法が広く用いられている。ＭＳＫ変調は、伝送する対象であるディジタル信号の各ビットの論理値に従って、搬送波の（π／２）ラジアン分（すなわち、４分の１周期分）の区間の位相を、実質的に±（π／２）ラジアン、連続的に変化させる変調の手法である。
【０００３】
ＭＳＫ変調を行うＭＳＫ変調器としては、従来、アナログ回路から構成される移相器、乗算器及び加算器等から構成されるものが知られていた。
しかし、各部がアナログ回路より構成されるＭＳＫ変調器の場合、アナログ回路の動作特性のばらつきや、浮遊容量、配線のインダクタンス等により動作が不安定になる。例えば、各移相器が自己に供給された信号を移相する量が実質的に（π／２）ラジアンとは異なる量になる、等の現象が起きる。そして、この現象は、移相する対象の信号の周波数が高くなるほど顕著になる。
【０００４】
この問題を解決する手法としては、例えば特願平１０−３５９８９６号に開示されているように、ＭＳＫ変調器の各部をディジタル回路により構成する手法が考えられる。特願平１０−３５９８９６号に開示された手法にかかるＭＳＫ送信機は、図５に示すように、符号発生器１０１と、双方向シフトレジスタ１０２と、重み付け加算器１０３Ｉ及び１０３Ｑと、シフトパルス発生器１０４と、ローパスフィルタ１０５Ｉ及び１０５Ｑと、乗算器１０６Ｉ及び１０６Ｑと、第１局部発振器１０７と、移相器１０８と、加算器１０９と、混合器１１０と、第２局部発振器１１１と、ＲＦ（Radio Frequency）増幅器１１２と、アンテナ１１３とより構成される。
【０００５】
図５の構成において、双方向シフトレジスタ１０２は、符号発生器１０１から変調対象のディジタル信号を供給されると、自己が記憶する１６ビットのビット列を、供給されたディジタル信号の論理値により決まる方向に循環シフトする。重み付け加算器１０３Ｉは、このビット列のうち下位から５〜１２番目の各ビットの論理値を、また、重み付け加算器１０３Ｑは下位から１〜８番目の各ビットの論理値を、それぞれ重み付けして加算し、互いに位相が（π／２）ラジアン異なる２つのアナログ信号を生成する。重み付け加算器１０３Ｉが生成したアナログ信号は、第１局部発振器１０７が生成する信号と乗算され、重み付け加算器１０３Ｑが生成したアナログ信号は、移相器１０８が生成する信号と乗算される。２つの乗算結果は加算器１０９により加算され、ＭＳＫ変調波が生成される。生成されたＭＳＫ変調波は、混合器１１０により更に周波数変換を受けて所望の搬送波周波数を有するよう変換された上、増幅され、電磁波として放射される。
【０００６】
特願平１０−３５９８９６号の手法によれば、ＭＳＫ変調器各部はディジタル回路より構成され、アナログ回路を用いた場合の上述の問題が避けられる。
また、この手法によれば、伝送対象のデータ自体を移相することなく、また、ＤＳＰ（Digital Signal Processor）等のディジタル信号処理装置に複雑な複素数演算を行わせることも要せず、信号の乗算結果のパターンを予め記憶することも要せずに、簡単なディジタル信号処理によりＭＳＫ変調波が得られる。このため、ディジタル形式の高速のデータにより正確にＭＳＫ変調が行われる。
【０００７】
【発明が解決しようとする課題】
しかし、図５の構成によりＭＳＫ変調を行った場合、ローパスフィルタ１０５Ｉや１０５Ｑに供給される信号には、波形が急激に変化する部分が多く含まれる。このため、ローパスフィルタ１０５Ｉ及び１０５Ｑを通過した信号は、波形が急激に変化する部分に含まれる高調波が除去されたものとなり、高調波が除去された信号に基づいて生成されるＭＳＫ変調波は歪みを生じる。具体的には、例えば、生成されたＭＳＫ変調波に振幅変調成分が含まれてしまう。このような歪みを生じたＭＳＫ変調波は、正常に復調されないおそれが大きい。
【０００８】
この発明は上記実状に鑑みてなされたもので、ディジタル形式の高速のデータにより正確にＭＳＫ変調を行うためのＭＳＫ変調器及びＭＳＫ変調方法と、ディジタル形式の高速のデータによる正確なＭＳＫ変調を可能とするための構成とを提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、この発明の第１の観点にかかるＭＳＫ変調器は、
ＭＳＫ（Minimum Shift Keying）変調信号を生成するＭＳＫ変調器であって、
変調対象のディジタル信号を構成する各信号ビットの論理値を、所定時間における搬送波の（π／２）ラジアンの位相の遅れ及び進みにより表す第１のアナログ信号を表す第１のディジタル信号、及び前記第１のアナログ信号より位相が実質的に（π／２）ラジアン遅れている第２のアナログ信号を表す第２のディジタル信号を生成するディジタル信号発生器と、
前記ディジタル信号発生器より前記第１及び第２のディジタル信号を取得してディジタル−アナログ変換し、前記第１及び第２のアナログ信号を生成するディジタル−アナログ変換器と、
前記ディジタル−アナログ変換器より前記第１及び第２のアナログ信号を取得し、前記搬送波及び当該第１のアナログ信号の各瞬時値の積と、前記搬送波を実質的に（π／２）ラジアン移相したもの及び当該第２のアナログ信号の各瞬時値の積との和又は差を表すＭＳＫ（Minimum Shift Keying）変調信号を生成する直交変調器と、を備え、
前記ディジタル信号発生器は、
前記第２のアナログ信号の値が０となり当該第２のアナログ信号の位相の回転の方向が反転する時点の前後の一定期間に前記第１のアナログ信号の振幅が減衰するように、前記第１のディジタル信号を発生する第１ディジタル信号発生部と、
前記第１のアナログ信号の値が０となり当該第１のアナログ信号の位相の回転の方向が反転する時点の前後の一定期間に前記第２のアナログ信号の振幅が減衰するように、前記第２のディジタル信号を発生する第２ディジタル信号発生部と、を備える、
ことを特徴とする。
【００１０】
このようなＭＳＫ変調器によれば、伝送対象のデータ自体を移相することなく、簡単なディジタル信号処理によりＭＳＫ変調波が得られる。そして、第１又は第２のディジタル信号が示すアナログ値が特定の期間に急激に変化する場合、その期間の第２又は第１のディジタル信号が表すアナログ値が減衰する。この結果、第１及び第２のアナログ信号に基づいて生成されるＭＳＫ変調波の歪み（例えば、そのＭＳＫ変調波の振幅変調成分）は軽減される。従って、このようなＭＳＫ変調器によれば、ディジタル形式の高速のデータにより正確にＭＳＫ変調が行われる。
【００１１】
前記ディジタル信号発生器は、例えば、
円環状に配列された複数個のビットより構成されたビット列であって、該ビットのうち実質的に半数の連続するビットが互いに同一の論理値を有し、他のビットが前記連続するビットと異なる論理値を有するビット列を記憶しており、前記信号ビットを取得して、前記ビット列を構成する各ビットの論理値を、前記配列に沿って、該信号ビットの論理値に固有の所定の方向にシフトする双方向シフトレジスタと、
前記ビット列のうち実質的に半数の連続するビットから構成される第１の部分ビット列を前記双方向シフトレジスタより取得して記憶する第１部分ビット列メモリと、
前記ビット列のうち実質的に半数の連続するビットから構成され、そのうち更に実質的に半数の連続するビットが前記第１の部分ビット列に属する第２の部分ビット列を前記双方向シフトレジスタより取得して記憶する第２部分ビット列メモリと、
前記信号ビットの論理値の変化を検出し、検出結果に基づいて、前記ビット列がシフトされる方向が反転するタイミングを特定する反転タイミング特定部と、を備え、
前記第１ディジタル信号発生部は、前記反転タイミング特定部が特定したタイミングと、前記第２部分ビット列メモリが記憶する第２の部分ビット列とに基づき、前記第１の部分ビット列が、前記第１の期間内における前記第１のアナログ信号の値を示しているか否かを判別し、示していないと判別したとき、前記第１部分ビット列メモリが記憶するビット列を前記第１のディジタル信号として前記ディジタル−アナログ変換器に供給し、示していると判別したとき、当該判別を行う前にもっとも新しく供給したビット列と実質的に同一のビット列を前記第１のディジタル信号として前記ディジタル−アナログ変換器に供給する手段を備え、
前記第２ディジタル信号発生部は、前記反転タイミング特定部が特定したタイミングと、前記第１部分ビット列メモリが記憶する第１の部分ビット列とに基づき、前記第２の部分ビット列が、前記第２の期間内における前記第２のアナログ信号の値を示しているか否かを判別し、示していないと判別したとき、前記第２部分ビット列メモリが記憶するビット列を前記第２のディジタル信号として前記ディジタル−アナログ変換器に供給し、示していると判別したとき、当該判別を行う前にもっとも新しく供給したビット列と実質的に同一のビット列を前記第２のディジタル信号として前記ディジタル−アナログ変換器に供給する手段を備えるものであってもよい。
これにより、ＤＳＰ等の複雑な信号処理装置によらず、ＭＳＫ変調波を生成するためのディジタル信号が簡単な構成で生成される。そして、第１又は第２のディジタル信号が示すアナログ値が特定の期間に急激に変化する場合、その期間の第２又は第１のディジタル信号が表すアナログ値が減衰する。この結果、第１及び第２のアナログ信号に基づいて生成されるＭＳＫ変調波の歪み（例えば、そのＭＳＫ変調波の振幅変調成分）は軽減される。
【００１２】
この場合、前記双方向シフトレジスタは、前記信号ビットを１個取得する毎に、前記ビット列を構成する各ビットの論理値を、前記円環状の配列に沿って、該信号ビットの論理値に固有の所定の方向に前記ビット列を構成するビットの個数の４分の１に実質的に等しい回数シフトするものとすれば、互いに位相が（π／２）ラジアン異なる２つのアナログ信号を表すディジタル信号が簡単な構成により生成されるので、ディジタル形式の高速のデータによる正確なＭＳＫ変調が行われる。
【００１３】
前記ディジタル−アナログ変換器は、
前記ディジタル信号発生器より取得した前記第１のディジタル信号が表す前記第１の部分ビット列の各々に属するビットのうち所定の論理値を有するものの数に従って単調変化するアナログ値を表す前記第１のアナログ信号を生成する手段と、
前記ディジタル信号発生器より取得した前記第２のディジタル信号が表す前記第２の部分ビット列の各々に属するビットのうち所定の論理値を有するものの数に従って単調変化するアナログ値を表す前記第２のアナログ信号を生成する手段と、
を備えるものとすれば、ＭＳＫ変調波を生成するためのディジタル信号が、アナログ信号であるＭＳＫ変調波に変換される。
【００１４】
前記ディジタル−アナログ変換器は、自己が取得した前記第１の部分ビット列の各々に属するビットのうち所定の論理値を有するものの数を正弦関数又は余弦関数に代入した値を表す前記アナログ値を表す前記第１のアナログ信号を生成し、自己が取得した前記第２の部分ビット列の各々に属するビットのうち所定の論理値を有するものの数を前記正弦関数又は前記余弦関数に代入した値を表す前記アナログ値を表す前記第２のアナログ信号を生成するものとすれば、ＭＳＫ変調波の時間変化は、第１及び第２のアナログ信号が減衰する期間以外は正弦関数ないし余弦関数を表すようになるので、ＭＳＫ変調波の占有帯域幅が最小化される。
【００１５】
前記直交変調器は、例えば、
前記搬送波を生成する搬送波発生器と、
前記搬送波と位相が実質的に（π／２）ラジアン異なる移相信号を生成する移相信号発生器と、
前記ディジタル−アナログ変換器より前記第１のアナログ信号を取得し、前記搬送波発生器より前記搬送波を取得して、取得した前記第１のアナログ信号及び前記搬送波の各瞬時値の積を表す第１の積信号を生成する第１の乗算器と、
前記ディジタル−アナログ変換器より前記第２のアナログ信号を取得し、前記移相信号発生器より前記移相信号を取得して、取得した前記第２のアナログ信号及び前記搬送波の各瞬時値の積を表す第２の積信号を生成する第２の乗算器と、
前記第１及び第２の乗算器より前記第１及び第２の積信号を取得し、取得した前記第１及び第２の積信号の各瞬時値の和又は差を表す前記ＭＳＫ変調信号を生成する加算器と、
を備えるものとすればよい。
【００１６】
また、この発明の第２の観点にかかるディジタル信号発生器は、
円環状に配列された複数個のビットより構成されたビット列であって、該ビットのうち実質的に半数の連続するビットが互いに同一の論理値を有し、他のビットが前記連続するビットと異なる論理値を有するビット列を記憶しており、外部より信号ビットを取得して、前記ビット列を構成する各ビットの論理値を、前記配列に沿って、該信号ビットの論理値に固有の所定の方向にシフトする双方向シフトレジスタと、
前記ビット列のうち実質的に半数の連続するビットから構成される第１の部分ビット列を前記双方向シフトレジスタより取得して記憶する第１部分ビット列メモリと、
前記ビット列のうち実質的に半数の連続するビットから構成され、そのうち更に実質的に半数の連続するビットが前記第１の部分ビット列に属する第２の部分ビット列を前記双方向シフトレジスタより取得して記憶する第２部分ビット列メモリと、
前記信号ビットの論理値の変化を検出し、検出結果に基づいて、前記ビット列がシフトされる方向が反転するタイミングを特定する反転タイミング特定部と、
前記反転タイミング特定部が特定したタイミングと、前記第２部分ビット列メモリが記憶する第２の部分ビット列とに基づき、前記第１の部分ビット列が、所定時間における搬送波の（π／２）ラジアンの位相の遅れ及び進みにより表す第１のアナログ信号の値のうち前記タイミングをほぼ中心とする一定の第１の期間内における値を示しているか否かを判別し、示していないと判別したとき、前記第１部分ビット列メモリが記憶するビット列を、前記第１のアナログ信号を表す第１のディジタル信号として出力し、示していると判別したとき、当該判別を行う前にもっとも新しく供給したビット列と実質的に同一のビット列を前記第１のディジタル信号として出力する第１ディジタル信号発生部と、
前記反転タイミング特定部が特定したタイミングと、前記第１部分ビット列メモリが記憶する第１の部分ビット列とに基づき、前記第２の部分ビット列が、前記第１のアナログ信号より位相が実質的に（π／２）ラジアン遅れている第２のアナログ信号の値のうち前記タイミングをほぼ中心とする一定の第２の期間内における値を示しているか否かを判別し、示していないと判別したとき、前記第２部分ビット列メモリが記憶するビット列を、前記第２のアナログ信号を表す第２のディジタル信号として出力し、示していると判別したとき、当該判別を行う前にもっとも新しく供給したビット列と実質的に同一のビット列を前記第２のディジタル信号として出力する第２ディジタル信号発生部と、
を備えることを特徴とする。
【００１７】
このようなディジタル信号発生器によれば、ＤＳＰ等の複雑な信号処理装置によらず、ＭＳＫ変調波を生成するためのディジタル信号が簡単な構成で生成される。そして、第１又は第２のディジタル信号が示すアナログ値が特定の期間に急激に変化する場合、その期間の第２又は第１のディジタル信号が表すアナログ値が減衰する。この結果、第１及び第２のアナログ信号に基づいて生成されるＭＳＫ変調波の歪み（例えば、そのＭＳＫ変調波の振幅変調成分）は軽減される。従って、このようなディジタル信号発生器を用いれば、ディジタル形式の高速のデータによる正確なＭＳＫ変調が可能となる。
【００１８】
また、この発明の第３の観点にかかるＭＳＫ変調方法は、
ＭＳＫ（Minimum Shift Keying）変調信号を生成するためのＭＳＫ変調方法であって、
変調対象のディジタル信号を構成する各信号ビットの論理値を、所定時間における搬送波の（π／２）ラジアンの位相の遅れ及び進みにより表す第１のアナログ信号を表す第１のディジタル信号、及び前記第１のアナログ信号より位相が実質的に（π／２）ラジアン遅れている第２のアナログ信号を表す第２のディジタル信号を生成するディジタル信号発生ステップと、
前記ディジタル信号発生ステップが生成した前記第１及び第２のディジタル信号を取得してディジタル−アナログ変換し、前記第１及び第２のアナログ信号を生成するディジタル−アナログ変換ステップと、
前記ディジタル−アナログ変換ステップが生成した前記第１及び第２のアナログ信号を取得し、前記搬送波及び当該第１のアナログ信号の各瞬時値の積と、前記搬送波を実質的に（π／２）ラジアン移相したもの及び当該第２のアナログ信号の各瞬時値の積との和又は差を表すＭＳＫ（Minimum Shift Keying）変調信号を生成する直交変調ステップと、を備え、
前記ディジタル信号発生ステップは、
前記第２のアナログ信号の値が０となり当該第２のアナログ信号の位相の回転の方向が反転する時点の前後の一定期間に前記第１のアナログ信号の振幅が減衰するように、前記第１のディジタル信号を発生する第１ディジタル信号発生ステップと、
前記第１のアナログ信号の値が０となり当該第１のアナログ信号の位相の回転の方向が反転する時点の前後の一定期間に前記第２のアナログ信号の振幅が減衰するように、前記第２のディジタル信号を発生する第２ディジタル信号発生ステップと、を含む、
ことを特徴とする。
【００１９】
このようなＭＳＫ変調方法によれば、伝送対象のデータ自体を移相することなく、簡単なディジタル信号処理によりＭＳＫ変調波が得られる。そして、第１又は第２のディジタル信号が示すアナログ値が特定の期間に急激に変化する場合、その期間の第２又は第１のディジタル信号が表すアナログ値が減衰する。この結果、第１及び第２のアナログ信号に基づいて生成されるＭＳＫ変調波の歪み（例えば、そのＭＳＫ変調波の振幅変調成分）は軽減される。従って、このようなＭＳＫ変調方法によれば、ディジタル形式の高速のデータにより正確にＭＳＫ変調が行われる。
【００２０】
また、この発明の第４の観点にかかるコンピュータ読み取り可能な記録媒体は、
コンピュータを、
円環状に配列された複数個のビットより構成されたビット列であって、該ビットのうち実質的に半数の連続するビットが互いに同一の論理値を有し、他のビットが前記連続するビットと異なる論理値を有するビット列を記憶しており、外部より信号ビットを取得して、前記ビット列を構成する各ビットの論理値を、前記配列に沿って、該信号ビットの論理値に固有の所定の方向にシフトする双方向シフトレジスタと、
前記ビット列のうち実質的に半数の連続するビットから構成される第１の部分ビット列を前記双方向シフトレジスタより取得して記憶する第１部分ビット列メモリと、
前記ビット列のうち実質的に半数の連続するビットから構成され、そのうち更に実質的に半数の連続するビットが前記第１の部分ビット列に属する第２の部分ビット列を前記双方向シフトレジスタより取得して記憶する第２部分ビット列メモリと、
前記信号ビットの論理値の変化を検出し、検出結果に基づいて、前記ビット列がシフトされる方向が反転するタイミングを特定する反転タイミング特定部と、
前記反転タイミング特定部が特定したタイミングと、前記第２部分ビット列メモリが記憶する第２の部分ビット列とに基づき、前記第１の部分ビット列が、所定時間における搬送波の（π／２）ラジアンの位相の遅れ及び進みにより表す第１のアナログ信号の値のうち前記タイミングをほぼ中心とする一定の第１の期間内における値を示しているか否かを判別し、示していないと判別したとき、前記第１部分ビット列メモリが記憶するビット列を、前記第１のアナログ信号を表す第１のディジタル信号として出力し、示していると判別したとき、当該判別を行う前にもっとも新しく供給したビット列と実質的に同一のビット列を前記第１のディジタル信号として出力する第１ディジタル信号発生部と、
前記反転タイミング特定部が特定したタイミングと、前記第１部分ビット列メモリが記憶する第１の部分ビット列とに基づき、前記第２の部分ビット列が、前記第１のアナログ信号より位相が実質的に（π／２）ラジアン遅れている第２のアナログ信号の値のうち前記タイミングをほぼ中心とする一定の第２の期間内における値を示しているか否かを判別し、示していないと判別したとき、前記第２部分ビット列メモリが記憶するビット列を、前記第２のアナログ信号を表す第２のディジタル信号として出力し、示していると判別したとき、当該判別を行う前にもっとも新しく供給したビット列と実質的に同一のビット列を前記第２のディジタル信号として出力する第２ディジタル信号発生部と、
して機能させるためのプログラムを記録したことを特徴とする。
【００２１】
このような記録媒体に記録されたプログラムを実行するコンピュータによれば、伝送対象のデータ自体を移相することなく、簡単なディジタル信号処理によりＭＳＫ変調波が得られる。そして、第１又は第２のディジタル信号が示すアナログ値が特定の期間に急激に変化する場合、その期間の第２又は第１のディジタル信号が表すアナログ値が減衰する。この結果、第１及び第２のアナログ信号に基づいて生成されるＭＳＫ変調波の歪み（例えば、そのＭＳＫ変調波の振幅変調成分）は軽減される。従って、ディジタル形式の高速のデータにより正確にＭＳＫ変調が行われる。
【００２２】
【発明の実施の形態】
以下、この発明の実施の形態にかかるディジタルＭＳＫ変調器及びディジタル信号発生器を、ＭＳＫ送信機を例として説明する。
図１は、この発明の実施の形態にかかるＭＳＫ送信機の構成の一例を示す。
図示するように、このＭＳＫ送信機は、符号発生器１と、位相回転方向反転検出器２と、ラッチ制限器３と、双方向シフトレジスタ４と、重み付け加算器５Ｉ及び５Ｑと、パルス発生器６と、ローパスフィルタ７Ｉ及び７Ｑと、乗算器８Ｉ及び８Ｑと、第１局部発振器９と、移相器１０と、加算器１１と、混合器１２と、第２局部発振器１３と、ＲＦ（Radio Frequency）増幅器１４と、アンテナ１５とより構成される。
【００２３】
符号発生器１はコンピュータ等からなり、送信する対象の情報を表すディジタル信号を生成し、生成したディジタル信号を、位相回転方向反転検出器２に供給する。
符号発生器１が位相回転方向反転検出器２に供給するディジタル信号のボーレートは、パルス発生器６が発する後述の反転検出パルスの周波数に実質的に等しく、且つ、パルス発生器６が発する後述のシフトパルスの周波数の４分の１に実質的に等しい。
【００２４】
また、符号発生器１が生成するディジタル信号は、反転検出パルス及びシフトパルスの両方に同期している。具体的には、符号発生器１が生成するディジタル信号の論理値の遷移（立ち上がり及び立ち下がり）は、反転検出パルス及びシフトパルスの立ち上がりと実質的に同時に起こるようになっている。
【００２５】
位相回転方向反転検出器２は、反転タイミング特定部を構成するものである。
位相回転方向反転検出器２は、データ入力端と、同期入力端と、データ出力端と、検出信号出力端とを備える。
位相回転方向反転検出器２は、符号発生器１から自己のデータ入力端にディジタル信号の供給を受け、また、パルス発生器６から自己の同期入力端に反転検出パルスの供給を受ける。
【００２６】
位相回転方向反転検出器２は、パルス発生器６から反転検出パルスを供給される度に、その反転検出パルスが供給された時点において符号発生器１から供給されているディジタル信号の論理値を記憶し、次の反転検出パルスが供給されたとき、自己が記憶する論理値を示すディジタル信号をデータ出力端に出力する。
【００２７】
また、位相回転方向反転検出器２は、反転検出パルスが供給されると、その反転検出パルスが供給された時点で符号発生器１から供給されているディジタル信号の論理値と、その反転検出パルスが供給された時点で自己が記憶している論理値（すなわち、前回の反転検出パルスが供給された時点で符号発生器１から供給されたディジタル信号の論理値）が実質的に異なる値であるか否かを判別する。
【００２８】
そして、実質的に異なる値であると判別した場合、所定の形式の検出信号を、反転検出パルスの供給が開始されてからシフトパルス２周期分以上３周期分未満の所定の期間が経過したタイミングで、自己の検出信号出力端より出力し始め、その検出信号を、反転検出パルス１周期分の期間出力し続ける。反転検出パルスのデューティー比が実質的に５０％である場合、位相回転方向反転検出器２が検出信号の供給を開始するタイミングは、反転検出パルスの供給が終了した時点（例えば、反転検出パルスが波形の立ち上がりにより始まるものである場合は、反転検出パルスが立ち下がった時点）であればよい。そして、次の反転検出パルスの供給が終了するまで、検出信号を供給し続けるようにすればよい。
一方、異なる値でないと判別した場合は、検出信号の出力を開始しない。
【００２９】
なお、反転検出パルスが波形の立ち上がり（又は立ち下がり）により始まるものであって、デューティー比が実質的に５０％である場合、位相回転方向反転検出器２は、例えば、
（ａ１）反転検出パルスが供給された時点で符号発生器１から供給されているディジタル信号の論理値と、その反転検出パルスが供給された時点で自己が記憶している論理値が実質的に異なる値であるか否かを判別し、実質的に異なる値であると判別したとき検出信号を発生する判別回路と、
（ａ２）反転検出パルスの論理値を反転した信号を生成するインバータと、
（ａ３）インバータが生成した信号の立ち上がり（又は立ち下がり）の時点で判別回路が検出信号を発生しているときにこの検出信号を保持し、保持した検出信号をラッチ制限器３に供給するラッチと、
を備えていればよい。
【００３０】
ラッチ制限器３は、４個のデータ入力端ＩＮ１〜ＩＮ４と、検出信号入力端と、２個の制限信号出力端ＥＮＯＵＴＩ及びＥＮＯＵＴＱとを備える。
ラッチ制限器３は、後述する双方向シフトレジスタ４の制御用データ出力端ＹＯＵＴ１から自己のデータ入力端ＩＮ１に信号の供給を受ける。また、制御用データ出力端ＹＯＵＴ２から自己のデータ入力端ＩＮ２に信号の供給を受け、制御用データ出力端ＹＯＵＴ３から自己のデータ入力端ＩＮ３に信号の供給を受け、制御用データ出力端ＹＯＵＴ４から自己のデータ入力端ＩＮ４に信号の供給を受ける。
【００３１】
ラッチ制限器３は、データ入力端ＩＮ１及びＩＮ２に供給された信号が実質的に同じ論理値を示し、且つ、検出信号入力端に検出信号が供給されているとき、制限信号出力端ＥＮＯＵＴＩより、所定の二値論理値を示す制限信号を出力する。また、データ入力端ＩＮ３及びＩＮ４に供給された信号が実質的に同じ論理値を示し、且つ、検出信号入力端に検出信号が供給されているとき、制限信号出力端ＥＮＯＵＴＱより制限信号を出力する。
【００３２】
ラッチ制限器３は、具体的には、例えば、
（ｂ１）データ入力端ＩＮ１及びＩＮ２に供給された信号の排他的論理和（又はその否定論理）を表す信号を生成する第１の論理素子と、
（ｂ２）データ入力端ＩＮ３及びＩＮ４に供給された信号の排他的論理和（又はその否定論理）を表す信号を生成する第２の論理素子と、
（ｂ３）第１の論理素子が生成した信号と制限信号との論理和（又はその否定論理）を表す制限信号を生成して制限信号出力端ＥＮＡＩに出力する第３の論理素子と、
（ｂ４）第２の論理素子が生成した信号と制限信号との論理和（又はその否定論理）を表す制限信号を生成して制限信号出力端ＥＮＡＱに出力する第４の論理素子と、
より構成されていればよい。
【００３３】
双方向シフトレジスタ４は、ディジタル信号発生器を構成するものである。
双方向シフトレジスタ４は、最上位ビットから最下位ビットまで１列に並ぶ配列をなす１６ビットのデータを格納するメモリと、ラッチ部と、初期化部とを備え、また、図１に示すように、同期入力端と、データ入力端と、２個の制限信号入力端ＥＮＡＩ及びＥＮＡＱと、８個のＩチャンネルデータ出力端ＩＯＵＴ１〜ＩＯＵＴ８と、８個のＱチャンネルデータ出力端ＱＯＵＴ１〜ＱＯＵＴ８と、４個の制御用データ出力端ＹＯＵＴ１〜ＹＯＵＴ４とを備える。
【００３４】
なお、ラッチ制限器３、双方向シフトレジスタ４のラッチ部、Ｉチャンネルデータ出力端ＩＯＵＴ１〜ＩＯＵＴ８及びＱチャンネルデータ出力端ＱＯＵＴ１〜ＱＯＵＴ８は、第１ディジタル信号発生部及び第２ディジタル信号発生部を構成するものである。このうち、ラッチ部は、第１部分ビット列メモリ及び第２部分ビット列メモリを構成するものである。
【００３５】
双方向シフトレジスタ４は、パルス発生器６から自己の同期入力端にシフトパルスの供給を受け、また、位相回転方向反転検出器２から自己のデータ入力端にディジタル信号の供給を受ける。また、ラッチ制限器３の制限信号出力端ＥＮＯＵＴＩから自己の制限信号入力端ＥＮＡＩに制限信号の供給を受け、ラッチ制限器３の制限信号出力端ＥＮＯＵＴＱから自己の制限信号入力端ＥＮＡＱに制限信号の供給を受ける。
【００３６】
そして、双方向シフトレジスタ４は、パルス発生器６からシフトパルスを供給される度にこのシフトパルスに応答し、このシフトパルスが供給された時点において位相回転方向反転検出器２から供給されているディジタル信号の二値論理値が”１”であれば自己のメモリに格納されているデータを左に１ビット分循環シフトさせ、”０”であれば右に１ビット分循環シフトさせる。
【００３７】
換言すれば、双方向シフトレジスタ４のメモリが格納する１６ビットのデータは、実質的には円環をなすように配列されている。そして、双方向シフトレジスタ４の同期入力端にシフトパルスが供給された時点において位相回転方向反転検出器２から供給されているディジタル信号の二値論理値が”１”であれば自己のメモリに格納されているデータをこの円環に沿って一定の方向に１ビット分シフトさせる。また、”０”であれば、”１”であった場合とは逆方向に１ビット分シフトさせる。
【００３８】
図２は、双方向シフトレジスタ４のメモリが格納する各ビットの具体的な配列を模式的に示す図である。双方向シフトレジスタ４は、シフトパルスが供給された時点において、位相回転方向反転検出器２から供給されているディジタル信号の二値論理値が”１”である場合、図示するように、自己のメモリに格納されている各ビットの内容を、直近の上位のビットに転記する。ただし、最上位ビットの内容は、最下位ビットに転記する。
一方、シフトパルスが供給された時点において位相回転方向反転検出器２から供給されているディジタル信号の二値論理値が”０”である場合、図示するように、自己のメモリに格納されている各ビットの内容を、直近の下位のビットに転記する。ただし、最下位ビットの内容は、最上位ビットに転記する。
【００３９】
一方、双方向シフトレジスタ４のラッチ部は、双方向シフトレジスタ４にシフトパルスが供給される度に、そのシフトパルスに応答して循環シフトした後のメモリの下位から５番目〜１２番目のビットの論理値を後述のＩチャンネルデータとして記憶し、また、循環シフトした後のメモリの下位から１番目〜８番目のビットの論理値を、後述のＱチャンネルデータとして、Ｉチャンネルデータと別個に記憶する。
なお、Ｉチャンネルデータ及びＱチャンネルデータとして従前より記憶していたデータがある場合は、Ｉチャンネルデータ及びＱチャンネルデータを上書きして記憶する。
【００４０】
ただし、双方向シフトレジスタ４のラッチ部は、双方向シフトレジスタ４の制限信号入力端ＥＮＡＩに制限信号が供給されている場合は、双方向シフトレジスタ４にシフトパルスが供給されても、Ｉチャンネルデータの上書きは行わず、従前のＩチャンネルデータの値を記憶し続ける。また、双方向シフトレジスタ４の制限信号入力端ＥＮＡＱに制限信号が供給されている場合は、双方向シフトレジスタ４にシフトパルスが供給されてもＱチャンネルデータの上書きを行わず、従前のＱチャンネルデータの値を記憶し続ける。
【００４１】
また、双方向シフトレジスタ４の初期化部は、このＭＳＫ送信機が起動したことを検知して、自己のメモリに格納されている１６ビットのデータが、２進数”００００００００１１１１１１１１”を表すようにする。すなわち、自己のメモリに格納されている各ビットのうち、下位８ビットをセットし、上位８ビットをリセットする。
【００４２】
従って、このＭＳＫ送信機が動作している間、双方向シフトレジスタ４のメモリに格納されている１６ビットのデータは、最上位ビットと最下位ビットが連続しているものとしてみれば、図２に示すように、セットされているビットとリセットされているビットが、いずれも８個連続している状態に保たれる。
【００４３】
双方向シフトレジスタ４のＩチャンネルデータ出力端ＩＯＵＴ１、ＩＯＵＴ２、ＩＯＵＴ３、ＩＯＵＴ４、ＩＯＵＴ５、ＩＯＵＴ６、ＩＯＵＴ７及びＩＯＵＴ８は、パルス発生器６から双方向シフトレジスタ４にシフトパルスが供給される度に、双方向シフトレジスタ４のラッチ部が記憶するＩチャンネルデータのうち、順に、双方向シフトレジスタのメモリの下位から５番目、６番目、７番目、８番目、９番目、１０番目、１１番目及び１２番目のビットの二値論理値を表す信号を出力する。
【００４４】
また、Ｑチャンネルデータ出力端ＱＯＵＴ１、ＱＯＵＴ２、ＱＯＵＴ３、ＱＯＵＴ４、ＱＯＵＴ５、ＱＯＵＴ６、ＱＯＵＴ７及びＱＯＵＴ８は、パルス発生器６から双方向シフトレジスタ４にシフトパルスが供給される度に、双方向シフトレジスタ４のラッチ部が記憶するＱチャンネルデータのうち、順に、双方向シフトレジスタ４のメモリの下位から１番目、２番目、３番目、４番目、５番目、６番目、７番目及び８番目のビットの二値論理値を表す信号を出力する。
【００４５】
また、制御用データ出力端ＹＯＵＴ１、ＹＯＵＴ２、ＹＯＵＴ３及びＹＯＵＴ４は、順に、自己のメモリが格納するデータのうち下位から６番目、１１番目、１０番目及び１５番目のビットの二値論理値を表す信号を出力する。
【００４６】
重み付け加算器５Ｉ及び５Ｑは、ディジタル−アナログ変換器を構成するものである。
重み付け加算器５Ｉは、双方向シフトレジスタ４のＩチャンネルデータ出力端ＩＯＵＴ１〜ＩＯＵＴ８が出力する各信号が表す二値論理値を、各信号に固有の重みをかけた上で互いに加算した値を表すアナログ信号を出力するものである。
【００４７】
具体的には、重み付け加算器５Ｉは、例えば、双方向シフトレジスタ４のＩチャンネルデータ出力端ＩＯＵＴｋ（ただし、ｋは１以上８以下の整数）が出力する信号の二値論理値をＸ（ｋ）としたとき、数式１の右辺により表される値ＳＩを表すアナログ信号を出力する。
【００４８】
【数１】
0003654498.tif 000002
【００４９】
重み付け加算器５Ｉは、具体的には、例えば図３に示す構成を有する。
図３に示す重み付け加算器５Ｉは、抵抗器Ｒ１〜Ｒ８を備える。
抵抗器Ｒ１の一端は、双方向シフトレジスタ４のＩチャンネルデータ出力端ＩＯＵＴ１から信号の供給を受けるための第１の入力端をなす。以下、抵抗器Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７及びＲ８の一端は、順に、双方向シフトレジスタ４のＩチャンネルデータ出力端ＩＯＵＴ２、ＩＯＵＴ３、ＩＯＵＴ４、ＩＯＵＴ５、ＩＯＵＴ６、ＩＯＵＴ７及びＩＯＵＴ８から信号の供給を受けるための第２、第３、第４、第５、第６、第７及び第８の入力端をなす。
抵抗器Ｒ１〜Ｒ８の他端同士は、互いに接続されて１個の出力端をなしている。
【００５０】
抵抗器Ｒ１、Ｒ２、Ｒ３及びＲ４の抵抗値を、順にｒ１、ｒ２、ｒ３及びｒ４とすると、抵抗値ｒ１〜ｒ４には、実質的に、数式２に示す関係がある。
【数２】
ｒ１：ｒ２：ｒ３：ｒ４
＝｛ｓｉｎ（π／２）−ｓｉｎ（３・π／８）  ｝−１
：｛ｓｉｎ（３・π／８）−ｓｉｎ（π／４）｝−１
：｛ｓｉｎ（π／４）−ｓｉｎ（π／８）｝−１
：｛ｓｉｎ（π／８）｝−１
【００５１】
抵抗器Ｒ５の抵抗値は抵抗器Ｒ４の抵抗値ｒ４に実質的に等しく、抵抗器Ｒ６の抵抗値は抵抗器Ｒ３の抵抗値ｒ３に実質的に等しく、抵抗器Ｒ７の抵抗値は抵抗器Ｒ２の抵抗値ｒ２に実質的に等しく、抵抗器Ｒ８の抵抗値は抵抗器Ｒ１の抵抗値ｒ１に実質的に等しい。
【００５２】
図３に示す重み付け加算器５Ｉの出力端に負荷の一端を接続し、負荷の他端を一定の電圧に保ち、第１〜第８の入力端に、上述の論理値Ｘ（１）〜Ｘ（８）を表す正論理のディジタル電圧（すなわち、二値論理値を表す二値の電圧であって、論理値”１”を表す電圧が論理値”０”を表す電圧より高いもの）を印加したとする。この場合、当該負荷に流れる電流の最大値をＩＩｍａｘとすると、当該負荷には、数式３に示す値ＩＩに実質的に等しい量の電流が流れる。したがって、当該負荷に流れる電流の量は、上述の値ＳＩを表すものとなる。
【００５３】
【数３】
ＩＩ＝ＩＩｍａｘ・｛（ＳＩ＋１）／２｝
【００５４】
重み付け加算器５Ｑは、重み付け加算器５Ｉと実質的に同一の構成を有しており、双方向シフトレジスタ４のＱチャンネルデータ出力端ＱＯＵＴ１〜ＱＯＵＴ８が出力する各信号の二値論理値を、各信号に固有の重みをかけた上で互いに加算した値を表すアナログ信号を出力する。
具体的には、重み付け加算器５Ｑは、例えば、数式４により表される値ＳＱを表すアナログ信号を出力する。ただし、双方向シフトレジスタ４のＱチャンネルデータ出力端ＱＯＵＴｋ（ただし、ｋは１以上８以下の整数）が出力する信号の二値論理値をＹ（ｋ）とする。
【００５５】
【数４】
0003654498.tif 000003
【００５６】
重み付け加算器５Ｑの物理的構成が、図３に示す重み付け加算器５Ｉの構成と実質的に等しい場合、重み付け加算器５Ｑの第１、第２、第３、第４、第５、第６、第７及び第８の入力端は、順に、双方向シフトレジスタ４のＱチャンネルデータ出力端ＱＯＵＴ１、ＱＯＵＴ２、ＱＯＵＴ３、ＱＯＵＴ４、ＱＯＵＴ５、ＱＯＵＴ６、ＱＯＵＴ７及びＱＯＵＴ８から信号の供給を受ける。
そして、重み付け加算器５Ｑの出力端に負荷の一端を接続し、負荷の他端を一定の電圧に保ち、第１〜第８の入力端に、上述の論理値Ｙ（１）〜Ｙ（８）を表す正論理のディジタル電圧を印加した場合、当該負荷に流れる電流の最大値をＩＱｍａｘとすると、当該負荷には、上述の値ＳＱを表すものとして、数式５に示す値ＩＱに実質的に等しい量の電流が流れる。
【００５７】
【数５】
ＩＱ＝ＩＱｍａｘ・｛（ＳＱ＋１）／２｝
【００５８】
パルス発生器６は、矩形波発振器等を備え、反転検出パルス及びシフトパルスを生成し、位相回転方向反転検出器２の同期入力端に反転検出パルスを供給し、双方向シフトレジスタ４の同期入力端にシフトパルスを供給する。
反転検出パルスの周波数は、実質的に、符号発生器１が双方向シフトレジスタ４に供給するディジタル信号のボーレートに等しい。また、シフトパルスの周波数は、実質的に、符号発生器１が双方向シフトレジスタ４に供給するディジタル信号のボーレートの４倍である。そして、反転検出パルスは、シフトパルスに実質的に同期している。
【００５９】
ローパスフィルタ７Ｉは、重み付け加算器５Ｉが出力した信号のうち、周波数が所定値を超える成分を実質的に遮断し、その他の成分を通過させる。
ローパスフィルタ７Ｑは、ローパスフィルタ７Ｉと実質的に同一の周波数特性を有し、重み付け加算器５Ｑが出力した信号を濾波する。
【００６０】
乗算器８Ｉ及び８Ｑ、第１局部発振器９、移相器１０及び加算器１１は、直交変調器を構成するものである。
乗算器８Ｉは、ローパスフィルタ７Ｉを通過した信号及び第１局部発振器９が生成する信号の積を表す信号（すなわち、任意の時点において、ローパスフィルタ７Ｉを通過した信号が表す値の瞬時値及び第１局部発振器９が生成する信号が表す値の瞬時値の積を表す瞬時値を有する信号）を生成して、加算器１１に供給する。
乗算器８Ｑは乗算器８Ｉと実質的に同一のものであり、ローパスフィルタ７Ｑを通過した信号と、移相器１０が生成する信号との積を表す信号を生成して、加算器１１に供給する。
【００６１】
第１局部発振器９は、余弦波を生成する発振器を備え、周波数が所定の中間周波数に合致する余弦波を表す信号を生成し、乗算器８Ｉ及び移相器１０に供給する。
移相器１０は、第１局部発振器９から供給された信号を取得し、取得した信号が表す余弦波より位相が実質的に（π／２）ラジアン進んだ信号を生成して、生成した信号を乗算器８Ｑに供給する。
【００６２】
加算器１１は、乗算器８Ｉ及び８Ｑから供給される信号の和を表す信号（すなわち、任意の時点において、乗算器８Ｉ及び８Ｑから同時に供給される信号の値の和を表す瞬時値を有する信号）を生成して、混合器１２に供給する。
【００６３】
混合器１２は、加算器１１及び第２局部発振器１３から供給される２つの信号の積を表す信号のうち、その周波数が、加算器１１及び第２局部発振器１３から供給される２つの信号の周波数の和に実質的に等しい成分を表す信号を生成して、ＲＦ増幅器１４に供給する。
第２局部発振器１３は、正弦波を生成する発振器を備え、中間周波数（つまり、第１局部発振器９が発する信号の周波数）と所定の搬送波周波数との差に実質的に等しい周波数を有する正弦波を表す信号を生成し、混合器１２に供給する。
【００６４】
ＲＦ増幅器１４は、混合器１２から供給された信号を増幅してアンテナ１５に供給し、アンテナ１５は、自己に供給された信号を電磁波として放射する。
【００６５】
（動作）
次に、このＭＳＫ送信機の動作を説明する。
このＭＳＫ送信機が起動すると、双方向シフトレジスタ４の初期化部が電源の投入を検知して、双方向シフトレジスタ４のメモリを初期状態にする（すなわち、メモリに格納された１６ビットのデータが、２進数”００００００００１１１１１１１１”を表すようにする）。
【００６６】
次に、符号発生器１が、送信する対象の情報を表すディジタル信号を生成し、生成したディジタル信号を、位相回転方向反転検出器２の同期入力端に供給する。
一方、パルス発生器６は、シフトパルスを生成して双方向シフトレジスタ４の同期入力端に供給し、また、反転検出パルスを生成して位相回転方向反転検出器２の同期入力端に供給する。
【００６７】
位相回転方向反転検出器２は、パルス発生器６から反転検出パルスを供給されると、その反転検出パルスが供給された時点において符号発生器１から供給されているディジタル信号を自己のデータ出力端から双方向シフトレジスタ４のデータ入力端に供給する。
そして、その反転検出パルスが供給された時点で符号発生器１から供給されたディジタル信号の論理値と、前回の反転検出パルスが供給された時点で符号発生器１から供給されたディジタル信号の論理値が実質的に異なる値である場合、自己の検出信号出力端より、ラッチ制限器３の検出信号入力端に検出信号を供給する。
【００６８】
ラッチ制限器３は、双方向シフトレジスタ４の制御用データ出力端ＹＯＵＴ１から供給される信号を、自己のデータ入力端ＩＮ１より取得する。また、制御用データ出力端ＹＯＵＴ２から供給される信号を、自己のデータ入力端ＩＮ２より取得する。また、制御用データ出力端ＹＯＵＴ３から供給される信号を、自己のデータ入力端ＩＮ３より取得する。また、制御用データ出力端ＹＯＵＴ４から供給される信号を、自己のデータ入力端ＩＮ４より取得する。
【００６９】
そして、ラッチ制限器３は、検出信号が自己の検出信号入力端に供給されているとき、データ入力端ＩＮ１及びＩＮ２に供給された信号が実質的に同じ論理値を示していれば、制限信号出力端ＥＮＯＵＴＩから双方向シフトレジスタ４の制限信号入力端ＥＮＡＩへと制限信号を供給する。また、検出信号が自己の検出信号入力端に供給されているとき、データ入力端ＩＮ３及びＩＮ４に供給された信号が実質的に同じ論理値を示していれば、制限信号出力端ＥＮＯＵＴＱから双方向シフトレジスタ４の制限信号入力端ＥＮＡＱへと制限信号を供給する。
【００７０】
双方向シフトレジスタ４は、パルス発生器６から自己の同期入力端にシフトパルスの供給を受け、また、符号発生器１から自己のデータ入力端にディジタル信号の供給を受ける。また、制限信号入力端ＥＮＡＩ又はＥＮＡＱに制限信号が供給されていれば、供給されている制限信号を取得する。
そして、パルス発生器６からシフトパルスを供給される度に、そのシフトパルスが供給された時点において符号発生器１から供給されているディジタル信号の二値論理値に従い、自己のメモリに格納されているデータを右又は左に循環シフトさせる。
【００７１】
符号発生器１が双方向シフトレジスタ４に供給するディジタル信号のボーレートは、実質的に、パルス発生器６が発するシフトパルスの周波数の４分の１である。従って、１ビットのディジタル信号が双方向シフトレジスタ４のデータ入力端に供給され始めてから、次の１ビットのディジタル信号が供給され始めるまでの間に、双方向シフトレジスタ４の同期入力端に供給されているシフトパルスは、４回立ち上がる。
このため、１ビットのディジタル信号の供給の開始から終了までの間に、双方向シフトレジスタ４のメモリの各ビットは、右に４回又は左に４回、循環シフトされる。
【００７２】
そして、双方向シフトレジスタ４は、制限信号入力端ＥＮＡＩに制限信号が供給されていないとき、パルス発生器６からシフトパルスを供給される度に、Ｉチャンネルデータ出力端ＩＯＵＴ１〜ＩＯＵＴ８より、自己のメモリの下位から５〜１２番目にあたる８個のビットの二値論理値を示す信号を重み付け加算器５Ｉに供給する。
また、制限信号入力端ＥＮＡＱに制限信号が供給されていないとき、シフトパルスを供給される度に、Ｑチャンネルデータ出力端ＱＯＵＴ１〜ＱＯＵＴ８より、自己のメモリの下位から１〜８番目にあたる各ビットの二値論理値を示す信号を、重み付け加算器５Ｑに供給する。
【００７３】
一方、制限信号入力端ＥＮＡＩに制限信号が供給されているときは、制限信号入力端ＥＮＡＩに制限信号が供給されていない状態で最後にシフトパルスを供給された時点における自己のメモリの下位から５〜１２番目にあたる各ビットの二値論理値を示す信号を重み付け加算器５Ｉに供給する。
また、制限信号入力端ＥＮＡＱに制限信号が供給されているときは、制限信号入力端ＥＮＡＱに制限信号が供給されていない状態で最後にシフトパルスを供給された時点における自己のメモリの下位から１〜８番目にあたる各ビットの二値論理値を示す信号を重み付け加算器５Ｑに供給する。
【００７４】
また、双方向シフトレジスタ４は、自己の制御用データ出力端ＹＯＵＴ１、ＹＯＵＴ２、ＹＯＵＴ３及びＹＯＵＴ４より、順に、自己のメモリが格納するデータのうち下位から６番目、１１番目、１０番目及び１５番目のビットの二値論理値を表す信号を出力する。
ラッチ制限器３は、双方向シフトレジスタ４の制御用データ出力端ＹＯＵＴ１及びＹＯＵＴ２の両方から互いに同一の論理値を示す信号が供給されていて、且つ、位相回転方向反転検出器２から検出信号が供給されているとき、制限信号入力端ＥＮＡＩに制限信号を供給する。また、双方向シフトレジスタ４の制御用データ出力端ＹＯＵＴ３及びＹＯＵＴ４の両方から互いに同一の論理値を示す信号が供給されていて、且つ、位相回転方向反転検出器２から検出信号が供給されているとき、制限信号入力端ＥＮＡＱに制限信号を供給する。
【００７５】
この結果、ラッチ制限器３が制限信号入力端ＥＮＡＩ又はＥＮＡＱに制限信号を供給する期間は、実質的に、重み付け加算器５Ｉ及び５Ｑが出力する後述のアナログ信号の位相が回転する方向が反転する時点の前後それぞれシフトパルス２周期分を含む期間となる。
ただし、ラッチ制限器３は、位相が回転する時点で重み付け加算器５Ｉが出力するアナログ信号が値０を表すときは制限信号入力端ＥＮＡＱに制限信号を供給し、その時点で重み付け加算器５Ｑが出力するアナログ信号が値０を表すときは制限信号入力端ＥＮＡＩに制限信号を供給する。
【００７６】
そして、重み付け加算器５Ｉは、双方向シフトレジスタ４のＩチャンネルデータ出力端ＩＯＵＴ１〜ＩＯＵＴ８が供給する８個の信号が表す各ビットの二値論理値を、各ビットに固有の重みをかけた上で互いに加算した値を表すアナログ信号を出力する。また、重み付け加算器５Ｑは、双方向シフトレジスタ４のＱチャンネルデータ出力端ＱＯＵＴ１〜ＱＯＵＴ８が供給する信号が表す各ビットの二値論理値を、各ビットに固有の重みをかけた上で互いに加算した値を表すアナログ信号を出力する。
【００７７】
双方向シフトレジスタ４のＩチャンネルデータ出力端ＩＯＵＴ１〜ＩＯＵＴ８が出力する信号が、双方向シフトレジスタ４のメモリの各ビットの論理値を初期状態から回数ｋだけ左に循環シフトした状態におけるこのメモリの下位から５番目〜１２番目のビットの論理値を表しているとする。この場合、重み付け加算器５Ｉから出力されるアナログ信号が表す値ＳＩ（ｋ）は、例えば、数式６で表される。
ただし、双方向シフトレジスタ４の制限信号入力端ＥＮＡＩに制限信号が供給されている状態でＩチャンネルデータ出力端ＩＯＵＴ１〜ＩＯＵＴ８が出力する各信号は、上述の通り、制限信号入力端ＥＮＡＩに制限信号が供給されていない状態で最後に出力した各信号と同じ論理値を表している。
【００７８】
【数６】
ＳＩ（ｋ）＝ｃｏｓ［（π／２）−｛ｋ・（π／８）｝］
（ただし、πは円周率、ｋは０以上１５以下の整数）
【００７９】
また、双方向シフトレジスタ４のＱチャンネルデータ出力端ＱＯＵＴ１〜ＱＯＵＴ８が出力する信号が、双方向シフトレジスタ４のメモリの各ビットの論理値を初期状態から回数ｋだけ左に循環シフトした状態におけるこのメモリの下位から１番目〜８番目のビットの論理値を表しているとする。この場合、重み付け加算器５Ｑから出力されるアナログ信号が表す値ＳＱ（ｋ）は、例えば、数式７で表される。
ただし、双方向シフトレジスタ４の制限信号入力端ＥＮＡＱに制限信号が供給されている状態でＱチャンネルデータ出力端ＱＯＵＴ１〜ＱＯＵＴ８が出力する各信号は、上述の通り、制限信号入力端ＥＮＡＱに制限信号が供給されていない状態で最後に出力した各信号と同じ論理値を表している。
【００８０】
【数７】
ＳＱ（ｋ）＝ｓｉｎ［（π／２）−｛ｋ・（π／８）｝］
（ただし、πは円周率、ｋは０以上１５以下の整数）
【００８１】
ｋの値は時間変化するので、以下、時刻ｔにおけるｋの値をｋ（ｔ）とすれば、時刻ｔにおいて重み付け加算器５Ｉから出力されるアナログ信号の値ＳＩ（ｔ）及び時刻ｔにおいて重み付け加算器５Ｑから出力されるアナログ信号の値ＳＱ（ｔ）は、例えば、数式８及び数式９により表される。
【００８２】
【数８】
ＳＩ（ｔ）＝（−１）・ｃｏｓ［｛（π／８）・ｋ（ｔ）｝＋（π／２）］
【数９】
ＳＱ（ｔ）＝ｓｉｎ［｛（π／８）・ｋ（ｔ）｝＋（π／２）］
【００８３】
アナログ信号ＳＩ（ｔ）及びＳＱ（ｔ）の位相及び波形の変化を、以下、図４を参照して具体的に説明する。
例えば、論理値”１”の１ビットのディジタル信号Ｄ１が双方向シフトレジスタ４のデータ入力端に供給され始めた時点において、双方向シフトレジスタ４のメモリの各ビットが初期状態にあったとする。そして、ディジタル信号Ｄ１に続いて双方向シフトレジスタ４に供給されるべき１ビットのディジタル信号Ｄ２の論理値も”１”であったとする。
この場合、アナログ信号ＳＩ（ｔ）及びＳＱ（ｔ）の位相及び波形の変化は、例えば図４に示すようになる。なお、符号発生器１が発生するディジタル信号のボーレートはｂｓであるとする。
【００８４】
すなわち、ディジタル信号Ｄ１の供給の開始から終了までの間に重み付け加算器５Ｉから出力されるアナログ信号ＳＩ（ｔ）の波形は、図４に示すように、周波数が（ｂｓ／４）である余弦波の符号を反転したもののうち位相角が（π／２）以上π以下である４分の１周期分の区間を、区間の先頭から１６分の１周期間隔で４点標本化したものを表すものとなる。
また、重み付け加算器５Ｑから出力されるアナログ信号の波形は、図示するように、周波数（ｂｓ／４）の正弦波のうち位相角が（π／２）以上π以下である４分の１周期分の区間を、区間の先頭から１６分の１周期間隔で４点標本化したものを表すものとなる。
また、アナログ信号ＳＩ（ｔ）及びＳＱ（ｔ）の位相は、図示するように、いずれも実質的に時間｛１／（４・ｂｓ）｝間隔で（π／８）ラジアンずつ、合計（π／２）ラジアン進む。
【００８５】
続いて、上述のディジタル信号Ｄ２（論理値”１”）が更に双方向シフトレジスタ４のデータ入力端に供給されたとする。そして、ディジタル信号Ｄ２に続いて双方向シフトレジスタ４に供給されるべき１ビットのディジタル信号Ｄ３の論理値は”０”であったとする。
この場合、ディジタル信号Ｄ２の供給開始から終了までの期間に重み付け加算器５Ｉから出力されるアナログ信号の波形は、図示するように、周波数（ｂｓ／４）の余弦波の符号を反転したもののうち位相角がπ以上｛３・（π／２）｝以下である４分の１周期分の区間を、区間の先頭から１６分の１周期間隔で４点標本化したものを表すようになる。
一方、この期間に重み付け加算器５Ｑから出力されるアナログ信号の波形は、図示するように、周波数（ｂｓ／４）の正弦波のうち位相角がπ以上｛３・（π／２）｝以下である４分の１周期分の区間を、区間の先頭から１６分の１周期間隔で２点標本化し、続いて、２点目の標本の値を区間の終わりまで保ったものを表すようになる。
また、アナログ信号ＳＩ（ｔ）及びＳＱ（ｔ）の位相は、図示するように、いずれも実質的に時間｛１／（４・ｂｓ）｝間隔で（π／８）ラジアンずつ、合計（π／２）ラジアン更に進む。
【００８６】
続いて、上述のディジタル信号Ｄ３（論理値”０”）が更に双方向シフトレジスタ４のデータ入力端に供給されたとする。そして、ディジタル信号Ｄ３に続いて双方向シフトレジスタ４に供給されるべき１ビットのディジタル信号Ｄ４の論理値は”１”であったとする。
この場合、ディジタル信号Ｄ３の供給開始から終了までの期間に重み付け加算器５Ｉから出力されるアナログ信号の波形は、図示するように、周波数（ｂｓ／４）の余弦波の符号を反転したもののうち位相角がπ以上｛３・（π／２）｝以下である４分の１周期分の区間を、区間の先頭から１６分の１周期間隔で、時間を遡る方向に２点標本化し、続いて、２点目の標本の値を区間の終わりまで保ったものを表すようになる。
一方、この期間に重み付け加算器５Ｑから出力されるアナログ信号の波形は、図示するように、この期間の初めから時間｛１／（４・ｂｓ）｝が経過するまでの間は、期間の始まる直前の値を保ち、次いで、周波数（ｂｓ／４）の正弦波のうち位相角がπ以上｛３・（π／２）｝以下である４分の１周期分の区間を、区間の先頭から８分の１周期分過ぎた点から１６分の１周期間隔で時間を遡る方向に２点標本化したものを表すようになる。
また、アナログ信号ＳＩ（ｔ）及びＳＱ（ｔ）の位相は、図示するように、いずれも実質的に時間｛１／（４・ｂｓ）｝間隔で（π／８）ラジアンずつ、合計（π／２）ラジアン戻る。
【００８７】
続いて、上述のディジタル信号Ｄ４（論理値”１”）が更に双方向シフトレジスタ４のデータ入力端に供給されたとする。そして、ディジタル信号Ｄ４に続いて双方向シフトレジスタ４に供給されるべき１ビットのディジタル信号の論理値も”１”であったとする。
この場合、ディジタル信号Ｄ２の供給開始から終了までの期間に重み付け加算器５Ｉから出力されるアナログ信号の波形は、図示するように、この期間の初めから時間｛１／（４・ｂｓ）｝が経過するまでの間は、期間の始まる直前の値を保ち、次いで、周波数（ｂｓ／４）の余弦波の符号を反転したもののうち位相角がπ以上｛３・（π／２）｝以下である４分の１周期分の区間を、区間の先頭から８分の１周期分過ぎた点から１６分の１周期間隔で２点標本化したものを表すようになる。
また、この期間に重み付け加算器５Ｑから出力されるアナログ信号の波形は、図示するように、周波数（ｂｓ／４）の正弦波のうち位相角がπ以上｛３・（π／２）｝以下である４分の１周期分の区間を、区間の先頭から１６分の１周期間隔で４点標本化したものを表すようになる。
また、アナログ信号ＳＩ（ｔ）及びＳＱ（ｔ）の位相は、図示するように、いずれも実質的に時間｛１／（４・ｂｓ）｝間隔で（π／８）ラジアンずつ、合計（π／２）ラジアン進む。
【００８８】
重み付け加算器５Ｉから出力されたアナログ信号のうち、シフトパルスの周波数の２分の１以下の周波数成分は、ローパスフィルタ７Ｉを通過して、乗算器８Ｉに供給される。同様に、重み付け加算器５Ｑから出力されたアナログ信号のうち、シフトパルスの周波数の２分の１以下の周波数成分は、ローパスフィルタ７Ｑを通過して、乗算器８Ｑに供給される。
【００８９】
一方、第１局部発振器９は、周波数が中間周波数ｆｃに合致する余弦波を表す信号（具体的には、例えば、数式１０によりｖＩ（ｔ）として表される信号）を生成して、乗算器８Ｉ及び移相器１０に供給する。
【数１０】
ｖＩ（ｔ）＝Ａ０・ｃｏｓ（ωｃ・ｔ）
（ただし、Ａ０は振幅、ωｃ＝２・π・ｆｃ）
【００９０】
移相器１０は、第１局部発振器９から信号ｖＩ（ｔ）を供給されると、信号ｖＩ（ｔ）の位相を（π／２）ラジアン遅らせた信号ｖＱ（ｔ）を生成して、乗算器８Ｑに供給する。信号ｖＱ（ｔ）の値は、具体的には、例えば、数式１１により表される。
【数１１】
ｖＱ（ｔ）＝Ａ０・ｓｉｎ（ωｃ・ｔ）
【００９１】
乗算器８Ｉは、ローパスフィルタ７Ｉを通過した信号ＳＩ（ｋ）の値及び第１局部発振器９が生成する信号ｖＩ（ｔ）の値の積を表す信号を生成して、加算器１１に供給する。乗算器８Ｉから加算器１１に供給される信号をＩ（ｔ）とすると、Ｉ（ｔ）の瞬時値は、例えば数式１２により表される。
【数１２】
Ｉ（ｔ）＝Ｂ０・｛ｃｏｓ（ωｃ・ｔ）｝×（−１）×ｃｏｓ［｛（π／８）・ｋ（ｔ）｝＋（π／２）］
（ただし、Ｂ０は振幅）
【００９２】
乗算器８Ｑは、乗算器８Ｉと同様にして、ローパスフィルタ７Ｑを通過した信号ＳＱ（ｋ）の値及び移相器１０が生成する信号ｖＱ（ｔ）の値の積を表す信号を生成し、加算器１１に供給する。乗算器８Ｑから加算器１１に供給される信号をＱ（ｔ）とすると、Ｑ（ｔ）の瞬時値は、例えば数式１３により表される。
【数１３】
Ｑ（ｔ）＝Ｂ０・｛ｓｉｎ（ωｃ・ｔ）｝×ｓｉｎ［｛（π／８）・ｋ（ｔ）｝＋（π／２）］
【００９３】
加算器１１は、乗算器８Ｉ及び８Ｑから供給される信号の和を表す信号として、例えば数式１４に示す瞬時値を有する信号Ｓ（ｔ）を生成して、混合器１２に供給する。このようにして得られた信号Ｓ（ｔ）は、周波数ｆｃの搬送波を、符号発生器１から供給されるディジタル信号でＭＳＫ変調して得られるＭＳＫ変調波を表すものである。
【００９４】
【数１４】
0003654498.tif 000004
【００９５】
第２局部発振器１３は、搬送波周波数ｆと中間周波数ｆｃとの差（ｆ−ｆｃ）に実質的に等しい周波数の正弦波を表す信号ｖ（ｔ）を生成し、混合器１２に供給する。信号ｖ（ｔ）の値は、具体的には、例えば数式１５により表される。
【数１５】
ｖ（ｔ）＝Ｃ０・ｓｉｎ｛（ω−ωｃ）・ｔ｝
（ただし、Ｃ０は振幅、ω＝２・π・ｆ）
【００９６】
混合器１２は、加算器１１から供給される信号Ｓ（ｔ）及び第２局部発振器１３から供給される信号ｖ（ｔ）を供給されると、これら２つの信号の積を表す信号のうち、その周波数が、これら２つの信号の周波数の和に実質的に等しい成分を表す信号Ｆ（ｔ）を生成して、ＲＦ増幅器１４に供給する。信号Ｆ（ｔ）の値は、具体的には、例えば数式１６により表される。
このようにして得られた信号Ｆ（ｔ）は、周波数ｆの搬送波を、符号発生器１から供給されるディジタル信号でＭＳＫ変調して得られるＭＳＫ変調波を表すものである。
【００９７】
【数１６】
Ｆ（ｔ）＝Ｄ０・ｓｉｎ［（ω・ｔ）＋｛（π／８）・ｋ（ｔ）｝］
（ただし、Ｄ０は振幅）
【００９８】
ＲＦ増幅器１４は、混合器１２から供給された信号Ｆ（ｔ）を増幅してアンテナ１５に供給し、アンテナ１５から、瞬時値が信号Ｆ（ｔ）の瞬時値に実質的に比例したＭＳＫ変調波が、電磁波として放射される。
【００９９】
以上説明した動作により、伝送対象のディジタル信号自体を移相することなく、簡単なディジタル信号処理によりＭＳＫ変調波Ｆ（ｔ）が生成される。
また、以上説明した動作では、アナログ信号ＳＩ（ｋ）（又はＳＱ（ｋ））の値が０になり、位相の回転方向が反転する時点の前後の一定の期間には、その期間におけるアナログ信号ＳＱ（ｋ）（又はＳＩ（ｋ））の振幅が減衰する。この結果、ＭＳＫ変調波Ｆ（ｔ）の歪み（例えば、そのＭＳＫ変調波Ｆ（ｔ）の振幅変調成分）は、アナログ信号ＳＱ（ｋ）やＳＩ（ｋ）の振幅を減衰させない場合に比べて軽減される。
【０１００】
なお、このＭＳＫ送信機の構成は、上述のものに限られない。
例えば、符号発生器１や、位相回転方向反転検出器２や、ラッチ制限器や、双方向シフトレジスタ４や、パルス発生器６の一部又は全部は、ＤＳＰ（Digital Signal Processor）やＣＰＵ（Central Processing Unit）から構成されていてもよい。また、重み付け加算器５Ｉ及び５Ｑの少なくとも一方は、Ｄ／Ａ（Digital-to-Analog）変換器から構成されていてもよい。更に、ローパスフィルタ７Ｉ及び７Ｑや、乗算器８Ｉ及び８Ｑや、第１局部発振器９や、移相器１０や、加算器１１の機能の一部又は全部が、Ａ／Ｄ（Analog-to-Digital）変換器、ＤＳＰ及びＤ／Ａ変換器から構成されていてもよい。
【０１０１】
また、このＭＳＫ送信機は、生成したＭＳＫ変調波をアンテナ１５から放射する必要はなく、例えば、生成したＭＳＫ変調波を有線回線を介して伝送してもよい。また、伝送する対象のディジタル信号は、予め更に任意の手法による変調が加えられているものであってもよい。また、混合器１２、第２局部発振器１３及びＲＦ増幅器１４はいずれも必要なものではなく、省略可能である。
【０１０２】
また、重み付け加算器５Ｉ及び５Ｑが、自己に供給される各ビットに乗ずる重みは任意であり、ＭＳＫ変調波の占有帯域幅が所望の値以下となる限り、必ずしも、重み付け加算器５Ｉ及び５Ｑが、余弦波ないし正弦波の一部を標本化したものを表すアナログ信号を出力するような重み付けがなされていなくてもよい。従って、例えば、重み付け加算器５Ｉ及び５Ｑが、三角波の一部を標本化したものを表すアナログ信号を出力するようにしてもよい。
【０１０３】
また、双方向シフトレジスタ４が重み付け加算器５Ｉに供給する信号は、自己のメモリの下位から５〜１２番目のビットの論理値を表すものである必要はなく、また、重み付け加算器５Ｑに供給する信号は、下位から１〜８番目のビットの論理値を表すものである必要はない。
双方向シフトレジスタ４の制限信号入力端ＥＮＡＩに制限信号が供給されていないときに重み付け加算器５Ｉに供給される信号、及び、双方向シフトレジスタ４の制限信号入力端ＥＮＡＱに制限信号が供給されていないときに重み付け加算器５Ｑに供給される信号は、
（１）いずれも、双方向シフトレジスタ４が記憶するビットの配列のうち、最上位ビットと最下位ビットとが連続しているものとして扱った場合に実質的に半数の連続するビットを表すものであり、
（２）重み付け加算器５Ｑに供給される信号が表すビットの実質的に半数が、重み付け加算器５Ｉに供給される信号が表すビットと重複する、
ものであればよい。
【０１０４】
双方向シフトレジスタ４の制限信号入力端ＥＮＡＩ（あるいはＥＮＡＱ）に制限信号が供給されているときに重み付け加算器５Ｉ（あるいは５Ｑ）に供給される信号は、制限信号入力端ＥＮＡＩ（あるいはＥＮＡＱ）に制限信号が供給されていない状態で最後に重み付け加算器５Ｉ（あるいは５Ｑ）に供給される信号の論理値を必ずしも表している必要はない。
制限信号入力端ＥＮＡＩ（あるいはＥＮＡＱ）に制限信号が供給されているときに重み付け加算器５Ｉ（あるいは５Ｑ）に供給される信号は、制限信号入力端ＥＮＡＩ（あるいはＥＮＡＱ）に制限信号が供給されていなかったならば重み付け加算器５Ｉ（あるいは５Ｑ）が出力していたアナログ信号ＳＩ（ｋ）（あるいは信号ＳＱ（ｋ））の振幅を減衰したものを表していればよい。
【０１０５】
また、ラッチ制限器３が制限信号入力端ＥＮＡＩ又はＥＮＡＱに制限信号を供給する期間は、実質的に、重み付け加算器５Ｉ及び５Ｑが出力するアナログ信号の位相が回転する方向が反転する時点の前後それぞれ一定の期間であればよく、これら各期間の長さは、シフトパルス２周期分である必要はない。
従って例えば、制御用データ出力端ＹＯＵＴ１、ＹＯＵＴ２、ＹＯＵＴ３及びＹＯＵＴ４は、順に、自己のメモリが格納するデータのうち下位から５番目、１２番目、９番目及び１６番目のビットの二値論理値を表す信号を出力してもよい。
この場合、位相回転方向反転検出器２は、反転検出パルスが供給された時点で符号発生器１から供給されているディジタル信号の論理値と、その反転検出パルスが供給された時点で自己が記憶している論理値とが実質的に異なる値であると判別した場合、反転検出パルスの供給が開始されてからシフトパルス１周期分以上２周期分未満の所定の期間が経過したタイミングで検出信号を出力し始め、その検出信号を、シフトパルス６周期分の期間出力し続ければよい。
これにより、ラッチ制限器３が制限信号入力端ＥＮＡＩ又はＥＮＡＱに制限信号を供給する期間は、実質的に、重み付け加算器５Ｉ及び５Ｑが出力するアナログ信号の位相が回転する方向が反転する時点の前後それぞれシフトパルス３周期分を含む期間となる。
【０１０６】
また、双方向シフトレジスタ４のメモリが格納するデータのビット数は１６ビットである必要はなく、例えば８ビットや、３２ビットでもよい。
また、所望の変調の精度が得られる限り、重み付け加算器５Ｉ及び５Ｑが双方向シフトレジスタ４から取得する信号のビット数は異なっていてもよい。この場合、双方向シフトレジスタ４のメモリが格納するデータのビット数は奇数でもよい。また、所望の変調の精度が得られる限り、重み付け加算器５Ｉ及び５Ｑが出力する信号の位相は互いに正確に（π／２）ラジアン異なっていなくてもよい。
【０１０７】
また、双方向シフトレジスタ４のＩチャンネルデータ出力端ＩＯＵＴ１〜ＩＯＵＴ８は、双方向シフトレジスタ４にシフトパルスが供給された時点において自己の制限信号入力端ＥＮＡＩに制限信号が供給されていないときは、双方向シフトレジスタ４のメモリの下位から５番目〜１２番目のビットの記憶内容を直接出力してもよい。
また、双方向シフトレジスタ４のＱチャンネルデータ出力端ＱＯＵＴ１〜ＱＯＵＴ８は、双方向シフトレジスタ４にシフトパルスが供給された時点において自己の制限信号入力端ＥＮＡＱに制限信号が供給されていないときは、双方向シフトレジスタ４のメモリの下位から１番目〜８番目のビットの記憶内容を直接出力してもよい。
【０１０８】
以上、この発明にかかるＭＳＫ変調器及びディジタル信号発生器を説明したが、この発明のＭＳＫ変調器及びディジタル信号発生器は、専用のシステムによらず、通常のコンピュータシステムを用いて実現可能である。例えば、Ａ／Ｄ変換器、Ｄ／Ａ変換器を備えるパーソナルコンピュータに、上述の動作を実行するためのプログラムを格納した媒体（フロッピーディスク、ＣＤ−ＲＯＭ等）から該プログラムをインストールすることにより、上述の処理を実行するＭＳＫ変調器を構成することができる。また、パーソナルコンピュータに、上述の位相回転方向反転検出器２、ラッチ制限器３、双方向シフトレジスタ４及びパルス発生器６の動作を実行するためのプログラムを格納した媒体から該プログラムをインストールすることにより、上述の処理を実行するディジタル信号発生器を構成することができる。
【０１０９】
また、例えば、通信ネットワークの掲示板（ＢＢＳ）に該プログラムを掲示し、これをネットワークを介して配信してもよく、また、該プログラムを表す信号により搬送波を変調し、得られた変調波を伝送し、この変調波を受信した装置が変調波を復調して該プログラムを復元するようにしてもよい。
そして、このプログラムを起動し、ＯＳの制御下に、他のアプリケーションプログラムと同様に実行することにより、上述の処理を実行することができる。
【０１１０】
なお、ＯＳが処理の一部を分担する場合、あるいは、ＯＳが本願発明の１つの構成要素の一部を構成するような場合には、記録媒体には、その部分を除いたプログラムを格納してもよい。この場合も、この発明では、その記録媒体には、コンピュータが実行する各機能又はステップを実行するためのプログラムが格納されているものとする。
【０１１１】
【発明の効果】
以上説明したように、この発明によれば、ディジタル形式の高速のデータにより正確にＭＳＫ変調を行うためのＭＳＫ変調器及びＭＳＫ変調方法と、ディジタル形式の高速のデータによる正確なＭＳＫ変調を可能とするための構成とが実現される。
【図面の簡単な説明】
【図１】この発明の実施の形態にかかるＭＳＫ送信機の基本構成を示すブロック図である。
【図２】双方向シフトレジスタのメモリが格納するデータの各ビットの配列を模式的に示す図である。
【図３】重み付け加算器の物理的構成を示す回路図である。
【図４】伝送対象のディジタル信号の波形、図１のＭＳＫ送信機の重み付け加算器が出力する信号の波形及び位相を示すグラフである。
【図５】従来のＭＳＫ変調器の構成を示すブロック図である。
【符号の説明】
１                        符号発生器
２                        位相回転方向反転検出器
３                        ラッチ制限器
４                        双方向シフトレジスタ
５Ｉ、５Ｑ                重み付け加算器
６                        パルス発生器
７Ｉ、７Ｑ                ローパスフィルタ
８Ｉ、８Ｑ                乗算器
９                        第１局部発振器
１０                      移相器
１１                      加算器
１２                      混合器
１３                      第２局部発振器
１４                      ＲＦ増幅器
１５                      アンテナ
Ｒ１〜Ｒ８                抵抗器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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