(57)【特許請求の範囲】
【請求項１】
センスアンプドライバにより制御ノードへ提供される感知電圧に従い動作してビットラインの電圧を感知増幅するセンスアンプを制御する半導体メモリ装置のセンスアンプ制御回路において、
前記感知電圧と所定の比較電圧とを比較する比較回路と、この比較回路の出力に従ってトリガ信号を出力するトリガ回路と、前記トリガ信号に応答してバイアス電圧を発生するバイアス回路と、前記バイアス電圧に従い導通して制限電流を流し且つ前記感知電圧の増加に伴って電流量を増やすシンク電流制御回路と、このシンク電流制御回路により動作電流を流して前記トリガ信号に応答する駆動信号を前記センスアンプドライバへ提供するセンスアンプ駆動制御回路と、を備えることを特徴とするセンスアンプ制御回路。
【請求項２】
シンク電流制御回路は、バイアス電圧に従い導通する高抵抗の第１シンク電流路と、感知電圧に従い導通する第２シンク電流路と、を有する請求項１記載のセンスアンプ制御回路。
【請求項３】
シンク電流制御回路の第１シンク電流路は、バイアス電圧をゲートに受けるＭＯＳトランジスタと、このＭＯＳトランジスタに直列接続された負荷素子と、から構成され、シンク電流制御回路の第２シンク電流路は、前記第１シンク電流路と並列に設けられて感知電圧をゲートに受けるＭＯＳトランジスタから構成される請求項２記載のセンスアンプ制御回路。
【請求項４】
第１シンク電流路の負荷素子がＭＯＳトランジスタである請求項３記載のセンスアンプ制御回路。
【請求項５】
センスアンプ駆動制御回路は、駆動信号のプルアップのための電圧源手段と、この電圧源手段とシンク電流制御回路との間に設けられ、トリガ信号に応答して前記駆動信号のプルダウンを行うプルダウントランジスタと、から構成される請求項１〜４のいずれか１項に記載のセンスアンプ制御回路。
【請求項６】
センスアンプの感知動作を制御する感知エネーブル信号の電圧を変換するレベルシフタ回路と、このレベルシフタ回路の出力に応答して比較回路の出力を許容する比較出力エネーブル回路と、を更に備える請求項１〜５のいずれか１項に記載のセンスアンプ制御回路。
【請求項７】
それぞれセンスアンプドライバにより制御ノードへ提供される感知電圧に従い動作してビットラインの電圧を感知増幅するＰ形及びＮ形センスアンプをもつ半導体メモリ装置のセンスアンプ制御回路において、
前記Ｐ形センスアンプの感知電圧と所定の比較電圧とを比較する比較回路と、この比較回路の出力に従ってトリガ信号を出力するトリガ回路と、前記トリガ信号に応答してバイアス電圧を発生するバイアス回路と、前記バイアス電圧に従い導通する高抵抗の第１シンク電流路及び前記Ｐ形センスアンプの感知電圧に従い導通する第２シンク電流路を有するシンク電流制御回路と、このシンク電流制御回路により動作電流を流して前記トリガ信号に応答する駆動信号を前記Ｐ形センスアンプの感知電圧を提供するＰ形センスアンプドライバへ提供するＰ形センスアンプ駆動制御回路と、を備えることを特徴とするセンスアンプ制御回路。
【請求項８】
シンク電流制御回路の第１シンク電流路は、バイアス電圧をゲートに受けるＭＯＳトランジスタと、このＭＯＳトランジスタに直列接続された負荷素子と、から構成され、そしてシンク電流制御回路の第２シンク電流路は、前記第１シンク電流路と並列に設けられてＰ形センスアンプの感知電圧をゲートに受けるＭＯＳトランジスタから構成される請求項７記載のセンスアンプ制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関するもので、特に、外部電源電圧より低いレベルのチップ内部動作電源電圧により動作するＤＲＡＭに適用されるセンスアンプ制御回路に関する。
【０００２】
【従来の技術】
メモリ容量の増加に伴い瞬間的な消費電流が増加し、これにより発生する接地雑音(Ground noise)が半導体メモリ装置の動作に影響するようになっている。特にＤＲＡＭにおける全体的な消費電流は大部分メモリセルアレイ及び周辺回路から発生し、メモリセルアレイの大容量化につれて周辺回路に比べたメモリセルアレイ領域での消費電流の比率が増加する傾向にある。
【０００３】
ＤＲＡＭの大容量化とは、１本のワードラインのエネーブルにより駆動されるメモリセル及び１本のビットライン対に接続されるメモリセルの個数が多くなることを意味する。ＤＲＡＭでは、ローアドレスストローブ信号バーＲＡＳの入力で１本のワードラインがエネーブルされると、そのワードラインに接続されたメモリセルのセルトランジスタがすべてオンし、これに従ってストレージキャパシタに貯蔵の電荷がビットライン対に伝達されて電荷分配が発生する。そしてその後、センスアンプがビットライン対間の電圧差｜ΔＶBL｜を増幅する。このとき、センスアンプに供給される電源電圧Ｖｃｃの降下と接地電圧Ｖｓｓの雑音が、１本のワードラインにより駆動されるメモリセルとビットライン対に接続されるメモリセルの個数に依存して発生するという特性を有する。従って、ワードラインやビットライン対に接続されるメモリセルが多ければ多いほど、電源電圧降下(power source dip)や接地電圧雑音の影響が大きくなり、ビットライン対間の電圧差｜ΔＶBL｜の増幅に必要となる時間が増える結果を招く。また、この電源電圧の損失(power source hurt) は周辺回路に直接的に影響して誤動作の原因となる可能性があり、特に、瞬時的な消費電流による電源電圧Ｖｃｃや接地電圧Ｖｓｓのピーク値が回路動作に悪影響を及ぼす。
【０００４】
ＤＲＡＭにおけるセンスアンプ動作時に発生する問題を改善したセンスアンプ制御回路が、本願出願人による１９９１年７月３１日付韓国特許出願第９１−１３２７９号に開示されている。図１に、このような従来タイプのセンスアンプ制御回路の構成を示す。図示のセンスアンプ制御回路は、外部電源電圧ＥＶｃｃを使用して、ビットライン対ＢＬ，ＢＬＢに接続されたＰ形センスアンプＰＳＡ及びＮ形センスアンプＮＳＡのうちのＰ形センスアンプ(P type sense amplifier)ＰＳＡの感知電圧を制御する。
【０００５】
このＰ形センスアンプ制御回路は、ＰＭＯＳトランジスタ１１，１２とＮＭＯＳトランジスタ１３，１４，１５とから構成された比較回路５０Ａ、ＰＭＯＳトランジスタ１９，２０とＮＭＯＳトランジスタ２１，２２とインバータ２３とから構成されたレベルシフタ回路５０Ｂ、ＰＭＯＳトランジスタ１６を有する比較出力エネーブル回路５０Ｃ、インバータ構造のＰＭＯＳトランジスタ１７及びＮＭＯＳトランジスタ１８から構成されたトリガ回路５０Ｄ、ＰＭＯＳトランジスタ２４とＮＭＯＳトランジスタ２５，２６とから構成されたバイアス回路５０Ｅ、そして、ＰＭＯＳトランジスタ２７，３０，３１とＮＭＯＳトランジスタ２８，２９とから構成されたＰ形センスアンプ駆動制御回路５０Ｆを備えている。この構成中、バイアス回路５０Ｅ内のＰＭＯＳトランジスタ２４のソース及びレベルシフタ回路５０Ｂ内のインバータ２３に供給される電圧は、外部から入力される電源電圧ＥＶｃｃより低いレベルの内部電源電圧ＩＶｃｃである。
【０００６】
この図１に示すようなセンスアンプ制御回路の詳細な動作については、上述の韓国特許出願第９１−１３２７９号に詳しいので、本明細書では適宜省略し、必要部分のみの説明に止める。
【０００７】
Ｐ形センスアンプの制御ノードＳＡＰ、Ｎ形センスアンプの制御ノードＳＡＮ、及びビットライン対ＢＬ，ＢＬＢは、感知エネーブル信号φＳＰが論理“ロウ”のディスエーブル状態にあるとき、ＩＶｃｃ／２ほどにプリチャージされている。この感知エネーブル信号φＳＰは、ローアドレスストローブ信号バーＲＡＳの論理“ロウ”アクティブで論理“ハイ”にエネーブルされる。
【０００８】
感知エネーブル信号φＳＰが論理“ハイ”エネーブルされれば、比較回路５０Ａ及びレベルシフタ回路５０Ｂがエネーブルされる。活性化した比較回路５０Ａは、１つのＰＭＯＳトランジスタで構成されるＰ形センスアンプドライバ１の出力を受ける制御ノードＳＡＰの感知電圧と比較電圧Ｖｒｅｆとを比較してその結果をノードＮ１から出力する。一方、レベルシフタ回路５０Ｂは、感知エネーブル信号φＳＰが内部電源電圧ＩＶｃｃレベルにエネーブルされると、これに応じる出力を外部電源電圧ＥＶｃｃのレベルで出力する。即ち、感知エネーブル信号φＳＰの論理“ハイ”入力に応じて外部電源電圧ＥＶｃｃレベルの論理“ハイ”信号を出力する。
【０００９】
比較出力エネーブル回路５０Ｃは、レベルシフタ回路５０Ｂの出力を反転させて出力することになり、従って、レベルシフタ回路５０Ｂの論理“ハイ”出力により比較出力エネーブル回路５０Ｃの出力が論理“ロウ”になって比較回路５０Ａの出力は許容される。この比較出力エネーブル回路５０Ｃは、感知エネーブル信号φＳＰが論理“ロウ”ディスエーブルの場合にはレベルシフタ回路５０Ｂの論理“ロウ”出力に従ってＥＶｃｃレベルの論理“ハイ”出力となり、トリガ回路５０Ｄにおける直流電流成分を除去してＰ形センスアンプドライバ１の駆動を抑止させる。
【００１０】
トリガ回路５０Ｄは、比較回路５０Ａの出力を反転出力してＰ形センスアンプ駆動制御回路５０Ｆの入力ノードＮ２へ提供する。またバイアス回路５０Ｅは、ノードＮ２が論理“ハイ”状態にある場合に、外部電源電圧ＥＶｃｃよりも変動の少ない内部電源電圧ＩＶｃｃを使用した制御電圧をＰ形センスアンプ駆動制御回路５０Ｆ内のＮＭＯＳトランジスタ２９のゲートへ供給する。これにより、ドレイン−ソース間に流れる電流ＩＢの量を一定にするようにしてある。つまり、バイアス回路５０Ｅは、外部電源電圧ＥＶｃｃの変動に伴うＰ形センスアンプドライバ１の駆動電流の変化が急激にならないように設けられている。
【００１１】
Ｐ形センスアンプ駆動制御回路５０Ｆは、駆動信号φＰＳＥをプルアップする電圧源手段のＰＭＯＳトランジスタ２７，３０，３１と、これらに直列接続したプルダウンのためのＮＭＯＳトランジスタ２８，２９と、から構成され、トランジスタ２７，２８がトリガ回路５０Ｄの出力トリガ信号により制御される。このＰ形センスアンプ駆動制御回路５０Ｆは、トリガ回路５０Ｄとバイアス回路５０Ｅとの出力に従いＰ形センスアンプドライバ１の駆動信号φＰＳＥの電圧を決定する。Ｐ形センスアンプドライバ１をなすＰＭＯＳトランジスタは、ソースに外部電源電圧ＥＶｃｃを入力し、ドレインがＰ形センスアンプの制御ノードＳＡＰに接続されており、そしてゲートがＰ形センスアンプ駆動制御回路５０Ｆの出力駆動信号φＰＳＥにより制御されている。
【００１２】
以上の構成をもつ図１に示すＰ形センスアンプ制御回路は、感知エネーブル信号φＳＰの論理“ハイ”エネーブルで、比較回路５０Ａの電流源トランジスタであるＮＭＯＳトランジスタ１５をオンさせれば、Ｐ形センスアンプドライバ１の出力による制御ノードＳＡＰの感知電圧と比較電圧Ｖｒｅｆとの比較結果に従い、Ｐ形センスアンプ駆動制御回路５０Ｆによる駆動信号φＰＳＥの電圧が制御される。これにより、Ｐ形センスアンプドライバ１のソースへ供給される外部電源電圧ＥＶｃｃが変動しても、そのドレインから制御ノードＳＡＰへ出力されるＰ形センスアンプＰＳＡの感知電圧は一定に制御される。
【００１３】
【発明が解決しようとする課題】
上記従来のセンスアンプ制御回路は、感知エネーブル信号φＳＰが論理“ロウ”から論理“ハイ”へ遷移する時点で、Ｐ形センスアンプ駆動制御回路５０Ｆ内のＮＭＯＳトランジスタ２９のドレイン−ソース間を通じてサージ電流(Surge current) が流れるようになるので、Ｐ形センスアンプドライバ１のゲート−ソース間電圧Ｖｇｓが瞬間的に大きくなる現象がある。このため、感知エネーブル信号φＳＰのエネーブル初期において過電流がＰ形センスアンプＰＳＡの制御ノードＳＡＰへ流れ、外部電源電圧ＥＶｃｃにｄｉｐ現象が発生する。このようなｄｉｐ現象が発生すれば、センスアンプＰＳＡ，ＮＳＡによるビットライン対ＢＬ，ＢＬＢ間の電圧差｜ΔＶBL｜の感知増幅に長時間かかるようになり、その結果、スピードペナルティ(Speed penalty) が大きくなる。
【００１４】
即ち、図５に示す点線２００のＢ部分のように、感知エネーブル信号φＳＰのエネーブル状態が続いた後は、駆動信号φＰＳＥの電圧は制御ノードＳＡＰの感知電圧に応じて適宜制御される。この場合には、外部電源電圧ＥＶｃｃの変動に応じてＰ形センスアンプドライバ１の駆動能力が制御され（Ｖｇｓが一定制御され）、Ｐ形センスアンプＰＳＡの制御ノードＳＡＰの感知電圧が一定に維持される。しかし、感知エネーブル信号φＳＰが論理“ロウ”から論理“ハイ”に遷移する初期時点では上述のように制御ノードＳＡＰはプリチャージレベルにあり、これが比較回路５０Ａで比較される結果、Ｐ形センスアンプ駆動制御回路５０Ｆ内のＮＭＯＳトランジスタ２９のドレイン−ソース間を通じてサージ電流が流れる。これに伴って図５に示す点線２００のＡ部分のように、Ｐ形センスアンプ駆動制御回路５０Ｆによる駆動信号φＰＳＥの電圧が一時的に大きく下がり、Ｐ形センスアンプドライバ１のゲート−ソース間電圧Ｖｇｓを瞬間的に大きくする。これにより、外部電源電圧ＥＶｃｃにｄｉｐ現象が発生する。
【００１５】
このような感知エネーブル信号φＳＰのエネーブル初期に発生する電源電圧のｄｉｐ現象を改善するために、通常、感知エネーブル信号φＳＰの立ち上がり傾斜を緩慢に調節する手法が採用されているが、その緩慢にする分だけ立ち上がり時間は長くなり、またこの場合には、感知エネーブル信号φＳＰの立ち上がり時にセンスアンプへ提供される電源電圧レベルの感知電圧が十分ではなくなるので、ビットライン対ＢＬ，ＢＬＢ間の電圧差｜ΔＶBL｜を感知増幅するために長時間を要する。その結果、データの高速アクセスにとっては具合が悪いことになる。
【００１６】
以上のような従来技術に鑑みて本発明では、動作開始時の過渡的電流を抑制して電源電圧への影響を抑えつつも高速アクセスを可能とするようなセンスアンプ制御回路を提供する。
【００１７】
【課題を解決するための手段】
この目的のために本発明は、センスアンプドライバにより制御ノードへ提供される感知電圧に従い動作してビットラインの電圧を感知増幅するセンスアンプを制御する半導体メモリ装置のセンスアンプ制御回路において、前記感知電圧と所定の比較電圧とを比較する比較回路と、この比較回路の出力に従ってトリガ信号を出力するトリガ回路と、前記トリガ信号に応答してバイアス電圧を発生するバイアス回路と、前記バイアス電圧に従い導通して制限電流を流し且つ前記感知電圧の増加に伴って電流量を増やすシンク電流制御回路と、このシンク電流制御回路により動作電流を流して前記トリガ信号に応答する駆動信号を前記センスアンプドライバへ提供するセンスアンプ駆動制御回路と、を備えることを特徴とする。
【００１８】
この場合、シンク電流制御回路は、バイアス電圧に従い導通する高抵抗の第１シンク電流路と、感知電圧に従い導通する第２シンク電流路と、を有するものとするとよい。具体的には、シンク電流制御回路の第１シンク電流路は、バイアス電圧をゲートに受けるＭＯＳトランジスタと、このＭＯＳトランジスタに直列接続された負荷素子と、から構成し、シンク電流制御回路の第２シンク電流路は、前記第１シンク電流路と並列に設けられて感知電圧をゲートに受けるＭＯＳトランジスタから構成することができる。また、センスアンプ駆動制御回路は、駆動信号のプルアップのための電圧源手段と、この電圧源手段とシンク電流制御回路との間に設けられ、トリガ信号に応答して前記駆動信号のプルダウンを行うプルダウントランジスタと、から構成するものとできる。そして更に、センスアンプの感知動作を制御する感知エネーブル信号の電圧を変換するレベルシフタ回路と、このレベルシフタ回路の出力に応答して比較回路の出力を許容する比較出力エネーブル回路と、を備えるようにするとよい。
【００１９】
また本発明によれば、それぞれセンスアンプドライバにより制御ノードへ提供される感知電圧に従い動作してビットラインの電圧を感知増幅するＰ形及びＮ形センスアンプをもつ半導体メモリ装置のセンスアンプ制御回路において、前記Ｐ形センスアンプの感知電圧と所定の比較電圧とを比較する比較回路と、この比較回路の出力に従ってトリガ信号を出力するトリガ回路と、前記トリガ信号に応答してバイアス電圧を発生するバイアス回路と、前記バイアス電圧に従い導通する高抵抗の第１シンク電流路及び前記Ｐ形センスアンプの感知電圧に従い導通する第２シンク電流路を有するシンク電流制御回路と、このシンク電流制御回路により動作電流を流して前記トリガ信号に応答する駆動信号を前記Ｐ形センスアンプの感知電圧を提供するＰ形センスアンプドライバへ提供するＰ形センスアンプ駆動制御回路と、を備えることを特徴とする。このときのシンク電流制御回路の第１シンク電流路は、バイアス電圧をゲートに受けるＭＯＳトランジスタと、このＭＯＳトランジスタに直列接続された負荷素子と、から構成し、そしてシンク電流制御回路の第２シンク電流路は、前記第１シンク電流路と並列に設けられてＰ形センスアンプの感知電圧をゲートに受けるＭＯＳトランジスタから構成することができる。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。尚、共通する部分には同じ符号を付して説明する。
【００２１】
図２に、本発明に係るセンスアンプ制御回路の構成を示してある。図示のように、Ｐ形センスアンプ駆動制御回路５０Ｆにシンク電流制御回路５０Ｇが備えられている。このシンク電流制御回路５０Ｇは、ゲートがバイアス回路５０Ｅの出力により制御され、ドレインがノードＮ４に接続されるＮＭＯＳトランジスタ２９と、このＮＭＯＳトランジスタ２９のソースと基準電圧（本例では接地電圧Ｖｓｓ）との間に設けた所定の抵抗値を有するＮＭＯＳトランジスタ３２と、ＮＭＯＳトランジスタ２９のドレインノードＮ４と接地電圧Ｖｓｓとの間に設けられ、ゲートが制御ノードＳＡＰにつながれたＮＭＯＳトランジスタ３３と、から構成されている。
【００２２】
このセンスアンプ制御回路では、感知エネーブル信号φＳＰが論理“ハイ”にエネーブルされるとき、Ｐ形センスアンプＰＳＡの制御ノードＳＡＰに感知電圧を供給するＰ形センスアンプドライバ１のゲート−ソース間電圧Ｖｇｓについて内部で自動的に緩慢制御することにより、電源電圧のｄｉｐ現象を防止する。そして、Ｐ形センスアンプＰＳＡの感知電圧が十分なレベルになった後は通常通りにＰ形センスアンプドライバ１のゲート−ソース間電圧Ｖｇｓを制御する。
【００２３】
図３には、図２のセンスアンプ制御回路の動作タイミングを示し、図４には、外部電源電圧ＥＶｃｃの電圧特性図と、Ｐ形センスアンプＰＳＡの制御ノードＳＡＰ及びＮ形センスアンプＮＳＡの制御ノードＳＡＮの各感知電圧の変化及びビットライン対ＢＬ，ＢＬＢ間の電圧差｜ΔＶBL｜の増幅過程の電圧特性図を示してある。図４の電圧特性図中、点線Ｗ１は従来回路を適用した場合のＥＶｃｃの波形、実線Ｗ３は活性ワードラインの駆動電圧（昇圧レベル）、点線Ｗ２は従来の“ハイ”レベルビットラインの波形、Ｗ４は本実施形態の“ハイ”レベルビットラインの波形を示す。また、図５は、センスアンプ制御回路による駆動信号φＰＳＥの電圧特性図であって、点線２００が従来、実線２１０が本実施形態の波形である。
【００２４】
まず、ローアドレスストローブ信号バーＲＡＳが論理“ロウ”にエネーブルされると、ローアドレスデコーダ（図示せず）の出力に従い所定のワードラインＷＬがエネーブルされる。そして、Ｎ形センスアンプＮＳＡの駆動信号φＮＳＥが論理“ハイ”エネーブルとなってＮ形センスアンプドライバ３のゲートに供給され、また感知エネーブル制御信号φＳＰが論理“ハイ”へエネーブルされる。ワードラインＷＬのエネーブルで当該ワードラインに接続されたメモリセルＭＣ内のアクセストランジスタがオンし、これに従い、ストレージキャパシタの記憶データに応じてビットライン対ＢＬ，ＢＬＢに電荷分配が生じる。この電荷分配により低いレベルとなったビットラインがまず、駆動信号φＮＳＥにより接地電圧Ｖｓｓとなる制御ノードＳＡＮの感知電圧に応答するＮ形センスアンプＮＳＡにより優先的に増幅される。
【００２５】
一方、感知エネーブル信号φＳＰが論理“ハイ”エネーブルされると比較回路５０Ａは、比較電圧Ｖｒｅｆと制御ノードＳＡＰの感知電圧のレベルとを比較し、その比較結果をノードＮ１へ出力する。この比較回路５０Ａの初期出力は、制御ノードＳＡＰがディスエーブル時にプリチャージ状態にあるので、論理“ロウ”レベルになる。これに応じてインバータ構成のトリガ回路５０Ｄは、論理“ハイ”のトリガ信号をノードＮ２に出力する。
【００２６】
このノードＮ２の論理“ハイ”は、ＮＭＯＳトランジスタ２５、ＰＭＯＳトランジスタ２７、及びＮＭＯＳトランジスタ２８のゲートにそれぞれ入力される。ＮＭＯＳトランジスタ２５はその論理“ハイ”に応答してオンし、ソースに内部電源電圧ＩＶｃｃを受けるＰＭＯＳトランジスタ２４とＮＭＯＳトランジスタ２５，２６との抵抗比によるバイアス電圧がバイアス回路５０ＥのノードＮ３に出力される。このノードＮ３のバイアス電圧がシンク電流制御回路５０Ｇ内のＮＭＯＳトランジスタ２９のゲートに供給され、これに従って、電流制御用のＮＭＯＳトランジスタ２９のチャネルを通じて流れる電流が制御される。
【００２７】
また、Ｐ形センスアンプ駆動制御回路５０Ｆでは、ノードＮ２の論理“ハイ”によりＰＭＯＳトランジスタ２７がオフし、ＮＭＯＳトランジスタ２８がオンする。従って、駆動信号φＰＳＥは、ＮＭＯＳトランジスタ２８，２９のチャネルを通じて負荷用ＮＭＯＳトランジスタ３２のドレインへ入力される。このＮＭＯＳトランジスタ３２は、内部電源電圧ＩＶｃｃをゲートに受ける所定の抵抗値をもった恒常オンのトランジスタであり、ＮＭＯＳトランジスタ２９を通じて接地電圧Ｖｓｓへシンクされる電流に対する負荷の役割をもつ。更に、このときの制御ノードＳＡＰはプリチャージレベルにあるので、これをゲートに受けるＮＭＯＳトランジスタ３３は、ほぼオフの状態にある。
【００２８】
従ってこの感知電圧の立ち上がり中には、ＮＭＯＳトランジスタ２９，３２からなる高抵抗の第１シンク電流路による制限電流が動作電流として流されることよりサージ電流が抑制され、エネーブル初期において駆動信号φＰＳＥの電圧が急激に論理“ロウ”へ遷移することが防止される。即ち、感知エネーブル信号φＳＰの論理“ハイ”への立ち上がり遷移を速くしても、この負荷用ＮＭＯＳトランジスタ３２の作動による制限電流しか流れないので、駆動信号φＰＳＥの動きを初期には緩やかにすることができ、その結果、Ｐ形センスアンプドライバ１のＶｇｓが適切に制御されて過渡電流が抑制され、外部電源電圧ＥＶｃｃのｄｉｐを防止することができる。
【００２９】
このような初期動作によりＰ形センスアンプドライバ１からＰ形センスアンプＰＳＡの制御ノードＳＡＰへ感知電圧が供給されると、Ｐ形センスアンプＰＳＡは、ビットライン対ＢＬ，ＢＬＢ間の電圧差を増幅すると共にこれがメモリセルＭＣの復元電圧として提供される。
【００３０】
一方、制御ノードＳＡＰの感知電圧がある程度まで増加すれば、ＮＭＯＳトランジスタ２９のドレインノードＮ４と接地電圧Ｖｓｓとの間にチャネルを設けたＮＭＯＳトランジスタ３３が確実にオンする。即ち、このＮＭＯＳトランジスタ３３はメモリセルＭＣの復元電圧ともなる制御ノードＳＡＰの感知電圧のフィードバックにより導通する第２シンク電流路を形成し、制御ノードＳＡＰの感知電圧が立ち上がった場合に、ＮＭＯＳトランジスタ２９，３２の第１シンク電流路に加わって動作することにより電流量を増やし、ノードＮ４の電圧を接地電圧Ｖｓｓの方へダウンさせる速度を迅速にするよう働く。これにより、メモリセルＭＣに対する十分なレベルの復元電圧が提供されることになる。
【００３１】
制御ノードＳＡＰの感知電圧が比較回路５０Ａに入力される比較電圧Ｖｒｅｆのレベルに達すると、比較回路５０Ａ、トリガ回路５０Ｄ、バイアス回路５０Ｅ、Ｐ形センスアンプ駆動制御回路５０Ｆ、及びシンク電流制御回路５０Ｇの動作により、制御ノードＳＡＰの感知電圧は、比較電圧Ｖｒｅｆ（＝ＩＶｃｃ）のレベルにクランプされる。即ち、制御ノードＳＡＰの感知電圧が比較電圧Ｖｒｅｆを越えるほどに上昇すれば、比較回路５０ＡがノードＮ１に論理“ハイ”を出力することになり、これに従いトリガ回路５０Ｄは論理“ロウ”のトリガ信号を出力し、ＮＭＯＳトランジスタ２８がオフ、ＰＭＯＳトランジスタ２７がオンになる。これにより、駆動信号φＰＳＥの電圧が外部電源電圧ＥＶｃｃの方へ上昇する結果、Ｐ形センスアンプドライバ１のゲート−ソース間電圧Ｖｇｓが減少して制御ノードＳＡＰの感知電圧が下げられることになる。
【００３２】
【発明の効果】
本発明によるセンスアンプ制御回路は、センスアンプ駆動制御回路のシンク電流に対する負荷を加え、感知エネーブル信号の立ち上がり時におけるセンスアンプドライバの駆動信号の初期遷移を緩やかにすることで、過渡電流を抑制して外部電源電圧への影響を防止している。そして、センスアンプ制御ノードの感知電圧がある程度まで立ち上がった後にはシンク電流の補助経路をオンさせることにより、センスアンプドライバの駆動能力を高め、迅速な動作を可能にしている。従って、感知エネーブル信号のエネーブル遷移を高速化しても電源電圧には悪影響が出ず、しかも十分な感知電圧をセンスアンプに供給することができるため、ビットライン電圧の高速増幅が可能で高速アクセスに最適である。
【図面の簡単な説明】
【図１】従来のセンスアンプ制御回路の回路図。
【図２】本発明によるセンスアンプ制御回路の回路図。
【図３】図２に示した回路の動作タイミングを示す主要信号の波形図。
【図４】本発明によるセンスアンプ制御回路の動作による外部電源電圧及びビットラインの電圧特性図。
【図５】センスアンプ制御ノードの電圧特性を従来と本発明とで比較して示す、縦軸電圧、横軸時間のグラフ。
【符号の説明】
１  センスアンプドライバ
５０Ａ  比較回路
５０Ｂ  レベルシフタ回路
５０Ｃ  比較出力エネーブル回路
５０Ｄ  トリガ回路
５０Ｅ  バイアス回路
５０Ｆ  センスアンプ駆動制御回路
５０Ｇ  シンク電流制御回路
ＳＡＰ  制御ノード
φＰＳＥ  駆動信号
【図１】
0003661163.tif 000002
【図２】
0003661163.tif 000003
【図３】
0003661163.tif 000004
【図４】
0003661163.tif 000005
【図５】
0003661163.tif 000006