(57)【特許請求の範囲】
【請求項１】
ｎ系統に分割された画像データを、その分割前の順序となるように時系列的に交互に合成して出力する合成出力と、或る特定の系統の画像データのみを出力する単独出力とを選択自在とし、単独出力が選択された場合にはその画像データの出力期間を合成出力が選択された場合の出力期間に対してｎ倍にすることを特徴とする画像データ出力方法。
【請求項２】
ｎ系統に分割された画像データをその分割前の順序となるように時系列的に交互に合成して出力する合成出力手段と、
ｎ系統に分割された画像データのうち、或る特定の系統の画像データのみを出力する単独出力手段と、
これらの合成出力手段と単独出力手段との何れか一方を選択する選択手段と、この選択手段により前記単独出力手段が選択された場合にはその画像データの出力期間を合成出力手段が選択された場合の出力期間に対してｎ倍とさせる出力期間切換手段と、
を備えることを特徴とする画像データ出力装置。
【請求項３】
画像データに対して転送クロックの位相を合わせる第１位相制御手段と、
外部より与えられる転送クロックに対して画像データの位相を合わせる第２位相制御手段と、
これらの第１位相制御手段と第２位相制御手段との何れか一方を選択する選択手段と、
をさらに備えることを特徴とする請求項２記載の画像データ出力装置。
【請求項４】
出力される画像データを１画素ずつサンプリングさせるためのクロックと、ｎ画素毎にサンプリングさせるｎ種類のクロックとを出力するサンプリングクロック出力手段と、
このサンプリングクロック出力手段が出力するクロックを選択するクロック選択手段と、
をさらに備えることを特徴とする請求項２又は３記載の画像データ出力装置。
【請求項５】
請求項２，３又は４記載の画像データ出力装置と、
この画像データ出力装置中の各単独出力手段が選択された状態で画像データのピーク値を検出するピーク検出手段と、
このピーク検出手段により検出されたピーク値に基づき前記画像データ出力装置に入力される系統毎のアナログ画像データに対するアンプゲインを可変設定するゲイン決定手段と、
を備えることを特徴とする画像読取装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＣＤラインセンサ等の光電変換素子を用いて読み取られた画像データを取扱う画像データ出力方法、画像データ出力装置及び画像読取装置に関する。
【０００２】
【従来の技術】
イメージスキャナ、デジタル複写機、ファクシミリ装置等に用いられるこの種の画像読取装置では、読取素子としてＣＣＤラインセンサが多用されている。例えば、デジタル複写機では、中低速機が普及し、さらに近年の高速処理要求に応えるべく高速機に移行しつつある。
【０００３】
何れにしても、ＣＣＤラインセンサの出力を偶数画素と奇数画素との２系統に分けて出力させることを基本としている。ここに、中低速のデジタル複写機では、偶数画素、奇数画素に分割された２系統のＣＣＤラインセンサの出力信号を各々分割されたままアンプで増幅した後、偶数画素、奇数画素の画像データをその分割前の順序となるように時系列的に交互に合成（マルチプレクス）してＡ／Ｄ変換器でデジタル的な画像データとし、画像処理部に入力させるようにしている。この点、高速のデジタル複写機では、偶数画素、奇数画素に分割された２系統のＣＣＤラインセンサの出力信号を各々分割されたままアンプで増幅し、さらに、Ａ／Ｄ変換器でデジタル的な画像データに変換して、２系統のまま、画像処理部に入力させるようにしている。
【０００４】
ここで、デジタル信号のダイナミックレンジを決定する場合には、電源オン時に画像データを一律の周波数でサンプリングしてピーク値を検出し、そのピーク値に基づき適正な画像データとなるようにアンプゲインを決定している。
【０００５】
また、画像データを画像処理部が取り込むタイミング関係としては、ＣＣＤラインセンサを駆動するクロック〜ＣＣＤラインセンサ出力〜Ａ／Ｄ変換器の出力遅延時間〜画像処理部までの遅延時間を見積っており、画像処理部のサンプリングクロックに見積った上記の時間を逆算して、ＣＣＤラインセンサの駆動クロックの位相を設計するようにしている。
【０００６】
【発明が解決しようとする課題】
ところが、従来の高速のデジタル複写機によると、偶数画素、奇数画素に分割された２系統のまま、画像データを画像入力部に入力させているため、例えば、１系統８ビットの場合であれば２系統で１６ビットが必要となる、といった具合にデータバスが大きくなってしまう。この結果、基板面積も大きくなり、構成によっては、電線、コネクタも２倍となり、コスト高となる欠点がある。また、画像処理部において１系統に合成するまでの間、回路は２系統分を並列に設ける必要があり、回路規模が大きくなり、この点でもコスト高となる。
【０００７】
そこで、高速のデジタル複写機についても、偶数画素、奇数画素のデータを交互に合成（マルチプレクサ）した１系統の画像データを画像処理部に入力し、画像データのピークレベルが最適となるように調整する手法を適用した場合を考える。まず、デジタル複写機の光源として最近では光量変動の小さなキセノンランプが使用されており、電源オン時に一度調整を行なえばよいとされている。これに対して、画像データのピークレベルを調整する場合は、１系統の画像データに合成する以前の偶数画素、奇数画素の２系統分のアナログ部分のアンプゲインを操作することにより行なうことになる。ここに、ピークレベルの検出は、画像処理部で行ない、検出されたピークレベルに基づいて偶数画素、奇数画素用の各々の系統のアンプゲインを可変操作して設定する。
【０００８】
ところが、ピークレベル検出部が１系統に合成された画像データを、再度、偶数画素と奇数画素との２系統に分けた後に検出する構成とした場合、回路を２系統並列に設ける必要があり、その分、回路規模が大きくなり、コスト高となる。一方、ピークレベル検出部が１系統の画像データを１画素ずつサンプリングし、偶数画素、奇数画素の各々のピークレベルを検出する構成の場合、ピークレベル検出部を高速で動作させる必要があり、素子（一般には、ゲートアレイ）の発熱が大きくなってしまう。
【０００９】
また、画像データをサンプリングするためのクロックとして、１画素ずつサンプリングするためのクロックしか存在しないので、ハーネスを介して高速でデータを転送する場合に、クロックと画像データとの間のスキューによりデータの受取りが難しい場合もある。
【００１０】
さらには、画像処理部のサンプリングクロックにＣＣＤラインセンサ用の駆動クロックの位相を設計して合わせ込んでいるので、高速動作になるほど、タイミングのマージンが小さくなり、設計が困難なものとなっている。
【００１１】
そこで、本発明の第１の目的は、本来の画像読取時、ピーク検出時等の状況に応じて、必要なときに必要な画像データが得られる画像データ出力方法及び画像データ出力装置を提供することである。
【００１２】
本発明の第２の目的は、転送速度や目標コストを考慮した場合に、画像データに対して転送クロックの位相を合わせることと、転送クロックに対して画像データの位相を合わせることとが選択自在な画像データ出力装置を提供することである。
【００１３】
本発明の第３の目的は、出力された画像データの周波数によりそのままの周波数状態で次段に転送させるか、或いは、周波数を下げて次段に転送させるかが選択自在な画像データ出力装置を提供することである。
【００１４】
本発明の第４の目的は、本来的に、画像周波数の高い画像読取装置においても、電源オン時には画像データをサンプリングする周波数を下げてピーク値を検出することができ、適正なアンプゲインを設定できる画像読取装置を提供することである。
【００１５】
【課題を解決するための手段】
請求項１記載の発明の画像データ出力方法は、ｎ系統に分割された画像データを、その分割前の順序となるように時系列的に交互に合成して出力する合成出力と、或る特定の系統の画像データのみを出力する単独出力とを選択自在とし、単独出力が選択された場合にはその画像データの出力期間を合成出力が選択された場合の出力期間に対してｎ倍にする。請求項２記載の発明の画像データ出力装置は、ｎ系統に分割された画像データをその分割前の順序となるように時系列的に交互に合成して出力する合成出力手段と、ｎ系統に分割された画像データのうち、或る特定の系統の画像データのみを出力する単独出力手段と、これらの合成出力手段と単独出力手段との何れか一方を選択する選択手段と、この選択手段により前記単独出力手段が選択された場合にはその画像データの出力期間を合成出力手段が選択された場合の出力期間に対してｎ倍とさせる出力期間切換手段と、を備える。
【００１６】
従って、合成出力を選択すれば次段に対して合成されて１系統にまとられた画像データが出力され、単独出力を選択すれば次段に対して或る特定の系統の画像データのみが出力されるので、必要なときに必要な画像データが得られる。この際、単独出力による画像データの出力期間は合成出力時の出力期間のｎ倍とされるので、その画像データの処理に関するタイミングのマージンが大きくなる。例えば、ピーク検出を行なう場合であれば、単独出力とさせることで、必要最小限のクロック速度にてピーク検出を行なわせることができる。
【００１７】
請求項３記載の発明は、請求項２記載の画像データ出力装置において、画像データに対して転送クロックの位相を合わせる第１位相制御手段と、外部より与えられる転送クロックに対して画像データの位相を合わせる第２位相制御手段と、これらの第１位相制御手段と第２位相制御手段との何れか一方を選択する選択手段と、をさらに備える。従って、選択手段により第１位相制御手段を選択すれば、画像データに対して転送クロックの位相を合わせた構成となり、選択手段により第２位相制御手段を選択すれば外部より与えられる転送クロックに対して画像データの位相を合わせる構成となり、転送速度や目標コスト等を考慮した任意の構成を採れるので、高速動作になるほどタイミングのマージンが小さくなってしまう不都合を回避し得る。
【００１８】
請求項４記載の発明は、請求項２又は３記載の画像データ出力装置において、出力される画像データを１画素ずつサンプリングさせるためのクロックと、ｎ画素毎にサンプリングさせるｎ種類のクロックとを出力するサンプリングクロック出力手段と、このサンプリングクロック出力手段が出力するクロックを選択するクロック選択手段と、をさらに備える。従って、クロック選択手段でクロックを選択することで、画像データをそのままの周波数で次段に転送させるか、周波数を下げて次段に転送させるかを切換えることができ、高速で画像データを転送する場合でもクロックと画像データとの間のスキューの影響を回避できる。
【００１９】
請求項５記載の発明の画像読取装置は、請求項２，３又は４記載の画像データ出力装置と、この画像データ出力装置中の各単独出力手段が選択された状態で画像データのピーク値を検出するピーク検出手段と、このピーク検出手段により検出されたピーク値に基づき前記画像データ出力装置に入力される系統毎のアナログ画像データに対するアンプゲインを可変設定するゲイン決定手段と、を備える。従って、本来的に、画像周波数の高い画像読取装置においても、電源オン時には単独出力手段を選択してそのピーク値を検出することで画像データをサンプリングする周波数を下げた状態で検出動作を行なえるので、回路規模が増大したり、高速動作に伴い素子の発熱が大きくなったりするような不都合を生ずることなく、適正なアンプゲインを設定できる。
【００２０】
【発明の実施の形態】
本発明の一実施の形態を図面に基づいて説明する。まず、本発明が適用される画像読取装置の装置構成の概要を図２を参照して説明する。この画像読取装置の上部には、原稿１をセットさせるコンタクトガラス２が配設されている。このコンタクトガラス２の副走査方向に隣接する位置には白色基準板３が配設されている。なお、コンタクトガラス２上にはセットされた原稿１を押える原稿圧板が設けられていても、原稿１を自動的に搬送セットするＡＤＦが搭載されていてもよい。
【００２１】
原稿読取装置の内部においては、前記コンタクトガラス２面や白色基準板３面をスリット露光する光源４や、コンタクトガラス２面上の原稿１や白色基準板３からの反射光を順次受けて偏向させる第１，２，３ミラー５，６，７や結像レンズ８による読取光学系９が設けられている。ここに、光源４と第１ミラー５とは第１走行体を構成し、第２，３ミラー６，７は第２走行体を構成し、モータ１０を駆動源として光路長を一定に保つように２：１の速度比で副走査方向に往復駆動されるように設定されている。また、前記結像レンズ８の焦点位置には光電変換素子、例えば、１次元ラインセンサ構成のＣＣＤ１１が設けられている。このＣＣＤ１１は各画素毎に入射光量に対応した電圧を出力し、画像処理部１２に画像信号として出力する。
【００２２】
ここで、前記ＣＣＤ１１は結像レンズ８より入力された光画像信号に対応した電圧を主走査方向の順序で時系列となるアナログ画像信号を取り出すものであるが、前記画像処理部１２に対しては主走査方向の順序で偶数（Ｅven numbers） 、奇数（Ｏdd numbers）番目のアナログ画像信号を画像データＥＤＴ，ＯＤＴとして２系統（ｎ＝２）に分割して出力するものが用いられている。このような画像データＥＤＴ，ＯＤＴが入力される画像処理部１２中には図１に示すようなデータ出力回路（画像データ出力装置）２１が設けられている。
【００２３】
図１に基づきデータ出力回路２１の構成を説明する。まず、サンプリングクロックＣＬＫ１に従い、画像データＥＤＴ，ＯＤＴを各々デジタル画像データに変換するＡ／Ｄ変換器（ＡＤＣ１）２２，（ＡＤＣ２）２３が設けられている。これらのＡ／Ｄ変換器２２，２３の出力側には各々ＡＮＤゲート２４，２５が設けられている。これらのＡＮＤゲート２４，２５の他方の入力にはクロックが与えられているが、ＡＮＤゲート２４，２５間ではその出力タイミングを逆相とさせるためＡＮＤゲート２４側に対してはインバータ２６が介在されている。ＡＮＤゲート２４，２５の出力側にはＮＯＲゲート２７を介して、ラッチ機能を果たし所定タイミングでデジタル画像データＤＴを出力するフリップフロップ（ＦＦ１）２８が設けられている。また、奇数画素の画像データＯＤＴのみ出力させるイネーブル信号Ｅｎｏ（“Ｈ”レベル時に有効となる）と、偶数画素の画像データＥＤＴのみ出力させるイネーブル信号Ｅｎｅ（“Ｈ”レベル時に有効となる）とが用意され、これらのイネーブル信号Ｅｎｏ，Ｅｎｅを入力とするＯＲゲート２９と排他的ＯＲゲート３０とが設けられている。また、イネーブル信号ＥｎｏがＪ端子に入力され、イネーブル信号Ｅｎｅがｋ端子に入力され、Ａ／Ｄ変換器２２，２３用のサンプリングクロックＣＬＫ１がｃｋ端子に入力されたフリップフロップ（ＦＦ２）３１が設けられている。前記ＡＮＤゲート２４，２５に対するクロック入力線上には、前記ＯＲゲート２９の出力がＬレベルの時に有効とされてサンプリングクロックＣＬＫ１を通すバッファ（Ｂ１）３２と、前記排他的ＯＲゲート３０の出力がＨレベルの時に有効とされて前記フリップフロップ３１の出力を通すバッファ（Ｂ２）３３とが並列的に設けられている。
【００２４】
従って、外部より指示されるイネーブル信号Ｅｎｏ，Ｅｎｅ、ＯＲゲート２９及び排他的ＯＲゲート３０により選択手段３４が構成されている。また、イネーブル信号Ｅｎｏ，ＥｎｅがともにＬレベルの場合のＡ／Ｄ変換器２２，２３、ＡＮＤゲート２４，２５、インバータ２６、ＮＯＲゲート２７、フリップフロップ２８及びバッファ３２により合成出力手段３５が構成されている。一方、イネーブル信号Ｅｎｏ，Ｅｎｅの何れか一方がＨレベルの場合のＡ／Ｄ変換器２２，２３、ＡＮＤゲート２４，２５、インバータ２６、ＮＯＲゲート２７、フリップフロップ２８及びバッファ３３により単独出力手段３６が構成されている。Ａ／Ｄ変換器２２，２３の何れの出力を有効とさせるかは、フリップフロップ３１に対してＪ端子に入力されるイネーブル信号ＥｎｏがＨレベルであるか、ｋ端子に入力されるイネーブル信号ＥｎｅがＨレベルであるかに基づく。また、フリップフロップ３１により出力期間切換手段３７が構成されている。即ち、このフリップフロップ３１はサンプリングクロックＣＬＫ１を１周期毎（１画素期間毎）のクロックとなるように２倍（＝ｎ倍）に延ばすものである。
【００２５】
一方、サンプリングクロックＣＬＫ１の２倍の周波数に設定されたクロックＣＬＫ２と、外部から入力されるクロックＥＸＴＣＬＫとが用意されて、各々、ＡＮＤゲート３８，３９が設けられている。これらのＡＮＤゲート３８，３９の他方の入力には出力する画像データを何れのクロックに位相を合わせるかを選択するための選択手段として選択信号ＳＥＬＣＬＫ１が用意されている。選択信号ＳＥＬＣＬＫ１がＨレベルの場合には外部から入力されるクロックＥＸＴＣＬＫが選択され、選択信号ＳＥＬＣＬＫ１がＬレベルの場合にはクロックＣＬＫ２が選択される構成である。このため、ＡＮＤゲート３８側に対してはインバータ４０が介在されている。また、前記ＡＮＤゲート３８，３９の出力を入力とするＯＲゲート４１が設けられ、このＯＲゲート４１の出力側は２分周機能を果たすＤ型のフリップフロップ（ＦＦ３）４２に入力されている。このフリップフロップ４２のＱ端子はバッファ（Ｂ３）４３を介して前記フリップフロップ２８のｃｋ端子に接続されている。前記バッファ４３は前記ＯＲゲート２９の出力がＨレベルの時（即ち、単独出力時）に有効とされる。また、前記ＯＲゲート４１の出力側はバッファ（Ｂ４）４４を介して前記フリップフロップ２８のｃｋ端子に接続されている。前記バッファ４４は前記ＯＲゲート２９の出力がＬレベルの時（即ち、合成出力時）に有効とされる。従って、クロックＣＬＫ２に基づきＡＮＤゲート３８、ＯＲゲート４１、フリップフロップ４２及びバッファ４３又はバッファ４４及びフリップフロップ２８の経路で、画像データに対して転送クロック（ＣＬＫ２）の位相を合わせる第１位相制御手段４５が構成され、外部から入力されるクロックＥＸＴＣＬＫに基づきＡＮＤゲート３９、ＯＲゲート４１、フリップフロップ４２及びバッファ４３又はバッファ４４及びフリップフロップ２８の経路で、転送クロック（ＥＸＴＣＬＫ）に対して画像データの位相を合わせる第２位相制御手段４６が構成されている。
【００２６】
さらに、前記ＯＲゲート４１の出力、前記フリップフロップ４２のＱ端子出力、前記フリップフロップ４２の／Ｑ端子出力を各々入力とするバッファ（Ｂ７）４７，（Ｂ６）４８，（Ｂ５）４９が設けられ、サンプリングクロックＣＬＫ３，ＣＬＫ４を出力するサンプリングクロック出力手段５０が構成されている。バッファ４７は１画素ずつサンプリングさせるためのクロック出力用であり、バッファ４８，４９は２画素毎（＝ｎ画素毎）にサンプリングさせるためのクロック出力用である。また、バッファ４７の出力とバッファ４８の出力とは同一ピンに設定され、クロックＣＬＫ３とされている。バッファ４９の出力はクロックＣＬＫ４とされ、バッファ４８の出力によるクロックＣＬＫ３とは逆相関係となる。ここに、これらのバッファ４７，４８，４９はクロック選択手段となるサンプリングクロック選択信号ＳＥＬＣＬＫ２に基づき有効とされるもので、このサンプリングクロック選択信号ＳＥＬＣＬＫ２がＬレベルの場合にはバッファ４７が有効とされ、サンプリングクロック選択信号ＳＥＬＣＬＫ２がＨレベルの場合にはバッファ４８，４９が有効とされる。
【００２７】
このような構成において、図３ないし図５に示すタイムチャートを参照して動作を説明する。まず、系統毎の画像データＥＤＴ，ＯＤＴがＡ／Ｄ変換器２２，２３に入力されている状態でサンプリングクロックＣＬＫ１によりデジタル化される。ここでは、便宜上、サンプリングクロックＣＬＫ１の立上りタイミングでサンプリングされ、何クロックか後の立下りで出力されるものとする。
【００２８】
ここで、イネーブル信号Ｅｎｏ，ＥｎｅがともにＬレベルの場合の動作を図３のタイムチャートを参照して説明する。イネーブル信号Ｅｎｏ，ＥｎｅがともにＬレベルのため、ＯＲゲート２９の出力、排他的ＯＲゲート３０の出力がともにＬレベルであるので、バッファ３２が有効となり、サンプリングクロックＣＬＫ１がＡＮＤゲート２４，２５に入力される（ただし、インバータ２６が介在されているため、ＡＮＤゲート２４側とＡＮＤゲート２５側とでは逆相となる）。これらのＡＮＤゲート２４，２５には各々Ａ／Ｄ変換器２２，２３の出力が入力されているので、サンプリングクロックＣＬＫ１のＨレベル期間にはＡＮＤゲート２５を介して奇数画素の画像データが、サンプリングクロックＣＬＫ１のＬレベル期間にはＡＮＤゲート２５を介して偶数画素の画像データが各々有効となり、ＮＯＲゲート２７で時系列的に合成されてフリップフロップ２８にラッチされる。即ち、２系統に分割された画像データＯＤＴ，ＥＤＴを、その分割前の順序となるように時系列的に交互に合成して１系統のデータとして出力する合成出力手段３５が機能する。通常の画像出力時には、この合成出力手段３５を機能させるモードが選択される。
【００２９】
一方、サンプリングクロックＣＬＫ１の２倍の周波数のクロックＣＬＫ２或いは外部からのクロックＥＸＴＣＬＫは、ＯＲゲート４１からその周波数のままバッファ４４に入力されるか、フリップフロップ４２により２分周されてバッファ４３に入力される。ここでは、ＯＲゲート２９の出力がＬレベルであるので、バッファ４４側が有効となり、サンプリングクロックＣＬＫ１の２倍の周波数のクロックがフリップフロップ２８のサンプリングクロックとなり、このクロックの周波数にて画像データＤＴとして出力される。
【００３０】
次に、イネーブル信号ＥｎｏがＨレベルで、イネーブル信号ＥｎｅがＬレベルの場合の動作を図４のタイムチャートを参照して説明する。この場合、ＯＲゲート２９の出力、排他的ＯＲゲート３０の出力がともにＨレベルであるので、バッファ３３が有効となる。このバッファ３３にはフリップフロップ３１の出力が入力されており、この場合は、イネーブル信号Ｅｎｏ側がＨレベルであるのでＨレベルのクロックが入力される。従って、インバータ２６を介してＡＮＤゲート２４は無効となり、ＡＮＤゲート２５の出力（奇数画素側）のみがＮＯＲゲート２７を経てフリップフロップ２８に入力される。イネーブル信号ＥｎｅがＨレベルで、イネーブル信号ＥｎｏがＬレベルの場合には逆となり、ＡＮＤゲート２４の出力（偶数画素側）のみがＮＯＲゲート２７を経てフリップフロップ２８に入力される。また、ＯＲゲート２９の出力がＨレベルであるので、バッファ４３側が有効となり、フリップフロップ２８にはクロックＣＬＫ２又はＥＸＴＣＬＫをフリップフロップ４２により２分周したクロックがサンプリングクロックとして入力される。これにより、このクロックの周波数にて画像データＤＴとして出力される。
【００３１】
つまり、ピーク値検出時などにおいては、単独出力手段３６を機能させることにより、偶数画素又は奇数画素なる何れか一方のみの系統の画像データを出力させることも可能な上に、その場合の出力期間が、図３に示したような時系列的に１系統に合成した画像データとしての出力期間に対して、図４に示すように２倍（ｎ倍）となる。特に、クロックＣＬＫ２はＡ／Ｄ変換器２２又は２３のサンプリングクロック（ＣＬＫ１）に対してフリップフロップ２８で確実にラッチし得るように位相が設定されたクロックであり、クロックＥＸＴＣＬＫは外部より入力されるクロックであり、何れのクロックＣＬＫ２又はＥＸＴＣＬＫが選択された場合でもフリップフロップ２８で確実にラッチさせることができる。この結果、画像周波数の高い画像読取装置であっても、偶数画素又は奇数画素なる何れか一方のみの系統の画像データを出力させてそのピーク値を検出するような場合には必要最小限のクロック速度（周波数）に下げて検出動作を行なえることになる。このためにも、ピークレベル検出部を系統毎に設ける必要はなく回路規模が増大せず、かつ、ピーク検出に際して高速動作させる必要がなく、素子の発熱も抑制できる。
【００３２】
次に、出力される画像データＤＴを次段でサンプリングする際の処理について説明する。この際、サンプリングクロック選択信号ＳＥＬＣＬＫ２をＬレベルとすると、１画素ずつのサンプリングとなり、バッファ４７のみが有効となり、ＯＲゲート４１に基づくクロックＣＬＫ３がサンプリング用に出力される。つまり、クロックＣＬＫ２又はＥＸＴＣＬＫと同一のクロックとして出力される。
【００３３】
一方、サンプリングクロック選択信号ＳＥＬＣＬＫ２をＨレベルとすると、２画素毎（１画素置き）のサンプリングとなり、バッファ４８，４９が有効となる。即ち、逆相関係にあるクロックＣＬＫ３，ＣＬＫ４がサンプリング用に出力される。ここに、これらのクロックＣＬＫ３，ＣＬＫ４は２分周用のフリップフロップ４２の出力によるものであり、クロックＣＬＫ２又はＥＸＴＣＬＫを２分周したクロックとして出力される。図５はクロックＣＬＫ２を２分周している場合のタイムチャートを示し、クロックＣＬＫ３で画像データＯＤＴに対応する奇数画素分がサンプリングされ、クロックＣＬＫ４で画像データＥＤＴに対応する偶数画素分がサンプリングされる。
【００３４】
従って、サンプリングクロック選択信号ＳＥＬＣＬＫ２によりサンプリングクロックを選択することで、画像データＤＴをそのままの周波数で次段のピーク検出回路等に転送させるか、周波数を下げて次段のピーク検出回路に転送させるかを切換えることができ、高速で画像データを転送する場合でもクロックと画像データとの間のスキューの影響を回避することができる。この際、バッファ４７，４８の出力は同一ピンとされているので、サンプリングクロック数を増やすことによる回路規模の増大を最小限に抑えることができる。
【００３５】
ところで、前述したデータ出力回路２１周りの概略構成を図６に示す。前記データ出力回路２１の入力側にはＣＣＤ１１から得られる奇数、偶数の各々の系統別の画像データＯＤＴ，ＥＤＴを増幅するアンプ５１，５２が接続されている。即ち、アンプ５１はＡ／Ｄ変換器２３の入力側に接続され、アンプ５２はＡ／Ｄ変換器２２の入力側に接続されている。また、前記データ出力回路２１の出力側にはピーク検出回路（ピーク検出手段）５３が接続されている。さらに、ピーク検出回路５３から得られるピーク値を取り込んでアンプ５１，５２のゲインを決定する電圧ａ１，ａ２を演算する処理を行なうＣＰＵ５４が設けられている。このＣＰＵ５４によって決定されたアンプゲインとなるように前記アンプ５１，５２のゲインを可変させるＤ／Ａ変換器５５が設けられている。これらのＣＰＵ５４とＤ／Ａ変換器５５とによりゲイン決定手段５６が構成されている。
【００３６】
図示例は、奇数側の画像データＯＤＴの大きさを決定するアンプ５１のゲインを決定する場合を示しており、データ出力回路２１に与えられる信号は、イネーブル信号Ｅｎｅ＝Ｌレベル、イネーブル信号Ｅｎｏ＝Ｈレベル、選択信号ＳＥＬＣＬＫ２＝Ｈレベルとされている。従って、この状態ではピーク検出回路５３は奇数側の画像データＯＤＴのみが出力される画像データＤＴをクロックＣＬＫ４のタイミングでサンプリングしてピーク値を検出する。ＣＰＵ５４は検出されたピーク値を取り込んでアンプ５１のゲインを決定するための電圧ａ１の値をどの程度にすればよいか演算し、Ｄ／Ａ変換器５５に対してその値となるような設定値を設定する。このような動作を、ピーク値が目標値になるまで同様に繰り返すことにより、アンプ５１の最適なゲインが設定される。
【００３７】
偶数側の画像データＥＤＴの大きさを決定するアンプ５２のゲインを決定する場合には、データ出力回路２１に与える信号を、イネーブル信号Ｅｎｅ＝Ｈレベル、イネーブル信号Ｅｎｏ＝Ｌレベル、選択信号ＳＥＬＣＬＫ２＝Ｈレベルとして、クロックＣＬＫ３を用いて同様に行なえばよい。
【００３８】
従って、本実施の形態によれば、本来的に、画像周波数の高い画像読取装置においても、電源オン時には単独出力手段３６側を選択してそのピーク値をピーク検出回路５３で検出することで画像データをサンプリングする周波数を下げた状態で検出動作を行なえるので、従来のように回路規模が増大したり、高速動作に伴い素子の発熱が大きくなったりするような不都合を生ずることなく、アンプ５１，５２に対して適正なアンプゲインを設定することができる。
【００３９】
なお、本実施の形態では、奇数、偶数の２系統出力を１系統に合成する構成例で説明したが、一般的にはｎ系統、例えば、４系統等の如く、細かく分割されている場合にも同様に適用し得る。
【００４０】
【発明の効果】
請求項１記載の発明の画像データ出力方法によれば、ｎ系統に分割された画像データを、その分割前の順序となるように時系列的に交互に合成して出力する合成出力と、或る特定の系統の画像データのみを出力する単独出力とを選択自在とし、単独出力が選択された場合にはその画像データの出力期間を合成出力が選択された場合の出力期間に対してｎ倍にし、請求項２記載の発明の画像データ出力装置によれば、ｎ系統に分割された画像データをその分割前の順序となるように時系列的に交互に合成して出力する合成出力手段と、ｎ系統に分割された画像データのうち、或る特定の系統の画像データのみを出力する単独出力手段と、これらの合成出力手段と単独出力手段との何れか一方を選択する選択手段と、この選択手段により前記単独出力手段が選択された場合にはその画像データの出力期間を合成出力手段が選択された場合の出力期間に対してｎ倍とさせる出力期間切換手段と、を備えるので、合成出力を選択すれば次段に対して合成されて１系統にまとられた画像データを出力させ、単独出力を選択すれば次段に対して或る特定の系統の画像データのみを出力させることができ、よって、必要なときに必要な画像データを得ることができ、この際、単独出力による画像データの出力期間は合成出力時の出力期間のｎ倍にするので、その画像データの処理に関するタイミングのマージンを大きくすることができ、例えば、ピーク検出を行なう場合であれば、単独出力とさせることで、必要最小限のクロック速度にてピーク検出を行なわせることができる。
【００４１】
請求項３記載の発明によれば、請求項２記載の画像データ出力装置において、画像データに対して転送クロックの位相を合わせる第１位相制御手段と、外部より与えられる転送クロックに対して画像データの位相を合わせる第２位相制御手段と、これらの第１位相制御手段と第２位相制御手段との何れか一方を選択する選択手段と、をさらに備えるので、選択手段により第１位相制御手段を選択すれば、画像データに対して転送クロックの位相を合わせた構成、選択手段により第２位相制御手段を選択すれば外部より与えられる転送クロックに対して画像データの位相を合わせる構成とすることができ、結局、転送速度や目標コスト等を考慮した任意の構成を採ることができるので、高速動作になるほどタイミングのマージンが小さくなってしまう不都合を回避することができる。
【００４２】
請求項４記載の発明によれば、請求項２又は３記載の画像データ出力装置において、出力される画像データを１画素ずつサンプリングさせるためのクロックと、ｎ画素毎にサンプリングさせるｎ種類のクロックとを出力するサンプリングクロック出力手段と、このサンプリングクロック出力手段が出力するクロックを選択するクロック選択手段と、をさらに備えるので、クロック選択手段でクロックを選択することで、画像データをそのままの周波数で次段に転送させるか、周波数を下げて次段に転送させるかを切換えることができ、高速で画像データを転送する場合でもクロックと画像データとの間のスキューの影響を回避することができる。
【００４３】
請求項５記載の発明の画像読取装置によれば、請求項２，３又は４記載の画像データ出力装置と、この画像データ出力装置中の各単独出力手段が選択された状態で画像データのピーク値を検出するピーク検出手段と、このピーク検出手段により検出されたピーク値に基づき前記画像データ出力装置に入力される系統毎のアナログ画像データに対するアンプゲインを可変設定するゲイン決定手段と、を備えるので、本来的に、画像周波数の高い画像読取装置においても、電源オン時には単独出力手段を選択してそのピーク値を検出することで画像データをサンプリングする周波数を下げた状態で検出動作を行なうことができ、よって、回路規模が増大したり、高速動作に伴い素子の発熱が大きくなったりするような不都合を生ずることなく、適正なアンプゲインを設定することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態のデータ出力回路を示すブロック図である。
【図２】画像読取装置の構成を示す概略構成図である。
【図３】Ｅｎｅ，ＥｎｏがともにＬレベルの場合の動作を示すタイムチャートである。
【図４】Ｅｎｅ，Ｅｎｏの一方がＨレベルの場合の動作を示すタイムチャートである。
【図５】サンプリングクロックの出力例を示すタイムチャートである。
【図６】アンプゲインの可変設定を含む周辺概略構成を示すブロック図である。
【符号の説明】
３５      合成出力手段
３６      単独出力手段
３７      出力期間切換手段
４５      第１位相制御手段
４６      第２位相制御手段
５０      サンプリングクロック出力手段
５１，５２      アンプ
５３      ピーク検出手段
５６      ゲイン決定手段
【図１】
0003669613.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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