(57)【特許請求の範囲】
【請求項１】
入力されるアナログビデオ信号をディジタルビデオ信号に変換して出力するビデオ信号変換装置において、
アナログビデオ信号の水平同期信号及び垂直同期信号から該アナログビデオ信号の表示モードを判別し、これに対応する間隔データ信号、画素数データ信号、パルス幅データ信号、書込画素クロック数データ信号、読出画素クロック数データ信号を発生するモード判別回路と、前記水平同期信号に同期して、１水平ライン中のパルス数が前記書込画素クロック数データ信号の値をもつ書込画素クロック信号及び１水平ライン中のパルス数が前記読出画素クロック数データ信号の値をもつ読出画素クロック信号を発生するクロック発生回路と、前記書込画素クロック信号に従いアナログビデオ信号をディジタル変換するＡＤＣ回路と、複数のラインメモリをもち、該ＡＤＣ回路によるディジタルビデオ信号を記憶するメモリ回路と、前記垂直同期信号で初期化され、前記読出画素クロック信号に従うカウントで、１周期の画素数は前記画素数データ信号の値で且つそのパルス幅は前記パルス幅データ信号の値をもち、前記メモリ回路の出力を同期させる水平出力信号を発生する水平出力発生回路と、前記画素数データ信号と前記書込画素クロック信号及び読出画素クロック信号に従い前記メモリ回路で書込動作用のラインメモリと読出動作用のラインメモリを選択し、書込動作用のラインメモリには前記書込画素クロック信号をクロックとして提供すると共に前記水平同期信号に同期させて前記書込画素クロック信号に従う書込アドレスを提供し、読出動作用のラインメモリには前記読出画素クロック信号をクロックとして提供すると共に前記水平出力信号に同期させて前記読出画素クロック信号に従う読出アドレスを提供し、その際に、前記書込動作用のラインメモリに対しては前記間隔データ信号に従い前記水平同期信号による動作開始時期を調整して前記読出動作用のラインメモリの動作開始時期からずらすメモリ制御回路と、を備えることを特徴とするビデオ信号変換装置。
【請求項２】
クロック発生回路は、出力を帰還させる分周器が書込画素クロック数データ信号に従い動作する第１のＰＬＬ回路と、出力を帰還させる分周器が読出画素クロック数データ信号に従い動作する第２のＰＬＬ回路と、から構成される請求項１記載のビデオ信号変換装置。
【請求項３】
メモリ回路は、１水平ライン相当の記憶容量をそれぞれもつ少なくとも３つのラインメモリを有するメモリブロックと、メモリ制御回による選択信号に従い前記ラインメモリの出力を選択して出力する出力選択部と、を備える請求項１又は請求項２記載のビデオ信号変換装置。
【請求項４】
ＡＤＣ回路は、アナログビデオ信号のＲ、Ｇ、Ｂ信号をそれぞれディジタル変換し、メモリ回路は、そのＲ、Ｇ、Ｂ信号それぞれに対応させた３つのメモリブロックを備え、その各メモリブロックがそれぞれ３つずつラインメモリを有する請求項３記載のビデオ信号変換装置。
【請求項５】
メモリ制御回路は、画素数データ信号、間隔データ信号、書込画素クロック信号及び読出画素クロック信号に従いメモリ回路のメモリブロック中のいずれかのラインメモリへ書込エネーブル信号を提供して書込動作用とすると共にそれ以外のいずれかのラインメモリへ読出エネーブル信号を提供して読出動作用とするメモリ動作制御回路と、水平同期信号に同期させて前記書込画素クロック信号に従う書込アドレスを発生すると共に水平出力信号に同期させて前記読出画素クロック信号に従う読出アドレスを発生するアドレス発生回路と、前記メモリ動作制御回路により制御されて、前記書込アドレスを前記書込動作用のラインメモリへ提供すると共に前記読出アドレスを前記読出用のラインメモリへ提供するアドレス選択回路と、前記メモリ動作制御回路により制御されて、前記書込画素クロック信号を前記書込動作用のラインメモリへ提供すると共に前記読出画素クロック信号を前記読出動作用のラインメモリへ提供するクロック選択回路と、を備える請求項３又は請求項４記載のビデオ信号変換装置。
【請求項６】
メモリ動作制御回路は、画素数データ信号、間隔データ信号及び書込画素クロック信号に従い書込動作の開始時期を示す書込開始制御信号を発生する書込開始制御回路と、前記書込画素クロック信号及び書込開始制御信号に従い３つのラインメモリに対する書込エネーブル信号を発生し、これにより書込エネーブルになったラインメモリを示すメモリインデックス信号を発生する書込動作制御回路と、該メモリインデックス信号及び読出画素クロック信号に従い前記３つのラインメモリに対する読出エネーブル信号を発生する読出動作制御回路と、から構成される請求項５記載のビデオ信号変換装置。
【請求項７】
水平出力発生回路は、垂直同期信号に応じて画素数データ信号をロードし、読出画素クロック信号のエッジで前記ロード値をカウントするカウンタと、前記画素数データ信号と前記カウンタの出力値とが一致するときに所定レベルの信号を発生する第１の比較器と、前記カウンタの出力中の所定ビットとパルス幅データ信号とが一致するときに所定レベルの信号を発生する第２の比較器と、前記第１及び第２の比較器の出力を入力端子に受け、前記読出画素クロック信号をクロック端子に受けて動作するＪＫ−フリップフロップと、からなる請求項１〜６のいずれか１項に記載のビデオ信号変換装置。
【請求項８】
メモリ回路、水平出力発生回路及びメモリ制御回路がワンチップに構成されている請求項１〜７のいずれか１項に記載のビデオ信号変換装置。
【請求項９】
表示装置の制御手段として使用される請求項１〜８のいずれか１項に記載のビデオ信号変換装置。
【請求項１０】
表示装置がＬＣＤであり、そのＬＣＤコントローラとして使用される請求項９記載のビデオ信号変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＣＤ(LIQUID CRYSTAL DISPLAY)などのディジタルビデオデータによって駆動される画素或いはドットをもつ表示装置に利用される、アナログビデオ信号をディジタルビデオ信号に変換するビデオ信号変換装置に関する。
【０００２】
【従来の技術】
ディジタルビデオデータによって画像を表示する表示装置には、ＬＣＤやプラズマディスプレイがあり、その代表としてアクティブマトリックスカラーＬＣＤについて図１に示す。
【０００３】
ＣＰＵ、ハードディスク、ＦＤドライブ、ＣＤ−ＲＯＭドライブ、ビデオボードを搭載したパソコンなどのホスト１０からは、ＣＲＴ用にアナログビデオ信号が出力される。ＬＣＤコントローラ２０は、そのホスト１０からのアナログビデオ信号をディジタルビデオ信号に変換するビデオ信号変換機能を遂行し、水平出力信号ＨOUT 、画素（或いはドット）クロックＤclk など必要な信号を出力する。これらカラーのディジタルビデオ信号はＬＣＤパネル３０に内蔵されたＬＣＤドライブ４０へ提供される。
【０００４】
図２に詳細を示すようにＬＣＤコントローラ２０は、水平同期信号Ｈsyncから水平出力信号ＨOUT 及び画素クロックＤclk を発生するＰＬＬ回路２１と、ホスト１０から提供される直列形態のアナログカラー信号Ｒ，Ｇ，Ｂを並列形態のディジタルカラー信号Ｒ，Ｇ，Ｂに変換してＬＣＤドライブ４０へ提供するＡＤＣ（ＡＤ変換）回路２２と、を備えている。
【０００５】
コントローラ２０が出力する水平出力信号ＨOUT はホスト１０からの水平同期信号Ｈsyncに対応しており、その周波数は水平同期信号Ｈsyncに一致する。但し、ホスト１０の特性に応じてＰＬＬ回路２１に入力される水平同期信号Ｈsyncの極性は変化し得るが、ＰＬＬ回路２１はあらかじめ定められた極性の水平出力信号ＨOUT を出力する。つまり、ネガティブ極性の水平出力信号ＨOUT に同期して動作するドライブ４０をもつ表示装置であれば、ホスト１０からポジティブ極性の水平同期信号Ｈsyncが提供されてもＰＬＬ回路２１はネガティブ極性の水平出力信号ＨOUT を出力する。このＰＬＬ回路２１は、位相検出器、ＶＣＯ、分周器、出力発生器からなる通常の回路である。
【０００６】
【発明が解決しようとする課題】
一般的にＬＣＤなどの表示装置は、単一の表示モード、つまりＶＧＡ(VIDEO GRAPHICS ARRAY)モード、ＳＶＧＡ(SUPER VIDEO GRAPHICS ARRAY)モード、ＸＧＡ(EXTENDED GRAPHICS ARRAY) モードのうちの１つしか支援していない。従って例えば、常用解像度(ACTIVE RESOLUTION) １０２４×７６８のＸＧＡモードを支援するＬＣＤに、常用解像度６４０×４８０のＶＧＡモード用の信号が提供されると、当該ＬＣＤの画面では一部領域だけに画像が表示され、画像が表示されない領域が発生することになる。即ち、ホストから送られてくるビデオ信号が表示装置の解像度と異なる場合に、画面の一部領域が表示に使用されなくなるという解決課題ある。
【０００７】
そこで本発明の目的は、表示装置が支援している表示モードよりも低い解像度の直列形態のビデオ信号を、表示装置の表示モードに適合した解像度の並列形態のビデオ信号へ変換することの可能なビデオ信号変換装置を提供し、支援している表示モードよりも低い解像度のビデオ信号が入力されてきても画面全体を表示に使用できるような表示装置を提供することにある。
【０００８】
【課題を解決するための手段】
この目的のために本発明では、入力されるアナログビデオ信号をディジタルビデオ信号に変換して出力するビデオ信号変換装置において、アナログビデオ信号の水平同期信号及び垂直同期信号から該アナログビデオ信号の表示モードを判別し、これに対応する間隔データ信号、画素数データ信号、パルス幅データ信号、書込画素クロック数データ信号、読出画素クロック数データ信号を発生するモード判別回路と、前記水平同期信号に同期して、１水平ライン中のパルス数が前記書込画素クロック数データ信号の値をもつ書込画素クロック信号及び１水平ライン中のパルス数が前記読出画素クロック数データ信号の値をもつ読出画素クロック信号を発生するクロック発生回路と、前記書込画素クロック信号に従いアナログビデオ信号をディジタル変換するＡＤＣ回路と、複数のラインメモリをもち、該ＡＤＣ回路によるディジタルビデオ信号を記憶するメモリ回路と、前記垂直同期信号で初期化され、前記読出画素クロック信号に従うカウントで、１周期の画素数は前記画素数データ信号の値で且つそのパルス幅は前記パルス幅データ信号の値をもち、前記メモリ回路の出力を同期させる水平出力信号を発生する水平出力発生回路と、前記画素数データ信号と前記書込画素クロック信号及び読出画素クロック信号に従い前記メモリ回路で書込動作用のラインメモリと読出動作用のラインメモリを選択し、書込動作用のラインメモリには前記書込画素クロック信号をクロックとして提供すると共に前記水平同期信号に同期させて前記書込画素クロック信号に従う書込アドレスを提供し、読出動作用のラインメモリには前記読出画素クロック信号をクロックとして提供すると共に前記水平出力信号に同期させて前記読出画素クロック信号に従う読出アドレスを提供し、その際に、前記書込動作用のラインメモリに対しては前記間隔データ信号に従い前記水平同期信号による動作開始時期を調整して前記読出動作用のラインメモリの動作開始時期からずらすメモリ制御回路と、を備えることを特徴とする。
【０００９】
クロック発生回路は、出力を帰還させる分周器が書込画素クロック数データ信号に従い動作する第１のＰＬＬ回路と、出力を帰還させる分周器が読出画素クロック数データ信号に従い動作する第２のＰＬＬ回路と、から構成することができる。メモリ回路は、１水平ライン相当の記憶容量をそれぞれもつ少なくとも３つのラインメモリを有するメモリブロックと、メモリ制御回による選択信号に従い前記ラインメモリの出力を選択して出力する出力選択部と、を備えるものとすることができる。この場合、ＡＤＣ回路は、アナログビデオ信号のＲ、Ｇ、Ｂ信号をそれぞれディジタル変換し、メモリ回路は、そのＲ、Ｇ、Ｂ信号それぞれに対応させた３つのメモリブロックを備え、その各メモリブロックがそれぞれ３つずつラインメモリを有するものとすることができる。
【００１０】
メモリ制御回路は、画素数データ信号、間隔データ信号、書込画素クロック信号及び読出画素クロック信号に従いメモリ回路のメモリブロック中のいずれかのラインメモリへ書込エネーブル信号を提供して書込動作用とすると共にそれ以外のいずれかのラインメモリへ読出エネーブル信号を提供して読出動作用とするメモリ動作制御回路と、水平同期信号に同期させて前記書込画素クロック信号に従う書込アドレスを発生すると共に水平出力信号に同期させて前記読出画素クロック信号に従う読出アドレスを発生するアドレス発生回路と、前記メモリ動作制御回路により制御されて、前記書込アドレスを前記書込動作用のラインメモリへ提供すると共に前記読出アドレスを前記読出用のラインメモリへ提供するアドレス選択回路と、前記メモリ動作制御回路により制御されて、前記書込画素クロック信号を前記書込動作用のラインメモリへ提供すると共に前記読出画素クロック信号を前記読出動作用のラインメモリへ提供するクロック選択回路と、を備えるものとすることができる。そのメモリ動作制御回路は、画素数データ信号、間隔データ信号及び書込画素クロック信号に従い書込動作の開始時期を示す書込開始制御信号を発生する書込開始制御回路と、前記書込画素クロック信号及び書込開始制御信号に従い３つのラインメモリに対する書込エネーブル信号を発生し、これにより書込エネーブルになったラインメモリを示すメモリインデックス信号を発生する書込動作制御回路と、該メモリインデックス信号及び読出画素クロック信号に従い前記３つのラインメモリに対する読出エネーブル信号を発生する読出動作制御回路と、から構成することが可能である。
【００１１】
水平出力発生回路は、垂直同期信号に応じて画素数データ信号をロードし、読出画素クロック信号のエッジで前記ロード値をカウントするカウンタと、前記画素数データ信号と前記カウンタの出力値とが一致するときに所定レベルの信号を発生する第１の比較器と、前記カウンタの出力中の所定ビットとパルス幅データ信号とが一致するときに所定レベルの信号を発生する第２の比較器と、前記第１及び第２の比較器の出力を入力端子に受け、前記読出画素クロック信号をクロック端子に受けて動作するＪＫ−フリップフロップと、からなるものとすることができる。
【００１２】
メモリ回路、水平出力発生回路及びメモリ制御回路がワンチップに構成されているとよく、また、本ビデオ信号変換装置は表示装置の制御手段として使用することができる。特に、表示装置がＬＣＤであり、そのＬＣＤコントローラとして使用するとよい。
【００１３】
【発明の実施の形態】
次に、添付図面に基づいて本発明によるビデオ信号変換装置の実施形態を詳細に説明する。
【００１４】
まず、本例のビデオ信号変換装置がＸＧＡモードのＬＣＤと接続され、ホストからＶＧＡモードのビデオ信号が送られてくる場合を想定すると、当該ビデオ信号変換装置（ＬＣＤコントローラ）は、垂直同期信号の周波数はそのままとする一方、水平同期信号Ｈsyncの周波数及び画素クロックＤlck の周波数は表１のように１．６倍する。これにより、ＶＧＡモードのビデオ信号であってもＸＧＡモードのＬＣＤでフル画面表示することが可能となる。
【表１】
0003637516.tif 000002
この表１で、解像度は常用解像度を示し、括弧内数字は総解像度(TOTAL RESOLUTION)を示す。
【００１５】
上記表１に従えば、６４０×４８０の解像度は１０２４×７６８の解像度へ変換され、変換前解像度：変換後解像度＝１：１．６である。この変換方式によると、５つのラインに対応するカラー信号Ｒ，Ｇ，Ｂは８つのラインに対応するカラー信号に変換されることになる。
【００１６】
また、本例のビデオ信号変換装置がＸＧＡモードのＬＣＤと接続され、ホストからＳＶＧＡモードのビデオ信号が送られてくる場合を想定すると、当該ビデオ信号変換装置は、垂直同期信号の周波数はそのままとする一方、水平同期信号Ｈsyncの周波数及び画素クロックＤlck の周波数は表２のように１．２５倍する。これにより、ＳＶＧＡモードのビデオ信号であってもＸＧＡモードのＬＣＤでフル画面表示することが可能となる。
【表２】
0003637516.tif 000003
この表２で、解像度は常用解像度を示し、括弧内数字は総解像度を示す。
【００１７】
上記表２に従えば、８００×６００の解像度は１０００×７５０の解像度へ変換され、変換前解像度：変換後解像度＝１：１．２８である。但し、変換の便宜上、変換前解像度：変換後解像度＝１：１．２５になるようにしておく。この変換方式によると、４つのラインに対応するカラー信号は５つのラインに対応するカラー信号に変換されることになる。
【００１８】
図３に、このような変換を実行する本例のビデオ信号変換装置についてブロック図で示してある。このビデオ信号変換装置は、マイクロコンピュータ１００、クロック発生回路２００、水平出力発生回路３００、メモリ回路４００、ＡＤＣ回路５００、メモリ制御回路６００で構成される。
【００１９】
マイコン１００はモード判別回路であり、ホスト（１０）から水平同期信号Ｈsyncと垂直同期信号ＶSYNCを受けてこれらからホストの支援している表示モード（ホスト表示モード）を判別し、そして、一定間隔(TIME INTERVAL) を示す間隔データ信号ＨＤと、この場合ＬＣＤが支援しているＸＧＡの表示モード（ＬＣＤ表示モード）用水平同期となる水平出力信号ＨOUT の周期当りの画素数を示す画素数データ信号ＴＡ、水平出力信号ＨOUT のパルス幅を示すパルス幅データ信号ＰＷ、ホスト表示モードの解像度に対応する書込画素クロック数データ信号ＷＰＣＮ及び読出画素クロック数データ信号ＲＰＣＮを出力する。
【００２０】
間隔データ信号ＨＤは、水平同期信号Ｈsyncから一定時間経過したところで書込動作を開始させるための信号で、その値はホスト表示モードに従い決定される。これについては後述する。
【００２１】
書込画素クロック数データ信号ＷＰＣＮは、ホスト表示モードの解像度による１水平ライン当りの画素クロック数、即ちメモリ書込動作の間に１水平ラインのビデオデータをメモリへ書込むために必要な画素クロック数を示した信号である。また、読出画素クロック数データ信号ＲＰＣＮは、ＬＣＤ表示モードの解像度による１水平ライン当りの画素クロック数、即ちメモリ読出動作の間に１水平ラインのビデオデータをメモリから読出すために必要な画素クロック数を示した信号である。ホストがＶＧＡモードを支援しているのであればその水平周波数及び垂直周波数によって、書込画素クロック数データ信号ＷＰＣＮ及び読出画素クロック数データ信号ＲＰＣＮの値は、１０００〜２５００ほどの範囲で各々決定され、また、ホストがＳＶＧＡモードを支援しているのであれば、書込画素クロック数データ信号ＷＰＣＮ及び読出画素クロック数データ信号ＲＰＣＮの値は、１０００〜２０００ほどの範囲で各々決定される。
【００２２】
このようにマイコン１００は、水平及び垂直同期信号を利用してホストからのビデオ信号の画素数を検出し、検出された画素数と予め記憶されている基準画素数とを比較する機能をもつ。言い換えれば、マイコン１００は、水平及び垂直同期信号を利用してホストからのビデオ信号の解像度を検出し、検出された解像度と予め記憶されている基準解像度を比較する機能をもつ。
【００２３】
クロック発生回路２００は、２つのＰＬＬ回路２１０，２２０で構成され、これら２つのＰＬＬ回路２１０，２２０がマイコン１００からの書込画素クロック数データ信号ＷＰＣＮ及び読出画素クロック数データ信号ＲＰＣＮで初期化されることにより、メモリ書込動作及び読出動作のための書込画素クロック信号Ｗ−Ｄclk 及び読出画素クロック信号Ｒ−Ｄclk が発生される。これら書込画素クロック信号Ｗ−Ｄclk 及び読出画素クロック信号Ｒ−Ｄclk は水平同期信号Ｈsyncに同期し、書込画素クロック数データ信号ＷＰＣＮ及び読出画素クロック数データ信号ＲＰＣＮの値に応じた周波数をもつ。
【００２４】
水平出力発生回路３００は、ホストから提供される垂直同期信号ＶSYNCと、マイコン１００による各データ信号ＴＡ，ＰＷ，ＷＰＣＮ，ＲＰＣＮとを利用して水平出力信号ＨOUT を発生する。この水平出力信号ＨOUT は水平同期信号Ｈsyncに同期して発生される。
【００２５】
図３に示されているように、本例のビデオ信号変換装置は、直列形態のビデオ信号つまりアナログカラー信号を、並列形態のビデオ信号つまりディジタルカラー信号に変換するＡＤＣ回路５００と、そのディジタルデータを記憶し、ＬＣＤドライブ（４０）へ出力するメモリ回路４００を備えている。
【００２６】
メモリ回路４００は、Ｒ、Ｇ、Ｂの各信号それぞれ対応させて設けた３つのメモリブロック４１０ａ，４１０ｂ，４１０ｃと、出力選択部４２０と、を備えている。各メモリブロック４１０ａ，４１０ｂ，４１０ｃは少なくとも３以上のラインメモリ(line memory) で構成される。また出力選択部４２０は、各メモリブロック４１０ａ，４１０ｂ，４１０ｃごとのマルチプレクサ４２０ａ，４２０ｂ，４２０ｃで構成される。
【００２７】
ＡＤＣ回路５００は、Ｒ、Ｇ、Ｂの各信号それぞれ対応させて設けた３つのＡＤ変換器５１０ａ，５１０ｂ，５１０ｃをもち、マイコン１００により検出されるホスト表示モードとＬＣＤ表示モードの解像度の違いから決定される周波数の書込画素クロック信号Ｗ−Ｄclk に同期してホストからのアナログビデオ信号をサンプリングする。即ち、ＡＤＣ回路５００は、ホストから提供されるＣＲＴなど用の直列形式のビデオ信号をＬＣＤ用など用の並列形式のビデオ信号に変換する。
【００２８】
メモリ制御回路６００は、メモリ動作制御回路６１０、アドレス発生回路６２０、アドレス選択回路６３０、クロック選択回路６４０、出力制御ロジック回路６５０で構成される。
【００２９】
メモリ動作制御回路６１０は、マイコン１００からデータ信号ＨＤ，ＴＡ及びクロック発生回路２００から書込画素クロック信号Ｗ−ＤclK 、読出画素クロック信号Ｒ−ＤclK を受け、書込動作を遂行するラインメモリと読出動作を遂行するラインメモリとを選択するためのメモリ書込エネーブル信号ＬＭＷＥ０〜ＬＭＷＥ２及びメモリ読出エネーブル信号ＬＭＲＥ０〜ＬＭＲＥ２を発生する。
【００３０】
アドレス発生回路６２０は、水平同期信号Ｈsync（Ｈin）、水平出力信号ＨOUT 、書込画素クロック信号Ｗ−ＤclK 、読出画素クロック信号Ｒ−ＤclK に基づいて、メモリ書込動作のための書込アドレスＷ−Ａdd及びメモリ読出動作のための読出アドレスＲ−Ａddを発生する。アドレス選択回路６３０は、これら書込アドレスＷ−Ａｄｄ及び読出アドレスＲ−Ａddを選択し、各メモリブロック４１０ａ，４１０ｂ，４１０ｃ内の該当ラインメモリＬＭ０〜ＬＭ２（図７参照）に提供する。
【００３１】
クロック選択回路６４０は、メモリ読出エネーブル信号ＬＭＲＥ０〜ＬＭＲＥ２に従い、クロック発生回路２００からの書込画素クロック信号Ｗ−ＤclK 及び読出画素クロック信号Ｒ−Ｄclk を選択して各メモリブロック４１０ａ，４１０ｂ，４１０ｃのラインメモリＬＭ０〜ＬＭ２へ出力する。出力制御ロジック回路６５０は、メモリ読出エネーブル信号ＬＭＲＥ０〜ＬＭＲＥ２を利用して出力選択信号ＯＳ０，ＯＳ１を発生する。この出力選択信号ＯＳ０，ＯＳ１によってメモリ回路４００内の出力選択部４２０がラインメモリＬＭ０〜ＬＭ２のデータを選択して出力する。なお、出力選択信号ＯＳ０，ＯＳ１の個数は、１つのメモリブロック４１０を構成するラインメモリ数に従い変更される。
【００３２】
このような本例の水平出力発生回路３００及びメモリ制御回路６００はワンチップ化することができる。これによればビデオ信号変換装置をコンパクトにすることができるので、量産性の向上に寄与する。
【００３３】
図４には、クロック発生回路２００を構成するＰＬＬ回路２１０，２２０の１つについて回路の詳細を示してある。このＰＬＬ回路２１０（２２０）は、位相検出器２１１、ロウパスフィルタ２１２、電圧制御発振器ＶＣＯ２１３、分周器２１４で構成される。
【００３４】
メモリ書込動作のためのＰＬＬ回路２１０であれば、分周器２１４はマイコン１００から書込画素クロック数データ信号ＷＰＣＮを受けて書込水平基準信号ＷＨref を発生する。そして、この書込水平基準信号ＷＨref とホストからの水平同期信号Ｈsyncの位相差に応じたレベルのＤＣ電圧信号が位相検出器２１１から発生され、ロウパスフィルタ２１２でノイズ除去した後にＶＣＯ２１３へ入力される。ＶＣＯ２１３は、図５に示すように、そのＤＣ電圧信号に応じた周波数で且つ水平同期信号Ｈsyncに位相同期(in-phase)したクロック信号を書込画素クロック信号Ｗ−Ｄclk として出力する。メモリ読出動作のためのＰＬＬ回路２２０であれば、同様にして、読出画素クロック数データ信号ＲＰＣＮを分周器２１４に受けて読出画素クロック信号Ｒ−Ｄclk を発生する。
【００３５】
図６には、水平出力発生回路３００の詳細回路を示してある。この水平出力発生回路３００は、ダウンカウンタ３０１、２つの比較器３０２，３０３、そしてＪＫ−フリップフロップ３０４で構成される。
【００３６】
ダウンカウンタ３０１は、マイコン１００から提供される１０ビットの画素数データ信号ＴＡを垂直同期信号ＶSYNCに従いロードし、読出画素クロック信号Ｒ−Ｄclk の上昇エッジ(rising edge) の度に前記ロード値をダウンカウントしていく。このダウンカウンタ３０１は、カウント値が０になると自動的にマイコン１００からの画素数データ信号ＴＡをロードする。
【００３７】
比較器３０２は、画素数データ信号ＴＡとダウンカウンタ３０１の出力とが一致するときにハイレベルの信号を出力する。これにより、ＪＫ−フリップフロップ３０４の反転出力端子バーＱからロウレベルの信号が出力される。比較器３０３は、ダウンカウンタ３０１の出力のうちの下位３ビットがマイコン１００から提供されるパルス幅データ信号ＰＷと一致するときに、ハイレベルの信号を出力する。これにより、ＪＫ−フリップフロップ３０４の出力がハイレベルに反転する。以降、比較器３０３からは、ダウンカウンタ３０１の出力下位３ビットがデータ信号ＰＷと一致する度にハイレベルの信号が出力されるが、比較器３０２はデータ信号ＴＡがダウンカウンタ３０１へロードされるときだけハイレベルを出力するので、ＪＫ−フリップフロップ３０４の出力ＨOUT はロウレベルを継続する。
【００３８】
図７には、メモリ回路４００におけるメモリブロック４１０ａ〜ｃのうちの１つと、これに対応した出力選択部４２０のマルチプレクサ４２０ａ〜ｃのうちの１つについて、詳細回路を示してある。また出力選択部４２０を制御する出力制御ロジック回路６５０の詳細もあわせて示している。
【００３９】
メモリブロック４１０ａを例にとると、該メモリブロック４１０ａは３つのラインメモリＬＭ０，ＬＭ１，ＬＭ２で構成される。各ラインメモリＬＭ０〜２は、少なくとも１３４４words ×８bitsの記憶容量をもち、メモリ動作制御回路６１０からの書込エネーブル信号ＬＭＷＥ０〜ＬＭＷＥ２及び読出エネーブル信号ＬＭＲＥ０〜ＬＭＲＥ２で動作制御される。そして、アドレス選択回路６３０によるアドレス信号Ａddを受け、クロック選択回路６４０による画素クロック信号Ｄclk をクロックとしてカラー信号Ｒを入出力する。各ラインメモリＬＭ０〜２の出力は、出力選択部４２０を構成する３×１マルチプレクサ４２０ａの３つの入力端子へ送られる。
【００４０】
出力制御ロジック回路６５０は、メモリ動作制御回路６１０によるメモリ読出エネーブル信号の上位２ビットＬＭＲＥ１，ＬＭＲＥ２を反転させる２つのインバータ６５１，６５２で構成されている。この出力制御ロジック回路６５０から提供される出力選択信号ＯＳ０，ＯＳ１に従ってマルチプレクサ４２０ａは、ラインメモリＬＭ０〜２の各出力から１出力を選択する。マルチプレクサ４２０ａ〜４２０ｃの出力ＲOUT ，ＧOUT ，ＢOUT はＬＣＤドライブ４０へ提供される。この例では、マルチプレクサ４２０ａ〜ｃが出力制御ロジック回路６５０により選択制御されるようにしてあるが、メモリ読出エネーブル信号ＬＭＲＥ１，ＬＭＲＥ２による直接制御も可能である。
【００４１】
図８には、メモリ動作制御回路６１０の詳細回路を示してある。このメモリ動作制御回路６１０は、書込開始制御回路６１０ａと、書込動作制御回路６１０ｂと、読出動作制御回路６１０ｃと、で構成される。
【００４２】
書込開始制御回路６１０ａは、マイコン１００からのデータ信号ＴＡ，ＨＤ及びクロック発生回路２００からの書込画素クロック信号Ｗ−Ｄclk を受け、メモリの書込動作を開始させる書込開始制御信号ＷＳＣを発生する。書込開始制御信号ＷＳＣの周波数は水平同期信号Ｈsyncの周波数と一致するが、その位相は間隔データ信号ＨＤの値ほど遅れる（図９参照）。このようにするのは、書込動作と読出動作の開始時点が一致するときに発生し得るメモリ指定のエラーを防ぐためである。
【００４３】
書込動作制御回路６１０ｂは、書込画素クロック信号Ｗ−Ｄclk 及び書込開始制御信号ＷＳＣを受けて、各ラインメモリＬＭ０〜２の書込エネーブル信号ＬＭＷＥ０〜２と、書込エネーブル状態になったラインメモリを知らせる２ビットのメモリインデックス信号ＷＬＭ０，ＷＬＭ１を発生する。読出動作制御回路６１０ｃは、読出画素クロック信号Ｒ−Ｄclk 及びメモリインデックス信号ＷＬＭ０，ＷＬＭ１を受け、各ラインメモリＬＭ０〜２へ読出エネーブル信号ＬＭＲＥ０〜２を出力する。
【００４４】
図９に、このメモリ動作制御回路６１０により各メモリブロック４１０ａ〜ｃで制御されるラインメモリＬＭ０〜２の書込動作と読出動作のタイミングを示している。即ち、Ｒ、Ｇ、Ｂの各カラー信号のメモリブロック４１０ａ〜ｃのそれぞれで、書込開始制御信号ＷＳＣの上昇エッジで書込動作を行うラインメモリが選択され、そして水平出力信号ＨOUT の上昇エッジで読出動作を行うラインメモリが選択される。図示の例では、各メモリブロック４１０ａ〜ｃにおいて書込動作ラインメモリとして最初にラインメモリＬＭ０が選択され、続いてラインメモリＬＭ１からラインメモリＬＭ２の順に選択される。ラインメモリＬＭ２の選択後はラインメモリＬＭ０に戻って同じ順で選択されていく。一方、読出動作ラインメモリの選択は、書込動作に選択されているラインメモリに従うことになる。例えば、書込動作用にラインメモリＬＭ２が選択されている場合には読出動作用にラインメモリＬＭ１が選択され、また書込動作用にラインメモリＬＭ１が選択されている場合には読出動作用にラインメモリＬＭ０が選択され、そして書込動作用にラインメモリＬＭ０が選択されている場合には読出動作用にラインメモリＬＭ２が選択される。
【００４５】
このような動作制御のためには、書込開始制御信号ＷＳＣのエッジタイミングと水平出力信号ＨOUT のエッジタイミングとが一致しないように、水平同期信号Ｈsyncからの間隔を決定する間隔データ信号ＨＤの値を調整しておく必要がある。つまり、書込動作用と読出動作用のメモリ選択が同時になると選択エラーが発生し得るので、間隔データ信号ＴＡにより同時選択は発生しないようにしておく。この間隔データ信号ＨＤは、水平同期信号Ｈsyncと垂直同期信号ＶSYNCを利用してホスト表示モードの解像度を検出するマイコン１００が、その検出された解像度に従い予め記憶してある値を出力することで発生される。
【００４６】
図９のタイミング図に例示してあるように、本例の書込／読出メモリの選択制御は、垂直同期信号ＶSYNCが入力されて最初の水平同期信号Ｈsyncの上昇エッジに対応する書込開始制御信号ＷＳＣの上昇エッジｔ１で書込動作用にラインメモリＬＭ０がまず選択される。次いでエッジｔ１後最初の水平出力信号ＨOUT の上昇エッジで、ラインメモリＬＭ２が読出動作用に選択される。
【００４７】
続く水平出力信号ＨOUT の２番目の上昇エッジｔ２では、書込動作用にラインメモリＬＭ０が依然として使用されているので、再度、ラインメモリＬＭ２が読出動作用に選択される。
【００４８】
続いて水平同期信号Ｈsyncの２番目の上昇エッジに対応する書込開始制御信号ＷＳＣの上昇エッジｔ３がくると、書込動作用にラインメモリＬＭ１が選択される。次いで水平出力信号ＨOUT の３番目の上昇エッジｔ４がくると、このときには書込動作用にラインメモリＬＭ１が選択されているので、ラインメモリＬＭ０が読出動作用に選択される。
【００４９】
水平出力信号ＨOUT の４番目の上昇エッジｔ５では、依然として書込動作用にＬＭ１が選択されているので、読出動作用にはラインメモリＬＭ０が再度選択される。このように、水平出力信号ＨOUT のトリガがあっても同じラインメモリの書込動作が継続している場合には、もう一度同じラインメモリの読出を実行する。
【００５０】
水平同期信号Ｈsyncの３番目の上昇エッジに対応する書込開始制御信号ＷＳＣの上昇エッジｔ６になると、書込動作用にラインメモリＬＭ２が選択される。そして水平出力信号ＨOUT の５番目の上昇エッジｔ７がくると、読出動作用にラインメモリＬＭ１が選択される。
【００５１】
図１０に、図８中の書込開始制御回路６１０ａの詳細回路を示す。この書込開始制御回路６１０ａは、アップカウンタ７１１、比較器７１２ａ，７１２ｂ、Ｄ−フリップフロップ７１３ａ，７１３ｂで構成される。カウンタ７１１とＤ−フリップフロップ７１３ａ，７１３ｂは書込画素クロック信号Ｗ−Ｄclk に同期して動作する。
【００５２】
書込開始制御信号ＷＳＣの１周期に該当する画素数を計数するカウンタ７１１からは、１０ビットの計数信号が出力される。比較器７１２ａの入力端子Ａにはマイコン１００からのデータ信号ＴＡが入力され、他方の入力端子Ｂにはカウンタ７１１の出力が入力される。また比較器７１２ｂの入力端子Ａにはマイコン１００からのデータ信号ＨＤが入力され、他方の入力端子Ｂにはカウンタ７１１の出力が入力される。これら比較器７１２ａ，７１２ｂは、２つの入力のデータ値が一致するときにロウレベル、一致しないときにはハイレベルを出力し、Ｄ−フリップフロップ７１３ａ，７１３ｂの入力端子Ｄへ提供する。
【００５３】
Ｄ−フリップフロップ７１３ａの出力Ｑはカウンタ７１１のクリア端子ＣＬＲへ提供されるので、で信号ＴＡとカウンタ７１１の出力とが一致するときに、フリップフロップ７１３ａによりカウンタ７１１がクリアされる。Ｄ−フリップフロップ７１３ｂは、比較器７１２ｂの出力を受けて安定状態を維持し、書込画素クロック信号Ｗ−Ｄclk に同期して書込開始制御信号ＷＳＣを出力する。この書込開始制御信号ＷＳＣが書込動作制御回路６１０ｂに提供される。
【００５４】
図１１には、画素数データ信号ＴＡの周波数が水平同期信号Ｈsyncの周波数と等しくそのデータ値が３６で、間隔データ信号ＨＤのデータ値が２の場合の書込開始制御回路６１０ａの動作タイミングを示している。図１０及び図１１を参照すると、カウンタ７１１の出力が３になるとき、即ち書込画素クロック信号Ｗ−Ｄclk の４番目の周期でロウレベルの書込開始制御信号ＷＳＣが発生される。
【００５５】
図１２は、図８中の書込動作制御回路６１０ｂの詳細回路を示している。この書込動作制御回路６１０ｂは、アップカウンタ７２１、１／２分周器７２２、インバータ７２３ａ〜７２３ｄ、ＮＡＮＤゲート７２４ａ〜７２４ｃ、そしてＤ−フリップフロップ７２５ａ〜７２５ｃで構成される。
【００５６】
カウンタ７２１のクロック端子ＣＫには書込開始制御信号ＷＳＣが印加され、従ってカウンタ７２１は、書込開始制御信号ＷＳＣに同期して、書込動作用に循環的に選択されるラインメモリＬＭ０〜ＬＭ２を示す２ビットのメモリインデックス信号ＷＬＭ０，ＷＬＭ１を発生する。このカウンタ７２１の出力端子ＯＵＴ０にはインバータ７２３ａ，７２３ｄが接続され、他方の出力端子ＯＵＴ１にはインバータ７２３ｂ，７２３ｃが接続される。ＮＡＮＤゲート７２４ａはインバータ７２３ａ，７２３ｂの出力を演算し、ＮＡＮＤゲート７２４ｂはカウンタ７２１の出力端子ＯＵＴ０及びインバータ７２３ｃの出力を演算する。そしてＮＡＮＤゲート７２４ｃは、カウンタ７２１の出力端子ＯＵＴ１及びインバータ７２３ｄの出力を演算する。これらインバータ７２３ａ〜７２３ｄとＮＡＮＤゲート７２４ａ〜７２４ｃとでデコーダ手段が形成され、カウンタ７２１に従ってどのラインメモリが書込動作用に選択されたかを検出する。また、インバータ７２３ｄとＮＡＮＤゲート７２４ｃは、カウンタ７２１の２ビット出力信号ＷＬＭ０，ＷＬＭ１のデータ値が〔０，１〕であるときにカウンタ７２１をクリアにするカウンタ制御手段としても動作する。
【００５７】
ＮＡＮＤゲート７２４ａ〜７２４ｃの出力を入力端子Ｄに受けるＤ−フリップフロップ７２５ａ〜７２５ｃは、クロック端子ＣＫに書込画素クロック信号Ｗ−Ｄclk を受けて動作する。これらＤ−フリップフロップ７２５ａ〜７２５ｂは、書込画素クロック信号Ｗ−Ｄclk を分周する１／２分周器７２２の出力Ｗ−Ｄclk ／２によりエネーブルされ、書込エネーブル信号ＬＭＷＥ０〜２を出力端子Ｑから発生する。
【００５８】
図１３は、書込動作制御回路６１０ｂの動作タイミングである。カウンタ７２１から出力されるメモリインデックス信号ＷＬＭ０，１がラインメモリＬＭ２を示すときに書込エネーブル信号ＬＭＷＥ２がアクティブとなる。また、メモリインデックス信号ＷＬＭ０，１がラインメモリＬＭ０の選択を示すときに書込エネーブル信号ＬＭＷＥ０が、メモリインデックス信号ＷＬＭ０，１がラインメモリＬＭ１の選択を示すときに書込エネーブル信号ＬＭＷＥ１がアクティブ状態になる。
【００５９】
図１４には、図８中の読出動作制御回路６１０ｃの詳細回路を示してある。この読出動作制御回路６１０ｃは、１／２分周器７３１、Ｄ−フリップフロップ７３２ａ〜７３２ｄ，７３５ａ〜７３５ｃ、インバータ７３３ａ〜７３３ｄ、ＮＡＮＤゲート７３４ａ〜７３４ｃで構成される。
【００６０】
１／２分周器７３１により読出画素クロック信号Ｒ−Ｄclk を分周した分周信号Ｒ−Ｄclk ／２がＤ−フリップフロップ７３２ａ〜７３２ｄ，７３５ａ〜７３５ｃのクロック端子ＣＫへ提供される。Ｄ−フリップフロップ７３２ａの入力端子Ｄにはメモリインデックス信号ＷＬＭ０が印加され、Ｄ−フリップフロップ７３２ｂの入力端子Ｄにはメモリインデックス信号ＷＬＭ１が印加される。そして、これらＤ−フリップフロップ７３２ａ，７３２ｂの出力が次段のＤ−フリップフロップ７３２c ，７３２ｄの入力端子Ｄへ提供される。このＤ−フリップフロップ７３２ｃ，７３２ｄは、エネーブル端子Ｅに読出画素クロック信号Ｒ−Ｄclk を受けてエネーブルされる。
【００６１】
Ｄ−フリップフロップ７３２ｃの出力端子Ｑにはインバータ７３３ｂ，７３３ｃが接続され、Ｄ−フリップフロップ７３２ｄの出力端子Ｑにはインバータ７３３ａ，７３３ｄが接続される。インバータ７３３ａ及びフリップフロップ７３２ｃの出力はＮＡＮＤゲート７３４ａで演算され、インバータ７３３ｂ及びフリップフロップ７３２ｄの出力はＮＡＮＤゲート７３４ｂで演算される。またインバータ７３３ｃ，７３３ｄの出力はＮＡＮＤゲート７３４ｃで演算される。これらインバータ７３３ａ〜７３３ｄ及びＮＡＮＤゲート７３４ａ〜７３４ｃからデコーダ手段が形成され、どのラインメモリが読出動作用として選択されるかを決定して図９で説明した方式で読出動作用のラインメモリを選択する。
【００６２】
Ｄ−フリップフロップ７３５ａから７３５ｃの入力端子ＤにはＮＡＮＤゲート７３４ａ〜７３４ｃの出力が提供され、エネーブル端子に読出画素クロック信号Ｒ−Ｄclk を受けて動作し、読出エネーブル信号ＬＭＲＥ０〜２を発生する。
【００６３】
図１５は、読出動作制御回路６１０ｃの動作タイミングを示している。メモリインデックス信号ＷＬＭ０，１がラインメモリＬＭ２の選択を示すときに読出エネーブル信号ＬＭＲＥ１がアクティブになる。即ち、ラインメモリＬＭ２が書込動作用に選択されている場合にはラインメモリＬＭ１が読出動作用として指示される。また、メモリインデックス信号ＷＬＭ０，１がラインメモリＬＭ０の選択を示すときに読出エネーブル信号ＬＭＲＥ２が、そしてメモリインデックス信号ＷＬＭ０，１がラインメモリＬＭ１の選択を示すときに読出エネーブル信号ＬＭＲＥ０がアクティブ状態になる。
【００６４】
図１６には、図３に示したアドレス発生回路６２０、アドレス選択回路６３０、クロック選択回路６４０の詳細回路を示してある。
【００６５】
アドレス選択回路６２０は、水平同期信号Ｈsync（Ｈin）により初期化され、書込画素クロック信号Ｗ−Ｄclk に同期して書込アドレスＷ−Ａddを発生する書込アドレス発生部６２１と、水平出力信号ＨOUT により初期化され、読出画素クロック信号Ｒ−Ｄclk に同期して読出アドレスＲ−Ａddを発生する読出アドレス発生部６２２と、から構成されている。これら書込アドレス発生部６２１及び読出アドレス発生部６２２には、それぞれアップカウンタが使用される。
【００６６】
アドレス選択回路６３０は、３つの２×１マルチプレクサ６３１〜６３３で構成される。各マルチプレクサ６３１〜６３３の２つの入力端子には、書込アドレスＷ−Ａdd及び読出アドレスＲ−Ａddが提供される。マルチプレクサ６３１〜６３３の出力は、各メモリブロック４１０ａ〜ｃのラインメモリＬＭ０〜２へそれぞれ提供される。このマルチプレクサ６３１〜６３３の選択制御端子Ｓには読出動作制御回路６１０ｃからの読出エネーブル信号ＬＭＲＥ０〜２がそれぞれ提供され、これに従い書込アドレスＷ−Ａdd又は読出アドレスＲ−Ａddが選択されて出力される。
【００６７】
クロック選択回路６４０もアドレス選択回路６３０同様に、３つの２×１マルチプレクサ６４１〜６４３で構成される。各マルチプレクサ６４１〜６４３の２つの入力端子には、書込画素クロック信号Ｗ−Ｄclk 及び読出画素クロック信号Ｒ−Ｄclk が提供され、その各出力は各メモリブロック４１０ａ〜ｃのラインメモリＬＭ０〜２へそれぞれ提供される。このマルチプレクサ６３１〜６３３の選択制御端子Ｓには読出エネーブル信号ＬＭＲＥ０〜２がそれぞれ提供され、これに従い書込画素クロック信号Ｗ−Ｄclk 又は読出画素クロック信号Ｒ−Ｄclk が選択されて出力される。
【００６８】
【発明の効果】
本発明によれば、表示装置が支援している表示モードの解像度よりも低い解像度の表示モードでビデオ信号が提供されても、表示装置の画面全体で表示することが可能であり、なお且つ、表示モードの変換比率を自由に調整することも可能である。
【図面の簡単な説明】
【図１】ＬＣＤの概略構成を示したブロック図。
【図２】図１中に示したＬＣＤコントローラ２０の詳細を示したブロック図。
【図３】本発明に係るビデオ信号変換装置の構成例を示したブロック図。
【図４】図３中に示すクロック発生回路２００内のＰＬＬ回路２１０，２２０の詳細を示すブロック図。
【図５】図４に示す回路の動作タイミングを説明する信号波形図。
【図６】図３中に示す水平出力発生回路３００の詳細を示すブロック図。
【図７】図３中に示すメモリ回路４００の詳細を示すブロック図。
【図８】図３中に示すメモリ動作制御回路６１０の詳細を示すブロック図。
【図９】図８に示すメモリ動作制御回路６１０によるラインメモリの選択タイミングを説明する信号波形図。
【図１０】図８中に示す書込開始制御回路６１０ａの詳細を示すブロック図。
【図１１】図１０に示す書込開始制御回路６１０ａの動作タイミングを説明する信号波形図。
【図１２】図８中に示す書込動作制御回路６１０ｂの詳細を示すブロック図。
【図１３】図１２に示す書込動作制御回路６１０ｂの動作タイミングを説明する信号波形図。
【図１４】図８中に示す読出動作制御回路６１０ｃの詳細を示すブロック図。
【図１５】図１４に示す読出動作制御回路６１０ｃの動作タイミングを説明する信号波形図。
【図１６】図３中に示すアドレス発生回路６２０、アドレス選択回路６３０、クロック選択回路６４０の詳細を示すブロック図。
【符号の説明】
１００  マイクロコンピュータ
２００  クロック発生回路
３００  水平出力発生回路
４００  メモリ回路
５００  ＡＤＣ回路
６００  メモリ制御回路
【図１】
0003637516.tif 000004
【図２】
0003637516.tif 000005
【図３】
0003637516.tif 000006
【図４】
0003637516.tif 000007
【図５】
0003637516.tif 000008
【図６】
0003637516.tif 000009
【図７】
0003637516.tif 000010
【図８】
0003637516.tif 000011
【図９】
0003637516.tif 000012
【図１０】
0003637516.tif 000013
【図１１】
0003637516.tif 000014
【図１２】
0003637516.tif 000015
【図１３】
0003637516.tif 000016
【図１４】
0003637516.tif 000017
【図１５】
0003637516.tif 000018
【図１６】
0003637516.tif 000019